FR 2782179 A1 20000211 FR 9910274 A 19990806 La présente invention concerne des circuits pour éta- blir une communication de données bidirectionnelle et en particulier, mais non-exclusivement, des circuits pour éta- blir une communication de données bidirectionnelle entre des bus primaire et secondaire d'un système de bus câblé en ET. La présente invention concerne également des systèmes de bus et des récepteurs de télévision. Une communication de données entre des dispositifs d'un récepteur de télévision est habituellement effectuée en utilisant un bus. Des dizaines de dispositifs peuvent être connectés à un bus commun, chaque dispositif ayant une adresse unique pour le distinguer des autres dispositifs connectés au bus. Un type de système de bus utilise une li- gne d'horloge et une ligne de données unique. Bien que la ligne d'horloge soit unidirectionnelle, la ligne de données a besoin de transporter des données d'exploitation et des données d'adresse dans les deux directions, et elle peut par conséquent être décrite comme étant bidirectionnelle. La ligne de données est connectée en permanence à un poten- tiel d'alimentation par une résistance d'excursion haute et est connectée de manière sélective à un potentiel de masse par un montage de circuit d'excursion basse à transistors présent dans chaque dispositif. La commande du montage d'excursion basse de l'un quelconque des dispositifs pour amener à un niveau bas la ligne de données amène la totali- té de la ligne de données à être reliée à la masse. Pour cette raison, des systèmes de bus de ce type sont habituel- lement appelés des systèmes de bus câblés en ET. Il devient de plus en plus classique de connecter aux bus des dispositifs qui communiquent uniquement peu souvent avec d'autres dispositifs sur le bus. Dans l'intérêt d'une économie d'énergie et d'une réduction de capacité de ligne de bus, ces dispositifs secondaires sont souvent connectés sur un bus secondaire qui est alors connecté de manière sé- lective au bus primaire, lorsque le premier bus mentionné est connu, par un dispositif adressable qui est un disposi- tif esclave du microprocesseur qui gère la communication sur le bus. Lorsque le dispositif secondaire est un synto- niseur ou analogue, l'isolement du bus primaire est de plus souhaitable puisqu'il élimine une source de bruit de la surface de la puce sur laquelle est placé le syntoniseur. Un isolement pouvant être sélectionné entre des lignes du bus primaire et des lignes associées du bus secondaire est habituellement effectué par des transistors connectés dans un montage analogique de porte de transmission. Ces monta- ges sont satisfaisants pour la plupart des connexions de bus, mais ils ne sont pas susceptibles d'être inclus dans des bibliothèques de cellules numériques, ce qui constitue une caractéristique très recherchée des dispositifs moder- nes à bus, et ils doivent être reconçus pour fonctionner à une tension de bus différente. Le document WO 93/09 503 décrit un circuit pour éta- blir une communication de données bidirectionnelle. Ce cir- cuit utilise deux multiplexeurs qui sont connectés de ma- nière efficace dans des directions opposées entre des pre- mier et second bus. La sortie de chaque multiplexeur est envoyée dans une des entrées de l'autre multiplexeur, et les montages de commutation de multiplexeurs sont commandés par des signaux de commande dérivés ailleurs dans le cir- cuit. Selon un premier aspect de la présente invention, on a fourni un circuit pour établir une communication de don- nées bidirectionnelle entre une première ligne de bus et une seconde ligne de bus, comportant des premier et second multiplexeurs ayant chacun des première et seconde entrées, une entrée de commutation et une sortie, les premières en- trées des premier et second multiplexeurs étant connectées respectivement aux première et seconde lignes de bus, les secondes entrées des premier et second multiplexeurs étant connectées à une source d'état logique prédéterminé, la sortie du premier multiplexeur étant connectée à un premier noeud, le premier noeud étant connecté à une seconde ligne de bus par un premier dispositif d'excursion basse ou d'ex- cursion haute et à l'entrée de commutation du second multi- plexeur, et la sortie du second multiplexeur étant connec- tée à un second noeud, le second noeud étant connecté à la première ligne de bus par un second dispositif d'excursion basse ou d'excursion haute et à l'entrée de commutation du premier multiplexeur. Le circuit peut comporter des premier et second tam- pons cadencés montés, entre une sortie respective parmi les sorties du premier et du second multiplexeur et un noeud respectif parmi les premier et second noeuds. Chacun des premier et second tampons cadencés peut comporter une bas- cule du type D. Le circuit peut comporter: des premier et second dispositifs logiques connectés aux sorties des premier et second multiplexeurs, respectivement, chaque dispositif lo- gique ayant une sortie de dispositif logique et une sortie inversée de dispositif logique; et des première et seconde portes OU ayant chacune des première et seconde entrées et une sortie, la première entrée de la première porte OU étant connectée à la sortie du second dispositif logique, la seconde entrée de la première porte OU étant connectée à la sortie inversée du premier dispositif logique, la sortie de la première porte OU étant connectée au second noeud, la première entrée de la seconde porte OU étant connectée à la sortie du premier dispositif logique, la seconde entrée de la seconde porte OU étant connectée à la sortie inversée du second dispositif logique, et la sortie de la seconde porte OU étant connectée au premier noeud. Les premier et second dispositifs logiques peuvent être des tampons cadencés. Les tampons cadencés peuvent comporter des bascules du type D. Les première et seconde bascules du type D peuvent être agencées pour délivrer des signaux sur leur sortie ou leurs sorties en réponse à un signal d'horloge reçu au ni- veau des entrées d'horloge de celles-ci. Chacune des première et seconde bascules du type D peut comporter de plus une entrée de commande, par laquelle le circuit peut être activé ou désactivé. Le circuit peut comporter une porte ET ayant une pre- mière entrée connectée au second noeud, une sortie connec- tée à la première ligne de bus et une seconde entrée con- nectée à une source de données. Les première et seconde entrées des premier et second multiplexeurs peuvent être connectées aux première et se- conde lignes de bus par des premier et second tampons non-cadencés, respectivement. Chacun des premier et second tampons non-cadencés peut comporter un multivibrateur bis- table. Selon un deuxième aspect de la présente invention, on a fourni un système de bus ayant un circuit conforme au premier aspect de la présente invention. Le système de bus peut être un système de bus câblé en ET ou câblé en OU. Selon un troisième aspect de la présente invention, on a fourni un récepteur de télévision ayant un système de bus conforme au deuxième aspect de la présente invention. Des modes de réalisation de la présente invention vont maintenant être décrits à titre d'exemple uniquement en référence aux dessins annexés, sur lesquels: la figure 1 représente schématiquement un système de bus câblé en ET dans un récepteur de télévision comportant un circuit conforme à la présente invention; la figure 2 représente un partie détaillée du circuit de la figure 1; la figure 3 représente une version modifiée du cir- cuit de la figure 2; et la figure 4 représente une version modifiée du cir- cuit de la figure 2 pour un système de bus câblé en OU. En se reportant à la figure 1, un récepteur de télé- vision 1 a un bus primaire 10 connecté à un bus secondaire 11 par un dispositif 12. Le bus primaire comporte une ligne d'horloge 13 et une ligne de données 14, qui correspondent à une ligne d'horloge 15 et à une ligne de données 16 du bus secondaire 11. La connexion du dispositif 12 au bus primaire 10 est réalisée par une ligne d'entrée de données de dispositif 17, appelée ci-dessous la première ligne de bus 17 et une ligne d'entrée d'horloge de dispositif 18. La première ligne de bus 17 et la ligne d'entrée d'horloge de dispositif 18 sont toutes deux connectées à la fois à un groupe de registres de dispositif 19 et à un circuit de connexion/isolement 20. Le groupe de registres de disposi- tif 19 agit en tant qu'esclave d'un microprocesseur (non-représenté), qui est connecté sur le bus primaire 10. On a accès au groupe de registres de dispositif 19 par transmission par le microprocesseur de son adresse unique sur la ligne de données 14 du bus primaire. Les connexions entre les lignes du bus primaire 10 et le groupe de regis- tres de dispositif sont unidirectionnelles. Le groupe de registres de dispositif 19 est capable de renvoyer des si- gnaux de données dans la ligne de données 14 du bus pri- maire par l'intermédiaire d'une ligne de données 21 située dans le circuit de connexion/isolement 20. Une ligne de commande ou d'ajustement unidirectionnelle 22 est également agencée entre le groupe de registres de dispositif 19 et le circuit de connexion/isolement 20. En utilisation, le microprocesseur est capable d'avoir accès à un dispositif connecté au bus secondaire 11, appelé ci-dessous le dispositif secondaire, par adres- sage du groupe de registres de dispositif 19 sur la ligne de données 14 du bus primaire. Le groupe de registres de dispositif 19, en détectant son adresse, transmet des don- nées d'accusé de réception au microprocesseur par l'inter- médiaire de la ligne de données 21, la première ligne de bus 17 et la ligne de données 14 du bus primaire. Le groupe de registres de dispositif 19 active alors le circuit de connexion/isolement 20 pour permettre aux données provenant du microprocesseur de se déplacer de la ligne de données 14 du bus primaire à travers la première ligne de bus 17 sur la ligne de données du bus secondaire, appelée ci-dessous la seconde ligne de bus 16, o elles peuvent être reçues par le dispositif secondaire. Le groupe de registres de dispositif 19 permet égale- ment au signal d'horloge provenant de la ligne d'horloge 13 du bus primaire d'apparaître sur la ligne d'horloge 15 du bus secondaire, pour être utilisé par le dispositif secon- daire. Le dispositif secondaire va habituellement faire sa- voir alors que les données ont été reçues en transmettant des signaux d'accusé de réception sur la seconde ligne de bus 16 à travers le circuit de connexion/isolement 20 et la première ligne de bus 17 dans la ligne de données 14 du bus primaire. D'autres données peuvent être transmises par le dispositif secondaire dans la ligne de données 14 du bus primaire de cette manière, si on le souhaite. Le circuit de connexion/isolement 20 va maintenant être décrit en référence à la figure 2. Sur la figure 2, des premier et second dispositifs logiques 23 et 24 sont connectés pour établir une communi- cation de données bidirectionnelle entre la première ligne de bus 17 et la seconde ligne de bus 16, qui sont munies de résistances d'excursion haute Rl et R2, respectivement. Le premier dispositif logique 23 comporte un multiplexeur 25 (indiqué MPX sur la figure 2) ayant des première et seconde entrées 26 et 27, une entrée de commutation 28 et une sor- tie 29, et un tampon cadencé sous la forme d'une bascule du type D 25A (indiquée par D.FF sur la figure 2) ayant une entrée d'horloge 30, une entrée de signal 31, une entrée d'ajustement 32 et une sortie 33. Les entrées d'horloge des bascules du type D sont connectées à une horloge 47 inté- grée sur puce de fréquence élevée. Le second dispositif lo- gique 24 comporte également un multiplexeur 24A et une bas- cule du type D 24B. Puisque les dispositifs logiques 23 et 24 sont identiques, seul le fonctionnement du dispositif logique 23 a besoin d'être décrit pour comprendre le fonc- tionnement du circuit de connexion/isolement 20. Le dispositif logique 23 est activé uniquement lors- que le signal de commande sur la ligne de commande 22 pro- venant du groupe de registres de dispositif 19 est haut. Le multiplexeur 25 fait passer dans l'entrée 31 de la bascule du type D le signal présent au niveau de la première entrée 26 lorsque le signal appliqué à l'entrée de commutation 28 est haut et fait passer un signal de niveau logique un ("1") appliqué en permanence par une source d'état logique prédéterminé (ayant la forme d'une ligne d'alimentation de courant vcc) dans la seconde entrée 27 lorsque le signal appliqué à l'entrée de commutation 28 est bas. La bascule du type D 25A fonctionne de la même manière. Lorsque le si- gnal présent sur la ligne de commande 22 est bas, un signal de niveau logique un est entraîné sur la sortie 33. Ce si- gnal est maintenu sur la sortie 33 jusqu'à ce que le pre- mier flanc avant du signal d'horloge provenant de l'horloge 47 qui suit le signal de commande passe au niveau haut, lorsque le signal de sortie devient dépendant des signaux présents au niveau de l'entrée 31. Aussi longtemps que le signal d'ajustement sur la ligne 22 est haut, le signal présent à l'entrée 31 juste avant le flanc avant du signal d'horloge est cadencé à travers la sortie 33 du dispositif logique, et conservé dans celle-ci, par le flanc avant. Les entrées 34 à 38 et la sortie 39 du second dispositif logi- que 24 correspondent aux entrées 26 à 28, 30 et 32 et à la sortie 33, respectivement, du premier dispositif logique 23. La première ligne de bus 17 est connectée à la pre- mière entrée 26 du premier multiplexeur par un premier tam- pon non-cadencé 40, tel qu'un multivibrateur bistable. La seconde ligne de bus 16 est connectée à la première entrée 34 du second multiplexeur par un second tampon non-cadencé 41, tel qu'un multivibrateur bistable. La sortie 33 du pre- mier multiplexeur est connectée au noeud Ni qui est connec- té à la fois à l'entrée de commutation 36 du second multi- plexeur et, par un premier circuit de drain ouvert 42, à la seconde ligne de bus 16. La sortie 30 du second dispositif logique est connectée à un second noeud N2 qui est connecté à la fois à l'entrée de commutation 28 du premier multi- plexeur et, par une première entrée d'une première porte ET 43 et un second circuit de drain ouvert 44, à la première ligne de bus 17. Les circuits de drain ouvert 42 et 44 com- portent chacun un onduleur 42A et 44A et un transistor à effet de champ 42B et 44B agencés de sorte qu'un signal d'entrée de niveau logique zéro entraîne la diminution de la sortie jusqu'à la masse et qu'un signal d'entrée de ni- veau logique un entraîne le passage de la sortie à trois états, ce qui amène la sortie à présenter une impédance élevée. Tout signal présent à la sortie des circuits de drain ouvert reste donc inchangé lorsque toute valeur autre qu'un zéro logique est appliquée à l'entrée des circuits de drain ouvert. Egalement, des signaux présents à la sortie des circuits de drain ouvert n'affectent pas l'entrée des circuits de drain ouvert. Les circuits de drain ouvert 42 et 44 peuvent ainsi être chacun décrits comme étant un dis- positif d'excursion basse, un autre exemple étant un col- lecteur ouvert. Le terme "excursion basse" provient du fait que ces dispositifs amènent la tension sur une ligne à une tension prédéterminée ou proche de celle-ci. La seconde en- trée 27 du premier multiplexeur et la seconde entrée 35 du second multiplexeur sont chacune connectées en permanence à la source d'état logique prédéterminé, qui est ici une source de signaux de niveau logique un. La première porte ET 43, tout en ayant sa première entrée connectée à la sor- tie 39 du second multiplexeur, a une seconde entrée connec- tée à la ligne de données 21 pour recevoir des signaux de données provenant du groupe de registres de dispositif. Une seconde porte ET 45 est connectée pour permettre à des signaux d'horloge d'aller de la ligne d'horloge 13 du bus primaire sur la ligne d'horloge 15 du bus secondaire uniquement lorsqu'un signal de niveau logique un est déli- vré par le groupe de registres de dispositif 19 sur la li- gne de commande 22. Ceci aide à réduire la quantité de bruit dans la surface de la puce autour du dispositif se- condaire lorsqu'une connexion entre les bus primaire et se- condaire 10 et 11 n'est pas nécessaire. Les signaux de niveau logique un qui sont délivrés sur les sorties 33 et 39 des premier et second dispositifs logiques pendant la première période d'horloge de l'horloge 47 après que le signal d'ajustement appliqué aux entrées 32 et 38 passe à un niveau haut, sont délivrés à travers l'entrée respective de l'entrée de commutation 36 du second multiplexeur et l'entrée de commutation 28 du premier mul- tiplexeur. Ainsi, un état initial est établi dans lequel les sorties 33 et 39 sont à un niveau logique un, quel que soit l'état des première et seconde lignes de bus 17 et 16. La communication de données, de la première ligne de bus 17 vers la seconde ligne de bus 16 ou de la seconde ligne de bus 16 vers la première ligne de bus 17, peut être effec- tuée à tout moment après que cette première impulsion d'horloge qui suit le signal de commande sur la ligne de commande 22 passe au niveau haut, comme cela va être dé- crit. Si la ligne de données 14 du bus primaire est abais-' sée à un niveau bas par le microprocesseur de sorte que la première ligne de bus 17 présente un niveau logique zéro, un niveau logique zéro va être passé de la première entrée 26 du premier multiplexeur, du fait que le signal présent au niveau de l'entrée de commutation 28 du premier multi- plexeur est haut, vers la sortie 33 du premier dispositif logique. Celui-ci est alors passé dans le noeud N1 qui est connecté à la fois à l'entrée de commutation 36 du second multiplexeur et au circuit de drain ouvert 42. La présence d'un niveau logique zéro à l'entrée de commutation 36 du second multiplexeur amène le signal de niveau logique un provenant de la seconde entrée 35 du second multiplexeur à passer dans la sortie 39 du second dispositif logique. Le circuit de drain ouvert 42 amène alors à un niveau bas la seconde ligne de bus 16 jusqu'à un niveau logique zéro, de manière à communiquer le signal de niveau logique zéro dans la seconde ligne de bus 16. Ce signal de niveau logique zé- ro est alors renvoyé par le tampon 41 dans la première en- trée 34 du second multiplexeur mais, du fait que l'entrée de commutation 36 du second multiplexeur est à un niveau logique zéro, la sortie 39 du second multiplexeur est main- tenue à un niveau logique un. Ceci n'affecte pas la pre- mière ligne de bus 17 du fait que la sortie du circuit de drain ouvert a trois états. Lorsque le signal logique sur la première ligne de bus 17 passe à un niveau haut, on voit au niveau de la pre- mière entrée 26 du premier multiplexeur à travers le pre- mier tampon 40 qui, du fait que le signal présent au niveau de l'entrée de commutation 28 du premier multiplexeur est toujours haut, est cadencé à travers la sortie 33 du pre- mier dispositif logique. Ce signal de niveau logique un est alors passé dans le noeud N1 et depuis celui-ci dans l'en- trée de commutation 36 du second multiplexeur et dans le premier circuit de drain ouvert 42. Le circuit de con- nexion/isolement 20 reprend donc son état initial, chacune des première ligne de bus 17 et seconde ligne de bus 16 présentant un niveau logique un. Une communication de données depuis la seconde ligne de bus 16 vers la première ligne de bus est effectuée de la manière suivante. Lorsque la seconde ligne de bus 16 est abaissée jus- qu'à un niveau logique zéro par le dispositif secondaire, on observe un niveau logique zéro à la première entrée 34 du second multiplexeur, via le second tampon 41, et il est cadencé à travers la sortie 39 du second dispositif logique au niveau du flanc avant suivant du signal d'horloge. Un signal de niveau logique zéro et alors délivré dans le noeud N2 et, depuis celui-ci, dans l'entrée de commutation 28 du premier multiplexeur et, à travers la première porte ET 43 et le circuit de drain ouvert 44, dans la première ligne de bus 17. L'apparition du signal de niveau logique zéro à l'entrée de commutation 28 du premier multiplexeur amène le signal de niveau logique un présent à la seconde entrée 27 du premier multiplexeur à être cadencé à travers la sortie 33 du premier dispositif logique. Un signal de niveau logique un est donc appliqué au noeud N1 et, depuis celui-ci, à l'entrée de commutation 36 du second multi- plexeur et dclans l'entrée du premier circuit de drain ouvert 42. Puisque le circuit de drain ouvert 42 n'abaisse pas la seconde ligne de bus 16 jusqu'à un niveaU logique zéro, le signal de niveau logique zéro présent sur la seconde ligne de bus 16 reste inchangé. Lorsque la seconde ligne de bus 16 est passée à un niveau haut par le dispositif secondaire, on observe un ni- veau logique un à la première entrée 34 du second multi- plexeur à travers le second tampon 41 qui, du fait que le signal présent à l'entrée de commutation 36 du second mul- tiplexeur est encore haut, est cadencé à travers la sortie 39 du second dispositif logique. Ce niveau logique un est alors passé dans le noeud N2 et, depuis celui-ci, dans l'entrée de commutation 28 du premier multiplexeur et dans le second circuit de drain ouvert 44. L'état initial est donc rétabli, chacune des première et seconde lignes de bus 17 et 16 présentant un niveau logique un. Puisque le circuit de drain ouvert est sensible aux signaux d'état logique zéro sur son entrée, il est néces- saire de faire en sorte que la ligne de données 21 soit maintenue à un niveau logique un pendant que des données sont communiquées entre la seconde ligne de bus 16 et la première ligne de bus 17. De manière similaire, il est né- cessaire de faire en sorte que la sortie 38 du second dis- positif logique soit maintenue à un niveau logique un pen- dant que des données sont communiquées du groupe de regis- tres de dispositif 19 vers la première ligne de bus 17. Dans des systèmes de bus o on peut garantir que la première ligne de bus 17 et la seconde ligne de bus 16 ne vont pas être toutes deux abaissées jusqu'à un niveau logi- que zéro en même temps, le circuit de connexion/isolement de la figure 2 va être capable de traiter toute séquence ou combinaison de données sans jamais entrer dans un état figé ou bloqué. Cependant, lorsque ceci ne peut pas être garanti, la présence de signaux de niveau logique zéro à la fois sur la première ligne de bus 17 et la seconde ligne de bus 16 va amener les circuits de drain ouvert 42 et 44 à bloquer ou figer le circuit 20 de sorte qu'il va devoir être initialisé en appliquant un signal adapté sur la ligne de commande 22. Le circuit de connexion/isolement 20 modi- fié de la figure 3 cherche à surmonter ce problème. La figure 3 représente une modification du circuit de connexion/isolement 20 de la figure 2. Les éléments qui sont identiques à ceux du dispositif de la figure 2 sont indiqués par les mêmes références numériques. Une première porte OU 50 a une première entrée connectée à la sortie 39 du second dispositif logique et une seconde entrée connec- tée à la sortie inversée 51 du premier dispositif logique. La sortie de la première porte OU est connectée au second noeud N2 comme sur la figure 2. Une seconde porte OU 52 est connectée pour avoir sa première entrée connectée à la sor- tie 33 du premier dispositif logique et sa seconde entrée connectée à la sortie inversée 53 du second dispositif lo- gique. La sortie de la seconde porte OU est connectée au second noeud N2 comme sur la figure 2. Les signaux délivrés sur la sortie inversée 51 du premier dispositif logique et sur la sortie inversée 53 du second dispositif logique sont de type opposé aux signaux délivrés sur la sortie 33 du premier dispositif logique et sur la sortie 39 du second dispositif logique, respective- ment. Si un signal de niveau logique zéro est appliqué à la fois à la première ligne de bus 17 et à la seconde ligne de bus 16 en même temps, un niveau logique zéro va être caden- cé à la fois sur la sortie 33 du premier dispositif logique et sur la sortie 39 du second dispositif logique, sur le flanc avant du signal d'horloge suivant. Cependant, puisque la sortie inversée 51 du premier dispositif logique et la sortie inversée 53 du second dispositif logique vont toutes deux délivrer un signal de niveau logique un, la porte OU et la porte OU 52 vont délivrées un signal de niveau lo- gique un dans l'entrée de commutation 36 du second multi- plexeur et l'entrée de commutation 28 du premier multi- plexeur, respectivement. Les circuits de drain ouvert 42 et 44 vont donc délivrer chacun une sortie d'impédance élevée, et le circuit de connexion/isolement 20 ne va pas être figé ni verrouillé. Une application d'un signal de niveau logi- que un à la première ligne de bus 17 ou à la seconde ligne de bus 16 va alors entraîner la reprise d'un fonctionnement normal. Si on souhaite une exploitation dans un système de bus o des lignes de bus sont abaissées en permanence jus- qu'au potentiel de masse et o des dispositifs connectés au bus comportent des moyens pour amener de manière sélective la ligne de bus à un niveau haut, une certaine modification des circuits des figures 2 et 3 va être nécessaire. La fi- gure 4 représente une version modifiée du circuit de la fi- gure 2 pour une telle exploitation. La source d'état logi- que prédéterminé délivre en permanence un signal de niveau logique zéro ("0") dans les entrées 27 et 35 des multi- plexeurs par une connexion reliée à la masse. Les disposi- tifs d'excursion basse 42 et 44 sont remplacés par des dis- positifs d'excursion haute sensibles uniquement à des si- gnaux de niveau logique un sur leur entrée respective pour amener leurs sorties respectives jusqu'à un niveau logique un. Ceci peut être facilement obtenu en utilisant des tran- sistors 42B et 44B du type à conductivité opposée. Les ré- sistances Rl et R2 sont connectées en tant que résistances d'excursion basse. Les entrées de commutation 28 et 36 sont inversées et les entrées 32 et 38 sont des entrées de réi- nitialisation. REVENDICATIONS 1. Circuit pour établir une communication de données bidirectionnelle entre une première ligne de bus (17) et une seconde ligne de bus (16), comportant des premier et second multiplexeurs (25, 24A) ayant chacun des première et seconde entrées (26, 27, 34, 35), une entrée de commutation (28, 36) et une sortie (29), les premières entrées (26, 34) des premier et second multiplexeurs (25, 24A) étant connec- tées respectivement aux première et seconde lignes de bus (17, 16), caractérisé en ce que les secondes entrées (27, ) des premier et second multiplexeurs (25, 24A) sont con- nectées à une source d'état logique prédéterminé (vcc), la sortie (33) du premier multiplexeur (25) est connectée à un premier noeud (N1), le premier noeud (Ni) est connecté à la seconde ligne de bus (16) par un premier dispositif d'ex- cursion basse ou d'excursion haute (42) et à l'entrée de commutation (36) du second multiplexeur, la sortie du se- cond multiplexeur (24A) est connectée à un second noeud (N2), le second noeud (N2) est connecté à la première ligne de bus (17) par un second dispositif d'excursion basse ou d'excursion haute (44) et à l'entrée de commutation (28) du premier multiplexeur. 2. Circuit selon la revendication 1, caractérisé par des premier et second tampons cadencés (25A, 24B) montés entre une sortie respective parmi les sorties (29) des pre- mier et second multiplexeurs et un noeud respectif parmi les premier et second noeuds (Ni, N2). 3. Circuit selon la revendication 2, caractérisé en ce que chacun des premier et second tampons cadencés com- porte une bascule du type D (25A, 24B). 4. Circuit selon la revendication 1, caractérisé par des premier et second dispositifs logiques (25A, 24B) con- nectés aux sorties (29) des premier et second multiplexeurs (25, 24A), respectivement, chaque dispositif logique (25A, 24B) ayant une sortie de dispositif logique (33, 39) et une sortie inversée de dispositif logique (51, 53), et par des première et seconde portes OU (50, 52) ayant chacune des première et seconde entrées et une sortie, la première en- trée de la première porte OU étant connectée à la sortie (39) du second dispositif logique, la seconde entrée de la première porte OU étant connectée à la sortie inversée (51) du premier dispositif logique, la sortie de la première porte OU étant connectée au second noeud (N2), la première entrée de la seconde porte OU étant connectée à la sortie (33) du premier dispositif logique, la seconde entrée de la seconde porte OU étant connectée à la sortie inversée (53) du second dispositif logique, et la sortie de la seconde porte OU étant connectée au premier noeud (N1). 5. Circuit selon la revendication 4, caractérisé en ce que les premier et second dispositifs logiques sont des tampons cadencés (25A, 24B). 6. Circuit selon la revendication 5, caractérisé en ce que les tampons cadencés comportent des bascules du type D (25A, 24B). 7. Circuit selon la revendication 3 ou 6, caractérisé en ce que première et seconde bascules du type D (25A, 24B) sont agencées pour délivrer des signaux sur leur sortie ou leurs sorties en réponse à un signal d'horloge reçu au ni- veau des entrées d'horloge (30, 37) de celles-ci. 8. Circuit selon la revendication 3, 6 ou 7, caracté- risé en ce que chacune desdites première et seconde bascu- les du type D (25A, 24B) comporte de plus une entrée de commande (32, 38), par laquelle le circuit peut être activé et désactivé. 9. Circuit selon l'une quelconque des revendications précédentes, caractérisé par une porte ET (43) ayant une première entrée connectée au second noeud (N2), une sortie connectée à la première ligne de bus (17) et une seconde entrée connectée à un groupe de registres de dispositif (19). 10. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que les premières entrées (26, 34) des premier et second multiplexeurs (25A, 24B) sont connectées aux première et seconde lignes de bus (17, 16) par des premier et second tampons noncadencés (40, 41), respectivement. 11. Circuit selon la revendication 10, caractérisé en ce que chacun des premier et second tampons non-cadencés (40, 41) comporte un multivibrateur bistable. 12. Système de bus caractérisé par un circuit selon l'une quelconque des revendications précédentes. 13. Système de bus selon la revendication 12, carac- térisé en ce que le système de bus est un système de bus câblé en ET ou câblé en OU. 14. Récepteur de télévision caractérisé par un sys- tème de bus selon la revendication 12 ou 13.