FR 2779008 A1 19991126 FR 9906327 A 19990519 Domaine de l'invention La présente invention concerne un dispositif à semiconducteur et son procédé de fabrication et plus particulièrement, un procédé de fabrication d'un transistor MOS comportant des espaceurs de paroi latérale doubles. Arrière-plan de l'invention Un dispositif de cellules de DRAM (mémoire vive dynamique) est de façon générale divisé selon une région de réseau de cellules et une région de logique périphérique. La région de réseau de cellules inclut une pluralité de cellules de mémoire selon un type matriciel et la région périphérique inclut un circuit pour faire fonctionner les cellules de mémoire. Des transistors doivent être formés sur la région de réseau de cellules et sur la région périphérique respectivement selon leurs caractéristiques optimum puisque les transistors ont besoin d'une fonction différente en fonction de leurs rôles dans le dispositif. Par exemple, le transistor dans la région de réseau de cellules comporte une unique région de source/drain selon une région de diffusion d'impuretés faible concentration et le transistor dans la région périphérique comporte une structure source/drain à drain légèrement dopé (LDD). Le transistor dans la région de réseau de cellules comporte des espaceurs de grille simples et le transistor dans la région périphérique comporte des espaceurs de grille doubles. Les figures 1A à 1C sont des vues en coupe transversale de transistors MOS (métal-oxyde-semiconducteur) formés au moyen d'un procédé classique. La figure 1A représente schématiquement un premier transistor NMOS (MOS de type N) de la région de réseau de cellules. Par report à la figure 1, la famille de transistors NMOS inclut une électrode de grille 12 formée sur un substrat semiconducteur 10, des espaceurs de grille 14 présentant une épaisseur comprise entre environ 700 A à 800 A alignés sur un côté latéral de l'électrode de grille 12 et une région de diffusion d'impuretés de type n faible concentration 16a qui présente une profondeur prédéterminée dans le substrat semiconducteur et qui est disposée à l'extérieur par rapport aux espaceurs de grille 14. Les figures 1 B et 1 C représentent schématiquement un second transistor NMOS et un transistor PMOS (MOS de type P) respectivement formés sur la région périphérique. La famille des seconds transistors NMOS inclut l'électrode de grille 12, les espaceurs de grille 14 présentant une épaisseur d'environ 700 A à 800 A alignés sur un côté latéral de l'électrode de grille 12, une région de diffusion d'impuretés de type n faible concentration 15a qui présente une profondeur prédéterminée dans le substrat semiconducteur 10 et qui est disposée vers le bas par rapport à un bord latéral des espaceurs de grille 14 et une région d'impuretés de type n haute concentration 16b qui présente une profondeur prédéterminée dans le substrat semiconducteur 10 et qui est disposée à l'extérieur par rapport au bord latéral des espaceurs de grille 14. C'est-à-dire que le second transistor NMOS présente ce que l'on appelle une structure à drain légèrement dopé (LDD). Par report à la figure 1C, la famille des transistors PMOS inclut l'électrode de grille 12, les espaceurs de grille 14 présentant une épaisseur d'environ 700 A à 800 A alignés sur un côté latéral de l'électrode de grille 12, une région de diffusion d'impuretés de type n ou de type p faible concentration 15b qui présente une profondeur prédéterminée dans le substrat semiconducteur 10 et qui est disposée vers le bas par rapport au bord latéral des espaceurs de grille 14 et une région d'impuretés de type p haute concentration 16c qui présente une profondeur prédéterminée dans le substrat semiconducteur 10 et qui est disposée à l'extérieur par rapport au bord latéral des espaceurs de grille 14. C'est-à-dire que le transistor PMOS présente ce que l'on appelle la structure à drain légèrement dopé (LDD). L'impureté de type n inclut du P (phosphore), de l'As (arsenic) ou similaire. Comme il est bien connu, I'impureté d'arsenic présente un poids moléculaire supérieur à celui de l'impureté de phosphore, ce qui génère un endommagement et une fuite de courant au niveau du substrat. Par ailleurs, le phosphore présente une vitesse de diffusion plus rapide que l'arsenic, ce qui génère un effet de canal court du transistor. Par conséquent, le phosphore est de façon générale utilisé pour la formation de transistors dans la région de réseau de cellules pour un fonctionnement à mise en route/arrêt nets et un temps de rafraîchissement amélioré afférents. Dans la région périphérique, pour un transistor de canal long, du phosphore est de façon générale utilisé et pour un transistor de canal court, de l'arsenic est de façon générale utilisé en dépit de la perte par fuite. Comme décrit préalablement, I'ion de phosphore présente une vitesse de diffusion plus importante, ce qui augmente l'effet de canal court. Afin de traiter les problèmes rencontrés avec l'ion de phosphore et afin d'obtenir une longueur de canal effective maximum, le transistor NMOS dans la région de réseau de cellules est formé au moyen de la séquence de processus qui suit. Après qu'un espaceur de grille est formé sur la paroi latérale de la grille, un processus d'implantation d'ions d'impuretés est réalisé en utilisant la grille et l'espaceur de grille en tant que masque afin de former une région de diffusion d'impuretés de type n et ainsi, une longueur de canal effective maximum peut être obtenue. Ici, un traitement thermique est requis afin d'évacuer I'impureté de type n dans le substrat semiconducteur à l'extérieur de l'électrode de grille. Il est cependant très difficile d'évacuer par diffusion l'impureté de type n selon une profondeur souhaitée dans le substrat semiconducteur. Par ailleurs, simultanément l'impureté dans la région périphérique s'évacue par diffusion et la longueur de canal effective du transistor afférent est réduite, ce qui génère une défaillance de dispositif. Plus particulièrement, la région de diffusion d'impuretés de type p du PMOS dans la région périphérique est formée en implantant du bore (B) qui présente une vitesse de diffusion plus importante. En tant que résultat, le PMOS est fortement affecté par la réduction de la longueur de canal effective. Afin de traiter l'effet de la réduction de la longueur de canal effective dans la région périphérique, la région de diffusion d'impuretés faible concentration de type n peut être remplacée par une région de diffusion d'impuretés faible concentration de type n telle que représentée sur la figure 1 C. Ce faisant, le problème de la réduction de la longueur de canal effective rencontré dans la région de diffusion de type p peut être empêché. Comme on peut le voir au vu de la figure 1 C, la région de diffusion d'impuretés de type p haute concentration est chevauchée par la région de diffusion d'impuretés n faible concentration. Cependant, la formation d'une telle configuration de régions de diffusion nécessite un contrôle très soigneux de l'épaisseur de l'espaceur de grille et de la température du recuit. Par ailleurs, la diffusion d'une impureté de type p haute concentration a pour effet que l'impureté dans la région LDD conserve une concentration élevée, ce qui rend difficile d'empêcher un effet de porteurs chauds. Résumé de l'invention La présente invention a été élaborée au vu du problème mentionné ci-avant et par conséquent, un objet de l'invention consiste à proposer un transistor MOS présentant une configuration structurelle source/drain améliorée ainsi qu'un procédé pour sa fabrication qui permettent d'empêcher un effet de canal court et un effet de porteurs chauds et qui permettent d'éviter la réduction de la longueur de canal effective. La présente invention propose une structure LDD double constituée par une première région légèrement dopée d'un premier type, par une seconde région légèrement dopée d'un second type et par une troisième région lourdement dopée du second type. Une telle structure LDD double conformément à la présente invention est formée au moyen d'une première implantation selon une concentration faible d'un premier type d'impuretés dans un substrat semiconducteur en utilisant une grille en tant que masque. Une seconde implantation selon une concentration faible d'un second type d'impuretés est mise en oeuvre après la formation de premiers espaceurs de grille sur des parois latérales de la grille. Après la seconde implantation, des seconds espaceurs de grille sont formés sur les premiers espaceurs de grille. Après, une troisième implantation selon une concentration élevée d'un second type d'impuretés est mise en oeuvre en utilisant les espaceurs de grille doubles en tant que masque. Les impuretés implantées sont ensuite évacuées par diffusion par traitement thermique, d'o ainsi le parachèvement de la structure LDD. Conformément à un aspect de la présente invention, le procédé de fabrication d'un transistor MOS inclut les étapes de formation d'une région d'isolation de dispositif sur un substrat semiconducteur comportant une région de réseau de cellules et une région de circuit périphérique; respectivement, formation d'une première grille sur la région de réseau de cellules et de seconde et troisième grilles sur la région de circuit périphérique; utilisation des seconde et troisième grilles en tant que masque et implantation de premiers ions d'impuretés faible concentration dans le substrat semiconducteur en une position adjacente respectivement aux seconde et troisième grilles afin de former une première couche de diffusion d'impuretés d'un premier type de conductivité; respectivement, formation de premiers espaceurs de grille sur des côtés latéraux des grilles; utilisation de la première grille et des premiers espaceurs en tant que masque et implantation de seconds ions d'impuretés faible concentration dans le substrat semiconducteur en une position adjacente à la première grille et aux espaceurs afférents afin de former une seconde couche de diffusion d'impuretés d'un premier type de conductivité; utilisation de la troisième grille et de ses premiers espaceurs en tant que masque et implantation de troisièmes ions d'impuretés faible concentration dans le substrat semiconducteur en une position adjacente à la troisième grille et aux premiers espaceurs afin de former une troisième couche de diffusion d'impuretés d'un second type de conductivité; formation d'une couche d'isolation au-dessus d'une topologie semiconductrice résultante; gravure de la couche d'isolation au niveau de la région périphérique et formation de seconds espaceurs sur respectivement les 6 l2779008 premiers espaceurs des seconde et troisième grilles; utilisation de la seconde grille et des premiers et seconds espaceurs en tant que masque et implantation de quatrièmes ions d'impuretés haute concentration dans le substrat semiconducteur en une position adjacente à la seconde grille et aux seconds espaceurs afin de former une quatrième couche de diffusion d'impuretés d'un premier type de conductivité; et utilisation de la troisième grille et des premiers et seconds espaceurs en tant que masque et implantation de cinquièmes ions d'impuretés haute concentration dans le substrat semiconducteur en une position adjacente à la troisième grille et aux seconds espaceurs afin de former une cinquième couche de diffusion d'impuretés d'un second type de conductivité. Conformément à un autre aspect de la présente invention, le procédé de fabrication d'un transistor MOS inclut les étapes de formation d'une électrode de grille au-dessus d'un substrat semiconducteur; utilisation de l'électrode de grille en tant que masque et implantation de premiers ions d'impuretés faible concentration d'un premier type de conductivité afin de former une première couche de diffusion d'impuretés; formation de premiers espaceurs sur des côtés latéraux de la grille; utilisation de la grille et des premiers espaceurs en tant que masque et implantation de seconds ions d'impuretés faible concentration d'un second type de conductivité afin de former une seconde couche de diffusion d'impuretés; formation de seconds espaceurs sur les premiers espaceurs de la grille; utilisation des premiers et seconds espaceurs en tant que masque et implantation de troisièmes ions d'impuretés haute concentration d'un second type de conductivité afin de former une troisième couche de diffusion d'impuretés; et recuit et diffusion des couches de diffusion d'impuretés afin de faire chevaucher la première couche de diffusion par la seconde couche de diffusion. Brève description des dessins Ces caractéristiques, aspects et avantages de la présente invention ainsi que d'autres seront mieux compris en considération de 7 2779008 la description qui suit, des revendications annexées et des dessins annexés parmi lesquels: les figures 1A à 1C représentent des vues en coupe transversale de configurations de transistors MOS parachevées conformément à un procédé classique; les figures 2A à 2C représentent des vues en coupe transversale d'un substrat semiconducteur comportant une électrode de grille o une concentration faible d'une implantation d'impuretés de type n est mise en oeuvre seulement dans la région périphérique, c'est-à- dire pour la figure 2B et la figure 2C conformément à la présente invention; les figures 3A à 3C représentent respectivement une étape de processus qui fait suite à celle représentée sur les figures 2A à 2C o des premiers espaceurs de grille sont formés sur des parois latérales de l'électrode de grille; les figures 4A à 4C représentent respectivement une étape de processus qui fait suite à celle représentée sur les figures 3A à 3C o une concentration faible d'une implantation d'impuretés de type n est mise en oeuvre seulement dans la région de réseau de cellules, c'est- à-dire pour la figure 4A, en utilisant les premiers espaceurs et l'électrode de grille en tant que masque; les figures 5A à 5C représentent respectivement une étape de processus qui fait suite à celle représentée sur les figures 4A à 4C o une concentration faible d'une implantation d'impuretés de type p est mise en oeuvre dans la région périphérique; les figures 6A à 6C représentent respectivement une étape de processus qui fait suite à celle représentée sur les figures 5A à 5C o une couche d'isolation pour des seconds espaceurs est formée; les figures 7A à 7C représentent respectivement une étape de processus qui fait suite à celle représentée sur les figures 6A à 6C o une gravure partielle est mis en oeuvre seulement dans la région périphérique pour ainsi former des seconds espaceurs sur des parois latérales des premiers espaceurs dans la région périphérique; 8 l2779008 les figures 8A à 8C représentent respectivement une étape de processus qui fait suite à celle représentée sur les figures 7A à 7C o une concentration élevée d'une implantation d'impuretés de type n est mise en oeuvre seulement dans la région périphérique; les figures 9A à 9C représentent respectivement une étape de processus qui fait suite à celle représentée sur les figures 8A à 8C o une concentration élevée d'une implantation d'impureté de type p est mise en oeuvre seulement pour la figure 9C pour une formation de transistor PMOS dans la région périphérique; les figures 10A à 10C représentent respectivement une étape de processus qui fait suite à celle représentée sur les figures 9A à 9C o un processus de formation de couche en siliciure est mis en oeuvre pour former une couche en siliciure dans la région périphérique; et les figures 11A à 11C représentent respectivement une étape de processus qui fait suite à celle représentée sur les figures 10A à C o un trou de contact est formé dans la région de réseau de cellules (figures 1A). Description détaillée des modes de réalisation préférés En relation avec les objets de l'invention, le procédé permettant de fabriquer un MOSFET est décrit de façon détaillée par report aux dessins annexés. La présente invention se rapporte à un transistor MOS muni d'une structure LDD double, qui forme tout spécialement un PMOS muni d'une structure LDD double dans la région périphérique tout en formant un NMOS muni d'une structure LDD simple dans la région de réseau de cellules. La structure LDD double du PMOS dans la région périphérique permet d'atténuer un effet de canal court et un effet de porteurs chauds. Les figures 2A à 11A représentent, à des étapes sélectionnées de fabrication, les vues en coupe transversale d'un NMOS dans la région de réseau de cellules conformément à un mode de réalisation de la présente invention, les figures 2B à 11B représentent, à des étapes sélectionnées de fabrication, les vues en coupe transversale d'un NMOS dans la région périphérique conformément à un mode de réalisation de la présente invention et les figures 2C à 11 C représentent, à des étapes sélectionnées de fabrication, les sections en coupe d'un PMOS dans la région périphérique conformément à un mode de réalisation de la présente invention. Par report aux figures 2A à 2C, des électrodes de grille sont simultanément formées dans la région de réseau de cellules (figure 2A) et dans la région périphérique (figure 2B et figure 2C), à savoir une première électrode de grille 102a, une seconde électrode de grille 102b et une troisième électrode de grille 102c. Avant la formation des électrodes de grille 102a à 102c au-dessus d'un substrat semiconducteur 100, une couche d'isolation de dispositif (non représentée) est formée afin de définir une région de réseau de cellules et une région périphérique et une couche d'oxyde de grille (non représentée) est formée au-dessus du substrat semiconducteur. Les électrodes de grille 102a, 102b et 102c sont classiquement formées en déposant une couche en polysilicium et en la conformant. Puisque la région de réseau de cellules est davantage critique vis-à-vis de la règle de conception que la région périphérique, la largeur de grille de la région de réseau de cellules est plus étroite que celle de la région périphérique (si l'on compare la largeur de l'électrode de grille de la figure 2A avec celle des figures 2B et 2C). Une première couche de photoréserve est déposée par centrifugation audessus du substrat semiconducteur et est conformée selon une configuration souhaitée, c'est-à-dire un premier motif de photoréserve 103 qui met à nu la région périphérique tout en recouvrant la région de réseau de cellules. Des ions d'impuretés de type n faible concentration sont implantés dans le substrat semiconducteur 100 de la région périphérique en utilisant les électrodes de grille 102b et 102c en tant que masque et en formant ainsi des premières couches de diffusion d'impuretés respectives 104b et 104c de type n. L'implantation d'ion d'impuretés de type n est mise en oeuvre à l'aide d'arsenic (As) selon une énergie d'environ 50 keV, selon une dose d'environ 5E12 ions/cm2. La formation des premiers espaceurs est ensuite traitée et représentée schématiquement sur les figures 3A à 3C. Après I'enlèvement du premier motif de photoréserve 103, une première couche d'isolation est déposée sur la totalité de la topologie semiconductrice résultante. Par exemple, une couche en nitrure de silicium peut être déposée. La couche d'isolation déposée est ensuite gravée de façon anisotrope afin de former des premiers espaceurs de grille 106a, 106b et 106c sur des parois latérales des première, seconde et troisième électrodes de grille, respectivement selon une épaisseur d'environ 400 A. La séquence de processus qui suit est constituée par la formation de la couche de diffusion d'impuretés de type n faible concentration dans la région de réseau de cellules. Par report aux figures 4A à 4C, une seconde couche de photoréserve est déposée par centrifugation au-dessus de la totalité de la topologie semiconductrice résultante et est conformée selon une configuration souhaitée, c'est-à- dire un second motif de photoréserve 107 qui met à nu la région de réseau de cellules tout en recouvrant la région périphérique. Les ions d'impuretés de type n faible concentration sont implantés dans le substrat semiconducteur 100 de la région de réseau de cellules en utilisant l'électrode de grille 102a et des premiers espaceurs 106a en tant que masque et en formant ainsi une seconde couche de diffusion d'impuretés 108a de type n dans la région de réseau de cellules. L'implantation mentionnée ci-avant est mise en oeuvre à l'aide de phosphore (P) selon une énergie d'environ 30 keV, selon une dose d'environ 5E12 ions/cm2. Après enlèvement du second motif de photoréserve 107, un troisième motif de photoréserve 109 est formé de manière à mettre à nu seulement la troisième électrode de grille 102c dans la région périphérique o un transistor PMOS doit être formé, comme représenté sur les figures 5A à 5C. La première électrode de grille 102a et la seconde électrode de grille 102b sont recouvertes par le troisième motif de photoréserve 109. Des ions d'impuretés de type p faible concentration sont implantés dans le substrat semiconducteur 100 dans la région périphérique en utilisant la troisième électrode de grille 102c et les premiers espaceurs 106c en tant que masque et en formant ainsi il 2779008 une troisième couche de diffusion d'impuretés 110 c de type p dans la région de réseau de cellules. L'impureté de type p peut inclure du bore (B) ou du BF3 et ces ions d'impuretés sont implantés selon une énergie d'environ 20 keV, selon une dose d'environ 1E13 ions/cm2. Par report aux figures 6A à 6C, après enlèvement du troisième motif de photoréserve 109, une couche d'isolation 112, par exemple une couche en nitrure de silicium, est déposée au-dessus de la topologie semiconductrice résultante. Comme il sera décrit ultérieurement, la couche d'isolation 112 joue le rôle de couche de barrière vis-à-vis d'une formation de couche en siliciure dans la région de réseau de cellules et joue le rôle de seconds espaceurs de grille dans la région périphérique. Une quatrième couche de photoréserve est déposée et conformée selon une configuration souhaitée, c'est-à-dire un quatrième motif de photoréserve 111 qui met à nu la couche d'isolation 112 dans la région périphérique tout en recouvrant la couche d'isolation 112 dans la région de réseau de cellules. En utilisant le quatrième motif de photoréserve 111 en tant que masque, la couche d'isolation 112 est gravée de façon anisotrope afin de former respectivement des seconds espaceurs 112b et 112c sur les premiers espaceurs 106b et 106c des seconde et troisième électrodes de grille selon une épaisseur d'environ 400 A comme représenté sur les figures 7A à 7C. En tant que résultat, une configuration à espaceur double est formée dans la région périphérique. Ici, il est à noter que puisque la couche d'isolation 112 dans la région de réseau de cellules est recouverte par le quatrième motif de photoréserve 111, elle n'est pas gravée. La couche d'isolation restante 112a dans la région de réseau de cellules joue le rôle de couche de barrière vis-à-vis d'une formation de couche en siliciure. Après enlèvement du quatrième motif de photoréserve 111, un cinquième motif de photoréserve 113 est formé afin de mettre à nu seulement la seconde électrode de grille 102b et ses espaceurs 106b et 112b dans la région périphérique tout en recouvrant les première et troisième électrodes de grille et leurs espaceurs comme représenté sur les figures 8A à 8C. En utilisant le cinquième motif de photoréserve 12 2779008 , l'électrode de grille 102b et les second et troisième espaceurs 106b et 112b en tant que masque, des ions d'impuretés de type n haute concentration sont implantés dans le substrat semiconducteur 100 afin de former une cinquième couche de diffusion d'impuretés 114c de type n. L'implantation des ions d'impuretés de type n est mise en oeuvre à l'aide d'arsenic (As) selon une énergie d'environ 20 keV, selon une dose d'environ 5E15 ions/cm2. Après enlèvement du cinquième motif de photoréserve 113, un sixième motif de photoréserve 115 est formé afin de mettre à nu la région o un PMOS doit être formé, c'est-à-dire afin de mettre à nu la troisième électrode de grille 102c et les espaceurs 112c. En utilisant le sixième motif de photoréserve 115, la troisième électrode de grille 102c et les espaceurs 106c et 112c afférents en tant que masque, des ions d'impuretés de type p haute concentration sont implantés dans le substrat semiconducteur 100 afin de former une cinquième couche de diffusion d'impuretés 116c de type p dans la région de réseau de cellules. L'impureté de type p peut inclure du bore (B) ou du BF3 et ces ions d'impuretés sont implantés selon une énergie d'environ 20 keV, selon une dose d'environ 5E15 ions/cm2. Par conséquent, un transistor PMOS est formé dans la région périphérique selon la configuration souhaitée à l'aide de la première couche de diffusion d'impuretés 104c d'une impureté de type n faible concentration, de la troisième couche de diffusion d'impuretés 110c d'une impureté de type p faible concentration et de la cinquième couche de diffusion d'impuretés 116c d'une impureté de type p haute concentration. La séquence de processus qui suit est constituée par la formation de la couche en siliciure et elle est représentée schématiquement sur les figures 10A à 1OC. La couche en siliciure formée sur la région de source/drain et sur l'électrode de grille dans la région périphérique peut diminuer la tension d'utilisation du dispositif de DRAM et peut augmenter sa vitesse de fonctionnement. Un métal de transition tel que Ti, Ta, Co ou Mo est déposé au-dessus de la topologie semiconductrice résultante. Après dépôt du métal de transition, un processus de recuit est mis en oeuvre afin de former une 13 2779008 couche en siliciure. Comme il est bien connu, la couche en siliciure est formée au moyen de la réaction entre le silicium et le métal de transition. Par conséquent, comme on peut le voir au vu des figures B et 10C, une couche en siliciure 118 est formée seulement sur le silicium et le polysilicium mis à nu, c'est-à-dire sur le substrat semiconducteur mis à nu et sur la grille en polysilicium mise à nu dans la région périphérique. Ici, il est à noter que la couche d'isolation 112a recouvre le substrat semiconducteur et la première électrode de grille dans la région de réseau de cellules. La présence de la couche d'isolation 112a empêche un processus de formation de couche en siliciure dans la région de réseau de cellules. Sinon, une fuite de courant du transistor dans la région de réseau de cellules peut être augmentée. Pendant un processus de recuit pour la formation de couche en siliciure, des ions d'impuretés de couches de diffusion d'impuretés mentionnées ci-avant sont respectivement diffusés afin de former des régions d'impuretés. Plus spécifiquement, par report aux figures 10A à C, le transistor formé sur la région de réseau de cellules, c'est-à-dire le transistor NMOS (voir figure 10A), inclut la première électrode de grille 102a, les premiers espaceurs 106a et la région de source/drain 108a (c'est-à-dire la seconde région d'impuretés 108a) d'une impureté de type n faible concentration. Le transistor formé sur la région périphérique, c'est-à-dire le transistor NMOS (voir figure10OB), inclut la seconde électrode de grille 102b, les premier et second espaceurs 106b et 112b et des régions de source/drain 104b et 114b. Comme on peut le voir, les régions de source/drain sont constituées par une première région d'impuretés 104b d'une impureté de type n faible concentration alignée au-dessous des premier et second espaceurs 106b et 112b et par une quatrième région d'impuretés 114b d'une impureté de type n haute concentration alignée à l'extérieur par rapport aux bords latéraux des seconds espaceurs 112b. Le transistor formé sur la région périphérique, c'est-à-dire le transistor PMOS (voir figure C), inclut la troisième électrode de grille 102c, les premier et second espaceurs 106c et 112c et les régions de source/drain 104c, 110Oc et 116c. Comme on peut le voir sur la figure 10c, les régions de source/drain sont constituées par une première région d'impuretés 104c d'une impureté de type n faible concentration alignée au-dessous des premiers espaceurs 106c, par une troisième région d'impureté 110c d'une impureté de type p faible concentration alignée au-dessous des seconds espaceurs 112c et par une cinquième région d'impuretés 116c d'une impureté de type p haute concentration alignée à l'extérieur par rapport aux bords latéraux des seconds espaceurs 11 2c. Dans le transistor PMOS de la région périphérique, une charge thermique appliquée sur le dispositif à semiconducteur pendant une formation de couche qui suit a pour effet que la première région d'impuretés 104c de type n chevauche la troisième région d'impuretés i 10Oc et transforme ainsi la première région d'impuretés 104c du type n selon le type p. Après formation de la couche en siliciure, la couche de métal de transition qui ne réagit pas avec le silicium ou le polysilicium est ôtée de façon sélective. En tant que résultat, la résistance en surface de la région de source/drain peut être réduite afin d'augmenter la vitesse de fonctionnement. Par report aux figures 11A à 11C, une couche d'isolation intercouche 120 est déposée au-dessus de la totalité du substrat semiconducteur. Une septième couche en photoréserve est déposée au-dessus de la couche d'isolation intercouche et est conformée selon une configuration souhaitée. En utilisant la septième couche de photoréserve conformée, une partie souhaitée de la couche d'isolation intercouche 120 est gravée de façon anisotrope afin de former un trou de contact qui met à nu la région de source/drain du NMOS dans la région de réseau de cellules, comme représenté sur la figure 11A. La couche d'isolation intercouche 120 est gravée sélectivement (environ cinq fois plus vite) par rapport à la couche d'isolation 112a et ainsi, le trou de contact est formé d'une manière auto-alignée. Conformément à la présente invention, un transistor NMOS dans la région de réseau de cellules inclut une électrode de grille, un espaceur simple et une région de source/drain constituée par une région d'impuretés de type n faible concentration. Le transistor NMOS dans la région périphérique inclut une électrode de grille, des espaceurs doubles et une région de source/drain LDD constituée par une région d'impuretés de type n faible concentration et par une région d'impuretés de type n haute concentration. Le transistor PMOS dans la région périphérique inclut une électrode de grille, des espaceurs doubles et une structure source/drain LDD double constituée par une région d'impuretés de type p faible concentration, par une région d'impuretés de type n faible concentration et par une région d'impuretés de type p haute concentration. De façon avantageuse, la structure source/drain LDD double du transistor PMOS permet d'empêcher un effet de canal court et permet de réduire un effet de porteurs chauds. En outre, le reste de la couche d'isolation pour les seconds espaceurs remplit un double rôle, soit une couche de barrière vis-à-vis de la formation de couche en siliciure et une couche d'arrêt de gravure, ce qui simplifie le processus de fabrication. Il sera reconnu par l'homme de l'art que les concepts innovants décrits dans la présente demande peuvent être appliqués à une large variété de contextes. En outre, la mise en oeuvre préférée peut être modifiée selon une grande variété de façons. Par conséquent, il doit être noté que les modifications et variantes suggérées ci-après et ci- avant sont tout simplement présentées à des fins d'illustration. Ces exemples peuvent contribuer à présenter une certaine part du cadre des concepts de l'invention mais ces exemples ne présentent pas de manière exhaustive le cadre complet des variantes que l'on peut apporter au niveau des nouveaux concepts décrits. 16 2779008 REVENDICATIONS 1. Procédé de fabrication d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes de: formation d'une région d'isolation de dispositif sur un substrat semiconducteur (100) comportant une région de réseau de cellules et une région de circuit périphérique; respectivement, formation d'une première grille (102a) sur ladite région de réseau de cellules et de seconde (102b) et troisième (102c) grilles sur ladite région de circuit périphérique; utilisation desdites seconde et troisième grilles (102b, 102c) en tant que masque et implantation de premiers ions d'impuretés faible concentration dans ledit substrat semiconducteur en une position adjacente respectivement auxdites seconde et troisième grilles afin de former une première couche de diffusion d'impuretés d'un premier type de conductivité (104b, 104c); respectivement, formation de premiers espaceurs de grille (106a, 106b, 106c) sur des côtés latéraux desdites grilles (102a, 102b, 102c); utilisation de ladite première grille (102a) et desdits premiers espaceurs en tant que masque et implantation de seconds ions d'impuretés faible concentration dans ledit substrat semiconducteur en une position adjacente à ladite première grille et auxdits premiers espaceurs afin de former une seconde couche de diffusion d'impuretés d'un premier type de conductivité (108a); utilisation de ladite troisième grille (102c) et de ses premiers espaceurs en tant que masque et implantation de troisièmes ions d'impuretés faible concentration dans ledit substrat semiconducteur en une position adjacente à ladite troisième grille et auxdits premiers espaceurs afin de former une troisième couche de diffusion d'impuretés d'un second type de conductivité (110 c); formation d'une couche d'isolation (112) au-dessus d'une topologie semiconductrice résultante; gravure de ladite couche d'isolation au niveau de ladite région périphérique et formation de seconds espaceurs (112b, 112c) sur respectivement les premiers espaceurs (106b, 106c) desdites seconde et troisième grilles (102b, 102c); utilisation de ladite seconde grille (102b) et desdits premiers et seconds espaceurs (106b, 112b) en tant que masque et implantation de quatrièmes ions d'impuretés haute concentration dans ledit substrat semiconducteur en une position adjacente à ladite seconde grille et auxdits seconds espaceurs afin de former une quatrième couche de diffusion d'impuretés d'un premier type de conductivité (114b); et utilisation de ladite troisième grille (102c) et desdits premiers et seconds espaceurs (106c, 112c) en tant que masque et implantation de cinquièmes ions d'impuretés haute concentration dans ledit substrat semiconducteur en une position adjacente à ladite troisième grille et auxdits seconds espaceurs afin de former une cinquième couche de diffusion d'impuretés d'un second type de conductivité (116c). 2. Procédé selon la revendication 1, caractérisé en ce que ladite étape d'implantation de premiers ions d'impuretés présente une capacité de diffusion d'ions inférieure à celle de ladite étape d'implantation de seconds ions d'impureté. 3. Procédé selon la revendication 1, caractérisé en ce que ladite grille est réalisée en polysilicium. 4. Procédé selon la revendication 1, caractérisé en ce que ladite étape d'implantation de premiers ions d'impuretés est réalisée en utilisant de l'As (arsenic) selon une plage de doses d'environ 5E12 ions/cm2 et selon une plage d'énergies d'environ 50 keV. 5. Procédé selon la revendication 1, caractérisé en ce que ladite étape d'implantation de seconds ions d'impuretés est réalisée en utilisant du P (phosphore) selon une plage de doses d'environ 5E12 ions/cm2 et selon une plage d'énergies d'environ 30 keV. 6. Procédé selon la revendication 1, caractérisé en ce que ladite étape d'implantation de troisièmes ions d'impuretés est réalisée en utilisant du B (bore) ou du BF3 selon une plage de doses d'environ 1E13 ions/cm2 et selon une plage d'énergies d'environ 20 keV. 7. Procédé selon la revendication 1, caractérisé en ce que ladite étape d'implantation de quatrièmes ions d'impuretés est réalisée en utilisant de l'As (arsenic) selon une plage de doses d'environ 5E15 ions/cm2 et selon une plage d'énergies d'environ 50 keV. 8. Procédé selon la revendication 1, caractérisé en ce que ladite étape d'implantation de cinquièmes ions d'impuretés est réalisée en utilisant du B (bore) ou du BF3 selon une plage de doses d'environ 5E15 ions/cm2 et selon une plage d'énergies d'environ 20 keV. 9. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre les étapes de: formation d'une couche en siliciure (118) sur une surface supérieure dudit substrat semiconducteur (100), de ladite seconde grille (102b) et de ladite troisième grille (102c) de ladite région de circuit périphérique; et formation d'une couche d'isolation intercouche (120) au-dessus de la topologie semiconductrice résultante; gravure d'une partie sélectionnée de ladite couche d'isolation intercouche (120) dans ladite région de réseau de cellules jusqu'à ladite couche d'isolation (112) utilisée en tant qu'arrêt de gravure et formation d'une ouverture de contact adjacente à ladite première grille (102a). 10. Procédé selon la revendication 9, caractérisé en ce que ladite couche d'isolation (112) qui subsiste dans ladite région de réseau de cellules joue le rôle de couche de barrière qui empêche la formation de siliciure pendant ladite étape de formation d'une couche en siliciure (118) dans ladite région périphérique. 11. Procédé selon la revendication 9, caractérisé en ce que ladite couche d'isolation intercouche (120) présente une vitesse de gravure au moins cinq fois supérieure à celle de ladite couche d'isolation (112) pendant ladite étape de gravure de ladite couche d'isolation intercouche. 12. Procédé de fabrication d'un transistor MOS dans un dispositif à semiconducteur, ledit procédé étant caractérisé en ce qu'il comprend les étapes de: formation d'une électrode de grille (102) au-dessus d'un substrat semiconducteur (100); utilisation de ladite électrode de grille en tant que masque et implantation de premiers ions d'impuretés faible concentration d'un premier type de conductivité afin de former une première couche de diffusion d'impuretés (104); formation de premiers espaceurs (106) sur des côtés latéraux de ladite grille; utilisation de ladite grille et desdits premiers espaceurs en tant que masque et implantation de seconds ions d'impuretés faible concentration d'un second type de conductivité afin de former une seconde couche de diffusion d'impuretés (108); formation de seconds espaceurs (112) sur lesdits premiers espaceurs de ladite grille; utilisation desdits premiers et seconds espaceurs en tant que masque et implantation de troisièmes ions d'impuretés haute concentration d'un second type de conductivité afin de former une troisième couche de diffusion d'impuretés (110); et recuit et diffusion desdites couches de diffusion d'impuretés afin de faire chevauche ladite première couche de diffusion (104) par ladite seconde couche de diffusion (108). 13. Procédé selon la revendication 12, caractérisé en ce que ledit premier type de conductivité est un type n. 14. Procédé selon la revendication 12, caractérisé en ce que ladite étape d'implantation de premiers ions d'impuretés est réalisée en utilisant de l'As (arsenic) selon une plage de doses d'environ 5E12 ions/cm2 et selon une plage d'énergies d'environ 50 keV. 15. Procédé selon la revendication 12, caractérisé en ce que ladite étape d'implantation de seconds ions d'impuretés est réalisée en utilisant du B (bore) ou du BF3 selon une plage de doses d'environ 1 E3 ions/cm2 et selon une plage d'énergies d'environ 20 keV. 2779008 2O 16. Procédé selon la revendication 12, caractérisé en ce que ladite étape d'implantation de troisièmes ions d'impuretés est réalisée en utilisant du B (bore) ou du BF3 selon une plage de doses d'environ E15 ions/cm2 et selon une plage d'énergies d'environ 20 keV.