FR 2779293 A1 19991203 FR 9816530 A 19981229 ARRIÈRE-PLAN DE L'INVENTION La présente invention concerne de façon générale un circuit de sortie utilisé dans des circuits tels qu'un circuit de convertisseur de niveau, un circuit logique et un circuit d'amplificateur opérationnel et plus particulièrement, un circuit de sortie pour émettre en sortie un signal de sortie qui présente une amplitude qui excède la tension de claquage d'un transistor du circuit de sortie. Par le passé, un circuit de sortie équipé d'un circuit d'inverseur CMOS (métal-oxyde-semiconducteur complémentaire) était piloté en recevant de l'énergie depuis une alimentation de potentiel haut Vdd (par exemple 5 volts) et depuis une alimentation de potentiel bas Vss (par exemple 0 volt). Un signal d'entrée est amplifié à pleine échelle dans la plage des niveaux d'alimentation Vdd et Vss. Un signal inverse du signal d'entrée est émis en sortie depuis la borne de sortie du circuit d'inverseur. Du fait de la miniaturisation des dispositifs de circuit intégré à semiconducteur dans les récentes années, des transistors MOS qui présentent une tension de claquage plus faible que le niveau de l'alimentation Vdd ou Vss sont utilisés. Cependant, il est souhaitable de produire un signal de sortie amplifié à pleine échelle dans la plage du niveau de l'alimentation Vdd ou Vss. Par conséquent, le transistor MOS du circuit de sortie doit présenter une tension de claquage qui excède la tension de différence ou différentielle entre les tensions d'alimentation Vdd et Vss. A cette fin, des transistors MOS spéciaux qui présentent une tension de claquage élevée sont utilisés pour le circuit de sortie. Plus spécifiquement, les transistors MOS à tension de claquage élevée comportent un film d'isolation de grille relativement épais formé en répétant un processus de formation de film d'oxyde de grille pendant la fabrication. Cependant, la répétition du processus de formation de film d'oxyde de grille augmente la dispersion des caractéristiques du transistor MOS et augmente les coûts de fabrication des dispositifs. En outre, du fait que le transistor MOS muni d'un film d'isolation de grille épais présente un seuil relativement haut, il présente également une résistance d'état passant augmentée. Par conséquent, la capacité de pilotage du transistor est diminuée. Afin d'augmenter la capacité de pilotage du transistor; la dimension du transistor peut être augmentée. Cependant, I'augmentation de la dimension du transistor empêche une intégration élevée des dispositifs de circuit intégré à semiconducteur. Un objet de la présente invention consiste à proposer un circuit de sortie qui émette en sortie un signal de sortie qui présente une amplitude qui excède la tension de claquage des transistors MOS à partir desquels il est construit. RÉSUMÉ DE L'INVENTION Selon un aspect de l'invention, un circuit de sortie inclut un transistor PMOS et un transistor NMOS connectés en série. Un circuit de commande de potentiel est connecté à la grille et à la source du transistor PMOS et du transistor NMOS. Le circuit de commande de potentiel reçoit de l'énergie depuis une alimentation de potentiel haut et une alimentation de potentiel bas et commande la tension appliquée sur la grille et la source du transistor PMOS et du transistor NMOS en réponse à un signal d'entrée qui présente un niveau pris parmi un premier niveau et un second niveau. Le circuit de commande de potentiel applique une tension de référence sur les grilles du transistor PMOS et du transistor NMOS. La tension de référence est située entre le niveau de l'alimentation de potentiel haut et le niveau de l'alimentation de potentiel bas. Le circuit de commande de potentiel applique la tension d'alimentation de potentiel haut sur la source du transistor PMOS en réponse à un signal d'entrée qui présente le premier niveau et applique une tension sur la source du transistor NMOS afin de rendre non conducteur le transistor NMOS de telle sorte qu'un signal de sortie qui présente la tension d'alimentation de potentiel haut soit émis en sortie depuis un noeud entre le transistor PMOS et le transistor NMOS. Le circuit de commande de potentiel applique la tension d'alimentation de potentiel bas sur la source du transistor NMOS en réponse à un signal d'entrée qui présente le second niveau et applique une tension sur la source du transistor PMOS pour rendre non conducteur le transistor PMOS de telle sorte qu'un signal de sortie qui présente la tension d'alimentation de potentiel bas soit émis en sortie depuis le noeud entre le transistor PMOS et le transistor NMOS. Selon un autre aspect de l'invention, un circuit de sortie inclut un transistor PMOS et un transistor NMOS connectés en série. Un premier circuit suiveur de source est connecté entre la source du transistor PMOS et une alimentation de potentiel haut. Le premier circuit suiveur de source applique sélectivement une tension d'alimentation de potentiel haut sur la source du transistor PMOS en réponse à un premier signal d'entrée qui présente une tension qui varie entre la tension d'alimentation de potentiel haut et une tension de référence. La tension de référence est située entre la tension d'alimentation de potentiel haut et une tension d'alimentation de potentiel bas. Un second circuit suiveur de source est connecté entre la source du transistor NMOS et une alimentation de potentiel bas. Le second circuit suiveur de source applique sélectivement la tension d'alimentation de potentiel bas sur la source du transistor NMOS en réponse à un second signal d'entrée qui présente une tension qui varie entre la tension de référence et la tension d'alimentation de potentiel bas. Une borne de sortie est située au niveau d'un noeud entre le transistor PMOS et le transistor NMOS. La borne de sortie émet en sortie un signal de sortie qui présente une tension prise parmi la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. Selon encore un autre aspect de l'invention, un circuit de sortie inclut un transistor PMOS et un transistor NMOS connectés en série. Un premier circuit d'inverseur est connecté à la source du transistor PMOS. Le premier circuit d'inverseur reçoit de l'énergie depuis une alimentation de potentiel haut et une tension de référence entre la tension d'alimentation de potentiel haut et une tension d'alimentation de potentiel bas. Le premier circuit d'inverseur reçoit un premier signal d'entrée qui présente une tension qui varie entre la tension d'alimentation de potentiel haut et la tension de référence et applique une tension prise parmi la tension d'alimentation de potentiel haut et la tension de référence sur la source du transistor PMOS. Un second circuit d'inverseur est connecté à la source du transistor NMOS. Le second circuit d'inverseur reçoit de l'énergie depuis la tension de référence et une alimentation de potentiel bas. Le second circuit d'inverseur reçoit un second signal d'entrée qui présente une tension qui varie entre la tension de référence et la tension d'alimentation de potentiel bas et applique une tension prise parmi la tension de référence et la tension d'alimentation de potentiel bas sur la source du transistor NMOS. Une borne de sortie est située au niveau d'un noeud entre le transistor PMOS et le transistor NMOS. La borne de sortie émet en sortie un signal de sortie qui présente une tension prise parmi la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. Selon un aspect de l'invention, un circuit de convertisseur de niveau inclut un convertisseur de signal d'entrée pour recevoir de l'énergie depuis une alimentation de potentiel haut et une alimentation de potentiel bas et pour convertir un signal d'entrée externe selon des premier et second signaux d'entrée. Le premier signal d'entrée présente une tension qui varie entre la tension d'alimentation de potentiel haut et une tension de référence. La tension de référence est entre la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. Le second signal d'entrée présente une tension qui varie entre la tension de référence et la tension d'alimentation de potentiel bas. Un circuit de sortie est connecté au convertisseur de signal d'entrée. Le circuit de sortie reçoit les premier et second signaux d'entrée et émet en sortie un signal de sortie qui présente une tension prise parmi la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. Selon un autre aspect de l'invention, un circuit logique inclut des première et seconde alimentations pour décaler des tensions de premier et second signaux d'entrée pour ainsi générer des premier et second signaux d'entrée décalés. Un circuit de sortie est connecté aux première et seconde alimentations. Le circuit de sortie reçoit les premier et second signaux d'entrée ainsi que les premier et second signaux d'entrée décalés et émet en sortie un signal logique prédéterminé. Le circuit de sortie inclut un transistor PMOS et un transistor NMOS connectés en série. Un premier circuit NON-ET est connecté à la source du transistor PMOS et il reçoit de l'énergie depuis l'alimentation de potentiel haut et une tension de référence. La tension de référence est située entre la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. Le premier circuit NON- ET reçoit les premier et second signaux d'entrée décalés et applique une tension prise parmi la tension d'alimentation de potentiel haut et la tension de référence sur la source du transistor PMOS. Un second circuit NON-ET est connecté à la source du transistor NMOS et reçoit de l'énergie depuis la tension de référence et l'alimentation de potentiel bas. Le second circuit NON-ET reçoit les premier et second signaux d'entrée et applique une tension prise parmi la tension de référence et la tension d'alimentation de potentiel bas sur la source du transistor NMOS. Une borne de sortie est située au niveau d'un noeud entre le transistor PMOS et le transistor NMOS et elle émet en sortie un signal logique. Selon encore un autre aspect de l'invention, un amplificateur opérationnel inclut un circuit d'entrée pour recevoir de l'énergie depuis une alimentation de potentiel haut et une alimentation de potentiel bas et pour générer des premier et second signaux de tension en comparant des premier et second signaux d'entrée l'un à l'autre. Le premier signal présente une tension prise parmi la tension d'alimentation de potentiel haut et une tension de référence. La tension de référence est située entre la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. Le second signal de tension présente une tension prise parmi la tension de référence et la tension d'alimentation de potentiel bas. Un circuit de sortie est connecté au circuit d'entrée. Le circuit de sortie reçoit les premier et second signaux de tension et émet en sortie un signal de sortie qui présente une tension prise parmi la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. D'autres aspects et avantages de l'invention apparaîtront au vu de la description qui suit que l'on lira en conjonction avec les dessins annexés qui représentent à titre d'exemple les principes de l'invention. BRÈVE DESCRIPTION DES DESSINS L'invention en association avec ses objets et avantages peut être mieux comprise par report à la description qui suit des modes de réalisation présentement préférés en association avec les dessins annexés parmi lesquels: la figure 1 est un schéma de circuit d'un circuit de sortie de la présente invention; la figure 2 est un schéma de circuit du circuit de sortie selon un premier mode de réalisation de la présente invention; les figures 3A à 3C sont des schémas de longueur d'onde de fonctionnement du circuit de sortie de la figure 2; la figure 4 est un schéma de circuit du circuit de sortie selon un second mode de réalisation de la présente invention; la figure 5 est un schéma de circuit d'un circuit de convertisseur de niveau selon un troisième mode de réalisation de la présente invention; la figure 6 est un schéma de circuit d'un circuit de convertisseur de niveau selon un quatrième mode de réalisation de la présente invention la figure 7 est un schéma de circuit d'un circuit de convertisseur de niveau selon un cinquième mode de réalisation de la présente invention; la figure 8 est un schéma de circuit d'un circuit de convertisseur de niveau selon un sixième mode de réalisation de la présente invention la figure 9 est un schéma de circuit d'un circuit NON-ET selon un septième mode de réalisation de la présente invention; et la figure 10 est un schéma de circuit qui représente un circuit d'amplificateur opérationnel selon un huitième mode de réalisation de la présente invention. DESCRIPTION DÉTAILLEÉE DES MODES DE REÉALISATION PRÉFÉRÉS La présente invention sera maintenant décrite par report aux dessins sur lesquels des index de référence identiques sont utilisés pour des éléments identiques sur l'ensemble des vues. La figure 1 est un schéma de circuit d'un circuit de sortie 100 de la présente invention. Le circuit de sortie 100 comporte un circuit d'inverseur CMOS 1 et un circuit de commande de potentiel 2. Le circuit de sortie 100 reçoit un signal d'entrée binaire in et émet en sortie un signal de sortie out qui varie entre les niveaux d'alimentations externes VI et V2. L'inverseur 1 inclut un transistor PMOS TP et un transistor NMOS TN. Le circuit de commande de potentiel 2 applique une tension de référence V3 sur les grilles des deux transistors TP et TN. La tension de référence V3 présente un niveau prédéterminé entre une tension inférieure au niveau de l'alimentation de potentiel haut Vi seulement pour le seuil du transistor PMOS TP et une tension supérieure au niveau de l'alimentation de potentiel bas V2 seulement pour le seuil du transistor NMOS TN. Le circuit de commande de potentiel 2 synchronise de façon mutuelle et augmente les potentiels de source de à la fois les transistors TP et TN en réponse au signal d'entrée qui présente un premier niveau et établit le potentiel de source du transistor PMOS TP au niveau de l'alimentation de potentiel haut V1 et la tension entre la grille et la source du transistor NMOS TN à un niveau inférieur au seuil du transistor NMOS TN. Le circuit de commande de potentiel 2 synchronise également et diminue les potentiels de source des deux transistors TP et TN en réponse au signal d'entrée qui présente un second niveau et établit la tension de source du transistor NMOS TN au niveau de l'alimentation de potentiel bas V2 et la tension entre la grille et la source du transistor PMOS TP à un niveau inférieur au seuil du transistor PMOS. (Premier mode de réalisation) La figure 2 est un schéma de circuit d'un circuit de sortie 10 selon un premier mode de réalisation de la présente invention. Le circuit 10 inclut un circuit d'inverseur CMOS 11 équipé d'un transistor PMOS TP1 et d'un transistor NMOS TN1, un transistor NMOS TN2 en tant que premier circuit suiveur de source 12, un transistor PMOS TP2 en tant que second circuit suiveur de source 13 et un circuit de génération de tension 14. Les premier et second circuits suiveurs de source 12 et 13 forment un circuit de commande de potentiel de source. Les premier et second circuits suiveurs de source 12 et 13 et le circuit de génération de tension 14 forment un circuit de commande de potentiel. Le circuit de génération de tension 14 est de préférence formé sur la même puce de circuit intégré à semiconducteur que le circuit d'inverseur CMOS 11. Le circuit de génération de tension 14 applique la tension intermédiaire Vb en tant que tension de référence sur les grilles des deux transistors TP1 et TN1 du circuit d'inverseur 11. La tension intermédiaire Vb est une tension fixe (par exemple de 2,5 volts) qui présente un niveau intermédiaire pour les alimentations de potentiel haut et de potentiel bas Vdd et Vss. Le transistor PMOS TP1 comporte une source (noeud N1) connectée à l'alimentation de potentiel haut Vdd (par exemple de 5 volts) par l'intermédiaire du transistor NMOS TN2. Le transistor NMOS TN1 comporte une source (noeud N2) connectée à l'alimentation de potentiel bas Vss (par exemple de 0 volt) par l'intermédiaire du transistor PMOS TP2. Les transistors respectifs TP1 et TN1 présentent une tension de claquage de 2,5 volts. Le transistor NMOS TN2 comporte une grille qui reçoit un premier signal d'entrée in1, une source connectée au noeud N1 et un drain connecté à l'alimentation de potentiel haut Vdd. Le premier signal d'entrée in1 varie entre le niveau de la tension intermédiaire Vb et le niveau de l'alimentation de potentiel haut Vdd comme représenté sur la figure 3A. Lorsque le premier signal d'entrée in1 présente le niveau de la tension intermédiaire Vb, la source (c'est-à-dire le noeud N1) du transistor NMOS TN2 est établie pratiquement au niveau de la tension intermédiaire Vb (Vb - Vth). Lorsque le premier signal d'entrée in1 présente le niveau de l'alimentation de potentiel haut Vdd, le noeud N1 est établi pratiquement au niveau de l'alimentation de potentiel haut Vdd (Vdd - Vth). Le transistor PMOS TP2 comporte une grille qui reçoit un second signal d'entrée in2, une source connectée au noeud N2 et un drain connecté à l'alimentation de potentiel bas Vss. Le second signal d'entrée in2 varie entre le niveau de l'alimentation de potentiel bas Vss et le niveau de la tension intermédiaire Vb comme représenté sur la figure 3C. Lorsque le second signal d'entrée in2 présente le niveau de l'alimentation de potentiel bas Vss, la source (c'est-à-dire le noeud N2) du transistor PMOS TP2 est établie pratiquement au niveau de l'alimentation de potentiel bas Vss (Vss + Vth). Lorsque le second signal d'entrée in2 présente le niveau de la tension intermédiaire Vb, le noeud N2 est établi pratiquement au niveau de la tension intermédiaire Vb (Vb + Vth). Puisque les transistors NMOS et PMOS TN2 et TP2 fonctionnent de cette manière en réponse aux premier et second signaux d'entrée in1 et in2, le signal de sortie OUT varie en fonction des niveaux des alimentations Vdd et Vss. Le fonctionnement du circuit de sortie 10 sera maintenant décrit. Tout d'abord, le fonctionnement lorsque le premier signal d'entrée in1 présente le niveau de la tension intermédiaire Vb et le second signal d'entrée in2 présente le niveau de l'alimentation de potentiel bas Vss est décrit. Dans ce cas, le noeud N1 est établi au niveau de la tension intermédiaire Vb. Il s'ensuit que la tension entre la grille et la source du transistor PMOS TP1 est établie à 0 volt et que le transistor TP1 est désactivé ou coupé. En outre, le noeud N2 est établi au niveau de l'alimentation de potentiel bas Vss. Il s'ensuit que la tension entre la grille et la source du transistor NMOS TN1 est établie à 2,5 volts et que le transistor TN1 est rendu passant ou activé. Par conséquent, le circuit de sortie 10 émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vss. Puis le fonctionnement lorsque le premier signal d'entrée in1 présente le niveau de l'alimentation de potentiel haut Vdd et que le second signal d'entrée in2 présente le niveau de la tension intermédiaire Vb est décrit. Dans ce cas, le noeud N1 est établi au niveau de l'alimentation de potentiel haut Vdd. Il s'ensuit que la tension entre la grille et la source du transistor PMOS TP1 est établie à 2,5 volts et que le transistor TP1 est rendu passant. En outre, le potentiel au niveau du noeud N2 est établi au niveau de la tension intermédiaire Vb. Il s'ensuit que la tension entre la grille et la source du transistor NMOS TN1 est établie à 0 volt et que le transistor TN1 est rendu bloqué. Par conséquent, le circuit de sortie 10 émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd. Comme décrit ci-avant, le circuit de sortie 10 selon le premier mode de réalisation émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vdd en réponse au premier signal d'entrée in1 qui présente le niveau de la tension intermédiaire Vb et au second signal d'entrée in2 qui présente le niveau de l'alimentation de potentiel bas Vss. Le circuit de sortie 10 émet également en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd en réponse au premier signal d'entrée in1 qui présente le niveau de l'alimentation de potentiel haut Vdd et au second signal d'entrée in2 qui présente le niveau de la tension intermédiaire Vb. Dans le circuit de sortie 10 de la présente invention, une tension qui excède la tension de claquage (2,5 volts) du transistor n'est pas générée entre les grilles des transistors respectifs TP1 et TN1 et les source/drain. Par conséquent, le signal de sortie OUT est amplifié à faible échelle dans la plage du niveau de l'alimentation Vdd ou Vss (de 0 à 5 volts). Afin d'empêcher qu'une différence de potentiel qui excède la tension de claquage des transistors PMOS et NMOS TP1 et TN1 ne survienne entre les noeuds NI et N2, il est souhaitable que le cadencement de croissance et le cadencement de décroissance du second signal d'entrée soient établis comme décrit ci-après. En d'autres termes, lorsque le signal de sortie OUT est en train de croître, le second signal d'entrée in2 est établi de manière à croître plus tôt que le premier signal d'entrée in1. Il s'ensuit que le potentiel au niveau du noeud N2 augmente plus tôt que celui au niveau du noeud N1, ce qui empêche une augmentation soudaine de la différence de potentiel. En outre, lorsque le signal de sortie OUT est en train de chuter ou décroître, le second signal d'entrée in2 est établi de manière à chuter plus tard que le premier signal d'entrée in1. Il s'ensuit que le potentiel au niveau du noeud N2 chute plus tard que celui au niveau du noeud N1, ce qui empêche une augmentation soudaine de la différence de potentiel. (Second mode de réalisation) La figure 4 est un schéma de circuit d'un circuit de sortie 10a selon un second mode de réalisation de la présente invention. Le circuit de sortie 10Oa inclut des premier et second circuits d'inverseur 15 et 16. Le premier circuit d'inverseur 15 comporte une borne d'entrée qui reçoit le premier signal d'entrée in1 et une borne de sortie connectée au noeud N1. Le second circuit d'inverseur 16 comporte une borne d'entrée qui reçoit le second signal d'entrée in2 et une borne de sortie connectée au noeud N2. Les premier et second circuits d'inverseur 15 et 16 forment un circuit de commande de tension de source. L'énergie provenant de l'alimentation de potentiel haut Vdd et d'une alimentation avec la tension intermédiaire Vb est appliquée sur le premier circuit d'inverseur 15. L'énergie provenant de l'alimentation avec la tension intermédiaire Vb et de l'alimentation de potentiel bas Vss est appliquée sur le second circuit d'inverseur 16. Le premier circuit d'inverseur 15 établit sa borne de sortie (c'est-àdire le noeud N1) au niveau de la tension intermédiaire Vb en réponse au premier signal d'entrée in1 qui présente le niveau de l'alimentation de potentiel haut Vdd. Le premier circuit d'inverseur 15 établit également le noeud N1 au niveau de l'alimentation de potentiel haut Vdd en réponse au premier signal d'entrée in1 qui présente le niveau de la tension intermédiaire Vb. Le second circuit d'inverseur 16 établit sa borne de sortie (c'est- à-dire le noeud N2) au niveau de l'alimentation de potentiel bas Vss en réponse au second signal d'entrée in2 qui présente le niveau de la tension intermédiaire Vb. Le second circuit d'inverseur 16 établit également le noeud N2 à l'alimentation de potentiel bas Vss en réponse au second signal d'entrée in2 qui présente le niveau de la tension intermédiaire Vb. Du fait que les premier et second circuits d'inverseur 15 et 16 fonctionnent de cette manière en réponse aux premier et second signaux d'entrée in1 et in2, le signal de sortie OUT est amplifié à pleine échelle dans la plage du niveau de l'alimentation Vdd ou Vss. Le fonctionnement du circuit de sortie dans lequel le premier signal d'entrée in1 présente le niveau de l'alimentation de potentiel haut Vdd et le second signal d'entrée in2 présente le niveau de la tension intermédiaire Vb est maintenant décrit. Dans ce cas, le noeud N1 est établi au niveau de la tension intermédiaire Vb. Il s'ensuit que la tension entre la grille et la source du transistor PMOS TP1 est établie à 0 volt et que le transistor TP1 est rendu bloqué. En outre, le noeud N2 est établi au niveau de l'alimentation de potentiel bas Vss. Il s'ensuit que la tension entre la grille et la source du transistor NMOS TN1 est établie à 2,5 volts et que le transistor TN1 est rendu passant. Par conséquent, le circuit de sortie 10a émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vss. Le fonctionnement du circuit de sortie dans lequel le premier signal d'entrée in1 présente le niveau de la tension intermédiaire Vb et le second signal d'entrée in2 présente le niveau de l'alimentation de potentiel bas Vss est maintenant décrit. Dans ce cas, le noeud N1 est établi'au niveau de l'alimentation de potentiel haut Vdd. Il s'ensuit que la tension entre la grille et la source du transistor PMOS TP1 est établie à 2,5 volts et que le transistor TP1 est rendu passant. En outre, le potentiel au niveau du noeud N2 est établi au niveau de la tension intermédiaire Vb. Il s'ensuit que la tension entre la grille et la source du transistor NMOS TN1 est établie à 0 volt et que le transistor TN1 est rendu bloqué. Par conséquent, le circuit de sortie 10a émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd. Comme décrit ci-avant, le circuit de sortie 10a selon le second mode de réalisation émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vss en réponse au premier signal d'entrée in1 qui présente le niveau de l'alimentation de potentiel haut Vdd et au second signal d'entrée in2 qui présente le niveau de la tension intermédiaire Vb. Le circuit de sortie 10a émet également en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd en réponse au premier signal d'entrée in1 qui présente le niveau de la tension intermédiaire Vb et au second signal d'entrée in2 qui présente le niveau de l'alimentation de potentiel bas Vss. Par ailleurs, dans le circuit de sortie 10a du second mode de réalisation, une tension qui excède la tension de claquage (2,5 volts) du transistor entre les grilles des transistors respectifs TP1 et TN1 et un drain/source n'est pas générée. Par conséquent, le signal de sortie OUT est amplifié à pleine échelle dans la plage du niveau de I'alimentation Vdd ou Vss (de 0 à 5 volts). Afin d'empêcher qu'une différence de potentiel qui excède la tension de claquage des transistors TP1 et TN1 ne survienne entre les noeuds N1 et N2, il est souhaitable que la croissance et la décroissance du second signal d'entrée soit établie comme décrit ci- après. En d'autres termes, lorsque le signal de sortie OUT est en train de croître, le second signal d'entrée in2 est établi de manière à diminuer plus tôt que le premier signal d'entrée in1 de telle sorte que le potentiel au niveau du noeud N2 augmente avant celui au niveau du noeudN1. En outre, lorsque le signal de sortie in1 est en train de décroître, le second signal d'entrée in2 est établi de manière à croître plus tard que le premier signal d'entrée in1 de telle sorte que le potentiel au niveau du noeud N2 diminue plus tard que celui au niveau du noeud N1. Le second mode de réalisation utilise les premier et second circuits d'inverseur 15 et 16 en lieu et place des premier et second suiveurs de source 12 et 13. Par conséquent, le potentiel au noeud N1 ne diminuera pas au-delà du seuil du transistor TN2 et le potentiel au niveau du noeud N1 n'augmentera pas au-delà du seuil du transistor TN2. Par conséquent, le signal de sortie OUT est amplifié à pleine échelle dans la plage du niveau de l'alimentation Vdd ou Vss. (Troisième mode de réalisation) La figure 5 est un schéma de circuit d'un circuit de convertisseur de niveau 20 selon un troisième mode de réalisation de la présente invention. Le circuit de convertisseur de niveau 20 inclut un circuit d'entrée 21 et le circuit de sortie 10a (figure 4). Le circuit d'entrée 21 inclut des transistors PMOS TP3 à TP6, des transistors NMOS TN3 à TN5 et des résistances R1 et R2. Le transistor NMOS TN3 comporte un drain connecté à l'alimentation de potentiel haut Vdd par l'intermédiaire du transistor NMOS TN4 et du transistor PMOS TP3, une source connectée au potentiel bas Vss et une grille qui reçoit un signal d'entrée inO. Le signal d'entrée inO varie entre le niveau de la tension intermédiaire Vb et le niveau de l'alimentation de potentiel bas Vss. La tension intermédiaire Vb est appliquée sur la grille du transistor PMOS TN4. Les transistors PMOS TP3 et TP4 ont leurs grilles connectées ensemble et ils forment un circuit miroir de courant 22. Le transistor PMOS TP3 comporte un drain connecté à sa propre grille et une source connectée à l'alimentation de potentiel haut Vdd. Le transistor PMOS TP4 comporte une source connectée à l'alimentation de potentiel haut Vdd et la tension intermédiaire Vb est appliquée sur le drain par l'intermédiaire de la résistance R1. Un noeud N3 entre le drain du transistor PMOS TP4 et la résistance R1 est connecté à la borne d'entrée du premier circuit d'inverseur 15. Par conséquent, le potentiel au noeud N3 est appliqué sur le premier circuit d'inverseur 15 en tant que premier signal d'entrée in1. Le transistor NMOS TN5 comporte un drain connecté à la tension intermédiaire Vb par l'intermédiaire du transistor PMOS TP5, une source connectée à l'alimentation de potentiel bas Vss et une grille sensible au signal d'entrée inO. Les transistors PMOS TP5 et TP6 ont leurs grilles connectées ensemble et ils forment un second circuit miroir de courant 23. Le transistor PMOS TP5 comporte un drain connecté à sa propre grille. Le transistor PMOS TP6 comporte une source connectée à la tension intermédiaire Vb et un drain connecté à l'alimentation de potentiel bas Vss par l'intermédiaire de la résistance R2. Un noeud N4 entre le drain du transistor PMOS TP6 et la résistance R2 est connecté à la borne d'entrée du premier circuit d'inverseur 16. Par conséquent, le potentiel au niveau du noeud N4 est appliqué sur le premier circuit d'inverseur 16 en tant que second signal d'entrée in2. De préférence, la résistance R2 présente une valeur de résistance inférieure à celle de la résistance R1. Par conséquent, le courant de drain du transistor PMOS TP6 est inférieur à celui du transistor PMOS TP4. Le fonctionnement du circuit de convertisseur de niveau 20 sera maintenant décrit. Lorsque le signal d'entrée inO présente le niveau de la tension intermédiaire Vb, les transistors NMOS TN3 et TN5 sont rendus passants. Ensuite, le potentiel de source du transistor NMOS TN4 diminue et le transistor TN4 est rendu passant. Le circuit miroir de courant 22 fonctionne de telle sorte que l'alimentation de potentiel haut Vdd est appliquée sur le noeud N3 par l'intermédiaire du transistor PMOS TP4, et le noeud N3 (c'est-à-dire le premier signal d'entrée in1) est établi au niveau de l'alimentation de potentiel haut Vdd. En outre, le miroir de courant 23 fonctionne de telle sorte que la tension intermédiaire Vb est appliquée sur le noeud N4 par l'intermédiaire du transistor PMOS TP6 puis le noeud N4 (c'est-à-dire le second signal d'entrée in2) est établi au niveau de la tension intermédiaire Vb. Le circuit de sortie 10a émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vss en réponse au premier signal d'entrée in1 qui présente le niveau de l'alimentation de potentiel haut Vdd et au second signal d'entrée in2 qui présente le niveau de la tension intermédiaire Vb. Lorsque le signal d'entrée inO présente le niveau de l'alimentation de potentiel bas Vss, les transistors NMOS TN3 et TN5 sont rendus bloqués. Ensuite, le transistor NMOS TN4 est rendu bloqué et le circuit miroir de courant 22 entre dans l'état de non fonctionnement puis la charge électrique au niveau du noeud N3 est déchargée au travers de la résistance R2. Par conséquent, le noeud N4 est établi au niveau de l'alimentation de potentiel bas Vss. Le circuit de sortie 10a émet en sortie le signal de sortie OUT avec le niveau de l'alimentation de potentiel haut Vdd en réponse au premier signal d'entrée in1 avec le niveau de la tension intermédiaire Vb et au second signal d'entrée in2 avec le niveau de l'alimentation de potentiel bas Vss. Comme décrit ci-avant, le circuit de convertisseur de niveau 20 reçoit le signal d'entrée inO avec le niveau de la tension intermédiaire Vb et émet en sortie le signal de sortie OUT avec le niveau de l'alimentation de potentiel bas Vss. Le circuit de convertisseur de niveau 20 reçoit également le signal d'entrée inO qui présente le niveau de l'alimentation de potentiel bas Vss et il émet en sortie le signal de sortie OUT avec le niveau de l'alimentation de potentiel haut Vdd. Puisque la résistance R2 présente une valeur de résistance inférieure à celle de la résistance R1, le second signal d'entrée in2 chute plus tôt que le premier signal d'entrée in1 tandis que le signal de sortie OUT est en train de croître. Par conséquent, le potentiel au niveau du noeud N2 croît plus tôt que celui au niveau du noeud N1. En outre, puisque le courant de drain du transistor PMOS TP6 est inférieur à celui du transistor PMOS TP4, le second signal d'entrée in2 croît plus tard que le premier signal d'entrée in1 lorsque le signal de sortie OUT est en train de décroître. Par conséquent, le potentiel au niveau du noeud N2 diminue plus tard que le potentiel au niveau du noeud N1. En tant que résultat, une augmentation soudaine de la différence de potentiel entre les noeuds N1 et N2 est empêchée. Selon le troisième mode de réalisation, le signal de sortie OUT est généré en utilisant seulement l'unique signal d'entrée inO qui varie entre le niveau de la tension intermédiaire Vb et le niveau de I'alimentation de potentiel bas Vss. Par conséquent, le nombre de signaux d'entrée est diminué et le nombre de lignes de signal d'entrée est réduit. (Quatrième mode de réalisation) La figure 6 est un schéma de circuit d'un circuit de convertisseur de niveau 20a selon un quatrième mode de réalisation de la présente invention. Le circuit de convertisseur de niveau 20a inclut un circuit d'entrée 21a et le circuit de sortie 10a de la figure 4. Le circuit d'entrée 21a est équipé de transistors PMOS TP7 à TP16 et de transistors NMOS TN6 et TN17. Le transistor PMOS TP7 et le transistor NMOS TN6 forment un circuit d'inverseur CMOS 24. Le circuit d'inverseur 24 reçoit de l'énergie depuis une alimentation qui présente le niveau de la tension intermédiaire Vb et l'alimentation de potentiel bas Vss. L'inverseur 24 comporte une borne d'entrée pour recevoir le signal d'entrée inO et une borne de sortie pour émettre en sortie un signal d'entrée inversé. L'entrée inO varie entre le niveau de la tension intermédiaire Vb et le niveau de l'alimentation de potentiel bas Vss. Le transistor PMOS TP8 et le transistor NMOS TN7 forment un second circuit d'inverseur CMOS 25. Le circuit d'inverseur 25 reçoit de l'énergie depuis l'alimentation qui présente le niveau de la tension intermédiaire Vb et l'alimentation de potentiel bas Vss. Le circuit d'inverseur 25 comporte une borne d'entrée connectée à la borne de sortie de l'inverseur 24 et une borne de sortie pour émettre en sortie un signal qui présente la même valeur que le signal d'entrée inO. Le transistor NMOS TN8 comporte une grille connectée à la borne de sortie de l'inverseur 25, un drain connecté à l'alimentation de potentiel haut Vdd par l'intermédiaire du transistor NMOS TN9 et du transistor PMOS TP9 et une source connectée à l'alimentation de potentiel bas Vss. Le transistor NMOS TN9 comporte une grille qui reçoit la tension intermédiaire Vb. Les transistors PMOS TP9 et TP10 ont leurs grilles connectées ensemble et ils forment un circuit miroir de courant 26. Le transistor PMOS TP9 comporte une source connectée à l'alimentation de potentiel haut Vdd et un drain connecté à sa propre grille. Le transistor PMOS TP10 comporte une source connectée à l'alimentation de potentiel haut Vdd et un drain connecté à la tension intermédiaire Vb par l'intermédiaire du transistor NMOS TN10. Les transistors NMOS TN10 et TN11 ont leurs grilles connectées ensemble et ils forment un second circuit miroir de courant 27. Le transistor NMOS TN10 comporte un drain connecté à sa propre grille et une source connectée à la tension intermédiaire Vb. Le transistor NMOS TN11 comporte une source connectée à la tension intermédiaire Vb et un drain connecté à l'alimentation de potentiel haut Vdd par l'intermédiaire du transistor PMOS TP11. Les transistors PMOS TP11 et TP12 ont leurs grilles connectées ensemble et ils forment un troisième circuit miroir de courant 28. Le transistor PMOS TP12 comporte un drain connecté à sa propre grille et une source connectée à l'alimentation de potentiel haut Vdd. Le drain du transistor TP12 est également connecté à l'alimentation du potentiel bas Vss par l'intermédiaire des transistors NMOS TN12 et TN13. Le transistor NMOS TN12 comporte une grille connectée à la tension intermédiaire Vb. Le transistor NMOS TN13 comporte une grille connectée à la borne de sortie du premier circuit d'inverseur CMOS 24. Les drains (c'est-à-dire le noeud N5) du transistor PMOS TP11 et du transistor NMOS TN11 sont connectés à la borne d'entrée du circuit d'inverseur 15. En d'autres termes, le potentiel au niveau du noeud N5 est appliqué sur le circuit d'inverseur 15 en tant que premier signal d'entrée in1. Le transistor NMOS TN14 comporte une grille connectée à la borne de sortie du second inverseur CMOS 25, une source connectée à l'alimentation de potentiel bas Vss et un drain connecté à la tension intermédiaire Vb par l'intermédiaire du transistor PMOS TP13. Les transistors PMOS TP13 et TP14 ont leurs grilles connectées ensemble et ils forment un quatrième circuit miroir de courant 29. Le transistor PMOS TP13 comporte un drain connecté à sa propre grille. Le transistor PMOS TP14 comporte une source connectée à la tension intermédiaire Vb et un drain connecté à l'alimentation de potentiel bas Vss par l'intermédiaire du transistor NMOS TN15. Les transistors NMOS TN15 et TN16 ont leurs grilles connectées ensemble et ils forment un circuit de courant 30. Le transistor NMOS TN15 comporte un drain connecté à sa propre grille. Le transistor NMOS TN16 comporte une source connectée à l'alimentation de potentiel bas Vss et un drain connecté à la tension intermédiaire Vb par l'intermédiaire du transistor PMOS TP15. Les transistors PMOS TP15 et TP16 ont leurs grilles connectées ensemble et ils forment un cinquième circuit miroir de courant 31. Le transistor PMOS TP15 comporte un drain connecté à sa propre grille. Le transistor PMOS TP16 comporte une source connectée à la tension intermédiaire Vb et un drain connecté à I'alimentation de potentiel bas Vss par l'intermédiaire du transistor NMOS TN17. Le transistor NMOS TN17 comporte une grille connectée à la borne de sortie du premier circuit d'inverseur CMOS 24. Les drains (c'est-à-dire le noeud N6) du transistor PMOS TP15 et du transistor NMOS TN16 sont connectés à la borne d'entrée du second circuit d'inverseur 16. En d'autres termes, le potentiel au niveau du noeud N6 est appliqué sur le second circuit d'inverseur 16 en tant que second signal d'entrée in2. Selon le quatrième mode de réalisation, le courant de drain du transistor NMOS TN16 est supérieur au courant de drain du transistor NMOS TN11 et le courant de drain du transistor PMOS TP15 est inférieur au courant de drain du transistor PMOS TP11. Puis le fonctionnement du circuit de convertisseur de niveau a dans lequel le signal d'entrée inO présente le niveau de l'alimentation de potentiel bas Vss sera décrit. Le circuit d'inverseur 24 émet en sortie un signal de sortie qui présente le niveau de la tension intermédiaire Vb en réponse au signal d'entrée inO qui présente le niveau de l'alimentation de potentiel bas Vss et le circuit d'inverseur 25 émet en sortie un signal qui présente le niveau de l'alimentation de potentiel bas Vss. Le transistor NMOS TN13 devient passant en réponse au fait que le circuit d'inverseur 24 émet en sortie un signal qui présente le niveau de la tension intermédiaire Vb. Ensuite, le potentiel de source du transistor NMOS TN12 chute et le transistor TN12 est rendu passant puis le circuit miroir de courant 28 fonctionne. Le transistor NMOS TN8 devient bloqué en réponse à un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss en provenance du circuit d'inverseur 25. Ensuite, le transistor NMOS TN9 est rendu bloqué et les circuits miroirs de courant 26 et 27 entrent dans l'état de non fonctionnement. Par conséquent, l'énergie provenant de l'alimentation de potentiel haut Vdd est appliquée sur le noeud N5 par l'intermédiaire du transistor PMOS TP11 et le potentiel au niveau du noeud N5 croît jusqu'au voisinage du niveau de l'alimentation de potentiel haut Vdd. En d'autres termes, le premier signal d'entrée in1 est établi au niveau de l'alimentation de potentiel haut Vdd. Le transistor NMOS TN17 devient passant en réponse à une sortie qui présente le niveau de la tension intermédiaire Vb en provenance du circuit d'inverseur 24 et le circuit miroir de courant 31 fonctionne. Le transistor NMOS TN14 devient bloqué en réponse à une sortie qui présente le niveau de l'alimentation de potentiel bas Vss en provenance du circuit d'inverseur 25 et les circuits miroirs de courant 29 et 30 entrent dans l'état de non fonctionnement. Par conséquent, la tension intermédiaire Vb est appliquée sur le noeud N6 par I'intermédiaire du transistor PMOS TP15 et le potentiel au niveau du noeud N6 croît jusqu'au voisinage du niveau de la tension intermédiaire Vb. En d'autres termes, le second signal d'entrée in2 est établi au niveau de la tension intermédiaire Vb. Le circuit de sortie 10a émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vss en réponse au premier signal d'entrée in1 qui présente le niveau de l'alimentation de potentiel haut Vdd et au second signal d'entrée in2 qui présente le niveau de la tension intermédiaire Vb. Puis le fonctionnement du circuit de convertisseur de niveau a dans lequel le signal d'entrée inO présente le niveau de la tension intermédiaire Vb sera décrit. Le transistor NMOS TN13 est rendu bloqué en réponse à un signal de sortie qui présente le niveau de la tension intermédiaire Vb en provenance du circuit d'inverseur 24 et le circuit miroir de courant 28 entre dans l'état de non fonctionnement. Le transistor NMOS TN8 est rendu passant en réponse à un signal de sortie qui présente le niveau de la tension intermédiaire Vb en provenance du circuit d'inverseur 25. Ensuite, le potentiel de source du transistor NMOS TN9 chute et le transistor TN9 est rendu passant puis les circuits miroirs de courant 26 et 27 fonctionnent. Par conséquent, la charge au niveau du noeud N5 est déchargée par l'intermédiaire du transistor NMOS TN11 et le potentiel au niveau du noeud N5 chute jusqu'au voisinage du niveau de la tension intermédiaire Vb. En d'autres termes, le premier signal d'entrée in1 est établi au niveau de la tension intermédiaire Vb. Le transistor NMOS TN17 devient bloqué en réponse à un signal de sortie qui présente l'alimentation de potentiel bas en provenance du circuit d'inverseur 24 et le circuit miroir de courant 31 entre dans l'état de non fonctionnement. Le transistor NMOS TN14 devient passant en réponse à un signal de sortie qui présente le niveau de la tension intermédiaire Vb en provenance du circuit d'inverseur 25 et les circuits miroirs de courant 29 et 30 fonctionnent. Par conséquent, la charge au niveau du noeud N6 est déchargée au travers du transistor NMOS TN16 et le potentiel au niveau du noeud N6 chute jusqu'au voisinage du niveau de l'alimentation de potentiel bas Vss. En d'autres termes, le second signal d'entrée in2 est établi au niveau de l'alimentation de potentiel bas Vss. Le circuit de sortie 10a émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd en réponse au premier signal d'entrée in1 qui présente le niveau de la tension intermédiaire Vb et au second signal d'entrée in2 qui présente le niveau de l'alimentation de potentiel bas Vss. Le circuit de convertisseur de niveau 20a selon le quatrième mode de réalisation reçoit le signal d'entrée inO qui présente le niveau de l'alimentation de potentiel bas Vss et émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vdd. Le circuit de convertisseur de niveau 20a reçoit également en entrée le signal d'entrée inO qui présente le niveau de la tension intermédiaire Vb et émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd. Le circuit de sortie a reçoit le signal de sortie OUT amplifié à pleine échelle dans la plage du niveau de l'alimentation Vdd ou Vss (de O à 5 volts). Puisque le courant de drain du transistor NMOS TN16 est supérieur à celui du transistor NMOS TN11, le second signal d'entrée in2 chute plus tôt que le premier signal d'entrée in1 lorsque le signal de sortie OUT est en train de croître. En d'autres termes, le potentiel au niveau du noeud N2 croît plus tôt que le potentiel au niveau du noeud N1. Puisque le courant de drain du transistor PMOS TP15 est inférieur à celui du transistor PMOS TP11, le second signal d'entrée in2 croît plus tard que le premier signal d'entrée in1 lorsque le signal de sortie OUT est en train de décroître. En d'autres termes, le potentiel au niveau du noeud N2 chute plus tard que le potentiel au niveau du noeud N1. Par conséquent, une augmentation soudaine de la différence de potentiel entre les noeuds N1 et N2 est empêchée. Du fait que la charge au niveau des noeuds N5 et N6 est respectivement déchargée au travers des transistors TN11 et TN16, le temps de décharge est raccourci. Par conséquent, le convertisseur de niveau 20a selon le quatrième mode de réalisation convient pour un fonctionnement haute vitesse. (Cinquième mode de réalisation) La figure 7 est un schéma de circuit d'un circuit de convertisseur de niveau 20b selon un cinquième mode de réalisation de la présente invention. Le circuit de convertisseur de niveau 20b n'inclut pas les transistors PMOS TP13 à TP16 et les transistors NMOS TN14 à TN17 du circuit de convertisseur de niveau 20a de la figure 6. Dans le circuit de convertisseur de niveau 20a de la figure 6, puisque le potentiel au niveau de la borne de sortie du circuit d'inverseur 24 et le potentiel au niveau de la borne d'entrée (le noeud N6) du circuit d'inverseur 16 sont les mêmes, la borne de sortie du circuit d'inverseur 24 est connectée à la borne de sortie de l'inverseur 16. Par conséquent, selon le cinquième mode de réalisation, le signal de sortie du circuit d'inverseur 24 est le second signal d'entrée in2. Le circuit de convertisseur de niveau 20b reçoit le signal d'entrée inO qui présente le niveau de l'alimentation de potentiel bas Vss de la même façon que le circuit de convertisseur de niveau 20a de la figure 6 et il émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vss. Le circuit de convertisseur de niveau 20b reçoit également le signal d'entrée inO qui présente le niveau de la tension intermédiaire Vb et il émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd. (Sixième mode de réalisation) La figure 8 est un schéma de circuit d'un circuit de convertisseur de niveau 20c selon un sixième mode de réalisation de la présente invention. Le circuit de convertisseur de niveau 20c inclut un circuit d'entrée 21c et le circuit de sortie 10Oa. Le circuit d'entrée 21c est équipé de circuits d'inverseur 32 à 36, d'un circuit ET 37, d'un circuit NON-OU 38, d'un circuit d'intégration 39 comprenant de préférence une résistance et un condensateur, de transistors PMOS TP17 à TP24 et de transistors NMOS TN18 à TN23. Le circuit d'intégration 39 par exemple peut être configuré avec de multiples circuits d'inverseur connectés en série. Le circuit ET 37 comporte une première borne d'entrée (noeud N7) pour recevoir le signal d'entrée inO, une seconde borne d'entrée (noeud N8) pour recevoir le signal d'entrée inO au moyen du circuit d'inverseur 32 et du circuit d'intégration 39 et une borne de sortie. Le circuit d'inverseur 32 et le circuit d'intégration 39 forment ensemble un circuit de retard 40. Le circuit NON-OU 38 comporte des première et seconde bornes d'entrée respectivement connectées aux première et seconde bornes d'entrée (c'est-à-dire aux noeuds N7 et N8) du circuit ET 37, et une borne de sortie. Le circuit d'inverseur 32, le circuit ET 37 et le circuit NON-OU 38 reçoivent de l'énergie depuis une alimentation qui présente le niveau intermédiaire Vb et l'alimentation de potentiel bas Vss. Le transistor NMOS TN18 comporte une grille connectée à la borne de sortie du circuit ET 37, un drain connecté à l'alimentation de potentiel haut Vdd par l'intermédiaire du transistor NMOS TN19 et du transistor PMOS TP17 et une source connectée à l'alimentation de potentiel bas Vss. Le transistor NMOS TN19 comporte une grille connectée à la tension intermédiaire Vb. Les transistors PMOS TP17 et TP18 ont leurs grilles connectées ensemble et ils forment un circuit miroir de courant 41. Le transistor PMOS TP17 comporte un drain connecté à sa propre grille et une source connectée à l'alimentation de potentiel haut Vdd. Le transistor PMOS TP18 comporte une source connectée à l'alimentation de potentiel haut Vdd et un drain connecté à la borne d'entrée d'un circuit d'inverseur 33. Les circuits d'inverseur 33 et 34 forment un circuit de bascule 42 qui reçoit de l'énergie en provenance de l'alimentation de potentiel haut Vdd et de l'alimentation qui présente le niveau de la tension intermédiaire Vb. Les transistors PMOS TP19 et TP20 ont leurs grilles connectées ensemble et ils forment un circuit miroir de courant 43. Le transistor PMOS TP19 comporte un drain (le noeud N9) connecté à sa propre grille et à la borne de sortie du circuit d'inverseur 33 et une source connectée à l'alimentation de potentiel haut. Le transistor PMOS TP20 comporte une source connectée à l'alimentation de potentiel haut Vdd et un drain connecté à l'alimentation de potentiel bas Vss par l'intermédiaire des transistors NMOS TN20 et TN21. Le transistor NMOS TN20 comporte une grille connectée à la tension intermédiaire Vb. Le transistor NMOS TN21 comporte une grille connectée à la borne de sortie du circuit NON-OU 38. Le noeud N9 est connecté à la borne d'entrée du premier circuit d'inverseur 15. En d'autres termes, le potentiel au niveau du noeud N9 est appliqué sur le premier circuit d'inverseur 15 en tant que premier signal d'entrée in1. Le transistor NMOS TN22 comporte une grille connectée à la borne de sortie du circuit ET 37, un drain connecté à la tension intermédiaire Vb par l'intermédiaire du transistor PMOS TP21 et une source connectée à l'alimentation de potentiel bas Vss. Les transistors PMOS TP21 et TP22 ont leurs grilles connectées ensemble et ils forment un circuit miroir de courant 44. Le transistor PMOS TP21 comporte un drain connecté à sa propre grille et une source connectée à l'alimentation qui présente le niveau de la tension intermédiaire Vb. Le transistor PMOS TP22 comporte une source connectée à la tension intermédiaire Vb et un drain connecté à la borne d'entrée du circuit d'inverseur 35. Les circuits d'inverseur 35 et 36 forment un circuit de bascule et ils reçoivent de l'énergie en provenance de l'alimentation qui présente le niveau de la tension intermédiaire Vb et de l'alimentation de potentiel bas Vss. Les transistors PMOS TP23 et TP24 ont leurs grilles connectées ensemble et ils forment un circuit miroir de courant 46. Le transistor PMOS TP23 comporte un drain (le noeud N10) connecté à sa propre grille et à la borne de sortie du circuit d'inverseur 35 et une source connectée à l'alimentation de potentiel intermédiaire Vb. Le transistor PMOS TP24 comporte une source connectée à l'alimentation de potentiel intermédiaire Vb et un drain connecté à l'alimentation de potentiel bas Vss par l'intermédiaire du transistor NMOS TP23. Le transistor PMOS TP24 comporte une grille connectée à son drain et à la source du transistor TN23. Le noeud N10 est connecté à la borne d'entrée du second circuit d'inverseur 16. En d'autres termes, le potentiel au niveau du noeud N10 est appliqué sur le second signal d'entrée in2. Puis le fonctionnement du circuit de convertisseur de niveau c dans lequel le signal d'entrée inO présente le niveau de l'alimentation de potentiel bas Vss sera décrit. Le potentiel au niveau du noeud N7 est immédiatement établi au niveau de l'alimentation de potentiel bas Vss. Le potentiel au niveau du noeud N8 est établi tout d'abord au niveau de l'alimentation de potentiel bas Vss et il varie jusqu'au niveau de la tension intermédiaire Vb après qu'un temps de retard prédéterminé du circuit de retard 40 s'est écoulé. Par conséquent, le transistor NMOS TN18 devient bloqué en réponse à un signal de sortie qui présente le niveau de l'alimentation de potentiel bas en provenance du circuit ET 37. Le transistor NMOS TN19 est rendu bloqué et le circuit miroir de courant 41 entre dans l'état de non fonctionnement. Le circuit NON-OU 38 émet tout d'abord en sortie un signal de sortie qui présente le niveau de la tension intermédiaire Vb et émet en sortie un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss après qu'un temps de retard prédéterminé s'est écoulé. Le transistor NMOS TN21 devient passant en réponse à un signal de sortie qui présente le niveau de la tension intermédiaire Vb en provenance du circuit NON-OU 38. Ensuite, le potentiel de source du transistor NMOS TN20 chute et le transistor TN20 devient passant puis le miroir de courant 43 fonctionne. Par conséquent, I'alimentation de potentiel haut Vdd est appliquée sur lenoeud N9 par l'intermédiaire du transistor PMOS TP19 et le potentiel au niveau du noeud N9 croît jusqu'à valoir environ le niveau de l'alimentation de potentiel haut Vdd. En d'autres termes, le premier signal d'entrée in1 est établi au niveau de l'alimentation de potentiel haut Vdd. A cet instant, le circuit de bascule 42 bloque le potentiel qui présente le niveau de l'alimentation de potentiel haut Vdd au niveau du noeud N9. Le transistor NMOS TN22 est rendu bloqué en réponse à un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss en provenance du circuit NON-ET 37 et le circuit miroir de courant 44 entre dans l'état de non fonctionnement. Le transistor NMOS TN23 devient passant en réponse à un signal de sortie qui présente le niveau de la tension intermédiaire Vb en provenance du circuit NON-OU 38 et le circuit miroir de courant 46 fonctionne. Ensuite, la tension intermédiaire Vb est appliquée sur le noeud N10 par l'intermédiaire du transistor PMOS TP23 et le potentiel au niveau du noeud 10 croît jusqu'à environ le niveau de la tension intermédiaire Vb. En d'autres termes, le second signal d'entrée in2 est établi au niveau de la tension intermédiaire Vb au niveau du noeud N10. A cet instant, le circuit de bascule 45 bloque le potentiel qui présente le niveau de la tension intermédiaire Vb. Après qu'un temps de retard prédéterminé s'est écoulé, le transistor NMOS TN21 devient bloqué en réponse à un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss en provenance du circuit NON-OU 38. Ensuite, le transistor NMOS TN20 est rendu bloqué et le circuit miroir de courant 43 entre dans l'état de non fonctionnement. A cet instant, puisque le circuit de bascule 42 bloque le potentiel au niveau du noeud N9 qui présente le niveau de l'alimentation de potentiel haut Vdd, le premier niveau d'entrée in1 est maintenu au niveau de l'alimentation de potentiel haut Vdd. Le transistor NMOS TN23 devient bloqué en réponse à un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss en provenance du circuit NON-OU 38 et le circuit miroir de courant 46 entre dans l'état de non fonctionnement. A cet instant, puisque le circuit de bascule 45 bloque le potentiel au niveau du noeud N10 au niveau de la tension intermédiaire Vb, le second signal d'entrée in2 est maintenu au niveau de la tension intermédiaire Vb. Selon le sixième mode de réalisation, lorsque le signal d'entrée inO présente le niveau de l'alimentation de potentiel bas Vss, le circuit NON-OU 38 émet en sortie un signal à impulsion unique qui varie depuis le niveau de la tension intermédiaire Vb jusqu'au niveau de l'alimentation de potentiel bas Vss après que le temps de retard prédéterminé du circuit de retard 40 s'est écoulé. Par conséquent, puisque le temps d'état passant des transistors NMOS TN21 et TN23 est raccourci, le courant traversant appliqué sur les transistors TN21 et TN23 est réduit. Le circuit de sortie 10a émet en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vss en réponse au premier signal d'entrée in1 qui présente le niveau de l'alimentation de potentiel haut Vdd et au second signal d'entrée in2 qui présente le niveau de la tension intermédiaire Vb. Le fonctionnement du circuit de convertisseur de niveau 20c dans lequel le signal inO présente le niveau de la tension intermédiaire Vb sera maintenant décrit. Le potentiel au niveau du noeud N7 est immédiatement établi au niveau de la tension intermédiaire Vb. Le potentiel au niveau du noeud N8 est tout d'abord établi au niveau de la tension intermédiaire Vb et est établi au niveau de l'alimentation de potentiel bas Vss après que le temps de retard prédéterminé du circuit de retard 40 s'est écoulé. Par conséquent, le circuit ET 37 émet en sortie en premier un signal de sortie qui présente le niveau de la tension intermédiaire Vb puis émet en sortie un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss après qu'un temps de retard prédéterminé s'est écoulé. Le circuit NON-OU 38 émet en sortie un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss. Le transistor NMOS TN21 devient bloqué en réponse à un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss en provenance du circuit NON-OU 38. Ensuite, le transistor NMOS TN20 est rendu bloqué et le circuit miroir de courant 43 entre dans l'état de non fonctionnement. Le transistor NMOS TN18 devient passant en réponse à un signal de sortie qui présente le niveau de la tension intermédiaire Vb en provenance du circuit ET 37. Ensuite, le potentiel de source du transistor MOS TN19 chute et le transistor TN19 est rendu passant et le circuit miroir de courant 41 fonctionne. Puis de l'énergie est appliquée depuis l'alimentation de potentiel haut Vdd sur la borne d'entrée du circuit d'inverseur 33 par l'intermédiaire du transistor PMOS TP18 et le potentiel au niveau de la borne d'entrée de l'inverseur 33 croît jusqu'à environ le niveau de l'alimentation de potentiel haut Vdd. Par conséquent, le potentiel (c'est- à-dire le premier signal d'entre in1) est établi au niveau de la tension intermédiaire Vb. A cet instant, le circuit de bascule 42 bloque le potentiel au noeud N9 au niveau de la tension intermédiaire Vb. Le transistor NMOS TN22 est rendu passant en réponse à un signal de sortie qui présente le niveau de la tension intermédiaire Vb en provenance du circuit ET 37 et le circuit miroir de courant 44 fonctionne. Ensuite, la tension intermédiaire Vb est appliquée sur la borne d'entrée du circuit d'inverseur 35 par l'intermédiaire du transistor PMOS TP22 et le potentiel au niveau de la borne d'entrée croît jusqu'à environ le niveau de la tension intermédiaire Vb. Par conséquent, le potentiel au niveau du noeud N10 (c'est-à-dire le second signal d'entrée in2) est établi au niveau de l'alimentation de potentiel bas Vss. A cet instant, le circuit de bascule 45 bloque le potentiel qui présente le niveau de l'alimentation de potentiel bas Vss au niveau du niveau du *noeud N10. Le transistor NMOS TN23 est rendu bloqué en réponse à un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss en provenance du circuit NON-OU 38 et le circuit miroir de courant 46 entre dans l'état de non fonctionnement. Après qu'un temps de retard prédéterminé s'est écoulé, le transistor NMOS TN18 devient bloqué en réponse à un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss en provenance du circuit ET 37. Le transistor NMOS TP19 est rendu bloqué et le circuit miroir de courant 41 entre dans l'état de non fonctionnement. A cet instant, le circuit de bascule 42 bloque le potentiel au niveau du noeud N9 qui présente le niveau de la tension intermédiaire Vb. Par conséquent, le premier signal d'entrée in1 est maintenu au niveau de la tension intermédiaire Vb. Le transistor NMOS TN22 devient bloqué en réponse à un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss en provenance du circuit ET 37 et le circuit miroir de courant 44 entre dans l'état de non fonctionnement. A cet instant, le circuit de bascule 45 bloque le potentiel au niveau du noeud N10 qui présente le niveau de l'alimentation de potentiel bas Vss. Par conséquent, le second signal d'entrée in2 est maintenu au niveau de l'alimentation de potentiel bas Vss. Selon le sixième mode de réalisation, lorsque le signal d'entrée inO présente le niveau de la tension intermédiaire Vb, le circuit ET 37 émet en sortie un signal à unique impulsion qui passe du niveau de la tension intermédiaire Vb au niveau de l'alimentation de potentiel bas Vss après qu'un temps de retard prédéterminé s'est écoulé. Par conséquent, puisque le temps d'état passant des transistors NMOS TN18 et TN22 est raccourci, le courant traversant appliqué sur les transistors TN18 et TN22 est réduit. Le circuit de sortie 10a émet en sortie un signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd en réponse au premier signal d'entrée in1 qui présente le niveau de la tension intermédiaire Vb et au second signal d'entrée in2 qui présente le niveau de l'alimentation de potentiel bas Vss. (Septième mode de réalisation) La figure 9 est un schéma de circuit d'un circuit NON-ET 50 selon un septième mode de réalisation de la présente invention. Le circuit NON-ET 50 est équipé d'un circuit de sortie 10Ob et d'alimentations 53 et 54. Le circuit de sortie 10Ob comporte des premier et second circuits NON-ET 51 et 52 en lieu et place des premier et second circuits d'inverseur 15 et 16 du circuit de sortie 10a. Le premier circuit NON-ET 51 reçoit de l'énergie en provenance de l'alimentation de potentiel haut Vdd et d'une alimentation qui présente le niveau de la tension intermédiaire Vb. Le second circuit NON-ET 52 reçoit de l'énergie en provenance de l'alimentation qui présente le niveau de la tension intermédiaire Vb et de l'alimentation de potentiel bas Vss. Le premier circuit NON-ET 51 comporte une première borne d'entrée pour recevoir un signal d'entrée in 11 au moyen de l'alimentation 53 pour décaler des niveaux, une seconde borne d'entrée pour recevoir un signal d'entrée in2 au moyen d'une alimentation 54 pour décaler des niveaux et une borne de sortie connectée au noeud N1. Les signaux d'entrée in11 et in12 varient entre le niveau de l'alimentation de potentiel bas Vss et le niveau de la tension intermédiaire Vb. Les alimentations 53 et 54 décalent les signaux d'entrée in11 et in12 qui varient entre le niveau de l'alimentation de potentiel bas Vss et le niveau de la tension intermédiaire Vb selon un signal qui varie entre le niveau de la tension intermédiaire Vb et le niveau de l'alimentation de potentiel haut Vdd. Les signaux décalés sont appliqués sur le premier circuit NON-ET 51. Le second circuit NON-ET 52 comporte une première borne d'entrée qui reçoit le signal d'entrée in11, une seconde borne d'entrée qui reçoit le signal d'entrée in12 et une borne de sortie connectée au noeud N2. Le fonctionnement du circuit NON-ET 50 dans lequel les deux signaux d'entrée in11 et in12 présentent le niveau de l'alimentation de potentiel bas sera maintenant décrit. Dans ce cas, les alimentations 53 et 54 décalent les signaux d'entrée in11 et in12 selon un signal qui présente le niveau de la tension intermédiaire Vb. Le premier circuit NON-ET 51 reçoit le signal décalé et émet en sortie un signal de sortie qui présente le niveau de l'alimentation de potentiel haut Vdd. Le second circuit NON-ET 52 reçoit les signaux d'entrée in11 et in12 qui présentent le niveau de l'alimentation de potentiel bas et émet en sortie un signal de sortie qui présente le niveau de la tension intermédiaire Vb. Par conséquent, le potentiel au niveau du noeud N1 est établi au niveau de l'alimentation de potentiel haut Vdd et le potentiel au niveau du noeud N2 est établi au niveau de la tension intermédiaire Vb. Le circuit d'inverseur CMOS 11 (c'est-à- dire le circuit NON-ET 50) émet en sortie un signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd. Le fonctionnement du circuit NON-ET 50 dans lequel les deux signaux d'entrée in11 et in12 présentent le niveau de la tension intermédiaire sera maintenant décrit. Dans ce cas, les alimentations 53 et 54 décalent les signaux d'entrée selon un signal qui présente le niveau de l'alimentation de potentiel haut Vdd. Le premier circuit NON-ET 51 reçoit le signal décalé et émet en sortie un signal de sortie qui présente le niveau de la tension intermédiaire Vb. Le second circuit NON-ET 52 reçoit les signaux d'entrée in11 et in12 qui présentent le niveau de la tension intermédiaire Vb et émet en sortie un signal de sortie qui présente le niveau de l'alimentation de potentiel bas Vss. Par conséquent, le potentiel au niveau du noeud N1 est établi au niveau de la tension intermédiaire Vb et le potentiel au niveau du noeud N2 est établi au niveau de l'alimentation de potentiel bas Vss. Le circuit d'inverseur CMOS 11 (c'est-à-dire le circuit NON-ET 50) émet en sortie un signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vss. Le fonctionnement du circuit NON-ET 50 dans lequel le signal d'entrée in 11 présente le niveau de la tension intermédiaire Vb et le signal d'entrée in12 présente le niveau de l'alimentation de potentiel bas Vss sera maintenant décrit. Dans ce cas, les alimentations 53 et 54 décalent le signal d'entrée in 1 selon un signal qui présente le niveau de l'alimentation de potentiel haut Vdd et le signal d'entrée in12 selon un signal qui présente le niveau de la tension intermédiaire Vb. Le premier circuit NON-ET 51 reçoit le signal décalé et émet en sortie un signal de sortie qui présente le niveau de l'alimentation de potentiel haut Vdd. Le second circuit NON-ET 52 reçoit le signal d'entrée in 11 qui présente le niveau de la tension intermédiaire Vb et le signal d'entrée in12 qui présente le niveau de l'alimentation de potentiel bas Vss et émet en sortie un signal de sortie qui présente le niveau de la tension intermédiaire Vb. Par conséquent, le potentiel au niveau du noeud N1 est établi au niveau de l'alimentation de potentiel haut Vdd et le potentiel au niveau du noeud N2 est établi au niveau de la tension intermédiaire Vb. Le circuit d'inverseur CMOS 11 émet alors en sortie un signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd. Puis le fonctionnement du circuit NON-ET 50 dans lequel le signal d'entrée in11 présente le niveau de l'alimentation de potentiel bas Vss et le signal d'entrée in12 présente le niveau de la tension intermédiaire Vb est décrit. Dans ce cas, les alimentations 53 et 54 décalent le signal d'entrée in 11 selon un signal qui présente le niveau de la tension intermédiaire Vb et décalent le signal d'entrée in12 selon un signal qui présente le niveau de l'alimentation de potentiel haut Vdd. Le premier circuit NON-ET 51 reçoit le signal décalé et émet en sortie un signal de sortie qui présente le niveau de l'alimentation de potentiel haut Vdd. Le second circuit NON-ET 52 reçoit le signal d'entrée in 11 qui présente le niveau de l'alimentation de potentiel bas Vss et le signal d'entrée in12 qui présente le niveau de la tension intermédiaire Vb et émet en sortie une sortie qui présente le niveau de la tension intermédiaire Vb. Par conséquent, le potentiel au niveau du noeud N1 est établi au niveau de l'alimentation de potentiel haut Vdd et le potentiel au niveau du noeud N2 est établi au niveau de la tension intermédiaire Vb. Le circuit d'inverseur CMOS 11 émet alors en sortie un signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd. Selon le septième mode de réalisation, le circuit NON-ET 50 émet en sortie un signal de sortie OUT qui présente le niveau de l'alimentation de potentiel bas Vss en réponse aux deux signaux d'entrée in11 et in12 qui présentent le niveau de la tension intermédiaire Vb. Le circuit NON- ET 50 émet en outre en sortie le signal de sortie OUT qui présente le niveau de l'alimentation de potentiel haut Vdd en réponse aux signaux d'entrée in11 et in12 dont au moins l'un d'entre eux présente le niveau de l'alimentation de potentiel bas Vss. (Huitième mode de réalisation) La figure 10 est un schéma de circuit d'un circuit d'amplificateur opérationnel 60 selon un huitième mode de réalisation de la présente invention. Le circuit d'amplificateur opérationnel 60 inclut un circuit d'entrée 61 et le circuit de sortie 10a de la figure 4. Le circuit d'entrée 61 est équipé de transistors PMOS TP25 et TP26, de transistors NMOS TN24 et TN28 et de résistances R3 à R5. Les transistors NMOS TN24 et TN25 ont leurs sources qui sont connectées ensemble et qui sont connectées à l'alimentation de potentiel bas Vss par l'intermédiaire du transistor NMOS TN26. Les transistors NMOS TN26 et TN27 ont leurs grilles connectées ensemble et ils forment un circuit miroir de courant 62. Le transistor NMOS TN27 a son drain et sa grille connectés à l'alimentation de potentiel haut Vdd et à la résistance R3 et sa source connectée à l'alimentation de potentiel bas Vss. Les transistors NMOS TN26 et TN27 et la résistance R3 forment une source de courant constant. Le transistor NMOS TN24 comporte un drain connecté à l'alimentation de potentiel haut Vdd par l'intermédiaire du transistor NMOS TN28 et du transistor PMOS TP25 et une grille qui joue le rôle de borne d'entrée inversée du circuit d'amplificateur opérationnel 60 pour recevoir un signal d'entrée in22. Le signal d'entrée in22 varie entre le niveau de la tension intermédiaire Vb et le niveau de l'alimentation de potentiel bas Vss. Le transistor NMOS TN25 comporte un drain connecté à la tension intermédiaire Vb par l'intermédiaire de la résistance R5 et une grille qui joue le rôle de borne d'entrée non inversée pour recevoir un signal d'entrée in21. Le signal d'entrée in21 varie entre le niveau de la tension intermédiaire Vb et le niveau de l'alimentation de potentiel bas Vss. Les transistors PMOS TP25 et TP26 ont leurs grilles connectées ensemble et ils forment un circuit miroir de courant 63. Le transistor PMOS TP25 comporte un drain connecté à sa propre grille et sa source est connectée à l'alimentation de potentiel haut Vdd. Le transistor PMOS TP26 comporte une source connectée à l'alimentation de potentiel haut Vdd et un drain connecté à la tension intermédiaire Vb par l'intermédiaire de la résistance R4. Un noeud Nl 1 entre le transistor PMOS TP26 et la résistance R4 est connecté à la borne d'entrée au niveau du premier circuit d'inverseur 15. En d'autres termes, le potentiel au niveau du noeud N11 est appliqué sur le premier inverseur 15 en tant que premier signal d'entrée in1. Un noeud N12 entre le transistor NMOS TN25 et la résistance R5 est connecté à l'entrée du second circuit d'inverseur 16. En d'autres termes, le potentiel au niveau du noeud N12 est appliqué sur le second circuit d'inverseur 16 en tant que second signal d'entrée in2. Les résistances R4 et R5 maintiennent la différence de potentiel entre les noeuds N1l1 et N12 dans une plage qui va jusqu'au niveau de la tension intermédiaire Vb (2,5 V). Par exemple, lorsque le potentiel au niveau du noeud NMI croît jusqu'à environ le niveau de l'alimentation de potentiel haut Vdd, le potentiel au niveau du noeud N12 croît jusqu'à environ le niveau de la tension intermédiaire Vb. En outre, lorsque le potentiel au niveau du noeud N12 chute jusqu'à environ le niveau de l'alimentation de potentiel bas Vss, le potentiel au niveau du noeud Nil1 chute jusqu'à environ le niveau de la tension intermédiaire Vb. Le fonctionnement du circuit d'amplificateur opérationnel 60 dans lequel le niveau du signal d'entrée in22 est supérieur au niveau du signal d'entrée in21 sera décrit. Dans ce cas, la capacité de pilotage de courant du transistor NMOS TN24 devient supérieure à celle du transistor NMOS TN25. Ensuite, le potentiel de source du transistor NMOS TN28 chute et la capacité de pilotage de courant du transistor N28 augmente. Le courant de drain du transistor PMOS TP25 (et du transistor PMOS TP26) augmente. En outre, puisque le niveau du signal d'entrée in21 est inférieur au niveau du signal d'entrée in22, la capacité de pilotage de courant du transistor NMOS TN25 est atténuée et le courant de drain du transistor NMOS TN25 est réduit. Par conséquent, le potentiel (c'est-à-dire le premier signal d'entrée in1) au niveau du noeud Ni1 croît jusqu'à environ le niveau de I'alimentation de potentiel haut Vdd et le potentiel (c'est-à-dire le second signal d'entrée in2) au niveau du noeud N12 croît jusqu'à environ le niveau de la tension intermédiaire Vb. Ensuite, le circuit de sortie 10a émet en sortie un signal de sortie OUT qui chute jusqu'à environ le niveau de l'alimentation de potentiel bas Vss. Puis le fonctionnement de l'amplificateur opérationnel 60 dans lequel le niveau du signal d'entrée in22 est inférieur à celui du signal d'entrée in21 sera maintenant décrit. Dans ce cas, la capacité de pilotage de courant du transistor NMOS TN24 devient inférieure à celle du transistor NMOS TN25. Ensuite, la capacité de pilotage de courant du transistor NMOS TN28 est atténuée et le courant de drain du transistor PMOS TP25 (et du transistor PMOS TP26) est réduit. En outre, puisque le niveau du signal d'entrée in21 est supérieur à celui du signal d'entrée in22, la capacité de pilotage de courant du transistor NMOS TP25 augmente. Par conséquent, le potentiel (c'est-à-dire le premier signal d'entrée in1) au niveau du noeud N1l1 chute jusqu'à environ le niveau de la tension intermédiaire Vb et le potentiel (second signal d'entrée in2) au niveau du noeud N12 chute jusqu'au niveau de l'alimentation de potentiel bas Vss. Alors, le circuit de sortie 10a émet en sortie un signal de sortie OUT qui croît jusqu'à environ le niveau de l'alimentation de potentiel haut Vdd. Il apparaîtra à l'homme de l'art que la présente invention peut être mise en oeuvre selon de nombreuses autres formes spécifiques sans que l'on s'écarte ni de l'esprit, ni du cadre de l'invention. Plus particulièrement, il doit être bien compris que l'invention peut être mise en oeuvre selon les formes qui suivent. La tension appliquée sur la borne d'entrée (c'est-à-dire sur les grilles des transistors TP1 et TN1) du circuit d'inverseur CMOS 11 peut être une tension fixe ou variable entre la tension inférieure au niveau de l'alimentation de potentiel haut Vdd seulement pour le seuil du transistor PMOS TP1 et la tension supérieure au niveau de l'alimentation de potentiel bas Vss seulement pour le seuil du transistor NMOS TN1. Selon les troisième à sixième et huitième modes de réalisation, le circuit de sortie 10 de la figure 2 peut être utilisé en lieu et place du circuit de sortie 1 Oa de la figure 4. Par conséquent, les présents exemples et les présents modes de réalisation sont à considérer comme étant illustratifs et non pas limitatifs et l'invention n'est pas destinée à être limitée aux détails présentés ici mais elle peut être modifiée pourvu que l'on reste dans le cadre et les équivalents des revendications annexées. REVENDICATIONS 1. Circuit de sortie caractérisé en ce qu'il comprend: un transistor PMOS (TP) et un transistor NMOS (TN) connectés en série; et un circuit de commande de potentiel (2) connecté à la grille et à la source du transistor PMOS et du transistor NMOS, pour recevoir de l'énergie depuis une alimentation de potentiel haut (V1i) et une alimentation de potentiel bas (V2) et pour commander la tension appliquée sur la grille et sur la source du transistor PMOS et du transistor NMOS en réponse à un signal d'entrée qui présente un niveau pris parmi un premier niveau et un second niveau, dans lequel le circuit de commande de potentiel applique une tension de référence (V3) sur les grilles du transistor PMOS et du transistor NMOS, la tension de référence étant entre le niveau de l'alimentation de potentiel haut et le niveau de l'alimentation de potentiel bas, dans lequel le circuit de commande de potentiel applique la tension d'alimentation de potentiel haut sur la source du transistor PMOS en réponse à un signal d'entrée qui présente le premier niveau et applique une tension sur la source du transistor NMOS afin de rendre le transistor NMOS non conducteur de telle sorte qu'un signal de sortie avec la tension d'alimentation de potentiel haut soit émis en sortie depuis un noeud entre le transistor PMOS et le transistor NMOS, et dans lequel le circuit de commande de potentiel applique la tension d'alimentation de potentiel bas sur la source du transistor NMOS en réponse à un signal d'entrée qui présente le second niveau et applique une tension sur la source du transistor PMOS afin de rendre le transistor PMOS non conducteur de telle sorte qu'un signal de sortie qui présente la tension d'alimentation de potentiel bas soit émis en sortie depuis le noeud entre le transistor PMOS et le transistor NMOS. 2. Circuit de sortie selon la revendication 1, caractérisé en ce que la tension de référence est une tension intermédiaire entre la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. 3. Circuit de sortie caractérisé en ce qu'il comprend: un transistor PMOS (TP) et un transistor NMOS (TN) connectés en série; un premier circuit suiveur de source (12) connecté entre la source du transistor PMOS et une alimentation de potentiel haut pour appliquer sélectivement une tension d'alimentation de potentiel haut sur la source du transistor PMOS en réponse à un premier signal d'entrée qui présente une tension qui varie entre la tension d'alimentation de potentiel haut et une tension de référence, la tension de référence étant entre la tension d'alimentation de potentiel haut et une tension d'alimentation de potentiel bas; un second circuit suiveur de source (13) connecté entre la source du transistor NMOS et une alimentation de potentiel bas pour appliquer sélectivement la tension d'alimentation de potentiel bas sur la source du transistor NMOS en réponse à un second signal d'entrée qui présente une tension qui varie entre la tension de référence et la tension d'alimentation de potentiel bas; et une borne de sortie située au niveau d'un noeud entre le transistor PMOS et le transistor NMOS pour émettre en sortie un signal de sortie qui présente une tension prise parmi la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. 4. Circuit de sortie selon la revendication 3, caractérisé en ce qu'il comprend en outre un circuit de génération de tension de référence (14) connecté aux grilles du transistor PMOS et du transistor NMOS pour générer la tension de référence et pour appliquer la tension de référence sur les grilles du transistor PMOS et du transistor NMOS. 5. Circuit de sortie selon la revendication 3, caractérisé en ce que la tension de référence est une tension intermédiaire entre la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. 6. Circuit de sortie selon la revendication 3, caractérisé en ce que l'application des premier et second signaux d'entrée est cadencée de telle sorte que la tension de source du transistor NMOS varie plus tôt que la tension de source du transistor PMOS lorsque le signal de sortie est en train de croître depuis la tension d'alimentation de potentiel bas jusqu'à la tension d'alimentation de potentiel haut et que la tension de source du transistor NMOS varie plus tard que la tension de source du transistor PMOS lorsque le signal de sortie est en train de chuter depuis la tension d'alimentation de potentiel haut jusqu'à la tension d'alimentation de potentiel bas. 7. Circuit de sortie caractérisé en ce qu'il comprend un transistor PMOS (TP) et un transistor NMOS (TN) connectés ensérie; un premier circuit d'inverseur (15) connecté à la source du transistor PMOS pour recevoir de l'énergie depuis une alimentation de potentiel haut et une tension de référence entre la tension d'alimentation de potentiel haut et une tension d'alimentation de potentiel bas, le premier circuit d'inverseur recevant un premier signal d'entrée qui présente une tension qui varie entre la tension d'alimentation de potentiel haut et la tension de référence et appliquant une tension prise parmi la tension d'alimentation de potentiel haut et la tension de référence sur la source du transistor PMOS; un second circuit d'inverseur (16) connecté à la source du transistor NMOS pour recevoir de l'énergie depuis la tension de référence et une alimentation de potentiel bas, le second circuit d'inverseur recevant un second signal d'entrée qui présente une tension qui varie entre la tension de référence et la tension d'alimentation de potentiel bas et appliquant une tension prise parmi la tension de référence et la tension d'alimentation de potentiel bas sur la source du transistor NMOS; et une borne de sortie située au niveau d'un noeud entre le transistor PMOS et le transistor NMOS pour émettre en sortie un signal de sortie qui présente une tension prise parmi la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. 8. Circuit de sortie selon la revendication 7, caractérisé en ce qu'il comprend en outre un circuit de génération de tension de référence (14) connecté aux grilles du transistor PMOS et du transistor NMOS pour générer la tension de référence et pour appliquer la tension de référence sur les grilles du transistor PMOS et du transistor NMOS. 9. Circuit de sortie selon la revendication 7, caractérisé en ce que la tension de référence est intermédiaire entre la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. 10. Circuit de sortie selon la revendication 7, caractérisé en ce que l'application des premier et second signaux d'entrée est cadencée de telle sorte que la tension de source du transistor NMOS varie plus tôt que la tension de source du transistor PMOS lorsque le signal de sortie est en train de croître depuis la tension d'alimentation de potentiel bas jusqu'à la tension d'alimentation de potentiel haut et que la tension de source du transistor NMOS varie plus tard que la tension de source du transistor PMOS lorsque le signal de sortie est en train de chuter depuis la tension d'alimentation de potentiel haut jusqu'à la tension d'alimentation de potentiel bas. 11. Circuit de convertisseur de niveau caractérisé en ce qu'il comprend: un convertisseur de signal d'entrée (21a) pour recevoir de l'énergie depuis une alimentation de potentiel haut et une alimentation de potentiel bas et pour convertir un signal d'entrée externe selon des premier et second signaux d'entrée, le premier signal d'entrée présentant une tension qui varie entre la tension d'alimentation de potentiel haut et une tension de référence, la tension de référence étant entre la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas, le second signal d'entrée présentant une tension qui varie entre la tension de référence et la tension d'alimentation de potentiel bas; et un circuit de sortie (10, 10a) connecté au convertisseur de signal d'entrée pour recevoir les premier et second signaux d'entrée et pour émettre en sortie un signal de sortie qui présente une tension prise parmi la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. 12. Circuit de convertisseur de niveau selon la revendication 11, caractérisé en ce que le circuit de sortie comprend en outre: un transistor PMOS (TP) et un transistor NMOS (TN) connectés en série; un premier circuit suiveur de source (12) connecté entre la source du transistor NMOS et l'alimentation de potentiel haut pour appliquer sélectivement la tension d'alimentation de potentiel haut sur la source du transistor NMOS en réponse au premier signal d'entrée; un second circuit suiveur de source (13) connecté entre la source du transistor NMOS et l'alimentation de potentiel bas pour appliquer sélectivement la tension d'alimentation de potentiel bas sur la source du transistor PMOS en réponse au second signal d'entrée; et une borne de sortie qui est située au niveau d'un noeud entre le transistor PMOS et le transistor NMOS et qui émet en sortie le signal de sortie. 13. Convertisseur de niveau selon la revendication 11, caractérisé en ce que le circuit de sortie comprend en outre: un transistor PMOS (TP) et un transistor NMOS (TN) connectés en série; un premier circuit d'inverseur (15) connecté à la source du transistor PMOS pour recevoir de l'énergie depuis l'alimentation de potentiel haut et la tension de référence, le premier circuit d'inverseur recevant le premier signal d'entrée et appliquant une tension prise parmi la tension d'alimentation de potentiel haut et la tension de référence sur la source du transistor PMOS; un second circuit d'inverseur (16) connecté à la source du transistor NMOS pour recevoir de l'énergie depuis la tension de référence et l'alimentation de potentiel bas, le second circuit d'inverseur recevant le second signal d'entrée et appliquant une tension prise parmi la tension de référence et la tension d'alimentation de potentiel bas sur la source du transistor NMOS; et une borne de sortie située au niveau d'un noeud entre le transistor PMOS et le transistor NMOS pour émettre en sortie un signal de sortie. 14. Circuit de convertisseur de niveau selon la revendication 11, caractérisé en ce que le convertisseur de signal d'entrée comprend: un premier circuit miroir de courant (22) et une première résistance (R1) connectés en série entre l'alimentation de potentiel haut et la tension de référence; un premier circuit de commutation (TN3, TN4) pour activer sélectivement le premier circuit miroir de courant en réponse au signal d'entrée externe, le premier signal d'entrée étant appliqué sur le circuit de sortie depuis un noeud entre le premier circuit miroir de courant et la première résistance; un second circuit miroir de courant (23) et une seconde résistance (R2) connectés en série entre la tension de référence et I'alimentation de potentiel bas; et un second circuit de commutation (TN5) pour activer sélectivement le second circuit miroir de courant en réponse au signal d'entrée externe, le second signal d'entrée étant appliqué sur le circuit de sortie depuis un noeud entre le second circuit miroir de courant et la seconde résistance. 15. Circuit de convertisseur de niveau selon la revendication 11, caractérisé en ce que le convertisseur de signal d'entrée comprend: des premier et second circuits miroirs de courant (28, 29) connectés en série entre l'alimentation de potentiel haut et la tension de référence; un premier circuit de commutation (TN8, TN9) pour activer sélectivement le premier circuit miroir de courant en réponse au signal d'entrée externe; un second circuit de commutation (TN13, TN14) pour activer le second circuit miroir de courant de façon complémentaire au premier circuit miroir de courant sur la base du signal d'entrée externe, le premier signal d'entrée étant appliqué sur le circuit de sortie depuis un noeud entre les premier et second circuits miroirs de courant; des troisième et quatrième circuits miroirs de courant (30, 31) connectés en série entre la tension de référence et l'alimentation de potentiel bas; un troisième circuit de commutation (TN14) pour activer sélectivement le troisième circuit miroir de courant en réponse au signal d'entrée externe; et un quatrième circuit de commutation (TN17) pour activer le quatrième circuit miroir de courant de façon complémentaire au troisième circuit miroir de courant en réponse au signal d'entrée externe, le second signal d'entrée étant appliqué sur le circuit de sortie depuis un noeud entre les troisième et quatrième circuits miroirs de courant. 16. Circuit de convertisseur de niveau selon la revendication 11, caractérisé en ce que le signal d'entrée externe varie entre la tension de référence et la tension d'alimentation de potentiel bas, le convertisseur de signal d'entrée comprenant: des premier et second circuits miroirs de courant (27, 28) connectés en série entre l'alimentation de potentiel haut et la tension de référence; un premier circuit de commutation (TN8, TN9) pour activer sélectivement le premier circuit miroir de courant en réponse au signal d'entrée externe; un second circuit de commutation (TN13) pour activer le second circuit miroir de courant de façon complémentaire au premier circuit miroir de courant en réponse au signal d'entrée externe, le premier signal d'entrée étant appliqué sur le circuit de sortie depuis un noeud entre les premier et second circuits miroirs de courant; et un inverseur (24) pour recevoir le signal d'entrée externe et pour appliquer le second signal d'entrée sur le circuit de sortie. 17. Circuit de convertisseur de niveau selon la revendication 11, caractérisé en ce que le convertisseur de signal d'entrée comprend: un circuit monostable (37, 38, 40) pour convertir le signal d'entrée externe selon des premier et second signaux à unique impulsion un premier circuit de commutation (TN18, TN19) et un premier circuit miroir de courant (41) connectés en série entre l'alimentation de potentiel haut et l'alimentation de potentiel bas, le premier circuit de commutation activant sélectivement le premier circuit miroir de courant en réponse au premier signal à unique impulsion; un second circuit de commutation (TN21, TN20) et un second circuit miroir de courant (43) connectés en série entre l'alimentation de potentiel haut et l'alimentation de potentiel bas, le second circuit de commutation activant le second circuit miroir de courant de façon complémentaire au premier circuit miroir de courant en réponse au second signal à unique impulsion; un premier circuit de bascule (42) connecté entre les premier et second circuits miroirs de courant pour verrouiller le premier signal d'entrée tandis que le signal d'entrée externe est en train de varier, le premier signal d'entrée étant appliqué sur le circuit de sortie depuis un noeud entre le second circuit miroir de courant et le premier circuit de bascule; un troisième circuit de commutation (TN22) et un troisième circuit miroir de courant (44) connectés en série entre la tension de référence et l'alimentation de potentiel bas, le troisième circuit de commutation activant sélectivement le troisième circuit miroir de courant en réponse au premier signal à unique impulsion; un quatrième circuit de commutation (TN23) et un quatrième circuit miroir de courant (46) connectés en série entre la tension de référence et l'alimentation de potentiel bas, le quatrième circuit de commutation activant le quatrième circuit miroir de courant de façon complémentaire au troisième circuit miroir de courant en réponse au second signal à unique impulsion; et un second circuit de bascule (45) connecté entre les troisième et quatrième circuits miroirs de courant pour verrouiller le second signal d'entrée tandis que le signal d'entrée externe varie, le second signal d'entrée étant appliqué sur le circuit de sortie depuis un noeud entre le quatrième circuit miroir de courant et le second circuit de bascule. 18. Circuit logique caractérisé en ce qu'il comprend des première et seconde alimentations (53, 54) pour décaler des tensions de premier et second signaux d'entrée pour ainsi générer des premier et second signaux d'entrée décalés; un circuit de sortie (lOb) connecté aux première et seconde alimentations pour recevoir les premier et second signaux d'entrée et les premier et second signaux d'entrée décalés et pour émettre en sortie un signal logique prédéterminé, le circuit de sortie incluant: un transistor PMOS (TP) et un transistor NMOS (TN) connectés en série; un premier circuit NON-ET (51) connecté à la source du transistor PMOS et recevant de l'énergie depuis l'alimentation de potentiel haut et une tension de référence, la tension de référence étant entre la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas, le premier circuit NON-ET recevant les premier et second signaux d'entrée décalés et appliquant une tension prise parmi la tension d'alimentation de potentiel haut et la tension de référence sur la source du transistor PMOS; un second circuit NON-ET (52) connecté à la source du transistor NMOS et recevant de l'énergie depuis la tension de référence et la tension d'alimentation de potentiel bas, le second circuit NON-ET recevant les premier et second signaux d'entrée et appliquant une tension prise parmi la tension de référence et la tension d'alimentation de potentiel bas sur la source du transistor NMOS; et une borne de sortie située au niveau d'un noeud entre le transistor PMOS et le transistor NMOS pour émettre en sortie un signal logique. 19. Amplificateur opérationnel caractérisé en ce qu'il comprend: un circuit d'entrée (61) pour recevoir de l'énergie depuis une alimentation de potentiel haut et une alimentation de potentiel bas et pour générer des premier et second signaux de tension en comparant des premier et second signaux d'entrée l'un à l'autre, le premier signal de tension présentant une tension prise parmi la tension d'alimentation de potentiel haut et une tension de référence, la tension de référence étant entre la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas, le second signal de tension présentant une tension prise parmi la tension de référence et la tension d'alimentation de potentiel bas; et un circuit de sortie (10, 10a) connecté au circuit d'entrée pour recevoir les premier et second signaux de tension et pour émettre en sortie un signal de sortie qui présente une tension prise parmi la tension d'alimentation de potentiel haut et la tension d'alimentation de potentiel bas. 20. Amplificateur opérationnel selon la revendication 19, caractérisé en ce que le circuit de sortie comprend: un transistor PMOS (TP) et un transistor NMOS (TN) connectés en série; un premier circuit d'inverseur (15) connecté à la source du transistor PMOS et recevant de l'énergie depuis la tension d'alimentation de potentiel haut et la tension de référence, le premier circuit d'inverseur recevant le premier signal de tension et appliquant une tension prise parmi la tension d'alimentation de potentiel haut et la tension de référence sur la source du transistor PMOS; un second circuit d'inverseur (16) connecté à la source du transistor NMOS et recevant de l'énergie depuis la tension de référence et la tension d'alimentation de potentiel bas, le second circuit d'inverseur recevant le second signal de tension et appliquant une tension prise parmi la tension de référence et la tension d'alimentation de potentiel bas sur la source du transistor NMOS; et une borne de sortie située au niveau d'un noeud entre le transistor PMOS et le transistor NMOS pour émettre en sortie un signal de sortie. 21. Circuit d'amplificateur opérationnel selon la revendication 19, caractérisé en ce que le circuit d'entrée comprend: une source de courant constant (R3, 62) connectée entre l'alimentation de potentiel haut et l'alimentation de potentiel bas; des premier et second transistors (TN24, TN28) et un circuit miroir de courant (63) connectés en série entre la source de courant constant et l'alimentation de potentiel haut, le premier transistor étant sensible au premier signal d'entrée et le second transistor étant sensible à la tension de référence; et des première et seconde résistances (R4, R5) et un troisième transistor (TN25) connectés en série entre le circuit miroir de courant et la source de courant constant o le premier signal de tension est appliqué sur le circuit de sortie depuis un noeud entre le circuit miroir de courant et la première résistance et le second signal de tension est appliqué sur le circuit de sortie depuis un noeud entre le troisième transistor et la seconde résistance.