FR 2779312 A1 19991203 FR 9903366 A 19990318 ARRIERE-PLAN DE L'INVENTION 1. Domaine de l'invention La présente invention concerne un appareil de conversion multiplex dans un réseau synchrone numérique et plus particulièrement, un circuit d'assignation de fenêtres temporelles (TSA) permettant d'établir des canaux dans un tel appareil de conversion multiplex. Dans un réseau synchrone numérique, il est possible d'établir des canaux dans le domaine temporel (il est possible d'interchanger les positions des canaux dans les rangées de fenêtres temporelles) au moyen de l'assignation de fenêtres temporelles à un niveau multiplex numérique (par exemple un signal de transport synchrone STS-12, STS-48 etc...) et en tant que résultat, il est possible de réaliser un appareil de conversion multiplex. La présente invention concerne un tel circuit TSA, en particulier un circuit TSA qui peut manipuler aisément des augmentations du débit de transmission et des augmentations du volume de transmission, qui fonctionne selon une efficacité élevée et qui assure un degré élevé de liberté au niveau de la combinaison des établissements de canaux. 2. Description de l'art antérieur Compte tenu du fait que l'on s'attend à ce que le débit de transmission et le volume des communications augmentent tous deux dans le futur, un système de transmission qui présente une efficacité élevée et qui offre un degré élevé de liberté du point de vue de la combinaison des établissements de canaux fait l'objet d'une forte demande. En association avec l'augmentation du volume des communications, cependant, à la fois la dimension du circuit bien entendu mais également le nombre de canaux sont allés croissants et en tant que résultat, le nombre de combinaisons d'établissements de canaux a augmenté également. Cependant, si l'on tente de réaliser de telles combinaisons avec le circuit de l'art antérieur expliqué ultérieurement, le nombre de réseaux devient très important et la marge au niveau du cadencement devient insuffisante. En outre, I'implantation sur la puce devient difficile. Ces difficultés ainsi que d'autres peuvent gêner le développement. Bien qu'il y ait eu des avancées remarquables réalisées dans la technologie permettant l'intégration de circuits intégrés de grande échelle (LSI) dans les récentes années, diverses limitations existent encore. Ces limitations sont des obstacles à la réalisation d'une fonction TSA dans une conception de circuit. Plus spécifiquement, dans le cas d'un niveau TSA (établissement de canaux) de STS-48 (de 2,4 gigabits par seconde) c'est-à-dire dans le cas d'un TSA STS-48 de l'art antérieur, il suffisait de réaliser 2304 combinaisons de canaux. A l'opposé de cela, dans le futur, avec le TSA STS-192, il sera nécessaire de réaliser 36864 combinaisons de canaux. Par conséquent, le circuit devrait présenter une dimension qui vaut 16 fois celle pour le TSA STS-48. En plus de cette augmentation de la dimension de circuit, le débit de transmission (le débit binaire des signaux à traiter) est en train également de devenir plus élevé de telle sorte que, de façon naturelle, la consommation d'énergie est en train également d'augmenter. Par conséquent, si la configuration classique d'un circuit TSA est constituée par seulement des circuits logiques et qu'elle est appliquée telle quelle au TSA STS-192, on aura le problème constitué par des inconvénients en termes de dimension de circuit, de consommation d'énergie, de marge de cadencement et de degré d'intégration sur la puce (le nombre de réseaux) etc... Au vu de cette situation, comme il sera expliqué en détail ultérieurement, la présente invention tout d'abord subdivise et rend indépendant le circuit TSA. Ce circuit TSA indépendant subdivisé est constitué par un circuit TSA de côté de travail et par un circuit TSA de côté de protection. L'observation de ce circuit TSA de côté de travail et de ce circuit TSA de côté de protection démontre que, dans le circuit TSA classique (de 2, 4 gigabits par seconde), le traitement était réalisé selon des unités de multiplet ou d'octet et que, lorsque le volume de transmission augmente d'un facteur d'environ 16 (= 40/2,4), le nombre mentionné ci-avant de combinaisons de canaux doit devenir aussi important que 589824. Si l'on utilise la configuration classique d'un circuit TSA telle quelle, une simulation démontre que la dimension du circuit doit augmenter d'un facteur de 256 et qu'on aurait alors le problème constitué par une difficulté extrême à réaliser le circuit TSA (de 40 gigabits par seconde) du point de vue de l'implantation de marge etc... Le circuit TSA mentionné ci-avant (de 40 gigabits par seconde) est un circuit TSA du type travail/protection indépendants qui est constitué par une partie de circuit TSA de côté de travail et par une partie de circuit TSA de côté de protection mutuellement indépendantes. C'est-à- dire qu'il s'agit d'un circuit TSA dans lequel la TSA n'est réalisée ni depuis le côté de travail jusqu'au côté de protection, ni depuis le côté de protection jusqu'au côté de travail. Cependant, certains utilisateurs peuvent demander que la TSA soit également réalisée entre les données de transmission de côté de travail (de 40 gigabits par seconde) et les données de transmission de côté de protection (de 40 gigabits par seconde). Un tel circuit TSA du type travail/protection mixte devrait être un circuit TSA à 80 (= 40 + 40) gigabits par seconde. Comme expliqué ci- avant, le circuit TSA (de 2,4 gigabits par seconde) de l'art antérieur réalise le traitement selon des unités de multiplet ou d'octet de telle sorte que si le volume de transmission augmentait de manière à croître d'un facteur d'environ 32 (= 80/2,4), le nombre de combinaisons de canaux atteindrait 2359296. Par conséquent, si la configuration classique d'un circuit TSA était appliquée telle quelle, la simulation démontre que le circuit devrait voir sa dimension augmentée d'un facteur de 1024 et qu'on aurait le problème constitué par le fait que la réalisation d'un tel circuit TSA (de 80 gigabits par seconde) deviendrait substantiellement impossible du point de vue de l'implantation de marge etc... RESUME DE L'INVENTION Par conséquent, en considération des problèmes présentés ci- avant, un objet de la présente invention consiste à proposer un circuit TSA haute vitesse et de capacité importante qui puisse être réalisé au moyen d'une combinaison d'une pluralité de circuits modulaires identiques sans générer une augmentation très importante de la dimension du circuit. Afin d'atteindre l'objet mentionné ci-avant, la présente invention propose un circuit TSA qui reçoit en tant qu'entrée des données de transmission entrantes de côté supérieur en provenance d'un réseau en anneau super-haute vitesse et des données de transmission entrantes de côté inférieur en provenance d'un réseau en anneau haute vitesse et qui émet en sortie des données de transmission sortantes de côté supérieur sur le réseau en anneau super-haute vitesse et des données de transmission sortantes de côté inférieur sur le réseau en anneau haute vitesse. Le circuit TSA est muni d'un bloc de fonction TSA qui comporte un commutateur de temps et un commutateur d'espace afin de produire des données de transmission sortantes qui sont obtenues en interchangeant les canaux pour les données de transmission entrantes selon des unités de bit. De ce fait, un circuit TSA qui réalise un traitement TSA sur des données de transmission entrantes haute vitesse et de volume important est réalisé, lequel permet d'interchanger des canaux et d'émettre en sortie des données de transmission sortantes résultantes au moyen d'une configuration de circuit d'une dimension relativement petite. BREVE DESCRIPTION DES DESSINS L'objet mentionné ci-avant ainsi que les caractéristiques de la présente invention apparaîtront de façon plus évidente au vu de la description qui suit des modes de réalisation préférés qui est présentée par report aux dessins annexés parmi lesquels: la figure 1 est une vue de la configuration de base d'un circuit TSA selon la présente invention; la figure 2 est une vue d'une première configuration système munie du circuit TSA de la présente invention; la figure 3 est une première partie d'une vue d'un exemple détaillé du bloc de fonction TSA de la figure 2; la figure 4 est une seconde partie d'une vue d'un exemple détaillé du bloc de fonction TSA de la figure 2; la figure 5 est une troisième partie d'une vue d'un exemple détaillé du bloc de fonction TSA de la figure 2; la figure 6 est une première partie d'une vue du format de trame de données de transmission entrantes de côté supérieur; la figure 7 est une seconde partie d'une vue du format de trame de données de transmission entrantes de côté supérieur; la figure 8 est une première partie d'une vue du format de trame de données de transmission entrantes de côté inférieur; la figure 9 est une seconde partie d'une vue du format de trame de données de transmission entrantes de côté inférieur; la figure 10 est une vue d'une seconde configuration système munie du circuit TSA selon la présente invention; la figure 11 est une première partie d'une vue d'un premier exemple détaillé du bloc de fonction TSA de la figure 10; la figure 12 est une seconde partie d'une vue d'un premier exemple détaillé du bloc de fonction TSA de la figure 10; la figure 13 est une troisième partie d'une vue d'un premier exemple détaillé du bloc de fonction TSA de la figure 10; la figure 14 est une première partie d'une vue du format de trame de données de transmission de côté supérieur d'un côté de travail de la figure 11; la figure 15 est une seconde partie d'une vue du format de trame de données de transmission de côté supérieur d'un côté de travail de la figure 11; la figure 16 est une première partie d'une vue du format de trame de données de transmission de côté inférieur d'un côté de travail de la figure 11; la figure 17 est une seconde partie d'une vue du format de trame de données de transmission de côté inférieur d'un côté de travail de la figure 11; la figure 18 est une première partie d'une vue du format de trame de données de transmission de côté supérieur d'un côté de protection de la figure 11; la figure 19 est une seconde partie d'une vue du format de trame de données de transmission de côté supérieur d'un côté de protection de la figure 11; la figure 20 est une première partie d'une vue du format de trame de données de transmission de côté inférieur d'un côté de protection de la figure 11; la figure 21 est une seconde partie d'une vue du format de trame de données de transmission de côté inférieur d'un côté de protection de la figure 11; la figure 22 est une vue de la configuration d'un module de fonction TSA 25 de la figure 12; la figure 23 est une première partie d'une vue d'un second exemple détaillé du bloc de fonction TSA de la figure 10; la figure 24 est une seconde partie d'une vue d'un second exemple détaillé du bloc de fonction TSA de la figure 10; la figure 25 est une troisième partie d'une vue d'un second exemple détaillé du bloc de fonction TSA de la figure 10; la figure 26 est une vue de la configuration d'un module de fonction TSA 35 de la figure 24; la figure 27 est une vue d'un exemple de la configuration de base d'un module ou d'un sous-module de fonction TSA utilisé dans la présente invention; la figure 28 est une première partie d'une vue d'un exemple spécifique d'un module (ou d'un sous-module) de fonction TSA; la figure 29 est une seconde partie d'une vue d'un exemple spécifique d'un module (ou d'un sous-module) de fonction TSA; la figure 30 est une première partie d'une vue schématique d'une mémoire de commande d'adresse, d'une mémoire de données et d'un sélecteur de la figure 29; la figure 31 est une seconde partie d'une vue schématique d'une mémoire de commande d'adresse, d'une mémoire de données et d'un sélecteur de la figure 29; la figure 32 est une première partie d'une vue d'un exemple détaillé de l'intérieur de la mémoire de données de la figure 30 et de la figure 31; la figure 33 est une seconde partie d'une vue d'un exemple détaillé de l'intérieur de la mémoire de données de la figure 30 et de la figure 31; la figure 34 est une troisième partie d'une vue d'un exemple détaillé de l'intérieur de la mémoire de données de la figure 30 et de la figure 31; la figure 35 est une quatrième partie d'une vue d'un exemple détaillé de l'intérieur de la mémoire de données de la figure 30 et de la figure 31; la figure 36 est une première partie d'une vue d'un exemple du fonctionnement de l'unité de conversion de données représentée sur la figure 28; la figure 37 est une seconde partie d'une vue d'un exemple du fonctionnement de l'unité de conversion de données représentée sur la figure 28; la figure 38 est une première partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 28; la figure 39 est une seconde partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 28; la figure 40 est une troisième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 28; la figure 41 est une quatrième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 28; la figure 42 est une cinquième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 28; la figure 43 est une sixième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 28; la figure 44 est une septième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 28; la figure 45 est une huitième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 28; la figure 46 est une première partie d'une vue d'un exemple spécifique d'un module de fonction TSA du type représenté sur la figure 22; la figure 47 est une seconde partie d'une vue d'un exemple spécifique d'un module de fonction TSA du type représenté sur la figure 22; la figure 48 est une première partie d'une vue schématique d'une mémoire de commande d'adresse, d'une mémoire de données et d'un sélecteur de la figure 47; la figure 49 est une seconde partie d'une vue schématique d'une mémoire de commande d'adresse, d'une mémoire de données et d'un sélecteur de la figure 47; la figure 50 est une vue d'un exemple détaillé de l'intérieur de la mémoire de données de la figure 48; la figure 51 est une vue d'un exemple détaillé de l'intérieur de la mémoire de données de la figure 49; la figure 52 est une première partie d'une vue d'un exemple du fonctionnement de l'unité de conversion de données représentée sur la figure 46; la figure 53 est une seconde partie d'une vue d'un exemple du fonctionnement de l'unité de conversion de données représentée sur la figure 46; la figure 54 est une troisième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion de données représentée sur la figure 46; la figure 55 est une première partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 46; la figure 56 est une seconde partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 46; la figure 57 est une troisième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 46; la figure 58 est une quatrième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 46; la figure 59 est une cinquième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 46; la figure 60 est une sixième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 46; la figure 61 est une septième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 46; la figure 62 est une huitième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 46; la figure 63 est une première partie d'un exemple spécifique d'un module de fonction TSA (36) du type représenté sur la figure 26; la figure 64 est une seconde partie d'un exemple spécifique d'un module de fonction TSA (36) du type représenté sur la figure 26; la figure 65 est une première partie d'une vue schématique d'une mémoire de commande d'adresse, d'une mémoire de données et d'un sélecteur de la figure 64; la figure 66 est une seconde partie d'une vue schématique d'une mémoire de commande d'adresse, d'une mémoire de données et d'un sélecteur de la figure 64; la figure 67 est une vue d'un exemple détaillé de l'intérieur de la mémoire de données de la figure 65 et de la figure 66; la figure 68 est une première partie d'une vue d'un exemple du fonctionnement de l'unité de conversion de données représentée sur la figure 63; la figure 69 est une seconde partie d'une vue d'un exemple du fonctionnement de l'unité de conversion de données représentée sur la figure 63; la figure 70 est une première partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 63; la figure 71 est une seconde partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 63; la figure 72 est une troisième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 63; la figure 73 est une quatrième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 63; la figure 74 est une cinquième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 63; la figure 75 est une sixième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 63; la figure 76 est une septième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 63; la figure 77 est une huitième partie d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 63; la figure 78 est une vue d'un réseau en anneau d'un exemple d'application de la présente invention; la figure 79 est un schéma fonctionnel des parties principales des noeuds (ND, nd) représentés sur la figure 78; la figure 80 est une vue des bases d'un circuit TSA de l'art antérieur; et la figure 81 est une vue des détails d'un étage dans le circuit représenté sur la figure 80. DESCRIPTION DES MODES DE REALISATION PREFERES Avant de procéder à la description des modes de réalisation de la présente invention, I'art antérieur et les inconvénients rencontrés dedans seront décrits par report aux figures afférentes. La figure 78 est une vue d'un réseau en anneau d'un exemple d'application de la présente invention. Sur la figure, rn indique un réseau en anneau haute vitesse. Une pluralité de noeuds (nd) sont insérés le long de cet anneau et ainsi, un anneau multiplex à addition/perte (ADM) est constitué dans sa globalité. Sur la figure, par souci de simplification, seulement un seul réseau en anneau haute vitesse (rn) est représenté. Ici, le réseau en anneau haute vitesse (rn) présente un débit de transmission de données de par exemple 2,4 gigabits par seconde. On a observé récemment des avancées rapides concernant les systèmes et logiciels multimédia. En association avec ces avancées, il existe une demande pour assembler un certain nombre de réseaux en anneau haute vitesse (rn) afin de former un réseau en anneau encore plus important. Un réseau en anneau super-haute vitesse (RN) a été introduit à cette fin. Celui-ci est connecté à des réseaux en anneau haute vitesse (rn) par l'intermédiaire d'interfaces INF. Le réseau en anneau super-haute vitesse (RN) est constitué par une ligne de transmission en anneau RL. Cette ligne de transmission en anneau RL est constituée par une paire amont de fibres optiques (ru) et par une paire aval de fibres optiques (rd). Une pluralité de noeuds (ND) sont insérés dans les paires de fibres optiques afin de constituer un anneau multiplex à addition/perte (ADM) pris dans sa globalité. Le débit de transmission de données de ce réseau en anneau super-haute vitesse (RN) est par exemple de 10 gigabits par seconde. La figure 79 est un schéma fonctionnel des parties principales des noeuds (ND, nd) représentés sur la figure 78. Cette partie principale dans chaque cas est l'appareil de conversion multiplex 1. Il est à noter que sur la figure, le noeud ND du côté du réseau en anneau super-haute vitesse (RN) est représenté en tant qu'exemple représentatif. L'appareil de conversion multiplex 1 se décline selon deux types: un type connecté à la paire amont mentionnée ci-avant de fibres optiques (ru) et un type connecté à la paire aval mentionnée ci- avant de fibres optiques (rd). Les deux présentent la même configuration et par conséquent, sur la figure, l'exemple du premier cas (ru) est représenté. Il est à noter qu'une fibre de la paire de fibres optiques (ru) est pour le côté de travail tandis que l'autre des fibres optiques est pour le côté de protection. Un signal de données optique Dopt de par exemple 10 gigabits par seconde qui est entré depuis l'extrémité gauche de la figure 79 est converti depuis un signal optique selon un signal électrique (O/E) au niveau d'une unité de récepteur (RC) 2 afin d'obtenir un signal électrique, par exemple un signal de transport synchrone - 192 (STS- 192). Ce signal STS-192 est un signal qui est constitué par 192 canaux multiplexés de STS-1 (51,84 mégabits par seconde). Ici, ce signal STS- 192 est converti du point de vue du format selon un signal STS-12 (622 mégabits par seconde). Il est à noter que 16 groupes de STS-12 acheminés depuis 16 routes sont collectés afin de constituer le signal STS-1 92. Le signal constitué par les 16 groupes collectés de STS-12 est démultiplexé selon les 16 groupes de STS-12 au niveau de l'unité de démultiplexage (DMS) suivante et les données auxiliaires (OH) afférentes sont extraites. Puis le résultat est en outre appliqué sur l'unité de multiplexeur/démultiplexeur (MUX.DMUX) 4. Ici, les lignes se croisent entre le côté de travail (W) et le côté de protection (P) pour réaliser une commutation depuis le côté de travail et le côté de protection du fait d'une défaillance etc... si le cas se produit. L'unité de multiplexeur/démultiplexeur 4 (MM) perd (sépare) des signaux de données sur le côté de l'interface INF représentée sur la figure 78 et additionne (insère) des signaux de données depuis ce côté de l'interface INF. L'unité de multiplexeur de côté d'émission (MXS) 5 multiplexe à nouveau à la fois le signal de données additionné et le signal de données perdu au moyen de l'unité de multiplexeur/démultiplexeur 4 et le signal de données non additionné ou non perdu mais qui traverse le noeud tel quel, convertit les 16 groupes de STS-12 selon un STS-192 et entre le résultat sur une unité composite d'émetteur (TC) 6. L'unité composite d'émetteur (TC) 6 convertit le STS-192 électrique selon un signal optique (E/O) et l'envoie à nouveau sur la paire amont de fibres optiques (ru). Dans les blocs de la figure 79 mentionnée ci-avant, le bloc R au niveau de la partie inférieure de la figure signifie que l'établissement des canaux (TSA) est réalisé sur le niveau de super-multiplexage de par exemple un STS-192 à 10 gigabits par seconde au niveau du côté de réception (côté de perte) et que simultanément à cette TSA, le format est converti depuis un STS-192 selon un STS-12. Par ailleurs, le bloc T signifie que l'établissement des canaux (TSA) est réalisé sur le niveau de multiplexage de par exemple un STS-192 à 10 gigabits par seconde au niveau du côté d'émission (côté d'addition) et que de préférence, simultanément avec cette TSA, le format est converti depuis un STS-12 selon un STS-192. Si la réalisation des opérations mentionnées ci-avant (R et T) était tentée sur la base de l'art antérieur, ceci signifierait des inconvénients au niveau de chacun des points constitués par la dimension de circuit, la consommation d'énergie, la marge de cadencement et le degré d'intégration sur la puce (le nombre de réseaux) etc... L'art afférent sera expliqué ci-après. La figure 80 est une vue des fondements d'un circuit TSA de I'art antérieur; et la figure 81 est une vue des détails d'un étage dans le circuit représenté sur la figure 80. L'explication qui suit sera menée par report à la figure 80 et à la figure 81. Il est à noter que le circuit TSA de l'art antérieur représenté ici est un circuit TSA incorporé dans un noeud (nd) inséré dans le réseau en anneau haute vitesse à 2,4 Gbps (c'est-à-dire un STS-48) (rn) représenté sur la figure 78. Le circuit TSA de l'art antérieur comporte deux jeux comme constitué par un circuit de combinaison et par un registre pour chaque unité de canal (CH). L'établissement des canaux (TSA) est réalisé pour chaque unité de bloc. En réalisant une connexion série, la TSA pour tous les canaux (CH) est réalisée. En outre, puisque la capacité de transmission est d'un niveau STS-48 (de 2,4 gigagabits par seconde) par exemple, c'est-à-dire un signal de données à vitesse relativement lente par comparaison avec le STS-192 (de 10 gigabits par seconde) mentionné ci-avant, le circuit TSA peut être réalisé en prévoyant les circuits simples (des registres à décalage 7) représentés sur les figures 80 et 81 dans des unités de canal (CH) et en les connectant en cascade. Sur la figure 81, I est une unité de commande TSA d'unité de canal. L'unité de commande inclut une unité de sélection de canal 11 pour une sélection 4:1 suivant la direction de longueur du signal de données principales au moyen d'un établissement de canaux (TSA) depuis l'extérieur, une unité de sélection de données de premier plan 12 pour sélectionner et bloquer les données en provenance de l'unité de sélection de canal 11 ou les données en provenance de l'unité de commande TSA d'unité de canal précédente I et une unité de sélection de données de second plan 13 pour sélectionner et bloquer les données en provenance de l'unité de sélection de canal 11 ou les données en provenance de l'unité de commande TSA d'unité de canal précédente I de la même façon que dans le cas de l'unité de sélection de données de premier plan 12. Les circuits de l'unité de sélection de données de premier plan 12 et de l'unité de sélection de données de second plan 13 sont de configurations complémentaires. Lorsque l'unité de sélection de données de premier plan 12 est en train de lire des données, I'unité de sélection de données de second plan 13 est en train d'écrire des données, tandis qu'à l'opposé, lorsque l'unité de sélection de données de premier plan 12 est en train d'écrire des données, I'unité de sélection de données de second plan 13 est en train de lire des données. Il indique une unité de décodage de données de mémoire de commande d'adresse (ACM). L'unité inclut un circuit de générateur d'impulsion (PG)14 pour générer le cadencement de l'unité de commande TSA d'unité CH I et un circuit de décodage de mémoire de commande d'adresse 15 pour décoder un code de mémoire de commande d'adresse entré depuis l'extérieur. Douze paires A constituées chacune par l'unité de commande TSA d'unité de canal I et par l'unité de décodage de données de mémoire de commande d'adresse Il mentionnées ci-avant sont connectées en série comme représenté par A-1, A-2,..., A-12 sur la figure 80 afin de permettre l'établissement des canaux (TSA) du STS- 12. En prévoyant quatre groupes correspondants pour le signal principal (les données principales), la TSA pour tous les canaux (CH) est réalisée. Il est à noter que li, lo, 2i, 2o etc... représentés sur la figure 80 sont représentés en tant que 1-in, 1-out, 2-in et 2-out sur la figure 81. Comme expliqué ci-avant, compte tenu du fait que l'on s'attend à ce que le débit de transmission et le volume de communications augmentent tous deux dans le futur, un système de transmission qui soit d'une efficacité élevée et qui offre un degré élevé de liberté de combinaison d'établissements de canaux est présentement demandé. Cependant, en association avec l'augmentation du volume des communications, la dimension du circuit bien entendu et également le nombre de canaux sont allés tous deux croissants et en tant que résultat, le nombre de combinaisons d'établissements de canaux a augmenté également. Cependant, si l'on tente de réaliser ces combinaisons à l'aide du circuit de l'art antérieur, le nombre de réseaux devient très important et la marge de cadencement devient insuffisante. En outre, I'implantation sur la puce devient difficile. Ces difficultés ainsi que d'autres peuvent gêner le développement. En outre, comme mentionné ci-avant, bien qu'il y ait eu des avancées remarquables réalisées dans la technologie d'intégration pour les LSI dans les récentes années, diverses limitations subsistent encore. Ces limitations sont des obstacles à la réalisation de la fonction TSA lors d'une conception de circuit. Plus spécifiquement, dans la TSA (établissement de canaux) de niveau STS-48 (2,4 gigabits par seconde), c'est-à-dire dans la TSA STS-48 de l'art antérieur, il suffisait de réaliser 2304 combinaisons de canaux. A l'opposé de cela, dans le futur, avec la TSA STS-192, il sera nécessaire de réaliser 36864 combinaisons de canaux. Par conséquent, le circuit devrait avoir une dimension 16 fois supérieure à celle de la TSA STS-48. En plus de cette augmentation de la dimension du circuit, le débit de transmission (le débit binaire du signal à traiter) est en train également de devenir plus important de telle sorte que, naturellement, la consommation d'énergie est également en train d'augmenter. Par conséquent, si la configuration classique d'un circuit TSA constitué par seulement des circuits logiques était appliquée telle quelle à la TSA STS-192, on observerait le problème constitué par des inconvénients en termes de dimension de circuit, de consommation d'énergie, de marge de cadencement et de degré d'intégration sur la puce (le nombre de réseaux) etc... Au vu de cette situation, la présente invention propose tout d'abord de séparer un circuit TSA indépendant. Ce circuit TSA indépendant séparé est formé, en tant que moyen d'aiguillage, au niveau d'une partie qui réalise une interface entre le réseau en anneau super-haute vitesse (RN) et le réseau en anneau haute vitesse (rn) (comme représenté sur la figure 78). La réalisation d'un tel moyen d'aiguillage (circuit TSA) n'est cependant pas simple. Par report à nouveau à la figure 78, le moyen d'aiguillage (circuit TSA) mentionné ci-avant est une partie principale de l'interface INF sur la figure. Ceci étant, le circuit TSA fonctionne pour réaliser la TSA entre les données de transmission de côté de travail Dwku du côté d- réseau en anneau super-haute vitesse (RN) (ci-après également appelé le côté supérieur) et les données de transmission de côté de travail Dwkl du côté du réseau en anneau haute vitesse (rn) (ci-après également appelé le côté inférieur). Ici, les données de transmission de côté de travail de côté supérieur Dwku présentent une vitesse de 20 gigabits par seconde tandis que les données de transmission de côté de travail de côté inférieur Dwkl présentent également une vitesse de 20 gigabits par seconde de telle sorte que le circuit TSA est constitué à l'aide d'un circuit TSA de côté de travail à 40 gigabits par seconde (= 20 + 20). De façon similaire, le circuit TSA fonctionne pour réaliser la TSA entre les données de transmission de côté de protection Dptu du côté du réseau en anneau super-haute vitesse (RN) (ci-après également appelé côté supérieur) et les données de transmission de côté de protection Dptl du côté du réseau en anneau haute vitesse (rn) (ci-après également appelé le côté inférieur). Ici, les données de transmission de côté de protection de côté supérieur Dptu présentent une vitesse de 20 gigabits par seconde tandis que les données de transmission de côté de protection de côté inférieur Dptl présentent également une vitesse de 20 gigabits par seconde de telle sorte que le circuit TSA est constitué à l'aide d'un circuit TSA de côté de protection à 40 Gbps (= 20 + 20). L'observation de ce circuit TSA de côté de travail et de ce circuit TSA de côté de protection démontre que dans le circuit TSA classique (de 2,4 gigabits par seconde), le traitement était réalisé selon des unités de multiplet ou d'octet et lorsque le volume de transmission augmentait d'un facteur d'environ 16 (= 40/2,4), le nombre mentionné ci-avant de combinaisons de canaux devenait aussi important que 589824. Si l'on utilisait la configuration classique d'un circuit TSA telle quelle, une simulation démontre que la dimension du circuit augmenterait d'un facteur 256 et qu'il y aurait le problème constitué par une difficulté extrême à réaliser le circuit TSA (de 40 gigabits par seconde) du point de vue de l'implantation de marge etc... Le circuit TSA mentionné ci-avant (de 40 gigabits par seconde) est un circuit TSA du type travail/protection indépendants qui est constitué par une partie de circuit TSA de côté de travail et par une partie de circuit TSA de côté de protection mutuellement indépendantes. C'est-à-dire qu'il s'agit d'un circuit TSA dans lequel la TSA n'est réalisée ni depuis le côté de travail jusqu'au côté de protection, ni depuis le côté de protection jusqu'au côté de travail Cependant, certains utilisateurs peuvent demander que la TSA puisse également être réalisée entre les données de transmission de côté de travail (de 40 gigabits par seconde) et les données de transmission de côté de protection (de 40 gigabits par seconde). Un tel circuit TSA du type travail/protection mixte serait un circuit TSA à 80 gigabits par seconde (= 40 + 40). Comme expliqué ci- avant, le circuit TSA (de 2,4 gigabits par seconde) de l'art antérieur réalise un traitement selon des unités de multiplet ou d'octet de telle sorte que si le volume de transmission augmentait de manière à croître d'un facteur d'environ 32 (= 80/2,4), le nombre de combinaisons de canaux devrait atteindre 2359296. Par conséquent, si la configuration classique d'un circuit TSA est appliquée telle quelle, la simulation démontre que le circuit aurait sa dimension qui augmenterait d'un facteur de 1024 et qu'on aurait le problème constitué par le fait que la réalisation d'un tel circuit TSA (de 80 gigabits par seconde) deviendrait substantiellement impossible du point de vue de l'implantation de marge etc... Par conséquent, la présente invention propose un circuit TSA haute vitesse de capacité importante pouvant être réalisé au moyen d'une combinaison d'une pluralité de circuits modulaires identiques sans générer une augmentation très importante de la dimension du circuit. La figure 1 est une vue de la configuration de base d'un circuit TSA selon la présente invention. Sur la figure, un index de référence 10 représente un circuit TSA, un index de référence 11 représente un port d'entrée (IN), un index de référence 12 représente un port de sortie (OUT) et un index de référence 13 représente un bloc de fonction TSA. Les autres éléments, c'est-à-dire les noeuds (ND) dans le réseau en anneau super-haute vitesse (RN) et les noeuds (nd) dans le réseau en anneau haute vitesse (rn), sont comme représenté sur la figure 1. Les composants mentionnés ci-avant 11, 12 et 13 seront expliqués de manière davantage détaillée ci-après. Le port d'entrée 11 reçoit en tant qu'entrée les données de transmission entrantes de côté supérieur en provenance du réseau en anneau super- haute vitesse (RN) et les données de transmission entrantes de côté inférieur en provenance du réseau en anneau haute vitesse (rn). Les données de transmission sortantes de côté supérieur sont émises en sortie depuis le port de sortie 12 sur le réseau en anneau super-haute vitesse (RN) et les données de transmission sortantes de côté inférieur sont émises en sortie sur le réseau en anneau haute vitesse (rn). Le bloc de fonction TSA 13 comporte un commutateur de temps et un commutateur d'espace en son sein et il applique les données de transmission sortantes, qui sont obtenues en interchangeant les canaux pour les données de transmission entrantes en provenance du port d'entrée 11, selon des unités de bit, sur le port de sortie 12. Conformément à la pensée classique, un circuit TSA est prévu dans le noeud de côté supérieur (ND) et en outre, un autre circuit TSA est également prévu dans le noeud de côté inférieur (nd). Cependant, cette configuration prise par le réseau de communication pris dans sa globalité signifie une quantité augmentée de composants matériels et par conséquent, elle est non économique. Par conséquent, la présente invention, en considération de l'existence classique dans l'art antérieur des circuits TSA à la fois dans les noeuds (ND) et dans les noeuds (nd), adopte un moyen TSA qui combine ces deux circuits en un seul. Ce moyen TSA est agencé au niveau de la partie d'interface entre le réseau en anneau de côté supérieur (RN) et le réseau en anneau de côté inférieur (rn). Plus spécifiquement, il s'agit du circuit TSA 10 selon la présente invention. De façon davantage préférable, le bloc de fonction TSA 13 est divisé pour chaque bit et il réalise la TSA. Plus spécifiquement, le bloc 13 réalise le traitement TSA sur les canaux qui constituent les groupes d'entrée de données de transmission de niveau multiplex (par exemple STS-48) selon des unités de bit, c'est-à-dire bit par bit. Par exemple, lorsque les numéros de canaux 1 à 32 (un canal étant constitué par 8 bits) sont entrés, le bloc de fonction TSA 13 mentionné ci-avant inclut un premier module de fonction TSA qui traite simultanément les 32 bits de poids le plus fort (MSB) qui sont extraits à partir des numéros de canaux respectifs 1 à 32, un second module de fonction TSA qui traite simultanément les 32 seconds bits extraits à partir des numéros de canaux respectifs 1 à 32, un troisième module de fonction TSA qui traite simultanément les 32 troisièmes bits extraits à partir des numéros de canaux respectifs 1 à 32 etc... et un huitième module de fonction TSA qui traite simultanément les 32 bits de poids le plus faible (LSB) qui sont extraits à partir des numéros de canaux respectifs 1 à 32. Ici, les premier à huitième modules de fonction TSA fonctionnent exactement de la même façon de telle sorte qu'ils peuvent présenter la même configuration les uns que les autres. En tant que résultat, il est possible de réaliser un circuit TSA à 40 gigabits par seconde ou à 80 gigabits par seconde sans une augmentation de la dimension du circuit. En outre, il est possible de réaliser un circuit TSA à faible consommation d'énergie. La figure 2 est une vue d'une première configuration système munie du circuit TSA selon la présente invention. Sur la figure, le noeud (ND) du côté du réseau en anneau super-haute vitesse (RN) (côté supérieur) insère (additionne), perd et laisse passer les données de transmission de côté de travail (par exemple des données amont à gigabits par seconde et des données aval à 10 gigabits par seconde) ainsi que les données de transmission de côté de protection (PTCT) (par exemple des données amont à 10 gigabits par seconde et des données aval à 10 gigabits par seconde). Par ailleurs, le côté du réseau en anneau haute vitesse (rn) (côté inférieur) comporte une pluralité de noeuds (nd). Chaque noeud manipule par exemple des données de transmission à 2,4 gigabits par seconde. Un noeud tributaire (nd) pris parmi ces noeuds insère (additionne) des données de transmission sur le côté du noeud (ND) ou retire (perd) des données de transmission depuis le coté du noeud (ND). Par conséquent, le circuit TSA 10 de la présente invention, qui réalise un aiguillage entre les deux réseaux en anneau (RN et rn), fonctionne en tant que circuit TSA à 40 gigabits par seconde. Le circuit TSA 10 est constitué par le port d'entrée 11, par le port de sortie 12 et par le port de fonction TSA 13 qui ont déjà été mentionnés. Le bloc de fonction TSA 13 est constitué par huit modules de fonction TSA 15 qui réalisent un traitement TSA sur les 8 bits de données de transmission depuis le MSB jusqu'au LSB de chaque canal de la pluralité de canaux formant les données de transmission entrantes, selon des unités de bit. Il traite les données de transmission de côté de travail au moyen du bloc de fonction TSA de côté de travail 13 (qui est prévu dans le circuit TSA 10 représenté par la ligne en trait plein sur la figure 2) et il traite les données de transmission de côté de protection au moyen du bloc de fonction TSA de côté de protection (qui est prévu dans le circuit TSA 10 représenté par la ligne en pointillés sur la figure 2). C'est-à-dire que le bloc de fonction TSA de la figure 2 est constitué par: un bloc de fonction TSA de côté de travail (13) pour traiter seulement les données de transmission entrantes de côté supérieur de côté de travail et les données de transmission entrantes de côté inférieur de côté de travail ainsi que les données de transmission sortantes de côté supérieur de côté de travail et les données de transmission sortantes de côté inférieur de côté de travail; et par un bloc de fonction TSA de côté de protection (13) pour traiter seulement les données de transmission entrantes de côté supérieur de côté de protection et les données de transmission entrantes de côté inférieur de côté de protection ainsi que les données de transmission sortantes de côté supérieur de côté de protection et les données de transmission sortantes de côté inférieur de côté de protection. Il est à noter que les positions du port d'entrée 11 et du port de sortie 12 représentées sur la figure 2 diffèrent des positions du port d'entrée 11 et du port de sortie 12 représentées sur la figure 1 mais qu'il n'y a pas de différence au niveau des fonctions de ces ports eux- 1 5 mêmes. Les figures 3 à 5 sont des première à troisième parties d'une vue d'un exemple détaillé du bloc de fonction TSA de la figure 2. Ces figures représentent des détails du bloc de fonction TSA de côté de travail 13 de la figure 2 mais le bloc de fonction TSA de côté de protection de la figure 2 présente exactement la même configuration. La figure 3 représente un exemple détaillé des données de transmission entrantes de côté supérieur et de côté inférieur, la figure 4 représente un exemple détaillé du bloc de fonction TSA 13 et la figure 5 représente un exemple détaillé des données de transmission sortantes de côté supérieur et de côté inférieur après traitement TSA. Le port d'entrée 11 de la figure 4 reçoit en tant qu'entrée les données de transmission entrantes de côté supérieur (#1 à #8) et les données de transmission entrantes de côté inférieur (#9 à #16) représentées sur la figure 3 en tant que nombre prédéterminé (sur la figure 3, "16") de groupes de données de niveau multiplex (#1 à #16) dont chacun est constitué par une pluralité de canaux (CH1, CH4, CH49...) de la même configuration de bits de niveau multiplex (sur la figure, STS-48) formatés N (N est un nombre entier positif, N = 8 sur la figure (voir CH au niveau de la partie droite supérieure de la figure 5)). En outre, les données de transmission sortantes de côté supérieur (#1 à #8) et les données de transmission sortantes de côté inférieur (#9 à #16) représentées sur la figure 5 sont émises en sortie depuis le port de sortie 12 de la figure 4 en tant que nombre prédéterminé mentionné ci-avant ("16") de groupes de données de niveau multiplex (#1 à #16) dont chacun est constitué par une pluralité de canaux (CH1, CH4, CH49... ) de la même configuration de bits de niveau multiplex (comme représenté par STS-48) formatés N (N = 8). Ici, le bloc de fonction TSA 13 est constitué par un nombre N (N = 8) de modules de fonction TSA 15 présentant les mêmes configurations les uns que les autres. Les huit modules de fonction TSA 15 sont alloués de manière à réaliser un traitement selon des unités de bit sur les 8 bits formant chaque canal du groupe de données de niveau multiplex, depuis le MSB jusqu'au LSB (voir MSB à LSB au niveau de la partie supérieure droite de la figure 5). Les modules de fonction TSA 15 sont représentés sur la figure 4 en tant que TSA768*768 (traitement du MSB (BIT1)) 15 à TSA768*768 (traitement du LSB (BIT8)) 15. Chacun est constitué par un LSI. Les fonctionnements réalisés par ces modules 15 (des LSI) sont cependant les mêmes et chacun des modules 15 traite celui correspondant des bits divisés. Il est à noter que "TSA768*768" représente le nombre de canaux entrants (768) et le nombre de canaux sortants (768) d'un module de fonction TSA à 40 gigabits par seconde. A titre de référence, un module de fonction TSA à 80 gigabits par seconde serait indiqué au moyen de "TSA1536*1536". Sur la figure 3 et sur la figure 5, seulement la partie du format des données de transmission entrantes et la partie du format des données de transmission sortantes sont représentées mais dans le cas du TSA768*768 mentionné ci-avant, les canaux CH1 à CH768 sont cartographiés au moyen d'un format prédéterminé. Ceci sera expliqué en détail par la suite. Les figures 6 et 7 représentent des première et seconde parties d'une vue du format de trame des données de transmission entrantes de côté supérieur. En outre, les figures 8 et 9 représentent des première et seconde parties d'une vue du format de trame des données de transmission entrantes de côté inférieur. Il est à noter que le format de trame des données de transmission sortantes de côté supérieur et le format de trame des données de transmission sortantes de côté inférieur sont des formats de trame identiques comme représenté sur ces figures. Comme représenté sur les figures 6 à 9, 16 groupes (#1 à #16) des données de transmission de niveau STS-48 (de 2,4 gigabits par seconde) sont entrés. De façon similaire, 16 groupes (#1 à #16) des données de transmission de niveau STS-48 (de 2,4 gigabits par seconde) sont émis en sortie. Les données de transmission de niveau STS-48 sont constituées par 155 mégabits par seconde x 64 en parallèle et elles forment 8 multiplets ou octets en parallèle. Le chiffre "64" représente le nombre 64 (= 8 x 8) obtenu en multipliant les 8 bits par multiplet ou octet par les 8 multiplets ou octets de chaque canal pour les canaux de numéros 1 à 4 (CH1, CH4 à CH145, CH148) représentés suivant la direction de longueur au niveau de l'extrémité gauche de la figure 6. Si on les désignait en tant qu'un seul jeu (#1 à #4), il y aurait en outre les trois jeux constitués par #5 à #8, #9 à #12 et #13 à #16 et par conséquent, il y a quatre jeux au total. Les quatre jeux constituent 32 multiplets ou octets, c'est-à-dire 155 mégabits par seconde x 256 (= 64 x 4) en parallèle. Ceci correspond à 40 gigabits par seconde. Comme expliqué ci-avant, le module de fonction TSA (TSA768*768) 15 comporte huit LSI formés de manière à correspondre aux huit bits et réalisant individuellement le traitement sur le MSB (BIT1), le BIT2, le BIT3,..., le LSB (BIT8) formant chaque multiplet ou octet. Le module de fonction TSA (LSI) qui réalise le traitement sur le MSB (BIT1) reçoit en tant qu'entrée les MSB (les BIT1) groupés ensemble des données de transmission entrantes. Le traitement TSA768*768 est exécuté selon des unités de bit et le résultat est envoyé en sortie en tant que données de transmission sortantes. La même chose est vraie pour le traitement de BIT2, BIT3,... LSB (BIT8). En adoptant une telle configuration de circuit TSA divisé, il devient possible d'utiliser un unique type de LSI pour traiter des bits individuels et il devient possible de faire en sorte que ces circuits opèrent en parallèle et simultanément et ainsi, un traitement TSA à 40 gigabits par seconde du traitement TSA768*768, c'est-à-dire 1 à 768CH --> 1 à 768CH est réalisé sans augmenter la dimension du circuit. La première configuration système représentée sur la figure 2 est une configuration système qui utilise un circuit TSA de côté de travail/côté de protection indépendant et qui, par conséquent, ne transfère pas les données de transmission entre le côté de travail et le côté de protection. Cependant, un circuit TSA de côté de travail/côté de protection mixte capable de transférer les données de transmission même entre le côté de travail et le côté de protection serait requis lorsque l'on considère une utilisation maximum des ressources système. La figure 10 est une vue d'une seconde configuration système comportant un circuit TSA selon la présente invention et cette configuration utilise le circuit TSA de côté de travail/côté de protection mixte mentionné ci-avant (comme représenté au moyen de l'index de référence 20 sur la figure). La configuration de la figure 10 est considérablement proche de la configuration de la figure 2 mais bien que, sur la figure 2, les blocs de fonction TSA soient respectivement indépendants pour le côté de travail et le côté de protection, le bloc de fonction TSA 13 dans le circuit TSA 20 de la figure 10 réalise le traitement pour à la fois le côté de travail et le côté de protection en totalité. C'est-à- dire que le bloc de fonction TSA 13 de la figure 10 est un bloc de fonction TSA de côté de travail/côté de protection qui traite les données de transmission entrantes de côté supérieur et les données de transmission entrantes de côté inférieur à la fois du côté de travail et du côté de protection toutes ensemble et qui émet en sortie les données de transmission sortantes de côté supérieur et les données de transmission sortantes de côté inférieur à la fois du côté de travail et du côté de protection toutes ensemble. Les figures 11 à 13 sont des première à troisième parties d'une vue d'un premier exemple détaillé du bloc de fonction TSA de la figure 10. La figure 11 représente un exemple détaillé des données de transmission entrantes de côté supérieur et de côté inférieur à la fois du côté de travail et du côté de protection, la figure 12 représente un exemple détaillé du bloc de fonction TSA 13 et la figure 13 représente un exemple détaillé des données de transmission sortantes de côté supérieur et de côté inférieur à la fois du côté de travail et du côté de protection après traitement TSA. Le port d'entrée 11 de la figure 12 reçoit en tant qu'entrée les données de transmission entrantes de côté supérieur et les données de transmission entrantes de côté inférieur à la fois du côté de travail et du côté de protection comme représenté sur la figure 11 en tant que nombre prédéterminé (par exemple "8") de groupes de données de niveau multiplex (#1 à #32) dont chacun est constitué par une pluralité de canaux (CH1, CH4, CH49...) de la même configuration de bits de niveau multiplex (par exemple STS-48) formatés N (N est un nombre entier positif, par exemple N = 8). En outre, les données de transmission sortantes de côté supérieur et les données de transmission sortantes de côté inférieur de à la fois le côté de travail et le côté de protection sont émises en sortie depuis le port de sortie 12 de la figure 12 en tant que nombre prédéterminé mentionné ci-avant ("8") de groupes de données de niveau multiplex (#1 à #32) dont chacun est constitué par une pluralité de canaux (CH1, CH4, CH49...) de la même configuration de bits de niveau multiplex (par exemple STS-48) formatés N (N = 8). Ici, le bloc de fonction TSA 13 est constitué par un nombre N (N = 8) de modules de fonction TSA 25 présentant les mêmes configurations les uns que les autres. Les huit modules de fonction TSA 25 sont alloués de manière à réaliser un traitement selon des unités de bit sur le nombre N de bits (N = 8) formant chaque canal du groupe de données de niveau multiplex, depuis le MSB jusqu'au LSB. Les modules de fonction TSA 25 sont représentés sur la figure 12 en tant que TSA768*768 (traitement du MSB (BIT1)) 25 à TSA768*768 (traitement du LSB (BIT8)) 25. Chacun est constitué par quatre LSI. Les opérations réalisées par ces modules 25 (LSI x 4) sont les mêmes mais cependant, chacun des modules 25 traite celui correspondant des bits divisés. La configuration des modules de fonction TSA 25 dont chacun comporte quatre LSI sera expliquée ultérieurement. Les figures 14 et 15 sont des première et seconde parties d'une vue du format de trame de données de transmission de côté supérieur d'un côté de travail (WORK) de la figure 11; les figures 16 et 17 sont des première et seconde parties d'une vue du format de trame de données de transmission de côté inférieur d'un côté de travail (WORK) de la figure 11; les figures 18 et 19 sont des première et seconde parties d'une vue du format de trame de données de transmission de côté supérieur d'un côté de protection (PCTC) de la figure 11; et les figures 20 et 21 sont des première et seconde parties d'une vue du format de trame de données de transmission de côté inférieur d'un côté de protection (PCTC) de la figure 11. Il est à noter que les formats de trame des données de transmission sortantes de côté supérieur et des données de transmission sortantes de côté inférieur à la fois du côté de travail et du côté de protection sont des formats de trame identiques comme représenté sur ces figures. Comme représenté sur les figures 14 à 21, 32 groupes (#1 à #32) des données de transmission de niveau STS-48 (de 2,4 gigabits par seconde) sont entrés. De façon similaire, 32 groupes (#1 à #32) des données de transmission de niveau STS-48 (de 2,4 gigabits par seconde) sont émis en sortie. Les données de transmission de niveau STS-48 sont constituées par 155 mégabits par seconde x 64 en parallèle et elles forment 8 octets en parallèle. Le chiffre "64" représente le nombre 64 (= 8 x 8) obtenu en multipliant les 8 bits par multiplet ou octet par les 8 multiplets ou octets de chaque canal pour les canaux #1 à #4 (CH1, CH4 à CH145, CH148) représentés suivant la direction de longueur au niveau de l'extrémitégauche de la figure 14 par exemple. Si on les désigne en tant qu'un jeu (#1 à #4), il y a les sept jeux supplémentaires constitués par #5 à #8, #9 à #12, #13 à #16, #29 à #32 et par conséquent, il y a huit jeux au total. Les huit jeux constituent 64 multiplets ou octets en parallèle, c'est-à-dire 155 mégabits par seconde x 512 (= 64 x 8) en parallèle. Ceci correspond à gigabits par seconde (TSA1536). Comme expliqué ci-avant, le module de fonction TSA (TSA768*768) 25 comporte 32 (= 8 x 4) LSI formés de manière à correspondre aux bits et réalisant individuellement le traitement sur le MSB (BIT1), le BIT2, le BIT3,..., le LSB (BIT8) formant chaque multiplet ou octet. Le module de fonction TSA (LSI) qui réalise le traitement sur le MSB (BIT1) reçoit en tant qu'entrée les MSB (les BIT1) groupés ensemble des données de transmission entrantes. Le traitement TSA768*768 est exécuté selon des unités de bit et le résultat est envoyé en sortie en tant que données de transmission sortantes. La même chose est vraie pour le traitement de BIT2, BIT3, LSB (BIT8). En adoptant une telle configuration de circuit TSA à division de bits, il devient possible d'utiliser un unique type de LSI pour traiter des bits individuels et il devient possible de faire en sorte que ces circuits fonctionnent en parallèle et simultanément et ainsi, un traitement TSA à 80 gigabits par seconde de 1 à 1536CH -> 1 à 1536CH est réalisé sans augmenter la dimension du circuit. La figure 22 est une vue de la configuration du module de fonction TSA 25 représenté sur la figure 12. Chacun du nombre N mentionné ci-avant (par exemple N = 8) de modules de fonction TSA 25 est constitué par des premier et second sous-modules de fonction TSA 26-1 et 26-2 et par des troisième et quatrième sous-modules de fonction TSA 26-3 et 26-4 présentant la même configuration que celle du module de fonction TSA 25. Les premier et second sous-modules de fonction TSA 26-1 et 26-2 reçoivent en commun en tant qu'entrée le groupe de canaux de première moitié (1 à 768CH) correspondant à la première moitié des canaux (1 à 1536CH) formant les données de transmission entrantes de côté supérieur et les données de transmission entrantes de côté inférieur à la fois du côté de travail et du côté de protection. Les troisième et quatrième sous-modules de fonction TSA 26-3 et 26-4 reçoivent en commun en tant qu'entrée le groupe de canaux de seconde moitié (769 à 1536CH) correspondant à la seconde moitié des canaux (1 à 1536CH) formant les données de transmission entrantes de côté supérieur et les données de transmission entrantes de côté inférieur à la fois du côté de travail et du côté de protection. En outre, le second sous-module de fonction TSA 26-2 réalise un traitement pour interchanger n'importe quels canaux du groupe de canaux de première moitié (1 à 768CH) avec n'importe quels canaux du groupe de canaux de seconde moitié (769 à 1536CH). Le troisième sous-module de fonction TSA 26-3 réalise un traitement pour interchanger des canaux de n'importe quels canaux du groupe de canaux de seconde moitié (769 à 1536CH) avec des canaux de n'importe quels canaux du groupe de canaux de première moitié (1 à 768CH). Ces premier à quatrième sous-modules de fonction TSA 26-1 à 26-4 sont chacun constitués par des LSI portant les numéros 1 à 4. Sur la figure 12, les indications "LSI x 4" à proximité des modules TSA 25 indiquent les LSI des numéros 1 à 4. Les huit LSI de numéro 1 des huit modules, depuis le module de fonction TSA 25 qui réalise le traitement sur le MSB (BIT1) jusqu'au module de fonction TSA 25 qui réalise le traitement sur le LSB (BIT8), jouent exactement les mêmes rôles. De façon similaire, les LSI numéro 2, les LSI numéro 3 et les LSI numéro 4 des huit modules jouent les mêmes rôles. Les sous-modules de fonction TSA 26-1 à 26-4 sont en outre munis d'unités de traitement de masque zéro (l'emplacement de l'unité de traitement de masque zéro dans le LSI est présenté ultérieurement sur la figure 47). L'unité de traitement de masque zéro est classifiée selon une première unité de traitement de masque zéro et une seconde unité de traitement de masque à zéro. La première unité de traitement de masque zéro invalide les données du groupe de canaux de première moitié lorsqu'il y a de quelconques canaux du groupe de canaux de première moitié (1 à 768CH), dans les premier et second sous-modules de fonction TSA 26-1 et 26-2, à interchanger avec des canaux en provenance du côté des troisième et quatrième sous-modules de fonction TSA 26-3 et 26- 4. La seconde unité de traitement de masque zéro invalide les données du groupe de canaux de seconde moitié lorsqu'il y a de quelconques canaux du groupe de canaux de seconde moitié (769 à 1536CH), dans les troisième et quatrième sous-modules de fonction TSA 26-3 et 26-4, à interchanger avec les canaux en provenance du côté des premier et second sous-modules de fonction TSA 26-1 et 26- 2. Par report à la figure 22, une première unité de combinaison 27 et une seconde unité de combinaison 28 sont prévues au niveau des étages de sortie des quatre sous-modules de fonction TSA 26-1 à 26- 4. Elles sont toutes deux réalisées au moyen par exemple de portes OU. La première unité de combinaison 27 combine les sorties des premier et troisième sous-modules TSA 26-1 et 26-3 tandis que la seconde unité de combinaison 28 combine les sorties des second et quatrième sous-modules TSA 26-2 et 26-4. Le fonctionnement réel du module de fonction TSA 25 de la figure 22 est expliqué ensuite. Le traitement TSA1536*768 (1 - 1536CH --> 1 - 768CH) est réalisé au moyen du LSI numéro 1 (26-1) et du LSI numéro trois (26-3) tandis que le traitement TSA1536*768 (1 - 1536CH -> 769 - 1536CH) est réalisé au moyen du LSI numéro 2 (26-2) et du LSI numéro 4 (26- 4). En tant qu'opérations individuelles, le LSI numéro 1 manipule les 1 768CH (40 gigabits par seconde) pour qu'ils soient soumis à une logique TSA depuis les données de transmission entrantes de 1 - 768CH (40 gigabits par seconde) jusqu'aux données de transmission sortantes de 1 - 768 CH o seulement les établissements de TSA depuis 1 768CH sont valides. Lorsqu'un tel établissement est réalisé, il réalise le TSA. En outre, lorsqu'il y a un établissement TSA depuis 769 - 1536CH, il est invalide. Le canal ainsi établi CH est émis en sortie après que le traitement de masque zéro mentionné ci-avant est réalisé. Par exemple, lorsqu'il y a un établissement TSA CH1 -- CH2, les données du CH1 entrant sont contenues dans le CH2 de sortie. Lorsqu'il y a un établissement TSA CH999 -> CH555, les données traitées de masque zéro sont contenues dans le CH555 de sortie. Le LSI numéro 3 manipule les 769 - 1536CH (40 gigabits par seconde) destinés à être soumis à une logique TSA depuis les données de transmission entrantes 769 - 1536CH (40 gigabits par seconde) jusqu'aux données de transmission sortantes 1 - 768CH lorsque seulement les établissements de TSA depuis 769 - 1536CH sont valides. Lorsqu'un tel établissement est réalisé, il réalise le TSA. En outre, lorsqu'il y a un établissement TSA depuis 1 - 768CH, il est invalide. Le canal ainsi établi CH est émis en sortie après que le traitement de masque zéro mentionné ci-avant est réalisé. Par exemple, lorsqu'il y a un établissement TSA CH1 --> CH2, les données traitées de masque zéro sont contenues dans le CH2 de sortie. Lorsqu'il y a un établissement TSA CH999 --> CH555, les données du CH999 entrant sont contenues dans le CH555 de sortie. Comme on pourra le comprendre au vu de l'exemple présenté ci-avant, le LSI numéro 1 et le LSI numéro 3 réalisent des opérations complémentaires. En obtenant le "OU" de ces sorties au niveau de la première unité de combinaison 27, le traitement TSA1536*768 (1 - 1536CH --> 768CH) est réalisé. De façon similaire, le LSI numéro 2 manipule les 1 - 768CH (40 gigabits par seconde) destinés à être soumis à la logique TSA depuis les données de transmission entrantes 1 - 768CH (40 gigabits par seconde) jusqu'aux données de transmission sortantes 769 - 1536CH o seulement les établissements TSA depuis 1 - 768CH sont valides. Lorsqu'un tel établissement est réalisé, il réalise le TSA. En outre, lorsqu'il y a un établissement TSA depuis 769 - 1536CH, il est invalide. Le canal ainsi établi CH est émis en sortie après que le traitement de masque zéro mentionné ci-avant est réalisé. Par exemple, lorsqu'il y a un établissement TSA CH20 -> CH800, les données du CH20 entrantes sont contenues dans le CH800 de sortie. Lorsqu'il y a un établissement TSA CH1212 -> CH1441, les données traitées de masque zéro sont contenues dans le CH1441 de sortie. Le LSI numéro 4 manipule 769 - 1536CH (40 gigabits par seconde) à soumettre à une logique TSA depuis les données de transmission entrantes 769 - 1536CH (40 gigabits par seconde) jusqu'aux données de transmission sortantes 769 - 1536CH o seulement les établissements de TSA depuis 769 - 1536CH sont valides. Lorsqu'un tel établissement est réalisé, il réalise le TSA. En outre, lorsqu'il y a un établissement TSA depuis 1 - 768CH, il est invalide. Le canal ainsi établi CH est émis en sortie après que le traitement de masque zéro mentionné ci-avant est réalisé. Par exemple, lorsqu'il y a un établissement TSA CH20 --> CH800, les données traitées de masque zéro sont contenues dans le CH800 de sortie. Lorsqu'il y a un établissement TSA CH1212 -> CH1441, les * données du CH1212 entrant sont contenues dans le CH1441 de sortie. Comme on peut le comprendre au vu de l'exemple présenté ci- avant, le LSI numéro 2 et le LSI numéro 4 réalisent des opérations complémentaires. En obtenant le "OU" des sorties au niveau de la seconde unité de combinaison 28, le traitement TSA1536*768 (1 - 1536CH -> 769 à 1536CH) est réalisé. En outre, en combinant (en regroupant) ces deux jeux complémantaires de sortie, il est possible de réaliser le traitement TSA 1536 (1 - 1536CH -> 1 - 1536CH) (TSA à 80 gigabits par seconde). Les figures 23 à 25 sont des première à troisième parties d'une vue d'un second exemple détaillé du bloc de fonction TSA de la figure 10. La figure 23 est exactement la même que la figure 11 déjà expliquée tandis que la figure 25 est exactement la même que la figure 13 déjà expliquée. Par conséquent, les formats de trame des données de transmission entrantes de la figure 23 sont des formats de données identiques à ceux représentés sur les figures 14 à 21. La différence avec le premier exemple détaillé du bloc de fonction TSA représenté sur la figure 12 réside dans le fait que l'on utilise les modules de fonction TSA 35 en lieu et place des modules de fonction TSA 25 (figure 12). Ces modules de fonction TSA 35 sont représentés sur la figure 24 en tant que TSA1536*384 (traitement du MSB (BIT1)) 35 à TSA1536*384 (traitement du LSB (BIT8)) 35. Chacun est constitué par quatre LSI. Les opérations réalisées par ces modules 35 (LSI x 4) sont les mêmes mais cependant, chacun des modules 35 traite celui correspondant des bits divisés. La configuration des modules de fonction TSA 35 constitués par quatre LSI (numéro 1 à numéro 4) est représentée sur la figure 26. La figure 26 est une vue de la configuration du module de fonction TSA 35 représenté sur la figure 24. Chacun du nombre N (N = 8) de modules de fonction TSA 35 comme représenté sur la figure 24 est constitué par un nombre M (sur la figure 26, M = 4) de sous-modules de fonction TSA (36-1 à 36-4) de la même configuration que ce module de fonction TSA. Les quatre sous-modules de fonction TSA 36-1 à 36-4 reçoivent en commun en tant qu'entrées tous les canaux (1 à 1536CH) formant les données de transmission entrantes de côté supérieur et les données de transmission entrantes de côté inférieur de à la fois le côté de travail et le côté de protection. Par ailleurs, les données qui vont des canaux de premier quart (1 à 384CH) aux canaux de quatrième quart (1153 à 1536CH) obtenues en divisant les canaux de façon égale par M (sur la figure 26, M = 4) sont traitées par les sous-modules respectifs 36-1 à 36-4. En outre, une unité de combinaison 37 permettant de combiner les sorties provenant du nombre M (M = 4) de sous-modules de fonction TSA est prévue. Le fonctionnement du module de fonction TSA 35 de la figure 26 est expliqué ensuite. Le traitement TSA1536*384 (1 - 1536CH --> 1 - 384 CH) est réalisé par le LSI numéro 1 (36-1), le traitement TSA1536*384 (1 - 1536CH ---> 385 - 768CH) est réalisé par le LSI numéro 2 (36-2), le traitement TSA1536*384 (1 - 1536CH --> 769 - 1152CH) est réalisé par le LSI numéro 3 (36-3), le traitement TSA1536*384 (1 - 1536CH -> 1153 - 1536CH) est réalisé par le LSI numéro 4 (36-4). En recombinant (en regroupant) les sorties de données de transmission provenant des LSI numéro x (x = 1, 2, 3 ou 4) au niveau d'une partie de combinaison 37, le traitement TSA1536 selon des unités de bit devient possible. Par exemple, si les TSA sont établis de telle sorte que CH1 CH300, CH2 -> CH600, CH3 --> CH900 et CH4 --> CH1200, puisque le LSI numéro 1 (36-1) manipule le traitement TSA pour seulement 1 - 384CH, le TSA est réalisé pour seulement CH1 -- CH300 et les données de transmission entrantes de CHi1 sont contenues à la position du CH300 des données de transmission sortantes. Les autres établissements TSA, c'est-à-dire CH2 -> CH600, CH3 -> CH900 ou CH4 --> CH1200 sont ignorés et aucun traitement TSA n'est réalisé. De façon similaire, puisque le LSI numéro 2 (36-2) manipule le traitement TSA pour seulement 385 - 768CH, le TSA est réalisé pour seulement CH2 --> CH600 et les données de transmission entrantes de CH2 sont contenues a la position du CH600 des données de transmission sortantes. Les autres établissements TSA, c'est-à-dire CH1 -* CH300, CH3 --> CH900 ou CH4 -> CH1200 sont ignorés et aucun traitement TSA n'est réalisé. De façon similaire, puisque le LSI numéro 3 (36-3) manipule le traitement TSA pour seulement 769 - 1152CH, le TSA est réalisé pour seulement CH3 -> CH900 et les données de transmission entrantes de CH3 sont contenues à la position du CH900 des données de transmission sortantes. Les autres établissements TSA, c'est-à-dire CH1 -> CH300, CH2 --> CH600 ou CH4 --> CH1200 sont ignorés et aucun traitement TSA n'est réalisé. De façon similaire, puisque le LSI numéro 4 (36-4) manipule le traitement TSA pour seulement 1153 - 1536CH, le TSA est réalisé pour seulement CH4 --> CH1200 et les données de transmission entrantes de CH4 sont contenues à la position du CH1200 des données de transmission sortantes. Les autres établissements TSA, c'est-à-dire CH1 --* CH300, CH2 -> CH600 ou CH6 -> CH900 sont ignorés et aucun traitement TSA n'est réalisé. Comme on le comprendra au vu des exemples présentés ci- avant, les entrées des quatre LSI reçoivent le même 1536CH tandis que les sorties des LSI sont selon les quatre groupes 1 - 384CH, 385 - 768CH, 769 - 1152CH et 1153 - 1536CH. En combinant (en regroupant) ces sorties divisées, le traitement TSA1536*1536 est réalisé. Puis un exemple spécifique de la configuration des modules de fonction TSA 15, des sous-modules de fonction TSA (26-1 à 26-4) et des sous-modules de fonction TSA (36-1 à 36-4) utilisés selon la présente invention sera présenté. Les modules 15 26-1 à 26-4 et 36-1 à 36-4 sont exactement les mêmes dans la configuration de base. La figure 27 est une vue d'un exemple de la configuration de base du module ou du sous-module de fonction TSA utilisé selon la présente invention. Le module (ou le sous-module) de fonction TSA 40 comme représenté est muni d'un commutateur de temps 41, d'un commutateur d'espace 42, d'une unité de conversion d'information d'établissement de canal 44 et d'une mémoire de commande d'adresse 43. Le commutateur de temps 41 est muni d'une mémoire de données de transmission 45 pour écrire les données de transmission (Din) séquentiellement et il réalise une commutation dans le domaine temporel sur les données de transmission (Din). Le commutateur d'espace 42 réalise une commutation dans le domaine spatial sur la sortie en provenance du commutateur de temps 41. La mémoire de commande d'adresse 43 émet en sortie une adresse d'établissement de canal A pour commander le commutateur de temps 41 et le commutateur d'espace 42. L'unité de conversion d'information d'établissement de canal 44 convertit l'information d'établissement de canal C qui est appliquée depuis l'extérieur selon l'adresse d'établissement de canal A et l'adresse d'accès B de la mémoire de commande d'adresse 43. Les composants 41, 42 et 43 des circuits TSA mentionnés ci- avant 10 et 20 sont de préférence configurés comme suit. Si l'on considère le commutateur de temps 41, la mémoire de données de transmission 45 est constituée par une mémoire vive (RAM). Les données de transmission entrantes sont écrites dans la RAM en tant que données de transmission (Din) et elles sont lues à partir de la RAM sur la base de l'adresse d'établissement de canal A. Ici, les "données de transmission entrantes" sont un signal STS-48 conformément à l'exemple présenté ci-avant. Puis si l'on considère le commutateur d'espace 42, les données de transmission entrantes sont émises en sortie depuis le commutateur de temps 41. Le commutateur d'espace 42 sélectionne un canal à partir de cette sortie conformément à l'adresse d'établissement de canal A. Si l'on considère la mémoire de commande d'adresse 43, la mémoire de commande d'adresse 43 est constituée par une RAM. Une adresse d'établissement de canal A provenant de l'unité de conversion d'information d'établissement de canal 44 pour (i) écrire les données de transmission entrantes dans la mémoire de données de transmission 45 et lire ces mêmes données à partir de la mémoire de données de transmission 45 et pour (ii) sélectionner un canal à partir de la sortie en provenance du commutateur de temps 41 au niveau du commutateur d'espace 42 est écrite de façon aléatoire dans la mémoire de commande d'adresse 43 en utilisant l'adresse d'accès B de la mémoire de commande d'adresse 43 qui est appliquée depuis l'unité de conversion d'information d'établissement de canal 44 et est lue en série sur le commutateur de temps 41 et le commutateur d'espace 42. Du fait de l'introduction des mémoires mentionnées ci-avant (44, 45), il est possible de réaliser un établissement de canal selon un degré élevé de liberté et une efficacité élevée sans augmenter la dimension du circuit pour par exemple une ligne de transmission super-haute vitesse à 40 gigabits par seconde ou à 80 gigabits par seconde. Les figures 28 et 29 sont des première et seconde parties d'une vue d'un exemple spécifique d'un module (ou d'un sous-module) de fonction TSA. Par report aux figures 28 et 29, I'entrée de données de signal principales (les données de transmission entrantes déjà expliquées) comme représenté au niveau de la partie gauche supérieure de la figure 28 est entrée série sur le commutateur de temps 41 dans le module (ou le sous-module) de fonction TSA 40. Lors de la commutation dans le domaine temporel, c'est-à-dire lorsque l'inter- échange des canaux est réalisé au niveau du commutateur de temps 41, la sortie du commutateur de temps 41 est entrée sur le commutateur d'espace 42 au niveau duquel la commutation dans le domaine spatial, c'est-à- dire l'inter-échange des aiguillages, est réalisée. Le résultat est envoyé en sortie en tant que sortie de données (les données de transmission sortantes déjà expliquées). La commande de commutation au niveau du commutateur de temps 41 et au niveau du commutateur d'espace 42 est réalisée par un contrôleur de commutateur (SWCNT) 54 conformément à l'adresse d'établissement de canal A lue de façon série à partir de la mémoire de commande d'adresse 43. L'adresse d'établissement de canal déjà expliquée A et l'adresse d'accès déjà expliquée B sont octroyées à la mémoire de commande d'adresse 43 par l'intermédiaire du contrôleur de commutateur 54 à partir de l'unité de conversion d'information d'établissement de canal (également appelée le convertisseur de mémoire de commande d'adresse ou ACMCNV). L'adresse d'établissement de canal mentionnée ci-avant A et I'adresse d'accès mentionnée ci-avant B sont produites par l'unité de conversion d'information d'établissement de canal 44 sur la base de l'information d'établissement de canal C qui est appliquée depuis l'extérieur. L'information d'établissement de canal C (figure 28) en provenance de l'extérieur est par exemple appliquée depuis une interface de microcalculateur ou micro-ordinateur (INF p-COM) 57. L'interface 57 est constituée par un FIFO de réception (R-FIFO: premier entré, premier sorti de réception) 58 permettant de recevoir et de stocker un code d'établissement de canal qui est appliqué depuis un microcalculateur (non représenté) et par un FIFO d'envoi (S-FIFO: FIFO d'envoi) 59. Le FIFO 59 vérifie le caractère approprié du code d'établissement de canal et retourne le résultat du contrôle au microcalculateur mentionné ci-avant. Le code d'établissement de canal stocké dans le FIFO de réception 58 (figure 28) est entré en tant qu'information d'établissement de canal mentionnée ci-avant C sur l'unité de conversion d'information d'établissement de canal 44 (ACMCNV) mentionnée ci-avant. L'unité de conversion d'information d'établissement de canal (ACMCNV) 44 est configurée au moyen d'une unité de conversion de données (CNVDT) 55 et d'une unité de conversion d'adresse (CNVADD) 56. L'unité de conversion de données 55 convertit l'information d'établissement de canal C mentionnée ci-avant selon I'adresse d'établissement de canal A (données d'établissement de canal) mentionnée ci-avant (DTOUT sur la figure) tandis que l'unité de conversion d'adresse 56 convertit l'information d'établissement de canal C mentionnée ci-avant selon l'adresse d'accès B de la mémoire de commande 43 (ACMGPEN, ADDOUT, ATMSEL). L'adresse d'établissement de canal A et l'adresse d'accès B mentionnées ci-avant sont appliquées par l'intermédiaire du contrôleur de commutateur (SWCNT) 54 sur la mémoire de commande d'adresse 43 tandis que l'adresse d'établissement de canal A (les données d'établissement de canal) est écrite de façon aléatoire dans la mémoire de commande d'adresse 43 conformément à l'adresse d'accès B. Il est à noter que sur la figure 28, un exemple de conversion de l'adresse d'établissement de canal A est représenté en tant que "CODE ACM -> numéro de commutateur de fenêtre temporelle/numéro de commutateur d'espace". "CODE ACM" indique l'information d'établissement de canal tandis que "numéro de fenêtre temporelle" et "numéro de commutateur d'espace" indiquent l'information d'établissement pour le commutateur de temps 41 et l'information d'établissement pour le commutateur d'espace 42, tous deux étant représentés sur la figure 29. Par report à nouveau à la figure 29, un total de 64 panneaux 50 qui sont identiques au panneau 50 recevant en montage le commutateur de temps 41, le commutateur d'espace 42, la mémoire de commande d'adresse 43 et le contrôleur de commutateur 54 mentionnés ci-avant sont prévus (pour ce chiffre 64, voir le "64" de la figure 12). Ces 64 panneaux 50 présentent tous des configurations identiques de telle sorte que l'explication sera menée par report au premier panneau 50 représenté (de même ci-après). Les panneaux 50 sont indiqués en tant que SW12 puisque la sortie est constituée par 12 canaux pris parmi les 192 canaux entrants. Tout d'abord, si l'on considère le commutateur de temps 41, la partie principale est constituée par la mémoire de données de transmission mentionnée ci-avant 45 qui est formée de préférence par une RAM ou mémoire vive. Dans l'exemple illustré, elle est constituée par deux mémoires de données (DTM) 51 et 52. Chacune présente une configuration de 64 bits (B) x 24 mots (W). L'entrée de signal de données principales (les données de transmission entrantes) (Din) entrée sur le commutateur de temps 41 est un signal parallèle à 128 bits. Puisque la RAM mentionnée ci-avant présente normalement une dimension maximum de 64 bits, les deux mémoires de données 51 et 52 (64 x 2 = 128) sont prévues. En outre, les mémoires de données (51 et 52) présentent une configuration à deux plans (12W par plan). Lorsque le premier plan est utilisé pour l'écriture, le second plan est utilisé pour la lecture. A l'opposé, lorsque le premier plan est utilisé pour la lecture, le second plan est utilisé pour l'écriture. Par conséquent, le total devient égal à 24 mots (24W). L'opération d'écriture des données de transmission entrantes (Din) dans les mémoires de données 51 et 52 est réalisée au moyen d'adresses d'écriture séquentielles (ADR, WE o W signifie "validation d'écriture") en provenance du contrôleur de commutateur (SWCNT) 54. L'opération de lecture est réalisée au moyen de l'adresse de lecture (ADR, RE), c'est-à-dire l'adresse d'établissement de canal A. Par conséquent, la sortie à 128 bits parallèles (la sortie de mémoire de données) qui est lue à partir des mémoires de données 51 et 52 est entrée sur le commutateur d'espace suivant 42. Ici, seulement les données de transmission nécessaires sont sélectionnées à partir des 192 canaux de signaux au moyen d'un sélecteur (SEL) 53. Le sélecteur 53 est indiqué en tant que "SEL 64:1". Ce que le sélecteur (SEL 64:1) 53 doit sélectionner est déterminé au moyen d'un signal de sélection de 6 bits SEL. Ce signal SEL est contenu dans l'adresse d'établissement de canal A (numéro de commutateur d'espace). Sur la figure 29, un moyen de génération de signal auxiliaire 60 est prévu dans le commutateur d'espace 42. Le moyen de génération de signal auxiliaire 60 répond à un code d'insertion de signal auxiliaire ACD qui est contenu dans l'adresse d'établissement de canal A qui est émise en sortie depuis la mémoire de commande d'adresse 43 et il insère le signal auxiliaire dans le canal afférent pris parmi la pluralité de canaux. En tant qu'exemple de signaux auxiliaires, il y a un premier signal auxiliaire normalement appelé UNEQ qui indique que le canal n'est pas en utilisation et un second signal auxiliaire normalement appelé P-AIS qui indique qu'une défaillance s'est produite dans le canal. Dans ce cas, le moyen de génération de signal auxiliaire 60 est muni d'une unité de détection de code 62 pour détecter le code d'insertion de signal auxiliaire ACD et d'une unité d'insertion de signal auxiliaire (unité d'insertion de UNEQ & P-AIS) 61 pour générer le premier signal auxiliaire (UNEQ) et le second signal auxiliaire (P-AIS) et pour réaliser l'insertion afférente dans le canal lorsque le code d'insertion de signal auxiliaire ACD est détecté. Par report à la figure 28, est en outre prévue une unité de génération de mode d'initialisation 82 qui entre une commande d'initialisation (DTIN') pour initialiser le circuit TSA lui-même sur l'unité de conversion d'information d'établissement de canal 43 à l'instant dudémarrage de l'appareil. Lorsque l'initialisation mentionnée ci-avant est requise, I'unité de génération de mode d'initialisation 82 envoie un signal de commutateur sur le sélecteur (SEL) 81 représenté sur la figure 28 afin de réaliser une commutation depuis les lignes normales (DTIN à START) jusqu'aux lignes (DTIN', TSACLK', TSACLKEN', CELL' et START') à l'instant de l'initialisation de telle sorte que le signal en provenance de l'unité de génération de mode d'initialisation 82 soit entré sur l'unité de conversion d'information d'établissement de canal 44. Lorsque le circuit TSA démarre lentement à l'instant du démarrage de l'appareil pris dans sa globalité, l'émission en sortie de données non nécessaires est terminée depuis le circuit TSA avant la fin du démarrage. Ces données non nécessaires peuvent empêcher la stabilisation rapide de l'appareil pris dans sa globalité. Par conséquent, le circuit TSA lui-même est initialisé de manière à réaliser un démarrage rapide du circuit TSA. Ceci est réalisé au moyen de la commande d'initialisation (DTIN') mentionnée ci-avant. A ce niveau, aucun établissement de canal n'a été réalisé de telle sorte qu'il est nécessaire de générer un mode initialisation approprié dans le circuit TSA, lequel mode n'entre pas en contradiction avec la condition à satisfaire lorsque des canaux ne sont pas encore établis. En tant qu'exemples préférables, la commande d'initialisation peut être (i) une commande pour faire en sorte que le signal auxiliaire (UNEQ) soit émis en sortie depuis le circuit TSA, lequel signal auxiliaire UNEQ indique qu'un canal constituant les données de transmission entrantes n'est pas en utilisation ou (ii) une commande pour faire en sorte que le signal auxiliaire (DATA THROUGH) soit émis en sortie depuis le circuit TSA, lequel signal auxiliaire DATA THROUGH indique que les données de transmission entrantes doivent être passées au travers du circuit TSA telles quelles. La commande d'initialisation mentionnée ci-avant est émise en sortie depuis l'unité de génération de mode d'initialisation 82 après par exemple une remise à l'état initial de mise en route. Par conséquent, à l'instant de l'initialisation du circuit TSA, il est possible d'empêcher des établissements de canal indéfinis dus aux données non nécessaires mentionnées ci-avant et de démarrer un service immédiatement après l'initialisation. Sur la figure 29, la mémoire de commande d'adresse 43 présente une configuration en deux plans qui est constituée par un premier plan de mémoire 43-1 et par un second plan de mémoire 43-2. Ici, l'opération pour écrire l'adresse d'établissement de canal A dans la mémoire de commande d'adresse 43 et l'opération pour lire l'adresse d'établissement de canal écrite A à partir de la mémoire de commande d'adresse 43 sont réalisées en alternance au niveau du premier plan de mémoire 43-1 et au niveau du second plan de mémoire 43-2. C'est- à-dire que lorsque le premier plan de mémoire 43-1 est en train de fonctionner en tant que plan de lecture, le second plan de mémoire 43- 2 est en train de fonctionner en tant que plan d'écriture tandis qu'à l'opposé, lorsque le premier plan de mémoire est en train de fonctionner en tant que plan d'écriture, le second plan de mémoire est en train de fonctionner en tant que plan de lecture. Si un certain type de défaillance se produit au niveau d'un étage avant la mémoire de commande d'adresse 43, la défaillance conduira au fait que des données encore erronées seront sur-écrites pendant l'opération de lecture de données (adresse d'établissement de canal A) à partir de la mémoire de commande d'adresse 43 (ici, une configuration à un seul plan est considérée). Si c'est le cas, naturellement un établissement de canal erroné sera réalisé, ce qui conduira à son tour à un fonctionnement erroné du système. Par conséquent, la mémoire de commande d'adresse 43 est utilisée de manière à isoler complètement le plan de lecture de données du plan d'écriture de données de telle sorte qu'un établissement de canal pendant un service n'ait pas un effet direct sur les lignes de travail même si une telle défaillance survient. Sur la figure 29, lorsqu'une adresse d'établissement de canal A est en train d'être finie d'être écrite dans un plan de mémoire pris parmi le premier plan de mémoire 43-1 et le second plan de mémoire 43-2, un moyen de copie 90 qui coopère avec la mémoire de commande d'adresse 43 copie l'adresse d'établissement de canal écrite A dans l'autre plan de mémoire pris parmi le premier plan de mémoire 43-1 et le second plan de mémoire 43-2. En outre, lorsqu'une nouvelle adresse d'établissement de canal A est produite, I'opération mentionnée ci-avant pour écrire l'adresse dans l'autre plan est réalisée seulement pour la partie modifiée en relation avec l'adresse d'établissement de canal immédiatement précédente A. A l'instant de l'établissement de canal suivant, c'est-à-dire lorsqu'une nouvelle adresse d'établissement de canal A est produite, puisque la mémoire doit subir une réécriture seulement pour la partie modifiée entre les nouvelle et ancienne adresses d'établissement de canal A, le temps d'établissement de canal peut être fortement raccourci. Le moyen de copie 90 est réalisé au moyen d'un sélecteur (SEL) 91 et d'une boucle de retour 92. La boucle de retour 92 sert à retourner des données (adresse d'établissement de canal A) qui ont fini d'être écrites dans le plan de mémoire (par exemple 43-1) jusqu'au sélecteur 91. Le sélecteur 91 écrit les données retournées mentionnées ci- avant sur le plan de mémoire (par exemple 43-2) autre que le plan de mémoire pour lequel l'écriture est terminée et finit la copie de ces mêmes données. Sur la figure 28, une unité de maintien d'information d'établissement 95 est prévue pour stocker l'information d'établissement de canal C qui est appliquée depuis l'extérieur tel que depuis l'interface de microcalculateur 57 et pour appliquer l'information stockée sur l'unité de conversion d'information d'établissement de canal 44. Sur les figures 28 et 29, sont prévues une unité de génération de parité 101 pour additionner un bit de parité à l'adresse d'établissement de canal A en provenance de l'unité de conversion d'information d'établissement de canal 44 et une unité de détection de parité 102 pour lire, à partir de la mémoire de commande d'adresse 43, I'adresse d'établissement de canal A à laquelle le bit de parité a été additionné par l'intermédiaire de l'unité de génération de parité 101 et qui a été écrite dans la mémoire de commande d'adresse 43 et pour vérifier la parité afférente. En utilisant ce bit de parité, il devient possible d'augmenter la qualité des données de l'information d'établissement de canal (adresse d'établissement de canal A) et de maintenir un établissement de canal hautement fiable. En outre, une unité de protection vis-à-vis des erreurs 103 et une unité de détection d'erreur 104 sont prévues pour traiter de manière efficace les résultats du contrôle de parité. Sur la figure 28, une unité de conversion inverse d'information d'établissement de canal 111 qui fonctionne à l'inverse de l'unité de conversion d'information d'établissement de canal 44 pour surveiller si l'information d'établissement de canal C produite depuis un microcalculateur externe (non représenté) connecté par l'intermédiaire de l'interface de microcalculateur 57 a été convertie de façon correcte selon l'adresse d'établissement de canal A au niveau de l'unité de conversion d'information d'établissement de canal 44 et a été écrite correctement dans la mémoire de commande d'adresse 43 est prévue. L'unité de conversion inverse 111 applique en retour l'adresse d'établissement de canal A écrite dans la mémoire de commande d'adresse 43 sur l'unité de conversion inverse d'information d'établissement de canal 111 et reproduit l'information d'établissement de canal originale C'. En outre, elle transfère cette information au microcalculateur mentionné ci-avant. Le microcalculateur confirme si l'information d'établissement de canal retournée C' correspond à I'information d'établissement de canal originale envoyée C. L'unité de conversion inverse de données (CNVDT) 112 correspond à l'unité de conversion de données (CNVDT) 55. Sur la figure 28, I'entrée de données de signal principales est tout d'abord reçue par l'unité de conversion série/parallèle (S/P) 121. Cette unité de conversion S/P 121 convertit les 32 données d'entrée parallèles (voir "32" sur la figure 4) selon 64 données parallèles pour une correspondance avec la dimension de la mémoire de commande d'adresse 43. Sur la figure 29, une unité de conversion parallèle/série (P/S) 122 est placée au niveau de l'étage final des données de signal principales. Cette unité de conversion P/S 122 convertit les données de signal principales (STS-12), qui sont émises en sortie à partir de 64 groupes de panneaux 50 dont chacun extrait l'une quelconque des données STS-12 à partir des données STS-768, selon des données série. Les figures 30 et 31 sont des première et seconde parties d'une vue schématique de la mémoire de commande d'adresse, de la mémoire de données et du sélecteur de la figure 29. Les figures 32 à 35 sont des première à quatrième parties d'une vue d'un exemple détaillé de l'intérieur de la mémoire de données des figures 30 et 31. Par report à la figure 30, les données de transmission sont écrites séquentiellement dans les mémoires de données 51 et 52 et les données de transmission écrites dans les mémoires de données sont lues de façon aléatoire et ainsi, la commutation temporelle est réalisée. Les données de transmission qui sont transférées par l'intermédiaire du commutateur de temps sont appliquées sur le sélecteur (64:1) 53 afin de réaliser la commutation d'espace. Le commutateur de temps est commandé par le sous- programme de commande de commutateur de temps (CONT T-SW) tandis que le commutateur d'espace est commandé par le sous- programme de commande de commutateur d'espace (CONT S-SW). La commande est réalisée sur la base de l'information d'adresse d'établissement de canal A et de l'information d'établissement de canal C qui sont écrites dans la RAM qui forme la mémoire de commande d'adresse 43. Les figures 36 et 37 sont des première et seconde parties d'une vue d'un exemple du fonctionnement de l'unité de conversion de données représentée sur la figure 28. Comme expliqué par report à la figure 28, l'unité de conversion de données (CNVDT) 55 convertit l'information d'établissement de canal C qui est appliquée depuis l'extérieur selon l'adresse d'établissement de canal A et envoie l'adresse sur la mémoire de commande d'adresse 43. Le code d'établissement de cellule ATM de la figure 36 correspond à l'information d'établissement de canal mentionnée ci-avant C (par exemple, la commande pour insérer les données de transmission entrantes du CH12 dans le CH39 afin de constituer les données de transmission sortantes), le code de cellule de mémoire de commande d'adresse de la figure 37 correspond à l'adresse d'établissement de canal mentionnée ci- avant A, l'information de commande de commutateur de temps (CONT T-SW) représentée sur la figure 31 est constituée au moyen du numéro de fenêtre temporelle de la mémoire de données de la figure 37 et l'information de commande de commutateur d'espace représentée sur la figure 31 est constituée au moyen du numéro de commutateur d'espace de la figure 37. Il est à noter que, comme représenté au niveau des parties inférieures des figures 36 et 37, I'information UNEQ ou P-AIS est transférée telle quelle sans conversion sur le côté de mémoire de commande d'adresse (ACM). Les figures 38 à 45 sont des première à huitième parties d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 28. Comme expliqué par report à la figure 28, l'unité de conversion d'adresse (CNVAD) 56 convertit l'information d'établissement de canal C qui est appliquée depuis l'extérieur selon l'adresse d'accès V de la mémoire de commande d'adresse 43. L'opération d'écriture dans la mémoire de commande d'adresse 43 est commandée au moyen de l'adresse d'accès B. Dans cette adresse B, "ACMGPEN" représenté sur la figure 28 est représenté en tant que "numéro de sélection" sur les figures 38 à 45 tandis que "ADDOUT" représenté sur la figure 28 est représenté en tant que "'adresse" sur les figures 38 à 45. Le "numéro de sélection" indique l'un des 64 panneaux 50 représentés sur la figure 29. L'établissement de cellule ATM des figures 38 à 45 est représenté par le numéro de canal contenu dans l'information d'établissement de canal C, lequel numéro de canal désigne le canal à insérer dans les données de transmission sortantes. Il est à noter que l'information C est constituée au moyen du format de la cellule ATM. La série d'information depuis la 0-ième cellule jusqu'à la 31-ième cellule (les cellules [6] à [29] au niveau de la partie intermédiaire étant omises) est produite cycliquement. Si l'on procède à l'explication du fonctionnement du module TSA 15 représenté sur la figure 4 brièvement sur la base de l'exemple spécifique présenté ci-avant, les données de signal principales sont écrites séquentiellement dans l'unité TSW 41 (la mémoire de données est d'une configuration à deux plans constituée par un plan d'écriture et par un plan de lecture). Les données sont lues séquentiellement à partir de la mémoire de commande d'adresse 43 dans laquelle le code de cellule de mémoire de commande d'adresse représenté sur les figures 36 et 37 (le numéro de fenêtre temporelle de mémoire de données et le numéro de commutateur d'espace) est écrit. Les fenêtres temporelles (direction latérale) pour les unités STS-12 sont interchangées au moyen de la mémoire de données 45 et la sélection suivant la direction verticale entre les STS-12 (parmi 64 groupes) est réalisée au moyen du commutateur d'espace 42. 64 groupes sont utilisés pour réaliser cela pour le STS-768. L traitement TSA est réalisé pour chaque bit des données de signal principales (CH) au moyen de ce jeu de 64 groupes. L'observation du module de fonction TSA 25 de la configuration de la figure 12 et de la figure 22 montre ce qui suit. Les figures 46 et 47 sont des première et seconde parties d'une vue d'un exemple spécifique d'un module de fonction TSA (26) du type représenté sur la figure 22. La plus grande partie de ces figures 46 et 47 est la même que dans le cas des figures 28 et 29. La différence réside dans le fait que, tout d'abord, sur la figure 46, les signaux de sélection de canal CHSEL1 et 2 représentés au niveau de la partie gauche inférieure sont additionnés. Les signaux de sélection sont des signaux de 2 bits. Les quatre LSI numéros 1 à 4 représentés sur la figure 22 sont discriminés au moyen de ces signaux de 2 bits. C'est-à-dire que 32 des mêmes LSI (TSA768) sont divisés selon quatre groupes au moyen du signal de discrimination pour obtenir quatre groupes x huit bits et afin de réaliser TSA1536. Puis par report à la figure 47, I'unité de traitement de masque zéro 131 apparaît pour la première fois sur cette figure. Le rôle de l'unité de traitement de masque zéro 131 est comme il a été déjà expliqué en relation avec la figure 22. Les figures 48 et 49 sont des première et seconde parties d'une vue schématique d'une mémoire de commande d'adresse, d'une mémoire de données et d'un sélecteur de la figure 47; la figure 50 est une vue d'un exemple détaillé de l'intérieur de la mémoire de données de la figure 48; et la figure 51 est une vue d'un exemple détaillé de I'intérieur de la mémoire de données de la figure 49. Les figures 48 et 49 sont fondamentalement les mêmes que les figures 30 et 31. Cependant, sur les figures 48 et 49, I'unité de traitement de masque zéro 131 est additionnée. En outre, les sorties des unités de traitement de masque zéro 131 des deux systèmes sont émises en sortie par l'intermédiaire d'une opération OU. II est à noter que les figures 48 et 49 représentent le cas du LSI numéro 1 et du LSI numéro 3 de la figure 22 mais que la même chose est vraie pour le LSI numéro 2 et le LSI numéro 4. Les figures 52 à 54 sont des première à troisième parties d'une vue d'un exemple du fonctionnement de l'unité de conversion de données représentée sur la figure 46. Les figures 52 à 54 sont fondamentalement les mêmes que les figures 36 et 37 mentionnées ci-avant mais sur les figures 52 à 54, il y a une conversion selon un code de masque zéro pour les canaux CH769 à CH1536 en ce qui concerne le LSI numéro 1 et le LSI numéro 2 tandis qu'il y a une conversion selon un code de masque zéro pour les canaux CH1 à CH768 en ce qui concerne le LSI numéro 3 et le LSI numéro 4. Les figures 57 à 62 sont des première à huitième parties d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 46. Les figures 55 à 62 sont fondamentalement les mêmes que les figures 38 à 45 mentionnées ci-avant. Cependant, les figures 55 à 58, correspondent au cas dans lequel le LSI numéro 1 et le LSI numéro 3 sont valides (cependant, la description concernant les cellules [2] à [29] est omise) tandis que les figures 59 à 62 correspondent au cas dans lequel le LSI numéro 2 et le LSI numéro 4 sont valides (cependant, la description concernant les cellules [34] à [61] est omise). Si l'on explique le fonctionnement du module de fonction TSA représenté sur la figure 22 sur la base de l'exemple spécifique présenté ci-avant, les données de signal principales sont écrites séquentiellement dans l'unité TSW 41 (la mémoire de données 45 est d'une configuration à deux plans constituée par un plan d'écriture et par un plan de lecture). Les données sont lues séquentiellement à partir de la mémoire de commande d'adresse 43 dans laquelle le code de cellule de mémoire de commande d'adresse (le numéro de fenêtre temporelle de la mémoire de données et le numéro de commutateur d'espace) représenté sur les figures 52 à 54 est écrit. Les fenêtres temporelles (direction latérale) pour les unités STS-12 sont interchangées au moyen de la mémoire de données 45 et la sélection suivant la direction verticale entre les STS- 12 (64 groupes) est réalisée au moyen du commutateur d'espace 42. 64 groupes sont utilisés pour réaliser ce qui précède pour le STS-1536. Le traitement TSA pour chaque bit des données de signal principales (CH) est réalisé au moyen de quatre de ces jeux de 64 groupes. A cet instant, les quatre jeux qui réalisent le traitement TSA pour chaque bit fonctionnent différemment en fonction du signal de commande. réalise TSA 1 - 768CH -> 1 - 768CH, réalise TSA 1 - 768CH -> 769 - 1536CH, réalise TSA 769 - 1536CH -> 1 - 768CH et réalise TSA 769 - 1536CH -> 769 - 1536CH. et fonctionnent de façon complémentaire (l'un des deux établissements est toujours valide et le côté d'établissement invalide réalise un traitement de masque zéro). En obtenant le OU des données de sortie, le traitement TSA 1536*768 (1 1536CH --> 1 - 768CH) est réalisé. De la même façon, et fonctionnent de façon complémentaire. En obtenant le OU des données de sortie, le traitement TSA 1536*768 (1 - 1536CH -> 769 - 1536 CH) est réalisé. En les regroupant (en les combinant) physiquement, le traitement TSA 1536*1536 est réalisé selon des unités de bit. Pour finir, une observation du module de fonction TSA 35 de la configuration de la figure 24 et de la figure 26 démontre ce qui suit. Les figures 63 et 64 sont des première et seconde parties d'une vue d'un exemple spécifique d'un module de fonction TSA (36) du type représenté sur la figure 26. La majeure partie de ces figures 63 et 64 est la même que dans le cas des figures 28 et 29. Cependant, dans le cas des figures 63 et 64, les signaux de sélection mentionnés ci-avant CHSE1 et 2 sont additionnés, il y a 128 sorties de l'unité de conversion S/P 121 au niveau de la partie gauche supérieure de la figure 63 et le sélecteur de la figure 64 est un sélecteur 128:1. En outre, le nombre de lignes de bit est modifié comme représenté. Les figures 65 et 66 sont des première et seconde parties d'une vue schématique de la mémoire de commande d'adresse, de la mémoire de données et du sélecteur de la figure 64. La figure 67 est une vue d'un exemple détaillé de l'intérieur de la mémoire de données des figures 65 et 66. Les figures 65 à 67 sont fondamentalement les mêmes que les figures 30 et 31 qui ont été expliquées ci-avant. Les figures 68 et 69 sont des première et seconde parties d'une vue d'un exemple du fonctionnement de l'unité de conversion de données représentée sur la figure 63. Les figures 68 et 69 sont fondamentalement les mêmes que les figures 36 et 37 qui ont été expliquées ci-avant. Les figures 70 à 77 sont des première à huitième parties d'une vue d'un exemple du fonctionnement de l'unité de conversion d'adresse représentée sur la figure 63. Les figures 70 à 77 sont fondamentalement les mêmes que les figures 38 à 45 mentionnées ci-avant. Cependant, les figures 70 et 71 correspondent au cas du LSI numéro 1 (36-1) de la figure 26 qui est valide (cependant, les cellules [1] à [14] sont omises), les figures 72 et 73 correspondent au cas du LSI numéro 2 (36- 2) de la figure 26 qui est valide (cependant, les cellules [16] à [31] sont omises), les figures 74 et 75 correspondent au cas du LSI numéro 3 (36-3) de la figure 26 qui est valide (cependant, les cellules [32] à [47] sont omises) et les figures 76 et 77 correspondent au cas du LSI numéro 4 (36-4) de la figure 26 qui est valide (cependant, les cellules [48] à [63] sont omises). Si l'on explique le fonctionnement du module de fonction TSA représenté sur la figure 26 sur la base de l'exemple spécifique présenté ci-avant, les données de signal principales sont écrites séquentiellement dans le commutateur de temps 41 (la mémoire de données 45 est d'une configuration à deux plans constituée par un plan d'écriture et par un plan de lecture). Les données sont lues séquentiellement à partir de la mémoire de commande d'adresse 43 dans laquelle le code de cellule de mémoire de commande d'adresse (le numéro de fenêtre temporelle de la mémoire de données et le numéro de commutateur d'espace) comme représenté sur les figures 68 et 69 est écrit. Les fenêtres temporelles (direction latérale) pour les unités STS- 12 sont interchangées au moyen de la mémoire de données 45 et la sélection suivant la direction verticale parmi les STS- 12 (128 groupes) est réalisée au moyen du commutateur d'espace 42. 128 groupes sont utilisés pour réaliser le STS-1536 mentionné ci- avant. Le traitement TSA pour chaque bit des données de signal principales (CH) est réalisé au moyen de quatre de ces jeux de 128 groupes. A cet instant, les quatre jeux qui réalisent le traitement TSA pour chaque bit fonctionnent différemment en fonction du signal de commande. réalise le TSA 1 - 1536CH -* 1 - 384CH, réalise le TSA 1 - 1536CH -> 385 768CH, réalise le TSA 1 - 1536CH -> 769 - 1152CH et réalise le TSA 1 - 1536CH -> 1153 - 1536CH. En réalisant un regroupement (une combinaison) physique, le traitement TSA1536*1536 est réalisé selon des unités de bit. Par conséquent, il y a huit de ces configurations par canal. Pour résumer les effets avantageux de l'invention, comme expliqué ciavant, selon la présente invention, il est possible de réaliser un traitement TSA sur des données de transmission haute vitesse et de volume important tel qu'à 40 gigabits par seconde ou 80 gigabits par seconde etc... au moyen d'une architecture simple sans augmenter la dimension du circuit et au moyen d'une combinaison de LSI présentant la même configuration. Par conséquent, il est également possible de réduire la consommation d'énergie du circuit. REVENDICATIONS 1. Circuit d'assignation de fenêtres temporelles caractérisé en ce qu'il comprend: un port d'entrée (11) qui reçoit en tant qu'entrée des données de transmission entrantes de côté supérieur en provenance d'un réseau en anneau super-haute vitesse (RN) et des données de transmission entrantes de côté inférieur en provenance d'un réseau en anneau haute vitesse (rn); un port de sortie (12) depuis lequel les données de transmission sortantes de côté supérieur sont émises en sortie sur le réseau en anneau super-haute vitesse (RN) et les données de transmission sortantes de côté inférieur sont émises en sortie sur le réseau en anneau haute vitesse (rn); et un bloc de fonction d'assignation de fenêtres temporelles (TSA) qui comporte un commutateur de temps (41) et un commutateur d'espace (42) et qui applique lesdites données de transmission sortantes obtenues en interchangeant des canaux pour lesdites données de transmission entrantes en provenance dudit port d'entrée (11) selon des unités de bit sur ledit port de sortie (12). 2. Circuit d'assignation de fenêtres temporelles selon la revendication 1, caractérisé en ce que: ledit port d'entrée (11) reçoit en tant qu'entrée lesdites données de transmission entrantes de côté supérieur et lesdites données de transmission entrantes de côté inférieur en tant que nombre prédéterminé de groupes de données de niveau multiplex dont chacun est constitué par une pluralité de canaux de la même configuration à N bits (N est un nombre entier positif) de niveau formaté multiplex; lesdites données de transmission sortantes de côté supérieur et lesdites données de transmission sortantes de côté inférieur sont émises en sortie depuis ledit port de sortie (12) en tant que nombre prédéterminé mentionné ci-avant de groupes de données de niveau multiplex dont chacun est constitué par une pluralité de canaux de la même configuration à N bits de niveau formaté multiplex; et ledit bloc de fonction d'assignation de fenêtres temporelles (TSA) est constitué par un nombre N de modules de fonction d'assignation de fenêtres temporelles présentant la même configuration les uns que les autres et le nombre N de modules de fonction d'assignation de fenêtres temporelles sont alloués de manière à réaliser un traitement selon des unités de bit sur les N bits formant chaque canal du groupe de données de niveau multiplex à partir du bit de poids le plus fort jusqu'au bit de poids le plus faible. 3. Circuit d'assignation de fenêtres temporelles selon la revendication 1, caractérisé en ce que ledit bloc de fonction d'assignation de fenêtres temporelles (TSA) est constitué par un bloc de fonction d'assignation de fenêtres temporelles de côté de travail (WORK) pour traiter seulement les données de transmission entrantes de côté supérieur de côté de travail et les données de transmission entrantes de côté inférieur de côté de travail ainsi que les données de transmission sortantes de côté supérieur de côté de travail et les données de transmission sortantes de côté inférieur de côté de travail et par un bloc de fonction d'assignation de fenêtres temporelles de côté de protection (PCTC) pour traiter seulement les données de transmission entrantes de côté supérieur de côté de protection et les données de transmission entrantes de côté inférieur de côté de protection ainsi que les données de transmission sortantes de côté supérieur de côté de protection et les données de transmission sortantes de côté inférieur de côté de protection. 4. Circuit d'assignation de fenêtres temporelles selon la revendication 1, caractérisé en ce que ledit bloc de fonction d'assignation de fenêtres temporelles (TSA) est un bloc de fonction d'assignation de fenêtres temporelles de côté de travail/côté de protection qui traite les données de transmission entrantes de côté supérieur et les données de transmission entrantes de côté inférieur à la fois du côté de travail et du côté de protection toutes ensemble et qui émet en sortie les données de transmission sortantes de côté supérieur et les données de transmission sortantes de côté inférieur à la fois du côté de travail et du côté de protection toutes ensemble. 5. Circuit d'assignation de fenêtres temporelles selon la revendication 4, caractérisé en ce que: le port d'entrée (11) reçoit en tant qu'entrée les données de transmission entrantes de côté supérieur et les données de transmission entrantes de côté inférieur à la fois du côté de travail et du côté de protection en tant que nombre prédéterminé de groupes de données de niveau multiplex dont chacun est constitué par une pluralité de canaux de la même configuration à N bits (N est un nombre entier positif) de niveau formaté multiplex; les données de transmission sortantes de côté supérieur et les données de transmission sortantes de côté inférieur à la fois du côté de travail et du côté de protection sont émises en sortie depuis le port de sortie (12) en tant que nombre prédéterminé mentionné ci-avant de groupes de données de niveau multiplex dont chacun est constitué par une pluralité de canaux de la même configuration à N bits de niveau formaté multiplex; et le bloc de fonction d'assignation de fenêtres temporelles (TSA) est constitué par N modules de fonction d'assignation de fenêtres temporelles présentant la même configuration les uns que les autres et les N modules de fonction d'assignation de fenêtres temporelles sont alloués de manière à réaliser un traitement, selon des unités de bit, sur le nombre N de bits formant chaque canal du groupe de données de niveau multiplex, depuis le bit de poids le plus fort jusqu'au bit de poids le plus faible. 6. Circuit d'assignation de fenêtres temporelles selon la revendication 5, caractérisé en ce que: chacun du nombre N mentionné ci-avant de modules de fonction d'assignation de fenêtres temporelles est constitué par des premier et second sous-modules de fonction d'assignation de fenêtres temporelles (26-1, 26-2) et par des troisième et quatrième sous- modules de fonctions d'assignation de fenêtres temporelles (26-3, 26- 4) présentant la même configuration que le module de fonction d'assignation de fenêtres temporelles; lesdits premier et second sousmodules de fonction d'assignation de fenêtres temporelles (26-1, 26-2) reçoivent en commun en tant qu'entrée le groupe de canaux de première moitié (1 - 768CH) correspondant à la première moitié des canaux (1 1536CH) formant les données de transmission entrantes de côté supérieur et les données de transmission entrantes de côté inférieur à la fois du côté de travail et du côté de protection; lesdits troisième et quatrième sous-modules de fonction d'assignation de fenêtres temporelles (26-3, 26-4) reçoivent en tant qu'entrée le groupe de canaux de seconde moitié (769 - 1536CH) correspondant à la seconde moitié des canaux (1 - 1536CH) formant les données de transmission entrantes de côté supérieur et les données de transmission entrantes de côté inférieur à la fois du côté de travail et du côté de protection; ledit second sous-module de fonction d'assignation de fenêtres temporelles (26-2) réalise un traitement pour interchanger de quelconques canaux du groupe de canaux de première moitié (1 - 768CH) avec de quelconques canaux du groupe de canaux de seconde moitié (769 - 1536CH); et ledit troisième sous-module de fonction d'assignation de fenêtres temporelles (26-3) réalise un traitement pour interchanger de quelconques canaux du groupe de canaux de seconde moitié (769 - 1536CH) avec de quelconques canaux du groupe de canaux de première moitié (1 - 768CH). 7. Circuit d'assignation de fenêtres temporelles selon la revendication 6, caractérisé en ce que: lesdits premier et second sous-modules de fonction d'assignation de fenêtres temporelles (26-1, 26-2) sont munis d'une première unité de traitement de masque zéro qui invalide les données du groupe de canaux de première moitié (1 - 768CH) lorsqu'il y a de quelconques canaux du groupe de canaux de première moitié, dans les premier et second sous-modules de fonction d'assignation de fenêtres temporelles (26-1, 26-2), à interchanger avec des canaux en provenance du côté des troisième et quatrième sous-modules de fonction d'assignation de fenêtres temporelles (26-3, 26-4); lesdits troisième et quatrième sous-modules de fonction d'assignation de fenêtres temporelles (26-3, 26-4) sont munis d'une seconde unité de traitement de masque zéro qui invalide les données du groupe de canaux de seconde moitié (769 - 1536CH) lorsqu'il y a de quelconques canaux du groupe de canaux de seconde moitié, dans les troisième et quatrième sous-modules de fonction d'assignation de fenêtres temporelles (26-3, 26-4), à interchanger avec des canaux en provenance du côté des premier et second sous-modules de fonction d'assignation de fenêtres temporelles (26-1, 26-2). 8. Circuit d'assignation de fenêtres temporelles selon la revendication 7, caractérisé en ce que sont en outre prévues une première unité de combinaison (27) qui combine les sorties des premier et troisième sousmodules d'assignation de fenêtres temporelles (26-1, 26-3) et une seconde unité de combinaison (28) qui combine les sorties des second et quatrième sous-modules d'assignation de fenêtres temporelles (26-2, 26-4). 9. Circuit d'assignation de fenêtres temporelles selon la revendication 5, caractérisé en ce que: chacun du nombre N de modules de fonction d'assignation de fenêtres temporelles (TSA) est constitué par un nombre M de sous- modules de fonction d'assignation de fenêtres temporelles de la même configuration que celle du module de fonction d'assignation de fenêtres temporelles; et le nombre M de sous-modules de fonction d'assignation de fenêtres temporelles reçoivent en commun en tant qu'entrées tous les canaux formant les données de transmission entrantes de côté supérieur et les données de transmission entrantes de côté inférieur de à la fois le côté de travail et le côté de protection tandis que les données de premier canal à M-ième canal divisés obtenues en divisant les canaux de façon égale par M sont traitées au moyen de sous- modules respectifs. 10. Circuit d'assignation de fenêtres temporelles selon la revendication 9, caractérisé en outre en ce qu'est prévue une unité de combinaison (37) pour combiner les sorties en provenance du nombre M de sous-modules de fonction d'assignation de fenêtres temporelles. 11. Circuit d'assignation de fenêtres temporelles selon la revendication 2, caractérisé en ce qu'il comprend en outre: un commutateur de temps (41) qui est muni d'une mémoire de données de transmission (45) pour écrire les données de transmission entrantes séquentiellement et qui réalise une commutation dans le domaine temporel concernant les données de transmission entrantes; un commutateur d'espace (42) qui réalise une commutation dans le domaine spatial concernant la sortie en provenance du commutateur de temps (41); une mémoire de commande d'adresse (43) qui émet en sortie une adresse d'établissement de canal pour commander le commutateur de temps (41) et le commutateur d'espace (42); et une unité de conversion d'information d'établissement de canal (45) qui convertit une information d'établissement de canal qui est appliquée depuis l'extérieur selon l'adresse d'établissement de canal et I'adresse d'accès de la mémoire de commande d'adresse (43). 12. Circuit d'assignation de fenêtres temporelles selon la revendication 11, caractérisé en ce que la mémoire de données de transmission (45) est constituée par une mémoire vive et les données de transmission entrantes sont écrites dans la mémoire vive et sont lues à partir de la mémoire vive sur la base de l'adresse d'établissement de canal. 13. Circuit d'assignation de fenêtres temporelles selon la revendication 11, caractérisé en ce que les données de transmission sont émises en sortie depuis le commutateur de temps (41) et le commutateur d'espace (42) sélectionne un canal à partir de cette sortie conformément à l'adresse d'établissement de canal. 14. Circuit d'assignation de fenêtres temporelles selon la revendication 11, caractérisé en ce que: la mémoire de commande d'adresse (43) est constituée par une mémoire vive; et une adresse d'établissement de canal provenant de l'unité de conversion d'information d'établissement de canal (44), pour écrire les données de transmission entrantes dans la mémoire de données de transmission (45) et pour lire ces mêmes données à partir de la mémoire de données de transmission et pour sélectionner un canal à partir de la sortie en provenance du commutateur de temps (41) pour le commutateur d'espace (42), est écrite de façon aléatoire dans la mémoire de commande d'adresse (43) en utilisant l'adresse d'accès de la mémoire de commande d'adresse appliquée depuis l'unité de conversion d'information d'établissement de canal (44) et est lue en série à partir à la fois du commutateur de temps (41) et du commutateur d'espace (42).