FR 2783941 A1 20000331 FR 9812200 A 19980930 CIRCUIT DE RÉGULATION D'UNE TENSION DE SORTIE D'UN DISPOSITIF A POMPE DE CHARGES POSITIVES La présente invention concerne un circuit de régulation d'une tension de sortie d'un dispositif à pompe de charges positives. Ce circuit de régulation s'applique notamment aux circuits intégrés en technologie MOS ou CMOS, fonctionnant à basse tension d'alimentation. En particulier, il s'applique aux circuits intégrés réalisés en technologie HCMOS7 (0.25 microns) adaptés à fonctionner sous une tension d'alimentation de 2.5 volts (à 10%), et que l'on cherche à faire fonctionner à plus basse tension, proche de 1 volt, dans certaines applications visant les basses consommations ou les circuits DRAM. Pour ces applications, on cherche plus particulièrement à diminuer le courant de fuite de transistors MOS de type P. Dans les mémoires DRAM, il est par exemple intéressant de diminuer les courants de fuite des cellules, afin d'augmenter leur temps de rétention. Il est aussi intéressant de diminuer la consommation des circuits intégrés en mode de veille, notamment pour les systèmes portables ou embarqués. Selon l'invention, on prévoit un circuit de régulation de la tension de sortie d'un générateur à pompe de charges positives, pour fournir une tension de sortie supérieure à la tension d'alimentation VDD du circuit intégré. En appliquant cette tension comme tension de polarisation de caissons des transistors MOS de type P du circuit intégré, l'effet technique obtenu est un renforcement du blocage des transistors P. Cela permet de limiter ou supprimer les fuites de courant dues à ces transistors. De préférence, pour obtenir les meilleurs résultats en terme de limitation des fuites de courant en mode opérationnel et en mode de veille, le dispositif de régulation selon l'invention est tel qu'il permet de contrôler la tension de sortie en fonction des signaux de commande, pour qu'en mode de fonctionnement opérationnel du circuit intégré, la tension régulée en sortie soit supérieure d'un seuil de transistor MOS à la tension d'alimentation du circuit, c'est à dire égale à VDD+VT, et pour qu'en mode de veille du circuit intégré, la tension régulée en sortie soit supérieure de l'ordre de deux seuils de transistor MOS à la tension d'alimentation du circuit, c'est à dire égale à VDD+2.VT. Selon l'invention, le dispositif de régulation comprend des moyens pour passer en sortie d'un niveau de tension régulé à l'autre le plus rapidement possible. En option, on prévoit que l'on puisse imposer comme niveau de tension en sortie, le niveau VDD de la tension d'alimentation, au moyen d'une commande externe. En effet, à basse ou très basse tension d'alimentation VDD et avec un niveau de tension de sortie égal à VDD+VT appliqué comme tension de polarisation de caisson des transistors MOS de type P en mode opérationnel, il est possible en pratique que le niveau VDD+VT ne permette pas de respecter la vitesse d'exécution dans le circuit intégré. La fonctionnalité du circuit intégré ne serait alors plus garantie. La commande externe prévue selon l'invention permet alors d'imposer le niveau normal VDD de la tension d'alimentation comme tension de polarisation des caissons, ce qui permet au circuit de fonctionner normalement, mais en consommant plus de courant (dégradation de la spécification en courant). L'invention concerne donc un circuit de régulation d'une tension de sortie d'un dispositif de génération de tension à pompe de charges positives d'un circuit intégré, comprenant un circuit de comparaison recevant en entrée une tension de référence et délivrant en sortie un signal de validation vers ledit dispositif de génération, caractérisé en ce que ce circuit comprend en outre un premier circuit de commutation commandé par un premier signal de commande pour appliquer comme tension de référence un premier niveau de tension en mode opérationnel du circuit intégré ou un deuxième niveau de tension en mode de veille du circuit intégré. D'autres caractéristiques et avantages de l'invention sont détaillés dans la description suivante faite à titre indicatif et nullement limitatif et en référence aux dessins annexés, dans lesquels: - les figures 1 et la représentent un schéma-bloc général d'un circuit de régulation selon l'invention; - la figure 2 est un diagramme temporel des signaux mis en oeuvre dans le circuit de la figure 1; - les figures 3 et 4 représentent un exemple de réalisation et un perfectionnement d'un circuit de commutation utilisé dans le circuit de régulation selon l'invention; - les figures 5 et 6 représentent un exemple de réalisation et un perfectionnement d'un circuit de commutation utilisé dans le circuit de régulation selon l'invention et - la figure 7 représente un exemple d'application du circuit de régulation selon l'invention dans un circuit intégré. Dans la suite, tous les transistors auxquels il est fait référence sont des transistors MOS. La figure 1 représente un circuit de régulation d'une tension de sortie VPOL d'un dispositif de génération de tension 1. Ce dispositif de génération de tension comprend un oscillateur OSC associé à une pompe de charges positives Pump, pour fournir une tension de sortie VPOL supérieure à la tension d'alimentation VDD du circuit intégré. De tels éléments de circuit sont bien connus de l'homme du métier. Le circuit de régulation comprend un comparateur COMP, pour comparer la tension de sortie VPOL à une tension de référence Vref. Ce comparateur fournit en sortie un signal de validation Outc, appliqué sur l'oscillateur OSC du dispositif de génération de tension. Selon l'invention, le circuit de régulation comprend un premier circuit de commutation Coml, pour appliquer comme tension de référence, un premier niveau de tension Vl en mode opérationnel ou un deuxième niveau de tension V2 en mode de veille. Ce circuit de commutation est commandé par un premier signal de commande Sleep, qui est le signal de mise en veille du circuit integré, généré en interne par un circuit de contrôle du circuit intégré. Par convention, ce signal de mise en veille est actif à 1. Ainsi, et comme représenté sur la figure 2, quand ce signal de mise en veille est inactif (Sleep à "0"), ce qui signifie que le circuit intégré est en mode opérationnel, c'est à dire qu'il exécute des instructions, le niveau de tension appliqué comme tension de référence est le premier niveau V1. La tension de sortie VPOL, en sortie du dispositif de génération de tension, est amenée et maintenue à ce niveau V1 par le circuit de régulation. En mode de veille (Sleep à "1"), c'est le deuxième niveau V2 qui est appliqué comme tension de référence. La tension de sortie VPOL, en sortie du dispositif de génération de tension, est amenée et maintenue à ce niveau V2. Dans une application de cette tension de sortie VPOL comme tension de polarisation de caissons de transistors MOS de type P, on choisit le premier niveau Vi égal à VDD+VT, O VT est la tension de seuil d'un transistor et le deuxième niveau V2 égal à VDD+2.VT. De cette façon, en opérationnel, on limite les courants de fuite dans les transistors de type P tout en leur permettant de fonctionner à une vitesse suffisante. On assure ainsi la fonctionnalité du circuit intégré. En mode de veille, on renforce le blocage de ces transistors, pour limiter encore, voire pour supprimer ces courants de fuite. Selon l'invention, pour favoriser la décroissance de niveau de la tension de sortie VPOL depuis V2, et pour effectuer cette commutation le plus rapidement possible, avec le moins de pertes d'énergie, le circuit de régulation selon l'invention comprend en outre un deuxième circuit de commutation ComV et un transistor de décharge Tpl. Le deuxième circuit de commutation ComV est connecté entre la tension de sortie VPOL et la masse. Il est commandé par le premier signal de commande Sleep au travers d'un circuit logique 2 pour favoriser la décroissance du niveau de la tension de sortie VPOL. Ce circuit de commutation permet d'assurer le passage rapide d'un niveau de sortie à l'autre. En effet, dans l'exemple de l'application du circuit de régulation selon l'invention à la polarisation de caissons de transistors de type P, le deuxième niveau V2 en mode de veille est supérieur au premier niveau Vi en mode opérationnel. Dans cet exemple d'application, il est utile de faire baisser rapidement la tension de sortie depuis le niveau supérieur V2, en dessous du niveau V1 pour permettre la réactivation de l'oscillateur et de la pompe de charges. Ceci permet d'obtenir très rapidement le premier niveau V1 en sortie VPOL, et cela, avec le moins de pertes d'énergie possible. La figure 2 permet de bien comprendre le fonctionnement du circuit. Le signal de comparaison Outc en sortie du comparateur déclenche l'oscillateur à chaque fois que la tension de sortie est en dessous du niveau de la tension de référence Vref à atteindre. Dans l'exemple, et par convention, ce signal Outc passe de "t0" à "1" si la tension VPOL passe en dessous de la tension de référence. Le niveau "1" déclenche l'oscillateur, et donc la pompe de charges positives. Dès que cette tension repasse au-dessus de la tension de référence, le signal Outc repasse de "1" à "0". Il reste à "O" tant que cette dernière inégalité reste vérifiée. Comme on peut le voir sur la figure 2, si la tension de référence Vref est au niveau V1, correspondant au mode opérationnel (Sleep="0"), le signal Outc redéclenche régulièrement l'oscillateur, pour maintenir la condition VPoL>Vref. Si on passe en mode de veille, la tension de référence passe au niveau V2 supérieur au niveau V1. Le signal Outc va redéclencher l'oscillateur jusqu'à obtenir, puis maintenir en sortie une tension VPOL supérieure à ce niveau V2. Si ensuite on revient en mode opérationnel, il faut repasser à une tension inférieure (Vl). Sans le transistor de décharge Tpl selon l'invention, cela prendrait beaucoup de temps. Le transistor de décharge Tpl permet de décharger très vite la ligne de sortie (VPOL) à un niveau inférieur au niveau V1 à atteindre. Ensuite, l'oscillateur et la pompe de charges sont redéclenchés régulièrement par le signal Outc, comme vu précédemment. Pour obtenir ce fonctionnement, le circuit logique 2 comprend une bascule D, référencée 3 sur la figure 1. Son entrée D est mise à la masse. Son entrée horloge CK reçoit le premier signal de commande Sleep. Elle fournit en sortie Q, un deuxième signal de commande SWP. Un inverseur 4 permet d'appliquer l'inverse /SWP de ce deuxième signal de commande sur une entrée d'une porte ET 5, recevant sur une autre entrée, le signal Outc de comparaison. Ce circuit logique 2 permet de former le deuxième signal de commande SWP à partir des signaux Outc et Sleep, pour forcer une transition basse "1" vers "0" de ce signal SWP, sur le front descendant du premier signal de commande et pour forcer une transition haute de ce signal SWP, sur la transition suivante "0" vers "1" du signal de comparaison Outc. Le fonctionnement obtenu est le suivant: quand le mode opérationnel redevient actif (transition descendante du signal Sleep, Vl appliqué comme tension de référence Vref), le signal SWP commande la décharge de la ligne de sortie POL. Quand la tension de sortie VPOL sur cette ligne POL atteint un niveau inférieur au premier niveau de tension V1, ce qui est matérialisé par la transition "0" vers "1" du signal de comparaison Outc, le signal SWP est désactivé, ce qui stoppe la décharge. Avec les conventions retenues, le transistor de décharge Tpl est dans l'exemple un transistor de type P. Il est connecté entre la tension de sortie VPOL et un niveau de tension inférieur au premier niveau de tension V1. Dans l'exemple et de préférence, il est connecté entre la tension de sortie VPOL et la tension d'alimentation VDD du circuit intégré. En ne déchargeant qu'à VDD, on optimise la vitesse de passage d'un niveau à l'autre, en minimisant les pertes d'énergie. Dans un mode de réalisation préféré, le circuit de régulation comprend en outre une diode D1 ayant sa cathode connectée à la tension de sortie VPOL et son anode connectée à la tension d'alimentation VDD du circuit intégré. Comme représenté sur la figure 2, cela permet à la mise sous tension, quand la diode est alors polarisée en direct, de monter rapidement la ligne de sortie VPOL au niveau de la tension d'alimentation. Dans une variante de réalisation de l'invention, le circuit de régulation comprend en outre des moyens pour forcer la tension de sortie VPOL au niveau de la tension d'alimentation VDD, sur activation d'un signal de commande externe POLVDD. Dans un exemple de réalisation représenté sur la figure la, ces moyens comprennent un circuit de commutation Com2 qui permet d'imposer comme tension de référence Vref, la tension d'alimentation VDD. Ces moyens comprennent en outre une porte logique 6, de type OU dans l'exemple, recevant en entrée le signal de commande externe POLVDD et le premier signal de commande Sleep, la sortie de cette porte étant appliquée sur l'entrée horloge CK de la bascule 3 du circuit logique 2. Ces moyens supplémentaires permettent, par l'activation du signal de commande externe POLVDD (activation à zéro dans l'exemple), de forcer la tension de sortie VPOL au niveau de la tension d'alimentation VDD. Si en opérationnel, le circuit intégré est trop ralenti par le niveau de tension V1 appliqué comme tension de polarisation de caissons, ces moyens supplémentaires Com2, 6 permettent de forcer la tension de polarisation de caisson au niveau de tension habituellement utilisé (VDD). Dans ce cas, on perd alors le bénéfice de la réduction de la consommation de courant, mais on retrouve la fonctionnalité du circuit intégré. Ces moyens supplémentaires selon l'invention agissent donc comme une sécurité, activable par une commande externe, qui permet de garantir la fonctionnalité du circuit intégré. L'activation du signal de commande externe POLVDD entraîne la décroissance du niveau de la tension de sortie VPOL, qui peut à ce moment être aussi bien à V1 qu'à V2, vers le niveau de la tension d'alimentation VDD, comme décrit précédemment, au moyen du circuit logique 2, du circuit de commutation de tension ComV et du transistor de décharge Tpl, avec le moins de pertes d'énergie possible. La figure 3 représente un circuit de commutation de tension ComV, dans un premier exemple de réalisation en basse impédance, pour commander le transistor de décharge Tpl. Dans cet exemple, le deuxième signal de commande SWP est appliqué sur un drain d'un transistor TON toujours passant. Dans l'exemple, c'est un transistor de type N dont la grille est polarisée à VDD. Le circuit de commutation comprend un premier transistor de type P T1 et un deuxième transistor de type N T2 formant un inverseur connecté entre la tension de sortie VPOL et la masse. L'entrée El de cet inverseur est appliquée comme commande de grille du transistor de décharge Tpl. La sortie S1 de cet inverseur est appliquée comme commande de grille d'un troisième transistor de maintien de type P T3, connecté entre la tension de sortie VPOL et l'entrée El de cet inverseur. Cet inverseur reçoit sur son entrée El le deuxième signal de commande SWP, à travers le transistor TON. Quand le deuxième signal de commande SWP est activé (SWP à "0"), le transistor de décharge Tpl devient passant et fait décroître le niveau de la tension de sortie VPOL. Quand le deuxième signal de commande SWP est désactivé (SWP à "1"), c'est le transistor de maintien T3 qui est passant, ce qui permet de maintenir le niveau "1" en entrée de l'inverseur. Dans un perfectionnement représenté sur la figure 4, on prévoit deux transistors supplémentaires de type P, commandés sur leur grille par la tension d'alimentation VDD, pour limiter la tension de sortie VPOL. Un premier transistor T9 est prévu entre le transistor de maintien T3 et l'entrée El et un deuxième T10o entre les deux transistors T1 et T2 de l'inverseur. La figure 5 représente un circuit de commutation ComV utilisé dans l'invention, dans un exemple de réalisation en haute impédance, pour commander le transistor de décharge Tpl. Il comprend un premier transistor de type P T5 et un deuxième transistor de type N T6 connectés en série entre la tension de sortie VPOL et la masse et un troisième transistor de type P T7 et un deuxième transistor de type N T8 connectés en série entre la tension de sortie VPOL et la masse. Un premier point de connexion Ni entre le premier transistor T5 et le deuxième transistor T6 est connecté sur la grille du troisième transistor T7. Un deuxième point de connexion N2 entre le troisième transistor T7 et le quatrième transistor T8 est connecté sur la grille du premier transistor, et sur la grille du transistor de décharge Tpl. Le deuxième signal de commande SWP est appliqué sur la grille du transistor T6. L'inverse /SWP de ce signal est appliqué sur la grille du transistor T8. Le fonctionnement d'un tel circuit est bien connu. Tant que le signal SWP est à "1", le noeud N2 reste à VPOL, ce qui bloque le transistor de décharge Tpl. Quand le signal SWP passe à "0", le noeud N2 bascule à zéro. Le transistor Tpl devient passant et la tension de sortie VPOL descend. La figure 5 représente un perfectionnement semblable à celui vu en relation avec la figure 4. Il utilise deux transistors supplémentaires Tll et T12, de type P, commandés sur leur grille par la tension d'alimentation Vdd. Le premier T11l, est placé entre le transistor T5 et le transistor T6 et le deuxième T12, est placé entre le transistor T7 et le transistor T8. Le circuit de régulation de tension décrit dans la présente invention trouve une application particulière dans la polarisation de caissons de transistors de type P. Mais par ailleurs, dans un circuit alimenté sous très basse tension d'alimentation VDD, il peut être intéressant de commander la grille de transistors de type N à travers un inverseur alimenté par une tension supérieure à la tension d'alimentation VDD. Ceci permet d'améliorer la capacité de ces transistors à commuter une tension inférieure à leur tension de grille (VDD OU O volt). On remarquera alors que la régulation de tension à deux niveaux V1 et V2 ne gêne pas l'application de la tension de sortie pour cette autre utilisation, puisqu'il s'agit toujours de tensions (Vi et V2) supérieures à la tension d'alimentation VDD du circuit. La tension de sortie VPOL peut donc être utilisée dans le circuit intégré pour d'autres éléments que les caissons des transistors P. La figure 7 représente ainsi schématiquement un circuit intégré CI comprenant un dispositif 10 comprenant un générateur de tension à pompe de charges positives et un circuit de régulation selon l'invention. Un circuit de contrôle 11 fournit le premier signal de commande Sleep vers le circuit de régulation. La tension de sortie VPOL est dans cet exemple appliquée comme tension de polarisation de caissons de transistors de type P 12. Elle peut-être appliquée d'une manière générale à tous les transistors de type P du circuit integré, ou seulement à certains d'entre eux, par exemple aux transistors de type P des cellules DRAM dont on veut améliorer la rétention de données. Dans l'exemple, cette tension de sortie VPOL est aussi appliquée comme tension d'alimentation d'un étage à inverseur 13, pour commander la grille de transistors N 14. REVENDICATIONS 1. Circuit de régulation d'une tension de sortie (VPOL) d'un dispositif de génération de tension (1) à pompe de charges positives (Pump) d'un circuit intégré en technologie MOS, comprenant un circuit de comparaison (Comp) recevant en entrée une tension de référence (Vref) et délivrant en sortie un signal de validation (Outc) vers ledit dispositif de génération (1), caractérisé en ce que ce circuit comprend en outre un premier circuit de commutation (2) commandé par un premier signal de commande (Sleep) pour appliquer comme tension de référence (Vref) un premier niveau de tension (V1) en mode opérationnel du circuit intégré ou un deuxième niveau de tension (V2) en mode de veille du circuit intégré. 2. Circuit selon la revendication 1, caractérisé en ce que la tension de sortie (VPOL) est appliquée comme tension de polarisation de caissons de transistors MOS de type P, le premier niveau (Vl) appliqué en mode opérationnel étant supérieur d'un seuil de transistor MOS (VT) à la tension d'alimentation VDD du circuit intégré et le deuxième niveau (V2) appliqué en mode de veille étant supérieur de deux seuils de transistor MOS (VT) à cette tension d'alimentation VDD. 3. Circuit de régulation selon la revendication 2, caractérisé en ce qu'il comprend un deuxième circuit de commutation (ComV) associé à la sortie du générateur de tension (1) et commandé par le premier signal de commande au travers d'un circuit logique (4) pour commander un transistor de décharge (T1) connecté entre la tension de sortie (VPOL) du générateur de tension (1) et la tension d'alimentation VDD, pour favoriser la descente de la tension de sortie (VPOL) depuis le deuxième niveau de tension (V2), au passage du mode de veille au mode opérationnel. 4. Circuit de régulation selon la revendication 3, caractérisé en ce qu'il comprend en outre une diode (D1) entre la tension de sortie (VPOL) et la tension d'alimentation (VDD). 5. Circuit de régulation selon la revendication 3 ou 4, caractérisé en ce que le deuxième circuit de commutation (ComV) comprend un premier transistor de type P (T1) et un deuxième transistor de type N (T2) formant un inverseur connecté entre la tension de sortie (VPOL) et la masse, l'entrée (El) de cet inverseur étant appliquée comme commande de grille du transistor de décharge (Tpl) et la sortie (Sl) de cet inverseur étant appliquée comme commande de grille d'un troisième transistor de type P (T3) de maintien connecté entre la tension de sortie (VPOL) et l'entrée (El) de cet inverseur. 6. Circuit de régulation selon la revendication 3 ou 4, caractérisé en ce que le deuxième circuit de commutation (ComV) comprend un premier transistor de type P (T5) et un deuxième transistor de type N (T6) en série entre la tension de sortie (VPOL) et la masse, un troisième transistor de type P (T7) et un deuxième transistor de type N (T8) en série entre la tension de sortie (VPOL) et la masse, un premier point de connexion (Nl) entre le premier et le deuxième transistors étant connecté sur la grille du troisième transistor (T7), un deuxième point de connexion (N2) entre le troisième et le quatrième transistors étant connecté sur la grille du premier transistor, et sur la grille du transistor de décharge (Tpl). 7. Circuit de régulation selon la revendication 5 ou 6, caractérisé en ce que le circuit de commutation comprend un circuit de limitation de tension (T9, To10), commandé par la tension d'alimentation VDD. 8. Circuit de régulation selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend des moyens (POLVDD, 6) pour forcer le niveau VDD de la tension d'alimentation comme niveau de la tension de sortie (VPOL), quel que soit le niveau du premier signal de commande.