FR 2777718 A1 19991022 FR 9805062 A 19980416 A CIRCUIT ELECTRONIQUE SPECIFIQUE A SYSTEME LOGIQUE ET BOUCLE A VERROUILLAGE DE PHASE AUDIOFREQUENCE PREVOYANT UN CALCUL SYNCHRONE DE FREQUENCE La présente invention concerne le domaine des circuits électroniques à contrôle de fréquence, tels que les circuits comprenant une ou plusieurs boucles à verrouillage de phase, notamment une boucle basée sur un signal vidéofréquence et/ou une boucle basée sur un signal audiofréquence, boucles qui sont associées à des éléments de circuits logiques tels qu'un système de microprocesseur cadencé par un signal d'horloge. De tels circuits sont généralement dédiés à un usage spécifique et réalisés de préférence sous forme de circuit intégré monolithique comprenant microprocesseur, boucles à verrouillage de phase et circuits logiques de test. On connaît ainsi des circuits électroniques spécifiques à des applications Audio/Vidéo qui reçoivent un signal vidéofréquence, c'est-à-dire un signal cadencé à une fréquence de quelques dizaines de MégaHertz, et qui élaborent un ou plusieurs signaux audiofréquences, c'est-à-dire des signaux cadencés à des fréquences de l'ordre de la dizaine de KiloHertz. Ces signaux audio et vidéo servent à des opérations de démodulation ou d'échantillonnage. Par exemple, dans le domaine Audio/Video, un tel circuit recevra un signal de télévision d'environ 27 MHz de fréquence et devra élaborer plusieurs signaux de 32 kHz, de 44,1 kHz et/ou de 48 kHz de fréquence servant à la démodulation ou à l'échantillonnage du signal hi-fi, ainsi que des multiples desdites fréquences. Pour démoduler ou échantillonner des signaux véhiculant des informations Audio/Vidéo, il est absolument nécessaire de disposer au préalable d'un signal de démodulation ou d'échantillonnage dont la fréquence soit la plus proche possible de la fréquence porteuse du signal véhiculant les informations. L'intérêt des boucles à verrouillage de phase est d'extraire un signal de fréquence quasi-identique à la fréquence porteuse du signal modulé appliqué en entrée. Une boucle à verrouillage de phase est un circuit d'asservissement comportant un comparateur de phase (ou de fréquence) qui contrôle un oscillateur local rebouclé sur le comparateur. Le signal fourni par l'oscillateur et le signal modulé sont appliqués en entrées du comparateur pour qu'il corrige la fréquence de l'oscillateur local de façon à éviter toute dérive par rapport à la fréquence porteuse. Ainsi, on connaît des circuits spécifiques Audio/Video intégrant une boucle à verrouillage de phase principale qui reçoit en entrée un signal de télévision et élabore un signal vidéofréquence, appelé ici signal de référence, et d'autres boucles à verrouillage de phase secondaires qui reçoivent le signal de référence et contrôlent un oscillateur VHF très haute fréquence (150-200 MHz) dont la fréquence est divisée par une série de compteurs pour élaborer les signaux audiofréquences, appelés ici signaux de base. Pour comparer et contrôler les fréquences des signaux élaborés, les boucles à verrouillage de phase, notamment les boucles audiofréquences, incluent généralement un compteur de test. Ces compteurs de test de fréquence fournissent leur résultats numériques au système logique, nommément le microprocesseur, du circuit audio/vidéo. La figure 1 montre le schéma connu d'un compteur de test de circuit électronique de boucle à verrouillage de phase audiofréquence faisant partie de l'état de la technique. Le circuit de comptage comporte un registre REG qui a un port de sortie OUT rebouclé en entrée IN du registre REG. Le registre REG est simplement constitué de bascules en parallèles, chaque bascule (en anglais "latch") verrouillant ou bloquant l'état binaire présent en entrée, de sorte que le registre REG mémorise (enregistre) le nombre binaire présent en entrée IN lors d'un cycle. Avant l'entrée IN, la boucle comporte un incrémenteur ou additionneur ADD qui ajoute une unité 01 à chaque nombre binaire transmis du port de sortie OUT au port d'entrée IN du registre REG. Ainsi, le registre s'incrémente d'une unité à chaque cycle lorsqu'il est actif. Les cycles sont justement déterminés par le signal TST audiofréquence de base dont on désire calculer la fréquence. La sortie OUT du registre REG s'incrémente ainsi d'une unité 01 à chaque impulsion du signal TST de base, la valeur binaire incrémentée étant, par exemple, bloquée sur front descendant de l'impulsion du signal TST. Le registre REG est activé pendant un intervalle de temps prédéfini de façon à ce que le résultat binaire disponible en sortie OUT du registre à la fin de l'intervalle de temps donne la fréquence du signal TST de base. Cet intervalle de temps est déterminé par la durée d'un signal TIM qui active le registre REG. A titre d'illustration, si l'état actif du signal TIM durait une seconde, la valeur binaire de sortie OUT du registre indiquerait exactement le nombre de cycles du signal TST par seconde, soit la valeur exacte de la fréquence du signal TST. Plus généralement, la valeur binaire disponible en sortie OUT du registre à la fin d'un intervalle de temps TIM défini correspond à la valeur de la fréquence du signal TST de base. Dans les circuits électroniques spécifiques comportant une ou des boucles audiofréquences et un système logique, tel qu'un microprocesseur, destiné à traiter les données transmises par les signaux audio et vidéo, le compteur de test est contrôlé par le système logique. Le signal TIM d'activation du compteur de test de la figure 1 est généré par le système logique, notamment par un circuit dépendant d'un microprocesseur, circuit qui travaille alors dans le domaine de fréquence du microprocesseur. Le microprocesseur est cadencé par une horloge interne dont la fréquence est de l'ordre de plusieurs centaines de MégaHertz, fréquence supérieure donc de plusieurs magnitudes à la fréquence du signal de base. L'horloge interne du microprocesseur, ou système logique, et l'oscillateur générant les signaux audiofréquences sont asynchrones. Consécutivement, une transition du signal TIM d'activation et une transition du signal TST de base audiofréquence peuvent se produire simultanément. Dans ce cas, la réaction du registre REG est imprévisible, certaines bascules continuant à mémoriser leur ancien état binaire, d'autres bascules enregistrant un nouvel état binaire, ce qui aboutit à un résultat binaire de comptage en sortie OUT totalement erroné. Un inconvénient de tels circuits électroniques spécifiques à système logique et boucle audiofréquence est donc l'incertitude du calcul du compteur de test et l'incrédibilité du résultat de calcul. Un autre inconvénient est que la sortie du compteur n'est pas disponible pendant un certain nombre de coups d'horloge du microprocesseur. L'inconvénient général des compteurs de test de boucle à verrouillage de phase des circuits Audio/Vidéo connus est de fonctionner de façon asynchrone par rapport au système logique, la fréquence du système logique n'étant pas multiple de la fréquence du compteur. Un but de l'invention est de remédier aux inconvénients précités. En particulier, le but de l'invention est de réaliser un circuit de calcul de fréquence du signal audiofréquence de base fourni par une boucle à verrouillage de phase, en prévoyant de synchroniser l'obtention des résultats de calcul avec le signal d'horloge d'un processeur. Succinctement, ces buts sont atteints selon l'invention en prévoyant que le signal audiofréquence de base est resynchronisé sur le signal d'horloge par des moyens de synchronisation, comportant de préférence une bascule de temporisation. L'invention prévoit de plus que le circuit de calcul de fréquence comporte de préférence plusieurs registres inclus dans une boucle d'incrémentation, les registres étant cadencés par le signal d'horloge et la boucle d'incrémentation étant activée et désactivée par le signal de base audiofréquence resynchronisé. De façon avantageuse, la sortie des registres du circuit de calcul est ainsi synchrone au signal d'horloge et l'incrémentation est avantageusement cadencée par la fréquence du signal de base que l'on cherche à calculer. L'invention est réalisée avec un circuit électronique comportant un système logique cadencé par un signal d'horloge, une boucle à verrouillage de phase recevant un signal de référence et délivrant un signal de base, et un circuit de calcul de fréquence recevant le signal de base, avec la particularité que le circuit de calcul comporte des moyens de synchronisation du signal de base par rapport au signal d'horloge afin de synchroniser l'obtention de résultats de calcul avec le signal d'horloge. Selon le mode de réalisation préféré de l'invention, les moyens de synchronisation comportent une bascule de temporisation du signal de base, cadencée par le signal d'horloge, la bascule de temporisation étant suivie d'une autre bascule. Selon d'autres particularités du mode de réalisation préféré de l'invention, le circuit de calcul comporte deux niveaux de registres cadencés par le signal d'horloge et une boucle d'incrémentation commandée par le signal de base synchronisé; chaque registre est incrémenté alternativement, selon l'alternance d'états logiques du signal de base synchronisé. De préférence, le signal de base est un signal audiofréquence, le signal de référence étant un signal vidéofréquence. D'autres caractéristiques, buts et avantages de l'invention apparaîtront à la lecture de la description et des dessins ci-après, donnés uniquement à titre d'exemples de réalisation non-limitatifs. Sur les dessins annexés: - la figure 1, précédemment décrite, représente un compteur de fréquence de boucle à verrouillage de phase audiofréquence, selon l'état de la technique. - la figure 2 représente un circuit de calcul de fréquence de boucle à verrouillage de phase, mis en oeuvre dans un circuit électronique selon l'invention, l'étage de circuit de la figure 2a montrant une réalisation préférée des moyens de synchronisation selon l'invention, l'étage de circuit de la figure 2b montrant une réalisation préférée de moyens de comptage selon l'invention, et - la figure 3 représente des chronogrammes de signaux élaborés par un circuit de calcul de fréquence, mis en oeuvre dans un circuit électronique selon l'invention. Comme le suggère la figure 3, le problème est que le signal d'horloge CLK, dont la période est plusieurs centaines de fois inférieure à la période du signal TST audiofréquence à tester, peut avoir des transitions simultanées aux transitions du signal TST. On ne peut envisager simplement de synchroniser le signal audiofréquence avec une bascule ordinaire, car l'état du signal d'entrée serait indéterminé pendant les temps de transition, donc au moment des fronts d'horloge qui cadenceraient une telle bascule. Selon le mode de réalisation préféré de l'invention, il est prévu de mettre en oeuvre une bascule particulière, appelée ici bascule de temporisation. Contrairement à une bascule ordinaire, une bascule de temporisation a des seuils de tension séparant l'état logique 0 et l'état logique 1 très rapprochés. Plus précisément, le seuil de tension supérieur correspondant au basculement vers l'état logique 1 est réduit, le seuil de tension inférieur correspondant au basculement vers l'état logique 0 est élevé. Ainsi la différence de tension AV de seuil est réduite et les seuils de tension sont très proches du point de basculement. Consécutivement, il est improbable que le niveau de tension se situe entre les seuils de basculement lors du signal d'horloge. En outre, une bascule de temporisation a une fenêtre de temps AT d'incertitude réduite. Si jamais le niveau de tension se situe entre les seuils de tension AV, une telle bascule arrive pendant la fenêtre de temps AT à déterminer l'évolution du niveau de tension et à résoudre tout problème d'équilibre métastable. Le temps AT d'incertitude est inférieur à la période de l'horloge, de sorte que la bascule de temporisation effectue la discrimination d'état avant le front d'horloge suivant. Une telle bascule est en effet sensible lors d'un front d'horloge, par exemple le front descendant. Typiquement, pour un circuit audio/vidéo cadencé par un signal d'horloge CLK de 100 MHz, la bascule de temporisation a un temps AT d'incertitude inférieur à 10 ns. La bascule de temporisation est constituée de préférence par une bascule maître-esclave à fort gain. Une telle bascule est notamment constituée d'une demi- bascule maître qui échantillonne le signal d'entrée pendant la première moitié du cycle d'horloge, par exemple quand le signal d'horloge est dans l'état logique 1, et d'une seconde demi-bascule esclave qui reproduit la valeur du signal d'entrée pendant la seconde moitié du cycle d'horloge, par exemple quand le signal d'horloge est dans l'état logique 0. Alternativement la bascule de temporisation peut être constituée simplement par une demi-bascule à fort gain, donc à différence AV de tensions de seuil réduite et à temps AT d'incertitude. Ainsi, selon une particularité de l'invention, les moyens de synchronisation effectuent une discrimination d'état logique lorsque le signal de base effectue une transition entre deux seuils logiques pendant une transition du signal d'horloge et délivrent un signal logique de base synchronisé au signal d'horloge. La figure 3 illustre, à la suite du chronogramme 3a du signal d'horloge CLK, l'allure du signal de base TST en entrée et du signal résultant TTS en sortie de la bascule de temporisation synchronisée sur le front descendant de l'horloge CLK. On voit que l'état du signal TTS de sortie correspond à l'état du signal TST d'entrée et que les transitions sont sensiblement synchronisées aux transitions du signal d'horloge CLK. Cependant on remarque qu'en cas de transition du signal de base TST lors d'un front descendant d'horloge CLK, la sortie de la bascule peut prendre un certain temps AT pour changer d'état, changements qui ne sont donc pas simultanés aux fronts d'horloge. Le mode de réalisation préféré des moyens de synchronisation du signal de base prévoit avantageusement qu'une autre bascule est disposée en série avec la bascule de temporisation. La figure 2a illustre un étage de synchronisation selon le mode de réalisation préféré, dans lequel une bascule OLA ordinaire recueille le signal de sortie TTS de la bascule TLA de temporisation qui reçoit le signal TST de base audiofréquence. La seconde bascule OLA n'est pas une bascule de temporisation, mais peut être constituée par exemple par une bascule de type D (en anglais "D-latch"). La bascule TLA de temporisation et la bascule OLA ordinaire sont synchronisées par le signal d'horloge CLK provenant du système logique (microprocesseur) du circuit. Le signal SYN de sortie de la seconde bascule OLA reproduit donc les changements d'état de la sortie TTS de la bascule TLA de temporisation, en les retardant sur le front d'horloge CLK suivant, en particulier sur les fronts descendants. Ainsi comme le montrent les chronogrammes 3c et 3d de la figure 3, si jamais des changements d'état du signal TTS de sortie de la bascule de temporisation sont retardés du temps AT de décision par rapport au front d'horloge CLK, le signal SYN de sortie de la seconde bascule OLA reproduit ces changements d'état en les décalant simplement sur le front d'horloge suivant. De façon avantageuse, le signal SYN de sortie d'un tel étage de synchronisation est donc synchronisé au signal d'horloge du circuit, les transitions du signal SYN étant simultanées aux transitions du signal d'horloge CLK. Autre avantage, l'état du signal SYN correspond à l'état du signal TST de base audiofréquence et peut donc servir à des opérations de contrôle de fréquence. Le mode de réalisation de circuit selon l'invention prévoit d'autre part une réalisation particulière de circuit destiné à effectuer un calcul de fréquence ou plus précisément un comptage des impulsions du signal SYN. La figure 2b montre que l'étage de calcul selon l'invention comporte deux niveaux de registres REG1 et REG2 rebouclés sur eux-mêmes en premier lieu, et asservis par une boucle d'incrémentation en second lieu. Chaque niveau comporte un multiplexeur MUX1 ou MUX2 dont la sortie est reliée en entrée IN1 ou IN2 du registre REG1 ou REG2 respectivement. Le port parallèle de sortie OUT1 du registre REG1 du premier niveau est connecté d'une part à un port parallèle d'entrée B du multiplexeur MUX1 du premier niveau et, d'autre part, à un port parallèle d'entrée B du multiplexeur MUX2 du second niveau. Le port parallèle de sortie OUT2 du registre REG2 du second niveau est connecté, d'une part à un autre port parallèle d'entrée A du multiplexeur MUX2 du second niveau. D'autre part, la sortie OUT2 du registre REG2 du second niveau est reliée à l'autre port parallèle d'entrée A du multiplexeur MUXl par l'intermédiaire d'un incrémenteur ou additionneur ADD qui ajoute une unité 01 au nombre binaire OUT2 transmis par une telle boucle d'incrémentation. Les registres REG1 et REG2 des deux niveaux sont synchronisés par le signal d'horloge CLK provenant de l'étage logique du circuit. Les multiplexeurs MUX1 et MUX2 des deux niveaux sont commandés, de façon parallèle, par l'état du signal SYN de base synchronisé fourni par l'étage de synchronisation selon l'invention. En somme, selon une particularité de l'invention, chaque niveau de registre comporte un multiplexeur actionné par le signal de base synchronisé et reliant alternativement à l'entrée dudit registre, soit la sortie dudit registre, soit la sortie de l'autre registre. En fonctionnement, chaque registre REG1 ou REG2 échantillonne le nombre binaire présent en entrée IN1 ou IN2 lors du coup d'horloge CLK (front descendant) et reproduit aussitôt ce nombre binaire en sortie OUT1 ou OUT2 respectivement. Lorsque le signal TST de base audiofréquence est appliqué, le signal SYN synchronisé dispose chaque multiplexeur MUX1 ou MUX2 dans la même position d'aiguillage A ou B, selon l'état logique du signal SYN. Avant le fonctionnement du circuit de calcul selon l'invention, les registres REG1 et REG2 sont mis à zéro par un signal RST d'initialisation. Au début du fonctionnement, lorsque le signal RST est relâché et qu'un signal TIM active les registres REG1 et REG2, les sorties OUT1 et OUT2 présentent chacune des nombre binaires nuls. On va considérer qu'au début du fonctionnement, le signal SYN synchronisé est dans un premier état logique 1 et que les multiplexeurs MUX1 et MUX2 sont alors en position A d'aiguillage. La sortie OUT2 du registre REG2 du second niveau est d'une part rebouclé à l'entrée IN2 de ce registre REG2 et, d'autre part, relié par l'intermédiaire de la boucle d'incrémentation ADD à l'entrée IN1 du registre REG1 du premier niveau. Par conséquent, le registre REG2 du second niveau continue de présenter un nombre binaire nul en sortie OUT2. Par contre, au coup d'horloge CLK suivant (front descendant), le registre REG1 du premier niveau est incrémenté et reproduit le nombre binaire 01 en sortie OUT1. Tant que le signal de synchronisation SYN ne change par d'état logique 1, les registres REG1 et REG2 des deux niveaux ne changent plus d'état et présentent respectivement les nombres binaires 01 et 00 en sortie OUT1 et OUT2. Considérons alors que le signal SYN synchronisé passe dans un second état logique O et que les multiplexeurs MUXl et MUX2 passent consécutivement en position B d'aiguillage. La sortie OUT1 du registre REG1 du premier niveau est alors, d'une part, rebouclée en entrée IN1 de ce registre REG1 et, d'autre part, reliée à l'entrée IN2 du registre REG2 du second niveau. Le nombre binaire de sortie OUT1 du premier niveau est donc appliqué sur les entrées IN1 et IN2 des registres REG1 et REG2 des deux niveaux. Par conséquent, le registre REG1 du premier niveau continue de présenter le nombre binaire 01 en sortie OUT1. Par contre, au coup d'horloge CLK suivant (front descendant), le registre REG2 du second niveau est incrémenté et reproduit le nombre binaire 01 en sortie OUT2. De façon générale, lorsque le signal SYN de synchronisation est dans le premier état logique 1, le registre REG2 du second niveau conserve son nombre binaire en sortie OUT2, tandis qu'au coup d'horloge, le registre REG1 du premier niveau présente le même nombre binaire incrémenté d'une unité en sortie OUT1. Toujours de façon générale, lorsque le signal SYN de synchronisation est dans le second état logique 0, le registre REG1 du premier niveau conserve le même nombre binaire incrémenté en sortie OUT1, tandis qu'au coup d'horloge CLK, le registre REG2 du second niveau reproduit le même nombre binaire incrémenté en sortie OUT2. De façon récurrente, le registre REG1 du premier niveau incrémente un nombre binaire, à chaque fois que le signal SYN synchronisé est dans un premier état logique 1, et ce nombre binaire est transféré et mémorisé dans le registre REG2 du second niveau, à chaque fois que le signal SYN synchronisé est dans un second état logique 0. Les registres REG1 et REG2 de chaque niveau sont donc incrémentés alternativement selon l'alternance des états logiques 1 et 0 du signal SYN synchronisé. Le circuit de calcul selon l'invention, effectue avantageusement un comptage du nombre d'impulsions du signal SYN synchronisé, qui correspond au nombre d'impulsions du signal TST de base audiofréquence. Le comptage s'effectue tant que le signal TIM active les registres REG1 et REG2 du circuit de calcul. Il est prévu que le signal TIM active le circuit pendant un intervalle de temps prédéfini, correspondant de préférence à un nombre de coups d'horloge CLK calculé par microprocesseur. Ainsi, le résultat du comptage effectué par le circuit de calcul selon l'invention, sera disponible en sortie OUT2 à la fin de l'intervalle de temps TIM, et correspondra à la fréquence du signal TST audiofréquence. Par exemple, si le signal TIM dure une seconde, le nombre binaire OUT2 (ou OUT1) final correspond exactement à la valeur du signal TST exprimé en Hertz. Pour d'autres intervalles de temps du signal TIM, la valeur de la fréquence correspond à un facteur multiplicatif près au nombre binaire fourni en sortie OUT2 ou OUT1 du circuit selon l'invention. Il faut noter que la résolution du circuit de calcul de fréquence correspond au nombre d'entrées parallèles des registres, c'est-à-dire au nombre de bascules du registre REG1 ou REG2. En somme, selon une particularité de l'invention, le circuit de calcul de fréquence comporte des moyens de comptage d'impulsions du signal de base pendant un intervalle de temps. L'avantage essentiel de l'étage de calcul de fréquence selon l'invention est que le résultat de calcul, est fourni de façon synchrone au signal d'horloge CLK. Un autre avantage de l'étage de calcul à deux niveaux de registre est que la valeur intermédiaire du comptage est toujours stockée par un registre de façon accessible et sans risque de perte. Cependant, les moyens de synchronisation selon l'invention peuvent être mis en oeuvre avec d'autres circuits de calcul, et notamment avec un circuit de comptage à un seul registre, à l'instar de celui de la figure 1. Ainsi, selon une particularité de l'invention, le circuit de calcul comporte au moins un registre cadencé par le signal d'horloge et une boucle d'incrémentation commandée par le signal de base synchronisé. Le circuit de calcul de fréquence selon l'invention est destiné à s'intégrer dans un circuit électronique comportant d'une part une boucle à verrouillage de phase audiofréquence, et d'autre part un système logique, tel qu'un microprocesseur cadencé par un signal d'horloge. Au sens de la présente, les signaux audiofréquence sont des signaux basse fréquence, c'est-à-dire allant de 0 à quelques dizaines de KiloHertz. Cependant, le circuit de calcul de fréquence selon l'invention peut s'appliquer à des signaux de base de fréquence supérieure au MégaHertz. En effet, les circuits spécifiques audio/vidéo utilisent souvent des fréquences multiples de celles des signaux audiofréquence pour alimenter des convertisseurs de type DAC. Les signaux de fréquences multiples sont obtenus en dérivant des signaux entre la boucle à verrouillage de phase VHF très haute fréquence et la fin de la série de diviseurs élaborant les signaux audiofréquences. Le rapport entre les fréquences multiples et les fréquences audio a généralement une valeur binaire simple, par exemple 128, 256 ou 384. Comme on a indiqué précédemment que les signaux audio ont par exemple une fréquence de 32 kHz ou de 48 kHz, les fréquences multiples atteignent ainsi selon cet exemple 4096 kHz, voire 18432 kHz, donc supérieures au MégaHertz. En outre, le circuit de calcul de fréquence peut s'appliquer au signal vidéofréquence originel. Dans ce cas, le circuit électronique selon l'invention comporte un boucle à verrouillage de phase vidéo, le signal de référence étant constitué par exemple par le signal vidéofréquence reçu (télévision), le signal de base étant constitué par un autre signal vidéofréquence correspondant à la porteuse du signal reçu. On notera d'ailleurs que le circuit électronique selon l'invention peut comporter plusieurs boucles à verrouillage de phase, par exemple une boucle à verrouillage de phase vidéo pour la démodulation ou l'échantillonnage d'informations vidéo, et une ou plusieurs boucles à verrouillage de phase audio pour la démodulation ou l'échantillonnage d'informations audiofréquence. D'autres modes de réalisation, caractéristiques buts et avantages, apparaîtront à l'homme du métier sans sortir du cadre de la présente invention, dont la portée est définie par les revendications ci-après. REVENDICATIONS 1. Circuit électronique comportant un système logique cadencé par un signal d'horloge (CLK), une boucle à verrouillage de phase recevant un signal de référence et délivrant un signal de base (TST), et un circuit de calcul de fréquence recevant le signal de base, caractérisé en ce que le circuit de calcul comporte des moyens (TLA, OLA) de synchronisation du signal de base (TST) par rapport au signal d'horloge (CLK) afin de synchroniser l'obtention de résultats de calcul avec le signal d'horloge. 2. Circuit selon la revendication 1, caractérisé en ce que les moyens de synchronisation comportent une bascule (TLA) de temporisation du signal de base (TST), cadencée par le signal d'horloge (CLK). 3. Circuit selon la revendication 2, caractérisé en ce que la bascule (TLA) de temporisation est suivie d'une autre bascule (OLA). 4. Circuit selon l'une des revendications 1 à 3, caractérisé en ce que les moyens (TLA, OLA) de synchronisation effectuent une discrimination d'état logique lorsque le signal de base (TST) effectue une transition entre deux seuils logiques pendant une transition du signal d'horloge (CLK) et délivrent un signal logique de base synchronisé (SYN) au signal d'horloge (CLK). 5. Circuit selon l'une des revendications 1 à 4, caractérisé en ce que le circuit de calcul de fréquence comporte des moyens (ADD, MUX1, REG1, MUX2, REG2) de comptage d'impulsions du signal de base (TST, SYN) pendant un intervalle de temps (TIM). 6. Circuit selon l'une des revendications 1 à 5, caractérisé en ce que le circuit de calcul comporte au moins un registre (REG2) cadencé par le signal d'horloge (CLK) et une boucle (OUT2, ADD, 01) d'incrémentation commandée par le signal de base synchronisé (SYN). 7. Circuit selon l'une des revendications 1 à 6, caractérisé en ce que le circuit de calcul comporte deux niveaux de registres (REG1, REG2), chaque registre étant incrémenté alternativement, selon l'alternance d'états logiques (0, 1) du signal de base synchronisé (SYN). 8. Circuit selon la revendication 7, caractérisé en ce que chaque niveau de registre (REG1) comporte un multiplexeur (MUXl) actionné par le signal de base synchronisé (SYN) et reliant alternativement (A, B) à l'entrée (IN1) dudit registre (REG1), soit la sortie (OUT1) dudit registre (REG1), soit la sortie (OUT2) du registre (REG2) de l'autre niveau. 9. Circuit selon l'une des revendications 1 à 8, caractérisé en ce que le signal de base (TST) est un signal audiofréquence, le signal de référence étant un signal vidéofréquence. 10. Circuit selon l'une des revendications 1 à 9, caractérisé en ce qu'il comporte une boucle à verrouillage de phase principale délivrant un signal de référence vidéofréquence et au moins une boucle à verrouillage de phase secondaire recevant le signal de référence vidéofréquence et délivrant au moins un signal de base audiofréquence (TST), chaque boucle secondaire comportant des circuits diviseurs de fréquence.