FR 2778253 A1 19991105 FR 9805572 A 19980430 DISPOSITIF DE CONFIGURATION D'OPTIONS DANS UN CIRCUIT INTÉGRÉ ET PROCÉDÉ DE MISE EN OEUVRE. La présente invention concerne un dispositif de configuration d'options dans un circuit intégré et un procédé de mise en oeuvre associé. Pour des raisons de coûts de fabrication, on cherche à augmenter le nombre d'options disponibles sur un même circuit intégré. Dans une gamme de produits donnés, un seul circuit avec de multiples options permet de remplacer plusieurs circuits intégrés différents. Par là- même on baisse les coûts de conception et fabrication. Ceci permet en outre de proposer aux utilisateurs des circuits avec de plus larges possibilités de configuration, donc d'utilisation, réduisant la demande des circuits particularisés, dits circuits customs, dont la réalisation est coûteuse. Les différentes options proposées vont par exemple de la définition d'une broche de donnée en entrée ou en sortie, à l'utilisation d'un oscillateur à quartz ou en anneau, d'un chien de garde matériel ou logiciel ou encore à la définition de zones mémoire à accès protégé. Un dispositif de configuration d'options est donc prévu dans ces circuits intégrés. Ce dispositif est électriquement programmable, pour permettre à l'utilisateur de configurer lui-même son circuit. Habituellement, le dispositif de configuration comprend des éléments de mémoire non volatile, électriquement programmables, associés à des éléments bistables. Généralement, pour chaque bit d'option, le circuit de configuration correspondant comprend deux cellules mémoire non volatile, une sur chaque entrée du bistable. A l'état initial, en sortie de fabrication, les deux cellules mémoire sont vierges. La configuration consiste à programmer une des cellules. Selon la cellule qui est programmée, on obtient un bit de configuration d'option en sortie du bistable égal à zéro ou à un. Ce bit est appliqué sur la circuiterie de gestion de l'option correspondante. Un inconvénient de ces dispositifs de configuration d'options à cellules mémoire non volatile et à bistables, est qu'il arrive que la cellule qui a été programmée change d'état, par suite de fuites de courant ou de phénomène parasite de programmation ou d'effacement appelé "soft programming" ou "soft erasing" et qui peut se produire alors que la cellule est polarisée en mode de lecture. Le bit d'option prend alors une valeur fausse. Il s'ensuit un problème de fiabilité des circuits intégrés à configuration d'options. La présente invention a pour objet de résoudre ce problème technique. Dans l'invention, on propose un dispositif de configuration d'options de structure très différente, qui permet d'améliorer considérablement la fiabilité du dispositif. Selon l'invention, on utilise deux groupes de cellules mémoire non volatile, un pour chaque état complémentaire (vierge ou effacé et programmé), associés à un circuit de lecture à amplificateur différentiel. Chaque groupe comprend plusieurs cellules mémoire non volatile en parallèle. Tant qu'une au moins des cellules du groupe qui a été programmé, reste programmée, l'amplificateur différentiel délivre en sortie le bon niveau logique du bit de configuration d'option. De préférence, dans un circuit intégré comprenant une mémoire non volatile organisée matriciellement en lignes de bit et lignes de mots, les cellules de chaque étage du dispositif de configuration d'option sont des cellules d'une ligne de mot de la mémoire non volatile. Telle que caractérisée, l'invention concerne donc un dispositif de configuration d'options dans un circuit intégré. Selon l'invention, ce dispositif de configuration d'options comprend, pour chaque bit d'option à configurer, un étage de configuration comprenant un premier ensemble de cellules mémoire non volatile en parallèle entre un premier noeud et la masse, un deuxième ensemble de cellules mémoire non volatile en parallèle entre un deuxième noeud et la masse, les dits premier et deuxième noeuds étant connectés chacun sur une entrée d'un circuit de lecture à amplificateur différentiel. D'autres caractéristiques et avantages de l'invention sont détaillés dans la description suivante faite à titre indicatif et nullement limitatif et en référence aux dessins annexés, dans lesquels: - la figure 1 montre un schéma d'un étage d'un dispositif de configuration d'options selon l'invention; - la figure 2 montre un dispositif de configuration d'options utilisant des cellules d'une mémoire non volatile de type EEPROM; et - la figure 3 montre une architecture générale d'une mémoire non volatile associée à un dispositif de configuration d'options selon l'invention. La figure 1 montre un étage d'un dispositif de configuration d'options utilisant des cellules mémoire non volatile. Dans la suite, toute référence à des cellules mémoire se rapporte aux cellules mémoire non volatile. Ces cellules mémoire non volatile peuvent être de tout type connu, par exemple de type EPROM, EEPROM ou flash EPROM. Cet étage comprend deux groupes G1 et G2 de cellules mémoire non volatile. Dans l'exemple, ces cellules mémoire comprennent un transistor à grille flottante, correspondant à des cellules mémoire de type EPROM ou flash EPROM. Le premier groupe G1 comprend dans l'exemple quatre cellules mémoire Ci, C2, C3 et C4, connectées chacune en parallèle entre un noeud A et la masse. Le deuxième groupe G2 comprend de même quatre cellules mémoire C5, C6, C7 et C8, connectées chacune en parallèle entre un noeud B et la masse. De préférence, les grilles de contrôle des cellules des deux groupes G1 et G2 sont commandées par le même signal de commande de lecture READ-OPT des bits d'options. Le noeud A et le noeud B sont appliqués sur une entrée d'un circuit de lecture CL à amplificateur différentiel. La sortie de l'amplificateur différentiel fournit le bit de configuration OPT lu dans l'étage de configuration. Dans l'exemple, le noeud A est connecté sur l'entrée négative - et le noeud B sur l'entrée positive + d'un amplificateur différentiel AMP. La polarisation du circuit de lecture est assurée au moyen d'une première résistance RA connectée entre la tension d'alimentation Vcc et le noeud A et d'une deuxième résistance RB connectée entre la tension d'alimentation Vcc et le noeud B. Les deux résistances RA et RB ont la même résistance électrique R. Le principe de l'invention est le suivant. La programmation de l'étage de configuration consiste à programmer un seul des deux groupes, selon que l'on veut mettre le bit d'option OPT correspondant à 1 ou à 0. Programmer un groupe, c'est programmer chacune de ses cellules. Si par exemple, c'est le groupe G1 qui est programmé, quand on effectue la lecture, les cellules programmées du groupe G1 sont conductrices, tandis que les cellules du groupe G2 qui sont vierges ou effacées ne conduisent pas. Ce déséquilibre entre les entrées entraîne le basculement de l'amplificateur dans l'un ou l'autre sens. Dans l'exemple, on obtient un 1 en sortie OPT. Si une ou plusieurs cellules du groupe G1 se déprogramme au cours du temps, notamment du fait de fuites de ces cellules ou de phénomène de "soft programming" ou de "soft erasing", tant que l'une au moins des cellules reste programmée, la sortie OPT de l'amplificateur différentiel reste inchangée. De cette manière on améliore la fiabilité du circuit de configuration. Il y a moins de circuits intégrés défectueux en sortie de fabrication et surtout la durée de vie de ces circuits se trouve nettement améliorée. En pratique, les résistances RA et RB sont dimensionnées en fonction de la technologie des cellules mémoire et des caractéristiques de fonctionnement de l'amplificateur différentiel, pour que ce dernier reste dans sa zone opérationnelle de fonctionnement différentiel, que toutes les cellules du groupe programmé conduisent ou qu'une seule de ces cellules conduisent. Ce dimensionnement dépend de la technologie mémoire des cellules ainsi que du nombre de cellules en parallèle dans un groupe. On notera que le circuit de lecture à amplificateur différentiel peut être utilisé pour lire plusieurs étages différents selon un séquencement adapté. Ceci permet de limiter la circuiterie de configuration d'options. En pratique, le dispositif de configuration d'options selon l'invention, qui n'utilise plus de bistables comme dans l'état de la technique, mais seulement des cellules mémoire en parallèle associées à un amplificateur différentiel, s'intègre de manière avantageuse dans l'architecture d'une mémoire non volatile. Ceci est illustré sur la figure 2. Cette figure représente une matrice de cellules mémoire non volatile de type EEPROM. On sait qu'une cellule mémoire non volatile de type EEPROM comprend un transistor à grille flottante associé à deux transistors de sélection. Dans l'exemple représenté, on a pour chaque cellule, un premier transistor de sélection Ts en série avec transistor à grille flottante TGF entre la ligne de bit associé, BlO par exemple, et une ligne de masse, LM1 dans l'exemple. Un deuxième transistor de sélection noté TC0 est prévu qui contrôle la grille du transistor à grille flottante. Dans l'exemple, on a un transistor TC0, TCn par ligne de mot Wlo, Wln. Il contrôle donc toutes les cellules d'une même ligne de mot, pour appliquer, quand la ligne de mot correspondante est sélectionnée, une tension de polarisation CG sur la grille de contrôle de ces cellules. Dans l'exemple, on a une ligne de masse pour deux lignes de bit adjacentes. La ligne de masse LM0, respectivement LM1, LM2, LM3 est associées aux lignes de bit adjacentes B10 et Bll, respectivement B12 et B13, B14 et Bl5 et B16 et B17. Chacune de ces lignes de masse est connectée à un transistor de commutation de masse associé, TM0, TM1, TM2 et TM3. Ces transistors de commutation sont commandés par un signal de commande COM. Ce signal est en particulier activé en mode de lecture de cellules de la mémoire, pour relier ces lignes à la masse électrique du circuit intégré. quand ce signal n'est pas activé, ces lignes sont isolées de la masse électrique. Selon l'invention, on utilise des cellules du plan mémoire pour réaliser chaque étage de configuration d'options. Les cellules d'un même étage de configuration seront situées de préférence sur une même ligne de mot, de manière à pouvoir les sélectionner en lecture en sélectionnant la ligne de mot associée. Dans l'exemple, les cellules COn à C7n de l'étage de configuration d'options sont situées sur la dernière ligne de mot Wln. Dans cet exemple de réalisation, l'étage de configuration comprend en outre un transistor de sélection d'option par cellule, connecté entre la ligne de bit correspondante et le noeud A ou B de l'étage de configuration d'option, selon que la cellule correspondante appartient au groupe G1 ou au groupe G2 de l'étage. Ainsi le transistor de sélection d'option TRO, respectivement TR1, TR2, et TR3 est respectivement connecté entre la ligne de bit B10, respectivement B11, B12, B13, et le noeud A. De même, le transistor de sélection d'option TR4, respectivement TR5, TR6, TR7 est connecté entre la ligne de bit B14, respectivement B15, B16, B17, et le noeud B. L'étage de configuration est connecté à un circuit de lecture CL à amplificateur différentiel AMP associé, avec la résistance RA connectée au noeud A, la résistance RB connectée au noeud B, comme il apparaît sur la figure 1. Dans cet exemple de réalisation pratique, le signal READ-OPT pour commander la lecture des cellules mémoire et fournir le bit d'option sur la sortie OPT de l'amplificateur différentiel est appliqué sur les transistors de sélection TRO à TR7, qui permettent de connecter activement les cellules aux noeuds A et B du dispositif ou de les isoler. Pour obtenir le bit d'option en sortie OPT de l'amplificateur différentiel OPT, il faut en pratique sélectionner la ligne de mot Wln en mode de lecture, c'est à dire la polariser à Vcc, et activer le signal de commande READ-OPT, pour rendre passant les transistors de sélection d'options. Les lignes de bit ne doivent pas être sélectionnées par le décodeur de lignes de bit. Le signal COM doit aussi être activé pour relier les lignes de masse LM0 à LM3, à la masse électrique du circuit intégré. Le signal CG sera polarisée de la même manière que lors d'une lecture normale (VcG#lvolt). On retrouve alors les polarisations et connexions électriques équivalentes décrites et représentées sur la figure 1. Au prix de l'ajout d'un mode de commande de la mémoire correspondant à l'activation du signal READ-OPT, permettant la sélection en mode lecture de la ligne de mot correspondant à l'étage de configuration d'options, la mise à la masse des lignes de masse du plan mémoire et la non sélection des lignes de bit, on obtient à peu de frais un étage de configuration d'options très avantageux: la circuiterie à ajouter est très réduite et la fiabilité du dispositif de configuration est accrue. En outre, les cellules mémoire utilisées dans le dispositif de configuration d'options selon l'invention sont accessibles dans tous les modes de fonctionnement de la mémoire, en utilsant les ressources de cette mémoire. Notamment, on peut lire les cellules par le circuit de lecture propre de la mémoire. Selon le type de mémoire, le mode de programmation ou d'effacement de la mémoire sont utilisables comme pour n'importe quelle cellule de la mémoire. Il en résulte une simplification de la structure du dispositif de configuration qui utilise les ressources de la mémoire. La fiabilité est ainsi accrue par la multiplication des cellules dans le dispositif, mais aussi par la possibilité de mettre en oeuvre une routine de test consistant à venir lire les cellules par le circuit de lecture de la mémoire, pour contrôler leur état et reprogrammer celles qui se serait déprogrammées. La figure 3 montre un bloc diagramme plus général d'un circuit intégré comprenant une mémoire non volatile dont des cellules mémoire sont utilisées dans un dispositif de configuration d'options selon l'invention. On a notamment représenté autour du plan mémoire MEM, le bus d'adresse ADR, les décodeurs de lignes de mot DEC-X et de lignes de bit DEC-Y associés, le circuit porte 1 commandé par le décodeur de lignes de bit et connecté d'une part à ces lignes de bit et d'autres part au circuit 2 d'entrée/sortie qui comprend les amplificateurs de lecture et d'écriture connectés au bus d'entrée/sortie de données E/S. Le circuit d'entrée/sortie et les décodeurs DEC-X et DEC-Y reçoivent les signaux de commande de lecture et d'écriture RE et WR de la mémoire. Il reçoivent en outre le signal de commande de lecture des bits d'options READ-OPT, qui permet de sélectionner en lecture une ligne de mot utilisée par le dispositif de configuration, sans sélectionner aucune ligne de bit, pour relier activement ces lignes de bit aux amplificateurs différentiels des circuits de lecture CL des bits d'options. En outre, un circuit (non représenté) permet d'activer le signal CoM non seulement en mode de lecture (RE) de cellules mémoire, mais aussi en mode de lecture des bits d'options (READ-OPT), pour relier les lignes de masse à la masse électrique du circuit intégré. Dans l'exemple, le dispositif de configuration d'options selon l'invention utilise deux lignes de mot de la mémoire, Wln+1 et Wln+2. Elles comprennent chacune 16 cellules mémoires et sont chacune reliées à une ligne de bit associée, Bl0 à Bl15. Cela permet de faire quatre étages de configuration selon l'invention. Les lignes de bit Blo à B1l7 sont associées à deux étages de configuration d'option, un sur la ligne de mot Wln+l, l'autre sur la ligne de mot Wln+2, de même que les lignes de bit B18 à B115. Dans l'exemple, le dispositif de configuration d'options comprend deux circuits de lecture à amplificateur différentiel. Les lignes de bit Bo10 à B17 sont associées à un premier circuit de lecture de bits d'options, tandis que les lignes de bit B18 à Bl15 sont associées à un deuxième circuit de lecture de bits d'options E2. Le premier circuit de lecture El comprend les transistors de sélection Ts0 à Ts7 connectés aux lignes de bit correspondantes, les résistances RA1 et RB1 et l'amplificateur différentiel, AMP1 avec une sortie OUT1. Selon la ligne de mot Wln+1 ou Wln+2 sélectionnée en lecture d'option, la sortie OUT1 fournit le bit d'option correspondant. Cette sortie est commutée sur l'une ou l'autre sortie OP1 ou OP2 d'un démultiplexeur 4. De manière similaire, le deuxième circuit de lecture E2 comprend les transistors de sélection Ts8 à Ts15 connectés aux lignes de bit correspondantes, les résistances RA2 et RB2 et l'amplificateur différentiel, AMP2 avec une sortie OUT2. Selon la ligne de mot Wln+l ou Wln+2 sélectionnée en mode de lecture de bits d'option (READ-OPT), la sortie OUT2 fournit le bit d'option correspondant. Cette sortie est commutée sur l'une ou l'autre sortie OP3 ou OP4 d'un démultiplexeur 5. D'autres arrangements entre les étages de configuration et les circuits de lecture CL sont possibles. On pourrait notamment utiliser un même circuit de lecture pour des étages de configuration associés à des lignes de bit différentes, moyennant des circuits de commutation adaptés. Le choix d'un arrangement particulier dépend principalement de l'application envisagée. De préférence, chaque bit d'option est mémorisé dans un registre de type latch (bistable). Dans l'exemple, les bits d'options OP1, OP2, OP3, OP4 sont chacun mémorisés dans un latch Ll, L2, L3, L4. Ces registres ou latchs sont connectés en sortie aux circuits de gestion des options correspondantes. La mise en oeuvre du dispositif de configuration d'options selon l'invention comprend alors une phase d'initialisation de ces registres ou latchs L1 à L4, qui consiste à venir lire les étages de configuration et à mémoriser les bits d'option lus dans ces registres. Cette séquence de lecture des bits d'options et de mémorisation dans les latchs est avantageusement réalisée pendant l'initialisation du circuit intégré. On sait que cette initialisation est déclenchée par la détection de la mise sous tension du circuit intégré par un circuit de détection approprié 6. Ce circuit fournit un signal de détection POR qui permet de déclencher l'initialisation des registres notamment. Dans l'invention, ce signal POR active le signal READ- OPT le temps nécessaire à la lecture de tous les étages du dispositif de configuration. Dans l'exemple, il y a quatre lectures à effectuer, mais comme deux étages sont sur la même ligne de mot, on peut effectuer la lecture des deux étages de la même ligne de mot en même temps. La séquence de lecture consiste donc, quand le signal READ-OPT est activé, à sélectionner une première ligne de mot, par exemple Wln+1 et à effectuer la lecture et la mémorisation des bits d'options correspondant OP1 et OP3 dans les registres Ll et L3, puis à sélectionner l'autre ligne de mot Wln+2 et à effectuer la lecture et la mémorisation des bits d'options correspondant OP2 et OP4 dans les registres L2 et L4. Les circuits de gestion connectés à ces registres sont initialisés. Le circuit intégré est opérationnel. Ensuite, le signal READ-OPT est désactivé. Les cellules mémoire des différents étages sont en outre toujours accessibles par les ressources de lecture et d'écriture de la mémoire. Les données correspondantes sont lues ou écrites au moyen du bus d'entrée/sortie de la mémoire. Cela permet une configuration interne ou externe (c'est à dire par un autre circuit intégré) des bits d'option et un contrôle interne ou externe de l'état des cellules, dans une routine de test. REVENDICATIONS 1. Dispositif de configuration d'options dans un circuit intégré, caractérisé en ce qu'il comprend, pour chaque bit d'option à configurer, un étage de configuration comprenant un premier ensemble (G1) de cellules mémoire non volatile en parallèle entre un premier noeud (A) et la masse, un deuxième ensemble (G2) de cellules mémoire non volatile en parallèle entre un deuxième noeud (B) et la masse, les dits premier et deuxième noeuds étant connectés chacun sur une entrée d'un circuit de lecture (CL) à amplificateur différentiel (AMP). 2. Dispositif de configuration selon la revendication 1, caractérisé en ce que chaque circuit de lecture (CL) comprend une première résistance (RA) entre la tension d'alimentation Vcc et une première entrée (+) de l'amplificateur différentiel et une deuxième résistance (RB) entre la tension d'alimentation Vcc et une deuxième entrée (B) de l'amplificateur différentiel (AMP). 3. Dispositif de configuration selon la revendication 2, caractérisé en ce que les résistances (RA, RB) d'un circuit de lecture sont égales et dimensionnées pour que l'amplificateur différentiel reste en mode de fonctionnement différentiel qu'une seule ou que toutes les cellules d'un ensemble de cellules d'un étage de configuration conduisent. 4. Dispositif de configuration selon l'une quelconque des revendications précédentes, caractérisé en ce que chaque groupe (Gl, G2) de chaque étage de configuration comprend quatre cellules en parallèle. 5. Dispositif de configuration selon l'une quelconque des revendications précédentes, caractérisé en ce que les cellules sont des cellules d'une mémoire non volatile, les cellules d'un même étage de configuration étant situées dans le plan de cette mémoire, sur une même ligne de mot. 6. Dispositif de configuration d'options selon l'une quelconque des revendications précédentes, caractérisé en ce que chaque circuit de lecture (El) est associé à un ou plusieurs étages de configuration d'options. 7. Circuit intégré comprenant une mémoire, caractérisé en ce qu'il comprend un dispositif de configuration d'options selon l'une quelconque des revendications précédentes. 8. Procédé de mise en oeuvre d'un dispositif de configuration d'options dans un circuit intégré à mémoire non volatile selon la revendication 7, caractérisé en ce que la lecture des bits d'options est effectuée pendant l'initialisation du circuit intégré déclenchée par la détection de sa mise sous tension (POR), et en ce que les bits d'option sont mémorisés dans des registres (LI, L2, L3, L4).