FR 2783111 A1 20000310 FR 9811384 A 19980908 Circuit intégré comportant une cellule de test modifiée pour resynchroniser ledit circuit intégré. L'invention concerne un circuit intégré comportant une cellule de test modifiée pour resynchroniser ledit circuit intégré. Plus particulièrement, l'invention s'intéresse au circuits intégrés de grande dimension réutilisant des circuits synchrones préconçus antérieurement. La figure 1 représente un circuit intégré 10 synchrone. Ce circuit intégré 10 peut être considéré comme un élément électronique fonctionnel disposant d'une pluralité d'entrées Il à In de données, d'une entrée d'horloge CK et d'une pluralité de sortie Sl à Sn. La figure 2 représente un autre circuit intégré 20 similaire au circuit intégré 10 mais disposant de moyens de test sur les connexions externes. Les moyens de test utilisés sur le circuit intégré comportent des cellules de test 21 associées à chaque entrée et à chaque sortie. Les cellules de test sont reliées entre elles et forment un registre à décalage accessible par l'intermédiaire d'une entrée de test DI, d'une sortie de test DO, et d'un bus de commande Ctrl. Parmi les nombreuses réalisations possible de ce genre de circuit de test, on peut, par exemple, utiliser un dispositif de test conforme à la norme IEEE 1149.1. L'évolution des technologies dans le domaine des circuits intégrés permet une intégration de plus en plus importante. Il est courant, à l'heure actuelle, de concevoir des circuits intégrés regroupant des circuits qui ont déjà été réalisés sous forme de circuits intégrés de taille plus réduite. Afin de réduire les coûts de développement, il est connu de réutiliser les circuits intégrés déjà préalablement conçus. La figure 3 représente un circuit intégré 30 qui regroupe trois circuits IPl, IP2 et IP3 qui ont été développés de manière indépendante. Chaque circuit IP1 à IP3 peut avoir des entrées et/ou des sorties connectées aux autres circuits IP1 à IP3 et éventuellement des entrées et/ou des sorties communicant avec l'extérieur du circuit intégré 30. Les entrées d'horloge des différents circuits IP1 à IP3 sont alors regroupées entre elles pour recevoir un même signal d'horloge. Bien évidemment, il est possible d'avoir un chemin de test sur un assemblage de circuits tel que le montre par exemple la figure 4. Le circuit intégré 40 de la figure 4 rassemble trois circuits IP1 à IP3 qui comportent chacun des cellules test 41 qui sont chaînées avec des cellules de test 42 qui sont propre au circuit intégré 40. Comme le sait l'homme du métier, il n'est pas nécessaire d'avoir deux cellules de test 41 ou 42 sur un même conducteur sauf si l'intégrité du conducteur doit être testée. Ainsi, si les entrées et/ou sorties des circuits IP1 à IP3 sont à proximité des entrées et/ou sorties du circuit intégré 40, il devient inutile de rajouter des cellules de test 42 pour les entrées et/ou sorties concernées. Par contre, l'utilisation des cellules de test 41 placées sur les connexions internes permet de tester la bonne connexion entre les circuits IP1 à IP3. Il est également possible d'avoir un chemin de test dédoublé. On peut par exemple avoir un premier chemin de test formé par les cellules de test 42, et un deuxième chemin de test interne formé par les cellules de test 41. Les premier et deuxième chemins de test peuvent être tous les deux accessibles de l'extérieur par multiplexage suivant ce que l'on désire tester. En effet, le test des connexions internes est surtout utile au fabricant de circuit intégré. La figure 5 représente une cellule de test 50 connue qui répond aux spécifications de la norme IEEE 1149.1. Cette cellule 50 est monodirectionnelle et peut être utilisée aussi bien sur une entrée que sur une sortie suivant le sens dans lequel elle est placée. De nombreuses variantes sont également connues. Sur les figures 1 à 4, nous n'avons parlé que de circuit ayant des entrées et des sorties. Dans la pratique il existe des circuits ayant des entrées/sorties bidirectionnelles. Toutefois, dans l'invention, on ne s'intéressera pas aux entrées/sorties car celles-ci peuvent être considérées comme une combinaison d'entrées et de sorties couplées. La figure 6 représente un exemple connu d'utilisation de cellule de test 50 sur un bus bidirectionnel, les données dupliquées correspondant à la partie interne du circuit. Il est donc tout à fait possible de ne considérer que des entrées et des sorties. Un problème que veut résoudre l'invention est relatif au rassemblement de circuits intégrés connus dans un même circuit intégré comme illustré sur les figures 3 et 4. En effet, chaque circuit IPl à IP3 a été réalisé de manière indépendante, le circuit intégré résultant 30 ou 40 n'étant qu'un assemblage de circuit connu. Lors de la conception du circuit intégré résultant 40, les circuits IP1 à IP3 sont modifiés au minimum, voire pas du tout. Le problème de synchronisation entre circuit survient alors car chaque circuit IPl à IP3 fonctionne avec un signal d'horloge interne Hi à H3 qui est différente des autres. Cela découle de la synchronisation du circuit IPl à IP3 faite de manière autonome. Il est en effet primordial dans un circuit intégré que tous les fronts d'horloge soient simultanés sur tous les circuits qui utilise le signal d'horloge. Or, la réalisation d'un circuit de distribution d'horloge entraîne de manière quasi-automatique un phénomène de latence globale sur la totalité du circuit intégré pour compenser les différences de phases apparaissant sur le signal d'horloge aux entrées des différents circuits. Ainsi, lorsque l'on réalise l'intégration dans un circuit intégré 40 de plusieurs circuits IP1 à IP3 qui ont été conçus comme des circuits intégrés indépendants, en effectuant une simple connexion des entrées d'horloge des différents circuits IP1 à IP3 avec l'entrée d'horloge du circuit intégré, alors on obtient les signaux d'horloge interne Hi à H3 tels que représentés sur les figures 7B à 7D. On voit sur les figures 7A à 7D que chaque signal d'horloge Hi à H3 est affecté d'un retard de phase 61 à 63 par rapport au signal d'horloge présent sur l'entrée d'horloge CK. On peut avoir, par exemple 61 = 5 ns, 62 = 7 ns et 63 = 3 ns. Dans cette exemple, on considère une donnée Di présente dans un registre du circuit IP1 qui lors d'un front d'horloge va être remplacée par une donnée Di+l, la sortie du registre du circuit IP1 correspondant à une sortie du circuit IP1. Si la sortie du circuit IP1 est connectée à une entrée du circuit IP2, lors du front d'horloge correspondant, il est possible, suivant l'importance de déphasage entre les signaux d'horloge Hi et H2, suivant les longueurs de conducteur entre les circuits IP1 et IP2, et suivant la présence éventuelle de portes logiques à l'entrée d'un circuit synchrone du circuit IP2, de charger dans le circuit synchrone du circuit IP2 soit la donnée Di, soit la donnée Di+l, ou soit un état indéterminé qui correspond à la transition entre les données Di et Di+l. Il en découle une incertitude dans le fonctionnement du circuit IP2. Si la sortie du circuit IP1 est connectée à une entrée d'un registre du circuit IP3, alors la donnée Di est chargée dans le registre de IP3 lors d'un front correspondant au front utilisé pour le chargement de la donnée Di+l dans le registre du premier circuit IP1. Les problèmes de fonctionnement expliqués précédemment sont déjà connus de l'homme du métier et des solutions sont déjà connues. Une première solution consiste à resynchroniser les signaux d'horloge Hi à H3 en retardant plus ou moins le signal d'horloge fourni à chaque circuit. Cependant lors d'une resynchronisation d'horloge, on doit pouvoir tolérer une marge d'erreur qui soit fonction de différents paramètres intervenant dans un circuit intégré (température, tension d'alimentation, positionnement dans le circuit intégré, technologie,...). Classiquement, cette marge d'erreur est telle qu'elle correspond environ au temps minimal de propagation d'une porte logique (soit plus ou moins 0,1 à 0,2 ns pour une technologie 0, 35 um) afin d'être sans effet sur les circuits. Le problème est que les circuits IP1 à IP3 sont conçus en ayant des signaux d'horloge synchronisés qui utilisent déjà cette même d'erreur. Si on effectue simplement la resynchronisation du signal d'horloge à l'entrée de chaque circuit IP1 à IP3, alors on double la marge d'erreur, ce qui ne résout pas le problème. Pour resynchroniser les signaux d'horloge il faut entièrement refaire le circuit de distribution d'horloge de tous les circuits IP1 à IP3. Or, si l'on assemble les circuits IP1 à IP3, c'est pour éviter d'avoir à redévelopper ces mêmes circuits IP1 à IP3. Une deuxième solution consiste à rajouter des bascules synchronisées sur les fronts non actifs du signal d'horloge afin de retarder les signaux sortant d'éléments synchrones d'une demi période du signal d'horloge. Cependant l'ajout d'une bascule a pour effet d'une part de rajouter environ quarante transistors et d'autre part de supprimer l'équivalent d'une demi période de temps de traitement. Il convient donc de placer un minimum de bascules uniquement là o elles sont nécessaire, c'est à dire uniquement sur les liaisons o le signal se déplace d'un circuit IP1 ayant un retard d'horloge 61 vers un circuit IP2 dont le retard d'horloge 62 est supérieur à 81. Toutefois, les retards d'horloge 61 à 63 dépendent également de la constitution globale du circuit intégré. Il n'est pas possible de déterminer de manière précise ces retards 61 à 63 lors de la conception du circuit intégré, l'ajout de bascules ayant comme effet indésirable de modifier également les retards d'horloge 61 à 63 des circuits IP1 à IP3. L'invention va apporter une solution à ce problème de synchronisation. Dans l'invention, on modifie les cellules de test pour remplir le rôle de la bascule supplémentaire de manière conditionnelle en ajoutant un minimum de transistors au circuit intégré. Il suffit alors à l'homme du métier de remplacer des cellules de test dans le circuit intégré par la cellule de test faisant l'objet de l'invention. L'invention a pour objet un circuit intégré comportant un premier circuit interne qui comporte un premier signal d'horloge interne dont des premiers fronts sont actifs, une ligne de transmission constituée de première et deuxième demi-lignes, et une cellule de test, la cellule de test comportant: - une première bascule comportant des moyens pour mémoriser soit l'information présente sur la première demi-ligne soit une information provenant d'une autre cellule de test, - une deuxième bascule, par exemple de type transparente, connectée pour recevoir l'information contenue dans la première bascule, et - des moyens de sélection pour fournir à la deuxième demi- ligne soit l'information présente sur la première demi-ligne soit l'information contenue dans la deuxième bascule, caractérisé en ce que ladite cellule comporte des moyens pour que, lorsque la cellule ne fonctionne pas en mode de test, la deuxième bascule mémorise lors de deuxièmes fronts du signal d'horloge l'information présente sur la première demi-ligne, et en ce que les moyens de sélection fournissent à la deuxième demi-ligne soit l'information présente sur la première demi-ligne soit l'information présente dans la deuxième bascule en fonction d'un bit d'état. Préférentiellement, la cellule est placée sur une sortie du premier circuit interne qui est reliée à une entrée d'un deuxième circuit interne ayant un deuxième signal d'horloge, le deuxième circuit interne étant connecté à la deuxième demi-ligne, et le bit d'état indiquant que les moyens de sélection fournissent l'information présente sur la première demi-ligne si le premier signal d'horloge est en retard par rapport au deuxième signal d'horloge et que les moyens de sélection fournissent l'information présente dans la deuxième bascule si le premier signal d'horloge est en avance par rapport au deuxième signal d'horloge. L'invention a également pour objet un procédé de transmission d'un signal logique sur une ligne de transmission constituée de première et deuxième demi- lignes, dans un circuit intégré comportant au moins un circuit interne dont les signaux sont synchronisés par des premiers fronts d'un signal d'horloge interne, le circuit interne comportant une cellule de test qui comporte des première et deuxième bascules et qui est intercalée entre les première et deuxième demi-lignes, caractérisé en ce que, lorsque la cellule ne fonctionne pas en mode de test, la deuxième bascule mémorise lors de deuxièmes fronts du signal d'horloge l'information présente sur la première demi-ligne, et en ce que les moyens de sélection fournissent à la deuxième demi-ligne soit l'information présente sur la première demi-ligne soit l'information présente dans la deuxième bascule en fonction d'un bit d'état. L'invention sera mieux comprise et d'autres particularités et avantages apparaîtront à la lecture de la description qui va suivre, la description faisant référence aux dessins annexés parmi lesquels: les figures 1 à 4 représentent des circuits intégrés selon l'état de la technique, la figure 5 représente une cellule de test répondant à la norme IEEE 1149.1 selon l'état de la technique, la figure 6 représente l'utilisation de cellules de test pour un port bidirectionnel selon l'état de la technique, les figures 7A à 7D représentent des chronogrammes de signaux d'horloge, la figure 8 représente un circuit incluant une cellule de test modifiée selon l'invention, les figures 9A à 9F représentent des chronogrammes de fonctionnement de l'invention. La figure 8 représente partiellement un premier et un deuxième circuit interne 810 et 820, le premier circuit interne 810 correspondant par exemple au circuit IP1 et le deuxième circuit interne 820 correspondant par exemple à l'un des circuits IP2 ou IP3. Le premier circuit interne 810 comporte entre autre un circuit synchrone 830 et une cellule de test 840. Le circuit synchrone 830 est par exemple une bascule synchrone recevant, sur une entrée de donnée, une donnée qui est mémorisée dans la bascule et fournie sur une sortie de la bascule lors de premiers fronts (par exemple les fronts montants) d'un signal d'horloge interne Hi. L'homme du métier comprendra que le circuit synchrone 830 n'est pas nécessairement une bascule et peut être remplacé par tout type de circuit synchrone (compteur, séquenceur ou autre). La cellule de test 840, dans l'exemple décrit, est une cellule de registre à décalage conforme à la norme IEEE 1149.1, cette cellule 840 étant monodirectionnelle et s'intercalant entre deux demi-lignes de communication i"in" et "out". La première demi-ligne "in" étant connectée à la sortie du circuit synchrone 830, et la deuxième demi-ligne "out" étant connectée à une entrée du deuxième circuit interne 820. Cette cellule de test 840 comporte en outre: - une première bascule 841 de type D ayant une entrée de donnée, une entrée d'horloge et une sortie, la première bascule mémorisant et fournissant en sortie la donnée présente sur l'entrée de donnée lors de premiers fronts (par exemple des fronts montants) du signal présent sur son entrée d'horloge; - une deuxième bascule 842 de type D- transparente ayant une entrée de donnée, une sortie et une entrée d'horloge, la deuxième bascule fournissant en sortie la donnée présente sur l'entrée de donnée dès l'apparition de deuxièmes fronts (par exemple des fronts descendants) du signal présent sur son entrée d'horloge, la deuxième bascule étant ensuite verrouillée dès l'apparition de premier fronts du signal présent sur son entrée d'horloge; - des premier à quatrième multiplexeurs 843 à 846, chaque multiplexeur 843 à 846 ayant des première et deuxième entrées de donnée, une entrée de sélection et une sortie, la sortie étant reliée à la première entrée de donnée si l'entrée de sélection reçoit un signal dans un premier état (par exemple "0") et la sortie étant reliée à la deuxième entrée de donnée si l'entrée de sélection reçoit un signal dans un deuxième état (par exemple "1"); - une porte logique 847 ayant deux entrées et une sortie, la porte logique étant par exemple une porte de type OU. La cellule de test reçoit en outre les signaux suivant définis dans la norme IEEE 1149.1: - un signal DI de donnée à décaler provenant d'une cellule précédente, - un signal DO de donnée à décaler dans une cellule suivante, -un signal SDR de commande de sélection décalage/échantillonnage, - un signal CDR d'horloge de décalage, - un signal UDR de mise à jour, - un signal Mode de sélection de mode de test. L'entrée de donnée de la première bascule 841 est connectée à la sortie du premier multiplexeur 843. L'entrée d'horloge de la première bascule 841 reçoit le signal CDR. La sortie de la première bascule 841 fournit le signal DO. L'entrée de donnée de la deuxième bascule 842 est connectée à la sortie du deuxième multiplexeur 844. L'entrée d'horloge de la deuxième bascule 842 est connectée à la sortie du quatrième multiplexeur 846. La sortie de la deuxième bascule 842 est connectée à la deuxième entrée de donnée du troisième multiplexeur 845. Les premières entrées des premier à troisième multiplexeurs 843 à 845 sont connectées à la première demi-ligne "in". La deuxième entrée de donnée du premier multiplexeur 843 reçoit le signal DI. L'entrée de sélection du premier multiplexeur 843 reçoit le signal SDR. La deuxième entrée de donnée du deuxième multiplexeur 844 est connectée à la sortie de la première bascule 841. Les entrées de sélection des deuxième et quatrième multiplexeurs 844 et 846 sont connectées ensemble et reçoivent le signal Mode. L'entrée de sélection du troisième multiplexeur 845 est connectée à la sortie de la porte logique 847. la sortie du troisième multiplexeur 845 est connectée à la deuxième demi-ligne "out". La première entrée de donnée du quatrième multiplexeur 846 reçoit le signal d'horloge interne Hi. La deuxième entrée de donnée du quatrième multiplexeur 846 reçoit le signal UDR. L'une des entrées de la porte logique 847 est connectée à la sortie de la première bascule 841. L'autre des entrées de la porte logique reçoit le signal Mode. Il convient de dissocier deux modes de fonctionnement pour la cellule de test 840. Un premier mode de fonctionnement est le mode "normal" qui correspond au signal Mode dans le premier état (par exemple "O"). Un deuxième mode de "test" qui correspond au signal Mode dans le deuxième état (par exemple "1"). En mode de "test", le fonctionnement de la cellule de test 840 est analogue à une cellule de l'état de la technique. Le signal mode est dans le deuxième état reliant ainsi la demi-ligne "out" à la sortie de la deuxième bascule 842, le signal UDR étant fourni à l'entrée d'horloge de la deuxième bascule 842, et l'entrée de donnée de la deuxième bascule étant reliée à la sortie de la première bascule 841. Pour décaler les données entre des cellules formant une chaîne de test, le signal SDR est dans le deuxième état et le signal CDR est constitué par une série d'impulsions, des données de test étant décalées de cellule en cellule par l'intermédiaire des signaux DI et DO lors de chaque impulsion du signal CDR. Lorsque les données de test ont été placées dans les bonnes cellules par une série de décalage dans les premiers registres 841, on arrête d'envoyer des impulsions sur le signal CDR puis on envoie une impulsion négative sur le signal UDR, la donnée présente dans la première bascule 841 est alors mémorisée par la deuxième bascule 842 et apparaît sur la deuxième demi-ligne "out". Puis les données sont ensuite échantillonnées pour être récupérées, pour cela, le signal SDR est positionné dans le premier état, et une impulsion est envoyée sur le signal CDR pour mémoriser la donnée présente sur la première demi-ligne "in" dans la première bascule 841. La donnée échantillonnée dans la première bascule 841 est ensuite récupérable à l'aide d'une série de décalage de cellule en cellule. Le fonctionnement en mode "normal" nécessite que l'on mémorise dans la première bascule 841 un bit d'état. Le chargement du bit d'état doit se faire au préalable en utilisant le mode test par une série de décalage successifs. Le bit d'état va indiquer à la cellule 840 si il est nécessaire de retarder la donnée circulant sur la ligne de transmission ou non. Dans l'exemple décrit, un premier état du bit d'état (par exemple "0") va indiquer que la donnée ne doit pas être retardée, et un deuxième état du bit d'état (par exemple "1") va indiquer que la donnée est à retarder. Le fonctionnement normal de la cellule 840 est illustré sur les figures 9A à 9F. La figure 9A représente le signal d'horloge interne Hi qui synchronise les éléments du premier circuit interne 810. Ce signal comporte une succession de premiers fronts 90 et de deuxièmes fronts 91 en alternance. La figure 9B représente le signal présent sur la première demi-ligne "in". L'état de ce signal est représenté par une succession de données Di-1, Di et Di+1 qui peuvent être soit égalent à "0" soit égalent à "1". Ce signal provenant du circuit synchrone 830, des changements d'état 92 de données se produisent peu après chaque premier front 90 du signal d'horloge interne Hi. Lorsque le bit d'état est dans le premier état et que le signal Mode est dans le premier état, le troisième multiplexeur 845 relie la deuxième demi-ligne "out" à la première demi-ligne "in". Le signal présent sur la deuxième demi-ligne "out" est sensiblement identique au signal présent sur la première demi-ligne "in", comme représenté sur la figure 9C. Dans la réalité, le signal présent sur la deuxième demi- ligne "out" est légèrement retardé par rapport au signal présent sur la première demi-ligne "in" à cause du troisième multiplexeur 845 (en technologie 0,35 jm, le retard est inférieur à 0,1 ns). Si le deuxième circuit interne 820 correspond par exemple au circuit IP3, la donnée présente sur la deuxième demi- ligne "out" va être mémorisée lors de premiers fronts 93 du signal d'horloge interne H3 qui se produisent avant les premiers fronts 90 du signal d'horloge interne Hi, par conséquent, la donnée Di présente sur la deuxième demi-ligne "out" étant stable. La cellule 840 se comporte, lorsque le bit d'état est dans le premier état, comme une cellule de l'état de la technique sans ajouter de retard supplémentaire. Par contre, lorsque le bit d'état est dans le deuxième état et que le signal Mode est dans le premier état, le troisième multiplexeur 845 relie la deuxième demi-ligne "out" à la sortie de la deuxième bascule 842. Le signal présent sur la deuxième demi-ligne "out" est sensiblement identique au signal présent en sortie du deuxième registre 842 (avec toutefois un léger retard induit par le troisième multiplexeur 845). Or la donnée présente dans la deuxième bascule est synchronisée par les deuxièmes fronts 91 du signal d'horloge interne Hi. En effet, le signal présent sur la première demi-ligne "in" étant stable lorsque la deuxième bascule 842 est transparente, tout se passe comme si la donnée est mémorisée lors des deuxièmes fronts 91 bien que la mémorisation s'effectue, en fait, lors des premiers fronts 90. Le signal sortant de la deuxième bascule 842 change donc d'état peu après les deuxièmes fronts 91 du signal d'horloge interne Hi. On obtient sur la deuxième demi-ligne "out" le signal représenté sur la figure 9E, ce signal correspondant au signal présent sur la première demi-ligne "in" retardé d'une demi période du signal d'horloge interne Hi. Si le deuxième circuit interne 820 correspond par exemple au circuit IP2, la donnée présente sur la deuxième demi-ligne "out" va être mémorisée lors de premiers fronts 94 du signal d'horloge interne H2 qui se produisent après les premiers fronts 90 mais bien avant les deuxièmes fronts 91 du signal d'horloge interne Hi, par conséquent, la donnée Di présente sur la deuxième demi-ligne "out" étant stable. La cellule 840 se comporte lorsque le bit d'état est dans le deuxième état comme une cellule de test qui ajoute retard supplémentaire d'une demi période du signal d'horloge interne Hi. Une telle cellule 840 peut aisément remplacer des cellules de test présente dans un circuit intégré sans nécessiter de re-concevoir le circuit interne IP1 à IP3. Par ailleurs, une telle cellule présente comme avantage d'ajouter seulement 20 transistors par connexion entre circuits internes. De nombreuses variantes de l'invention sont possibles. Dans l'exemple décrit, on a représenté une cellule de test utilisée sur une sortie du premier circuit interne 810, mais on peut très bien utiliser cette même cellule 840 à la place d'une cellule de test 821 placée à l'entrée du deuxième circuit interne 820, dans ce cas on utilisera l'horloge interne H2 ou H3 à la place de l'horloge interne Hi. Il va de soit que si l'on modifie une cellule d'entrée selon l'invention, il n'est pas nécessaire de modifier la cellule de sortie, et réciproquement. On préférera toutefois placer les cellules modifiées sur les sortie afin de bénéficier d'un temps de traitement supérieur à une demi période du signal d'horloge lorsque le signal est retardé. En effet, si la cellule est placée en entrée, le temps de traitement sera uniquement égal à une demi période du signal d'horloge lorsque le signal est retardé. Par ailleurs, dans la norme IEEE 1149.1, il est possible, pour les cellules placées en entrées, d'utiliser des cellules simplifiées qui ne comportent qu'une seule bascule, or l'invention nécessite d'utiliser une cellule à deux bascules ce qui augmenterait de manière plus significative la taille globale du circuit intégré. L'exemple décrit se rapporte à une cellule de test conforme à la norme IEEE 1149.1 qui comporte deux bascules de mémorisation. Il n'est pas nécessaire que les bascules utilisées soient identiques à celles décrites dans la présente demande. A titre d'exemple, la deuxième bascule peut être remplacée par une bascule D d'un type classique (c'est à dire non transparent) mais synchronisée sur les deuxièmes fronts. L'invention peut également être adaptée sur des cellules de test plus complexes comportant un nombre de bascules plus important et qui ne correspondent pas nécessairement à la norme IEEE 1149.1. De même, l'exemple décrit correspond à un cas particulier, il est tout à fait concevable de modifier les niveaux logiques utilisés à condition d'adapter les éléments utilisés notamment la porte logique 847 et les multiplexeurs 843 à 846 en fonction des niveaux choisis. Certains éléments peuvent également être remplacés par d'autres équivalents. Ainsi, la première bascule 841 et le premier multiplexeur 843 peuvent, par exemple, être remplacés par une bascule comportant plusieurs entrées et munie de moyens de sélection, il en est de même pour la deuxième bascule 842 et le deuxième multiplexeur 844. Les multiplexeurs 843 à 846 peuvent de manière générale être remplacés par tout autre moyens de sélection, par exemple des portes logiques ou des circuits à sortie trois états. REVENDICATIONS 1. Circuit intégré (30) comportant un premier circuit interne (810) qui comporte un premier signal d'horloge interne (Hi) dont des premiers fronts (90) sont actifs, une ligne de transmission constituée de première et deuxième demi-lignes ("in", "out"), et une cellule de test (840), la cellule de test (840) comportant: - une première bascule (841) comportant des moyens (843) pour mémoriser soit l'information présente sur la première demi-ligne ("in") soit une information (DI) provenant d'une autre cellule de test, - une deuxième bascule (842) connectée pour recevoir l'information contenue dans la première bascule (841), et - des moyens de sélection (845) pour fournir à la deuxième demi-ligne ("out") soit l'information présente sur la première demi-ligne ("in") soit l'information contenue dans la deuxième bascule (842), caractérisé en ce que ladite cellule (840) comporte des moyens (844, 846, 847) pour que, lorsque la cellule (840) ne fonctionne pas en mode de test, la deuxième bascule (842) mémorise lors de deuxièmes fronts (91) du signal d'horloge (Hi) l'information présente sur la première demi-ligne ("in"), et en ce que les moyens de sélection (845) fournissent à la deuxième demi-ligne ("out") soit l'information présente sur la première demi- ligne ("in") soit l'information présente dans la deuxième bascule (842) en fonction d'un bit d'état. 2. Circuit selon la revendication 1, caractérisé en ce que le bit d'état est contenu dans la première bascule (841). 3. Circuit selon la revendication 1, dans lequel le signal d'horloge interne (Hi) est constitué d'une succession de premiers et de deuxièmes fronts (90, 91), caractérisé en ce que un élément synchrone (830) du premier circuit interne (810) relié à la cellule (840) est synchronisé sur les premiers fronts (90). 4. Circuit selon la revendication 3, caractérisé en ce que l'élément synchrone (830) est connecté à la première demi-ligne ("in"). 5. Circuit selon la revendication 4, dans lequel un deuxième circuit interne (820) ayant un deuxième signal d'horloge (H2, H3), caractérisé en ce que le deuxième circuit interne (820) est connecté à la deuxième demi-ligne ("out"), et en ce que le bit d'état indique que les moyens de sélection (845) fournissent l'information présente sur la première demi-ligne ("in") si le premier signal d'horloge (Hi) est en retard par rapport au deuxième signal d'horloge (H3) et que les moyens de sélection (845) fournissent l'information présente dans la deuxième bascule (842) si le premier signal d'horloge (Hi) est en avance par rapport au deuxième signal d'horloge (H2). 6. Circuit selon la revendication 1, caractérisé en ce que la cellule (840) est un élément de registre à décalage conforme à la norme IEEE 1149.1. 7. Procédé de transmission d'un signal logique (Di-l, Di, Di+l) sur une ligne de transmission constituée de première et deuxième demi-lignes ("in", "out"), dans un circuit intégré (30) comportant au moins un circuit interne (810) dont les signaux sont synchronisés par des premiers fronts (90) d'un signal d'horloge interne (Hi), le circuit interne (810) comportant une cellule de test (840) qui comporte des première et deuxième bascules (841, 842) et qui est intercalée entre les première et deuxième demi-lignes ("in", "out"), caractérisé en ce que, lorsque la cellule (840) ne fonctionne pas en mode de test, la deuxième bascule (842) mémorise lors de deuxièmes fronts (91) du signal d'horloge (Hi) l'information présente sur la première demi-ligne ("in"), et en ce que des moyens de sélection (845) fournissent à la deuxième demi-ligne ("out") soit l'information présente sur la première demi-ligne ("in") soit l'information présente dans la deuxième bascule (842) en fonction d'un bit d'état. 8. Procédé selon la revendication 7, caractérisé en ce que le bit d'état est mémorisé préalablement au fonctionnement du circuit dans la première bascule (841). 9. Procédé selon la revendication 8, caractérisé en ce que le bit d'état est mémorisé par décalage successif à travers une pluralité de cellule de test.