FR 2783081 A1 20000310 FR 9907937 A 19990622 La présente invention concerne les mémoires à semi- conducteur et, en particulier mais non exclusivement, des mémoires mortes à semi-conducteur. Les mémoires mortes à semi-conducteur (ROM) ont été réalisées traditionnellement dans des applications soit dans lesquelles la densité de dispositifs est plus importante que la vitesse de fonctionnement, soit dans lesquelles la vitesse de fonctionnement est plus importante que la densité des dispositifs. Ces deux conditions ont conduit à deux solutions différentes pour la réalisation des mémoires mortes ROM et de leurs ensembles de détection. Lorsque la vitesse de fonctionnement a une importance réduite, une solution numérique logique est suffisante pour la détection du contenu du coeur de la mémoire. Dans les grandes mémoires mortes, il existe de grandes charges capacitives à la fois dans les lignes de bit et dans les lignes de mot. Ces charges nécessitent des périodes relati- vement longues pour permettre la propagation des signaux de tension qui se déplacent lentement vers les sorties Q. Il est courant qu'un inverseur soit utilisé pour renforcer les signaux de sortie de lignes de bit ou multiplexés destinés aux sorties Q. Lorsque la vitesse a plus d'importance, on utilise en général un certain nombre de mémoires mortes plus petites. Les mémoires mortes relativement petites peuvent travailler à de plus grandes vitesses puisque les charges des lignes de bit et des lignes de mot sont plus petites. On a utilisé un certain nombre de solutions pour obtenir de plus grandes vitesses de fonctionnement dans des mémoires mortes relativement grandes. Dans une telle solution, les mémoires mortes sont divisées en blocs plus petits de mémoire morte qui sont connectés en parallèle. Cette solution donne des lignes de mot et des lignes de bit plus petites mais conduit à une disposition inefficace des dispositifs, et de nombreux circuits de chaque bloc de mémoire sont obligatoirement en double. Une seconde solution met en oeuvre des techniques spéciales de codage dans les cellules de mémoire morte afin que la surface du coeur de la mémoire soit réduite de même que les retards de propagation interne des signaux. Cette solution augmente la complexité de la mémoire morte, et est souvent considérée comme un trop coûteuse pour les avantages obtenus. Lorsque la surface de mémoire morte est moins primordiale, une troisième solution met en oeuvre des cel- lules doubles de mémoire de bit dans le coeur de la mémoire morte afin que l'intensité des signaux soit accrue avant la détection. Dans ce cas, la paire de lignes de bit associée à chaque cellule de mémoire donne des signaux complémen- taires à l'amplificateur de détection, de la même manière qu'une mémoire à accès direct (RAM). La plus grande inten- sité des signaux, c'est-à-dire les signaux de plus grande amplitude, permet des temps d'accès réduits. La quatrième solution utilise ce qu'on appelle une solution hybride à cellules simples et doubles de mémoire de bit donnant des signaux à un amplificateur de détection. Dans cette solu- tion, un signal de tension de référence ayant une amplitude comprise entre celle d'un un logique et d'un zéro logique est appliqué à la seconde entrée de l'amplificateur de détection, la première entrée recevant un signal de la cellule de mémoire. Une mémoire morte classique selon la quatrième solution précitée est représentée sur la figure 1 sur laquelle des transistors 11 à 14 de cellule de mémoire, d'un premier à un quatrième, sont connectés à chacune de lignes de mot wl et wl et à l'une des lignes de bit bl et bl . Ces transistors font partie d'une grande matrice de transistors de cellule de mémoire, par exemple au nombre de 256 000 ou 512 000 fois 16 colonnes de transistors par bit avec 8 bits par mot, connectés chacun de manière semblable à une ligne de bit et une ligne de mot. Seuls les quatre transistors 11 à 14 de cellule de mémoire sont représentés par raison de simplicité. Les transistors 11 et 14 ont leur troisième électrode à la masse, alors que les transistors 12 et 13 ne l'ont pas. Des transistors factices 15 et 16 sont connectés, d'une manière analogue aux connexions des transistors 11 à 14 aux lignes de bit bl et bl , à une ligne factice de bit dbl. Les lignes de bit bl , bl et dbl sont connectées sélectivement à une tension d'alimentation par des transistors respectifs de charge préalable 17, 18 et 19. Les lignes de bit bl et bl sont connectées sélective- ment à une première ligne d'entrée d'un amplificateur de détection mbll par des circuits respectifs parmi des cir- cuits logiques de décodage de colonne et de multiplexage 20 et 21. Ces circuits logiques de décodage de colonne et de multiplexage 20 et 21 assurent la connexion de la ligne respective de bit bl ou bl à la ligne mbll uniquement en présence de signaux convenables de sélection de colonne dans une ligne de bus d'adresse préalablement décodée pradc. Seule l'une des lignes de bit bl et bl est sélec- tionnée à un moment quelconque. La ligne de bit dbl est connectée à une seconde ligne d'entrée d'amplificateur de détection mblr par un transistor d'adaptation 22. Un transistor 23 de cellule de mémoire factice est connecté entre la ligne de bit dbl et la masse. Un premier et un second transistor 24 et 25 d'égali- sation sont connectés entre les lignes mbll et mblr. Des transistors écrêteurs 26 et 27 connectent les lignes respec- tives parmi les lignes mbll et mblr à la tension d'ali- mentation en fonction de la tension présente à la ligne respective mbll ou mblr. Les transistors 26 et 27 jouent le rôle de circuits écrêteurs en courant continu de faible niveau, mettant les lignes mbll et mblr à la tension d'ali- mentation lorsqu'elles ne sont pas pilotées. Des transistors 28, 29, 30 et 31 sont connectés afin qu'ils forment un amplificateur de détection, avec une configuration de miroir de courant. Un signal de sortie d'amplificateur de détection provient de la connexion entre les transistors 28 et 30 d'amplificateur de détection. La figure 2 représente un exemple de diagramme des temps. Une adresse reçue est commandée par un signal d'hor- loge circulant dans un circuit logique de décodage (non représenté) qui identifie une rangée et une colonne particu- lières, c'est-à-dire une ligne de mot et une ligne de bit particulières du coeur de la mémoire. Le flanc ascendant du signal d'horloge permet la charge préalable de chacune des lignes de bit bl , bl et dbl par les transistors de charge préalable 17 à 19, et permet l'égalisation des lignes mbll et mblr par les transistors d'égalisation 24 et 25. A un certain moment après ce flanc ascendant du signal d'hor- loge, le circuit logique de décodage d'adresse (non repré- senté) applique des signaux de sélection des lignes convenables parmi les lignes de mot et les lignes de bit. Des circuits logiques (non représentés), après la détection du fait que la ligne de mot wl ou wl et des lignes de bit bl ou bl ont été sélectionnées et du fait que les lignes de bit ont été chargées à la tension d'alimentation, assurent l'inversion des signaux de charge préalable et d'égalisation appliqués aux transistors 17 à 19 et 24 et 25. Ceux des transistors 11 à 14 de cellule des mémoires qui sont à la fois autorisés à conduire par un signal trans- mis à leur ligne respective de mot et connectés au potentiel de masse provoquent une décharge de la ligne de bit respec- tif. Tous les autres transistors de cellule de mémoire n'effectuent aucune décharge de la ligne de bit respective, mis à part les fuites intrinsèques. La commutation du tran- sistor 23 de cellule de mémoire factice par la logique de décodage d'adresse (non représentée) en même temps que la sélection de la ligne de mot provoque une décharge de la ligne de bit dbl au potentiel de masse. Le transistor 23 de cellule de mémoire factice est toujours sélectionné lors- qu'une ligne de mot quelconque est sélectionnée. Cette décharge se produit à la moitié de la fréquence à laquelle sont déchargées les autres lignes de bit. Lorsque la ligne de bit bl ou bl est connectée à la ligne mbll par son circuit logique respectif de décodage de colonne et de multiplexage 20 ou 21 et la ligne de bit factice dbl est connectée à la ligne mblr par le transistor 22, une diver- gence entre les tensions des lignes respectives mbll et mblr se produit. La divergence est détectée et amplifiée par l'amplificateur de détection formé par les transistors 28 à 31. L'amplificateur de détection donne donc un signal de sortie de détection qui est représentatif du sens du signal de tension de la ligne mbll comparé à celui de la ligne mblr, qui est ainsi représentatif de l'état du transistor choisi 11 à 14 de cellule de mémoire. Le signal de sortie de détection de l'amplificateur de détection se propage vers un circuit tampon (non représenté) et est ainsi conservé dans celui-ci avant de passer à la sortie Q. Le circuit tampon (non représenté) introduit un léger retard. Dans cette mémoire morte, les lignes de bit qui ne sont pas sélectionnées et qui sont associées à un transistor de cellule de mémoire à la masse dans la rangée choisie, bien qu'elles ne forment pas des lignes de bit sélectionnées, sont déchargées à la masse. Le fait que chacune des lignes de bit bl , bl et dbl est chargée préalablement avant l'opération de lecture et que la moitié environ des lignes est déchargée à la fin de chaque opération (si l'on suppose 50 % de uns et 50 % de zéros dans une ligne déterminée quelconque du coeur de la mémoire) indique que la mémoire morte de la figure 1 pré- sente une consommation en courant extrêmement élevée. Les fuites de charges des lignes de bit dues aux fuites p-n et aux effets de fuites secondaires intrinsèques dans les tran- sistors de cellule de mémoire augmentent encore la consom- mation de courant. En outre, la charge et la décharge continues de cette manière donnent de nombreuses sources potentielles de bruit dans la mémoire morte. Cela signifie qu'il existe un risque élevé de diaphonie entre les pistes d'un même niveau et, dans le cas de circuits à plusieurs niveaux, de niveaux différents. Dans un premier aspect, la présente invention concerne une mémoire à semi-conducteur ayant un ensemble de lecture du contenu de la mémoire qui comporte au moins une ligne de bit connectée à chaque cellule d'une colonne de cellules de mémoire et un dispositif qui est commandé lorsque la colonne est sélectionnée pour connecter la ligne de bit à une tension de charge, la ligne de bit n'étant pratiquement pas chargée avant la sélection de la colonne. Dans un second aspect, l'invention concerne une mémoire à semi- conducteur ayant un ensemble de détection du contenu de la mémoire qui comprend au moins une ligne de bit connec- tée à chaque cellule de mémoire d'une colonne de cellules de mémoire, un amplificateur de détection, et un dispositif commandé lorsque la colonne est sélectionnée et destiné à appliquer une tension de charge à la ligne de bit et à connecter la ligne de bit à une entrée de l'amplificateur de détection, la ligne de bit n'étant pratiquement pas chargée avant la sélection de la colonne. Dans un troisième aspect, l'invention concerne une mémoire à semiconducteur qui comprend au moins deux lignes de bit associées chacune à une colonne respective de cel- lules de mémoire, chaque ligne de bit étant connectée par chaque cellule de mémoire de la colonne respective, chaque ligne de bit étant sélectivement connectée par un multi- plexeur associé à une ligne d'entrée d'amplificateur de détection commune aux lignes de bit en fonction d'un signal respectif de sélection de colonne, et un transistor éléva- teur destiné à connecter la ligne d'entrée d'amplificateur de détection à une tension de charge en fonction d'un signal logique. Le transistor élévateur charge ainsi la ligne d'entrée de l'amplificateur de détection et la ligne de bit de choisie sans charge des lignes de bit non sélectionnées. En outre, comme des transistors élévateurs sont associés à la ligne d'entrée d'amplificateur de détection plutôt qu'aux lignes de bit, il faut moins de transistors élévateurs. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre d'exemples de réalisation, faite en référence aux dessins annexés sur lesquels: la figure 1 représente une mémoire morte à semi- conducteur de la technique antérieure; la figure 2 représente un diagramme des temps de la mémoire morte de la figure 1; la figure 3 représente une mémoire à semi-conducteur selon l'invention, sous forme d'une mémoire morte; la figure 4 représente un amplificateur de détection destiné à être utilisé dans la mémoire à semi-conducteur de la figure 3; et la figure 5 représente un diagramme des temps -de l'ensemble de la mémoire à semi-conducteur des figures 3 et 4. Sur la figure 3, des transistors 40 à 43 de cellule de mémoire,.d'un premier à un quatrième, sont représentés sous forme connectée chacun à l'une des lignes de mot wl et wl et à l'une des lignes de bit bl et bl . Des transistors factices 44a et 44b sont connectés de manière analogue à une ligne de bit factice dbl. Comme dans le cas de la mémoire morte de la figure 1, ces transistors sont inclus dans une grande matrice de transistors de cellules de mémoire. Les lignes de bl et bl sont connectées sélectivement à une première ligne d'entrée d'amplificateur de détection mbll par des circuits logiques respectifs de décodage de colonne et de multiplexage 45 et 46 qui sont disposés afin qu'ils soient connectés à une ligne de bus d'adresse préalablement décodée pradc, pratiquement de la même manière que dans la mémoire morte de la figure 1. Des transistors factices 47 et 48 sont connectés entre la ligne de bit factice dbl et une seconde ligne d'entrée d'ampli- ficateur de détection mblr afin qu'ils adaptent les carac- téristiques de la ligne dbl à celles des lignes de bit bl et bl . Le transistor 48 est connecté de manière perma- nente à la tension d'alimentation afin qu'il donne un demi- courant de pilotage de zéro en lecture dans la ligne mblr. Des transistors 49 et 50 de mise à la masse sont connectés entre des lignes respectives parmi les lignes mbll et mblr et le potentiel de masse. Leurs électrodes de grille sont connectées en commun. Un transistor d'égalisation 51 est connecté entre les lignes mbll et mblr et son électrode de grille est connectée à la connexion d'électrode de grille commune des transistors 49 et 50 de mise à la masse. Des transistors élévateurs 52 et 53 sont connectés entre la tension d'alimentation et des lignes respectives parmi les lignes mbll et mblr. Des transistors d'isolement 54 et 55 sont connectés entre des lignes respectives mbll et mblr et des lignes respectives parmi une troisième et une quatrième ligne d'entrée d'amplificateur de détection pbll et pblr. On se réfère maintenant à la figure 4; l'amplificateur de détection est formé en deux étages, l'étage d'amplifi- cation qui comprend les transistors 60 à 65 et l'étage de mémorisation qui comprend les transistors 66 à 78 et les inverseurs 79 à 80. On décrit maintenant le fonctionnement de la mémoire morte à semi- conducteur de la figure 3 en référence aux figures 3, 4 et 5. Un cycle de lecture commence par un signal d'adresse appliqué au circuit logique de décodage d'adresse (non représenté). A ce moment, les circuits logiques de décodage de colonne et de multiplexage 45 et 46 ne sont pas en circuit. En conséquence, les lignes de bit bl et bl sont connectées au potentiel de masse, les transistors élévateurs 52 et 53 n'étant pas commutés. Les lignes mbll et mblr sont maintenues au potentiel de masse par les tran- sistors 49 et 50 et sont en outre égalisées par le tran- sistor d'égalisation 51. Les lignes mbll et mblr sont en outre connectées à des lignes respectives parmi les lignes pbll et pblr grâce aux transistors d'isolement 54 et 55 qui sont mis en circuit. Un certain temps après le flanc ascen- dant du signal d'horloge, le circuit logique de décodage d'adresse (non représenté) permet le fonctionnement de l'une des lignes de mot wl et wl et d'un circuit choisi parmi les circuits logiques de décodage de colonne 45 et 46. Un temps prédéterminé après le flanc ascendant du signal d'horloge, le signal d'égalisation eqn passe à un faible niveau, si bien que les transistors 49 et 50 et le transistor 51 d'égalisation sont mis à l'état non conduc- teur, alors que les transistors élévateurs 52 et 53 sont mis à l'état conducteur. A ce moment, la ligne de bit choisie bl ou bl subit une élévation de tension grâce au transistor élévateur 52. La ligne de bit factice dbl présente aussi une augmentation de tension due au transistor 48. La vitesse de changement de tension subie dépend unique- ment du fait que le transistor 40 à 43 de cellule de mémoire, qui est connecté à la ligne de mot wl ou wl qui peut conduire, est connecté au potentiel de masse ou non. Si ce transistor est connecté à la masse, la ligne de bit respective se charge plus lentement que la ligne de bit factice dbl et inversement. Les lignes pbll et pblr se chargent avec la ligne de bit à laquelle elles sont connectées. Un circuit de détection de niveau (non représenté) assure une réduction d'un signal saeb lors de la détection du fait que la tension de la ligne de bit factice dbl a atteint un niveau prédéterminé. Ce niveau est établi afin qu'il soit un peu superieur à la tension de seuil du transistor nmos, de préférence d'une valeur comprise entre 1 et 1,3 V. A ce moment, les transistors d'isolement 54 et sont mis à l'état non conducteur si bien que la ligne mbll est isolée de la ligne pbll et la ligne mblr est isolée de la ligne pblr. La réduction du signal saeb provoque aussi la mise à l'état conducteur ou l'autorisation de mise à l'état conducteur des transistors 60 et 65 de l'étage d'amplification de l'amplificateur de détection. En consé- quence, les transistors 61 à 64 amplifient le signal de tension présent dans les lignes pbll et pblr. Le signal saeb est maintenu à un faible niveau pendant un temps prédéter- miné qui doit seulement suffire pour que les données de l'étage d'amplification de l'amplificateur de détection soient établies dans l'étage de mémorisation d'amplificateur de détection. Avant que le signal saeb ne présente une remontée, la ligne de sortie de l'amplificateur de détection saoutl propage le signal de sortie vers le circuit logique tampon (non représenté) et donc à la sortie Q. Les deux signaux saeb et eqn s'élèvent en même temps, si bien que les transistors 49 à 51 sont mis à la masse, ils égalisent les lignes mbll et mblr, ils mettent les transis- tors 52 et 53 à l'état non conducteur, ils connectent à nouveau les lignes mbll et mblr aux lignes respectives pbll et pblr, et ils mémorisent les signaux de détection prove- nant des lignes pbll et pblr dans l'étage de mémorisation de l'ampilificateur de détection grâce aux transistors de mémorisation 66, 67, 69, 72, 74 et 75. L'étage d'ampli- fication de l'amplificateur de détection est aussi mis à l'état non conducteur car les transistors 60 et 65 sont mis à l'état non conducteur. L'égalisation est à nouveau obtenue à ce moment. Comme seules les lignes de bit choisies sont chargées et ainsi déchargées, la mémoire à semi-conducteur de la figure 3 consomme beaucoup moins d'énergie que celle de la figure 1. En outre, la décharge est beaucoup plus réduite puisque les lignes de bit ne sont chargées qu'un peu au-delà de la tension de seuil d'un transistor nmos, par exemple entre 1 et 1,3 V. En outre, un plus petit nombre de lignes de bit est déchargé, le bruit produit est plus faible et la diaphonie entre les lignes de bit et les autres pistes est moins probable que dans la mémoire de la figure 1. Pour que le temps d'accès à la mémoire de la figure 3 soit réduit, il est souhaitable d'adapter intimement le temps de retard du trajet logique de décodage d'adresse au flanc descendant du signal eqn. Si le circuit logique de décodage d'adresse ne peut pas avoir un fonctionnement garanti avant la redescente du signal eqn ou s'il est souhaitable que le signal eqn redescende aussitôt que possible après le flanc ascendant du signal d'horloge, il est avantageux de détecter le fait que le circuit logique de décodage d'adresse a terminé de fonctionner avant d'auto- riser la diminution du signal eqn. Il s'agit de la situation décrite dans le mode de réalisation précédent. Dans une variante, le signal eqn peut être tel qu'il retombe un temps prédéterminé après le flanc ascendant du signal d'horloge. Cette possibilité permet une réduction de la complexité de la mémoire à semi-conducteur. Comme les transistors d'isolement 54 et 55 sont mis à l'état conducteur lorsque les lignes de bit choisies sont chargées, les lignes d'entrée d'amplificateur de détection pbll et pblr sont chargées avec les lignes mbll et mblr. Les avantages de ce montage sont une réduction du bruit d'ali- mentation et une amélioration du temps d'accès. Le temps d'accès est amélioré car l'amplificateur de détection est chargé simultanément à la détection des signaux établis dans les lignes de bit et non successivement. Dans la mémoire de la figure 3, l'égalisation 'des lignes mbll et mblr est à l'état habituel. Cet état n'est interrompu que lorsque l'amplificateur de détection doit détecter de nouvelles données provenant des transistors 40 à 43 des cellules de mémoire. Cette disposition élimine donc les problèmes qui posent la technique antérieure pour la garantie d'un temps suffisant d'égalisation avant la lecture des données provenant des transistors 40 à 43 de cellule de mémoire. L'importance de la solution des problèmes anté- rieurs grâce à cette disposition est surtout grande aux vitesses inférieures à la vitesse maximale de fonction- nement. Il est bien entendu que l'invention n'a été décrite et représentée qu'à titre d'exemple préférentiel et qu'on pourra apporter toute équivalence technique dans ses élé- ments constitutifs sans pour autant sortir de son cadre. REVENDICATIONS 1. Mémoire à semi-conducteur, qui possède un ensemble de lecture du contenu de la mémoire qui comprend au moins une ligne de bit (bl , bl ) connectée à chaque cellule d'une colonne de cellules de mémoire (40-43), caractérisée par un dispositif (52) commandé lorsque la colonne est sélectionnée pour la connexion de la ligne de bit (bl , bl ) à une tension de charge, la ligne de bit (bl , bl ) n'étant pratiquement pas chargée avant la sélection de la colonne. 2. Mémoire à semi-conducteur possédant un ensemble de détection du contenu de la mémoire comprenant au moins une ligne de bit (bl , bl ) connectée à chaque cellule d'une colonne de cellules de mémoire (40-43) et à un ampli- ficateur de détection (60-80), caractérisée par un disposi- tif (52, 54) commandé lorsque la colonne est sélectionnée pour l'application d'une tension de charge à la ligne de bit (bl , bl ) et pour la connexion de la ligne de bit (bl , bl ) à une entrée de l'amplificateur de détection (60-80), la ligne de bit (bl , bl ) n'étant prati- quement pas chargée avant la sélection de la colonne. 3. Mémoire à semi-conducteur comprenant au moins deux lignes de bit (bl , bl ) associées chacune à une colonne respective de cellules de mémoire (40-41), chaque ligne de bit (bl , bl ) étant connectée à chaque cellule de mémoire (40-41) de la colonne respective, chaque ligne de bit (bl , bl ) étant connectée sélectivement par un multiplexeur associé (45, 46) à une ligne d'entrée d'amplificateur de détection (pbll) commune aux lignes de bit (bl , bl ) en fonction d'un signal respectif de sélection de colonne, caractérisée par un transistor éléva- teur (52) destiné à connecter la ligne d'entrée d'amplifi- cateur de détection (pbll) à une tension de charge d'après un signal logique.