FR 2773286 A1 19990702 FR 9816558 A 19981229 ATTAQUEUR DE SORTIE POSSEDANT UNE CAPACITE D'ATTAQUE PROGRAMMABLE POUR ATTAQUER DES CHARGES VARIABLES La présente invention concerne les dispositifs à circuit intégré et, d'une manière plus particulière, les dispositifs à circuit intégré incorporant des cir- cuits d'attaque de sortie. Les dispositifs à circuit intégré peuvent con- tenir des circuits d'attaque de sortie spécialisés pour attaquer des dispositifs externes lorsque les charges as- sociées aux dispositifs externes sont appréciables. En se reportant maintenant à la figure 1, un dispositif à cir- cuit intégré peut aussi comporter une pluralité de modu- les de mémorisation 111, 113, 115 et 117 qui sont reliés électriquement à un bus de données (DONNEES), à un bus d'instructions (CMD) et à une ligne de signal de sélec- tion de puce (CS). Chaque module de mémorisation peut être, lui-même, constitué d'une pluralité de dispositifs de mémorisation 101, 103, 105 et 107. Comme cela va de soi pour l'homme du métier, une augmentation du nombre de modules de mémorisation sur une carte-système à circuit intégré peut conduire à l'application d'une charge dés- équilibrée sur les modules de mémorisation. L'application d'une charge déséquilibrée peut être provoquée par les longueurs inégales des lignes de signaux reliées aux mo- dules et peut se traduire par un biais temporel au niveau de l'horloge, lequel limite la performance à fréquence élevée. La figure 2 illustre un circuit d'attaque de sortie classique qui comporte un transistor d'excursion haute PMOS P1 et un transistor d'excursion basse NMOS N1, reliés comme illustré. Comme cela est évident pour l'homme du métier, l'application de signaux DOKP et DOKN de niveaux logiques 0 sur les grilles du transistor d'ex- cursion haute PMOS P1 et du transistor d'excursion basse NMOS N1 fait passer la sortie DOUT à VCC. D'une manière similaire, l'application de signaux DOKP et DOKN de ni- veaux logiques 1 sur les grilles du transistor d'excur- sion haute PMOS P1 et du transistor d'excursion basse NMOS N1 fait passer la sortie DOUT à VSS. Enfin, l'appli- cation simultanée d'un signal DOKP de niveau logique 1 sur la grille du transistor d'excursion haute PMOS P1 et d'un signal DOKN de niveau logique 0 sur la grille du transistor d'excursion basse NMOS N1 fait flotter la sor- tie DOUT dans un état de haute impédance. La figure 3 illustre un autre circuit d'attaque de sortie classique qui comporte un transistor d'excur- sion haute NMOS N2 et un transistor d'excursion basse NMOS N3, reliés comme illustré. Comme cela est évident pour l'homme du métier, l'application de signaux DOKP et DOKN de niveau logique 1 et de niveau logique 0, respec- tivement, fait passer la sortie DOUT à VCC. D'une manière similaire, l'application de signaux DOKP et DOKN de ni- veau logique 0 et de niveau logique 1, respectivement, fait passer la sortie DOUT à VSS. Enfin, l'application simultanée de signaux DOKP et DOKN de niveaux logiques 0 fait flotter la sortie DOUT dans un état de haute impé- dance. Malheureusement, la capacité d'attaque des cir- cuits des figures 2 et 3, qui est une fonction des dimen- sions des transistors d'excursion haute et d'excursion basse, est fixée et, d'une manière typique, ne peut être modifiée en réponse aux variations dynamiques ou stati- ques de la charge appliquée. Par conséquent, malgré ces circuits d'attaque classiques, il subsiste un besoin pour des circuits d'attaque améliorés qui prendraient en comp- te les variations de la charge appliquée. Par conséquent, un but de la présente invention consiste à fournir des circuits d'attaque améliorés et des dispositifs à circuit intégré contenant des circuits d'attaque améliorés. Un autre but de la présente invention consiste à fournir des circuits d'attaque capables de prendre en compte les variations de la charge appliquée. Ces buts, ces caractéristiques et ces avantages de la présente invention, ainsi que d'autres, sont obte- nus grâce à des attaqueurs de sortie qui contiennent une pluralité de circuits d'attaque qui sont reliés communé- ment à une ligne de sortie à attaquer et peuvent être ac- tivés ou désactivés sélectivement afin de faire augmenter ou diminuer la capacité d'attaque, respectivement. Les circuits d'attaque selon un mode de réalisation de la présente invention comportent des première et seconde li- gnes de signaux de commande (par exemple, MRS1, MRS2), un premier circuit d'attaque d'excursion haute/d'excursion basse possédant des première et seconde entrées de don- nées, une première entrée de commande reliée électrique- ment à la première ligne de signal de commande (par exem- ple, MRS1, et une seconde entrée de commande, et un se- cond circuit d'attaque d'excursion haute/d'excursion basse possédant des première et seconde entrées de don- nées reliées électriquement aux première et seconde en- trées de données du premier circuit d'attaque d'excursion haute/d'excursion basse, respectivement, une première en- trée de commande reliée électriquement à la seconde ligne de signal de commande (par exemple, MRS2) et une seconde entrée de commande. Des première et seconde lignes de si- gnaux de commande complémentaires (par exemple, MRS1, MRS2) sont aussi, d'une manière préférée, prévues et les secondes entrées de commande du premier circuit d'attaque d'excursion haute/d'excursion basse et du second circuit d'attaque d'excursion haute/d'excursion basse sont re- liées électriquement aux première et seconde lignes de signaux de commande complémentaires, respectivement. Ces lignes de signaux de commande et ces lignes de signaux de commande complémentaires peuvent être utilisées afin de commander le nombre de circuits d'attaque qui sont actifs à l'intérieur de l'attaqueur de sortie, sur la base des conditions de charge. Selon un aspect préféré de la présente inven- tion, les premier et second circuits d'attaque d'excur- sion haute/d'excursion basse comportent chacun des pre- mier et second transistors PMOS et des premier et second transistors NMOS. En particulier, les premier et second transistors NMOS du premier circuit d'attaque d'excursion haute/d'excursion basse possèdent des électrodes de grille respectives qui correspondent à la première entrée de données et à la première entrée de commande, respecti- vement, et les premier et second transistors PMOS du pre- mier circuit d'attaque d'excursion haute/d'excursion basse possèdent des électrodes de grille respectives qui correspondent à la seconde entrée de données et à la se- conde entrée de commande, respectivement. En variante, les circuits de la pluralité de circuits d'attaque d'ex- cursion haute/d'excursion basse peuvent comporter chacun quatre transistors MOS, du même type, montés électrique- ment en série entre des première et seconde lignes d'ali- mentation (par exemple, VCC et VSS). Selon un autre aspect de la présente invention, un circuit d'attaque d'excursion haute/d'excursion basse est prévu, lequel est toujours actif afin de garantir un niveau moyen en termes de capacité d'attaque. En particu- lier, un troisième circuit d'attaque d'excursion haute/d'excursion basse peut être prévu, lequel ne com- porte qu'une seule paire de transistors MOS et possède des première et seconde entrées de données reliées élec- triquement aux première et seconde entrées de données du premier circuit d'attaque d'excursion haute/d'excursion basse, respectivement. De plus, d'une manière préférée, une unité de commande est prévue, laquelle génère une première paire de signaux de commande complémentaires sur la première ligne de signal de commande et la première ligne de si- gnal de commande complémentaire et génère une seconde paire de signaux de commande complémentaires sur la se- conde ligne de signal de commande et la seconde ligne de signal de commande complémentaire, en réponse à des si- gnaux d'instruction et à une adresse. Si le circuit d'at- taque préféré est utilisé dans un dispositif de mémorisa- tion à circuit intégré, une matrice-mémoire peut aussi être prévue, laquelle est reliée électriquement à une paire de lignes de données différentielles, et un tampon de données peut être prévu, lequel possède des première et seconde entrées reliées électriquement à la paire de lignes de données différentielles et des première et se- conde sorties reliées électriquement aux première et se- conde entrées de données du premier circuit d'attaque d'excursion haute/d'excursion basse. On va maintenant décrire la présente invention, à titre d'exemple uniquement, en se reportant aux dessins annexés sur lesquels: - la figure 1 est un schéma fonctionnel d'une carte-système contenant une matrice de modules de mémori- sation, conformément à la technique antérieure, - la figure 2 est un schéma de principe d'un circuit d'attaque de sortie conformément à la technique antérieure, - la figure 3 est un schéma de principe d'un autre circuit d'attaque de sortie conformément à la tech- nique antérieure, - la figure 4 est un schéma fonctionnel d'un dispositif de mémorisation préféré selon un mode de réa- lisation de la présente invention, - la figure 5 est un schéma de principe de l'attaqueur de sortie programmable de la figure 4, selon un premier mode de réalisation de la présente invention, - la figure 6 est un schéma de principe de l'attaqueur de sortie programmable de la figure 4, selon un second mode de réalisation de la présente invention, - la figure 7 est un schéma fonctionnel de l'unité de commande de la figure 4, - la figure 8 est un schéma de principe d'un mode de réalisation du générateur de signaux de commande de la figure 7, et - la figure 9 est un chronogramme qui illustre le fonctionnement de l'unité de commande de la figure 7. On va maintenant décrire la présente invention avec plus de détails en se reportant aux dessins annexés, sur lesquels des modes préférés de réalisation de la pré- sente invention sont représentés. La présente invention peut être, cependant, implémentée sous de nombreuses for- mes différentes et ne doit nullement être limitée aux mo- des de réalisation mentionnés ici; ces modes de réalisa- tion ne sont fournis que pour que la description soit précise et complète, et définisse entièrement la portée de la présente invention, pour l'homme du métier. Des ré- férences numériques identiques indiqueront des éléments identiques dans la description ci-après. En se reportant maintenant à la figure 4, un dispositif de mémorisation préféré comporte un bloc cons- titué d'une matrice de cellules de mémorisation 401, un tampon de sortie de données 403, un attaqueur de sortie programmable 405 (qui est relié à une plage de sortie DOUT) et une unité de commande d'attaqueur de sortie 407. Le tampon de sortie de données 403 reçoit des données de sortie différentielles en provenance du bloc constitué de la matrice de cellules de mémorisation 401 via des bus de données complémentaires DB et DB, et génère des premier et second signaux de sortie DOKP et DOKN. L'attaqueur de sortie programmable 405 possède une capacité d'attaque qui peut être modifiée en réponse à une pluralité de si- gnaux de commande MRS1/MRS1 à MRS4/MRS4 et en réponse aux premier et second signaux de sortie DOKP et DOKN. L'unité de commande d'attaqueur de sortie 407 est aussi agencée pour générer la pluralité de signaux de commande MRSl/MRSi à MRS4/MRS4, en réponse à des signaux d'ins- truction (CMD) et à des signaux d'adresse A1 à A4. Ces signaux d'instruction incluent un signal de sélection d'adresse de rangée RAS, un signal de sélection d'adresse de colonne CAS et un signal de validation d'écriture WE. En particulier, la capacité d'attaque de l'at- taqueur de sortie 405 préféré peut être programmée lors- que les signaux d'instruction RAS, CAS et WE sont acti- vés d'une manière appropriée, les adresses A1 à A4 sont appliquées et la pluralité de signaux de commande MRSl/MRSi à MRS4/MRS4 sont générés. Ces signaux de com- mande sont générés à des niveaux complémentaires respec- tifs sur la base des valeurs des adresses A1 à A4, comme on le décrira avec plus de détail par la suite en se re- portant aux figures 7 et 8. En conséquence, lorsqu'une carte-système com- porte une pluralité de modules et lorsque chaque module comporte une pluralité de dispositifs de mémorisation à semi-conducteurs, comme illustré sur la figure 1, la taille de l'attaqueur de sortie de chaque dispositif de mémorisation peut être programmée d'une manière sélective afin de prendre en compte les différentes conditions de chargement associées à chaque dispositif et module. Par conséquent, le biais entre les signaux générés par les dispositifs de mémorisation situés à l'intérieur des mo- dules au niveau de positions différentes, à l'intérieur d'une carte-système, peut être réduit d'une manière effi- cace. La structure et le fonctionnement de circuits d'attaque de sortie programmables 405 préférés vont main- tenant être décrits en se reportant aux figures 5 et 6. En se reportant d'une manière spécifique à la figure 5, le circuit d'attaque de sortie programmable 405 selon un premier mode de réalisation comporte quatre unités d'at- taque de sortie 501, 503, 505 et 507 pour attaquer une plage de sortie DOUT en réponse aux premier et second si- gnaux d'entrée DOKP et DOKN. Chacune des unités d'attaque de sortie 501, 503, 505 et 507 est commandée d'une ma- nière indépendante par des signaux de commande MRS1/MRS1 à MRS4/MRS4 correspondants. Le nombre des unités d'atta- que de sortie programmables peut être ajusté suivant l'application considérée. Chacune des unités d'attaque de sortie 501, 503, 505 et 507 comporte: (i) des transis- tors de commutation PMOS 501a, 503a, 505a et 507a (possédant chacun une source sur laquelle est appliquée une tension d'alimentation électrique VCC et une grille sur laquelle un signal de commande inversé correspondant, parmi les signaux MRS1 à MRS4, est appliqué); (ii) des transistors d'excursion haute PMOS 501b, 503h, 505b et 507b (possédant chacun une source reliée à un drain res- pectif d'un transistor de commutation PMOS, une grille sur laquelle le premier signal de sortie DOKP est appli- qué et un drain relié à la plage DOUT); (iii) des tran- sistors d'excursion basse NMOS 501c, 503c, 505c et 507c (possédant chacun un drain relié à la plage DOUT et une grille sur laquelle le second signal de sortie DOKN est appliqué); et (iv) des transistors de commutation NMOS 501d, 503d, 505d et 507d (possédant chacun un drain qui est relié à une source d'un transistor d'excursion basse NMOS respectif, une grille sur laquelle un signal de com- mande correspondant, parmi les signaux MRS1 à MRS4, est appliqué et une source sur laquelle une tension de masse VSS est appliquée). Sur la base de cette configuration des unités d'attaque, la taille effective de l'attaqueur de sortie 405 peut être commandée en commutant d'une manière sélec- tive en mode passant ou bloqué les transistors de commu- tation PMOS 501a, 503a, 505a et 507a (qui sont commandés par les signaux de commande inversés MRS1 à MRS4) et en commutant en mode passant ou bloqué les transistors de commutation NMOS 501d, 503d, 505d et 507d correspondants, commandés par les signaux de commande MRS1 à MRS4. Par exemple, lorsque les signaux de commande MRS1 à MRS4 sont établis à (1, 1, 1, 1), les transistors de commutation PMOS 501a, 503a, 505a et 507a et les transistors de com- mutation NMOS 501d, 503d, 505d et 507d des unités d'atta- que de sortie 501, 503, 505 et 507 sont tous commutés en mode passant. Cela signifie que les unités d'attaque 501, 503, 505 et 507 attaquent toutes la plage de sortie DOUT, en parallèle, en réponse aux premier et second signaux de sortie DOKP et DOKN. Cependant, lorsque les signaux de commande MRS1 à MRS4 sont établis à (0, 0, 0, 1), les transistors de commutation PMOS 501a, 503a et 505a et les transistors de commutation NMOS 501d, 503d et 505d des unités d'attaque de sortie 501, 503 et 505 sont commutés en mode bloqu6, et le transistor de commutation PMOS 507a et le transistor de commutation NMOS 507d de l'unité d'attaque de sortie 507 sont commutés en mode passant. En conséquence, seule une unité d'attaque 507 attaque la plage de sortie DOUT en réponse aux premier et second si- gnaux de sortie DOKP et DOKN. Enfin, lorsque les signaux de commande MRS1 à MRS4 sont établis à (0, 0, 0, 0), la capacité d'attaque de sortie est nulle. Pour faire face à cette limitation de latta- queur de la figure 5 lorsque les signaux de commande MRS1 à MRS4 sont établis à (0, 0, 0, 0), une unité d'attaque additionnelle peut être ajoutée, laquelle n'est pas sen- sible aux signaux de commande. En particulier, le circuit d'attaque de sortie programmable 405 de la figure 6 com- porte une unité d'attaque 609 additionnelle qui est sen- sible aux premier et second signaux de sortie DOKP et DOKN et garantit une certaine capacité d'attaque de sor- tie, même si les signaux de commande MRS1 à MRS4 sont établis à (0, 0, 0, 0). En se reportant spécifiquement à la figure 6, le circuit d'attaque de sortie programmable 405 selon un second mode de réalisation comporte cinq unités d'attaque de sortie 601, 603, 605, 607 et 609 pour attaquer une plage de sortie DOUT en réponse à des premier et second signaux de sortie DOKP et DOKN. Chacune des unités d'at- taque de sortie 601, 603, 605 et 607 est commandée indé- pendamment des autres par des signaux de commande MRS1/MRS1 à MRS4/MRS4 correspondants. Chacune des unités d'attaque de sortie 601, 603, 605 et 607 comporte: (i) des transistors de commutation PMOS 601a, 603a, 605a et 607a (possédant chacun une source sur laquelle une ten- sion d'alimentation électrique VCC est appliquée et une grille sur laquelle un signal de commande inversé corres- pondant, parmi les signaux MRS1 à MRS4, est appliqué); (ii) des transistors d'excursion haute PMOS 601b, 603b, 605b et 607b (possédant chacun une source reliée à un drain respectif d'un transistor de commutation PMOS, une grille sur laquelle le premier signal de sortie DOKP est appliqué et un drain relié à la plage DOUT); (iii) des transistors d'excursion basse NMOS 601c, 603c, 605c et 607c (possédant chacun un drain relié à la plage DOUT et une grille sur laquelle le second signal de sortie DOKN est appliqué); et (iv) des transistors de commutation NMOS 601d, 603d, 605d et 607d (possédant chacun un drain qui est relié à une source d'un transistor d'excursion basse NMOS respectif, une grille sur laquelle un signal de commande correspondant, parmi les signaux MRS1 à MRS4, est appliqué et une source sur laquelle une tension de masse VSS est appliquée). Sur la base de cette configura- tion des unités d'attaque, la taille effective de l'atta- queur de sortie 405 peut être commandée par la commuta- tion sélective en mode passant ou bloqué des transistors de commutation PMOS 601a, 603a, 605a et 607a (qui sont commandés par les signaux de commande inversés MRS1 à MRS4) et par la commutation en mode passant ou bloqué des transistors de commutation NMOS 601d, 603d, 605d et 607d correspondants, commandés par les signaux de com- mande MRS1 à MRS4. Par exemple, lorsque les signaux de commande MRS1 à MRS4 sont établis à (1, 1, 1, 1), les transistors de commutation PMOS 601a, 603a, 605a et 607a et les transistors de commutation NMOS 601d, 603d, 605d et 607d des unités d'attaque de sortie 601, 603, 605 et 607 sont tous commutés en mode passant. Cela signifie que les unités d'attaque 601, 603, 605, 607 et 609 attaquent toutes la plage de sortie DOUT en parallèle, en réponse aux premier et second signaux de sortie DOKP et DOKN. Ce- pendant, lorsque les signaux de commande MRS1 à MRS4 sont établis à (0, 0, 0, 1), les transistors de commutation PMOS 601a, 603a et 605a et les transistors de commutation NMOS 601d, 603d et 605d des unités d'attaque de sortie 601, 603 et 605 sont commutés en mode bloqué, et le tran- sistor de commutation PMOS 607a et le transistor de com- mutation NMOS 607d de l'unité d'attaque de sortie 607 sont commutés en mode passant. En conséquence, seules les unités d'attaque 607 et 609 attaquent la plage de sortie DOUT en réponse aux premier et second signaux de sortie DOKP et DOKN. D'autres modes de réalisation du circuit d'attaque 405 décrit ci-dessus peuvent aussi être propo- sés. Par exemple, des transistors NMOS peuvent être subs- titués aux transistors PMOS 601b, 603b, 605b, 607b et 609a de la figure 6. De plus, si des transistors NMOS sont substitués aux transistors PMOS 601a, 603a, 605a et 607a de la figure 6, les signaux de commande inversés MRS1 à MRS4 n'ont pas à être générés. En se reportant maintenant aux figures 7 et 9, l'unité de commande d'attaqueur de sortie 407 de la fi- gure 4 comporte d'une manière préférée une unité de com- mande d'initialisation de registre de mode 701, un géné- rateur de signaux de commande 703 et un tampon d'adresse 705. L'unité de commande d'initialisation de registre de mode 701 reçoit un signal d'horloge CLK et génère un si- gnal de commande de mode 4MRS en réponse à des signaux d'instruction. Ces signaux d'instruction comprennent un signal de sélection d'adresse de rangée RAS, un signal de sélection d'adresse de colonne CAS et un signal de validation d'écriture WE. Le signal de commande de mode QMRS est activé lorsque les signaux d'instruction sont activés d'une manière appropriée à l'instant o le signal d'horloge CLK passe de 0 à 1. Le générateur de signaux de commande 703 génère les signaux de commande MRS1 à MRS4 et les signaux de commande inversés MRS1 à MRS4 en ré- ponse au signal de commande de mode cMRS et à des si- gnaux d'adresse ADD1 à ADD4 mémorisés dans le tampon. Comme évident pour l'homme du métier, le tampon d'adresse 705 mémorise les adresses externes A1 à A4 qui sont ap- pliquées. En se reportant aux figures 8 et 9, le généra- teur de signaux de commande 703 de la figure 7 peut com- porter des portes NON-ET 803a à 803d et des inverseurs 803c à 8031, et reproduire chaque bit des adresses ADD1 à ADD4 comme signaux de commande MRS1 à MRS4 lorsque le si- gnal de commande de mode MIMRS est actif. A chaque fois que le signal de commande de mode est inactif (c'est-à-dire, à chaque fois qu'il se trouve au niveau logique 0), les signaux de commande MRS1 à MRS4 sont éta- blis au niveau logique O et les signaux de commande in- versés MRS1 à MRS4 sont établis au niveau logique 1, ce qui désactive le circuit d'attaque de sortie 405. Sur les dessins et dans la description qui pré- cède, on a décrit des modes préférés de réalisation typi- ques de la présente invention et, bien que des termes spécifiques aient été utilisés, ceux-ci ne sont utilisés qu'à des fins génériques et descriptives et nullement à des fins limitatives, la portée de la présente invention étant définie par les revendications annexées. REVENDICATIONS 1. Circuit d'attaque de sortie programmable (405), caractérisé en ce qu'il comporte: des première et deuxième lignes de signaux de commande (MRS1, MRS2), un premier circuit d'attaque d'excursion haute/d'excursion basse (501; 601), ledit premier cir- cuit d'attaque d'excursion haute/d'excursion basse possé- dant des première et seconde entrées de données (DOKN, DOKP), une première entrée de commande reliée électrique- ment à ladite première ligne de signal de commande (MRS1), une seconde entrée de commande et une sortie, et un deuxième circuit d'attaque d'excursion haute/d'excursion basse (503; 603), ledit deuxième cir- cuit d'attaque d'excursion haute/d'excursion basse possé- dant des première et seconde entrées de données reliées électriquement aux première et seconde entrées de données dudit premier circuit d'attaque d'excursion haute/d'excursion basse (501; 601), respectivement, une première entrée de commande reliée électriquement à la- dite deuxième ligne de signal de commande (MRS2), une se- conde entrée de commande et une sortie reliée électrique- ment à la sortie dudit premier circuit d'attaque d'excur- sion haute/d'excursion basse. 2. Circuit d'attaque (405) selon la revendica- tion 1, comportant en outre des première et deuxième li- gnes de signaux de commande complémentaires (MRS1, MRS2), caractérisé en ce que la seconde entrée de com- mande dudit premier circuit d'attaque d'excursion haute/d'excursion basse (501; 601) est reliée électri- quement à ladite première ligne de signal de commande complémentaire (MRS1), et en ce que la seconde entrée de commande dudit deuxième circuit d'attaque d'excursion haute/d'excursion basse est reliée électriquement à la- dite deuxième ligne de signal de commande complémentaire (MRS2). 3. Circuit d'attaque (405) selon la revendica- tion 2, caractérisé en ce que lesdits premier et deuxième circuits d'attaque d'excursion haute/d'excursion basse (501, 503; 601, 603) comportent chacun des premier et second transistors PMOS (501a, 501b, 503a, 503b; 601a, 601b, 603a, 603b) et des premier et second transistors NMOS (501c, 501d, 503c, 503d; 601c, 601d, 603c, 603d). 4. Circuit d'attaque (405) selon la revendica- tion 3, caractérisé en ce que les premier et second tran- sistors NMOS (501c, 501d; 601c, 601d) dudit premier cir- cuit d'attaque d'excursion haute/d'excursion basse (501; 601) possèdent des électrodes de grille respectives qui correspondent à la première entrée de données (DOKN) et à la première entrée de commande (MRS1), respectivement, et en ce que les premier et second transistors PMOS (501a, 501b; 601a, 601b) dudit premier circuit d'attaque d'ex- cursion haute/d'excursion basse (501; 601) possèdent des électrodes de grille respectives qui correspondent à la seconde entrée de données (DOKP) et à la seconde entrée de commande (MRS1), respectivement. 5. Circuit d'attaque (405) selon la revendica- tion 1, caractérisé en ce que ledit premier circuit d'at- taque d'excursion haute/d'excursion basse (501; 601) comporte quatre transistors MOS du même type, montés électriquement en série entre des première et seconde li- gnes d'alimentation (VCC, VSS). 6. Circuit d'attaque (405) selon la revendica- tion 4, caractérisé en ce qu'il comporte en outre un troisième circuit d'attaque d'excursion haute/d'excursion basse (609) possédant des première et seconde entrées de données reliées électriquement aux première et seconde entrées de données dudit premier circuit d'attaque d'ex- cursion haute/d'excursion basse (601), respectivement. 7. Circuit d'attaque (405) selon la revendica- tion 6, caractérisé en ce que les sorties desdits pre- mier, deuxième et troisième circuits d'attaque d'excur- sion haute/d'excursion basse (601, 603, 609) sont reliées électriquement les unes aux autres, et en ce que ledit troisième circuit d'attaque d'excursion haute/d'excursion basse (609) ne comprend qu'une seule paire de transistors MOS. 8. Circuit d'attaque (405) selon la revendica- tion 7, caractérisé en ce qu'il comporte en outre des moyens, sensibles à une pluralité de signaux d'instruc- tion et à une adresse, pour générer une première paire de signaux de commande complémentaires (MRS1, MRS1) sur la première ligne de signal de commande et la première ligne de signal de commande complémentaire et générer une se- conde paire de signaux de commande complémentaires (MRS2, MRS2) sur la première ligne de signal de commande et la seconde ligne de signal de commande complémentaire, les sorties desdits premier, deuxième et troisième circuits d'attaque d'excursion haute/d'excursion basse (601, 603, 609) étant reliées électriquement les unes aux autres, et ledit troisième circuit d'attaque d'excursion haute/d'excursion basse (609) n'étant pas sensible auxdits moyens générateurs. 9. Circuit d'attaque (405) selon la revendica- tion 8, caractérisé en ce que les signaux d'instruction comprennent un signal de sélection d'adresse de rangée (RAS), un signal de sélection d'adresse de colonne (CAS) et un signal de validation d'écriture (WE). 10. Circuit d'attaque (405) selon la revendica- tion 8, caractérisé en ce qu'il comporte en outre une ma- trice-mémoire (401) reliée électriquement à une paire de lignes de données différentielles (DB, DB), et un tampon de données (403) possédant des première et seconde en- trées reliées électriquement à la paire de lignes de don- nées différentielles et des première et seconde sorties reliées électriquement aux première et seconde entrées de données dudit premier circuit d'attaque d'excursion haute/d'excursion basse. 11. Dispositif de mémorisation à circuit inté- gré, caractérisé en ce qu'il comporte: une matrice de cellules de mémorisation (401) reliée électriquement à une paire de lignes de données différentielles (DB, DB), un tampon de sortie (403) possédant des pre- mière et seconde entrées reliées électriquement à la paire de lignes de données différentielles (DB, DB), une pluralité de paires de lignes de signaux de commande différentiels, et un attaqueur de sortie programmable (405) pos- sédant des première et seconde entrées de données reliées électriquement à au moins une sortie dudit tampon de sor- tie et une pluralité de paires d'entrées de commande dif- férentielles reliées électriquement à ladite pluralité de paires de lignes de signaux de commande différentiels. 12. Dispositif de mémorisation selon la reven- dication 11, caractérisé en ce que ledit attaqueur de sortie programmable (405) comporte des premier, deuxième et troisième circuits d'attaque d'excursion haute/d'excursion basse possédant des sorties reliées électriquement les unes aux autres. 13. Dispositif de mémorisation selon la reven- dication 12, caractérisé en ce que chacun des premier, deuxième et troisième circuits d'attaque d'excursion haute/d'excursion basse possède une paire d'entrées re- liées électriquement aux première et seconde entrées de données. 14. Dispositif de mémorisation selon la reven- dication 13, caractérisé en ce que chacun des premier, deuxième et troisième circuits d'attaque d'excursion haute/d'excursion basse comporte une paire de transistors PMOS et une paire de transistors NMOS. 15. Dispositif de mémorisation selon la reven- dication 1, caractérisé en ce que l'un des transistors NMOS du premier circuit d'attaque d'excursion haute/d'excursion basse possède une électrode de grille qui est reliée électriquement à une ligne d'une première paire de lignes de signaux de commande différentiels, et en ce que l'un des transistors PMOS du premier circuit d'attaque d'excursion haute/d'excursion basse possède une électrode de grille qui est reliée électriquement à une autre ligne de la première paire de lignes de signaux de commande différentiels.