FR 2778044 A1 19991029 FR 9805109 A 19980423 La présente invention concerne un procédé de récupération d'horloge lors de l'échantillonnage de signaux de type informatique, plus particulièrement un procédé permettant de récupérer l'horloge lors de l'échantillonnage de signaux vidéo issus d'un dispositif informatique. L'échantillonnage de signaux vidéo issus d'une source analogique est bien connu. Il utilise le théorème de Shannon-Nyquist. D'après ce théorème, si la bande passante d'un signal est limitée a un domaine de fréquence tel que [O,Fmax], il est nécessaire et suffisant d'échantillonner ce signal à une fréquence minimale 2 x Fmax pour être capable de le reconstruire à partir de ces échantillons. Cette contrainte se traduit par l'introduction de filtres passe-bas qui ont pour but de limiter le spectre des signaux avant échantillonnage. Dans ce cas, la phase du signal d'horloge n'a pas d'importance dans le processus d'échantillonnage. En effet, un même signal échantillonné par deux horloges de même fréquence mais déphasées contient les mêmes informations à un retard constant près. Il n'en est pas de même lorsque l'on le doit échantillonner des signaux vidéo issus d'un dispositif informatique, à savoir, des signaux d'origine numérique. En effet, le spectre de ces signaux est très large et ils sont destinés à être visualisés avec une résolution la plus élevée possible. En conséquence, la bande passante ne doit pas être limitée, car il y aurait une perte de finesse. Si l'on doit injecter des signaux de ce type dans un dispositif qui comporte un étage d'échantillonnage, I'on est confronté aux problèmes suivants: - Si l'on filtre le signal incident pour limiter sa bande passante et satisfaire aux critères de Nyquist, la réponse du filtre à des signaux de type numérique présentant des transitions raides entraînera des suroscillations très préjudiciables à la netteté des caractères. - Si l'on filtre peu le signal incident pour éviter la suroscillation, I'atténuation apportée aux composantes fréquentielles sera insuffisante pour éviter un repliement de spectre également préjudiciable. - Si l'on échantillonne sans filtrage préalable le signal incident, il est impératif d'adopter non seulement la fréquence exacte qui a servi à générer le signal mais également une phase d'échantillonnage correspondant au milieu de chaque palier. Le problème est d'autant plus complexe qu'il n'existe pas de standard fixe prédefini dans ce domaine. En effet, pour l'affichage de signaux vidéo issus d'une carte graphique, seuls sont définis le nombre de pixels actifs par ligne de la source et le nombre de lignes actives par image de la source. En conséquence, le nombre total de pixels par ligne, le nombre total de lignes ainsi que la fréquence-image et la fréquence-pixel ne sont pas normalisés. De même, la phase du premier pixel actif par rapport au front de l'horloge de synchronisation n'est pas définie, ni en ligne ni en image. En conséquence, la présente invention a pour but de proposer un procédé permettant de récupérer de façon automatique les paramètres de fréquence et de phase de l'horloge d'échantillonnage dans le cas de l'échantillonnage de signaux de type numérique, plus particulièrement de signaux vidéo issus d'un dispositif de type 1 0 informatique. La présente invention a pour objet un procédé de récupération d'horloge lors de l'échantillonnage de signaux de type informatique, l'horloge d'échantillonnage étant générée à partir d'une boucle à verrouillage de phase ou PLL qui multiplie une fréquence donnée par un nombre entier ou " rang de division ", caractérisé en ce qu'il 1 5 comporte les étapes suivantes: - repérage de la position des fronts des signaux de type informatique par rapport à l'horloge d'échantillonnage à l'aide d'une rampe analogique déclenchée par les fronts montants des signaux de type informatique de manière à obtenir une première valeur fonction de ladite position, - réalisation d'une correction de phase de l'horloge d'échantillonnage, en comparant la première valeur fonction de la position à une valeur de référence de manière à obtenir une seconde valeur signée, en accumulant pendant la fréquence donnée les secondes valeurs signées, en transformant les valeurs accumulées en une valeur analo- gique fonction du déphasage d'échantillonnage et en appli- quant la valeur ainsi obtenue sur la PLL pour déphaser l'horloge d'échantillonnage et, - réalisation d'une correction de fréquence, en mesurant l'évolution d'erreur de phase entre deux rampes analogiques consécutives, en déterminant et en accumulant le signe de cette évolution, puis lorsque la valeur accumulée dépasse une valeur de seuil positive ou négative, en envoyant un incrément de +1 ou -1 en fonction de la valeur de seuil sur le rang de division de la PLL. Selon une autre caractéristique de la présente invention, le repérage de la position des fronts des signaux de type numérique est précéde par une opération de remise en forme desdites transitions. Cette remise en forme est réalisée en filtrant les signaux de type numérique à l'aide d'un filtre passe-haut et en comparant l'amplitude des signaux filtrés à un seuil de tension. De préférence, la comparaison est réalisée par un comparateur de tension avec hystérésis et le repérage de la position des fronts est réalisé en appliquant la rampe analogique sur un convertisseur analogique- numérique dont le signal d'horloge est l'horloge d'échantillonnage. Lors de la réalisation de la correction de phase et pour éviter des opérations inutiles, avant la comparaison les valeurs correspondant à une absence de transition exploitable ainsi que les valeurs correspondant à une transition trop ancienne, à savoir antérieure à la période d'échantillonnage courante sont mises à la valeur de référence. De même, avant de réaliser la correction de fréquence, les valeurs utilisées sont appliquées à un circuit permettant d'éliminer les valeurs nulles correspondant soit à une erreur de phase nulle soit à une absence de transition montante ou soit à une absence de transition descendante. Selon une caractéristique supplémentaire de la présente invention, un rang de division initial est calculé en fonction du standard auquel appartient les signaux de type numérique à échantillonner. Ce calcul préalable permet d'accélérer la convergence lors de la correction de la fréquence d'échantillonnage. Si le processus de convergence est plus rapide sur une mire vidéo constituée d'une alternance noir-blanc à la fréquence pixel, cette condition particulière n'est absolument pas nécessaire pour le bon fonctionnement du dispositif. Toute mire vidéo présentant par image un nombre de transitions vidéo régulièrement réparties selon l'axe horizontal de l'image au moins égal au double de l'erreur sur le rang de division permet de garantir la convergence, même si ces transitions sont réparties sur plusieurs lignes. De plus, si le critère ci dessus n'est pas respecté, ( non respect du critère de Nyquist) mais que l'échantillonnage de la fonction d'erreur de phase a lieu à des instants aléatoirement répartis tout au long de la ligne, la convergence peut également être obtenue. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture faite ci-après d'un mode de mise en oeuvre préférentiel de la présente invention, cette description étant faite avec référence aux dessins ci-annexés dans lesquels: La FIGURE 1 est une représentation schématique des principaux circuits utilisés pour la mise en oeuvre de la présente invention. Les FIGURES 2A et 2B représentent respectivement un circuit permettant la détection des fronts et leur remise en forme ainsi que les signaux appliqués en différents points dudit circuit. La FIGURE 3 représente schématiquement un circuit pour la réalisation de la correction de phase. Les FIGURES 4 et 5 sont des schémas illustrant le principe mis en oeuvre pour réaliser la correction de fréquence de l'horloge d'échantillonnage. 1 0 La FIGURE 6 représente schématiquement les circuits utilisés pour la mise en oeuvre de la correction de fréquence et, Les FIGURE 7 et 8 sont des schémas sous forme de blocs de deux modes de réalisation d'une boucle à verrouillage de phase permettant la mise en oeuvre de la présente invention. Un circuit permettant de mettre en oeuvre le procédé de récupération d'horloge d'échantillonnage lors de l'échantillonnage de signaux vidéo de type numérique en vue d'un affichage conforme a la présente invention est représenté schématiquement sur la FIGURE 1. Comme représenté sur la FIGURE 1, des signaux vidéo RGB de type numérique sont amplifiés par des amplificateurs 1. Ils sont envoyés vers des convertisseurs analogiques numériques 6 commandés par une horloge d'échantillonnage H qui a été traitée par le circuit 2 de manière a la synchroniser sur les signaux d'entrée. Schématiquement, le circuit 2 comporte un circuit d'extraction des fronts 3, le signal issu du circuit 3 est envoyé sur un processeur 4 qui donnera en sortie des signaux schématisés par la référence S correspondant à une valeur de rang de division et à une correction de phase sur une PLL 5 qui reçoit en entrée un signal de synchronisation-ligne référencé SYNC-H et qui donne en sortie l'horloge d'échantillonnage H envoyée sur les convertisseurs 6. De manière générale, le procédé de l'invention consiste donc à générer l'horloge d'échantillonnage H à partir d'une PLL qui multiplie la fréquence ligne incidente par un facteur entier appelé rang de division. Ce facteur devra coïncider exactement avec le nombre de pixels totaux du signal incident. Pour ce faire, le processeur 4 exploite la position des transitions de la vidéo incidente obtenues à partir du circuit 3. De même le processeur 4 peut faire évoluer la phase de l'horloge d'échantillonnage en détectant la variation de phase à l'aide des signaux provenant du circuit 3. On décrira maintenant, avec référence à la FIGURE 2, un mode de réalisation particulier du circuit d'extraction des fronts 3. Le circuit représenté à la FIGURE 2A permet de réaliser deux opérations, à savoir: * la remise en forme des transitions vidéo et, * la mesure de la position des fronts par rapport à l'horloge d'échantillonnage. Ainsi, comme représenté sur la FIGURE 2A, les signaux vidéo RGB de type numérique sont envoyés en entrée d'un circuit 30 qui réalise un matriçage analogique pour donner un signal de pseudo-luminance Y tel que Y = (R + V + B)/3 1 0 Le signal obtenu Y est un signal de type analogique en fonction d'escalier tel que représenté en a sur la FIGURE 2B. Il comporte des signaux de forme impulsionnelle al, a2, a3 présentant des amplitudes et des durées différentes en fonction de la luminance du signal. Le signal Y est appliqué à un filtre passe-haut 31 du premier ordre constitué de manière connue par une capacité C1 et une résistance 1 5 Re montée en différentiateur. La constante de temps du différentiateur est choisie, de préférence, pour être inférieure à la durée minimale du palier des signaux incidents. Le signal en sortie du filtre 31 a la forme du signal b sur la FIGURE 2B. Le signal issu du filtre passe-haut est envoyé sur une des entrées d'un comparateur 32 dont l'autre entrée reçoit une valeur de seuil 34. Le comparateur 32 est un comparateur de tension monté avec hystérésis, à savoir la sortie du comparateur 32 est rebouclée sur la seconde entrée ou entrée négative à travers un additionneur 34. Le signal appliqué sur la seconde entrée du comparateur est représenté en c sur la FIGURE 2B. Lorsque le comparateur est au repos, le signal présent en c est une valeur de seuil Sr telle que Sr > 0. Avec le circuit décrit ci-dessus, si l'amplitude de la transition positive en sortie du différentiateur 31 reste inférieure au seuil Sr du comparateur, ce dernier reste au repos, comme représenté en d sur la FIGURE 2B. En effet la première transition al étant inférieure à Sr, il n'y a aucun a'1 représenté en d. A l'inverse, si l'amplitude de la transition positive en sortie de l'intégrateur 31 dépasse le seuil Sr du comparateur, celui-ci bascule à l'état de travail donnant en sortie un signal tel que a'2 ou a'3 sur la FIGURE 2B. En même temps, ce signal de sortie est renvoyé sur l'entrée négative du comparateur 32 o il vient s'additionner au seuil Sr, ce qui modifie le seuil vers une valeur St inférieure à Sr comme représenté sur la FIGURE 2B. Lorsqu'une transition négative est détectée en sortie de l'intégrateur 31 et si cette transition a une amplitude inférieure St, le comparateur repasse à l'état 0. Le fonctionnement du comparateur est clairement représenté par la forme des signaux c, b, d sur la FIGURE 2B. Avec ce type de circuit, les transitions vidéo de faible amplitude ne sont pas prises en compte par le processeur 4, ce qui permet de rendre le système insensible au bruit. D'autre part, les durées des paliers haut et bas en sortie du comparateur sont multiples de la durée élémentaire de chaque palier-pixels de la vidéo incidente. Les signaux tels que ceux représentés en d sur la FIGURE 2B sont envoyés vers des circuits permettant la mesure de la position des fronts. Ces circuits comportent un générateur de courant I qui alimente un circuit composé d'une capacité C2 et d'un interrupteur 33. Ces deux éléments permettent de créer la rampe analogique qui sera appliquée sur le convertisseur analogique-numérique 34 dont l'horloge est l'horloge d'échantillonnage He. Le circuit décrit ci-dessus fonctionne de la manière suivante. Quand le comparateur est au travail, I'interrupteur 33 est ouvert et la 1 0 capacité C2 se charge. Ainsi, la tension aux bornes de la capacité évolue de façon linéaire avec le temps donnant une rampe de tension. Quand le comparateur passe au repos, I'interrupteur 33 se ferme et décharge la capacité 02, réalisant une réinitialisation du circuit. Ainsi, le début de chaque nouvelle rampe est synchrone d'une transition montante sur la vidéo utile comme représenté en e sur la FIGURE 2B. Le signal représenté en e est appliqué sur l'entrée du convertisseur analogique- numérique 34 dont le signal d'horloge est l'horloge d'échantillonnage courante. Le choix du rapport I/C est tel que la rampe excursionne, en une période de l'horloge d'échantillonnage, une tension au moins égale à la dynamique d'entrée courant continu du convertisseur. Les signaux issus du convertisseur 34 sont envoyés vers le processeur 4 permettant d'obtenir des valeurs pour la correction de phase et de fréquence de l'horloge d'échantillonnage. Le convertisseur analogique- numérique donne, par exemple, des valeurs sur 8-bits variant donc entre 00 et 255. On décrira maintenant, avec référence a la FIGURE 3, un mode de réalisation de différents circuits permettant de mettre en oeuvre le procédé de réalisation de correction de phase de l'horloge d'échantillonnage conforme à la présente invention. La correction de phase est réalisée en prenant comme convention que la phase d'échantillonnage est optimale lorsque le convertisseur analogique- numérique 34 qui échantillonne la rampe analogique issue des circuits I et C2 échantillonne cette rampe à sa valeur moitié, à savoir 128 dans le mode de réalisation représenté. En conséquence, le circuit de correction de phase comporte un soustracteur 40 qui permet de soustraire la valeur 128 aux codes délivrés par le convertisseur 34. En sortie du soustracteur 40, on obtient une valeur signée de l'erreur de phase d'échantillonnage, à savoir une valeur nulle pour une phase optimale, positive pour une phase trop tardive et négative pour une phase trop en avance. D'autre part, le circuit 40 réalise l'élimination des valeurs 00 qui correspondent à une absence de signal exploitable et les valeurs 255 qui correspondent à une transition montante antérieure à une période d'échantillonnage. Pour éliminer ces valeurs, ils les remplacent par des valeurs 128. En effet, si un intervalle de temps important s'écoule sans transition descendante après une transition montante, la rampe reste bloquée à sa valeur maximale et il ne faut pas interpréter le code 255 en résultant comme une erreur de phase car il n'est du qu'à l'absence de transition négative entraînant la remise a zero de la rampe. De même, si un intervalle de temps important s'écoule sans transition montante après une transition descendante, la rampe reste bloquée à sa valeur 00 et il ne faut pas interpréter ce code comme une erreur de phase, à savoir une avance, car ce code n'est du qu'à l'absence de transition positive entraînant le déclenchement de la rampe. Les valeurs issues du circuit 40 sont envoyées sur un circuit réalisant une accumulation signée desdites valeurs. Ce circuit comporte un additionneur 410 recevant le signal de sortie du circuit 40 sur une entrée et sur son autre entrée le signal de sortie de l'accumulateur 411. La sortie du circuit 411 est aussi envoyée en entrée d'un circuit 412 formant un atténuateur qui ne conserve que les bits de poids fort pour réaliser la correction de phase. Cela permet d'obtenir une bonne stabilité de l'asservissement. Les signaux issus de l'atténuateur ou circuit de troncature 412 sont envoyés vers un convertisseur PWM pour " Pulse width modulation en langue anglaise " 413 ou un convertisseur numérique- analogique dont le rôle est de transformer la sortie numérique tronquée de l'accumulateur en une tension analogique qui agira sur la phase de la boucle à verrouillage de phase comme cela sera expliqué ci-après. On expliquera maintenant avec référence aux FIGURES 4 à 6 un mode de réalisation d'un circuit permettant de réaliser la correction de fréquence de l'horloge d'échantillonnage. Les FIGURES 4 et 5 illustrent le principe mis en oeuvre pour cette correction de fréquence. Le principe de mesure de la position des fronts est tel que, en fonction de l'erreur sur le rang de division courant constituée par une valeur entière telle que Erg, il existe une fonction d'erreur de phase périodique en ligne présentant pendant cette durée un nombre de maxima proche de Erg. Cette fonction peut être observée telle que représentée sur la FIGURE 4 dans le cas particulier d'une mire vidéo alternant des niveaux de noir et de blanc à la fréquence-pixel. La courbe a de la FIGURE 4 représente un erreur sur le rang de division de -1. Dans ce cas, I'horloge d'échantillonnage est plus lente que l'horloge pixel. Elle perd peu à peu son avance jusqu'au milieu de la ligne et prend même du retard en fin de ligne. La courbe b représente une erreur sur le rang de division de -2, dans ce cas l'horloge d'échantillonnage est aussi plus lente que l'horloge pixel. Elle perd peu à peu son avance jusqu'au premier quart de la ligne et prend le retard maximal en milieu de ligne. Ce retard maximal devient brutalement une avance maximale en raison de la périodicité de la fonction d'erreur de phase. La courbe c représente une erreur sur le 8 2778044 rang de division de -3 avec une horloge d'échantillonnage plus lente que l'horloge pixel avec des explications similaires à celles données pour la courbe b. La courbe d concemrne une erreur sur le rang de division de +4. Dans ce cas, I'horloge d'échantillonnage est plus rapide que l'horloge pixel, elle prend de l'avance jusqu'au 1/8 de la ligne avec un maximum au quart de la ligne. Cette avance maximale devient un retard maximal en raison de la périodicité de la fonction d'erreur de phase. La courbe e concerne une erreur sur le rang de division courant de 0. Le cas représenté correspond à un retard constant d'environ la moitié du retard maximal. Si une erreur de phase se superpose à une erreur de fréquence, l'allure générale des courbes est 1 0 identique à un décalage près selon l'axe des temps. Si l'on considère ce cas simple, on constate que le signe de l'erreur peut être déterminé en calculant la différence entre deux mesures consécutives. Cette différence appelée " glissement " est positive dans les cas a, b, c, négative dans le cas d et nulle dans le cas e. Le niveau du palier stable de la différence est proportionnel au rang de division. La discontinuité de la fonction i 5 périodique se traduit par un pic de signe opposé au palier mais très localisé. Ainsi, si l'on ne s'intéresse qu'au signe du glissement et non à son amplitude et que l'on accumule ce signe dans un intégrateur, celui- ci aura tendance a évoluer vers des valeurs élevées soit positives soit négatives selon le signe du rang de division. Ceci est représenté à la FIGURE 5 o d' représente la fonction d'erreur de phase différenciée dans le cas d'un rang de division de +4 et D l'intégrale du signe de la fonction d'erreur de phase différenciée pour la même valeur du rang de division. Ce phénomène sera utilisé pour déterminer la correction du rang de division à appliquer sur le rang de division de la PLL en utilisant des circuits tels que représentés à la FIGURE 6. Comme représenté sur la FIGURE 6, les circuits 42 permettant la correction de fréquence sont constitués tout d'abord d'un premier circuit 420 permettant d'éliminer les valeurs nulles car ces valeurs qui correspondent soit à une erreur de phase nulle, soit à l'absence de rampe, soit a une rampe saturée, ne permettent pas de déduire une éventuelle erreur de rang de division. Ce premier étage 420 est constitué par un circuit 420a de décodage d'un code 0, un registre RD 420d et un commutateur 420c. Les valeurs en sortie du soustracteur 40 sont donc recopiées en sortie du circuit 420 si elles sont 0. Dans le cas contraire, la sortie du circuit 420 conserve la mémoire de la demière valeur non nulle délivrée par le soustracteur 40. Ensuite, la sortie issue du circuit 420 est envoyée sur un circuit de calcul des différences 421. Ce circuit permet de calculer une différence signée entre les valeurs non nulles et donc de mesurer l'évolution de l'erreur de phase entre deux rampes consécutives. Pour cela, il comporte une registre RD 421a permettant de stocker des valeurs correspondant à la rampe précédente dont la sortie est connectée sur l'entrée moins d'un soustracteur 421b qui reçoit sur son entrée plus la sortie directe du circuit 420. La sortie du circuit 421 est envoyée sur un circuit de seuillage 422, a savoir un circuit qui permet de calculer uniquement le signe de la valeur. Le seuillage est réalise avec une zone morte si le glissement est très faible, pour ne pas être sensible aux fluctuations de la PLL analogique et réalise un écrêtage à +1 ou -1, car le signe de l'évolution de l'erreur est suffisant pour déterminer le rang de division, I'amplitude absolue n'étant pas nécessaire. Le signe + 1 ou -1 issu du circuit 422 est envoyé sur un circuit 423 réalisant l'accumulation du signe. Ce circuit est constitué d'un 1 O additionneur 423a qui additionne la valeur en sortie du circuit 422 à la valeur issue d'un circuit de stockage 423b donnant la valeur accumulée. L'accumulateur 423 sera remis à zéro par une impulsion RZ provenant d'un circuit de seuillage décrit ci-après. La sortie du circuit d'accumulation 423 est envoyée vers un circuit de seuillage 424 qui reçoit sur une entrée une impulsion de seuil Se et émet, lorsque le seuil qui peut être 1 5 positif ou négatif est dépassé, une impulsion de remise à zéro RZ renvoyée sur le circuit 423 comme représenté sur la FIGURE 6. L'étage de seuillage 424 délivre alors vers l'étage suivant une correction incrémentale +1 ou -1 selon que le seuil franchi est inférieur à 0 ou supérieur a 0. Cette valeur est accumulée dans le circuit d'accumulation 425 constitué par un additionneur dont la sortie est rebouclée sur une des entrées. La valeur en sortie de l'additionneur donne la correction à appliquer sur le rang de division de la PLL. De préférence, on calcule un rang de division initial qui est ajouté à la correction du rang de division dans un additionneur 426. Ce rang de division initial est obtenu en mesurant le nombre de lignes par image du standard incident. En effet, les standards informatiques n'étant caractérisés que par leur nombre de pixels et de lignes actif, si l'on compte le nombre de lignes total, on peut avoir une information sur le nombre de lignes actives et donc en déduire une estimation initiale du nombre de pixels actifs basée sur une analyse statistique des documentations relatives aux cartes graphiques. pixels actifs lignes actives lignes totales rang initial VGA 640 480 480 du circuit 3 peut être appliquée sur la borne 55 et par l'intermédiaire d'une résistance- série 34 en entrée de l'integrateur I de manière à injecter un courant de déport sur I'entrée de l'intégrateur lui-même relié à la sortie du comparateur de phase par l'intermédiaire d'une résistance-série R5. L'utilisation d'un intégrateur garantit grâce à son gain continu quasiment infini que le courant de déport volontairement injecté en sortie du comparateur sera automatiquement compensé par un décalage entre les signaux sync-H et H local tels que la valeur moyenne du courant impulsionnel résultant 1 5 de ce décalage compense parfaitement le courant continu de déport injecté. Selon un autre mode de réalisation représenté à la FIGURE 8, la correction de phase peut aussi être réalisée à l'aide d'un retard contrôlé formé au niveau du circuit 54 sur le signal de synchronisation- ligne, syncincident H dans une PLL comportant les mêmes éléments que la PLL de la FIGURE 7, à savoir un comparateur de phase 50 connecté par une résistance-série R5 en entrée d'un intégrateur 51 formé d'un amplificateur rebouclé par un circuit formé d'une capacité C3 et d'une résistance R3 en série, ledit intégrateur étant connecté à un oscillateur contrôlé en tension 52, la sortie de l'oscillateur étant rebouchée par l'intermédiaire d'un circuit donnant le rang de division entier 53 sur l'entrée locale du comparateur de phase 50, cette disposition étant utilisée lorsque l'ensemble des circuits ci-dessus sont intégrés. Le procédé de la présente invention a été décrit en se référant à un circuit de mise en oeuvre particulier qui peut être réalisé en utilisant un composant programmable tel que le composant connu sous la dénomination FLEX 10000 d'ALTERA. Toutefois, il est évident pour l'homme de l'art que d'autres types de processeurs peuvent être utilisés pour mettre en oeuvre le procédé revendiqué dans les revendications ci-après. REVENDICATIONS 1. Procédé de récupération d'horloge lors de l'échantillonnage de signaux de type informatique, I'horloge d'échantillonnage étant générée a partir d'une boucle à verrouillage de phase ou PLL qui multiplie une fréquence donnée par un nombre entier ou " rang de division ", caractérisé en ce qu'il comporte les étapes suivantes: - Repérage de la position des fronts des signaux de type informatique par rapport à l'horloge d'échantillonnage a l'aide d'une rampe analogique déclenchée par les fronts montants des signaux de type informatique de manière a obtenir une première valeur fonction de ladite position, - réalisation d'une correction de phase de l'horloge d'échantillonnage * en comparant la première valeur fonction de la position à une valeur de référence de manière à obtenir une seconde valeur signée, * en accumulant pendant la fréquence donnée les secondes valeurs signées, * en transformant les valeurs accumulées en une valeur analogique fonction du déphasage d'échantillonnage et en appliquant la valeur ainsi obtenue sur la PLL pour déphaser I'horloge d'échantillonnage, et - réalisation d'une correction de fréquence de l'horloge d'échantillonnage, * en mesurant l'évolution de l'erreur de phase entre deux rampes analogiques consécutives, * en déterminant et en accumulant le signe de cette évolution, * puis, lorsque la valeur accumulée dépasse une valeur de seuil positive ou négative, en envoyant un incrément de +1 ou -1 en fonction de la valeur de seuil sur le rang de division de la PLL. 2. Procédé selon la revendication 1, caractérisé en ce que le repérage de la position des fronts des signaux de type numérique est précédé par une opération de remise en forme desdites transitions. 3. Procédé selon la revendication 2, caractérisé en ce que la remise en forme des transitions est réalisée en filtrant les signaux de type numérique à l'aide d'un filtre passe-haut et en comparant l'amplitude des signaux filtrés à un seuil de tension. 4. Procédé selon la revendication 3, caractérisé en ce que la comparaison est réalisée par un comparateur de tension avec hystérésis. 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le repérage de la position des fronts est réalisé en appliquant la rampe analogique sur un convertisseur analogique-numérique dont le signal d'horloge est l'horloge d'échantillonnage. 6. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la comparaison est réalisée à l'aide d'un soustracteur soustrayant la valeur numérique issue du convertisseur analogique-numérique à une valeur de référence égale à la valeur correspondant à la moitié de la rampe. 1 5 7. Procédé selon la revendication 6, caractérisé en ce que les valeurs sont codées sur 8 bits, la rampe excursionnant les valeurs 00 à 255 et la valeur de référence étant positionnée à 128. 8. Procéde selon les revendications 6 et 7, caractérisé en ce que, avant la comparaison, les valeurs 00 attribuées à une absence de transition exploitable et les valeurs 255 correspondant à une transition antérieure à la période d'échantillonnage courante sont mises à la valeur de référence. 9. Procédé selon la revendication 1, caractérisé en ce que l'accumulation est réalisée à l'aide d'un intégrateur. 10. Procédé selon la revendication 9, caractérisé en ce que l'intégrateur est suivi d'un atténuateur ne conservant que les bits de poids forts pour réaliser la correction de phase. 11 Procédé selon la revendication 1, caractérisé en ce que la transformation des valeurs accumulées en une valeur analogique fonction du déphasage est réalisée par un convertisseur PWM ou un convertisseur numérique- analogique. 12. Procédé selon la revendication 6, caractérisé en ce que, avant de réaliser la correction de fréquence, le signal en sortie du soustracteur est appliqué sur un circuit permettant d'éliminer les valeurs nulles correspondant soit a une erreur de phase nulle, soit a une absence de transition montante, soit a une absence de transition descendante. 13. Procédé selon la revendication 12, caractérisé en ce que, la mesure de l'évolution de l'erreur de phase est réalisée en soustrayant la valeur non nulle courante à la valeur non nulle précédente de manière à obtenir une valeur signée puis a comparer cette valeur à un seuil de manière a obtenir en sortie une valeur +1 ou -1 correspondant au signe de l'évolution. 14. Procédé selon la revendication 1 ou 13, caractérisé en ce que les valeurs +1 ou -1 sont accumulées dans un dispositif d'accumulation signé remis à zéro lorsqu'il dépasse un seuil positif ou négatif. 1 5 15. Procédé selon la revendication 14, caractérisé en ce que la détection du seuil positif ou négatif est réalisée à l'aide d'un dispositif de seuillage qui délivre en sortie un incrément de +1 ou -1. 16. Procédé selon la revendication 15, caractérisé en ce que l'incrément est accumulé dans un accumulateur qui donne en sortie une valeur de correction du rang de division. 17. Procédé selon les revendication 1 à 16, caractérisé en ce qu'un rang de division initial est calculé en fonction du standard auquel appartient les signaux de type informatique à échantillonner. 18. Procédé selon les revendications 16 et 17, caractérisé en ce que la valeur de correction est ajoutée au rang de division initial. 19. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que les signaux de type informatique sont des signaux vidéo issus d'un dispositif informatique aux standards VGA, SVGA, XGA, SXGA ou similaire. 20. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que, pour accélérer les corrections de phase et de fréquence, on utilise une mire vidéo constituée d'une altemrnance noir/blanc à la fréquence pixel. 21. Procéde selon l'une quelconque des revendications 1 à 20, caractérisé en ce que les différentes étapes sont mises en oeuvre dans un composant programmable. 22. Procédé selon l'une quelconque des revendications 1 à 21, caractérisé en ce que la PLL comporte un comparateur de phase dont la sortie est connectée a un intégrateur lui-même connecté a un oscillateur contrôlé en tension dont la sortie est rebouclée sur la seconde entrée du comparateur de phase à travers un diviseur par un nombre entier. 23. Procédé selon la revendication 22, caractérisé en ce que la valeur fonction du déphasage est appliquée comme courant de déport en entrée de l'integrateur. i15 24. Procédé selon la revendication 22, caractérisé en ce que la valeur fonction du déphasage est appliquée comme retard contrôlé sur l'autre signal d'entrée du comparateur de phase.