FR 2779864 A1 19991217 FR 9811088 A 19980904 CELLULE DE SRAM AYANT UNE LIGNE DE BITS PLUS COURTE QU'UNE LIGNE DE MOTS ARRIERE-PLAN DE L'INVENTION 1. Domaine de l'invention La présente invention se rapporte à une cellule de mémoire d'un dispositif à semi-conducteur et, plus particulièrement, à une cellule de SRAM (mémoire à accès direct statique) ayant une ligne de bits plus courte qu'une ligne de mots. 2. Description de l'art antérieur Un dispositif SRAM ne nécessite aucune opération de rafraîchissement et possède une vitesse de fonctionnement plus élevée qu'un dispositif de DRAM (mémoire à accès direct dynamique), et une moindre consommation d'énergie. Ainsi, le dispositif de SRAM est couramment utilisé en tant que mémoire cache d'un ordinateur ou d'un dispositif électronique portable. Une cellule unitaire du dispositif de SRAM se compose d'une paire de transistors d'attaque, d'une paire de transistors de transfert et d'une paire de dispositifs de charge. Une cellule de SRAM peut être, soit une cellule de résistance de charge élevée, soit une cellule du type CMOS (métal-oxyde-semi-conducteur complémentaire), selon le type du dispositif de charge. La cellule de résistance de charge élevée utilise une résistance de charge élevée d'environ 1 x 109 Q ou plus en tant que dispositif de charge, et est empilée sur le transistor d'attaque et le transistor de transfert qui sont formés de transistors NMOS (MOS du type N). Dans la cellule du type CMOS, à la fois le transistor d'attaque et le transistor de transfert sont formés d'un transistor NMOS, et le dispositif de charge est formé d'un transistor PMOS. Le transistor PMOS (MOS du type P) employé pour le dispositif de charge est un transistor à film mince (TFT) ou transistor massif (" Bulk transistor "). Lorsque le transistor PMOS employé pour le dispositif de charge est un transistor massif, l'aire de la cellule est accrue. Cependant, si un TFT est utilisé pour le dispositif de charge, le TFT peut être empilé sur le transistor d'attaque et le transistor de transfert. Ainsi, dans la cellule de SRAM dans laquelle le TFT est employé en tant que dispositif de charge, l'aire de la cellule peut être minimisée comme dans la cellule de résistance de charge élevée. Comme décrit ci-dessus, du fait que la cellule de SRAM, utilisant le TFT ou la résistance en tant que dispositif de charge, peut minimiser l'aire de la cellule, elle est très utilisée pour un dispositif de SRAM à très haute densité d'intégration. La figure 1 est un schéma d'implantation d'une cellule de SRAM décrit dans le brevet des US-5 379 251. En se référant à la figure 1, une aire d'isolement 24 définissant une paire d'aires actives qui sont parallèles l'une à l'autre le long de la direction y, est disposée sur un substrat semi-conducteur. Dans chacune des aires actives, un transistor de transfert et un transistor d'attaque sont disposés en série. De même, une paire de transistors de transfert formés sur des aires actives adjacentes l'une à l'autre partagent une électrode de grille passant par le centre de la cellule et croisant l'aire active, c'est-à-dire, une ligne de mots 21. La ligne de mots 21 et les électrodes de grille 22 et 23 du transistor d'attaque ne sont pas concouramment formées au cours du processus. Un contact de noeud 25 est disposé entre le transistor d'attaque et le transistor de transfert connectés en série avec le transistor d'attaque, et un contact d'électrode de grille 27 est disposé sur les électrodes de grille 22 et 23 de chacun des transistors d'attaque. Ainsi, deux contacts de noeud 25 et deux contacts d'électrodes de grille 27 sont formés dans une cellule. L'aire active exposée par le contact de noeud 25 est connectée à l'électrode de grille du transistor d'attaque qui est adjacent à l'aire active exposée le long de la direction y par l'intermédiaire du contact d'électrode de grille 27, afin de former un circuit à verrouillage. De même, un contact de masse 28 est disposé sur une aire de source de chacun des transistors d'attaque, et un contact de ligne de bits 26 est disposé sur une aire de drain (ou une aire de source) de chacun des transistors de transfert. Bien que cela ne soit pas représenté sur la figure 1, dans le brevet US-5 379 251, une plaque de masse exposant la partie supérieure du contact de ligne de mots 26 et recouvrant le contact de masse 28 est disposée sur l'entière surface de l'aire de la cellule. Dans le brevet US-5 379 251, la longueur de la cellule selon la direction y est plus longue que selon la direction x. Ainsi, la ligne de bits est plus longue que la ligne de mots dans une cellule. La ligne de bits étant plus longue, la capacité parasite de la ligne de bits est plus importante, accroissant ainsi le temps de retard d'un signal transféré à travers la ligne de bits. En conséquence, il est difficile d'améliorer la vitesse de fonctionnement du dispositif de SRAM. De même, selon le brevet US-5 379 251, il existe une portion dans laquelle la ligne de mots chevauche l'électrode de grille du transistor d'attaque. C'est-à- dire, la ligne de mots, agissant comme électrode de grille du transistor de transfert, et l'électrode de grille du transistor d'attaque ne sont pas formées au cours du même processus. Ainsi, le processus de fabrication de la cellule de SRAM est complexe et la capacité parasite de la ligne de mots est accrue, de sorte qu'il est difficile de sélectionner rapidement une cellule désirée. Dans le même temps, dans le brevet US-5 379 251, la plaque de masse recouvrant la totalité du contact de masse est disposée sur l'entière surface de l'aire de l'ensemble de cellules, minimisant ainsi la chute de tension provoquée par la plaque de masse, ce qui peut améliorer la marge de tension nominale de chaque cellule. Cependant, ceci accroît également la capacité parasite entre la ligne de bits et la plaque de masse et la capacité parasite entre la ligne de mots et la plaque de masse, ce qui rend lente la vitesse de fonctionnement du dispositif de SRAM. La figure 2 est un schéma de circuit équivalent d'une partie de l'aire de l'ensemble de cellules dans laquelle d'autres cellules de SRAM classiques différentes de celles de la figure 1 sont disposées selon une matrice. En se référant à la figure 2, une pluralité de cellules de SRAM Cli, C12, ., Cln sont connectées à la première ligne de mots WL1, courant selon la direction x, et partagent une première ligne de masse..DTD: Vss1. Une pluralité de cellules de SRAM C21, C22,.... C2n sont connectées à une seconde ligne de mots WL2, courant parallèlement à la première ligne de mots WL1 et partagent une seconde ligne de masse Vss2. C'est-à- dire, les lignes de masse et les lignes de mots courent selon la direction x. De même une ligne d'alimentation électrique Vcc qui alimente en énergie chaque cellule est disposée parallèlement aux lignes de mots. Dans le même temps, les cellules Cl, C21,... courant dans la direction y de la figure 2, partagent une paire de lignes de bits BL1 et /BL1. De même, les cellules C12, C22,... partagent une autre paire de lignes de bits BL2 et /BL2. Ainsi, les lignes de mots croisent les lignes de bits. Comme montré sur la figure 2, le dispositif de SRAM dans lequel une pluralité de cellules connectées à une ligne de mots partagent une seule ligne de masse présente une plage de tension nominale réduite de ses cellules de SRAM. Par exemple, si une tension d'alimentation Vcc est appliquée à la première ligne de mots WL1 de manière à sélectionner une cellule parmi les cellules Cll, C12,. .., Cln,... connectées à la première ligne de mots WL1, les transistors de transfert de toutes les cellules connectées à la première ligne de mots WL1 sont débloqués. Par voie de conséquence, les courants de cellules Il, I2, .. In, circulent à travers toutes les cellules Cll, C12, C... Cln,...à partir des lignes de bits BL1, /BL1, BL2, /BL2,..., BLn, /BLn,... préchargées à une tension prédéterminée, par exemple, une tension d'alimentation. A cet instant, la chute de tension provoquée par les courants de cellules Il, I2,..., In, survient dans la première ligne de masse Vssl1. La chute de tension est provoquée par la résistance Rs de la ligne de masse et la résistance de contact Rc entre une aire de source du transistor d'attaque et la ligne de masse. En conséquence, le courant qui circule à..DTD: travers toutes les cellules Cll, C12,..., Cln,... connectées à la première ligne de mots WL1 circule à travers une ligne de masse, c'est-à-dire, la première ligne de masse, de sorte qu'une tension positive (+) supérieure à la tension de masse est induite à l'aire de source du transistor d'attaque de chaque cellule. Par voie de conséquence, la tension positive la plus élevée est induite à l'aire de source des transistors d'attaque des cellules Cln et C2n plus éloignée d'un bout de la ligne de mots. Par exemple, si la tension d'alimentation en Vcc est appliquée à la première ligne de mots WL1, les courants de cellules Il, I2,...., In, circulent à travers la première ligne de masse Vssl à partir de toutes les cellules Cll, C12,.... Cn,... connectées à la première ligne de mots WL1. A cet instant, la tension VSN induite à l'aire de source des transistors d'attaque de la énième cellule Cln est la suivante. n VSN = Rs x ú (i x li) + In x Rc... (1) i=O Il doit être compris dans l'équation 1 que lorsqu'un nombre plus important de cellules partagent une ligne de masse, la tension induite à l'aire de source du transistor d'attaque de la cellule la plus éloignée du bout de la ligne de masse est plus élevée. Ainsi, la plage de tension nominale de la cellule de SRAM est réduite, détériorant ainsi les caractéristiques à basse tension du dispositif de SRAM. RESUME DE L'INVENTION Un objet de la présente invention est de réaliser une cellule de SRAM dans laquelle la capacité parasite d'une ligne de bits et la capacité parasite d'une ligne de mots sont réduites, afin d'améliorer la vitesse de fonctionnement d'une cellule, et une chute de tension dans une ligne de masse est minimisée afin d'améliorer les caractéristiques de fonctionnement à basse tension. Par voie de conséquence, afin d'atteindre l'objet ci-dessus, la présente invention inclut des premier et second transistors d'attaque, ayant des première et seconde électrodes de grille parallèles l'une à l'autre, sur le substrat semi-conducteur, et des premier et second transistors de transfert partageant une troisième électrode de grille disposée entre la première électrode de grille et la seconde électrode de grille. La troisième électrode de grille fonctionne en tant qu'électrode de grille commune des premier et second transistors de transfert. Le premier transistor de transfert est connecté en série au premier transistor d'attaque et le second transistor de transfert est connecté en série au second transistor d'attaque. Dans ce cas, de préférence, la direction selon la longueur de canal des premier et second transistors de transfert par rapport à la direction le long de la longueur de canal des premier et second transistors d'attaque est à 20 - 70 . De même, les premier et second transistors d'attaque sont connectés en série au premier et second transistors de transfert disposés entre la première électrode de grille et la seconde électrode de grille, de sorte que les aires de source des premier et second transistors d'attaque sont formées sur un bord de la cellule. La paire des transistors d'attaque et la paire des transistors de transfert sont des transistors NMOS. Si une cellule de SRAM ayant une paire de transistors de transfert entre la paire de transistors d'attaque est formée sur un plan rectangulaire, la longueur de la cellule correspondant à la largeur de canal du transistor d'attaque est plus courte que celle correspondant à la direction de la longueur de canal du transistor d'attaque. De même, la présente invention inclut, en outre, une ligne de mots électriquement connectée à la troisième électrode de grille et disposée verticalement par rapport à la première et à la seconde électrodes de grille. De préférence, la ligne de mots passe par le centre de la cellule. Ainsi, la ligne de mots passe entre le premier et le second transistors de transfert. En conséquence, le premier et le second transistors de transfert sont disposés sur les deux côtés de la ligne de mots, respectivement. De même, la présente invention inclut, en outre, une paire de lignes de masse électriquement connectées aux aires de source du premier et du second transistors d'attaque. De préférence, la paire de lignes de masse est verticale par rapport à la ligne de mots. De même, la présente invention inclut, en outre, une paire de lignes de bits entre la paire de lignes de masse. Les deux lignes de bits sont parallèles aux lignes de masse. L'une des lignes de bits est électriquement connectée à une aire de drain du premier transistor de transfert tourné vers la première jonction de noeud qui est partagée par le premier transistor de transfert et le premier transistor d'attaque, et l'autre est électriquement connectée à une aire de drain du second transistor de transfert tourné vers la seconde jonction de noeud qui est partagée par le second transistor de transfert et le second transistor d'attaque. De même, la présente invention inclut, en outre, une paire de lignes d'alimentation interposées entre le substrat semi-conducteur et chacune des lignes de masse. L'une des lignes d'alimentation est électriquement connectée à la première électrode de grille et à l'aire de drain du second transistor d'attaque par l'intermédiaire du dispositif de charge, et l'autre est électriquement connectée à la seconde électrode de grille et à l'aire de drain du premier transistor d'attaque par l'intermédiaire d'un autre dispositif de charge. De préférence, des résistances ou des transistors à film mince sont couramment utilisés en tant que dispositifs de charge, et le transistor à film mince est un transistor PMOS. Selon la présente invention, une longueur de ligne de bits de la cellule de SRAM formée sur le plan rectangulaire est plus courte que sa longueur de ligne de mots. Ainsi, dans une aire d'ensemble de cellules dans laquelle une pluralité de cellules unitaires sont disposées sous forme matricielle, la capacité parasite de chacune des lignes de bits peut être réduite, de sorte que la vitesse de fonctionnement de la cellule, par exemple, le temps d'accès pour lire une information mémorisée dans la cellule peut être amélioré. De même, la ligne de masse est verticale par rapport à la ligne de mots, de sorte que la chute de tension provoquée par la ligne de masse connectée à la cellule sélectionnée peut être réduite. Ainsi, la plage de tension nominale de la cellule peut être rendue maximale, améliorant ainsi la caractéristique à basse tension de la cellule. BREVE DESCRIPTION DES DESSINS Les objets et avantages ci-dessus de la présente invention ressortiront lors de la description détaillée de son mode de réalisation préféré, en se référant aux dessins d'accompagnement, dans lesquels: la figure 1 est un schéma d'implantation montrant une cellule de SRAM classique; la figure 2 est un schéma de circuit équivalent d'une partie d'une aire d'ensemble de cellules dans laquelle d'autres cellules de SRAM classiques différentes de celles de la figure 1 sont disposées sous forme matricielle; les figures 3 à 12 sont des schémas d'implantation destinés à illustrer une cellule de SRAM selon la présente invention; les figures 13A à 18A sont des vues en coupe de la cellule de SRAM de la figure 12, prises le long de la ligne AA', montrant une phase d'une séquence de processus; les figures 13B à 18B sont des vues en coupe de la cellule de SRAM de la figure 12, prises le long de la ligne BB', montrant une phase d'une séquence de processus; les figures 13C à 18C sont des vues en coupe de la cellule de SRAM de la figure 12, prises le long de la ligne CC', montrant une phase d'une séquence de processus; et la figure 19 est un schéma de circuit équivalent d'une partie d'une aire d'un ensemble de cellules, dans laquelle la cellule de SRAM de la figure 12 est disposée selon une matrice. DESCRIPTION DES MODES DE REALISATION PREFERES Dans la présente invention, une cellule de résistance de charge élevée utilisant une résistance en tant que dispositif de charge est adoptée, mais des concepts identiques peuvent être également adoptés pour une cellule à TFT utilisant un transistor à film mince PMOS en tant que dispositif de charge. En se référant aux figures 3, 4, 13A, 13B et 13C, une cellule de SRAM selon la présente invention inclut des première et seconde électrodes de grille 103a et 103b disposées parallèlement à l'axe y, sur un substrat semi-conducteur 100. La première électrode de grille 103a, conjointement avec une aire active 101 croisant la première électrode de grille 103a selon la direction x, constitue un premier transistor d'attaque TD1, et la seconde électrode de grille 103b, conjointement avec l'aire active 101 croisant l'électrode de grille 103b selon la direction x, constitue un second transistor d'attaque TD2. Le chiffre de référence 101a des figures 13A, 13B et 13C désigne un film d'isolement définissant l'aire active 101. Une troisième électrode de grille 103c est disposée entre la première électrode de grille 103a et la seconde électrode de grille 103b. La troisième électrode de grille 103c est utilisée en tant qu'électrode de grille commune des premier et second transistors de transfert TAl et TA2. Le premier transistor de transfert TA1 est connecté en série au premier transistor d'attaque TD1, et le second transistor de transfert TA2 est connecté en série au second transistor d'attaque TD2. Dans ce cas, la direction de la longueur de canal des premier et second transistors de transfert TA1 et TA2 par rapport à celle des premier et second transistors d'attaque TD1 et TD2 est 20 - 70 , de préférence 45 . Comme décrit ci-dessus, lorsque les premier et second transistors de transfert TA1 et TA2 partageant la troisième électrode de grille 103c sont disposés entre le premier et le second transistors d'attaque TD1 et TD2, la longueur de la cellule de SRAM selon la direction y, parallèlement à la première et à la seconde électrodes de grille 103a et 103b, peut être plus courte que la longueur selon la direction x. En se référant aux figures 5 et 6, selon la cellule de SRAM de la présente invention, une paire de motifs de couches conductrices 105a et 105b sont disposés parallèlement à l'axe y au-dessus des aires de source du premier et du second transistors d'attaque TD1 et TD2. Le premier motif de couche conductrice 105a s'étend jusqu'à l'électrode de grille du second transistor d'attaque, c'est-à-dire, la partie supérieure de la seconde électrode de grille 103b. Le second motif de couche conductrice 105b s'étend jusqu'à l'électrode de grille du premier transistor d'attaque, c'est-à-dire, la partie supérieure de la première électrode de grille 103a. Dans le premier et le second motifs de couches conductrices 105a et 105b, les parties au-dessus des aires de source du premier et du second transistors d'attaque et au-dessus de la première et de la seconde électrodes de grille 103a et 103b sont sélectivement dopées avec des impuretés, en utilisant les motifs de masquage 107 de la figure 6. Les motifs de couches conductrices dopées 105a et 105b agissent comme ligne d'alimentation (ligne Vcc) alimentant en énergie la cellule de SRAM. De même, les parties des motifs de couches conductrices 105a et 105b, qui ne sont pas dopées agissent en tant que paires de résistances de charge utilisées en tant que dispositif de charge de la cellule de SRAM. Les deux résistances de charge sont disposées pour rendre passantes les parties supérieures des aires de canal du premier et du second transistors de transfert, respectivement. Une paire de transistors à film mince PMOS peuvent être utilisés à la place des deux résistances de charge. En se référant aux figures 7 et 8, l'aire de drain du premier transistor d'attaque TD1, la seconde électrode de grille 103b et une première résistance de charge connectée à la ligne d'alimentation 105a sont électriquement connectés l'un à l'autre par une première ligne d'interconnexion locale llla. De même, l'aire de drain du second transistor d'attaque TD2, la première électrode de grille 103a et l'autre résistance de charge connectée à l'autre ligne d'alimentation 105b sont connectés l'un à l'autre par une seconde ligne d'interconnexion locale 11lb. Ainsi, une paire de transistors d'attaque TD1 et TD2 et une paire de résistances de charge conjointement avec la première et la seconde interconnexions locales lla et lllb constituent un circuit à verrouillage. Dans ce cas, la première borne de la première ligne d'interconnexion locale lila est connectée à l'aire de drain du premier transistor d'attaque TD1 par l'intermédiaire d'un premier contact de noeud 109a, et l'autre borne de la première ligne d'interconnexion locale 11la est connectée à la seconde électrode de grille 103b et la première résistance de charge par l'intermédiaire d'un premier contact convexe 109b. De même, la première borne de la seconde ligne d'interconnexion locale lllb connectée à l'aire de drain du second transistor d'attaque TD2 par l'intermédiaire de l'autre contact de noeud 109a, et l'autre borne de la seconde ligne d'interconnexion locale lllb est connectée à la première électrode de grille 103a et à l'autre résistance de charge par l'intermédiaire de l'autre contact convexe 109b. En se référant aux figures 9, 10, 11 et 12, la troisième électrode de grille 103c est électriquement connectée à une ligne de mots 113w parallèle à la direction x par l'intermédiaire d'un contact de ligne de mots 115w, et les aires de source du premier et du second transistors d'attaque TD1 et TD2 sont électriquement connectées respectivement à une paire de lignes de masse 119s parallèlement à la direction y par l'intermédiaire d'une paire de contacts métallisés de lignes de masse 115s. La paire de lignes de masse 119s est disposée parallèlement à l'axe y. Les aires de drain du premier et du second transistors de transfert TA1 et TA2 sont électriquement connectées respectivement à une paire de lignes de bits 119b par l'intermédiaire d'une paire de contacts métallisés de lignes de bits 115b. La paire de lignes de bits 119b parallèles à l'axe y est disposée entre la paire de lignes de masse 119s. Un procédé de fabrication d'une cellule de SRAM selon la présente invention va être décrit. En se référant aux figures 3, 4, 13A, 13B et 13C, une couche d'isolement lOla définissant une aire active est formée sur une aire prédéterminée d'un substrat semi-conducteur 100. La couche d'isolement 0lla est formée en utilisant un masque de photogravure dans lequel le motif d'aire active 101 de la figure 3 est tracé. Une couche d'oxyde de grille (non représentée) est formée sur l'aire active du substrat semi- conducteur à l'endroit o la couche d'isolement 10la est formée. Une couche conductrice, par exemple, une couche de polysilicium dopée ou une couche de polysiliciure (" polycide "), est formée sur l'entière surface de la structure résultante à l'endroit o la couche d'oxyde de grille est formée, et la couche conductrice est configurée en utilisant un masque de photogravure à l'endroit o les motifs d'électrodes de grille 103a, 103b et 103c de la figure 4 sont tracés, formant ainsi des première à troisième électrodes de grille 103a, 103b et 103c sur une aire prédéterminée de la couche d'oxyde de grille. Dans ce cas, les première et seconde électrodes de grille 103a et 103b sont parallèles l'une à l'autre. La première électrode de grille 103a agit en tant qu'électrode de grille du premier transistor d'attaque TD1 et la seconde électrode de grille 103b agit en tant qu'électrode de grille du second transistor d'attaque TD2. La troisième électrode de grille 103c est formée entre la première et la seconde électrodes de grille 103a et 103b, comme montré sur les figures 13A et 13B. La troisième électrode de grille 103c agit en tant qu'électrode de grille commune du premier et du second transistors de transfert TA1 et TA2. Puis, des ions d'impuretés sont implantés dans l'aire active en utilisant les première à troisième électrodes de grilles 103a, 103b et 103c et la couche d'isolement 0lla en tant que masque d'implantation ionique de manière à former une zone de drain légèrement dopée (LDD). Par la suite, une couche d'oxyde déposé en phase vapeur est formée sur l'entière surface du substrat semi- conducteur à l'endroit o les première à troisième électrodes de grille 103a, 103b et 103c sont formées et la couche d'oxyde déposé en phase vapeur est gravée de manière anisotrope de façon à former des espacements S sur les parois latérales des première à troisième électrodes de grille 103a, 103b et 103c. Des ions d'impureté sont implantés dans l'aire active du substrat semi-conducteur à l'endroit o les espacements S sont formés, de manière à former des zones de source/drain (non représentées) du premier et du second transistors d'attaque TD1 et TD2 et du premier et du second transistors de transfert TAi et TA2. En se référant aux figures 5, 6, 14A, 14B et 14C, une première couche interdiélectrique 104, par exemple, une couche d'oxyde, est formée sur l'entière surface du substrat semi-conducteur à l'endroit o les espacements S et les zones de source/drain sont formés. Une couche de polysilicium non dopée est formée sur la première couche interdiélectrique 104. La couche de polysilicium non dopée est configurée, pour former ainsi une paire de lignes d'alimentation 105a et 105b au-dessus de l'aire de source du premier et du second transistors d'attaque TD1 et TD2, et une paire de résistances de charge RL s'étendant à partir des lignes d'alimentation. La paire de résistances de charge RL s'étend jusqu'aux parties supérieures de la première et de la seconde électrodes de grille 103a et 103b, respectivement. Les ions d'impureté, par exemple, de l'arsenic (As) ou du phosphore (P), sont sélectivement implantés dans la paire de lignes d'alimentation 105a et 105b en utilisant le masque de photogravure à l'endroit o le motif d'implantation ionique 107 de la figure 6 est tracé, pour former ainsi des lignes d'alimentation 105a et 105b présentant une faible résistance. A cet instant, les ions d'impureté sont sélectivement implantés dans une partie hachurée du motif d'implantation ionique 107 de la figure 6. Ainsi, les ions d'impureté sont implantés dans la couche de polysilicium non dopée s'étendant jusqu'aux parties supérieures de la première et de la seconde électrodes de grille 103a et 103b. En se référant aux figures 7, 15A, 15B et 15C, une seconde couche interdiélectrique rendue plane 108, par exemple, une couche d'oxyde déposé en phase vapeur, est formée sur l'entière surface du substrat semi- conducteur à l'endroit o les résistances de charge RL et les lignes d'alimentation 105a et 105b sont formées. La seconde couche interdiélectrique 108 est configurée pour former une paire de trous de contact de noeud 109a exposant les aires de drain, c'est-à-dire, les première et seconde jonctions de noeud, du premier et du second transistors d'attaque TD1 et TD2. A cet instant, une paire de trous de contact métallisés 109b est concouramment formée, exposant une premièreborne de chacune de la première et de la seconde électrodes de grille 103a et 103b et une première borne d'une résistance de charge RL adjacente à la première et à la seconde électrodes de grille. En se référant aux figures 8, 16A, 16B et 16C, une couche conductrice remplissant les trous de contact de noeud 109a et les trous de contact métallisés 109b, par exemple, une couche de polysilicium dopée, est formée sur l'entière surface du substrat semi-conducteur à l'endroit o la paire de trous de contact du noeud 109a et la paire de trous de contact métallisés 109b est formée. Par la suite, la couche conductrice est gravée par faisceaux d'électrons jusqu'à ce que la seconde couche interdiélectrique 108 soit exposée, afin de former des premier et second motifs de fiche 110a et b dans les trous de contact de noeud 109a et les trous de contact métallisés 109b, respectivement. Dans ce cas, le premier et le second motifs de fiche 110a et b peuvent être formés d'une couche métallique telle que du tungstène. Une couche conductrice, par exemple, une couche de polysilicium dopée ou une couche de polysiliciure de tungstène, est formée sur l'entière surface du substrat semi-conducteur à l'endroit o le premier et le second motifs de fiches 11Oa et 110b sont formés. La couche conductrice est configurée pour former une première ligne d'interconnexion locale llla connectant l'aire de drain du premier transistor d'attaque TD1 à l'électrode de grille 103b du second transistor d'attaque TD2, et une seconde ligne d'interconnexion locale lllb connectant l'aire de drain du second transistor d'attaque TD2 à l'électrode de grille 103a du premier transistor d'attaque TD1. Ainsi, les première et seconde lignes d'interconnexion locale 11la et 11lb constituent un circuit à verrouillage. En se référant aux figures 9, 10, 17A, 17B et 17C, une troisième couche interdiélectrique 112, par exemple, une couche d'oxyde déposé en phase vapeur, est formée sur l'entière surface d'un substrat semi- conducteur à l'endroit o la première et la seconde lignes d'interconnexion locale 1lla et lllb sont formées. La troisième couche interdiélectrique 112 est gravée à une profondeur prédéterminée d pour former une gorge permettant de définir une aire ou une ligne de mots, une plage de connexion de lignes de bits et une plage de connexion de lignes de masse sont positionnées au cours d'un processus suivant. C'est-à-dire, la gorge permettant de former la ligne de mots, la plage de connexion de lignes de bits et la plage de connexion de lignes de masse est formée en utilisant un processus du type damascène. Dans ce cas, la gorge de la ligne de mots est parallèle à l'axe x, passant par les centres des cellules, et traverse la partie supérieure de la troisième électrode de grille 103c. De même, la gorge de la plage de connexion de lignes de masse est formée sur la partie supérieure de l'aire de source du transistor d'attaque, et la gorge de la plage de connexion de lignes de bits est formée sur les parties supérieures des aires de drain de chacun des transistors de transfert, faisant face à la jonction de noeud. Par la suite, la troisième couche interdiélectrique 112 à l'endroit o la gorge du processus du type damascène est formée est configurée, pour former un trou de contact métallisé de lignes de bits 115b, un trou de contact métallisé de lignes de masse 115s et un trou de contact de lignes de mots 115w dans la gorge de la plage de connexion de lignes de bits, la gorge de la plage de connexion de lignes de masse et la gorge de la ligne de mots, respectivement. En ce cas, le trou de contact métallisé de lignes de bits 115b expose les aires de drain des transistors de transfert et le trou de contact métallisé de lignes de masse 115s expose les aires de source des transistors d'attaque. De même, le trou de contact de lignes de mots 115w expose la troisième électrode de grille 103c. En se référant aux figures 11, 12, 18A, 18B et 18C, une couche métallique, par exemple, une couche de tungstène est formée sur l'entière surface du substrat semi-conducteur à l'endroit o le trou de contact métallisé de lignes de bits 115b, le trou de contact métallisé de lignes de masse 115s et le trou de contact de lignes de mots 115w sont formés, remplissant les trous de contact 115b, 115s et 115w et la gorge. Par la suite, la couche métallique est gravée par faisceaux d'électrons jusqu'à ce que la troisième couche interdiélectrique 112 soit exposée, pour former une plage de connexion de lignes de masse 113s, une plage de connexion de lignes de bits 113b et une ligne de mots 113w. De préférence, la couche métallique est gravée par faisceau d'électrons avec un polissage par voie chimique et mécanique (CMP). La plage de connexion de lignes de masse 113s est connectée à l'aire de source du transistor d'attaque par l'intermédiaire du trou de contact métallisé de lignes de masse 115s, la plage de connexion de lignes de bits 113b est connectée à l'aire de drain du transistor de transfert par l'intermédiaire du trou de contact métallisé de lignes de bits 115b et la ligne de mots 113w est connectée à la troisième électrode de grille 103c par l'intermédiaire du trou de contact de lignes de mots w. Puis, une quatrième couche interdiélectrique 116, par exemple, une couche d'oxyde déposé en phase vapeur, est formée sur l'entière surface du substrat semi- conducteur à l'endroit o la plage de connexion de lignes de bits 113b, la plage de connexion de lignes de masse 113s et la ligne de mots 113w sont formées. La quatrième couche interdiélectrique 116 est configurée pour former un trou de contact de lignes de masse 117s exposant la plage de connexion de lignes de masse 113s et un trou de contact de lignes de bits 117b exposant la plage de connexion de lignes de bits 113b. Par la suite, une ligne de masse 119s recouvrant le trou de contact de lignes de masse 117s et une ligne de bits 119b recouvrant le trou de contact de lignes de bits 117b, sont formées. La ligne de masse 119s et la ligne de bits 119b sont perpendiculaires à la ligne de mots 113w. La ligne de masse 119s est empilée au-dessus des lignes d'alimentation 105a et 105b afin de rendre maximale la capacité parasite entre elles. Lorsque la capacité parasite entre la ligne de masse 119s et les lignes d'alimentation 105a et 105b est accrue, alors les lignes d'alimentation 105a et 105b peuvent présenter une insensibilité supérieure au bruit. En se référant à la figure 19, les première à troisième lignes de mots WL1, WL2 et WL3 sont parallèles à l'axe x et une pluralité de lignes d'alimentation Vcc et une pluralité de lignes de bits BL1, /BL1, /BL2, BL2, BL3, /BL3, /BL4 et BL4 sont parallèles à l'axe y. Une pluralité de lignes de masse Vss sont parallèles à l'axe y et les lignes de masses Vss et les lignes d'alimentation Vcc sont empilées, comme montré sur les figures 18A et 18B. Une pluralité de cellules Cll, C12, C13, C14,... disposées selon la direction x sont connectées à la première ligne de mots WL1 et une pluralité de cellules C21, C22, C23, C24... disposées selon la direction x sont connectées à la seconde ligne de mots WL2. Une pluralité de cellules C31, C32, C33, C34,... sont connectées à la troisième ligne de mots WL3. Lorsqu'une tension correspondant à une tension d'alimentation est appliquée à la première ligne de mots WL1 pour sélectionner une cellule, par exemple, C12, le courant de cellule circule à travers toutes les cellules Cll, C12, C13, C14,... connectées à la première ligne de mots WL1. A cet instant, une tension de masse, c'est-à-dire, 0V, est appliquée aux lignes de mots autres que la première ligne de mots WL1, de sorte que les transistors de transfert des cellules connectées aux lignes de mots autres que la première ligne de mots WL1 sont bloqués. Ainsi, le courant de cellules circule à travers uniquement la pluralité de cellules Cll, C12, C13, C14,... connectées à la première ligne de mots WL1. Le courant de cellule circule de chaque ligne de bits aux lignes de masse Vss à travers les cellules connectées à la première ligne de mots WL1. Comme montré sur la figure 19, le courant de cellules circulant à travers une ligne de masse Vss est égal à la somme des courants circulant à partir de deux cellules adjacentes. Ainsi, le courant de cellules circulant à travers une ligne de masse Vss est deux fois plus élevé que le courant I circulant à travers un transistor d'attaque. Du fait que la chute de tension due à une première ligne de masse Vss est provoquée par le courant de cellule circulant à travers deux cellules seulement, elle est inférieure à celle de la cellule de SRAM classique. Ceci en raison du fait que la ligne de masse est disposée parallèlement à la ligne de mots dans la cellule de SRAM classique, mais perpendiculaire à la ligne de mots dans la présente invention. La chute de tension de la ligne de masse Vss est provoquée par la résistance Rs' de la ligne de masse Vss et la résistance de contact Rc' entre la ligne de masse Vss et l'aire de source du transistor d'attaque. Selon la présente invention, la ligne de bits est plus courte que la ligne de mots croisant la ligne de bits dans une première cellule. Ainsi, le temps de délai RC provoqué par la ligne de bits est inférieur à celui de la cellule de SRAM classique dans laquelle la ligne de bits est plus longue que la ligne de mots. En conséquence, la vitesse de fonctionnement du dispositif de SRAM peut être améliorée. De même, les lignes de masse sont perpendiculaires aux lignes de mots. Ainsi, si une tension correspondant à une tension d'alimentation est appliquée à la ligne de mots connectée à une cellule sélectionnée, le courant de cellule circulant à travers la ligne de masse connectée à la cellule sélectionnée est égal uniquement au courant circulant à travers la cellule sélectionnée et à la cellule qui lui est adjacente. En conséquence, le courant de cellule circulant à travers une seule ligne de masse est bien inférieur à celui de la cellule de SRAM classique, minimisant ainsi la chute de tension dans la ligne de masse. Ainsi, la plage de tension nominale de la cellule de SRAM selon la présente invention peut être rendue maximale, améliorant ainsi la caractéristique à basse tension de la cellule. De même, selon la cellule de SRAM de la présente invention, une ligne d'alimentation et une ligne de masse sont séquentiellement empilées parallèlement l'une à l'autre, accroissant la capacité parasite de la ligne d'alimentation. Ainsi, même si du bruit électrique est entré dans la ligne d'alimentation, la capacité parasite de la ligne d'alimentation filtre le bruit électrique. En conséquence, une tension d'alimentation stable est fournie à la cellule de SRAM. Le mode de réalisation décrit ci-dessus peut être modifié et changé dans l'étendue de la présente invention par un homme de l'art. REVENDICATIONS 1. Cellule de SRAM, caractérisée en ce qu'elle comprend: un substrat semi-conducteur (100); des premier et second transistors d'attaque (TD1, TD2), ayant des première et seconde électrodes de grille (103a, 103b) parallèles l'une à l'autre, sur le substrat semi-conducteur (100); des premier et second transistors de transfert (TA1, TA2) partageant une troisième électrode de grille (103c) disposée entre la première électrode de grille (103a) et la seconde électrode de grille (103b), dans laquelle les premier et second transistors de transfert (TA1, TA2) sont connectés en série aux premier et second transistors d'attaque (TD1, TD2), respectivement; et une ligne de mots (113w) passant entre le premier transistor de transfert (TA1) et le second transistor de transfert (TA2), dans laquelle la ligne de mots (113w) est électriquement connectée à la troisième électrode de grille (103c) et croise la première et la seconde électrodes de grille (103a, 103b). 2. Cellule de SRAM selon la revendication 1, dans laquelle la longueur de la direction perpendiculaire à la ligne de mots (113w) est inférieure à la longueur de la direction de la ligne de mots (113w). 3. Cellule de SRAM selon la revendication 1, comprenant, en outre, une paire de lignes de bits (119b) parallèles à la première et à la seconde électrodes de grille (103a, 103b), dans laquelle la paire de lignes de bits (119b) est électriquement connectée à une aire de drain du premier transistor de transfert (TA1) tourné vers une première jonction de noeuds partagée par le premier transistor de transfert (TA1) et le premier transistor d'attaque (TD1), et à une aire de drain du second transistor de transfert (TA2) tourné vers une seconde jonction de noeuds partagée par le second transistor de transfert (TA2) et le second transistor d'attaque (TD2), respectivement. 4. Cellule de SRAM selon la revendication 3, dans laquelle la ligne de bits (119b) est plus courte que la ligne de mots (113w). 5. Cellule de SRAM selon la revendication 1, dans laquelle la direction le long de la longueur de canal du premier et du second transistors de transfert (TA1, TA2) par rapport à la direction le long de la longueur de canal du premier et du second transistors d'attaque (TD1, TD2) est 20 - 70 . 6. Cellule de SRAM selon la revendication 1, dans S15 laquelle la ligne de mots (113w) passe par dessus une aire de canal du premier transistor d'attaque (TD1) et une aire de canal du second transistor d'attaque (TD2). 7. Cellule de SRAM selon la revendication 1, comprenant, en outre, une paire de lignes de masse (119s) électriquement connectées aux aires de source respectives du premier et du second transistors d'attaque (TD1, TD2), dans laquelle la paire de lignes de masse (119s) est disposée parallèlement à la paire de lignes de bits (119b). 8. Cellule de SRAM selon la revendication 7, dans laquelle la paire de lignes de bits (119b) est disposée entre la paire de lignes de masse (119s). 9. Cellule de SRAM selon la revendication 7 comprenant, en outre, une paire de lignes d'alimentation (105a, 105b) connectée respectivement à la première et à la seconde jonctions de noeud par l'intermédiaire des premier et second dispositifs de charge, dans laquelle la paire de lignes d'alimentation (105a, 105b) est disposée au- dessous et parallèlement aux lignes de masse (119s). 10. Cellule de SRAM selon la revendication 9, dans laquelle le premier et le second dispositifs de charge sont des résistances ou des transistors à film mince. 11. Cellule de SRAM selon la revendication 9, dans laquelle le premier et le second dispositifs de charge passent par dessus les aires de canal du premier et du second transistors de transfert (TA1, TA2), respectivement. 12. Cellule de SRAM selon la revendication 3 comprenant, en outre, une paire de lignes d'alimentation (105a, 105b) connectées respectivement à la première et à la seconde jonctions de noeud par l'intermédiaire des premier et second dispositifs de charge. 13. Cellule de SRAM selon la revendication 12, dans laquelle la paire de lignes d'alimentation (105a, 105b) est parallèle à la paire de lignes de bits (119b). 14. Cellule de SRAM selon la revendication 12, dans laquelle le premier et le second dispositifs de charge sont des résistances ou des transistors à film mince. 15. Cellule de SRAM selon la revendication 12, dans laquelle le premier et le second dispositifs de charge passent respectivement par dessus les aires de canal du premier et du second transistors de transfert (TA1, TA2). 16. Cellule de SRAM, caractérisée en ce qu'elle comprend: un substrat semi-conducteur (100); des premier et second transistors d'attaque (TD1, TD2), ayant des première et seconde électrodes de grille (103a, 103b) parallèles l'une à l'autre, sur le substrat semi-conducteur (100); des premier et second transistors de transfert (TA1, TA2) partageant une troisième électrode de grille (103c) disposée entre la première électrode de grille (103a) et la seconde électrode de grille (103b), dans laquelle le premier et le second transistors de transfert (TA1, TA2) sont connectés en série avec le premier et le second transistors d'attaque (TD1, TD2), respectivement; une paire de lignes d'alimentation (105a, 105b) passant par dessus une aire de source du premier transistor d'attaque (TD1) et une aire de source du second transistor d'attaque (TD2), respectivement, dans laquelle la paire de lignes d'alimentation (10Sa, 105b) sont parallèles à la première et à la seconde électrodes de grille (103a, 103b); une paire de dispositifs de charge connectés à une première borne de chacune des lignes d'alimentation (105a, 105b), dans laquelle la paire de dispositifs de charge passe par dessus les aires de canal du premier et du second transistors de transfert (TA1, TA2) pour s'étendre jusqu'à la partie supérieure de la première et de la seconde électrodes de grille (103a, 103b), respectivement; une première ligne d'interconnexion locale (111a) connectant une première jonction de noeud partagée par le premier transistor d'attaque (TD1) et le premier transistor de transfert (TA1), la seconde électrode de grille (103b) et une première borne de l'un des dispositifs de charge s'étendant jusqu'à la partie supérieure de la seconde électrode de grille (103b) avec les unes et les autres; une seconde ligne d'interconnexion locale (11lb) connectant une seconde jonction de noeud partagée par le second transistor d'attaque (TD2) et le second transistor de transfert (TA2), la première électrode de grille (103a) et une première borne de l'autre des dispositifs de charge s'étendant jusqu'à la partie supérieure de la première électrode de grille (103a) avec les unes et les autres; et une ligne de mots (113w) perpendiculaire à la première et à la seconde électrodes de grille (103a, 103b) et passant entre le premier transistor de transfert (TA1) et le second transistor de transfert (TA2), dans laquelle la ligne de mots (113w) est électriquement connectée à la troisième électrode de grille (103c). 17. Cellule de SRAM selon la revendication 16, dans laquelle des premières couches interdiélectriques (104) sont interposées respectivement entre la première et la seconde électrodes de grille (103a, 103b) et la paire de lignes d'alimentation (105a, 105b), et entre la troisième électrode de grille (103c) et la paire de dispositifs de charge. 18. Cellule de SRAM selon la revendication 16, dans laquelle la paire des dispositifs de charge sont des résistances ou des transistors à film mince. 19. Cellule de SRAM selon la revendication 16, dans laquelle des secondes (108) et troisièmes (112) couches interdiélectriques sont séquentiellement empilées et sont interposées entre la ligne de mots (113w) et la paire de lignes d'alimentation (105a, 105b). 20. Cellule de SRAM selon la revendication 16, dans laquelle la ligne de mots (113w) passe par dessus les aires de canal du premier et du second transistors d'attaque (TD1, TD2). 21. Cellule de SRAM selon la revendication 16, dans laquelle la longueur de la direction de la ligne de mots (113w) est supérieure à la longueur de la direction perpendiculaire à la ligne de mots (113w). 22. Cellule de SRAM selon la revendication 16 comprenant, en outre, une paire de lignes de masse (119s) électriquement connectées aux aires de source du premier et du second transistors d'attaque (TD1, TD2), respectivement, dans laquelle chacune des lignes de masse (119s) est empilée sur chacune des lignes d'alimentation (105a, 105b) et parallèlement à elles. 23. Cellule de SRAM selon la revendication 22, comprenant, en outre, une paire de lignes de bits (119b) parallèles à la paire de lignes de masse (119s), dans laquelle la paire de lignes de bits (119b) est disposée entre la paire de lignes de masse (119s) et est électriquement connectée aux aires de drain du premier et du second transistors de transfert (TA1, TA2), respectivement. 24. Cellule de SRAM selon la revendication 23, dans laquelle la paire de lignes de bits (119b) et la paire de lignes de masse (119s) sont formées sur la même couche conductrice. 25. Cellule de SRAM selon la revendication 24, dans laquelle la paire de lignes de bits (119b) et la paire de lignes de masse (119s) sont isolées de la ligne de mots (113w) par une quatrième couche interdiélectrique (116).