FR 2780590 A1 19991231 FR 9808431 A 19980629 DEMODULATEUR QPSK A ENTREE EN FREQUENCE ITERMDIAIRE La présente invention concerne un démodulateur dit QPSK ("Quadrature Phase Shift Keying") permettant de démoduler un signal transmettant en même temps deux signaux binaires I et Q sur deux porteuses de même fréquence mais en quadrature de phase. La figure 1 représente schématiquement et partiellement un démodulateur QPSK classique utilisé pour démoduler les signaux émis par satellite. Un filtre de canal 10 reçoit un signal S provenant d'un premier démodulateur généralement intégré à la tête de réception d'une parabole. Le filtre de canal 10 fournit un signal IF dit de fréquence intermédiaire, véhiculant les signaux modulés sur une porteuse de 479, 5 MHz. Le signal IF est fourni à deux multiplieurs 12 et 13 qui reçoivent par ailleurs, respectivement, deux signaux, cos et sin, en quadrature de phase. Les signaux cos et sin sont fournis par un oscillateur 15 fonctionnant à une fréquence fixe aussi proche que possible de la fréquence intermédiaire de 479,5 MHz. Les sorties en bande de base Im et Qm des multiplieurs 12 et 13 sont fournies à deux filtres passe-bas respectifs 17 et 18 qui fournissent à leur tour les deux signaux I et Q démodulés. En fait, cette démodulation n'est que grossière, car la fréquence de l'oscillateur 15 n'est jamais exactement égale à la fréquence intermédiaire. Pour corriger l'erreur de démodulation et extraire les valeurs binaires des signaux I et Q, ces signaux I et Q subissent généralement un traitement numérique dans un processeur de signal numérique (DSP) 20. Au préalable, les signaux I et Q sont traités par des convertisseurs analogique-numérique 22. La fréquence des signaux I et Q peut généralement atteindre 30 MHz, d'o il résulte que les convertisseurs 22 sont cadencés par une horloge d'au moins 60 MHz. Dans de nombreuses applications, les convertisseurs 22 et le processeur 20 sont intégrés dans un circuit distinct de celui qui réalise les autres fonctions, notamment pour limiter les interférences entre les parties numériques et analogiques du démodulateur. Un objet de la présente invention est de prévoir un démodulateur QPSK complet en circuit intégré qui puisse être adapté de manière particulièrement simple à certains démodulateurs qui n'ont pas besoin de toutes les fonctions de démodulation réalisables par le circuit intégré. Pour atteindre ces objets, la présente invention prévoit un démodulateur prévu pour extraire deux signaux modulés en quadrature de phase à partir d'un signal à fréquence intermédiaire, comprenant deux convertisseurs analogique- numérique recevant le signal de fréquence intermédiaire et cadencés en opposition de phase par une horloge de fréquence inférieure à la fréquence intermédiaire, au moins égale à la largeur de bande des signaux modulés, et telle que la fréquence centrale de l'un des spectres repliés du signal converti en numérique soit sensiblement égale à la moitié de la fréquence de l'horloge; et deux multiplieurs recevant respectivement les sorties des convertisseurs analogique-numérique et recevant en même temps une suite de valeurs 1, -1, 1, -1, 1... à la cadence de l'horloge. Selon un mode de réalisation de la présente invention, le démodulateur comprend, dans le chemin du signal fourni par l'un des convertisseurs analogique-numérique, un circuit de changement d'horloge. Selon un mode de réalisation de la présente invention, le démodulateur comprend, dans le chemin du signal fourni par l'autre convertisseur analogique-numérique, un filtre d'interpolation d'une demi-période d'horloge. Selon un mode de réalisation de la présente invention, le démodulateur comprend des commutateurs connectés pour, dans une position prédéterminée, relier deux signaux distincts aux deux convertisseurs analogique-numérique, fournir la même horloge aux deux convertisseurs, et fournir aux deux multiplieurs la valeur 1 en continu. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente schématiquement et partiellement un démodulateur QPSK classique; la figure 2 illustre des spectres de signaux obtenus lorsque l'on effectue une conversion analogique numérique à une fréquence inférieure à la fréquence de porteuse d'un signal; la figure 3 représente schématiquement et partiellement un mode de réalisation de démodulateur selon la présente invention; et les figures 4A et 4B représentent des chronogrammes servant à décrire le fonctionnement d'un démodulateur selon l'invention. Afin de pouvoir effectuer de manière numérique une grande partie des fonctions d'un démodulateur QPSK, la présente invention prévoit d'effectuer une conversion analogique numérique à partir du signal de fréquence intermédiaire IF (figure 1). Cela pose plusieurs difficultés qui seront évitées comme cela est exposé ci-après. Le signal de fréquence intermédiaire IF dans le cas d'une réception de signaux émis par satellite est de 479,5 MHz. Un convertisseur analogique-numérique destiné à traiter ce signal devrait, en théorie, fonctionner à deux fois cette fréquence, ce qui est inconcevable avec les technologies actuelles. En fait, la fréquence intermédiaire n'est qu'une fréquence de porteuse. Le signal utile a une bande passante nettement plus réduite, à savoir de 30 MHz. Dans ce cas, il est possible d'échantillonner le signal de fréquence intermédiaire à une fréquence inférieure à la fréquence intermédiaire. La figure 2 est destinée à illustrer cette possibilité. Cette figure représente un spectre de fréquence du signal de fréquence intermédiaire une fois converti en numérique. Avant conversion, le spectre du signal est centré sur la fréquence intermédiaire de 479,5 MHz et s'étend de 30 MHz de part et d'autre de cette fréquence intermédiaire. Si l'on échantillonne ce signal à une fréquence inférieure à la fréquence intermédiaire, le spectre centré sur 479,5 MHz se replie autour de la fréquence d'échantillonnage et des multiples de cette fréquence, y compris la fréquence nulle. La fréquence d'échantillonnage doit être supérieure au double de la largeur de bande du spectre du signal utile (60 MHz), ceci pour respecter le théorème de Shannon. De plus, pour que les spectres du signal utile numérique se replient sans se chevaucher, la fréquence d'échantillonnage fe doit être choisie autour de l'une des valeurs IF/(k - 4) et IF/(k + 14), o k est un entier. Pour satisfaire à ces contraintes dans le présent exemple, il suffit d'échantillonner le signal de fréquence intermédiaire IF à 128 MHz. La figure 2 représente le spectre obtenu pour une telle fréquence d'échantillonnage. Le spectre du signal utile est recopié symétriquement de part et d'autre de la fréquence fe, de la fréquence nulle et des fréquences multiples de fe. Le choix d'une fréquence d'échantillonnage de 128 MHz constitue un aspect de la présente invention. En effet, avec ce choix, on retrouve un spectre du signal utile centré sur une porteuse de 32 MHz, qui est le quart de la fréquence d'échantillonnage. Il en résulte, comme on le verra ci-après, une simplification notable de la fonction réalisée en numérique des multiplieurs 12, 13 et de l'oscillateur 15 du démodulateur classique de la figure 1. Toutefois, une fréquence d'échantillonnage de 128 MHz est encore difficile à obtenir avec les technologies courantes actuelles. Pour surmonter ce problème, on propose selon l'invention d'utiliser deux convertisseurs numérique-analogique cadencés à la moitié de la fréquence d'échantillonnage fe par deux horloges en opposition de phase. La figure 3 représente un mode de réalisation de démodulateur QPSK selon l'invention satisfaisant aux conditions énoncées ci-dessus. Le signal de fréquence intermédiaire IF est fourni à deux convertisseurs analogique-numérique 30 et 31. Le convertisseur 30 est cadencé par une horloge fe/2 à la moitié de la fréquence d'échantillonnage requise fe, tandis que le convertisseur 31 est cadencé par le complément de l'horloge fe/2, fourni à partir de l'horloge fe/2 par un inverseur 33. Le signal d'horloge fe/2 est de préférence parfaitement symétrique. Pour cela, l'horloge fe/2 peut être fournie par un diviseur par deux qui reçoit un signal d'horloge de fréquence double. Avec cette configuration, le convertisseur 30 prend des échantillons aux fronts montants de l'horloge fe/2 tandis que le convertisseur 31 prend des échantillons aux fronts descendants de l'horloge fe/2. Il en résulte que les deux convertisseurs 30 et 31 agissent comme un seul convertisseur fonctionnant à fréquence double. Normalement, les sorties des convertisseurs 30 et 31 devraient être multiplexées pour fournir aux multiplieurs 12 et 13 (figure 1) une succession d'échantillons à la fréquence d'échantillonnage requise, à savoir fe = 128 MHz. La figure 4A illustre sous forme de chronogranmmne les signaux qui seraient utilisés si on transposait directement dans le domaine numérique le circuit classique de la figure 1. Cette figure 4A illustre l'horloge d'échantillonnage requise fe, une suite d'échantillons a, b, c, d... du signal à fréquence intermédiaire échantillonné IF, une suite de valeurs cos et sin à appliquer aux multiplieurs 12 et 13 et les sorties correspondantes Im et Qm des multiplieurs. Grâce au fait que la fréquence d'échantillonnage fe est choisie pour que l'un des spectres du signal utile soit centré sur un quart (32 MHz) de cette fréquence d'échantillonnage, la suite de valeurs du signal cos est: 1, 0, -1, 0, 1, 0... tandis que la suite de valeurs du signal sin est: O, 1, O, -1, 0, 1... Ainsi, le signal Im prend les valeurs: a, 0, -c, 0, e, 0... et le signal Qm prend les valeurs: 0, b, 0, -d, 0, f... Les valeurs des signaux Im et Qm se succèdent à la fréquence fe, c'est-à-dire 128 MHz, ce qui impose normalement au circuit de traitement ultérieur de fonctionner également à cette fréquence. Avec les technologies courantes actuelles, il est difficile de réaliser des circuits fonctionnant à cette fréquence. Toutefois, les valeurs 0 se produisant périodiquement dans les signaux Im et Qm n'ont aucune influence sur le traitement numérique ultérieur. Une première simplification consiste donc à effectuer une décimation des signaux Im et Qm pour ignorer les valeurs nulles, en traitant les signaux Im et Qm à la moitié (fe/2) de leur fréquence. Alors, deux valeurs non nulles respectives des signaux Im et Qm peuvent être traitées dans un même cycle de calcul, bien qu'à l'origine elles correspondent à des instants différents (les valeurs nulles de l'un des signaux se produisent pendant des valeurs non nulles de l'autre signal). Pour cela, l'un des signaux Im et Qm subit ultérieurement une interpolation d'une demi-période de calcul pour que les couples de valeurs traitées correspondent aux mêmes instants. Comme cela est représenté en figure 3, les sorties I0 et Q0 des convertisseurs 30 et 31 ne sont pas multiplexées pour reconstituer le signal IF en numérique à la fréquence fe. Au contraire, elles sont fournies à des multiplieurs respectifs 12' et 13' jouant le rôle, en numérique, des multiplieurs 12 et 13 de la figure 1. Un circuit de changement d'horloge 35 est inséré, par exemple, entre le convertisseur 30 et le multiplieur 12' pour que les calculs ultérieurs soient effectués sur les deux signaux avec la même horloge. Par ailleurs, il s'avère dans ce cas spécifique que les multiplieurs 12' et 13' reçoivent, en tant que signaux cos et sin, la même succession de valeurs 1, -1, 1, -1... à la fréquence fe/2. Les sorties Im' et Qm' des multiplieurs 12' et 13' sont fournies au processeur de signal numérique 20 par l'intermédiaire de filtres passebas respectifs 17' et 18' correspondant, en numérique, aux filtres 17 et 18 de la figure 1. Un filtre d'interpolation de demi-période 36, dont le rôle a été décrit ci- dessus, est inséré, par exemple, entre le filtre 18' et le DSP 20. La figure 4B représente un chronogranmme montrant des valeurs successives de différents signaux du circuit de la figure 3. Aux fronts montants de l'horloge fe/2 qui cadence les convertisseurs 30 et 31, la sortie I0 du convertisseur 30 fournit les valeurs a, c, e... correspondant aux échantillons de rang impair du signal IF. Aux fronts descendants de l'horloge fe/2, la sortie Q0 du convertisseur 31 fournit les échantillons b, d, f..., correspondant aux échantillons de rang pair du signal IF. La sortie I0' du circuit de retard 35 fournit les échantillons a, c, e... en phase avec les échantillons fournis par la sortie Q0 du convertisseur 31. La sortie Im' du multiplieur 12' prend les valeurs successives a, -c, e, -g..., tandis que la sortie Qm' du multiplieur 13' prend les valeurs successives b, -d, f... en phase avec les valeurs de la sortie Im'. On remarque que les valeurs Im' et Qm' fournies par le circuit de la figure 3 correspondent aux valeurs non nulles des valeurs Im et Qm illustrées en figure 4A. De plus, les valeurs Im' de la figure 4B ont subi un déphasage par rapport aux valeurs de la figure 4A du fait du changement d'horloge opéré par le circuit 35. Les effets de ce déphasage sont compensés par le filtre d'interpolation 36. Le circuit de la figure 3 peut avantageusement être adapté à des démodulateurs dans lesquels les fonctions des éléments 12 à 18 de la figure 1 sont réalisées hors du circuit de la figure 3. Pour cela, le circuit de la figure 3 est muni, comme cela est représenté, de commutateurs. Dans une position représentée en trait plein, les commutateurs permettent au circuit de réaliser les fonctions précédemment décrites, à savoir traiter en numérique le signal de fréquence intermédiaire IF. Dans une deuxième position des commutateurs, représentée en pointillés, le circuit de la figure 3 pourra traiter des signaux en bande de base Im et Qm fournis, par exemple, par les multiplieurs analogiques 12 et 13 de la figure 1. Alors, les signaux Im et Qm sont fournis respectivement aux convertisseurs 30 et 31. Le convertisseur 31 est cadencé par l'horloge fe/2 à la place de son complément. Le circuit de changement d'horloge 35 et le filtre d'interpolation 36 sont court- circuités. Et les multiplieurs 12' et 13' reçoivent en permanence la valeur 1. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. Par exemple, le filtre d'interpolation 36 peut être intégré dans le filtre 18', ce qui est plus naturel. REVEDICATIONS 1. Démodulateur prévu pour extraire deux signaux modulés en quadrature de phase à partir d'un signal à fréquence intermédiaire (IF), comprenant: deux convertisseurs analogique-numérique (30, 31) recevant le signal de fréquence intermédiaire et cadencés en opposition de phase par une horloge de fréquence (fe/2) inférieure à la fréquence intermédiaire, au moins égale à la largeur de bande des signaux modulés, et telle que la fréquence centrale de l'un des spectres repliés du signal converti en numérique soit sensiblement égale à la moitié de la fréquence de l'horloge; et - deux multiplieurs (121', 13'1) recevant respectivement les sorties des convertisseurs analogique- numérique et recevant en même temps une suite de valeurs 1, -1, 1, -1, 1... à la cadence de l'horloge. 2. Démodulateur selon la revendication 1, caractérisé en ce qu'il comprend, dans le chemin du signal fourni par l'un des convertisseurs analogique-numérique, un circuit (35) de changement d'horloge. 3. Démodulateur selon la revendication 2, caractérisé en ce qu'il comprend, dans le chemin du signal fourni par l'autre convertisseur analogique-numérique, un filtre d'interpolation (36) d'une demi-période d'horloge. 4. Démodulateur selon la revendication 1, caractérisé en ce qu'il comprend des commutateurs connectés pour, dans une position prédéterminée, relier deux signaux distincts (Im, Qm) aux deux convertisseurs analogique-numérique (30, 31), fournir la même horloge (fe/2) aux deux convertisseurs, et fournir aux deux multiplieurs (12', 13') la valeur 1 en continu.