FR 2773233 A1 19990702 FR 9814486 A 19981118 Circuit pour masquer des données et procédé cour masquer des données d'un dispositif de mémoire à semi-conducteurs La présente invention concerne un dispositif de mémoire à semi-conducteurs, et plus particulièrement un circuit de masquage de données et à un procédé pour masquer des données, d'un dispositif de mémoire à semi-conducteurs. Alors que la performance d'un système s'améliore, celle-ci est restreinte par la vitesse d'un dispositif de mémoire à semi- conducteurs. Une DRAM de haute performance telle qu'une DRAM synchrone (SDRAM), une DRAM RAMBUS et une DRAM à liaison synchrone (sync-line DRAM) peuvent être utilisées pour résoudre le problème. La SDRAM a été développée en partant d'une SDRAM à débit unique de données (traduction du terme anglais "Single Data Rate" ou SDR) à une DRAM à double débit de données (traduction du terme anglais "Double Data Rate" ou DDR). Dans la SDRAM SDR, les données peuvent être entrées et sorties seulement à chaque front de montée ou seulement à chaque front de descente d'un signal d'horloge. Dans la SDRAM DDR, les données peuvent être entrées et sorties aux fronts de montée et de descente du signal d'horloge. Par conséquent, la SDRAM DDR a une bande passante de données qui est le double de la fréquence d'horloge. En outre, la SDRAM comprend une broche de masquage d'entrée/sortie de données (traduit du terme anglais "Data Input/Output Masking Pin" ou broche DQM) pour masquer les données indésirables lorsqu'une commande d'écriture/lecture de données est générée, désactivant ainsi l'entrée et la sortie de données selon un temps de latence qui est imposé lorsqu'un signal de masquage de données est activé. La figure 1 est un diagramme temporel montrant un procédé de masquage de données d'une DRAM synchrone SDR selon la technologie classique. En se référant à la figure 1, la donnée DQ, la commande CMD et le signal de masquage de données DQM sont synchronisés sur le front de montée d'une horloge CLK. Ici, le temps de latence du masquage dans le cas de lecture de donnée DQ est 2. Le temps de latence du masquage dans le cas d'écriture de donnée DQ est 0. Par conséquent, lorsque la commande CMD pour écrire la donnée DQ est appliquée, la donnée DQ, c'est-à-dire une première donnée entrée (DIN1), est masquée lorsque le signal de masquage de données DQM est activé à un niveau logique haut. Lorsque la commande CMD pour lire la donnée DQ est appliquée, la donnée DQ est masquée après deux périodes d'horloge CLK. Ainsi, une première donnée sortie DOUT1 est masquée après activation du signal de masquage de données DQM, à un niveau logique haut. Ici, la première donnée entrée DIN1 et la première donnée sortie DOUT1 sont représentées par des hachures parmi les données DQ. Dans le dispositif de mémoire à semi-conducteurs, l'entrée et la sortie de données sont effectuées par le contrôle d'un ensemble à composants. Pour la commande de lecture d'une donnée, la donnée peut être masquée dans l'ensemble de composants sans masquage de la donnée dans la DRAM puisque la donnée est transmise de la DRAM à l'unité centrale. Cependant, pour la commande d'écriture d'une donnée, la donnée qui n'est pas désirée en écriture doit être masquée dans la DRAM puisque la donnée est transmise depuis l'unité centrale vers la DRAM. Par conséquent, pour la commande d'écriture d'une donnée, la donnée doit être masquée dans la DRAM. Pour la commande de lecture d'une donnée, la donnée ne doit pas être nécessaire- ment masquée dans la DRAM. Dans la DRAM synchrone DDR, puisque la donnée est échantil- lonnée aux fronts de montée et de descente de l'horloge et que toutes les commandes à l'exception de la donnée sont échan- tillonnées sur le front de montée de l'horloge, lorsque le signal de masquage de données est activé à un niveau logique haut pendant une période 1 de l'horloge, deux donnés succes- sives sont masquées et la fenêtre d'échantillonnage de la donnée est réduite à la moitié de celle de la DRAM synchrone SDR. Ainsi, la donnée doit être cherchée pendant un instant bref. De manière à résoudre le problème ci-avant, un signal d'échantillonnage de données est utilisé pour aller chercher les données entrées et sorties. En pratique, les données sont entrées et sorties par synchronisation des données avec le signal d'échantillonnage de données. La figure 2 est le diagramme temporel montrant un procédé pour masquer les données de la DRAM synchrone DDR selon la technologie classique. En se référant à la figure 2, le signal de masquage de données DQM est synchronisé sur le front de montée de CLK. La donnée DQ n'est pas synchronisée avec l'horloge CLK et est synchro- nisée sur les fronts montant et descendant du signal d'échantillonnage de données DS pour aller chercher la donnée DQ. Par conséquent, deux unités de donnée successives de la donnée DQ sont écrites pendant une période du signal d'échantillonna- ge de données DS. Le signal de masquage de données DQM est synchronisé sur le front de montée de l'horloge CLK, et est subdivisé en un premier signal de masquage de données DQM_EVEN pour masquer une donnée DQ paire et un second signal de masquage de données DQMODD pour masquer une donnée DQ impaire. Les données masquées par le premier signal de masquage de données DQM_EVEN et le second signal de masquage de données DQM_ODD sont représentées par des hachures. Cependant, comme le signal de masquage de données est doublé dans le procédé décrit ci-avant, le nombre de broches par lesquelles le signal de masquage de données est entré doit être doublé. Ainsi, le nombre de broches de l'ensemble de composants doit augmenter. Par exemple, un ensemble de composants d'un ordinateur courant comprend huit broches de masquage de données par lesquelles le signal de masquage de données est entré. Lorsque le nombre de broches de masquage de données augmente à seize dans le conditionnement d'une DRAM synchrone, le nombre de broches de masquage de données de l'ensemble de composants doit aussi augmenter jusqu'à seize. Un but de la présente invention est de fournir un circuit de masquage de données d'un dispositif de mémoire à semi- conducteurs pour masquer des données sans augmenter le nombre de broches par lesquelles un signal de masquage de données est entré. Un autre but de la présente invention est de fournir un procédé de masquage de données d'un circuit de masquage de données d'un dispositif de mémoire à semi-conducteurs. Pour atteindre le premier but, il est proposé un circuit de masquage de données d'un dispositif de mémoire à semi- conducteurs, comprenant: - un étage générateur d'un signal de ligne à sélection de colonnes, pour générer des premier et second signaux de ligne à sélection de colonnes, en recevant une partie au moins d'une adresse et d'une commande pour écrire les données, synchroni- sées avec un signal d'horloge, et un signal de masquage de données synchronisé avec un signal d'échantillonnage de données, - un étage de transmission de données pour délivrer une première donnée de rang impair et une seconde donnée de rang pair, en utilisant la donnée synchronisée avec le signal d'échantillonnage de données, et - un étage de sélection de colonnes pour transmettre la première donnée et la seconde donnée à de première et seconde lignes de données, respectivement, en réponse aux premier et second signaux de ligne à sélection de colonnes. Une forme de réalisation de la présente invention pour atteindre le second but est la suivante. D'abord, une adresse et une commande synchronisées avec l'horloge sont générées. Une donnée synchronisée avec le signal d'échantillonnage de données est générée. Un signal de masquage de données synchronisé avec le signal d'échantillon- nage de données est généré. Un premier signal de ligne à sélection de colonnes et un second signal de ligne à sélection de colonnes qui sont masqués, sont générés en combinant l'adresse et la commande synchronisées avec l'horloge, et le signal de masquage de données synchronisé avec le signal d'échantillonnage de données. La donnée synchronisée avec le signal d'échantillonnage de données est subdivisée en une première donnée synchronisée avec l'un des fronts montant et descendant du signal d'échantillonnage de données et la seconde donnée est synchronisée avec l'autre des fronts montant et descendant du signal d'échantillonnage de données. La première donnée est transférée lorsque le premier signal de ligne à sélection de colonnes est activé. La seconde donnée est transférée lorsque le second signal de ligne à sélection de colonnes est activé. Un autre mode de réalisation pour atteindre le second but est le suivant. Une adresse et une commande, synchronisées avec l'horloge, sont générées. La donnée synchronisée avec le signal d'échantillonnage de données est générée. Un signal de masquage de données synchronisé avec le signal d'échantillon- nage de données est généré. Un premier signal de ligne à sélection de colonnes et un second signal de ligne à sélection de colonnes sont générés en combinant l'adresse et la commande synchronisées avec l'horloge. La donnée synchronisée avec le signal d'échantillonnage de données est subdivisée en une première donnée masquée par le signal de masquage de données et synchronisée avec l'un des fronts montant et descendant du signal d'échantillonnage de données, et une seconde donnée masquée par le signal de masquage de données et synchronisée avec l'autre des fronts montant et descendant du signal d'échantillonnage de données. La première donnée est transfé- rée lorsque le premier signal de ligne à sélection de colonnes est activé. La seconde donnée est transférée lorsque le second signal de ligne à sélection de colonnes est activé. Par conséquent, dans le circuit de masquage de données et dans le procédé de masquage de données du dispositif à semi- conducteurs selon la présente invention, puisque le signal de masquage de données et les données sont ensemble synchronisés avec le signal d'échantillonnage de données, ils réagissent de la même manière en fonction de variations de conditions telles que la tension d'alimentation, la température et la tâche en cours d'exécution. Ainsi, la fenêtre d'échantillon- nage des données devient plus grande et il n'est pas besoin d'accroître le nombre de broches pour entrer le signal de masquage de données. Les buts ci-avant et avantages de la présente invention deviendront plus apparents en décrivant en détail un mode de réalisation préféré ci-après, en référence aux dessins annexés, sur lesquels: - la figure 1 est un diagramme temporel montrant un procédé de masquage de données d'une DRAM synchrone SDR selon la technologie classique; - la figure 2 est un diagramme temporel montrant une méthode de masquage de données d'une DRAM synchrone DDR selon la technologie classique; - la figure 3 est un mode de réalisation d'un circuit de masquage de données d'un dispositif de mémoire à semi- conducteurs selon la présente invention; - la figure 4 est un diagramme temporel des signaux représen- tés sur la figure 3; - la figure 5 est un autre mode de réalisation du circuit de masquage de données d'un dispositif de mémoire à semi- conducteurs selon la présente invention; et - la figure 6 est un diagramme temporel des signaux représen- tés sur la figure 5. Dans ce qui suit, un mode de réalisation préféré de la présente invention sera décrit en détail en référence aux dessins annexés. En se référant à la figure 3, le premier mode de réalisation du circuit de masquage de données selon la présente invention comprend un tampon d'adresse 41, un tampon de commande 42, un tampon d'entrée et sortie de données 43, un tampon de masquage de données 44, un étage générateur d'un signal de ligne à sélection de colonnes 45, un étage de transmission de données 46 et un étage de sélection de colonnes 47. Le tampon d'adresse 41 reçoit une adresse externe ADD et une horloge CLK de l'extérieur du dispositif de mémoire à semi- conducteurs, et délivre une adresse interne PADD qui est synchronisée avec l'horloge CLK et stockée temporairement. Le tampon de commande 42 reçoit l'horloge CLK et une commande CMD pour lire et écrire les données, et délivre une commande interne PCMD qui est synchronisée avec l'horloge CLK et stockée temporairement. Le tampon d'entrée et de sortie de données 43 reçoit une donnée externe DQ et un signal d'échantillonnage de données DS et délivre une donnée interne PDQ qui est synchronisée avec le signal d'échantillonnage de données DS et stockée temporai- rement. Le signal d'échantillonnage de donnés DS est un signal d'entrée provenant de l'extérieur du dispositif à semi- conducteurs, en vue d'aller chercher la donnée externe DQ. Le tampon de masquage de données 44 reçoit le signal d'échantillonnage de données DS et un signal de masquage de données DQM, pour masquer la donnée externe DQ, et délivre un signal de masquage de données internes PDQM qui est synchroni- sé avec le signal d'échantillonnage de données DS et stocké temporairement. L'étage de transmission de données 46 délivre une première donnée D_EVEN synchronisée avec le front montant du signal d'échantillonnage de données DS et une seconde donnée D_ODD synchronisée avec le front descendant du signal d'échantillon- nage de données DS, en recevant la donnée interne PDQ synchronisée avec le front montant et avec le front descendant du signal d'échantillonnage de données DS. L'étage générateur du signal de ligne à sélection de colonnes combine l'adresse interne PADD avec le signal de masquage de données internes PDQM, en recevant l'adresse interne PADD, la commande interne PCMD et le signal de masquage de données internes PDQM, et génère un premier signal de ligne à sélection de colonnes CSL_EVEN pour délivrer la première donnée DEVEN, et un second signal de ligne à sélection de colonnes CSL_ODD pour délivrer la seconde donnée D_ODD. Les premier et second signaux de ligne à sélection de colonnes CSL_EVEN et CSL_ODD sont synchronisés avec le front de montée ou de descente du signal d'échantillonnage de données DS sans être activés lorsque le signal de masquage de données internes PDQM est activé. L'étage de sélection de colonnes 47 comprend un premier transistor NMOS Q1 et un second transistor NMOS Q2. Le premier transistor NMOS Q1 est passant lorsque le premier signal de ligne à sélection de colonnes CSLEVEN atteint un niveau logique haut, et transfère la première donnée DEVEN à la première ligne de donnée DLEVEN. Le second transistor NMOS Q2 est passant lorsque le second signal de ligne à sélection de colonnes CSL_ODD atteint le niveau logique haut, et transfère la seconde donnée D_ODD à la seconde ligne de donnée DL_ODD. Cependant, lorsque le premier signal de ligne à sélection de colonnes CSL_EVEN n'est pas activé, la première donnée D_EVEN est masquée. Lorsque le second signal de ligne à sélection de colonnes CSL_ODD n'est pas activé, la seconde donnée DODD est masquée. A ce stade, le premier signal de ligne à sélection de colonnes CSL_EVEN et le second signal de ligne à sélection de colonnes CSL_ODD sont préférentiellement générés une période d'horloge CLK après la commande externe CMD d'écriture de donnée externe DQ. En d'autres termes, dans la présente invention, la donnée externe DQ et le signal de masquage de données externe DQM sont synchronisés sur le signal d'échantillonnage de données DS, et non sur l'horloge CLK. Le premier signal de ligne à sélection de colonnes CSLEVEN et le second signal de ligne à sélection de colonnes CSL_ODD sont générés en combinant l'adresse interne PADD et le signal de masquage de données internes PDQM. La première donnée D_EVEN et la seconde donnée D_ODD, dans lesquelles les données externes DQ sont masquées par le premier signal de ligne à sélection de colonnes CSL_EVEN et le second signal de ligne à sélection de colonnes CSL_ODD, sont respectivement transférées à la première ligne de donnée DL_EVEN et à la seconde ligne de donnée DL_ODD. Par conséquent, comme le signal de masquage de données DQM et la donnée externe DQ sont tous deux synchronisés sur le signal d'échantillonnage de données DS, ils réagissent de la même manière aux variations de conditions telles que la tension d'alimentation, la température et la tâche en cours d'exécu- tion. Ainsi, la fenêtre d'échantillonnage des données devient plus large et il n'est pas nécessaire d'augmenter le nombre de broches pour entrer le signal de masquage des données. La figure 4 est un diagramme temporel des signaux montrés sur la figure 3. En se référant à la figure 4, la donnée externe DQ est synchronisée avec les fronts de montée et de descente du signal d'échantillonnage de données DS et le signal de masquage de données externes DQM masque les unités de données 2 et 5 parmi la donnée externe DQ. A ce stade, le signal d'échantillonnage de données DS est entré après que la commande CMD d'écriture de donnée externe DQ soit rentrée. La première ligne de données D EVEN est constituée des données 0, 2, 4 et 6 synchronisées avec le front de montée du signal d'échantillonnage de données DS. La seconde ligne de signal D_ODD est constituée des données 1, 3, 5 et 7 synchronisées avec le front de descente du signal d'échantillonnage de données DS. Les premier et second signaux de ligne à sélection de colonnes CSL_EVEN et CSL_ODD sont synchronisés avec le front de montée du signal d'échantillonnage de données DS, et ne sont pas activés lorsque le signal de masquage de données DQM est activé à un niveau logique haut. Lorsque le premier signal de ligne à sélection de colonnes CSLEVEN est activé, la première donnée D_EVEN est délivrée vers la première ligne de donnée DL EVEN, et l'unité de donnée 2 seulement parmi la première donnée D EVEN est masquée dans la première ligne de donnée DL_EVEN. Lorsque le second signal de ligne à sélection de colonnes CSLODD est activé, la seconde donnée D_ODD est délivrée vers la seconde ligne de donnée DL_ODD. Par conséquent, seule l'unité de donnée 2 parmi la première donnée D_EVEN est masquée dans la première ligne de donnée DL_EVEN et seule l'unité de donnée 5 parmi la donnée D_ODD est masquée dans la seconde ligne de donnée DL_ODD. La figure 5 représente un autre mode de réalisation du circuit de masquage de données du dispositif de mémoire à semi- conducteurs selon la présente invention. En se référant à la figure 5, un autre mode de réalisation du circuit de masquage de données selon la présente invention comprend un tampon d'adresse 61, un tampon de commande 62, un tampon d'entrée et de sortie de données 63, un tampon de masquage de données 64, un étage générateur d'un signal de ligne à sélection de colonnes 65, un étage de transmission de données 66 et un étage de sélection de colonnes 67. Le tampon d'adresse 61, le tampon de commande 62, le tampon d'entrée et sortie de données 63 et le tampon de masquage de données 64 sont les mêmes éléments que le tampon d'adresse 41, le tampon de commande 42, le tampon d'entrée et de sortie de données 43 et le tampon de masquage de données 44. L'étage de transmission de données 66 délivre la première donnée D_EVEN synchronisée avec le front de montée du signal d'échantillonnage de données DS, parmi l'ensemble des données internes PDQ, ainsi que la seconde donnée D_ODD synchronisée avec le front de descente du signal d'échantillonnage de données DS, parmi l'ensemble des données internes PDQ, en recevant le signal de masquage de données internes PDQM et la donnée interne PDQ synchronisée sur le front de montée et le front de descente du signal d'échantillonnage de données DS. Cependant, lorsque le signal de masquage de données internes PDQM est à un niveau logique haut, la première donnée D_EVEN et la seconde donnée D_ODD sont masquées. L'étage générateur de signal de ligne à sélection de colonnes forme un premier signal de ligne à sélection de colonnes CSLEVEN pour délivrer une première donnée DEVEN et un second signal de ligne à sélection de colonnes CSL ODD pour délivrer une seconde donnée D_ODD, en recevant l'adresse interne PADD que délivre le tampon d'adresse 61, ainsi que la commande interne PCMD que délivre le tampon de commande 62. Les premier et second signaux de ligne à sélection de colonnes CSL_EVEN et CSL_ODD sont activés lorsque le signal d'échantillonnage de données DS atteint un niveau logique haut et sont générés sur plus d'une période d'horloge CLK après la commande CMD d'écriture de donnée DQ. L'étage de sélection de colonnes 67 comprend un premier transistor NMOS Q1 et un second transistor NMOS Q2. Le premier transistor NMOS Q1 est passant lorsque le premier signal de ligne à sélection de colonnes CSL EVEN atteint un niveau logique haut et transfère la première donnée D_EVEN vers la première ligne de donnée DLEVEN. Le second transistor NMOS Q2 est passant lorsque le second signal de ligne à sélection de colonnes CSL_ODD atteint un niveau logique haut et trans- fère la seconde donnée DODD vers la seconde ligne de donnée DLODD. La figure 6 est un diagramme temporel des signaux montrés sur la figure 5. En se référant à la figure 6, la donnée externe DQ est alternativement synchronisée avec les fronts de montée et de descente du signal d'échantillonnage de données DS et le signal de masquage de données externes DQM masque les unités de donnée 2 et 5 parmi la donnée externe DQ. A ce stade, le signal d'échantillonnage de données DS est entré après que la commande CMD d'écriture de donnée externe DQ est rentrée. Les première et seconde données D_EVEN et D_ODD sont synchro- nisées sur le front de montée du signal d'échantillonnage de données DS et sont générées seulement lorsque le signal de masquage de données DQM n'est pas activé. Par conséquent, l'unité de donnée 2 est masquée dans la première donnée D_EVEN et l'unité de donnée 5 est masquée dans la seconde donnée D ODD. Les premier et second signaux de ligne à sélection de colonnes CSL_ EVEN et CSL_ODD sont activés, synchronisés sur le front de montée du signal d'échantillonnage de données DS. Lorsque les premier et second signaux de sélection de lignes de colonne CSL_EVEN et CSL_ODD sont activés, les première et seconde données D_EVEN et D_ODD sont renvoyées vers les première et seconde lignes de donnée DL_ EVEN et DL_ODD. La présente invention ne se limite pas aux modes de réalisa- tion ci-avant et l'on comprendra clairement que plusieurs variantes sont possibles dans la portée et l'esprit de la présente invention, pour tout homme de l'art. Revendications 1. Circuit de masquage de donnée pour dispositif de mémoire à semiconducteurs, comprenant: - un étage générateur de signal de ligne à sélection de colonnes (45;65), pour engendrer des premier (CSL_ODD) et second (CSL EVEN) signaux de ligne à sélection de colonnes, en recevant une partie au moins d'une adresse (PADD) et d'une commande (PCMD) d'écriture, synchronisées avec un signal d'horloge (CLK), ainsi qu'un signal de masquage de donnée (PDQM), synchronisé avec un signal d'échantillonnage de donnée (DS); - un étage de transmission de donnée (46;66), pour délivrer une première donnée de rang impair (DODD) et une seconde donnée de rang pair (D_EVEN), en utilisant la donnée (PDQ) synchronisée avec le signal d'échantillonnage de donnée (DS); et - un étage de sélection de colonnes (47;67), pour transmettre la première donnée et la seconde donnée ( DODD,D_EVEN) à de première et seconde lignes de donnée (DL_ODD,DL_EVEN), respectivement, en réponse aux premier et second signaux de ligne à sélection de colonnes (CSLODD,CSL_EVEN). 2. Circuit de masquage de donnée selon la revendication 1, caractérisé en ce que l'étage de transmission de donnée (46;66) délivre les première (DODD) et seconde (DEVEN) données à réception de la donnée (PDQ) et en ce que l'étage générateur de signal de ligne à sélection de colonnes (45; 65) délivre un premier signal de ligne de sélection de colonnes (CSLODD) pour masquer la première donnée, et un second signal de ligne à sélection de colonnes (CSLEVEN) pour masquer la seconde donnée, à réception de l'adresse (PADD), de la commande (PCMD) et du signal de masquage de donnée (PDQM). 3. Circuit de masquage de donnée selon la revendication 1, caractérisé en ce que ledit étage masque la donnée en fonction du signal de masquage de donnée (PDQM), à réception de la donnée (PDQ) et du signal de masquage de donnée (PDQM), et délivre la première donnée et la seconde donnée (DL_ODD, DL_EVEN) masquées par le signal de masquage de donnée, et en ce que l'étage générateur de signal de ligne à sélection de colonnes (45;65) délivre le premier signal de ligne à sélection de colonnes (CSL_ODD) pour transmettre la première donnée à la première ligne de donnée et le second signal de ligne à sélection de colonnes (CSLEVEN) pour transmettre la seconde donnée à la seconde ligne de donnée, à réception de l'adresse et de la commande. 4. Circuit de masquage de donnée selon la revendication 1, caractérisé en ce que l'adresse (PADD) synchronisée avec le signal d'horloge (CLK) est délivrée à partir d'un tampon d'adresse (41;61) apte à la réception et au stockage tempo- raire d'une adresse, tandis que le signal d'horloge (CLK) provient de l'extérieur du dispositif de mémoire à semi- conducteurs. 5. Circuit de masquage de donnée selon la revendication 1, caractérisé en ce que la commande (PCMD) synchronisée avec le signal d'horloge (CLK) est délivrée à partir d'un tampon de commande (42;62) apte à la réception et au stockage temporaire d'une commande, tandis que le signal d'horloge (CLK) provient de l'extérieur du dispositif de mémoire semi-conducteurs. 6. Circuit de masquage de donnée selon la revendication 1, caractérisé en ce la donnée (PDQ) synchronisée avec le signal d'échantillonnage de donnée (DS) est délivrée à partir d'une entrée de donnée (DQ), et d'un tampon de donnée (43;63) apte à recevoir et stocker temporairement une donnée, tandis que le signal d'échantillonnage de donnée (DS) provient de l'extérieur du dispositif de mémoire à semi-conducteurs. 7. Circuit de masquage de donnée selon la revendication 1, caractérisé en ce que le signal de masquage de donnée (PDQM) est délivré à partir d'un tampon de masquage de donnée (44;64) apte à la réception et au stockage temporaire d'un signal de masquage de donnée (DQM), tandis que le signal d'échantillon- nage de donnée (DS) provient de l'extérieur du dispositif de mémoire à semi-conducteurs. 8. Circuit de masquage de donnée selon la revendication 1, caractérisé en ce que l'étage de sélection de colonnes (47;67) comprend: - un premier transistor (Q1), rendu conducteur lorsque le premier signal de ligne à sélection de colonnes est activé, pour transférer la première donnée; et un second transistor (Q2), rendu conducteur lorsque le second signal de ligne à sélection de colonnes est activé, pour transférer la seconde donnée. 9. Circuit de masquage de donnée selon la revendication 1, caractérisé en ce que le signal d'échantillonnage de donnée (DS) est entré après qu'une commande d'écriture de donnée (CMD) soit rentrée dans le dispositif de mémoire à semi- conducteurs. 10. Circuit de masquage de donnée selon la revendication 1, caractérisé en ce que les premier et second signaux de ligne à sélection de colonnes (CSL_ODD,CSL_EVEN) sont engendrés plus d'une période d'horloge après que la commande d'écriture (CMD) soit appliquée au dispositif de mémoire à semi-conducteurs. 11. Procédé de masquage de donnée dans un dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: engendrer une adresse (PADD) et une commande (PCMD) d'écriture, en synchronisme d'un signal d'horloge (CLK); - introduire la donnée (PDQ) synchronisée avec un signal d'échantillonnage de donnée (DS); - engendrer un signal de masquage de donnée (PDQM) synchronisé avec le signal d'échantillonnage de donnée (DS); - engendrer un premier signal de ligne à sélection de colonnes (CSL_ODD) et un second signal de ligne à sélection de colonnes (CSLEVEN) qui sont masqués par combinaison de l'adresse (PADD), de la commande (PCMD) et du signal de masquage de donnée (PDQM); subdiviser la donnée (PDQ) en une première donnée (DODD) synchronisée sur l'un parmi les fronts de montée et de descente du signal d'échantillonnage de donnée (DS) et une seconde donnée (D_EVEN) synchronisée sur l'autre parmi les fronts de montée et de descente du signal d'échantillonnage de donnée (DS); et - transférer la première donnée (DLODD) lorsque le premier signal de ligne à sélection de colonnes est activé, et transférer la seconde donnée (DL_EVEN) lorsque le second signal de ligne à sélection de colonnes est activé. 12. Procédé de masquage de donnée, caractérisé en ce qu'il comprend les étapes suivantes: - engendrer une adresse (PADD) et une commande (PCMD) d'écri- ture, en synchronisme d'une horloge (CLK); - introduire une donnée (DQ) synchronisée avec un signal d'échantillonnage de donnée (DS); - engendrer un signal de masquage de donnée (PDQM) synchronisé avec le signal d'échantillonnage de donnée (DS); - engendrer un premier signal de ligne à sélection de colonnes (CSLODD), et un second signal de ligne à sélection de colonnes (CSL_EVEN), en combinant l'adresse (PADD) et la commande (PCMD); - subdiviser la donnée (PDQ) en une première donnée (DODD), masquée par le signal de masquage de donnée (PDQM), et synchronisée sur l'un parmi les fronts de montée et de descente du signal d'échantillonnage de donnée (DS), et une seconde donnée (D_EVEN), masquée par le signal de masquage de donnée (PDQM), et synchronisée sur l'autre parmi les fronts de montée et de descente du signal d'échantillonnage de donnée (DS); et transférer la première donnée (DLODD) lorsque le premier signal de ligne à sélection de colonnes (CSL_ODD) est activé et transférer la seconde donnée (DLEVEN) lorsque le second signal de ligne à sélection de colonnes (CSL_EVEN) est active. 13. Procédé selon l'une des revendications 11 et 12, caracté- risé en ce que l'adresse (PADD) est délivrée à partir d'un tampon d'adresses (41;61) qui reçoit et stocke temporairement une adresse (ADD), et d'un signal d'horloge (CLK) provenant de l'extérieur du dispositif de mémoire à semi-conducteurs. 14. Procédé selon l'une des revendications 11 à 13, caracté- risé en ce que la commande (PCMD) est délivrée à partir d'un tampon de commande (42;62) qui reçoit et stocke temporairement une commande (CMD), et d'un signal d'horloge (CLK) provenant de l'extérieur du dispositif de mémoire à semi-conducteurs. 15. Procédé selon l'une des revendications 11 à 14, caracté- risé en ce que la donnée (PDQ) est délivrée à partir d'une entrée de donnée (DQ), et d'un tampon de donnée (43;63) recevant et stockant temporairement une donnée, et d'un signal d'échantillonnage de donnée (DS) provenant de l'extérieur du dispositif de mémoire à semi-conducteurs. 16. Procédé selon l'une des revendications 11 à 15, caracté- risé en ce que le signal de masquage de donnée (PDQM) est délivré à partir d'un tampon de masquage de donnée (44;64) qui reçoit et stocke temporairement un signal de masquage de donnée (DQM), et d'un signal d'échantillonnage de donnée (DS) provenant de l'extérieur du dispositif de mémoire à semi- conducteurs. 17. Procédé selon l'une des revendications 11 à 16, caracté- risé en ce que les premier et second signaux de ligne à sélection de colonnes (CSL_ODD,CSL_EVEN) sont engendrés plus d'une période d'horloge après que la commande d'écriture (CMD) soit appliquée au dispositif de mémoire à semi-conducteurs.