FR 2776832 A1 19991001 FR 9804208 A 19980331 PROCEDE DE FABRICATICK DE TRANSISTORS JFET La présente invention concerne de façon générale le domaine de la fabrication des circuits intégrés. Plus parti- culièrement, la présente invention concerne la fabrication de transistors CMOS et JFET dans un substrat semiconducteur. Les circuits intégrés destinés à remplir des fonctions logiques sont généralement réalisés en technologie CMOS. Pour remplir des fonctions analogiques, on préfère généralement utili- ser des composants bipolaires. Toutefois, la réalisation simulta- née de composants CMOS et bipolaires sur une même puce nécessite l'utilisation de filières dites BICMOS qui sont plus coûteuses que les filières CMOS. Ainsi, dans de nombreux cas, on utilise, pour réaliser les fonctions analogiques, des transistors MOS, par exemple, coTmme transistors d'entrée/sortie. Toutefois, dans des applications à basse fréquence, ces transistors présentent l'inconvénient de présenter un fort niveau de bruit en sortie en raison de recombinaisons de porteurs à l'interface entre du silicium et de l'oxyde de silicium. Pour compenser ce problème, intrinsèque car lié au principe même de fonctionnement en surface des transistors MOS, on utilise des transistors MOS de grandes dimensions qui présentent l'inconvénient de consommer une grande quantité de silicium. Il est connu que des transistors à effet de champ à jonction (JFET) présentent, par rapport aux transistors à effet de champ à grille isolée (MOSFET ou plus simplement MOS) l'avan- tage d'un plus faible bruit. Toutefois, jusqu'à présent, l'inté- gration de ces derniers composants implique l'introduction d'étapes supplémentaires dans un procédé de fabrication courant en technologie CMOS. On était donc amené à préférer des technolo- gies BICMOS, avec leurs inconvénients de coût. Un objet de la présente invention est de prévoir un procédé de fabrication de circuits intégrés qui comprennent des transistors MOS et des transistors JFET, ces derniers étant formés sans étapes supplémentaires par rapport à un procédé classique de formation de transistors MOS. La présente invention vise également à prévoir un cir- cuit intégré fabriqué selon un procédé de fabrication simultanée de transistors MOS et de transistors JFET selon l'invention. De telles combinaisons de transistors CMOS et JFET trouvent en particulier des applications dans le domaine des circuits analogiques à basse fréquence, par exemple, des étages d'entrée de circuits audios. Pour atteindre ces objets, la présente invention prévoit un procédé de fabrication d'un transistor JFET dans un circuit intégré contenant des transistors MOS complémentaires, ce transistor JFET étant formé dans un caisson d'un premier type de conductivité d'un substrat du second type de conductivité, comprenant les étapes consistant à former une région de canal du deuxième type de conductivité en même temps que des régions de drain/source faiblement dopées des transistors MOS à canal du deuxième type de conductivité; former une région de grille du premier type de conductivité en même temps que des régions de drain/source faiblement dopées des transistors MOS à canal du premier type de conductivité; et former des régions de drain/source du deuxième type de conductivité en même temps que des régions de drain/source fortement dopées de transistors MOS à canal du deuxième type de conductivité. Selon un mode de réalisation de la présente invention, le substrat est dopé à une dose de 1014 at./cm3, le caisson à 1016 at./cm3, la région de canal du transistor JFET est dopée à une dose de 1018 at./cm3, sa région de grille à 1020 at./cm3, et ses régions de drain/source à 1020 at. /cm3. La présente invention prévoit aussi un procédé de fabrication d'un transistor JFET à canal d'un premier type de conductivité dans un substrat du second type de conductivité d'un circuit intégré contenant des transistors MOS complémentaires, comprenant les étapes consistant à former une région de canal du premier type de conductivité en même temps que des régions d'isolement des transistors MOS à canal du second type de conduc- tivité; former une région de grille du second type de conducti- vité en même temps que des régions de drain/source faiblement do- pées des transistors MOS à canal du second type de conductivité; et former des régions de drain/source du premier type de conduc- tivité en même temps que des régions de drain/source fortement dopées des transistors MOS à canal du premier type de conducti- vité. Selon un mode de réalisation de la présente invention, le substrat est dopé à une dose de 1014 at./cm3, sa région de canal du transistor JFET à canal d'un premier type de conductivité à une dose de 1017 at./cm3 à 1018 at./cm3, sa région de grille à 1020 at./cm3, et ses régions de drain/source à 1020 at./cm3. La présente invention vise aussi un circuit intégré comprenant des transistors JFET du type ci-dessus. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures 1 à 5 illustrent des étapes successives d'un procédé de fabrication d'un transistor JFET selon l'inven- tion; et la figure 6 illustre une variante d'association selon la présente invention de transistors JFET et de transistors CMOS. Par souci de clarté, comme cela est habituel dans la représentation des circuits intégrés, les différentes figures ne sont pas à l'échelle. De plus, de mêmes éléments sont désignés par de mêmes références. La figure 1 illustre le résultat d'étapes initiales d'un procédé de fabrication selon l'invention. A la surface d'un substrat semiconducteur 1 dopé d'un premier type de conductivité, ci-après le type P, on délimite des régions actives par des zones d'oxyde de champ épais 2. On notera que le terme substrat est utilisé ici pour désigner une région ou couche supérieure d'un composant semiconducteur, par exemple, un circuit intégré. On souhaite former dans le substrat 1, dans la partie gauche des figures, un transistor MOS à canal N, MOSN, dans la partie cen- trale des figures un transistor JFET à canal P, JFETP, et, à droite des figures, un transistor MOS à canal P. MOSP. Dans la suite de la présente description, on désignera par MOSN, JFETP ou MOSP aussi bien un transistor achevé qu'une partie du substrat ou d'un caisson dans laquelle le transistor correspondant est en cours de formation. On a formé dans le substrat 1 des caissons 3 de type N, faiblement dopés, dans les régions o doivent être formés les transistors JFETP et MOSP. On a également formé sur ce substrat, typiquement en silicium, plusieurs structures isolées 4 constituées d'une couche isolante, par exemple, de l'oxyde de silicium et d'une couche conductrice, par exemple, en silicium polycristallin, destinée à former les grilles de chacun des transistors MOSN et MOSP. A l'étape suivante, illustrée en figure 2, on forme et on ouvre un premier masque 5 de façon à découvrir les régions dans lesquelles doivent être formés les transistors JFETP et MOSP. On effectue alors une implantation d'un dopant de type P adapté à former des régions de drain/source 6-1 faiblement dopées des transistors MOSP (régions dites LDD). Dans la région JFETP, cette implantation permet de former une région de canal 6-2 de type P. A l'étape suivante, illustrée en figure 3, on forme et on ouvre un deuxième masque 7 de façon à découvrir les transis- tors MOSN et JFETP. On réalise alors une implantation LDD d'un dopant adapté à former des régions de drain/source 8-1 faiblement dopées de type N des transistors MOSN. Cette implantation est avantageusement utilisée pour former une région 8-2 de type N du transistor JFETP que l'on peut appeler région de grille du tran- sistor JFET'P. Aux étapes suivantes (non représentées), on forme de façon classique des espaceurs sur les bords des structures de grille 4 des différents transistors MOS. A l'étape suivante, illustrée en figure 4, on forme et on ouvre un troisième masque 9, afin de découvrir les transistors MOSP et les portions de la région JFTP dans lesquelles doivent être formées les drain/source de ce transistor. On réalise alors une implantation à forte dose, destinée à former des régions 10-1 de drain/source fortement dopées de type P des transistors MOSP. Cette implantation est également utilisée pour former des régions -2 de drain/source du transistor JFETP. A l'étape suivante, illustrée en figure 5, on forme et on ouvre un quatrième masque 11, afin de découvrir les transis- tors MOSN et, à l'aplomb des caissons 3, la région active dans laquelle doit être formée une reprise de contact de caisson du transistor JFET. On effectue alors une implantation destinée à former des régions 12-1 de drain/source fortement dopées de type N des transistors MOSN. Cette implantation est également utilisée pour former dans le caisson 3 une région 12-2 fortement dopée qui constituera une zone de reprise de contact de caisson. Les étapes suivantes de prise de contact, incluant des étapes éventuelles de siliciuration et de dépôt d'un ou plusieurs niveaux de métallisation, sont réalisées de façon classique. Pour chaque transistor JFET, on réalise classiquement une borne de commande unique reliée au caisson (région 12-2) et à la région de grille (région 8-2), pour améliorer l'efficacité du pincement de la région de canal (région 6-2). Ainsi, le procédé selon la présente invention permet de former simultanément sans étape supplémentaire des transistors JFET en même temps que des transistors CMOS. A titre d'exemple, les différents niveaux de dopage du transistor JFETP peuvent être: substrat 1, de type P: 1014 at./cm3 i caissons 3, de type N: 1016 at./cm3; région 6-2 de canal P: 1017 - 1018 at./cm3; région 8-2 de grille, de type N 1020 at./cm3; régions 10-2 de drain/source, de type P: 1020 at./cm3. Comme l'illustre la figure 6, il est possible de former en outre des transistors JFET à canal N, JFETN. Ceci va être décrit dans le cas o les transistors MOS à canal P comprennent, en plus des couches et régions décrites précédemmnent, une région 13-1 de type N, couranmmnent appelée région anti-perçage, sous les régions d'extension de drain (LDD) 6-1. Alors, la région de canal 13-2 de type N du transistor JFETN est formée par la même implan- tation que celle effectuée pour former les régions de type N anti- perçage 13-1 des transistors MOSP, avant d'effectuer l'étape d'implantation LDD de type P, décrite précédemment en relation avec la figure 2. Dans ce cas, cette dernière implantation LDD selon l'invention (figure 2) est également utilisée pour former la région de grille 6-3 du transistor JFETN. Enfin, l'étape d'implantation LDD selon l'invention, décrite précédemment en relation avec la figure 5, est également utilisée pour former des régions 12-3 de drain/source fortement dopées de type N du transistor JFETN. A titre d'exemple, les différents niveaux de dopage du transistor JFETN peuvent être: substrat 1, de type P: 1014 at./cm3; région 13-2 de canal N: 1017 at./cm3; région 6-3 de grille, de type P: 1018 at./cm3; régions 12-3 de drain/source, de type N: 1020 at./cm3. Ainsi la présente invention permet, dans un procédé de fabrication de transistors CMOS, de former simultanément sans étape supplémentaire des transistors JFET. Ces transistors JFET, présentant un fonctionnement en volume, et non pas en surface, sont affranchis des problèmes de recombinaisons de porteurs au niveau d'interfaces entre du sili- cium et de l'oxyde de silicium. Les signaux de sortie obtenus sont donc moins bruités, notamment dans des applications à basse fréquence. On peut donc obtenir un circuit intégré présentant certains avantages d'un circuit BICMOS en utilisant une simple filière CMOS classique. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, bien que la présente invention ait été décrite dans le cas de la fabrication simultanée de transistors CMOS et JFET dans une technologie à substrat semiconducteur de type P et à caissons de type N, elle s'applique également à la formation sur un même substrat de type N de transistors CMOS et de transistors JFET complémentaires dans une technologie à subs- trat de type N et à caissons P. REVENDICATIONS 1. Procédé de fabrication d'un transistor JFET' (JFETP) dans un circuit intégré contenant des transistors MOS comrrplémen- taires (MOSN, MOSP), ce transistor JFET étant formé dans un caisson (3) d'un premier type de conductivité d'un substrat (1) du second type de conductivité, caractérisé en ce qu'il comprend les étapes suivantes: former une région (6-2) de canal du deuxième type de conductivité en même temps que des régions (6-1) de drain/source faiblement dopées des transistors MOS à canal du deuxième type de conductivité (MOSP); former une région (8-2) de grille du premier type de conductivité en même temps que des régions (8-1) de drain/source faiblement dopées des transistors MOS à canal du premier type de conductivité (MOSN); et former des régions (10-2) de drain/source du deuxième type de conductivité en même temps que des régions (10-1) de drain/source fortement dopées de transistors MOS à canal du deuxième type de conductivité (MOSP). 2. Procédé de fabrication d'un transistor JFET à canal d'un premier type de conductivité (JFETN) dans un substrat (1) du second type de conductivité d'un circuit intégré contenant des transistors MOS complémentaires (MOSP, MOSN), caractérisé en ce qu'il comprend les étapes suivantes: former une région (13-2) de canal du premier type de conductivité en même temps que des régions (13-1) d'isolement des transistors MOS à canal du second type de conductivité (MOSP); former une région (6-3) de grille du second type de conductivité en même temps que des régions (6-1) de drain/source faiblement dopées des transistors MOS à canal du second type de conductivité (MOSP); et former des régions (12-3) de drain/source du premier type de conductivité en même temps que des régions (12-1) de drain/source fortement dopées des transistors MOS à canal du premier type de conductivité (MOSN). 3. Procédé selon la revendication 1, caractérisé en ce que le substrat est dopé à une dose de 1014 at./cm3, le caisson à 1016 at./cm3, la région de canal du transistor JFET est dopée à une dose de 1018 at./cm3, sa région de grille à 1020 at./cm3, et ses régions de drain/source à 1020 at./cm3. 4. Procédé selon la revendication 2, caractérisé en ce que le substrat est dopé à une dose de 1014 at./cm3, sa région de canal du transistor JFET à canal d'un premier type de conducti- vité à une dose de 1017 at./cm3 à 1018 at./cm3, sa région de grille à 1020 at./cm3, et ses régions de drain/source à 1020 at./cm3. 5. Circuit intégré caractérisé en ce qu'il comprend une pluralité de transistors JFET (JFETN, JFETP) selon l'une quelcon- que des revendications 1 à 4.