FR 2773643 A1 19990716 FR 9805411 A 19980429 La présente invention concerne les technologies des semi- conducteurs et, plus particulièrement, un circuit de protection contre les décharges électrostatiques de déclenchement de substrat destiné à être utilisé sur un circuit intégré à profondeur d'intégration inférieure au micron pour la protection contre les décharges électrostatiques de son circuit interne face à une contrainte due aux décharges électrostatiques. Dans la fabrication de circuits intégrés, une décharge électrostatique est un problème majeur qui peut entraîner des dommages au circuit interne des circuits intégrés. Une solution à ce problème consiste à incorporer un circuit de protection contre les décharges électrostatiques, par un procédé sur la puce, sur les pastilles d'entrée/sortie des dispositifs CMOS (semi-conducteurs à grille isolée par oxyde métallique complémentaires). Cependant, étant donné que les technologies de fabrication de semi-conducteurs ont progressé au niveau d'intégration d'une profondeur inférieure au micron, l'utilisation du circuit de protection contre les décharges électrostatiques classique ne convient plus pour fournir une robustesse adéquate face aux décharges électrostatiques. Ce problème va être décrit ci-dessous, de manière illustrative, avec référence aux figures 1 - 3. La figure 1 est un schéma fonctionnel de réalisation d'un circuit de protection contre les décharges électrostatiques classique connecté à l'étage d'entrée 10 du circuit interne d'un circuit intégré. Comme montré, un circuit de protection contre les décharges électrostatiques, qui comprend un dispositif à oxyde de champ F1, une résistance R1 et un transistor NMOS N1 à grille à la masse, est incorporé entre une pastille d'entrée IP et l'étage d'entrée 10 (qui est un dispositif CMOS comprenant une paire de transistor PMOS et de transistor NMOS connectés en série). Le dispositif à oxyde de champ F1 a un drain connecté à la pastille d'entrée IP et une source connectée à la masse V.s. La résistance R1 est 2 2773643 connectée entre la pastille d'entrée IP et l'étage d'entrée 10. Le transistor NMOS N1 a un drain connecté au noeud entre la résistance R1 et l'étage d'entrée 10, une source connectée à la masse V. et une grille liée à la source pour être connectées ensemble à la masse V.. Lorsqu'une tension de surcharge due à une décharge électrostatique est appliquée à la pastille d'entrée IP, elle passe à travers la résistance R1 vers l'oxyde de grille du transistor PMOS et du transistor NMOS appariés dans l'étage d'entrée 10. Afin de supprimer la tension de surcharge à travers l'oxyde de grille, le transistor NMOS N1 à grille à la masse est spécifiquement conçu pour fonctionner dans son mode de claquage, de sorte que le courant de décharge électrostatique puisse être dérivé à la masse V.,. Cependant, lorsque le circuit intégré est fabriqué par des technologies à profondeur d'intégration inférieure au micron, I'oxyde de grille est formé avec une très fine épaisseur pour fonctionner à une grande vitesse et à une tension basse. Cette fine épaisseur entraîne un abaissement significatif de la tension de claquage de l'oxyde de grille dans l'étage d'entrée 10. Dans ce cas, afin de permettre au circuit de protection contre les décharges électrostatiques d'être néanmoins efficace, il est nécessaire que la.tension de claquage du transistor NMOS N1 à grille à la masse soit inférieure à la tension de claquage de l'oxyde de grille dans l'étage d'entrée 10. Pour obtenir cela, cependant, la longueur du canal du transistor NMOS N1 à grille à la masse doit être aussi courte que possible afin de fournir la tension de claquage basse souhaitée. Cependant, une courte longueur de canal rend ensuite, de manière indésirable, le transistor NMOS N1 à grille à la masse moins résistant à une contrainte due aux décharges électrostatiques importante. La prévision de la résistance R1 est une solution à ce problème, en ce qu'elle peut réduire le courant de décharge électrostatique circulant à travers le transistor NMOS N1 à grille à la masse. Plus la résistance de la résistance R1 est grande, 3 2773643 mieux la résistance R1 supprime le courant de décharge électrostatique circulant à travers le transistor NMOS N1 à grille à la masse. Cependant, une grande résistance pour la résistance R1 entraîne ensuite, de manière indésirable, un retard considérable du signal transféré depuis la pastille d'entrée IP à l'étage d'entrée 10 du circuit intégré associé, entraînant une dégradation des performances de ce circuit intégré. A partir de la description qui précède, on peut apprendre que l'utilisation du circuit de protection contre les décharges électrostatiques de la figure 1 dans un circuit intégré rencontre un certain nombre de problèmes de compromis dans la conception de ce circuit de protection contre les décharges électrostatiques. Dans le circuit de la figure 1, le dispositif à oxyde de champ F1 est utilisé pour prendre le courant de décharge électrostatique dans la pastille d'entrée IP. Ce dispositif à oxyde de champ F1 est formé sans structure de drain légèrement dopé, de sorte qu'il a une plus grande résistance face au courant de décharge électrostatique que le transistor NMOS N1 à grille à la masse. Dans la pratique, si le dispositif à oxyde de champ F1 est fabriqué par la technologie CMOS de 0,5 pm, il sera deux fois plus robuste face aux décharges électrostatiques que le transistor NMOS N1 à grille à la masse qui présente la même surface d'implantation. Si le dispositif à oxyde de champ F1 est formé avec une grande longueur de canal, il peut présenter une tension de claquage supérieure à celle du transistor NMOS N1 à grille à la masse. La tension de claquage du dispositif à oxyde de champ F1 peut donc être presque égale ou supérieure à la tension de claquage de l'oxyde de grille dans l'étage d'entrée 10. Donc, la combinaison du dispositif à oxyde de champ F1 et du transistor NMOS N1 à grille à la masse peut fournir une capacité de protection contre les décharges électrostatiques pour l'étage d'entrée 10 du circuit intégré. 4 2773643 A partir des recherches récentes, il s'est avéré que la tension de polarisation appliquée au substrat du circuit intégré peut être utilisée pour augmenter la robustesse face aux décharges électrostatiques. La figure 2 est un graphique montrant les diverses caractéristiques IDS (courant drain- source) en fonction de VDS (tension drain-source) du dispositif à oxyde de champ F1 et du transistor NMOS N1 à grille à la masse dans le circuit de la figure 1 lorsqu'ils fonctionnent dans le mode de claquage pour diverses tensions de polarisation de substrat. Comme montré, le tracé indiqué par le numéro de référence 20 est la caractéristique IDs-VDs du transistor NMOS N1 à grille à la masse lorsque son substrat est polarisé à 0 V (volt), qui présente un second point de claquage comme indiqué par le numéro de référence 21; le tracé indiqué par le numéro de référence 22 est la caractéristique IDs-VDs du dispositif à oxyde de champ F1 lorsque son substrat est polarisé à 0 V (volt), qui présente un second point de i5 claquage comme indiqué par le numéro de référence 23; et le tracé indiqué par le numéro de référence 24 est la caractéristique IDs-VDs du dispositif à oxyde de champ F1 lorsqu'une tension de polarisation de 0,8 V (volt) est appliquée à son substrat, qui présente un second point de claquage comme indiqué par le numéro de référence 25. On peut apprendre nettement à partir des tracés de caractéristique de la figure 2 que la position des seconds points de claquage du dispositif à oxyde de champ F1 et du transistor NMOS N1 à grille à la masse peut être affectée par la polarisation appliquée au substrat. La robustesse face aux décharges électrostatiques du dispositif à oxyde de champ peut être appréciée en obtenant la relation entre le courant de second claquage l2 et la tension de polarisation du substrat VsB. La figure 3 est un graphique sur lequel les points circulaires pleins représentent la caractéristique It-Vs8 du dispositif à oxyde de champ F1 de la figure 1 lorsqu'il est fabriqué par une technologie CMOS de 0,5 pm 2773643 et le carré évidé représente la caractéristique lt-VsB du transistor NMOS N1 à grille à la masse de la figure 1. L'amplitude d'lt2 dans chaque largeur unitaire du canal dans le dispositif à oxyde de champ F1 peut être augmentée par un ajustement de la tension de polarisation directe du s substrat. A partir des figures 2 et 3, on peut apprendre que l'amplitude d'lt2 dans le transistor NMOS N1 avec une polarisation de substrat de 0 V est d'environ 4,8 mA/pm. En ce qui concerne le dispositif à oxyde de champ F1, lorsqu'une tension de polarisation de 0 V est appliquée à son substrat, l'amplitude d'lt2 à l'intérieur de celui- ci est d'environ 9,0 mA/pm et lorsqu'une tension de polarisation de 0, 8 V est appliquée, I'amplitude d'lt2 à l'intérieur de celui-ci est élevée à environ 18,2 mA/pm, ce qui est quatre fois plus que celle du transistor NMOS N1 à grille à la masse avec une polarisation de substrat de 0 V et deux fois plus que celle du dispositif à oxyde de champ lorsqu'une polarisation de substrat de 0,8 V est appliquée. Fondamentalement, la robustesse face aux décharges électrostatiques d'un circuit de protection contre les décharges électrostatiques est sensiblement proportionnelle à l'amplitude du courant de second claquage la. En gros, la robustesse face aux décharges électrostatiques du circuit de protection contre les décharges électrostatiques dans le mode de corps humain est à peu près égale à la multiplication de l'amplitude du courant de second claquage par la valeur de la résistance aux décharges standard dans le mode de corps humain, c'est-à-dire 1.500 Q. Donc, si une tension de polarisation adéquate est appliquée au substrat du dispositif à oxyde de champ, il peut présenter une robustesse face aux décharges électrostatiques relativement importante avec juste une petite surface d'implantation sur le circuit intégré. 6 2773643 C'est donc un objectif de la présente invention de prévoir un circuit de protection contre les décharges électrostatiques de déclenchement de substrat, qui est particulièrement conçu pour être utilisé sur un circuit intégré à profondeur d'intégration inférieure au micron pour fournir une capacité de protection élevée contre les décharges électrostatiques. C'est un autre objectif de la présente invention de prévoir un circuit de protection contre les décharges électrostatiques de déclenchement de substrat, qui peut être utilisé dans un circuit intégré fabriqué par la technologie CMOS sans avoir besoin d'utiliser des traitements 1o supplémentaires pour fournir la capacité de protection souhaitée contre les décharges électrostatiques. Selon les précédents objectifs de la présente invention et les autres, un circuit de protection contre les décharges électrostatiques de déclenchement de substrat destiné à être utilisé sur des circuits intégrés à profondeur d'intégration inférieure au micron est prévu. Dans un aspect de l'invention, le circuit de protection contre les décharges électrostatiques comprend les éléments constitutifs suivants: (a) un étage d'entrée connecté entre la pastille d'entrée et le circuit interne du circuit intégré; (b) un transistor NMOS ayant un drain connecté à la pastille d'entrée, une grille connectée à la masse et une source connectée à un noeud commun; (c) une résistance connectée entre le noeud commun et la masse; et (d) un dispositif à oxyde de champ dans lequel est formé un transistor à jonction bipolaire latérale parasite, ledit dispositif à oxyde de champ ayant un drain connecté à la pastille d'entrée et une source connectée à la masse. Dans le précédent circuit de protection contre les décharges électrostatiques, le substrat dudit dispositif à oxyde de champ et la source 7 2773643 et le substrat dudit transistor NMOS sont connectés les uns et les autres au noeud commun, et le transistor à jonction bipolaire latérale parasite a un collecteur formé à partir du drain dudit dispositif à oxyde de champ, un émetteur formé à partir de la source dudit dispositif a oxyde de champ et une base formée à partir du substrat dudit dispositif à oxyde de champ. Dans un autre aspect de l'invention, le circuit de protection contre les décharges électrostatiques comprend les éléments constitutifs suivants: (a) un étage d'entrée connecté entre la pastille d'entrée et le circuit intemrne du circuit intégré; (b) un premier transistor NMOS ayant un drain connecté à la pastille d'entrée, une grille connectée à la masse et une source connectée à un noeud commun, le substrat dudit premier transistor NMOS étant connecté au noeud commun; (c) une résistance connectée entre le noeud commun et la masse; et (d) un second transistor NMOS dans lequel est formé un transistor à jonction bipolaire latérale parasite, ledit second transistor NMOS ayant un drain connecté à la pastille d'entrée, une source connectée à la masse et une grille connectée à la masse. Dans le précédent circuit de protection contre les décharges électrostatiques, le substrat dudit second transistor NMOS et la source et le substrat dudit premier transistor NMOS sont connectés les uns et les autres au noeud commun et le transistor à jonction bipolaire latérale parasite a un collecteur formé à partir du drain dudit second transistor NMOS, un émetteur formé à partir de la source dudit second transistor NMOS et une base formée à partir du substrat dudit second transistor NMOS. Dans encore un autre aspect de l'invention, le circuit de protection contre les décharges électrostatiques comprend les éléments constitutifs suivants: 8 2773643 (a) un étage d'entrée connecté entre la pastille d'entrée et le circuit interne du circuit intégré; (b) un premier transistor NMOS comportant un canal d'un premier type de semi-conducteur, ledit premier transistor NMOS ayant, de plus, un drain connecté à la pastille d'entrée, une grille connectée à un point de polarisation et une source connectée à un noeud commun, le substrat dudit premier transistor NMOS étant connecté au noeud commun; (c) une résistance connectée entre le noeud commun et le point de polarisation; et (d) un second transistor NMOS comportant un canal du premier type de semi-conducteur, un transistor à jonction bipolaire latérale parasite étant, de plus, formé dans ledit second transistor NMOS, ledit second transistor NMOS ayant un drain connecté à la pastille d'entrée, une source connectée au point de polarisation et une grille connectée au point de polarisation. Dans le précédent circuit de protection contre les décharges électrostatiques, le substrat dudit second transistor NMOS et la source et le substrat dudit premier transistor NMOS sont connectés les uns et les autres au.noeud commun et le transistor à jonction bipolaire latérale parasite a un collecteur formé à partir du drain dudit second transistor NMOS, un émetteur formé à partir de la source dudit second transistor NMOS et une base formée à partir du substrat dudit second transistor NMOS. L'invention prévoit un circuit de protection contre les décharges électrostatiques qui est caractérisé en ce que dans la conception d'un procédé de déclenchement de substrat pour déclencher un transistor à jonction bipolaire latérale parasite dans le circuit de protection contre les décharges électrostatiques pour, de ce fait, augmenter le courant de second claquage pour une meilleure protection contre les décharges 9 2773643 électrostatiques. De plus, le circuit de protection contre les décharges électrostatiques de l'invention est caractérisé en ce qu'il peut utiliser une tension de déclenchement basse pour la protection contre les décharges électrostatiques, tout en foumrnissant, néanmoins, une meilleure protection contre les décharges électrostatiques pour le circuit intégré à profondeur d'intégration inférieure au micron. De plus, le circuit de protection contre les décharges électrostatiques de l'invention est caractérisé par la prévision d'une structure de puits N dans le substrat, sur lequel le circuit de protection contre les décharges électrostatiques et le circuit intégré à profondeur d'intégration inférieure au micron associé sont formés pour améliorer la protection contre les décharges électrostatiques. L'invention peut être plus totalement comprise en lisant la description détaillée qui suit des modes de réalisation préférés, avec référence aux dessins joints, sur lesquels: la figure 1 est un schéma de réalisation d'un circuit de protection contre les décharges électrostatiques classique; la figure 2 est un graphique montrant les diverses caractéristiques IDS (courant drain-source) en fonction de VDS (tension drain-source) d'un dispositif à oxyde de champ et d'un transistor NMOS utilisés dans le circuit de protection contre les décharges électrostatiques classique de la figure 1; la figure 3 est un graphique montrant les caractéristiques lt2 en fonction de VSB d'un dispositif à oxyde de champ fabriqué par une technologie CMOS de 0,5 pm; la figure 4 est un schéma de réalisation d'un premier mode de réalisation préféré du circuit de protection contre les décharges électrostatiques selon l'invention; la figure 5 est une vue schématique, en coupe transversale, d'une première réalisation du circuit de protection contre les décharges 2773643 électrostatiques de la figure 4 dans le substrat d'un circuit intégré à profondeur d'intégration inférieure au micron; la figure 6 est une vue schématique, en coupe transversale, d'une seconde réalisation du circuit de protection contre les décharges électrostatiques de la figure 4 dans le substrat d'un circuit intégré à profondeur d'intégration inférieure au micron; la figure 7 est un schéma de réalisation d'un second mode de réalisation préféré du circuit de protection contre les décharges électrostatiques selon l'invention; la figure 8 est une vue schématique, en coupe transversale, d'une première réalisation du circuit de protection contre les décharges électrostatiques de la figure 7 dans le substrat d'un circuit intégré à profondeur d'intégration inférieure au micron; la figure 9 est une vue schématique, en coupe transversale, d'une seconde réalisation du circuit de protection contre les décharges électrostatiques de la figure 7 dans le substrat d'un circuit intégré à profondeur d'intégration inférieure au micron; la figure 10 est un schéma de réalisation d'un troisième mode de réalisation préféré du circuit de protection contre les décharges électrostatiques selon l'invention; la figure 11 est un graphique montrant la caractéristique lDs (courant drain-source) en fonction de VDS (tension drain-source) du transistor NMOS N1 à grille à la masse utilisé dans le circuit de protection contre les décharges électrostatiques de l'invention; la figure 12 est un graphique montrant la caractéristique I-V (courant en fonction de la tension) d'une résistance R1 utilisée dans le circuit de protection contre les décharges électrostatiques de l'invention; la figure 13 est un graphique montrant la caractéristique Ic (courant de collecteur) en fonction de VCE (tension collecteur-émetteur) du il 2773643 transistor à jonction bipolaire latérale parasite dans le circuit de protection contre les décharges électrostatiques de l'invention; et la figure 14 est un graphique montrant les caractéristiques totalement diverses I-V (courant en fonction de la tension) du circuit de protection contre les décharges électrostatiques de l'invention. La figure 4 est un schéma fonctionnel de réalisation d'un premier mode de réalisation préféré du circuit de protection contre les décharges électrostatiques selon l'invention qui est caractérisé par l'utilisation d'une caractéristique de déclenchement de substrat pour fournir une protection contre les décharges électrostatiques pour le circuit interne 40 d'un circuit intégré à profondeur d'intégration inférieure au micron. Comme montré, le circuit de protection contre les décharges électrostatiques de l'invention est compris entre une pastille d'entrée IP et l'étage d'entrée 10 du circuit interne 40 du circuit intégré. Ce circuit de protection contre les décharges électrostatiques comprend un transistor NMOS N1 à grille à la masse et à canal court, une résistance R1 et un dispositif à oxyde de champ FI. Le transistor NMOS N1 a un drain connecté à la pastille d'entrée IP, une grille connectée à la masse et une source connectée à une extrémité de la résistance R1 dont l'autre extrémité est connectée à la masse Vss. Le. dispositif à oxyde de champ F1 a un drain connecté à la pastille d'entrée IP et une source connectée à la masse Vss. L'étage d'entrée 10 est un circuit CMOS comprenant un transistor PMOS et un transistor NMOS, qui est connecté entre une tension de système VDD et la masse Vss. Un transistor à jonction bipolaire latérale parasite B1, dessiné en traits pointillés à côté du dispositif à oxyde de champ F1 sur la figure 4, est formé dans le dispositif à oxyde de champ Fl. La source et le substrat du transistor NMOS N1 sont tous deux connectés au substrat du dispositif à oxyde de champ Fl. Le transistor à jonction bipolaire latérale parasite B1 a un collecteur formé à partir du drain du dispositif à oxyde de champ F1, 12 2773643 un émetteur formé à partir de la source du dispositif à oxyde de champ F1 et une base formée à partir du substrat du dispositif à oxyde de champ Fl. De plus, la base du transistor à jonction bipolaire latérale parasite B1 est connectée au noeud entre la résistance R1 et la source du transistor NMOS N1. Dans l'art antérieur de la figure 1, le dispositif à oxyde de champ F1 est déclenché (commuté dans l'état de conduction) en y provoquant un claquage inverse du drain. Dans l'invention de la figure 4, le dispositif à oxyde de champ F1 est déclenché, d'abord, en fixant une tension de 1o polarisation directe adéquate sur la jonction base- émetteur du transistor à jonction bipolaire latérale parasite B1 dans le dispositif à oxyde de champ F1 et, ensuite, en utilisant la tension de polarisation de substrat pour déclencher le transistor à jonction bipolaire latérale parasite B1. Lorsqu'une tension de polarisation de substrat positive est appliquée au dispositif à oxyde de champ F1, la tension de seuil pour déclencher le dispositif à oxyde de champ FI est inférieure à la tension de claquage du drain du dispositif à oxyde de champ Fl. Donc, dans le cas d'une contrainte due aux décharges électrostatiques, la combinaison du transistor NMOS N1 et de la résistance R1 peut fournir un courant de 2o déclenchement de substrat pour déclencher le transistor à jonction bipolaire latérale parasite B1 pour fournir la protection contre les décharges électrostatiques souhaitée pour l'étage d'entrée 10 et le circuit interne 40 du circuit intégré à profondeur d'intégration inférieure au micron. Lorsque les broches du boîtier du circuit intégré à profondeur d'intégration inférieure au micron supportent une contrainte due aux décharges électrostatiques, elle circule vers la pastille d'entrée IP et, ensuite, vers le transistor NMOS N1, entraînant ainsi un claquage inverse dans le transistor NMOS N1 qui entraîne, ensuite, la génération d'un 13 2773643 courant dans le substrat (appelé courant de déclenchement de substrat) qui circule vers la base du transistor à jonction bipolaire latérale parasite B1 dans le dispositif à oxyde de champ Fl. Lorsque le courant de claquage circule à travers la résistance R1 vers la masse Vss, le potentiel au niveau du substrat est de ce fait élevé, amenant très rapidement le déclenchement du transistor à jonction bipolaire latérale parasite B1 dans le dispositif à oxyde de champ F1 par le courant de déclenchement de substrat. De cette manière, le dispositif à oxyde de champ F1 peut être commuté rapidement dans l'état de conduction par une tension basse relative pour supprimer la tension de décharge électrostatique à travers l'oxyde de grille dans l'étage d'entrée 10, évitant ainsi que l'oxyde de grille dans l'étage d'entrée 10 soit endommagé par la tension de décharge électrostatique. Il est évident à partir de la description qui précède que le fonctionnement de base du précédent circuit de protection contre les décharges électrostatiques de l'invention est essentiellement différent de l'art antérieur de la figure 1. La figure 5 est une vue en coupe schématique montrant une première réalisation du circuit de protection contre les décharges électrostatiques de la figure 4 dans le substrat d'un circuit intégré à profondeur d'intégration inférieure au micron qui est fabriqué en utilisant la technologie CMOS à isolation de tranchée de 0,25 pm. La structure de semi-conducteur symétrique de la figure 5 permet un courant équilibré qui peut contribuer à augmenter la fiabilité du circuit de protection contre les décharges électrostatiques. Comme montré, le transistor NMOS N1, la résistance R1 et le dispositif à oxyde de champ F1 sont formés sur un substrat, tel qu'un substrat de type P 54, qui est formé par un premier puits N 50 et un second puits N 56. Comme montré sur la figure 5, le premier puits N 50 est connecté électriquement à la pastille d'entrée IP et également au drain 52 du 14 2773643 transistor NMOS N1 afin de protéger la jonction de drain du transistor NMOS N1 d'un claquage. Etant donné que par la technologie MOS à profondeur d'intégration inférieure au micron, le transistor NMOS N1 est formé avec un canal court, un LDD et une surface de diffusion à base d'une combinaison siliciée, ce qui affaiblit considérablement sa capacité de protection contre les décharges électrostatiques. Le premier puits N 50 peut permettre au transistor NMOS N1 de fournir un effet de suppression de courant de décharge électrostatique qui peut protéger le transistor NMOS N1 contre la contrainte due aux décharges électrostatiques avant 1o que le dispositif à oxyde de champ F1 ne soit déclenché. Le transistor NMOS N1 peut déclencher le dispositif à oxyde de champ F1 à travers le substrat de type P 54, mais ce n'est pas l'élément principal pour dériver le courant de décharge électrostatique. Donc, la prévision du premier puits N 50 n'affecte pas le transistor NMOS N1 dans sa capacité de déclenchement. La résistance R1 est réalisée en utilisant la résistance du substrat parasite. Le second puits N 56 est formé dans la source du dispositif à oxyde de champ F1, qui peut recueillir le courant de déclenchement provenant de la zone de diffusion de type P fortement dopée 58 pour, de ce fait, appliquer une tension de polarisation directe à la jonction base- émetteur du transistor à jonction bipolaire latérale parasite B1 afin de déclencher le dispositif à oxyde de champ F1 dans le transistor à jonction bipolaire latérale parasite B1 dans le dispositif à oxyde de champ F1 dans l'état de conduction. Le second puits N 56 peut également contribuer à augmenter la résistance de la résistance R1. Donc, lorsque le transistor NMOS N1 est au point de claquage à cause d'une contrainte due aux décharges électrostatiques appliquée à la pastille d'entrée IP, le courant de claquage provenant du transistor NMOS N1 circule à travers la zone de diffusion de type P fortement dopée 58 vers le substrat de type P 54. 2773643 Le courant de déclenchement de substrat est, ensuite, collecté par le second puits N 56 dans le dispositif à oxyde de champ F1 pour être, de ce fait, utilisé pour polariser la jonction base-émetteur du transistor à jonction bipolaire latérale parasite B1 dans le dispositif à oxyde de champ Fl. Ceci peut entraîner le déclenchement rapide du dispositif à oxyde de champ F1 dans l'état de conduction, dérivant ainsi le courant de décharge électrostatique provenant de la pastille d'entrée IP pour empêcher que le courant de décharge électrostatique ne s'écoule vers l'étage d'entrée 10. Le circuit de protection contre les décharges électrostatiques de 1o l'invention est ainsi considérablement amélioré dans sa capacité de protection contre les décharges électrostatiques par la précédente caractéristique de déclenchement de substrat. La figure 6 est une vue en coupe schématique montrant la seconde réalisation du circuit de protection contre les décharges électrostatiques de la figure 4 dans le substrat d'un circuit intégré à profondeur d'intégration inférieure au micron. Cette réalisation diffère de celle de la figure 5 uniquement en ce que le circuit de protection contre les décharges électrostatiques est ici formé avec un troisième puits N 60 de grande taille à la place du second puits N 56 dans le circuit de protection contre les décharges électrostatiques de la figure 5. La structure de semi- conducteur du transistor à jonction bipolaire latérale parasite B1 sur la figure 6 est asymétrique (au contraire, le transistor à jonction bipolaire latérale parasite B1 sur la figure 5 présente une structure symétrique), ce qui fait que le drain et la source du dispositif à oxyde de champ F1 sont câblés à la pastille d'entrée IP et à la masse d'une manière différente du câblage électrique montré sur la figure 5. Sur la figure 6, le drain 62 (qui est une zone de diffusion fortement dopée) du dispositif à oxyde de champ F1 est entièrement inclus dans le troisième puits N 60, de sorte que les caractéristiques du collecteur du transistor à jonction bipolaire 16 2773643 latérale parasite B1 peuvent être améliorées afin d'augmenter la robustesse face aux décharges électrostatiques du dispositif à oxyde de champ FI. La figure 7 est un schéma de réalisation d'un second mode de réalisation préféré du circuit de protection contre les décharges électrostatiques selon l'invention, qui utilise la caractéristique de déclenchement de substrat pour fournir une capacité de protection contre les décharges électrostatiques fiable pour le transistor NMOS formé avec une couche mince d'oxyde dans le circuit de protection contre les 1o décharges électrostatiques. Comme montré, le circuit de protection contre les décharges électrostatiques de ce mode de réalisation est compris entre une pastille d'entrée IP et l'étage d'entrée 10 du circuit interne 40 d'un circuit intégré. Ce circuit de protection contre les décharges électrostatiques comprend un premier transistor NMOS N1, une résistance R1 et un second transistor NMOS N2. Le premier transistor NMOS N1 est ici sensiblement identique au niveau de la structure et des connexions externes à celui de la figure 4. Le premier transistor NMOS N1 a un drain connecté à la pastille d'entrée IP, une grille connectée à la masse Vss et une source connectée, via la résistance R1, à la masse Vss; tandis que le second transistor NMOS N2 a un drain connecté à la pastille d'entrée IP, une grille connectée à la masse Vss et une source liée à sa grille pour être connectées ensemble à la masse Vss. La source et le substrat du premier transistor NMOS N1 sont tous deux liés l'un à I'autre pour être connectés ensemble au substrat du second transistor NMOS N2. De plus, le second transistor NMOS N2 comprend un transistor à jonction bipolaire latérale parasite B1, tel que dessiné en traits pointillés à côté du second transistor NMOS N2 sur la figure 7. Le transistor à jonction bipolaire latérale 17 2773643 parasite B1 a un collecteur formé à partir du drain du second transistor NMOS N2, un émetteur formé à partir de la source du second transistor NMOS N2 et une base formée à partir du substrat du second transistor NMOS N2 et est connecté au noeud entre la résistance R1 et la source du premier transistor NMOS N 1. Sur la figure 7, le second transistor NMOS N2 est formé avec un long canal pour lui permettre de foumrnir un courant de décharge électrostatique élevé. Dans le cas d'une contrainte due aux décharges électrostatiques, le transistor à jonction bipolaire latérale parasite B1 dans le second io transistor NMOS N2 peut être déclenché par le courant de déclenchement de substrat provenant du premier transistor NMOS N1 et de la résistance Ri. Les figures 8 - 9 sont des schémas en coupe transversale montrant deux réalisations différentes du circuit de protection contre les décharges électrostatiques de la figure 7 dans un circuit intégré à profondeur d'intégration inférieure au micron fabriqué par la technologie CMOS. Avec référence à la figure 8, dans la première réalisation, le circuit de protection contre les décharges électrostatiques est fabriqué sur un substrat 54, tel qu'un substrat de type P, qui est formé avec un premier puits N 50 et un second puits N 56. Le premier puits N 50 peut supprimer le courant de décharge électrostatique circulant à travers le transistor NMOS N1 à canal court. Les seconds puits N 56 peuvent améliorer les performances du transistor à jonction bipolaire latérale parasite B1 dans le second transistor NMOS N2 et la fiabilité du second transistor NMOS N2 dans la protection contre les décharges électrostatiques. Les autres structures et fonctions sont sensiblement identiques à celles montrées sur la figure 5, aussi leur description détaillée ne sera pas répétée. Avec référence à la figure 9, dans la seconde réalisation, le circuit de protection contre les décharges électrostatiques de la figure 9 diffère de 18 2773643 celui de' la figure 8 uniquement en ce que les seconds puits N 56 de la figure 8 sont ici remplacés par des troisièmes puits N 60 de grande taille. Le troisième puits N 60 est dimensionné avec une zone plus large s'étendant vers la région de canal du second transistor NMOS N2, qui entoure entièrement le drain 62 du second transistor NMOS N2 à l'intérieur de celle-ci. Cette disposition permet d'abaisser davantage la tension de claquage du second transistor NMOS N2. La tension de décharge électrostatique sur la pastille d'entrée IP peut donc être limitée à un niveau plus bas, protégeant ainsi plus efficacement l'oxyde de grille o10 mince dans l'étage d'entrée du circuit intégré. La figure 10 est un schéma fonctionnel de réalisation d'un troisième mode de réalisation préféré du circuit de protection contre les décharges électrostatiques selon l'invention, qui est également basé sur la caractéristique de déclenchement de substrat mentionnée ci-dessus. Comme montré, le circuit de protection contre les décharges électrostatiques de ce mode de réalisation est compris entre une pastille d'entrée IP et l'étage d'entrée 10 du circuit interne 40 du circuit intégré que l'on souhaite protéger contre les décharges électrostatiques par le circuit de protection contre les décharges électrostatiques. La partie de fond du circuit de protection contre les décharges électrostatiques est identique au circuit de la figure 7, comprenant un premier transistor NMOS N1, une résistance R1 et un second transistor NMOS N2, dont l'agencement est similaire à celui du circuit de la figure 7. Le circuit de protection contre les décharges électrostatiques du troisième mode de réalisation comprend, de plus, un premier transistor PMOS P1, une seconde résistance R2 et un second transistor PMOS P2, qui sont agencés en un agencement inversé par rapport au premier transistor NMOS N1, à la résistance R1 et au second transistor NMOS N2. D'une façon sensiblement similaire, le premier transistor PMOS P1 a un drain 19 2773643 connecté à la pastille d'entrée IP, une grille connectée à la tension de système VDD et une source connectée, via la résistance R2, à la tension de système VDD; tandis que le second transistor PMOS P2 a un drain connecté à la pastille d'entrée IP, une grille connectée à la tension de système VDD et une source liée à sa grille pour être connectées ensemble à la tension de système VDD. La source et le substrat du premier transistor PMOS P1 sont tous deux liés l'un à l'autre et connectés au substrat du second transistor PMOS P2. Un transistor à jonction bipolaire latérale parasite B2 est présent dans le second transistor MOS P2, comme 1o indiqué par le symbole en trait interrompu à côté du second transistor PMOS P2. Le transistor à jonction bipolaire latérale parasite B2 a un collecteur formé à partir du drain du second transistor PMOS P2, un émetteur formé à partir de la source du second transistor PMOS P2 et une base formée à partir du substrat du second transistor PMOS P2 et connectée au noeud entre la résistance R2 et la source du premier transistor PMOS P1. Le premier transistor NMOS N1 et la résistance R1 peuvent être utilisés conjointement pour déclencher le second transistor NMOS N2 dans l'état de conduction à travers le substrat du second transistor NMOS N2 et, d'une manière similaire, le premier transistor PMOS P1 et la résistance R2 peuvent être utilisés conjointement pour déclencher le second transistor PMOS P2 dans l'état de conduction à travers le substrat du second transistor PMOS P2. Le second transistor NMOS N2 et le second transistor PMOS P2 sont tous deux formés avec un long canal pour leur permettre de fournir un grand courant de décharge électrostatique; tandis que le premier transistor NMOS N1 et le premier transistor PMOS P1 sont tous deux formés avec un canal court pour leur permettre d'avoir une tension de claquage inverse basse. La conception complémentaire du circuit de protection contre les décharges électrostatiques de la figure 10 permet un 2773643 niveau accru de capacité de protection contre les décharges électrostatiques pour l'étage d'entrée 10 et le circuit interne 40 du circuit intégré à profondeur d'intégration inférieure au micron. La réalisation du circuit de protection contre les décharges électrostatiques de la figure 10 est similaire à celles montrées sur les figures 8 - 9 dans le second mode de réalisation préféré, aussi ses dessins et sa description détaillée ne seront pas donnés et répétés. La figure 11 est un graphique montrant la caractéristique IDS (courant drain-source) en fonction de VDS (drain - à tension de source) du transistor NMOS N1 à grille à la masse utilisé dans chacun des trois modes de réalisation préférés précédents des circuits de protection contre les décharges électrostatiques selon l'invention. Le tracé IDS- VDS est indiqué par le numéro de référence 110. La tension de claquage inverse est indiquée par Vsp dans le graphique. Par l'invention, le transistor NMOS N1 est spécifiquement conçu pour fonctionner dans la région de claquage inverse (c'est-à-dire, la région o VDS > Vsp), de sorte qu'il peut supprimer la tension de décharge électrostatique sur l'oxyde de grille dans l'étage d'entrée 10. Plus la tension de claquage inverse Vsp est basse, plus la capacité de protection contre les décharges électrostatiques résultante est grande. Le transistor NMOS N1 peut être déclenché lorsque le claquage inverse se produit. Le premier point de claquage est indiqué par (Vtl, It1). Plus la première tension de point de claquage Vt1 est basse, plus la capacité de protection contre les décharges électrostatiques pour l'étage d'entrée 10 est grande. Fondamentalement, la capacité de protection contre les décharges électrostatiques peut être améliorée par les prévisions suivantes: former le transistor NMOS N1 avec un canal court, une tension de claquage inverse Vsp basse et une tension de premier point de claquage Vt1 basse. 21 2773643 La figure 12 un graphique montrant le tracé caractéristique I-V (courant en fonction de la tension) de la résistance R1 utilisée dans le circuit de protection contre les décharges électrostatiques de l'invention qui est réalisé dans le substrat de type P 54 à partir d'une jonction PN. Le tracé I-V est indiqué par le numéro de référence 120. La figure 13 est un graphique montrant la caractéristique Ic (courant de collecteur) en fonction de VCE (collecteur - à tension d'émetteur) du transistor à jonction bipolaire latérale parasite B1 dans le dispositif à oxyde de champ F1 utilisé dans le circuit de protection contre les décharges électrostatiques de la figure 4 et celle dans le second transistor NMOS N2 utilisé dans le circuit de protection contre les décharges électrostatiques de la figure 7 et de la figure 10 pour diverses amplitudes du courant de base lb dans le transistor à jonction bipolaire latérale parasite B1. Le tracé 130 représente la caractéristique IC-VCE du transistor à jonction bipolaire latérale parasite B1 pour lb = 0. Lorsque le transistor à jonction bipolaire latérale parasite B1 est commuté dans l'état de conduction, lb est supérieur à 0; les tracés 132, 134, 136 représentent, respectivement, les caractéristiques IC-VCE du transistor à jonction bipolaire latérale parasite B1 pour trois niveaux différents de lb dans un ordre croissant. Toutes les courbes de caractéristiques IC-VCE 130, 132, 134, 136 ont un second point de claquage commun à (Vt2, It2). Si le courant de collecteur Ic dépasse le courant de second claquage t2, le dispositif dans lequel se trouve le transistor à jonction bipolaire latérale parasite B1 peut être endommagé de façon permanente. La valeur de It2 est donc la limite pour la protection contre les décharges électrostatiques par le transistor à jonction bipolaire latérale parasite B1. Si le dispositif a une plus grande largeur de canal et une plus grande longueur de canal, la valeur de lI2 est augmentée. 22 2773643 La figure 14 montre les caractéristiques totales du circuit de protection contre les décharges électrostatiques de l'invention dans un même graphique à des fins de comparaison. Sur la figure 14, le tracé en trait plein indiqué par le numéro de référence 140 montre la caractéristique courant/tension totale du circuit de protection contre les décharges électrostatiques qui utilise une caractéristique de déclenchement de substrat pour la protection contre les décharges électrostatiques, tandis que les courbes en pointillés indiquées par les numéros de référence 110, 120, 130, 132, 134, 136 sont les 1o caractéristiques courant/tension montrées sur les figures 11, 12, et 13. Sur la figure 14, I'espace I-V est divisé en quatre régions, indiquées, respectivement, par 1, 11, 111 et IV. La région I est la région de claquage inverse du transistor NMOS N1. On peut voir que le premier point de claquage dans la courbe 140 est légèrement décalé vers la droite du premier point de claquage dans la courbe 110 du fait que la courbe 140 est ici la combinaison de la courbe et de la courbe 120. La région Il est la combinaison des courbes de caractéristiques de claquage du transistor NMOS N1 et de la résistance R1. On peut voir que le segment de la courbe 140 dans cette région est légèrement décalé vers le haut du fait que le transistor à jonction bipolaire latérale parasite B1 dans cette région a été commuté dans l'état de conduction, de sorte qu'il contribue à une partie du courant de base. La caractéristique I-V du transistor à jonction bipolaire latérale parasite B1 dans cette région est la combinaison de la courbe 110, de la courbe 120 et de la courbe 132. La région III montre les caractéristiques I-V du circuit de protection contre les décharges électrostatiques lorsque le transistor à jonction bipolaire latérale parasite B1 dans le dispositif à oxyde de champ F1 sur la figure 4, ou celui dans le second transistor NMOS N2 sur les figures 7 23 2773643 et 10, est déclenché (dans l'état de conduction). On peut voir que le segment de la courbe 140 dans cette région est décalé vers le haut du fait de l'opération de déclenchement de substrat. La région IV est la région de surcharge du transistor à jonction bipolaire latérale parasite B1. Dans cette région, étant donné que le courant dans le transistor à jonction bipolaire latérale parasite B1 est supérieur au courant de second claquage lI2, il peut provoquer un dommage permanent au transistor à jonction bipolaire latérale parasite B1. Lors de la conception, la taille du transistor à jonction bipolaire latérale parasite B1 peut être conçue de manière adéquate de manière à permettre que le courant de second claquage l2 soit augmenté linéairement en proportion, atteignant de ce fait un niveau accru de fiabilité pour le circuit de protection contre les décharges électrostatiques. Les tailles des autres composants du circuit de protection contre les décharges électrostatiques peuvent être déterminées en fonction des exigences réelles. En conclusion, I'invention prévoit un circuit de protection contre les décharges électrostatiques qui est caractérisé par la conception d'un procédé de déclenchement de substrat pour déclencher un transistor à jonction bipolaire latérale parasite dans le circuit de protection contre les décharges électrostatiques pour, de ce fait, augmenter le courant de second claquage pour une meilleure protection contre les décharges électrostatiques. De plus, le circuit de protection contre les décharges électrostatiques de l'invention est caractérisé en ce qu'il peut utiliser une tension de déclenchement basse pour la protection contre les décharges électrostatiques, tout en fournissant néanmoins une meilleure protection contre les décharges électrostatiques pour le circuit intégré à profondeur d'intégration inférieure au micron. 24 2773643 De plus, le circuit de protection contre les décharges électrostatiques de l'invention est caractérisé par la prévision d'une structure de puits N dans le substrat, sur lequel le circuit de protection contre les décharges électrostatiques et le circuit intégré à profondeur d'intégration inférieure au micron associé sont formés pour améliorer la protection contre les décharges électrostatiques. L'invention a été décrite en utilisant des modes de réalisation préférés exemplaires. Cependant, on doit comprendre que le cadre de l'invention n'est pas limité aux modes de réalisation présentés. Au l1 contraire, on souhaite couvrir les diverses modifications et les divers agencements similaires. La portée des revendications devrait donc se voir accorder l'interprétation la plus large afin d'inclure toutes ces modifications et tous ces agencements similaires. 2773643 REVENDICATIONS 1. Circuit de protection contre les décharges électrostatiques compris entre une extrémité d'entrée et un circuit interne (40) d'un circuit intégré formé sur un substrat, ledit circuit de protection contre les décharges électrostatiques étant caractérisé en ce qu'il comprend: un étage d'entrée (10) connecté entre la pastille d'entrée (IP) et le circuit interne (40) du circuit intégré; un transistor NMOS (N1) ayant un drain connecté à la pastille d'entrée (IP), une grille connectée à la masse et une source connectée à un noeud commun; une résistance (R1) connectée entre le noeud commun et la masse; et un dispositif à oxyde de champ (F1) dans lequel est formé un transistor à jonction bipolaire latérale parasite, ledit dispositif aà oxyde de champ (F1) ayant un drain connecté à la pastille d'entrée (IP) et une source connectée à la masse; dans lequel le substrat dudit dispositif à oxyde de champ (F1) et la source et le substrat dudit transistor NMOS (N1i) sont connectés ensemble au noeud commun; et dans lequel ledit transistor à jonction bipolaire latérale parasite (B1) a un collecteur formé à partir du drain dudit dispositif à oxyde de champ (F1), un émetteur formé à partir de la source dudit dispositif à oxyde de champ (F1) et une base formée à partir du substrat dudit dispositif à oxyde de champ (F1). 2. Circuit de protection contre les décharges électrostatiques selon la revendication 1, caractérisé en ce que ledit étage d'entrée (10) est un circuit CMOS. 26 2773643 3. Circuit de protection contre les décharges électrostatiques selon la revendication 1, caractérisé en ce que ledit transistor NMOS (N1) est formé avec un canal court. 4. Circuit de protection contre les décharges électrostatiques selon la revendication 1, caractérisé en ce que la tension de claquage dudit transistor NMOS (N1I) est inférieure à la tension de claquage dudit dispositif à oxyde de champ (F1). 5. Circuit de protection contre les décharges électrostatiques selon la revendication 1, caractérisé en ce que ledit substrat est un substrat de type P. 6. Circuit de protection contre les décharges électrostatiques compris entre une extrémité d'entrée et un circuit interne (40) d'un circuit intégré formé sur un substrat, ledit circuit de protection contre les décharges électrostatiques étant caractérisé en ce qu'il comprend: un étage d'entrée (10) connecté entre la pastille d'entrée (IP) et le circuit interne (40) du circuit intégré; un premier transistor NMOS (N1) ayant un drain connecté à la pastille d'entrée (IP), une grille connectée à la masse et une source connectée à un noeud commun, le substrat dudit premier transistor NMOS (N1) étant connecté au noeud commun; une résistance (R1) connectée entre le noeud commun et la masse et un second transistor NMOS (N2) dans lequel est formé un transistor à jonction bipolaire latérale parasite (B1), ledit second transistor NMOS (2) ayant un drain connecté à la pastille d'entrée (IP), une source connectée à la masse et une grille connectée à la masse; dans lequel le substrat dudit second transistor NMOS (2) et la source et le substrat dudit premier transistor NMOS (N1i) sont connectés ensemble au noeud commun; et 27 2773643 dans lequel ledit transistor à jonction bipolaire latérale parasite (B1) a un collecteur formé à partir du drain dudit second transistor NMOS (N2), un émetteur formé à partir de la source dudit second transistor NMOS (2) et une base formée à partir du substrat dudit second transistor NMOS (N2). 7. Circuit de protection contre les décharges électrostatiques selon la revendication 6, caractérisé en ce que ledit premier transistor NMOS (N1) est formé avec un canal court. 8. Circuit de protection contre les décharges électrostatiques selon la 1o revendication 6, caractérisé en ce que ledit second transistor NMOS (N2) est formé avec un long canal. 9. Circuit de protection contre les décharges électrostatiques selon la revendication 6, caractérisé en ce que la tension de claquage dudit premier transistor NMOS (N1) est inférieure à la tension de claquage dudit second transistor NMOS (N2). 10. Circuit de protection contre les décharges électrostatiques selon la revendication 6, caractérisé en ce que ledit substrat est un substrat de type P. 11. Circuit de protection contre les décharges électrostatiques compris entre une extrémité d'entrée et un circuit interne (40) d'un circuit intégré formé sur un substrat, ledit circuit de protection contre les décharges électrostatiques étant caractérisé en ce qu'il comprend: un étage d'entrée (10) connecté entre la pastille d'entrée (IP) et le circuit interne (40) du circuit intégré; un premier transistor NMOS (N1) ayant un canal d'un premier type de semi-conducteur, ledit premier transistor NMOS (N1) ayant, de plus, un drain connecté à la pastille d'entrée (IP), une grille connectée à un point de polarisation et une source connectée à un noeud commun, le 28 2773643 substrat dudit premier transistor NMOS (N1) étant connecté au noeud commun; une résistance (R1) connectée entre le noeud commun et le point de polarisation; et un second transistor NMOS (N2) ayant un canal du premier type de semi-conducteur, un transistor à jonction bipolaire latérale parasite (B1) étant, de plus, formé dans ledit second transistor NMOS (N2), ledit second transistor NMOS (N2) ayant un drain connecté à la pastille d'entrée (IP), une source connectée au point de polarisation et une grille io connectée au point de polarisation; dans lequel le substrat dudit second transistor NMOS (N2) et la source et le substrat dudit premier transistor NMOS (N1) sont connectés ensemble au noeud commun; et dans lequel ledit transistor à jonction bipolaire latérale parasite (B1) a un collecteur formé à partir du drain dudit second transistor NMOS (N2), un émetteur formé à partir de la source dudit second transistor NMOS (N2) et une base formée à partir du substrat dudit second transistor NMOS (N2). 12. Circuit de protection contre les. décharges électrostatiques selon la revendication 11, caractérisé en ce que ledit canal du premier type de semi-conducteur est un canal de type N. 13. Circuit de protection contre les décharges électrostatiques selon la revendication 12, caractérisé en ce que ledit substrat est un substrat de type P. 14. Circuit de protection contre les décharges électrostatiques selon la revendication 11, caractérisé en ce que ledit canal du premier type de semi-conducteur est un canal de type P. 29 2773643 15. Circuit de protection contre les décharges électrostatiques selon la revendication 14, caractérisé en ce que ledit substrat est un substrat de type N. 16. Circuit de protection contre les décharges électrostatiques selon la revendication 11, caractérisé en ce que ledit premier transistor NMOS (N1) est formé avec un canal court. 17. Circuit de protection contre les décharges électrostatiques selon la revendication 11, caractérisé en ce que ledit second transistor NMOS (N2) est formé avec un long canal. 18. Circuit de protection contre les décharges électrostatiques selon la revendication 11, caractérisé en ce que la tension de claquage dudit premier transistor NMOS (N1) est inférieure à la tension de claquage dudit second transistor NMOS (N2).