FR 2766617 A1 19990129 FR 9808607 A 19980706 DISPOSITIF A SEMICONDUCTEURS AYANT PLUSIEURS TYPES DE TRANSISTORS FORMES DANS UNE PUCE ET PROCEDE POUR SA FABRICATION La présente invention concerne un dispositif à semiconducteurs et un procédé de fabrication de celui-ci, et elle concerne plus particuliè- rement un dispositif à semiconducteurs dans lequel plusieurs types de transistors sont formés dans une seule puce, ainsi qu'un procédé de fa- brication d'un tel dispositif à semiconducteurs. On décrira les quatre exemples classiques suivants, à titre de dispositif à semiconducteurs dans lequel plusieurs types de transistors (par exemple des transistors ayant des spécifications imposées mutuel- lement différentes) sont formés dans une seule puce. Premier exemple classique Structure d'ensemble d'une mémoire vive dynamique On décrira tout d'abord, à titre de premier exemple classique, une structure d'une mémoire vive dynamique (ou DRAM) 600 dans laquelle plusieurs types de transistors sont formés, ainsi qu'un procédé de fabrication de celle-ci. La structure de la mémoire DRAM 600 (c'est-à- dire la structure de cellule) est représentée sur la figure 66. La mémoire DRAM 600 comprend non seulement une partie de réseau de cellules de mémoire 601 pour enregistrer des données, mais également une partie de circuits périphériques (c'est-à-dire un tampon d'adresse 602, un décodeur X 603, un décodeur Y 604, une partie d'hor- loge de ligne/colonne 605, une partie de transmission d'entrée/sortie 606, une partie de régénération 607), une partie d'amplificateur de lecture 508, etc. Bien que toutes ces parties soient formées par des transistors, les caractéristiques exigées pour ces parties sont mutuellement diffé- rentes. Par exemple, la partie de réseau de cellules de mémoire 601 ne tolère qu'un faible courant de fuite, afin d'éviter une disparition de don- nées à cause d'un courant de fuite. D'autre part, un niveau de courant élevé est exigé dans la partie de circuits périphériques, de façon a per- mettre des opérations à vitesse élevée. En outre, pour distinguer un ni- veau haut d'un niveau bas, la partie d'amplificateur de lecture 608 doit fonctionner à une tension qui est par exemple la moitié de celle du ni- veau haut. Dans ce but, un transistor qui est utilise pour la partie d'am- plificateur de lecture 608 doit fonctionner à une tension basse. En résu- mé, plusieurs types de transistors qui ont des caractéristiques mutuelle- ment différentes sont nécessaires dans la mémoire DRAM qui est fabri- quée sous la forme d'une seule puce. Si l'on compare par exemple des valeurs de seuil, on note qu'une valeur de seuil pour un transistor de la partie de réseau de cellu- les de mémoire est d'environ 1 V et qu'une valeur de seuil pour des tran- sistors des parties de circuits périphériques est d'environ 0,8 V, tandis qu'une valeur de seuil pour le transistor de la partie d'amplificateur de lecture doit être réduite à une valeur aussi faible que 0,4 V. Structures des transistors respectifs Une technique classique pour former dans une seule puce ces transistors qui ont des caractéristiques mutuellement différentes, con- siste à changer un profil d'impureté d'une couche dopée de canal con- formément à un transistor. Dans ce qui suit, on décrira un exemple dans lequel une concentration d'impureté d'une couche dopée de canal est changée conformément à un transistor. La figure 67 montre (en une vue partielle) un exemple d'une structure d'une mémoire DRAM qui est fabriquée par un procédé de fabri- cation classique. La figure montre des coupes de transistors MOS à canal N, T1 à T3, qui sont utilisés pour la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mé- moire. Sur la figure 67, les transistors MOS à canal N T1 à T3 sont formés à l'intérieur d'une couche de caisson de type P 101 qui est formée sur le même substrat semiconducteur 1 (de type P). La couche de cais- son 101 fait l'objet d'une séparation entre élément par une couche de coupure de canal 102 et une couche LOCOS 2 (couche d'oxydation locale de silicium), de manière que les transistors MOS à canal N T1 à T3 soient formés dans des régions qui sont créées par séparation entre éléments. Le transistor MOS à canal N T1 de la partie d'amplificateur de lecture comprend une paire de régions de source/drain 106 qui sont for- mées à l'intérieur de la couche de caisson 101, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches de drain faiblement dopées (que l'on appelle ci-après "couches LDD") 107, formées de façon adjacente à des parties de bords en regard des cou- ches de source/drain 106. La pellicule d'oxyde de grille 3 est formée sur les couches LDD 107, et une électrode de grille 4 est formée sur la pellicule d'oxyde de grille 3. Une pellicule d'oxyde de paroi latérale 5 est formée sur une sur- face latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4. Une couche dopée de canal 103 est formée à l'intérieur de la couche de caisson 101, sous l'électrode de grille 4. Le transistor MOS à canal N T2 de la partie de circuits périphé- riques comprend une paire de couches de source/drain 106 qui sont for- mées à l'intérieur de la couche de caisson 101, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 107. La pellicule d'oxyde de grille 3 est formée sur les couches LDD 107 et une électrode de grille 4 est formée sur la pellicule d'oxyde de grille 3. La pellicule d'oxyde de paroi latérale 5 est formée sur une sur- face latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4. Une couche dopée de canal 104 est formée à l'intérieur de la couche de caisson 101, sous l'électrode de grille 4. Le transistor MOS à canal N T3 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 106 formées à l'intérieur de la couche de caisson 101, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 107. Une pellicule d'oxyde de grille 3 est formée sur les couches de source/drain 106 et sur les couches LDD 107, et une électrode de grille 4 est formée sur la pellicule d'oxyde de grille 3. La pellicule d'oxyde de pa- roi latérale 5 est formée sur une surface latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4. Une couche dopée de canal 105 est formée à l'intérieur de la couche de caisson 101, sous l'électrode de grille 4. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une même couche de source/drain 106. De telles structures sont disposées en succession. Le Tableau 1 indique des valeurs numériques concernant les structures des transistors MOS à canal N T1 à T3. TABLEAU 1 Partie d'amplificateur Partie de circuits Partie de réseau de ______________ _ de lecture (T1) périphériques (T2) cellules de mémoire (T3) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 10 nm 10 nm 10 nm de grille Epaisseur de pellicule 200 nm 200 nm 200 nm d'électrode de grille cn Concentration en impureté de 5 x 1020 cm-3 5 x 1020 cm-3 5 x 1020 cm-3 grille Paroi latérale 100 nm 100 nm 100 nm Caisson B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm-2 Couche de coupure de canal B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 Couche dopée de canal B 50 keV 1 cm 50 keV x 102 cm-22 B 50 keV 5 x 012cm2 1 3 2x 1013 cm-2,21013 CM2, O) Couche LDD As 30 keV 1 x 1013 cm-2 As 30 keV 1 x 1013 cm- 2 As 30 keV 1 x 1013 cm'2 0 1015CM-2 1015 CM-2 1015C -2 Couche de source/drain As 50 keV 5 x 1015 cm2 As 50 keV 5 x 1015 cm2 As 50 keV 5 x 1015 cm-2 Traitement thermique 850 C 60 min 6 2766617 Dans le Tableau 1, les doses d'impureté pour former les cou- ches dopées de canal des transistor MOS à canal N T1, T2 et T3 sont respectivement de 1 x 1012 cm-2 3 x 1012 cm-2 et 5 x 1012 cm-2. On im- plante du bore (B) à titre d'impureté pour chacune des couches, avec une énergie d'implantation de 50 keV. La figure 68 montre des profils d'impureté des transistors MOS à canal N T1, T2 et T3 formant la partie d'amplificateur de lecture, la partie de circuits périphérique et la partie de réseau de cellules de mé- moire, qui sont toutes représentées sur la figure 67, ces profils corres- pondant respectivement à des coupes selon la ligne A-A', la ligne B-B' et la ligne C-C'. Sur la figure 68, une position (en profondeur) dans une direc- tion de coupe est représentée sur un axe horizontal et une concentration en impureté est représenté sur un axe vertical. En partant du côté gau- che sur l'axe horizontal on trouve, dans cet ordre, I'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif). Comme représenté dans le Tableau 1, la concentration en impu- reté dans l'électrode de grille reste uniformément à la même valeur pour tous les transistors, et par conséquent la ligne A-A', la ligne B-B' et la ligne C-C' sont placées l'une sur l'autre et représentées sous la forme de lignes droites en superposition. D'autre part, dans la couche de caisson, comme décrit précédemment, la dose de canal est plus faible pour un transistor qui exige une valeur de seuil inférieure (c'est-à- dire T1 T3), et par conséquent la concentration en impureté est faible à une in- terface entre la pellicule d'oxyde et le matériau massif. Une position de pic de chaque profil est approximativement la même qu'une position à laquelle chaque couche dopée de canal est formée. Procédé de fabrication des transistors respectifs On va maintenant décrire un procédé de fabrication des tran- sistors MOS à canal N T1, T2 et T3 de la partie d'amplificateur de lec- ture, de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, en se référant aux figures 69 à 74. A une étape qui est représentée sur la figure 69, on forme la couche LOCOS 2 (c'est-à-dire la pellicule d'oxyde de champ) avec une épaisseur qui est par exemple de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 1 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm-2, pour former ainsi une région de caisson de type P 101 à l'intérieur du substrat semiconducteur 1. Bien que l'on forme également une région de caisson de type N dans le substrat semicon- ducteur 1, pour former des transistors MOS à canal P, ceci n'est pas re- présenté et la description sera omise. Ensuite, on implante par exemple des ions de bore avec une énergie de 130 keV et une dose de 5 x 1012 cm-2, pour former ainsi la couche de coupure de canal 102 à l'intérieur du substrat semiconducteur 1. La couche de coupure de canal 102 est formée avec une forme qui, conjointement à la couche LOCOS 2, crée les régions avec séparation entre éléments. Ensuite, à une étape qui est représentée sur la figure 70, on forme à une position prédéterminée à l'intérieur de la région de caisson 101 la couche dopée de canal 103 qui a la plus faible concentration en impureté, correspondant au transistor T1 de la partie d'amplificateur de lecture. A ce stade, on forme également la couche dopée de canal 103 dans des régions qui se trouvent à l'intérieur des transistors T2 et T3 de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 103 par implantation d'ions de bore, par exemple, avec une énergie de 50 keV et une dose de 1 x 1012 cm-2. Ensuite, à l'étape qui est représentée sur la figure 71, on forme un masque de matière de réserve R201 sur la partie d'amplificateur de lecture. On implante en outre une impureté de manière sélective dans la couche dopée de canal 103 de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, pour former ainsi la couche do- pée de canal 104 qui a une concentration en impureté correspondant au transistor T2 de la partie de circuits périphériques. A ce stade, on forme également la couche dopée de canal 104 dans une région qui se trouve à l'intérieur du transistor T3 de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 104 en implantant des ions de bore, par exemple, avec une énergie de 50 keV et une dose de 2 x 1012 cm-2. Ensuite, à une étape qui est représentée sur la figure 72, on forme un masque de matière de réserve R202 sur la partie d'amplificateur de lecture et la partie de circuits périphériques, et on implante en outre une impureté de manière sélective dans la couche dopée de canal 104 de la partie de réseau de cellules de mémoire, pour former ainsi la couche dopée de canal 105 qui a une concentration en impureté correspondant au transistor T3 de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 105 en implantant des ions de bore, par exem- ple, avec une énergie de 50 keV et une dose de 2 x 1012 cm2. Ensuite, à une étape qui est représentée sur la figure 73, après avoir formé sur une surface principale du substrat semiconducteur 1, par un procédé d'oxydation thermique, une pellicule d'oxyde 31 qui deviendra la pellicule d'oxyde de grille 3, on forme par exemple une couche de sili- cium polycristallin dopé 41, à titre de matériau d'électrode de grille sur la pellicule d'oxyde 31, par un procédé de dépôt chimique en phase vapeur, ou CVD. La pellicule d'oxyde 31 a une épaisseur d'environ 10 nm, tandis que la couche de silicium polycristallin dopé 41 a une épaisseur d'environ nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'environ 5 x 102 cm-3. Ensuite, à une étape qui est représenté sur la figure 74, on forme un masque de matière de réserve R203 sur la couche de silicium polycristallin dopé 41. En définissant un motif, on forme l'électrode de grille 4 et la pellicule d'oxyde de grille 3. A la suite de ceci, après avoir formé les couches LDD 107 dans la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, par implantation ionique, on forme la pellicule d'oxyde de paroi latérale 5 sur une surfacer latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4, en lui donnant une épaisseur d'environ 100 nm. En utilisant à titre de masque la pelli- cule d'oxyde de paroi latérale 5, et en procédant par implantation ioni- que, on forme les couches de source/drain 106. De cette manière, on ob- tient la structure de la mémoire DRAM qui est représentée sur la figure 67. On obtient les couches LDD en injectant par exemple des ions d'arsenic (As), avec une énergie de 30 keV et une dose de 1 x 1013 cm2. D'autre part, on obtient les couches de source/drain 106 en injectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 1 x 1015 cm-2, et en effectuant ensuite un recuit à 850 C pendant 60 mi- nutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former la mémoire DRAM, ces étapes ne seront pas décrites et elles ne sont pas représentées dans les dessins. Problème affectant la mémoire DRAM classique Comme décrit ci-dessus, dans la mémoire DRAM classique, pour former des transistors qui ont des caractéristiques mutuellement différentes et qui sont utilisés dans la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mé- moire et autres, dans une seul puce, on change la concentration en impu- reté de la couche dopée de canal en correspondance avec chaque tran- sistor, et on ajuste la valeur de seuil. Cependant, plus la concentration en impureté de la couche do- pée de canal est élevée, plus la valeur de seuil devient grande. Simulta- nément, du fait que la concentration en impureté est élevée dans une partie de jonction entre une couche de diffusion et le substrat, un courant de fuite provenant de la couche de diffusion (c'est-à-dire la fuite de cou- che de diffusion) augmente. En d'autres termes, il existe une relation de compromis entre la valeur de seuil et la fuite de couche de diffusion, et par conséquent un courant de fuite est automatiquement déterminé une fois que la valeur de seuil est déterminée. Ainsi, la relation de compromis entre les deux impose une restriction à la conception du circuit. Second exemple classique Structure d'ensemble d'une mémoire flash A titre de second exemple classique, on décrira une structure d'une mémoire flash 700 dans laquelle plusieurs types de transistors sont formés, ainsi qu'un procédé de fabrication de cette mémoire. La figure 75 montre une structure de la mémoire flash 700 (structure de cellule). De façon générale, une mémoire flash diffère d'une mémoire DRAM par l'utilisation d'une tension élevée, telle que 10 V, pour l'écriture et l'effacement. Dans ce but, un circuit de pompe de charge 710 est incorporé à titre de circuit élévateur dans la mémoire flash 700 qui est représentée sur la figure 75. La mémoire flash 700 comprend non seulement une partie de réseau de cellules de mémoire 701 pour enregistrer des données, mais également une partie résistant à une tension élevée, telle qu'un décodeur X 703 et un décodeur Y 704, qui est utilisée pour l'élévation de tension, une partie de circuits périphériques (c'est-à-dire un tampon d'adresse 702, une partie d'horloge de ligne/colonne 705, une partie de transmis- sion d'entrée/sortie 706, une partie de registre de données 707, une par- tie d'amplificateur de lecture 708, une partie de commande de fonction- nement 709) et autres. Bien que toutes ces parties soient formées par des transistors, du fait de différences entre des tensions utilisées, il est nécessaire d'employer plusieurs types de transistors qui ont des caracté- ristiques mutuellement différentes. Par exemple, un transistor dans la partie de réseau de cellules de mémoire 701 exige une épaisseur de pellicule d'oxyde qui est par exemple d'environ 10 nm pour garantir la fiabilité d'une pellicule d'oxyde tunnel. Cependant, un courant de valeur élevée est exigé dans la partie de circuits périphériques, dans le but d'avoir un fonctionnement rapide, et par conséquent une épaisseur de pellicule d'oxyde est souvent fixée à une valeur inférieure à celle de la partie de réseau de cellules de mé- moire 701. De plus, dans la partie résistant à une tension élevée, il est nécessaire d'avoir un transistor qui supporte une tension de 10 V. Il est donc nécessaire d'utiliser une pellicule d'oxyde épaisse qui a par exem- ple une épaisseur s'élevant jusqu'à 25 nm. En résumé, plusieurs types de transistors qui ont des épaisseurs de pellicule d'oxyde mutuellement dif- férentes sont nécessaires dans la mémoire flash qui se présente sous la forme d'une seule puce. Structures des transistors respectifs Dans ce qui suit, on décrit un exemple dans lequel une épais- seur de pellicule d'oxyde est changée conformément à un transistor. La figure 76 montre, en une vue partielle, un exemple d'une structure d'une mémoire flash qui est fabriquée par un procédé de fabrication classique. On voit des coupes de transistors MOS à canal N Tl1 à T13 qui sont uti- lisés pour la partie résistant à une tension élevée, la partie de circuits périphériques et la partie de réseau de cellules de mémoire. 1 1 Sur la figure 76, les transistors MOS à canal N Tll à T13 sont formés à l'intérieur d'une couche de caisson de type P 121 qui est formée sur le même substrat semiconducteur 21 (de type P). La couche de cais- son 121 fait l'objet d'une séparation entre éléments au moyen d'une cou- che de coupure de canal 122 qui est formée à l'intérieur de la couche de caisson 121, et d'une couche LOCOS 22, d'une manière telle que les transistors MOS à canal N Tll à 13 soient formés dans des régions qui sont créées par la séparation entre éléments. Le transistor MOS à canal N Tll de la partie résistant à une tension élevée comprend une paire de couches de source/drain 126 qui sont formées à l'intérieur de la couche de caisson 122, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de cou- ches LDD 127 qui sont formées dans des positions adjacentes à des par- ties de bord en regard des couches de source/drain 126. Une pellicule d'oxyde de grille 26 est formée sur les couches LDD 127 et une électrode de grille 29 est formée sur la pellicule d'oxyde de grille 26. Une pellicule d'oxyde de paroi latérale 30 est formée sur la surface latérale de la pellicule d'oxyde de grille 26 et de l'électrode de grille 29. Une couche dopée de canal 123 est formée à l'intérieur de la couche de caisson 121, sous l'électrode de grille 29. Le transistor MOS à canal N T12 de la partie de circuits péri- phériques comprend une paire de couches de source/drain 126 qui sont formées à l'intérieur de la couche de caisson 122, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 127. Une pellicule d'oxyde de grille 25 est formée sur les couches LDD 127, et une électrode de grille 29 est formée sur la pellicule d'oxyde de grille 25. Une pellicule d'oxyde de paroi latérale 30 est formée sur une surface latérale de la pellicule d'oxyde de grille 25 et de l'électrode de grille 29. Une couche dopée de canal 124 est formée à l'intérieur de la couche de caisson 121, sous l'électrode de grille 29. Le transistor MOS à canal N T13 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 126 qui sont formées à l'intérieur de la couche de caisson 121, indépendam- ment l'une de l'autre, mais parallèlement l'une à l'autre. Une pellicule d'oxyde tunnel 23 est formée sur des parties de bord des couches de source/drain 126. Une électrode de grille flottante 27, une pellicule d'isolation inter-couche 24 et une électrode de grille de commande 28 sont formées dans cet ordre sur la pellicule d'oxyde tunnel 23. La pellicule d'oxyde de paroi latérale 30 est formée sur une surface latérale de la pellicule d'oxyde tunnel 23, de l'électrode de grille flottante 27, de la pellicule d'isolation inter-couche 24 et de l'électrode de grille de commande 28. Une couche dopée de canal 125 est formée à l'intérieur de la couche de caisson 121, sous l'électrode flottante 27. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une même couche de source/drain 126. De telles structures sont disposées en succession. Une caractéristique de la mémoire flash qui est représentée sur la figure 76 consiste en ce que l'épaisseur de la pellicule d'oxyde de grille 26 du transistor MOS à canal N Tll de la partie résistant à une tension élevée est la plus grande, suivie par l'épaisseur de la pellicule d'oxyde tunnel 23 du transistor MOS à canal N T13 de la partie de réseau de cellules de mémoire, et par l'épaisseur de la pellicule d'oxyde de grille 25 du transistor MOS à canal N T12 de la partie de circuits périphériques, dans cet ordre. La figure 77 montre les épaisseurs des pellicules d'oxyde de grille respectives. Sur la figure 77, les transistors MOS à canal N de la partie résistant à une tension élevée, de la partie de circuits périphéri- ques et de la partie de réseau de cellules de mémoire sont représentés dans cet ordre le long de l'axe horizontal, à partir du côté gauche. Le Tableau 2 montre des valeurs numériques concernant les structures des transistors MOS à canal N Tll à T13. TABLEAU 2 Partie résistant à une Partie de circuits Partie de réseau de tension élevee (T11) périphériques (T12) cellules de mémoire (T 13) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ _ ___ _______ Epaisseur de pellicule d'oxyde 25 nm 8 nm 10 nm de grille Epaisseur de pellicule 100 nm d'électrode de grille flottante __ Concentration en impureté de 1 x 1020cm-3 grille flottante Epaisseur de pellicule TEOS/Si3N4/TEOS = d'isolation inter-couche 10/10/10 nm Epaisseur de pellicule d'élec- 200 nm 200 nm 200 nm trode de grille de commande Concentration en impureté de 5 x 1020 cm-3 5 x 1020 cm-3 5 x 1020 cm-3 grille de commande Paroi laterale 200 nm 200 nm 200 nm Caisson B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm-2 Couche de coupure de canal B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm'2 B 130 keV 5 x 1012 cm -2 fo Couche dopée de canal B 50 keV 1 x 1012 cm'2 6B 50 keV 5 x 1012 cm2B 50 ke5 x 1012 cm2 -4 Couche LDD As 30 keV I x 1013 cm-2 As 30 keV I x 1013 cm2 -- Couche de source/drain As 50 keV 5 x 1015 cm-2 As 50 keV 5 x 1015 cm-2 As 50 keV 5 x 1015 cm-2 Traitement thermique 850 C 60 min Dans le Tableau 2, les épaisseurs des pellicules d'oxyde de grille des transistors MOS à canal N Tll, T12 et 13 sont respectivement de 25 nm, 8 nm et 10 nm. Procédé de fabrication des transistors respectifs On va maintenant donner une description d'un procédé de fa- brication des transistors MOS à canal N Tll, T12 et 13 de la partie ré- sistant à une tension élevée, de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, en se référant aux figures 78 à 91. Premièrement, à une étape qui est représentée sur la figure 78, on forme la couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 22 en lui donnant par exemple une épaisseur de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 21 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm-2, pour former ainsi une région de caisson de type P 121 à l'intérieur du substrat semiconducteur 21. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 21, afin de former des transistors MOS à canal P, ceci n'est pas représenté et la description sera omise. Ensuite, on im- plante par exemple des ions de bore avec une énergie de 130 keV et une 1 2 -2 dose de 5 x 1012 cm- 2, pour former ainsi la couche de coupure de canal 122 à l'intérieur du substrat semiconducteur 21. On forme la couche de coupure de canal 122 en lui donnant une forme qui, en association avec la couche LOCOS 22, crée les régions avec séparation entre éléments. On forme ensuite une couche dopée de canal 120 dans des po- sitions prédéterminées de la partie résistant à une tension élevée, de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, à l'intérieur de la région de caisson 121. On forme la couche dopée de canal 120 en implantant par exemple des ions de bore avec une énergie de 50 keV et une dose de 1 x 1012 cm2. Ensuite, à une étape qui est représentée sur la figure 79, après avoir formé une pellicule d'oxyde 231 qui deviendra la pellicule d'oxyde tunnel 23, sur une surface principale du substrat semiconducteur 21, par un procédé d'oxydation thermique, on forme par exemple une couche de silicium polycristallin dopé 271, à titre de matériau d'électrode de grille, sur la pellicule d'oxyde 231, par un procédé CVD. La pellicule d'oxyde 231 a une épaisseur d'environ 10 nm, tandis que la couche de silicium polycristallin dopé 271 a une épaisseur d'environ 100 nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'en- viron 1 x 1020 cm-3. Ensuite, à une étape qui est représentée sur la figure 80, on forme sélectivement un masque de matière de réserve R 221 sur la cou- che de silicium polycristallin dopé 271, à l'intérieur de la partie de réseau de cellules de mémoire. Dans ce cas, on forme le masque de matière de réserve R221 dans la direction de la largeur de grille de la partie de ré- seau de cellules de mémoire. On enlève par une attaque anisotrope une partie de la couche de silicium polycristallin dopé 271 qui n'est pas re- couverte par le masque de matière de réserve R221. La figure 81 montre cette condition. La figure 81 est une vue en plan qui représente la structure de la figure 80 vue par le côte de la surface supérieure (c'est-à-dire le côté sur lequel est formé le masque de matière de réserve R221). A l'intérieur de la partie de réseau de cellules de mémoire, le masque de matière de réserve R221 est réalisé sous la forme d'îlots rectangulaires qui sont dis- posés régulièrement. On forme le masque de matière de réserve R221 de façon à recouvrir une couche active AL qui a une configuration semblable à un îlot rectangulaire, et une couche LOCOS LL autour de celle-ci. Du fait que le masque de matière de réserve R221 n'est pas formé à l'inté- rieur de la partie résistant à une tension élevée et de la partie de circuits périphériques, la couche active AL est à nu. Ensuite, après avoir enlevé le masque de matière de réserve R221, à une étape qui est représentée sur la figure 82, on forme par un procédé CVD une pellicule d'isolation 241, qui deviendra la pellicule d'isolation inter-couche 24, qui isole la grille flottante vis-à-vis de la grille de commande. Cette pellicule a une structure dans laquelle une pellicule de TEOS (tétraéthylorthosilicate), une pellicule de nitrure (Si3N4), et une pellicule TEOS, ayant chacune une épaisseur de 10 nm, sont superpo- sées dans cet ordre. La pellicule d'isolation inter-couche 24 est appelée dans certains cas une "pellicule ONO". La pellicule d'isolation 241 est également formée sur la partie résistant à une tension élevée et sur la partie de circuits périphériques. Ensuite, à une étape qui est représentée sur la figure 83, on forme un masque de matière de réserve R222 sur la pellicule d'isolation * 241 de la partie de réseau de cellules de mémoire, et on enlève la pelli- cule d'isolation 241 dans toutes les autres régions. Dans ce cas, dans les autres régions, on enlève également la pellicule d'oxyde 231. La figure 84 montre cette condition. La figure 84 est une vue en plan représentant la structure de la figure 83 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel est formé le masque de matière de réserve R222). On forme le masque de matière de réserve R222 de façon à recouvrir entièrement la partie de réseau de cellules de mémoire. Cependant, la couche active AL est à nu à l'intérieur de la partie résistant à une tension élevée et de la partie de circuits périphériques, du fait que le masque de matière de ré- serve R222 n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R222, à une étape qui est représentée sur la figure 85, on forme sur la totalité de la surface principale du substrat semiconducteur 21, par un procédé d'oxydation thermique, une pellicule d'oxyde 261 qui deviendra la pellicule d'oxyde de grille 26. A ce stade, du fait que la pellicule d'iso- lation 241 sur la partie de réseau de cellules de mémoire comprend la pellicule de nitrure, la pellicule d'isolation 241 n'est pas oxydée et l'épaisseur de la pellicule d'isolation 241 est maintenue. L'épaisseur de la pellicule d'oxyde 261 est d'environ 17 nm. Ensuite, à une étape qui est représentée sur la figure 86, on recouvre par un masque de matière de réserve R223 des régions autres que la partie de circuits périphériques, et on enlève la pellicule d'oxyde 261 sur la partie de circuits périphériques, par attaque par voie humide. La figure 87 montre cette condition. La figure 87 est une vue en plan représentant la structure de la figure 86 vue par le côté de la surface supérieure (c'est-a-dire le côté sur lequel est formé le masque de matière de réserve R223). Le masque de matière de réserve R223 est formé de façon à recouvrir entièrement la partie de réseau de cellules de mémoire et la partie résistant à une ten- sion élevée. Cependant, dans la partie de circuits périphériques, du fait que le masque de matière de réserve R223 n'est pas formé, la couche active AL est à nu. Ensuite, après avoir enlevé le masque de matière de réserve R223, à une étape qui est représentée sur la figure 88, on forme par un procédé d'oxydation thermique une pellicule d'oxyde 251 qui deviendra la pellicule d'oxyde de grille 25. A ce stade, du fait que la pellicule d'isola- tion 241 sur la partie de réseau de cellules de mémoire comprend la pel- licule de nitrure, la pellicule d'isolation 241 n'est pas oxydée et l'épais- seur de la pellicule d'isolation 241 est maintenue. Cependant, dans la partie résistant à une tension élevée, la pellicule d'oxyde 261 se déve- loppe et son épaisseur augmente. L'épaisseur de la pellicule d'oxyde 251 est d'environ 8 nm. La pellicule d'oxyde 261 se développe jusqu'à environ nm. Ensuite, à une étape qui est représentée sur la figure 89, on forme une couche de silicium polycristallin dopé 291, à titre de matériau d'électrode de grille, sur la totalité de la surface principale du substrat semiconducteur 21, par un procédé CVD. L'épaisseur de la couche de silicium polycristallin dopé 291 est d'environ 200 nm. On utilise du phos- phore (P) à titre d'impureté. La concentration de l'impureté est d'environ 5 x 1020 cm3. Ensuite, à une étape qui est représentée sur la figure 90, on forme un masque de matière de réserve R224 sur la couche de silicium polycristallin dopé 291, et on forme un motif dans celui-ci. La figure 91 montre cette condition. La figure 91 est une vue en plan représentant la structure de la figure 90 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel est formé le masque de matière de réserve R224). Le masque de matière de réserve R224 est formé de façon à être perpendiculaire à la couche active AL qui a une configuration rectangulaire. Sous l'effet de la formation d'un motif, la pellicule d'oxyde de grille 26 et l'électrode de grille 29 sont formées dans la partie résistant à une tension élevée, la pellicule d'oxyde de grille 25 et l'électrode de grille 29 sont formées dans la partie de circuits périphériques, et la pellicule d'oxyde tunnel 23, I'électrode de grille flottante 27 et l'électrode de grille de commande 28 sont formées dans la partie de réseau de cellules de mémoire. A la suite de ceci, après avoir formé les couches LDD 127 par implantation d'ions dans la partie résistant à une tension élevée et dans la partie de circuits périphériques, on forme la pellicule d'oxyde de paroi latérale 30, d'environ 100 nm d'épaisseur, sur une surface latérale d'une pellicule d'oxyde de grille 26 et de l'électrode de grille 29, sur une sur- face latérale de la pellicule d'oxyde de grille 25 et de l'électrode de grille 29, et sur une surface latérale de la pellicule d'oxyde tunnel 23, de l'électrode de grille flottante 27, de la pellicule d'isolation inter-couche 24 et de l'électrode de grille de commande 28. En utilisant à titre de masque la pellicule d'oxyde de paroi latérale 30, et en procédant par implantation ionique, on forme les couches de source/drain 126. De cette manière, on obtient la structure de la mémoire flash qui est représentée sur la figure 76. On forme les couches LDD 127 en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 1 x 1013 cm2. D'autre part, on forme les couches de source/drain 126 en injectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de x 1015 cm-2, et en effectuant ensuite un recuit à 850 C pendant 60 mi- nutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former la mémoire flash, ceci ne sera pas décrit et n'est pas représenté dans les dessins. Problèmes concernant la mémoire flash classique Comme décrit ci-dessus, comme dans la mémoire DRAM classi- que, il existe dans la mémoire flash classique une relation de compromis entre une valeur de seuil et une fuite de couche de diffusion. La relation de compromis impose une restriction à la conception du circuit. En outre, du fait qu'il est nécessaire de former plusieurs types de transistors qui ont des épaisseurs de pellicule d'oxyde mutuellement différentes, dans la mémoire flash qui se présente sous la forme d'une seule puce, il est nécessaire dans certains cas de former les pellicules d'oxyde au cours de plus d'une étape. Par exemple, dans la partie résis- tant à une tension élevée, à l'étape d'enlèvement du masque de matière de réserve R223 (voir la figure 86), la pellicule d'oxyde 261 se développe davantage pendant la formation de la pellicule d'oxyde 251 (voir la figure 88). Ainsi, la pellicule d'oxyde 261 est formée a deux étapes. Ceci con- duit à une possibilité plus élevée de permettre l'entrée d'une impureté ou autres, ce qui dégrade à son tour la fiabilité de la pellicule d'oxyde de grille 26 ou amoindrit la maîtrise de l'épaisseur de pellicule. Ceci conduit en outre à un problème qui consiste dans la perte de la fiabilité du tran- sistor MOS à canal N Tl1 de la partie résistant à une tension élevée, etc. Troisième exemple classique Structure d'ensemble d'une mémoire DRAM comprenant un cir- cuit logique A titre de troisième exemple classique, on va décrire une structure d'une mémoire DRAM 800 qui comprend un circuit logique (que l'on appelle ci-après "Circuit Logique en Mémoire DRAM"), et un procédé de fabrication de cette structure. Le Circuit Logique en Mémoire DRAM 800 est un dispositif qui fonctionne avec d'excellentes performances et qui a seulement un faible coût, du fait qu'un circuit logique est formé à l'intérieur de la même puce, de façon que la mémoire DRAM et le circuit logique, qui étaient formés jusqu'à présent sous la forme de puces séparées, soient combinés en- semble. Comme représenté sur la figure 92, le Circuit Logique en Mé- moire DRAM 800 est divisé grossièrement en une partie logique et une partie de mémoire DRAM. Une exigence pour la partie logique consiste dans le fonctionnement à une vitesse élevée, c'est-à-dire que cette partie doit avoir une possibilité d'attaque élevée et une faible capacité. D'autre part, comme décrit précédemment, la partie de mémoire DRAM comprend une partie de réseau de cellules de mémoire dans laquelle un faible cou- rant de fuite est exigé, une partie d'amplificateur de lecture dans laquelle un fonctionnement à une tension basse est exigé, etc. Ainsi, plusieurs types de transistors qui ont des caractéristiques mutuellement différentes sont nécessaires dans le Circuit Logique en Mémoire DRAM 800 qui est réalisé sous la forme d'une seule puce. Structures des transistors respectifs Une technique classique pour former dans une seule puce des transistors qui ont des caractéristiques mutuellement différentes consiste à changer un profil d'impureté d'une couche dopée de canal ou une épaisseur de pellicule d'oxyde, en correspondance avec un transistor. Dans ce qui suit, en ce qui concerne la partie de mémoire DRAM, on dé- crira un exemple dans lequel une concentration d'impureté d'une couche dopée de canal est changée en correspondance avec un transistor, tan- dis qu'en ce qui concerne la partie logique on décrira un exemple dans lequel une épaisseur de pellicule d'oxyde est changée en correspon- dance avec un transistor. La figure 93 montre (en vue partielle) un exemple d'une struc- ture d'un Circuit Logique en Mémoire DRAM qui est fabriquée par un pro- cédé de fabrication classique. La figure montre des coupes de transistors MOS à canal N T21 à T23 qui sont utilisés pour la partie logique et pour la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire de la partie de mémoire DRAM. Sur la figure 93, les transistors MOS à canal N T21 à T23 sont formés à l'intérieur d'une couche de caisson de type P 151 qui est formée sur le même substrat semiconducteur 51 (du type P). La couche de cais- son 151 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 152 qui est formée à l'intérieur de la couche de caisson 151, et par une couche LOCOS 52, de manière que les transistors MOS à canal N T21 à T23 soient formés dans des régions qui sont créées par séparation entre éléments. Le transistor MOS à canal N T21 de la partie logique comprend une paire de couches de source/drain 156 qui sont formées à l'intérieur de la couche de caisson 151, indépendamment l'une de l'autre, mais pa- rallèlement l'une à l'autre, et une paire de couches LDD 157 qui sont formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 156. Une pellicule d'oxyde de grille 54 est formée sur les couches LDD 157, et une électrode de grille 55 est formée sur la pellicule d'oxyde de grille 54. Une pellicule d'oxyde de paroi latérale 56 est formée sur la surface latérale de la pellicule d'oxyde de grille 54 et de l'électrode de grille 55. Une couche dopée de canal 155 est formée à l'intérieur de la couche de caisson 151, sous l'électrode de grille 55. 21 2766617 Le transistor MOS à canal N T22 de la partie d'amplificateur de lecture comprend une paire de couches de source/drain 156 qui sont for- mées à l'intérieur de la couche de caisson 151, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 157. Une pellicule d'oxyde de grille 53 est formée sur les couches LDD 157, et une électrode de grille 55 est formée sur la pellicule d'oxyde de grille 53. La pellicule d'oxyde de paroi latérale 56 est formée sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'électrode de grille 55. Une couche dopée de canal 154 est formée à l'intérieur de la couche de caisson 151, sous l'électrode de grille 55. Le transistor MOS à canal N T23 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 156 qui sont formées à l'intérieur de la couche de caisson 151, indépendam- ment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 157. La pellicule d'oxyde de grille 53 est formée sur les couches de source/drain 156 et les couches LDD 157, et la pellicule de grille 55 est formée sur la pellicule d'oxyde de grille 53. La pellicule d'oxyde de paroi latérale 56 est formée sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'électrode de grille 55. Une couche dopée de canal 153 est formée à l'intérieur de la couche de caisson 151, sous l'électrode de grille 55. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une seule couche de source/drain 156. De telles structures sont disposées en succession. Le Tableau 3 montre des valeurs numériques concernant les structures des transistors MOS à canal N T21 à T23. TABLEAU 3 Partie logique Partie d'amplificateur Partie de réseau de (T21) de lecture (T22) cellules de mémoire (T23) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 6 nm 10 nm 10 nm de grille Epaisseur de pellicule 200 nm 200 nm 200 nm d'électrode de grille Concentration en impureté de 5 x 1020 cm-3 5 x 1020 cm-3 5 x 1020 cm-3 grille Paroi latérale 100 nm 100 nm 100 nm Caisson B 700 keV 1 x 1015 cm-2 B 700 keV 1 x 1015 cm-2 B 700 keV 1 x1015 cm-2 Couche de coupure de canal B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 Couche dopée de canal B 50 keV x 1013 cm-2 B 50 keV 1 x 1012 cm-2 B 50 keV 5 x 1012 cm-2 i Couche LDD As 30 keV I x 1013 cm2 As 30 keV 1 x 1013 cm2 As 30 keV 1 x 1013cm2 Couche de source/drain As 50 keV 5 x 1015 cm-2 As 50 keV 5x 1015 cm2 As 50 keV 5, 1015 cm2 Traitement thermique 850 C 60 min Dans le Tableau 3, les doses d'impureté pour former les cou- ches dopées de canal des transistors MOS à canal N T21, T22 et T23 sont respectivement de 1 x 1013 cm-2, 1 x 1012 cm-2 et 5 x 1012 cm-2. On implante du bore (B) à titre d'impureté pour toutes les couches, avec une énergie d'implantation de 50 keV. En outre, les épaisseurs des pellicules d'oxyde de grille des transistors MOS à canal N T21, T22 et T23 sont respectivement de 6 nm, nm et 10 nm. La figure 94 montre des profils d'impureté des transistors MOS à canal N T21, T22 et T23 de la partie logique, de la partie d'amplifica- teur de lecture et de la partie de réseau de cellules de mémoire, qui sont tous représentés sur la figure 93, ces profils correspondant respective- ment à des coupes selon la ligne A-A', la ligne B-B' et la ligne C-C'. Sur la figure 94, une position (en profondeur) dans une direc- tion de coupe est représentée sur un axe horizontal et une concentration en impureté est représentée sur un axe vertical. On trouve l'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, le long de l'axe horizontal, en partant du côté gauche. Comme indiqué dans le Tableau 3, la concentration en impureté dans l'électrode de grille conserve uniformément la même valeur parmi tous les transistors, et par conséquent la ligne A-A', la ligne B-B' et la ligne C-C' se trouvent l'une au-dessus de l'autre et sont représentées sous la forme de lignes droites en superposition (elles sont représentées par deux lignes dans le dessin pour distinguer la ligne A-A'). D'autre part, dans la couche de caisson, la dose de canal est plus faible pour un tran- sistor dans la partie d'amplificateur de lecture, qui exige une faible valeur de seuil, et par conséquent la concentration en impureté est faible à une interface entre la pellicule d'oxyde et la partie massive. Une position de pic de chaque profil est approximativement la même qu'une position à laquelle est formée chaque couche dopée de canal. La figure 95 montre des épaisseurs des pellicules d'oxyde de grille respectives. Sur la figure 95, les transistors MOS à canal N de la partie logique, de la partie d'amplificateur de lecture et de la partie de réseau de cellules de mémoire sont représentés dans cet ordre, le long de l'axe horizontal, en partant du côté gauche. Comme représenté sur la figure 95, pour améliorer la possibilité d'attaque en courant, la partie lo- gique a une épaisseur de pellicule d'oxyde plus faible que celles de la partie d'amplificateur de lecture et de la partie de réseau de cellules de mémoire de la partie de mémoire DRAM. Procédé de fabrication des transistors respectifs On présentera dans ce qui suit une description d'un procédé de fabrication des transistors MOS à canal N T21, T22 et T23 de la partie logique, de la partie d'amplificateur de lecture et de la partie de réseau de cellules de mémoire de la partie de mémoire DRAM, en se référant aux figures 96 à 104 Premièrement, à une étape qui est représentée sur la figure 96, on forme la couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 52 de façon à lui donner par exemple une épaisseur de 400 nm, par un procéde LOCOS, sur une surface du substrat semiconducteur 51 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm-2, pour former ainsi une région de caisson de type P 151 à l'intérieur du substrat semiconducteur 51. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 51, de façon à former des transistors MOS à canal P, ceci n'est pas représenté et la description sera omise. Ensuite, on implante par exemple des ions de bore avec une énergie de 130 keV et une dose de 5 x 1012 cm-2, pour former ainsi la couche de coupure de canal 152 à l'intérieur du substrat semiconducteur 51. On fabrique la couche de coupure de canal 152 avec une forme qui, en association avec la couche LOCOS 52, crée les régions présentant une séparation entre éléments. Ensuite, à une étape qui est représentée sur la figure 97, à une position prédéterminée à l'intérieur de la région de caisson 151, on forme la couche dopée de canal 154 qui a la plus faible concentration en impu- reté, en correspondance avec le transistor T22 de la partie d'amplifica- teur de lecture. A ce stade, on forme également la couche dopée de ca- nal 154 dans des régions se trouvant à l'intérieur des transistors T21 et T23 de la partie logique et de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 154 en implantant par exemple des ions de bore, avec une énergie de 50 keV et une dose de I x 1012 cm'2. Ensuite, à une étape qui est représentée sur la figure 98, on forme un masque de matière de réserve R251 sur la partie d'amplificateur de lecture. On implante en outre une impureté d'une manière sélective dans la couche dopée de canal 154 de la partie logique et de la partie de réseau de cellules de mémoire, pour former ainsi la couche dopée de ca- nal 153 qui a une concentration en impureté en correspondance avec le transistor T23 de la partie de réseau de cellules de mémoire. A ce stade, on forme également la couche dopée de canal 153 dans une région qui se trouve à l'intérieur du transistor T21 de la partie logique. On forme la couche dopée de canal 153 en implantant par exemple des ions de bore, avec une énergie de 50 keV et une dose de 4 x 1012 cm-2. Ensuite, à une étape qui est représentée sur la figure 99, on forme un masque de matière de réserve R252 sur la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire. On implante en outre une impureté d'une manière sélective dans la couche dopée de ca- nal 153 de la partie logique, pour former ainsi la couche dopée de canal qui a une concentration en impureté en correspondance avec le tran- sistor T21 de la partie logique. On forme la couche dopée de canal 155 en implantant par exemple des ions de bore, avec une énergie de 50 keV 112 C -2 et une dose de 5 x 1012 cm2. Ensuite, a une étape qui est représentée sur la figure 100, on forme sur la surface principale du substrat semiconducteur 51, par un procédé d'oxydation thermique, une pellicule d'oxyde 531 qui deviendra la pellicule d'oxyde de grille 53. L'épaisseur de la pellicule d'oxyde 531 est d'environ 4 nm. Ensuite, à une étape qui est représentée sur la figure 101, on recouvre avec un masque de matière de réserve R253 I'épaisseur de pel- licule d'oxyde 531 de la partie d'amplificateur de lecture et de la partie de réseau de cellules de mémoire, et on enlève sélectivement l'épaisseur de pellicule d'oxyde 531 qui se trouve seulement sur la partie logique. Ensuite, après avoir enlevé le masque de matière de réserve R253, à une étape qui est représentée sur la figure 102, on forme sur la surface principale du substrat semiconducteur 51, par un procédé d'oxy- dation thermique, une pellicule d'oxyde 541 qui deviendra la pellicule d'oxyde de grille 54. A ce stade, la pellicule d'isolation 531 sur la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire se développe et son épaisseur de pellicule augmente. L'épaisseur de la pellicule d'oxyde 541 est d'environ 6 nm. La pellicule d'oxyde 531 se dé- veloppe jusqu'à environ 10 nm. Ensuite, à une étape qui est représentée sur la figure 103, on forme une couche de silicium polycristallin dopé 551, à titre de matériau d'électrode de grille, sur la pellicule d'oxyde 531 et la pellicule d'oxyde 541, par un procédé CVD. L'épaisseur de la couche de silicium polycris- tallin dopé 551 est d'environ 200 nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'environ 1 x 102 cm3. Ensuite à une étape qui est représentée sur la figure 104, on forme un masque de matière de réserve R254 sur la couche de silicium polycristallin dopé 551, et on définit un motif dans ce masque. Par l'opé- ration de définition de motif, l'électrode de grille 54 et l'électrode de grille 55 sont formées dans la partie logique, tandis que la pellicule d'oxyde de grille 53 et l'électrode de grille 55 sont formées dans la partie d'amplifi- cateur de lecture et dans la partie de réseau de cellules de mémoire. A la suite de ceci, après avoir formé les couches LDD 157 par implantation d'ions dans la partie logique, la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire, on forme la pelli- cule d'oxyde de paroi latérale 56, d'environ 100 nm d'épaisseur, sur une surface latérale de la pellicule d'oxyde de grille 54 et de l'électrode de grille 55, à l'intérieur de la partie logique, et sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'électrode de grille 55 à l'intérieur de la partie d'amplificateur de lecture et de la partie de réseau de cellu- les de mémoire. En utilisant à titre de masque la pellicule d'oxyde de pa- roi latérale 56, on forme les couches de source/drain 156, par implanta- tion ionique. De cette manière, on obtient la structure du Circuit Logique en Mémoire DRAM qui est représentée sur la figure 93. On forme les couches LDD 157 en implantant par exemple des ions d'arsenic (As), avec une énergie de 30 keV et une dose de 1 x 1013 cm2. D'autre part, on obtient les couches de source/drain 156 en injec- tant par exemple des ions d'arsenic, avec une énergie de 50 keV et unedose de 5 x 1015 cm'2, et on effectue ensuite une opération de recuit à 850 C pendant 30 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former le Circuit Logique en Memoire DRAM, ces opérations ne seront pas décrites et elles ne sont pas représentées dans les des- sins. Problème concernant le Circuit Logique en Mémoire DRAM Comme décrit ci-dessus, dans le Circuit Logique en Mémoire DRAM classique, pour former à l'intérieur d'une seule puce des transis- tors qui sont utilisés dans la partie logique, la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire, et qui ont des ca- ractéristiques mutuellement différentes, on change la concentration en impureté de la couche dopée de canal en correspondance avec chaque transistor, et on ajuste une valeur de seuil. Cependant, lorsque la concentration en impureté de la couche dopée de canal devient plus élevée, la valeur de seuil augmente. En même temps, une fuite de couche de diffusion augmente, du fait que la concentration en impureté devient élevée par exemple dans une partie de jonction entre une couche de diffusion et le substrat. En d'autres termes, la valeur de seuil et la fuite de couche de diffusion sont dans une relation mutuelle de compromis, et par conséquent un courant de fuite est auto- matiquement déterminé une fois que l'on a déterminé la valeur de seuil. Ainsi, la relation de compromis entre les deux impose une restriction à la conception du circuit. En outre, dans le but d'améliorer les possibilités d'attaque en courant, la partie logique a une épaisseur de pellicule d'oxyde inférieure à celles des autres parties. Dans ce but, il est nécessaire de former plu- sieurs types de transistors qui ont des épaisseurs de pellicule d'oxyde différentes les unes des autre, à l'intérieur de la mémoire DRAM qui se présente sous la forme d'une seule puce, et il est nécessaire dans cer- tains cas de former les pellicules d'oxyde en plus d'une étape. Par exem- ple, dans la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire, à l'étape d'enlèvement du masque de matière de réserve R253 (voir la figure 101), la pellicule d'isolation 531 se déve- loppe davantage au cours de la formation de la pellicule d'oxyde 541 (voir la figure 102). Ainsi, la pellicule d'oxyde 531 est formée en deux étapes. Ceci conduit à une plus grande possibilité de permettre l'entrée d'une impureté ou autre, ce qui dégrade à son tour la fiabilité de la pelli- cule d'oxyde de grille 53 ou amoindrit la maîtrise de l'épaisseur de pelli- cule. Ceci conduit en outre à un problème qui consiste en une perte de la fiabilité des transistors MOS à canal N T22 et T23 de la partie d'amplificateur de lecture et de la partie de réseau de cellules de mémoire, etc. Quatrième exemple classique Structure d'ensemble d'une mémoire flash comprenant un circuit logique A titre de quatrième exemple classique, on va décrire une structure d'une mémoire flash 900 qui comprend un circuit logique (que l'on appelle ci-après "Circuit Logique en Mémoire Flash"), ainsi qu'un procédé de fabrication de cette structure. L'un des objectifs en recherche et développement qui retient I'attention au fur et à mesure de l'augmentation de la densité d'implanta- tion de transistors, consiste dans le développement d'un micro- ordinateur en une seule puce, dans lequel un micro-ordinateur est fabriqué à l'inté- rieur d'une seule puce, tandis qu'un autre objectif de recherche et déve- loppement qui suscite une grande attention est l'obtention d'une plus grande capacité. En particulier, un élément dans lequel une mémoire flash et un microprocesseur sont formés à l'intérieur d'une seule puce, est appelé un élément logique intégré avec une mémoire flash, comme celui qui a été divulgué dans le document 1995 IDEM SHORT COURSE PROGAM, "EMBEDDED FLASH MEMORY APPLICATIONS, TECHNOLOGY AND DESIGN", CLINTON KUO, MOTOROLA, et autres. La figure 105 montre un exemple. Comme représenté sur la fi- gure 105, le Circuit Logique en Mémoire Flash 900 est divisé grossière- ment en une partie logique et une partie de mémoire flash. Une exigence pour la partie logique consiste en un fonctionnement à vitesse élevée, c'est-à-dire une possibilité d'attaque élevée et une faible capacité. La partie de mémoire flash comprend une partie résistant à une tension élevée, dans laquelle une tension élevée est appliquée, une par- tie de réseau de cellules de mémoire dans laquelle une pellicule d'oxyde tunnel doit être très fiable, et autres. Ainsi, un ensemble de types de transistors qui ont des caractéristiques mutuellement différentes sont né- cessaires dans le Circuit Logique en Mémoire Flash qui est formé en une seule puce. Structures des transistors respectifs Une technique classique pour former dans une seule puce des transistors qui ont des caractéristiques mutuellement différentes consiste à changer une épaisseur de pellicule d'oxyde en correspondance avec un transistor, ou si nécessaire, à changer un profil d'impureté d'une couche dopée de canal. Dans ce qui suit, on décrira un exemple dans lequel une épaisseur de pellicule d'oxyde est changée en correspondance avec un transistor, tout en changeant une concentration d'impureté d'une couche dopée de canal. La figure 106 montre (en une vue partielle) un exemple d'une structure d'un Circuit Logique en Mémoire Flash qui est fabriquée par un procédé de fabrication classique. La figure montre des coupes de tran- sistors MOS à canal N T31 à T33 qui sont utilisés pour la partie logique et pour la partie résistant à une tension élevée et la partie de réseau de cellules de mémoire de la partie de mémoire flash. Sur la figure 106, les transistors MOS à canal N T31 à T33 sont formés à l'intérieur d'une couche de caisson de type P 171 qui est formée sur le même substrat semiconducteur 71 (du type P). La couche de cais- son 171 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 171 qui est formée à l'intérieur de la couche de caisson 171, et par une couche LOCOS 72, d'une manière telle que les transis- tors MOS à canal N T31 à T33 soient formés dans des régions qui sont créées par la séparation entre éléments. Le transistor MOS à canal N T31 de la partie logique comprend une paire de couches de source/drain 176 qui sont formées à l'intérieur de la région de caisson 171, indépendamment l'une de l'autre, mais pa- rallèlement l'une à l'autre, et une paire de couches LDD 177 qui sont formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 176. Une pellicule d'oxyde de grille 76 est formée sur les couches LDD 177, et une électrode de grille 79 est formée sur la pellicule d'oxyde de grille 76. Une pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'électrode de grille 79. Une couche dopée de canal 175 est formée à l'intérieur de la couche de caisson 171, sous l'électrode de grille 79. Le transistor MOS à canal N T32 de la partie résistant à une tension élevée dans la partie de mémoire flash, comprend une paire de couches de source/drain 176 qui sont formées à l'intérieur de la couche de caisson 171, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 177. Une pellicule d'oxyde de grille 75 est formée sur les couches LDD 177, et une électrode de grille 79 est formée sur la pellicule d'oxyde de grille 75. La pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde de grille 75 et de l'électrode de grille 79. Une couche dopée de canal 173 est formée à l'intérieur de la couche de caisson 171, sous l'électrode de grille 79. Le transistor MOS à canal N T33 de la partie de réseau de cel- lules de mémoire de la partie de mémoire flash comprend une paire de couches de source/drain 176 qui sont formées à l'intérieur de la couche de caisson 171, indépendamment l'une de l'autre, mais parallèlement l'une à l'autre. Une pellicule d'oxyde tunnel 73 est formée sur des parties de bord des couches de source/drain 176. Une électrode de grille flot- tante 77, une pellicule d'isolation inter-couche 74 et une électrode de grille de commande 78 sont formées dans cet ordre sur la pellicule d'oxyde tunnel 73. La pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde tunnel 73, de l'électrode de grille flottante 77, de la pellicule d'isolation inter-couche 74 et de l'électrode de grille de commande 78. Une région dopée de canal 175 est formée à l'intérieur de la couche de caisson 171, sous l'électrode flottante 77. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une seule couche de source/drain 176. De telles structures sont disposées en succession. * Une caractéristique de la mémoire flash qui est représentée sur la figure 106 consiste en ce que l'épaisseur de la pellicule d'oxyde de grille 75 du transistor MOS à canal N T32 de la partie résistant à une tension élevée est la plus grande, et elle est suivie par l'épaisseur de la pellicule d'oxyde tunnel 73 du transistor MOS à canal N T33 de la partie de réseau de cellules de mémoire, et par l'épaisseur de la pellicule d'oxyde de grille 76 du transistor MOS à canal N T31 de la partie logique, dans cet ordre, et en ce que la concentration en impureté de la couche dopée de canal 173 du transistor MOS à canal N T32, de la partie résis- tant à une tension élevée, est inférieure à celles des autres couches do- pées de canal. Le Tableau 4 montre des valeurs numériques concernant les structures des transistors MOS à canal N T31 à T33. TABLEAU 4 Partie logique Partie résistant à une Partie de réseau de (T31) tension élevée cellules de mémoire (T32) (T33) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 6 nm 25 nm 10 nm de grille Epaisseur de pellicule 100 nm d'électrode de grille flottante Concentration en impureté de......1 x 1020cm-3 grille flottante Epaisseur de pellicule.... .TEOS/Si3N4/TEOS = d'isolation inter-couche 10/10/10 nm Epaisseur de pellicule d'élec- 200 nm 200 nm 200 nm trode de grille de commande Concentration en impureté de 5 x 1020 cm-3 5 x 1020 cm-3 5 x 1020 cm-3 grille de commande Paroi latérale 100 nm 100 nm 100 nm Caisson B 700 keV 1 x 1015 cm-2 B 700 keV 1 x 1015 cm-2 B 700 keV 1 x 1015 cm-2 Couche de coupure de canal B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 Couche dopée de canal B 50 keV 1 x 1013 cm-2 B 50 keV 1 x 1012 cm2 B 50 keV 1 x 1013 cm-2 Couche LDD P 30 keV 1 x 1013 cm2 P 30 keV 1 x 1013 cm-2 - Couche de source/drain P 50 keV 5 x 1015 cm'2 P 50 keV 5 x 1015 cm'2 P 50 keV 5 x 1015cm2 Traitement thermique 850 C 60 min Dans le Tableau 4, les épaisseurs des pellicules d'oxyde de grille des transistors MOS à N T31, T32 et T3 sont respectivement de 6 nm, 25 nm et 10 nm. En outre, une dose d'impureté pour former la couche dopée de 12 -2 canal 173 du transistor MOS à canal N T32 est de 1 x 1012 cm2, tandis qu'une dose d'impureté pour former la couche dopée de canal 173 des transistors MOS à canal N T31 et T33 est de 1 x 1013 cm-2. Du bore (B) est implanté à titre d'impureté pour toutes les couches, avec une énergie d'implantation de 50 keV. La figure 107 montre des profils d'impureté pour les transistors MOS à canal N T31, T32 et T33 qui forment la partie d'amplificateur de lecture, la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, tous représentés sur la figure 106, ces profils cor- respondant respectivement à des coupes selon la ligne A-A', la ligne B- B' et la ligne C-C'. Sur la figure 107, une position (en profondeur) dans une direc- tion de coupe est représentée sur un axe horizontal et une concentration en impureté est représentée sur un axe vertical. On trouve l'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, le long de l'axe horizontal, en partant du côté gauche. Comme représenté dans le Tableau 4, la concentration en impu- reté dans l'électrode de grille se maintient uniformément à la même va- leur parmi tous les transistors, et par conséquent la ligne A-A', la ligne B- B' et la ligne C-C' se trouvent l'une au-dessus de l'autre et sont repré- sentées sous la forme de lignes droites en superposition (représentées par trois lignes sur le dessin pour distinguer les lignes respectives). D'autre part, dans la couche de caisson, la dose de canal est plus faible pour un transistor de la partie résistant à une tension élevée, qui exige une faible valeur de seuil, et par conséquent la concentration en impu- reté est faible à une interface entre la pellicule d'oxyde et la partie mas- sive. Une position de pic de chaque profil est approximativement la même qu'une position à laquelle est formée chaque couche dopée de canal. La figure 108 montre des épaisseurs des pellicules d'oxyde de grille respectives. Sur la figure 108, les transistors MOS à canal N de la partie logique, de la partie résistant à une tension élevée et de la partie de réseau de cellules de mémoire sont représentés dans cet ordre, le long de l'axe horizontal, à partir du côté gauche. Comme représenté sur la figure 108, la pellicule d'oxyde de la partie résistant à une tension éle- vée de la partie de mémoire flash est la plus épaisse, tandis que la pelli- cule d'oxyde de la partie logique est la plus mince, dans le but d'amélio- rer la possibilité d'attaque en courant. Procédé de fabrication des transistors respectifs En se référant aux figures 109 à 122, on présentera dans ce qui suit une description d'un procédé de fabrication des transistors MOS à canal N T31 à T33 de la partie logique, et de la partie résistant à une tension élevée et de la partie de réseau de cellules de mémoire de la partie de mémoire flash, qui sont représentés sur la figure 106 Premièrement, à une étape qui est représentée sur la figure 109, on forme la couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 72 de façon à lui donner par exemple une épaisseur de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 71 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm-2, pour former ainsi une région de caisson de type P 171 à l'intérieur du substrat semi- conducteur 71. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 71 dans le but de former des transistors MOS à canal P, ceci n'est pas représenté et la description se- ra omise. Ensuite, on implante par exemple des ions de bore avec une énergie de 130 keV et une dose de 5 x 1012 cm-2, pour former ainsi la couche de coupure de canal 172 à l'intérieur du substrat semiconducteur 71. On fabrique la couche de coupure de canal 172 avec une forme qui, conjointement à la couche LOCOS 72, crée les régions présentant une séparation entre éléments. Ensuite, on forme la région dopée de canal 173 qui a la plus faible concentration en impureté, à l'intérieur de la région de caisson 171 du transistor T32 de la partie résistant à une tension élevée. On forme la couche dopée de canal 173 en implantation par exemple des ions de bore, avec une énergie de 50 keV et une dose de 1 x 1012 cm-2. Ensuite, on implante une impureté dans la région de caisson 171 des transistors T31 et T33 de la partie logique et de la partie de ré- seau de cellules de mémoire, pour former ainsi la couche dopée de canal qui a une concentration en impureté en correspondance avec les transistors T31 et T33 de la partie logique et de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 175 en implan- tant par exemple des ions de bore avec une énergie de 50 keV et une dose de 1 x 1013 cm'2. Ensuite à une étape qui est représentée sur la figure 110, après avoir formé sur la surface principale du substrat semiconducteur 71, par un procédé d'oxydation thermique, une pellicule d'oxyde 731 qui devien- dra la pellicule d'oxyde tunnel 73, on forme par exemple une couche de silicium polycristallin dopé 771, à titre de matériau d'électrode de grille, sur la pellicule d'oxyde 731, par un procédé CVD. La pellicule d'oxyde 731 a une épaisseur d'environ 10 nm, tandis que la couche de silicium polycristallin dopé 771 a une épaisseur d'environ 100 nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'en- viron 1 x 1020 cm3. Ensuite, à une étape qui est représentée sur la figure 111, on forme sélectivement un masque de matière de réserve R261 sur la cou- che de silicium polycristallin dopé 771, à l'intérieur de la partie de réseau de cellules de mémoire. Dans ce cas, on forme le masque de matière de réserve R261 dans la direction de la largeur de grille de la partie de ré- seau de cellules de mémoire. On enlève par attaque anisotrope une par- tie de la couche de silicium polycristallin dopé 771 qui n'est pas recou- verte par le masque de matière de réserve R261. La figure 112 montre cette condition. La figure 112 est une vue en plan représentant la structure de la figure 111 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R261 est formé). A l'intérieur de la partie de réseau de cellules de mémoire, le masque de matière de réserve R261 est réalisé sous la forme d'îlots rectangulaires qui sont dis- posés régulièrement. On forme le masque de matière de réserve 261 de façon à recouvrir une couche active AL qui a une configuration semblable à un îlot rectangulaire, et une couche LOCOS LL autour de cette couche active. A l'intérieur de la partie résistant à une tension élevée et de la partie logique, la couche active AL est à nu du fait que le masque de ma- tière de réserve R261 n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R261, à une étape qui est représentée sur la figure 113, on forme par un procédé CVD une pellicule d'isolation 741, qui deviendra la pellicule d'isolation inter-couche 74 qui isole la grille flottante vis-à-vis de la grille de commande. Cette pellicule a une structure dans laquelle une pellicule de TEOS (tétraéthylorthosilicate), une pellicule de nitrure (Si3N4) et une pellicule de TEOS ayant chacune une épaisseur de 10 nm sont superpo- sées dans cet ordre. La pellicule d'isolation inter-couche 74 est appelée dans certains cas "pellicule ONO". La pellicule d'isolation 741 est égale- ment formée sur la partie résistant à une tension élevée et sur la partie logique. Ensuite, à une étape qui est représentée sur la figure 114, on forme un masque de matière de réserve R262 sur la pellicule d'isolation 741 de la partie de réseau de cellules de mémoire, et on enlève la pelli- cule d'isolation 741 dans toutes les autres régions. Dans ce cas, dans les autres régions, on enlève également la pellicule d'oxyde 731. La figure montre cette condition. La figure 115 est une vue en plan représentant la structure de la figure 114 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R262 est formé). On forme le masque de matière de réserve R262 de manière à recouvrir entièrement la partie de réseau de cellules de mémoire. Cependant, à l'intérieur de la partie résistant à une tension élevée et de la partie logique, la couche active AL est à nu, du fait que le masque de matière de réserve R262 n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R262, à une étape qui est représentée sur la figure 116, on forme sur la totalité de la surface principale du substrat semiconducteur 71, par un procédé d'oxydation thermique, une pellicule d'oxyde 751 qui deviendra la pellicule d'oxyde de grille 75. A ce stade, du fait que la pellicule d'iso- lation 741 sur la partie de réseau de cellules de mémoire comprend la pellicule de nitrure, la pellicule d'isolation 741 n'est pas oxydée et I'épaisseur de la pellicule d'isolation 741 ne change pas. L'épaisseur de la pellicule d'oxyde 261 est d'environ 19 nm. Ensuite, à une étape qui est représentée sur la figure 117, on recouvre avec un masque de matière de réserve R263 des régions autres que la partie logique, et on enlève la pellicule d'oxyde 751 sur la partie logique, par attaque par voie humide. La figure 118 montre cette condi- tion. La figure 118 est une vue en plan représentant la structure de la figure 117 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R263 est formé). On forme le masque de matière de réserve R263 de façon à recouvrir entièrement la partie de réseau de cellules de mémoire et la partie résistant à une ten- sion élevée. Cependant, à l'intérieur de la partie logique, la couche ac- tive AL est à nu, du fait que le masque de matière de réserve R263 n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R263, à une étape qui est représentée sur la figure 119, on forme par un procédé d'oxydation thermique, une pellicule d'oxyde 761 qui deviendra la pellicule d'oxyde de grille 76. A ce stade, du fait que la pellicule d'iso- lation 741 sur la partie de réseau de cellules de mémoire comprend la pellicule de nitrure, la pellicule d'isolation 741 n'est pas oxydée et l'épaisseur de la pellicule d'isolation 741 n'est pas changée. Cependant, à l'intérieur de la partie résistant à une tension élevée, la pellicule d'oxyde 751 se développe et son épaisseur augmente. L'épaisseur de la pellicule d'oxyde 761 est d'environ 6 nm. La pellicule d'oxyde 751 se dé- veloppe jusqu'à environ 25 nm. Ensuite, à une étape qui est représentée sur la figure 120, on forme une couche de silicium polycristallin dopé 791, à titre de matériau d'électrode de grille, sur la totalité de la surface principale du substrat semiconducteur 71, par un procédé CVD. L'épaisseur de la couche de silicium polycristallin dopé 791 est d'environ 200 nm. On utilise du phos- phore (P) à titre d'impureté. La concentration de l'impureté est d'environ -3 x 102 cm3 Ensuite à une étape qui est représentée sur la figure 121, on forme un masque de matière de réserve R264 sur la couche de silicium polycristallin dopé 791, et on définit un motif dans ce masque. La figure 122 montre cette condition. La figure 122 est une vue en plan représentant la structure de la figure 121 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R264 est formé). Le masque de matière de réserve R264 est formé de façon à être perpendiculaire à la couche active AL qui a une configuration rectangulaire. L'opération de définition de motif forme la pellicule d'oxyde de grille 76 et l'électrode de grille 79 à l'intérieur de la partie logique, elle forme la pellicule d'oxyde de grille 76 et l'électrode de grille 79 à l'inté- rieur de la partie résistant à une tension élevée, et elle forme la pellicule d'oxyde tunnel 73, I'électrode de grille flottante 77 et l'électrode de grille de commande 78 à l'intérieur de la partie de réseau de cellules de mé- moire. A la suite de ceci, après avoir formé les couches LDD 177 par implantation d'ions dans la partie logique et dans la partie résistant à une tension élevée, on forme la pellicule d'oxyde de paroi latérale 80 d'une épaisseur d'environ 100 nm sur une surfacer latérale de la pellicule d'oxyde de grille 76 et de l'électrode de grille 79, sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'électrode de grille 79 et sur une surface latérale de la pellicule d'oxyde tunnel 73, de l'électrode de grille flottante 77, de la pellicule d'isolation inter-couche 74 et de l'électrode de grille de commande 78. En utilisant à titre de masque la pellicule d'oxyde de paroi latérale 80, et en procédant par implantation ionique on forme les couches de source/drain 176. De cette manière, on obtient la struc- ture de la mémoire flash qui est représentée sur la figure 106. Les couches LDD 177 sont obtenues en implantant par exemple des ions d'arsenic avec une énergie de 30 keV et une dose de 1 x 1013 cm-2. D'autre part, les couches de source/drain 176 sont obtenues en in- jectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm-2, et en effectuant ensuite une opération de recuit à 850 C pendant 30 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former le Circuit Logique en Mémoire Flash, ceci ne sera pas décrit et n'est pas représenté dans les dessins. Problèmes concernant le Circuit Logique en Mémoire Flash classique Comme décrit ci-dessus, dans le Circuit Logique en Mémoire Flash classique, pour former dans une seule puce des transistors qui sont utilisés dans la partie logique, la partie résistant à une tension éle- vée et la partie de réseau de cellules de mémoire, et qui ont des caracté- ristiques mutuellement différentes, on change la concentration en impu- reté de la couche dopée de canal conformément à chaque transistor, et on ajuste une valeur de seuil. Cependant, lorsque la concentration en impureté de la couche dopée de canal devient plus élevée, la valeur de seuil augmente. En même temps, une fuite de couche de diffusion augmente du fait que la concentration en impureté devient élevée par exemple dans une partie de jonction entre une couche de diffusion et le substrat. En d'autres termes, la valeur de seuil et la fuite de couche de diffusion sont dans une relation mutuelle de compromis, et par conséquent un courant de fuite est auto- matiquement déterminé une fois que la valeur de seuil est déterminée. Il en résulte que la relation de compromis entre les deux impose une res- triction à la conception du circuit. En outre, dans la partie logique, dans le but de parvenir à une possibilité d'attaque élevée, il est nécessaire de former une pellicule d'oxyde de grille plus mince que celles des autres parties. Dans ce but, il est nécessaire de former un ensemble de types de transistors qui ont des épaisseurs de pellicule d'oxyde mutuellement différentes, dans la mé- moire flash qui se présente sous la forme d'une seule puce, et il est né- cessaire dans certains cas de former les pellicules d'oxyde en plus d'une étape. Par exemple, dans la partie résistant à une tension élevée, à l'étape d'enlèvement du masque de matière de réserve R263 (voir la fi- gure 117), la pellicule d'isolation 751 se développe davantage au cours de la formation de la pellicule d'oxyde 761 (voir la figure 118). Ainsi, la pellicule d'oxyde 751 est formée en deux étapes. Ceci conduit à une pos- sibilité plus élevée de laisser entrer une impureté ou autre, ce qui à son tour dégrade la fiabilité de la pellicule d'oxyde de grille 75 ou amoindrit la maîtrise de l'épaisseur de pellicule. Ceci conduit en outre à un problème qui consiste dans la perte de la fiabilité du transistor MOS à canal N T32 de la partie résistant à une tension élevée, etc. Comme décrit ci-dessus, dans un dispositif à semiconducteurs dans lequel plusieurs types de transistors sont formés dans une seule puce, les valeurs de seuil ont été ajustées jusqu'à présent en changeant les concentrations en impureté des couches dopées de canal conformé- ment aux transistors. Cependant, du fait qu'il y a une relation de com- promis entre une valeur de seuil et une fuite de couche de diffusion, un courant de fuite est automatiquement déterminé une fois que la valeur de seuil est déterminée. Par conséquent, la relation de compromis entre les deux impose une restriction à la conception de circuits. De plus, il est nécessaire de former les pellicules d'oxyde de grille en plus d'une étape. Ceci conduit à une possibilité plus élevée de permettre l'entrée d'une im- pureté ou autres, ce qui a son tour dégrade la fiabilité des pellicules d'oxyde de grille ou amoindrit la maîtrise de l'épaisseur de pellicule. Ceci conduit en outre à un problème qui consiste dans la dégradation de la fiabilité des transistors. Un premier aspect de la présente invention porte sur un dispo- sitif à semiconducteurs comprenant au moins des premier à troisième ty- pes de transistors sur un substrat semiconducteur, et dans lequel un transistor du premier type comprend: une première couche de semicon- ducteur d'un premier type de conductivité qui est formée dans une sur- face du substrat semiconducteur; une première couche dopée de canal du premier type de conductivité qui est formée sélectivement dans la première couche de semiconducteur; et une première électrode de com- mande qui est formée dans une position qui fait face à la première cou- che dopée de canal, sur la première couche de semiconducteur, un tran- sistor du second type comprend: une seconde couche de semiconduc- teur du premier type de conductivité qui est formée dans la surface du substrat semiconducteur; une seconde couche dopée de canal du premier type de conductivité qui est formée sélectivement dans la seconde cou- che de semiconducteur; et une seconde électrode de commande qui est formée dans une position qui fait face à la seconde couche dopée de ca- nal, sur la seconde couche de semiconducteur, un transistor du troisième type comprend une troisième couche de semiconducteur du premier type de conductivité qui est formée dans la surface du substrat semiconduc- teur; une troisième couche dopée de canal du premier type de conducti- vité qui est formée sélectivement dans la troisième couche de semicon- ducteur; et une troisième électrode de commande qui est formée dans une position qui fait face à la troisième couche dopée de canal, sur la seconde couche de semiconducteur, et l'une au moins des première à troisième électrodes de commande comprend de façon interne une cou- che d'impureté du second type de conductivité ayant une distribution de concentration dans la direction de la profondeur. Conformément au premier aspect de la présente invention, du fait que l'une au moins au moins des première à troisième électrodes de commande comprend de façon interne une couche d'impureté du second type de conductivité ayant une distribution de concentration dans la di- rection de la profondeur, il est possible de changer les concentrations en impureté des électrodes de commande indépendamment l'une de l'autre, parmi les premier à troisième types de transistors qui ont des caractéris- tiques mutuellement différentes (ayant par exemple des spécifications imposées mutuellement différentes), et par conséquent il est possible de changer les épaisseurs effectives des pellicules d'oxyde de grille, de fa- çon à fixer des valeurs de seuil. En outre, du fait qu'il est possible de changer les épaisseurs effectives des pellicules d'oxyde de grille en changeant les concentrations en impureté des électrodes de commande, il n'est pas nécessaire de former les pellicules d'oxyde de grille des tran- sistors qui ont des tensions de claquage mutuellement différentes, pour avoir des épaisseurs mutuellement différentes. Conformément à un second aspect de l'invention, dans le dis- positif à semiconducteurs du premier aspect, le transistor du premier type comprend: une paire de premières régions de semiconducteur du second type de conductivité qui sont formées sélectivement et indépendamment l'une de l'autre à l'intérieur de la première couche de semiconducteur; et une première pellicule d'oxyde de grille qui est formée sur la première couche de semiconducteur entre la paire de premières régions de semi- conducteur, la première électrode de commande est formée sur la pre- mière pellicule d'oxyde de grille, la première couche dopée de canal est formée entre la paire de premières régions de semiconducteur à l'inté- rieur de la première couche de semiconducteur, le transistor du second type comprend: une paire de secondes régions de semiconducteur du second type de conductivité qui sont formées sélectivement et indépen- damment l'une de l'autre à l'intérieur de la seconde couche de semicon- ducteur; et une seconde pellicule d'oxyde de grille qui est formée sur la seconde couche de semiconducteur entre la paire de secondes régions de semiconducteur, la seconde électrode de commande est formée sur la seconde pellicule d'oxyde de grille, la seconde couche dopée de canal est formée entre la paire de secondes régions de semiconducteur à l'inté- rieur de la seconde couche de semiconducteur, le transistor du troisième type comprend: une paire de troisièmes régions de semiconducteur du second type de conductivité qui sont formées sélectivement et indépen- damment l'une de l'autre à l'intérieur de la troisième couche de semicon- ducteur; et une troisième pellicule d'oxyde de grille qui est formée sur la troisième couche de semiconducteur entre la paire de troisièmes régions de semiconducteur, la troisième électrode de commande est formée sur la troisième pellicule d'oxyde de grille, la troisième couche dopée de ca- nal est formée entre la paire de troisièmes régions de semiconducteur à l'intérieur de la troisième couche de semiconducteur, les première, se- conde et troisième électrodes de commande comprennent respectivement une première, une seconde et une troisième couches d'impureté, qui ont des concentrations en impureté mutuellement différentes, les première à troisième pellicules d'oxyde de grille ont la même épaisseur, et les pre- mière à troisième couches dopées de canal ont la même concentration en impureté. Ainsi, dans le second aspect de l'invention, du fait que les pre- mière à troisième électrodes de commande comprennent les première à troisième couches d'impureté ayant des concentrations en impureté mu- tuellement différentes, les première à troisième pellicules d'oxyde de grille ont la même épaisseur et les première à troisième couches dopées de canal ont la même concentration en impureté, en employant par exemple dans une mémoire DRAM le premier type de transistor dans un circuit d'amplificateur de lecture, le second type de transistor dans un circuit périphérique et le troisième type de transistor dans un réseau de cellules de mémoire, les concentrations en impuretés des électrodes de commande sont respectivement changées et les épaisseurs effectives des pellicules d'oxyde de grille sont changées, ce qui fait qu'il est possi- ble de fixer des valeurs de seuil. Il n'est donc pas nécessaire de changer les concentrations en impureté des couches dopées de canal sous la dé- pendance des caractéristiques des transistors, contrairement aux techni- ques classiques, et il est possible de fixer les concentrations à des valeurs telles qu'un courant de fuite (c'est-à-dire une fuite de couche de diffusion) provenant d'une couche de diffusion peut être réduit à la valeur la plus faible possible. Par conséquent, en fixant les concentration en impureté des couches dopées de canal à des valeurs telles qu'une fuite de couche de diffusion soit aussi faible que possible, tout en fixant des valeurs de seuil au moyen des concentrations en impureté des électrodes de grille, il est possible de faire disparaître la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction imposée à la conception de circuits. Le fait de changer indépendamment les concentration en impureté des électrodes de grille a moins d'influence sur les autres structures que de changer les concentrations en impureté des couches dopées de canal qui sont formées à l'intérieur du substrat semiconducteur. En effet, lorsqu'on doit implanter des ions dans le subs- trat semiconducteur, en particulier lorsqu'on doit effectuer une implanta- tion avec une dose élevée, cette opération occasionne une détérioration du cristal semiconducteur. Cependant, dans la présente invention, du fait qu'on implante des ions dans les électrodes de grille qui se trouvent dans la couche la plus extérieure, ce problème ne se manifeste pas. Selon un troisième aspect de l'invention, dans le dispositif à semiconducteurs du premier aspect, le transistor du premier type com- prend: une paire de premières régions de semiconducteur du second type de conductivité qui sont formées sélectivement et indépendamment l'une de l'autre à l'intérieur de la première couche de semiconducteur; et une première pellicule d'oxyde de grille qui est formée sur la première couche de semiconducteur entre la paire de premières régions de semi- conducteur, la première électrode de commande est formée sur la pre- mière pellicule d'oxyde de grille, la première couche dopée de canal est formée entre la paire de premières régions de semiconducteur à l'inté- rieur de la première couche de semiconducteur, le transistor du second type comprend: une paire de secondes régions de semiconducteur du second type de conductivité formées sélectivement et indépendamment l'une de l'autre à l'intérieur de la seconde couche de semiconducteur; et une seconde pellicule d'oxyde de grille qui est formée sur la seconde couche de semiconducteur entre la paire de secondes régions de semi- conducteur, la seconde électrode de commande est formée sur la se- conde pellicule d'oxyde de grille, la seconde couche dopée de canal est formée entre la paire de secondes régions de semiconducteur à l'intérieur de la seconde couche de semiconducteur, le transistor du troisième type comprend: une paire de troisièmes régions de semiconducteur du second type de conductivité qui sont formées sélectivement et indépendamment l'une de l'autre à l'intérieur de la troisième couche de semiconducteur; une troisième pellicule d'oxyde de grille qui est formée sur la troisième couche de semiconducteur entre la paire de troisièmes régions de semi- conducteur; une électrode de grille flottante qui est formée sur la troi- sième pellicule d'oxyde de grille; et une pellicule d'isolation intercouche qui est formée sur l'électrode de grille flottante, la troisième électrode de commande est formée sur la pellicule d'isolation inter-couche, la troi- sième couche dopée de canal est formée entre la paire de troisièmes ré- gions de semiconducteur à l'intérieur de la troisième couche de semicon- ducteur, les première, seconde et troisième électrodes de commande comprennent respectivement des première, seconde et troisième couches d'impureté, qui ont des concentrations en impureté mutuellement diffé- rentes, les première et seconde pellicules d'oxyde de grille ont la même épaisseur qui est une première épaisseur, mais la troisième pellicule d'oxyde de grille a une seconde épaisseur qui est supérieure à la pre- mière épaisseur, et les première à troisième couches dopées de canal ont la même concentration en impureté. Ainsi, dans le troisième aspect de l'invention, du fait que les première et seconde pellicules d'oxyde de grille ont la même première épaisseur, mais la troisième pellicule d'oxyde de grille a une seconde épaisseur qui est inférieure à la première épaisseur, tandis que les pre- mière à troisième couches dopées de canal ont la même concentration en impureté, en appliquant par exemple dans une mémoire flash le premier type de transistor dans un circuit résistant à une tension élevée, le se- cond type de transistor dans un circuit périphérique et le troisième type de transistor dans un réseau de cellules de mémoire, les concentrations en impureté des électrodes de commande sont respectivement changées, et les épaisseurs effectives des pellicules d'oxyde de grille sont chan- gées. Il n'est donc pas nécessaire de changer les épaisseurs des pellicules d'oxyde de grille des transistors qui ont des tensions de claquage mutuellement différentes, de façon que ces pellicules aient des épais- seurs mutuellement différentes. En outre, il est possible de fixer des va- leurs de seuil en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il n'est pas nécessaire de changer les concentrations en impureté des couches dopées de canal en fonction des caractéristi- ques des transistors, et il est possible de fixer les concentrations à des valeurs telles qu'un courant de fuite (c'est-à-dire une fuite de couche de diffusion) provenant d'une couche de diffusion puisse être réduit à la va- leur la plus faible possible. Par conséquent, en fixant les concentrations en impureté des couches dopées de canal à des valeurs telles qu'une fuite de couche de diffusion soit aussi faible que possible, tout en ajus- tant les caractéristiques de tension de claquage et les valeurs de seuil au moyen des concentrations en impureté des électrodes de grille, il est possible de satisfaire aux exigences concernant les tension de claquage, de supprimer la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction qui est im- posée à la conception de circuits. En outre, dans le cas de la formation * de pellicule d'oxyde de grille ayant également des épaisseurs mutuelle- ment différentes, en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il est possible de réduite les types de pellicule d'oxyde de grille. Ceci permet de simplifier les étapes de fabrication des pellicu- les d'oxyde de grille et d'obtenir des pellicules d'oxyde de grille qui sont excellentes en ce qui concerne la fiabilité et la maîtrise de l'épaisseur de pellicule. Selon un quatrième aspect de l'invention, dans le dispositif à semiconducteurs du premier aspect, le transistor du premier type com- prend: une paire de premières régions de semiconducteur du second type de conductivité qui sont formées sélectivement et indépendamment l'une de l'autre à l'intérieur de la première couche de semiconducteur; et une pellicule d'oxyde de grille qui est formée sur la première couche de semiconducteur entre la paire de premières régions de semiconducteur, la première électrode de commande est formée sur la première pellicule d'oxyde de grille, la première couche dopée de canal est formée entre la paire de premières régions de semiconducteur à l'intérieur de la première couche de semiconducteur, le transistor du second type comprend: une paire de secondes régions de semiconducteur du second type de con- ductivité qui sont formées sélectivement et indépendamment l'une de l'autre à l'intérieur de la seconde couche de semiconducteur; et une se- conde pellicule d'oxyde de grille qui est formée sur la seconde couche de semiconducteur entre la paire de secondes régions de semiconducteur, la seconde électrode de commande est formée sur la seconde pellicule d'oxyde de grille, la seconde couche dopée de canal est formée entre la paire de secondes régions de semiconducteur à l'intérieur de la seconde couche de semiconducteur, le transistor du troisième type comprend une paire de troisièmes régions de semiconducteur du second type de conductivité qui sont formées sélectivement et indépendamment l'une de l'autre à l'intérieur de la troisième couche de semiconducteur; et une troi- sième pellicule d'oxyde de grille qui est formée sur la troisième couche de semiconducteur, entre la paire de troisièmes régions de semiconduc- teur, la troisième électrode est formée sur la troisième pellicule d'oxyde de grille, la troisième couche dopée de canal est formée entre la paire de troisièmes régions de semiconducteur à l'intérieur de la troisième couche de semiconducteur, les première et seconde électrodes de commande comprennent respectivement des première et seconde couches d'impu- reté, qui ont la même concentration en impureté, la troisième électrode de commande comprend une troisième couche d'impureté dont la con- centration est inférieure à celles des première et seconde couches d'im- pureté, les première à troisième pellicules d'oxyde de grille ont la même épaisseur, et les première et troisième couches dopées de canal ont la même concentration en impureté. Ainsi, dans le quatrième aspect de l'invention, des couches d'impureté des première et seconde électrodes de commande compren- nent respectivement les première et seconde couches d'impureté, qui ont les mêmes concentrations en impureté, la troisième électrode de com- mande comprenant la troisième couche d'impureté dont la concentration est inférieure à celles des première et seconde couches d'impureté, et les première à troisième pellicules d'oxyde de grille ont la même première épaisseur. Par conséquent, en appliquant par exemple dans un Circuit Logique en Mémoire DRAM le premier type de transistor dans un circuit logique, le second type de transistor dans un circuit d'amplificateur de lecture et le troisième type de transistor dans un réseau de cellules de mémoire, dans la partie de réseau de cellules de mémoire dans laquelle la concentration en impureté est faible, une couche de désertion est pro- duite dans une grande étendue à l'intérieur de l'électrode de grille, ce qui fait que l'épaisseur de pellicule d'oxyde devient effectivement grande et la valeur de seuil est élevée. Par conséquent, en fixant les concentra- tions en impureté des première à troisième couches dopées de canal à des valeurs telles qu'une fuite de couche de diffusion soit aussi faible que possible tout en fixant les valeurs de seuil au moyen des concentra- tions en impureté des première à troisième électrodes de commande, il est possible de supprimer la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction imposée à la conception de circuits. Selon un cinquième aspect de l'invention, dans le dispositif à semiconducteurs du premier aspect, le transistor du premier type com- prend: une paire de premières régions de semiconducteur du second type de conductivité qui sont formées sélectivement et indépendamment l'une de l'autre à l'intérieur de la première couche de semiconducteur; et une première pellicule d'oxyde de grille qui est formée sur la première couche de semiconducteur entre la paire de premières régions de semi- conducteur, la première électrode de commande est formée sur la pre- mière pellicule d'oxyde de grille, la première couche dopée de canal est formée entre la paire de premières régions de semiconducteur à l'inté- rieur de la première couche de semiconducteur, le transistor du second type comprend: une paire de secondes régions de semiconducteur du second type de conductivité qui sont formées sélectivement et indépen- damment l'une de l'autre à l'intérieur de la seconde couche de semicon- ducteur; et une seconde pellicule d'oxyde de grille qui est formée sur la seconde couche de semiconducteur entre la paire de secondes régions de semiconducteur, la seconde électrode de commande est formée sur la seconde pellicule d'oxyde de grille, la seconde couche dopée de canal est formée entre la paire de secondes régions de semiconducteur dans la seconde couche de semiconducteur, le transistor du troisième type com- prend: une paire de troisièmes régions de semiconducteur du second type de conductivité qui sont formées sélectivement et indépendamment l'une de l'autre à l'intérieur dans la troisième couche de semiconducteur; une troisième pellicule d'oxyde de grille qui est formée sur la troisième couche de semiconducteur entre la paire de troisièmes régions de semi- conducteur; une électrode de grille flottante qui est formée sur la troi- sième pellicule d'oxyde de grille; et une pellicule d'isolation intercouche qui est formée sur l'électrode de grille flottante, la troisième électrode de commande est formée sur la pellicule d'isolation inter-couche, la troi- sième couche dopée de canal est formée entre la paire de troisièmes ré- gions de semiconducteur dans la troisième couche de semiconducteur, les première et troisième électrodes de commande comprennent respecti- vement des première et troisième couches d'impureté qui ont les mêmes concentrations en impureté, la seconde électrode de commande com- prend une seconde couche d'impureté dont la concentration est inférieure à celles des première et troisième couches d'impureté, les première et seconde pellicules d'oxyde de grille ont la même épaisseur, qui est une première épaisseur, mais la troisième pellicule d'oxyde de grille a une seconde épaisseur qui est supérieure à la première épaisseur, et les première à troisième couches dopées de canal ont la même concentration en impureté. Ainsi, dans le cinquième aspect de l'invention, les première et seconde pellicules d'oxyde de grille ont la même première épaisseur, mais la troisième pellicule d'oxyde de grille a une seconde épaisseur qui est supérieure à la première épaisseur, et les première à troisième cou- ches dopées de canal ont la même concentration en impureté. Par con- séquent, en appliquant par exemple dans un Circuit Logique en Mémoire Flash le premier type de transistor dans un circuit logique, le second type de transistor dans un circuit dans lequel une tension de claquage élevée est exigée, et le troisième type de transistor dans un réseau de cellules de mémoire, dans le circuit dans lequel une tension de claquage élevée est exigée et dans lequel la concentration en impureté est faible, une couche de désertion est créée dans une grande étendue à l'intérieur de l'électrode de grille, ce qui fait que l'épaisseur de la pellicule d'oxyde de- vient effectivement élevée et la valeur de seuil est élevée. Par consé- quent, en fixant les concentrations en impureté des première à troisième couches dopées de canal à des valeurs telles qu'une fuite de couche de diffusion soit aussi faible que possible, tout en fixant les valeurs de seuil au moyen des concentrations en impureté des première à troisième élec- trodes de commande, il est possible de supprimer la relation de compro- mis entre les valeurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction qui est imposée à la conception de circuits. Un sixième aspect de la présente invention porte sur un procé- dé de fabrication d'un dispositif à semiconducteurs dans lequel il y a au moins un type de transistor parmi des premier à troisième types de tran- sistors sur un substrat semiconducteur, comprenant les étapes suivantes: (a) on forme des première à troisième couches de semiconducteur du premier type de conductivité dans des positions situées dans une surface du substrat semiconducteur auxquelles les premier à troisième types de transistors doivent être formés; (b) on forme sélectivement des première, seconde et troisième couches dopées de canal du premier type de con- ductivité respectivement à l'intérieur des première, seconde et troisième couches de semiconducteur, par implantation ionique; et (c) on forme des première à troisième électrodes de commande à des positions faisant face aux première à troisième couches dopées de canal, sur les première à troisième couches de semiconducteur, I'étape (c) de formation des première à troisième électrodes de commande comprenant une étape qui consiste à former une couche d'impureté du premier type de conductivité qui a une distribution de concentration dans la direction de la profondeur, dans l'une au moins des première à troisième électrodes de commande. Ainsi, le procédé de fabrication d'un dispositif à semiconduc- teurs du sixième aspect de l'invention convient pour la fabrication du dis- positif à semiconducteurs du premier aspect de l'invention. Selon un septième aspect de l'invention, dans le procédé de fabrication d'un dispositif à semiconducteurs du sixième aspect, I'étape (c) comprend les étapes suivantes: on forme une pellicule d'oxyde sur les première à troisième couches de semiconducteurs; on forme une pre- mière couche conductrice sur la pellicule d'oxyde; on implante une impu- reté du second type de conductivité dans la première couche conductrice, avec une dose nl, pour former ainsi une seconde couche conductrice qui a une distribution de concentration dans la direction de la profondeur, à l'intérieur de la première couche conductrice; on forme un masque sur la seconde couche conductrice à une position à laquelle le troisième type de transistor est formé, et on implante une impureté du second type de conductivité dans la seconde couche conductrice non masquée, avec une dose n2, pour former ainsi une troisième couche conductrice qui a une distribution de concentration dans la direction de la profondeur, à l'inté- rieur de la seconde couche conductrice; on forme un masque sur les troi- sième et seconde couches conductrices, dans des positions dans les- quelles les second et troisième types de transistors sont formés, et on implante une impureté du second type de conductivité dans la troisièmecouche conductrice non masquée, avec une dose n3, pour former ainsi une quatrième couche conductrice qui a une distribution de concentration dans la direction de la profondeur, à l'intérieur de la troisième couche conductrice; et on enlève sélectivement les seconde à quatrième couches conductrices et la pellicule d'oxyde, en définissant un motif, pour former ainsi une première pellicule d'oxyde de grille et une première électrode de commande sur la première couche de semiconducteur, une seconde pellicule d'oxyde de grille et une seconde électrode de commande sur la seconde couche de semiconducteur, et une troisième pellicule d'oxyde de grille et une troisième électrode de commande sur la troisième couche de semiconducteur. Ainsi, le procédé de fabrication d'un dispositif à semiconduc- teurs du septième aspect de l'invention convient pour fabriquer le dispo- sitif à semiconducteurs du second aspect de l'invention. Selon un huitième aspect de l'invention, dans le procéde de fa- brication d'un dispositif à semiconducteurs du sixième aspect, I'étape (c) comprend les étapes suivantes: on forme une pellicule d'oxyde sur les première à troisième couches de semiconducteurs; on forme une pre- mière couche de semiconducteur sur la pellicule d'oxyde; on définit un motif dans la première couche conductrice et la pellicule d'oxyde, pour enlever ainsi sélectivement la première couche conductrice et la pellicule d'oxyde; on implante sélectivement une impureté du second type de con- ductivité dans la première couche conductrice, avec une dose nl, pour former ainsi une seconde couche conductrice qui a une distribution de concentration dans la direction de la profondeur, à l'intérieur de la première couche conductrice; on forme un masque sur la seconde couche conductrice à une position à laquelle le troisième type de transistor est formé, et on implante une impureté du second type de conductivité dans la seconde couche conductrice non masquée, avec une dose n2, pour former ainsi une troisième couche conductrice qui a une distribution de concentration dans la direction de la profondeur, à l'intérieur de la se- conde couche conductrice; et on forme un masque sur les troisième et seconde couches conductrices, à des positions auxquelles les second et troisième types de transistors sont formés, et on implante une impureté du second type de conductivité dans la troisième couche conductrice non masquée, avec une dose n3, pour former ainsi une quatrième couche conductrice qui a une distribution de concentration dans la direction de la profondeur, à l'intérieur de la troisième couche conductrice. Ainsi, le procédé de fabrication d'un dispositif à semiconduc- teurs du huitième aspect de l'invention convient pour fabriquer le dispo- sitif à semiconducteurs du second aspect de l'invention. De plus, du fait que la définition d'un motif est effectuée avant la formation des seconde à quatrième couches conductrices dans lesquelles l'impureté est implan- tée, l'étape de définition de motif est aisée, et par conséquent les étapes de fabrication sont raccourcies. Conformément à un neuvième aspect de l'invention, dans le procédé de fabrication d'un dispositif à semiconducteurs du sixième as- pect, l'étape (c) comprend les étapes suivantes: on forme une première pellicule d'oxyde ayant une première épaisseur sur les première à troi- sième couches de semiconducteurs; on forme sélectivement une première couche de semiconducteur qui contient de façon non uniforme une impu- reté du second type de conductivité, sur la première pellicule d'oxyde sur la troisième couche de semiconducteur; on forme sélectivement une pelli- cule d'isolation sur la première couche conductrice, tout en enlevant la première pellicule d'oxyde à des positions auxquelles les premier et se- cond types de transistors sont formés; on forme une seconde pellicule d'oxyde ayant une seconde épaisseur qui est inférieure à la première épaisseur sur les première et seconde couches de semiconducteur; on forme une seconde couche conductrice sur la seconde pellicule d'oxyde et sur la pellicule isolante; on implante une impureté du second type de conductivité dans la seconde couche conductrice, avec une dose nl, pour former ainsi une troisième couche conductrice qui a une distribution de concentration dans la direction de la profondeur, à l'intérieur de la se- conde couche conductrice; on forme un masque sur la troisième couche conductrice à une position à laquelle le premier type de transistor est formé, et on implante une impureté du second type de conductivité avec une dose n2, dans la troisième couche conductrice non masquée qui reste, pour former ainsi une quatrième couche conductrice qui a une dis- tribution de concentration dans la direction de la profondeur, à l'intérieur de la troisième couche conductrice; on forme un masque sur les troisième et quatrième couches conductrices, à des positions auxquelles les pre- mier et troisième types de transistors sont formés, et on implante une im- pureté du second type de conductivité, avec une dose n3, dans la qua- trième couche conductrice non masquée qui reste, pour former ainsi une cinquième couche conductrice qui a une distribution de concentration dans la direction de la profondeur, à l'intérieur de la quatrième couche conductrice; et on enlève sélectivement les troisième à cinquième cou- ches conductrices, les première et seconde pellicules d'oxyde et la pelli- cule isolante, par définition de motif, pour former ainsi une première pel- licule d'oxyde de grille et une première électrode de commande sur la première couche de semiconducteur, une seconde pellicule d'oxyde de grille et une seconde électrode de commande sur la seconde couche de semiconducteur, et une troisième pellicule d'oxyde de grille, une élec- trode de grille flottante, une pellicule d'isolation inter-couche et une troi- sième électrode de commande, sur la troisième couche de semiconduc- teur. Selon un dixième aspect de l'invention, dans le procédé de fa- brication d'un dispositif à semiconducteurs du sixième aspect, I'étape (b) comprend une étape de formation des première et troisième couches do- pées de canal de façon que les première et troisième couche dopées de canal aient la même concentration en impureté, et l'étape (c) comprend les étapes suivantes: on forme une pellicule d'oxyde ayant une première épaisseur sur les première à troisième couches de semiconducteurs; on forme une première couche conductrice sur la pellicule d'oxyde; on im- plante une impureté du second type de conductivité dans la première couche conductrice, avec une dose nl, pour former ainsi une seconde couche conductrice qui a une distribution de concentration dans la direc- tion de la profondeur, à l'intérieur de la première couche conductrice; on forme un masque sur la seconde couche conductrice à une position à laquelle le troisième type de transistor est formé, et on implante une im- pureté du second type de conductivité, avec une dose n2, dans la se- conde couche conductrice non masquée qui reste, pour former ainsi une troisième couche conductrice qui a une distribution de concentration dans la direction de la profondeur, à l'intérieur de la seconde couche conduc- trice; on enlève sélectivement les seconde et troisième couche conductri- ces et la pellicule d'isolation, par définition de motif, pour former ainsi une première pellicule d'oxyde de grille et une première électrode de commande sur la première couche de semiconducteur, une seconde pelli- cule d'oxyde de grille et une seconde électrode de commande sur la se- conde couche de semiconducteur, et une troisième pellicule d'oxyde de grille et une troisième électrode de commande sur la troisième couche de semiconducteur. Conformément à un onzième aspect de l'invention, dans le pro- cédé de fabrication d'un dispositif à semiconducteurs du sixième aspect, I'étape (c) comprend les étapes suivantes: on forme une première pelli- cule d'oxyde ayant une première épaisseur sur les première à troisième couches de semiconducteurs; on forme sélectivement une première cou- che conductrice qui contient de façon non uniforme une impureté du se- cond type de conductivité, sur la première pellicule d'oxyde sur la troisième couche de semiconducteur; on forme sélectivement une pellicule d'isolation sur la première couche conductrice, tout en enlevant la première pellicule d'oxyde à des positions auxquelles les premier et second types de tran- sistors sont formés; on forme une seconde pellicule d'oxyde ayant une seconde épaisseur qui est inférieure à la première épaisseur, sur les première et seconde couches de semiconducteur; on forme une seconde couche conductrice sur la seconde pellicule d'oxyde et sur la pellicule d'isolation; on implante une impureté du second type de conductivité dans la seconde couche conductrice, avec une dose nl, pour former ainsi une troisième pellicule d'oxyde qui a une distribution de concentration dans la direction de la profondeur, à l'intérieur de la seconde couche conductrice; on forme un masque sur la troisième couche conductrice à une position à laquelle le second type de transistor est formé, et on im- plante une impureté du second type de conductivité, avec une dose n2, dans la troisième couche conductrice non masquée qui reste, pour former ainsi une quatrième couche conductrice qui a une distribution de con- centration dans la direction de la profondeur, à l'intérieur de la troisième couche conductrice; et on enlève sélectivement les première, troisième et quatrième couches conductrices, les première et seconde pellicules d'oxyde et la pellicule d'isolation, par définition de motif, pour former ain- si une première pellicule d'oxyde de grille et une première électrode de commande sur la première couche de semiconducteur, une seconde pelli- cule d'oxyde de grille et une seconde électrode de commande sur la se- conde couche de semiconducteur, et une troisième pellicule d'oxyde de grille, une électrode de grille flottante, une pellicule d'isolation inter- couche et une troisième électrode de commande, sur la troisième couche de semiconducteur. Ainsi, les procédés de fabrication d'un dispositif à semicon- ducteurs des neuvième à onzième aspects de l'invention conviennent pour fabriquer les dispositifs à semiconducteurs des troisième à cin- quième aspects de l'invention. Un douzième aspect de l'invention porte sur un procédé de fa- brication d'un dispositif à semiconducteurs dans lequel es premier et se- cond types de transistors sont formés sur un seul substrat semiconduc- teur, comprenant les étapes suivantes: (a) on forme sélectivement une pellicule d'oxyde champ sur une surface principale du substrat semicon- ducteur, pour définir ainsi des première et seconde régions dans les- quelles les premier et second types de transistors doivent être formés; (b) on forme une pellicule d'oxyde sur les première et seconde régions et sur la pellicule d'oxyde de champ; (c) on forme une couche conductrice, qui deviendra une électrode de commande, sur la pellicule d'oxyde; et (d) on introduit une impureté du même type de conductivité que celle de la couche de source/drain dans la couche conductrice, sur l'une au moins des première et seconde régions. Ainsi, dans les procédés de fabrication d'un dispositif à semi- conducteurs du douzième aspect de l'invention, I'impureté du même type de conductivité que celle de la couche de source/drain est implantée dans la couche conductrice sur l'une au moins des première et seconde régions. Par conséquent, il est possible d'obtenir un dispositif à semicon- ducteurs dans lequel les épaisseurs effectives des pellicules d'oxyde de grille sont changées et les valeurs de seuil sont fixées en changeant les concentrations en impureté des électrodes de commande, entre les pre- mier et second types de transistors. Même lorsque des tensions diffé- rentes sont appliquées aux électrodes de commande des premier et se- cond types de transistors, il n'est pas nécessaire de changer les épais- seurs des pellicules d'oxyde. Ceci simplifie les étapes de fabrication en comparaison avec le cas dans lequel il est nécessaire de former séparé- ment les pellicules d'oxyde. Conformément à un treizième aspect de l'invention, dans le procédé de fabrication d'un dispositif à semiconducteurs du premier as- pect, I'étape (d) comprend les étapes suivantes: on forme sélectivement une matière de réserve sur la couche conductrice, au moins sur la pre- mière région, parmi les première et seconde régions, et on implante l'im- pureté autour de la matière de réserve, par implantation ionique; et on effectue une diffusion thermique de l'impureté qui est implantée, pour introduire ainsi l'impureté dans la couche conductrice au moins sur la première région, parmi les première et seconde régions. Ainsi, dans les procédés de fabrication d'un dispositif à semi- conducteurs du treizième aspect de l'invention, du fait que l'impureté est implantée directement par diffusion thermique dans la couche conductrice au moins sur la première région, parmi les première et seconde régions, il est possible d'ajuster la concentration en impureté de façon plus fine que lorsque des ions d'impureté sont implantés directement. Conformément à un quatorzième aspect de l'invention, dans le procédé de fabrication d'un dispositif à semiconducteurs du troisième as- pect, l'étape (d) comprend les étapes suivantes on forme sélectivement une matière de réserve sur une partie s'étendant à partir d'une partie de bord de la couche conductrice, au moins sur la première région parmi les première et seconde régions, jusqu'à la pellicule d'oxyde de champ, et on implante l'impureté par implantation ionique dans la couche conductrice qui n'est pas recouverte par la matière de réserve; et on effectue une diffusion thermique de l'impureté qui est implantée, pour introduire ainsi l'impureté dans la couche conductrice au moins sur la première région parmi les première et seconde régions, d'une manière telle que l'impureté ait une concentration élevée dans une partie centrale, lorsqu'on consi- dère une vue en plan, mais ait une concentration plus faible lorsque la distance augmente, en direction de la partie de bord. Ainsi, dans les procédés de fabrication d'un dispositif à semi- conducteurs du quatorzième aspect de l'invention, du fait que l'impureté est implantée dans la couche conductrice au moins sur la première ré- gion, de manière que l'impureté ait une concentration élevée dans une partie centrale, lorsqu'on considère une vue en plan, mais ait une con- centration inférieure lorsque la distance augmente, en direction de la partie de bord, I'étendue dans laquelle une couche de désertion est for- mée devient plus grande à l'intérieur de la partie de bord de la couche conductrice, et l'épaisseur effective de la pellicule d'oxyde et la valeur de seuil sont partiellement augmentée. Dans le cas o on utilise par exem- ple un substrat "silicium sur isolant", ou SOI, pour le substrat semicon- ducteur, un problème consistant en une valeur de seuil réduite du fait de la structure de la partie de bord est résolue. Conformément à un quinzième aspect de l'invention, dans le procédé de fabrication d'un dispositif à semiconducteurs du premier as- pect, l'étape (c) comprend une étape (c-1) consistant à superposer une première couche conductrice, qui contient l'impureté de façon uniforme, et une seconde couche conductrice qui ne contient pas l'impureté, pour former ainsi les couches conductrices, et l'étape (d) comprend une étape qui consiste à faire diffuser l'impureté de façon naturelle à partir de la première couche conductrice vers la seconde couche conductrice, en ce qui concerne les première et seconde couches conductrices se trouvant au moins sur la première région, pour distribuer ainsi l'impureté. Ainsi, dans les procédés de fabrication d'un dispositif à semi- conducteurs du quinzième aspect de l'invention, du fait que l'impureté est diffusée de façon naturelle à partir de la première couche conductrice vers la seconde couche conductrice, parmi les première et seconde cou- ches conductrices se trouvant au moins sur la première région, pour dis- tribuer ainsi l'impureté, il est possible d'ajuster la concentration en impu- reté de manière plus fine que lorsque des ions d'impureté sont implantés directement. Selon un seizième aspect de l'invention, dans le procédé de fabrication d'un dispositif à semiconducteurs du premier aspect, I'étape (c-1) comprend une étape de formation d'une pellicule de réduction de diffusion qui réduit l'importance de la diffusion de l'impureté entre la première couche conductrice et la seconde couche conductrice. Ainsi, dans les procédés de fabrication d'un dispositif à semi- conducteurs du seizième aspect de l'invention, du fait que la pellicule de réduction de diffusion qui réduit l'importance de la diffusion de l'impureté est formée entre la première couche conductrice et la seconde couche conductrice, il est possible de réduire la diffusion de l'impureté et d'ajuster l'importance de la diffusion. Un but de la présente invention est donc de procurer un dispo- sitif à semiconducteurs dans lequel il n'y ait pas de relation de compro- mis entre une valeur de seuil et une fuite de couche de diffusion et dans lequel il ne soit pas nécessaire de former des pellicules d'oxyde de grille à plus d'une étape, ainsi que de procurer un procédé de fabrication d'un tel dispositif à semiconducteurs. Ces buts, caractéristiques, aspects et avantages de la présente invention ressortiront davantage de la description détaillée de la présente invention présentée ci-après, qui est à lire en se référant conjointement aux dessins annexés, dans lesquels: La figure 1 est un schéma qui est destiné à la description de la fonction d'une impureté à l'intérieur d'une électrode de grille; La figure 2 est une représentation graphique qui est destinée à la description d'une distribution d'une impureté à l'intérieur de l'électrode de grille; * La figure 3 est un schéma destiné à la description de la fonc- tion d'une impureté à l'intérieur d'une électrode de grille; La figure 4 est une représentation graphique destinée à la des- cription d'une distribution d'une impureté à l'intérieur de l'électrode de grille; Les figures 5 et 6 sont des schémas destinés à la description de la fonction d'une impureté à l'intérieur d'une électrode de grille; La figure 7 est une coupe montrant une structure d'un premier mode de réalisation préféré de la présente invention; La figure 8 est une représentation graphique destinée à la des- cription d'une distribution d'une impureté conforme au premier mode de réalisation préféré de la présente invention; La figure 9 est une représentation graphique destinée à la des- cription d'une épaisseur d'une pellicule d'oxyde de grille dans le premier mode de réalisation préféré de la présente invention; Les figures 10 à 15 sont des schémas représentant des étapes de fabrication conformes au premier mode de réalisation préféré de la présente invention; La figure 16 est une coupe montrant une structure d'un second mode de réalisation préféré de la présente invention; La figure 17 est une représentation graphique destinée à la description d'une distribution d'une impureté conforme au second mode de réalisation préféré de la présente invention; La figure 18 est une représentation graphique destinée à la description d'une épaisseur d'une pellicule d'oxyde de grille dans le se- cond mode de réalisation préféré de la présente invention; Les figures 19 à 32 sont des schémas représentant des étapes de fabrication conformes au second mode de réalisation préféré de la présente invention; La figure 33 est une coupe montrant une structure d'un troi- sième mode de réalisation préféré de la présente invention; La figure 34 est une représentation graphique destinée à la description d'une distribution d'une impureté conforme au troisième mode de réalisation préféré de la présente invention; La figure 35 est une représentation graphique destinée à la description d'une épaisseur d'une pellicule d'oxyde de grille dans le troi- sième mode de réalisation préféré de la présente invention; Les figures 36 à 41 sont des schémas montrant des étapes de fabrication conformes au troisième mode de réalisation préféré de la pré- sente invention; La figure 42 est une coupe montrant une structure d'un qua- trième mode de réalisation préféré de la présente invention; La figure 43 est une représentation graphique destinée à la description d'une distribution d'une impureté conforme au quatrième mode de réalisation préféré de la présente invention; La figure 44 est une représentation graphique destinée à la description d'une épaisseur d'une pellicule d'oxyde de grille dans le qua- trième mode de réalisation préféré de la présente invention; Les figures 45 à 57 sont des schémas représentant des étapes de fabrication conformes au quatrième mode de réalisation préféré de la présente invention; La figure 58 est un schéma de circuit destiné à la description d'un cinquième mode de réalisation préféré de la présente invention; La figure 59 est un schéma montrant une étape de fabrication conforme au cinquième mode de réalisation préféré de la présente inven- tion; La figure 60 est une vue en perspective d'un transistor MOS, décrivant le cinquième mode de réalisation préféré de la présente inven- tion; La figure 61 est un schéma montrant une étape de fabrication conforme au cinquième mode de réalisation préféré de la présente inven- tion; La figure 62 est un schéma montrant une première modification de l'étape de fabrication conforme au cinquième mode de réalisation préféré de la présente invention; La figure 63 est un schéma montrant une seconde modification de l'étape de fabrication conforme au cinquième mode de réalisation préféré de la présente invention; La figure 64 est un schéma montrant un exemple d'une applica- tion de la seconde modification de l'étape de fabrication conforme au cinquième mode de réalisation préféré de la présente invention; La figure 65 est un schéma montrant une troisième modification de l'étape de fabrication conforme au cinquième mode de réalisation préféré de la présente invention; La figure 66 est un schéma destiné à la description d'une structure d'ensemble d'une mémoire DRAM classique; La figure 67 est une coupe destinée à la description d'une structure d'ensemble de la mémoire DRAM classique; La figure 68 est une représentation graphique destinée à la description d'une distribution d'une impureté dans la mémoire DRAM classique; Les figures 69 à 74 sont des schémas montrant des étapes de fabrication de la mémoire DRAM classique; La figure 75 est un schéma à la description d'une structure d'ensemble d'une mémoire flash classique; La figure 76 est une coupe destinée à la description d'une structure de la mémoire flash classique; La figure 77 est une représentation graphique destinée à la description d'une épaisseur d'une pellicule d'oxyde de grille dans la mé- moire flash classique; Les figures 78 à 91 sont des schémas montrant des étapes de fabrication de la mémoire flash classique; La figure 92 est un schéma destiné à la description d'une structure d'ensemble d'un Circuit Logique en Mémoire DRAM classique; La figure 93 est une coupe destinée à la description d'une structure du Circuit Logique en Mémoire DRAM classique; La figure 94 est une représentation graphique destinée à la description d'une distribution d'une impureté dans le Circuit Logique en Mémoire DRAM classique; La figure 95 est une représentation graphique destinée à la description d'une épaisseur d'une pellicule d'oxyde de grille dans le Cir- cuit Logique en Mémoire DRAM classique; Les figures 96 à 104 sont des schémas montrant des étapes de fabrication du Circuit Logique en Mémoire DRAM classique; La figure 105 est un schéma destiné à la description d'une structure d'ensemble d'un Circuit Logique en Mémoire Flash classique; La figure 106 est une coupe destinée à la description d'une structure du Circuit Logique en Mémoire Flash classique; La figure 107 est une représentation graphique destinée à la description d'une distribution d'une impureté dans le Circuit Logique en Mémoire Flash classique; La figure 108 est une représentation graphique destinée à la description d'une épaisseur d'une pellicule d'oxyde de grille dans le Cir- cuit Logique en Mémoire Flash classique; et Les figures 109 à 122 sont des schémas montrant des étapes de fabrication du Circuit Logique en Mémoire Flash classique. De façon générale, une électrode de grille qui fait partie d'un transistor MOS est dopée avec une impureté de type N ou une impureté de type P. Ceci vise à réduire la résistance d'une grille au moyen du do- page avec l'impureté. En outre, I'utilisation d'une impureté de type N ou d'une impureté de type P dépend du type d'une couche de caisson. Ainsi, lorsqu'une électrode de grille de type P est sélectionnée pour un caisson de type N, ou une électrode de grille de type N est sélectionnée pour un caisson de type P, il est possible de réduire une valeur de seuil. Grossièrement, il y a deux procédés pour former une électrode qui est dopée avec une impureté. Un procédé consiste à former une électrode de grille en déposant une couche de silicium polycristallin do- pé. En d'autres termes, on fait circuler en même temps par un procédé CVD un matériau de dépôt consistant en silicium polycristallin et un gaz d'une impureté, de façon à effectuer le dopage avec une impureté simul- tanément à la formation d'une couche de silicium polycristallin. Avec ce procédé, il est possible de maintenir un profil d'impureté constant à l'inté- rieur du silicium polycristallin. La figure 1 montre une structure d'un tran- sistor MOS M1 qui est formé de cette manière, et la figure 2 montre un profil d'impureté à l'intérieur d'une électrode de grille du transistor MOS M1. Comme représenté sur la figure 2, la concentration en impureté selon une ligne A-A' d'une électrode de grille G1 du transistor MOS M1 qui est représenté sur la figure 1, s'élève de façon abrupte à une inter- face entre une pellicule d'oxyde de grille (SiO2) Z1 et l'électrode de grille (silicium polycristallin) G1, et elle reste à une valeur constante à l'inté- rieur de l'électrode de grille G1. Sur la figure 2, la concentration en impu- reté est portée sur un axe horizontal, tandis qu'une distance (c'est-àdire une profondeur) dans la direction de la ligne A-A' est portée sur un axe vertical. L'interface Si-SiO2 est une surface de jonction entre une couche de caisson W1 et la pellicule d'oxyde de grille Z1 sur la figure 2. Cependant, avec ce procédé, du fait que toutes les électrodes de grille à l'intérieur d'une puce sont dopées avec le même type d'impu- reté, dans le cas o on dépose du silicium polycristallin dopé de type N, par exemple, bien qu'il soit possible de réduire une valeur de seuil d'un transistor MOS de type à canal N qui est formé à l'intérieur d'une couche de caisson de type P, une valeur de seuil d'un transistor MOS de type à canal P qui est formé à l'intérieur d'une couche de caisson de type N de- vient élevée. Ceci fait apparaître une nécessité d'ajuster les valeurs de seuil en définissant la structure de canal, comme en formant une couche enterrée de canal ou autres. Un autre procédé consiste à utiliser une technique d'implanta- tion ionique. Ainsi, on peut utiliser un procédé dans lequel, après la for- mation d'une couche de silicium polycristallin non dopé, on dope une électrode de grille avec une impureté par l'implantation d'ions d'impureté. Avec ce procédé, en limitant une région d'implantation, en utilisant par exemple un masque de matière de réserve, il est possible de former ai- sément une électrode de grille de type N et une électrode de grille de type P de façon séparée. La figure 3 montre une structure d'un transistor MOS M2 qui est formé de cette manière, et la figure 4 montre un profil d'impureté à l'intérieur des électrodes de grille. Comme représenté sur la figure 4, la concentration en impureté selon la ligne A-A' d'une électrode de grille G2 du transistor MOS M2 qui est représenté sur la figure 3, présente une distribution qui augmente sous la forme d'une courbe à partir d'une interface entre une pellicule d'oxyde de grille (SiO2) Z2 et l'électrode de grille (silicium polycristallin) G1, qui atteint un pic à l'intérieur de l'électrode de grille G2, et qui dimi- nue ensuite à nouveau sous la forme d'une courbe. Dans le cas d'une telle implantation ionique, il n'est pas possi- ble de parvenir à des distributions uniformes de l'impureté à l'intérieur des électrodes de grille, ce qui fait que la concentration en impureté de- vient faible aux interfaces entre les électrodes de grille et les pellicules d'oxyde de grille. Par conséquent, au moment du fonctionnement des transistors, des couches de désertion DP sont créées à l'intérieur des électrodes de grille. Si les couches de désertion sont créées, il apparaît une chute de tension à l'intérieur de la couche de désertion, et par con- séquent une tension qui est effectivement appliquée à un élément de- vient inférieure à la tension appliquée. Ainsi, une épaisseur effective de pellicule d'oxyde devient élevée, ce qui occasionne un problème tel qu'une valeur de seuil accrue et une réduction d'un courant de drain. Une technique classique pour empêcher la formation de cou- ches de désertion à l'intérieur des électrodes de grille consiste à utiliser le fait que plus la concentration en impureté est élevée, plus la formation d'une couche de désertion est improbable, ce qui fait que les concentra- tions en impureté à l'intérieur des électrodes de grille sont aussi élevées que possible. Les figures 5 et 6 montrent ce phénomène. La figure 5 montre une condition d'une couche de désertion DP1 qui est formée à l'intérieur d'une électrode de grille G3 dans un transistor MOS M3, dans le cas o la concentration en impureté à l'inté- rieur de l'électrode de grille G3 est relativement élevée, et la figure mon- tre également le profil d'impureté de l'électrode de grille G3 selon la ligne A-A'. La figure 6 montre une condition d'une couche de désertion DP2 qui est formée à l'intérieur d'une électrode de grille G4 dans un transistor MOS M4, dans le cas o la concentration en impureté à l'inté- rieur de l'électrode de grille G4 est relativement élevée, et la figure mon- tre également le profil d'impureté de l'électrode de grille G4 selon la ligne A-A'. En comparant les deux on voit que la couche de désertion DP2 de l'électrode de grille G4 est formée de façon à s'étendre plus largement que la couche de désertion DP1 de l'électrode de grille G3. La présente invention utilise positivement les couches de dé- sertion qui sont formées à l'intérieur des électrodes de grille, de façon que par l'ajustement des étendues dans lesquelles les couches de déser- tion sont formées, il soit possible de former à l'intérieur d'une même puce plusieurs types de transistors qui ont des épaisseurs effectives de pelli- cules d'oxyde qui sont mutuellement différentes. Dans ce qui suit, on décrira des modes de réalisation préférés de la présente invention en relation avec des exemples d'une mémoire DRAM, d'une mémoire flash, d'un Circuit Logique en Mémoire DRAM et d'un Circuit Logique en Mémoire Flash. Premier mode de réalisation préféré 1-1. Structure du dispositif La figure 7 montre une structure partielle d'une mémoire DRAM dans laquelle plusieurs types de transistors sont formés, à titre de premier mode de réalisation préféré de la présente invention. De façon générale, une mémoire DRAM comprend non seulement une partie de ré- seau de cellules de mémoire pour enregistrer des données, mais égale- ment une partie d'amplificateur de lecture et une partie de circuits péri- phériques (par exemple un tampon d'adresse, un décodeur X, un déco- deur Y, un circuit d'horloge de ligne/colonne, un circuit de transmission d'entrée/sortie, un circuit de régénération, etc.). Toutes ces parties sont formées par des transistors, et les tran- sistors respectifs exigent des caractéristiques différentes. Par exemple, en ce qui concerne des valeurs de seuil, alors qu'une valeur de seuil pour un transistor de la partie de réseau de cellules de mémoire est d'en- viron 1 V et qu'une valeur de seuil pour des transistors des parties de circuits périphériques est d'environ 0,8 V, une valeur de seuil pour le transistor de la partie d'amplificateur de lecture doit être réduite à une valeur aussi faible que 0,4 V. La figure 7 montre des coupes de transistors MOS à canal N T41 à T43 qui sont utilisés pour la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mé- moire. Sur la figure 7, les transistors MOS à canal N T41 à T43 sont formés à l'intérieur d'une couche de caisson de type P 101 qui est formée sur le même substrat semiconducteur 1 (du type P). La couche de cais- son 101 fait l'objet d'une séparation entre éléments au moyen d'une cou- che de coupure de canal 102 et d'une couche LOCOS 2, de manière que les transistors MOS à canal N T41 à T43 soient formés dans des régions qui sont créées par la séparation entre éléments. Le transistor MOS à canal N T41 de la partie d'amplificateur de lecture comprend une paire de couches de source/drain 106 qui sont for- mées à l'intérieur de la couche de caisson 101, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches de drain faiblement dopées (que l'on appelle ci-après "couches LDD") 107, formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 106. La pellicule d'oxyde de grille 3 est formée sur les couches LDD 107, et une électrode de grille 4A est formée sur la pellicule d'oxyde de grille 3. Une pellicule d'oxyde de paroi latérale 5 est formée sur une sur- face latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4A. Une couche dopée de canal 103A est formée à l'intérieur de la cou- che de caisson 101, sous l'électrode de grille 4A. Le transistor MOS à canal N T42 de la partie de circuits péri- phériques comprend une paire de couches de source/drain 106 qui sont formées à l'intérieur de la couche de caisson 101, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 107. La pellicule d'oxyde de grille 3 est formée sur les couches LDD 107, et une électrode de grille 4B est formée sur la pellicule d'oxyde de grille 3. La pellicule d'oxyde de paroi latérale 5 est formée sur une surface latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4B. Une couche dopée de canal 103B est formée à l'intérieur de la couche de caisson 101, sous l'électrode de grille 4B. Le transistor MOS à canal N T43 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 106 qui sont formées à l'intérieur de la couche de caisson 101, indépendam- ment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 107. Une pellicule d'oxyde de grille 3 est formée sur les couches de source/drain 106 et les couches LDD 107, et une électrode de grille 4C est formée sur la pellicule d'oxyde de grille 3. La pellicule d'oxyde de paroi latérale 5 est formée sur une surface latérale de la pellicule d'oxyde de grille 3 et de l'électrode de grille 4C. Une couche dopée de canal 103C est formée à l'intérieur de la couche de caisson 101, sous I'électrode de grille 4C. La partie de réseau de cellules de mémoire com- porte une structure de réseau de grilles dans laquelle des grilles adja- centes se partagent une seule couche de source/drain 106. De telles structures sont disposées en succession. Le Tableau 5 montre des valeurs numériques concernant les structures des transistors MOS à canal N T41 à T43. TABLEAU 5 Partie d'amplificateur Partie de circuits Partie de réseau de de lecture (T41) périphériques (T42) cellules de mémoire (T43) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 10 nm 10 nm 10 nm de grille Epaisseur de pellicule 200 nm 200 nm 200 nm d'électrode de grille., _ Paroi latérale 100 nm 100 nm 100 nm 1 3 23 - Caisson B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cm'2 B 700 keV 1 x 1013 cm'2 Couche de coupure de canal B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm'2 B 130 keV 5 x 1012 cm'2 Couche dopée de canal B 50 keV 1 x 1012 cm'2 B 50 keV 1 x 1012 cm'2 B 50 keV 1 x 1012 cm-2 Couche LDD As 30 keV 1 x 1013 cm-2 As 30 keV 1 x 1013 cm'2 As 30 keV I x 1013 cm-2 Couche de source/drain As 50 keV 5 x 1015 cm-2 As 50 keV 5x cm2 As 50 keV 5x 105cm2 -j 1s50 2e 1015 cm'2 A50kV5x 1015 cm-2 ' Implantation de grille As 30 keV 5 x 1015 cm-2 As 30 keV 3x cm As 30 keV 1 x 1015cm2 -|j Traitement thermique 850 C 60 min Dans le Tableau 5, les doses d'impureté pour former les cou- ches dopées de canal des transistors MOS à canal N T41, T42 et T43 sont respectivement de 5 x 1015 cm-2, 3 x 1015 cm-2 et 1 x 1015 cm-2. De l'arsenic (As) est implanté à titre d'impureté pour toutes les couches, avec une énergie d'implantation de 30 keV. La figure 8 montre des profils d'impureté des transistors MOS à canal N T41, T42 et T43 formant la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mé- moire, qui sont tous représentés sur la figure 7, et ces profils correspon- dent respectivement à des coupes selon la ligne A-A', la ligne B-B' et la ligne C-C'. Sur la figure 8, une position ( c'est-à-dire la profondeur) dans une direction de coupe est portée sur un axe horizontal et une concen- tration en impureté est portée sur un axe vertical. L'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif) apparais- sent dans cet ordre sur l'axe horizontal à partir du côté gauche. Comme représenté dans le Tableau 5, du fait que les doses d'impureté sont mutuellement différentes entre les électrodes de grille 4A à 4C des transistors MOS à canal N T41 à T43, les concentrations en im- pureté sont mutuellement différentes. Les concentrations en impureté dans les électrodes de grille sont fixées à des valeurs progressivement inférieures dans l'ordre de valeurs de seuil croissantes qui sont atten- dues dans les électrodes de grille. En résumé, comme indiqué à la ligne A-A', le transistor T41 de la partie d'amplificateur de lecture (ligne B-B') a la valeur la plus élevée, et il est suivi par le transistor T42 de la partie de circuits périphériques et par le transistor T43 de la partie de réseau de cellules de mémoire (ligne C-C'), dans cet ordre. Du fait que les doses d'impureté sont les mêmes entre les couches dopées de canal 103A à 103C des transistors MOS à canal N T41 à T43, la ligne A-A', la ligne B- B' et la ligne C-C' se recouvrent mutuellement. Par conséquent, dans la partie de réseau de cellules de mé- moire, la couche de désertion est la plus étendue à l'électrode de grille, l'épaisseur effective de la pellicule d'oxyde est la plus grande et la valeur de seuil est la plus élevée. La figure 9 montre des épaisseurs réelles et des épaisseurs effectives des pellicules d'oxyde respectives. La figure 9 montre les tran- sistors MOS à canal N de la partie d'amplificateur de lecture, de la partie de circuits périphériques et de la partie de réseau de cellules de mé- moire, dans cet ordre, à partir du côté gauche, le long de l'axe horizontal. Comme le montre clairement la figure 9, les épaisseurs effectives des pellicules d'oxyde de grille respectives sont progressivement plus élevées dans l'ordre allant de la partie d'amplificateur de lecture à la partie de circuits périphériques et à la partie de réseau de cellules de mémoire. 1-2. Procédé de fabrication On présentera dans ce qui suit, en se référant aux figures 10 à , une description d'un procédé de fabrication des transistors MOS à canal N T41, T42 et T43 de la partie d'amplificateur de lecture, de la par- tie de circuits périphériques et de la partie de réseau de cellules de mé- moire qui forment la mémoire DRAM 100 qui est représentée sur la figure 7. Premièrement, à une étape qui est représentée sur la figure 10, on forme une couche LOCOS (c'est-à-dire la pellicule d'oxyde de champ) 2 de façon à lui donner par exemple une épaisseur de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 1 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm2, pour former ainsi une région de caisson de type P 101 à l'intérieur du substrat semiconducteur 1. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 1, pour former des transistors MOS à canal P, ceci n'est pas représenté, et la description sera omise. Ensuite, on im- plante par exemple des ions de bore avec une énergie de 130 keV et une 12 -2 dose de 5 x 1012 cm 2, pour former ainsi la couche de coupure de canal 102 a l'intérieur du substrat semiconducteur 1. La couche de coupure de canal 102 est fabriquée avec une forme qui, en association avec la cou- che LOCOS 2, crée les régions présentant une séparation entre élé- ments. Ensuite, on forme à une position prédéterminée à l'intérieur de la couche de caisson 101 une couche dopée de canal 100 qui deviendra les couches dopées de canal 103A à 103C. A ce stade, on forme égale- 2766617 ment la couche dopée de canal 100 dans des régions se trouvant dans les transistors T2 et T3 de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire. On forme la couche dopée de canal 100 en implantant par exemple des ions de bore, avec une énergie de 50 keV et une dose de 1 x 1012 cm'2. Ensuite, à une étape qui est représentée sur la figure 11, après avoir formé une pellicule d'oxyde 31 qui deviendra la pellicule d'oxyde de grille 3 sur une surface principale du substrat semiconducteur 1, par un procédé d'oxydation thermique, on forme une couche de silicium poly- cristallin (non dopé) 42 à titre de matériau d'électrode de grille sur la pel- licule d'oxyde de grille 3, par un procédé CVD. La pellicule d'oxyde 31 a une épaisseur d'environ 10 nm, tandis que la couche de silicium poly- cristallin 42 a une épaisseur d'environ 200 nm. Ensuite, à une étape qui est représentée sur la figure 12, on implante des ions d'impureté dans la couche de silicium polycristallin 42, conformément à l'électrode de grille du transistor MOS à canal N T43, qui a la plus faible concentration en impureté, de la partie de réseau de cel- lules de mémoire, pour former ainsi une couche de silicium polycristallin dopé 42C. A ce stade, on forme également la couche de silicium poly- cristallin dopé 42C dans la partie de circuits périphériques et dans la partie de réseau de cellules de mémoire. On forme la couche de silicium polycristallin dopé 42C en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 1 x 1015 cm2. Ensuite, à une étape qui est représentée sur la figure 13, on forme un masque de matière de réserve R204 sur la partie de réseau de cellules de mémoire. On implante une impureté de façon supplémentaire, d'une manière sélective, dans la couche de silicium polycristallin dopé 42C de la partie d'amplificateur de lecture et de la partie de circuits péri- phériques, pour former ainsi une couche de silicium polycristallin dopé 42B qui a une concentration en impureté en conformité avec le transistor MOS à canal N T42 de la partie de circuits périphériques. On forme la couche de silicium polycristallin dopé 42B en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 2 x 1015 cm'2. Ensuite après avoir enlevé le masque de matière de réserve R204, à une étape qui est représentée sur la figure 14, on forme un mas- que de matière de réserve R205 sur la partie de réseau de cellules de mémoire et la partie de circuits périphériques, et on implante une impu- reté de façon supplémentaire, d'une manière sélective, dans la couche de silicium polycristallin dopé 42B de la partie d'amplificateur de lecture, pour former ainsi une couche de silicium polycristallin dopé 42A qui a une concentration en impureté en conformité avec le transistor MOS à canal N T41 de la partie d'amplificateur de lecture. On forme la couche de silicium polycristallin dopé 42A en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 2 x 1015 cm2. Ensuite, à une étape qui est représentée sur la figure 15, on forme un masque de matière de réserve R203 sur les couches de silicium polycristallin dopé 42A à 42C, et on définit un motif dans le masque de façon à former les électrodes de grille 4A à 4C et la pellicule d'oxyde de grille 3. Ensuite, après avoir formé les couches LDD 107 dans la partie d'amplificateur de lecture, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, par implantation ionique, on forme la pellicule d'oxyde de paroi latérale 5 sur une surface latérale de la pelli- * cule d'oxyde de grille 3 et des électrodes de grille 4A à 4C, de façon à lui donner une épaisseur d'environ 100 nm. En utilisant à titre de masque la pellicule d'oxyde de paroi latérale 5, et en procédant par implantation io- nique, on forme les couches de source/drain 106. De cette manière, on obtient la structure de la mémoire DRAM 100 qui est représentée sur la figure 7. On obtient les couches LDD 106 en injectant par exemple des ions d'arsenic (As), avec une énergie de 30 keV et une dose de 1 x 1013 cm-2. D'autre part, on obtient les couches de source/drain 106 en injec- tant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm'2, et en effectuant ensuite une opération de recuit à 850 C pendant 60 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former la mémoire DRAM, ces opérations ne seront pas dé- crites et ne sont pas représentées dans les dessins. 1-3. Fonction et effet caractéristiques 72 E2766617 Comme décrit ci-dessus, la mémoire DRAM 100 conforme au premier mode de réalisation préféré de la présente invention a une structure dans laquelle les concentrations en impureté des électrodes de grille sont changées parmi les divers types de transistors ayant des ca- ractéristiques mutuellement différentes (ayant par exemple des spécifications imposées mutuellement différentes), de façon que les épaisseurs effectives des pellicules d'oxyde de grille respectives soient changées et que les valeurs de seuil soient fixées. Ceci élimine la nécessité de chan- ger les concentrations en impureté des couches dopées de canal confor- mément aux caractéristiques des transistors, et par conséquent il est possible de fixer les concentrations à des valeurs avec lesquelles on peut réduire à une valeur aussi faible que possible un courant de fuite (c'est- à-dire une fuite de couche de diffusion) qui provient d'une couche de diffusion Par conséquent, en fixant les concentrations en impureté des couches dopées de canal à des valeurs avec lesquelles une fuite de cou- che de diffusion est aussi faible que possible, tout en fixant des valeurs de seuil au moyen des concentrations en impureté des électrodes de grille, il est possible de supprimer la relation de compromis entre les va- leurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction qui est imposée à la conception de circuits. Le fait de changer indépendamment les concentrations en impu- reté des électrodes de grille a moins d'influence sur les autres structures que de changer les concentrations en impureté des couches dopées de canal qui sont formées à l'intérieur du substrat semiconducteur. En effet, lorsque des ions doivent être implantés dans le substrat semiconducteur, en particulier lorsqu'on doit effectuer une implantation avec une dose élevée, ceci occasionne une détérioration du cristal du substrat semicon- ducteur. Cependant, dans la présente invention, du fait que des ions sont implantés dans les électrodes de grille qui se trouvent dans la couche la plus extérieure, ce problème ne se manifeste pas. Il est seulement né- cessaire de fixer une distance d'implantation de manière qu'une impureté n'atteigne pas les pellicules d'oxyde de grille. Bien que l'on ait indiqué dans ce qui précède que les concen- trations en impureté des couches dopées de canal 103A à 103C sont les mêmes, il n'est pas obligatoire que les concentrations en impureté soient les mêmes. Par exemple, lorsqu'il n'est pas possible d'ajuster suffisam- ment les valeurs de seuil seulement en changeant les concentrations en impureté des électrodes de grille, on peut ajuster les valeurs de seuil en changeant les concentrations en impureté des couches dopées de canal 103A à 103C. Du fait qu'il s'agit d'un processus auxiliaire, une augmen- tation des concentrations en impureté est faible. Ceci n'augmente pas de façon considérable la fuite de couche de diffusion et ne permet pas à l'implantation ionique d'occasionner une détérioration du cristal du subs- trat semiconducteur. 1-4. Modifications On a décrit dans ce qui précède le procédé de fabrication de la mémoire DRAM 100 conforme au premier mode de réalisation préféré dé- crit en relation avec les figures 10 à 15, en se référant à un exemple dans lequel après la formation des couches de silicium polycristallin dopé 42A à 42C, à l'étape qui est représentée sur la figure 15, on forme les électrodes de grille 4A à 4C et la pellicule d'oxyde de grille 3 par une opération de définition de motif. Cependant, on peut implanter l'impureté après que les électrodes de grille ont été formées par une opération de définition de motif. En d'autres termes, après que la couche de silicium polycristal- lin 42 a été formée à l'étape qui est représentée sur la figure 15, on forme un masque de matière de réserve prédéterminé sur la couche de silicium polycristallin 42, et on définit un motif dans ce masque de façon à former les électrodes de grille et la pellicule d'oxyde de grille. A la suite de ceci, en conformité avec l'électrode de grille du transistor MOS à canal N T43 de la partie de réseau de cellules de mémoire, on implante des ions d'impureté dans la couche de silicium polycristallin 42. On forme ensuite séquentiellement des masques de matière de réserve sur les électrodes de grille de la partie de réseau de cellules de mémoire et de la partie de circuits périphériques, et on implante une impureté de façon supplémentaire, ce qui a pour effet de former les électrodes de grille 4A à4C. Lorsqu'une telle étape est effectuée, on n'implante pas une im- pureté dans les électrodes de grille pendant l'opération d'attaque qui est accomplie pour former les électrodes de grille, et par conséquent il est aisé d'effectuer l'opération d'attaque. En effet, une vitesse d'attaque change en fonction d'une concentration en impureté dans le silicium po- lycristallin. Lorsqu'on effectue une implantation ionique, en particulier, une distribution d'impureté est créée dans la direction de la profondeur des électrodes de grille, ce qui change à son tour la vitesse d'attaque en fonction de la position. Dans ce cas, à moins d'ajuster une vitesse d'atta- que, les différences dans les vitesses d'attaque font apparaître un pro- blème tel qu'une irrégularité d'une surface d'attaque. Cependant, un tel problème ne se manifeste pas à l'étape décrite ci-dessus, du fait que l'on attaque le silicium polycristallin non dopé. En outre, lorsqu'il est possible de combiner une condition d'im- plantation d'une impureté dans les couches de silicium polycristallin (c'est-à-dire l'énergie et la dose) avec une condition d'implantation d'une impureté pour former les couches LDD, on forme les couches LDD en même temps que l'électrode de grille du transistor MOS à canal N de la partie de réseau de cellules de mémoire, ce qui raccourcit le processus de fabrication. Bien que l'on ait décrit dans ce qui précède, à titre de premier mode de réalisation préféré de la présente invention, la structure dans laquelle divers types de transistors sont formés sur un substrat mono- cristallin, il est possible d'obtenir une fonction et un effet similairesdans le cas o divers types de transistors sont formés sur un substrat SOI (silicium sur isolant). Second mode de réalisation préféré 2-1. Structure du dispositif La figure 16 montre une structure partielle d'une mémoire flash dans laquelle plusieurs types de transistors sont formés, à titre de second mode de réalisation préféré de la présente invention. De façon générale, une mémoire flash diffère d'une mémoire DRAM par l'utilisation d'une tension élevée, telle que 10 V, pour l'écriture et l'effacement. Dans ce but, une mémoire flash comprend non seulement une partie de réseau de cellules de mémoire pour enregistrer des données, mais également une partie résistant à une tension élevée, telle qu'un décodeur X et un décodeur Y, qui est utilisée après élévation de tension, une partie de cir- cuits périphériques (c'est-à-dire un tampon d'adresse, une partie d'hor- loge de ligne/colonne, une partie de transmission d'entree/sortie, une partie de registre de données, une partie d'amplificateur de lecture, une partie de commande de fonctionnement), et autres. Bien que toutes ces parties soient formées par des transistors, du fait de différences entre des tensions utilisées, il est nécessaire d'employer plusieurs types de transistors qui ont des caractéristiques mutuellement différentes. La figure 16 montre des coupes de transistors MOS à canal N T51 à T53 qui sont utilisés pour la partie résistant à une tension élevée, la partie de circuits périphériques et la partie de réseau de cellules de mémoire. Sur la figure 16, les transistors MOS à canal N T51 à T53 sont formés à l'intérieur d'une couche de caisson de type P 121 qui est formée sur le même substrat semiconducteur 21 (du type P). La couche de cais- son 121 présente une séparation entre éléments qui est obtenue par une couche de coupure de canal 122 et d'une couche LOCOS 22, d'une ma- nière telle que les transistors MOS à canal N T51 à T53 soient formés dans des régions qui sont créées par séparation entre éléments. Le transistor MOS à canal N T51 de la partie résistant à une tension élevée comprend une paire de couches de source/drain 126 qui sont formées à l'intérieur de la couche de caisson 121, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de cou- ches LDD 127 qui sont formées dans des positions adjacentes à des par- ties de bord en regard des couches de source/drain 126. La pellicule d'oxyde de grille 25A est formée sur les couches LDD 127, et une électrode de grille 29A est formée sur la pellicule d'oxyde de grille 25A. Une pellicule d'oxyde de paroi latérale 30 est for- mée sur une surface latérale de la pellicule d'oxyde de grille 25A et de l'électrode de grille 29A. Une couche dopée de canal 123 est formée à I'intérieur de la couche de caisson 121, sous l'électrode de grille 29A. Le transistor MOS à canal N T52 de la partie de circuits péri- phériques comprend une paire de couches de source/drain 126 qui sont formées à l'intérieur de la couche de caisson 121, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 127. La pellicule d'oxyde de grille 25A est formée sur les couches LDD 127, et une électrode de grille 29B est formée sur la pellicule d'oxyde de grille 25A. La pellicule d'oxyde de paroi latérale 30 est formée sur une surface latérale de la pellicule d'oxyde de grille 25A et de l'élec- trode de grille 29B. Une couche dopée de canal 124 est formée à l'inté- rieur de la couche de caisson 121, sous l'électrode de grille 29B. Le transistor MOS à canal N T53 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 126 qui sont formées à l'intérieur de la couche de caisson 12i, indépendam- ment l'une de l'autre, mais parallèlement l'une à l'autre. Une pellicule d'oxyde tunnel 23 est formée sur des parties de bord des couches de source/drain 126. Une électrode de grille flottante 27, une pellicule d'isolation inter-couche (pellicule ONO) 24 et une électrode de grille de commande 29C sont formées dans cet ordre sur la pellicule d'oxyde tun- nel 23. En outre, la pellicule d'oxyde de paroi latérale 30 est formée sur une surface latérale de la pellicule d'oxyde tunnel 23, de l'électrode de grille flottante 27, de la pellicule d'isolation inter-couche 24 et de l'électrode de grille de commande 29C. De plus, une couche dopée de canal 125 est formée à l'intérieur de la couche de caisson 121, sous l'électrode de grille flottante 27. La partie de réseau de cellules de mémoire comporte une structure de ré- seau dans laquelle des grilles adjacentes se partagent une seule couche de source/drain 126. De telles structures sont disposées en succession. Le Tableau 6 montre des valeurs numériques concernant les structures des transistors MOS à canal N T51 à T53. TABLEAU 6 Partie résistant a une Partie de circuits Partie de réseau de tension élevée (T51) périphériques (T52) cellules de mémoire (T53) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ __ __ ___ Epaisseur de pellicule d'oxyde 8 nm 8 nm 10 nm de grille Epaisseur de pellicule 100 nm d'électrode de grille flottante Concentration en impureté de ---1 x 102ecmr3 grille flottante Epaisseur de pellicule.....TEOS/Si3N4/TEOS = d'isolation inter-couche 10/10/10 nm Epaisseur de pellicule d'élec- 200 nm 200 nm 200 nm trode de grille de commande Paroi latérale 200 nm 200 nm 200 nm Caisson B 700 keV 1 x 1013 cm-2 B 700 keV 1 x 1013 cmn2 B 700 keV 1 x 1013 cm-2 Couche de coupure de canal B 130 keV 5 x 1012 cm2 B 130 keV 5 x 1012 cm2 B 130 keV 5 x 1012 cm2 Couche dopée de canal B 50 keV 5 x 1012 cm-2 B 50 keV 5 x 1012 cm'2 B 50 keV 5 x 1012 cm-2 Couche LDD As 30 keV 1 x 1013 cm'2 As 30 keV 1 x 1013 cm-2.. Couche de source/drain As 50 keV 5 x 1015 cm'2 As 50 keV 5 x 1015 cm-2 As 50 keV 5 x 1015 cm-2 1 Implantation de grille As 30 keV 5 x 1014 cm-2 As 30 keV 5 x 1015 cm-2 As 30 keV 1 x 1015 cm'2 Traitement thermique 850 C 60 min Dans le Tableau 6, la mémoire flash 200 est caractérisée par le fait que l'électrode de grille 29A du transistor MOS à canal N T51 de la partie résistant à une tension élevée a la plus faible concentration en im- pureté, tandis que la concentration en impureté de l'électrode de grille 29C du transistor MOS à canal N T53 de la partie de réseau de cellules de mémoire et la concentration en impureté de l'électrode de grille 29B du transistor MOS à canal N T52 de la partie de circuits périphériques, sont plus élevées, dans cet ordre. La figure 17 montre des profils d'impureté des transistors MOS à canal N T51, T52 et T53 formant la partie résistant à une tension éle- vée, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, qui sont tous représentés sur la figure 16, ces profils cor- respondant respectivement à des coupes selon la ligne A-A', la ligne B- B' et la ligne C-C'. Sur la figure 17, une position ( c'est-à-dire la profondeur) dans la direction de coupe est représentée sur un axe horizontal et une con- centration en impureté est représentée sur un axe vertical. L'ordre dans lequel la structure du transistor MOS à canal N T53 de la partie de ré- seau de cellules de mémoire est fabriquée est illustré dans une partie supérieure de la figure 17, tandis que l'ordre dans lequel les autres structures sont fabriquées est illustré sur l'axe horizontal. La partie supérieure de la figure 17 montre l'électrode de grille de commande (couche de silicium polycristallin), la pellicule d'isolation inter-couche (pellicule ONO), I'électrode de grille flottante (couche de silicium polycristallin), la pellicule d'oxyde tunnel (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, à partir du côté gauche. En outre, la figure 17 montre l'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, sur l'axe horizontal. Sur la figure 17, comme indiqué à la ligne B-B', la concentration en impureté de l'électrode de grille dans la partie de circuits périphéri- ques est la plus élevée, et la concentration en impureté de l'électrode de grille dans la partie résistant à une tension élevée, qui est indiquée à la ligne A-A', est la plus basse. Par conséquent, dans la partie résistant à une tension élevée, la couche de désertion est la plus grande au niveau de l'électrode de grille de commande, ce qui fait que l'épaisseur effective de la pellicule d'oxyde est la plus élevée et la partie résistant a une tension élevée peut supporter une tension élevée. La figure 18 montre des épaisseurs réelles et des épaisseurs effectives des pellicules d'oxyde de grille respectives. La figure 18 mon- tre les transistors MOS à canal N de la partie résistant à une tension éle- vée, de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, dans cet ordre, à partir du côté gauche, sur l'axe horizontal. Dans la partie de réseau de cellules de mémoire, la pellicule d'oxyde tunnel est traitée comme la pellicule d'oxyde de grille. Comme la figure 18 le montre clairement, parmi les épaisseurs effectives des pelli- cules d'oxyde de grille respectives, I'épaisseur effective est particulière- ment élevée dans la partie résistant à une tension élevée. En outre, comme représenté sur la figure 17, dans l'une quel- conque des transistors de la partie résistant à une tension élevée (ligne A-A'), de la partie de circuits périphériques (ligne B-B') et de la partie de réseau de cellules de mémoire (ligne C-C'), la concentration en impureté de la couche dopé de canal reste la même. Du fait que l'électrode de grille flottante du transistor MOS à canal N T53 de la partie de réseau de cellules de mémoire est formée par un procédé CVD, la concentration en impureté reste constante. 2-2. Procédé de fabrication Dans ce qui suit, on présentera en se référant aux figures 19 à 32 une description d'un procédé de fabrication des transistors MOS à ca- nal N T51, T52 et T53 de la partie résistant à une tension élevée, de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, qui sont tous représentés sur la figure 16. Premièrement, à une étape qui est représentée sur la figure 19, on forme une couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 22 de façon à lui donner une épaisseur qui est par exemple de 400 nm, par un procédé LOCOS, sur une surface du substrat semicon- ducteur 21 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm2, pour former ainsi une région de caisson de type P 121 à l'intérieur du substrat semiconducteur 21. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 21, pour former des transistors MOS à canal P, ceci n'est pas représenté, et la descrip- tion sera omise. Ensuite, on implante par exemple des ions de bore avec une énergie de 130 keV et une dose de 5 x 1012 cm'2, pour former ainsi la couche de coupure de canal 122 à l'intérieur du substrat semiconduc- teur 21. La couche de coupure de canal 122 est fabriquée avec une forme qui, conjointement à la couche LOCOS 22, crée les régions pré- sentant une séparation entre éléments. Ensuite, on forme une couche dopée de canal 120 à une posi- tion prédéterminée dans la partie résistant à une tension élevée, dans la partie de circuits périphériques et dans la partie de réseau de cellules de mémoire, à l'intérieur de la région de caisson 121. On forme la couche dopée de canal en implantant par exemple des ions de bore, avec une énergie de 50 keV et une dose de 5 x 1012 cm2. Ensuite, à une étape qui est représentée sur la figure 20, après avoir formé sur une surface principale du substrat semiconducteur 21, par un procédé d'oxydation thermique, une pellicule d'oxyde 231 qui de- viendra la pellicule d'oxyde tunnel 23, on forme par exemple une couche de silicium polycristallin dopé 271, à titre de matériau d'électrode de grille, sur la pellicule d'oxyde 231, par un procédé CVD. La pellicule d'oxyde 231 a une épaisseur d'environ 10 nm, tandis que la couche de silicium polycristallin dopé 271 a une épaisseur d'environ 100 nm. On uti- lise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'environ 1 x 1020 cm'3. Ensuite, à une étape qui est représentée sur la figure 21, on forme sélectivement un masque de matière de réserve R221 sur la cou- che de silicium polycristallin dopé 271, à l'intérieur de la partie de réseau de cellules de mémoire. Dans ce cas, on forme le masque de matière de réserve R221 dans la direction de largeur de grille de la partie de réseau de cellules de mémoire. On enlève par attaque anisotrope une partie de la couche de silicium polycristallin dopé 271 qui n'est pas recouverte par le masque de matière de réserve R221. La figure 22 montre cette condi- tion. La figure 22 est une vue en plan représentant la structure de la figure 21 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R221 est formé). A l'intérieur de la partie de réseau de cellules de mémoire, on forme le masque de ma- tière de réserve R221 sous la forme d'îlots rectangulaires qui sont dispo- sés régulièrement. On forme le masque de matière de réserve R221 de manière à recouvrir une couche active AL qui a une configuration sem- blable à un îlot rectangulaire, et une couche LOCOS LL autour de la cou- che active. La couche active AL est à nu à l'intérieur de la partie résis- tant à une tension élevée et de la partie de circuits périphériques, du fait que le masque de matière de réserve n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R221, à une étape qui est représentée sur la figure 23, on forme sur la couche de silicium polycristallin dopé 271, par un procédé CVD, une pel- licule d'isolation 241, qui deviendra la pellicule d'isolation intercouche 24 qui isole la grille flottante vis-à-vis de la grille de commande. La pelli- cule d'isolation inter-couche 24 est appelée dans certains cas "pellicule ONO"). On forme également la pellicule d'isolation 241 sur la partie ré- sistant à une tension élevée et sur la partie de circuits périphériques. Cette pellicule a une structure dans laquelle une pellicule de TEOS (tétraéthylorthosilicate), une pellicule de nitrure (Si3N4) et une pellicule de TEOS, ayant chacun une épaisseur de 10 nm, sont superposées dans cet ordre. Ensuite, à une étape qui est représentée sur la figure 24, on forme un masque de matière de réserve R222 sur la pellicule d'isolation 241 de la partie de réseau de cellules de mémoire, et on enlève la pelli- cule d'isolation 241 dans toutes les autres régions. Dans ce cas, on en- lève également la pellicule d'oxyde 231 dans les autres régions. La figure 25 montre cette condition. La figure 25 est une vue en plan représentant la structure de la figure 24 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R222 est formé). On forme le masque de matière de réserve R222 de manière à recouvrir entièrement la partie de réseau de cellules de mémoire. Cependant, à l'intérieur de la partie résistant à une tension élevée et de la partie de circuits périphéri- ques, la couche active AL est à nu, du fait que le masque de matière de réserve R222 n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R222, à une étape qui est représentée sur la figure 26, on forme sur la totalité de la surface principale du substrat semiconducteur 21, par un procédé d'oxydation thermique, une pellicule d'oxyde 251A qui deviendra la pellicule d'oxyde de grille 25A. A ce stade, du fait que la pellicule d'isolation 241 sur la partie de réseau de cellules de mémoire comprend la pellicule de nitrure, la pellicule d'isolation 241 n'est pas oxydée et l'épaisseur de la pellicule d'isolation 241 est maintenue. L'épaisseur de la pellicule d'oxyde 251A est d'environ 8 nm. Ensuite, à une étape qui est représentée sur la figure 27, on forme sur la totalité d'une surface principale du substrat semiconducteur 21 une couche de silicium polycristallin (non dopé) 280, à titre de maté- riau d'électrode de grille, en utilisant un procédé CVD. La couche de sili- cium polycristallin 280 a une épaisseur d'environ 200 nm. Ensuite, à une étape qui est représentée sur la figure 28, on implante des ions d'impureté dans la couche de silicium polycristallin 280 en conformité avec l'électrode de grille du transistor MOS à canal N T51, qui a la plus faible concentration en impureté, appartenant à la partie ré- sistant à une tension élevée, pour former ainsi une couche de silicium polycristallin dopé 280A. A ce stade, on forme également la couche de silicium polycristallin dopé 280A dans la partie de circuits périphériques et dans la partie de réseau de cellules de mémoire. On forme la couche de silicium polycristallin dopé 280A en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 5 x 1014 cm2. Ensuite, à une étape qui est représentée sur la figure 29, on forme un masque de matière de réserve R225 sur la partie résistant à une tension élevée. On implante une impureté de façon supplémentaire, d'une manière sélective, dans la couche de silicium polycristallin dopé 280A de la partie de circuits périphériques et de la partie de réseau de cellules de mémoire, pour former ainsi une couche de silicium polycristal- lin dopé 280C qui a une concentration en impureté en conformité avec le transistor MOS à canal N T53 de la partie de réseau de cellules de mé- moire. On forme la couche de silicium polycristallin dopé 280C en im- plantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 5 x 1014 cm2. Ensuite, après avoir enlevé le masque de matière de réserve R225, à une étape qui est représentée sur la figure 30, on forme un mas- que de matière de réserve R226 sur la partie de réseau de cellules de mémoire et la partie résistant à une tension élevée, et on implante une impureté de façon supplémentaire, d'une manière sélective, dans la cou- che de silicium polycristallin dopé 280C de la partie de circuits périphéri- ques, pour former ainsi une couche de silicium polycristallin dopé 280B qui a une concentration en impureté en conformité avec le transistor MOS à canal N T52 de la partie de circuits périphériques. On forme la couche de silicium polycristallin dopé 280B en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 4 x 1015cm-2. Ensuite, à une étape qui est représentée sur la figure 31, après avoir enlevé le masque de matière de réserve R226, on forme un masque de matière de réserve R227 sur les couches de silicium polycristallin do- pé 280A à 280C et on définit un motif dans ce masque. La figure 32 montre cette condition. La figure 32 est une vue en plan représentant la structure de la figure 31 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R227 est formé). On forme le masque de matière de réserve R227 de façon qu'il soit perpendiculaire à la couche active AL qui a une configuration rectangulaire. Sous l'effet de l'opération de définition de motif, la pellicule d'oxyde de grille 25A et l'électrode de grille 29A sont formées à l'intérieur de la partie résistant à une tension élevée, la pellicule d'oxyde de grille A et l'électrode de grille 29B sont formées à l'intérieur de la partie de circuits périphériques, et la pellicule d'oxyde tunnel 23, I'électrode de grille flottante 27, la pellicule d'isolation inter- couche 24 et l'électrode de grille de commande 29C sont formées à l'intérieur de la partie de réseau de cellules de mémoire. A la suite de ceci, après avoir formé les couches LDD 127 par implantation d'ions dans la partie résistant à une tension élevée et dans la partie de circuits périphériques, on forme la pellicule d'oxyde de paroi latérale 30, d'environ 100 nm d'épaisseur, sur une surface latérale de la pellicule d'oxyde de grille 25A et de l'électrode de grille 29A, sur une surface latérale de la pellicule d'oxyde de grille 25A et de l'électrode de grille 29B, et sur une surface latérale de la pellicule d'oxyde tunnel 23, de l'électrode de grille flottante 27, de la pellicule d'isolation inter-couche 24 et de l'électrode de grille de commande 29C. En utilisant à titre de masque la pellicule d'oxyde de paroi latérale 30, et en procédant par im- plantation ionique, on forme les couches de source/drain 126. De cette manière, on obtient la structure de la mémoire flash qui est représentée sur la figure 16. Les couches LDD 127 sont obtenues en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 1 x 1013 cm-2 D'autre part, les couches de source/drain 126 sont obtenues en in- jectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm'2, et en effectuant ensuite une opération de re- cuit à 850 C pendant 60 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former la mémoire flash, ceci ne sera pas décrit et n'est pas représenté dans les dessins. 2-3. Fonction et effet caractéristiques Comme décrit ci-dessus, la mémoire flash 200 conforme au se- cond mode de réalisation préféré de la présente invention a une structure dans laquelle les concentrations en impureté des électrodes de grille sont changées parmi les divers types de transistors ayant des caractéristiques mutuellement différentes (ayant par exemple des spécifications imposées mutuellement différentes), ce qui fait que les épaisseurs effectives des pellicules d'oxyde de grille respectives sont changées. Il n'est donc pas nécessaire de former les pellicules d'oxyde de grille qui ont des tensions de claquage mutuellement différentes, de façon qu'elles aient des épais- seurs mutuellement différentes. En outre, du fait qu'il est possible de fixer les valeurs de seuil en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il n'est pas nécessaire de changer les concentrations en impureté des cou- ches dopées de canal conformément aux caractéristiques des transistors, et il est donc possible de fixer les concentrations à des valeurs pour les- quelles un courant de fuite (c'est-à-dire une fuite de couche de diffusion) provenant d'une couche de diffusion peut être réduit à une valeur aussi faible que possible. Ainsi, en fixant les concentrations en impureté des couches do- pées de canal à des valeurs auxquelles une fuite de couche de diffusion est aussi faible que possible, tout en ajustant les caractéristiques de ten- sion de claquage et les valeurs de seuil au moyen des concentrations en * impureté des électrodes de grille, il est possible de satisfaire aux exigen- ces concernant les tensions de claquage, de supprimer la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et donc d'éliminer une restriction qui est imposée à la conception de cir- cuits. En outre, dans le cas de la formation de pellicules d'oxyde de grille ayant également des épaisseurs mutuellement différentes, en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il est possible de réduire les types de pellicules d'oxyde de grille. Ceci permet de simplifier les étapes de fabrication des pellicules d'oxyde de grille et d'obtenir des pellicules d'oxyde de grille qui sont excellentes en ce qui concerne la fiabilité et la maîtrise de l'épaisseur de pellicule. Ainsi, dans la structure qui est représentée sur la figure 16, du fait que les épaisseurs des pellicules d'oxyde de grille des transistors de la partie résistant à une tension élevée et de la partie de circuits périphé- riques sont les mêmes, il y a deux types de pellicules d'oxyde de grille. En outre, en ce qui concerne les étapes de formation des pellicules d'oxyde, il y a seulement l'étape pour former la pellicule d'oxyde 231 (voir la figure 23) et l'étape pour former la pellicule d'oxyde 251A (voir la fi- gure 26). Du fait que l'on forme les pellicules d'oxyde en accomplissant une oxydation thermique une seule fois à une étape ou à l'autre, contrai- rement au procédé de fabrication classique qui est décrit en relation avec les figures 78 à 91, il n'est pas nécessaire de former une pellicule d'oxyde à plus d'un stade de fabrication, et il n'y a pas de risque qu'une impureté puisse être mélangée, ou que la maîtrise de l'épaisseur de pel- licule puisse être amoindrie. Bien que l'on ait décrit dans ce qui précède, pour le second mode de réalisation préféré de la présente invention, une structure dans laquelle divers types de transistors sont formés sur un substrat mono- cristallin, il est possible d'obtenir une fonction et un effet similaires dans le cas o divers types de transistors sont formés sur un substrat SOI (silicium sur isolant). Troisième mode de réalisation préféré 3-1. Structure du dispositif La figure 33 montre une structure partielle d'une mémoire DRAM comprenant un circuit logique (que l'on appelle ci-après "Circuit Logique en Mémoire DRAM") 300, à titre de troisième mode de réalisation préféré de la présente invention. Un Circuit Logique en Mémoire DRAM est un dispositif qui pro- cure des performances élevées et qui n'exige qu'un faible coût, du fait qu'un circuit logique est formé à l'intérieur de la même puce, de façon que la mémoire DRAM et le circuit logique, qui étaient formés précédem- ment sous la forme de puces séparées, soient combinés ensemble. De façon générale, un Circuit Logique en Mémoire DRAM est divisé grossièrement en une partie logique et une partie de mémoire DRAM. La partie logique exige un fonctionnement à vitesse élevée, c'est- à-dire une possibilité d'attaque élevée et une faible capacité. D'autre part, comme décrit précédemment en relation avec le premier mode de réalisation préféré, la partie de mémoire DRAM comprend une partie de réseau de cellules de mémoire dans laquelle un faible courant de fuite est exigé, une partie d'amplificateur de lecture dans laquelle un fonction- nement à tension basse est exigé, etc. Ainsi, plusieurs types de transis- tors qui ont des caractéristiques mutuellement différentes sont nécessai- res dans un circuit logique en mémoire DRAM qui est formé en une seule puce. La figure 33 montre des coupes de transistors MOS à canal N T61 à T63 qui sont utilisés pour la partie logique, la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire. Sur la figure 33, les transistors MOS à canal N T61 à T63 sont formés à l'intérieur d'une couche de caisson de type P 151 qui est formée sur le même substrat semiconducteur 51 (du type P). La couche de cais- son 151 fait l'objet d'une séparation entre éléments au moyen d'une cou- che de coupure de canal 152 qui est formée à l'intérieur de la couche de caisson 151, et d'une couche LOCOS 52, de manière que les transistors MOS à canal N T61 à T63 soient formés dans des régions qui sont créées par séparation entre éléments. Le transistor MOS à canal N T61 de la partie logique comprend une paire de couches de source/drain 156 qui sont formées à l'intérieur de la couche de caisson 151, indépendamment l'une de l'autre mais pa- rallèlement l'une à l'autre, et une paire de couches LDD 157 qui sont formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 156. Une pellicule d'oxyde de grille 53 est formée sur les couches LDD 157, et une électrode de grille 55A est formée sur la pellicule d'oxyde de grille 43. Une pellicule d'oxyde de paroi latérale 56 est formée sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'élec- trode de grille 55A. Une couche dopée de canal 155A est formée à l'inté- rieur de la couche de caisson 151, sous l'électrode de grille 55A. Le transistor MOS à canal N T62 de la partie d'amplificateur de lecture comprend une paire de couches de source/drain 156 qui sont for- mées à l'intérieur de la couche de caisson 151, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 157. La pellicule d'oxyde de grille 53 est formée sur les couches LDD 157, et une électrode de grille 55A est formée sur la pellicule d'oxyde de grille 53. La pellicule d'oxyde de paroi latérale 56 est formée sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'élec- trode de grille 55A. Une couche dopée de canal 154 est formée à l'inté- rieur de la couche de caisson 151, sous l'électrode de grille 55A. Le transistor MOS à canal N T63 de la partie de réseau de cel- lules de mémoire comprend une paire de couches de source/drain 156 qui sont formées à l'intérieur de la couche de caisson 151, indépendam- ment l'une de l'autre, mais parallèlement l'une à l'autre, et une paire de couches LDD 157. La pellicule d'oxyde de paroi latérale 53 est formée sur les cou- ches de source/drain 156 et les couches LDD 157, et l'électrode de grille 55B est formée sur la pellicule d'oxyde de grille 53. La pellicule d'oxyde de paroi latérale 56 est formée sur une surface latérale de la pellicule d'oxyde de grille 53 et de l'électrode de grille 55B. Une couche dopée de canal 155A est formée à l'intérieur de la couche de caisson 151, sous l'électrode de grille 55B. La partie de réseau de cellules de mémoire comporte une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une seule couche de source/drain 156. De telles structures sont disposées en succession. Le Tableau 7 montre des valeurs numériques concernant les structures des transistors MOS à canal N T61 à T63. TABLEAU 7 Partie logique Partie d'amplificateur Partie de réseau de (T61) de lecture cellules de mémoire (T62) (T63) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ Epaisseur de pellicule d'oxyde 6 nm 6 nm 6 nm de grille Epaisseur de pellicule 200 nm 200 nm 200 nm d'électrode de grille Paroi latérale 100 nm 100 nm 100 nm Caisson B 700 keV 1 x 1015 cm-2 B 700 keV 1 x 1015 cm'2 B 700 keV 1 x 1015 cm"2 Couche de coupure de canal B 130 keV 5 x 1012 cm'2 B 130 keV 5 x 1012 cm-2 B 130 keV 5 x 1012 cm-2 Couche dopée de canal B 50 keV 5 x 1012 cm2 B 50 keV 1 x 1012 cm2 B 50 keV 5 x 1012 cm2 Couche LDD As 30 keV 1 x 1013 cm-2 As 30 keV 1 x 1013 cm'2 As 30 keV 1 x 1013 cm'2 Couche de source/drain As 50 keV 5 x 1015 cm2 As 50 keV 5 x 1015 cm'2 As 50 keV 5 x 1015 cm-2 Implantation de grille As 30 keV 5 x 1015 cm2 As 30 keV 5 x 1015 cm-2 As 30 keV 1 x 1015 cm'2 Traitement thermique 850 C 60 min -j Dans le Tableau 7, les doses d'impureté pour former les cou- ches dopées de canal des transistors MOS à canal N T61, T62 et T63 sont respectivement de 5 x 1012 cm'2, 1 x 1012 cm'2 et 5 x 1012 cm'2. Du bore (B) est implanté à titre d'impureté pour chacune des couches avec une énergie d'implantation de 50 keV. En outre, les épaisseurs des pellicules d'oxyde de grille des transistors MOS à canal N T61 à T63 sont de 6 nm. D'autre part, les doses d'impureté pour former les électrodes de grille des transistors MOS à canal N T61, T62 et T63 sont respectivement de 5 x 1015 cm-2, 5 x 1015 cm'2 et 1 x 1015 cm'2. De l'arsenic (As) est implanté à titre d'impureté pour chacune des couches, avec une énergie d'implantation de 30 keV. La figure 34 montre des profils d'impureté pour les transistors MOS à canal N T61, T62 et T63 de la partie logique, de la partie d'ampli- ficateur de lecture et de la partie de réseau de cellules de mémoire, tous représentés sur la figure 33, et ces profils correspondent à des coupes selon des lignes respectives A-A', B-B' et C-C'. Sur la figure 34, une position (c'est-à-dire la profondeur) dans une direction de coupe est représentée sur un axe horizontal et une con- centration en impureté est représentée sur un axe vertical. L'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif) ap- paraissent dans cet ordre le long de l'axe horizontal, à partir du côté gauche. Comme représenté dans le Tableau 7, les concentrations en impureté dans les électrodes de grille sont les mêmes entre les transis- tors T61 et T62, et par conséquent la ligne A-A' et la ligne B-B' sont su- perposées. Du fait que les concentrations en impureté dans les couches dopées de canal à l'intérieur de la couche de caisson sont les mêmes entre les transistors T61 et T63, la ligne A-A' et la ligne C-C' sont super- posées. Dans le transistor de la partie d'amplificateur de lecture qui exige une faible valeur de seuil, une dose de canal est faible et la con- centration en impureté à une interface entre la pellicule d'oxyde et le sili- cium massif est faible. La figure 35 montre les épaisseurs réelles et les épaisseurs effectives des pellicules d'oxyde de grille respectives. Sur la figure 35, les transistors MOS à canal N de la partie logique, de la partie d'amplifi- cateur de lecture et de la partie de réseau de cellules de mémoire sont représentés dans cet ordre le long de l'axe horizontal, à partir du côté gauche. Comme représenté sur la figure 35, bien que les épaisseurs réelles pour les transistors soient les mêmes, parmi les épaisseurs effec- tives pour les transistors, I'épaisseur effective est particulièrement éle- vée dans la partie de réseau de cellules de mémoire. 3-2. Procédé de fabrication En se référant aux figures 36 à 41, on présentera dans ce qui suit une description d'un procédé de fabrication des transistors MOS à canal N T61, T62 et T63 de la partie logique, et de la partie d'amplifica- teur de lecture et de la partie de réseau de cellules de mémoire de la partie de mémoire flash, qui sont représentés sur la figure 33. Premièrement, à une étape qui est représentée sur la figure 36, on forme une couche LOCOS (c'est-à-dire la pellicule d'oxyde de champ) 52 de façon à lui donner par exemple une épaisseur de 400 nm, par un procéde LOCOS, sur une surface du substrat semiconducteur 51 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm-2, pour former ainsi une région de caisson de type P 151 à l'intérieur du substrat semiconducteur 51. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 51, pour former des transistors MOS à canal P, ceci n'est pas représenté et la description sera omise. Ensuite, on im- plante par exemple des ions de bore avec une énergie de 130 keV et une dose de 5 x 1012 cm-2, pour former ainsi la couche de coupure de canal 152 à l'intérieur du substrat semiconducteur 51. On fabrique la couche de cou- pure de canal 152 en lui donnant une forme qui, en association avec la cou- che LOCOS 52, crée les régions présentant une séparation entre éléments. Ensuite, on forme à l'intérieur de la couche de caisson 151 du transistor T62 de la partie d'amplificateur de lecture la couche dopée de canal 150 qui a la plus faible concentration en impureté. A ce stade, on forme également la couche dopée de canal 150 dans les transistors T61 et T63 de la partie logique et de la partie de réseau de cellules de mé- moire. On forme la couche dopée de canal 150 en implantant par exem- pie des ions de bore, avec une énergie de 50 keV et une dose de 1 x 12 2 1012 cm-2. Ensuite, à une étape qui est représentée sur la figure 37, on forme un masque de matière de réserve R251 sur la partie d'amplificateur de lecture. On implante une impureté de façon supplémentaire, d'une manière sélective, dans la couche dopée de canal 150 de la partie logi- que et de la partie de réseau de cellules de mémoire, pour former ainsi la couche dopée de canal 150 qui a une concentration en impureté en con- formité avec le transistor T63 de la partie de réseau de cellules de mé- moire. On forme la couche dopée de canal 150A en implantant par exem- ple des ions de bore, avec une énergie de 50 keV et une dose de 4 x 1012 cm2. Ensuite, à une étape qui est représentée sur la figure 38, après avoir formé une pellicule d'oxyde 531 qui deviendra la pellicule d'oxyde de grille 53 sur la surface principale du substrat semiconducteur 51, par un procédé d'oxydation thermique, on forme sur la pellicule d'oxyde 531 une couche de silicium polycristallin (non dopé) 550, à titre de matériau d'électrode de grille, par un procédé CVD. La pellicule d'oxyde 531 a une épaisseur d'environ 6 nm, tandis que la couche de silicium polycristallin 550 a une épaisseur d'environ 200 nm. Ensuite, à une étape qui est représentée sur la figure 39, on implante des ions d'impureté dans la couche de silicium polycristallin 550 en conformité avec l'électrode de grille du transistor MOS à canal N T63 de la partie de réseau de cellule de mémoire, qui a la plus faible concen- tration en impureté, pour former ainsi une couche de silicium polycristal- lin dopé 550B. A ce stade, on forme également la couche de silicium po- lycristallin dopé 550B dans la partie logique et dans la partie d'amplifi- cateur de lecture. On forme la couche de silicium polycristallin dopé 550B en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 1 x 1015 cm-2. Ensuite, à une étape qui est représentée sur la figure 40, on forme un masque de matière de réserve R225 sur la partie de réseau de cellules de mémoire. On implante une impureté de façon supplémentaire, d'une manière sélective, dans la couche de silicium polycristallin dopé 550B de la partie logique et de la partie d'amplificateur de lecture, pour former ainsi une couche de silicium polycristallin dopé 550A qui a une concentration en impureté en conformité avec les transistors MOS à ca- nal N T61 et T62 de la partie logique et de la partie d'amplificateur de lecture. On forme la couche de silicium polycristallin dopé 550A en im- plantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 4 x 1015 cm'2. Ensuite, à une étape qui est représentée sur la figure 41, on forme un masque de matière de réserve R256 sur les couches de silicium polycristallin dopé 550A et 550B. On forme les électrodes de grille 55A, 55B et la pellicule d'oxyde de grille 53 par une opération de définition de motif. A la suite de ceci, après avoir formé les couches LDD 157 par implantation d'ions dans la partie logique, la partie d'amplificateur de lecture et la partie de réseau de cellules de mémoire, on forme la pelli- cule d'oxyde de paroi latérale 56, d'environ 100 nm d'épaisseur, sur une surface latérale de la pellicule d'oxyde de grille 53 et des électrodes de grille 55A, 55B. En utilisant à titre de masque la pellicule d'oxyde de pa- roi latérale 56, et en procédant par implantation ionique, on forme les couches de source/drain 156. De cette manière, on obtient la structure du Circuit Logique en Mémoire DRAM 300 qui est représentée sur la figure 33. On obtient les couches LDD 157 en implantant par exemple des ions d'arsenic (As), avec une énergie de 30 keV et une dose de 1 x 1013 cm2. D'autre part, on obtient les couches de source/drain 156 en injec- tant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm-2, et en effectuant ensuite une opération de recuit à 850 C pendant 30 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former le Circuit Logique en Mémoire DRAM, ceci ne sera pas décrit et n'est pas représenté dans les dessins. 3-3. Fonction et effet caractéristiques Comme décrit ci-dessus, le Circuit Logique en Mémoire DRAM 300 conforme au troisième mode de réalisation préféré de la présente invention a une structure dans laquelle les concentrations en impureté des électrodes de grille et les concentrations en impureté des couches dopées de canal sont changées parmi les divers types de transistors ayant des caractéristiques mutuellement différentes (ayant par exemple des spécifications imposées mutuellement différentes), de façon que les épaisseurs effectives des pellicules d'oxyde de grille respectives soient changées et que les valeurs de seuil soient fixées. Ainsi, comme représenté sur la figure 34, dans la partie de ré- seau de cellules de mémoire dans laquelle la concentration en impureté est faible, une couche de désertion est créée dans une grande étendue à I'intérieur de l'électrode de grille, ce qui fait que l'épaisseur de la pelli- cule d'oxyde devient effectivement plus élevée et la valeur de seuil est élevée. En outre, comme représenté sur la figure 34, dans la partie d'amplificateur de lecture, en établissant une plus faible concentration en impureté dans la couche dopée de canal, il est possible de réduire à une valeur aussi faible que possible un courant de fuite (c'est-à-dire une fuite de couche de diffusion) provenant d'une couche de diffusion. Ainsi, en fixant les concentrations en impureté des couches do- pées de canal à des valeurs pour lesquelles une fuite de couche de dif- fusion est aussi faible que possible, tout en fixant les valeurs de seuil au moyen des concentrations en impureté des électrodes de grille, il est possible de supprimer la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et d'éliminer ainsi une restriction impo- sée à la conception de circuits. Bien que l'on ait décrit dans ce qui précède une structure dans laquelle divers types de transistors sont formés sur un substrat mono- cristallin, pour le troisième mode de réalisation préféré de la présente invention, il est possible d'obtenir une fonction et un effet similaires dans le cas o divers types de transistors sont formés sur un substrat SOI (silicium sur isolant). Quatrième mode de réalisation préféré 4-1. Structure du dispositif La figure 42 montre une structure partielle d'une mémoire flash qui comprend un circuit logique (que l'on appelle ci-après "Circuit Logi- que en Mémoire Flash") 400, à titre de quatrième mode de réalisation 2766617 préféré de la présente invention. De façon générale, un Circuit Logique en Mémoire Flash est divisé grossièrement en une partie logique et en une partie de mémoire flash. Une exigence pour la partie logique consiste en un fonctionnement à vitesse élevée, c'est-à-dire une possibilité d'attaque élevée et une fai- ble capacité. D'autre part, la partie de mémoire flash comprend une partie résistant à une tension élevée dans laquelle une tension élevée est ap- pliquée, une partie de réseau de cellules dans laquelle une pellicule d'oxyde tunnel doit avoir une fiabilité élevée, et autres. Ainsi, plusieurs types de transistors qui ont des caractéristiques mutuellement différentes sont nécessaires dans un Circuit Logique en Mémoire Flash qui est formé en une seule puce. La figure 42 montre des coupes de transistors MOS à canal N T71 à T73 qui sont utilisés pour la partie logique, la partie résistant à une tension élevée et la partie de réseau de cellules de mémoire. Sur la figure 42, les transistors MOS à canal N T71 à T73 sont formés à l'intérieur d'une couche de caisson de type P 171 qui est formée sur le même substrat semiconducteur 71 (du type P). La couche de cais- son 171 fait l'objet d'une séparation entre éléments au moyen d'une cou- che de coupure de canal 172 qui est formée à l'intérieur de la couche de caisson 171 et d'une couche LOCOS 72, de manière que les transistors MOS à canal N T71 à T73 soient formés dans des régions qui sont créées par séparation entre éléments. Le transistor MOS à canal N T71 de la partie logique comprend une paire de couches de source/drain 176 qui sont formées à l'intérieur de la couche de caisson 171, indépendamment l'une de l'autre mais pa- rallèlement l'une à l'autre, et une paire de couches LDD 177 qui sont formées dans des positions adjacentes à des parties de bord en regard des couches de source/drain 176. Une pellicule d'oxyde de grille 76 est formée sur les couches LDD 177 et une électrode de grille 79A est formée sur la pellicule d'oxyde de grille 76. Une pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'élec- trode de grille 79A. Une couche dopée de canal 173 est formée à l'inté- 96 2766617 rieur de la couche de caisson 171, sous l'électrode de grille 79A. Le transistor MOS à canal N T72 de la partie résistant à une tension élevée dans la partie de mémoire flash comprend une paire de couches de source/drain 176 qui sont formées à l'intérieur de la couche de caisson 171, indépendamment l'une de l'autre mais parallèlement l'une à l'autre, et une paire de couches LDD 177. Une pellicule d'oxyde de grille 76 est formée sur les couches LDD 177, et une électrode de grille 79B est formée sur la pellicule d'oxyde de grille 76. La pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'élec- trode de grille 79B. Une couche dopée de canal 173 est formée à l'inté- rieur de la couche de caisson 171, sous l'électrode de grille 79B. Le transistor MOS à canal N T73 de la partie de réseau de cel- lules de mémoire de la partie de mémoire flash comprend une paire de couches de source/drain 176 qui sont formées à l'intérieur de la couche de caisson 171, indépendamment l'une de l'autre mais parallèlement l'une à l'autre. Une pellicule d'oxyde tunnel 73 est formée sur des parties de bord des couches de source/drain 176. Une électrode de grille flot- tante 77, une pellicule d'isolation inter-couche 74 et une électrode de grille de commande 79A sont formées dans cet ordre sur la pellicule d'oxyde tunnel 73. La pellicule d'oxyde de paroi latérale 80 est formée sur une surface latérale de la pellicule d'oxyde tunnel 73, de l'électrode de grille flottante 77, de la pellicule d'isolation inter-couche 74 et de l'électrode de grille de commande 79A. Une couche dopée de canal 173 est formée à l'intérieur de la couche de caisson 171, sous l'électrode de grille flottante 77. La partie de réseau de cellules de mémoire a une structure de réseau de grilles dans laquelle des grilles adjacentes se partagent une seule couche de source/drain 176. De telles structures sont disposées en succession. Le Tableau 8 montre des valeurs numériques concernant les structures dans les transistors MOS à canal N T71 à T73. TABLEAU 8 Partie logique Partie résistant à une Partie de réseau de (T71) tension élevée cellules de mémoire (T72) (T73) Epaisseur de pellicule d'oxyde 400 nm 400 nm 400 nm de champ _ Epaisseur de pellicule d'oxyde 5 nm 5 nm 10 nm de grille flottante. Epaisseur de pellicule -- 100 nm d'électrode de grille flottante Concentration en impureté de 1 x 102Ucm-3 grille flottante Epaisseur de pellicule TEOS/Si3N4/TEOS = d'isolation inter- couche 10/10/10 nm Couche LDD P 30 keV 1 x 1013 cm-2 P 30 keV 1 x 1013 cm'2 --- Couche de source/drain P 50 keV 5 x 1015 cm5 x 1015 c 5 x 1015 cm-2 P 50 keV 5 x 1015 cm-2 o Implantation de grille As 30 keV 5 x 1015 cm2 As 30 keV 5 x 1014 cm2 As 30 keV 5 x 1015 cm2 |Traitement thermiq ue1850 C 60 min j Traitement thermique 850 C 60 min Dans le Tableau 8, les épaisseurs des pellicules d'oxyde de grille des transistors MOS à canal N T71, T72 et T73 sont respectivement de 5 nm, 5 nm et 10 nm. En outre, une dose d'impureté pour former les couches dopées de canal des transistors MOS à canal N T71, T72 et T73 est de 1 x 1012 cm-2. Du bore (B) est implanté à titre d'impureté pour chacune des cou- ches, avec une énergie d'implantation de 50keV. En outre, des doses d'impureté pour former les électrodes de grille des transistors MOS à canal N T71, T72 et T73 sont de 5 x 1015 cm'2, 5 x 1014 cm-2 et 5 x 1015 cm'2. De l'arsenic (As) est implanté à titre d'impureté pour chacune des couches, avec une énergie d'implantation de 30 keV. La figure 43 montre des profils d'impureté des transistors MOS à canal N T71, T72 et T73 formant la partie logique, la partie résistant à une tension élevee et la partie de réseau de cellules de mémoire, qui sont tous représentés sur la figure 42, ces profils correspondant à des coupes respectivement selon la ligne A-A', la ligne B-B' et la ligne CC'. Sur la figure 43, une position (c'est-à-dire la profondeur) dans une direction de coupe est représentée sur un axe horizontal et une con- centration en impureté est représentée sur un axe vertical. L'ordre dans lequel est fabriquée la structure du transistor MOS à canal N T73 de la partie de réseau de cellules de mémoire est illustré dans une partie supé- rieure de la figure 43. La partie supérieure de la figure 43 montre l'électrode de grille de commande (couche de silicium polycristallin), la pellicule d'isolation inter-couche (pellicule ONO), I'électrode de grille flottante (couche de silicium polycristallin), la pellicule d'oxyde tunnel (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, à partir du côté gauche. En outre, la figure 43 montre l'électrode de grille (couche de silicium polycristallin), la pellicule d'oxyde de grille (couche de SiO2) et la couche de caisson (couche de silicium massif), dans cet ordre, sur l'axe horizontal. Sur la figure 43, comme indiqué à la ligne C-C', la concentra- tion en impureté de l'électrode de grille dans la partie de réseau de cel- lules de mémoire est la plus élevée, et la concentration en impureté de l'électrode de grille dans la partie résistant à une tension élevée, qui est indiquée à la ligne B-B', est la plus faible. Par conséquent, dans la partie résistant à une tension élevée, la couche de désertion est la plus grande du côté de l'électrode de grille de commande, ce qui fait que l'épaisseur effective de la pellicule d'oxyde est la plus élevée et la partie résistant à une tension élevée peut sup- porter une tension élevée. La figure 44 montre des épaisseurs réelles et des épaisseurs effectives des pellicules d'oxyde de grille respectives. La figure 44 mon- tre les transistors MOS à canal N de la partie logique, de la partie résis- tant à une tension élevée et de la partie de réseau de cellules de mé- moire, dans cet ordre en partant du côté gauche, le long de l'axe hori- zontal. Comme il ressort clairement de la figure 44, parmi les épaisseurs effectives des pellicules d'oxyde de grille respectives, l'épaisseur effec- tive est particulièrement élevée dans la partie résistant à une tension élevée. En outre, comme représenté sur la figure 43, dans chacun des transistors de la partie logique (ligne A-A'), de la partie résistant à une tension élevée (ligne B-B') et de la partie de réseau de cellules de mé- moire (ligne C-C'), la concentration en impureté de la couche dopée de canal reste la même. Du fait que l'électrode de grille flottante du transistor MOS à canal N T73 de la partie de réseau de cellules de mémoire est formée par un procédé CVD, la concentration en impureté reste constante. * 4-2. Procédé de fabrication En se référant aux figures 45 à 57, on présentera dans ce qui suit une description d'un procédé de fabrication des transistors MOS à canal N T71, T72 et T73 de la partie logique, et de la partie d'amplifica- teur de lecture et de la partie de réseau de cellules de mémoire de la partie de mémoire flash, qui sont tous représentés sur la figure 42. Premièrement, à une étape qui est représentée sur la figure 45, on forme une couche LOCOS (c'est-à-dire une pellicule d'oxyde de champ) 72 de façon à lui donner par exemple une épaisseur de 400 nm, par un procédé LOCOS, sur une surface du substrat semiconducteur 71 du type P. A la suite de ceci, on implante par exemple des ions de bore avec une énergie de 700 keV et une dose de 1 x 1013 cm2, pour former ainsi une région de caisson de type P 171 à l'intérieur du substrat semi- conducteur 71. Bien que l'on forme également une région de caisson de type N dans le substrat semiconducteur 71 afin de former des transistors MOS à canal P, ceci n'est pas représenté et la description sera omise. Ensuite, on implante par exemple des ions de bore avec une énergie de keV et une dose de 5 x 1012 cm-2, pour former ainsi la couche de coupure de canal 172 à l'intérieur du substrat semiconducteur 71. On fa- brique la couche de coupure de canal 172 en lui donnant une forme qui, en association avec la couche LOCOS 22, crée les régions présentantune séparation entre éléments. Ensuite, on forme une couche dopée de canal 173 à une posi- tion prédéterminée dans la partie résistant à une tension élevée, la partie de circuits périphériques et la partie de réseau de cellules de mémoire, à l'intérieur de la région de canal 171. On forme la couche dopée de canal 173 en implantant par exemple des ions de bore, avec une énergie de 50 12 -2 keV et une dose de 1 x 1012 cm-2. Ensuite, à une étape qui est représentée sur la figure 46, après avoir formé une pellicule d'oxyde 731 qui deviendra la pellicule d'oxyde tunnel 73, sur une surface principale du substrat semiconducteur 71, par un procédé d'oxydation thermique, on forme par exemple une couche de silicium polycristallin dopé 771, à titre de matériau d'électrode de grille, sur la pellicule d'oxyde 731, par un procédé CVD. La pellicule d'oxyde 731 a une épaisseur d'environ 10 nm, tandis que la couche de silicium polycristallin dopé 771 a une épaisseur d'environ 100 nm. On utilise du phosphore (P) à titre d'impureté. La concentration de l'impureté est d'en- viron 1 x 1020 cm-3. Ensuite, à une étape qui est représentée sur la figure 47, on forme sélectivement un masque de matière de réserve R271 sur la cou- che de silicium polycristallin dopé 771, à l'intérieur de la partie de réseau de cellules de mémoire. Dans ce cas, on forme le masque de matière de réserve R271 dans la direction de la largeur de grille de la partie de ré- seau de cellules de mémoire. On enlève par attaque anisotrope une par- tie de la couche de silicium polycristallin dopé 771 qui n'est pas recou- verte par le masque de matière de réserve R271. La figure 48 montre cette condition. La figure 48 est une vue en plan qui montre la structure de la figure 47 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R271 est formé). A l'intérieur de la partie de réseau de cellules de mémoire, le masque de matière de ré- serve R271 est formé sous la forme d'îlots rectangulaires qui sont dispo- sés régulièrement. Le masque de matière de réserve R271 est formé de façon à recouvrir une couche active AL qui a une configuration semblable à un îlot rectangulaire, et une couche LOCOS LL autour de la couche ac- tive. La couche active AL est à nu à l'intérieur de la partie résistant à une tension élevée et de la partie logique, du fait que le masque de matière de réserve n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R271, à une étape qui est représentée sur la figure 49, on forme sur la couche de silicium polycristallin dopé 771, par un procédé CVD, une pel- licule d'isolation 741, qui deviendra la pellicule d'isolation intercouche 74 qui isole la grille flottante vis-à-vis de la grille de commande. Cette pellicule a une structure dans laquelle une pellicule de TEOS (tétraéthylorthosilicate), une pellicule de nitrure (Si3N4) et une pellicule de TEOS, ayant chacune une épaisseur de 10 nm, sont superposées dans cet ordre. On forme également la pellicule d'isolation 741 sur la partie résistant à une tension élevée et sur la partie logique. Ensuite, à une étape qui est représentée sur la figure 50, on forme un masque de matière de réserve R272 sur la pellicule d'isolation 774 de la partie de réseau de cellules de mémoire, et on enlève la pelli- cule d'isolation 741 dans toutes les autres régions. Dans ce cas, la pelli- cule d'oxyde 731 est également enlevée dans les autres régions. La fi- gure 51 montre cette condition. La figure 51 est une vue en plan représentant la structure de la figure 50 vue par le côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R272 est formé). On forme le masque de matière de réserve R272 de façon qu'il recouvre entièrement la partie de réseau de cellules de mémoire. Cependant, dans la partie résistant à une tension élevée et dans la partie logique, la couche active AL est à nu du fait que le masque de matière de réserve R272 n'est pas formé. Ensuite, après avoir enlevé le masque de matière de réserve R272, à une étape qui est représentée sur la figure 52, on forme sur la totalité de la surface principale du substrat semiconducteur 71, par un procédé d'oxydation thermique, une pellicule d'oxyde 761 qui deviendra la pellicule d'oxyde de grille 76. A ce stade, du fait que la pellicule d'iso- lation 741 sur la partie de réseau de cellules de mémoire comprend la pellicule de nitrure, la pellicule d'isolation 741 n'est pas oxydée et l'épaisseur de la pellicule d'isolation 741 est maintenue. L'épaisseur de la pellicule d'oxyde 761 est d'environ 5 nm. Ensuite, à une étape qui est représentée sur la figure 53, on forme sur la totalité d'une surface principale du substrat semiconducteur 71 une couche de silicium polycristallin (non dopé) 790, à titre de maté- riau d'électrode de grille, par un procédé CVD. La couche de silicium po- lycristallin 790 a une épaisseur d'environ 200 nm. Ensuite, à une étape qui est représentée sur la figure 54, on implante des ions d'impureté dans la couche de silicium polycristallin 790, en conformité avec l'électrode de grille du transistor MOS à canal N T72 de la partie résistant à une tension élevée, qui a la plus faible con- centration en impureté, pour former ainsi une couche de silicium poly- cristallin dopé 790B. A ce stade, on forme également la couche de sili- cium polycristallin dopé 790B dans la partie logique et dans la partie de réseau de cellules de mémoire. On forme la couche de silicium polycris- tallin dopé 790B en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 5 x 1014 cm-2. Ensuite, à une étape qui est représentée sur la figure 55, on forme un masque de matière de réserve R275 sur la partie résistant à une tension élevée. On implante une impureté de façon supplémentaire, d'une manière sélective, dans la couche de silicium polycristallin dopé 790B de la partie logique et de la partie de réseau de cellules de mé- moire, pour former ainsi une couche de silicium polycristallin dopé 790A qui a une concentration en impureté en conformité avec les transistors MOS à canal N T71 et T73 de la partie logique et de la partie de réseau de cellules de mémoire. On forme la couche de silicium polycristallin do- pé 790A en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 4,5 x 1015 cm-2. Ensuite, après avoir enlevé le masque de matière de réserve R275, à une étape qui est représentée sur la figure 56, on forme un mas- que de matière de réserve R276 sur les couches de silicium polycristallin dopé 790A et 790B, et on définit un motif dans ce masque. La figure 57 montre cette condition. La figure 57 est une vue en plan représentant la structure de la figure 56 vue du côté de la surface supérieure (c'est-à-dire le côté sur lequel le masque de matière de réserve R276 est formé). Le masque de matière de réserve R276 est formé de façon à être perpendiculaire à la couche active AL qui a une configuration rectangulaire. Sous l'effet de l'opération de définition de motif, la pellicule d'oxyde de grille 76 et l'électrode de grille 79A sont formées à l'intérieur de la partie logique, la pellicule d'oxyde de grille 76 et l'électrode de grille 79B sont formées à l'intérieur de la partie résistant à une tension élevée, et la pellicule d'oxyde tunnel 73, l'électrode de grille flottante 77, la pellicule d'isolation inter-couche 74 et l'électrode de grille de com- mande 79A sont formées à l'intérieur de la partie de réseau de cellules de mémoire. A la suite de ceci, après avoir formé les couches LDD 177 en implantant des ions dans la partie logique et dans la partie résistant à une tension élevée, on forme la pellicule d'oxyde de paroi latérale 80, d'environ 100 nm d'épaisseur, sur une surface latérale de la pellicule d'oxyde de grille 76 et de l'électrode de grille 79A, sur une surface laté- rale de la pellicule d'oxyde de grille 76 et de l'électrode de grille 79B, et sur une surface latérale de la pellicule d'oxyde tunnel 73, de l'électrode de grille flottante 77, de la pellicule d'isolation intercouche 74 et de l'électrode de grille de commande 79A. En utilisant à titre de masque la pellicule d'oxyde de paroi latérale 80, et en procédant par implantation ionique, on forme les couches de source/drain 176. De cette manière, on obtient la structure de la mémoire flash qui est représentée sur la figure 42. Les couches LDD 177 sont obtenues en implantant par exemple des ions d'arsenic, avec une énergie de 30 keV et une dose de 1 x 1013 cm 2. D'autre part, les couches de source/drain 176 sont obtenues en in- jectant par exemple des ions d'arsenic, avec une énergie de 50 keV et une dose de 5 x 1015 cm-2, et en effectuant ensuite une opération de re- cuit à 850 C pendant 30 minutes. Bien que ceci soit suivi par la formation d'un condensateur, d'une pellicule d'isolation inter-couche, d'une couche d'interconnexion et autres, pour former le Circuit Logique en Mémoire Flash, ceci ne sera pas décrit et n'est pas représenté dans les dessins. 4-3. Fonction et effet caractéristiques Comme décrit ci- dessus, le Circuit Logique en Mémoire Flash 400 conforme au quatrième mode de réalisation préféré de la présente invention a une structure dans laquelle les concentrations en impureté des électrodes de grille sont changées parmi les divers types de transis- tors ayant des caractéristiques mutuellement différentes (ayant par exemple des spécifications imposées mutuellement différentes), de façon que les épaisseurs effectives des pellicules d'oxyde de grille respectives soient changées, et donc que les valeurs de seuil soient fixées. Ainsi, comme représenté sur la figure 43, dans la partie résis- tant à une tension élevée dans laquelle la concentration en impureté est faible, une couche de désertion est créée dans une grande étendue à l'intérieur de l'électrode de grille, ce qui fait que l'épaisseur de pellicule d'oxyde devient effectivement plus élevée et la valeur de seuil est éle- vée. En outre, du fait qu'il est possible de fixer les valeurs de seuil en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il n'est pas nécessaire de changer les concentrations en impureté des cou- ches dopées de canal en conformité avec les caractéristiques des tran- sistors, et par conséquent il est possible de fixer les concentrations à des valeurs auxquelles un courant de fuite (c'est-à-dire une fuite de couche de diffusion) qui provient d'une couche de diffusion peut être réduit à la valeur la plus faible possible. Par conséquent, en fixant les concentrations en impureté des couches dopées de canal à des valeurs auxquelles une fuite de couche de diffusion est aussi faible que possible, tout en ajustant les caractéris- tiques de tension de claquage et les valeurs de seuil au moyen des con- centrations en impureté des électrodes de grille, il est possible de satis- faire les exigences concernant les tensions de claquage, de supprimer la relation de compromis entre les valeurs de seuil et la fuite de couche de diffusion, et par conséquent d'éliminer une restriction imposée à la con- ception de circuits. En outre, dans le cas o l'on forme des pellicules d'oxyde de grille ayant également des épaisseurs mutuellement différentes, en changeant les épaisseurs effectives des pellicules d'oxyde de grille, il est possible de réduire les types de pellicules d'oxyde de grille. Ceci permet de simplifier les étapes de fabrication des pellicu- les d'oxyde de grille, et d'obtenir des pellicules d'oxyde de grille qui sont excellentes en ce qui concerne la fiabilité et la maîtrise de l'épaisseur de pellicule. Ainsi, dans la structure qui est représentée sur la figure 42, du fait que les épaisseurs des pellicules d'oxyde de grille des transistors de la partie logique et de la partie résistant à une tension élevée sont les mêmes, il y a deux types de pellicules d'oxyde de grille. En outre, en ce qui concerne les étapes pour la formation des pellicules d'oxyde, il y a seulement l'étape pour la formation de la pellicule d'oxyde 731 (voir la figure 46) et l'étape pour la formation de la pellicule d'oxyde 761 (voir la figure 52). Du fait que les pellicules d'oxyde sont formées en accomplis- sant une oxydation thermique une seule fois à une étape ou l'autre, con- trairement au procédé de fabrication classique que l'on a décrit en se référant aux figures 109 à 122, il n'est pas nécessaire de former une pel- licule d'oxyde en plus d'une phase, et il n'y a pas de risque qu'une impu- reté puisse être mélangée, ou que la maîtrise de l'épaisseur de pellicule puisse être amoindrie. Bien que l'on ait décrit dans ce qui précède une structure dans laquelle divers types de transistors sont formés sur un substrat mono- cristallin, pour le quatrième mode de réalisation préféré de la présente invention, il est possible d'obtenir une fonction et un effet similaires dans le cas o divers types de transistors sont formés sur un substrat SOI (silicium sur isolant). Exemples d'autres applications de l'invention Bien que l'on ait décrit dans ce qui précède les premier à qua- trième modes de réalisation préférés de la présente invention en relation avec des exemples concernant une mémoire DRAM, une mémoire flash, un Circuit Logique en Mémoire DRAM et un Circuit Logique en Mémoire Flash, des applications du principe technique de la présente invention ne sont pas limitées à ces dispositifs à semiconducteurs. Brièvement, du fait qu'il est possible de changer les épaisseurs effectives des pellicules d'oxyde de grille pour fixer les valeurs de seuil comme on le désire, en ajustant les concentrations en impureté des couches d'impureté à l'inté- rieur des électrodes de commande, et donc en fixant de la manière dési- rée les épaisseurs des couches de désertion à l'intérieur des électrodes de commande, lorsque la présente invention est appliquée à un cas dans lequel les épaisseurs des pellicules d'oxyde de grille sont communes, mais les épaisseurs effectives des pellicules d'oxyde de grille doivent être changées dans les transistors dans les parties respectives qui sont formés sur un seul substrat commun, ou à un cas dans lequel les con- centrations des couches dopées de canal doivent être les mêmes, mais les épaisseurs des pellicules d'oxyde de grille peuvent être mutuellement différentes, il est possible d'obtenir un effet désiré. En outre, bien que les premier à quatrième modes de réalisa- tion préférés concernent un exemple dans lequel des transistors ayant des caractéristiques mutuellement différentes sont utilisés dans les trois parties qui sont formées sur un seul substrat commun, ceci ne signifie pas que l'on peut utiliser un seul type de transistor dans chacune des trois parties. Par exemple, dans le cas d'un Circuit Logique en Mémoire DRAM, on peut utiliser deux types de transistors, ou plus, dans la partie logique, et on peut également utiliser deux types de transistors, ou plus, dans la partie d'amplificateur de lecture. Selon une variante, il est possi- ble d'utiliser deux types de transistors dans la partie logique, tout en n'utilisant qu'un seul type de transistor dans la partie de réseau de cel- lules de mémoire. De plus, la présente invention est effective même dans le cas d'un dispositif à semiconducteurs dans lequel on ne peut pas distinguer clairement l'une de l'autre des structures de dispositif, comme une partie logique, une partie résistant à une tension élevée, une partie d'amplifi- cateur de lecture et une partie de réseau de cellules de mémoire, si une structure du dispositif à semiconducteurs exige plusieurs types de tran- sistors qui ont des caractéristiques mutuellement différentes. En outre, il n'est pas obligatoire que les types de transistors soient au nombre de trois. La structure peut utiliser des transistors ayant trois types de caractéristiques, ou plus, ou des transistors ayant deux types de caractéristiques. Egalement dans de telles structures diverses, en ajustant les concentrations en impureté des couches d'impureté à l'intérieur des électrodes de commande, et en sélectionnant de façon appropriée les épaisseurs des pellicules d'oxyde de grille et les concentrations dans les couches dopées de canal, il est possible d'obtenir un effet désiré. En outre, même dans le cas d'un dispositif à semiconducteurs qui comprend un seul type de transistors, la présente invention est effec- tive pour un cas dans lequel des valeurs de seuil doivent être fixées de la manière désirée en changeant les épaisseurs effectives des pellicules d'oxyde de grille. Cinquième mode de réalisation préféré Bien que l'on ait décrit dans ce qui précède les premier à qua- trième modes de réalisation préférés de la présente invention en relation avec des exemples dans lesquels dans la partie d'amplificateur de lec- ture, la partie de circuits périphériques, la partie de réseau de cellules de mémoire et la partie résistant à une tension élevée d'une mémoire DRAM, d'une mémoire flash, d'un Circuit Logique en Mémoire DRAM et d'un Cir- cuit Logique en Mémoire Flash, des impuretés sont implantées dans les électrodes de grille des transistors MOS qui forment ces parties, I'utilisa- tion des couches de désertion qui sont créées sous l'effet de l'introduc- tion des impuretés dans les électrodes de grille n'est pas limitée aux par- ties décrites ci-dessus. En d'autres termes, la présente invention est effective dans un dispositif à semiconducteurs dans lequel plusieurs types de transistors doivent être formés à l'intérieur d'une seule puce. Dans ce qui suit, on va décrire un cinquième mode de réalisation préféré de la présente inven- tion. La figure 58 montre un circuit abaisseur de tension ordinaire. Le circuit abaisseur de tension est un circuit destiné à abaisser un signal de 5 V à 3,3 V et à fournir en sortie un signal résultant, et il comprend un transistor PMOS Q1 et un transistor NMOS Q2 qui sont connectés en sé- rie entre un potentiel de source d'alimentation Vcc et un potentiel de masse GND, des diodes D1 et D2 qui sont connectées en série entre le potentiel de source d'alimentation Vcc et le potentiel de masse GND, et une borne d'entrée ND qui est connectée à un point de connexion ND1 entre les diodes D1 et D2. Une cathode de la diode D1 est connectée au potentiel de source d'alimentation Vcc, une anode de la diode D1 est connectée à une cathode de la diode D2, et une anode de la diode D2 est connectée au potentiel de masse GND. Le point de connexion ND1 est connecté à un point de connexion ND2 qui est connecté en commun aux électrodes de grille du transistor PMOS Q1 et du transistor NMOS Q2, tandis qu'un point de connexion ND3 entre le transistor PMOS Q1 et le transistor NMOS Q2 est connecté à un système de circuit (que l'on ap- pelle ci-après" circuit de système à 3,3 V") LC. Dans le circuit abaisseur de tension ayant une telle structure, le signal de 5 V provenant de la borne d'entrée ND est appliqué aux élec- trodes de grille du transistor PMOS Q1 et du transistor NMOS Q2 (que l'on appelle ci-après "circuit de système à 5 V HC"). D'autre part, une tension de 3,3 V qui est une tension de sortie du circuit de système a 5 V HC est appliquée aux électrodes de grille de transistors MOS qui forment le circuit de système à 3,3 V LC. De cette manière, dans les systèmes de circuit dans lesquels différentes tensions sont appliquées aux électrodes de grille, les épais- seurs des pellicules d'oxyde de grille des transistors MOS qui forment les systèmes de circuit doivent être mutuellement différentes. Ceci est dû au fait suivant: si on donne aux épaisseurs des pellicules d'oxyde de grille des transistors MOS du circuit de système à 5 V HC des valeurs égales à celles des pellicules d'oxyde de grille des transistors MOS du circuit de système à 3,3 V LC, il apparaît un problème concernant une possibilité d'isolation. Inversement, si on donne aux épaisseurs des pellicules d'oxyde de grille des transistors MOS du circuit de système à 3,3 V LC des valeurs égales à celles des pellicules d'oxyde de grille des transis- tors MOS du circuit de système à 5 V HC, les vitesses de fonctionnement des transistors MOS du circuit de système à 3,3 V LC deviennent faibles, et par conséquent il apparaît un problème concernant une caractéristique de fonctionnement. Pour faire face à ceci, on utilise habituellement des transistors MOS dans lesquels des pellicules d'oxyde de grille ont des épaisseurs mutuellement différentes. Ceci exige une étape pour la formation des pellicules d'oxyde de grille qui ont des épaisseurs mutuellement diffé- rentes, ce qui augmente la complexité des étapes de fabrication. Cependant, conformément à la présente invention, il n'est pas nécessaire de changer les épaisseurs des pellicules d'oxyde de grille en- tre le circuit de système à 5 V HC et le circuit de système à 3,3 V LC, et par conséquent les étapes de fabrication sont simplifiées. -1. Structure du dispositif La figure 59 montre une étape pour la fabrication d'une partie de circuit de haute tension HP, qui est formée par un transistor MOS H1 dans lequel une tension relativement élevée est appliquée à une élec- trode de grille, et pour la fabrication d'une partie de circuit de basse ten- sion LP, qui est formée par un transistor MOS L1 dans lequel une tension relativement basse est appliquée à une électrode de grille, à titre de cin- quième mode de réalisation préféré de la présente invention. Sur la figure 59, les transistors MOS H1 et L1 sont formés à l'intérieur d'une couche de caisson 1002 qui est formée sur le même substrat semiconducteur 1001. La couche de caisson 1002 fait l'objet d'une séparation entre éléments par une couche de coupure de canal 1003 qui est formée à l'intérieur de la couche de caisson 1002, et par une couche LOCOS 1004. Une couche dopée de canal 1005 est formée dans des régions qui font l'objet d'une séparation entre éléments par la couche de coupure de canal 1003 et la couche LOCOS 1004. Une pellicule d'oxyde 1006 est formée sur une surface princi- pale du substrat semiconducteur 1001, et une couche de silicium poly- cristallin 1007 est formée sur la pellicule d'oxyde 1006. L'épaisseur de la pellicule d'oxyde 1006 est une épaisseur appropriée qui convient pour une tension qui est appliquée à une électrode de grille du transistor MOS L1. Un masque de matière de réserve R10 est formé de façon que la couche de silicium polycristallin 1007 de la partie de circuit de haute ten- sion HP soit revêtue du masque de matière de réserve R10. La figure 60 est une vue en perspective partielle montrant la partie de circuit de basse tension LP. Sur la figure 60, une coupe selon la ligne D-D' correspond à la partie de circuit de basse tension LP qui est représentée sur la figure 59. Une région de source/drain sera formée ul- térieurement à l'intérieur de la couche de caisson 1002 qui se trouve à l'extérieur des deux côtés de la couche de silicium polycristallin 1007. -2. Procédé de fabrication Dans une telle condition, si on implante des ions d'impureté par le dessus, une impureté est introduite dans la couche de silicium poly- cristallin 1007 de la partie de circuit de basse tension LP. En ce qui con- cerne le type d'une impureté, lorsque le transistor MOS L1 doit être du type à canal N, on implante par exemple des ions de phosphore (P) avec 1 5 2 une énergie de 50 keV et une dose de 5 x 1015 cm'2. D'autre part, lors- que le transistor MOS L1 doit être du type à canal P, on implante par exemple des ions de bore (B) avec une énergie de 10 keV et une dose de x 1015 cm'2. Ainsi, en ce qui concerne les électrodes de grille qui sont for- mées par l'implantation d'ions d'impureté dans la couche de silicium poly- cristallin 1007 sur le transistor MOS L1, même pendant le fonctionnement du transistor MOS L1, il ne peut pas y avoir de formation d'une couche de désertion à l'intérieur de l'électrode de grille, et par conséquent la pelli- cule d'oxyde n'est pas effectivement épaissie. D'autre part, du fait que des ions d'impureté ne sont pas implantés dans la couche de silicium polycristallin 1007 sur le transistor MOS H1, pendant le fonctionnement du transistor MOS H1, une couche de désertion se forme dans une grande étendue à l'intérieur de l'électrode de grille, et par conséquent la pellicule d'oxyde est effectivement épaissie. Par conséquent, même lors- que l'épaisseur de la pellicule d'oxyde 1006 n'est pas une épaisseur ap- propriée qui convient pour une tension qui est appliquée à l'électrode de grille du transistor MOS H1, un claquage diélectrique de la pellicule d'oxyde est évité. -3. Fonction et effet caractéristiques Comme décrit ci-dessus, même en présence de la partie de cir- cuit de haute tension HP qui est formée par le transistor MOS H1 dans lequel une tension relativement élevée est appliquée à l'électrode de grille, et de la partie de circuit de basse tension LP qui est formée par le transistor MOS L1 dans lequel une tension relativement basse est appli- quée à l'électrode de grille, il n'est pas nécessaire de former les pellicu- les d'oxyde de manière qu'elles soient appropriées au transistor MOS L1. Ceci simplifie les étapes de fabrication en comparaison avec le cas dans lequel il est nécessaire de former séparément les pellicules d'oxyde. Bien que l'on ait décrit dans ce qui précède un exemple dans lequel des ions d'impureté ne sont pas implantés dans la couche de sili- cium polycristallin 1007 sur le transistor MOS H1, comme dans les pre- mier à quatrième modes de réalisation préférés décrits précédemment, il est possible d'appliquer le cinquième mode de réalisation préféré à une structure dans laquelle des ions d'impureté sont implantés dans la cou- che de silicium polycristallin 1007 sur le transistor MOS H1. Plus précisément, après l'étape qui est représentée sur la fi- gure 59, on peut accomplir une étape représentée sur la figure 61 de fa- çon à implanter des ions d'impureté dans la couche de silicium polycris- tallin 1007 sur le transistor MOS H1. Sur la figure 61, un masque de ma- tière de réserve Rll est formé, par le dessus, de façon à recouvrir la couche de silicium polycristallin 1007 de la partie de circuit de basse ten- sion LP. Si des ions d'impureté sont implantés par le dessus, les ionsd'impureté sont implantés dans la couche de silicium polycristallin 1007 de la partie de circuit de haute tension HP. En ce qui concerne l'impure- té, lorsque le transistor MOS H1 doit être du type à canal N, on implante par exemple des ions de phosphore (P) avec une énergie de 30 keV et une dose de 5 x 1014 cm-2. D'autre part, lorsque le transistor MOS H1 doit être du type à canal P, on implante par exemple des ions de bore (B), avec une énergie de 10 keV et une dose de 5 x 1014 cm-2. En implantant également l'impureté dans la couche de silicium polycristallin 1007 de la partie de circuit de haute tension HP, il est pos- sible pendant le fonctionnement du transistor MOS H1 d'ajuster la plage d'une couche de désertion qui se forme à l'intérieur de l'électrode de grille en fonction de la concentration en impureté, et donc d'ajuster l'épaisseur effective de la pellicule d'oxyde. -4. Première modification Bien que dans ce qui précède, on ait décrit le cinquième mode de réalisation préféré de la présente invention en relation avec un exem- ple dans lequel des ions d'impureté sont implantés directement dans la * couche de silicium polycristallin 1007 sur le transistor MOS H1 de la par- tie de circuit de haute tension HP, il est possible d'implanter des ions d'impureté par un procédé qui est décrit ci-dessous. La figure 62 montre une partie principale de la partie de circuit de haute tension HP. La couche de coupure de canal 1003 et la couche dopée de canal 1005 sont omises sur la figure 62. Sur la figure 62, un masque de matière de réserve R12 est for- mé sur la couche de silicium polycristallin 1007 d'une région active AL qui est entourée des deux côtés par la couche LOCOS 1004. Dans cette condition, on implante des ions d'impureté, par le dessus, dans la couche de silicium polycristallin 1007 qui n'est pas re- couverte par le masque de matière de réserve R12. Une position à laquelle des ions d'impureté sont implantés est séparée par une distance a d'une partie de bord de la région active AL, comme représenté sur la figure 62. Après cette étape, si on effectue une opération de recuit à 850 C pendant 30 minutes, l'impureté implantée diffuse à l'intérieur de la couche de silicium polycristallin 1007 dans une direction qui est indiquée par les flèches, et l'impureté est introduite dans la couche de silicium polycristallin 1007 sur la région active AL. Il est possible de déterminer la concentration en impureté à l'intérieur de la couche de silicium polycristallin 1007 sur la région active AL, en sélectionnant de façon appropriée la distance a. Brièvement, la concentration en impureté est fixée à une valeur élevée lorsque la dis- tance a est raccourcie, tandis que la concentration en impureté est fixée à une valeur basse lorsque la distance a est augmentée. Un exemple de la distance a est d'environ 1 Fm. Il est donc possible d'ajuster plus finement la concentration en impureté en introduisant une impureté dans la couche de silicium poly- cristallin 1007 sur la région active AL, par diffusion thermique, en compa- raison avec le cas dans lequel on implante directement des ions d'impu- reté. 5-5. Seconde modification Bien que dans ce qui précède on ait décrit le cinquième mode de réalisation préféré de la présente invention en relation avec un exem- pie dans lequel des ions d'impureté sont implantés dans la totalité de la région de la couche de silicium polycristallin 1007 (comprenant la région sur la couche LOCOS 1004) sur la région active du transistor MOS H1 de la partie de circuit de haute tension HP, des ions d'impureté peuvent être implantés localement dans une partie centrale de la couche de silicium polycristallin 1007, comme décrit ci-dessous. La figure 63 montre une partie principale de la partie de circuit de haute tension HP. La couche de coupure de canal 1003 et la couche dopée de canal 1005 sont omises sur la figure 63. Sur la figure 63, un masque de matière de réserve R13 est for- mé de manière qu'il y ait une partie ouverte sur la couche de silicium po- lycristallin 1007, dans la partie centrale de la région active AL qui est entourée des deux côtés par la couche LOCOS 1004. Dans cette condition, lorsque des ions d'impureté sont implan- tés, par le dessus, dans la couche de silicium polycristallin 1007 qui n'est pas recouverte par le masque de matière de réserve R13, I'impureté est introduite dans la couche de silicium polycristallin 1007, dans la partie centrale de la région active AL. Après cette étape, si une opération de recuit à 850 C est ef- fectuée pendant 30 minutes, I'impureté implantée diffuse à l'intérieur de la couche de silicium polycristallin 1007, dans une région qui est indiquée par les flèches, et l'impureté est également introduite dans la couche de silicium polycristallin 1007 sur la partie de bord de la région active AL. A ce stade, une couche d'impureté ayant une concentration en impureté relativement élevée est formée à l'intérieur de la couche de sili- cium polycristallin 1007, dans la partie centrale de la région active AL, tandis qu'une couche d'impureté ayant une concentration en impureté relativement faible est formée à l'intérieur de la couche de silicium poly- cristallin 1007, sur la partie de bord de la région active AL. Par conséquent, pendant le fonctionnement du transistor MOS H1, la plage dans laquelle une couche de désertion est formée est faible à l'intérieur de la couche de silicium polycristallin 1007 dans la partie centrale de la région active AL, et l'épaisseur effective de la pellicule d'oxyde n'augmente pas. Cependant, dans la couche de silicium poly- cristallin 1007 qui se trouve sur la partie de bord de la région active AL, la plage dans laquelle une couche de désertion est formée devient grande, et l'épaisseur effective de la pellicule d'oxyde augmente, ce qui à son tour augmente partiellement la valeur de seuil. Bien que le fait d'adopter une telle structure ne procure pas de nombreux avantages dans un transistor MOS qui est formé sur un subs- trat en silicium massif, le fait d'adopter une telle structure dans un tran- sistor MOS qui est formé sur un substrat SOI (silicium sur isolant) résout un problème de dégradation de la valeur de seuil à cause de la structure de la partie de bord de la région active AL. La figure 64 montre un transistor MOS qui est formé sur un substrat SOI (silicium sur isolant). Le substrat SOI 1010 est formé par un substrat en silicium 1013, une pellicule d'isolation enterrée 1012 qui est formée sur le substrat en silicium 1013, et une couche SOI 1011 qui est formée sur la pellicule d'isolation enterrée 1012 et dans laquelle est for- mé un transistor MOS. La couche SOI 1011 a une faible épaisseur. Comme représenté en particulier dans une partie qui est indiquée par une ligne E-E' sur la figure 64, dans la partie de bord de la région active AL, la couche SOI 1011 est extrêmement mince La valeur de seuil du tran- sistor MOS dans cette partie diminue jusqu'à une valeur plus faible que dans une autre partie (qui est indiquée par une ligne F-F'). Il y a donc un problème qui consiste en ce que, globalement, la valeur de seuil du tran- sistor MOS devient faible. Cependant, conformément à la présente invention, la plage dans laquelle une couche de désertion est formée devient plus grande à l'intérieur de la couche de silicium polycristallin 1007 sur la partie de bord de la région active AL, l'épaisseur effective de la pellicule d'oxyde est augmentée, et la valeur de seuil est partiellement augmentée. Le problème est donc résolu. -6. Troisième modification Bien que dans ce qui précède on ait décrit le cinquième mode de réalisation préféré de la présente invention en relation avec un exem- ple dans lequel une seule couche de silicium polycristallin 1007 est for- mée sur le transistor MOS H1 de la partie de circuit de basse tension LP et de la partie de circuit de haute tension HP, et des ions d'impureté sont implantés dans une telle couche de silicium polycristallin 1007, la couche de silicium polycristallin peut avoir une structure à deux couches, comme décrit ci-dessous. La figure 65 montre des parties principales de la partie de cir- cuit de basse tension LP et de la partie de circuit de haute tension HP. La couche de coupure de canal 1003 et la couche dopée de canal 1005 sont omises sur la figure 65. Sur la figure 65, une couche de silicium polycristallin non dopé 1020 et une couche de silicium polycristallin dopé 1021 sont formées dans cet ordre sur la pellicule d'oxyde 1006 de la partie de circuit de basse tension LP et de la partie de circuit de haute tension HP. Un mas- que de matière de réserve R14 est formé sur la couche de silicium poly- cristallin dopé 1021 de la partie de circuit de haute tension HP. Dans cette condition, lorsque des ions d'impureté sont implan- tés par le dessus dans la couche de silicium polycristallin dopé 1021 qui n'est pas revêtue par le masque de matière de réserve R14, l'impurete est introduite davantage dans la couche de silicium polycristallin non do- pé 1020 de la partie de circuit de basse tension LP. Il en résulte que pendant le fonctionnement du transistor MOS LI de la partie de circuit de basse tension LP, une couche de désertion n'est presque pas formée du tout dans l'électrode de grille. En ce qui concerne l'impureté, lorsque le transistor MOS H1 doit être du type à ca- nal N, on implante par exemple des ions de phosphore (P) avec une énergie de 30 keV et une dose de 5 x 1015 cm'2. D'autre part, lorsque le transistor MOS H1 doit être du type à canal P, on implante par exemple du bore (B) avec une énergie de 10 keV et une dose de 5 x 1015 cm-2. D'autre part, dans le transistor MOS H1 de la partie de circuit de haute tension HP, I'impureté est diffusée naturellement à partir de la couche de silicium polycristallin dopé 1021 vers la couche de silicium polycristallin non dopé 1020, et la concentration en impureté devient plus faible. Par conséquent, pendant le fonctionnement du transistor MOS H1, une couche de désertion est formée dans l'électrode de grille. La couche de silicium polycristallin non dopé 1020 et la couche de silicium polycristallin dopé 1021 peuvent être formées dans l'ordre in- verse. Dans un tel cas, du fait que la diffusion de l'impureté à partir de la couche de silicium polycristallin dopé 1021 vers la couche de silicium polycristallin non dopé 1020 progresse à partir du bas vers le haut, la diffusion ne se produit pas aisément. Cependant, en utilisant cette pro- priété, il est possible d'ajuster la plage dans laquelle une couche de dé- sertion est formée. Pour ajuster le niveau de diffusion en réduisant la diffusion de I'impureté à partir de la couche de silicium polycristallin dopé 1021 vers la couche de silicium polycristallin non dopé 1020, on peut former une pellicule de réduction de diffusion, telle qu'une pellicule mince de SiN, une pellicule mince de SiO2 et une pellicule mince de TiN, entre la cou- che de silicium polycristallin dopé 1021 et la couche de silicium polycris- tallin non dopé 1020. On peut former ces pellicules par un procédé CVD ou un procé- dé de pulvérisation cathodique. L'épaisseur de ces pellicules est d'envi- ron 5 nm. Avec une épaisseur de pellicule de cet ordre, des électrons ont la possibilité de passer du fait d'un phénomène tunnel, ce qui fait que la conduction entre la couche de silicium polycristallin dopé 1021 et la cou- che de silicium polycristallin non dopé 1020 n'est pas bloquée. Bien que dans ce qui précède, on ait décrit le cinquième mode de réalisation préféré de la présente invention et sa modification en rela- tion avec un exemple d'un dispositif à semiconducteurs qui est formé fondamentalement sur un substrat en silicium massif, il va sans dire que le cinquième mode de réalisation préféré est applicable à un dispositif à semiconducteurs qui est formé sur un substrat SOI, comme décrit en re- lation avec la seconde modification qui est représentée sur la figure 62. En outre, bien que les première à troisième modifications du cinquième mode de réalisation préféré concernent des exemples d'appli- cations à la partie de circuit de haute tension HP, il va sans dire que les modifications peuvent être appliquées à la partie de circuit de basse ten- sion LP. Il va de soi que de nombreuses modifications peuvent être ap- portées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. 1.t8 REVENDICATIONS 1i Procédé de fabrication d'un dispositif à semiconducteurs dans lequel il y a un premier et un second types de transistors formés sur un seul substrat semiconducteur (1001), caractérisé en ce qu'il comprend les étapes suivantes: (a) on forme sélectivement une pellicule d'oxyde de champ (1004) sur une surface principale du substrat semiconducteur, pour définir ainsi des première et seconde régions dans lesquelles les premier et second types de transistors doivent être formés; (b) on forme une pellicule d'oxyde (1006) sur les première et seconde régions et sur la pellicule d'oxyde de champ; (c) on forme une couche conductrice (1007), qui deviendra une électrode de commande, sur la pellicule d'oxyde; et (d) on introduit dans la seconde couche conductrice, sur l'une au moins des première et seconde régions, une impureté du même type de conductivité qu'une couche de source/drain. 2. Procédé de fabrication d'un dispositif semiconducteurs se- Ion la revendication 1 ', caractérisé en ce que l'étape (d) comprend les étapes suivantes: on forme sélectivement une matière de réserve (R12) sur la couche conductrice, au moins sur la première région parmi les première et seconde régions, et on implante l'impureté autour de cette matière de réserve, par implantation ionique; et on effectue une diffusion thermique de l'impureté qui est implantée, pour introduire ainsi cette im- 11.9 pureté dans la couche conductrice se trouvant au moins sur la première région, parmi les première et seconde régions. 3. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 1 ', caractérisé en ce que l'étape (d) comprend les étapes suivantes: on forme sélectivement une matière de réserve (R13) sur une partie s'étendant à partir d'une partie de bord de la couche con- ductrice, au moins sur la première région parmi les première et seconde régions, jusqu'à la pellicule d'oxyde de champ, et on implante l'impureté dans la couche conductrice qui n'est pas recouverte par la matière de réserve, en procédant par implantation ionique; et on effectue une diffu- sion thermique de l'impureté qui est implantée, pour introduire ainsi cette impureté dans la couche conductrice se trouvant au moins sur la pre- mière région parmi les première et seconde régions, de manière que cette impureté ait une concentration élevée dans une partie centrale, lorsqu'on observe le dispositif en une vue en plan, mais ait une concen- tration inférieure lorsqu'on s'éloigne de la partie centrale en direction de la partie de bord. 4. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 1., caractérisé en ce que l'étape (c) comprend une étape (c-1) consistant à superposer une première couche conductrice (1020) qui contient uniformément l'impureté, et la seconde couche con- ductrice (1021) qui ne contient pas l'impureté, pour former ainsi les cou- ches conductrices précitées, et l'étape (d) comprend une étape de diffu- sion naturelle de l'impureté à partir de la première couche conductrice vers la seconde couche conductrice, en relation avec les première et se- conde couches conductrices se trouvant au moins sur la première région, pour répartir ainsi l'impureté. 1. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 4, caractérisé en ce que l'étape (c-1) comprend une étape de formation d'une pellicule de réduction de diffusion qui ré- duit l'importance de la diffusion de l'impureté entre la première couche conductrice et la seconde couche conductrice. 6. Dispositif à semi-conducteurs comprenant un premier type et un second type de transistors sur un substrat semi- conducteur (1001), caractérisé en ce que: - un transistor du premier type comprend: une première couche de semi-conducteur (1002) d'un premier type de conductivité qui est formé dans une surface d'une première région du substrat semi-conducteur définie par une pellicule d'oxyde de champ (1004); une première couche dopée de canal du premier type de conductivité qui est formée sélectivement dans la première couche de semi-conducteur; et une première électrode de commande (1007) qui est formée sur la première couche de semi-conducteur de façon à être face à la première couche dopée de canal, avec interposition d'une pellicule d'oxyde (1006); et - un transistor du second type comprend: une seconde couche de semi-conducteur (1002) du première type de conduc- tivité qui est formée dans la surface d'une seconde région du substrat semi-conducteur définie par ladite pellicule d'oxyde de champ; une seconde couche dopée de canal du premier type de conductivité (1005) qui est formée sélectivement dans la seconde couche de semi- conducteur; et une seconde électrode de commande (1007) qui est formée sur la seconde couche de semi-conducteurs de façon à être face à la seconde couche dopée de canal avec interposition entre elles de la seconde couche d'oxyde (1006); - l'une au moins des premières et secondes électrodes de commande comprenant intérieurement une couche d'impuretés d'un second type de conductivité ayant une répartition de concentration dans la direction du plan. 7. Dispositif à semi-conducteurs suivant la revendication 6, dans lequel ladite première électrode de commande (1007) est prévue sur ladite première région et s'étend sur une partie de la pellicule d'oxyde de champ, la seconde électrode de commande (1007) est prévue sur la seconde région et s'étend sur une partie de la pellicule d'oxyde de champ, et la couche d'impuretés du second type de conductivité a une répartition à concentration élevée dans une partie centrale dans la direction du plan et une répartition de concentration plus faible vers l'extrémité. 8. Dispositif à semi-conducteurs comprenant un premier type et un second type de transistors sur un substrat semi- conducteur (1001), caractérisé en ce que: - un transistor du premier type comprend: une première couche de semi-conducteur (1002) d'un premier type de conductivité qui est formée dans une surface d'une première région du substrat semi-conducteur définie par une pellicule d'oxyde de champ (1004); une première couche dopée de canal (1005) du premier type de conductivité qui est formée sélectivement dans la première couche de semi-conducteur; et une première électrode de commande (1007) qui est formée sur la première couche de semi-conducteur de façon à être face à la première couche dopée de canal, avec interposition d'une pellicule d'oxyde (1006); et - un transistor du second type comprend: une seconde couche de semi-conducteur (1002) du premier type de conducti- vité qui est formée dans la surface d'une seconde région du substrat semi-conducteur définie par ladite pellicule d'oxyde de champ; une seconde couche dopée de canal du premier type de conductivité (1005) qui est formée sélectivement dans la seconde couche de semi-conducteur; et une seconde électrode de commande (1007) qui est formée sur la seconde couche de semi-conducteur de façon à être face à la seconde couche dopée de canal avec interposition entre elles de la seconde couche d'oxyde (1006); l'une au moins des premières et secondes électrodes de commande comprenant intérieurement une couche d'impureté d'un second type de conductivité ayant une répartition de concen- tration dans la direction de la profondeur. 9. Dispositif selon la revendication 8, dans lequel les première et seconde électrodes de commande ont chacune des première et seconde couches conductrices (1020, 1021) placées sur la pellicule d'oxyde, dans cet ordre, et l'une ou l'autre des premières et secondes couches conductrices dans l'une ou l'autre des première et seconde électrodes de commande comporte uniformément une impureté du second type de conduc- tivité. 10. Dispositif selon la revendication 9, comprenant de plus une pellicule de réduction de diffusion entre les première et seconde couches conductrices pour réduire la diffusion d'impureté du second type de conductivité.