FR 2764150 A1 19981204 FR 9804958 A 19980421 "Procédé d'affectation de canaux et circuit pour tester une ligne à grande capacité dans un système de communication par radio" ARRIERE PLAN DE L'INVENTION 1. Domaine de l'invention La présente invention concerne un système de communi- cation par radio, et, en particulier, un procédé d'affec- tation de canaux et un circuit pour tester une ligne à grande capacité dans le système de communication par ra- dio. 2. Description de la technique concernée En général, une ligne à grande capacité est intercon- nectée entre un dispositif de commande de poste de base (base station controller ou BSC) et un système d'émetteur- récepteur de poste de base (base station transceiver sys- tem ou BTS) pour transmettre des données en paquets. La ligne à grande capacité est testée occasionnellement pour vérifier si elle transmet les données en paquets normale- ment. De plus, un ensemble d'interface de ligne El (line interface El assembly ou LIEA) est utilisé comme carte d'interface de la ligne à grande capacité. L'ensemble de carte d'interface de ligne El peut recevoir jusqu'à 8 liaisons LINK0 à LINK7, comme montré en figure 2, autori- sant pour une interface un maximum de 8 lignes à grande capacité El. Une connexion entre le dispositif de commande de poste de base et le système d'émetteur-récepteur de poste de base est généralement réalisée par une ligne à grande ca- pacité El ou Tl, et les données transmises par la ligne à grande capacité El ou Tl se présentent sous la forme d'un paquet. Il existe deux procédés connus pour vérifier si la ligne à grande capacité transmet les données normalement ou non. Le premier procédé emploie un rebouclage par uti- lisation d'un câble de rebouclage, pour transmission de données pseudo-aléatoires par utilisation d'un équipement de test de ligne à grande capacité spécialisé, et récep- tion des données pseudo-aléatoires transmises de façon à décider si les données sont transmises normalement ou non. L'autre procédé de test connu consiste à effectuer un re- bouclage par utilisation du câble de rebouclage et à réa- liser un test de rebouclage en utilisant un ensemble d'in- terface de ligne E1 F/W. Cependant, comme les procédés classiques ne peuvent être utilisés que dans l'état non connecté, il n'est pas possible de transmettre les données en paquets durant le test de ligne à grande capacité. De plus, comme le test de rebouclage doit être répété cinq fois, il demande un long temps de test, et le procédé classique est rétreint par l'espace. RESUME DE L'INVENTION Par conséquent, un objet de la présente invention est de procurer un procédé de test de ligne à grande capacité et un circuit dans lequel un opérateur entre une commande de test au niveau d'un dispositif de gestion de poste de base (base station manager ou BSM) sans restriction de temps ni d'espace. Un autre objet de la présente invention est de procu- rer un circuit pour tester une ligne à grande capacité en transmettant des données fiables Un autre objet de la présente invention est également de procurer un circuit pour effectuer un test de taux d'erreurs de bits (Bit Error Rate ou BER), tout en conser- vant l'état de service connecté d'une ligne à grande capa- cité T1 ou El. Les objets ci-dessus sont atteints en procurant un circuit pour affecter un canal de test de taux d'erreurs de bits dans un système de communication par radio. Selon une forme de la présente invention, un circuit est formé pour affecter un canal de test de taux d'erreurs de bits. Le circuit comprend un dispositif de commande d'appel pour commander un appel. La circuit comprend de plus une partie de noeud de communication entre processeurs (Inter Proces- sor Communication ou IPC), qui est couplée de façon opéra- tionnelle au dispositif de commande, et commande un noeud de communication entre processeurs. Le circuit comprend de plus un dispositif de commande de maintenance qui est con- necté à la partie de noeud de communication entre proces- seurs. Une partie de communication entre processeurs est également incluse, et elle est connectée à la partie de noeud de communication entre processeurs. Un câble de sous-bus est interposé entre le dispositif de commande de maintenance et la partie de communication entre proces- seurs. Finalement, un système d'émetteur-récepteur de poste de base est connecté par une interface à la partie de communication entre processeurs à l'aide d'un câble de modulation par impulsions codées (Pulse Code Modulation ou PCM). Selon un procédé de la présente invention, un système de communication est placé dans un état de validation de test de taux d'erreurs de bits. Dans l'état de validation de test de taux d'erreurs de bits, un premier canal (CH0) est affecté au canal de synchronisation de trame, un dix- septième canal (CH16) est affecté au canal de transmission de données en paquets et un trente-deuxième canal (CH31) est affecté au canal de test de taux d'erreurs de bits. L'intégrité de la ligne à grande capacité est testée par l'intermédiaire du canal de test de taux d'erreurs de bits. Le procédé nécessite de plus un état d'invalidation de test de taux d'erreurs de bits. Dans l'état d'invalida- tion de test de taux d'erreurs de bits, le premier canal CH0 est affecté au canal de synchronisation de trame, le dix-septième canal CH16 est réaffecté au canal synchrone multi-trames et le trente-deuxième canal CH31 reste affec- té au canal de test de taux d'erreurs de bits. BREVE DESCRIPTION DES DESSINS Les objets ci-dessus et autres avantages de la pré- sente invention apparaîtront de façon plus évidente en dé- crivant la réalisation préférée de la présente invention, en se référant aux dessins joints, dans lesquels: la figure 1 est un schéma général destiné à expliquer un chemin d'erreurs de bits (BER) selon une réalisation de la présente invention; la figure 2 est un schéma illustrant la structure d'un ensemble de carte d'interface de ligne E1 (LIEA) selon une réalisation de la présente invention; la figure 3 est un schéma général détaillé d'un dispo- sitif de commande d'appel 101, d'un dispositif de test de taux d'erreurs de bits de ligne 113, et d'une carte de processeur de communication entre processeurs 115 de la figure 1; les figures 4A à 4E sont des chronogrammes du circuit montré en figure 3; et les figures 5 et 6 sont des chronogrammes du circuit montré en figure 3, dans un état d'invalidation de test de taux d'erreurs de bits et un état de validation de test de taux d'erreurs de bits, respectivement. DESCRIPTION DETAILLEE DE REALISATIONS PREFEREES Une réalisation préférée de la présente invention va être décrite en détail en se référant aux dessins joints, dans lesquels des numéros de référence identiques dési- gnent les mêmes éléments dans les dessins, aux fins de compréhension. Bien que des exemples de réalisations spé- cifiques soient définis et décrits en détail pour clari- fier l'objet de la présente invention, la présente inven- tion peut être réalisée à l'aide de la description de la présente invention par les personnes ayant une bonne con- naissance de la technique même sans ces détails. De plus, on peut éviter dans cette description une description in- utilement détaillée de fonctions et de constructions lar- gement connues. La figure 1 est un schéma général illustrant un chemin de taux d'erreurs de bits (BER) selon une réalisation de la présente invention. Comme illustré, un dispositif de commande d'appel 101 est connecté à une partie de noeud de communication entre processeurs (IPC) 103 pour commander un noeud de communication entre processeurs. La partie de noeud de communication entre processeurs 103 est connectée à un dispositif de commande de maintenance 105 du disposi- tif de commande de poste de base, et à une partie de com- munication entre processeurs 107. Le dispositif de com- mande de maintenance 105 est connecté à la partie de com- munication entre processeurs 107 au moyen d'un câble de sous-bus (sub-highway cable ou SHW). La partie de communi- cation entre processeurs 107 est connectée à un système d'émetteurrécepteur de poste de base (BTS) 109 au moyen d'un câble à modulation par impulsions codées (PCM) 111. Le dispositif de commande de maintenance 105 comprend un processeur de commande d'alarme 112 et un dispositif de test de taux d'erreurs de bits de ligne 113. La partie de communication entre processeurs 107 comprend une carte de processeur de communication entre processeurs 115 et un ensemble de carte d'interface de ligne El (LIEA) 116. Le système d'émetteur-récepteur de poste de base 109 comprend un processeur de communication entre processeurs 117 et un ensemble de carte d'interface de ligne Tl 118. La figure 2 illustre une affectation de canal de l'en- semble de carte d'interface de ligne E1 116 selon une réa- lisation de la présente invention. Comme illustré, chaque ensemble de carte d'interface de ligne E1 respectif, LIEA- A0 à LIEA-A7, correspond à huit postes de base et comprend huit liaisons LINKO à LINK7. Les liaisons respectives, LINK0 à LINK7, comprennent 32 canaux CH0 à CH31, le pre- mier canal CH0 étant affecté au canal de synchronisation de trame, le dernier canal CH31 étant affecté au canal de test de taux d'erreurs de bits, et les canaux restants CH1 à CH30 étant affectés aux canaux de données en paquets. La figue 3 illustre un schéma de circuit détaillé pour affecter la ligne à grande capacité en utilisant les ca- naux CH0 à CH31 selon la présente invention. Si l'on se réfère à la figure 3, la carte de processeur de communica- tion entre processeurs 115 se compose d'un récepteur 301 et d'un émetteur 302. Le récepteur 301 reçoit des données d'entrée (DIFF_DATA_1- 8) et convertit les données reçues en données de modulation par impulsions codées (PCM) pour le traitement. L'émetteur 302 reçoit des données de l'en- semble de carte d'interface de ligne El 116 et convertit les données à modulation par impulsions codées en données d'émission (DIFFDATA_ 1-8) pour l'émission. L'ensemble de carte d'interface de ligne E1 116 affecte les canaux CH0 à CH30 à l'émission des signaux d'émission par l'intermé- diaire de l'émetteur 302 selon une impulsion de trame et un signal d'horloge, et affecte le canal CH31 au test de taux d'erreurs de bits, de façon à former par conséquent une trame d'émission. Un commutateur temporel 308 est connecté à la carte de processeur de communication entre processeurs 115 ainsi qu'à l'ensemble de carte d'interface de ligne El 116. Le commutateur temporel 308 délivre des signaux à l'ensemble de carte d'interface de ligne E1 116 afin de faciliter l'affectation des canaux de communication CH0 à CH30 pour émettre les signaux d'émission et du canal CH31 pour le test de taux d'erreurs de bits. Le dispositif de test de taux d'erreurs de bits de li- gne 113 comprend un récepteur de données de test de taux d'erreurs de bits 304 et un émetteur de données de test de taux d'erreurs de bits 305. Le récepteur de données de test de taux d'erreurs de bits 304 reçoit les données de test de taux d'erreurs de bits DIFFBERTAX par l'intermé- diaire du canal CH31 établi par le commutateur temporel 308. L'émetteur de données de test de taux d'erreurs de bits 305 émet les données de test de taux d'erreurs de bits DIFFBERTAX par l'intermédiaire du canal CH31 établi par le commutateur temporel 308. Une unité centrale (Central Processing Unit ou CPU) 309 génère des signaux de commande pour commander le fonctionnement global du sys- tème. Un générateur de données de commande 311 génère un signal d'horloge de commande vers l'ensemble de carte d'interface de ligne E1 116 sous la commande de l'unité centrale 309. Les figures 4A à 4E sont des graphiques de minutage des signaux d'horloge générés par le générateur de données de commande 311 de la figure 3. De façon caractéristique, la figure 4A montre une impulsion de trame, la figure 4B illustre une horloge de paquets d'émission/réception de données et les figures 4C à 4E illustrent des signaux de minutage générés par l'ensemble de carte d'interface de ligne E1 116 en fonction des horloges des figures 4A et 4B. Les figures 5 et 6 montrent des graphiques de minutage du circuit montré en figure 3, dans un état d'invalidation de test de taux d'erreurs de bits et un état de validation de test de taux d'erreurs de bits, respectivement. A présent, si l'on se réfère aux figures 1 à 6, une réalisation préférée de la présente invention va être dé- crite en détail. Le dispositif de test de taux d'erreurs de bits de ligne 113 teste une ligne de transmission en fonction de données de mode et de données de commande re- çues depuis le processeur de commande d'alarme 112 par l'intermédiaire d'un bus TD. Après l'achèvement du test, le dispositif de test de taux d'erreurs de bits de ligne 113 transmet les résultats de test au processeur de com- mande d'alarme 112 et établit un indicateur indiquant la transmission de données au processeur de commande d'alarme 112. Si l'indicateur est établi, le processeur de commande d'alarme 112 lit les données de résultat de test. Pour faciliter l'interface entre le processeur de com- mande d'alarme 112 et le dispositif de test de taux d'er- reurs de bits de ligne 113, on délivre une adresse qui est divisée en une région d'émission/réception de données et une région de demande d'interruption. Les données dispo- sées dans la région d'émission/réception sont de préfé- rence sous la forme d'un code ASCII ou d'un code hexadéci- mal, dans lequel un octet est composé de huit bits. De plus, comme le nombre d'octets de données diffère en fonc- tion des circonstances, le dernier octet des données de- vrait être "OD". Ce symbole de délimitation est représen- tatif d'un retour chariot et indique le dernier octet des données. De plus, après avoir écrit les données dans la région de réception de données du dispositif de test de taux d'erreurs de bits de ligne 113, le processeur de com- mande d'alarme 112 écrit les données "EEH" dans une région d'interruption de réception (adresse 7FFH) du dispositif de test de taux d'erreurs de bits de ligne 113, indiquant l'achèvement de l'opération d'écriture de données au dis- positif de test de taux d'erreurs de bits de ligne 113, de façon à générer par conséquent une interruption. Lors de la réception de l'interruption, le dispositif de test de taux d'erreurs de bits de ligne 113 lit les données revues, et lit la région d'interruption pour effa- cer le signal d'interruption. Le test de ligne de trans- mission est réalisé pour vérifier une caractéristique de taux d'erreurs de bits du câble à modulation par impul- sions codées 111 de la figure 1, et le dispositif de test de taux d'erreurs de bits de ligne 113 devrait être con- necté à l'ensemble de carte d'interface de ligne E1 116. Pour réaliser cela, le câble de sous-bus emploie un procé- dé de signalisation différentielle, et l'encoche tempo- relle est déterminée par le logiciel. En ce qui concerne l'affectation de canaux, l'ensemble de carte d'interface de ligne E1 116 affecte le canal CH31 au canal de test de taux d'erreurs de bits, comme montré en figure 2. Si l'on se réfère à la figure 3, l'ensemble de carte d'interface de ligne E1 116 affecte le dernier canal, à savoir CH31, au canal de test de taux d'erreurs de bits au moyen du commutateur temporel 308, de façon à acheminer les données de test de taux d'erreurs de bits par l'intermédiaire du récepteur de données de test de taux d'erreurs de bits 304 et de l'émetteur de données de test de taux d'erreurs de bits 305. De plus, les données en paquets sont émises et reçues par l'intermédiaire des canaux res- tants, CH0 à CH30. Si l'on se réfère aux figures 4A à 4E, l'impulsion d'horloge de 2 MHz (figure 4B), les impulsions d'horloge de 4 MHz (figures 4B à 4E) et un signal FOi sont dérivés de l'impulsion synchrone de trame FP (figure 4A). La désignation d'un point spécifié de l'ensemble de carte d'interface de ligne E1 116 détermine si le test de taux d'erreurs de bits entre le dispositif de commande de poste de base 107 et le système d'émetteurrécepteur de poste de base 109 est validé ou invalidé. Si l'on se ré- fère à la figure 3, dans l'état d'invalidation de test de taux d'erreurs de bits (figure 5), l'ensemble de carte d'interface de ligne El 116 affecte le canal CH0 au canal de synchronisation de trame et le canal CH16 au canal syn- chrone multi-trames au moyen du commutateur temporel 308. Toutefois, dans l'état de validation de test de taux d'er- reurs de bits (figure 6), l'ensemble de carte d'interface de ligne E1 116 affecte le canal CH16 au canal de données en paquets et le canal CH31 au canal de test de taux d'er- reurs de bits au moyen du commutateur temporel 308. Ceci permet au test de taux d'erreurs de bits d'être effectué sans perte des données en paquets. Si l'unité centrale 309 demande le test de taux d'er- reurs de bits et l'affectation de canaux de l'ensemble de carte d'interface de ligne El 116, le générateur de don- nées de commande 311 génère le signal d'impulsion de trame FP de la figure 4A et le signal d'horloge de 2 MHz de la figure 4B, qui sont délivrés à l'ensemble de carte d'in- terface de ligne E1 116. Dans le mode de validation de test de taux d'erreurs de bits (figure 6), le commutateur temporel 308 affecte le canal CH31 au canal de test de taux d'erreurs de bits, et l'unité centrale 309 valide l'émetteur de données de test de taux d'erreurs de bits 305 de façon à émettre les données de test de taux d'er- reurs de bits par l'intermédiaire du canal de test de taux d'erreurs de bits CH31. Cependant, dans le mode d'invali- dation de test de taux d'erreurs de bits (figure 5), les données sont communiquées en utilisant les canaux CH0 à CH30 par l'intermédiaire de la carte de processeur de com- munication entre processeurs 115, et l'unité centrale 309 valide le récepteur 301 de la carte de processeur de com- munication entre processeurs 115 de façon à recevoir les données par l'intermédiaire des canaux CH0 à CH30. Comme décrit ci-dessus, l'opérateur peut entrer la commande de test de taux d'erreurs de bits au niveau du dispositif de gestion de poste de base (BSM) pour tester la ligne à grande capacité même durant l'état de service connecté de la ligne à grande capacité, c'est-à-dire lors- que le système est en fonctionnement normal, sans utiliser l'équipement de test de ligne à grande capacité, ce qui réduit par conséquent le temps de test de la ligne à grande capacité. De plus, le test de la ligne à grande ca- pacité peut être effectué avec un dispositif de gestion de poste de base spécifique à tout moment, sans restriction de temps ni d'espace. Bien que des réalisations illustratives de la présente invention aient été décrites ici en se référant aux des- sins joints, on doit comprendre que l'invention n'est pas limitée à ces réalisations précises, et que différents au- tres changements et modifications peuvent y être apportés par une personne ayant une bonne connaissance de la tech- nique sans s'écarter de l'étendue de l'applicabilité ou de l'esprit de l'invention. REVENDICATIONS 1. Procédé pour affecter un canal de test de taux d'erreurs de bits (Bit Error Rate ou BER) dans un système de communication comportant une pluralité de canaux, le procédé étant caractérisé en ce qu'il comporte les étapes suivantes: la production d'un état de validation de test de taux d'erreurs de bits par affectation d'un canal de synchroni- sation de trame, d'un canal de transmission de paquets et d'un canal de test de taux d'erreurs de bits; et la production d'un état d'invalidation de test de taux d'erreurs de bits par réaffectation dudit canal de trans- mission de paquets à un canal synchrone multi-trames. 2. Procédé pour affecter un canal de test de taux d'erreurs de bits selon la revendication 1, caractérisé en ce que la pluralité de canaux comprend un premier canal (CH0), un dernier canal (CH31) et au moins un canal inter- médiaire (CH1 à CH30), et en ce que ledit canal de syn- chronisation de trame est ledit premier canal (CH0), ledit canal de test de taux d'erreurs de bits est ledit dernier canal (CH31) et ledit canal de transmission de paquets est l'un des canaux intermédiaires au nombre d'au moins un (CH1 à CH30). 3. Procédé pour affecter un canal de test de taux d'erreurs de bits selon la revendication 2, caractérisé en ce que ladite pluralité de canaux comprend 32 canaux (CH0 à CH31), et en ce que ledit canal de transmission de pa- quets est le dix-septième canal (CH16). 4. Procédé pour affecter un canal de test de taux d'erreurs de bits (Bit Error Rate ou BER) dans un système de communication comportant une pluralité de canaux, ca- ractérisé en ce qu'il comporte les étapes suivantes: l'affectation, dans un état de validation de test de taux d'erreurs de bits, d'un premier canal (CH0) à un ca- nal de synchronisation de trame, d'un dix-septième canal (CH16) à un canal de transmission de données en paquets, et d'un trente-deuxième canal (CH31) à un canal de test de taux d'erreurs de bits, afin de tester la ligne à grande capacité par l'intermédiaire du canal de test de taux d'erreurs de bits; et l'affectation, dans un état d'inva- lidation de test de taux d'erreurs de bits, dudit premier canal (CH0) audit signal de synchronisation de trame, dudit dix-septième canal (CH16) à un canal de synchronisa- tion multitrames, et dudit trente-deuxième canal (CH31) audit canal de test de taux d'erreurs de bits. 5. Circuit pour affecter un canal de test de taux d'erreurs de bits dans un système de communication compor- tant une pluralité de canaux, caractérisé en ce qu'il com- prend: un dispositif de commande d'appel (101) pour commander un appel; une partie de noeud de communication entre processeurs (Inter Processor Communication ou IPC) (103) connectée au- dit dispositif de commande d'appel (101) pour connecter un noeud de communication entre processeurs; un dispositif de commande de maintenance (105) d'un dispositif de commande de poste de base, connecté à ladite partie de noeud de communication entre processeurs (103), une partie de communication entre processeurs (107) con- nectée à ladite partie de noeud de communication entre processeurs (103); un câble de sous-bus connectant ledit dispositif de commande de maintenance (105) à ladite partie de communi- cation entre processeurs (107); et un système d'émetteur- récepteur de poste de base (109) connecté à ladite partie de communication entre proces- seurs (107) au moyen d'un câble de modulation par impul- sions codées (Pulse Code Modulation ou PCM) (111). 6. Circuit pour affecter un canal de test de taux d'erreurs de bits selon la revendication 5, caractérisé en ce que ledit dispositif de commande de maintenance (105) comprend un processeur de commande d'alarme (112) et un dispositif de test de taux d'erreurs de bits de ligne (113). 7. Circuit pour affecter un canal de test de taux d'erreurs de bits selon la revendication 5, caractérisé en ce que ladite partie de communication entre processeurs (107) comprend de plus un ensemble d'interface de ligne (116), ledit ensemble d'interface de ligne (116) affectant la pluralité de canaux (CH0 à CH31) pour produire l'un parmi l'état de validation de test de taux d'erreurs de bits et l'état d'invalidation de test de taux d'erreurs de bits. 8. Circuit pour affecter un canal de test de taux d'erreurs de bits selon la revendication 7, caractérisé en ce que ladite pluralité de canaux (CH0 à CH31) comprend un premier canal (CH0), un dernier canal (CH31) et au moins un canal intermédiaire (CH1 à CH30), et en ce que l'ensem- ble d'interface de ligne (116) affecte ledit premier canal (CH0) à un canal de synchronisation, ledit dernier canal (CH31) à un canal de test de taux d'erreurs de bits, et affecte de plus l'un desdits canaux intermédiaires (CH1 à CH30) à un canal de transmission de données en paquets du- rant ledit état de validation de test de taux d'erreurs de bits, et réaffecte ledit canal intermédiaire à un canal synchrone multi-trames durant ledit état d'invalidation de test de taux d'erreurs de bits. 9. Circuit pour affecter un canal de test de taux d'erreurs de bits selon la revendication 8, caractérisé en ce que ledit dispositif de commande d'appel (101) comprend de plus un commutateur temporel (308), ledit ensemble d'interface de ligne (116) recevant des signaux dudit com- mutateur temporel (308) et effectuant lesdites affecta- tions en réponse à ceux-ci.