FR 2767965 A1 19990305 FR 9710703 A 19970827 PROCEDE DE FABRICATION D'UN DISPOSITIF A CIRCUIT INTEGRE AYANT DIFFERENTES EPAISSEURS D'OXYDE DE GRILLE La présente invention concerne la fabrication de dispositifs à circuit intégré comportant différentes épaisseurs d'oxyde de grille sur la surface d'un substrat. Les transistors à effet de champ (ou FET pour "Field effect transistors") sont l'un des dispositifs les plus largement utilisés dans des circuits intégrés, du fait que des circuits à FET peuvent être réalisés pour accomplir une grande variété de fonctions, et des dispositifs à FET peuvent être fabriqués de façon à avoir des propriétés hautement reproductibles et prévisibles. Un autre avantage de dispositifs à FET consiste en ce qu'ils peuvent être formés avec de très faibles dimensions et peuvent être implantés très près les uns des autres. Un FET caractéristique est constitué par des électrodes de source et de drain mutuellement espacées dans un substrat, de part et d'autre d'une région de canal, et par une électrode de grille conductrice qui est séparée de la région de canal par une couche d'oxyde de grille. Le FET est formé sur une surface d'un substrat en silicium ou en un autre semiconducteur ayant un dopage de fond d'un premier type de conductivité. Une couche d'oxyde de grille est formée sur la surface du substrat, généralement par oxydation thermique, de façon à produire une couche d'oxyde uniforme et dense ayant une épaisseur prévisible et un niveau faible et prévisible de charge fixe. L'électrode de grille est ensuite formée en déposant une couche de silicium polycristallin et en formant un motif dans celle-ci, cette couche pouvant être rendue conductrice par dopage sur place pendant le dépôt, ou par diffusion ou implantation ionique après le dépôt. Une couche d'un matériau conducteur tel qu'un métal ou un siliciure de métal est fréquem ment formée sur la couche de silicium polycristallin pour réduire la résistivité de l'électrode de grille. Les électrodes de source et de drain sont formées dans le substrat par implantation ionique d'impuretés du second type de conductivité, avec l'électrode de grille remplissant la fonction d'un masque, de façon que les régions de source, de drain et de canal soient auto-alignées sur l'électrode de grille. Les caractéristiques de fonctionnement d'un FET sont déterminées par de nombreux aspects différents de la structure du FET, comprenant l'épaisseur de la couche d'oxyde de grille. La limite supérieure sur la tension de fonctionnement du FET découle dans une large mesure de la tension à laquelle la couche d'oxyde de grille subit un claquage diélectrique, celle-ci étant à son tour déterminée dans une large mesure par l'épaisseur de la couche d'oxyde de grille. Du fait que des FET qui sont utilisés dans différentes applications sont conçus pour fonctionner à différentes tensions d'alimentation, des FET utilisés dans des applications pratiques comportent différentes épaisseurs de couches d'oxyde de grille pour accepter les différentes tensions d'alimentation. Des FET peuvent également avoir différentes épaisseurs d'oxyde de grille pour faciliter soit le fonctionnement à vitesse élevée (oxyde de grille plus mince), soit l'obtention d'une faible fuite (oxyde de grille plus épais). Par conséquent, des FET qui sont incorporés dans des dispositifs de mémoire pourraient être formés de façon à avoir une épaisseur d'oxyde de grille, tandis que des FET dans des circuits logiques rapides à faible tension pourraient avoir une seconde épaisseur de couche d'oxyde de grille, notablement inférieure. Des circuits de mémoire et des circuits logiques sont très souvent cantonnés sur des puces séparées. Lorsque des circuits de mémoire et des circuits logiques sont formés sur des puces séparées, on obtient les épaisseurs d'oxyde de grille désirées en utilisant différentes procédures d'oxydation thermique globales pendant la fabrication, pour faire croître les différentes épaisseurs d'oxydes de grille. On obtient aisément différentes épaisseurs d'oxyde de grille en exposant les différents substrats à des environnants oxydants pendant différentes durées. On a proposé récemment un nombre croissant de structures de puces comportant des circuits formés sur une seule puce qui utilisent des FET ayant différentes épaisseurs d'oxydes de grille, soit pour obtenir différentes tensions de fonctionnement, soit pour faire varier d'autres caractéristiques de fonctionnement. Par exemple, on a proposé des structures de puces qui comprennent des circuits logiques utilisant des FET ayant des couches d'oxyde de grille plus minces, et qui comprennent des circuits de mémoire utilisant des FET ayant des couches d'oxyde de grille plus épaisses. Pour réaliser ces structures avec succès, il est nécessaire de former sur la même puce des FET ayant différentes épaisseurs d'oxyde de grille. On pourrait accomplir ceci en masquant des parties de la puce et en effectuant différents processus d'oxydation thermique pour chacune des différentes parties de la puce. On notera que la réalisation de multiples étapes de masquage et de multiples étapes d'oxydation thermique est de façon caractéristique très complexe. Pour maintenir l'intégrité d'une couche d'oxyde de grille, il est nécessaire de recouvrir la couche d'oxyde de grille avec la couche de silicium polycristallin qui sera traitée pour former les électrodes de grille des FET dans cette région, avant d'accomplir n'importe quelles autres étapes de traitement. Par conséquent, si une structure de puce exige des FET ayant de multiples épaisseurs d'oxyde de grille distinctes, il est nécessaire de masquer la puce d'une manière qui laisse à nu seulement les parties de la puce dans lesquelles on doit former des FET comprenant une première épaisseur d'oxyde de grille. Ensuite, on effectue une oxydation thermique des parties à nu de la puce et on dépose du silicium polycristallin sur la puce. On doit ensuite enlever la couche de silicium polycristallin sur les autres parties de la puce dans lesquelles on doit faire croître d'autres épaisseurs d'oxyde de grille. Ce processus est répété pour chacune des différentes épaisseurs d'oxyde de grille à former sur la puce. Cette stratégie de multiples étapes de masquage et de multiples étapes d'oxydation thermique a cependant des inconvénients. Bien entendu, la séquence de processus qui est utilisée dans la formation de FET avec différentes épaisseurs d'oxyde de grille est beaucoup plus complexe et exige beaucoup plus de temps et de ressources de fabrication que des processus de fabrication de FET ayant un oxyde de grille uniforme. De tels processus exposent des parties du substrat et du silicium polycristallin de l'électrode de grille à de multiples étapes d'attaque et de multiples masques de résine photosensible, qui peuvent introduire des défauts dans des étapes de traitement ultérieures. Cette stratégie exige de multiples étapes d'oxydation thermique qui exigent à leur tour que certaines des couches d'oxyde de grille subissent de multiples étapes de traitement à haute température, ce qui peut réduire la fiabilité des couches d'oxyde de grille et réduire ainsi la fiabilité des FET qui comportent les couches d'oxyde de grille. II serait donc souhaitable de procurer un procédé perfectionné pour former différentes épaisseurs de couches d'oxyde de grille sur une seule puce. Conformément à un mode de réalisation préféré de la présente invention, on forme un circuit intégré sur un substrat qui comporte une première région sur laquelle on doit former des premiers dispositifs MOS et une seconde région sur laquelle on doit former des seconds dispositifs MOS. On établit une première concentration d'un premier dopant dans le substrat semiconducteur à la surface de la seconde région. On établit une seconde concentration d'un second dopant dans le substrat semiconducteur à la surface de la seconde région. On oxyde la surface du semiconducteur ou du substrat pour faire croître une première épaisseur d'oxyde sur les premières régions du substrat semiconducteur et pour faire croître une seconde épaisseur d'oxyde, différente de la première, sur la seconde région, en un seul processus d'oxydation. On forme des premiers dispositifs MOS sur les premières régions du substrat semiconducteur comprenant la première épaisseur d'oxyde, et on forme des seconds dispositifs MOS sur la seconde région du substrat semiconducteur comprenant la seconde épaisseur d'oxyde. Conformément à un autre mode de réalisation préféré de l'invention, on forme un circuit intégré sur un substrat ayant une première région sur laquelle des premiers dispositifs MOS ayant une première épaisseur d'oxyde de grille sont formés, et une seconde région sur laquelle des seconds dispositifs MOS sont formés. On ajuste la composition du substrat à l'intérieur de l'une au moins des régions comprenant la première région et la seconde région, de façon que la première région et la seconde région aient différentes caractéristiques de croissance d'oxyde dans un environnement d'oxydation. On soumet le substrat à un environnement d'oxydation de façon qu'une première épaisseur d'une première couche d'oxyde croisse dans la première région, et qu'une seconde épaisseur d'une seconde couche d'oxyde croisse dans la seconde région, sous l'effet de l'exposition de la première région et de la seconde région à un environnement d'oxydation. On forme des premiers dispositifs MOS sur la première région du substrat et on forme des seconds dispositifs MOS sur la seconde région du substrat. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels La figure 1 illustre la vitesse de croissance d'oxyde sur différentes surfaces de silicium avec implantation d'azote. Les figures 2A-2C illustrent les dispositifs d'isolation pour trois sections différentes d'un circuit qui est formé conformément à la présente invention. Les figures 3A-3C illustrent une étape de modification de vitesse d'oxydation initiale qui est appliquée au circuit illustré sur les figures 2A-2C. Les figures 4A-4C illustrent une étape de modification de vitesse d'oxydation supplémentaire qui est effectuée sur le circuit des figures 3A-3C. Les figures SA-5C illustrent les résultats d'un processus d'oxydation thermique et de dépôt de silicium polycristallin conforme à la présente invention, appliqué au circuit qui est illustré ci-dessus. Les figures 6A-6C illustrent différentes parties d'un circuit qui comprend différentes épaisseurs d'oxyde de grille. Des modes de réalisation particulièrement préférés de la présente invention facilitent la formation de circuits pour des traitements rapides, de circuits inclus, de circuits à mode mixte et d'autres circuits qui comprennent des FET ayant différentes épaisseurs d'oxyde de grille sur une seule puce. Les caractéristiques d'oxydation de parties sélectionnées d'un substrat en silicium sont modifiées de façon que différentes épaisseurs d'oxyde croissent sur les différentes parties du substrat, lorsque les différentes parties du substrat sont exposées simultanément à un en vironnement oxydant pendant une durée fixée. Ce mode de traitement permet de former dans les différentes parties du substrat des circuits MOS ayant différentes épaisseurs de couches d'oxyde de grille, de la manière désirée pour le circuit complexe particulier qui est formé, tout en exposant le substrat à une seule étape d'oxydation à haute température. Le fait de minimiser le nombre total de fois que chacune des couches d'oxyde de grille est exposée à des températures élevées pendant le processus de fabrication améliore la qualité des couches d'oxyde de grille dans le dispositif terminé. De plus, le processus pour former un tel circuit complexe est simplifié et raccourci en effectuant seulement un seul processus d'oxydation thermique pour former des couches d'oxyde de grille. On peut modifier les caractéristiques d'oxydation d'un substrat en silicium en modifiant par exemple la composition chimique à la surface du substrat en silicium. Le fait d'incorporer dans du silicium une quantité d'azote, même faible, réduit la vitesse à laquelle l'oxydation thermique progresse sur la surface de silicium modifiée. Ce phénomène est illustré schématiquement sur la figure 1. Différentes doses d'azote sont implantées dans la surface du substrat en silicium et le substrat en silicium avec ses différentes doses d'azote implanté est soumis à un environnement oxydant pendant diverses durées. Comme on peut le voir sur la figure 1, une couche d'oxyde croît jusqu'à une épaisseur d'environ 10 nm sur une surface de silicium non dopé qui est exposée à un environnement oxydant pendant deux heures. Au contraire, si des ions d'azote avec une dose de 5 x 1014/cm2 sont implantés dans un substrat en silicium, à une énergie d'environ 25 keV, une exposition de deux heures à l'environnement oxydant fait croître une couche d'oxyde ayant une épaisseur qui est seulement d'environ 4 nm. On peut prévoir que des variations encore plus considérables dans la vitesse de croissance d'oxyde pourraient être obtenues pour de plus longues durées d'oxydation. L'homme de l'art appréciera aisément qu'il est possible de sélectionner une plage de différentes épaisseurs d'oxyde en faisant varier indépendamment la quantité d'azote présent sur la surface du substrat en silicium qui subit l'oxydation. On peut trouver une étude supplémentaire de ce phénomène dans l'article de Liu et al., "High Performance 0,2 pm CMOS with 24 A Gate Oxide Grown on Nitrogen Implanted Si Substrates", Proceedings of the IEDM 1996 499-502 (1996). Comme il est envisagé dans cet article, il apparaît que de l'azote implanté dans un substrat en silicium qui est ensuite exposé à un environnement oxydant diffuse dans la couche d'oxyde pendant l'oxydation, seule une faible quantité de l'azote restant dans le substrat, même après un processus d'oxydation bref, ce qui fait que la majeure partie de l'azote s'accumule au voisinage de l'interface entre la couche d'oxyde en cours de croissance et le substrat en silicium. On prévoit que d'autres dopants implantés ou d'autres modifications de la composition chimique du substrat pourraient également produire des variations de la vitesse de croissance d'oxyde dans des processus d'oxydation thermique, d'une manière similaire à celle qui est illustrée sur la figure 1 pour l'implantation d'azote. L'implantation d'azote est actuellement préférée du fait que l'implantation d'azote a peu d'effet sur les caractéristiques électriques du substrat en silicium, au niveau de dopage qui est envisagé à l'heure actuelle dans la mise en oeuvre de la présente invention. Si, comme le suggère l'article de Liu, il se produit une migration de l'azote vers la couche d'oxyde pendant l'oxydation, alors l'azote est encore davantage préféré, du fait que l'on prévoit que la couche d'oxyde contenant de l'azote procurera un niveau de couplage plus élevé entre une électrode de grille et un substrat dans un transistor à effet de champ MOS. De plus, comme il est illustré sur la figure 1, il est possible de faire varier sur une plage étendue l'épaisseur de l'oxyde de grille qui croît au cours d'une exposition au processus d'oxydation pendant une durée fixée, cette plage englobant de façon générale les épaisseurs qui sont souhaitables pour des oxydes de grille devant être utilisés dans les divers circuits qui pourraient être combinés ensemble sur une seule puce. D'autres conditions pour l'énergie et la dose à utiliser pour l'implantation d'azote conformément à la présente invention peuvent également être déterminées par une simple variation des paramètres qui sont illustrés sur la figure 1, ou par les procédés qui sont envisagés dans l'article de Liu ci-dessus. On peut donc réaliser une modification appropriée des caractéristiques d'oxydation d'un substrat en silicium en implantant de l'azote dans la surface d'une partie d'une tranche de silicium, en une quantité suffisante pour modifier d'une manière désirée la vitesse d'oxydation. On peut ensuite utiliser une série d'étapes de masquage et d'implantation pour former sur la surface du substrat en silicium des régions localisées ayant différentes caractéristiques d'oxydation. On oxyde ensuite le substrat pour faire croître différentes épaisseurs d'oxyde thermique correspondant aux variations localisées des caractéristiques d'oxydation du substrat. Le traitement se poursuit pour former des circuits MOS sur les régions sélectionnées qui ont des caractéristiques de fonctionnement associées aux buts particuliers des circuits MOS. Divers circuits spécialisés exigent l'étroite coopération de différents composants de circuit qui ont des caractéristiques de fonctionnement fondamentalement différentes. Par exemple, les fonctions centrales de processeurs graphiques et d'accélérateurs graphiques sont accomplies par des circuits tels que des microprocesseurs ou des processeurs de signal numérique qui sont de façon caractéristique réalisés sous la forme de circuits logiques MOS rapides utilisant des FET rapides avec de faibles tensions d'alimentation et des couches d'oxyde de grille minces. De façon caractéristique, des processeurs graphiques exigent des circuits périphériques considérables qui, bien que n'étant pas spécifiques de la fonction du processeur graphique, sont néanmoins essentiels à son utilisation. Par exemple, des processeurs graphiques, des microcontrôleurs rapides et des microprocesseurs pourraient utiliser de façon interne des circuits logiques rapides et à faible tension d'alimentation, mais doivent généralement utiliser des circuits d'entrée/sortie plus robustes, et à tension d'alimentation plus élevée, pour réaliser l'interface avec d'autres circuits sur d'autres puces. II est donc souhaitable de prévoir sur un circuit logique donné au moins une section du substrat qui est réservée à des transistors à effet de champ MOS qui comprennent des couches d'oxyde de grille plus épaisses et qui conviennent pour des tensions d'alimentation plus élevées, pour faciliter des fonctions d'entrée/sortie. Le fait de prévoir un jeu distinct de transistors à effet de champ MOS pour le circuit d'entrée/sortie est beaucoup plus préférable que l'autre solution consistant à réaliser tous les circuits logiques conformément aux caractéristiques de conception qui sont exigées pour le circuit d'entrée/ sortie. Une telle conception universelle dégraderait d'une manière indésirable les performances des circuits logiques. Cependant, des stratégies classiques consistant à utiliser de multiples étapes de masquage et de multiples étapes d'oxydation thermique pour obtenir les différentes caractéristiques de fonctionnement des sections de circuits logiques et d'entrée/sortie, pourraient dégrader de façon indésirable les performances de l'une des sections de circuits, ou des deux. Des problèmes apparaissent à cause des étapes de traitement à haute température répétées, et du fait que l'élévation de couches de masquage sur des parties de la puce impose des limites sur les types de photolithographie que l'on peut effectivement utiliser dans la fabrication de tels dispositifs. Des difficultés supplémentaires apparaissent lorsqu'on forme des sections de mémoire incluse sur de telles puces à hautes performances. Pour obtenir des performances optimales de certaines structures de processeurs graphiques, il est très souhaitable de prévoir une certaine quantité de mémoire incluse sur la puce, de façon à pouvoir accéder à la mémoire sans avoir à passer par le circuit d'entrée/sortie ou par un bus de mémoire ou de système externe au processeur, en particulier s'il y a une compétition pour l'utilisation des ressources de mémoire ou de bus. Une telle mémoire incluse ou incorporée sur la puce a l'avantage supplémentaire d'être accessible aux cadences d'horloge plus élevées qui sont utilisées de façon caractéristique de manière interne dans de tels processeurs. Par conséquent, pour effectuer un traitement rapide de grandes quantités de données, comme celui qui est effectué dans des processeurs graphiques, il est souhaitable d'incorporer des sections de mémoire vive dynamique (ou DRAM) incluse, pour optimiser les performances d'ensemble du système. L'incorporation sur la puce d'une telle mémoire DRAM incluse soulève des difficultés considérables, commen çant par une difficulté encore plus prononcée à maintenir une profondeur de champ suffisante pour les étapes de photolithographie qui sont utilisées dans la fabrication des composants de la mémoire DRAM. Le diélectrique de condensateur pour de tels condensateurs de mémoire DRAM représente une difficulté supplémentaire pour la réalisation d'une mémoire DRAM incluse dans une puce graphique ou un autre type de puce de traitement, du fait que le diélectrique de condensateur contient souvent une ou plusieurs couches d'oxyde thermique, qui sont formées de façon caractéristique dans des étapes de traitement à haute tempé rature. II est très souhaitable de minimiser les écarts de topographie et les processus à haute température qui sont associés à la réalisation de multiples épaisseurs d'oxyde de grille sur une seule puce. En procédant ainsi, on peut améliorer les marges de traitement pour des processus ultérieurs, comme la formation de condensateurs de stockage de charge pour des mémoires DRAM incluses. On va maintenant décrire des aspects supplémentaires de la présente invention en se référant à un exemple particulier d'un circuit de traitement qui comprend, sur une seule puce, une mémoire DRAM incluse, un circuit logique rapide, et un circuit d'entrée/sortie capable de fonctionner à des tensions supérieures à celles du circuit logique. Les figures 2A, 2B et 2C illustrent différentes sections d'un substrat sur lequel on doit former les composants d'un circuit de traitement. Le circuit logique rapide sera formé dans la section A, le circuit d'entréelsortie sera formé dans la section B et la mémoire DRAM incluse sera formée dans la section C. Dans les modes de réalisation qui sont illustrés, des structures d'isolation par tranchée de faible profondeur, 20, et un certain nombre d'implantations classiques sont formées avant la croissance des couches d'oxyde de grille. Ainsi, les figures 2A-2C montrent des régions d'isolation par tranchée de faible profondeur, 20, formées en gravant des tranchées dans le substrat 10 et en remplissant ensuite les tranchées, en utilisant de l'oxyde formé par dépôt chimique en phase vapeur (ou CVD). De plus, des caissons d'isolation 22, 24 sont établis pour les circuits CMOS devant être formés dans les sections A et B dans cet exemple. Après les diverses étapes de traitement préparatoire, une couche d'oxyde tampon 26 d'environ 20 nm d'épaisseur est formée par oxydation thermique ou par CVD. Cette couche d'oxyde tampon 26 protège les régions de dispositifs actifs pendant les étapes suivantes de traitement et d'implantation. L'implantation du modificateur de vitesse d'oxydation préféré, qui est de l'azote, est effectuée le plus préférablement peu de temps avant la croissance de la couche d'oxyde de grille sur le substrat 10. De la fa çon la plus préférable, aucune étape d'oxydation thermique ou autre étape à haute température qui serait normalement accompagnée par la croissance d'une couche d'oxyde n'est effectuée après l'implantation d'azote et avant la croissance de l'oxyde de grille sur le substrat. Cette séquence d'étapes de traitement est préférée est cause de la tendance observée consistant dans la diffusion d'azote vers l'oxyde que l'on fait croître sur une surface de silicium qui a subi une implantation d'azote. En faisant croître la couche d'oxyde de grille à la première étape de traitement thermique à la suite de l'implantation d'azote, on observe le plus grand effet sur la vitesse d'oxydation. On notera en outre que, en présumant que les observations signalées soient correctes, il est inutile de recuire l'implantation d'azote pour obtenir les bénéfices d'une oxydation plus lente. Ceci vient du fait que l'azote semble diffuser aisément au cours des stades initiaux du processus d'oxydation et semble avoir pour effet principal celui d'une barrière pour l'oxygène qui diffuse vers la surface du substrat en silicium. En se référant maintenant aux figures 3A-3C, on note que l'on recouvre par un masque de résine photosensible 28 les sections de substrat B et C sur lesquelles le circuit d'entrée/sortie et le circuit de mémoire DRAM incluse doivent respectivement être formés. Le masque de résine photosensible 28 est formé d'une manière classique de façon à mettre à nu seulement la section A sur laquelle le circuit logique rapide doit être formé. Comme il est illustré, la surface du substrat 10 dans la section A est recouverte seulement par la couche d'oxyde tampon 26 qui protège le substrat et empêche la canalisation des ions d'azote implantés. Des ions d'azote sont ensuite implantés dans la surface du substrat dans la section A avec une dose d'environ 5 x 1014/cl2, à une énergie d'environ 25 keV, à travers la couche d'oxyde tampon 26. il n'y a pas d'implantation d'azote dans les sections B et C, du fait que ces sections sont recouvertes par le masque de résine photosensible 28. Lorsque la surface du silicium avec implantation d'azote dans la section A est exposée ultérieurement à un environnement oxydant pendant deux heures, une couche d'oxyde de grille d'environ 2 nm se développe sur la surface du substrat. Une telle couche d'oxyde de grille mince convient pour l'utilisation dans des FET de logique rapide, avec des tensions d'alimentation comprises entre environ 1,8 et 2,5 V. De façon caractéristique, la phase d'implantation d'azote suivante est accomplie en enlevant le masque de résine photosensible 28 existant, illustré sur les figures 3A-3C, et en remplaçant le masque par un nouveau masque recouvrant la partie de section A du substrat prévue pour un circuit logique à faible tension et la partie de section C du substrat qui est prévue pour un circuit de mémoire DRAM incluse. L'ancien masque de résine photosensible 28 est de préférence enlevé dans un processus d'incinération à température relativement basse. De la façon la plus préférable, le processus d'incinération est basé sur l'oxygène et il n'attaquera pas la couche d'oxyde tampon 26 recouvrant la surface du substrat 10 dans les sections A, B et C. De cette manière, il n'est pas nécessaire d'utiliser un processus d'oxydation thermique pour former une couche d'oxyde tampon au-dessus de la section B avant l'implantation d'ions d'azote. Après l'enlèvement du premier masque d'implantation d'azote, un second masque d'implantation d'azote 30 est formé avec une résine photosensible, par une opération de lithographie classique, pour recouvrir la partie de section A du substrat qui est réservée au circuit logique, et la partie de section C du substrat qui est réservée au circuit de mémoire DRAM incluse, comme il est illustré sur les figures 4A-4C. Des ions d'azote sont ensuite implantés à travers la couche d'oxyde tampon 26 à nu, dans la partie de section B du substrat 10 qui est illustrée sur la figure 4B. De façon préférable, des ions d'azote avec une dose d'environ 2 x 1014/cm2 sont introduits à travers la couche d'oxyde tampon avec une énergie d'environ 25 keV. Lorsque la surface de silicium avec implantation d'azote dans la section B est exposée ultérieurement à un environnement oxydant pendant deux heures, une couche d'oxyde de grille d'environ 7, 5 nm d'épaisseur se développe sur la surface. Cette épaisseur d'oxyde de grille est appropriée pour des transistors à effet de champ dans un circuit d'entrée/sortie capable de fonctionner à environ 3,3 V. En sélectionnant une dose d'implantation d'azote appropriée pour la partie de section A du substrat qui est réservée au circuit logique, et pour la surface de la section B du substrat qui est réservée au circuit d'entrée/sortie, on peut sélectionner une durée d'oxydation appropriée de façon qu'aucune implantation d'azote ne doivent être effectuée dans la section C correspondant à la mémoire DRAM incluse. Le fait d'exposer à un environnement oxydant, pendant deux heures, la surface de silicium non implantée de la section C fait croître une couche d'oxyde ayant une épaisseur d'environ 10 nm. Une telle couche d'oxyde plus épaisse est préférée pour des mémoires DRAM incluses, de façon à réduire la fuite à travers le transistor à effet de champ de transfert de la cellule de mémoire DRAM incluse. Par conséquent, dans des modes de réalisation préférés de la présente invention, les doses d'implantation d'azote et la durée d'oxydation sont sélectionnées de façon que la croissance de la couche d'oxyde de grille la plus épaisse puisse être accomplie sans implantation d'azote, ce qui a pour effet d'éviter une étape de masquage et une étape d'implantation. Si ceci n'est pas possible en pratique, ou s'il y a une raison pour former une couche d'oxyde de grille contenant de l'azote pour la mémoire DRAM ou un autre circuit comprenant des couches d'oxyde de grille relativement épaisses, alors des implantations d'azote pourraient être effectuées dans toutes les sections de la puce qui est illustrée. De plus, bien que le vironnement oxydant pendant deux heures. Ce processus d'oxydation conduit à la croissance d'une couche d'oxyde 42 de 4 nm d'épaisseur dans la section A, d'une couche d'oxyde 44 de 7,5 nm d'épaisseur dans la section B, et d'une couche d'oxyde 46 de 10 nm d'épaisseur dans la section C. Une couche de silicium polycristallin 48 est déposée de préférence sur les différentes couches d'oxyde de grille 42, 44, 46 peu de temps après la formation des couches d'oxyde de grille. Pour faciliter le traitement spécialisé qui est exigé par le circuit à former dans les différentes sections, il est préférable que le silicium polycristallin ne soit pas dopé à ce moment. Le silicium polycristallin dans différentes sections peut ensuite être dopé aux niveaux de dopage particuliers qui sont exigés pour les différents types de circuit. De façon caractéristique, on peut déposer une seule épaisseur de silicium polycristallin sur la totalité des sections illustrées, pour répondre aux différentes exigences concernant les électrodes de grille en silicium polycristallin dans les différents circuits. D'autre part, si ceci n'est pas possible, on pourrait déposer à la place une couche de silicium polycristallin plus mince, d'environ 100 nm. L'épaisseur d'une telle couche de silicium polycristallin plus mince serait ensuite augmentée pour obtenir l'épaisseur d'électrode de grille en silicium polycristallin qui est exigée par les différents circuits. On peut utiliser une couche de silicium polycristallin 48 relativement épaisse ou relativement mince pour protéger les couches d'oxyde de grille vis-à-vis d'un traitement supplémentaire. La structure produite, comprenant une couche de silicium polycristallin 48 d'une épaisseur comprise entre 150 et 300 nm, est illustrée sur les figures 5A-5C. En se référant maintenant aux figures 6A-6C, on note que le circuit de traitement avec une mémoire DRAM incluse est représenté après que les circuits logique, d'entrée/sortie et de mémoire DRAM individuels ont été formés sur les sections respectives du substrat. Ainsi, un circuit logique rapide comprenant des transistors à effet de champ formés sur une couche d'oxyde de grille d'une épaisseur de 4 nm est illustré dans la section A, un circuit d'entrée/sortie comportant des transistors à effet de champ formés sur une couche d'oxyde de grille de 5,7 nm d'épaisseur est illustré dans la section B, et une mémoire DRAM incluse, dans laquelle les transistors à effet de champ de transfert sont formés sur une couche d'oxyde de grille de 10 nm d'épaisseur, est illustrée dans la section C. En se référant tout d'abord à la figure 6A, on voit un circuit logique rapide qui est compatible avec des tensions d'alimentation de l'ordre de 1,8 - 2,5 V. Pour le mode de réalisation qui est illustré, le substrat 10 a un dopage de fond de type P ou au moins une couche de surface ayant un dopage de fond de type P. Un caisson N 22 est formé à un stade de traitement précoce pour permettre la formation de circuits logiques CMOS ou d'une combinaison de circuits NMOS et PMOS étroitement associés. Du côté gauche du circuit illustré se trouve un transistor à effet de champ NMOS comportant une électrode de grille sur la couche d'oxyde de grille d'une épaisseur d'environ 4 nm qui est formée dans le processus d'oxydation sélective envisagé ci-dessus. Des régions de source et de drain 52, 54 sont formées de part et d'autre de l'électrode de grille 50, de la manière auto-alignée classique. Un dispositif PMOS est formé d'une manière similaire dans le caisson N 22 et il comprend une électrode de grille 56 et des régions de source et de drain 58, 60, comme il est illustré. Les électrodes de grille 50, 56 sont de préférence formées, au moins en partie, à partir de la couche de silicium polycristallin 48 qui est illustrée sur la figure 5A. La définition d'un motif et le dopage des électrodes de grille sont accomplis de la manière classique bien connue. II est habituellement souhaitable de former des dispositifs logiques rapides tels que celui qui est illustré sur la figure 6A en utilisant des électrodes de grille multicouches comprenant une couche de siliciure de métal sur une couche inférieure de silicium polycristallin. De plus, le circuit logique de la figure 6A comportera de façon caractéristique des contacts de source/drain contenant un siliciure, pour obtenir une plus faible résistance de contact. L'utilisation de contacts de source/drain contenant un siliciure pourrait également être mise en oeuvre dans le circuit d'entrée/sortie qui est illustré sur la figure 6B, mais elle ne serait pas mise en oeuvre dans la structure de mémoire DRAM incluse qui est illustrée sur la figure 6C. De ce fait, il y a certains cas dans lesquels les circuits de la figure 6A et de la figure 6B pourraient être formés simultanément dans une large mesure. Au contraire, il est de façon caractéristique préférable de former la mémoire DRAM incluse de la figure 6C dans un processus entièrement séparé. Le circuit de la figure 6B peut être un circuit d'entrée/sortie compatible avec des tensions d'alimentation de 3,3 V, et il pourrait par exemple être constitué par un ou plusieurs amplificateurs-séparateurs de sortie. Le circuit particulier qui est illustré sur la figure 6B correspond à une coupe d'un inverseur qui forme une partie du circuit d'entrée/sortie. Dans des configurations caractéristiques, un contact de source/drain commun pourrait être connecté à une plage de connexion d'entrée/sortie sur la puce, et les grilles de l'inverseur pourraient être connectées en commun à un signal interne. L'inverseur qui est illustré est formé sur le substrat 10 de type P et en partie à l'intérieur du caisson N 24. Comme pour le caisson N 22 qui est illustré sur la figure 6A, le caisson N 24 peut être formé à un stade très précoce dans le traitement, avant l'implantation d'azote dans la section B du substrat. L'inverseur est constitué par un transistor à effet de champ NMOS comprenant une électrode de grille 70 et des régions de source/drain 72 et 74. La partie de transistor à effet de champ PMOS de l'inverseur est formée sur le caisson N 24 et elle comprend une électrode de grille 76 et des régions de source et de drain 78, 80. De façon caractéristique, I'inverseur comprend des électrodes de grille 70, 76 contenant un siliciure, qui sont formées en partie à partir de la couche de silicium polycristallin 48 (figure 5B), et il comprend des régions de source/drain 72, 74, 78 et 80 contenant un siliciure. Les différences essentielles entre le circuit logique de la figure 6A et le circuit d'entrée/sortie de la figure 6B (au niveau des grilles) consiste en ce que le circuit d'entrée/sortie de la figure 6B comporte une couche d'oxyde de grille 44 plus épaisse, par exemple d'environ 7,5 nm, à la fois pour les dispositifs NMOS et PMOS. II peut également exister d'autres différences, comprenant des dimensions de grilles et des niveaux de dopage relatifs, comme il convient pour les différentes fonctions et les différentes tensions d'alimentation des deux circuits. Bien entendu, aucun circuit d'interconnexion et aucune connexion n'est illustré dans le circuit logique de la figure 6A ou le circuit d'entrée/sortie de la figure 6B. La figure 6C illustre des parties de deux cellules de mémoire à l'intérieur d'un circuit de mémoire DRAM incluse. Comme on l'a envisagé brièvement précédemment, il est caractéristique de former à la fois le circuit logique de la figure 6A et le circuit d'entrée/sortie de la figure 6B dans un processus indépendant de celui qui est utilisé pour le circuit de mémoire vive incluse de la figure 6B. Par exemple, le circuit logique de la figure 6A ainsi que le circuit d'entrée/sortie de la figure 6B pourraient être formés avant la formation du circuit de mémoire DRAM incluse de la figure 6C. Le circuit de mémoire DRAM incluse de la figure 6C est formé en partant de la couche de silicium polycristallin générale 48 qui est illustrée sur la figure 5C, recouvrant la couche d'oxyde de grille 46, plus épaisse, de la section C. La couche de silicium polycristallin est de préférence dopée avec le type N par implantation et recuit, et ensuite un motif est formé dans la couche de silicium polycristallin 48 pour la transformer en électrodes de grille 90, 92 des deux transistors à effet de champ de transfert pour les deux cellules de mémoire DRAM incluse qui sont illustrées. Les deux transistors de transfert qui sont formés sur la couche d'oxyde de grille 46, d'environ 10 nm, ont des régions de source/drain 94, 96 et 98 qui sont formées par implantation ionique de dopants de type N, de façon auto-alignée sur les électrodes de grille 90, 92 et les régions d'isolation par tranchée de faible profondeur, 20. Pour la configuration qui est illustrée, les deux transistors à effet de champ de transfert ont une région de source 96 commune et ils sont connectés aux électrodes inférieures de condensateurs de stockage de charge par l'intermédiaire de leurs régions de drain 94 et 98 respectives. Un contact de ligne de bit/ ligne d'interconnexion 100 est formé en contact avec la région de source commune 96. Un diélectrique inter-couche 103, relativement épais, est formé sur le transistor à effet de champ de transfert et sur les régions d'isolation de dispositif, pour faciliter l'utilisation d'une structure aplanie de condensateur sur ligne de bit (ou COB pour "capacitor over bit line"). Des condensateurs de stockage de charge sont formés en contact avec les régions de drain 94, 98 de chacun des transistors à effet de champ de transfert. Les condensateurs de stockage de charge peuvent consister en une électrode inférieure aplanie en silicium polycristallin, 102, 104, en contact avec les régions de drain 94, 98 correspondantes. Une couche diélectrique de condensateur 106 est formée sur les deux électrodes de condensateur inférieures 102, 104. Habituellement, cette couche diélectrique de condensateur 106 pourrait être le diélectrique à trois couches, oxyde/nitrure/oxyde, qui est appelé "ONO", mais dans des modes de réalisation particulièrement préférés de la présente invention, on n'utilise pas une couche de diélectrique ONO. Ceci vient du fait que la formation de l'ONO exige au moins un processus d'oxydation à haute température. La couche diélectrique de condensateur 106 est plus préférablement constituée par l'un des matériaux à constante diélectrique élevée qui peuvent être formés dans un processus de CVD à basse température ou de CVD aux organométalliques (ou MOCVD), comme le pentoxyde de tantale. Ces matériaux à constante diélectrique élevée sont préférés à la fois du fait qu'ils facilitent l'obtention de condensateurs de stockage de charge à capacité élevée avec des structures de condensateur relativement simples, et du fait qu'ils sont formés à des températures inférieures à celles qui sont exigées pour I'ONO. Par conséquent, de tels matériaux à constante diélectrique élevée sont plus compatibles avec la préservation de la qualité de l'oxyde de grille, qui est une caractéristique primordiale de la présente invention. Une électrode de condensateur supérieur 108, consistant en silicium polycristallin dopé, est ensuite formée sur la couche diélectrique de condensateur 106, comme il est illustré sur la figure 6C. Diverses connexions sont formées à l'intérieur du circuit de mémoire DRAM et avec les autres circuits de la puce de traitement. II va de soi que de nombreuses modifications peuvent être apportées au procédé décrit et représenté, sans sortir du cadre de l'invention. Par exemple, le procédé de la présente invention pourrait être appliqué à d'autres circuits comprenant des circuits à mode mixte qui comprennent à la fois des circuits numériques et analogiques sur une seule puce, ainsi qu'à d'autres combinaisons de circuits numériques sur une seule puce. REVENDICATIONS 1. Procédé de fabrication d'un dispositif à circuit intégré, caractérisé en ce qu'il comprend les étapes suivantes : on fournit un substrat semiconducteur (10) ayant une surface, le substrat semiconducteur ayant une première région sur laquelle un ensemble de premiers dispositifs MOS (50, 52, 54; 54, 56, 60) doivent être formés, et ayant une second région sur laquelle un ensemble de seconds dispositifs MOS (70, 72, 74; 76, 78, 80) doivent être formés; on établit une première concentration d'un premier dopant dans le substrat semiconducteur (10) à la surface de la première région; on établit une seconde concentration d'un second dopant dans le substrat semiconducteur (10) à la surface de la seconde région; on oxyde la surface du substrat semiconducteur (10) pour faire croître une première épaisseur d'oxyde (42) sur la première région du substrat semiconducteur (10), et pour faire croître une seconde épaisseur d'oxyde (44), différente de la première, sur la seconde région, en un seul processus d'oxydation; et on forme des premiers dispositifs MOS (50, 52, 54; 54, 56, 60) sur les premières régions du substrat semiconducteur (10) comprenant la première épaisseur d'oxyde (42) et on forme des seconds dispositifs MOS (70, 72, 74; 76, 78, 80) sur la seconde région comprenant la seconde épaisseur d'oxyde (44). 2. Procédé selon la revendication 1, caractérisé en ce que la première concentration du premier dopant fait croître l'oxyde sur la première région plus lentement que l'oxyde ne croît sur la seconde région comprenant la seconde concentration du second dopant. 3. Procédé selon la revendication 2, caractérisé en ce que les premier et second dopants sont tous deux de l'azote et la première concentration est supérieure à la seconde concentration. 4. Procédé selon la revendication 1, caractérisé en ce que les étapes de formation des premiers et seconds dispositifs MOS (50, 52, 54; 54, 56, 60; 70, 72, 74; 76, 78, 80) comprennent le dépôt d'une couche de silicium polycristallin (48) sur la première région et la seconde région, de façon que la couche de silicium polycristallin (48) soit séparée de la surface de la première région par la première épaisseur d'oxyde (42), et que la couche de silicium polycristallin (48) soit séparée de la surface de la seconde région par la seconde épaisseur d'oxyde (44). 5. Procédé selon la revendication 4, caractérisé en ce que les premiers dispositifs MOS (50, 52, 54; 54, 56, 60) ont la configuration de circuits logiques et ont une tension d'alimentation inférieure à 3,3 V. 6. Procédé selon la revendication 4, caractérisé en ce que les premiers dispositifs MOS (50, 52, 54; 54, 56, 60) ont des tensions d'alimentation inférieures à celles des seconds dispositifs MOS (70, 72, 74; 76, 78, 80), et en ce que les seconds dispositifs MOS (70, 72, 74; 76, 78, 80) comprennent un circuit d'entrée/sortie. 7. Procédé selon la revendication 4, caractérisé en ce que le circuit d'entrée/sortie comprend un inverseur (70, 72, 74; 76, 78, 80). 8. Procédé de fabrication d'un dispositif à circuit intégré, caractérisé en ce qu'il comprend les étapes suivantes . on fournit un substrat (10) ayant une première région sur laquelle des premiers dispositifs MOS (50, 52, 54; 54, 56, 60) ayant une première épaisseur d'oxyde de grille seront formés, et une seconde région sur laquelle des seconds dispositifs MOS (70, 72, 74; 76, 78, 80) seront formés; on ajuste la composition du substrat (10) à l'intérieur de l'une au moins des régions comprenant la première région et la seconde région, de façon que la première région et la seconde région aient des caractéristiques de croissance d'oxyde différentes dans un environnement d'oxydation; on soumet le substrat (10) à un environnement d'oxydation, de façon qu'une première épaisseur d'une première couche d'oxyde (42) croisse dans la première région, et qu'une seconde épaisseur d'une seconde couche d'oxyde (44) croisse dans la seconde région, sous l'effet de l'exposition de la première région et de la seconde région à un environnement d'oxydation; et on forme des premiers dispositifs MOS (50, 52, 54; 54, 56, 60) sur la première région du substrat (10) et on forme des seconds dispositifs MOS (70, 72, 74; 76, 78, 80) sur la seconde région du substrat (10). 9. Procédé selon la revendication 8, caractérisé en ce qu'il comprend en outre les étapes suivantes : on forme sur le substrat une troisième région dans laquelle doivent être formés des dispositifs de mémoire basés sur des dispositifs MOS, ces dispositifs de mémoire comprenant des troisièmes dispositifs MOS (90, 94, 96; 92, 96, 98) ayant une troisième épaisseur d'oxyde; on ajuste la composition du substrat dans la troisième région de façon que la troisième région ait une caractéristique de croissance d'oxyde différente des caractéristiques de croissance d'oxyde de la première région et de la seconde région; on soumet le substrat (10) un environnement d'oxydation, de façon qu'une première épaisseur d'une troisième couche d'oxyde (46) croisse dans la troisième région sous l'effet de l'exposition de la troisième région à l'environnement d'oxydation; et on forme des troisièmes dispositifs MOS (90, 94, 96; 92, 96, 98) sur la troisième couche d'oxyde (46), les troisièmes dispositifs MOS comprenant une électrode de grille (90, 92) sur la troisième couche d'oxyde (46), des première et seconde régions de source/drain (94, 96, 98) de part et d'autre de l'électrode de grille (90, 92) et une surface de stockage de charge (102, 104) connectée à la première région de source/drain (94, 98).