FR 2764142 A1 19981204 FR 9805880 A 19980511 Etat de la technique La présente invention concerne un système de transmission de signaux STM-1 à hiérarchie numérique syn- chrone, ces signaux comportant plusieurs mots de synchronisa- tion de trame, et une installation d'émission adapte par une opération de bourrage, la vitesse des bits du signal à émet- tre à une vitesse de bit de référence. La structure d'un signal STM-1 (à modules de transfert synchrones) est définie par les recommandations ITU-T portant les références G.708 et G.709. Pour une trans- mission de données, on prédétermine des structures définies de données, à savoir des modules de transport synchrones (STM) pour lesquels il existe différents degrés hiérarchi- ques. Le degré hiérarchique le plus faible est celui des si- gnaux STM-1 d'une vitesse de bit de 155,52 Mbit/s. Les signaux STM structurés, quel que soit leur niveau hiérarchi- que, correspondent tous à un cadre dans une structure de blocs dans laquelle il y a une plage de signal utile et une plage dite " d'en-tête " (SOH) dans laquelle, à côté des in- formations de commande et des services auxiliaires de diffé- rents types, on a également plusieurs mots synchrones de trame. Dans des systèmes de transmission pour des si- gnaux STM-1, il importe avant tout que deux ou plusieurs si- gnaux STM-1 soient synchronisés; par exemple dans un système de radio directionnel, si deux signaux STM-1, modulés, sont transmis dans la même position de fréquence, mais avec des polarisations différentes. Dans un tel cas, à la réception on utilise des découpleurs de dépolarisation pour éviter de dé- tériorer la qualité de transmission, de manière excessive par les effets de la dépolarisation dans le champ radio. Les dé- coupleurs de dépolarisation ne présentent un effet optimum que si les deux signaux de données à transmettre, sont syn- chronisés du côté de l'entrée, entre eux ou sur une cadence de référence. Selon le document EP-0 475 497-Bl, on connaît un système de synchronisation de deux signaux STM-l, comme cela est détaillé dans ce document. Dans ce système, on synchro- nise la cadence des bits entre deux signaux STM-1; pour ce- la, dans un conteneur virtuel (VC) (plage des données utiles) de la trame STM-1, on introduit à des endroits définis, des bits d'arrêt variables et fixes. Ces points d'arrêt doivent toujours avoir un bit d'arrêt alors que les emplacements pour les bits d'arrêt mobiles sont occupés par un bit d'information ou un bit d'arrêt suivant la décision prise par un circuit de décision de bourrage. Avantages de l'invention La présente a pour but de remédier aux inconvé- nients et des solutions connus et concerne à cet effet un système défini caractérisé en ce que, lors de l'opération de bourrage, on ajoute ou on supprime un ou plusieurs bits de l'un des mots de synchronisation de trame. Selon les caractéristiques de l'invention, pour synchroniser la vitesse de bit d'un signal STM-1, on applique une opération de bourrage pour une vitesse de bit de réfé- rence et pour cela on introduit un ou plusieurs bits dans l'un des mots de synchronisation de trame du signal STM-1. Ce système n'a besoin d'aucune redondance. Suivant un développement avantageux, dans une installation de réception qui reçoit le signal SMT-1, on re- çoit une vitesse de bit variable qui détermine la distance des mots de synchronisation de trame du signal STM-1 et on insère ou supprime un nombre correspondant de bits pour réta- blir les mots de synchronisation de la trame d'origine. Dans l'installation d'émission, on peut en outre modifier l'information des mots de synchronisation de trame et dans l'installation de réception, les mots de synchronisa- tion de trame peuvent être identifiés par la modification de leur information. Dans une installation d'émission, le signal SMT à synchroniser sur une cadence de bit de référence, prédétermi- née, est inscrit dans une mémoire élastique dont la cadence d'écriture correspond à la cadence de bit actuelle du signal STM-1 et la cadence de lecture correspond à la cadence de bit de référence. En fonction de la différence entre la cadence d'enregistrement (écriture) et celle de lecture, on introduit ou on supprime un nombre correspondant de bits dans l'un des mots de synchronisation de trame du signal STM-l, pour arri- ver à un équilibre entre la cadence d'écriture et la cadence de lecture. Dans l'installation de réception, le signal STM-l dont la longueur de mot de synchronisation de trame, d'origine est de nouveau rétablie, est inscrit dans une mé- moire élastique pour être de nouveau lu à une cadence de lec- ture correspondant à la vitesse de bit d'origine du côté de l'émission. Description des exemples de réalisation Plusieurs exemples de réalisation de l'invention seront décrits ci-après à l'aide des dessins annexés dans lesquels: - la figure 1 montre une trame de signal STM-l, - la figure 2 montre plusieurs mots de synchronisation de trame, - la figure 3 montre le diagramme fonctionnel d'une installa- tion d'émission, - la figure 4 montre le diagramme fonctionnel d'une installa- tion de réception. La figure 1 montre une trame de signal STM-1 comme celle définie dans les recommandations ITU-T portant les références G 708 et G 709. La trame STM-l se compose d'un conteneur virtuel VC (il s'agit de la plage des données uti- les).et d'une section d'en-tête qui précède. La section d'en- tête se compose d'un régénérateur de section d'en-tête RSOH et d'un multiplexeur de section d'en-tête MSOH. Le régénérateur de section d'en-tête RSOH con- tient trois mots de synchronisation de trame Al et trois mots de synchronisation de trame A2. De plus, les octets El et Fl sont prévus pour la transmission des messages vocaux et des données; les octets Dl, D2, D3 sont prévus pour le canal de communication de données pour les travaux de gestion de ré- seau, un octet Ci est prévu pour l'identification des diffé- rentes trames STM-1 et un octet Bi est prévu pour l'information concernant les atteintes à la parité, produites par des défauts de bit dans un segment de régénérateur. Le multiplexeur de section d'en-tête MSOH con- tient trois octets B2 pour l'information concernant les at- teintes de parité produites par un défaut d'octet dans le segment de multiplexage du réseau SDH; il y a également des octets D4-D12 pour transmettre des informations de gestion de réseau. En outre, il y a des octets K1 et K2 pour commander des circuits de rechange dans le réseau SDH ainsi que des oc- tets Z1 et Z2 réservés jusqu'alors également pour des appli- cations ultérieures. Les défauts croisés sont symbolisés par six octets maintenus libres pour l'utilisation nationale. En- fin, il y a actuellement 26 octets (pas de défaut).pour la standardisation internationale future. Entre le régénérateur de la section d'en-tête RSOH et le multiplexeur de la section d'en-tête MSOH, il y a une unité administrative AU. Pour l'opération de synchronisation décrite ci- après, il est intéressant d'avoir seulement les mots de syn- chronisation de trame Al et A2. Ces mots de synchronisation de trame Ai, A2 sont représentés de manière détaillée à la figure 2. La ligne du milieu de la figure 2 montre les mots de synchronisation de trame Al et A2 avec leur longueur de mot normale correspondant chaque fois à 8 bits. Tous les mots de synchronisation de trame Ai et A2 forment ensemble la lon- gueur de synchronisation de trame RSWL. Pour le premier mot de synchronisation de trame, tous les 8 bits ne sont pas oc- cupés par des informations; seulement la moitié du mot de synchronisation M Ai contient des informations et les quatre autres bits sont libres. La répartition entre les bits occu- pés et des bits libres peut également être différente de ce qui est indiqué dans le présent exemple de réalisation. De même, on peut prévoir que n'importe quel autre des six mots de synchronisation de trame Ai, A2 ne sera occupé qu'en par- tie avec de l'information. La figure 3 montre un diagramme fonctionnel d'une installation d'émission modifiant la vitesse de bit d'un si- gnal Si de type STM-1 appliqué à son entrée pour l'adapter à une cadence de référence T2. La cadence de référence T2 est soit déduite d'un autre signal STM-1 sur lequel on veut syn- chroniser le signal de sortie S2, soit qu'elle provient d'un générateur de cadence de référence (horloge) central. Tout d'abord un circuit de détection de cadence 1 détermine la vitesse de bit, c'est-à-dire la cadence de bit Tl à partir du signal d'entrée Si. Un bloc 2 reçoit les don- nées du signal d'entrée Si à la cadence Tl. On a alors une synchronisation de trame par division du signal d'entrée Si en trames STM-1; la synchronisation de trame est orientée sur les mots de synchronisation de trame Ai, A2 équidistants du signal Si de type STM-1. Le bloc 3 suivant assure une opé- ration de bourrage nécessaire à la synchronisation du signal d'entrée Si, opération qui insère un ou plusieurs bits dans le premier mot de synchronisation de trame Ai, si la cadence de bit Tl du signal d'entrée Si est inférieure à la cadence de référence T2 ou selon lequel on supprime un ou plusieurs bits du premier mot de synchronisation de trame Al, si la ca- dence de bit T1 du signal d'entrée S1 est supérieure à la ca- dence de référence T2. La ligne supérieure de la figure 2 montre les mots de synchronisation de trame Ai, A2 dont on a enlevé un bit et la ligne inférieure montre les mots de syn- chronisation de trame Ai, A2 que l'on a augmenté de deux bits. L'information relative au nombre de bits insérés ou supprimés est donnée au bloc 3 par un signal de bourrage SBS. Après cette opération, le signal d'entrée Si est inscrit dans la mémoire élastique 4. La cadence d'écriture de la mé- moire élastique 4 correspond à la cadence de bit du signal d'entrée Si, modifiée par l'opération de bourrage. La cadence de lecture de la mémoire élastique 4 selon laquelle on ex- trait le signal de sortie S2 est la cadence de référence T2. Un bloc 5 surveille le niveau de remplissage de la mémoire élastique 4 et transmet à un décideur de bourrage 6 en aval, une information relative à la différence entre la cadence d'écriture et la cadence de lecture. Le décideur de bourrage 6 recueille à partir de la différence entre la cadence d'écriture et la cadence de lecture, le signal de bourrage SBS qui contient l'information relative au nombre de bits qu'il faut insérer dans le mot de synchronisation de trame Ai ou qu'il faut en supprimer. La mémoire élastique 4, le cir- cuit de surveillance 5 de son niveau de remplissage et le dé- cideur de bourrage n'ont pas à être décrits de manière plus détaillée, car ces moyens font partie de l'état de la techni- que (par exemple le document EP-O 475 497-B1). A la sortie de la mémoire élastique 4, on dispose du signal S2 de type STM-1 dont la vitesse de bit est synchronisée sur la cadence de ré- férence T2. Le système radio directionnel ne doit pas modi- fier le flux de données d'une manière non autorisée. C'est pourquoi, l'installation de réception représentée à la figure 4 annule de nouveau l'opération de bourrage effectuée par l'installation d'émission. L'entrée de l'installation de ré- ception reçoit le signal S2 de type STM-1, synchronisé. Un bloc 7 déduit tout d'abord à la cadence de bit T2 de ce si- gnal d'entrée S2. Le bloc de commutation 8 exécute comme le bloc 2 décrit ci-dessus, une synchronisation de trame du si- gnal S2 en subdivisant le signal S2 en trame STM-1 en s'orientant sur les mots de synchronisation de trame A1-A2. Le bloc 9 identifie les mots de synchronisation de trame Ai, A2. On détermine alors le nombre de bits corres- pondant à l'intervalle entre les mots de synchronisation de trame de deux trames successives, par rapport à la norme (voir la ligne médiane de la figure 2). Par l'information fournie par le bloc 9, le décideur de débourrage 10 reçoit un signal de débourrage SBE qui est appliqué à un bloc 11 en aval du circuit de synchronisation de trame 8. Le bloc 11 as- sure le débourrage du signal S2 de type STM-1; c'est-à-dire qu'à partir de l'information du signal de débourrage SBE, on ajoute au premier mot de synchronisation de trame autant de bits que l'installation d'émission en a supprimé ou on sup- prime autant de bits que l'installation d'émission en a ajou- té. Le signal ainsi débourré est inscrit dans une mémoire 12 élastique. Une ligne de cadence 13 reçoit la cadence de lec- ture T3 à partir de la cadence d'écriture pour extraire le signal S3 de type STM-1 de la mémoire élastique 12. La ca- dence de lecture T3 correspond exactement à la cadence Ti et le signal de données S3 au signal de données Si du côté de l'émission. Pour améliorer l'identification des mots de syn- chronisation de trame Ai, A2 dans l'installation de récep- tion, on peut modifier dans l'installation d'émission dans le bloc 3, en outre l'information relative au mot de synchroni- sation de trame Ai, A2. Le circuit de synchronisation de trame 8 de l'installation de réception reconnaît les mots de synchronisation de trame à l'information modifiée. Toutefois,10 cette information modifiée doit être rétablie dans le bloc 11 dans les mots de synchronisation de trame Ai, A2. R E V E N D I C A T IONS 1 ) Système de transmission de signaux STM-1 à hiérarchie nu- mérique synchrone, ces signaux comportant plusieurs mots de synchronisation de trame, et une installation d'émission adapte par une opération de bourrage, la vitesse des bits du signal à émettre à une vitesse de bit de référence, caractérisé en ce que lors de l'opération de bourrage, on ajoute ou on supprime un ou plusieurs bits de l'un des mots de synchronisation de trame (A1, A2). ) Système selon la revendication 1, caractérisé en ce qu' une installation de réception (7... 13) reçoit le signal STM- 1 (S2) à vitesse de bit modifiée, elle détermine la distance des trames des mots de synchronisation successifs dans ce si- gnal STM-1 (S2), et pour rétablir la longueur de mot de syn- chronisation de trame d'origine (RSWL), elle insère ou supprime un nombre correspondant de bits. 3 ) Système selon la revendication 1 ou 2, caractérisé en ce que l'installation d'émission (1,... 6) modifie l'information des mots de synchronisation de trame (A1, A2) et dans l'installation de réception (7,... 13) on identifie les mots de synchronisation de trame (A1, A2) à partir de leur infor- mation modifiée. 4 ) Système selon la revendication 1, caractérisé en ce qu' on enregistre dans l'installation d'émission (1,... 6), la cadence de bit de référence (T2), prédéterminée pour le si- gnal STM-1 (Si))à synchroniser, dans une mémoire élastique (4) dont la cadence d'écriture correspond à la cadence de bit actuelle (T1) du signal STM-1 (Si) et la cadence de lecture correspond à la cadence de bit de référence (T2), et en fonc- tion de la différence entre la cadence d'écriture et la ca- dence de lecture, on insère ou on supprime dans l'un des mots de synchronisation de trame (Ai, A2) du signal STM-1 autant de bits que nécessaire pour compenser la cadence d'écriture et la cadence de lecture. 50) Système selon la revendication 2, caractérisé en ce que dans l'installation de réception (7,... 13), on inscrit le signal STM-1 dont on a rétabli la longueur de mot de synchro- nisation de trame d'origine (RSWL) dans une mémoire élastique (12) et on extrait ce signal avec une cadence de lecture (T3) correspondant à la cadence de bit (Ti) d'un signal d'entrée (Si) du côté de l'émission.