FR 2762727 A1 19981030 FR 9705242 A 19970424 Circuit intégré avec étage de sortie haute tension. L'invention concerne les circuits intégrés possédant un étage de sortie haute tension. Plus particulièrement, l'invention se réfère aux circuits qui doivent fournir des tensions importantes sur de fortes charges capacitives. Pour les commandes de tubes cathodiques, de tels circuits sont nécessaires, les tensions de commande des tubes pouvant dépasser 200 V. Les circuits de commande de tels tubes sont généralement des amplificateurs. Cependant pour des moniteurs monochromes il est possible d'utiliser de simples portes logiques. Pour expliquer plus clairement les problèmes rencontrés, on se réfère à la figure 1 bien connue de l'homme du métier qui représente schématiquement un amplificateur 1 commandant la cathode d'émission d'un tube cathodique 2. La cathode du tube cathodique est modélisée électriquement par une capacité 3. Les résistances R1 et R2 servent à définir le facteur d'amplification égal à R1/R2. L'amplificateur 1 est alimenté par deux tensions d'alimentation VCC (par exemple 12 V) et VDD (par exemple 240 V). Comme le sait l'homme du métier, l'amplificateur 1 comporte un étage d'entrée 4, un étage amplificateur 5 et un étage de sortie 6. Le passage de la basse tension (12V) à la haute tension (240V) s'effectue dans l'étage de sortie afin de réduire la consommation et l'échauffement de l'amplificateur 1. Bien sûr d'autres variantes existent et le nombre d'étages de l'amplificateur 1 peut varier. Classiquement la cathode du tube 2 ne réagit pas au dessus d'une tension de l'ordre de 200 V et sature en dessous d'une tension de l'ordre de 50 V. Ainsi un pixel allumé au maximum d'intensité ayant de chaque coté un pixel éteint se traduit électriquement à l'entrée de la cathode par un créneau de tension entre 50 et 200 V. Si d'autre part on considère un écran comportant 640 lignes de 1024 pixels balayé à 100 Hz, on obtient une durée du créneau de tension égale à 15 ns. La vitesse de réaction en sortie de l'amplificateur 1 (slew rate) doit donc être au moins de 10 V/ns. De plus, la valeur de la capacité 3 est classiquement 12 pF, ce qui rend nécessaire la production d'un courant d'au moins 120 mA. Une réalisation de circuits de pilotage de cathode fiable utilise les technologies hybrides très coûteuse. Des réalisations monolithiques ont été faites dans des technologies bipolaires pour réduire le coût des circuits. Cependant les technologies bipolaires ont une consommation assez importante et présentent des problèmes de rapidité de commutation avec les transistors PNP. De plus les transistors bipolaires ont des temps de commutation qui dépendent fortement du courant qui les traversent. L'invention a pour but de fournir une nouvelle solution pour les étages de sortie haute tension qui utilise une technologie combinant les transistors bipolaires et les transistors MOS. L'invention propose un montage convenant aux exigences indiquées précédemment qui consomme peut d'énergie au repos et qui utilise des transistors MOS pour assurer les transferts d'énergie important. L'invention a pour objet un circuit intégré ayant un étage de sortie haute tension qui comporte une entrée basse tension ; une sortie haute tension ; un premier transistor MOS ayant sa grille connectée à l'entrée basse tension et sa source connectée à une première tension de référence ; un deuxième transistor MOS ayant son drain connecté à une deuxième tension de référence et sa source connectée à la sortie haute tension ; une source de courant ayant une première borne connectée à la deuxième tension de référence et une deuxième borne connectée à la grille du deuxième transistor MOS ; une diode ayant sa première borne connectée à la grille du deuxième transistor MOS et sa deuxième borne connectée à la source du deuxième transistor MOS. Afin d'améliorer la vitesse de commutation, il est préférable que l'étage de sortie haute tension comporte également un troisième transistor MOS ayant son drain connecté à la sortie haute tension, sa grille connectée à une troisième tension de référence, et sa source connectée au drain du premier transistor MOS. On peut aussi ajouter un premier transistor bipolaire ayant son collecteur connecté à la première borne de la diode, sa base connectée à la troisième tension de référence et son émetteur relié au drain du premier transistor MOS. Eventuellement, l'émetteur du premier transistor bipolaire peut être relié au drain du premier transistor MOS par l'intermédiaire d'une résistance. Une amélioration consiste en ce que l'étage de sortie haute tension comporte un deuxième transistor bipolaire ayant sa base connectée à la troisième tension de référence, son collecteur connecté à la sortie haute tension et son émetteur connecté à l'émetteur du premier transistor bipolaire. Une variante de cette amélioration consiste en ce que l'émetteur du premier transistor bipolaire est reliée au drain du premier transistor MOS par l'intermédiaire d'une première et d'une deuxième résistances montées en série et formant un noeud entre les dites première et deuxième résistances, et en ce que l'étage de sortie haute tension comporte un deuxième transistor bipolaire ayant sa base connectée à la troisième tension de référence, son collecteur connecté à la sortie haute tension et son émetteur connecté au noeud. Afin de diminuer la consommation de l'étage de sortie, on utilise une source de courant qui fournit un courant qui est fonction de la tension présente sur l'entrée basse tension. Pour éviter certaines surtensions, il est préférable que la diode soit une diode Zéner. Pour un usage avec des tensions importantes, on préférera que les premier, deuxième et troisième transistors MOS soient de type NVDMOS. L'invention sera mieux comprise et d'autres particularités et avantages apparaîtront à la lecture de la description qui va suivre, faite en référence aux dessins annexés parmi lesquels: la figure 1 représente schématiquement un amplificateur tel que connu par l'homme du métier, les figures 2 à 4 représentent schématiquement des variantes de réalisation de l'invention. Le schéma de la figure 1 permet de situer l'invention. L'amplificateur 1 comporte une entrée inverseuse, une entrée non-inverseuse et une sortie. Une résistance R1 est connectée entre l'entrée inverseuse et la sortie. Une première borne d'une résistance R2 est connectée à l'entrée inverseuse de l'amplificateur 1. Une deuxième borne de la résistance R2 reçoit un signal d'entrée Ve. L'entrée non-inverseuse de l'amplificateur 1 est connectée à la masse. La sortie de l'amplificateur 1 est connectée à la cathode du tube cathodique 2 et fournit une tension Vs. L'homme du métier sait que l'on a en régime linéaire la relation suivante : Vs = -Ve*R1/R2. Dans notre exemple, on utilise uniquement des tensions VCC et VDD positives pour alimenter l'amplificateur 1. L'homme du métier comprendra que dans cet exemple, Ve doit être négatif. Par ailleurs, l'amplificateur 1 comporte un étage d'entrée différentiel 4, un étage amplificateur 5 et un étage de sortie haute tension 6. Cette structure peut présenter de nombreuses variantes. Pour expliquer le fonctionnement de l'invention, on considère la tension Va à la sortie de l'étage amplificateur 5 et à l'entrée de l'étage de sortie 6. La tension Va est égale à k*(V±V-), avec k un coefficient amplificateur important (de l'ordre de 100 000), V+ la tension sur l'entrée non-inverseuse, et V la tension sur l'entrée inverseuse. La structure interne des étages différentiel 4 et amplificateur 5 est d'un type connu ayant un temps de réponse négligeable par rapport au temps de réponse de l'étage de sortie 6. On considère donc que la tension Va réagit de manière instantanée aux tensions d'entrées V+ et V-. De plus, la tension d'alimentation VCC étant de 12 V dans notre exemple, la tension Va sera comprise entre 0 et 12 V. La figure 2 représente schématiquement l'étage de sortie haute tension 6 réalisé selon l'invention de manière simplifiée. Une borne d'entrée basse tension 7 sert à recevoir la tension Va fournie par l'étage amplificateur 5. Une borne de sortie haute tension 8 correspond à la sortie de l'amplificateur 1. Sur la figure 2, l'étage de sortie haute tension 6 comporte un premier et un deuxième transistors MOS 9 et 10, une source de courant 11 et une diode 12. Le premier transistor MOS 9 a sa grille connectée à la borne d'entrée basse tension 7 et sa source connectée à une première tension de référence, dans notre exemple la masse. Le deuxième transistor MOS 10 a son drain connecté à une deuxième tension de référence (dans notre exemple VDD égal environ à 240 V), sa grille connectée au drain du premier transistor MOS 9 et sa source connectée à la borne de sortie haute tension 8. La source de courant 11 a une première borne connectée à la deuxième tension de référence et une deuxième borne connectée à la grille du deuxième transistor MOS 10. La diode 12 a sa première borne connectée à la grille du deuxième transistor MOS 10 et sa deuxième borne connectée à la source du deuxième transistor MOS 10. Si les premier et deuxième transistors MOS 9 et 10 sont des transistors MOS à canal N classiques, la tension de sortie devrait être limitée à quelques dizaines de volts. Il est fortement conseillé à l'homme du métier d'utiliser des transistors MOS de type NVDMOS connus aussi sous le nom de transistor MOS diffusé qui supportent aisément des tensions drain-source de 250 V, moyennant des tensions de seuil grille-source plus importantes. Bien entendu, l'homme du métier pourra adapter le choix du type des transistors MOS en fonction de la tension de sortie désirée. Pour expliquer le fonctionnement de cet étage de sortie on suppose dans un premier temps que la résistance R1 de contre réaction est supprimée. On considère une tension de seuil du premier transistor MOS 9 qui correspond à un appel de courant dans le premier transistor MOS 9 égal au courant fournit par la source de courant 11. Trois cas sont alors possibles: - la tension Va présente sur la borne d'entrée est supérieure à la tension de seuil, - la tension Va présente sur la borne d'entrée est inférieure à la tension de seuil, - la tension Va présente sur la borne d'entrée est égale à la tension de seuil. Si l'on est dans le premier cas, tout le courant fourni par la source de courant 11 est aspiré par le premier transistor MOS 9. Les éventuelles charges présentes sur la grille du deuxième transistor MOS 10 sont également aspirées par le premier transistor MOS 9, bloquant ainsi le deuxième transistor MOS 10. La tension drain-source du premier transistor MOS tend à diminuer le plus possible rendant la diode 12 passante. Les charges stockées dans la cathode du tube 2 sont également aspirée. Pour obtenir la vitesse de réaction désirée, il suffit de dimensionner la diode 12 et le premier transistor MOS 9 afin de pouvoir transférer le courant nécessaire. Lorsque la cathode est complètement déchargée, la tension sur la borne de sortie sera égale à la tension drain-source minimale additionnée d'une tension de seuil de diode. Si l'on est dans le deuxième cas, le premier transistor MOS 9 n'aspire qu'une partie du courant provenant de la source de courant 11. La partie du courant provenant de la source de courant 11 qui n'est pas aspirée par le premier transistor MOS 9 charge la grille du deuxième transistor MOS 10 et augmente la tension grille-source du deuxième transistor MOS 10, rendant le deuxième transistor MOS passant. Le deuxième transistor MOS 10 charge la cathode du tube cathodique 2 avec un courant d'autant plus élevé que la tension grille-source du deuxième transistor MOS 10 est importante. Pour obtenir le temps de réaction en montée de signal, il faut dimensionner le deuxième transistor MOS 10 en fonction du courant nécessaire pour charger la cathode du tube 2. Si l'on est dans le troisième cas, le premier transistor MOS 9 va avoir sa tension drain-source qui va augmenter jusqu'au moment où elle atteint la tension sur la borne de sortie 8 moins la tension de seuil de la diode 12. Le deuxième transistor MOS 10 est bloqué et la tension sur la borne de sortie 8 reste constante. Si l'étage de sortie 6 est utilisé en boucle ouverte, par exemple en sortie d'un circuit logique, seul les premier et deuxième cas expliqués précédemment sont utilisés, le troisième cas étant très difficile à obtenir. Si par contre l'étage de sortie 6 fonctionne en boucle fermée comme indiqué sur le montage de la figure 1, le troisième cas correspond au moment où la tension de sortie Vs est égale à la tension désirée, c'est à dire dans notre exemple -Ve*R1/R2. Le troisième cas est à considérer comme un état de repos ou d'équilibre dans le système bouclé. Les deux autres cas étant utilisés de manière extrême c'est à dire avec le premier transistor MOS complètement passant ou complètement bloqué correspondent à des états transitoires. Le circuit de la figure 2 présente quelques inconvénients. Tout d'abord, l'homme du métier aura remarqué que le deuxième transistor MOS 10 a sa grille chargée par un courant ce qui a pour effet de faire croître la tension grille-source. Si l'état transitoire qui correspond au deuxième cas dure trop longtemps (cas de l'étage de sortie utilisé en boucle ouverte), la tension grille-source du deuxième transistor MOS 10 risque de devenir trop importante, claquant l'isolant de grille du deuxième transistor MOS 10. Afin de remédier à ce problème, la diode 12 peut être de type Zéner afin d'écrêter la tension grille-source du deuxième transistor MOS 10. De plus, l'usage d'une diode 12 de type Zéner sert d'une part à éviter des calculs de dimensionnement de la source de courant 11 et du deuxième transistor MOS 10 et d'autre part de système de sécurité pour les usages du composant qui déborderaient des spécifications du composant (charge de sortie trop importante ou utilisation en boucle ouverte). A titre d'exemple, on écrêtera par exemple à 2 V la tension grille-source d'un transistor MOS classique et par exemple à 7 V la tension grille-source d'un transistor NVDMOS. Un deuxième inconvénient vient du dimensionnement de la diode 12. En effet si l'on utilise une source de courant 11 qui fournit 2 mA, et que l'on considère que la tension de seuil d'un transistor NVDMOS est de 4 V et que la capacité grille-source d'un transistor NVDMOS dimensionné pour laisser passer par exemple 120 mA est de 0,5 pF, cela produit un temps de réaction de 1 ns avant la conduction du deuxième transistor MOS 10 si ce deuxième transistor MOS 10 est de type NVDMOS. Or sur la figure 2, la diode 12 doit être dimensionnée pour laisser passer un courant important ce qui crée une capacité parasite importante aux bornes de la diode 12 lorsque celle-ci est bloquée. Pour laisser passer un courant de 120 mA, la capacité parasite est de l'ordre de 6 pF, ce qui produit un temps de réaction de l'ordre de 13 ns. Vu les performances demandées au circuit il est préférable de diminuer cette capacité parasite. L'effet produit par la capacité parasite de la diode 12 est atténué mais toujours présent si l'on utilise des transistor MOS classiques car la tension de seuil dlun transistor MOS classique est de l'ordre du volt et sa capacité de grille est de l'ordre de quelques picofarad. L'homme du métier remarquera que si l'on supprime l'effet de capacité parasite de la diode 12, le risque de surtension grillesource du deuxième transistor MOS est augmenté. La figure 3 représente l'invention améliorée résolvant les problèmes indiqués précédemment. La figure 3 reprend tous les éléments de la figure 2, la diode 12 étant de type Zéner. Dans la figure 3, la grille du deuxième transistor MOS 10 n'est plus connectée directement au drain du premier transistor MOS 9. Sur cette figure 3, l'étage de sortie haute tension 6 comporte en plus un troisième transistor MOS 13, un premier transistor bipolaire 14, et une première résistance 15. Le troisième transistor MOS 13 a son drain connecté à la sortie haute tension 8, sa grille connectée à une troisième tension de référence (par exemple VCC égal à 12 V), et sa source connectée au drain du premier transistor MOS 9. Le premier transistor bipolaire 14 a son collecteur connecté à la première borne de la diode 12, et sa base connectée à une troisième tension de référence. La première résistance 15 a une première borne connectée à l'émetteur du premier transistor bipolaire 14, et une deuxième borne connectée au drain du premier transistor MOS 9. Le fonctionnement du circuit de la figure 3 est analogue au fonctionnement de la figure 2, on distingue les trois cas: - la tension Va présente sur la borne d'entrée est supérieure à la tension de seuil, - la tension Va présente sur la borne d'entrée est inférieure à la tension de seuil, - la tension Va présente sur la borne d'entrée est égale à la tension de seuil. Si l'on est dans le premier cas, le courant aspiré par le premier transistor MOS se divise en un premier et un deuxième courant. Le premier courant aspire le courant de la source de courant 11, les éventuelles charges présentes sur la grille du deuxième transistor MOS 10 et un courant de polarisation additionnel provenant de la borne de sortie 8 par l'intermédiaire de la première résistance 15 et du premier transistor bipolaire 14. Le deuxième courant est aspiré par l'intermédiaire du troisième transistor MOS 13. La somme des premier et deuxième courant correspond au courant maximal nécessaire sur la borne de sortie plus le courant fourni par la source 11. Le courant traversant la diode 12 est égal au courant de polarisation additionnel qui est très inférieur au courant maximal en sortie. Ce courant additionnel de polarisation est déterminé pour obtenir une tension grille-source aux bornes du troisième transistor MOS 13 égale à la tension nécessaire pour le rendre suffisamment passant pour aspirer le courant maximal sur la borne de sortie 8. Si l'on est dans le deuxième cas, le deuxième transistor MOS se charge comme indiqué sur la figure 2 mais dès que la tension grille-source atteint la tension d'avalanche de la diode Zéner 12, le courant de la source 11 est envoyé sur la borne de sortie 8. Si l'on est dans le troisième cas, le premier transistor MOS 9 va être passant juste pour absorber le courant de la source 11. Les deuxième et troisième transistors MOS 10 et 13 sont bloqués. L'homme du métier comprendra que le dimensionnement de la première résistance 15 doit être tel que la tension aux bornes de la résistance lorsqu'elle est traversée par le courant de la source 11 additionnée de la tension base-émetteur du premier transistor bipolaire 14 doit être inférieure à la tension de seuil du troisième transistor MOS 13. De plus, cette première résistance va définir le courant de polarisation additionnel. A titre d'exemple, pour des transistors de type NVDMOS et une source de courant fournissant 2 mA, on peut prendre une résistance de 1 kQ, ce qui fixera le courant de polarisation additionnel à environ 4 mA. La surface, et donc la capacité parasite de la diode 12, est divisée par 30 et est égale à environ 0,2 pF. Des variantes de la figure 3 sont possibles mais sont un peu moins performantes. Si l'on utilise des transistors MOS classiques, la première résistance 15 peut être supprimée. La tension base-émetteur du premier transistor bipolaire 15 servira de tension de commande au troisième transistor MOS 13. Le courant traversant le premier transistor bipolaire doit être plus important ce qui diminue moins fortement la surface de la diode 12. Une autre possibilité consiste à supprimer le premier transistor bipolaire 14. Dans ce cas, la grille du troisième transistor MOS est connectée à la première borne de la diode 12 et à la première borne de la première résistance 15. Le courant dans la diode peut être réduit de manière plus importante que sur la figure 3. Mais dans ce cas, on rajoute en parallèle sur la diode 12 la capacité grille-drain du troisième transistor MOS 13 qui est sensiblement égale à la capacité grille-source du deuxième transistor MOS 10. Le schéma de la figure 4 correspond au meilleur mode de réalisation de l'invention. Le schéma de la figure 4 reprend le schéma de la figure 3 en l'améliorant par l'ajout de dispositifs complémentaires. Les dispositifs complémentaires sont réunis sur un même schéma mais peuvent très bien être utilisés indépendamment les uns des autres. Une première amélioration consiste à utiliser une source de courant 11 commandée en fonction de la tension d'entrée. Sur la figure 4, la source de courant 11 comporte un miroir de courant formé par deux transistors de miroir 16 et 17 et un transistor de commande 18. Les transistors 16 à 18 de la source de courant 11 sont des transistors MOS diffusés ou classiques suivant les choix effectués pour les premier, deuxième et troisième transistors MOS 9, 10 et 13. Le transistor de commande a son canal du même type que les premier à troisième transistors MOS 9, 10 et 13 (dans notre exemple canal N) et les deux transistor du miroir de courant ont un canal de type différent (dans notre exemple canal P). Le premier transistor de miroir 16 a sa source connectée à la deuxième tension de référence et son drain connecté à sa grille. Le deuxième transistor de miroir 17 a sa source connectée à la deuxième tension de référence, sa grille connectée à la grille du premier transistor de miroir 16 et son drain connecté à la grille du deuxième transistor MOS 10. Le transistor de commande 18 a son drain connecté au drain du premier transistor de miroir 16, sa source connectée à la borne d'entrée 7 et sa grille est connectée à une tension de polarisation Vpol. La tension de polarisation Vpol et le dimensionnement du transistor sont déterminés pour obtenir le courant maximal fourni par la source lorsque l'on a une tension minimale sur la borne d'entrée. Le fonctionnement de l'étage de sortie est sensiblement modifié: - lorsque la tension sur la borne d'entrée 7 est supérieure à la tension de seuil du premier transistor MOS 9, le premier transistor MOS 9 devient conducteur et aspire le courant nécessaire pour décharger la charge externe connectée sur la borne de sortie 8, le transistor de commande 18 est bloqué, aucun courant n'est fourni par la source de courant 11 - lorsque la tension sur la borne d'entrée 7 est inférieure à la tension de polarisation moins la tension de seuil du transistor de commande 18, le premier transistor MOS 9 est bloqué, le transistor de commande 18 est passant et fixe le courant débité par la source de courant 11 - lorsque la tension sur la borne d'entrée 7 est comprise entre les deux seuils précités, le premier transistor MOS 9 et le transistor de commande 18 sont bloqués, aucun courant ne circule dans l'étage de sortie 6, la tension sur la borne de sortie reste inchangée. Dans un système bouclé, il est préférable de fixer la tension de polarisation entre une tension légèrement inférieure à la somme des tensions de seuil du premier transistor MOS 9 et du transistor de commande 18 et une tension légèrement supérieure à la somme des tensions de seuil du premier transistor MOS 9 et du transistor de commande 18. L'homme du métier effectuera le choix de cette tension en prenant en compte une faible consommation ou une réaction rapide du dispositif. En effet, le point de repos est déterminé automatiquement par la boucle de contre réaction et correspond à une tension d'entrée telle que le premier transistor MOS 9 aspire autant de courant que le transistor de commande 18 en fait produire à la source de courant 11. Si la tension de polarisation est légèrement inférieure à la somme des tensions de seuil, les tensions grilles-sources sont légèrement inférieures aux tensions de seuil du premier transistor MOS 9 et du transistor de commande 18 et les dits transistor 9 et 18 n'autorisent le passage que d'un très faible courant. Si la tension de polarisation est légèrement supérieure à la somme des tensions de seuil, la tension grille-source du transistor de commande 18 est légèrement supérieure à sa tension de seuil et la tension grille-source du premier transistor MOS 9 est égale à sa tension de seuil, on obtient un courant de polarisation maximal qui favorise la rapidité de réaction du dispositif. Une deuxième amélioration consiste à réduire le courant traversant la diode 12 en direct par rapport à la figure 2. La deuxième amélioration est réalisée à l'aide d'une deuxième résistance 19 et d'un deuxième transistor bipolaire 20. La deuxième résistance 19 est connectée entre la première borne de la première résistance 15 et l'émetteur du premier transistor bipolaire 14. Le deuxième transistor bipolaire 20 a son collecteur connecté à la borne de sortie 8, sa base connectée à la troisième tension de référence, et son émetteur connectée à la première borne de la première résistance 15. Pour expliquer le fonctionnement de la deuxième amélioration, on utilise une source de courant 11 non commandée. Lorsque l'étage de sortie 6 reçoit une tension d'entrée qui correspond à un état de repos, le courant provenant de la source de courant 11 traverse le premier transistor bipolaire 14 et les première et deuxième résistances 15 et 19 provoquant la conduction du deuxième transistor bipolaire 20 qui va aspirer un courant de repos supplémentaire par l'intermédiaire du deuxième transistor MOS 10. Si la tension sur la borne d'entrée est supérieure la tension de seuil, l'aspiration du courant par le premier transistor MOS 9 va augmenter le courant dans les premier et deuxième transistors bipolaires 14 et 20; l'augmentation de courant dans la première résistance 15 nécessaire à la conduction du troisième transistor MOS 13 est répartie dans les premier et deuxième transistors bipolaires 14 et 20; le courant dans la diode 12 est réduit. L'ajout du deuxième transistor bipolaire 20 provoque une augmentation de la consommation de l'étage de sortie 6 en fonctionnement au point de repos mais permet la conduction du deuxième transistor MOS 10 ce qui réduit considérablement le temps de réaction de ce deuxième transistor MOS 10. Tel que représenté, il est préférable d'avoir un deuxième transistor bipolaire 20 dont la surface d'émetteur est inférieure à la surface d'émetteur du premier transistor bipolaire 14, par exemple avec un rapport de 4 entre les deux surfaces d'émetteur, afin d'avoir un courant de repos qui traverse le deuxième transistor bipolaire 20 inférieur au courant fourni par la source de courant 11. La deuxième résistance 19 doit être de faible dimension, par exemple 5Q, afin de ne pas augmenter le courant de repos dans le deuxième transistor bipolaire 20 de manière importante. L'effet produit par la deuxième résistance 20 consiste à augmenter le courant dans le deuxième transistor bipolaire 20 de manière exponentielle par rapport à l'augmentation du courant dans le premier transistor bipolaire 14 lorsque le premier transistor MOS 9 est fortement passant afin d'avoir un courant traversant la diode 12 qui soit le plus réduit possible. L'ajout du deuxième transistor bipolaire 20 rend la taille de la diode 12 uniquement dépendante du courant qui la traverse en inverse. La deuxième résistance 19 peut être supprimée si l'on combine les deux améliorations précités car le courant de repos traversant le premier transistor bipolaire 14 est fortement réduit par rapport à l'utilisation d'une source de courant fixe. Dans ce cas, il est plus intéressant d'avoir un deuxième transistor bipolaire de même taille que le premier transistor bipolaire 14, voire même de taille légèrement supérieure. L'homme du métier remarquera que la combinaison des deux améliorations précités permet également d'avoir une imprécision sur la valeur de la première résistance 15 qui ne nuit pas au bon fonctionnement de l'étage de sortie. Dans l'utilisation d'un système bouclé, il est préférable d'avoir un système relativement stable ayant des signaux bien amortis. Afin d'amortir d'éventuelles oscillations, un premier et/ou un deuxième condensateur 21 et 22 peuvent être ajoutés. Le premier condensateur 21 a sa première borne connectée à la borne d'entrée 7 et sa deuxième borne connectée à la première borne de la diode 12. Le deuxième condensateur 22 a sa première borne connectée à la borne d'entrée 7 et sa deuxième borne connectée à la borne de sortie 8. L'homme du métier comprendra que de nombreuses variantes de l'invention sont possibles. Dans notre exemple, nous avons essentiellement utilisé des transistors MOS à canal N car ce sont ceux qui sont privilégiés dans la plupart des technologies MOS. Il est toutefois possible d'utiliser des transistor à canal P à la place des transistors à canal N en adaptant le circuit comme sait le faire l'homme du métier. Suivant les tensions de sortie désirées, l'homme du métier pourra également choisir d'utiliser soit des transistors MOS classiques à canal N ou P, soit des transistors de type NVDMOS ou HVPMOS comme premier à troisième transistors MOS 9 REVENDICATIONS 1. Circuit intégré ayant un étage de sortie haute tension (6), caractérisé en ce que l'étage de sortie haute tension (6) comporte: - une entrée basse tension (7) - une sortie haute tension (8) - un premier transistor MOS (9) ayant sa grille connectée à l'entrée basse tension (7) et sa source connectée à une première tension de référence - un deuxième transistor MOS (10) ayant son drain connecté à une deuxième tension de référence et sa source connectée à la sortie haute tension (8) - une source de courant (11) ayant une première borne connectée à la deuxième tension de référence et une deuxième borne connectée à la grille du deuxième transistor MOS (10) - une diode (12) ayant sa première borne connectée à la grille du deuxième transistor MOS (10) et sa deuxième borne connectée à la source du deuxième transistor MOS (10). 2. Circuit selon la revendication 1, caractérisé en ce que l'étage de sortie haute tension (6) comporte un troisième transistor MOS (13) ayant son drain connecté à la sortie haute tension (8), sa grille connectée à une troisième tension de référence, et sa source connectée au drain du premier transistor MOS (9). 3. Circuit selon la revendication 2, caractérisé en ce que l'étage de sortie haute tension (6) comporte un premier transistor bipolaire (14) ayant son collecteur connecté à la première borne de la diode (12), sa base connectée à la troisième tension de référence et son émetteur relié au drain du premier transistor MOS (9) 4. Circuit selon la revendication 3, caractérisé en ce que l'émetteur du premier transistor bipolaire (14) est relié au drain du premier transistor MOS par l'intermédiaire d'une résistance (15). 5. Circuit selon l'une des revendications 3 ou 4, caractérisé en ce que l'étage de sortie haute tension (6) comporte un deuxième transistor bipolaire (20) ayant sa base connectée à la troisième tension de référence, son collecteur connecté à la sortie haute tension (8) et son émetteur connecté à l'émetteur du premier transistor bipolaire 14. 6. Circuit selon la revendication 3, caractérisé en ce que l'émetteur du premier transistor bipolaire (14) est reliée au drain du premier transistor MOS (9) par l'intermédiaire d'une première et d'une deuxième résistances (15 et 19) montées en série et formant un noeud entre les dites première et deuxième résistances (15 et 19), et en ce que l'étage de sortie haute tension (6) comporte un deuxième transistor bipolaire (20) ayant sa base connectée à la troisième tension de référence, son collecteur connecté à la sortie haute tension (6) et son émetteur connecté au dit noeud. 7. Circuit selon l'une des revendications 1 à 6, caractérisé en ce que la source de courant (11) fournit un courant qui est fonction de la tension présente sur l'entrée basse tension (7). 8. Circuit selon l'une des revendications 1 à 7, caractérisé en ce que la diode (12) est une diode Zéner. 9. Circuit selon l'une des revendications 1 à 8, caractérisé en ce que les premier, deuxième et troisième transistors MOS (9, 10 et 13) sont de type NVDMOS. 10. Circuit selon l'une des revendications 1 à 9, caractérisé en ce que l'étage de sortie (6) comporte: - un premier condensateur (21) connecté entre la première borne de la diode (12) et l'entrée basse tension (7) - un deuxième condensateur (22) connecté entre la deuxième borne de la diode (12) et l'entrée basse tension (7).