FR 2769747 A1 19990416 FR 9712903 A 19971015 Perfectionnement aux mémoires non volatiles programmables par effet dit "de porteurs chauds" et effaçables par effet tunnel. La présente invention concerne un perfectionnement aux mémoires non volatiles programmables par effet dit "de porteurs chauds" et effaçables par effet tunnel. Plus particulièrement, elle concerne un point-mémoire ainsi qu'une mémoire de ce type. Elle se rapporte au domaine des mémoires en circuits intégrés, non volatiles et programmables. Les premières mémoires de ce type sont apparues sous l'appellation de mémoires EPROM (de l'anglais Electrically Programmable Read Only Memory). Dans ces mémoires, les points-mémoire comportent un transistor à grille flottante programmable par effet dit "de porteurs chauds". Cette programmation consiste à appliquer une différence de potentiel entre le drain et la source du transistor en présence également d'une différence de potentiel élevée (de l'ordre de 20 volts, plus ou moins importante selon la vitesse de programmation recherchée) entre la grille de commande et la source. L'application de la première de ces différences de potentiel génère un champs électrique qui engendre un courant d'électrons dans le canal. Ces électrons entrent en collision avec des atomes du canal, ce qui fait apparaître de nouveaux électrons libre. Ces électrons présentent une très haute énergie (c'est pourquoi on parle de "porteurs chauds"). la différence de potentiel élevée entre la grille de commande et la source du transistor génère un champ électrique important entre la grille flottante et le substrat, qui a pour effet d'injecter certains de ces électrons dans la grille flottante, mettant ainsi le point-mémoire dans un état dit "programmé". Le fait que la programmation d'un point-mémoire nécessite l'application de tensions à la fois sur la grille de commande et le drain du transistor à grille flottante dispense d'avoir à utiliser un transistor de sélection pour programmer un point-mémoire particulier sans programmer les autres. I1 en résulte une faible surface de silicium occupée par le plan mémoire et donc une forte densité d'intégration. Par contre, l'effacement de tous les points-mémoire de la mémoire ne s'effectue que globalement par exposition à un rayonnement ultraviolet. Ceci est l'inconvénient essentiel de ces mémoires. C'est pourquoi les mémoires EEPROM (de l'anglais Electrically Erasable PROM) ont fait leur apparition. Ces mémoires sont programmable et effaçables électriquement par effet tunnel ("Fowler Nordheim"). Les points-mémoire comportent un transistor à grille flottante dont le drain est relié à la ligne de bit par l'intermédiaire d'un transistor de sélection. La grille de ce transistor est reliée à la ligne de mot. La grille du transistor à grille flottante est commandée par l'intermédiaire d'un transistor de polarisation. Les sources des transistors à grille flottante sont communes et en général reliées à la masse. Ces transistors présentent une couche d'oxyde entre le substrat et la grille flottante qui est très mince (de l'ordre de 2 à 3 nm) pour permettre le transfert de charges par effet tunnel ("Fowler Nordheim"). L'avantage des mémoires EEPROM par rapport aux mémoires EPROM réside dans le fait que chaque point-mémoire est programmable et effaçable indépendamment des autres points-mémoire. La contrepartie en est une plus grande surface de silicium requise et donc une densité d'intégration plus faible. Un troisième type de mémoires à plus récemment fait son apparition. I1 s'agit des mémoires dites Flash EPRON, qui combinent la densité d'intégration des mémoires EPROM et la facilité de programmation et d'effacement des mémoires EEPROM. Ces mémoires sont programmables point-mémoire par point-mémoire par effet dit "de porteurs chauds" de la même manière que les mémoires EPRON. Elles sont également effaçables électriquement, par effet tunnel ("Fowler Nordheim"). Les points mémoire d'une mémoire Flash EPROM comprennent un transistor à grille flottante qui présente une couche d'oxyde dont l'épaisseur est plus importante (de l'ordre de 10 à 12 nm) que dans le cas d'une mémoire EEPROM mais plus faible que dans le cas d'une mémoire EPROM pour permettre l'effacement par effet tunnel. En effet, pour l'effacement, on crée une différence de potentiel fortement négative entre la grille de commande et la source, le drain étant laissé à l'état haute impédance ou relié à la masse, en sorte qu'il se crée un champ électrique élevé, qui tend à enlever les électrons de la grille flottante. Si, dans le plan mémoire, les sources des transistors à grille flottante de chaque point mémoire sont communes, l'effacement d'un unique point-mémoire est impossible. L'effacement de la mémoire ne se fait alors que globalement, c'est-â-dire que tous les points-mémoire sont effacés en une seule fois. On sait toutefois réaliser des mémoires de type Flash EPROM qui sont effaçables électriquement par blocs de points-mémoire, ainsi qu'il va être décrit en regard de la figure 1. Sur cette figure, on a représenté le schéma électrique équivalent de la structure classique d'un plan mémoire de type Flash EPROM. C'est une vue partielle d'un plan mémoire organisé en lignes et en colonnes, une ligne de mots (par exemple WL0 ou WL1) étant commune aux points-mémoire d'une même ligne (d'indice 0 ou 1 respectivement) et une ligne de bits (par exemple BLO, BL1, ..., BL7) étant commune aux points-mémoire d'une même colonne (d'indice 0 à 7 respectivement). Un transistor à grille flottante formant élément de mémorisation d'un point-mémoire se trouve à l'intersection de chaque ligne de mot et de chaque ligne de bit. Le transistor à grille flottante d'un point mémoire situé à l'intersection de la ligne d'indice i et de la colonne d'indice j du plan mémoire est désigné aux figures par la référence TGFij. Ainsi par exemple, on peut voir à la figure 1, les transistors à grille flottante respectivement TGF00 à l'intersection de la ligne 0 et de la colonne 0, TGF07 à l'intersection de la ligne 0 et de la colonne 7, TGF10 à l'intersection de la ligne 1 et de la colonne 0 et TGF17 à l'intersection de la ligne 1 et de la colonne 7. Les grilles de commande des transistors à grille flottante des points-mémoire d'une ligne déterminée sont reliées à la ligne de mot correspondante. Les drains des transistors à grille flottante des points-mémoire d'une même colonne, par exemple la colonne 0, sont reliés à la ligne de bit correspondante, par exemple la ligne LBO. Les sources d'un bloc de points-mémoire d'une même ligne sont communes et sont reliées au drain d'un transistor de sélection. Par exemple, un tel bloc comprend huit points-mémoire adjacents suivant l'axe des lignes, en sorte qu'un bloc correspond à un mot de un octet. Ainsi, les sources de huit transistors à grille flottante adjacents TGOO à TG07 de la ligne o sont reliées au drain d'un transistor de sélection TS0. De même, la source de huit transistors à grille flottante adjacents TGF10 à TGF17 de la ligne 1, qui sont adjacents suivant l'axe des colonnes aux transistors TGF00 à TGF07 respectivement, sont reliées au drain d'un transistor de sélection TS1. Les sources des transistors de sélection de blocs de points-mémoire qui sont adjacents suivant l'axe des colonnes (c'est-à-dire verticalement à la figure 1) sont reliées à une même ligne de sélection. Ainsi, à la figure 1, les sources des transistors TSO et TS1 sont reliées à la ligne de sélection SL. Les transistors de sélection ne sont pas des transistors à grille flottante. Ce sont des transistors normalement enrichis. Les lignes de sélection du plan mémoire sont destinées à être portées à un potentiel qui est différent selon qu'on effectue une opération de programmation, d'effacement ou de lecture, et qui permet de polariser correctement les transistors à grille flottante. A cet effet, la mémoire comporte des moyens pour accéder individuellement à chaque ligne de sélection tels qu'un décodeur adapté. En outre, les grilles des transistors de sélection des blocs de points-mémoire d'une même ligne reçoivent un même signal de commande, par exemple le signal ssgo pour la ligne 0 et le signal ssgl pour la ligne 1. Ces signaux sont également appliqués sur la ligne de mot correspondante, par exemple WLO et WL1 respectivement. En lecture ces signaux imposent un potentiel compris entre le seuil de conduction d'un transistor dans l'état "effacé" et celui d'un transistor dans l'état "programmé" pour les point-mémoire sélectionnés (i.e. ceux de la ligne sélectionnée) et un potentiel nul (i.e. la masse) pour les points-mémoire non sélectionnés (i.e. ceux des autres lignes). On notera que deux transistors à grille flottante adjacents suivant l'axe des colonnes partagent leurs drains. De même, les transistors de sélection de deux blocs de points-mémoire adjacents suivant l'axe des colonnes partagent leurs sources. On économise ainsi de la place sur le substrat de silicium. La structure classique et illustrée ci-dessus des mémoires en technologie Flash-EPROM permet de concevoir une mémoire avec une densité d'intégration proche de celle des mémoires de type EPROM tout en présentant une fonctionnalité d'effacement par effet tunnel pour des blocs de points-mémoire, qui est empruntée à la technologie des mémoires EEPROM. Notamment, selon les spécifications du produit, le concepteur de la mémoire peut n'isoler que quelques blocs de points-mémoire qui présenteront la fonctionnalité d'une mémoire EEPROM comme étant effaçables indépendamment des autres points-mémoire, le reste des points-mémoire étant effaçables globalement. Ceci est très important en pratique, car un circuit intégré tel qu'une mémoire ne peut être fabriqué en grande série à des conditions économiquement acceptables que s'il fait appel à une unique technologie. En effet, le choix de cette technologie détermine d'une part le procédé de fabrication et d'autre part le niveau des tensions qu'il convient de générer dans le circuit (par exemple à l'aide de pompes de charge ou de multiplieur de fréquence) pour réaliser toutes les opérations possibles (programmation, effacement ou lecture). Cependant, on constate que si lors d'une opération de lecture, deux transistors déplétés se trouvent dans un même groupe (au sens ci-dessus) de points-mémoire non sélectionnés (et dont les grilles de commandes reçoivent par conséquent une tension nulle), alors les deux lignes de bits correspondantes sont court circuitées, ce qui corrompt le résultat de la lecture. C'est pourquoi l'opération d'effacement doit être menée avec beaucoup de précautions de manière à éviter que les transistors effacés ne se trouvent dans un état déplété. En pratique, l'opération d'effacement comporte alors, pour chaque transistor à grille flottante, les quatre étapes ci-dessous, qui font suite à une opération préalable de programmation de toute la zone mémoire visée par l'effacement - premièrement l'application sur les bornes du transistor, pendant une fenêtre temporelle déterminée, des tensions requises pour permettre son effacement par effet tunnel ; - deuxièmement le test de l'état effacé du transistor , avec retour à la première étape si cela n'est pas le cas - troisièmement le test de l'état déplété du transistor (test du signe négatif du seuil de conduction) - et quatrièmement, si tel est effectivement le cas, l'application sur les bornes du transistor, pendant une fenêtre temporelle déterminée, des tensions requises pour permettre sa reprogrammation par effet dit "de porteurs chauds", avec retour à la troisième étape pour nouvelle vérification. L'opération d'effacement est donc délicate et longue à mettre en oeuvre. C'est pourquoi, les mémoires en technologie Flash-EPROM ont encore été améliorées par la modification de la structure des points-mémoire. Une structure de point-mémoire ainsi modifiée est illustrée à la figure 2 sur laquelle les même éléments qu'à la figure 1 portent les mêmes références, et est décrite dans l'article "A 128K Flash-EEPROM Using Double Polysilicon Technology" publié dans la revue IEEE Journal of Solid-State Circuits vol.SC-22 N05, Octobre 1987. A la figure 2, on n'a représenté que les quatre points-mémoire situés a l'intersection des lignes 0 et 1 d'une part et des colonnes 0 et 1 d'autre part. Chaque transistor à grille flottante TGFij a sa source reliée au drain d'un transistor de sélection TSij qui lui est propre, dont le drain est relié à une ligne de sélection SL commune à tous les points-mémoire d'une même colonne. Ainsi la seule différence avec la structure de la figure 1 réside dans le fait que la source de chaque transistor à grille flottante est reliée à la ligne de sélection par l'intermédiaire d'un transistor de sélection qui lui est propre au lieu d'être commun aux transistors à grille flottante des points-mémoire d'un même groupe. Cette structure modifiée permet d'isoler définitivement le transistor à grille flottante de chaque point-mémoire des transistors à grille flottante des autres pointsmémoire. I1 en résulte que l'état déplété ou non du transistor à grille flottante des points-mémoire effacés n'est plus critique. I1 n'est donc plus nécessaire de procéder aux troisième et quatrième étapes ci-dessus lors d'une opération d'effacement, l'état déplété ou non du transistor à grille flottante des ponts-mémoire effacés étant indifférent. L'invention vise à améliorer encore les mémoires de type Flash-EPROM. Notamment, elle vise à proposer une structure et un mode de mise en oeuvre d'un point-mémoire selon cette technologie, de nature à faire en sorte que celui-ci présente un temps de lecture aussi faible que possible, malgré l'utilisation d'une tension d'alimentation réduite (de l'ordre de 1,8 à 1,5 volts). En effet, l'invention s'applique à des mémoires destinées à être utilisées sous une très basse tension d'alimentation générale, typiquement de l'ordre de 1,5 volts. Par l'expression " très basse tension d'alimentation " on entend actuellement dans le domaine des circuits intégrés une tension inférieure à 2 volts, par exemple égale à 1,8 volts voire 1,5 volts. La capacité des circuits intégrés à être utilisés sous de telles tensions d'alimentation est d'actualité. En effet, réduire cette tension permet de diminuer la puissance électrique dissipée dans le circuit par effet Joule, sous forme de chaleur. Cela permet donc de réduire encore la taille des circuits intégrés. Mais cela ne va pas sans poser de nouveaux problèmes ainsi qu'on va le voir en référence de plus à la figure 3. Sur cette figure, on a représenté la répartition statistique du seuil de conduction VT du transistor à grille flottante des points-mémoire selon l'art antérieur. Pour les points-mémoire qui sont dans l'état programmé, ce seuil se trouve dans l'intervalle P compris entre 5 et 7 volts, avec un pic autour de 6 volts. Pour les points-mémoire qui sont dans l'état effacé, ce seuil se trouve dans l'intervalle E compris entre 0,5 et 3 volts avec un pic autour de 2 volts. La tension de lecture qui est appliquée sur la grille de commande du transistor à grille flottante du point mémoire lors d'une opération de lecture est comprise entre ces deux intervalles. Dans l'état de la technique, cette tension de lecture est de l'ordre de 4,5 volts. On voit qu'une telle tension est supérieure à la tension d'alimentation générale lorsque cette dernière est une très basse tension au sens indiqué ci-dessus. Elle doit donc être générée par un circuit élévateur de tension compris dans le circuit intégré, de même que les hautes tensions de programmation ou d'effacement sont générées par de tels moyens. Or, pour des raisons de consommation en courant, un tel circuit élévateur ne fonctionne que lorsqu'on a besoin de la tension qu'il génère, c'est à dire , pour la tension de lecture, lors d'une opération de lecture. On sait en outre qu'il a besoin d'un certain temps après sa mise en fonctionnement pour délivrer sa tension nominale de sortie. Ceci pénalise le temps de lecture dans la mémoire. L'invention vise à remédier à cet inconvénient de l'état de la technique et propose pour ce faire un point-mémoire non volatile, programmable par effet dit " de porteurs chauds " et effaçable par effet tunnel, comprenant un transistor à grille flottante dont la source est reliée au drain d'un transistor de sélection. Cette structure de point-mémoire est déjà décrite dans l'article "A 128K Flash-EEPROM Using Double Polysilicon Technology" précité. L'invention prévoit en outre que le transistor à grille flottante soit dans un état déplété lorsque le point-mémoire se trouve dans un état " effacé ", et que, lors d'une opération de lecture du point-mémoire, la grille de commande du transistor à grille flottante reçoive une tension de lecture sensiblement égale à une tension d'alimentation générale qui est de l'ordre de 1,5 volts, la grille du transistor de sélection recevant alors une tension de polarisation au moins égale à son seuil de conduction de manière à être conducteur. L'invention concerne également une mémoire non volatile, programmable par effet dit " de porteurs chauds " et effaçable par effet tunnel, dont les points-mémoire sont disposés en lignes et en colonnes et comprennent un transistor à grille flottante dont le drain est relié à une ligne de bits commune à tous les points-mémoire d'une même colonne, dont la grille de commande est reliée à une ligne de mots commune à tous les points-mémoire d'une même ligne et dont la source est reliée au drain d'un transistor de sélection dont la source est reliée à une ligne de sélection commune à tous les points-mémoire d'au moins une même colonne, le transistor à grille flottante étant dans un état déplété lorsque le point-mémoire se trouve dans un état " effacé ", et, lors d'une opération de lecture du point-mémoire, la ligne à laquelle il appartient étant sélectionnée par l'intermédiaire d'un décodeur de lignes de telle manière que la ligne de mots correspondante soit portée à une tension de lecture sensiblement égale à une tension générale d'alimentation qui est de l'ordre de 1,5 volts, les grilles des transistors de sélection des points-mémoire de la ligne sélectionnée étant simultanément portées à une tension de polarisation suffisante pour les rendre conducteurs. Avantageusement, la tension de lecture est donc directement la tension d'alimentation générale, c'est à dire qu'elle n'a plus besoin d'être générée à l'intérieur du boîtier par un circuit élévateur à partir de la tension d'alimentation générale. L'opération de lecture est donc rapide, du moins elle n'est pas pénalisée par la durée d'établissement de la valeur nominale d'une tension de lecture générée par un circuit élévateur. D'autres caractéristiques et avantages de la présente invention apparaîtront encore à la lumière de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels on a représenté - à la figure 1, déjà analysée : la structure classique d'une mémoire de type Flash-EPROM - à la figure 2, également déjà analysée : la structure connue d'une mémoire de type Flash-EPROM utilisée selon l'invention - à la figure 3, également déjà analysée : un schéma de répartition de la tension de seuil des transistors à grille flottante en technologie Flash EPROM dans deux états programmé ou effacé selon l'art antérieur ; - à la figure 4,: un schéma de répartition de la tension de seuil des transistors à grille flottante en technologie Flash-EPROM dans deux états programmé ou effacé selon l'invention - à la figure 5 : un schéma partiel d'une mémoire selon l'invention. Sur les figures, les même éléments portent les mêmes références. Les mémoires en circuit intégré reçoivent sur des broches adaptées du boîtier une tension d'alimentation générale (de valeur positive) d'une part et la masse d'autre part. Dans le présent exposé, les potentiels appliqués sur les différentes bornes des points-mémoires ou des autres composants que comporte la mémoire, sont pris en référence à la masse. C'est pourquoi on se référera le plus souvent à des tensions plutôt qu'à des potentiels. L'invention concerne un point-mémoire de structure décrite en introduction, notamment en référence à la figure 2. Rappelons qu'il comprend un transistor à grille flottante dont la source est reliée au drain d'un transistor de sélection. Un tel point mémoire est non volatile. I1 est programmable par effet dit " de porteurs chauds " et effaçable par effet tunnel (" Fowler Nordheim "). Le mode de programmation et le mode d'effacement sont déterminés par la technologie adoptée (c'est à dire le " process ") qui en l'occurrence est celle des mémoires dites Flash-EPROM. Cette technologie se caractérise par un procédé d'implantation, c'est à dire de dopage de différentes zones du silicium et d'isolement de ces zones les unes par rapport aux autres, qui lui est propre. En particulier la couche d'oxyde isolant la grille flottante est trop épaisse pour permettre la programmation par effet tunnel, d'où une programmation du point-mémoire par effet dit de " porteurs chauds ". Une telle structure de point-mémoire est connue en elle même, ainsi qu'il a été dit. Néanmoins, l'invention propose d'utiliser ce pointmémoire de structure connue dans des conditions nouvelles produisant un effet technique permettant de résoudre le problème soulevé en introduction. D'une part, l'invention propose de faire en sorte que le transistor à grille flottante soit dans un état déplété lorsque le point-mémoire se trouve dans un état " effacé ". On sait que lorsqu'une mémoire en circuit intégré est livré à l'utilisateur final, tous les points-mémoire sont dans l'état effacé. En conséquence, selon l'invention, à la livraison, tous les transistors à grille flottante sont dans l'état déplété. Ceci est réalisé simplement de la manière suivante. Lors d'une ultime phase de test du circuit intégré réalisée en fin de fabrication (test après montage en boîtier), on réalise classiquement plusieurs cycles de programmation et d'effacement successifs de l'ensemble des points-mémoire, afin de vérifier le bon fonctionnement de la mémoire grâce à différentes vérifications qu'il n'échet pas de décrire dans le présent exposé. On notera uniquement qu'il suffit de terminer cette phase de test par un effacement complet de la mémoire, de durée suffisante pour éliminer l'ensemble des charges négatives contenues dans les grilles flottantes et même pour arracher un surplus d'électrons en sorte que la grilles flottantes se chargent positivement. Les transistors à grille flottante de tous les points mémoires se trouvent alors dans l'état déplété. Ultérieurement, c'est à dire lors des cycles d'effacement provoqués par l'utilisateur (soit pour eux-mêmes soit préalablement à une écriture dans la mémoire, ainsi qu'il est connu), les tensions appliquées sur les bornes du transistor à grille flottante du point-mémoire pour permettre son effacement par effet tunnel sont maintenues pendant une fenêtre temporelle suffisante pour parvenir au même résultat. On sait qu'un cycle d'effacement dure en moyenne 5 millisecondes, selon l'état de charge initial de la grille flottante et selon l'intensité du champ électrique généré. Avec une fenêtre temporelle de 7 millisecondes, par exemple, on peut considérer, avec un bon degré de certitude, que la grille flottante est chargée positivement. En pratique, une opération d'effacement d'un pointmémoire ne comprend que deux étapes - premièrement l'application sur les bornes du transistor à grille flottante pendant ladite fenêtre temporelle des tensions requises pour permettre son effacement par effet tunnel - et deuxièmement le test de l'état déplété du transistor à grille flottante (test du signe négatif du seuil de conduction). D'autre part, l'invention propose d'utiliser le point-mémoire de structure connue avec une convention de lecture particulière, présentée ci-dessous en regard de la figure 4. Sur cette figure, on a représenté la répartition statistique du seuil de conduction VT du transistor à grille flottante des points-mémoire selon l'invention. Pour les points-mémoire qui sont dans l'état programmé, ce seuil se trouve dans l'intervalle P compris entre 2 et 5 volts, avec un pic autour de 4 volts. Pour les points-mémoire qui sont dans l'état effacé, ce seuil se trouve dans l'intervalle E compris entre deux valeurs négatives VTemin et VTemax par exemple respectivement égales à -3 et -0,5 volts avec un pic autour de -1,5 volts. La tension de lecture qui est appliquée sur la grille de commande du transistor à grille flottante du point mémoire lors d'une opération de lecture est comprise entre ces deux intervalles. Selon l'invention, cette tension de lecture a sensiblement la valeur de la tension d'alimentation générale du boîtier de la mémoire, c'est à dire qu'elle est de l'ordre de 1,5 volts (une valeur de 1,8 volts, voire 2 volts au maximum, est également possible). Cette convention de lecture permet d'utiliser directement la tension d'alimentation générale comme tension de lecture. Les valeurs numériques des intervalles du seuil de conduction dans l'état programmé ou effacé donnés cidessus ne l'ont été qu'à titre d'exemple de réalisation uniquement. Mais l'invention reste applicable à des points mémoire dont le seuil de conduction serait, dans l'état programmé et dans l'état effacé, respectivement supérieurs ou inférieurs aux valeurs indiquées. En effet, comme on l'a dit auparavant, l'invention s'applique à des mémoires destinées à être utilisées sous une très basse tension d'alimentation générale. C'est pourquoi on considère qu'avec un seuil supérieur à 2 volts dans l'état programmé, l'invention peut valablement s'appliquer puisque la tension de lecture (qui conformément à l'invention est égale à la tension d'alimentation) est alors inférieure à ce seuil de conduction. En outre toute valeur négative du seuil de conduction dans l'état effacé est admissible dans la mesure où elle ne fait que traduire le fait que le transistor à grille flottante est alors dans l'état déplété. Néanmoins, il est inutile de choisir pour l'état effacé du transistor une tension de seuil négative très élevée en valeur absolue dans la mesure où cela requiert un temps d'effacement d'autant plus long et nécessite une consommation d'autant plus élevée. En résumé, la seule chose qui importe selon l'invention quant au seuil de conduction du transistor à grille flottante des points-mémoire est que celui-ci soit, d'une part supérieur à la valeur de la tension d'alimentation générale dans l'état programmé, et d'autre part inférieur à O volts (i.e. négatif) dans l'état effacé. Les deux caractéristiques d'utilisation d'un pointmémoire de structure connue selon l'invention telles qu'exposées ci-dessus, à savoir que les transistors à grille flottante des points-mémoire sont dans un état déplété lorsque ledit point-mémoire est dans l'état effacé d'une part, et que la tension de lecture est égale à la tension d'alimentation générale (qui est une très basse tension d'alimentation) d'autre part, se combinent donc bien dans la mesure où I1 est bien évident que, lors d'une opération de lecture du point mémoire, la grille du transistor de sélection reçoit une tension de polarisation au moins égale à son seuil de conduction de manière à être conducteur. Ce transistor étant un transistor normalement enrichi, son seuil de conduction est de l'ordre de 0,7 volts. Dans un premier mode de réalisation possible de l'invention, la tension de polarisation reçue par la grille transistor de sélection est égale à la tension de lecture reçue par la grille de commande du transistor à grille flottante, c'est à dire qu'elle est de l'ordre de 1,5 volts, soit effectivement supérieure au seuil de conduction. Toutefois, la différence entre la valeur de la tension de lecture et celle du seuil de conduction du transistor de sélection, soit 0,8 volts, est encore un peu faible. En effet le transistor de sélection est dans ces conditions encore notablement résistif, en sorte que le courant de lecture, c'est à dire le courant circulant dans la ligne de bit à laquelle le point-mémoire est relié, est limité. Or on peut augmenter la vitesse de lecture en augmentant la valeur du courant de lecture. C'est pourquoi, dans un mode de réalisation préféré de l'invention la tension de polarisation appliquée sur la grille du transistor de sélection lors d'une opération de lecture du pointmémoire est supérieure à la tension de lecture reçue par la grille de commande du transistor à grille flottante dudit point-mémoire. Dans ces conditions, le transistor de sélection est beaucoup moins résistif. Mais il résulte que la tension de polarisation doit être générée à partir de la tension d'alimentation générale à l'aide d'un circuit élévateur de tension tel qu'une pompe de charge, ce qui renvoit le lecteur aux inconvénients chauds " et effaçable par effet tunnel (i.e. mémoire de type Flash-EPROM) dont le plan mémoire comprend des points-mémoire tels que décrits ci-dessus. A la figure 5, on a représenté un schéma partiel d'une mémoire selon l'invention. Dans le plan mémoire MM, les pointsmémoire sont disposés en lignes Li et en colonnes Cj, où les indices i et j sont des nombres entiers. La structure des points-mémoire est telle que décrite cidessus à savoir qu'ils comprennent un transistor à grille flottante dont la source est reliée au drain d'un transistor de sélection. Le drain du transistor à grille flottante est relié à une ligne de bits LBj commune à tous les points-mémoire d'une même colonne Cj et sa grille de commande est reliée à une ligne de mots WLi commune à tous les points-mémoire d'une même ligne Li. La source du transistor de sélection TSij est reliée à une ligne de sélection SL commune à tous les points-mémoire d'au moins une même colonne Cj. Selon l'invention, le transistor à grille flottante TGFij est dans un état déplété lorsque le point-mémoire se trouve dans un état " effacé ". De plus, lors d'une opération de lecture du point-mémoire, la ligne Li à laquelle il appartient est sélectionnée par l'intermédiaire d'un décodeur de lignes XDEC de telle manière que la ligne de mots WLi correspondante est portée à une tension de lecture sensiblement égale à une tension générale d'alimentation Vcc qui est de l'ordre de 1,5 volts, les grilles des transistors de sélection TSij des points-mémoire de la ligne sélectionnée étant simultanément portées à une tension de polarisation Vpol suffisante pour les rendre conducteurs. Selon un premier mode de réalisation, la grille du transistor de sélection d'un point-mémoire déterminé est reliée à la ligne de mots à laquelle est reliée la grille de commande du transistor à grille flottante dudit point-mémoire, en sorte que la tension de polarisation est égale à la tension de lecture. Selon un mode de réalisation préféré représenté à la figure 5, la grille du transistor de sélection TSij d'un point-mémoire déterminé est reliée à une ligne de commande LCi commune à tous les points-mémoire d'une même ligne d'indice i déterminée. Par exemple, la grille du transistor de sélection T500 est reliée à la ligne de commande LCO commune à tous les points-mémoire de la ligne 0. De plus, lors d'une opération de lecture du point-mémoire, ladite ligne de commande est sélectionnée par un décodeur de lignes de commande et est portée à une tension de polarisation au moins égale au seuil de conduction du transistor de sélection de manière à le rendre conducteur. En particulier, la ligne de commande LCi est reliée à la source d'un transistor de commande TCi (par exemple référencé TC0 pour la ligne 0) dont le drain est relié à la sortie d'un circuit CPD élévateur de tension qui génère la tension de polarisation Vpol à partir de la tension d'alimentation générale Vcc en sorte que celle-ci est supérieure à celle-là. Un tel circuit élévateur est par exemple une pompe de charge ou un multiplieur de tension de type "Shenkel". Ainsi qu'on l'a dit plus haut en ce qui concernait le point mémoire selon l'invention, la tension de polarisation est préférentiellement de l'ordre de 3 volts. Avantageusement, le décodeur de lignes de mots et le décodeur de lignes de commande sont un seul et même décodeur de lignes XDEC, dont chaque sortie Si est reliée, d'une part, à la grille d'un transistor de sélection de ligne TSLi dont la source est reliée à la ligne de mot WLi correspondante et dont le drain est relié à la borne d'alimentation pour recevoir la tension d'alimentation générale Vcc, et, d'autre part à la grille du transistor de commande TCi. Ainsi, l'invention ne récrier pas de nouveaux moyens de sélection des lignes du plan mémoire MM. REVENDICATIONS 1. Point-mémoire non volatile, programmable par effet dit " de porteurs chauds " et effaçable par effet tunnel, comprenant un transistor à grille flottante (TGFij) dont la source est reliée au drain d'un transistor de sélection (TSij), caractérisé en ce que le transistor à grille flottante est dans un état déplété lorsque le point-mémoire se trouve dans un état effacé ", et en ce que, lors d'une opération de lecture du point-mémoire, la grille de commande du transistor à grille flottante (TGFij) reçoit une tension de lecture sensiblement égale à une tension d'alimentation générale (Vcc) qui est de l'ordre de 1,5 volts, la grille du transistor de sélection (TSij) recevant alors une tension de polarisation (Vpol) au moins égale à son seuil de conduction de manière à être conducteur. 2. Point-mémoire selon la revendication 1 caractérisé en ce que la tension de polarisation (Vpol) reçue par la grille transistor de sélection (TSij) est égale à la tension de lecture reçue par la grille de commande du transistor à grille flottante (TGFij). 3. Point-mémoire selon la revendication 1 caractérisé en ce que la tension de polarisation (Vpol) reçue par la grille du transistor de sélection (TSij) est supérieure à la tension de lecture reçue par la grille de commande du transistor à grille flottante (TGFij). 4. Point-mémoire selon la revendication 3 caractérisé en ce que la tension de polarisation (Vpol) reçue par la grille du transistor de sélection (TSij) est de l'ordre de 3 volts. 5. Mémoire non volatile, programmable par effet dit " de porteurs chauds " et effaçable par effet tunnel, dont les points-mémoire sont disposés en lignes (Li) et en colonnes (Cj) et comprennent un transistor à grille flottante (TGFij) dont le drain est relié à une ligne de bits (LBj) commune à tous les points-mémoire d'une même colonne (Cj), dont la grille de commande est reliée à une ligne de mots (WLi) commune à tous les points-mémoire d'une même ligne (Li) et dont la source est reliée au drain d'un transistor de sélection (TSij) dont la source est reliée à une ligne de sélection (SL) commune à tous les points-mémoire d'au moins une même colonne, caractérisée en ce que le transistor à grille flottante est dans un état déplété lorsque le pointmémoire se trouve dans un état " effacé ", et en ce que, lors d'une opération de lecture du point-mémoire, la ligne à laquelle il appartient est sélectionnée par l'intermédiaire d'un décodeur de lignes (XDEC) de telle manière que la ligne de mots (WLi) correspondante est portée à une tension de lecture sensiblement égale à une tension générale d'alimentation (Vcc) qui est de l'ordre de 1,5 volts, les grilles des transistors de sélection (TSij) des points-mémoire de la ligne sélectionnée étant simultanément portées à une tension de polarisation (Vpol) suffisante pour les rendre conducteurs. 6. Mémoire selon la revendication 5, caractérisée en ce que la grille du transistor de sélection (TSij) d'un point-mémoire déterminé est reliée à la ligne de mots (WLi) à laquelle est reliée la grille de commande du transistor à grille flottante (TGFij) dudit pointmémoire, en sorte que la tension de polarisation (Vpol) est égale à la tension de lecture. 7. Mémoire selon la revendication 5, caractérisée en ce que la grille du transistor de sélection (TSij) d'un point-mémoire déterminé est reliée à une ligne de commande (LCi) commune à tous les points-mémoire d'une même ligne (Li) et en ce que, lors d'une opération de lecture du point-mémoire, ladite ligne de commande (LCi) est sélectionnée par un décodeur de lignes de commande et est portée à une tension de polarisation (Vpol) au moins égale au seuil de conduction dudit transistor de sélection de manière à le rendre conducteur. 8. Mémoire selon la revendication 8, caractérisée en ce que la ligne de commande (LCi) est reliée à la source d'un transistor de commande (TCi) dont le drain est relié à la sortie d'un circuit (CPV) élévateur de tension qui génère la tension de polarisation (Vpol) à partir de la tension d'alimentation générale (Vcc) en sorte que celle-ci est supérieure à celle-là. 9. Mémoire selon la revendication 7, caractérisée en ce que la tension de polarisation (Vpol) est de l'ordre de 3 volts. 10. Mémoire selon la revendication 7 à 9, caractérisée en ce que le décodeur de lignes de mots et le décodeur de lignes de commande sont un seul et même décodeur de lignes (XDEC).