FR 2760579 A1 19980911 FR 9800775 A 19980126 CIRCUIT DE MEMOIRE D'HORLOGE EN RAFALE Contexte de l'invention La présente invention concerne un circuit de mémoire destiné à traiter un signal de données, délivré par une station homologue, en un signal traité délivré comme signal d'entrée à un circuit de traitement de signal, qui est destiné à exécuter une opération de traitement prédéterminée concernant ledit signal d'entrée, de manière connue dans l'état de la technique. Lors de la transmission d'un dispositif de communication à un autre, il est nécessaire d'utiliser des signaux d'horloge qui ont la même vitesse de transmission et qui sont synchrones entre eux. En se référant à la figure 1, on va décrire une transmission entre dispositifs de communication classiques dans un système de communication connu dans l'état de la technique. Une station sujet SS et une station homologue CS ont la même structure en ce oui concerne les dispositifs de communication. D'autre part, pour expliquer la transmission de la station homologue CS à la station sujet SS, une structure de la seule station sujet SS est représentée, tandis que la structure de la station homologue CS est omise pour simplifier la description. La station sujet SS comprend une mémoire 1 et un circuit de traitement de signal 2. Dans le système de communication, la transmission de la station homologue CS à la station sujet SS est effectuée à une vitesse de transmission fixe donnée. Dans la station sujet SS, un SR 14924 JP/DC signal de données S provenant de la station homologue CS et un signal d'horloge CLK sont transmis à la même vitesse de transmission et sont synchrones avec le signal de données S, et ils sont utilisés pour effectuer successivement une écriture dans la mémoire 1. Le signal de données S qui est écrit dans la mémoire 1, est lu successivement dans la mémoire 1, en réponse au signal d'horloge CLK transmis à la même vitesse de transmission et synchrone avec le signal de données S, puis il est délivré en sortie au circuit de traitement de signal 2. Le circuit de traitement de signal 2 traite le signal de données S et écrit le résultat du traitement dans la mémoire 1, en réponse aux apparitions des besoins. Comme techniques bien connues concernant la synchronisation générale de phases d'horloges et la commande générale de mémoire, un dispositif de synchronisation de phase d'horloge est décrit dans la publication de brevet japonais N 61-189042 et un circuit de commande de mémoire est décrit dans la publication de brevet japonais N 4-297936 peuvent être cités en exemple. Dans le système de communication suivant, chacune des stations sujet et homologue comporte, en général, une fonction d'interface correspondant seulement à la vitesse de transmission donnée fixée, et effectue une transmission en fonction de cette vitesse de transmission donnée. Ainsi, si un signal de données est transmis à une vitesse différente de la vitesse de transmission donnée précédente, ou si une variation de la vitesse de transmission se produit, au moins dans l'une des stations sujet et homologue, la qualité du signal de données est dégradée. SR]4924 JP/DC Résumé de l'invention En conséquence, un but de la présente invention consiste à fournir un circuit de mémoire capable de traiter une vitesse de transmission désirée et d'assurer la qualité stable d'un signal de données lors d'une transmission d'une station homologue à une station sujet. D'autres buts de cette invention apparaîtront à la lecture de la description qui suit. Un circuit de mémoire auquel cette invention peut s'appliquer est destiné à au traitement d'un signal de données, délivré par une station homologue, en un signal de données délivré à un circuit de traitement de signal destiné à exécuter une opération prédéterminée concernant le signal d'entrée. Le circuit de mémoire comprend une première mémoire connectée à la station homologue et recevant un signal d'horloge d'écriture avec le signal de données pour mémoriser le signal de données en réponse au signal d'horloge d'écriture, et un premier circuit de production d'horloge connecté à la première mémoire pour produire un premier signal d'horloge synchrone avec le signal d'horloge d'écriture et ayant une vitesse de transmission obtenue en moyennant celle du signal d'horloge d'écriture. Dans le circuit de mémoire, le premier signal d'horloge est d'un type en rafale, et il est délivré à la première mémoire pour que celle-ci délivre en sortie le signal de données. Le circuit de mémoire comprend en outre un circuit de traitement local connecté au circuit de traitement de signal, à la première mémoire et au premier circuit de production d'horloge, et il est SR 14924 JP/DC sensible au premier signal d'horloge pour traiter le signal de données en un signal traité. D'autres caractéristiques et avantages de l'invention apparaîtront plus clairement à la lecture de la description ci-après, faite en référence aux dessins annexés. Brève description des dessins La figure 1 représente schématiquement une structure d'un système de communication permettant de mieux comprendre la transmission entre les dispositifs de communication classiques; et la figure 2 représente schématiquement une structure d'un système de communication permettant de mieux comprendre la transmission entre dispositifs de communication ayant chacun un circuit de mémoire d'horloge en rafale selon un mode de réalisation préféré de la présente invention. Description du mode de réalisation préféré En se référant maintenant à la figure 2, on va décrire un circuit de mémoire selon un mode de réalisation de la présente invention. Dans la description qui suit, le circuit de mémoire est appelé circuit de mémoire d'horloge en rafale, car un signal d'horloge en rafale est utilisé lors de l'écriture et de la lecture d'une partie de mémoire incluse dans le circuit de mémoire. Comme sur la figure 1, une station sujet SS et une station homologue CS ont la même structure en ce qui concerne les dispositifs de communication; pour expliquer la transmission de la station homologue CS à la station sujet SS, une structure de la seule station SR 14924 JP/DC sujet SS est représentée, tandis que la structure de la station homologue CS est omise pour simpifier la description. En outre, il est supposé que la communication de la station homologue CS à la station sujet SS est effectuée à une vitesse de transmission fixe donnée désirée. Dans le dispositif de communication de la station sujet SS, le circuit de mémoire d'horloge en rafale est destiné à traiter un signal de données, délivré par la station homologue CS, en un signal traité délivré à un circuit de traitement de signal 12, qui est destiné à effectuer une opération de traitement prédéterminée concernant le signal traité, de manière connue dans l'état de la technique. Le circuit de mémoire en rafale comprend une première mémoire 3 connectée à la station homologue CS, et il est destiné à écrire successivement un signal de données S provenant de la station homologue CS, en réponse à un signal d'horloge d'écriture CLK transmis à la même vitesse de transmission que le signal de données S et en synchronisation avec lui. La première memoire 3 délivre en sortie un signal d'activation de lecture lorsque la quantité de données écrites atteint la moitié de la capacité de stockage totale de la première mémoire 3. Le circuit de mémoire d'horloge en rafale comprend en outre un premier circuit de production d'horloge 4, qui est connecté à la première mémoire 3 et qui est destiné à produire un premier signal d'horloge en réponse au signal d'activation de lecture. Le premier signal d'horloge est synchrone avec le signal d'horloge d'écriture CLK et a une vitesse de transmission obtenue en moyennant le signal d'horloge d'écriture CLK. Le SR 14924 JP/DC premier circuit de production d'horloge 4 lit le signal de données successivement par unité de stockage fixe, depuis la première mémoire 3, en utilisant le premier signal d'horloge. Le circuit de mémoire d'horloge en rafale comprend en outre une deuxième mémoire 5 connectée à la première mémoire 3 et au premier circuit de production d'horloge 4, et qui est destinée à écrire successivement le signal de données lu dans la première mémoire 3, en utilisant le premier signal d'horloge précédent. Le circuit de mémoire d'horloge en rafale comprend en outre un circuit de détermination de vitesse de transmission 13 et un diviseur d'horloge en rafale 6. Le circuit de détermination de vitesse de transmission 13 est destiné à délivrer en sortie un signal de détermination de vitesse de transmission indiquant des informations de détermination de vitesse de transmission correspondant à une vitesse de transmission. Le diviseur d'horloge en rafale 6 est connecté au circuit de détermination de vitesse de transmission 13 et au premier circuit de production d'horloge 4, et il est destiné à recevoir depuis le circuit de détermination de vitesse de transmission 13, sous la forme du signal de détermination de vitesse de transmission, les informations de détermination de vitesse de transmission représentant une vitesse de transmission obtenue en moyennant le signal d'horloge de lecture précédent pour diviser le signal d'horloge d'écriture par un rapport de division fixé à l'avance, pour produire et délivrer en sortie un signal d'horloge divisé. Le circuit de mémoire d'horloge en rafale comprend en outre un comparateur de phase 7, un filtre passe bas SR 14924 JP/DC -7 8, un oscillateur commandé en tension 9 et un diviseur d'horloge de comparaison 10. Le comparateur de phase 7 est connecté au diviseur d'horloge en rafale 6 et au diviseur d'horloge de comparaison 10, et est destiné à effectuer une comparaison de phase entre le signal d'horloge divisé et un signal d'horloge divisé de comparaison de phase décrit ultérieurement, pour délivrer en sortie un signal de comparaison de phase. Le filtre passe bas 8 est connecté au comparateur de phase 7, et est destiné à supprimer les composantes de haute fréquence du signal de comparaison de phase, pour délivrer en sortie un signal de commande de caractéristique. L'oscillateur commandé en tension 9 est connecté au filtre passe bas 8, et il est destiné à produire un signal d'horloge de commande en réponse au signal de commande de caractéristique. Le diviseur d'horloge de comparaison 10 est connecté à l'oscillateur commandé en tension 9, et il est destiné à diviser le signal d'horloge de commande à une vitesse de transmission égale à celle du signal d'horloge divisé, pour produire le signal d'horloge divisé de comparaison de phase. Le circuit de mémoire d'horloge en rafale comprend en outre un diviseur d'horloge 11, connecté à l'oscillateur commandé en tension 9 et au circuit de détermination de vitesse de transmission 13, et il est destiné à recevoir, depuis le circuit de détermination de vitesse de transmission 13, sous la forme de signal de détermination de vitesse de transmission, les informations de détermination de vitesse de transmission représentant une vitesse de transmission obtenue par moyennage du signal d'horloge de lecture précédent, pour diviser le signal d'horloge de commande SR 14924 JP/DC par un rapport de division fixé à l'avance. Le diviseur d'horloge 11 produit un deuxième signal d'horloge qui est délivré à la deuxième mémoire 5, qui fournit le signal traité en sortie. En d'autres termes, le signal de données est successivement lu dans la deuxième mémoire 5. L'association du diviseur d'horloge en rafale 6, du comparateur de phase 7, du filtre passe bas 8 de l'oscillateur commandé en tension 9 et du diviseur d'horloge 11 est appelée deuxième circuit de production d'horloge. L'association du deuxième circuit de traitement d'horloge, de la deuxième mémoire 5 et du circuit de détermination de vitesse de transmission 13 est appelée circuit de traitement local. De façon spécifique, dans le système de communication précédent, le signal de données S provenant de la station homologue est successivement écrit dans la première mémoire 3 du circuit de mémoire d'horloge en rafale du dispositif de communication de la station sujet, en fonction du signal d'horloge d'écriture CLK transmis à la même vitesse de transmission et en synchronisme avec le signal de données S. la première mémoire 3 délivre en sortie le signal d'activation de lecture seulement lorsque la quantité de données écrites successivement atteint la moitié de la capacité de stockage totale de la première mémoire 3. En conséquence, lorsque la quantité de données écrites successivement est inférieure à la moitié de la capacité de stockage totale, la première mémoire 3 ne délivre pas en sortie le signal d'activation de lecture. Le premier circuit de production d'horloge 4 produit le premier signal d'horloge en utilisant le signal d'activation de lecture délivré en sortie par la SR 14924 JP/DC première mémoire 3, et l'utilise comme premier signal d'horloge pour la première mémoire 3, de façon à lire successivement le signal de données par unité de stockage fixe depuis la première mémoire 3. Dans ce cas, puisque le signal d'activation de lecture est délivré en sortie selon la quantité de données écrites dans la première mémoire 3, le signal d'horloge de lecture produit dans le premier circuit de production d'horloge 4 est sous la forme d'un signal d'horloge en rafale. La deuxième mémoire 5 utilise le premier signal d'horloge délivré en sortie par le premier circuit de production d'horloge 4, comme signal d'horloge d'écriture pour écrire successivement le signal de données lu dans la première mémoire 3. Le diviseur d'horloge en rafale 6 reçoit du circuit de détermination de vitesse de transmission 13, les informations de détermination de vitesse de transmission représentant la vitesse de transmission obtenue en moyennant le premier signal d'horloge délivré en sortie par le premier circuit de production d'horloge 4, et divise le signal d'horloge d'écriture par le rapport de division fixé à l'avance, pour produire le signal d'horloge divisé. Le comparateur de phase 7 effectue la comparaison de phase entre le signal d'horloge divisé provenant du diviseur d'horloge en rafale 6 et le signal d'horloge divisé de comparaison de phase provenant du diviseur d'horloge de comparaison 10, pour délivrer en sortie le signal de comparaison de phase. Le filtre passe bas 8 supprime les composantes de haute fréquence du signal de comparaison de phase provenant du comparateur de phase 7 pour produire et délivrer en sortie le signal de commande de caractéristique pour commander une SR 14924 JP/DC caractéristique de réponse et une caractéristique de synchronisation. L'oscillateur commandé en tension 9 produit et délivre en sortie le signal d'horloge de commande en fonction du signal de commande de caractéristique provenant du filtre passe bas 8. Le diviseur d'horloge de comparaison 10 divise le signal d'horloge de commande provenant de l'oscillateur commandé en tension 9 à la vitesse de transmission égale à celle du signal d'horloge divisé, pour produire et délivrer en sortie le signal d'horloge divisé de comparaison de phase. Le diviseur d'horloge 11 reçoit, du circuit de détermination de vitesse de transmission 13, sous la forme du signal de détermination de vitesse de transmission, les informations de détermination de vitesse de transmission représentant la vitesse de transmission obtenue en moyennant le premier signal d'horloge délivré en sortie par le premier circuit de production d'horloge 4, et divise le signal d'horloge de commande provenant de l'oscillateur commandé en Lension 9 par le rapport de division fixé à l'avance, pour produire et délivrer en sortie le deuxième signal d'horloge pour la deuxième mémoire 5. La deuxième mémoire 5 lit successivement le signal de données pour produire le signal traité en utilisant le deuxième signal d'horloge produit au niveau du diviseur d'horloge 11. Le circuit de traitement de signal 12 effectue une opération de traitement prédéterminée concernant le signal traité. Par les processus ci-dessus, il faut remarquer que, dans le circuit de mémoire d'horloge en rafale, le signal d'horloge en rafale est utilisé pour écrire dans la deuxième mémoire 5 de la station sujet SS, lors de SR 14924 JP/DC la communication avec la station homologue CS, et que le premier circuit de production d'horloge 4 produit le premier signal d'horloge qui est synchrone avec le signal d'horloge d'écriture CLK, et a la vitesse de transmission obtenue par moyennage de celle du signal d'horloge d'écriture CLK. Bien entendu, l'invention n'est pas limitée aux exemples de réalisation ci-dessus décrits et représentés, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour autant sortir du cadre de l'invention. SR 14924 JP/DC REVENDICATIONS 1. Circuit de mémoire pour traiter un signal de données (S), délivré par une station homologue (CS), en un signal traité délivré à un circuit de traitement de signal (12), qui est destiné à exécuter une opération de traitement prédéterminée concernant ledit signal traité, ledit circuit de mémoire comprenant: une première mémoire (3) connectée à ladite station homologue (CS) et recevant un signal d'horloge d'écriture (CLK) avec ledit signal de données (S), pour mémoriser ledit signal de données (S) en réponse audit signal d'horloge d'écriture (CLK); un premier circuit de production d'horloge (4) connecté à ladite première mémoire (3) pour produire un premier signal d'horloge synchrone avec ledit signal d'horloge d'écriture (CLK) et ayant une vitesse de transmission obtenue en moyennant celle dudit signal d'horloge d'écriture (CLK), ledit premier signal d'horloge étant d'une forme d'horloge en rafale et étant délivré à ladite première mémoire (3) pour que ladite premiere mémoire (3) délivre en sortie ledit signal de données; et un circuit de traitement local connecté audit circuit de traitement de signal (12), à ladite première mémoire (3) et audit premier circuit de production d'horloge (4), et sensible audit premier signal d'horloge pour traiter ledit signal de données en ledit signal traité. 2. Circuit de mémoire selon la revendication 1, caractérisé en ce que ladite première mémoire (3) produit un signal d'activation de lecture lorsqu'une zone prédéterminée de ladite première mémoire (3) est SR 14924 JP/DC utilisée pour mémoriser ledit signal de données, ledit premier circuit de production d'horloge (4) produisant ledit premier signal d'horloge en réponse audit signal d'activation de lecture. 3. Circuit de mémoire selon la revendication 1, caractérisé en ce que ladite première mémoire (3) délivre en sortie ledit signal de données par unité de stockage fixe en réponse audit premier signal d'horloge. 4. Circuit de mémoire selon la revendication 1, caractérisé en ce que ledit circuit de traitement local comprend: une deuxième mémoire (5) connectée à ladite première mémoire (3) et audit premier circuit de production d'horloge (4), et sensible audit premier signal d'horloge pour mémoriser ledit signal de données délivré en sortie par ladite première mémoire (3); un circuit de détermination de vitesse de transmission (13) pour déterminer une vitesse de transmission pour produire un signal de vitesse de transmission représentant ladite vitesse de transmission; et un deuxième circuit de production d'horloge connecté audit premier circuit de production d'horloge (4), à ladite deuxième mémoire (5) et audit circuit de détermination de vitesse de transmission (13), pour produire un deuxième signal d'horloge en réponse audit premier signal d'horloge et audit signal de vitesse de transmission, ledit deuxième signal d'horloge étant délivré à ladite deuxième mémoire (5) pour que ladite deuxième mémoire délivre en sortie ledit signal de données comme dit signal traité. SR 14924 JP/DC 5. Circuit de mémoire selon la revendication 4, caractérisé en ce que ledit deuxième circuit de production d'horloge comprend: un diviseur d'horloge en rafale (6) connecté audit premier circuit de production d'horloge (4) et audit circuit de détermination de vitesse de transmission (13), pour diviser ledit premier signal d'horloge en réponse audit signal de vitesse de transmission, pour produire un signal d'horloge divisé; un comparateur de phase (7) connecté audit diviseur d'horloge en rafale (6) et sensible à un signal d'horloge divisé de comparaison de phase, pour effectuer une comparaison de phase entre ledit signal d'horloge divisé et ledit signal d'horloge divisé de comparaison de phase, pour produire un signal de comparaison de phase; un filtre passe bas (8) connecté audit comparateur de phase (7) pour supprimer les composantes de haute fréquence dudit signal de comparaison de phase pour produire un signal de commande de caractéristique; un oscillateur commandé en tension (9) connecté audit filtre passe bas (8) pour produire un signal d'horloge de commande en réponse audit signal de commande de caractéristique; un diviseur d'horloge de comparaison (10) connecté audit oscillateur commandé en tension (9) et audit comparateur de phase (7) pour diviser ledit signal d'horloge de commande pour avoir une vitesse de transmission égale à celle du signal d'horloge divisé, ledit diviseur d'horloge de comparaison (10) produisant ledit signal d'horloge divisé de comparaison de phase; et SR 14924 JP/DC - un diviseur d'horloge (11) connecté audit oscillateur commandé en tension (9) et audit circuit de détermination de vitesse de transmission (13) pour diviser ledit signal d'horloge de commande pour5 produire ledit deuxième signal d'horloge. SR 14924 JP/DC