FR 2771851 A1 19990604 FR 9801417 A 19980206 PROCEDE DE FABRICATION D'UNE MEMOIRE MORTE A MASQUE A QUATRE ETATS L'invention concerne un procédé de fabrication d'un circuit inté- gré, et elle concerne plus particulièrement un procédé de fabrication d'un circuit intégré ayant une densité élevée, tel qu'une mémoire morte (ou ROM) à masques multiples non volatile. Du fait de la restriction due aux limitations techniques dans la conception d'une mémoire, pour réduire la dimension d'un dispositif de mémoire il est nécessaire d'améliorer la technique de fabrication. La mé- moire morte classique est constituée par un réseau de transistors à effet de champ du type métal-oxyde-semiconducteur (ou FET MOS). Chaque cellule de mémoire comprend un seul dispositif à effet de champ disposé à l'intersection d'une ligne conductrice horizontale enterrée dans le substrat et d'une ligne conductrice verticale formée sur le substrat. La formation de chaque transistor à effet de champ offre le choix entre deux valeurs prédéterminées, en fonction des caractéristiques du transistor, telles que la tension de seuil. En dopant la région de canal d'un transis- tor, on obtient une tension de seuil plus élevée. Le transistor n'est pas débloqué par l'application de la tension Vcc à la grille. Au contraire, avec la région de canal non dopée, le transistor est débloqué par la tension Vcc appliquée à la grille. Des données binaires sont enregistrées dans la cellule de mémoire en dopant sélectivement les régions de canal. Ainsi, un "0" logique est enregistré dans un transistor ayant une région de canal dopée, et un "1" logique est enregistré dans un transistor ayant une ré- gion de canal non dopée. La figure 1 est une vue de dessus d'une région (comprenant quatre cellules de mémoire) d'une mémoire morte à masque classique. En se référant à la figure 1, on note qu'une mémoire morte à masque est formée sur un substrat 10 ayant une surface de type P. La mémoire morte à masque comprend un réseau de lignes de bit enterrées parallèles 12, 14 et 16 qui sont des lignes de bit de type N formées en dopant sé- lectivement le substrat 10, et un réseau de lignes de mot parallèles 18 et 20 qui s'étendent sur le substrat 10. Le réseau de lignes de mot 18 et 20 est perpendiculaire au réseau de lignes de bit 12, 14 et 16. De plus, une couche d'oxyde de silicium est formée entre deux lignes de mot 18 et 20 pour l'isolation. Normalement, dans une mémoire morte à masque, on adopte une structure dans laquelle une ligne de mot est partagée. Les lignes de bit 12, 14 et 16 sont les régions de source/drain de transistors à effet de champ, tandis que les régions 22, 24, 26 et 28 qui sont con- nectées aux lignes de bit 12, 14 et 16 sous les lignes de mot 18 et 20 sont les régions de canal de transistors à effet de champ. La figure 2 est une coupe d'une mémoire morte classique cor- respondant à la ligne 2-2' sur la figure 1. En se référant à la figure 2, on note que pour former une ligne de bit enterrée, on utilise un masque ap- proprié (non représenté sur la figure) pour recouvrir le substrat 10. On implante un dopant de type N dans le substrat 10 pour former les lignes de bit 12, 14 et 16. On place ensuite dans un environnement d'oxygène le substrat 10 dopé, pour activer le dopant à l'intérieur des lignes de bit 12, 14 et 16, et pour former une couche d'oxyde. La couche d'oxyde comprend une couche d'oxyde de grille 30, plus mince, sur la région de canal 22 et 24, et une couche d'oxyde 32, plus épaisse, recouvrant les lignes de bit 12, 14 et 16. La couche d'oxyde mince 32 est formée à cause de la vitesse de diffusion d'oxydation beaucoup plus élevée du do- pant de type N à concentration élevée dans les lignes de bit 12, 14 et 16, en comparaison avec les ions de type P à faible concentration dans les régions de canal 22 et 24. Après la formation de la couche d'oxyde épaisse 32, on forme une couche de silicium polycristallin dopé sur la couche d'oxyde de grille 30 et sur la couche d'oxyde épaisse 32. On dé- finit ensuite la couche de silicium polycristallin pour former une électrode de grille 18 du transistor à effet de champ. L'électrode de grille est utili- sée à titre de ligne de mot dans la mémoire morte. Lorsque la taille de la mémoire devient de plus en plus petite, la largeur des lignes de bit enterrées devient de plus en plus faible. L'es- pace de la ligne de bit se rétrécit également davantage. Plus la ligne de bit est petite, plus sa résistance est grande. Par conséquent, la vitesse d'accès aux données dans une mémoire morte est plus faible. La dimen- sion d'un transistor est limitée par la considération de la vitesse d'accès. D'autre part, le procédé de fabrication classique d'une mémoire morte à états multiples est très complexe. En outre, il est difficile de maîtriser la dose pour la formation d'une tension de seuil différente, et par consé- quent il est difficile d'obtenir une plus grande capacité d'enregistrement de données. Un but de l'invention est donc de procurer un procédé de fabri- cation d'une mémoire morte à masque à quatre états. On utilise une technique de fabrication d'un transistor à couche mince pour fabriquer des transistors de mémoire à deux couches se partageant la même cou- che d'oxyde de grille. On forme une mémoire morte ayant quatre tensions de seuil. Avec les transistors ayant des caractéristiques différentes, on enregistre des données à plusieurs bits dans une seule cellule de mé- moire. La densité d'enregistrement est augmentée à l'intérieur de dimen- sions et d'un espace limités. Pour atteindre ces buts et avantages, et conformément à son objectif, I'invention, telle qu'elle est mise en oeuvre et décrite ici de fa- çon générale, porte sur un procédé de fabrication d'une mémoire morte à masque à quatre états. On fournit un substrat semiconducteur ayant une couche d'oxyde de grille, une première couche de silicium polycristallin, un ensemble de régions de source/drain et un ensemble de régions de canal. On effectue une première étape de codage dans une partie des régions de canal, en utilisant à titre de masque une première couche de résine photosensible, et en dopant cette partie des régions de canal. On forme sur le substrat une couche d'oxyde de transistor à couche mince. On définit un ensemble de trous de traversée pour mettre à nu les ré- gions de source/drain, en enlevant une partie de la couche d'oxyde de transistor à couche mince et de la couche d'oxyde de grille. On forme une seconde couche de silicium polycristallin sur la couche d'oxyde de tran- sistor à couche mince. En utilisant un masque pour doper avec un dopant une partie de la seconde couche de silicium polycristallin, on forme un ensemble de régions dopées. En utilisant à titre de masque une seconde couche de résine photosensible, on dope avec un dopant une partie de la seconde couche de silicium polycristallin correspondant aux régions de canal, et on effectue une seconde étape de codage. D'autres caractéristiques et avantages de la présente invention seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est une vue de dessus d'une région de mémoire morte à masque classique; La figure 2 est une coupe de la mémoire morte classique, selon la ligne en pointillés 2-2' sur la figure 1; La figure 3 est une vue de dessus d'une région d'une mémoire morte à masque à quatre états, dans un mode de réalisation préféré conforme à l'invention; Les figures 4a à 4f montrent des coupes illustrant le processus de fabrication d'une mémoire morte à masque à quatre états, correspon- dant à la ligne A-A' sur la figure 3; Les figures 5a à 5f montrent des coupes illustrant le processus de fabrication d'une mémoire morte à masque à quatre états, correspon- dant à la ligne B-B' sur la figure 3; Les figures 6a à 6f montrent des coupes illustrant le processus de fabrication d'une mémoire morte à masque à quatre états, correspon- dant à la ligne C-C' sur la figure 3; La figure 7 est un schéma simplifié d'une mémoire morte à masque à quatre états, dans un mode de réalisation préféré conforme à l'invention. En se référant aux figures 3, 4a, 5a et 6a, on note qu'on fournit un substrat semiconducteur 300. Le substrat 300 comprend une région de source/drain 310 pour former une ligne de bit enterrée, une région de ca- nal 320 pour séparer la région de source/drain, et une grille 36 qui est constituée par une couche d'oxyde de grille 33, une première couche de silicium polycristallin 34 et un élément d'espacement 35. Sur la figure 3, la région de canal 320 comprend en outre une première région 301, une seconde région 302, une troisième région 303 et une quatrième région 304. En se référant aux figures 3, 4b, 5b et 6b, on note qu'en utili- sant un photo-masque fabriqué conformément à un certain procédé, on forme une première couche de résine photosensible 37 de façon a recou- vrir le substrat 300. On met a nu des fenêtres de codage, c'est-à-dire la seconde région 302 et la troisième région 303 de la région de canal 320, pour effectuer une première étape de codage. On dope avec un dopant, par exemple par implantation ionique, la seconde région 302 et la troi- sième région 303 de la région de canal 320. La tension de seuil de la ré- gion de canal dopée 38 est donc différente de celle de la région de canal non dopée 320. En se référant aux figures 4c, 5c et 6c, on note qu'on enlève la première couche de résine photosensible 37. On forme une couche d'oxyde de transistor à couche mince 39 et on définit son motif, sur le substrat 300, et après avoir enlevé par attaque une partie de la couche de transistor à couche mince 39 et de la première couche de silicium po- lycristallin 34, on forme un trou de traversée 40 qui met a nu la ligne de bit enterrée 310. En se référant aux figures 4d, 5d et 6d, on note qu'on forme sur le substrat 300 une seconde couche de silicium polycristallin 41, dopée avec le type P. En se référant aux figures 4e, 5e et 6e, on note qu'en uti- lisant un photo-masque 43, on dope la seconde couche de silicium poly- cristallin 41 avec un dopant de type N. La région de source/drain 310 cor- respondant à la seconde couche de silicium polycristallin 41 est ensuite transformée en une région dopée de type N 42. En combinant la couche d'oxyde de transistor à couche mince 39, la seconde couche de silicium polycristallin 41 et la région dopée de type N 42, on forme une structure de transistor à couche mince inversé. La couche d'oxyde de transistor à couche mince 39 remplit la fonction d'une couche d'oxyde de grille, la seconde couche de silicium polycristallin 41 remplit la fonction d'un substrat et la région dopée de type N 42 remplit la fonction d'une région de source/drain. En se référant aux figures 4f, 5f et 6f, on note qu'on forme une seconde couche de résine photosensible sur le transistor à couche mince, tandis qu'on met à nu des secondes fenêtres de codage. Les se- condes fenêtres de codage sont la troisième région 303 et la quatrième région 304 de la région de canal 320. On dope avec un dopant, par exemple par implantation ionique, la seconde couche de silicium poly- cristallin du transistor à couche mince inversé, correspondant à la troi- sième région 303 et à la quatrième région 304. Par conséquent, la ten- sion de seuil de la couche de silicium polycristallin non dopé 41 est diffé- rente de celle de la couche de silicium polycristallin dopé 45. On enlève la seconde couche de résine photosensible 43. On effectue le traitement final pour achever la fabrication de contacts et d'une interconnexion en métal, et une mémoire morte à masque à quatre états est ainsi formée. Dans l'invention, une mémoire morte à masque à quatre états ayant une structure à deux couches fabriquée par deux étapes de codage a quatre tensions de seuil différentes. En se référant à la figure 3, on note que sur le substrat 300, la première région 301 de la région de ca- nal 320 n'est pas dopée par les première et seconde étapes de codage. La seconde région 302 est dopée seulement à la première étape de co- dage. La troisième région 303 est dopée à la fois aux première et se- conde étapes de codage, et la quatrième région 304 est dopée seulement à la seconde étape de codage. En se référant à la figure 7, on note que pour la cellule de mémoire à transistor 71, le courant de seuil de la pre- mière ligne de bit enterrée est 11, et le courant de seuil pour la cellule de mémoire à transistor 72 de la seconde ligne de bit enterrée est 12. Lors- que le résultat de la première étape de codage correspond à l'état con- ducteur, et le résultat de la seconde étage de codage correspond à l'état bloqué, on obtient un courant Il. Si les résultats des première et seconde étapes de codage correspondent tous deux à l'état conducteur, on obtient un courant Il + 12. Si le résultat de la première étape de codage corres- pond à l'état bloqué et le résultat de la seconde étape de codage corres- pond à l'état conducteur, on obtient un courant de 12. D'autre part, si les résultats des première et seconde étapes de codage correspondent à I'état bloqué, on obtient un courant de 0. On obtient quatre courants dif- férents avec quatre tensions de seuil différentes. Par consequent, avec deux étapes de codage, on fabrique une mémoire morte à masque à quatre états. Ainsi, I'une des caractéristiques de l'invention est la formation d'une structure de transistor à deux couches. La couche supérieure est un transistor a couche mince inversé, se partageant une couche de sili- cium polycristallin avec le transistor de la couche inférieure. La dimen- sion de la structure est réduite. Une autre caractéristique de l'invention consiste en ce qu'en utilisant deux étapes de codage, on réalise deux transistors avec respec- tivement deux tensions de seuil différentes, pour former une mémoire morte à masque à quatre états. Il va de soi que de nombreuses modifications peuvent être ap- portées par l'homme de l'art au procédé décrit et représenté. REVENDICATIONS 1. Procédé de fabrication d'une mémoire morte a masque à quatre états, caractérisé en ce qu'il comprend les étapes suivantes: on fournit un substrat semiconducteur (300) ayant une couche d'oxyde de grille (33), une première couche de silicium polycristallin (34), un ensem- ble de régions de source/drain (310) et un ensemble de régions de canal (320); on effectue une première étape de codage dans une partie des régions de canal (320), en utilisant à titre de masque une première cou- che de résine photosensible (37), pour doper la partie des régions de ca- nal (320); on forme sur le substrat une couche d'oxyde de transistor à couche mince (39); on définit un ensemble de trous de traversée (40) pour mettre à nu les régions de source/drain (310), en enlevant une par- tie de la couche d'oxyde de transistor à couche mince (39) et de la cou- che d'oxyde de grille (33); on forme une seconde couche de silicium po- lycristallin (41) sur la couche d'oxyde de transistor à couche mince (39); on utilise un masque (43) pour doper une partie de la seconde couche de silicium polycristallin (41) avec un dopant, pour former un ensemble de régions dopées (42); et en utilisant à titre de masque une seconde cou- che de résine photosensible (44), on dope avec un dopant une partie de la seconde couche de silicium polycristallin (41) correspondant aux ré- gions de canal, et on effectue une seconde étape de codage. 2. Procédé selon la revendication 1, caractérisé en ce que les régions de canal (320) comprennent une première région (301), une se- conde région (302), une troisième région (303) et une quatrième région (304). 3. Procédé selon la revendication 2, caractérisé en ce que l'uti- lisation d'une première couche de résine photosensible (37) à titre de masque et le dopage de la partie des régions de canal (320) compren- nent en outre: la formation de la première couche de résine photosensi- ble (37) sur le substrat (300); la définition et l'enlèvement d'une partie de la première couche de résine photosensible (37) pour mettre à nu la se- conde région (302) et la troisième région (303) parmi les régions de ca- nal; le dopage de la seconde région (302) et de la troisième région (303) parmi les régions de canal (320); et l'enlèvement de la première couche de résine photosensible (37). 4. Procédé selon la revendication 1, caractérisé en ce que la seconde région (302) et la troisième région (303) parmi les régions de canal (320) sont dopées par implantation ionique. 5. Procédé selon la revendication 1, caractérisé en ce que la seconde couche de silicium polycristallin (41) est une couche de silicium polycristallin de type P. 6. Procédé selon la revendication 1, caractérisé en ce que les régions dopées (42) correspondent aux régions de source/drain (310). 7. Procédé selon la revendication 1, caractérisé en ce que les régions dopées sont dopées avec un dopant de type N. 8. Procédé selon la revendication 6, caractérisé en ce que le dopant de type N est introduit par implantation ionique. 9. Procédé selon la revendication 2, caractérisé en ce que l'uti- lisation d'une seconde couche de résine photosensible (44) à titre de masque et le dopage de la seconde couche de silicium polycristallin (41) correspondant à des régions de canal dopées (320) comprennent en ou- tre: la formation de la seconde couche de résine photosensible (44) sur le substrat (300); la définition et l'enlèvement d'une partie de la seconde couche de résine photosensible (44) pour mettre à nu la seconde couche de silicium polycristallin (41) correspondant à la seconde région (302) et à la troisième région (303) parmi les régions de canal (320); le dopage de la couche de silicium polycristallin correspondant à la seconde région (302) et à la troisième région (303) parmi les régions de canal (320); et l'enlèvement de la seconde couche de résine photosensible (44). 10. Procédé selon la revendication 9, caractérisé en ce que la seconde étape de codage est une étape de dopage par implantation ioni- que. 11. Procédé de fabrication d'une mémoire morte à masque à quatre états, caractérisé en ce qu'il comprend les étapes suivantes: on fournit un substrat semiconducteur (300) ayant une couche d'oxyde de grille (33), une première couche de silicium polycristallin (34), un ensem- ble de régions de source/drain (310), et un ensemble de régions de canal (320) qui comprennent une première région (301), une seconde région (302), une troisième région (303) et une quatrième région (304); on forme une première couche de résine photosensible (37) sur le substrat (300); on définit un motif dans la première couche de résine photosensible (37) pour mettre à nu la seconde région (302) et la troisième région (303); on effectue une première étape de codage, en dopant les seconde et troi- sième régions (302, 303); on forme sur le substrat (300) une couche d'oxyde de transistor à couche mince (39); on définit un motif dans la couche d'oxyde de transistor à couche mince (39) pour former un ensem- ble de trous de traversée (40) de façon à mettre a nu les régions de source/drain (310); on forme une seconde couche de silicium polycristal- lin (41) sur la couche d'oxyde de transistor à couche mince (39); on uti- lise un masque (43) pour doper avec un dopant une partie de la seconde couche de silicium polycristallin (41), pour former un ensemble de ré- gions dopées (42); on forme une seconde couche de résine photosensi- ble (44) sur la seconde couche de silicium polycristallin (41); on définit un motif dans la seconde couche de résine photosensible (44) pour met- tre à nu la couche de silicium polycristallin correspondant aux régions de source/drain (310); on effectue une seconde étape de codage, en dopant la seconde couche de silicium polycristallin correspondant à la troisième région (303) et à la quatrième région (304); et on enlève la seconde cou- che de résine photosensible (44). 12. Procédé selon la revendication 11, caractérisé en ce que la première étape de codage est accomplie par implantation ionique. 13. Procédé selon la revendication 11, caractérisé en ce que la seconde étape de codage est accomplie par implantation ionique. 14. Procédé selon la revendication 11, caractérisé en ce que la seconde couche de silicium polycristallin (41) est une couche de silicium polycristallin dopé avec le type P. 15. Procédé selon la revendication 11, caractérisé en ce que les régions dopées (42) sont formées par introduction d'un dopant de type N dans la seconde couche de silicium polycristallin (41).