FR 2760561 A1 19980911 FR 9802400 A 19980227 CIRCUIT ET PROCEDE DE PILOTAGE D'UN DISPOSITIF D'AFFICHAGE A CRISTAUX LIQUIDES La présente invention concerne un dispositif d'affichage à cristaux liquides et à transistors en couche mince (TFT-LCD) et, plus particulièrement, un circuit de pilotage d'un écran à cristaux liquides présentant une fonction de balayage multiple, ainsi qu'un procédé de pilotage de dispositif d'affichage. L'expression "balayage multiple" (multi-scan) implique l'expansion selon la direction verticale de signaux adéquat sur un panneau d'affichage à cristaux liquides haute résolution à basse résolution pour en permettre l'affichage. 11 est facile de réaliser l'expansion de signaux vidéo selon la direction horizontale, grâce à une augmentation de la fréquence d'échantillonnage. Par contre, il n'est pas facile de réaliser l'expansion de signaux vidéo selon la direction verticale, dans une méthode o les données d'image sont stockées dans des mémoires de trame. Le balayage multiple implique également la diminution d'un signal vidéo de source de haute résolution pour permettre son affichage sur un panneau d'affichage à cristaux liquides de basse résolution, ou l'élimination d'une partie de celle-ci. Dans ce cas, il est possible de supprimer certaines des données du signal vidéo de source. Dans un circuit de pilotage traditionnel pour un dispositif d'affichage à cristaux liquides, l'on doit fournir des signaux d'image présentant une résolution adéquate pour un module à cristaux liquides correspondant, pour un circuit intégré d'attaque. A part ceci, l'on doit pouvoir convertir la résolution d'un signal d'image supplémentaire externe, pour le rendre adéquat pour l'affichage sur un module à cristaux liquides, permettant ainsi d'afficher un signal vidéo de source de basse résolution sur un module à cristaux liquides de haute résolution. Un tel circuit de pilotage traditionnel pour un écran à cristaux liquides sera maintenant décrit en référence aux dessins annexes. La figure 1 est un schéma blocs d'un circuit de pilotage traditionnel d'un écran à cristaux liquides. Cette figure illustre la structure d'un circuit intégré de pilotage présentant des données à échelle de gris codées sur 6 bits, présentant 192 sorties. La figure 2 est une vue en détail de la partie à verrouillage pour deux lignes, à 192x6 bits, de la figure 1. Comme le montre la figure 1, un circuit de pilotage traditionnel pour un affichage à cristaux liquides est composé d'un registre à décalage bidirectionnel à 64 bits, 1, pour décaler de façon bidirectionnelle un signal d'entrée/sortie (E/S) de retenue en correspondance à un signal d'horloge externe, une partie tie verrouillage à deux lignes et à 192x6 bits, 2, pour le stockage successif des données de signal d'image R, V et B externes (chacun de 6 bits) en fonction (ldu signal d'E/S de retenue fourni par le registre de décalage bidirectionnel à 64 bits, et pour fournir en sortie des données stockées en fonction d'un signal externe de chargement, un convertisseur numérique/analogique (N/A) à 192 x 6 bits, 3, pour convertir les données de signal d'image fournies en sortie par le registre à verrouillage à deux lignes et à 192x6 bits, 2, en un signal analogique en correspondance à un signal externe POL, ainsi que 192 circuits de sortie (lde données 4 pour fournir en sortie le signal d'image analogique, fourni par le convertisseur numérique/analogique (N/A) à 192x6 bits, 3, vers un panneau a cristaux liquides et à transistors en couche mince (TFT-LCD), en fonction d'un signal d'image externe. La figure 2 illustre des détails de la structure du registre à verrouillage à 2 lignes et à 192x6 bits, 2, du circuit de pilotage de l'afficheur. Comme indiqué sur la figure 2, la partie de verrouillage 2 à 2 lignes et à 192x6 bits est composée de deux registres constituant un premier et un deuxième registre à verrouillage 2a et 2b. Chacun des registres à verrouillage 2a et 2b nécessite trois registres ou trois bascules à mémoire de 192x6 bits pour le verrouillage des signaux d'image R, V, et B. Lors du stockage d'un signal d'image par le premier registre à verrouillage 2a en correspondance à un signal externe de chargement, le deuxième registre à verrouillage 2b fournit en sortie les données stockées vers le convertisseur N/A 3 à 192x6 bits. Lors du stockage de données de signal d'image par le deuxième registre à verrouillage 2h, le premier registre à verrouillage 2a fournit en sortie les données stockées. Pour chaque ligne, chaque registre est conçu pour stocker et pour fournir en sortie en alternance. On va maintenant décrire ci-dessous le fonctionnement du circuit de pilotage traditionnel d'un écran à cristaux liquides. Comme illustré sur la figure 1, dans le cas d'un module à cristaux liquides pour affichage en mode VGA (image de 640x480 points), il est nécessaire d'utiliser au moins dix circuits intégrés de pilotage. Dans le cas d'un module d'affichage à cristaux liquide pour l'affichage en mode XGA (image de 1024x768 points), il faut disposer d'au moins 16 circuits intégrés de pilotage. Vu que le module VGA est composé de 1920 (640x3) points, le circuit intégré de pilotage illustré sur la figure I présente 192 sorties, des signaux R, V et 1B constituant un pixel. Ainsi, dix circuits intégrés de pilotage (192x10= 1920) sont nécessaires pour obtenir les 1920 points. Le module XGA est composé de 3072 R:\14600\14642 FR.ItO)( 30 a-r1i 1998 - 2/26, (1024x3) points de sorte que 16 circuits intégrés de pilotage (192x16=3072) sont nécessaires. Comme décrit précédemment, le nombre de circuits intégrés de pilotage associés à un panneau d'affichage à cristaux liquides dépend du type de module à cristaux liquides utilisés. Il faut aussi que le signal d'image appliqué aux circuits intégrés de pilotage soit adéquat pour le module. En présence d'un signal d'image adéquat pour le module, les registres à verrouillage 2a et 2b réalisent le verrouillage des données reçues en entrée pour le stockage, et fournissent en sortie des données stockées en alternance, en correspondance à un signal de chargement. Ensuite, le convertisseur N/A 3 convertit les données fournies en sortie par la partie de verrouillage 2 en un signal analogique, et les circuits de sortie de données 4 appliquent le signal converti en analogique à chaque ligne de données du panneau d'affichage à cristaux liquides. 1 5 Cependant, le circuit de pilotage traditionnel pour un panneau d'affichage à cristaux liquides présente les problèmes suivants. Tout d'abord, vu qu'il faut incorporer le circuit de pilotage du panneau dans un circuit intégré de pilotage qui est adapté à son module d'affichage à cristaux liquides, et qu'il faut fournir des signaux d'image qui sont adéquats pour ce module d'affichage à cristaux liquides pour permettre l'affichage des signaux d'image, la fonction de balayage multiple ne peut pas réaliser l'affichage. Deuxièmement, dans le cas o l'on veut afficher des signaux d'image qui ne sont pas adaptés au module, sans remplacer ou ajouter des circuits intégrés de pilotage, il est nécessaire de disposer des circuits supplémentaires de conversion pour le module. Un but de la présente invention est de proposer un circuit de pilotage pour un panneau d'affichage à cristaux liquides ainsi qu'un procédé de pilotage de ce panneau qui permet de résoudre un ou plusieurs des problèmes associés aux limitations et aux inconvénients de l'art antérieur. Un autre but de l'invention est de proposer un circuit de pilotage d'un panneau d'affichage à cristaux liquides présentant une fonction de balayage multiple, dans lequel une expansion ou une diminution des signaux vidéo de source est effectuée pour permettre un affichage d'une taille adéquate sur l'écran. L'invention propose donc un circuit de pilotage pour un écran à cristaux liquides (LCD) comprenant un registre à décalage destiné à décaler et à fournir en sortie un signal d'entrée/sortie (E/S) de retenue; une partie formant circuit I, JII 4 2 I IU. 1) à verrouillage. Selon un mode de réalisation, ladite partie de commande comprend: une première partie de sélection pour fournir en sortie un signal de sélection pour sélectionner l'un parmi les trois registres à verrouillage pour activation en mode de verrouillage de données; une partie à boucle à verrouillage de phase (PLL) pour sortir un signal d'horloge de points en divisant un signal de synchronisation horizontale d'un signal d'image reçu en entrée en le nombre de points d'une ligne pour un module d'écran à cristaux liquides correspondants; un bloc constituant un oscillateur variable pour fournir en sortie des impulsions de déclenchement périodiques pour le nombre de lignes de balayage de l'écran à cristaux liquides pour une période de synchronisation verticale; une partie de comparaison pour éviter d'avoir simultanément le mode de sortie de données et le mode de verrouillage de données dans un des registres à verrouillage du circuit de verrouillage; une deuxième partie de sélection pour sélectionner l'un des registres à verrouillage pour fonctionnement en mode de sortie de données en fonction d'un signal fourni en sortie par la partie de comparaison. Selon un autre mode de réalisation, ladite première partie de sélection est composée d'un sélectionneur cyclique émettant de façon répétitive un signal (lde sélection en utilisant comme signal d'horloge, un signal de synchronisation horizontale d'un signal d'image reçu en entrée et en utilisant un signal (lde synchronisation verticale en tant que signal de chargement et de vidage, (lde sorte que le premier, puis le deuxième et ensuite le troisième registres à verrouillage soient sélectionnés pour passer de façon séquentielle en mode (lde verrouillage. R:\14600\14642FR.I)(>( - 30 arll d1998 '. 426 Selon un mode de réalisation, ladite deuxième partie de sélection est composée d'un sélectionneur cyclique pour sélectionner de façon répétitive, un signal de sélection, en utilisant, en tant que signal d'horloge, un signal de sortie fourni par la partie de comparaison et en utilisant un signal de synchronisation verticale du signal d'image reçu en entrée en tant que signal de chargement et de vidage, de sorte que le troisième et ensuite le premier suivi du deuxième registres à verrouillage soient sélectionnés pour passer séquentiellement en mode de sortie de données. Selon encore un autre mode de réalisation, la partie de comparaison l 0 comprend: une première porte NON-ET pour obtenir un produit logique entre d'une part, un premier signal de sélection du mode de verrouillage IN A fourni en sortie par la première partie de sélection, et d'autre part, un troisième signal de sélection du mode de sortie OUT C fourni en sortie par la deuxième partie de sélection ainsi que son inversion; une deuxième porte NON ET pour obtenir un produit logique de, d'une part, un deuxième signal de sélection de mode de verrouillage IN B fourni en sortie par la première partie de sélection, et d'autre part, un premier signal de sélection de mode de sortie OUT A fourni en sortie par la deuxième partie de sélection, ainsi que son inversion; une troisième porte NON-ET pour obtenir un produit logique entre, d'une part, un troisième signal de sélection de mode de verrouillage IN C fourni en sortie par la première partie de sélection, et, d'autre part, un deuxième signal de sélection de mode de sortie OUT B fourni en sortie par la deuxième partie de sélection, ainsi que son inversion; une première porte ET pour obtenir un produit logique des signaux fournis en sortie par la première, la deuxième et la troisième porte NON-ET; et une deuxième porte ET pour obtenir un produit logique entre un signal de sortie de la première porte ET et un signal de sortie du bloc formant l'oscillateur variable et pour fournir en sortie ce produit logique à la deuxième partie de sélection. Selon un autre mode de réalisation, un circuit de pilotage pour un écran à 3(0 cristaux liquides comprend: une première, deuxième, et troisième parties de mémoire pour écrire le signal correspondant à une ligne d'un signal d'image reçu en entrée, par une commande externe, à une adresse correspondante et pour lire un signal écrit; une partie de sélection de sortie pour sélectionner un signal de sortie fourni par l'un quelconque parmi la première, la deuxième et la troisième parties de mémoire, et une partie de commande pour commander l'écriture et la lecture de chacune parmi la première, la deuxième et la troisième parties de mémoire et pour commander les sorties de la partie de sélection de sortie afin de valider le fonctionnement de l'une parmi la première, la deuxième IR: 1 4ó,(1(1\1 4 mémoire en mode de maintien et l'autre partie de mémoire en mode de sortie. Selon un autre mode de réalisation, la partie de sélection de sortie est composée d'une mémoire tampon à trois états pour le stockage temporaire de données fournies en sortie par chacune des première, deuxième, et troisième parties de mémoire, sous la commande de la partie de commande. Selon un autre mode de réalisation, les première, deuxième et troisième parties de mémoire comprennent: un multiplexeur pour fournir en sortie soit un signal d'horloge de lecture, soit un signal d'horloge d'écriture en fonction d'un signal de commande fourni par la partie de commande; une porte 011()ll pour obtenir un produit logique des signaux de sélection d'entrée/sortie d'une mémoire correspondante, et un inverseur pour inverser un signal de sélection d'entrée fourni par la partie de commande; et une mémoire pour lecture ou écriture par la partie de commande, sous la commande d'un signal de sélection 1 5 fourni par la partie de commande via l'inverseur et en utilisant une sortie du multiplexeur en tant que signal d'adressage, et une sortie de la porte OIJ en tant que signal de remise à zéro des adresses. Selon encore un autre mode de réalisation, la partie de commande comprend: une première partie de sélection pour fournir en sortie un signal dc sélection IA, IB et IC afin de valider l'une parmi la première, la deuxième et la troisième parties de mémoire en mode d'entrée; une partie à boucle à verrouillage de phase (PLL) fournissant en sortie un signal d'horloge des points par division d'un signal de synchronisation horizontal du signal d'image reçu en entrée en un nombre de points d'une ligne pour un module d'écran à cristaux liquides correspondant; une partie constituant un oscillateur variable pour fournir en sortie des impulsions de déclenchement périodiques pour le nombre de lignes de balayage du module d'écran à cristaux liquides pour une période de synchronisation verticale; un compteur des signaux de synchronisation verticale pour fournir en sortie des signaux de synchronisation verticale pour l'écran à cristaux liquides par comptage de signaux d'horloge, fourni en sortie par la partie constituant l'oscillateur variable, en un nombre égal au nombre de lignes du module d'écran à cristaux liquides correspondants; une partie de comparaison pour empêcher un fonctionnement simultané de l'une des parties de mémoire en mode d'entrée et en mode de sortie; et une partie de sélection pour fournir en sortie des signaux de sélection OA, OB et OC afin de valider le fonctionnement d'une parmi les première, deuxième et troisième parties de mémoire en mode de sortie. Selon un autre mode de réalisation, la première partie de sélection comprend: un compteur ternaire qui réalise un comptage en ternaire, utilisant comme signal de remise à zéro un signal de synchronisation verticale du signal d'image reçu en entrée, et en tant que signal d'horloge, un signal de synchronisation horizontale; et un décodeur pour fournir en sortie des signaux de sélection IA, lB et IC afin de valider le fonctionnement de l'une des trois parties de mémoire en mode d'entrée par décodage d'un signal fourni en sortie par le compteur ternaire. Selon encore un autre mode de réalisation, la première partie de sélection fournit en sortie un signal de sélection afin de valider de façon séquentielle le fonctionnement de la première, puis de la deuxième et ensuite de la troisième parties de mémoire en mode d'entrée. Selon un mode de réalisation, la deuxième partie de sélection comprend: un compteur ternaire pour compter en ternaire en utilisant en tant que signal 1 5 de remise à zéro un signal de synchronisation verticale d'un signal d'image reçu en entrée et en tant que signal d'horloge, un signal de sortie de la partie de comparaison; et un décodeur pour fournir en sortie des signaux de sélection OA, OB et OC afin de valider le fonctionnement de l'une parmi les trois parties de mémoire en mode de sortie, par décodage d'un signal fourni en sortie par le compteur ternaire. Selon un autre mode de réalisation, la deuxième partie de sélection émet un signal de sélection afin de valider de façon séquentielle le fonctionnement de la troisième, puis de la première et ensuite de la deuxième parties de mémoire en mode de sortie. Selon encore un autre mode de réalisation la partie de comparaison comprend: une première porte ET fournissant le produit logique entre d'une part un signal de sélection de la première partie de mémoire OA fourni par la deuxième partie de sélection, et, d'autre part, un signal de sélection de la deuxième partie de mémoire lB fourni par la première partie de sélection; une deuxième porte ET fournissant le produit logique entre, d'une part, un signal de la deuxième partie de mémoire OB fourni par la deuxième partie de sélection, et, d'autre part, le signal de sélection de la troisième partie de mémoire IC fourni par la première partie de sélection); une troisième porte ET pour fournir un produit logique entre, d'une part, un signal de sélection d'une troisième partie de mémoire OC fourni par la deuxième partie de sélection, et, d'autre part, un signal de sélection d'une première partie de mémoire IA fourni par la première partie de sélection; une porte NON-OU pour fournir un produit logique des signaux de sortie de la première, la deuxième et la troisième I 4 11I4,42F I.1)1(' - 311 a ril 1998 - 7/16 porte ET, avec une inversion du produit logique; une quatrième porte ET fournissant le produit logique d'une sortie de la porte NON-OU et une sortie du compteur de synchronisation verticale, en fournissant ce produit logique en tant que signal d'horloge pour ladite deuxième partie de sélection. L'invention propose également un procédé de commande d'un circuit (lde pilotage d'un écran à cristaux liquides composé d'une première, d'une deuxième et d'une troisième mémoire pour l'affichage de signaux d'image présentant différentes résolutions, comprenant les étapes consistant: à sélectionner de façon répétitive la première, ensuite la deuxième et ensuite la troisième parties de mémoire l'une après l'autre, et simultanément, àl sélectionner de façon répétitive la troisième, ensuite la première et ensuite la deuxième mémoires en mode de sortie l'une après l'autre; à sélectionner une mémoire, validée précédemment en mode de sortie, dans chaque cas o une mémoire se trouvant validée en mode d'entrée doit être validée pour fonctionner en mode de sortie, suite à une différence entre les débits d'entrée et de sortie; à répéter la première et la deuxième étape pendant une période de synchronisation verticale d'un signal d'image reçu en entrée. D'autres buts, caractéristiques et avantages apparaîtront à la lecture de la description de plusieurs modes de réalisation de l'invention, fait à titre non limitatif, et en regard des dessins annexés, dans lequel: - la figure 1 est un schéma-blocs illustrant la structure d'un circuit (lde pilotage traditionnel pour un dispositif d'affichage à cristaux liquides; - la figure 2 illustre la structure détaillée d'un registre à verrouillage à 2 lignes et à 192x6 bits de la figure 1; - la figure 3 est un schéma blocs illustrant la structure d'un circuit de pilotage d'un panneau d'affichage à cristaux liquides selon un premier mode de réalisation de l'invention; la figure 4 est une vue détaillée de la structure du registre à verrouillage de la figure 3; - la figure 5 illustre des détails de la structure de l'unité de commande (lde la figure 3; - la figure 6 est un schéma de principe du comparateur de la figure 5; - la figure 7 illustre le fonctionnement du balayage multiple du circuit de pilotage pour dispositif d'affichage à cristaux liquides selon le premier mode (lde réalisation de l'invention; - la figure 8 illustre le schéma de principe d'un circuit de pilotage pour un dispositif d'affichage à cristaux liquides selon un deuxième mode de réalisation de l'invention; R:\14600\146412FR.DO(' - 30a r nI 1"98 - 8/26 - la figure 9 est un schéma-blocs illustrant la structure d'un circuit de pilotage pour dispositif d'affichage à cristaux liquides selon le deuxième mode de réalisation de l'invention; et - la figure 10 est un schéma de circuit détaillé de l'unité de commande de la figure 9. Sur la figure 3, qui est un schéma blocs illustrant la structure d'un circuit de pilotage d'un écran à cristaux liquides (LCD) selon le premier mode de réalisation de l'invention, on a pris l'exemple d'un circuit de 6 bits (à échelle de gris) avec 192 sorties. La figure 4 représente de façon détaillée le registre à verrouillage de la figure 3, la figure 5 illustre de façon détaillée la structure de l'unité de commande de la figure 3, et la figure 6 est un schéma de principe illustrant la structure du comparateur de la figure 5. Comme illustré sur la figure 3, un circuit de pilotage d'un écran LCD de l'invention comprend un registre à décalage bidirectionnel 11 à 64 bits pour le décalage bidirectionnel d'un signal d'entrée/sortie de retenue en fonction d'un signal d'horloge externe; une partie de verrouillage 12 est composée de 3 registres de verrouillage (un premier, deuxième et troisième registres de verrouillage) pour stocker séquentiellement des données de signal d'image R, V et B (chacun de 6 bits) qui sont reçus dans l'un des registres à verrouillage, et fournies en sortie en tant que signaux d'entrée/sortie de retenue par le registre à décalage bidirectionnel à 64 bits 11 avec synchronisation grâce à un signal de commande externe (mode de verrouillage de données), pour le maintien temporaire des données stockées (mode de blocage des données) et pour la sortie des données du signal d'image ainsi bloquées (mode de sortie de données); un convertisseur numérique/analogique à 192x6 bits 13 pour la conversion des données de signal d'image, fournies en sortie par la partie de verrouillage 12, en un signal analogique moyennant un signal externe POL; 192 circuits de données 14 pour sortir le signal d'image analogique fourni par le convertisseur N/A à 192x6 bits 13 vers un écran LCD à transistors en couche mince sous la commande du signal externe POL; et une unité de commande 15 pour commander l'entrée, la sortie et le blocage des données par la partie à verrouillage à 3 lignes et à 192x6 bits 12. Ici, on a pris l'exemple de l'utilisation d'une mémoire à 3 lignes et à 192x6 bits pour les trois registres à verrouillage constituant la partie de verrouillage 12. La partie de verrouillage 12 consiste donc en trois registres à verrouillage constituant un premier, un deuxième et un troisième registres à verrouillage 12a, 12b et 12c qui sont prévus pour verrouiller les données de signal d'image R, V et B respectivement, et pour passer de façon répétitive d'un mode de verrouillage de données à un mode de 4211 R.l()(' - 31) ar 1998 -9/26 blocage de données et à un mode de sortie de données en fonction des signaux de commande fournis par l'unité de commande 15. La figure 5 illustre la structure de l'unité de commande 15 qui comprend une première partie de sélection 16 fournissant un signal de sélection pour choisir un parmi les trois registres à verrouillage de la partie de verrouillage 12 pour son passage en mode de verrouillage de données, un signal de synchronisation horizontale du signal d'image constituant un signal d'horloge et un signal de synchronisation verticale constituant un signal de chargement et de vidage du registre; une partie à boucle à verrouillage de phase (PLL) 17 l0 pour fournir en sortie un signal d'horloge de points, ou une horloge maître, ien divisant le signal de synchronisation horizontale des signaux d'image reçus ien entrée en un nombre de points d'une ligne de module LCD correspondant (1024 dans le cas d'un format de 1024x768); un bloc constituant un oscillateur variable 18 fournissant en sortie des impulsions de déclenchement périodiques en nombre égal au nombre de lignes de balayage du module LCD (768 dans le cas d'un format 1024x768) pendant une période de synchronisation verticale afin de réaliser une expansion ou une contraction selon la direction verticale, par variation de la fréquence; un comparateur 19 prévu pour éviter que le mode de sortie de données et le mode de verrouillage de données ne se produisent simultanément dans la partie de verrouillage 12; et une deuxième partie de sélection 20 pour choisir un parmi les trois registres à verrouillage dans la partie de verrouillage 12 qui va passer en mode de sortie de données grâce à un signal fourni en sortie par le comparateur 19 en tant que signal d'horloge, et un signal de synchronisation verticale en tant que signal de chargement et de vidage du registre. La figure 6 illustre le comparateur 19 qui comprend une première porte NON ET 19a pour fournir le produit logique d'une part, d'un premier signal de sélection de mode de verrouillage IN A fourni en sortie par la première partie de sélection 16 et, d'autre part, un troisième signal de sélection de mode de sortie OUT C fourni en sortie par la deuxième partie de sélection 20, avec l'inversion du produit; une deuxième porte NON-ET 19b pour réaliser le produit logique d'une part, d'un deuxième signal de sélection de mode de verrouillage IN B fourni en sortie par la première partie de sélection 16 et, d'autre part, un premier signal de sélection de mode de sortie OUT A fourni en sortie par la deuxième partie de sélection 20, avec inversion du produit; une troisième porte NON-ET 19c pour réaliser le produit logique de, d'une part, un troisième signal de sélection de mode de verrouillage IN C fourni en sortie par la premièrepartie de sélection 16, et, d'autre part, un deuxième signal de R:\14600\14642FRlD( - 3- 10 1998 - 11'26 sélection de mode de sortie OUT B fourni en sortie par la deuxième partie de sélection 20 avec l'inversion du produit; une première porte ET 19d pour réaliser le produit logique des signaux fournis en sortie par la première, la deuxième et la troisième portes NON-ET 19a, 19b et 19c; et une deuxième porte ET 19e pour réaliser le produit logique de, d'une part, un signal de sortie de la première porte ET 19d et, d'autre part, un signal de sortie fourni par le bloc constituant l'oscillateur variable 18, le signal de sortie constituant un signal d'horloge pour la deuxième partie de sélection 20. On va maintenant décrire le fonctionnement du circuit de pilotage de l'écran LCD présentant la structure ci-dessus, selon le premier mode de réalisation de l'invention. La figure 7 illustre le fonctionnement en balayage multiple du circuit de pilotage de l'écran LCD selon le premier mode de réalisation de l'invention. A titre d'exemple, on a pris le cas de l'affichage de données de signal d'image présentant une résolution VGA de 640x480 sur un écran LCD présentant une résolution XGA de 1024x768 pour faciliter la description du fonctionnement du circuit de pilotage de l'écran LCD. Tout d'abord, à chaque signal de synchronisation horizontale H-sync, la première partie de sélection 16, utilisant un signal de synchronisation horizontale (H-sync) d'un signal d'image d'une résolution VGA en tant que signal d'horloge, sélectionne tour à tour le premier, deuxième et troisième registres à verrouillage 12a, 12b et 12c, afin de les faire passer séquentiellement en mode de verrouillage de données. A ce moment, le premier registre à verrouillage 12a est sélectionné, suivi par le deuxième et le troisième 12b et 12c, l'un après l'autre. Cette sélection est réalisée selon cet ordre de façon répétitive. Si, pendant la sélection répétitive des registres à verrouillage un signal de synchronisation verticale V-sync est reçu en entrée, c'est le premier registre à verrouillage 12a qui va être activé. Le circuit à boucle à verrouillage de phase (PLL) 17 divise des signaux de synchronisation horizontale H-sync du signal d'image VGA en 1024. La première partie de sélection 16 choisit un parmi les trois registres à verrouillage pour passer en mode de verrouillage, et, simultanément, la deuxième partie de sélection 20 choisit un parmi les trois registres à verrouillage pour passer en mode sortie de données. La deuxième partie de sélection 20 est re-initialisée de sorte que c'est le troisième registre à verrouillage 12c qui passe en premier en mode de sortie de données, suivi du premier et du deuxième registre de verrouillage 12a et 12b de façon séquentielle, sous la commande du bloc constituant l'oscillateur variable 18 et le comparateur 19; c'est-à-dire suite à l'initialisation de la première partie de 14 1 4(,(I1\\14 XGA pendant une période de synchronisation verticale. Egalement le comparateur 19 réalise le produit logique, d'une part, d'un signal de sélection de la première partie de sélection 16, et d'autre part, un signal de sélection de la deuxième partie de sélection 20 déterminant ainsi l'émission ou la non-émission d'un signal d'horloge originaire du bloc constituant l'oscillateur variable 18 vers la deuxième partie de sélection 2(1. C'est-à-dire la première partie de sélection 16 fournit en sortie un signal (lde sélection IN A de sorte que le premier registre à verrouillage 12a passe d'abord en mode de verrouillage de données, tandis que la deuxième partie de sélection 20 fournit en sortie un signal de sélection OUT C de sorte que le troisième registre à verrouillage passe en mode de sortie de données. En conséquence, vu que la première porte NON ET 19a du comparateur 19 émet un signal au niveau logique bas, la première et la deuxième portes ET 19d et 19e émettent des signaux au niveau logique bas quel que soit l'état des sorties de la deuxième et de la troisième portes NON-ET 19b et 19c, de sorte qu'aucun signal d'horloge soit appliqué à la deuxième partie de sélection 20. En conséquence, la deuxième partie de sélection 20 active le troisième registre à verrouillage 12c en mode (lde sortie de données. Cependant, vu qu'aucune donnée n'est stockée dans le troisième registre à verrouillage 12c, il n'y a pas de sortie de données. De cette façon, la première partie de sélection 16 sélectionne le premier registre à verrouillage 12a en mode de verrouillage de données de sorte qu'un signal d'image reçu en entrée pour une première ligne soit stocké dans ce premier registre de verrouillage 12a. Ensuite, synchronisé par le signal de synchronisation horizontale suivante, le deuxième registre à verrouillage 12b passe en mode de verrouillage de données. En conséquence, le signal d'image pour une deuxième ligne se trouve stocké dans le deuxième registre à verrouillage 12b. Maintenant, la première partie de sélection 16 ayant sélectionné le deuxième registre à verrouillage 12b pour le mode de verrouillage de données, en émettant le signal IN B, et la deuxième partie de sélection 20 ayant sélectionné le troisième registre à verrouillage 12c en mode de sortie de données, avec l'émission du signal OUT C, la sortie de la première, la deuxième et la troisième portes NON-ET 19a, 19b et 19c va se trouver au niveau logique haut, R:\I14600\144642FR.D()( - 30. 1'rl 199#8 - 12/2f, la première porte ET 19d émettant également un niveau logique haut, la deuxième porte ET 19e va émettre une impulsion, originaire du bloc constituant l'oscillateur variable 18 vers la deuxième partie de sélection 20. En conséquence, au moment o la deuxième porte ET 19e émet une impulsion, la deuxième partie de sélection 20 va fournir en sortie un signal de sélection OUT A afin de faire passer le premier registre à verrouillage 12a en mode de sortie de données. En conséquence, à ce moment, le premier et le deuxième registres à verrouillage 12a et 12b se trouvent respectivement en mode de sortie de données et en mode de verrouillage de données. Les signaux l 0 de sélection IN B et OUT A sont fournis au niveau logique haut à la deuxième porte NON-ET 19b du comparateur 19, et ainsi, le comparateur 19 n'émet pas de signal d'horloge. Le premier et le deuxième registres à verrouillage 12a et 12b sont mis simultanément en mode de sortie de données, et, respectivement, en mode de verrouillage de données. Cependant, tandis que le deuxième registre 1 5 à verrouillage 12b réalise le verrouillage des données à une vitesse correspondant à une résolution de 640x480 pour le mode VGA (qui est celui des images d'entrée), le premier registre à verrouillage 12a fournit en sortie des données à une fréquence qui correspond à une résolution de 1024x768 (mode XGA). Ainsi, juste avant le verrouillage d'une deuxième ligne d'un signal d'image reçu en entrée dans le deuxième registre à verrouillage 12b, le signal d'image pour la première ligne, qui a été verrouillé dans le premier registre à verrouillage 12a est fourni en sortie au convertisseur N/A 13. Bien que toutes les données ayant été verrouillées dans le premier registre à verrouillage 12a sont fournies en sortie, la deuxième partie de sélection 20 continue à émettre des signaux de sélection OUT A afin de valider le premier registre à verrouillage 12a pour le mode de sortie de données, car la deuxième partie de sélection 20 n'émet pas de signaux d'horloge. En conséquence, pendant que le deuxième registre à verrouillage 12b verrouille les données comme illustré sur la figure 7, le premier registre à verrouillage 12a fournit en sortie deux fois les données qui ont été verrouillées dans ce premier registre à verrouillage 12a. Après avoir complètement verrouillé le signal d'image de la deuxième ligne, dans le deuxième registre à verrouillage 12b, et, suite à la réception du signal de synchronisation horizontale suivant, la première partie de sélection 16 fournit en sortie les signaux de sélection IN C, de sorte que le troisième registre à verrouillage 12c est validé en mode de verrouillage de données. Simultanément, le comparateur 19 émet un signal d'horloge vers la deuxième partie de sélection 20 vu que les signaux de sélection IN C et OUT A sont au niveau haut, et les autres signaux de sélection sont au niveau logique bas. I1:/IJ 14 deuxième partie de sélection 20. Si toutes les données verrouillées dans le deuxième registre à verrouillage ont été fournies en sortie avant la fin du verrouillage de données par le troisième registre à verrouillage 12c, les données verrouillées par le deuxième registre à verrouillage sont fournies encore une fois en sortie. Si la première partie de sélection 16 sélectionne le premier registre à verrouillage 12a en mode de verrouillage de données, la deuxième partie de sélection 20 force le troisième registre à verrouillage 12c à fonctionner en mode de sortie de données. A ce moment, pendant la sortie des données verrouillées dans le troisième registre à 1i5 verrouillage 12c, les données pour la ligne suivante sont en train d'être verrouillées dans le deuxième registre à verrouillage 12b après le verrouillage de toutes les données de signal d'image d'entrée pour une ligne dans le premier registre à verrouillage 12a, de sorte que les données verrouillées dans le troisième registre à verrouillage 12c ne sont fournies en sortie qu'une seule fois, et les données verrouillées dans le premier registre à verrouillage 12a sont fournies en sortie. Il s'en suit un balayage multiple de 5 lignes des signaux d'image en résolution VGA pour obtenir 8 lignes, ce qui permet d'afficher 480 lignes d'une image en résolution VGA sur 768 lignes. La figure 8 illustre le principe d'un circuit de pilotage d'un écran à cristaux liquides dans un deuxième mode de réalisation de l'invention; la figure 9 est un schéma-blocs illustrant la structure d'un circuit de pilotage d'un écran à cristaux liquides (LCD) selon ce deuxième mode de réalisation de l'invention, et la figure 10 est un schéma de circuit détaillé d'une unité de commande de la figure 9. Le fonctionnement de ce deuxième circuit de pilotage de LCD selon le deuxième mode de réalisation de l'invention est similaire à celui du premier mode de réalisation, mais le circuit de pilotage selon ce deuxième mode de réalisation se distingue de celui selon le premier mode de réalisation. Le circuit de pilotage d'un écran LCD, qui comprend 3 mémoires de ligne comme illustré sur la figure 8, est commuté de façon à passer cycliquement d'un mode d'entrée à un mode de maintien et à un mode de sortie de façon séquentielle grâce à l'utilisation d'un multiplexeur et d'un démultiplexeur, réalisant ainsi un balayage multiple tout comme le circuit de pilotage de l'écran R:\14600\1 4642FR.IO( - 31) a -.1 1998 - 14/2, LCD selon le premier mode de réalisation de l'invention. Ici, on peut utiliser des mémoires vives statiques (SRAM) ou des mémoires vives dynamiques (DRAM) au lieu des mémoires de ligne. On suppose qu'il s'agit d'afficher des signaux d'image présentant une résolution VGA sur un panneau présentant une résolution XGA de la même façon que dans le premier mode de réalisation. Il faut disposer d'un circuit de pilotage présentant une structure identique pour chacun des signaux d'image R, V et B, mais on ne va décrire que le signal pour une seule couleur. Le circuit de pilotage de l'écran LCD selon le deuxième mode de réalisation de l'invention est illustré sur la figure 9 et comprend une première partie de mémoire 21 constituée d'une première mémoire 26 et d'un premier multiplexeur 27 pour l'écriture, à une adresse correspondante, d'un signal de ligne d'un signal d'image fourni en entrée, grâce à un signal de commande externe, avec la lecture d'un signal stocké; une deuxième partie de mémoire 22 1 5 composée d'une deuxième mémoire 28 et d'un deuxième multiplexeur 29 pour l'écriture, à une adresse correspondante, d'un signal de ligne d'un signal d'image fourni en entrée, moyennant un signal de commande externe, et avec lecture d'un signal stocké; une troisième partie de mémoire 23 consistant en une troisième mémoire 30 et un troisième multiplexeur 31 pour l'écriture, à une adresse correspondante d'un signal de ligne d'un signal d'image fourni en entrée, moyennant un signal de commande externe, avec lecture d'un signal stocké; une partie de sélection de sortie 24 composée de trois mémoires tampons à trois états 32, 33 et 34 pour la sélection de l'un parmi les signaux de sortie fournis par la première, la deuxième et la troisième parties de mémoire 21, 22 et 23; et une partie de commande 25 pour la commande des fonctions de mémoire (lecture et écriture) de chacune des parties de mémoire 21, 22 et 23, pour commander la sortie de chacun des multiplexeurs 27, 29 et 31, ainsi que la sortie de la partie de sélection de sortie afin de valider l'une parmi la première, la deuxième et la troisième parties de mémoire 21, 22 et 23 en mode d'entrée, une autre partie de mémoire en mode de maintien et l'autre partie de mémoire en mode de sortie en correspondance à la réception de signaux de synchronisation verticale et horizontale IV-sync et IH-sync d'un signal d'image d'une résolution VGA reçu en entrée. La structure des parties de mémoire va être décrite en détail. Les signaux d'une image VGA sont fournis en entrée à chacune des bornes d'entrée des mémoires 26, 28 et 30; des signaux de sélection de la partie de commande 25 sont appliqués à une borne de lecture/écriture via les inverseurs 60, 61 et 62; les signaux de sortie des multiplexeurs 27, 29 et 31 sont fournis en entrée aux I:14l11llil\46(,421I { >1)( - 311 ah r.1 1991 15/26 bornes de sélection d'adresse; et les bornes de sortie sont reliées à la partie de sélection de sortie 24. Des signaux correspondant à des produits logiques des signaux de sélection d'entrée et de sortie pour les mémoires correspondantes sont fournis en entrée aux bornes de remise à zéro des adresses des mémoires 26, 28 et 30 via des portes OU 63, 64 et 65. Des bornes d'entrée des multiplexeurs 27, 29 et 31 reçoivent des signaux d'horloge d'entrée ICLK et des signaux d'horloge de sortie OCLK, leurs bornes de sélection recevant des signaux de sélection émis par l'unité de commande 25. Les signaux de synchronisation horizontale d'un signal d'image en mode V(GA sont divisés pour constituer des horloges d'échantillonnage constituant les signaux d'horloge d'entrée ICLK qui réalisent l'échantillonnage de 1024 points pour une période horizontale. Les signaux d'horloge de sortie OCLK effectuent la lecture de données dans les mémoires pour le pilotage de l'écran LCD, et sont fournis en entrée aux circuits intégrés d'attaque. La figure 10 illustre la structure de l'unité de commande 25 qui comprend une première partie de sélection 41 composée d'un premier compteur ternaire 51 et un premier décodeur 52 pour fournir en sortie des signaux de sélection IA, IB et IC afin de valider l'une parmi la première, la deuxième et la troisième parties de mémoire 21, 22 et 23 en mode d'entrée, en utilisant comme signal d'horloge un signal de synchronisation horizontale IH-sync d'un signal d'image en mode VGA, et un signal de synchronisation verticale IV-sync en tant que signal de remise à zéro; une partie à boucle de verrouillage de phase (PLL) 44 pour fournir en sortie un signal d'horloge ICLK afin d'échantillonner 1024 points lors d'une période horizontale, en divisant le signal de synchronisation horizontale IH-sync du signal d'image VGA reçu en entrée en 1024; une partie constituant un oscillateur variable 42 pour émettre 768 impulsions (lde déclenchement périodique OCLK pendant une période verticale, utilisant le signal de synchronisation verticale IV- sync du signal d'image VGA reçu en entrée en tant que signal de remise à zéro; un compteur 45, comptant jusqu'à 1024 pour fournir en sortie un signal de synchronisation horizontale OH-sync pour l'écran LCD en comptant 1024 signaux d'horloge émis par la partie constituant l'oscillateur variable 42; un comparateur 43 composé de quatre portes ET 53, 54, 55 et 57 et une porte NON-OU 56, le comparateur empêchant une validation simultanée de l'une des parties de mémoire en mode d'entrée et en mode de sortie, en effectuant un premier produit logique sur les signaux dle sélection de la première partie de sélection IA, IB et IC, avec les signaux (lde sélection de la deuxième partie de sélection OA, OB et OC, et en effectuant un deuxième produit logique avec les impulsions de sortie du compteur comptant jusqu'à 1024; et une deuxième partie de sélection 46 consistant en un deuxième compteur ternaire 58 et un deuxième décodeur 59 pour fournir en sortie des signaux de sélection OA, OB et OC afin de valider le fonctionnement de l'une des parties de mémoire 21, 22 et 23 en mode de sortie, en utilisant le signal de synchronisation verticale IV-sync du signal d'image VGA reçu en entrée en tant que signal de remise à zéro et le signal de sortie du comparateur 43 en tant que signal d'horloge. On va maintenant décrire la structure de la partie de commande 25. La première partie de sélection 41 consiste en le premier compteur 1 0 ternaire 52 pour compter en ternaire, utilisant le signal de synchronisation verticale du signal d'image VGA reçu en entrée en tant que signal de remise à zéro, et le signal de synchronisation horizontale en tant que signal d'horloge, et le premier décodeur 51 pour fournir en sortie des signaux de sélection IA, IB et IC, afin de valider le fonctionnement de l'une des trois parties de mémoire en 1 5 mode d'entrée, par décodage d'un signal fourni en sortie par le premier compteur ternaire 52. Ici, le signal de sélection IA, sert à valider le fonctionnement de la première partie de mémoire 21 en mode d'entrée; le signal de sélection lB sert à valider le fonctionnement de la deuxième partie de mémoire 22 en mode d'entrée, et le signal de sélection IC sert à valider le fonctionnement de la troisième partie de mémoire 23 en mode d'entrée. Initialement, c'est le signal de sélection IA qui est fourni en sortie. La deuxième partie de sélection 46 est composée du deuxième compteur ternaire 58 pour compter en ternaire, utilisant le signal de synchronisation verticale du signal d'image VGA reçu en entrée en tant que signal de remise à zéro et un signal de sortie du comparateur 43 en tant que signal d'horloge, et du deuxième décodeur 51 pour fournir en sortie des signaux de sélection OA, OB et OC, afin de valider le fonctionnement de l'une des parties de mémoire en mode de sortie par décodage d'un signal fourni en sortie par le deuxième compteur ternaire 52. Ici, le signal de sélection OA valide le fonctionnement de la première partie de mémoire 21 en mode de sortie; le signal de sélection OB valide le fonctionnement de la deuxième partie de mémoire 22 en mode de sortie; et le signal de sélection OC valide le fonctionnement de la troisième partie de mémoire 23 en mode de sortie. Initialement, c'est le signal de sélection OC qui est fourni en sortie. Le comparateur 43 consiste en une première porte ET 53 pour obtenir un produit logique du signal de sélection OA émis par la deuxième partie de sélection 46 et du signal de sélection lB fourni par la première partie de sélection 41; la deuxième porte ET 54, qui effectue un produit logique sur, 16:\1 4 011 1I 4(.421 II.1>() - 31:1 rl1 1998 - 17/26 d'une part, le signal de sélection OB fourni par la deuxième partie de sélection 46, avec, d'autre part, le signal de sélection IC fourni par la première partie de sélection 41; et la troisième porte ET, 55, qui effectue un produit logique de, d'une part le signal de sélection OC fourni par la deuxième partie de sélection 46, et, d'autre part, le signal de sélection IA fourni par la première partie de sélection 41; il comprend également la porte NON-OU 56 qui obtient un produit logique des signaux de sortie de la première, la deuxième et la troisième porte ET 53, 54, et 55, avec inversion du produit logique; et la quatrième porte ET 57 qui obtient un produit logique de, d'une part, la sortie de la porte NON- OU 56 et, d'autre part, une sortie du compteur 45 comptant jusqu'à 1024, ce produit logique étant fourni en tant que signal d'horloge à la deuxième partie de sélection 46. On va maintenant décrire le fonctionnement du circuit de pilotage de l'écran LCD selon ce deuxième mode de réalisation de l'invention. Le fonctionnement du circuit de pilotage de l'écran LCD selon ce mode de réalisation est similaire à celui du premier mode de réalisation. Le circuit de pilotage de l'écran LCD est composé de trois parties de mémoire, chacune des parties de mémoire étant conçue pour passer de façon cyclique d'un mode d'entrée à un mode de maintien et à un mode de sortie l'un après l'autre. Dans ce circuit de pilotage d'un écran LCD, on exploite une différence entre l'instant d'écriture d'une ligne d'un signal d'image dans un module VGA et l'instant de lecture d'une ligne d'un signal d'image dans un module XGA; on évite une lecture et une écriture simultanées dans l'une des mémoires; et si l'une des mémoires destinées à être lues se trouve en mode d'écriture (mode d'entrée), des données de signal d'image, écrites précédemment, sont relues une fois de plus pour réaliser un balayage multiple. On va décrire le fonctionnement de la partie de commande 25. Dans la première partie de sélection 41, le premier compteur ternaire 52 réalise le comptage du signal de synchronisation horizontale d'un signal d'image en mode VGA (640x480) reçu en entrée, et le premier décodeur 51 réalise son décodage afin de fournir en sortie des signaux de sélection IA, lB et IC de sorte que les signaux d'image en mode VGA soient envoyés, de façon répétitive, ligne par ligne, à la première, la deuxième et la troisième parties de mémoire 21, 22 et 23 séquentiellement. Ce procédé se poursuit pendant une période verticale. Chaque fois qu'un signal de synchronisation verticale est reçu en entrée, le procédé est relancé. La partie à boucle à verrouillage de phase (PLL) 44 divise un signal de synchronisation horizontale d'un signal d'image VGA reçu en entrée en 1024 R:\14600\14642FR.D)O(' - 3411 asril 1998 - I/2 signaux d'horloge (le signal de pilotage des données en mode XGA) pour fournir en sortie un signal d'horloge de points ICLK, vu que des signaux d'image VGA et XGA réalisent l'échantillonnage de 640, et, respectivement 1024 signaux d'horloge pendant une période de synchronisation horizontale. > La partie constituant l'oscillateur variable 42, utilisant comme signal de remise à zéro un signal de synchronisation verticale, IV-sync, d'un signal d'image VGA reçu en entrée, fournit en sortie 768 impulsions pour une période de synchronisation verticale, sous forme d'impulsions de déclenchement périodique. C'est-à-dire, il faut fournir en sortie 480 et, respectivement, 768 l 0 impulsions pour afficher des signaux d'image en mode VGA et XGA, pendant une période de synchronisation verticale. Ici, les impulsions correspondent à une vitesse de lecture des données dans une mémoire sélectionnée en mode de sortie. Le compteur 45, comptant jusqu'à 1024, compte les signaux OCLK fournis en sortie par la partie constituant l'oscillateur variable 42, fournissant 1 5 en sortie des signaux de synchronisation horizontale OH-sync nécessaires pour l'affichage sur l'écran, en mode XGA. Dans le cas o le signal OA et le signal lB se trouvent sélectionnés simultanément, ou dans le cas o le signal OB et le signal IC se trouvent sélectionnés simultanément, ou le signal OC et le signal IA se trouvent sélectionnés simultanément, le comparateur 43 n'émet pas le signal OH-sync fourni en sortie par le compteur 45. Dans tous les autres cas, les signaux OH- sync fournis en sortie par le compteur 45 sont fournis à la deuxième partie de sélection 46. C'est-à-dire, dans le cas o les signaux OA et IB se trouvent sélectionnés simultanément, la première porte ET 53 émet un signal au niveau logique haut. Si les signaux OB et IC sont sélectionnés simultanément la deuxième porte ET 54 émet un signal au niveau logique haut. Si le signal OC et le signal IA se trouvent sélectionnés simultanément, la troisième porte ET 55 émet un signal au niveau logique haut. Dans le cas o l'une parmi la première, la deuxième et la troisième porte ET émet un signal au niveau logique haut, la porte NON-OU 56 émet un signal au niveau bas, de sorte qu'aucun signal d'horloge ne soit appliqué à la deuxième partie de sélection 46. La deuxième partie de sélection 46 fournit en sortie un signal de sélection de sorte que la troisième, premiere et deuxième parties de mémoire 23, 21 et 22 fonctionnent séquentiellement en mode de sortie. Tel que décrit ci-dessus, la partie de commande 25 met tout d'abord la première partie de mémoire en mode d'entrée et la troisième partie de mémoire en mode de sortie, écrivant ainsi une ligne du signal d'image VGA dans la première partie de mémoire. Ensuite, après le mode d'entrée pour la première Rt 14611,146421lR D>()( - 311 1V998 198- 19'26 partie de mémoire, la partie de commande 25 sélectionne la deuxième partie de mémoire en mode d'entrée, et sélectionne simultanément la première partie de mémoire pour le mode de sortie. Ici, vu que les signaux d'image pour une ligne sont écrits, en mode d'entrée, à un débit qui correspond à la résolution VGA, et les données correspondant à une ligne sont lues, en mode de sortie, à un débit correspondant à la résolution XGA, le débit du mode de sortie est supérieur au débit du mode d'entrée. Ainsi, le mode de sortie et le mode d'entrée ne peuvent pas être sélectionnés simultanément dans une partie de mémoire. En conséquence, si la deuxième partie de mémoire a dû être sélectionnée pour le mode entrée parce que la première partie de mémoire est sélectionnée à nouveau en mode de sortie, ceci signifie que cette première partie de mémoire a été sélectionnée deux fois pour le mode de sortie. Par la suite, si le mode d'entrée pour la deuxième partie de mémoire s'est terminé, c'est la troisième partie de mémoire qui va être sélectionnée pour le mode d'entrée et la deuxième partie de mémoire va être sélectionnée pour le mode de sortie. De la même façon, si le mode de sortie de la deuxième partie de mémoire se termine avant la fin du mode d'entrée de la troisième partie de mémoire, cette deuxième partie de mémoire va de nouveau être sélectionnée en mode de sortie. De cettefaçon, cinq lignes des signaux d'image en mode VGA sont balayées de façon multiple en 8 modules de signal d'image à résolution XGA, grâce au ré-affichage. Un circuit de pilotage d'un écran à cristaux liquides et son procédé de commande présentent les avantages suivants. Tout d'abord, la structure du circuit nécessaire pour le balayage multiple est simplifiée. Deuxièmement, si on fixe le circuit de pilotage de l'écran àl cristaux liquides sur le panneau lui-même, il est possible de réaliser un affichage avec balayage multiple de signaux d'image présentant différentes résolutions, sans avoir à disposer de circuits supplémentaires. Bien entendu, la présente invention n'est pas limitée aux modes de réalisation décrits et représentés, mais elle est susceptible de nombreuses variantes accessibles à l'homme de l'art sans que l'on ne s'écarte de l'esprit de I'invention. R:\I4600\14642FR 1)() - 3(I, rdi 1998 - 22(/2 REVENDICATIONS 1.- Un circuit de pilotage pour un écran à cristaux liquides (LCD) comprenant: - un registre à décalage (11) destiné à décaler et à fournir en sortie un signal d'entrée/sortie (E/S) de retenue; - une partie formant circuit de verrouillage (12) comprenant un premier, un deuxième et un troisième registres à verrouillage (12a, 12b, 12c) pour stocker séquentiellement des données de signal d'image R, V, B externes, pour l0 bloquer les données stockées et pour fournir en sortie des données de signal d'image avec synchronisation par le signal d'entrée/sortie de retenue fourni en sortie par le registre à décalage; - un convertisseur numérique/analogique (N/A), (13), pour convertir les données de signal d'image fournies en sortie par la partie formant circuit de verrouillage en un signal d'image analogique, via un signal externe POL; - une partie de sortie de données (14) pour fournir en sortie le signal d'image analogique, à partir du convertisseur N/A, à l'écran à cristaux liquides, moyennant le signal POL; et - une partie de commande (15) pour commander le fonctionnement des trois registres à décalage (12a, 12b, 12c) de la partie formant circuit de verrouillage (12) afin d'éviter d'activer en même temps les opérations d'entrée de données et de sortie de données dans le même registre à verrouillage. 2.- Le circuit de pilotage d'un écran à cristaux liquides selon la revendication 1, caractérisé en ce que ladite partie de commande comprend: - une première partie de sélection (16) pour fournir en sortie un signal de sélection pour sélectionner l'un parmi les trois registres à verrouillage (12a, 12b, 12c) pour activation en mode de verrouillage de données; - une partie à boucle à verrouillage de phase (PLL) pour sortir un signal d'horloge de points en divisant un signal de synchronisation horizontale d'un signal d'image reçu en entrée en le nombre de points d'une ligne d'un module d'écran à cristaux liquides correspondant; - un bloc constituant un oscillateur variable (18) pour fournir en sortie des impulsions de déclenchement périodique pour le nombre de lignes de balayage de l'écran à cristaux liquides pendant une période de synchronisation verticale; - une partie de comparaison (19) pour éviter d'avoir simultanément le mode de sortie de données et le mode de verrouillage de données dans un des registres à verrouillage du circuit de verrouillage (12); I 421.D H1 - 301:,rIl 1998 - 21/26 _____ - -- -- -- - - -- - - - une deuxième partie de sélection (20) pour sélectionner l'un des registres à verrouillage pour fonctionnement en mode de sortie de données en fonction d'un signal fourni en sortie par la partie de comparaison (19). 3.- Le circuit de pilotage d'un écran à cristaux liquides selon la revendication 2, caractérisé en ce que ladite première partie de sélection (16) est composée d'un sélectionneur cyclique émettant de façon répétitive un signal de sélection en utilisant comme signal d'horloge, un signal de synchronisation horizontale d'un signal d'image reçu en entrée et en utilisant un signal de synchronisation verticale en tant que signal de chargement et de vidage, de sorte que le premier, puis le deuxième et ensuite le troisième registres à verrouillage soient sélectionnés pour passer de façon séquentielle en mode de verrouillage. 4.- Le circuit de pilotage d'un écran à cristaux liquides selon la revendication 2 ou 3, caractérisé en ce que ladite deuxième partie de sélection (20) est composée d'un sélectionneur cyclique pour sélectionner de façon répétitive, un signal de sélection, en utilisant un signal de sortie fourni en tant que signal d'horloge par la partie de comparaison et en utilisant un signal de synchronisation verticale du signal d'image reçu en entrée en tant que signal de chargement et de vidage, de sorte que le troisième et ensuite le premier suivi (du deuxième registres à verrouillage (12a, 12b, 12c) soient sélectionnés pour passer séquentiellement en mode de sortie de données. 5.- Le circuit de pilotage d'un écran à cristaux liquides selon l'une quelconque des revendications 2 à 4, caractérisé en ce que la partie de comparaison (19) comprend: - une première porte NON-ET (19a) pour obtenir un produit logique entre d'une part, un premier signal de sélection du mode de verrouillage IN A fourni en sortie par la première partie de sélection, et d'autre part, un troisième signal de sélection du mode de sortie OUT C fourni en sortie par la deuxième partie de sélection (20), ainsi que son inversion; - une deuxième porte NON-ET (19b) pour obtenir un produit logique entre, d'une part, un deuxième signal de sélection de mode de verrouillage IN B fourni en sortie par la première partie de sélection, et d'autre part, un premier signal de sélection de mode de sortie OUT A fourni en sortie par la deuxième partie de sélection (20), ainsi que son inversion; R:\14600\14642FR.D() - une troisième porte NON-ET (19c) pour obtenir un produit logique de, d'une part, un troisième signal de sélection de mode de verrouillage IN C fourni en sortie par la première partie de sélection, et, d'autre part, un deuxième signal de sélection de mode de sortie OUT B fourni en sortie par la deuxième partie de sélection, ainsi que son inversion; - une première porte ET (19d) pour obtenir un produit logique des signaux fournis en sortie par la première, la deuxième et la troisième porte NON- ET; et une deuxième porte ET (19e) pour obtenir un produit logique entre un signal de sortie de la première porte ET et un signal de sortie du bloc formant l'oscillateur variable (18) et pour fournir en sortie ce produit logique à la deuxième partie de sélection. 6.- Un circuit de pilotage pour un écran à cristaux liquides comprenant: une première, deuxième, et troisième parties de mémoire (21, 22, 23) pour écrire le signal correspondant à une ligne d'un signal d'image reçu en entrée par une commande externe, à une adresse correspondante et pour lire un signal écrit; - une partie de sélection de sortie (24) pour sélectionner un signal de sortie fourni par l'un quelconque parmi la première, la deuxième et la troisième parties de mémoire, et - une partie de commande (25) pour commander l'écriture et la lecture de chacune parmi la première, la deuxième et la troisième parties de mémoire et pour commander les sorties de la partie de sélection de sortie afin de valider le fonctionnement de l'une parmi la première, la deuxième et la troisième parties de mémoire en mode d'entrée, une autre partie de mémoire en mode de maintien et l'autre partie de mémoire en mode de sortie. 7.- Le circuit de pilotage d'un écran à cristaux liquides selon la revendication 6, caractérisé en ce que la partie de sélection de sortie est composée d'une mémoire tampon à trois états (32, 33, 34) pour le stockage temporaire de données fournies en sortie par chacune des première, deuxième, et troisième parties de mémoire, sous la commande de la partie de commande. 8.- Le circuit de pilotage d'un écran à cristaux liquides selon la revendication 6 ou 7, caractérisé en ce que les première, deuxième et troisième parties de mémoire comprennent: R:11i4.A. 141,421 R.IL)( - 31} que signal de remise à zéro des adresses. 9.- Le circuit de pilotage d'un écran à cristaux liquides selon l'une quelconque des revendications 6 à 8, caractérisé en ce que la partie de commande comprend: - une première partie de sélection (41) pour fournir en sortie un signal de sélection IA, lB et IC afin de valider l'une parmi la première, la deuxième et la troisième parties de mémoire (21, 22, 23) en mode d'entrée; - une partie à boucle à verrouillage de phase (PLL) (44) fournissant en sortie un signal d'horloge des points par division d'un signal de synchronisation horizontal du signal d'image reçu en entrée en un nombre de points d'une ligne pour un module d'écran à cristaux liquides correspondant; - une partie constituant un oscillateur variable (42) pour fournir en sortie des impulsions de déclenchement périodique pour le nombre de lignes de balayage du module d'écran à cristaux liquides pour une période (lde synchronisation verticale; - un compteur des signaux de synchronisation verticale (45) pour fournir en sortie des signaux de synchronisation verticale pour l'écran à cristaux liquides par comptage de signaux d'horloge, fourni en sortie par la partie constituant l'oscillateur variable, en un nombre égal au nombre de lignes du module d'écran à cristaux liquides correspondant; - une partie de comparaison (43) pour empêcher un fonctionnement simultané de l'une des parties de mémoire en mode d'entrée et en mode de sortie; et - une partie de sélection (46) pour fournir en sortie des signaux de sélection OA, OB et OC afin de valider le fonctionnement d'une parmi les première, deuxième et troisième parties de mémoire en mode de sortie. R:\14600\14642FR.I)O( - 3o avril 1998 - 24/26 10.- Le circuit de pilotage d'un écran à cristaux liquides selon la revendication 9, caractérisé en ce que la première partie de sélection (41) comprend: - un compteur ternaire (51) qui réalise un comptage en ternaire, utilisant comme signal de remise à zéro un signal de synchronisation verticale du signal d'image reçu en entrée, et en tant que signal d'horloge, un signal de synchronisation horizontale; et - un décodeur (52) pour fournir en sortie des signaux de séleen mode d'entrée ction IA, lB et IC afin de valider le fonctionnement de l'une des trois parties de mémoire (21, 22, 23) en mode d'entrée par décodage d'un signal fourni en sortie par le compteur ternaire. 11.- Le circuit de pilotage d'un écran à cristaux liquides selon la I 5 revendication 9 ou 10, caractérisé en ce que la première partie de sélection fournit en sortie un signal de sélection afin de valider de façon séquentielle le fonctionnement de la première, deuxième et ensuite troisième partie de mémoire en mode d'entrée. 12.- Le circuit de pilotage d'un écran à cristaux liquides selon l'une quelconque des revendications 9 à 11, caractérisé en ce que la deuxième partie de sélection (46) comprend: - un compteur ternaire (58) pour compter en ternaire en utilisant en tant que signal de remise à zéro un signal de synchronisation verticale d'un signal d'image reçu en entrée et en tant que signal d'horloge, un signal de sortie de la partie de comparaison (43); et - un décodeur (59) pour fournir en sortie des signaux de sélection OA, OB et OC afin de valider le fonctionnement de l'une parmi les trois parties de mémoire en mode de sortie, par décodage d'un signal fourni en sortie par le 3() compteur ternaire. 13.- Le circuit de pilotage selon l'une quelconque des revendications 9 à 12, caractérisé en ce que la deuxième partie de sélection (46) émet un signal de sélection afin de valider de façon séquentielle le fonctionnement de la troisième, puis de la première et ensuite de la deuxième partie de mémoire en mode de sortie. k\I 461I\I.14,421 R.D((' 31 aril 1998 - 25/26 14.- Le circuit de pilotage d'un écran à cristaux liquides selon l'une quelconque des revendications 9 à 13, caractérisé en ce que la partie de comparaison (43) comprend: - une première porte ET (53) fournissant le produit logique entre d'une part, un signal de sélection de la première partie de mémoire OA fourni par la deuxième partie de sélection, et, d'autre part, un signal de sélection de la deuxième partie de mémoire lB fourni par la première partie de sélection (41); - une deuxième porte ET (54) fournissant le produit logique entre, d'une part, un signal de la deuxième partie de mémoire OB fourni par la deuxième partie de sélection (46), et, d'autre part, le signal de sélection de la troisième partie de mémoire IC fourni par la première partie de sélection (41); - une troisième porte ET (55) pour fournir un produit logique entre, d'une part, un signal de sélection d'une troisième partie de mémoire OC fourni par la deuxième partie de sélection, et, d'autre part, un signal de sélection d'une première partie de mémoire IA fourni par la première partie de sélection; - une porte NON-OU (56) pour fournir un produit logique des signaux de sortie de la première, la deuxième et la troisième porte ET (53, 54, 55), avec une inversion du produit logique; - une quatrième porte ET (57) fournissant le produit logique d'une sortie de la porte NON OU (56) et une sortie du compteur de synchronisation verticale (45), en fournissant ce produit logique en tant que signal d'horloge pour ladite deuxième partie de sélection (46). 15.- Un procédé de commande d'un circuit de pilotage d'un écran à cristaux liquides composé d'une première, d'une deuxième et d'une troisième mémoires pour l'affichage de signaux d'image présentant différentes résolutions, caractérisé en ce qu'il comprend les étapes consistant: - à sélectionner de façon répétitive la première, ensuite la deuxième et ensuite la troisième parties de mémoire (21, 22, 23) l'une après l'autre, et simultanément, à sélectionner de façon répétitive la troisième, ensuite la première et ensuite la deuxième mémoires en mode de sortie l'une après l'autre; - à sélectionner une mémoire, validée précédemment en mode de sortie, dans chaque cas o une mémoire se trouvant validée en mode d'entrée doit être validée pour fonctionner en mode de sortie, suite à une différence entre les débits d'entrée et de sortie; - à répéter la première et la deuxième étapes pendant une période de synchronisation verticale d'un signal d'image reçu en entrée. R:\14600\14642FR.DO( - 3(1,ril 1998 - 26/26