FR 2763174 A1 19981113 FR 9705665 A 19970507 PROCEDE DE FABRICATION D'UNE MEMOIRE VIVE DYNAMIQUE La présente invention concerne la formation de circuits intégrés à densité élevée et elle porte plus particulièrement sur la formation de mémoires vives dynamiques à densité élevée. Il y a une tendance continue à l'augmentation de la densité d'enregistrement de mémoires à circuits intégrés, pour offrir des niveaux accrus de capacité d'enregistrement de données sur une seule puce. Des mémoires à densité plus élevée offrent une capacité d'enregistrement qui, de façon générale occupe moins de place et est souvent moins chère, par bit, qu'une capacité d'enregistrement équivalente fournie sur plusieurs puces. De façon générale, il a été possible d'offrir ces niveaux supérieurs de capacité d'enregistrement à des niveaux de performances équivalents ou améliorés en comparaison avec des puces de mémoire antérieures, à plus faible densité. D'un point de vue historique, la densité de dispositifs à circuits intégrés a été augmentée en partie en diminuant la taille de structures telles que des lignes d'interconnexion et des grilles de transistors, et également en diminuant la séparation entre les structu- res qui composent le circuit à circuit intégré. La réduction de la taille de structures de circuit correspond à ce que l'on appelle de façon générale la réduction des "règles de conception" qui sont utilisées pour la fabrica- tion du dispositif à circuit intégré. Dans des mémoires vives dynamiques (ou DRAM), I'information est enregistrée de façon caractéristique en chargeant ou en déchargeant sélectivement chaque condensateur d'un réseau de condensateurs qui est formé sur la surface d'un substrat semiconducteur. Très souvent, un seul bit d'information binaire est enregistré dans chaque condensateur en associant un état de condensateur déchargé avec un "zéro" logique, et un état de condensateur chargé avec un "un" logique. L'aire de surface des électrodes des condensateurs de mémoire détermine la quantité de charge qui peut être stockée sur chacun des condensateurs pour une tension d'alimentation donnée, pour la séparation entre électrodes qui peut être obtenue de façon fiable par le procédé de fabrication, et pour la constante diélectrique du diélectrique de condensateur qui est utilisé de façon caractéristique entre les électrodes du condensateur de stockage de charge. Des opérations de lecture et d'écriture sont effectuées dans la mémoire en couplant sélectivement le condensateur de stockage de charge à une ligne de bit, pour transférer une charge vers le condensa- teur de stockage de charge ou à partir de celui-ci. Le couplage sélectif du condensateur de stockage de charge à la ligne de bit est accompli de façon caractéristique en utilisant un transistor à effet de champ (ou FET) de transfert. Le contact de ligne de bit est établi de façon caractéristique avec l'une des électrodes de source/drain du transistor à effet de champ de transfert, et le condensateur de stockage de charge est formé de fa- çon caractéristique de manière à être en contact avec l'autre des électro- des de source/drain du transistor à effet de champ de transfert. Des si- gnaux de ligne de mot sont appliqués à la grille du transistor à effet de champ pour connecter une électrode du condensateur de stockage de charge au contact de ligne de bit, par l'intermédiaire du transistor à effet de champ de transfert, de façon à faciliter le transfert de charge entre le condensateur de stockage de charge et la ligne de bit. La figure 1 montre, en coupe schématique, deux cellules de mémoire d'une mémoire DRAM à un stade de fabrication intermédiaire. Les cellules de mémoire DRAM qui sont illustrées sont formées sur un substrat de type P, 10, et elles comprennent des régions d'oxyde de champ 12 pour assurer l'isolation par rapport à d'autres cellules de mé- moire, qui sont adjacentes. Une couche d'oxyde de grille 14 est formée par oxydation thermique sur la région de dispositif actif entre les régions d'oxyde de champ, et des électrodes de grille 16 en silicium polycristallin sont formées sur la couche d'oxyde de grille 14. Les deux électrodes de grille 16 qui sont illustrées sur la figure 1 constitueront des transistors à effet de champ de transfert indépendants pour les deux cellules de mé- moire qui sont illustrées. Les électrodes de grille 16 en silicium polycris- tallin sont formées en déposant sur le substrat une couche de silicium polycristallin non dopé, en utilisant de façon caractéristique le dépôt chi- mique en phase vapeur à basse pression (ou LPCVD), et ensuite en im- plantant des impuretés dans le silicium polycristallin et en activant les impuretés pour rendre conductrice la couche de silicium polycristallin. On définit ensuite le motif des électrodes de grille en utilisant des techni- ques photolithographiques classiques. Une couche d'oxyde de silicium 18 est placée sur les électrodes de grille 16 en silicium polycristallin, pour protéger les électrodes de grille aux cours d'étapes de traitement ulté- rieures, et souvent pour remplir la fonction d'une couche d'arrêt d'attaque pour des étapes d'attaque suivantes. Des structures d'espacement de paroi latérale, 20, en oxyde, sont formées dans des positions adjacentes aux électrodes de grille lorsqu'on utilise un processus d'implantation en deux phases (envisagé ci-dessous) dans la formation des régions de source/drain. Simultanément à la formation des électrodes de grille 16, on forme sur les régions d'oxyde de champ 12 des lignes d'intercon- nexion 22 qui connectent différentes électrodes de grille. Du fait que les lignes d'interconnexion sont généralement formées dans le processus qui est utilisé pour former les électrodes de grille 16, les lignes d'intercon- nexion ont une structure similaire à celles des électrodes de grille. Comme il est illustré, les lignes d'interconnexion comprennent de façon caractéristique des couches de silicium polycristallin 22 recouvertes par des couches d'oxyde 24, avec des structures d'espacement de paroi laté- rale 26, en oxyde, formées sur chaque côté des lignes d'interconnexion en silicium polycristallin 22. Des régions de source/drain dopées 28, 30 et 32 sont formées de chaque côté des électrodes de grille en silicium polycristallin 16 pour définir les régions de canal des transistors à effet de champ de transfert. La région de source/drain 30 qui est commune aux transistors à effet de champ de transfert remplira la fonction de la ligne de bit pour les deux transistors à effet de champ de transfert qui sont illustrés. On utilise sou- vent des structures à drain faiblement dopé (ou LDD pour "lightly doped drain") dans des transistors de mémoire employant une règle de concep- tion correspondant à de faibles dimensions, du type que l'on utilise es- sentiellement dans des dispositifs logiques et de mémoire modernes. Les régions de source/drain 28, 30 et 32, de type LDD, sont formées de façon caractéristique par un processus en deux phases, commençant par une implantation de dopant avec un niveau relativement faible, qui est auto- alignée sur les électrodes de grille en silicium polycristallin 16. Des ré- gions d'oxyde d'espacement 20 sont ensuite formées de chaque côté des électrodes de grille 16 en déposant tout d'abord, par dépôt chimique en phase vapeur (CVD), une couche d'oxyde de silicium sur le dispositif, et en enlevant ensuite partiellement la couche d'oxyde, par attaque aniso- trope, de façon à mettre à nu le substrat sur les régions de source/ drain 28, 30 et 32. L'attaque d'enlèvement partiel de la couche d'oxyde déposée par CVD produit les régions d'oxyde d'espacement 20 de chaque côté des électrodes de grille en silicium polycristallin 16, et de chaque côté des lignes d'interconnexion en silicium polycristallin 22. Après avoir formé les régions d'oxyde d'espacement 20 de chaque côté des électro- des de grille en silicium polycristallin 16, on effectue une seconde im- plantation ionique, avec une plus forte dose, dans les régions de source/drain 28, 30 et 32, de façon auto-alignée sur les régions d'oxyde d'espacement 20. Après la formation des transistors à effet de champ de transfert des cellules de mémoire DRAM, le traitement se poursuit de façon à for- mer les condensateurs de stockage de charge en déposant tout d'abord sur la structure de la figure 1 une couche 34 d'un matériau isolant tel que de l'oxyde de silicium déposé par CVD. La structure résultante est repré- sentée sur la figure 2. On forme ensuite des ouvertures 36, par photoli- thographique classique, à travers la couche d'oxyde de silicium 34, pour mettre à nu les régions de source/drain 28, 32 du substrat. En se référant maintenant à la figure 3, on note que l'on dépose ensuite une couche de silicium polycristallin non dope, 38, par dépôt chimique en phase vapeur à basse pression (LPCVD), sur la surface du dispositif et à l'intérieur des ou- vertures 36, en contact avec les régions de source/drain 28, 32. La couche de silicium polycristallin 38 forme au moins une partie de l'électrode infé- rieure du condensateur de stockage de charge pour les cellules de mémoire DRAM. La couche est dopée au cours de sa formation, ou par implantation ionique et recuit, et les électrodes inférieures 38 sont ensuite définies par photolithographie. Une couche de diélectrique de condensateur, telle qu'une structure à deux couches de nitrure de silicium et d'oxyde de sili- cium, est formée sur les surfaces des électrodes inférieures 38. Des électrodes de condensateur supérieures sont ensuite formées en dépo- sant et en dopant une couche de silicium polycristallin et en définissant un motif dans celle-ci, comme il est bien connu. Le traitement se poursuit par le dépôt général sur la structure de mémoire DRAM d'une couche de matériau diélectrique inter-couche, tel qu'un verre dopé déposé par CVD à la pression atmosphérique à partir d'un gaz de source consistant en tétraéthylorthosilicate, ou TEOS. Une ouverture de contact de ligne de bit est formée à travers la couche di- électrique par photolithographie classique, pour mettre à nu le contact de source/drain commun 30. Un contact de ligne de bit est formé, et il con- siste de façon caractéristique en une ou plusieurs couches de métal dé- posées par pulvérisation cathodique ou par CVD sur le dispositif, et en contact avec la région de source/drain commune 30 à l'intérieur de l'ou- verture de contact de ligne de bit. Le motif de la ligne de bit est ensuite défini et un traitement supplémentaire est effectué pour achever le dis- positif. La réduction des règles de conception qui sont utilisées pour former les dispositifs dans une mémoire DRAM à densité élevée impose des exigences accrues à un grand nombre des structures qui sont illus- trées sur les figures 1-3, ainsi qu'aux techniques de traitement qui sont utilisées pour former les structures. Il est donc souhaitable de procurer des procédés plus fiables et se prêtant mieux à la fabrication, pour for- mer une mémoire DRAM. Un aspect de la présente invention procure un procédé de fa- brication d'une mémoire DRAM sur un substrat sur lequel sont formées des structures d'isolation de dispositifs, dans lequel une région de dispo- sitif actif est définie entre les structures d'isolation de dispositifs. On forme une couche isolante sur le substrat, sur la région de dispositif ac- tif, et on forme des premier et second transistors de transfert sur la ré- gion de dispositif actif, le premier transistor de transfert comprenant une première électrode de grille sur la couche isolante, et des première et seconde régions de source/drain formées dans le substrat, le second transistor de transfert comprenant une seconde électrode de grille sur la couche isolante, la seconde région de source/drain et une troisième ré- gion de source/drain formée dans le substrat. Les premier et second transistors de transfert se partagent la seconde région de source/drain. On forme une couche d'arrêt d'attaque sur les première et seconde élec- trodes de grille et sur les première, seconde et troisième régions de source/drain. On forme sur la couche d'arrêt d'attaque une couche di- électrique qui est différente de la couche d'arrêt d'attaque. Le procédé se poursuit en attaquant la couche diélectrique sur toute son épaisseur au- dessus de la seconde région de source/drain, en arrêtant le processus d'attaque sur la couche d'arrêt d'attaque, en effectuant un processus d'attaque supplémentaire pour attaquer la couche d'arrêt d'attaque sur toute son épaisseur et en formant ensuite un contact de ligne de bit sur la seconde région de source/drain. On attaque la couche diélectrique à partir d'un emplacement situé au-dessus de la troisième région de source/drain. On arrête ce processus d'attaque sur la couche d'arrêt d'attaque, on effectue un processus d'attaque supplémentaire qui attaque la couche d'arrêt d'attaque sur toute son épaisseur, et on forme ensuite un condensateur de stockage de charge ayant une électrode connectée à la troisième région de source/drain. Selon un autre aspect de la présente invention, on forme une mémoire DRAM sur un substrat ayant des structures d'isolation de dispo- sitif et une région de dispositif actif définie entre les structures d'isola- tion de dispositif. On forme une couche isolante sur le substrat au- dessus de la région de dispositif actif et on forme un transistor de trans- fert sur la région de dispositif actif, le transistor de transfert comprenant une première électrode de grille sur la couche isolante, et des première et seconde régions de source/drain formées dans le substrat. On forme une couche d'arrêt d'attaque sur la première électrode de grille et sur les première et seconde régions de source/drain, et on forme sur la couche d'arrêt d'attaque une couche diélectrique qui est différente de la couche d'arrêt d'attaque. On aplanit la surface de la couche diélectrique et en- suite on effectue une attaque de la surface aplanie de la couche diélec- trique, au-dessus de la première région de source/drain, et on arrête le processus d'attaque sur la couche d'arrêt d'attaque. Un processus d'atta- que supplémentaire attaque la couche d'arrêt d'attaque sur toute son épaisseur, et on forme ensuite un contact de ligne de bit sur la première région de source/drain. On attaque la surface aplanie de la couche di- électrique au-dessus de la seconde région de source/drain, et on poursuit ensuite le procédé en arrêtant le processus d'attaque sur la couche d'ar- rêt d'attaque, en effectuant un processus d'attaque supplémentaire pour attaquer la couche d'arrêt d'attaque sur toute son épaisseur, et en for- mant un condensateur de stockage de charge ayant une électrode con- nectée à la seconde région de source/drain. Dans un mode de réalisation particulier de cet aspect de l'in- vention, on aplanit la surface de la couche diélectrique par polissage chimio-mécanique. D'autres caractéristiques et avantages de la présente invention seront mieux compris à la lecture de la description qui va suivre de mo- des de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: Les figures 1 aà 3 illustrent des étapes dans le processus clas- sique de fabrication d'une mémoire DRAM. Les figures 4 à 11 illustrent des étapes dans la fabrication d'une mémoire DRAM conformément à un mode de réalisation préféré de la présente invention. L'utilisation de structures de condensateur empilées, ainsi que d'autres aspects de la structure et de la fabrication d'une mémoire DRAM à densité élevée, comme celle qui est représentée dans un état d'achè- vement partiel sur la figure 3, introduisent des variations considérables dans la topographie qui est présente sur la surface d'une mémoire DRAM, en particulier à des étapes intermédiaires dans le processus de fabrica- tion. La présence de telles variations sur la surface d'un dispositif peut rendre plus difficiles et moins précises des étapes de fabrication ultérieu- res qui sont accomplies sur le dispositif. Par exemple, la surface inégale du dispositif de la figure 2 peut introduire des distorsions dans les étapes de photolithographie qui sont accomplies sur la surface du dispositif de la figure 2. Des machines de photorépétition à haute résolution du type uti- lisé pour la photolithographie dans la fabrication de mémoires à densité élevée ont des profondeurs de champ limitées. Par conséquent, lors- qu'une couche de résine photosensible est exposée pour former un mas- que sur une surface inégale, comme celle qui est illustrée sur la figure 2, les variations de surface peuvent faire en sorte que des parties de l'image projetée par la machine de photorépétition ne soient pas au point dans la couche de résine photosensible. L'image projetée par la machine de photorépétition pour exposer la résine photosensible peut ainsi être floue à différentes profondeurs à l'intérieur de la couche de résine photo- sensible. La distorsion dans l'exposition de la couche de résine photo- sensible peut former un masque distordu, et l'utilisation d'un tel masque distordu pour une opération d'attaque ou un autre processus peut pro- duire des structures qui ont une forme distordue indésirable. De ce fait, il est souhaitable de ne pas avoir une surface notablement irrégulière (par exemple en comparaison avec la profondeur de champ de la machine de photorépétition) sur le dispositif, à des étapes intermédiaires pendant le processus de fabrication. Un autre aspect nuisible de la topographie de surface à des stades intermédiaires dans la fabrication d'un dispositif, consiste en ce que certaines couches déposées sur la surface du dispositif peuvent avoir des variations d'épaisseur considérables. De telles variations d'épaisseur peuvent avoir un impact négatif sur des étapes d'attaque. En se référant à nouveau à la figure 2, on note qu'après la formation de trous de contact à travers la couche isolante 34, on dépose une couche de silicium polycristallin 38 sur la surface du dispositif. On définira un motif dans ce silicium polycristallin de second niveau, pour former au moins une partie de l'électrode inférieure d'un condensateur. Le silicium polycristallin est déposé de façon caractéristique en utilisant le dépôt chimique en phase vapeur à basse pression (ou LPCVD) d'une manière pratiquement conforme. Les rapports de forme de certains espaces entre des structures sur la surface du dispositif de la figure 2 sont suffisants pour que les espaces soient complètement remplis et que la surface de la couche de silicium polycristallin soit relativement uniforme sur les espa- ces. Par conséquent, la couche de silicium polycristallin 38 est particuliè- rement épaisse sur des espaces comme celui qui se trouve entre les deux lignes d'interconnexion 22. Après une opération de photolithographie pour former un mas- que sur la couche de silicium polycristallin 38, on définit l'étendue de l'électrode de condensateur inférieure 38 (figure 3), par attaque en utili- sant un processus d'attaque anisotrope, comme une attaque par plasma utilisant un agent d'attaque élaboré à partir de HCI et HBr. Lorsqu'il y a des variations considérables de l'épaisseur de la couche de silicium poly- cristallin à attaquer, il est de façon caractéristique nécessaire d'effectuer l'attaque pendant suffisamment longtemps pour enlever la partie à nu la plus épaisse de la couche de silicium polycristallin. Cette durée d'attaque est inutilement longue pour la majeure partie de la couche de silicium polycristallin. Par conséquent, un tel processus d'attaque excessive est indésirable, du fait qu'il réduit la capacité de production du processus de fabrication. L'attaque excessive qui est utilisée pour éliminer les parties les plus épaisses de la couche de silicium polycristallin est en outre in- désirable du fait qu'elle peut endommager les structures qui se trouvent sous les parties plus minces de la couche de silicium polycristallin. D'au- tre part, si le temps d'attaque est insuffisant, des filaments de silicium polycristallin non attaqué peuvent rester sur la surface du dispositif. Un tel filament est indiqué par la référence 40 sur la figure 3. Des filaments laissés sur la surface du dispositif à des stades intermédiaires dans le processus de fabrication peuvent se comporter comme des courts-circuits électriques dans le dispositif fini, et ils sont donc tout a fait indésirables. Certains modes de réalisation de la présente invention procu- rent une surface mieux aplanie sur laquelle des étapes de traitement sui- vantes peuvent être accomplies. Par exemple, on peut déposer une cou- che d'oxyde épaisse sur les transistors à effet de champ de transfert, et on peut ensuite utiliser un polissage chimio-mécanique pour obtenir une surface aplanie pour des étapes de traitement ultérieures. Dans ces mo- des de réalisation, on forme des ouvertures à travers la couche d'oxyde aplanie, pour atteindre une région de source/drain du transistor de transfert, et on forme l'électrode de condensateur inférieure à l'intérieur de l'ouverture et partiellement sur la surface de la couche d'oxyde apla- nie. Ces modes de réalisation de l'invention procurent une meilleure pla- néité qui convient mieux pour la photolithographie à haute résolution et pour des processus d'attaque mieux maîtrisés, en comparaison avec la surface irrégulière de la structure qui est illustrée sur les figures 13. Lorsqu'on fabrique des mémoires DRAM à densité élevée, il est généralement nécessaire de former des trous de contact pour accéder aux régions de source/drain des transistors à effet de champ de transfert, à la fois pour la formation de condensateurs de stockage de charge et pour des contacts de ligne de bit. Par exemple, des modes de réalisation préférés d'une mémoire DRAM conforme à la présente invention forment une couche d'oxyde épaisse sur les transistors à effet de champ de transfert, ils aplanissent la couche d'oxyde épaisse, et ils forment ensuite à la fois des électrodes de condensateur inférieures et des contacts de ligne de bit sur et dans des parties épaisses de la couche d'oxyde apla- nie. Un autre aspect de la présente invention procure une mémoire DRAM qui comprend une couche d'arrêt d'attaque sur le transistor à effet de champ de transfert et sur les régions de source/drain du transistor à effet de champ, et au-dessous de la couche d'oxyde épaisse qui recouvre le transistor à effet de champ de transfert. On peut utiliser cette couche d'arrêt d'attaque pour former des contacts auto-alignés aussi bien pour l'électrode de condensateur inférieure que pour le contact de ligne de bit. On appréciera que ces aspects de la présente invention conviennent par- ticulièrement bien pour l'utilisation avec les modes de réalisation de l'in- vention qui forment une couche d'oxyde aplanie sur les transistors à effet de champ de transfert, avant la formation de l'électrode de condensateur inférieure et du contact de ligne de bit. On va maintenant décrire des modes de réalisation particuliè- rement préférés de la présente invention, en se référant aux figures 411. Il faut noter que, bien qu'on décrive dans ce qui suit une structure de DRAM du type ligne de bit sur condensateur, des aspects de la présente invention s'appliquent également à des structures du type condensateur sur ligne de bit. En se référant tout d'abord à la figure 4, on note qu'une petite partie d'une mémoire DRAM conforme à des modes de réalisation préférés de l'invention est illustrée à un stade intermédiaire dans le pro- cessus de fabrication. Le dispositif partiellement achevé est formé sur un substrat en silicium 50 qui comporte des structures d'isolation de dispo- sitif 52. Dans le mode de réalisation qui est illustré, les structures d'iso- lation de dispositif 52 sont des régions d'oxyde de champ qui sont for- mées en utilisant un processus standard d'oxydation locale de silicium (ou LOCOS). Dans d'autres modes de réalisation, les structures d'isola- il tion de dispositif pourraient par exemple être des tranchées peu profon- des remplies d'un oxyde formé par CVD. Bien que l'isolation par tran- chées peu profondes réduise une partie de l'irrégularité de surface qui est associée à des processus de fabrication classiques, on considère que la présente invention sera néanmoins applicable dans de tels dispositifs ayant un profil moins accidenté. Bien que des structures d'isolation de dispositif par tranchées peu profondes aient un profil moins accidenté, les lignes d'interconnexion et les électrodes de grille introduisent tou- jours des niveaux considérables d'irrégularité de surface que l'on peut réduire par l'application de la présente invention. Les structures d'isola- tion de dispositif 52 définissent la région active sur laquelle les transis- tors à effet de champ de transfert de la mémoire DRAM doivent être for- més. On fait croître une couche d'oxyde de grille 54 sur la surface du substrat dans la région active, de façon caractéristique jusqu'à une épaisseur d'environ 3-20 nm, par un processus d'oxydation thermique dans une atmosphère d'oxygène à une température de 800-1000 C. On dépose une couche de silicium polycristallin par LPCVD sur la surface du dispositif, jusqu'à une épaisseur de 100-300 nm, et plus préférablement jusqu'à une épaisseur d'environ 150 nm. On dope la couche de silicium polycristallin, soit sur place pendant le dépôt, soit par implantation ioni- que, en utilisant de façon caractéristique de l'arsenic ou du phosphore, de la manière classique. On forme ensuite sur la surface de la couche de silicium polycristallin une couche d'un métal ou d'un siliciure de métal. La couche de métal est de préférence du siliciure de tungstène (WSix) ou du siliciure de titane (TiSix) ayant une épaisseur d'environ 150 nm, que l'on peut déposer directement par dépôt chimique en phase vapeur, ou en utilisant la pulvérisation cathodique ou une autre technique de dépôt physique en phase vapeur. Après avoir formé la couche de siliciure sur la couche de silicium polycristallin, on dépose une couche d'oxyde de sili- cium sur la couche de siliciure, de façon caractéristique par CVD jusqu'à une épaisseur de l'ordre de 50-300 nm. Cette couche d'oxyde protège l'électrode de grille pendant des étapes de traitement suivantes, et elle peut être utilisée à titre de couche d'arrêt d'attaque dans certains modes de réalisation de l'invention. En utilisant une technique de photolithographie classique, on définiensuite un motif dans la structure à trois couches du type oxyde de silicium sur siliciure de tungstène ou autre sur silicium polycristallin, pour former un réseau d'électrodes de grille 56 consistant en une couche inférieure de silicium polycristallin 58 recouverte par une couche de sili- ciure de tungstène 60, ou une couche d'un autre siliciure de métal ré- fractaire, qui est recouverte à son tour par une couche d'oxyde 62. De façon similaire, les lignes d'interconnexion comprennent une couche infé- rieure de silicium polycristallin 68 recouverte par une couche de siliciure de tungstène 70, ou une couche d'un autre siliciure de métal réfractaire, recouverte par une couche d'oxyde 72. On forme des parties faiblement dopées de régions de source/drain, par implantation ionique auto-alignée sur les électrodes de grille 56 et les régions d'isolation de dispositif 52, de la manière classique. On forme des parties plus fortement dopées des régions de source/drain de type LDD, en déposant tout d'abord une cou- che d'un matériau isolant sur les électrodes de grille, en enlevant par- tiellement cette couche, par attaque, pour former des éléments d'espa- cement de chaque côté des électrodes de grille, et en implantant ensuite une seconde dose d'ions de dopant dans les régions de source/drain, de manière auto-alignée vis-à-vis des éléments d'espacement. A titre d'exemple, on peut déposer une couche d'oxyde de silicium par dépôt chimique en phase vapeur (CVD) jusqu'à une épaisseur qui est par exemple de 100-200 nm. On enlève ensuite partiellement, par attaque, la couche d'oxyde de silicium pour former des éléments d'espacement 64 le long des électrodes de grille 56, de préférence par un processus d'atta- que ionique réactive (ou RIE) utilisant un agent d'attaque qui comprend des ions élaborés à partir de CF4 dans un processus de traitement par plasma. De façon caractéristique, le processus d'attaque de formation d'éléments d'espacement de paroi latérale enlèvera l'oxyde de grille sur la surface des régions de source/drain. Si un certain résidu de la couche d'oxyde de grille reste sur les régions de source/drain après l'attaque de formation d'éléments d'espacement, il est préférable de nettoyer la sur- face des régions de source/drain pour faire disparaître ce résidu, avant de former des électrodes de condensateur ou des contacts de ligne de bit sur les régions de source/drain. Des éléments d'espacement de paroi la- térale 74 sont normalement formés le long des lignes d'interconnexion 66, en même temps que l'on forme les éléments d'espacement de paroi latérale 64 le long des électrodes de grille. On effectue une implantation pour achever la formation des régions de source/drain 80, 82 et 84 des transistors à effet de champ qui sont illustrés. Dans certains cas, il est préférable de ne pas utiliser une structure LDD pour les régions de source/drain et d'utiliser à la place un seul dopage pour produire des ré- gions de source/drain dopées plus uniformément. Pour de tels modes de réalisation, il est encore préférable de former les éléments d'espacement de paroi latérale pour éviter que les parois latérales des électrodes de grille ne soient mises à nu. Il faut en outre noter que l'on pourrait utiliser des structures d'électrode de grille et des structures de ligne d'intercon- nexion plus ou moins complexes. Les figures restantes illustrent une structure simplifiée comprenant une couche inférieure de silicium poly- cristallin recouverte par une couche d'un oxyde de silicium isolant. En se référant maintenant à la figure 5, on note que l'on dé- pose une couche 90 de matériau d'arrêt d'attaque sur la surface du dis- positif, de façon générale en déposant directement la couche de matériau d'arrêt d'attaque sur la surface des régions de source/drain, ou en la sé- parant des régions de source/drain par une mince couche d'oxyde. Le matériau d'arrêt d'attaque a pour fonction de protéger les régions de source/drain contre l'attaque, et par conséquent contre l'apparition d'une résistance accrue, pendant l'attaque d'ouvertures à travers des couches diélectriques épaisses qui recouvrent les régions de source/drain. La couche d'arrêt d'attaque 90 est de préférence une couche de nitrure de silicium déposée par CVD jusqu'à une épaisseur de 10-50 nm. La couche d'arrêt d'attaque est de préférence mince pour faire en sorte que l'atta- que de la couche d'arrêt d'attaque puisse être effectuée rapidement et avec un niveau de confiance élevé en ce qui concerne la fin du proces- sus d'attaque. La couche d'arrêt d'attaque est de préférence suffisam- ment épaisse pour qu'un processus d'attaque à travers une couche epaisse (200-1000 nm) de matériau diélectrique, comme de l'oxyde de silicium, puisse être arrêté de façon fiable sur la couche d'arrêt d'attaque 90. La couche d'arrêt d'attaque est de préférence différente de la couche diélectrique qui est formée sur elle. En ce sens, le caractère suffisant de la différence entre des matériaux utilisés pour la couche d'arrêt d'attaque et pour la couche diélectrique qui la recouvre est déterminé par le fait qu'il existe ou non un agent d'attaque approprié qui peut faire aisément la distinction entre la couche diélectrique et la couche d'arrêt d'attaque. Il est en outre préférable, mais pas aussi important, que la couche d'arrêt d'attaque soit différente, dans le même sens, des régions de silicium do- pé sous-jacentes. Le nitrure de silicium est un choix approprié pour la couche d'arrêt d'attaque, du fait que des systèmes d'attaque modernes, disponibles dans le commerce, peuvent procurer des niveaux de sélecti- vité élevés entre le nitrure de silicium et les oxydes de silicium que l'on utilise de façon caractéristique à titre de matériaux diélectriques inter- couche. De plus, la majeure partie des produits chimiques d'attaque qui sont disponibles pour le nitrure de silicium ont des niveaux de sélectivité élevés par rapport au silicium. * En se référant maintenant à la figure 6, on note que l'on dé- pose une couche épaisse 92 d'un matériau diélectrique sur la surface des transistors à effet de champ de transfert et des lignes d'interconnexion. Le diélectrique inter-couche 92 peut par exemple consister en oxyde de silicium déposé par un procédé CVD utilisant un gaz de source consistant en TEOS, ou bien la couche diélectrique peut être constituée par l'un des autres matériaux diélectriques connus. On dépose le diélectrique inter- couche 92 sur le dispositif jusqu'à une épaisseur de 1000 nm. Ensuite, on aplanit le dispositif, en utilisant de préférence un processus de polis- sage chimio-mécanique, pour former une couche diélectrique aplanie 94 (figure 7). On laisse de préférence une épaisseur notable de couche di- électrique aplanie 94 au-dessus des régions de source/drain 80, 84 sur lesquelles des électrodes de condensateur doivent être formées, du fait qu'une plus grande épaisseur contribue à la capacité du condensateur de stockage de charge. On forme un masque sur la couche inter-couche aplanie 94, et on forme ensuite des ouvertures par attaque à travers le diélectrique inter-couche 94, au-dessus des régions de source/drain 80, 84. Du fait que la couche d'arrêt d'attaque 90 recouvre les électrodes de transfert, les structures d'isolation de dispositif 52 et les lignes d'inter- connexion, cette étape d'attaque ouvre des contacts sur le substrat pour les électrodes inférieures du condensateur de stockage de charge, d'une manière auto-alignée. On effectue l'opération d'attaque des ouvertures en utilisant de préférence un processus anisotrope dans un agent d'atta- que consistant en un plasma à densité élevée, avec un plasma élaboré à partir d'un mélange de gaz de source comprenant C4F8, CHF3 ou CH3F et CO ou CO2 et 02 et Ar. Il est préférable que cette étape d'attaque s'ar- rête sur la couche d'arrêt d'attaque 90 et laisse des parties de la couche diélectrique 96 sur d'autres parties du dispositif. On enlève le masque d'attaque soit à ce moment, soit avant d'enlever la couche d'arrêt d'atta- que. On attaque ensuite la couche d'arrêt d'attaque à l'intérieur des ou- vertures dans la couche diélectrique 96 restante, en utilisant par exemple un procédé d'attaque anisotrope avec un plasma obtenu à partir de CH3. Selon une variante, on pourrait utiliser une attaque par voie humide em- ployant de l'acide phosphorique chaud pour enlever la couche d'arrêt d'attaque à l'intérieur des ouvertures dans la couche diélectrique 96. Après les étapes d'attaque, les surfaces de régions de source/drain 80, 84 sont de préférence à nu et propres, comme représenté sur la figure 8. On forme ensuite des électrodes inférieures des condensateurs de stockage de charge. Dans le mode de réalisation qui est illustré sur la figure 9, les électrodes inférieures 98 comprennent une couche inférieure de silicium polycristallin classique recouverte par une couche de silicium polycristallin "rugueux" ou à grains hémisphériques (ou HSG-Si). Pour former cette structure, on dépose une couche de silicium polycristallin classique sur les électrodes de source/drain et sur la couche d'oxyde de silicium 96, au-dessus d'un substrat en silicium, en procédant par dépôt chimique en phase vapeur à basse pression (LPCVD) à 620 C, à partir de silane (SiH4). La couche de silicium polycristallin classique est de préfé- rence dopée sur place pendant le dépôt, par implantation ionique et re- cuit, ou par un procédé de diffusion thermique, qui sont tous bien con- nus. Par exemple, la couche de silicium polycristallin classique peut être fortement dopée avec le type N par implantation d'ions de phosphore sui- vie par un recuit thermique rapide à une température de 1000-1100 C pendant environ 10-30 secondes. Une pellicule de silicium polycristallin classique qui formera l'âme de l'électrode inférieure est définie à partir de la couche par photolithographie et attaque, de préférence avant que la couche de HSG-Si ne soit formée sur la pellicule. La couche de sili- cium polycristallin classique a de façon caractéristique une épaisseur de l'ordre de 100-150 nm. Il est préférable que le processus de croissance du HSG-Si soit commencé sur une surface de silicium propre, en éliminant l'oxyde natif qui se trouve sur la surface de la couche de silicium polycristallin, avant de déposer le HSG-Si. Une étape de nettoyage distincte peut être inutile si la croissance de la couche de HSG-Si est commencée immédiatement après la formation de la couche de silicium sous-jacente, et si la surface de la couche de silicium sous-jacente est maintenue dans une condition de vide suffisante pour empêcher la croissance d'un oxyde. De façon plus pratique, il faut s'attendre à ce qu'il y ait un intervalle de temps en- tre la croissance de la couche de silicium sous-jacente et le début de la croissance du HSG-Si. Selon une variante, si la couche de silicium poly- cristallin est dopée par implantation et recuit ou par diffusion thermique, une couche d'oxyde se développera sur la surface de la couche de sili- cium polycristallin. Par conséquent, il est préférable de nettoyer la sur- face de la couche de silicium sous-jacente avant le début de la crois- sance du HSG-Si. On peut effectuer un nettoyage pour éliminer des oxy- des natifs se trouvant sur la surface du silicium polycristallin en em- ployant une variété de techniques, parmi lesquelles l'immersion dans HF, l'attaque avec rotation utilisant HF, le nettoyage par HF à l'état de va- peur, ou le nettoyage par un plasma de H2. La surface de la couche de silicium sous-jacente est de préférence hydrogénée sous l'effet de l'opé- ration de nettoyage, du fait que la surface hydrogénée a pour fonction de protéger la surface du silicium polycristallin contre une réoxydation. Cha- cune des techniques de nettoyage mentionnées ci-dessus produira l'hy- drogénation désirée de la surface du silicium polycristallin. Après nettoyage, on forme une couche de HSG-Si sur la sur- face de la couche de silicium polycristallin classique. On peut former la couche par l'un quelconque des procédés bien connus, et elle peut con- sister en HSG-Si déposé par LPCVD à partir d'un gaz de source consis- tant en silane, sur un substrat maintenu à une température comprise en- tre 555 C et 595 C. La structure résultante est représentée sur la figure 9 sous la forme d'une électrode inférieure 98, et elle comprend une sur- face irrégulière de HSG-Si. Du fait de la nature aléatoire de la nucléation de la croissance de HSG-Si, il est probable que la couche de silicium polycristallin dopé sous-jacente sera à nu dans des régions particulière- ment clairsemées dans la couche de HSG-Si. On a observé que la crois- sance d'une couche de HSG-Si sur la surface d'une couche de silicium polycristallin augmentait la capacité d'un facteur d'environ 1,8 fois par rapport à la capacité que procure la surface lisse de la pellicule de sili- cium polycristallin qui constitue l'âme. On accomplit de façon caractéris- tique un processus d'enlèvement par attaque (en utilisant par exemple un agent d'attaque consistant en un plasma obtenu à partir de HCI et HBr), pour enlever le HSG-Si sur les couches diélectriques 96 et pour enlever au moins une partie du HSG-Si sur la surface de la couche de silicium polycristallin qui constitue l'âme. On peut ensuite doper tout HSG-Si restant, par implantation ou par diffusion vers l'extérieur à partir du sili- cium polycristallin constituant l'âme. On forme ensuite une couche 100 de diélectrique de conden- sateur sur la surface des électrodes de condensateur inférieures (figure ). La couche de diélectrique de condensateur peut être une structure mince, à deux couches, consistant en une couche inférieure de nitrure de silicium recouverte par une couche de surface d'oxyde de silicium. Selon une variante, on pourrait choisir un matériau de diélectrique de conden- sateur ayant une constante diélectrique plus élevée, comme du pen- toxyde de tantale ou du titanate de baryum-strontium. On forme ensuite des électrodes de condensateur supérieures 102 en déposant une cou- che de silicium polycristallin classique, par LPCVD, en dopant la couche de silicium polycristallin et en définissant des motifs dans les couches pour définir latéralement l'étendue des électrodes de condensateur supé- rieures. On forme ensuite sur le dispositif une autre couche épaisse 110 de matériau diélectrique, de préférence une couche d'oxyde de silicium formée par CVD renforcé par plasma, et on aplanit ensuite la couche épaisse 110 de matériau diélectrique, par polissage chimio-mécanique. On forme ensuite un masque de contact de ligne de bit sur la surface du second diélectrique inter-couche 110, et on forme par attaque une ou- verture de contact de ligne de bit à travers la couche diélectrique 110, en arrêtant le processus d'attaque sur la couche d'arrêt d'attaque 90, de la manière décrite ci-dessus en relation avec les régions de source/drain , 84. Il faut noter que ce processus d'attaque est également effectué d'une manière auto-alignée pour procurer des marges étendues pour l'alignement. On enlève ensuite la couche d'arrêt d'attaque, après quoi on forme le contact de ligne de bit 112, de la manière habituelle. Il va de soi que de nombreuses modifications peuvent être ap- portées au procédé décrit et représenté, sans sortir du cadre de l'inven- tion. REVENDICATIONS 1. Procédé de fabrication d'une mémoire vive dynamique, ou DRAM, caractérisé en ce qu'il comprend les étapes suivantes: on fournit un substrat (50) sur lequel sont formées des structures d'isolation de dis- positif (52), et une région de dispositif actif est définie entre les structu- res d'isolation de dispositif; on forme une couche isolante (54) sur le substrat, sur la région de dispositif actif; on forme des premier et second transistors de transfert sur la région de dispositif actif, le premier tran- sistor de transfert comprenant une première électrode de grille (56) sur la couche isolante, et des première et seconde régions de source/drain (80, 82) formées dans le substrat (50), le second transistor de transfert com- prenant une seconde électrode de grille (56) sur la couche isolante, la seconde région de source/drain (82) et une troisième région de source/ drain (84) formée dans le substrat, les premier et second transistors de transfert se partageant la seconde région de source/drain (82); on forme une couche d'arrêt d'attaque (90) sur les première et seconde électrodes de grille (56) et sur les première, seconde et troisième régions de source/ drain (80, 82, 84); on forme une couche diélectrique (92) sur la couche d'arrêt d'attaque (90), la couche diélectrique étant différente de la cou- che d'arrêt d'attaque; on effectue une attaque sur toute l'épaisseur de la couche diélectrique (92) au-dessus de la seconde région de source/drain (82), on arrête le processus d'attaque sur la couche d'arrêt d'attaque (90), on effectue un processus d'attaque supplémentaire pour traverser toute l'épaisseur de la couche d'arrêt d'attaque (90), et on forme ensuite un contact de ligne de bit (112) sur la seconde région de source/drain (82); et on effectue une attaque sur toute l'épaisseur de la couche di- électrique (92) au-dessus de la troisième région de source/drain (84), on arrête le processus d'attaque sur la couche d'arrêt d'attaque (90), on ef- fectue un processus d'attaque supplémentaire pour traverser la couche d'arrêt d'attaque (90), et on forme ensuite un condensateur de stockage de charge (98, 100, 102) ayant une électrode (98) connectée à la troi- sième région de source/drain (84). 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre l'étape d'aplanissement d'une surface de la couche diélectrique (92) avant l'étape d'attaque sur toute l'épaisseur de la cou- che diélectrique au-dessous de la troisième région de source/drain (84). 3. Procédé selon la revendication 2, caractérisé en ce que l'étape d'aplanissement est accomplie en utilisant le polissage chimio- mécanique. 4. Procédé selon la revendication 2, caractérisé en ce que l'étape d'aplanissement est effectuée avant l'étape d'attaque sur toute l'épaisseur de la couche diélectrique au-dessus de la seconde région de source/drain (82). 5. Procédé selon la revendication 1, caractérisé en ce que la couche diélectrique (92) consiste en un oxyde de silicium et la couche d'arrêt d'attaque (90) consiste en nitrure de silicium. 6. Procédé selon la revendication 1, caractérisé en ce que la couche d'arrêt d'attaque (90) est formée en contact avec les première, seconde et troisième régions de source/drain (80, 82, 84). 7. Procédé selon la revendication 6, caractérisé en ce que la couche d'arrêt d'attaque (90) est séparée des première et seconde élec- trodes de grille (80, 82) par une couche d'oxyde. 8. Procédé selon la revendication 6, caractérisé en ce que la couche d'arrêt d'attaque (90) consiste en nitrure de silicium et le diélec- trique (92) est un oxyde de silicium. 9. Procédé de fabrication d'une mémoire vive dynamique, ou DRAM, caractérisé en ce qu'il comprend les étapes suivantes: on fournit un substrat (50) sur lequel sont formées des structures d'isolation de dis- positif (52), avec une région de dispositif actif définie entre les structures d'isolation de dispositif; on forme une couche isolante (54) sur le substrat (50), sur la région de dispositif actif; on forme un transistor de transfert sur la région de dispositif actif, le transistor de transfert comprenant une première électrode de grille (56) sur la couche isolante (54), et des pre- mière et seconde régions de source/drain (82, 84) formées dans le subs- trat (50); on forme une couche d'arrêt d'attaque (90) sur la première électrode de grille (56) et sur les première et seconde régions de source/drain (82, 84); on forme une couche diélectrique (92) sur la cou- che d'arrêt d'attaque (90), la couche diélectrique étant différente de la couche d'arrêt d'attaque; on aplanit la surface de la couche diélectrique (92) pour former une surface aplanie; on attaque la surface aplanie de la couche diélectrique au-dessus de la première région de source/drain (82), on arrête le processus d'attaque sur la couche d'arrêt d'attaque (90), on effectue un processus d'attaque supplémentaire sur toute l'épaisseur de la couche d'arrêt d'attaque (90), et on forme ensuite un contact de ligne de bit (112) sur la première région de source/drain (82); et on attaque la surface aplanie de la couche diélectrique au-dessus de la seconde région de source/drain (84), on arrête le processus d'attaque sur la couche d'arrêt d'attaque (90), on effectue un processus d'attaque supplémentaire sur toute l'épaisseur de la couche d'arrêt d'attaque (90), et on forme ensuite un condensateur de stockage de charge (98, 100, 102) ayant une électrode (98) connectée à la seconde région de source/drain (84). 10. Procédé selon la revendication 9, caractérisé en ce que l'étape de formation d'une couche diélectrique (92) comprend un dépôt chimique en phase vapeur à partir d'un gaz de source consistant en té- traéthylorthosilicate (TEOS). 11. Procédé selon la revendication 10, caractérisé en ce que l'étape d'aplanissement est accomplie en utilisant le polissage chimio- mécanique. 12. Procédé selon la revendication 9, caractérisé en ce que la couche diélectrique (92) consiste est un oxyde de silicium et la couche d'arrêt d'attaque (90) consiste en nitrure de silicium. 13. Procédé selon la revendication 12, caractérisé en ce que la couche d'arrêt d'attaque (90) est formée sur les première et seconde ré- gions de source/drain (82, 84). 14. Procédé de fabrication d'une mémoire vive dynamique, ou DRAM, caractérisé en ce qu'il comprend les étapes suivantes: on fournit un substrat (50) sur lequel sont formées des structures d'isolation de dis- positif (52), avec une région de dispositif actif définie entre les structures d'isolation de dispositif; on forme une couche isolante (54) sur le substrat (50), sur la région de dispositif actif; on forme un transistor de transfert sur la région de dispositif actif, le transistor de transfert comprenant une première électrode de grille (56) sur la couche isolante (54), et des pre- mière et seconde régions de source/drain (82, 84) formées dans le subs- trat (50); on forme une couche d'arrêt d'attaque (90) sur la première électrode de grille (56) et sur une couche d'oxyde recouvrant les pre- mière et seconde régions de source/drain (82, 84); on forme une couche diélectrique (92) sur la couche d'arrêt d'attaque (90), la couche diélectri- que étant différente de la couche d'arrêt d'attaque, et la couche d'arrêt d'attaque (90) étant différente de la couche d'oxyde; on effectue un polissage chimio-mécanique de la surface de la couche diélectrique (92) pour obtenir une surface aplanie; et on effectue une attaque de la sur- face aplanie de la couche diélectrique au-dessus de la première région de source/drain (82), on arrête le processus d'attaque sur la couche d'ar- rêt d'attaque (90), on effectue un processus d'attaque supplémentaire sur toute l'épaisseur de la couche d'arrêt d'attaque (90), on enlève la couche d'oxyde pour mettre à nu au moins une partie de la première région de source/drain (82) et on forme ensuite un conducteur (112) en contact avec cette région de source/drain.