FR 2768852 A1 19990326 FR 9711966 A 19970922 REALISATICN D' UN CONDENSATEuM N1T TALLIQUE La présente invention concerne la réalisation d'un condensateur dans un circuit intégré multicouches. La présente invention s'applique plus particulièrement aux circuits intégrés mixtes comprenant une partie numérique et une partie analogique. Dans un circuit intégré mixte en technologie CMOS, les transistors MOS sont généralement répartis dans des blocs dis- tincts selon qu'ils appartiennent aux parties analogique ou numérique du circuit. Les blocs analogique et numérique sont généralement alimentés séparément l'un de l'autre, c'est-à-dire au moyen de broches différentes du circuit intégré. Dans une technologie HCMOS à plusieurs couches métal- liques, un condensateur est généralement réalisé entre le niveau de métallisation inférieur et le niveau immédiatement supérieur. Pour réduire l'encombrement en surface du condensateur, on réa- lise usuellement un condensateur par l'assemblage de deux capa- cités symétriques de part et d'autre d'une portion de couche métallique inférieure. La figure 1 représente, de façon très schématique, un exemple de réalisation classique d'un condensateur en technologie HCMOS à plusieurs couches métalliques. Au-dessus d'un substrat 1 de type P, dans lequel sont formés les transistors MOS, il est prévu le dépôt et la gravure successifs d'une couche 2 de sili- cium polycristallin, et de plusieurs couches métalliques 3, 4. Une deuxième couche de silicium polycristallin est éventuellement prévue. Chaque couche est séparée des deux couches voisines par une couche diélectrique, généralement en oxyde de silicium. Au sens de la présente invention, on appelle "niveau de métallisation", indifféremment une couche de silicium polycris- tallin ou une couche métallique. A la figure 1, le condensateur est formé de deux capa- cités intermétalliques Cl, C2, respectivement entre les couches 3, 4 et 2, 3. Une première borne 6 du condensateur est constituée par un plot de contact à la couche intermédiaire 3. Une deuxième borne 7 du condensateur est constituée par un plot de contact relié aux couches 2 et 4, de sorte que les capacités Cl et C2 sont en parallèle. D'autres niveaux sont généralement prévus au- dessus du niveau 4, par exemple, au moins une couche métallique 5 qui sert à former les pistes de raccordement des différents com- posants à un potentiel positif d'alimentation Vdd. Le substrat 1 est à un potentiel Vss, généralement la masse. Des capacités parasites Cp, C'p sont respectivement présentes entre la couche 2 et le substrat 1, et entre la piste de liaison de la borne 6 à la couche 3 et le substrat 1. De même, si le motif de gravure de la couche 5 (ou de tout autre niveau de métallisation supérieur) conduit à ce que cette couche soit pré- sente à l'aplomb du condensateur réalisé, des capacités parasites (non représentées) apparaissent entre la couche 4 et la couche 5, et entre la liaison de la borne 6 à la couche 3 et la couche 5. La figure 2 représente le schéma électrique équivalent du condensateur C ainsi réalisé entre les bornes 6 et 7. Pour des raisons de clarté, on a tenu compte uniquement des capacités parasites Cp, C'p, côté substrat 1. Un problème qui se pose lors du fonctionnement du cir- cuit est que la charge du condensateur C est susceptible d'être polluée par des bruits traversant les capacités Cp, C'p. Ce pro- blème est particulièrement critique dans les circuits mixtes en raison des bruits de commutation de la partie numérique du cir- cuit qui polluent la masse et transitent par le substrat 1 jusqu'à l'aplomb du condensateur. L'importance de ce problème dépend du rapport signal/bruit souhaité pour le condensateur, donc de l'importance du niveau de charge de ce condensateur. Plus le niveau de charge que doit mémoriser le condensateur est faible, plus l'influence des bruits de commutation est grande. Un exemple d'application auquel se rapporte la présente invention est celui des convertisseurs analogiques-numériques utilisant des comparateurs dits "auto-zéro" qui requièrent un condensateur de mémorisation lors de l'échantillonnage. Dans un tel convertisseur, l'élément quantifiable le plus petit est fonction de la valeur de la tension de référence et du nombre de bits du convertisseur. Par exemple, pour une ten- sion de référence de l'ordre de 1,5 volts, l'élément quantifiable le plus petit est, dans le cas d'un convertisseur 8 bits, de l'ordre de 6 à 7 millivolts. Or, le bruit ramené par les capaci- tés parasites est sensiblement indépendant de la tension d'ali- mentation, donc de la tension de référence. Par conséquent, une diminution de la valeur de l'élément quantifiable le plus petit altère le rapport signal/bruit, tandis que la miniaturisation des circuits intégrés conduit à diminuer les tensions d'alimentation, afin de réduire la puissance consommée. On notera que le même problème se pose pour tout condensateur intermétallique de mémorisation dont le niveau de charge n'est pas négligeable devant les bruits de commutation. La présente invention vise à rendre les condensateurs intermétalliques de mémorisation indépendants de bruits de commu- tation susceptibles de polluer les alimentations du circuit intégré. Plus particulièrement, la présente invention vise à proposer un nouveau procédé de réalisation d'un condensateur intermétallique dans un circuit intégré multicouches. Une caractéristique de la présente invention est de laisser subsister, de part et d'autre de niveaux de métallisation extrêmes d'un condensateur intermétallique, et avant les niveaux de métallisation extrêmes du circuit, deux portions de couches polarisables. Ainsi, selon la présente invention, au moins une portion d'une couche polarisable est présente entre le substrat et une portion d'un premier niveau de métallisation extrême du condensateur. A l'autre extrémité de l'empilement, au moins une portion d'une couche polarisable est présente entre la portion du deuxième niveau de métallisation extrême du condensateur et une couche métallique dans lequel sont généralement formées les pistes d'alimentation du circuit. Une autre caractéristique de la présente invention est que ces deux portions de couches polarisables sont reliées à la masse du circuit intégré. Par conséquent, la présente invention intercale, dans l'épaisseur du circuit, deux régions froides de part et d'autre du condensateur intermétallique. Plus particulièrement, la présente invention prévoit un procédé de réalisation d'un condensateur intermétallique dans un circuit intégré multicouches comprenant, à partir d'un substrat de type P, au moins cinq niveaux de métallisation, ce procédé consistant: à laisser subsister, de part et d'autre de portions de niveaux de métallisation extrêmes du condensateur, au moins une portion d'un niveau polarisable distinct du substrat et du der- nier niveau de métallisation; et à polariser, au moins à l'aplomb du condensateur et au potentiel du substrat, les deux portions polarisables. Selon un mode de réalisation de la présente invention, le condensateur est formé entre trois niveaux de métallisation, une première borne du condensateur étant formée par un contact au niveau intermédiaire, et une deuxième borne étant formée par un contact comun aux niveaux extrêmes du condensateur. La présente invention prévoit également un condensateur intermétallique réalisé dans un circuit intégré multicouches com- prenant, à partir d'un substrat de type P, au moins cinq niveaux de métallisation, les deux niveaux définissant des portions extrêmes du condensateur étant séparés, respectivement du subs- trat et d'un dernier niveau de métallisation, par une portion d'un niveau polarisable. Selon un mode de réalisation de la présente invention, chaque portion polarisable est connectée au potentiel substrat. Selon un mode de réalisation de la présente invention, appliqué à la réalisation d'un condensateur intermétallique dans un circuit intégré mixte, les portions polarisables sont connec- tées directement à la masse analogique du circuit intégré. Selon un mode de réalisation de la présente invention, le condensateur est réalisé, dans un circuit en technologie HCMOS comprenant une couche de silicium polycristallin et cinq couches de métal, entre les première, deuxième et troisième couches de métal. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures 1 et 2 qui ont été décrites précédemment sont destinées à exposer l'état de la technique et le problème posé; et la figure 3 représente, de façon très schématique, un mode de réalisation d'un condensateur intermétallique selon la présente invention. Pour des raisons de clarté, seuls les éléments néces- saires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. La figure 3 représente un mode de réalisation d'un condensateur intermétallique selon la présente invention. Le mode de réalisation représenté à la figure 3 est réalisé dans une technologie comprenant six niveaux de métalli- sation, c'est-à-dire à partir d'un substrat 21, une couche de silicium polycristallin 22 et cinq couches de métal 23, 24, 25, 26 et 27. Dans une telle technologie, un condensateur intermé- tallique selon l'invention est formné entre les première, deuxième et troisième couches de métal 23, 24 et 25. Comme précédemment, pour minimiser l'encombrement en surface du condensateur, des capacités Cl et C2 sont associées en parallèle, une première borne 6 du condensateur étant définie par un contact à la couche 24, et une deuxième borne 7 du condensateur étant définie par un contact commun aux couches 23 et 25. La couche métallique supérieure 27 est, par exemple, la couche dans laquelle sont réalisées les pistes d'alimentation positive des composants du circuit intégré. Selon la présente invention, la portion du niveau de métallisation (ici, la couche de silicium polycristallin 22), présente entre le substrat 21 et la couche 23 à l'aplomb du condensateur intermétallique, est polarisée au potentiel Vss, c'est-à-dire la masse. De même, la quatrième couche métallique 26 est, au moins dans sa portion à l'aplomb du condensateur, pola- risée au potentiel Vss. La connexion de la couche de silicium polycristallin 22 à la masse a pour effet d'empêcher la propagation des bruits de commutation transitant par le substrat 21 jusqu'au condensateur. La connexion de la quatrième couche de métal 26 à la masse a pour effet de protéger le condensateur de la couche 27 polarisée à Vdd, donc des pics de commutation positifs. De préférence, les polarisations des couches 22 et 26 sont effectuées par la masse de la partie analogique du circuit intégré qui se trouve nettement moins polluée par les bruits de commutation que la masse de la partie numérique. Un avantage de la présente invention est que l'on enferme le condensateur intermétallique entre deux niveaux, dis- tincts du substrat et de la couche supérieure de métallisation dans lesquels sont réalisées les alimentations. En polarisant ces deux niveaux à la masse, le condensateur se trouve enfermé entre deux régions froides, ce qui l'isole des capacités parasites entre le substrat 21 et le premier niveau de métallisation et entre les dernier 27 et avant-dernier 26 niveaux de métal- lisation. En effet, la couche 22 étant directement connectée à la masse par un plot, les charges sont évacuées et il n'y a pas de couplage entre la couche 22 et la couche 23. De plus, on supprime la capacité parasite (C'p, figure 1) entre la liaison de la couche 24 à la borne 6 et le substrat 21. Côté alimentation positive, la connexion directe à la masse de la couche 26 au moyen d'un plot conduit à ce que cette connexion présente une impédance nettement plus faible que la connexion indirecte par l'intermédiaire de la capacité parasite entre les couches 26 et 27. Ainsi, bien que les capacités para- sites soient du même ordre de grandeur, la masse apportée par la couche 26 n'est pas bruitée. A titre d'exemple particulier, l'ordre de grandeur d'une capacité intermétallique parasite est de l'ordre de 20 à 100 femptofarad, et l'impédance des lignes de connexion à la masse est de l'ordre de quelques ohms. Par conséquent, pour une fréquence de travail d'un convertisseur analogique-numérique qui est généralement de l'ordre de quelques dizaines de MHz, l'impédance des lignes de connexion à la masse est parfaitement négligeable devant celle de la capacité parasite. On notera que la présente invention s'applique égale- ment à la réalisation d'un condensateur intermétallique dans une technologie comprenant une couche de silicium polycristallin et quatre couches de métal. Dans ce cas, le condensateur est toutefois réalisé uniquement entre deux niveaux de métallisation de manière à encadrer ce condensateur par deux niveaux connectés à la masse, distincts du substrat et de la dernière couche métallique recevant l'alimentation positive. De même, l'invention s'applique à un circuit comprenant plus de cinq couches de métal. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, bien que l'on ait fait référence dans la description qui précède à des condensateurs appliqués à des convertisseurs analogiques-numériques, l'invention trouve un intérêt dans toute application pour laquelle un condensateur est utilisé pour un transfert de charge et dans laquelle on souhaite améliorer le rapport signal/bruit. REVENDICATICOS 1. Procédé de réalisation d'un condensateur intermétal- lique (C) dans un circuit intégré multicouches comprenant, à partir d'un substrat de type P (21), au moins cinq niveaux de métallisation, caractérisé en ce qu'il consiste: à laisser subsister, de part et d'autre de portions de niveaux de métallisation extrêmes du condensateur, au moins une portion d'un niveau polarisable (22, 26) distinct du substrat et du dernier niveau de métallisation (27); et à polariser, au moins à l'aplomb du condensateur et au potentiel du substrat (21), les deux portions polarisables. 2. Procédé selon la revendication 1, caractérisé en ce que le condensateur (Cl, C2) est formé entre trois niveaux de métallisation (23, 24, 25), une première borne (6) du condensa- teur étant formée par un contact au niveau intermédiaire (24), et une deuxième borne (7) étant formée par un contact commun aux niveaux extrêmes (23, 25) du condensateur. 3. Condensateur intermétallique réalisé dans un circuit intégré multicouches comprenant, à partir d'un substrat (21) de type P, au moins cinq niveaux de métallisation, caractérisé en ce que les deux niveaux (23, 25) définissant des portions extrêmes du condensateur sont séparés, respectivement du substrat (21) et d'un dernier niveau (27) de métallisation, par une portion d'un niveau (22, 26) polarisable. 4. Condensateur selon la revendication 3, caractérisé en ce que chaque portion polarisable (22, 26) est connectée au potentiel substrat. 5. Condensateur selon la revendication 3 ou 4, réalisé dans un circuit intégré mixte, caractérisé en ce que les portions (22, 26) polarisables sont connectées directement à la masse ana- logique du circuit intégré. 6. Condensateur selon l'une quelconque des revendica- tions 3 à 5, caractérisé en ce qu'il est réalisé, dans un circuit en technologie HCMOS comprenant une couche de silicium polycris- tallin (22) et cinq couches de métal, entre les première, deuxième et troisième couches (23, 24, 25) de métal.