FR 2759179 A1 19980807 FR 9707164 A 19970610 DISPOSITIF DE TRANSFERT SYNCHRONE DE DONNES EN SERIE La présente invention concerne un dispositif de transfert synchrone de données en série, auquel sont reliés plusieurs circuits de réception externes, pour transférer des éléments de données en série vers chacun de ces circuits de réception externes en synchronisme avec un signal d'horloge, et, plus précisément, vers une interface de bornes d'entrée/sortie de données ou de bornes d'entrée/sor- tie d'horloge pour relier le dispositif de transfert synchrone de données en série aux circuits de réception externes après que l'élément de données final a été transfé- ré. La figure 12 est un schéma synoptique représentant un système classique de transmission synchrone de données en série et la figure 13 est un schéma synoptique représentant la structure interne d'un dispositif classique de transfert synchrone de données en série représenté sur la figure 12. Sur les figures 12 et 13, le chiffre de référence 1 désigne le dispositif classique de transfert synchrone de données en série pour transférer des éléments de données en série en synchronisme avec un signal d'horloge, 2a à 2n désignent plusieurs circuits de réception externes pour recevoir des éléments de données de transfert transférés en provenance du dispositif classique de transfert synchrone de données en série 1. Le chiffre de référence 11 désigne une borne de sortie de données par l'intermédiaire de laquelle des éléments de données sont transférés en provenance du dispositif classique de transfert synchrone de données en série 1 vers les circuits de réception externes 2a à 2n. Le chiffre de référence 12 désigne une borne de sortie d'hor- loge par l'intermédiaire de laquelle un signal d'horloge est transféré en provenance du dispositif classique de transfert synchrone de données en série 1 vers les circuits de réception externes 2a à 2n. Le chiffre de référence 13 désigne une borne d'entrte de données par l'intermédiaire de laquelle chacun des circuits de réception externes 2a à 2n reçoit des données transférées par l'intermédiaire de la borne de sortie de données 11 du dispositif classique de transfert synchrone de données en série 1. Le chiffre de référence 14 désigne une borne d'entrée d'horloge par l'intermédiaire de laquelle chacun des circuits de réception externes 2a à 2n reçoit le signal d'horloge fourni par le dispositif de transfert synchrone de données en série 1. De plus, le chiffre de référence 21 désigne des moyens de génération de signal d'horloge pour engendrer le signal d'horloge qui sera transféré vers les circuits de réception externes 2a à 2n par l'intermédiaire de la borne de sortie d'horloge 12. Le chiffre de référence 22 désigne des moyens de sortie de données en série pour recevoir des éléments de données d'entrée en parallèle en provenance de dispositifs externes (non représentés), puis pour convertir les éléments de données d'entrée en éléments de données en série, et pour transférer les éléments de données en série convertis en tant qu'éléments de données de transfert vers les circuits de réception externes 2a à 2n par l'intermé- diaire de la borne de sortie de données 11 en synchronisme avec le signal d'horloge fourni par les moyens de génération de signal d'horloge 21. Le fonctionnement du dispositif classique de transfert synchrone de données en série 1 va maintenant être décrit. A réception d'éléments de données d'entrée transfé- rés en provenance des dispositifs externes (non représentés) en parallèle, le dispositif de transfert synchrone de données en série 1 convertit ces éléments de données d'entrée en éléments de données en série en utilisant les moyens de sortie de données en série 22. Ensuite, le dispositif de transfert synchrone de données en série 1 engendre des éléments de données de transfert conformément aux éléments de données en série convertis, en synchronisme avec le signal d'horloge engendré par les moyens de généra- tion de signal d'horloge 21. Le dispositif de transfert synchrone de données en série 1 transfère les éléments de données de transfert par l'intermédiaire des bornes de sortie de données et transfère également le signal d'horloge par l'intermédiaire de la borne de sortie d'horloge 12 vers les circuits de réception externes 2a à 2n, qui sont sélectionnés par le dispositif 1, en synchronisme avec le signal d'horloge engendré par les moyens de génération de signal d'horloge 21. Lorsque l'opération de transfert de données en série est achevée, la borne de sortie de données 11 du dispositif de transfert synchrone de données en série 1 conserve le niveau du dernier élément de données des éléments de données de transfert, comme le montre la figure 14. En conséquence, étant donné que le dispositif de transfert synchrone de données en série 1 présente la structure décrite ci-dessus, par exemple, lorsque le niveau de données d'un élément de données non valide dans un des circuits de réception externes 2a à 2n est à un niveau haut (appelé ci-après "niveau H"), il est nécessaire d'établir le niveau de l'élément de données final au niveau H de façon que le niveau de la borne de sortie 11 ait le niveau H. ou bien il est nécessaire d'informer les circuits de réception externes 2a à 2n de l'achèvement de l'opération de transfert de données en provenance du dispositif de transfert synchrone de données en série 1 en utilisant une méthode prédéterminée et cela doit être réalisé pour couper électriquement la ligne de connexion entre le dispositif de transfert synchro- ne de données en série 1 et les circuits de réception externes 2a à 2n par la borne de sortie de données 11 et la borne d'entrée de données 13. De plus, lorsque les circuits de réception externes 2a à 2n présentent des niveaux d'éléments de données non valides différents les uns des autres, il est nécessaire de modifier la structure matérielle du dispositif classique de transfert synchrone de données en série 1 afin de faire correspondre ou ajuster les circuits de réception externes 2a à 2n ayant des niveaux d'éléments de données non valides différents. D'autre part, le niveau de tension de la borne de sortie d'horloge 12 est 1 (par exemple, le niveau H) lorsque l'opération de transfert de données finales est achevée et lorsque le signal d'horloge est un front de validation descendant. De plus, le niveau de tension de la borne de sortie d'horloge 12 est 0 (par exemple, le niveau L) lorsque l'opération de transfert de données finales est achevée et lorsque le signal d'horloge est un front de validation montant. Ainsi, il est nécessaire de modifier la structure matérielle du dispositif classique de transfert synchrone de données en série 1, chaque liaison aux circuits de réception externes ayant des fronts de validation d'horloge diffé- rents. On indique la référence suivante comme exemple technique du dispositif classique de transfert synchrone de données en série: Demande de brevet japonais publiée n JP-A-5/181796. Comme on l'a décrit ci-dessus en détail, étant donné que le dispositif classique de transfert synchrone de données en série 1 présente la structure ci-dessus, il est nécessaire de faire correspondre ou ajuster le niveau d'un élément de données final à transférer vers les dispositifs de réception externes en fonction du niveau non valide des données d'entrée de chacun des circuits de réception externes 2a à 2n, ou bien il est également nécessaire d'informer les circuits de réception externes 2a à 2n de l'achèvement de l'opération de transfert de données en utilisant une méthode prédéterminée de façon que les circuits de réception externes 2a à 2n puissent couper électriquement les lignes de transfert de données entre le dispositif de transfert synchrone de données en série 1 et les circuits de réception externes 2a à 2n. Ainsi, il est nécessaire de modifier la structure matérielle du dispositif de transfert synchrone de données en série 1 lorsque le dispositif i est relié aux circuits de réception externes 2a à 2n ayant des niveaux non valides des données d'entrée différents pour les éléments de données d'entrée, ou lorsque le dispositif 1 est relié aux circuits de réception externes 2a à 2n ayant des fronts de validation d'horloge différents. En conséquence, au vu des inconvénients du disposi- tif classique de transfert synchrone de données en série, la présente invention a pour but de proposer un dispositif de transfert synchrone de données en série qui est capable de faire correspondre ou ajuster des circuits de réception externes ayant des niveaux non valides des données d'entrée différents ou des fronts de validation d'horloge différents, sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série. Conformément à un mode de réalisation préféré de la présente invention, un dispositif de transfert synchrone de données en série comprend des moyens de commande de sortie de données en série pour fournir en sortie en série des éléments de données de transfert à des circuits de réception externes par l'intermédiaire d'une borne de sortie de données en synchronisme avec un signal d'horloge engendré par des moyens de génération de signal d'horloge et pour engendrer un signal d'achèvement de transfert lorsque l'opération de transfert d'un élément de données final des éléments de données de transfert est achevée, des moyens de mémorisation d'état de données en série pour mémoriser, en tant qu'élément de données d'état, un niveau de la borne de sortie de données à établir après que les moyens de commande de sortie de données en série ont engendré le signal d'achèvement de transfert, et des moyens de commande de données pour recevoir les éléments de données de transfert transférés en série en provenance des moyens de commande de sortie de données en série en synchronisme avec le signal d'horloge, pour fournir en sortie les éléments de données de transfert en tant que données de transmission à la borne de sortie de données, et pour établir le niveau de la borne de sortie de données à un niveau prédéterminé correspondant à l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série lorsque les moyens de commande de données reçoivent le signal d'achèvement de transfert engendré par les moyens de commande de sortie de données en série. Dans le mode de réalisation du dispositif de transfert synchrone de données en série décrit ci-dessus, les moyens de mémorisation d'état de données en série mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie de données à un élément de données à niveau bas "0" après que les moyens de commande de sortie de données en série ont engendré le signal d'achèvement de transfert. Dans le mode de réalisation du dispositif de transfert synchrone de données en série décrit ci-dessus, les moyens de mémorisation d'état de données en série mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie de données à un élément de données à niveau haut "1" après que les moyens de commande de sortie de données en série ont engendré le signal d'achèvement de transfert. Dans le mode de réalisation du dispositif de transfert synchrone de données en série décrit ci-dessus, les moyens de mémorisation d'état de données en série mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie de données à un état à haute impédance après que les moyens de commande de sortie de données en série ont engendré le signal d'achève- ment de transfert. Dans le mode de réalisation du dispositif de transfert synchrone de données en série décrit ci-dessus, les moyens de mémorisation d'état de données en série comprennent un registre d'état. Dans le mode de réalisation du dispositif de transfert synchrone de données en série décrit ci-dessus, les moyens de commande de données comprennent un sélecteur. Conformément à un autre mode de réalisation préféré de la présente invention, un dispositif de transfert synchrone de données en série comprend des moyens de commande de sortie de données en série pour fournir en sortie en série des éléments de données de transfert à des circuits de réception externes par l'intermédiaire d'une borne de sortie de données en synchronisme avec un signal d'horloge engendré par des moyens de génération de signal d'horloge et pour engendrer un signal d'achèvement de transfert lorsque l'opération de transfert d'un élément de données final des éléments de données de transfert est achevée, des moyens de mémorisation d'état d'horloge pour mémoriser, en tant qu'élément de données d'état, un niveau de la borne de sortie d'horloge à établir après que les moyens de commande de sortie de données en série ont engendré le signal d'achèvement de transfert, et des moyens de commande d'horloge pour recevoir le signal d'horloge transféré en provenance des moyens de génération de signal d'horloge, et pour établir le niveau de la borne de sortie d'horloge à un niveau prédéterminé correspondant à l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge lorsque les moyens de commande d'horloge reçoivent le signal d'achèvement de transfert engendré par les moyens de commande de sortie de données en série. Dans le mode de réalisation du dispositif de transfert synchrone de données en série décrit ci-dessus, les moyens de mémorisation d'état d'horloge mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie d'horloge à un élément de données à niveau bas "0" après que les moyens de commande de sortie de données en série ont engendré le signal d'achève- ment de transfert. Dans le mode de réalisation du dispositif de transfert synchrone de données en série décrit ci-dessus, les moyens de mémorisation d'état de données d'horloge mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie d'horloge à un élément de données à niveau haut "1" après que les moyens de commande de sortie de données en série ont engendré le signal d'achèvement de transfert. Dans le mode de réalisation du dispositif de transfert synchrone de données en série décrit ci-dessus, les moyens de mémorisation d'état d'horloge mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie d'horloge à un état à haute impédance après que les moyens de commande de sortie de données en série ont engendré le signal d'achèvement de transfert. Dans le mode de réalisation du dispositif de transfert synchrone de données en série décrit ci-dessus, les moyens de mémorisation d'état d'horloge comprennent un registre d'état. Dans le mode de réalisation du dispositif de transfert synchrone de données en série décrit ci-dessus, les moyens de commande d'horloge comprennent un sélecteur. Conformément à un autre mode de réalisation préféré de la présente invention, un dispositif de transfert synchrone de données en série comprend des moyens de commande de sortie de données en série pour fournir en sortie en série des éléments de données de transfert à des circuits de réception externes par l'intermédiaire d'une borne de sortie de données en synchronisme avec un signal d'horloge engendré par des moyens de génération de signal d'horloge et pour engendrer un signal d'achèvement de transfert lorsque l'opération de transfert d'un élément de données final des éléments de données de transfert est achevée, des moyens de mémorisation d'état de données en série pour mémoriser, en tant qu'élément de données d'état, un niveau de la borne de sortie de données à établir après que les moyens de commande de sortie de données en série ont engendré le signal d'achèvement de transfert, des moyens de commande de données pour recevoir les éléments de données de transfert transférés en série en provenance des moyens de commande de sortie de données en série en synchronisme avec le signal d'horloge, pour fournir en sortie les éléments de données de transfert en tant que données de transmission à la borne de sortie de données, et pour établir le niveau de la borne de sortie de données à un niveau prédéterminé correspondant à l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série lorsque les moyens de commande de données reçoivent le signal d'achèvement de transfert engendré par les moyens de commande de sortie de données en série, des moyens de mémorisation d'état d'horloge pour mémoriser, en tant qu'élément de données d'état, un niveau de la borne de sortie d'horloge à établir après que les moyens de commande de sortie de données en série ont engendré le signal d'achèvement de transfert et des moyens de commande d'hor- loge pour recevoir le signal d'horloge transféré en prove- nance des moyens de génération de signal d'horloge, et pour établir le niveau de la borne de sortie d'horloge à un niveau prédéterminé correspondant à l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge lorsque les moyens de commande d'horloge reçoivent le signal d'achèvement de transfert engendré par les moyens de commande de sortie de données en série. Ces buts, particularités, aspects et avantages de la présente invention, ainsi que d'autres, apparaîtront mieux à la lecture de la description détaillée qui suit de la présente invention, faite en relation avec les dessins annexés, dans lesquels: La figure 1 est un schéma synoptique représentant un système de communication de données utilisant le dispositif de transfert synchrone de données en série dans le premier mode de réalisation de la présente invention. La figure 2 est un schéma synoptique représentant la structure interne du dispositif de transfert synchrone de données en série du premier mode de réalisation représenté sur la figure 1. La figure 3 est un chronogramme représentant des formes d'onde d'un élément de données transféré et d'un signal d'horloge lorsque le niveau non valide des données d'entrée reçues par le circuit de réception externe relié au dispositif de transfert synchrone de données en série du premier mode de réalisation représenté sur la figure 1 est la donnée "0". La figure 4 est un chronogramme représentant des formes d'onde d'un élément de données transféré et d'un signal d'horloge lorsque le niveau non valide des données d'entrée reçues par le circuit de réception externe relié au dispositif de transfert synchrone de données en série du premier mode de réalisation représenté sur la figure 1 est la donnée "1". La figure 5 est un chronogramme représentant des formes d'onde d'un élément de données transféré et d'un signal d'horloge lorsque le niveau non valide des données d'entrée reçues par le circuit de réception externe relié au dispositif de transfert synchrone de données en série du premier mode de réalisation représenté sur la figure 1 est dans un état à haute impédance. La figure 6 est un schéma synoptique représentant un système de communication de données utilisant le dispositif de transfert synchrone de données en série dans le deuxième mode de réalisation de la présente invention. La figure 7 est un schéma synoptique représentant la structure interne du dispositif de transfert synchrone de données en série du deuxième mode de réalisation représenté sur la figure 6. La figure 8 est un chronogramme représentant des formes d'onde d'un élément de données transféré et d'un signal d'horloge lorsque l'état d'un front de validation d'horloge dans un circuit de réception externe relié au dispositif de transfert synchrone de données en série du deuxième mode de réalisation représenté sur la figure 6 est un front de validation montant. La figure 9 est un chronogramme représentant des formes d'onde d'un élément de données transféré et d'un signal d'horloge lorsque l'état d'un front de validation d'horloge dans un circuit de réception externe relié au dispositif de transfert synchrone de données en série du deuxième mode de réalisation représenté sur la figure 6 est un front de validation descendant. La figure 10 est un chronogramme représentant des formes d'onde d'un élément de données transféré et d'un signal d'horloge lorsqu'un état d'invalidation de front d'horloge dans un circuit de réception externe relié au dispositif de transfert synchrone de données en série du deuxième mode de réalisation représenté sur la figure 6 est un état à haute impédance. La figure 11 est un schéma synoptique représentant la structure interne du dispositif de transfert synchrone de données en série du troisième mode de réalisation de la présente invention. La figure 12 est un schéma synoptique représentant un système de communication de données utilisant un disposi- tif classique de transfert synchrone de données en série. La figure 13 est un schéma synoptique représentant la structure interne du dispositif classique de transfert synchrone de données en série représenté sur la figure 12. La figure 14 est un chronogramme représentant des formes d'onde d'un élément de données transféré et d'un signal d'horloge dans le dispositif classique de transfert synchrone de données en série représenté sur la figure 12. D'autres caractéristiques de la présente invention apparaitront à la lecture de la description qui suit de modes de réalisation préférés, qui sont donnés à titre d'illustration de l'invention et ne sont nullement destinés à limiter celle-ci. Des modes de réalisation préférés du dispositif de transfert synchrone de données en série conforme à la présente invention vont maintenant être décrits à l'aide des dessins. La figure 1 est un schéma synoptique représentant un système de communication de données utilisant le dispositif de transfert synchrone de données en série dans le premier mode de réalisation de la présente invention. La figure 2 est un schéma synoptique représentant la structure interne du dispositif de transfert synchrone de données en série du premier mode de réalisation représenté sur la figure 1. Sur les figures 1 et 2, le chiffre de référence 3 désigne le dispositif de transfert synchrone de données en série dans le premier mode de réalisation de la présente invention, pour transférer des éléments de données en série en synchronisme avec un signal d'horloge, 4a à 4n désignent plusieurs dispositifs de réception de données pour recevoir des éléments de données transférés en provenance du disposi- tif de transfert synchrone de données en série 3. Le chiffre de référence 11 désigne une borne de sortie de données par l'intermédiaire de laquelle le dispositif de transfert synchrone de données en série 3 transfère des données vers les circuits de réception externes 4a à 4n. Le chiffre de référence 12 désigne une borne de sortie de signal d'horloge par l'intermédiaire de laquelle le dispositif 3 transfère le signal d'horloge vers les circuits de réception externes 4a à 4n. Le chiffre de référence 13 désigne une borne d'entrée de données par l'intermédiaire de laquelle chacun des circuits de réception externes 4a à 4n reçoit les données en provenance du dispositif de transfert synchrone de données en série 3. Le chiffre de référence 14 désigne une borne d'entrée d'horloge par l'intermédiaire de laquelle chacun des circuits de réception externes 4a à 4n reçoit le signal d'horloge. En outre, le chiffre de référence 21 désigne des moyens de génération de signal d'horloge pour engendrer un signal d'horloge à fournir en sortie par l'intermédiaire de la borne de sortie d'horloge 12 aux circuits de réception externes 4a à 4n. Ces moyens de génération de signal d'horloge 21 pour engendrer le signal d'horloge à transférer par l'intermédiaire de la borne de sortie d'horloge 12 présentent la même structure que les moyens de génération de signal d'horloge 21 du dispositif classique de transfert synchrone de données en série représenté sur la figure 13. Le chiffre de référence 23 désigne des moyens de commande de sortie de données en série pour convertir des éléments de données reçus, qui sont transférés en provenance de dispositifs externes (non représentés) et reçus en parallèle, pour transférer en série des éléments de données convertis en tant qu'éléments de données de transfert, à transférer vers les dispositifs externes 4a à 4n par l'intermédiaire des bornes de sortie de données, et pour engendrer un signal d'achèvement de transfert lorsque l'élément de données final est transféré vers les circuits de réception externes 4a à 4n. Le chiffre de référence 24 désigne des moyens de mémorisation d'état de données en série pour établir et mémoriser l'état d'un niveau (par exemple, un niveau de tension) de la borne de sortie de données 11 après que les moyens de commande de sortie de données en série 23 engen- drent le signal d'achèvement de transfert engendré lors de l'achèvement de l'opération de transfert de données finales. Par exemple, les moyens de mémorisation d'état de données en série comprennent des registres d'état pour mémoriser des données d'état à partir de l'élément de données de consigne. Le chiffre de référence 25 désigne des moyens de commande de données pour transférer les éléments de données fournis en provenance des moyens de commande de sortie de données en série 23 vers la borne de sortie de données 11 en synchro- nisme avec le signal d'horloge. Ensuite, les moyens de commande de données 25 établissent l'état de la borne de sortie de données 11 à l'état correspondant à l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série 24 lorsque les moyens de commande de sortie de données en série 23 engendrent le signal d'achèvement de transfert après que l'élément de données final est transféré. Ces moyens de commande de données comprennent un sélecteur pour commuter de l'élément de données de transfert vers l'élément de données d'état ou de l'élément de données d'état vers l'élément de données de transfert, par exemple. Le dispositif de transfert synchrone de données en série 3 du premier mode de réalisation représenté sur la figure 2 présente une structure différente du dispositif classique de transfert synchrone de données en série 1 représenté sur la figure 13. C'est-à-dire que le dispositif de transfert synchrone de données en série 3 comprend les moyens de génération de signal d'horloge 21, les moyens de commande de sortie de données en série 23, les moyens de mémorisation d'état de données en série 24 et les moyens de commande de données 25. Le fonctionnement du dispositif de transfert synchrone de données en série 3 du premier mode de réalisa- tion va maintenant être décrit. La figure 3 est un chronogramme représentant les formes d'onde d'un élément de données transféré en prove- nance de la borne de sortie de données 11 et d'un signal d'horloge transféré en provenance de la borne de sortie de signal d'horloge 12 lorsque le niveau non valide des données d'entrée reçues par les circuits de réception externes 4a à 4n reliés au dispositif de transfert synchrone de données en série 3 du premier mode de réalisation représenté sur la figure 1 est la donnée "0"; la figure 4 est un chronogramme représentant les formes d'onde d'un élément de données transféré en provenance de la borne de sortie de données 11 et d'un signal d'horloge transféré en provenance de la borne de sortie de signal d'horloge 12 lorsque le niveau non valide des données d'entrée reçues par les circuits de réception externes 4a à 4n reliés au dispositif de transfert synchrone de données en série 3 du premier mode de réalisa- tion représenté sur la figure 1 est la donnée "1"; et la figure 5 est un chronogramme représentant les formes d'onde d'un élément de données transféré en provenance de la borne de sortie de données 11 et d'un signal d'horloge transféré en provenance de la borne de sortie d'horloge 12 lorsque le niveau non valide des données d'entrée reçues par les circuits de réception externes 4a à 4n reliés au dispositif de transfert synchrone de données en série 3 du premier mode de réalisation représenté sur la figure 1 est dans un état à haute impédance. Lorsque le dispositif de transfert synchrone de données en série 3 du premier mode de réalisation reçoit des éléments de données transférés en provenance de dispositifs externes (non représentés) en parallèle, les moyens de commande de sortie de données en série 23 convertissent les éléments de données reçus en éléments de données en série et engendrent des éléments de données de transfert en synchro- nisme avec le signal d'horloge engendré par les moyens de génération de signal d'horloge 21. Les éléments de données de transfert sont transférés vers les moyens de commande de données 25. Les moyens de commande de données 25 sélection- nent les circuits de réception externes 4a à 4n et transfè- rent les éléments de données de transfert reçus en tant qu'éléments de données de transmission par l'intermédiaire de la borne de sortie de données 11 vers les circuits de réception externes 4a à 4n. Dans la désignation des circuits de réception externes cibles vers lesquels les éléments de données de transfert sont transférés, des adresses indiquant les circuits de réception externes cibles 4a à 4n sont ajoutées dans le champ d'en-tête des champs de données de transfert dans lesquels les éléments de données de transfert sont mémorisés. En même temps, le signal d'horloge engendré par les moyens de génération de signal d'horloge 21 est également transféré vers les circuits de réception externes cibles 4a à 4n. Les moyens de commande de sortie de données en série 23 engendrent le signal d'achèvement de transfert lorsque l'élément de données de transfert final des éléments de données de transfert en série convertis est transféré vers les moyens de commande de données 25 (en d'autres termes, lorsque l'opération de transfert de données en série est achevée), transfèrent le signal d'achèvement de transfert engendré vers les moyens de commande de données 25. Les moyens de commande de données 25 reçoivent le signal d'achèvement de transfert et lisent l'élément de données d'état qui a été mémorisé dans les moyens de mémorisation d'état de données en série 24 et transfèrent l'élément de données d'état vers la borne de sortie de données 11 après que l'opération de transfert de données est achevée. Ainsi, il est possible de maintenir le niveau de la borne de sortie de données 11 à un état prédéterminé correspondant à l'élément de données d'état lu dans les moyens de mémorisa- tion d'état de données en série 24. Dans ce cas, en particulier, l'établissement ou la mémorisation de l'élément de données d'état dans les moyens de mémorisation d'état de données en série 24 est exécuté par réception d'un élément de données de consigne correspon- dant à un niveau non valide des données d'entrée de chacun des dispositifs de réception externes 4a à 4n à relier. Par exemple, lorsque le niveau non valide des données d'entrée des circuits de réception externes 4a à 4n reliés au dispositif de transfert synchrone de données en série 3 est zéro, un élément de données pour établir l'état de la borne de sortie de données 11 au niveau de donnée "0" après que la transmission de l'élément de données final est achevée est fourni en entrée aux moyens de mémorisation d'état de données en série 24 à l'avance. Ainsi, les moyens de commande de données 25 peuvent lire l'élément de données d'état à la donnée "0" en prove- nance des moyens de mémorisation d'état de données en série 24. Ensuite, les moyens de commande de données 25 qui ont reçu le signal d'achèvement de transfert fournissent en sortie l'élément de données "0" en tant qu'élément de données de transmission après que la transmission de l'élément de données final est achevée. De la façon décrite ci-dessus, après que l'élément de données final est transféré vers le circuit de réception externe, qui est le dispositif cible de transfert de données, par exemple vers le circuit de réception externe 4a représenté sur la figure 3, l'état de la borne de sortie de données 11 devient le niveau non valide des données d'entrée du dispositif de réception externe, par exemple, le niveau non valide des données d'entrée "0" du circuit de réception externe 4n. Le même processus que celui décrit ci-dessus peut également être utilisé lorsque le niveau non valide des données d'entrée est la donnée "1" ou l'état à haute impédance. C'est-à-dire que lorsque le niveau non valide des données d'entrée est la donnée "1", l'élément de données d'état à utiliser pour fournir en sortie la donnée "1" est mémorisé dans les moyens de mémorisation d'état de données en série 24 à l'avance, puis les moyens de commande de données 25 transfèrent la donnée "1" mémorisée dans les moyens de mémorisation d'état de données en série 24 après l'achèvement du transfert de données finales de sorte que le niveau de la borne de sortie de données 11 devient la donnée "1", comme le montre la figure 4. De plus, lorsque le niveau non valide des données d'entrée est l'état à haute impédan- ce, l'élément de données d'état correspondant à l'état à haute impédance est mémorisé dans les moyens de mémorisation d'état de données en série 24 à l'avance, puis les moyens de commande de données 25 transfèrent l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série 24 vers la borne de sortie de données 11 après l'achèvement du transfert de données finales de sorte que le niveau de la borne de sortie de données 11 devient l'état à haute impédance, comme le montre la figure 5. Ainsi, conformément au dispositif de transfert synchrone de données en série 3 du premier mode de réalisa- tion, il est possible d'établir ou maintenir le niveau de la borne de sortie de données 11 au niveau non valide des données d'entrée de chacun des circuits de réception externes 4a à 4n seulement en remplaçant par réécriture l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série 24 par l'élément de données de consigne. C'est-à-dire qu'il est possible de faire correspondre ou ajuster les circuits de réception externes 4a à 4n ayant des niveaux non valides des données d'entrée différents sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série 3. De plus, il est également possible de mémoriser ou conserver un élément de données d'état pour conserver un élément de données final des éléments de données de trans- fert dans les moyens de mémorisation d'état de données en série 24 en plus des éléments de données d'état utilisés pour établir le niveau de la borne de sortie de données 11 à l'élément de données "0", l'élément de données "1", et l'état à haute impédance décrits ci-dessus. Lorsque les éléments de données ci-dessus sont mémorisés dans les moyens de mémorisation d'état de données en série 24, le dispositif de transfert synchrone de données en série 3 du premier mode de réalisation peut être appliqué à des systèmes de communi- cation classiques sans aucune modification des structures matérielles. Cela permet l'interchangeabilité du dispositif de transfert synchrone de données en série 3 du premier mode de réalisation conforme à la présente invention et du dispositif classique de transfert de données en série 1. Deuxième mode de réalisation Dans le dispositif de transfert synchrone de données en série 3 du premier mode de réalisation, le niveau de la borne de sortie de données 11 est établi à l'état correspon- dant à l'état non valide des données d'entrée du circuit de réception externe à relier au dispositif de transfert synchrone de données en série 3. Cependant, la présente invention n'est pas limitée par le premier mode de réalisa- tion. Il est possible d'établir la borne de sortie d'horloge 13 à un état d'invalidation de front d'horloge d'un circuit de réception externe cible vers lequel des éléments de données sont transférés. Ainsi, le dispositif de transfert synchrone de données en série de la présente invention peut être appliqué à des circuits de réception externes ayant des fronts de validation d'horloge différents. La figure 6 est un schéma synoptique représentant un système de communication de données utilisant le dispositif de transfert synchrone de données en série 5 dans le deuxième mode de réalisation de la présente invention. La figure 7 est un schéma synoptique représentant la structure interne du dispositif de transfert synchrone de données en série 5 du deuxième mode de réalisation représenté sur la figure 6. Sur les figures 6 et 7, le chiffre de référence 5 désigne le dispositif de transfert synchrone de données en série pour transférer des éléments de données de transmis- sion en série en synchronisme avec un signal d'horloge, dans le deuxième mode de réalisation de la présente invention. Les chiffres de référence 6a à 6n désignent plusieurs circuits de réception externes pour recevoir les éléments de données transférés en provenance du dispositif de transfert synchrone de données en série 5. Le chiffre de référence 11 désigne la borne de sortie de données, 12 désigne la borne de sortie d'horloge, 13 désigne la borne d'entrée de données, et 14 désigne la borne d'entrée d'horloge. Le chiffre de référence 21 désigne des moyens de génération de signal d'horloge et 23 désigne des moyens de commande de sortie de données en série qui sont incorporés dans le dispositif de transfert synchrone de données en série 5. Les éléments ci-dessus sont les mêmes que les éléments du dispositif de transfert synchrone de données en série 3 du premier mode de réalisation représenté sur les figures 1 et 2. Aussi leur description est-elle omise. Le chiffre de référence 26 représenté sur la figure 7 désigne des moyens de mémorisation d'état d'horloge pour mémoriser le niveau de la borne de sortie d'horloge 12 à partir d'un élément de données de consigne fourni en prove- nance d'un dispositif externe (non représenté) après que les moyens de commande de sortie de données en série 23 engen- drent le signal d'achèvement de transfert lorsque les moyens de commande de sortie de données en série 23 ont transféré l'élément de données final des éléments de données de transfert. Les moyens de mémorisation d'état d'horloge comprennent un registre d'état, par exemple. Le chiffre de référence 27 désigne des moyens de commande d'horloge pour fournir en sortie le signal d'hor- loge engendré par les moyens de génération de signal d'horloge 21 à la borne de sortie de signal d'horloge 12 et pour établir le niveau de la borne de sortie d'horloge 12 à un état prédéterminé correspondant à l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge 26, c'est-à-dire à un état d'invalidation de front d'horloge de chacun des circuits de réception externes 6a à 6n reliés au dispositif de transfert synchrone de données en série 5, lorsque les moyens de commande de sortie de données en série 23 engendrent le signal d'achèvement de transfert quand les moyens de commande de sortie de données en série 23 ont transféré l'élément de données final des éléments de données de transfert. Plus précisément, le dispositif de transfert synchrone de données en série 5 du deuxième mode de réalisa- tion représenté sur la figure 7 présente une structure différente de celle du dispositif de transfert synchrone de données en série 3 du premier mode de réalisation représenté sur la figure 2, parce que le dispositif de transfert synchrone de données en série 5 comprend en outre les moyens de mémorisation d'état d'horloge 26 et les moyens de commande d'horloge 27. Le fonctionnement du dispositif de transfert synchrone de données en série 5 du deuxième mode de réalisa- tion va maintenant être décrit. La figure 8 est un chronogramme représentant des formes d'onde d'un élément de données transféré et d'un signal d'horloge lorsque l'état d'un front de validation d'horloge dans le circuit de réception externe relié au dispositif de transfert synchrone de données en série 5 du deuxième mode de réalisation représenté sur la figure 6 est un front de validation montant; la figure 9 est un chrono- gramme représentant des formes d'onde d'un élément de données transféré et d'un signal d'horloge lorsque l'état d'un front de validation d'horloge dans le circuit de réception externe relié au dispositif de transfert synchrone de données en série 5 du deuxième mode de réalisation représenté sur la figure 6 est un front de validation descendant; et la figure 10 est un chronogramme représen- tant des formes d'onde d'un élément de données transféré et d'un signal d'horloge lorsqu'un état d'invalidation de front d'horloge dans le circuit de réception externe relié au dispositif de transfert synchrone de données en série 5 du deuxième mode de réalisation est un état à haute impédance. Lorsque le dispositif de transfert synchrone de données en série 5 du deuxième mode de réalisation reçoit des éléments de données transférés en provenance de disposi- tifs externes (non représentés) en parallèle, les moyens de commande de sortie de données en série 23 convertissent les éléments de données reçus en éléments de données en série et engendrent des éléments de données de transfert en synchro- nisme avec le signal d'horloge engendré par les moyens de génération de signal d'horloge 21. Les éléments de données de transfert sont transférés vers les moyens de commande de données 25. Les moyens de commande de données 25 sélection- nent les circuits de réception externes 6a à 6n et transfè- rent les éléments de données de transfert reçus en tant qu'éléments de données de transmission par l'intermédiaire de la borne de sortie de données 11 vers les circuits de réception externes 6a à 6n. En même temps, le signal d'horloge engendré par les moyens de génération de signal d'horloge 21 est également transféré vers les moyens de commande d'horloge 27. Les moyens de commande d'horloge 27 transfèrent ensuite le signal d'horloge reçu vers les circuits de réception externes cibles 6a à 6n. Les moyens de commande de sortie de données en série 23 engendrent le signal d'achèvement de transfert, lorsque l'élément de données de transfert final des éléments de données de transfert en série convertis est transféré (en d'autres termes, lorsque l'opération de transfert de données en série est achevée), vers les moyens de commande d'horloge 27 et transfèrent le signal d'achèvement de transfert vers les moyens de commande de données 25. Les moyens de commande d'horloge 27 reçoivent le signal d'achèvement de transfert et lisent l'élément de données d'état qui a été mémorisé dans les moyens de mémorisation d'état d'horloge 26 et transfèrent l'élément de données d'état vers la borne de sortie d'horloge 12 après que l'opération de transfert d'élément de données finales est achevée. Ainsi, il est possible de maintenir le niveau de la borne de sortie d'horloge 12 à un état d'invalidation de front d'horloge correspondant à l'élément de données d'état lu dans les moyens de mémorisation d'état d'horloge 26. Dans ce cas, en particulier, l'établissement ou la mémorisation de l'élément de données d'état dans les moyens de mémorisation d'état d'horloge 26 est réalisé par réception d'un élément de données de consigne correspondant à un état d'invalidation de front d'horloge des circuits de réception externes 4a à 4n à relier. Par exemple, lorsque le front de validation d'hor- loge du signal d'horloge des circuits de réception externes 6a à 6n reliés au dispositif de transfert synchrone de données en série 5 est un front de validation montant, un élément de données pour établir l'état de la borne de sortie d'horloge 12, après l'achèvement du transfert d'élément de données finales, au niveau "0" de l'état d'invalidation de front d'horloge est mémorisé dans les moyens de mémorisation d'état d'horloge 26 à l'avance. Il en résulte que les moyens de commande d'horloge 27 peuvent lire l'élément de données d'état "0". Ainsi, les moyens de commande d'horloge 27 lisent l'élément de données d'état "0" en provenance des moyens de mémorisation d'état d'horloge 26. Ensuite, les moyens de commande d'horloge 27, qui ont reçu le signal d'achèvement de transfert, fournissent en sortie l'élément de données "0" à la borne de sortie d'horloge 12. Il en résulte que le niveau de la borne de sortie d'horloge 12 est dans l'état d'invalidation de front d'horloge du niveau "0" après l'achèvement du transfert d'élément de données finales, comme le montre la figure 8. De façon similaire, lorsque le front de validation d'horloge du signal d'horloge des circuits de réception externes 6a à 6n qui sont reliés au dispositif de transfert synchrone de données en série 5 du deuxième mode de réalisa- tion est le front de validation descendant ou lorsqu'un front d'invalidation d'horloge du signal d'horloge des circuits de réception externes 6a à 6n est un état à haute impédance, les moyens de commande d'horloge 27 lisent l'élément de données d'état qui a été mémorisé dans les moyens de mémorisation d'état d'horloge 26 à l'avance puis établissent le niveau de la borne de sortie d'horloge 12 au niveau conforme à l'élément de données d'état lu, par exemple, le niveau "1" (niveau H) représenté sur la figure 9 ou l'état d'invalidation de front d'horloge tel que l'état à haute impédance représenté sur la figure 10. Ainsi, conformément au dispositif de transfert synchrone de données en série 5 du deuxième mode de réalisa- tion, il est possible d'établir ou maintenir le niveau de la borne de sortie d'horloge 12 à l'état d'invalidation de front d'horloge de chacun des circuits de réception externes 6a à 6n seulement en remplaçant par réécriture l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge 26 par l'élément de données de consigne. C'est-à-dire qu'il est possible de faire correspondre ou ajuster les circuits de réception externes 6a à 6n ayant des fronts de validation d'horloge différents sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série 5. Troisième mode de réalisation Dans les premier et deuxième modes de réalisation de la présente invention décrits ci-dessus en détail, le dispositif de transfert synchrone de données en série 3 du premier mode de réalisation est capable d'établir le niveau de la borne de sortie de données 11 à l'état non valide des données d'entrée de chacun des circuits de réception externes à relier dans l'ordre, et le dispositif de trans- fert synchrone de données en série 5 du deuxième mode de réalisation est capable d'établir le niveau de la borne de sortie d'horloge 12 à l'état d'invalidation de front d'horloge de chacun des circuits de réception externes à relier dans l'ordre. Conformément à la présente invention, il est possible d'avoir les deux fonctions des dispositifs de transfert synchrone de données en série 3 et 5 dans le premier mode de réalisation et le deuxième mode de réalisa- tion. La figure 11 est un schéma synoptique représentant la structure interne du dispositif de transfert synchrone de données en série du troisième mode de réalisation de la présente invention. Sur la figure 11, le chiffre de référence 11 désigne la borne de sortie de données et 12 désigne la borne de sortie d'horloge. Le chiffre de référence 21 désigne les moyens de génération de signal d'horloge, 23 désigne les moyens de commande de sortie de données en série, 24 désigne les moyens de mémorisation d'état de données en série, 25 désigne les moyens de commande de données, 26 désigne les moyens de mémorisation d'état d'horloge, et 27 désigne les moyens de commande d'horloge. Ces éléments sont les mêmes que ceux des dispositifs de transfert synchrone de données en série 3 et 5 des premier et deuxième modes de réalisation représentés sur les figures 2 et 7. Aussi la description de ces éléments est-elle omise pour abréger. Le chiffre de référence 7 désigne le dispositif de transfert synchrone de données en série comprenant les moyens de génération de signal d'horloge 21, les moyens de commande de sortie de données en série 23, les moyens de mémorisation d'état de données en série 24, les moyens de commande de données 25, les moyens de mémorisation d'état d'horloge 26, les moyens de commande d'horloge 27, dans le troisième mode de réalisation de la présente invention. Les éléments de données de transfert sont transférés par l'intermédiaire des moyens de commande de données 25 et le signal d'horloge est transféré par l'intermédiaire des moyens de commande d'horloge 27 vers les circuits de réception externes 8a à 8n en même temps. Ce fonctionnement du dispositif de transfert synchrone de données en série 7 diffère du fonctionnement du dispositif de transfert synchrone de données en série 3 du premier mode de réalisa- tion seulement, ou du fonctionnement du dispositif de transfert synchrone de données en série 7 du deuxième mode de réalisation seulement. Les éléments de référence 8a à 8n désignent plusieurs circuits de réception externes pour recevoir les éléments de données de transfert fournis en provenance du dispositif de transfert synchrone de données en série 7. Le fonctionnement du dispositif de transfert synchrone de données en série 7 du troisième mode de réalisation va maintenant être décrit. * Le fonctionnement de base du dispositif de transfert synchrone de données en série 7 du troisième mode de réalisation est le même que celui des dispositifs de transfert synchrone de données en série 3 et 5 des premier et deuxième modes de réalisation. C'est-à-dire que lorsque le dispositif de transfert synchrone de données en série 7 du troisième mode de réalisation reçoit des éléments de données transférés en provenance de dispositifs externes (non représentés) en parallèle, les moyens de commande de sortie de données en série 23 convertissent les éléments de données reçus en éléments de données en série et engendrent des éléments de données de transfert en synchronisme avec le signal d'horloge engendré par les moyens de génération de signal d'horloge 21. Les éléments de données de transfert sont transférés vers les moyens de commande de données 25. Les moyens de commande de données 25 sélectionnent les circuits de réception externes 8a à 8n et transfèrent les éléments de données de transfert reçus en tant qu'éléments de données de transmission par l'intermédiaire de la borne de sortie de données 11 vers les circuits de réception externes 8a à 8n. D'autre part, le signal d'horloge engendré par les moyens de génération de signal d'horloge 21 est également transféré vers les moyens de commande d'horloge 27. Les moyens de commande d'horloge 27 transfèrent le signal d'horloge vers le circuit de réception externe cible à transférer par l'intermédiaire de la borne de sortie d'horloge 12. Lorsque l'opération de transfert de données des éléments de données vers les moyens de commande de données est achevée, les moyens de commande de sortie de données en série 23 engendrent le signal d'achèvement de transfert puis transfèrent ce signal vers les moyens de commande de données 25 et les moyens de commande d'horloge 27. A réception du signal d'achèvement de transfert de données, les moyens de commande de données 25 lisent l'élément de données d'état mémorisé dans les moyens de mémorisation de données en série 24 et transfèrent et attribuent l'élément de données d'état lu à la borne de sortie de données 11 après que l'opération de transfert d'élément de données finales est achevée. Ainsi, le niveau de la borne de sortie de données 11 est maintenu au niveau correspondant à l'élément de données d'état lu dans les moyens de mémorisa- tion d'état de données en série 24. En plus de cela, à réception du signal d'achèvement de transfert de données, les moyens de commande d'horloge 27 lisent l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge 26. Ensuite, les moyens de commande d'horloge 27 établissent et maintiennent le niveau de la borne de sortie d'horloge 12 au niveau d'invalidation de front d'horloge correspondant à l'élément de données d'état lu dans les moyens de mémorisation d'état d'horloge 26. L'établissement de l'élément de données d'état dans les moyens de mémorisation d'état de données en série 24 est réalisé en écrivant un élément de données de consigne correspondant au niveau non valide des données d'entrée du circuit de réception externe à relier, et l'établissement de l'élément de données d'état dans les moyens de mémorisation d'état d'horloge 26 est également réalisé en écrivant un élément de données de consigne correspondant à l'état d'invalidation de front d'horloge du circuit de réception externe à relier, comme dans le fonctionnement des disposi- tifs de transfert synchrone de données en série 3 et 5 des premier et deuxième modes de réalisation. Ainsi, conformément au dispositif de transfert synchrone de données en série 7 du troisième mode de réalisation, il est possible d'établir ou maintenir la borne de sortie de données 11 à l'état correspondant auniveau non valide des données d'entrée du dispositif de réception externe à relier et il est possible d'établir ou de mainte- nir le niveau de la borne de sortie d'horloge 12 à l'état d'invalidation de front d'horloge du circuit de réception externe à relier seulement en remplaçant les éléments de données d'état mémorisés dans les moyens de mémorisation d'état de données en série 24 et dans les moyens de mémori- sation d'état d'horloge 26 par des éléments de données de consigne. C'est-à-dire qu'il est possible de faire corres- pondre ou ajuster les circuits de réception externes 8a à 8n ayant des niveaux non valides des données d'entrée diffé- rents et des fronts de validation d'horloge différents sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série 7. Comme on l'a décrit ci-dessus en détail, conformé- ment à la présente invention, le dispositif de transfert synchrone de données en série présente une structure dans laquelle les moyens de commande de données établissent le niveau de la borne de sortie de données à un état prédéter- miné correspondant à l'élément de données d'état lu dans les moyens de mémorisation d'état de données en série lorsque les moyens de commande de sortie de données en série engendrent le signal d'achèvement de transfert et transfè- rent ce signal vers les moyens de commande de données. Ainsi, il est possible de proposer un dispositif de trans- fert synchrone de données en série qui est capable de faire correspondre ou ajuster les circuits de réception externes ayant des niveaux non valides des données d'entrée diffé- rents en remplaçant par réécriture l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série. De plus, conformément à la présente invention, le dispositif de transfert synchrone de données en série présente une structure dans laquelle l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie de données à la donnée "0", après que le signal d'achèvement de transfert est engendré par les moyens de commande de sortie de données en série, est mémorisé dans les moyens de mémorisation d'état de données. Ainsi, il est possible de fournir un dispositif de transfert synchrone de données en série qui est capable de faire correspondre ou ajuster le circuit de réception externe ayant un niveau non valide des données d'entrée à la donnée "0" en remplaçant par réécriture l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série. En outre, conformément à la présente invention, le dispositif de transfert synchrone de données en série présente une structure dans laquelle l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie de données à la donnée "1", après que le signal d'achèvement de transfert est engendré par les moyens de commande de sortie de données en série, est mémorisé dans les moyens de mémorisation d'état de données. Ainsi, il est possible de proposer un dispositif de transfert synchrone de données en série qui est capable de faire correspondre ou ajuster le circuit de réception externe ayant un niveau non valide des données d'entrée à la donnée "1" en remplaçant par réécriture l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série. En outre, conformément à la présente invention, le dispositif de transfert synchrone de données en série présente une structure dans laquelle l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie de données à l'état à haute impédance, après que le signal d'achèvement de transfert est engendré par les moyens de commande de sortie de données en série, est mémorisé dans les moyens de mémorisation d'état de données. Ainsi, il est possible de proposer un dispositif de transfert synchrone de données en série qui est capable de faire correspondre ou ajuster le circuit de réception externe ayant un niveau non valide des données d'entrée à l'état à haute impédance en remplaçant par réécriture l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série. En outre, conformément à la présente invention, le dispositif de transfert synchrone de données en série présente une structure dans laquelle les moyens de commande d'horloge établissent le niveau de la borne de sortie d'horloge à un état prédéterminé correspondant à l'élément de données d'état lu dans les moyens de mémorisation d'état d'horloge lorsque les moyens de commande de sortie de données en série engendrent le signal d'achèvement de transfert et transfèrent ce signal vers les moyens de commande d'horloge. Ainsi, il est possible de proposer un dispositif de transfert synchrone de données en série qui est capable de faire correspondre ou ajuster les circuits de réception externes ayant des fronts de validation d'horloge différents en remplaçant par réécriture l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge sans aucune modification de la structure maté- rielle du dispositif de transfert synchrone de données en série. En outre, conformément à la présente invention, le dispositif de transfert synchrone de données en série présente une structure dans laquelle l'élément de données d'état, pour établir et maintenir le niveau de la borne de sortie d'horloge au niveau "0", après que le signal d'achè- vement de transfert est engendré par les moyens de commande de sortie de données en série et transféré vers les moyens de commande d'horloge, est mémorisé dans les moyens de mémorisation d'état d'horloge. Ainsi, il est possible de proposer un dispositif de transfert synchrone de données en série qui est capable de faire correspondre ou ajuster le dispositif de réception externe, dans lequel le front de validation d'horloge est le front de validation montant, en remplaçant par réécriture l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série. En outre, conformément à la présente invention, le dispositif de transfert synchrone de données en série présente une structure dans laquelle l'élément de données d'état, pour établir et maintenir le niveau de la borne de sortie d'horloge au niveau "1", après que le signal d'achè- vement de transfert est engendré par les moyens de commande de sortie de données en série et transféré vers les moyens de commande d'horloge, est mémorisé dans les moyens de mémorisation d'état d'horloge. Ainsi, il est possible de proposer un dispositif de transfert synchrone de données en série qui est capable de faire correspondre ou ajuster le dispositif de réception externe dans lequel le front de validation d'horloge est le front de validation descendant, en remplaçant par réécriture l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série. De plus, conformément à la présente invention, le dispositif de transfert synchrone de données en série présente une structure dans laquelle l'élément de données d'état, pour établir et maintenir le niveau de la borne de sortie d'horloge à l'état à haute impédance, après que le signal d'achèvement de transfert est engendré par les moyens de commande de sortie de données en série et transféré vers les moyens de commande d'horloge, est mémorisé dans les moyens de mémorisation d'état d'horloge. Ainsi, il est possible de proposer un dispositif de transfert synchrone de données en série qui est capable de faire correspondre ou ajuster le dispositif de réception externe dans lequel l'état d'invalidation de front d'horloge est l'état à haute impédance, en remplaçant par réécriture l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge sans aucune modification de la structure maté- rielle du dispositif de transfert synchrone de données en série. En outre, conformément à la présente invention, le dispositif de transfert synchrone de données en série présente une structure dans laquelle les éléments de données d'état, pour établir et maintenir le niveau de la borne de sortie de données à un état prédéterminé, et pour établir et maintenir le niveau de la borne de sortie d'horloge à un état prédéterminé, après que le signal d'achèvement de transfert est engendré par les moyens de commande de sortie de données en série et transféré à la fois vers les moyens de commande de données et vers les moyens de commande d'horloge, sont mémorisés à la fois dans les moyens de mémorisation d'état de données en série et dans les moyens de mémorisation d'état d'horloge. Ainsi, il est possible de proposer un dispositif de transfert synchrone de données en série qui est capable de faire correspondre ou ajuster les circuits de réception externes ayant des niveaux non valides des données d'entrée différents et des fronts de validation d'horloge différents en remplaçant par réécriture l'élément de données d'état mémorisé à la fois dans les moyens de mémorisation d'état de données en série et les moyens de mémorisation d'état d'horloge sans aucune modification de la structure matérielle du dispositif de transfert synchrone de données en série. REVENDICATIONS 1. Dispositif de transfert synchrone de données en série (3) comprenant: des moyens de commande de sortie de données en série (23) pour fournir en sortie en série des éléments de données de transfert à des circuits de réception externes (4a-4n) par l'intermédiaire d'une borne de sortie de données (11) en synchronisme avec un signal d'horloge engendré par des moyens de génération de signal d'horloge (21) et pour engendrer un signal d'achèvement de transfert lorsque l'opération de transfert d'un élément de données finales des éléments de données de transfert est achevée; des moyens de mémorisation d'état de données en série (24) pour mémoriser, en tant qu'élément de données d'état, un niveau de la borne de sortie de données (11) à établir après que les moyens de commande de sortie de données en série (23) ont engendré le signal d'achèvement de transfert; et des moyens de commande de données (25) pour recevoir les éléments de données de transfert transférés en série en provenance des moyens de commande de sortie de données en série (23) en synchronisme avec le signal d'horloge, pour fournir en sortie les éléments de données de transfert en tant que données de transmission à la borne de sortie de données (11), et pour établir le niveau de la borne de sortie de données (11) à un niveau prédéterminé correspon- dant à l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série (24) lorsque les moyens de commande de données (25) reçoivent le signal d'achèvement de transfert engendré par les moyens de commande de sortie de données en série (23). 2. Dispositif de transfert synchrone de données en série selon la revendication 1, dans lequel les moyens de mémorisation d'état de données en série (24) mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie de données (11) à un élément de données à niveau bas "0" après que les moyens de commande de sortie de données en série (23) ont engendré le signal d'achèvement de transfert. 3. Dispositif de transfert synchrone de données en série selon la revendication 1, dans lequel les moyens de mémorisation d'état de données en série (24) mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie de données (11) à un élément de données à niveau haut "1" après que les moyens de commande de sortie de données en série (23) ont engendré le signal d'achèvement de transfert. 4. Dispositif de transfert synchrone de données en série selon la revendication 1, dans lequel les moyens de mémorisation d'état de données en série (24) mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie de données (11) à un état à haute impédance après que les moyens de commande de sortie de données en série (23) ont engendré le signal d'achèvement de transfert. 5. Dispositif de transfert synchrone de données en série selon l'une quelconque des revendications 1 à 4, dans lequel les moyens de mémorisation d'état de données en série (24) comprennent un registre d'état. 6. Dispositif de transfert synchrone de données en série selon la revendication 1, dans lequel les moyens de commande de données (25) comprennent un sélecteur. 7. Dispositif de transfert synchrone de données en série (5) comprenant: des moyens de commande de sortie de données en série (23) pour fournir en sortie en série des éléments de données de transfert à des circuits de réception externes (6a-6n) par l'intermédiaire d'une borne de sortie de données (11) en synchronisme avec un signal d'horloge engendré par des moyens de génération de signal d'horloge (21) et pour engendrer un signal d'achèvement de transfert lorsque l'opération de transfert d'un élément de données finales des éléments de données de transfert est achevée; des moyens de mémorisation d'état d'horloge (26) pour mémoriser, en tant qu'élément de données d'état, un niveau de la borne de sortie d'horloge (12) à établir après que les moyens de commande de sortie de données en série (23) ont engendré le signal d'achèvement de transfert; et des moyens de commande d'horloge (27) pour recevoir le signal d'horloge transféré en provenance des moyens de génération de signal d'horloge (21), et pour établir le niveau de la borne de sortie d'horloge (12) à un niveau prédéterminé correspondant à l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge (26) lorsque les moyens de commande d'horloge (27) reçoivent le signal d'achèvement de transfert engendré par les moyens de commande de sortie de données en série (23). 8. Dispositif de transfert synchrone de données en série selon la revendication 7, dans lequel les moyens de mémorisation d'état d'horloge (26) mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie d'horloge (12) à un élément de données à niveau bas "0" après que les moyens de commande de sortie de données en série (23) ont engendré le signal d'achèvement de transfert. 9. Dispositif de transfert synchrone de données en série selon la revendication 7, dans lequel les moyens de mémorisation d'état d'horloge (26) mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie d'horloge (12) à un élément de données à niveau haut "1" après que les moyens de commande de sortie de données en série (23) ont engendré le signal d'achèvement de transfert. 10. Dispositif de transfert synchrone de données en série selon la revendication 7, dans lequel les moyens de mémorisation d'état d'horloge (26) mémorisent l'élément de données d'état pour établir et maintenir le niveau de la borne de sortie d'horloge (12) à un état à haute impédance après que les moyens de commande de sortie de données en série (23) ont engendré le signal d'achèvement de transfert. 11. Dispositif de transfert synchrone de données en série selon l'une quelconque des revendications 7 à 10, dans lequel les moyens de mémorisation d'état d'horloge (26) comprennent un registre d'état. 12. Dispositif de transfert synchrone de données en série selon la revendication 7, dans lequel les moyens de commande d'horloge (27) comprennent un sélecteur. 13. Dispositif de transfert synchrone de données en série (7) comprenant: des moyens de commande de sortie de données en série (23) pour fournir en sortie en série des éléments de données de transfert à des circuits de réception externes (8a-8n) par l'intermédiaire d'une borne de sortie de données (11) en synchronisme avec un signal d'horloge engendré par des moyens de génération de signal d'horloge (21) et pour engendrer un signal d'achèvement de transfert lorsque l'opération de transfert d'un élément de données finales des éléments de données de transfert est achevée; des moyens de mémorisation d'état de données en série (24) pour mémoriser, en tant qu'élément de données d'état, un niveau de la borne de sortie de données (11) à établir après que les moyens de commande de sortie de données en série (23) ont engendré le signal d'achèvement de transfert; et des moyens de commande de données (25) pour recevoir les éléments de données de transfert transférés en série en provenance des moyens de commande de sortie de données en série (23) en synchronisme avec le signal d'horloge, pour fournir en sortie les éléments de données de transfert en tant que données de transmission à la borne de sortie de données (11), et pour établir le niveau de la borne de sortie de données (11) à un niveau prédéterminé correspon- dant à l'élément de données d'état mémorisé dans les moyens de mémorisation d'état de données en série (24) lorsque les moyens de commande de données (25) reçoivent le signal d'achèvement de transfert engendré par les moyens de commande de sortie de données en série (23); des moyens de mémorisation d'état d'horloge (26) pour mémoriser, en tant qu'élément de données d'état, un niveau de la borne de sortie d'horloge (12) à établir après que les moyens de commande de sortie de données en série (23) ont engendré le signal d'achèvement de transfert; et des moyens de commande d'horloge (27) pour recevoir le signal d'horloge transféré en provenance des moyens de génération de signal d'horloge (21), et pour établir le niveau de la borne de sortie d'horloge (12) à un niveau prédéterminé correspondant à l'élément de données d'état mémorisé dans les moyens de mémorisation d'état d'horloge (26) lorsque les moyens de commande d'horloge (27) reçoivent le signal d'achèvement de transfert engendré par les moyens de commande de sortie de données en série (23).