FR 2752484 A1 19980220 FR 9705118 A 19970425 PROCEDE DE FABRICATION D'UNE STRUCTURE D'ELECTRODE DE CONDENSATEUR DE STOCKAGE POUR UNE CELLULE DE MEMOIRE A SEMICONDUCTEURS Cette invention concerne de façon générale un dispositif de mé- 5 mémoire à semiconducteurs, et elle concerne plus particulièrement une structure d'une cellule de mémoire vive dynamique (ou DRAM) ayant un transistor de transfert et un condensateur de stockage de charge de type en arbre. La figure 1 est un schéma de circuit d'une cellule de mémoire 10 classique pour un dispositif DRAM. Comme représenté sur le dessin, une cellule de DRAM est essentiellement constituée par un transistor de transfert T et un condensateur de stockage de charge C. Une borne de source du transistor de transfert T est connectée à une ligne de bit BL correspondante, et une borne de drain de ce transistor est connectée à 15 une électrode de stockage 6 du condensateur de stockage de charge C. Une borne de grille du transistor de transfert T est connectée à une ligne de mot WL correspondante. Une électrode opposée 8 du condensateur C est connectée à une source de tension constante. Une pellicule diélectri- que 7 est formée entre l'électrode de stockage 6 et l'électrode opposée 8 20 du condensateur C. Dans le processus de fabrication de dispositif DRAM classique, on forme des condensateurs pratiquement bidimensionnels, appelés con- densateurs de type plan, pour l'utilisation avec les dispositifs DRAM clas- siques ayant une capacité de stockage inférieure à 1 Mo (million d'oc- 25 tets). Dans le cas d'un dispositif DRAM ayant une cellule de mémoire qui utilise un condensateur de type plan, des charges électriques sont stockées sur des électrodes disposées sur la surface principale d'un substrat semiconducteur, ce qui fait que la surface principale doit avoir une aire relativement grande. Ce type de cellule de mémoire ne convient donc pas pour un dispositif DRAM ayant un niveau d'intégration élevé. Pour un dispositif DRAM à haut niveau d'intégration, comme un dispositif DRAM ayant plus de 4 Mo de mémoire, on a introduit une structure de 5 condensateur tridimensionnelle, que l'on appelle un condensateur de type empilé ou de type tranchée. Avec le condensateur de type empilé ou de type tranchée, il a été possible d'obtenir une plus grande capacité de mémoire pour une aire de surface similaire. Cependant, pour réaliser un dispositif à semicon- 10 ducteurs ayant un niveau d'intégration encore plus élevé, comme un cir- cuit à très haut niveau d'intégration (ou VLSI) ayant une capacité de 64 Mo, un condensateur ayant une structure tridimensionnelle simple, comme le condensateur classique de type empilé ou de type tranchée, s'avère être insuffisant. 15 Une solution pour améliorer la capacité d'un condensateur de stockage de cellule de mémoire DRAM, consiste à utiliser ce que l'on ap- pelle le condensateur empilé de type à ailettes, dont un exemple est pro- posé par Ema et ai.. dans "3-Dimensional Stacked Capacitor Cell for 16M and 64M DRAMs", International Electronic Devices Meeting, pages 59220 595, décembre 1988. Le condensateur empilé de type à ailettes comprend des électrodes et des pellicules diélectriques qui s'étendent horizontalement avec une forme en ailette dans un ensemble de couches empilées, pour augmenter les aires de surface des électrodes. Des dispositifs DRAM ayant le condensateur empilé de type à ailettes sont également décrits dans les brevets des E.U.A. n 5 071 783; 5 126 810; et 5 206 787. Une autre solution pour améliorer la capacité d'un condensateur de stockage de cellule de mémoire consiste à utiliser ce que l'on appelle le condensateur empilé de type cylindrique, dont un exemple est proposé 30 par Wakamiya et al. dans "Novel Stacked Capacitor Cell for 64-Mb DRAM", 1989, Symposium on VLSI Technology, Digest of Technical Pa- pers, pages 69-70. Le condensateur empilé de type cylindrique comprend des électrodes et des pellicules diélectriques qui s'étendent verticale- ment avec une forme cylindrique, pour augmenter les aires de surface 35 des électrodes. Un dispositif DRAM comportant le condensateur empilé de type cylindrique est également décrit dans le brevet des E.U.A. n 5 077 688. Avec la tendance à une densité d'intégration accrue, il est nécessaire de réduire encore davantage la taille de la cellule de DRAM 5 dans un plan (c'est-à-dire la surface qu'elle occupe dans un plan). De façon générale, une réduction de la taille de la cellule de mémoire conduit à une réduction de la capacité de stockage de charge (capacité électrique) du condensateur de stockage. De plus, lorsque la capacité électrique est réduite, la probabilité d'apparition d'erreurs transitoires ré- 10 sultant de l'incidence de rayons c est augmentée. Il existe donc toujours dans ce domaine un besoin portant sur une nouvelle structure de con- densateur de stockage qui puisse maintenir la capacité électrique, tout en occupant une plus faible aire de surface du dispositif, ainsi que sur un procédé approprié pour fabriquer la structure. 15 Un but de l'invention est donc de procurer un procédé de fabri- cation d'un dispositif de mémoire à semiconducteurs ayant une structure de condensateur de type en arbre qui procure une aire accrue pour le stockage de charge, sans utiliser une aire de surface supplémentaire du dispositif. 20 Conformément à un mode de réalisation préféré, l'invention procure un procédé pour la fabrication d'un dispositif de mémoire à semiconducteurs, le dispositif de mémoire à semiconducteurs ayant un substrat, un transistor de transfert formé sur le substrat et un condensateur de stockage de charge connecté électriquement à l'une des régions de 25 source/drain du transistor de transfert. Le procédé de fabrication com- prend les opérations suivantes: on fournit un substrat sur lequel est for- mé un transistor de transfert; on forme sur le substrat une première couche isolante recouvrant le transistor de transfert; on forme une première couche conductrice qui pénètre au moins à travers la première couche 30 isolante et qui est connectée électriquement à une région de source/drain du transistor de transfert; on forme une couche en forme de pilier audessus de la première couche isolante, sur des côtés de la première couche conductrice, la couche de pilier ayant au moins une cavité au-dessus de la première couche conductrice; on forme une seconde couche conductrice sur des parois latérales de la cavité ou des cavités de la couche de pilier; on forme en alternance des première et seconde pellicules, au moins une fois, sur la première couche conductrice, la seconde couche conductrice et la couche de pilier, la seconde pellicule étant constituée par un matériau conducteur, tandis que la première pellicule est consti- 5 tuée par un matériau isolant; on définit les première et seconde pellicules et on forme une séparation dans la partie située au-dessus de la couche de pilier; on forme une seconde couche isolante sur la première pellicule, en remplissant l'espace dans la région de cavité de la seconde pellicule; on forme une troisième couche conductrice recouvrant la couche de pilier, les première et seconde pellicules, la seconde couche conductrice et la seconde couche isolante; on définit la troisième couche conductrice et la seconde pellicule de façon à former une séparation dans la troisième couche conductrice et la seconde pellicule à l'intérieur de la région de cavité, une extrémité de la seconde couche conductrice étant connectée 15 à la périphérie de la première couche conductrice, tandis que l'autre extrémité de la seconde couche conductrice est connectée à une extrémité de la troisième couche conductrice, et les première, seconde et troisième couches conductrices formant en combinaison une structure de couche conductrice en forme de tronc, et la seconde pellicule avec une extrémité 20 connectée à la surface inférieure de la troisième couche conductrice for- mant une structure de couche conductrice en forme de branche, en section transversale, et les première, seconde et troisième couches conductrices, en combinaison avec la seconde pellicule, formant une électrode de stockage du condensateur de stockage de charge; on enlève la cou- 25 che de pilier, la seconde couche isolante et la première pellicule; on forme une couche diélectrique sur les surfaces à nu des première, se- conde et troisième couches conductrices et de la seconde pellicule; et on forme une quatrième couche conductrice sur la surface de la couche di- électrique, à titre d'électrode opposée du condensateur de stockage de 30 charge. Selon un aspect de l'invention, la couche conductrice en forme de tronc comprend une section de tronc inférieure ayant une extrémité inférieure connectée électriquement à une région de source/drain du transistor de transfert, une section de tronc intermédiaire s'étendant pra- 35 tiquement verticalement en s'éloignant de la section de tronc inférieure, et une section de tronc supérieure s'étendant horizontalement à partir de l'extrémité supérieure de la section de tronc intermédiaire. La section de tronc inférieure peut avoir par exemple une section transversale en T ou en U, tandis que la section de tronc intermédiaire peut avoir une forme 5 cylindrique creuse, une forme rectangulaire en caisson ou une autre forme appropriée. Selon un autre mode de réalisation, les étapes suivantes sont incluses après la formation de la première couche isolante et avant la formation de la première couche conductrice. 10 Premièrement, on forme une couche de protection contre l'at- taque au-dessus de la première couche isolante, après quoi on forme une troisième couche isolante sur la couche de protection contre l'attaque. La formation de la première couche conductrice comprend en outre la for- mation d'une première couche conductrice qui pénètre à travers la troi- 15 sième couche isolante et la couche de protection contre l'attaque. Enfin, l'étape d'enlèvement comprend l'étape qui consiste à enlever la troisième couche isolante. Conformément à un mode de réalisation préféré supplémen- taire, l'invention procure un procédé pour fabriquer un dispositif de mémoire à semiconducteurs qui comprend un substrat, un transistor de transfert formé sur le substrat, et un condensateur de stockage de charge connecté électriquement à l'une des régions de source ou de drain du transistor de transfert. Le procédé de fabrication comprend les étapes suivantes: on forme sur le substrat une première couche isolante, 25 recouvrant le transistor de transfert; on forme une première couche conductrice qui pénètre au moins à travers la première couche isolante, et qui est connectée électriquement à l'une des régions de source/drain du transistor de transfert; on forme une couche de pilier sur la première couche conductrice; on forme une seconde couche conductrice sur la 30 surface de la couche de pilier; on forme une seconde couche isolante sur la seconde couche conductrice, de façon à remplir l'espace dans la région de cavité de la seconde couche conductrice; on définit la seconde couche conductrice et la seconde couche isolante, et on forme une séparation dans la partie se trouvant au-dessus de la couche de pilier; on dé- 35 finit la couche de pilier et on forme une ouverture dans celle-ci; on forme une troisième couche conductrice sur les parois inférieure et latérales de l'ouverture, et sur la seconde couche conductrice et la seconde couche isolante; on définit la troisième couche conductrice et la seconde couche conductrice, de façon à diviser la troisième couche conductrice au fond 5 de l'ouverture ainsi que les troisième et seconde couches conductrices, en une position située au-dessus des régions de source/drain, en con- nexion électrique avec la première couche conductrice, une extrémité de la troisième couche conductrice étant connectée à la périphérie de la première couche conductrice, et la troisième couche conductrice et la 10 première couche conductrice formant en combinaison une couche conductrice en forme de tronc, une extrémité de la seconde couche conductrice étant connectée à la surface intérieure de la troisième couche conductrice et formant une couche conductrice en forme de branche, et les première, seconde et troisième couches conductrices formant en combinaison une électrode de stockage du condensateur de stockage de charge; on enlève la couche de pilier et la seconde couche isolante; on forme une couche diélectrique sur les surfaces à nu des première, se- conde et troisième couches conductrices; et on forme une quatrième cou- che conductrice sur la surface de la couche diélectrique, ce qui conduit à 20 la formation d'une électrode opposée du condensateur de stockage de charge. Selon un aspect de l'invention, une couche conductrice en forme de branche qui est formée par la seconde couche conductrice comprend une section avec de multiples segments ayant une section 25 transversale coudée ou en zigzag, et une extrémité de la section coudée à segments multiples est connectée à la surface intérieure de la troi- sième couche conductrice. Le procédé de fabrication qui est utilisé dans l'invention comprend en outre, après la formation de la seconde couche conductrice et avant la formation de la seconde couche isolante, la for- 30 mation en alternance d'une première et d'une seconde pellicules, au moins une fois, sur la surface de la seconde couche conductrice, la se- conde pellicule consistant en un matériau conducteur, tandis que la pre- mière pellicule consiste en un matériau isolant. De plus, I'étape de défi- nition de la troisième couche conductrice comprend en outre la division 35 de la seconde pellicule dans une position située au-dessus des régions de source/drain se trouvant en connexion électrique avec la première couche conductrice, et l'étape d'enlèvement comprend en outre l'enlèvement de la première pellicule. La seconde pellicule fait partie de la cou- che conductrice en forme de branche qui comprend une section à seg- 5 ments multiples avec une section transversale coudée, et l'extrémité précitée de la section coudée à segments multiples est connectée à la surface intérieure de la troisième couche conductrice, presque parallèle à la seconde couche conductrice. Selon un autre aspect de l'invention, la troisième couche con- 10 ductrice peut également comprendre une troisième pellicule et une qua- trième pellicule. La séquence consiste à former tout d'abord la troisième pellicule sur la seconde couche conductrice, et à former ensuite la qua- trième pellicule sur les parois de l'ouverture. Une extrémité de la qua- trième pellicule est connectée à la périphérie de la première couche con- 15 ductrice et une extrémité de la troisième pellicule est connectée à l'autre extrémité de la quatrième pellicule. Selon un autre aspect de l'invention, l'étape de formation de la couche de pilier comprend en outre la formation d'une couche isolante épaisse sur la première couche conductrice, la formation d'une couche de 20 résine photosensible recouvrant la couche isolante épaisse, à l'exception des régions de cavités désignées; I'enlèvement par attaque d'une partie de la couche isolante épaisse non recouverte; l'érosion de la couche de résine photosensible de façon à mettre à nu à nouveau une partie de la troisième couche isolante épaisse; I'enlèvement par attaque d'une partie 25 de la troisième couche isolante épaisse qui est mise à nu, de façon à former une couche de pilier avec une section transversale en escalier; et l'enlèvement de la couche de résine photosensible. Conformément à un mode de réalisation préféré supplémen- taire, l'invention procure un procédé pour fabriquer un dispositif de mé- 30 moire à semiconducteurs ayant un substrat, un transistor de transfert formé sur le substrat, et un condensateur de stockage de charge con- necté électriquement à l'une des régions de source ou de drain du tran- sistor de transfert. Le procédé de fabrication comprend les étapes sui- vantes: on forme sur le substrat une première couche isolante, recou- 35 vrant le transistor de transfert; on forme une première couche conduc- trice, qui pénètre au moins à travers la première couche isolante, et qui est connectée électriquement à l'une des régions de source/drain du transistor de transfert; on forme une couche de pilier au-dessus de la pé- riphérie de la première couche conductrice, avec au moins une cavité 5 dans la couche de pilier; on forme une seconde couche conductrice sur la surface de la couche de pilier; on forme en alternance des première et seconde pellicules, au moins une fois, sur la surface de la seconde couche conductrice, la seconde pellicule étant constituée par un matériau conducteur, tandis que la première pellicule est constituée par un maté10 riau isolant; on définit les première et seconde pellicules et la seconde couche conductrice, et on forme ensuite une ouverture au-dessus de la couche de pilier; on forme une troisième couche conductrice sur les parois latérales de l'ouverture; on définit la seconde pellicule et on divise ensuite la seconde pellicule à l'intérieur de la région de cavité, la péri- 15 phérie de la seconde couche conductrice étant connectée à la périphérie de la première couche conductrice, une extrémité de la troisième couche conductrice étant connectée à une extrémité de la seconde couche con- ductrice, et les première, seconde et troisième couches conductrices for- mant en combinaison une couche conductrice en forme de tronc, tandis 20 que la seconde pellicule, avec une extrémité connectée à la surface inté- rieure de la troisième couche conductrice forme une couche conductrice en forme de branche, et les première, seconde et troisième couches con- ductrices, en combinaison avec la seconde pellicule, formant une élec- trode de stockage du condensateur de stockage de charge; on enlève la 25 couche de pilier et la première pellicule; on forme une couche diélectri- que sur la surface à nu des première, seconde et troisième couches con- ductrices et de la seconde pellicule; et on forme une quatrième couche conductrice sur la surface de la couche diélectrique, ce qui conduit à la formation d'une électrode opposée du condensateur de stockage de 30 charge. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la des- cription se réfère aux dessins annexés, dans lesquels: 35 La figure 1 est un schéma de circuit d'une cellule de mémoire classique d'un dispositif DRAM; Les figures 2A à 21 sont des coupes destinées à l'explication d'un premier mode de réalisation d'un procédé pour la fabrication d'un dispositif de mémoire à semiconducteurs conforme à l'invention; 5 Les figures 3A à 3D sont des coupes destinées à l'explication d'un second mode de réalisation d'un procédé pour la fabrication d'un dispositif de mémoire à semiconducteurs conforme à l'invention; Les figures 4A à 4F sont des coupes destinées à l'explication d'un troisième mode de réalisation d'un procédé pour la fabrication d'un 10 dispositif de mémoire à semiconducteurs conforme à l'invention; Les figures 5A à 5C sont des coupes destinées à l'explication d'un quatrième mode de réalisation d'un procédé pour la fabrication d'un dispositif de mémoire à semiconducteurs conforme à l'invention; et Les figures 6A à 6D sont des coupes destinées à l'explication 15 d'un cinquième mode de réalisation d'un procédé pour la fabrication d'un dispositif de mémoire à semiconducteurs conforme à l'invention. Premier mode de réalisation préféré En se référant aux figures 2A à 21, on va maintenant présenter à titre d'exemple une description d'un premier mode de réalisation d'un 20 procédé de fabrication d'un dispositif de mémoire à semiconducteurs ayant un condensateur de stockage de charge de type en arbre, con- forme à l'invention. En se référant à la figure 2A, on note que l'on soumet à une oxydation thermique par la technique LOCOS (oxydation locale de silicium) une surface d'un substrat en silicium 10, et on forme ainsi une couche d'oxyde de champ 12 ayant une épaisseur qui est par exemple d'environ 300 nm. On forme ensuite une couche d'oxyde de grille 14 ayant une épaisseur qui est par exemple d'environ 15 nm, en soumettant le substrat en silicium 10 au traitement d'oxydation thermique. On dépose 30 ensuite sur la totalité de la surface, par dépôt chimique en phase vapeur (ou CVD), ou par dépôt chimique en phase vapeur à basse pression (ou LPCVD), une couche de silicium polycristallin ayant une épaisseur qui est par exemple d'environ 200 nm. Pour obtenir une couche de silicium polycristallin de faible résistance, on implante dans la couche de silicium po- 35 lycristallin des impuretés appropriées telles par exemple que des ions de phosphore. On dépose de préférence une couche de métal réfractaire sur la couche de silicium polycristallin, et on effectue ensuite un traitement de recuit pour former un matériau du type silicium polycristallin/siliciure, de façon que la résistance de la couche soit encore diminuée. Le métal 5 réfractaire peut être par exemple du tungstène (W), avec une épaisseur d'environ 200 nm. Ensuite, on soumet le silicium polycristallin/siliciure à un processus de définition de motif, pour former des électrodes de grille (ou lignes de mot) WL1 à WL4, comme représenté sur la figure 2A. On implante ensuite par exemple des ions d'arsenic avec une énergie de 70 10 keV et une dose d'environ 1 x 1015 atomes/cm2. Dans cette étape, on utilise les lignes de mot WL1 à WL4 à titre de couches de masquage. On forme ainsi dans le substrat en silicium 10 des régions de drain 16a et 16b et des régions de source 18a et 18b. En se référant ensuite à la figure 2B, on note qu'au cours d'une 15 étape suivante, on utilise le procédé CVD pour déposer une couche iso- lante d'aplanissement 20, consistant par exemple en verre borophospho- silicaté (ou BPSG), jusqu'à une épaisseur qui est par exemple d'environ 700 nm. On utilise ensuite le même procédé pour former une couche de protection contre l'attaque 22, qui peut être par exemple une couche de 20 nitrure de silicium ayant par exemple une épaisseur d'environ 100 nm. Après ceci, on utilise des traitements classiques de photolithographie et d'attaque pour attaquer des parties sélectionnées de la couche de protection contre l'attaque 22, de la couche isolante d'aplanissement 20 et de la couche d'oxyde de grille 14, pour former des trous de contact 25 d'électrode de stockage 24a, 24b, qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 22, jusqu'à la surface supérieure des régions de drain 16a et 16b. On dépose ensuite une couche de silicium polycristallin sur la couche de protection contre l'attaque 22, et on utilise des traitements classiques de photolithographie 30 et d'attaque pour définir la couche de silicium polycristallin, de façon à former des couches de silicium polycristallin 26a et 26b délimitant l'em- placement d'une électrode de stockage d'un condensateur de stockage de charge pour chaque cellule de mémoire. Pour augmenter la conducti- vité des couches de silicium polycristallin, on peut par exemple implanter 35 des ions d'arsenic dans les couches. Comme représenté sur le dessin, on remplit les trous de contact d'électrode de stockage 24a, 24b par des couches de silicium polycristallin respectives 26a et 26b, et les couches de silicium polycristallin recouvrent en outre une partie de la surface de la couche de protection contre l'attaque 22. Les couches de silicium po- 5 lycristallin 26a et 26b peuvent cependant être séparées d'une certaine distance par rapport à la couche de protection contre l'attaque 22, comme on le décrira en relation avec un autre mode de réalisation. En se référant ensuite à la figure 2C, on note qu'au cours d'une étape suivante, on dépose sur la tranche une couche isolante épaisse, 10 par exemple de dioxyde de silicium, avec une épaisseur d'environ 700 nm. On utilise ensuite des traitements classiques de photolithographie et d'attaque pour enlever par attaque des parties sélectionnées de la couche isolante, pour former des piliers isolants 28, comme représenté sur le dessin. Les piliers isolants sont délimités par un ensemble de cavités 29a 15 et 29b, et les centres des cavités 29a et 29b sont de préférence placés directement au-dessus du centre des régions de drain 16a et 16b respectives. En se référant ensuite à la figure 2D, on note qu'à une étape suivante, on forme des éléments d'espacement en silicium polycristallin 20 30a et 30b sur les parois latérales des piliers isolants 28. Dans ce mode de réalisation préféré, on peut fabriquer les éléments d'espacement en silicium polycristallin 30a et 30b par les étapes suivantes: on dépose une couche de silicium polycristallin jusqu'à une épaisseur qui est par exemple d'environ 100 nm, après quoi on applique un traitement de réduction d'épaisseur par attaque. On utilise ensuite successivement le procédé CVD pour former une couche isolante 32 et une couche de sili- cium polycristallin 34. La couche isolante 32 peut être par exemple une couche de dioxyde de silicium ayant une épaisseur d'environ 100 nm, et l'épaisseur de la couche de silicium polycristallin est par exemple d'envi- 30 ron 100 nm. Pour augmenter la conductivité de la couche de silicium po- lycristallin 34, on peut par exemple implanter des ions d'arsenic dans la couche. En se référant ensuite à la figure 2E, on note que dans une étape suivante, on utilise le procédé CVD pour déposer une couche iso- 35 lante 36 sur la surface de la couche de silicium polycristallin 34, de pré- férence de façon à remplir au moins le reste des cavités 29a et 29b entre les piliers isolants 28. Dans ce mode de réalisation préféré, I'épaisseur de la couche isolante 36 est par exemple d'environ 700 nm. En se référant ensuite à la figure 2F, on note que dans une 5 étape suivante, on effectue un polissage chimio-mécanique (ou CMP) sur la surface de la tranche, comme représenté sur la figure 2E, jusqu'à ce qu'une partie supérieure du pilier isolant 28 soit mise à nu. Ensuite, on utilise le procédé CVD pour déposer une couche de silicium polycristallin 38, par exemple jusqu'à une épaisseur d'environ 100 nm. Pour augmenter 10 la conductivité de la couche, on peut implanter par exemple des ions d'arsenic dans la couche de silicium polycristallin 38. En se référant ensuite à la figure 2G, on note qu'à l'étape sui- vante, on accomplit des traitements classiques de photolithographie et d'attaque dans des zones situées approximativement au-dessus des ré- 15 gions de drain 16a, 16b, et dans les zones situées au-dessus des régions intermédiaires entre les condensateurs de stockage de charge adjacents qui sont formés, pour attaquer sélectivement, en succession, première- ment la couche de silicium polycristallin 38, la couche isolante de pilier 28 et la couche isolante 36 à l'intérieur des cavités 29a et 29b, et enfin 20 la couche de silicium polycristallin 34. Les opérations d'attaque ci- dessus ont pour effet de découper les couches de silicium polycristallin 38 et 34 en un certain nombre de sections, c'est-à-dire les sections 38a, 38b et 34a, 34b. En se référant ensuite à la figure 2H, on note que dans une 25 étape suivante, on effectue une attaque par voie humide sur la tranche, avec la couche de protection contre l'attaque 22 à titre de point final de l'attaque, pour enlever complètement les couches de dioxyde de silicium à nu, comme les couches isolantes 36, 32 et le pilier isolant 28. La fabrica- tion d'électrodes de stockage de condensateurs de stockage decharge 30 pour le dispositif DRAM est ainsi achevée. Comme représenté sur la fi- gure 2H, les électrodes de stockage sont constituées par des couches de silicium en forme de tronc inférieures respectives 28a, 26b; des couches de silicium polycristallin en forme de tronc intermédiaires 30a, 30b; des couches de silicium polycristallin en forme de tronc supérieures 38a, 38b; 35 et des couches de silicium polycristallin en forme de branche 34a, 34b, ayant une section transversale en L. Les couches de silicium polycristallin en forme de tronc inférieures 26a, 26b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transistors de transfert respectifs du dispositif DRAM, et elles ont une section transver- 5 sale en T. Les extrémités inférieures des couches de silicium polycristal- lin en forme de tronc intermédiaires 30a, 30b sont connectées à la péri- phérie des couches de silicium polycristallin en forme de tronc inférieures 26a et 26b, et elles s'étendent pratiquement verticalement à partir de celles-ci, en s'éloignant de la surface du substrat 10. Une extrémité des 10 couches de silicium polycristallin en forme de tronc supérieures respecti- ves 38a, 38b est connectée à l'extrémité supérieure des couches de sili- cium polycristallin en forme de tronc intermédiaires 30a et 30b, et les couches 38a, 38b s'étendent horizontalement vers l'intérieur à partir de cette extrémité, parallèlement à la surface du substrat 10. Les couches 15 de silicium polycristallin en forme de tronc intermédiaires 30a, 30b peu- vent avoir une forme générale cylindrique creuse, mais leur section transversale horizontale (non représentée) peut être circulaire, rectan- gulaire ou avoir d'autres formes appropriées, comme il apparaîtra aisé- ment à l'homme de l'art. Les couches de silicium polycristallin en forme 20 de branche 34a, 34b sont fixées aux surfaces inférieures des couches de silicium polycristallin en forme de tronc supérieures 38a et 38b, et elles s'étendent verticalement vers le bas en direction de la surface du subs- trat 10, sur une certaine longueur, avant de s'étendre horizontalement vers l'intérieur en direction du centre des couches de silicium polycristal- 25 lin en forme de tronc intermédiaires 30a et 30b. Du fait de la forme parti- culière de la section transversale des électrodes de stockage dans l'in- vention, les électrodes de stockage sont appelées ci-après dans cette description des "électrodes de stockage en forme d'arbre", et les conden- sateurs qui sont ainsi réalisés sont appelés des "condensateurs de 30 stockage de charge en arbre". Bien entendu, les couches de silicium po- lycristallin 30a, 34a et 38a sont en contact électrique mutuel et avec la couche 26a, et donc également avec les régions de drain 16a, et de fa- çon similaire les couches 38b, 34b, 30b et 26b sont en contact mutuel et avec la région de drain 16b. 35 En se référant ensuite à la figure 21, on note que dans une étape suivante, on forme respectivement des pellicules diélectriques 40a, 40b sur les surfaces de l'électrode de stockage en forme d'arbre 26a, 30a, 34a, 38a et de l'électrode de stockage en forme d'arbre 26b, 30b, 34b, 38b. Les pellicules diélectriques 40a, 40b peuvent consister par 5 exemple en dioxyde de silicium, nitrure de silicium, NO (nitrure de silicium/dioxyde de silicium), ONO (dioxyde de silicium/nitrure de silicium/ dioxyde de silicium) ou autres. Ensuite, on forme sur les pellicules diélectriques 40a, 40b une électrode opposée 42 en silicium polycristallin, qui est placée face aux électrodes de stockage (26a, 30a, 34a, 38a, et 10 26b, 30b, 34b, 38b). Le processus pour la formation de l'électrode opposée 42 comprend une première étape qui consiste à déposer une couche de silicium polycristallin, par le procédé CVD, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, une seconde étape qui consiste à diffuser des impuretés de type N dans la couche de silicium polycristallin, 15 pour augmenter la conductivité, et une étape finale qui consiste à utiliser des traitements classiques de photolithographie et d'attaque pour enlever par attaque des parties sélectionnées de la couche de silicium polycristallin. La fabrication du condensateur de stockage de charge de type en arbre pour le dispositif DRAM est ainsi achevée. 20 Bien que ceci ne soit pas représenté sur la figure 21, pour achever la fabrication de la puce de DRAM elle-même, des étapes sui- vantes comprennent la fabrication de lignes de bit, de plages de con- nexion, d'interconnexions et de passivations, ainsi que le conditionne- ment. Ces étapes ne font intervenir que des techniques classiques et el- 25 les ne font pas partie de l'invention, ce qui fait qu'une description dé- taillée n'est pas nécessaire et ne sera pas présentée ici. Second mode de réalisation préféré Dans le premier mode de réalisation précédent, donné à titre d'exemple, I'électrode de stockage de type en arbre qui est décrite ne 30 comporte qu'une seule électrode en forme de branche ayant une section transversale en L. Le nombre de branches n'est cependant pas limité à un, et peut être de deux ou plus. On va maintenant décrire à titre d'exemple un second mode de réalisation d'une électrode de stockage en forme d'arbre conforme à l'invention, qui comprend deux électrodes en 35 forme de branche ayant chacune une section transversale en L. La description suivante du second mode de réalisation d'un dis- positif de mémoire à semiconducteurs ayant un condensateur de stock- age de charge de type en arbre fabriqué conformément à l'invention, est présentée en se référant aux figures 3A à 3D. Ce mode de réalisation 5 d'un dispositif de mémoire à semiconducteurs, constituant un exemple, est produit par le second procédé préféré pour fabriquer un dispositif de mémoire à semiconducteurs, conforme à l'invention. Le condensateur de stockage de type en arbre du second mode de réalisation est basé sur la structure de la figure 2D. Les éléments des 10 figures 3A à 3D qui sont identiques à ceux de la figure 2D sont désignés par les mêmes références numériques. En se référant à la figure 3A conjointement à la figure 2D, on note que l'on utilise le procédé CVD pour former successivement des couches isolantes et de silicium polycristallin supplémentaires alternées, 15 comprenant une première couche isolante supplémentaire 44, une première couche de silicium polycristallin supplémentaire 46 et une couche isolante supplémentaire 48. Les couches isolantes 44, 48 sont de préférence formées par exemple en oxyde de silicium. Chaque couche com- prenant la couche isolante 44 et la couche de silicium polycristallin 46 20 est déposée jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et la couche isolante 48 est déposée jusqu'à une épaisseur qui est par exemple d'environ 700 nm. Pour augmenter la conductivité de la couche de silicium polycristallin 46, on peut implanter par exemple des ions d'arsenic dans la couche. 25 En se référant ensuite à la figure 3B, on note qu'à une étape suivante, on applique la technique de polissage chimio-mécanique à la surface représentée sur la figure 3A, jusqu'à ce qu'au moins la partie su- périeure du pilier isolant 28 soit mise à nu. On utilise ensuite le procédé CVD pour déposer une couche de silicium polycristallin 50 jusqu'à une 30 épaisseur qui est par exemple d'environ 100 nm. Pour augmenter la con- ductivité de la couche de silicium polycristallin 50, on peut implanter par exemple des ions d'arsenic dans la couche. En se référant ensuite à la figure 3C, on note qu'à une étape suivante, on accomplit des traitements classiques de photolithographie et 35 d'attaque dans des zones qui se trouvent approximativement au-dessus des régions de drain 16a, 16b, et dans les zones situées au-dessus des régions intermédiaires entre les condensateurs de stockage de charge adjacents qui sont formés, dans le but d'enlever sélectivement par attaque, en succession, premièrement la couche de silicium polycristallin 50, 5 la couche isolante de pilier 28 et la couche isolante 48 à l'intérieur des cavités 29a et 29b, ensuite à nouveau la couche isolante de pilier 28 et la couche isolante 44 à l'intérieur des cavités 29a et 29b, et finalement la couche de silicium polycristallin 34. Les opérations d'attaque ci-dessus ont pour effet de découper les couches de silicium polycristallin 50, 46 et 10 34 en un certain nombre de sections, c'est-à-dire les sections 50a, 50b, 46a, 46b et 34a, 34b. En se référant ensuite à la figure 3D, on note que dans une étape suivante on effectue sur la tranche une opération d'attaque par voie humide avec la couche de protection contre l'attaque 22 à titre de 15 point final de l'attaque, pour enlever complètement les couches de dioxyde de silicium à nu, telles que les couches isolantes 48, 44, 32 et le pilier isolant 28. La fabrication d'électrodes de stockage de condensa- teurs de stockage de charge pour le dispositif DRAM est ainsi achevée. Comme représenté sur la figure 3D, les électrodes de stockage sont 20 constituées par des couches de silicium polycristallin en forme de tronc inférieures 26a, 26b; des couches de silicium polycristallin en forme de tronc intermédiaires 30a, 30b; des couches de silicium polycristallin en forme de tronc supérieures 50a, 50b; et deux couches de silicium poly- cristallin en forme de branche, respectivement 34a, 46a et 34b, 46b, 25 ayant chacune une section transversale en L. Les couches de silicium polycristallin en forme de tronc inférieures 26a, 26b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transis- tors de transfert respectifs du dispositif DRAM, et elles ont une section transversale en T. Les extrémités inférieures des couches de silicium 30 polycristallin en forme de tronc intermédiaires 30a, 30b sont connectées à la périphérie des couches de silicium polycristallin en forme de tronc inférieures 26a et 26b, et elles s'étendent de façon pratiquement verti- cale à partir de celle-ci, en s'éloignant de la surface du substrat 10. Une extrémité des couches de silicium polycristallin en forme de tronc supé- 35 rieures respectives, 50a, 50b, est connectée à l'extrémité supérieure des couches de silicium polycristallin en forme de tronc intermédiaires 30a et 30b, et les couches 50a et 50b s'étendent horizontalement vers l'intérieur à partir de cette extrémité supérieure, parallèlement à la surface du substrat 10. Les couches de silicium polycristallin en forme de tronc in5 termédiaires 30a, 30b peuvent avoir de façon générale une forme générale cylindrique creuse, mais leur section horizontale (non représentée) peut être circulaire, rectangulaire ou avoir d'autres formes appropriées qui suivent la forme du pilier isolant 28, comme il apparaîtra aisément à l'homme de l'art. Les deux couches de silicium polycristallin en forme de 10 branche respectives 34a, 46a et 34b, 46b sont fixées aux surfaces infé- rieures respectives des couches de silicium polycristallin en forme de tronc supérieures 50a et 50b, et elles s'étendent verticalement vers le bas en direction de la surface du substrat 10, sur une certaine longueur, avant de s'étendre horizontalement vers l'intérieur, en direction du cen15 tre. Des étapes de traitement suivantes, par exemple l'application des pellicules diélectriques et de l'électrode opposée, ne diffèrent pas nota- blement du processus décrit en relation avec le premier mode de réalisation, et par conséquent elles ne sont pas décrites à nouveau en détail ici. Troisième mode de réalisation préféré 20 Dans les premier et second modes de réalisation précédents, qui constituent des exemples, la partie en forme de branche de l'élec- trode de stockage en forme d'arbre a une section transversale en L, et la couche de silicium polycristallin en forme de tronc inférieure a une sec- tion transversale en T. L'invention n'est cependant pas limitée à une telle 25 structure. Le nombre de segments rectilignes dans l'électrode en forme de branche n'est pas limité seulement à deux, mais peut être augmenté jusqu'à trois ou plus. En outre, une partie de la couche de silicium poly- cristallin en forme de tronc inférieure peut avoir une structure creuse, augmentant ainsi l'aire de surface de l'électrode de stockage, et donc la 30 capacité électrique du dispositif. La description qui suit porte sur un troi- sième mode de réalisation, constituant un exemple, dans lequel la partie en forme de branche de chaque électrode de stockage en forme d'arbre a quatre segments rectilignes ayant une section transversale en zigzag, et la couche de silicium polycristallin en forme de tronc inférieure a une 35 section transversale en U, ce qui augmente l'aire de surface de l'élec- trode de stockage. En se référant aux figures 4A à 4F, on présentera ensuite à ti- tre d'exemple une description du troisième mode de réalisation d'un dis- positif de mémoire à semiconducteurs ayant un condensateur de stock- 5 age de charge de type en arbre, formé conformément à l'invention. Ce mode de réalisation du dispositif de mémoire à semiconducteurs, qui constitue un exemple, est produit par un troisième procédé préféré pour fabriquer un dispositif de mémoire à semiconducteurs, conforme à l'in- vention. 10 L'électrode de stockage de type en arbre du troisième mode de réalisation est basée sur la structure de la figure 2A. Les éléments des figures 4A à 4F qui sont identiques à ceux de la figure 2A sont donc dé- signés par les mêmes références numériques. En se référant à la figure 4A conjointement à la figure 2A, on 15 note que l'on utilise le procédé CVD pour déposer une couche isolante d'aplanissement 52, en utilisant par exemple du verre borophosphosili- caté (ou BPSG). On utilise ensuite à nouveau le même procédé pour dé- poser une couche de protection contre l'attaque 54, par exemple une couche de nitrure de silicium. Ensuite, on utilise des traitements classi- 20 ques de photolithographie et d'attaque pour attaquer sélectivement, en succession, la couche de protection contre l'attaque 54, la couche isolante d'aplanissement 52 et la couche d'oxyde de grille 14. Ceci a pour effet de former des trous de contact d'électrode de stockage 56a et 56b. Les trous de contact d'électrode de stockage 56a et 56b s'étendent respectivement à partir d'une surface supérieure de la couche de protection contre l'attaque 54, jusqu'à une surface supérieure des régions de drain 16a et 16b. On dépose ensuite une couche de silicium polycristallin et on utilise des traitements classiques de photolithographie et d'attaque pour définir la couche de silicium polycristallin de façon à former des couches 30 de silicium polycristallin 58a et 58b, comme représenté sur la figure 4A, marquant l'emplacement de l'électrode de stockage du condensateur de stockage de charge pour chaque cellule de mémoire. Pour augmenter la conductivité des couches de silicium polycristallin, on peut implanter par exemple des ions d'arsenic dans les couches. Comme représenté sur la 35 figure 4A, les couches de silicium polycristallin 58a et 58b recouvrent des parties de la surface de la couche de protection contre l'attaque 54. Les couches de silicium polycristallin 58a et 58b recouvrent également les surfaces intérieures des trous de contact d'électrode de stockage 56a et 56b, sans remplir complètement les trous. Par conséquent, les couches 5 de silicium polycristallin 58a et 58b forment une structure creuse avec une section transversale en U. Ensuite, on dépose une couche isolante épaisse, par exemple une couche de dioxyde de silicium ayant une épaisseur d'environ 700 nm, et on utilise des techniques photolithogra- phiques classiques pour former une couche de résine photosensible 60. 10 On applique ensuite une attaque anisotrope pour enlever par attaque une partie de la couche isolante, ce qui conduit à la formation de couches isolantes en saillie 62a, 62b et 62c, comme représenté sur la figure 4A. En se référant ensuite à la figure 4B, on note que dans une étape suivante, on applique une technique d'érosion de résine photosen- 15 sible pour enlever par érosion une partie de la couche de résine photo- sensible 60 et pour former une couche de résine photosensible 60a qui est réduite à la fois en largeur et en épaisseur (hauteur). Une partie de la surface des couches isolantes en saillie 62a, 62b, 62c se trouvant précédemment sous la couche de résine photosensible 60 non érodée, est ainsi mise à nu. En se référant ensuite à la figure 4C, on note qu'à une étape suivante on effectue une attaque anisotrope sur les surfaces à nu des couches isolantes en saillie 62a, 62b, 62c et de la couche isolante rési- duelle. Des structures de piliers isolants 64 ayant des parois latérales en 25 escalier, en coupe transversale, sont ainsi formées. Après ceci, on en- lève la couche de résine photosensible. En se référant ensuite à la figure 4D, on note qu'à une étape suivante on utilise successivement le procédé CVD pour former une cou- che de silicium polycristallin 66 et une couche isolante épaisse 68, après 30 quoi on applique un polissage chimio-mécanique à la surface de la tran- che pour enlever par polissage la partie supérieure, jusqu'à ce qu'au moins la surface supérieure de la structure de pilier isolant 64 soit mise à nu. Pour augmenter la conductivité de la couche de silicium polycristallin 66, on peut implanter par exemple des ions d'arsenic dans la couche. 35 En se référant ensuite à la figure 4E, on note qu'à une étape suivante, on utilise le procédé CVD pour déposer une couche de silicium polycristallin 70 jusqu'à une épaisseur qui est par exemple d'environ 100 nm. Pour augmenter la conductivité de la couche de silicium polycristallin 70, on peut implanter par exemple des ions d'arsenic dans la couche. 5 Après ceci, on utilise des traitements classiques de photolithographie et d'attaque pour attaquer, en succession, la couche de silicium polycristal- lin 70 et le pilier isolant 64, jusqu'à ce que la surface de la couche de protection contre l'attaque 54 soit atteinte, pour former un ensemble d'ouvertures 72, chacune d'elles étant disposée entre deux zones adjacentes dans lesquelles des condensateurs de stockage de charge sont en cours de formation. On forme ensuite des couches de silicium polycristallin 74a et 74b sur les parois latérales des ouvertures 72. Dans ce mode de réalisation préféré, on peut former les couches de parois latérales en silicium polycristallin 74a et 74b en déposant tout d'abord une couche de 15 silicium polycristallin jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et en réduisant ensuite son épaisseur par attaque. Pour aug- menter la conductivité des couches de silicium polycristallin 74a et 74b, on peut implanter par exemple des ions d'arsenic dans les couches. En se référant ensuite à la figure 4F, on note qu'à une étape 20 suivante on accomplit ensuite des traitements classiques de photolitho- graphie et d'attaque, dans des zones qui sont approximativement au- dessus des régions de drain 16a et 16b, pour enlever sélectivement par attaque, en succession, premièrement la couche de silicium polycristallin 70, ensuite la couche isolante épaisse 68 et enfin la couche de silicium 25 polycristallin 66. Les opérations d'attaque ci-dessus ont pour effet de dé- couper les couches de silicium polycristallin 70 et 66 en un certain nom- bre de sections, c'est-à-dire des sections 70a, 70b et 66a, 66b. Enfin, on utilise une opération d'attaque par voie humide pour attaquer la tranche avec la couche de protection contre l'attaque 54 à titre de point final de 30 I'attaque, pour enlever complètement les couches de dioxyde de silicium à nu, telles que la couche isolante 68 et la structure de pilier isolant 64 résiduelle. La fabrication des électrodes de stockage du condensateur de stockage de charge pour le dispositif DRAM est ainsi achevée. Comme représenté sur la figure 4F, les électrodes de stockage sont constituées 35 par des couches de silicium polycristallin en forme de tronc inférieures respectives 58a, 58b; des couches de silicium polycristallin en forme de tronc intermédiaires 74a, 74b; des couches de silicium polycristallin en forme de tronc supérieures 70a, 70b; et des couches de silicium polycristallin en forme de branche respectives 66a, 66b ayant quatre seg- 5 ments rectilignes avec une section transversale en zigzag (ou une section transversale en double L). Les couches de silicium polycristallin en forme de tronc inférieures 58a, 58b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transistors de transfert pour le dispositif de DRAM, et elles ont une section transversale en 10 U. Les extrémités inférieures respectives des couches de silicium poly- cristallin en forme de tronc intermédiaires 74a, 74b sont connectées à la périphérie des couches de silicium polycristallin en forme de tronc inférieures respectives 58a et 58b, et elles s'étendent pratiquement verticalement en s'éloignant du substrat 10. Une extrémité des couches de sili15 cium polycristallin en forme de tronc supérieures respectives 70a, 70b est connectée à l'extrémité supérieure des couches de silicium polycristallin en forme de tronc intermédiaires 74a et 74b, et ces couches supérieures s'étendent horizontalement vers l'intérieur, parallèlement à la surface du substrat 10. Les couches de silicium polycristallin en forme de tronc in- 20 termédiaires 74a, 74b ont une forme cylindrique creuse, mais leur section horizontale (non représentée) peut être circulaire, rectangulaire ou de n'importe quelle autre forme appropriée qui suit la forme de la structure de pilier isolant 64, comme il apparaîtra aisément à l'homme de l'art. Les couches de silicium polycristallin en forme de branche respectives 66a, 25 66b sont fixées aux surfaces inférieures des couches de silicium poly- cristallin en forme de tronc supérieures respectives 70a et 70b, et ces couches en forme de branche s'étendent verticalement vers le bas en di- rection du substrat 10 sur une certaine longueur, avant de s'étendre à nouveau horizontalement vers l'intérieur sur une autre distance. Des éta- 30 pes de traitement suivantes, par exemple la formation du diélectrique et de l'électrode opposée, ne diffèrent pas notablement de celles des mo- des de réalisation précédents, et par conséquent elles ne sont pas dé- crites ici en détail. Conformément au principe sous-jacent de ce mode de réalisa- 35 tion préféré, si on désire davantage de segments de la structure en sili- cium polycristallin en forme de branche, on peut utiliser des structures telles que celles indiquées sur les figures 4B et 4C à titre de base pour des traitements photolithographiques et d'attaque suivis par une ou plusieurs attaques anisotropes sur la couche isolante en saillie, pour former 5 un pilier isolant ayant davantage de marches dans la structure en escalier. Conformément au mode de réalisation préféré envisagé ci- dessus, qui constitue un exemple, on peut modifier la forme et l'angle finals de segments de la couche de silicium polycristallin en forme de 10 branche, en changeant la forme et l'angle d'origine des piliers isolants ou des couches isolantes en saillie. Par conséquent, les formes et les an- gles particuliers des piliers isolants et des couches isolantes en saillie ne sont pas limités à ceux qui sont décrits. En fait, on peut utiliser divers procédés pour créer toutes les sortes de formes, comme il apparaîtra ai15 sèment à l'homme de l'art. Par exemple, en se référant à la figure 4A, on note que l'on peut utiliser une attaque isotrope ou une attaque par voie humide au lieu de l'attaque anisotrope pour enlever par attaque une par- tie de la couche isolante épaisse. Ceci permet la formation de couches isolantes ayant une forme presque triangulaire, par exemple, au lieu des 20 formes rectangulaires qui sont représentées. De plus, après la formation du pilier isolant, on peut former des couches isolantes de parois latérales sur les parois latérales du pilier isolant, pour former des piliers isolants de différentes formes. Par conséquent, de ces manières, ainsi que d'au- tres, on peut modifier les couches de silicium polycristallin en forme de 25 branche pour leur donner divers angles et formes pour satisfaire des exi- gences de conception. Quatrième mode de réalisation préféré Dans les trois modes de réalisation précédents, qui constituent des exemples, les couches de silicium polycristallin en forme de tronc 30 intermédiaires et les couches de silicium polycristallin en forme de tronc supérieures sont formées séparément, et les couches de silicium poly- cristallin en forme de branche sont fixées sur les surfaces inférieures des couches de silicium polycristallin en forme de tronc supérieures. L'inven- tion n'est cependant pas limitée à une telle structure. Dans ce qui suit, 35 on décrit un quatrième mode de réalisation, constituant un exemple, dans lequel les couches de silicium polycristallin en forme de tronc intermédiaires et supérieures sont formées ensemble d'un seul tenant, et les couches de silicium polycristallin en forme de branche sont fixées aux surfaces internes des couches de silicium polycristallin en forme de tronc 5 supérieures. On se référera aux figures 5A à 5C pour décrire le quatrième mode de réalisation d'un dispositif de mémoire à semiconducteurs ayant un condensateur de stockage de charge de type en arbre qui est fabriqué conformément à l'invention. Ce mode de réalisation du dispositif de mé- 10 moire à semiconducteurs est produit par un quatrième procédé préféré pour la fabrication d'un dispositif de mémoire à semiconducteurs, con- forme à l'invention. L'électrode de stockage de type en arbre du quatrième mode de réalisation est basée sur la structure de la figure 4D. Les éléments des 15 figures 5A à 5C qui sont identiques à ceux de la figure 4D sont donc dé- signés par les mêmes références numériques. En se référant tout d'abord à la figure 5A conjointement à la figure 4D, on note qu'après que le processus de fabrication a atteint le stade représenté sur la figure 4D, on utilise des traitements classiques 20 de photolithographie et d'attaque pour attaquer la structure de pilier isolant 64 jusqu'à ce que la surface de la couche de protection contre l'atta- que 54 soit atteinte. Des ouvertures 76 sont ainsi formées entre les zo- nes dans lesquelles des condensateurs de stockage de charge adjacents sont en cours de formation. Les parois latérales des ouvertures 76 sont 25 formées de façon à affleurer les bords extérieurs des couches de silicium polycristallin 66. On utilise ensuite le procédé CVD pour déposer une couche de silicium polycristallin 80 jusqu'à une épaisseur qui est par exemple d'environ 100 nm. Pour augmenter la conductivité de la couche de silicium polycristallin 80, on peut implanter par exemple des ions d'ar- 30 senic dans la couche. En se référant ensuite à la figure 5B, on note que dans une étape suivante on accomplit des traitements de photolithographie et d'attaque classiques dans des zones situées approximativement au- dessus des régions de drain 16a, 16b, et dans les régions intermédiaires 35 entre les condensateurs de stockage de charge adjacents, pour enlever sélectivement la couche de silicium polycristallin 80, la couche isolante 68 et la couche de silicium polycristallin 66 ainsi que la couche isolante en pilier 64. Les opérations d'attaque ci-dessus ont pour effet de découper les couches de silicium polycristallin 80 et 66 en un certain nombre 5 de sections, c'est-à-dire des sections 80a, 80b et 66a, 66b. En se référant ensuite à la figure 5C, on note que dans une étape suivante on effectue une opération d'attaque par voie humide avec la couche deprotection contre l'attaque 54 à titre de point final de l'atta- que, pour enlever les couches à nu de dioxyde de silicium, telles que le 10 reste de la couche isolante 68 et du pilier isolant 64. La fabrication des électrodes de stockage des condensateurs de stockage de charge pour le dispositif DRAM est ainsi achevée. Comme représenté sur la figure 5C, les électrodes de stockage sont constituées par des couches de silicium polycristallin en forme de tronc inférieures respectives 58a, 58b; des 15 couches de silicium polycristallin en forme de tronc supérieures respectives 80a, 80b; et des couches de silicium polycristallin en forme de branche respectives 66a, 66b, ayant quatre segments avec une section transversale en zigzag (ou une section transversale en double L). Les couches de silicium polycristallin en forme de tronc inférieures 58a, 58b sont res- 20 pectivement connectées électriquement aux régions de drain 16a et 16b des transistors de transfert pour le dispositif DRAM, et elles ont une sec- tion transversale en T. Les extrémités inférieures des couches de silicium polycristallin en forme de tronc supérieures 80a, 80b sont connectées à la périphérie respective des couches de silicium polycristallin en forme de 25 tronc inférieures 58a et 58b, et ces couches supérieures s'étendent pra- tiquement verticalement en s'éloignant du substrat 10 sur une certaine longueur, avant de s'étendre horizontalement vers l'intérieur, parallèle- ment au substrat 10, sur une certaine distance. Les couches de silicium polycristallin en forme de tronc supérieures 80a, 80b peuvent avoir de 30 façon générale une forme cylindrique creuse semblable à un chapeau, avec une section transversale en L renversé, mais leur section horizon- tale (non représentée) peut être peut être circulaire, rectangulaire ou de n'importe quelle autre forme appropriée qui suit la forme du pilier isolant 68. Les premiers segments des couches de silicium polycristallin en 35 forme de branche 66a, 66b sont fixées fermement et de façon sûre au coin en L renversé des couches de silicium polycristallin en forme de tronc supérieures 80a et 80b. Par conséquent, on peut également considérer que les couches de silicium polycristallin en forme de branche 66a et 66b ont seulement trois segments avec une section transversale en Z. 5 Lorsqu'on les considère de cette manière, les couches de silicium polycristallin en forme de branche 66a, 66b s'étendent à partir de la surface interne des couches de silicium polycristallin en forme de tronc supérieu- res 80a, 80b, en étant dirigées premièrement horizontalement vers l'intérieur, et ensuite verticalement vers le bas sur une certaine longueur, 10 avant de s'étendre à nouveau horizontalement vers l'intérieur. Des éta- pes de traitement suivantes, c'est-à-dire la formation des couches diélectriques et d'électrode opposée, ne diffèrent pas notablement des processus décrits précédemment, et par conséquent ces étapes ne sont pas décrites à nouveau en détail ici. 15 Cinquième mode de réalisation préféré Dans les premier à quatrième modes de réalisation précédents, qui constituant des exemples, la surface inférieure de la partie horizon- tale de la couches de silicium polycristallin en forme de tronc inférieure est illustrée dans une configuration dans laquelle elle vient en contact 20 avec la couche de protection contre l'attaque (22, 54), et de plus la technique de polissage chimio-mécanique est utilisée dans l'enlèvement de la couche de silicium polycristallin qui se trouve au-dessus du pilier isolant (28). L'invention n'est cependant pas limitée nécessairement à ce qui précède. Dans le cinquième mode de réalisation préféré suivant, 25 constituant un exemple, la surface inférieure de la partie horizontale de la couche de silicium polycristallin en forme de tronc inférieure est sépa- rée par une certaine distance de la couche de protection contre l'attaque se trouvant au-dessous, pour augmenter ainsi l'aire de surface de l'élec- trode de stockage. De plus, on décrit une autre technique, comme l'utili- 30 sation de traitements classiques de photolithographie et d'attaque, pour enlever la couche de silicium polycristallin au-dessus du pilier isolant, et former ainsi une structure d'électrode de stockage différente. En outre, dans les premier à troisième modes de réalisation précédents, les cou- ches de silicium polycristallin en forme de tronc intermédiaires sont réali- 35 sées sous la forme de parois latérales en silicium polycristallin. L'inven- tion n'est cependant également pas limitée à une telle structure. Dans le cinquième mode de réalisation préféré qui suit, on décrit la couche de silicium polycristallin en forme de tronc intermédiaire qui est formée par un autre procédé. 5 En se référant aux figures 6A à 6D, on va maintenant présenter une description d'un cinquième mode de réalisation d'un dispositif de mémoire à semiconducteurs ayant un condensateur de stockage de charge de type en arbre formé conformément à l'invention. Ce mode de réalisation du dispositif de mémoire à semiconducteurs est produit par un 10 cinquième procédé préféré, constituant un exemple, pour fabriquer un dispositif de mémoire à semiconducteurs, conforme à l'invention. L'électrode de stockage de type en arbre du cinquième mode de réalisation est basée sur la structure de la figure 2A. Les éléments des figures 6A à 6D qui sont identiques à ceux de la figure 2A sont donc dé- 15 signés par les mêmes références numériques. En se référant tout d'abord à la figure 6A conjointement à la figure 2A, on note que l'on utilise le procédé CVD pour déposer séquen- tiellement une couche isolante d'aplanissement 82, une couche de pro- tection contre l'attaque 84 et une couche isolante 86. La couche isolante 20 d'aplanissement 82 peut être par exemple une couche de verre boro- phosphosilicaté déposée avec une épaisseur d'environ 700 nm. La cou- che de protection contre l'attaque peut être par exemple une couche de nitrure de silicium déposée jusqu'à une épaisseur d'environ 100 nm. La couche isolante 86 peut être par exemple une couche de dioxyde de sili- 25 cium déposée jusqu'à une épaisseur d'environ 100 nm. Ensuite, on utilise des traitements classiques de photolithographie et d'attaque pour atta- quer sélectivement, en succession, la couche isolante 86, la couche de protection contre l'attaque 84, la couche isolante d'aplanissement 82 et la couche d'oxyde de grille 14. Il en résulte que des trous de contact 30 d'électrode de stockage 88a et 88b sont formés. Les trous de contact d'électrode de stockage 88a et 88b s'étendent respectivement à partir d'une surface supérieure de la couche isolante 86 jusqu'à une surface supérieure des régions de drain 16a et 16b. On dépose ensuite une cou- che de silicium polycristallin sur la surface de la couche isolante 86 et 35 elle remplit les trous de contact d'électrode de stockage 88a et 88b. On utilise à nouveau des traitements classiques de photolithographie et d'attaque pour définir les couches de silicium polycristallin de façon à former des couches de silicium polycristallin 90a et 90b, comme représenté sur la figure 6A, délimitant l'emplacement pour l'électrode de 5 stockage du condensateur de stockage de charge pour chaque cellule de mémoire. Pour augmenter la conductivité des couches de silicium polycristallin 90a, 90b, on peut implanter par exemple des ions d'arsenic dans les couches. Comme représenté sur la figure 6A, la couche de silicium polycristallin 90a remplit le trou de contact d'électrode de stockage 88a 10 et recouvre une partie de la surface de la couche isolante 86. De façon similaire, la couche de silicium polycristallin 90b remplit le trou de con- tact d'électrode de stockage 88b et recouvre une partie de la surface de la couche isolante 86. En se référant ensuite à la figure 6B, on note qu'a une étape 15 suivante on dépose une couche isolante épaisse, par exemple de dioxyde de silicium, jusqu'à une épaisseur d'environ 700 nm. On utilise ensuite des traitements classiques de photolithographie et d'attaque pour enlever par attaque des parties sélectionnées de la couche isolante, pour former des piliers isolants 92, comme représenté sur le dessin. Les piliers iso- 20 lants 92 sont délimités par un ensemble de cavités 94a et 94b, et les centres des cavités 94a et 94b se trouvent de préférence directement au- dessus des régions de drain respectives 16a et 16b. Après ceci, on uti- lise le procédé CVD pour former une couche de silicium polycristallin 96, et pour former en alternance les couches isolantes 98 et 102, et les cou- 25 ches de silicium polycristallin 100 et 104. Les couches ainsi formées sont successivement la couche de silicium polycristallin 96, la couche isolante 98, la couche de silicium polycristallin 100, la couche isolante 102 et la couche de silicium polycristallin 104. Les couches isolantes 98 et 102 peuvent être par exemple des couches de dioxyde de silicium déposées 30 jusqu'à une épaisseur d'environ 100 nm. Les couches de silicium poly- cristallin 96, 100 et 104 peuvent par exemple être déposées jusqu'à une épaisseur d'environ 100 nm. Pour augmenter la conductivité des couches de silicium polycristallin 96, 100, 104, on peut implanter par exemple des ions d'arsenic dans les couches. 35 En se référant ensuite à la figure 6C, on note que dans une étape suivante on utilise des traitements classiques de photolithographie et d'attaque pour attaquer successivement la couche de silicium polycristallin 104, la couche isolante 102, la couche de silicium polycristallin 100, la couche isolante 98 et la couche de silicium polycristallin 96, pour 5 former un ensemble d'ouvertures 106. Les ouvertures 106 ont pour but de diviser les couches de silicium polycristallin 100, 106 et 96 en différentes sections dans les zones situées au-dessus des piliers isolants 92, telles que les sections 104a, 104b; 100a, 100b; et 96a, 96b, pour séparer élec- triquement une électrode de stockage d'une électrode voisine. Ensuite, 10 on forme des couches de silicium polycristallin de paroi latérale, 108a et 108b, sur les parois latérales des ouvertures 106, pour connecter électri- quement et former des électrodes de stockage uniques à partir des couches de silicium polycristallin respectives 104a, 100a, 96a et 104b, 100b, 96b. Dans ce mode de réalisation préféré, on peut former les couches de 15 silicium polycristallin de paroi latérale 108a et 108b en déposant une couche de silicium polycristallin ayant par exemple une épaisseur d'environ 100 nm, et en faisant suivre cette opération par un traitement d'atta- que de réduction d'épaisseur. En se référant ensuite à la figure 6D, on note qu'à une étape 20 suivante on accomplit ensuite des traitements classiques de photolitho- graphie et d'attaque, dans des zones situées approximativement au- dessus des régions de drain 16a et 16b, pour attaquer sélectivement, en succession, premièrement les couches de silicium polycristallin 104a et 104b, ensuite la couche isolante 102, et enfin les couches de silicium 25 polycristallin 100a et 100B. Les opérations d'attaque ci-dessus ont pour effet de diviser de façon supplémentaire en deux sections respectives les couches de silicium polycristallin respectives 104a, 104b et 100a, 100b. Enfin, on effectue une opération d'attaque par voie humide, avec la couche de protection contre l'attaque 84 pour le point final de l'attaque, de 30 façon à enlever les couches restantes de dioxyde de silicium à nu, comme les couches isolantes 102, 98 et 86, et le pilier isolant 92. La fa- brication des électrodes de stockage des condensateurs de stockage de charge pour le dispositif DRAM est ainsi achevée. Comme représenté sur la figure 6D, les électrodes de stockage 35 respectives sont constituées par des couches de silicium polycristallin en forme de tronc inférieures respectives 90a, 90b; des couches de silicium polycristallin en forme de tronc intermédiaires respectives 96a, 96b; des couches de silicium polycristallin en forme de tronc supérieures respecti- ves 108a, 108b; et deux couches de silicium polycristallin en forme de 5 branche respectives 104a, 100a et 104b, 100b, chaque branche ayant trois segments formant un zigzag en section transversale. Les couches de silicium polycristallin en forme de tronc inférieures 90a, 90b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transistors de transfert pour le dispositif DRAM, et elles ont une section transversale en T. Les couches de silicium polycristallin en forme de tronc intermédiaires 96a, 96b ont une section transversale en U. Les surfaces inférieures respectives, c'est-à-dire les parties inférieures res- pectives des couches de silicium polycristallin en forme de tronc intermé- diaires, ayant une forme en U, sont fixées aux surfaces supérieures res15 pectives des couches de silicium polycristallin en forme de tronc inférieu- res 90a, 90b, et de ce fait on pourrait également considérer qu'elles font partie des couches de silicium polycristallin en forme de tronc inférieures 90a et 90b. Les parties périphériques des couches de silicium polycris- tallin en forme de tronc intermédiaires, ayant une forme en U, sont con- 20 nectées à la périphérie supérieure des couches de silicium polycristallin en forme de tronc inférieures 90a et 90b, et elles s'étendent pratique- ment verticalement en s'éloignant du substrat 10. Une extrémité des cou- ches de silicium polycristallin en forme de tronc supérieures respectives 108a, 108b est connectée à l'extrémité supérieure des couches de sili- 25 cium polycristallin en forme de tronc intermédiaires respectives 96a, 96b, et les couches 108a, 108b s'étendent de façon pratiquement verticale à partir de cet endroit, en s'éloignant du substrat 10. Les couches de sili- cium polycristallin en forme de tronc intermédiaires 96a, 96b peuvent avoir une forme générale cylindrique creuse, mais leur section horizontale peut être circulaire, rectangulaire ou de n'importe quelle autre forme appropriée. Les deux couches de silicium polycristallin en forme de bran- che respectives 104a, 100a et 104a, 100b s'étendent respectivement à partir des surfaces internes des couches de silicium polycristallin supérieures 108a, 108b, premièrement dans une direction horizontale parallèle au substrat 10, et vers l'intérieur, sur une certaine distance, ensuite verticalement vers le bas sur une certaine longueur, et enfin à nouveau dans une direction horizontale vers l'intérieur. Il apparaîtra aux spécialistes de la fabrication des semicon- ducteurs que les modes de réalisation décrits ci-dessus peuvent être ap- 5 pliqués seuls ou en combinaison pour former des électrodes de stockage de diverses tailles et formes sur une seule puce de DRAM. On considère que toutes ces variantes entrent dans le cadre de l'invention. Bien que dans les dessins annexés, les modes de réalisation des drains des transistors de transfert soient basés sur des zones de 10 diffusion dans un substrat en silicium, d'autres variantes, par exemple des régions de drain de type tranchée, sont possibles dans le cadre de l'invention. Les éléments dans les dessins annexés sont des représenta- tions schématiques ayant seulement un but illustratif et ne sont donc pas 15 représentés à l'échelle réelle. Les formes, les dimensions et les angles d'extension des éléments de l'invention qui sont représentés ne doivent pas être considérés comme des limitations du cadre de l'invention. Il va de soi que de nombreuses autres modifications peuvent être apportées au procédé décrit et représenté , sans sortir du cadre de 20 I'invention. REVENDICATIONS 1. Procédé de fabrication d'une structure d'électrode de con- densateur de stockage pour l'utilisation dans une ceilule de mémoire à semiconducteurs comprenant un transistor de transfert formé sur un substrat (10), caractérisé en ce qu'il comprend les étapes suivantes: on forme une première couche isolante (20) sur le transistor de transfert; on forme une première couche conductrice (26a, 26b) qui pénètre à travers la première couche isolante (20) et vient en contact avec une région de source/drain (16a, 18a; 1Gb, 18b) du transistor de transfert; on forme une couche de pilier (28) s'étendant au-dessus de la première couche Iso- lente (20), la couche de pilier ayant une cavité (29a, 29b) disposée au- dessus de la première couche conductrice, et la cavité ayant une paroi latérale; on forme une seconde couche conductrice (3Os, 30b) le long de la paroi latérale de la cavité, et en contact avec la première couche con- ductrice (26a, 2Gb); on forme une seconde couche isolante (32) sur la première couche conductrice (26a, 26b), la seconde couche conductrice -(30a, 30b) et la couche de pilier (28); on forme une troisième couche conductrice (34) sur la seconde couche isolante (32); on forme une troisième couche isolante (38) sur la troisième couche conductrice (34); on enlève des parties sélectives de la troisième couche isolante (36), de la troisième couche conductrice (34) et de la seconde couche isolante (32), pour former une surface au niveau de la couche de pilier (28); on forme 'une quatrième couche conductrice (38) sur la surface au niveau de la couche de pilier (28); et on enlève des parties de la quatrième couche conductrice (38) et de la troisième couche conductrice (34), et on enlève entièrement la troisième couche isolante (36), la seconde couche isolante (32) et la couche de pilier (28); la structure d'électrode de condensateur de stockage comprenant les première, seconde, troisième et quatrième couches conductrices. 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre la formation d'une couche dilèlectrique (40a, 40b) re- couvrant les première, seconde, troisième et quatrième couches conduc- trices. 3. Procédé de formation d'un condensateur de stockage com- portant la structure d'électrode de condensateur de stockage formée selon la revendication 2, caractérisé en ce qu'il comprend en outre la formation d'une cinquième couche conductrice (42) sur la couche diélectrique (40a, 40b); la cinquième couche conductrice formant une électrode opposée du condensateur de stockage. 4. Procédé selon la revendication 1, caractérisé en ce que, après l'étape de formation de la troisième couche isolante (44) sur la troisième couche conductrice (34), le procédé comprend en outre: la formation sur la troisième couche isolante (44), au moins une fois en sé- quence, d'au moins une couche conductrice supplémentaire (46) et d'au moins une couche isolante supplémentaire (48) sur la couche ou les cou- ches conductrices supplémentaires; et l'enlèvement de parties sélectives de la couche ou des couches conductrices supplémentaires (46) et de la couche ou des couches isolantes supplémentaires (48), jusqu'au niveau de la surface au niveau de la couche de pilier; et après l'étape de forma- tion d'une quatrième couche conductrice (50) sur la surface au niveau de la couche de pilier, le procédé comprend en outre l'enlèvement de parties de la couche ou des couches conductrices supplémentaires (46); et l'enlèvement complet de la couche ou des couches isolantes supplémentai- res (48); la structure d'électrode de condensateur de stockage compre- nant en outre la couche ou les couches conductrices supplémentaires (46). 5. Procédé selon la revendication 4, caractérisé en ce qu'il comprend en outre la formation d'une couche diélectrique recouvrant les première (26a, 26b), seconde (30a, 30b), troisième (44) et quatrième (50) couches et la ou les couches conductrices supplémentaires (46). 6. Procédé de formation d'un condensateur de stockage ayant la structure d'électrode de condensateur de stockage formée selon la re- vendication 5, caractérisé en ce qu'il comprend en outre la formation d'une cinquième couche conductrice sur la couche diélectrique; la cin- quième couche conductrice formant une électrode opposée du conden- sateur de stockage. 7. Procédé de fabrication d'une structure d'électrode de con- densateur de stockage pour l'utilisation dans une cellule de mémoire à semiconducteurs comprenant un transistor de transfert formé sur un substrat, caractérisé en ce qu'il comprend les étapes suivantes: on forme une première couche isolante (86) sur le transistor de transfert; on forme une première couche conductrice (90a, 90b) qui pénètre à travers la première couche isolante (86) et qui vient en contact avec une région de source/drain (16a, 16b) du transistor de transfert; on forme une cou- che de pilier (92) s'étendant au-dessus de la première couche isolante (86), la couche de pilier ayant une cavité qui met à nu la première couche conductrice, la cavité ayant une paroi latérale; on forme une seconde couche conductrice (96) qui recouvre la première couche conductrice (90a, 90b) et la couche de pilier (92), comprenant la paroi latérale de la cavité, et qui est en contact avec la première couche conductrice; on forme une seconde couche isolante (98) sur la seconde couche conduc- trice (96); on forme une troisième couche conductrice (100) sur la se- conde couche isolante (98); on forme une ouverture (106) ayant une pa- roi latérale, en enlevant des parties sélectives de la troisième couche conductrice, de la seconde couche isolante et de la seconde couche con- ductrice, pour mettre à nu une surface de la couche de pilier (92); on forme une quatrième couche conductrice (108a, 108b) sur la paroi laté- rale de l'ouverture, et en contact avec les seconde et troisième couches conductrices; et on enlève des parties de la troisième couche conductrice (100) et de la seconde couche conductrice (96), et on enlève entièrement la seconde couche isolante (98) et la couche de pilier (92); la structure d'électrode de condensateur comprenant les première, seconde, troi- sième et quatrième couches conductrices. 8. Procédé selon l'une quelconque des revendications 1, 4 ou 7, caractérisé en ce que l'étape de formation de la première couche conductrice comprend: la formation d'un trou de contact d'électrode (24a, 24b) dans la première couche isolante (20), ce trou descendant jusqu'à la région de source/drain (16a, 16b) du transistor de transfert; la formation d'une couche de matériau conducteur (26a, 26b) sur la première couche isolante et le remplissage du trou de contact; et l'enlèvement de parties sélectives de la couche de matériau conducteur se trouvant sur la surface de la première couche isolante (20); la première couche conductrice (26a, 26b) ayant une section transversale en T. 9. Procédé selon l'une quelconque des revendications 1, 4 ou 7, caractérisé en ce que l'étape de formation de la première couche con- ductrice comprend: la formation d'un trou de contact d'électrode dans la première couche isolante (52), ce trou descendant jusqu'à la région de source/drain (16a, 16b) du transistor de transfert, le trou de contact ayant une paroi latérale; la formation d'une couche de matériau conduc- teur (58a, 58b) sur la première couche isolante et le remplissage du trou de contact; I'enlèvement de parties sélectives de la couche de matériau conducteur (58a, 58b) sur la surface de la première couche isolante et dans le trou de contact, de façon à laisser la paroi latérale du trou de contact revêtue avec un matériau conducteur, et la région de source/ drain (16a, 16b) en contact avec le matériau conducteur; la première couche conductrice (58a, 58b) ayant une section transversale en U. 10. Procédé selon la revendication 1, caractérisé en ce que, après l'étape de formation d'une première couche isolante (82) sur le transistor de transfert, le procédé comprend en outre la formation d'une couche isolante supplémentaire (86) sur la première couche isolante; en ce que, dans l'étape de formation d'une première couche conductrice (90a, 90b) qui pénètre à travers la première couche isolante et vient en contact avec une région de source/drain (16a, 16b) du transistor de transfert, la couche conductrice pénètre également à travers la couche isolante supplémentaire (86); et en ce que l'étape d'enlèvement de par- ties de la quatrième couche conductrice et de la troisième couche con- ductrice, et d'enlèvement complet de la troisième couche isolante, de la seconde couche isolante et de la couche de pilier, comprend également l'enlèvement complet de la couche isolante supplémentaire (86); grâce à quoi la première couche conductrice (90a, 90b) est séparée de la pre- mière couche isolante (82), du fait de l'enlèvement de la couche isolante supplémentaire (86). 11. Procédé selon la revendication 7 ou 10, caractérisé en ce qu'il comprend en outre la formation d'une couche dielectrique (40a, 40b) recouvrant les première, seconde et troisième couches conductrices. 12. Procédé de formation d'un condensateur de stockage ayant la structure d'électrode de condensateur de stockage formée conformé- ment à la revendication 11, caractérisé en ce qu'il comprend en outre la formation d'une couche conductrice supplémentaire (42) sur la couche diélectrique (40a, 40b); la couche conductrice supplémentaire formant une électrode opposée du condensateur de stockage. 13. Procédé selon la revendication 1, caractérisé en ce que la première couche conductrice (26a, 26b) a une section transversale prati- quement en forme de T, la partie inférieure de la forme en T étant en contact avec la région de source/drain (16a, 16b) du transistor de trans- fert; la seconde couche conductrice (30a, 30b) s'étend de façon prati- quement perpendiculaire à partir de la périphérie du sommet de la pre- mière couche conductrice en forme de T, dans la direction opposée au substrat (10); la troisième couche conductrice s'étend à partir d'une ex- trémité de la seconde couche conductrice, de façon pratiquement per- pendiculaire a celle-ci, la seconde couche conductrice et la troisième couche conductrice formant ensemble une structure ayant une section transversale en L renversé; et la quatrième couche conductrice comporte un premier segment qui s'étend perpendiculairement à partir d'une sur- face inférieure de la troisième couche conductrice, en direction du subs- trat (10), et un second segment qui s'étend perpendiculairement à partir du premier segment, en direction opposée à la seconde couche conduc- trice (30a, 30b), les premier et second segments formant une structure ayant une section transversale en L. 14. Procédé selon les revendications 4 et 10, caractérisé en ce que la seconde couche conductrice (30a, 30b) s'étend de façon prati- quement perpendiculaire à partir de la périphérie du sommet de la pre- mière couche conductrice en U (58a, 58b), en direction opposée au substrat (10); la troisième couche conductrice s'étend à partir d'une ex- trémité de la seconde couche conductrice, de façon pratiquement per- pendiculaire à celle-ci, la seconde couche conductrice et la troisième couche conductrice formant ensemble une structure ayant une section transversale en L renversé; et la quatrième couche conductrice comporte un premier segment qui s'étend en direction perpendiculaire à partir d'une surface inférieure de la troisième couche conductrice, en direction du substrat (10), et un second segment qui s'étend en direction perpen- diculaire à partir du premier segment, en direction opposée à la seconde couche conductrice, les premier et second segments formant une struc- ture ayant une section transversale en L. 15. Procédé de fabrication d'une structure d'électrode de con- densateur de stockage pour l'utilisation dans une cellule de mémoire à semiconducteurs comprenant un transistor de transfert formé sur un substrat (10), caractérisé en ce qu'il comprend les étapes suivantes: on forme une première couche isolante (52) sur le transistor de transfert; on forme une première couche conductrice (58a, 58b) qui pénètre à travers la première couche isolante (52) et qui vient en contact avec une région de source/drain (16a, 16b) du transistor de transfert; on forme une cou- che en saillie (64) au-dessus de la première couche conductrice, la cou- che en saillie ayant une série de marches qui s'élèvent jusqu'à un niveau de surface supérieur; on forme une seconde couche conductrice (66) sur la couche en saillie (64); on forme une seconde couche isolante (68) sur la seconde couche conductrice (66); on enlève des parties sélectives de la seconde couche isolante (68) et de la seconde couche conductrice (66), pour former une surface au niveau de la surface supérieure de la couche en saillie (64); on forme une troisième couche conductrice (70) sur la surface au niveau de la surface supérieure de la couche en saillie (64), qui vient en contact avec la seconde couche conductrice (66); on enlève des parties sélective de la troisième couche conductrice (70) et de la couche en saillie (64), pour former une ouverture (72) jusqu'au niveau de la première couche conductrice (58a, 58b), l'ouverture ayant une paroi latérale; on forme une quatrième couche conductrice (74a, 74b) sur la paroi latérale de l'ouverture, et en contact avec les troisième et première couches conductrices; et on enlève des parties sélectives de la seconde couche conductrice (66) et de la troisième couche conductrice (70), et on enlève entièrement la seconde couche isolante (68) et la couche en saillie (64); la structure d'électrode de condensateur de stockage com- prenant les première, seconde, troisième et quatrième couches conduc- trices. 16. Procédé selon la revendication 15, caractérisé en ce que la première couche conductrice (58a, 58b) a une section transversale en forme de T, la partie inférieure de la forme en T venant en contact avec la région de source/drain (16a, 16b) du transistor de transfert; la seconde couche conductrice (66) présente une section transversale en zigzag, s'étendant à partir d'une surface inférieure de la troisième couche con- ductrice (70); la troisième couche conductrice (70) s'étend de façon pra- tiquement parallèle à une surface du substrat (10), en direction perpendi- culaire à partir d'une extrémité de la quatrième couche conductrice (74a, 74b); et la quatrième couche conductrice (74a, 74b) s'étend entre la première couche conductrice et la troisième couche conductrice, de façon pratiquement perpendiculaire au sommet de la forme en T. 17. Procédé selon la revendication 15, caractérisé en ce que la première couche conductrice (58a, 58b) a une section transversale en forme de U, la partie inférieure de la forme en U venant en contact avec la région de source/drain (16a, 16b) du transistor de transfert; la seconde couche conductrice (66) présente une section transversale en zigzag, s'étendant à partir d'une surface inférieure de la troisième couche con- ductrice (70); la troisième couche conductrice (70) s'étend de façon pra- tiquement parallèle à une surface du substrat (10), en direction perpendi- culaire à partir d'une extrémité de la quatrième couche conductrice (74a, 74b); et la quatrième couche conductrice (74a, 74b) s'étend entre la première couche conductrice (58a, 58b) et la troisième couche conductrice (70), dans une direction pratiquement perpendiculaire au sommet de la forme en U. 18. Procédé selon la revendication 15, caractérisé en ce qu'il comprend en outre la formation d'une couche dielectrique (40a, 40b) re- couvrant les première, seconde, troisième et quatrième couches conduc- trices. 19. Procédé de formation d'un condensateur de stockage ayant la structure d'électrode de condensateur de stockage formée selon la re- vendication 18, caractérisé en ce qu'il comprend en outre la formation d'une couche conductrice supplémentaire (42) sur la couche diélectrique (40a, 40b); la couche conductrice supplémentaire formant une électrode opposée du condensateur de stockage.