FR 2752494 A1 19980220 FR 9705123 A 19970425 DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS ET STRUCTURE D'ELECTRODE DE CONDENSATEUR POUR CE DISPOSITIF L'invention concerne de façon générale des dispositifs de mémoi- re à semiconducteurs, et elle concerne plus particulièrement une structure de condensateur pour une cellule de mémoire vive dynamique (ou DRAM) ayant un transistor de transfert et un condensateur de stockage de charge. La figure 1 est un schéma de circuit d'une cellule de mémoire classique pour un dispositif DRAM. Comme représenté sur le dessin, une cellule de DRAM est constituée essentiellement par un transistor de transfert T et un condensateur de stockage de charge C. Une source du transistor de transfert T est connectée à une ligne de bit BL correspon- dante, et un drain de ce transistor est connecté à une électrode de stockage 6 du condensateur de stockage de charge C. Une grille du tran- sistor de transfert T est connectée à une ligne de mot WL correspon- dante. Une électrode opposée 8 du condensateur C est connectée à une source de tension constante. Une pellicule diélectrique 7 est formée en- tre l'électrode de stockage 6 et l'électrode opposée 8. Dans un processus de fabrication de mémoire DRAM classique pour une mémoire DRAM de type classique ayant une capacité de mé- moire inférieure à 1 Mo (mégaoctet), on utilise essentiellement un con- densateur pratiquement bidimensionnel que l'on appelle un condensateur de type plan. Dans le cas d'une mémoire DRAM ayant une cellule de mé- moire qui utilise un condensateur de type plan, une charge électrique est stockée sur des électrodes disposées sur la surface principale du subs- trat semiconducteur, ce qui fait que la surface principale doit avoir une aire relativement grande. Ce type de cellule de mémoire ne convient donc pas pour une mémoire DRAM ayant un niveau d'intégration élevé. Pour une mémoire DRAM ayant un niveau d'intégration élevé, comme une mé- moire DRAM avec plus de 4 Mo de mémoire, on a introduit un condensa- teur tridimensionnel, que l'on appelle condensateur de type empilé ou de type tranchée. Avec des condensateurs de type empilé ou de type tranchée, il est devenu possible d'obtenir une plus grande capacité de mémoire dans une aire de surface similaire. Cependant, pour réaliser un dispositif à semiconducteurs ayant un niveau d'intégration encore plus élevé, comme un circuit à très haut niveau d'intégration (ou VLSI) ayant une capacité de 64 Mo, un condensateur ayant une telle structure tridimensionnelle simple, comme le condensateur de type empilé ou de type tranchée clas- sique, s'avère insuffisant. Une solution pour améliorer la capacité d'un condensateur con- siste à utiliser ce que l'on appelle le condensateur empilé du type à ai- lettes, qui est proposé par Ema et al. dans "3-Dimensional Stacked Ca- pacitor Cell for 16M and 64M DRAMs", International Electron Devices Meeting, pages 592-595, décembre 1988. Le condensateur empilé du type à ailettes comprend des électrodes et des pellicules diélectriques qui s'étendent avec une forme d'ailette dans un ensemble de couches empilées. Des mémoires DRAM ayant le condensateur empilé du type à ailettes sont également décrites dans les brevets des E.U.A. n 5 071 783 (Taguchi et al); 5 126 810 (Gotou); 5 196 365 (Gotou); 5 206 787 (Fujioka). Une autre solution pour améliorer la capacité d'un condensateur consiste à utiliser ce que l'on appelle le condensateur empilé de type cy- lindrique, qui est proposé par Wakamiya et al. dans "Novel Stacked Ca- pacitor Cell for 64-Mb DRAM", 1989, Symposium on VLSI Technology, Digest of Technical Papers, pages 69-70. Le condensateur empilé de type cylindrique comprend des électrodes et des pellicules diélectriques qui s'étendent en une forme cylindrique de façon à augmenter les aires de surface des électrodes. Une mémoire DRAM ayant le condensateur empilé de type cylindrique est également décrite dans le brevet des E.U.A. n 5 077 688 (Kumanoya et al.). Avec la tendance à l'augmentation de la densité d'intégration, il est nécessaire de réduire encore davantage la taille de la cellule de DRAM dans un plan (c'est-à-dire l'aire qu'elle occupe dans un plan). De façon générale, une réduction de la taille de la cellule conduit à une ré- duction de la capacité de stockage de charge (capacité électrique) des condensateurs classiques. De plus, lorsque la capacité électrique est ré- duite, la probabilité d'erreurs transitoires résultant de l'incidence de rayons a est augmentée. Il existe donc toujours un besoin dans la tech- nique portant sur une nouvelle forme d'une structure de condensateur de stockage qui puisse procurer la même capacité électrique, tout en occu- pant une plus faible aire de surface dans un plan, et sur un procédé ap- proprié pour fabriquer la structure. Un but de l'invention est donc de procurer une structure de condensateur de type en arbre pour un dispositif de mémoire à semicon- ducteurs, permettant d'avoir une aire accrue pour le stockage de charge, sans exiger une aire de surface de substrat supplémentaire. Conformément aux buts précédents, ainsi qu'à d'autres, l'in- vention procure un dispositif de mémoire à semiconducteurs nouveau et perfectionné. Un dispositif de mémoire à semiconducteurs conforme à l'in- vention comprend un substrat, un transistor de transfert sur le substrat, et un condensateur de stockage connecté électriquement à la région de source/drain du transistor. Le condensateur de stockage comprend un élément conducteur en forme de tronc, et au moins une couche conduc- trice en forme de branche. L'élément conducteur en forme de tronc a une couche en forme de tronc inférieure connectée à la région de source/drain, et une couche en forme de tronc supérieure connectée à la couche en forme de tronc inférieure, et s'étendant en direction opposée au substrat. La ou les couches conductrices en forme de branche ont une section transversale en L et elles sont connectées à une surface inté- rieure de la couche en forme de tronc supérieure. La couche conductrice en forme de tronc et la couche conductrice en forme de branche forment ensemble une électrode de stockage du condensateur de stockage. Le condensateur de stockage comprend en outre une couche diélectrique sur la surface à nu de l'électrode de stockage, et une couche conductrice supérieure sur la couche diélectrique, à titre d'électrode opposée du con- densateur. Selon un aspect supplémentaire de l'invention, la couche en forme de tronc inférieure peut avoir une forme en T et elle peut avoir une partie de base creuse. Selon un autre aspect de l'invention, la ou les couches conduc- trices en forme de branche ont une première partie s'étendant horizonta- lement et une seconde partie s'étendant verticalement. La première par- tie est connectée à une extrémité à une surface intérieure de la couche en forme de tronc supérieure, et elle s'étend de façon pratiquement pa- rallèle à la surface supérieure du substrat. La seconde partie est con- nectée à l'autre extrémité de la première partie et elle s'étend vers le substrat. Selon un aspect supplémentaire de l'invention, la première par- tie est connectée à la surface intérieure de la couche en forme de tronc supérieure le long de la totalité d'un bord qui entoure la première partie. Selon encore un aspect supplémentaire de l'invention, la première partie est connectée à la surface intérieure de la couche en forme de tronc su- périeure le long d'une partie seulement du bord entourant la première partie. Selon encore un autre aspect de l'invention, la couche conductrice en forme de branche comprend en outre une couche conductrice ayant une section transversale en forme de baguette rectiligne. D'autres buts, caractéristiques et avantages de l'invention se- ront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit d'une cellule de mémoire classique d'un dispositif DRAM; Les figures 2A à 21 sont des coupes représentant un procédé de fabrication d'une cellule de mémoire à semiconducteur ayant un con- densateur de type en arbre conforme à un premier mode de réalisation de l'invention; Les figures 3A à 3F sont des coupes représentant un procédé de fabrication d'une cellule de mémoire à semiconducteurs ayant un con- densateur de type en arbre conforme à un second mode de réalisation de l'invention; Les figures 4A à 4E sont des coupes représentant un procédé de fabrication d'une cellule de mémoire à semiconducteurs ayant un con- densateur de type en arbre conforme à un troisième mode de réalisation de l'invention; et Les figures 5A à 5F sont des coupes représentant un procédé de fabrication d'une cellule de mémoire à semiconducteurs ayant un con- densateur de type en arbre conforme à un quatrième mode de réalisation de l'invention. En se référant à la figure 2A, on note que l'on effectue tout d'abord une oxydation thermique de la surface d'un substrat en silicium , en utilisant par exemple une technique d'oxydation thermique locale de silicium (ou LOCOS). On forme ainsi une couche d'oxyde de champ 12 ayant une épaisseur de 300 nm qui met à nu une région active du subs- trat en silicium 10. On effectue à nouveau une oxydation thermique du substrat en silicium 10 pour former une couche d'oxyde de grille 14, ayant une épaisseur qui est par exemple de 15 nm. Ensuite, on utilise le dépôt chimique en phase vapeur (ou CVD) ou le dépôt chimique en phase vapeur à basse pression (ou LPCVD) pour déposer sur la totalité de la surface du substrat en silicium 10 une couche de silicium polycristallin ayant par exemple une épaisseur d'environ 200 nm. En outre, on peut implanter des ions de phosphore dans la couche de silicium polycristallin pour augmenter sa conductivité. Il est préférable d'effectuer une opéra- tion de dépôt et de recuit d'une couche de métal réfractaire, pour former une couche de silicium polycristallin/siliciure (non représentée) sur la couche de silicium polycristallin, pour augmenter encore davantage la conductivité. Le métal réfractaire peut être par exemple du tungstène ayant une épaisseur d'environ 200 nm. On forme un motif dans la couche de silicium polycristallin/siliciure et dans la couche de silicium polycris- tallin, en utilisant une technique classique de photolithographie et d'atta- que, pour former des grilles (remplissant la fonction de lignes de mot) WL1 à WL4, qui sont représentées sur la figure 2A. Ensuite, on implante dans le substrat en silicium 10 des ions d'arsenic, à une dose d'environ 1 x 1015 atomes/cm2 et à un niveau d'énergie d'environ 70 keV, pour for- mer des régions de drain 16a, 16b et des régions de source 18a, 18b, en utilisant à titre de masques les lignes de mot WL1 à WL4. En se référant à la figure 2B, on note qu'en utilisant le procédé CVD, on dépose une couche isolante 20, par exemple une couche de verre borophosphisilicaté (ou BPSG), ayant une épaisseur d'environ 700 nm. Ensuite, on dépose par CVD une couche de protection contre l'atta- que 22, qui est une couche de nitrure de silicium ayant une épaisseur qui est par exemple d'environ 100 nm. On attaque ensuite successivement la couche de protection contre l'attaque 22, la couche isolante 20 et la cou- che d'oxyde de grille 14, en utilisant une technique classique faisant ap- pel à une résine photosensible et à une opération d'attaque, de façon à former des trous de contact d'électrode de stockage 24a, 24b à partir de la surface supérieure de la couche de protection contre l'attaque 22, jus- qu'à la surface des régions de drain 16a, 16b. On forme une couche de silicium polycristallin 26, par CVD, pour recouvrir la surface de la couche de protection contre l'attaque 22 et pour remplir complètement les trous de contact d'électrode de stockage 24a, 24b. On peut en outre implanter des ions d'arsenic dans la couche de silicium polycristallin 26, pour aug- menter sa conductivité. Après ceci, on dépose sur la surface de la cou- che de silicium polycristallin 26 une couche épaisse de dioxyde de sili- cium 28, ayant une épaisseur qui est par exemple d'environ 700 nm. En se référant à la figure 2C, on note que l'on dépose succes- sivement une couche de nitrure de silicium et une couche de silicium po- lycristallin sacrificielle et on définit un motif dans ces couches, en utili- sant une technique classique de photolithographie et d'attaque, pour former des couches de nitrure de silicium 30a et 30b et des couches de silicium polycristallin sacrificielles 32a, 32b, pratiquement au-dessus des régions de drain 16a, 16b. Chacune des couches de nitrure de silicium 30a, 30b peut avoir par exemple une épaisseur d'environ 100 nm, et l'épaisseur de chacune des couches de silicium polycristallin sacrificielles 32a, 32b peut être par exemple d'environ 100 nm. La couche de nitrure de silicium 30a et la couche de silicium polycristallin sacrificielle 32a forment ensemble une structure de couches empilées 33a qui est alignée sur la région de drain 16a. D'autre part, la couche de nitrure de silicium b et la couche de silicium polycristallin sacrificielle 32b forment en- semble une structure de couches empilées 33b qui est alignée sur le drain 16b. Les structures de couches empilées 33a et 33b sont pratique- ment pleines et leurs sections horizontales peuvent être par exemple cir- culaires ou rectangulaires, ou de n'importe quelle autre forme appropriée. En se référant à la figure 2D, on note que l'on forme des élé- ments d'espacement en dioxyde de silicium 34a et 34b respectivement sur les parois latérales des structures de couches empilées 33a et 33b. Conformément au mode de réalisation préféré de l'invention, chacun des éléments d'espacement 34a, 34b peut être formé en déposant une cou- che de dioxyde de silicium ayant une épaisseur d'environ 100 nm, et en réduisant ensuite son épaisseur par attaque. On forme par CVD une cou- che de nitrure de silicium 36 ayant une épaisseur qui est par exemple d'environ 200 nm, et on l'enlève partiellement par une technique de po- lissage chimio-mécanique (ou CMP), au moins jusqu'à ce que les parties supérieures des structures de couches empilées 33a, 33b soient à nu. En se référant à la figure 2E, on note que l'on enlève les élé- ments d'espacement en dioxyde de silicium 34a, 34b et une partie de la couche de dioxyde de silicium 28 se trouvant au-dessous, en procédant par attaque, et en utilisant à titre de masques les structures de couches empilées 33a, 33b et la couche de nitrure de silicium 36, pour former des ouvertures 38a, 38b dont les surfaces inférieures sont au- dessus de la surface supérieure de la couche de silicium polycristallin 26, et ne vien- nent donc pas en contact avec celle-ci. On enlève ensuite par attaque la couche de nitrure de silicium 36. En se référant à la figure 2F, on note que l'on dépose une cou- che de silicium polycristallin 40, ayant une épaisseur qui est par exemple d'environ 100 nm, sur les surfaces de structures empilées 33a, 33b et sur la couche de dioxyde de silicium 28, jusqu'à ce que les ouvertures 38a, 38b soient complètement remplies. On peut implanter par exemple des ions d'arsenic dans la couche de silicium polycristallin 40, pour augmen- ter sa conductivité. On polit ensuite la couche de silicium polycristallin , en utilisant le polissage chimio-mécanique, jusqu'à ce que les cou- ches de silicium polycristallin sacrificielles 32a, 32b soient enlevées, pour mettre ainsi à nu au moins les parties supérieures des couches de nitrure de silicium 30a, 30b. En se référant à la figure 2G, on note que l'on enlève les cou- ches de nitrure de silicium 30a, 30b, en utilisant une technique d'attaque par voie humide, et en employant à titre de masques la couche de sili- cium polycristallin 40 et la couche isolante 28. Ensuite, on dépose par CVD une couche isolante de dioxyde de silicium 42, ayant une épaisseur qui est par exemple d'environ 200 nm. On attaque successivement la couche isolante 42, la couche de silicium polycristallin 40, la couche de dioxyde de silicium 48 et la couche de silicium polycristallin 26, en utili- sant une technique classique de photolithographie et d'attaque, de façon à former une ouverture 44 sur les côtés opposés de laquelle les électro- des de stockage de cellules de mémoire respectives sont formées. Par l'étape d'attaque mentionnée ci-dessus, les couches de silicium polycris- tallin 40 et 26 sont respectivement segmentées en couches de silicium polycristallin 40a, 40b, dont la section transversale a une forme en bran- che et en L, et en couches de silicium polycristallin en forme de tronc en T, 26a, 26b. Les couches de silicium polycristallin 26a, 26b ont des bords extérieurs respectifs 27a, 27b et elles sont connectées à leurs parties inférieures aux régions de drain 16a, 16b. La couche de silicium poly- cristallin 40a a une partie 40a1 s'étendant horizontalement et une partie a2 s'étendant verticalement. La couche de silicium polycristallin 40b a de façon similaire une partie 40b1 s'étendant horizontalement et une partie 40b2 s'étendant verticalement. En se référant à la figure 2H, on note que l'on forme dans les ouvertures 44 des couches de silicium polycristallin en forme de tronc 46a, 46b, qui sont creuses, en déposant sur le substrat 10 une couche de silicium polycristallin ayant une épaisseur qui est par exemple d'environ 1000 nm, et en réduisant ensuite son épaisseur par attaque. Les couches de silicium polycristallin 46a et 46b ont des surfaces intérieures respecti- ves 47a, 47b qui viennent directement en contact avec les couches de silicium polycristallin respectives 26a, 40a et 26b, 40b. On peut implanter des ions d'arsenic dans les couches de silicium polycristallin 46a, 46b, pour augmenter leur conductivité. Ensuite, on enlève les couches de dioxyde de silicium 42 et 28, en utilisant l'attaque par voie humide, avec la couche de protection contre l'attaque 22 à titre de point final d'atta- que. Par l'étape d'attaque par voie humide mentionnée ci-dessus, on forme entièrement des électrodes de stockage de condensateur de stockage de mémoire DRAM, dans une configuration dans laquelle les couches de silicium polycristallin 26a, 40a et 46a forment une première électrode de stockage 49a, et les couches de silicium polycristallin 26b, b et 46b forment une seconde électrode de stockage 49b. Comme re- présenté sur la figure 2H, chacune des deux électrodes de stockage comprend une couche de silicium polycristallin en forme de tronc infé- rieure (26a ou 26b), une couche de silicium polycristallin en forme de tronc supérieure (46a ou 46b), et une couche de silicium polycristallin en forme de branche (40a ou 40b). Les couches de silicium polycristallin en forme de branche 40a, 40b ont une section transversale en L, et elles comprennent respectivement des parties 40a2, 40b2 s'étendant vertica- lement, qui s'étendent en direction d'une surface supérieure 11 du subs- trat 10. Les couches de silicium polycristallin en forme de tronc inférieu- res 26a, 26b ont des sections transversales en T, et elles sont directe- ment en contact avec les régions de drain 16a, 16b des transistors de transfert de mémoire DRAM. Les extrémités inférieures des couches de silicium polycristallin en forme de tronc supérieures 46a, 46b sont direc- tement en contact avec des bords extérieurs 27a, 27b des couches de silicium polycristallin en forme de tronc inférieures, respectivement 26a, 26b, et elles s'étendent pratiquement vers le haut à partir de ces bords extérieurs. Un bord extérieur 41a1 de la partie s'étendant horizontale- ment, 40a1, des couches de silicium polycristallin en forme de branche 40a, est directement en contact avec la surface intérieure des couches de silicium polycristallin en forme de tronc supérieures 46a. La partie s'étendant horizontalement, 40a1, s'étend horizontalement vers l'intérieur à partir d'une extrémité intérieure 41a2. De façon similaire, la partie s'étendant horizontalement, 40b1, de la couche en forme de branche 40b, comporte un bord extérieur 41b1 qui est directement en contact avec la surface intérieure de la couche en forme de tronc 46b, et qui s'étend horizontalement vers l'intérieur en direction d'une extrémité inté- rieure 41b2, à partir de laquelle la partie s'étendant verticalement, 40b2, s'étend vers le bas. Du fait de leurs formes semblables à des arbres, chaque électrode de stockage conforme à chaque mode de réalisation préféré de l'invention est appelée "électrode de stockage de type en ar- bre", et chaque condensateur de stockage est appelé "condensateur de stockage de type en arbre". En se référant à la figure 21, on note que l'on forme des cou- ches diélectriques 48a, 48b sur les surfaces à nu des électrodes de stockage respectives 49a et 49b. Les couches diélectriques 48a, 48b peuvent être par exemple des couches de dioxyde de silicium, des cou- ches de nitrure de silicium ou des combinaisons des deux. On forme en- suite une électrode opposée 50, en silicium polycristallin, sur les surfa- ces de chacune des couches diélectriques 48a, 48b. On peut former l'électrode opposée 50 par les étapes suivantes: on forme une couche de silicium polycristallin avec une épaisseur d'environ 100 nm, par CVD, on implante un dopant de type N dans la couche de silicium polycristallin pour augmenter sa conductivité, et on définit un motif dans la couche de silicium polycristallin, par une technique classique de photolithographie et d'attaque. Bien que ceci ne soit pas représenté sur la figure 21, il est bien connu de l'homme de l'art que des processus supplémentaires sont né- cessaires pour former un circuit intégré de mémoire DRAM. Les proces- sus supplémentaires comprennent la fabrication de lignes de bit, de pla- ges de connexion, d'interconnexions et de couches de passivation, ainsi que le conditionnement. Cependant, ces processus ne sont pas liés à l'invention, et ils ne sont donc pas décrits davantage ici. Dans ce mode de réalisation préféré, les éléments d'espace- ment 34a, 34b et les couches 28 et 42 sont en dioxyde de silicium, et les couches 22, 30 et 36 sont en nitrure de silicium. On peut cependant également utiliser du nitrure de silicium pour former les couches 28 et 42 et les éléments d'espacement 34a, 34b, auquel cas les couches 22, 30, 36 sont en dioxyde de silicium. En outre, on peut utiliser n'importe quel matériau isolant pour former les couches 28 et 42, et les éléments d'es- pacement 34a, 34b, à condition que le matériau isolant qui est utilisé pour former les couches 22, 30, 36 ait une sélectivité d'attaque élevée vis-à-vis de l'autre matériau isolant. Second mode de réalisation préféré Dans le premier mode de réalisation, I'électrode de stockage comporte une seule couche d'électrode de stockage en forme de bran- che, qui a une section transversale en L. L'invention n'est cependant pas limitée à ce mode de réalisation particulier. Le nombre de couches d'électrode de stockage en forme de branche peut être de deux, trois ou plus. Dans le seconde mode de réalisation décrit ci-dessous, le conden- 1 1 sateur de stockage comporte deux de ces couches en L. L'électrode de stockage de mémoire DRAM conforme au second mode de réalisation est fabriquée sur la base de la structure qui est re- présentée sur la figure 2F, et par des processus supplémentaires qui sont illustrés sur les figures 3A à 3E. Les éléments des figures 3A à 3E qui sont identiques à ceux de la figure 2C sont désignés par les mêmes références numériques. En se référant à la figure 2F et à la figure 3A, on note que l'on enlève les couches de nitrure de silicium 30a, 30b, par attaque par voie humide, en utilisant à titre de masques la couche de silicium polycristallin et la couche de dioxyde de silicium 28. On dépose par CVD une cou- che de dioxyde de silicium 52 ayant une épaisseur qui est par exemple d'environ 200 nm. On dépose ensuite successivement sur la couche de dioxyde de silicium 52, par CVD, une couche de nitrure de silicium et une couche de silicium polycristallin sacrificielle, et on définit un motif dans ces couches pour former des couches de nitrure de silicium 54a, 54b et des couches de silicium polycristallin sacrificielles 56a, 56b, par des techniques classiques de photolithographie et d'attaque, de façon qu'el- les soient alignées au-dessus des régions de drain 16a et 16b, comme représenté sur la figure 3A. Chacune des couches de nitrure de silicium 54a, 54b et des couches de silicium polycristallin sacrificielles 56a, 56b a une épaisseur qui est par exemple de 100 nm. La couche de nitrure de silicium 54a et la couche de silicium polycristallin sacrificielle 56a for- ment ensemble une structure de couches empilées 57a qui est pleine. De façon similaire, la couche de nitrure de silicium 54b et la couche de sili- cium polycristallin sacrificielle 56b forment ensemble une structure de couches empilées 57b qui est pleine. La section horizontale de chacune des structures de couches empilées 57a, 57b peut être par exemple cir- culaire ou rectangulaire, ou de n'importe quelle autre forme appropriée. Les structures de couches empilées 57a, 57b sont placées au-dessus des régions de drain respectives 16a, 16b. En outre, chacune des structures de couches empilées 57a, 57b a une largeur inférieure à la largeur res- pective des structures de couches empilées 33a, 33b décrites précédem- ment, qui sont représentées sur la figure 2C. En se référant à la figure 3B, on note que l'on forme des élé- ments d'espacement en oxyde de silicium 58a, 58b sur les parois latéra- les des structures de couches empilées 57a, 57b, en déposant une cou- che de dioxyde de silicium d'une épaisseur d'environ 100 nm, et en ré- duisant l'épaisseur de cette couche, par une opération d'attaque. En- suite, on dépose par CVD une couche de nitrure de silicium 60, avec une épaisseur qui est par exemple de 200 nm, et on polit cette couche par une technique de polissage chimio-mécanique, jusqu'à ce que les parties supérieures, au moins, des structures de couches empilées 57a, 57b soient à nu. En se référant à la figure 3C, on note que l'on enlève par atta- que les éléments d'espacement 58a, 58b, conjointement aux couches de dioxyde de silicium 52 et 28 se trouvant sous les éléments d'espacement 58a, 58b, en utilisant à titre de masques les structures de couches em- pilées 57a, 57b et la couche de nitrure de silicium 60. On enlève par at- taque la couche de nitrure de silicium 60, en utilisant à titre de masque les couches de silicium polycristallin sacrificielles 56a, 56b, de façon à former des ouvertures 62a, 62b, les ouvertures 62a, 62b s'étendant à l'intérieur des couches de dioxyde de silicium 52 et 28 mais n'atteignant pas la couche de silicium polycristallin 26 et ne touchant pas les couches de silicium polycristallin 40a, 40b. En se référant à la figure 3D, on note que l'on dépose sur les surfaces des structures de couches empilées 57a, 57b et de la couche isolante 52 une couche de silicium polycristallin 64 ayant une épaisseur qui est par exemple de 100 nm, qui remplit les ouvertures 62a, 62b. On peut implanter des ions d'arsenic dans la couche de silicium polycristallin 64 pour augmenter sa conductivité. Ensuite, on polit la couche de silicium polycristallin 64 et les couches de silicium polycristallin sacrificielles 56a, 56b, en utilisant une technique de polissage chimio- mécanique, jusqu'à ce que les parties supérieures des couches de nitrure de silicium 54a, 54b soient à nu, de façon à enlever les couches de silicium polycristallin sacrificielles 56a, 56b. On enlève ensuite par attaque par voie humide les couches de nitrure de silicium 54a, 54b, en utilisant à titre de masques la couche de silicium polycristallin 64 et la couche d'oxyde 52. En se référant à la figure 3E, on note que l'on dépose par CVD une couche de dioxyde de silicium 66 ayant une épaisseur qui est par exemple de 200 nm. On attaque successivement, en utilisant une techni- que classique de photolithographie et d'attaque, la couche de dioxyde de silicium 66, la couche de silicium polycristallin 64, la couche de dioxyde de silicium 52, la couche de silicium polycristallin 40, la couche de dioxyde de silicium 28 et la couche de silicium polycristallin 26, de façon à former une ouverture 68. L'ouverture 68 segmente les couches de sili- cium polycristallin 64, 40 et 26 pour former respectivement des couches de silicium polycristallin 64a, 64b, 40a et 40b, qui apparaissent avec une section transversale en forme de branche et en L, et des couches de sili- cium polycristallin en forme de tronc en T, 26a, 26b. Les couches de sili- cium polycristallin 26a, 26b ont des bords extérieurs respectifs 27a, 27b. Les couches de silicium polycristallin 64a et 64b ont des parties respecti- * ves 64a1 et 64b1 s'étendant horizontalement, et des parties respectives 64a2, 64b2 s'étendant verticalement. De façon similaire, les couches de silicium polycristallin 40a et 40b ont des parties respectives 40a1 et 40b1 s'étendant horizontalement, et des parties respectives 40a2 et 40b2 s'étendant verticalement. En se référant à la figure 3F, on note que l'on forme dans les ouvertures 68 des couches de silicium polycristallin en forme de tronc 70a, 70b, qui sont creuses, par exemple en déposant une couche de sili- cium polycristallin avec une épaisseur d'environ 1000 nm et en réduisant son épaisseur par attaque. On peut implanter des ions d'arsenic dans les couches de silicium polycristallin 70a, 70b pour augmenter leur conducti- vité. La couche de silicium polycristallin 70a a une surface intérieure 71a qui vient en contact avec des bords extérieurs 27a, 41a1 et 65a1 des couches de silicium polycristallin respectives 26a, 40a et 64a. De façon similaire, la couche de silicium polycristallin 70b a une surface intérieure 71b qui vient en contact avec des bords extérieurs 27b, 41b1 et 65b1 des couches de silicium polycristallin respectives 26b, 40b et 64b. Les cou- ches de dioxyde de silicium 66, 52 et 28, qui sont à nu, sont enlevées par attaque par voie humide, en utilisant la couche de protection contre l'at- taque 22 à titre de point final d'attaque, pour achever les électrodes de stockage des condensateurs de stockage pour la mémoire DRAM. Chaque électrode de stockage qui est illustrée comprend l'une respective des deux couches de silicium polycristallin en forme de tronc inférieures 26a, 26b, l'une respective des deux couches de silicium poly- cristallin en forme de tronc supérieures 70a, 70b, et des couches respec- tives parmi les deux couches de silicium polycristallin en forme de bran- che 64a, 64b et 40a, 40b. Les couches de silicium polycristallin en forme de tronc inférieures 26a, 26b sont directement en contact avec les régions de drain respectives 16a, 16b de la mémoire DRAM, et elles ont des sections transversales pratiquement en T. Les couches de silicium polycristallin en forme de tronc supérieures 70a, 70b ont des extrémités inférieures qui sont directement en contact avec les bords extérieurs 27a, 27b des couches de silicium polycristallin en forme de tronc inférieures respectives 26a, 26b, et elles s'étendent vers le haut dans une directe- ment pratiquement verticale. Les couches de silicium polycristallin en forme de branche 64a, 64b sont pratiquement parallèles dans leurs par- ties horizontales et verticales aux couches de silicium polycristallin en forme de branche 40a, 40b. Les bords extérieurs des couches de silicium polycristallin en forme de branche 64a, 64b et 40a, 40b sont directement en contact avec les surfaces intérieures des couches de silicium poly- cristallin en forme de tronc supérieures 70a, 70b, et ces couches s'éten- dent vers l'intérieur dans une direction pratiquement horizontale jusqu'à une extrémité intérieure à partir de laquelle les couches s'étendent en outre vers le bas, en direction d'une surface supérieure 11 du substrat 10. Des processus ultérieurs qui sont accomplis pour former un cir- cuit intégré de mémoire DRAM ne sont pas liés à l'invention, et ils ne sont donc pas décrits ici. Dans ce mode de réalisation préféré, les éléments d'espace- ment 58a, 58b et les couches 28, 52 et 60 sont en dioxyde de silicium, et les couches 22 et 54 sont en nitrure de silicium. Cependant, on peut également utiliser du nitrure de silicium pour former les éléments d'espa- cement 58a, 58b et les couches 28, 52 et 60, auquel cas les couches 22 et 54 sont en dioxyde de silicium. En outre, on peut utiliser n'importe quel matériau isolant pour former les éléments d'espacement 58a, 58b et les couches 28, 52 et 60, à condition que le matériau isolant qui est utili- sé pour former les couches 22 et 54 ait une sélectivité d'attaque élevée vis-à-vis de l'autre matériau isolant. Dans une forme modifiée du second mode de réalisation, les structures de couches empilées sont formées de façon répétée. Ainsi, après avoir accompli les étapes qui sont illustrées sur les figures 3A à 3D, comme décrit ci-dessus, on répète à nouveau les mêmes étapes au moins une fois pour former une ou plusieurs couches conductrices en forme de branche supplémentaires, dans chaque électrode de stockage. Troisième mode de réalisation préféré Le condensateur de stockage qui est fabriqué conformément au premier ou au second mode de réalisation comporte une couche d'élec- trode de stockage en forme de branche qui est en contact avec une cou- che en forme de tronc creuse, tout le long de sa périphérie intérieure, et qui a une forme en L dans toute les sections radiales. L'invention n'est cependant pas limitée à ce cas. L'invention englobe également un con- densateur de stockage ayant une couche d'électrode de stockage en forme de branche qui vient en contact avec la couche en forme de tronc creuse seulement le long d'une partie de sa périphérie. En outre, les couches de silicium polycristallin en forme de tronc inférieures qui sont fabriquées conformément aux premier et se- cond modes de réalisation préférés, comme décrit, sont pleines et ont une section transversale en T. L'invention n'est cependant pas limitée à ceci, mais peut en outre englober une électrode de stockage ayant une couche de silicium polycristallin en forme de tronc inférieure creuse. De cette manière, I'aire de surface de l'électrode de stockage est encore augmentée davantage, sans exiger une aire de surface de substrat sup- plémentaire. Une telle couche de silicium polycristallin en forme de tronc inférieure peut par exemple avoir une section transversale en U, comme décrit ci-dessous. Le condensateur de stockage du troisième mode de réalisation est basé sur la structure de tranche de la figure 2A. Les éléments des figures 4A à 4E qui sont identiques à ceux de la figure 2A sont désignés par les mêmes références numériques. En se référant à la figure 2A et à la figure 4A, on note que l'on dépose par CVD, pour l'aplanissement, une couche isolante 72, telle que du verre borophosphosilicaté (ou BPSG), avec une épaisseur d'environ 700 nm. On dépose ensuite par CVD une couche de protection contre I'attaque 74, comprenant du nitrure de silicium avec une épaisseur qui est par exemple d'environ 100 nm. On attaque successivement la couche de protection contre l'attaque 74, la couche isolante 72 et la couche d'oxyde de grille 14, pour former des trous de contact d'électrode 76a, 76b qui mettent à nu les régions de drain respectives 16a, 16b. Ensuite, on dépose une couche de silicium polycristallin 78 pour recouvrir la cou- che de protection contre l'attaque 74 et la périphérie des trous de contact d'électrode de stockage 76a, 76b, mais pas de façon à remplir complète- ment ces trous 76a, 76b. Il en résulte que la couche de silicium polycris- tallin 78 a une partie de base qui est une structure creuse 78c ayant une section transversale en U, et une partie de support plane 78d. On peut implanter des ions, tels que des ions d'arsenic, dans la couche de sili- cium polycristallin 78 pour augmenter sa conductivité. On dépose sur la couche de silicium polycristallin 78 une couche isolante épaisse 80 en dioxyde de silicium, ayant par exemple une épaisseur d'environ 700 nm. On dépose du nitrure de silicium et ensuite du silicium polycristallin, et on définit un motif dans ces matériaux, en utilisant une technique classi- que de photolithographie et d'attaque, pour former des couches de ni- trure de silicium 82a, 82b et des couches de silicium polycristallin sacrifi- cielles 84a, 84b, comme représenté sur la figure 4A. Chacune des cou- ches de nitrure de silicium 82a, 82b et des couches de silicium polycris- tallin sacrificielles 84a, 84b a une épaisseur qui est par exemple d'envi- ron 100 nm. La couche de nitrure de silicium 82a et la couche de silicium polycristallin sacrificielle 84a forment ensemble une structure de couches empilées 85a. La couche de nitrure de silicium 82b et la couche de sili- cium polycristallin sacrificielle 84b forment ensemble une structure de couches empilées 85b. Ces structures de couches empilées 85a, 85b sont pleines et leurs sections horizontales peuvent être par exemple cir- culaires ou rectangulaires, ou de n'importe quelle autre forme. Les structures de couches empilées 85a, 85b sont de préférence décalées par rapport aux axes verticaux respectifs des régions de drain 16a, 16b, et les deux structures de couches empilées 85a, 85b sont du même côté (côté droit ou côté gauche sur la figure 4A) de l'axe vertical respectif des régions de drain 16a, 16b. On forme respectivement des éléments d'es- pacement en oxyde de silicium 86a, 86b sur les parois latérales des structures de couches empilées 85a, 85b, en déposant une couche de dioxyde de silicium avec une épaisseur d'environ 100 nm, et en réduisant son épaisseur par attaque. On dépose par CVD une couche de nitrure de silicium 88 ayant une épaisseur d'environ 200 nm. Ensuite, on polit la couche de nitrure de silicium 88, en utilisant une technique de polissage chimio-mécanique, jusqu'à ce que les parties supérieures des structures de couches empilées 85a, 85b soient à nu. En se référant à la figure 4B, on note que l'on enlève par atta- que les éléments d'espacement en dioxyde de silicium 86a, 86b et une partie de la couche isolante 80 au-dessous des éléments d'espacement 86a, 86b, en utilisant à titre de masques les structures de couches em- pilées 85a, 85b et la couche de nitrure de silicium 88, pour former des ouvertures 90a, 90b dans la couche de dioxyde de silicium 80. Ensuite, on enlève par attaque la couche isolante 88, en utilisant à titre de mas- ques les couches de silicium polycristallin sacrificielles 84a, 84b. On peut ajuster la profondeur de chacune des ouvertures 90a, 90b conformément à des exigences individuelles, à un niveau qui n'atteint pas la couche de silicium polycristallin 78. En se référant à la figure 4C, on note que l'on dépose sur les structures de couches empilées 85a, 85b et sur la couche isolante 80 une couche de silicium polycristallin 92, avec une épaisseur d'environ 100 nm, pour remplir pratiquement complètement les ouvertures 90a, 90b. On peut implanter des ions, tels que des ions d'arsenic, dans la couche de silicium polycristallin 92, pour augmenter sa conductivité. Ensuite, on po- lit la couche de silicium polycristallin 92 par une technique de polissage chimio-mécanique, jusqu'à ce que les parties supérieures des couches de nitrure de silicium 82a, 82b soient à nu. Les couches de silicium poly- cristallin 84a, 84b sont ainsi enlevées. En se référant à la figure 4D, on note que l'on enlève les cou- ches de nitrure de silicium 82a, 82b par attaque par voie humide, en utili- sant à titre de masques la couche de silicium polycristallin 92 et la cou- che de dioxyde de silicium 80. On dépose par CVD une couche de dioxyde de silicium 94, ayant une épaisseur d'environ 200 nm. On atta- que successivement la couche de dioxyde de silicium 94, la couche de silicium polycristallin 92, la couche de dioxyde de silicium 80 et la couche de silicium polycristallin 78, pour former une ouverture 96 qui met à nu une partie de la couche de protection contre l'attaque 74, en utilisant une technique classique de photolithographie et d'attaque. Les couches de silicium polycristallin 92 et 78 sont ainsi respectivement segmentées en couches en forme de branche 92a, 92b et en couches en forme de tronc inférieures 78a, 78b. Comme représenté sur la figure, les couches 92a et 92b ont des parties horizontales et verticales, de façon à avoir une sec- tion transversale en L. Les couches de silicium polycristallin 78a, 78b ont des bords extérieurs respectifs 79a, 79b, et elles sont connectées à leurs extrémités inférieures aux régions de drain respectives 16a, 16b. En se référant à la figure 4E, on note qu'on forme aux périphé- ries des ouvertures 96 des couches de silicium polycristallin en forme de tronc supérieures 98a, 98b, qui sont creuses, en déposant une couche de silicium polycristallin avec une épaisseur d'environ 100 nm, et en rédui- sant son épaisseur par attaque. La couche de silicium polycristallin 98a a, en section transversale, des surfaces inférieures opposées 99a1, 99a2, et la couche de silicium polycristallin 98a a, en section transver- sale, des surfaces intérieures opposées 99b1 et 99b2. On implante des ions, tels que des ions d'arsenic, dans les couches de silicium polycris- tallin 98a, 98b, pour augmenter leur conductivité. On enlève par attaque par voie humide les couches isolantes en dioxyde de silicium 94 et 80, en utilisant la couche de protection contre l'attaque 74 à titre de point final d'attaque. L'électrode de stockage de chaque condensateur de stockage pour une mémoire DRAM est ainsi achevée. Chaque électrode de stockage comprend l'une des couches de silicium polycristallin en forme de tronc inférieures 78a, 78b, I'une des couches de silicium polycristallin en forme de tronc supérieures 98a, 98b, et l'une des couches de silicium polycristallin en forme de branche 92a, 92b, les couches en forme de branche 92a, 92b ayant une section trans- versale en L. Les couches de silicium polycristallin en forme de tronc in- férieures 78a, 78b sont respectivement connectées aux régions de drain 16a, 16b, et elles ont des parties 78c avec des sections transversales en U. Les extrémités inférieures des couches de silicium polycristallin en forme de tronc supérieures 98a, 98b sont respectivement connectées aux bords extérieurs 79a, 79b des couches de silicium polycristallin en forme de tronc inférieures 78a, 78b, et elles s'étendent de façon pratiquement verticale vers le haut. Les bords extérieurs 93al, 93b1 des couches de silicium polycristallin en forme de branche respectives 92a, 92b sont res- pectivement connectés aux surfaces intérieures 99a1, 99b1 des couches de silicium polycristallin en forme de tronc supérieures 98a, 98b. Des parties s'étendant horizontalement, 92a1, 92b1, des couches en forme de branche 92a, 92b, s'étendent respectivement à partir des surfaces inté- rieures 99a1, 99b1 des couches en forme de tronc supérieures 98a, 98b, en direction des surfaces intérieures opposées respectives 99a2, 99b2, jusqu'aux extrémités de branches intérieures 93a2, 93b2. Des parties de couches s'étendant verticalement, 92a2, 92b2, des couches en forme de branche 92a, 92b, sont respectivement connectées aux extrémités inté- rieures 93a2, 93b2 et elles s'étendent vers le substrat. Les processus supplémentaires pour former une couche diélectrique et une électrode opposée sont similaires aux procédés décrits précédemment, et ils ne sont donc pas décrits en détail ici. Dans ce mode de réalisation, les éléments d'espacement 86a et 86b et les couches 80 et 94 sont en dioxyde de silicium, et les couches 82 et 88 sont en nitrure de silicium. On peut cependant également utiliser du nitrure de silicium pour former les éléments d'espacement 86a et 86b et les couches 80 et 94, auquel cas les couches 82, 88 sont en dioxyde de silicium. En outre, on peut utiliser n'importe quel matériau isolant pour former les éléments d'espacement 88a et 88b et les couches 80 et 94, à condition que le matériau isolant qui est utilisé pour former les couches 82, 88 ait une sélectivité d'attaque élevée vis-à-vis de l'autre matériau isolant. Quatrième mode de réalisation préféré Les couches en forme de branche des électrodes fabriquées conformément aux modes de réalisation décrits précédemment ont toutes des sections transversales en L. L'invention n'est cependant pas limitée à cette forme particulière. On peut faire varier la forme de section trans- versale des couches d'électrodes de stockage en forme de branche. Dans le mode de réalisation qui est décrit ci-dessous, I'électrode de stockage comporte une couche de silicium polycristallin en forme de branche qui a une section transversale pratiquement rectiligne. En outre, conformément aux modes de réalisation décrits ci-dessus, les surfaces inférieures des couches de silicium polycristallin en forme de tronc inférieures sont di- rectement en contact avec les couches de protection contre l'attaque. L'invention n'est cependant pas limitée à ceci. Dans le mode de réalisa- tion qui est décrit ci-dessous, l'électrode de stockage est espacée de la couche de protection contre l'attaque, de façon à augmenter l'aire de surface. Ce quatrième mode de réalisation est fabriqué sur la base de la structure qui est représentée sur la figure 2A, et par des processus sup- plémentaires qui sont illustrés sur les figures 5A-5F. On utilise les mêmes références numériques pour désigner des éléments de la figure 5A à la figure 5F qui sont identiques à ceux de la figure 2A. En se référant à la figure 2A et à la figure 5A, on note qu'on dépose successivement, par CVD, une couche isolante 100 pour l'apla- nissement, une couche de protection contre l'attaque 102 et une couche isolante 104. La couche isolante 100 peut être formée par du verre boro- phosphosilicaté (ou BPSG), avec une épaisseur qui est par exemple d'environ 700 nm. La couche de protection contre l'attaque 102 peut être une couche de nitrure de silicium et elle peut avoir une épaisseur qui est par exemple d'environ 100 nm. La couche isolante 104 peut être une couche de dioxyde de silicium et elle peut avoir une épaisseur qui est par exemple d'environ 100 nm. Ensuite, on attaque successivement la couche isolante 104, la couche de protection contre l'attaque 103, la couche isolante 100 et la couche d'oxyde de grille 14, en utilisant une technique classique de photolithographie et d'attaque, pour former des trous de contact d'électrode de stockage 106a, 106b, qui mettent à nu les régions de drain 16a, 16b. On dépose une couche de silicium polycristallin 108 de façon à recouvrir la surface supérieure de la couche isolante 104 et les parois latérales et les surfaces supérieures des trous de contact 106a, 106b, mais de façon à ne pas remplir complètement les trous de contact 106a, 106b. La couche de silicium polycristallin 108 a donc une structure creuse, ayant une section transversale en U. On peut implanter des ions, tels que des ions d'arsenic, dans la couche de silicium poly- cristallin 108, pour augmenter sa conductivité. En se référant à la figure 5B, on note qu'on dépose sur la cou- che de silicium polycristallin 108 une couche épaisse de dioxyde de sili- cium 110 ayant une épaisseur qui est par exemple d'environ 700 nm. En- suite, on dépose sur la couche isolante 110, par CVD, une couche de ni- trure de silicium, et ensuite une couche de silicium polycristallin sacrifi- cielle, et on définit un motif dans ces couches pour former des couches de nitrure de silicium 112a, 112b et des couches de silicium polycristallin sacrificielles 114a, 114b, comme représenté sur la figure 5B, en utilisant une technique classique de photolithographie et d'attaque. Chacune des couches de nitrure de silicium 112a, 112b a une épaisseur qui est par exemple d'environ 100 nm. L'épaisseur de chacune des couches de sili- cium polycristallin sacrificielles 114a, 114b peut être par exemple d'envi- ron 100 nm. La couche de nitrure de silicium 112a et la couche de sili- cium polycristallin sacrificielle 114a forment ensemble une structure de couches empilées 115a. La couche de nitrure de silicium 112b et la cou- che de silicium polycristallin sacrificielle 114b forment ensemble une structure de couches empilées 115b. Les structures de couches empilées a, 115b sont formées de façon à être pleines, et leurs sections hori- zontales peuvent par exemple être circulaires ou rectangulaires, ou avoir n'importe quelle autre forme appropriée. Les structures de couches em- pilées 115a, 115b se trouvent sur les couches de dioxyde de silicium 110, en étant respectivement hors d'alignement avec les régions de drain 16a, 16b. Ainsi, les structures de couches empilées 115a, 115b sont dé- calées par rapport aux régions de drain 16a, 16b. De plus, les structures de couches empilées 115a, 115b sont de préférence positionnées de fa- çon à être décalées au-dessus du même côté des régions de drain res- pectives 16a, 16b. Dans ce mode de réalisation préféré, les structures de couches empilées 115a, 115b sont toutes deux décalées vers le côté droit (sur la figure 5A) des régions de drain respectives 16a, 16b. On forme respectivement des éléments d'espacement en dioxyde de silicium 116a, 116b sur les parois latérales des structures de couches empilées 115a, 115b, en déposant une couche de dioxyde de silicium avec une épaisseur qui est par exemple d'environ 100 nm, et en réduisant l'épais- seur par attaque. On dépose ensuite une couche de nitrure de silicium 118 ayant une épaisseur qui est par exemple d'environ 200 nm. Ensuite, on polit la couche de nitrure de silicium 118, en utilisant une technique de polissage chimio-mécanique, jusqu'à ce que les structures de couches empilées 115a, 115b soient à nu. En se référant à la figure 5C, on note que l'on enlève par atta- que les éléments d'espacement en dioxyde de silicium 116a, 116b et la couche de dioxyde de silicium 118 se trouvant au-dessous, en utilisant à titre de masques les structures de couches empilées 115a, 115b et la couche de nitrure de silicium 118, pour former des ouvertures 120a, 120b qui n'atteignent pas la surface de la couche de silicium polycristallin 108. On enlève ensuite par attaque la couche de nitrure de silicium 118, en utilisant à titre de masques les couches de silicium polycristallin sacrifi- cielles 114a, 114b. En se référant à la figure 5D, on note que l'on dépose sur les structures de couches empilées 115a, 115b et sur la couche de dioxyde de silicium 110, une couche de silicium polycristallin 122 ayant une épaisseur qui est par exemple de 100 nm, de façon à remplir les ouvertu- res 120a, 120b. On peut implanter des ions, tels que des ions d'arsenic, dans la couche de silicium polycristallin 122, pour augmenter sa conduc- tivité. Ensuite, on polit la couche de silicium polycristallin 122, en utili- sant une technique de polissage chimio-mécanique, jusqu'à ce que les couches de nitrure de silicium 112a, 112b soient à nu. Les couches de silicium polycristallin sacrificielles 114a, 114b sont donc enlevées. En se référant à la figure 5E, on note qu'on enlève les couches de nitrure de silicium 112a, 112b par attaque par voie humide, en utili- sant à titre de masque la couche de silicium polycristallin 122 et la cou- che d'oxyde de silicium 110. On dépose ensuite, par CVD, une couche de dioxyde de silicium 124 ayant une épaisseur qui est d'environ 200 nm. On dépose sur la couche de dioxyde de silicium 124, par CVD, une couche de silicium polycristallin 126, ayant une épaisseur qui est par exemple d'environ 100 nm. On attaque successivement la couche de silicium poly- cristallin 126, la couche de dioxyde de silicium 124, la couche de silicium polycristallin 122, la couche de dioxyde de silicium 110 et la couche de silicium polycristallin 108, pour former des ouvertures 127, sur des côtés opposés desquelles on doit former les électrodes de stockage des con- densateurs de stockage. Les couches de silicium polycristallin 122 et 108 sont donc respectivement segmentées en couches en forme de branche 122a, 122b qui ont une section transversale de forme générale en L, et en couches en forme de tronc inférieures 108a, 108b qui ont une section transversale de forme générale en T, avec une partie creuse en U. Les couches de silicium polycristallin 108a, 108b ont des bords extérieurs respectifs 109a, 109b, et elles sont connectées à leurs parties inférieures aux régions de source/drain respectives 16a, 16b. Les couches de sili- cium polycristallin 122a, 122b ont des parties respectives s'étendant ho- rizontalement 122a1 et 122b1, et des parties respectives s'étendant ver- ticalement 122a2 et 122b2. La couche de silicium polycristallin 126 est segmentée en couches horizontales 126a et 126b. En se référant à la figure 5F, on note que l'on forme aux péri- phéries des ouvertures 127 des couches creuses de silicium polycristallin en forme de tronc 128a, 128b, de préférence en déposant une couche desilicium polycristallin avec une épaisseur qui est par exemple d'environ 1000 nm, et en réduisant l'épaisseur par attaque. La couche de silicium polycristallin 128a a, en section transversale, des surfaces intérieures opposées 129a1 et 129a2, et de façon similaire la couche 128b a, en section transversale, des surfaces intérieures opposées 129b1 et 129b2. On peut implanter des ions, tels que des ions d'arsenic, dans les couches de silicium polycristallin 128a, 128b, pour augmenter leur conductivité. On applique ensuite une opération d'attaque supplémentaire aux couches de silicium polycristallin 126a et 126b, pour former respectivement dans ces couches des ouvertures 126a1 et 126b1, en utilisant une technique classique de photolithographie et d'attaque. On enlève ensuite par atta- que par voie humide les couches de dioxyde de silicium 124, 110 et 104 qui sont à nu, en utilisant la couche de protection contre l'attaque 102 à titre de point final d'attaque. Les électrodes de stockage des condensateurs de stockage pour une mémoire DRAM sont ainsi achevées, et chaque électrode de stockage comprend l'une des couches de silicium polycristallin en forme de tronc inférieures 108a, 108b, I'une des couches de silicium polycris- tallin en forme de tronc supérieures 128a, 128b, I'une des couches en forme de branche pratiquement horizontales 126a, 126b, et l'une des couches en forme de branche en L 122a, 122b, les couches de silicium polycristallin en forme de tronc inférieures 108a, 108b étant connectées aux régions de drain respectives 16a, 16b, et ayant des parties de base creuses 108c qui ont une section transversale en U. Les extrémités infé- rieures des couches de silicium polycristallin en forme de tronc supérieu- res 128a, 128b sont respectivement connectées par leurs surfaces inté- rieures 129a1, 129a2 et 129b1, 129b2 aux bords extérieurs 109a, 109b de la partie de support 108d des couches de silicium polycristallin en forme de tronc inférieures 108a, 108b, et elles s'étendent de façon prati- quement verticale, vers le haut. Les couches de silicium polycristallin en forme de branche 126a et 126b sont respectivement connectées aux surfaces intérieures 129a1, 129a2 et 129b1, 129b2 des couches de sili- cium polycristallin en forme de tronc supérieures 128a et 128b, et elles s'étendent de façon pratiquement horizontale, vers l'intérieur. La couche de silicium polycristallin en forme de branche 122a a une section trans- versale en L, et elle comporte une partie s'étendant horizontalement, 122a1, qui est connectée à la surface intérieure 129a1 de la couche de silicium polycristallin en forme de tronc supérieure 128a au bord extérieur 123a, et qui s'étend de façon pratiquement horizontale, en section trans- versale, vers la surface intérieure opposée 129a2. De façon similaire, la partie s'étendant horizontalement, 122b1, de la couche en forme de branche en L, 122b, est connectée à la surface intérieure 129b1 au bord extérieur 123b1, et elle s'étend pratiquement horizontalement, en section transversale, vers la surface intérieure opposée 129b2. Les parties s'étendant verticalement, 122a2, 122b2, des couches 122a et 122b sont connectées aux extrémités respectives 123a2, 123b2 des parties s'éten- dant horizontalement respectives, 122a1, 122b1, et elles s'étendent vers la surface supérieure 11 du substrat. Des processus supplémentaires pour achever un condensateur de stockage d'une mémoire DRAM sont similaires aux processus décrits précédemment, et ils ne sont pas décrits davantage ici. Dans ce mode de réalisation préféré, les éléments d'espace- ment 116a et 116b et les couches 110 et 124 sont en dioxyde de silicium, et les couches 112 et 118 sont en nitrure de silicium. On peut cependant utiliser également du nitrure de silicium pour former les éléments d'espa- cement 116a et 116b et les couches 110 et 124, auquel cas les couches 112, 118 sont en dioxyde de silicium. En outre, on peut utiliser n'importe quel matériau isolant pour former les éléments d'espacement 116a et 116b et les couches 110 et 124, à condition que le matériau isolant qui est utiliser pour former les couches 112 et 118 ait une sélectivité d'atta- que élevée vis-à-vis de l'autre matériau isolant. Comme l'homme de l'art le notera, et comme l'envisagent les inventeurs, les caractéristiques spécifiques de chacun des modes de réa- lisation peuvent être appliquées en combinaison pour obtenir diverses électrodes de stockage qui entrent dans le cadre de l'invention. Bien que les régions de drain des modes de réalisation pré- sentés soient décrites comme étant des structures formées par diffusion, il est bien connu que l'on peut également utiliser pour les régions de drain d'autres structures, telles que des structures de tranchée. L'inven- tion n'est donc pas limité à l'utilisation des régions de drain décrites. La forme, la taille et l'angle d'extension de chaque élément dans les dessins sont uniquement illustratifs. Il est cependant évident que diverses formes pratiques, tailles et angles d'extension de chaque élément conforme à l'invention ne sont pas limités par ceux indiqués à titre illustratif. Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire à semiconducteurs, comprenant: (a) un substrat (10); (b) un transistor de transfert sur le substrat, ce transis- tor de transfert ayant une région de source/drain (16a, 16b); et (c) un condensateur de stockage connecté électriquement à la région de source/drain, caractérisé en ce que le condensateur de stockage com- prend: (1) une électrode de stockage, comprenant (i) un élément con- ducteur en forme de tronc, l'élément conducteur en forme de tronc com- prenant une couche conductrice en forme de tronc inférieure (26a, 26b) ayant une partie de base connectée à la région de source/drain (16a, 16b), et une partie de support, la partie de support ayant un bord péri- phérique (27a, 27b), et une couche conductrice en forme de tronc supe- rieure (46a, 46b), ayant une surface intérieure qui entoure la partie de support en étant en contact avec le bord périphérique (27a, 27b) de celle-ci, la couche en forme de tronc supérieure s'étendant à partir du bord périphérique dans une direction opposée au substrat; et (ii) une couche conductrice en forme de branche (40a, 40b), ayant au moins une partie qui présente une section transversale en L, connectée à la surface intérieure de la couche conductrice en forme de tronc supérieure (46a, 47b), et s'étendant à partir de celle-ci dans une direction parallèle à une surface supérieure du substrat (10); (2) une couche diélectrique (48a, 48b) sur une surface à nu de l'électrode de stockage; et (3) une couche conductrice supérieure (50) formant une électrode opposée, sur la cou- che diélectrique (48a, 48b). 2. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la couche conductrice en forme de branche est une première couche conductrice en forme de branche (40a, 40b), et en ce que les première et seconde couches conductrices en forme de branche (40a, 40b, 64a, 64b) s'étendent dans une direction pratiquement parallèle à la surface supérieure du substrat (10). 3. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la couche conductrice en forme de branche est une première couche conductrice en forme de branche (40a, 40b); le condensateur de stockage comprend en outre une seconde couche con- ductrice en forme de branche (64a, 64b) qui est connectée à la surface intérieure de la couche en forme de tronc supérieure (46a, 46b) et qui s'étend dans une direction pratiquement parallèle à une surface supé- rieure du substrat (10a); et la couche diélectrique (48a, 48b) est formée sur des surfaces à nu de la couche conductrice en forme de tronc et des première et seconde couches conductrices en forme de branche (40a, b, 64a, 64b). 4. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la couche conductrice en forme de branche (40a, 40b) comporte une première partie et une seconde partie, la pre- mière partie ayant un premier bord et un second bord, le premier bord étant connecté à la surface intérieure de la couche en forme de tronc su- périeure (46a, 46b), la première partie s'étendant dans une direction pra- tiquement parallèle à une surface supérieure du substrat (10), et la se- conde partie étant connectée au second bord de la première partie et s'étendant en direction du substrat (10). 5. Dispositif de mémoire à semiconducteurs selon la revendica- tion 2 ou 3, caractérisé en ce que la partie de base (78c) est creuse. 6. Dispositif de mémoire à semiconducteurs selon la revendica- tion 4, caractérisé en ce que la couche conductrice en forme de branche est une première couche conductrice en forme de branche (40a, 40b), et le dispositif comprend en outre une seconde couche conductrice (64a, 64b), ayant une section transversale en L, connectée à la surface inté- rieure de la couche en forme de tronc supérieure (46a, 46b), et s'éten- dant dans une direction pratiquement parallèle à la première partie de la première couche conductrice en forme de branche (40a, 40b). 7. Dispositif de mémoire à semiconducteurs selon la revendica- tion 4, caractérisé en ce que la couche conductrice en forme de branche est une première couche conductrice en forme de branche (40a, 40b); le condensateur de stockage comprend en outre une seconde couche con- ductrice en forme de branche (64a, 64b) qui est connectée à la surface intérieure de la couche en forme de tronc supérieure (46a, 46b) et qui s'étend dans une direction pratiquement parallèle à la surface supérieure du substrat (10); et la couche diélectrique (48a, 48b) est formée sur des surfaces à nu des couches conductrices en forme de tronc supérieure (46a, 46b) et inférieure (26a, 26b), et des première et seconde couches conductrices en forme de branche (40a, 40b; 64a, 64b). 8. Dispositif de mémoire a semiconducteurs selon l'une quel- conque des revendications 2, 3 et 4, caractérisé en ce que la couche en forme de tronc inférieure (26a, 26b) a une section transversale en T. 9. Dispositif de mémoire à semiconducteurs selon la revendica- tion 7, caractérisé en ce que la couche en forme de tronc inférieure a une partie creuse (78c). 10. Dispositif de mémoire à semiconducteurs selon la revendi- cation 4 ou 7, caractérisé en ce que le premier bord entoure la première partie et vient en contact avec la surface intérieure sur la totalité de la longueur du premier bord. 11. Dispositif de mémoire à semiconducteurs selon la revendi- cation 4 ou 7, caractérisé en ce que le premier bord vient en contact avec la surface intérieure de la couche en forme de tronc supérieure (46a, 46b) seulement le long d'une partie de la longueur du premier bord. 12. Dispositif de mémoire à semiconducteurs selon la revendi- cation 4, caractérisé en ce que la couche conductrice en forme de bran- che est une première couche conductrice en forme de branche, et le dis- positif comprend en outre une seconde couche conductrice en forme de branche qui s'étend dans une direction pratiquement parallèle à la pre- mière partie de la première couche conductrice en forme de branche; le condensateur de stockage comprend en outre une troisième couche con- ductrice en forme de branche qui est connectée à la surface intérieure de la partie en forme de tronc supérieure et qui s'étend dans une direction pratiquement parallèle à la surface supérieure du substrat (10); et la couche diélectrique est formée sur des surfaces à nu des couches con- ductrices en forme de tronc supérieure et inférieure et des première, se- conde et troisièmes couches conductrices en forme de branche. 13. Structure d'électrode prévue pour l'utilisation avec un dis- positif de mémoire à semiconducteurs formé sur un substrat, caractérisée en ce qu'elle comprend: un élément conducteur en forme de tronc, I'élé- ment conducteur en forme de tronc comprenant une couche conductrice en forme de tronc inférieure (26a, 26b) ayant une partie de base et une partie de support sur la partie de base, la partie de support ayant un bord périphérique (27b), et une couche conductrice en forme de tronc supé- rieure (46a, 46b) ayant une surface intérieure qui entoure la partie de support en étant en contact avec son bord périphérique (27b), la couche en forme de tronc supérieure (46a, 46b) s'étendant à partir du bord péri- phérique (27b) dans une direction opposée au substrat (10); et une cou- che conductrice en forme de branche (40a, 40b), ayant au moins une partie qui présente une section transversale en L, connectée à la surface intérieure de la couche conductrice en forme de tronc supérieure (46a, 46b), et s'étendant à partir de celle-ci dans une direction parallèle à une surface supérieure du substrat (10).