FR 2754924 A1 19980424 FR 9712009 A 19970926 -1 CIRCUIT DE MEMOIRE TAMPON D'ENTREE/SORTIE CAPABLE DE MINIMISER LE TRANSFERT DE DONNEES REQUIS DANS LES OPERAPTIONS DE TAMPONNAGE D'ENTREE ET DE SORTIE Contexte de l'invention La présente invention concerne un système de traitement de données permettant de traiter un ensemble de données objet, tel qu'une cellule ATM, comprenant un nombre prédéterminé de données et, en particulier, un circuit de mémoire tampon d'entrée/sortie qui est disposé à l'intérieur d'une section d'entrée/sortie du système de traitement ou qui sert d'interface pour acheminer et recevoir l'ensemble des données objet vers et depuis un pipeline de traitement du système de traitement. Par exemple, un circuit classique de mémoire tampon d'entrée/sortie de ce type est utilisé dans un circuit LSI (Large Scale Integrated Circuit: circuit intégré à grande échelle), afin de traiter une cellule ATM (Asynchronous Transfer Mode: mode de transfert asynchrone), et est disposé dans une section d'entrée ou de sortie du circuit LSI afin de servir de mécanisme tampon pour absorber ou tamponner la différence entre un débit d'entrée ou de sortie de données à l'extérieur du circuit LSI et un débit de traitement de données à l'intérieur du circuit LSI. Lorsqu'un système de traitement comprend une pluralité d'étages de traitement interne de données à l'intérieur du circuit LSI, un ensemble de données objet fourni à une mémoire tampon d'entrée est acheminé, par l'intermédiaire des étages de traitement interne de données, afin d'atteindre une mémoire tampon de sortie après répétition du transfert de données et traitement interne des données à chaque étage. De manière alternative, dans un autre système de traitement comprenant un circuit de traitement interne de données d'un type à microprocesseur, il est souhaité qu'un circuit de mémoire tampon permette à la fois un accès séquentiel pour entrée/sortie sur une base FIFO (First-In First-Out: premier entré/premier sorti) et un accès aléatoire pour traitement interne des données. La figure 1 présente un circuit classique typique de mémoire tampon d'entrée. Le circuit de mémoire tampon d'entrée comprend un port d'entrée (port d'entrée FIFO) 2 et une mémoire tampon d'entrée. La mémoire tampon d'entrée comprend un circuit de contrôle des entrées (circuit de contrôle des entrées FIFO) 3 et un élément de mémoire 31 ayant des premier et second ports de mémoire IWDATA et ORDATA. Dans le circuit de mémoire tampon d'entrée, les données d'entrée en tant que données objet sont fournies séquentiellement par l'intermédiaire du port d'entrée 2. Sous le contrôle du circuit de contrôle des entrées 3, les données d'entrée sont écrites par l'intermédiaire du premier port de mémoire IWDATA dans l'élément de mémoire 31 en tant que données écrites. Les données écrites sont lues depuis l'élément de mémoire 31 par l'intermédiaire du second port de mémoire ORDATA. Lorsque les données écrites sont lues par l'intermédiaire du second port de mémoire ORDATA, l'accès aléatoire ou l'accès séquentiel, tel qu'une sortie à base FIFO, est choisi en fonction de la facilité d'interface avec un système de traitement interne (non illustré). Dans le cas de l'accès séquentiel, un circuit de contrôle supplémentaire (non illustré) est requis. La figure 2 présente un circuit classique typique de mémoire tampon de sortie. Le circuit de mémoire tampon de sortie comprend un port de sortie (port de sortie FIFO) 5 et une mémoire tampon de sortie. La mémoire tampon de sortie comprend un élément de mémoire 31 ayant des premier et second ports de mémoire IWDATA et ORDATA, et un circuit de contrôle des sorties (circuit de contrôle des sorties FIFO) 6. Après réalisation de tout le traitement dans un système de traitement interne, des données traitées sont écrites en tant que données écrites dans l'élément de mémoire 31 par l'intermédiaire du premier port de mémoire IWDATA, soit en mode d'écriture aléatoire, soit en mode d'écriture séquentiel. Sous le contrôle du circuit de contrôle des sorties 6, les données écrites sont lues par l'intermédiaire du second port de mémoire ORDATA pour être acheminées séquentiellement depuis le port de sortie 5. La figure 3 présente un système de traitement typique comprenant une pluralité d'étages de traitement interne. Le système de traitement comprend une mémoire tampon d'entrée 32, une mémoire tampon de sortie 33 et les étages de traitement interne, du premier au N-ième (N étant un nombre entier positif supérieur à un) 341 à 34N, entre les mémoires tampon 32 et 33 d'entrée et de sortie. Les données objet sont essentiellement transférées depuis la mémoire tampon d'entrée 32 au premier étage de traitement interne 341 pour être soumises au premier traitement et devenir les premières données traitées. Les premières données traitées sont transférées depuis le premier étage de traitement interne 34, au second étage de traitement interne 342 pour être soumises à un second traitement et devenir les secondes données traitées. De la même façon, les (N-1)-ièmes données traitées sont fournies au N-ième étage de traitement interne 34N pour être soumises au N-ième traitement et devenir les données de sortie traitées qui sont transférées à la mémoire tampon de sortie 33. Chacun des étages de traitement interne, depuis le second au N-ième, 34, à 34N, est doté d'une mémoire tampon 35 disposée à une section d'entrée, afin d'absorber la différence de phase de traitement entre l'étage de traitement interne précédent et l'étage de traitement interne pris en compte. La Publication du Brevet Japonais (JP-A) non examiné n 274516/1992 décrit une disposition de système permettant de stocker des données numériques sur une base FIFO qui peut permettre une réduction considérable de la taille d'une structure de circuit (figure 2 de la publication). La disposition du système comprend une pluralité de mémoires à accès aléatoire, chacune d'entre elles ayant une seule porte d'accès (port unique), et une unité de commande permettant de contrôler l'accès aux mémoires à accès aléatoire, de façon à ce que les opérations d'écriture et de lecture vers et depuis les mémoires à accès aléatoire soient exécutées simultanément ou de façon asynchrone. La Publication du Brevet Japonais (JP-A) non examiné n 73591/1990 (correspondant au Brevet Américain n 5.255.238) décrit une mémoire FIFO qui non seulement est dotée d'une fonction FIFO ordinaire d'entrée/sortie en série, mais remplit également une fonction d'accès aléatoire. La mémoire FIFO comprend un réseau de cellules de mémoire et un mécanisme permettant d'arbitrer l'accès séquentiel et l'accès aléatoire au réseau de cellules de mémoire. Le mécanisme permet l'accès séquentiel et l'accès aléatoire au réseau de cellules de mémoire. Les techniques susmentionnées de l'art antérieur présentent les inconvénients suivants. L'un des inconvénients, dans un circuit de mémoire tampon d'entrée/sortie utilisant une combinaison des techniques susmentionnées de l'art antérieur illustrées sur les figures 1 et 2, est une augmentation de la consommation électrique. Dans le circuit de mémoire tampon d'entrée/sortie utilisant les techniques susmentionnées de l'art antérieur illustrées sur les figures 1 et 2, chacune des mémoires tampon d'entrée et de sortie agit uniquement comme une mémoire FIFO. Toutes les données objet doivent donc être transférées à une extrémité de sortie de la mémoire tampon d'entrée ou à une extrémité d'entrée de la mémoire tampon de sortie. De la même façon, entre les étages de traitement interne, toutes les données objet sont essentiellement transférées. Ceci entraîne une commutation fréquente des éléments internes à des parties du circuit à travers lesquelles les données objet sont transférées. L'un des autres inconvénients du circuit de mémoire tampon d'entrée/sortie utilisant les techniques susmentionnées de l'art antérieur illustrées sur les figures 1 et 2 réside dans une augmentation de l'échelle du circuit d'une section de commande des transferts de données. Tel que décrit en conjonction avec le premier inconvénient, le transfert de données est réalisé partout dans le circuit selon l'art antérieur. En conséquence, l'échelle du circuit de la section de contrôle et d'exécution des transferts de données est augmentée. Ceci affecte défavorablement l'échelle globale d'un circuit. Un autre inconvénient encore des techniques susmentionnées de l'art antérieur illustrées sur la figure 3 est une augmentation de l'échelle d'une mémoire tampon du fait des mémoires tampon 35 permettant l'absorption de la différence de phase de traitement entre les étages de traitement. Par exemple, il sera pris en compte l'opération de transfert des données objet, depuis l'étage de traitement interne precédent à l'étage de traitement interne suivant. Il est présumé, dans le présent document, que le traitement dans l'étage de traitement interne précédent a été réalisé et que le transfert des données est exécuté avant que l'étage de traitement interne suivant ne soit prêt à recevoir les données objet suivantes. Dans ce cas, la mémoire tampon 35 est requise pour absorber la différence de phase de traitement entre les étages de traitement interne précédent et suivant. Dans le cas o une telle mémoire tampon 35 est disposée dans chaque partie dans laquelle le transfert de données est exécuté, l'échelle du circuit est inévitablement augmentée. L'un des autres inconvénients des techniques susmentionnées de l'art antérieur de la figure 3 réside dans une augmentation du temps de traitement dans le système de traitement. De façon spécifique, les données sont transférées entre les étages de traitement à chaque fois que le traitement de l'étage de traitement précédent a été réalisé. De plus, comme nous l'indiquons en guise d'inconvénient, on fait passer les données par la mémoire tampon 35 à chaque jonction entre les étages de traitement. Avec cette structure, le temps global requis entre l'entrée et la sortie des données est inévitablement augmenté. L'un des autres inconvénients encore des techniques susmentionnées de l'art antérieur réside dans la performance insuffisante du traitement. Selon la Publication du Brevet Japonais non examiné susmentionné (JP-A) n 274516/1992, les opérations d'écriture et de lecture séquentielles vers et depuis la mémoire tampon peuvent être exécutées simultanément, mais l'accès aléatoire est impossible. La mémoire tampon sert donc uniquement de mémoire FIFO. Une fois les données extraites de la mémoire FIFO par transfert de données, le traitement des données est autorisé. Comme le décrit la Publication du Brevet Japonais non examiné (JP-A) n 73591/1990, il est possible d'effectuer une référence aux données et une réécriture des données par des opérations d'écriture et de lecture séquentielles, ainsi que par un accès aléatoire. Un espace mémoire permettant un stockage est toutefois unique, de sorte que le mécanisme permettant d'arbitrer une pluralité de demandes d'accès et donc une pluralité d'opérations d'accès est impossible. Dans les deux cas décrits dans les deux publications susmentionnées, il est impossible d'exécuter simultanément une entrée/sortie et une référence/modification des données objet. La capacité de traitement du système de traitement ne peut donc pas être améliorée. Résumé de l'invention L'un des objets de la présente invention est de fournir un circuit de mémoire tampon d'entrée/sortie capable de minimiser la fréquence de transfert des données requise dans un cheminement de données depuis l'entrée des données à la sortie des données, de manière à supprimer une consommation électrique, à réduire l'échelle d'un circuit d'une section de commande des transferts de données, à retirer une échelle de mémoire tampon liée au transfert de données internes et à diminuer le temps de traitement dans l'ensemble d'un système de traitement. L'un des autres objets de cette invention est de fournir un circuit de mémoire tampon d'entrée/sortie capable d'exécuter simultanément des opérations de traitement de données comprenant entrée, traitement interne de données et sortie des données objet, tel que des cellules ATM, de manière à améliorer la performance. Un circuit de mémoire tampon d'entrée/sortie auquel cette invention est applicable permet de tamponner une succession d'ensembles de données d'entrée afin de produire une succession d'ensembles de données de sortie. Selon cette invention, le circuit de mémoire tampon d'entrée/sortie comprend: un port d'entrée permettant de recevoir chacun des ensembles de données d'entrée; une pluralité d'éléments de mémoire interne, chacun doté d'une capacité mémoire capable de mémoriser chacun des ensembles de données d'entrée; un circuit de contrôle des entrées connecté au port d'entrée permettant d'écrire chacun des ensembles de données d'entrée dans n'importe quel élément de mémoire interne, en tant qu'ensemble de données internes; au moins un port à accès aléatoire permettant d'effectuer un accès aléatoire à n'importe quel élément de mémoire interne, afin de soumettre l'ensemble des données internes de n'importe quel élément de mémoire interne à un traitement interne de données, en tant qu'ensemble de données traitées; un port de sortie; un circuit de contrôle des sorties connecté au port de sortie permettant de lire l'ensemble des données traitées extraites de n'importe quel élément de mémoire interne, en tant qu'ensemble de données de lecture, afin d'acheminer l'ensemble des données de lecture au port de sortie comme chacun des ensembles de données de sortie; et un circuit de contrôle des commutations permettant de contrôler les éléments de mémoire interne afin de connecter successivement chacun des éléments de mémoire interne au circuit de contrôle des entrées, au port à accès aléatoire et au circuit de contrôle des sorties. De façon typique, chacun des éléments de mémoire interne fonctionne comme une mémoire d'entrée FIFO (First-In First-Out: premier entré, premier sorti) lorsque chacun des éléments de mémoire interne est connecté au circuit de contrôle des entrées sous le contrôle du circuit de contrôle des commutations. Chacun des éléments de mémoire interne fonctionne comme une mémoire à accès aléatoire lorsque chacun des éléments de mémoire interne est connecté au port à accès aléatoire sous le contrôle du circuit de contrôle des commutations. Chacun des éléments de mémoire interne fonctionne comme une mémoire de sortie FIFO (First-In First-Out: premier entré, premier sorti) lorsque chacun des éléments de mémoire interne est connecté au circuit de contrôle des sorties sous le contrôle du circuit de contrôle des commutations. De préférence, le circuit de contrôle des commutations commute de manière périodique, à un intervalle de temps prédéterminé, les éléments de mémoire interne connectés au circuit de contrôle des entrées, au port à accès aléatoire, et au circuit de contrôle des sorties, respectivement, de manière à effectuer simultanément une opération de sortie de l'ensemble des données de sortie depuis l'un des éléments de mémoire interne vers le port de sortie par le circuit de contrôle des sorties, une opération à accès aléatoire vers un autre élément de mémoire interne par le port à accès aléatoire, et une opération d'entrée de l'ensemble des données d'entrée depuis le port d'entrée vers encore un autre élément de mémoire interne par le circuit de contrôle des entrées à un moment de l'intervalle de temps prédéterminé. De façon alternative, le circuit de contrôle des commutations commute, à un intervalle de temps dépendant de l'état, les éléments de mémoire interne connectés au circuit de contrôle des entrées, au port à accès aléatoire et au circuit de contrôle des sorties, respectivement, de manière à effectuer simultanément une opération de sortie de l'ensemble des données de sortie depuis l'un des éléments de mémoire interne vers le port de sortie par le circuit de contrôle des sorties, une opération à accès aléatoire vers un autre élément de mémoire interne par le port à accès aléatoire et une opération d'entrée de l'ensemble des données d'entrée depuis le port d'entrée vers encore un autre élément de mémoire interne par le circuit de contrôle des entrées à un moment de l'intervalle de temps dépendant de l'état. L'intervalle de temps dépendant de l'état est déterminé en fonction d'un état de connexion en cours de chacun des éléments de mémoire interne au circuit de contrôle des entrées, au port à l accès aléatoire et au circuit de contrôle des sorties et en fonction d'un autre état de disponibilité du circuit de contrôle des entrées, du port à accès aléatoire et du circuit de contrôle des sorties auquel chacun des éléments de mémoire interne est subséquemment connecté. Le au moins un port à accès aléatoire susmentionné peut être une pluralité de ports à accès aléatoire. Dans ce cas, le circuit de contrôle des commutations connecte successivement chacun des éléments de mémoire interne à la pluralité des ports à accès aléatoire, de façon à ce que la pluralité des ports à accès aléatoire effectue une pluralité d'accès aléatoires vers chacun des éléments de mémoire interne, afin de soumettre l'ensemble des données internes de chacun des éléments de mémoire interne à une pluralité de traitements internes de données, comme l'ensemble des données traitées, à la façon d'un pipeline. Un port de sortie à accès aléatoire peut être substitué à une combinaison du circuit de contrôle des sorties et du port de sortie afin de lire l'ensemble des données traitées extraites de n'importe quel élément de mémoire interne, en tant qu'ensemble des données de lecture et afin d'acheminer l'ensemble des données de lecture, comme chacun des ensembles de données de sortie. Un port d'entrée à accès aléatoire peut être substitué à une combinaison du port d'entrée et du circuit de contrôle des entrées afin de recevoir chacun des ensembles des données de sortie et afin d'écrire chacun des ensembles des données d'entrée dans n'importe quel élément de mémoire interne, en tant qu'ensemble des données internes. Dans le circuit de mémoire tampon d'entrée/sortie selon cette invention, l'ensemble des données fournies à celui-ci et écrites dans un élément particulier des éléments de mémoire interne n'est pas transmis avant d'avoir été extrait du port de sortie, mais est traité par accès à partir du port à accès aléatoire qui peut être connecté à n'importe quel élément de mémoire interne., la connexion étant successivement commutée de l'un à l'autre. Chacun des éléments de mémoire interne est commandé par le circuit de contrôle des commutations devant être connecté, au choix, soit au circuit de contrôle des entrées, soit au port à accès aléatoire, soit au circuit de contrôle des sorties. L'élément de mémoire interne sert de mémoire d'entrée FIFO, d'espace mémoire à accès aléatoire pour le traitement interne de données, et de mémoire de sortie FIFO lorsqu'il est connecté au circuit de contrôle des entrées, au port à accès aléatoire et au circuit de contrôle des sorties, respectivement. Les éléments de mémoire interne sont des éléments de mémoire interne indépendants qui ont des ports de mémoire indépendants, respectivement. Cela signifie qu'une opération d'entrée à base FIFO, au moins une opération à accès aléatoire, et une opération de sortie à base FIFO peuvent être exécutées simultanément pour différents éléments de mémoire interne ou différents ensembles de données. En d'autres termes, par rapport à un seul ensemble de données, un traitement d'entrée à base FIFO, un traitement interne de données par accès aléatoire et un traitement de sortie à base FIFO sont exécutés à la façon d'un pipeline. Le circuit de contrôle des commutations peut effectuer un contrôle des commutations par un procédé de surveillance du temps ou par un procédé de surveillance de l'état. Dans le procédé de surveillance du temps, un port d'accès particulier est commuté à un port d'accès suivant après un laps de temps prédéterminé. Dans le procédé de surveillance de l'état, la commutation est contrôlée en se référant à l'état de l'accès depuis un port d'accès courant actuellement connecté à l'élément de mémoire interne et à l'état de disponibilité du port d'accès suivant devant être connecté ensuite. Dans le circuit de mémoire tampon d'entrée/sortie selon cette invention,une totalité de l'ensemble des données objet n'est pas transférée, sauf dans le cas des opérations d'entrée et de sortie à base FIFO. Il est donc possible d'éviter l'augmentation à la fois de la consommation électrique accompagnant le transfert des données et de l'échelle du circuit dans une section de commande des transferts de données. De plus, aucune mémoire tampon spéciale n'est requise entre les étages de traitement pour absorber la différence de phase de traitement. Au contraire, une mémoire tampon permettant d'absorber la différence de phase de traitement est partagée par l'ensemble du système de traitement. Il est donc possible de retirer une échelle de mémoire tampon entre les étages de traitement et de réduire le temps de traitement dans l'ensemble du système. Le partage de la mémoire tampon telle que décrite ci- dessus est analogue au concept d'une mémoire tampon commune dans un commutateur ATM. De façon spécifique, une ressource en mémoire tampon n'est pas fournie de manière fixe à un emplacement spécifique du système, mais une quantité requise de ressource en mémoire tampon est affectée à un emplacement o la mémoire tampon est temporairement requise. La ressource en mémoire peut donc être efficacement utilisée en tant qu'ensemble. Brève description des dessins D'autres caractéristiques et avantages de la présente invention ressortiront plus clairement à la lecture de la description faite ci-après en référence aux dessins annexés dans lesquels: la figure 1 est un schéma de principe d'un circuit de mémoire tampon d'entrée classique; la figure 2 est un schéma de principe d'un circuit de mémoire tampon de sortie classique; la figure 3 est un schéma de principe d'un système de traitement classique comprenant une pluralité d'étages de traitement interne; la figure 4 est un schéma de principe d'un circuit de mémoire tampon d'entrée/sortie selon un premier mode de réalisation de cette invention; la figure 5 est un schéma de principe détaillé du circuit de mémoire tampon d'entrée/sortie illustré sur la figure 4; la figure 6 est un chronogramme permettant de décrire le fonctionnement du circuit de mémoire tampon d'entrée/sortie illustré sur la figure 5; la figure 7 présente un premier exemple d'un montage du circuit de mémoire tampon d'entrée/sortie illustré sur la figure 5; la figure 8 présente un second exemple du montage du circuit de mémoire tampon d'entrée/sortie illustré sur la figure 5; la figure 9 est un schéma de principe d'un circuit de mémoire tampon d'entrée/sortie selon un second mode de réalisation de cette invention; la figure 10 est un schéma de principe d'un circuit de mémoire tampon d'entrée/sortie selon un troisième mode de réalisation de cette invention; et la figure 11 est un schéma de principe d'un circuit de mémoire tampon d'entrée/sortie selon un quatrième mode de réalisation de cette invention. Description des modes de réalisation préférés: Nous allons maintenant décrire plusieurs modes de réalisation préférés de cette invention en nous référant aux dessins. Si nous nous référons à la figure 4, un circuit de mémoire tampon d'entrée/sortie selon un premier mode de réalisation de cette invention permet de tamponner une succession d'ensembles de données comprenant un nombre prédéterminé de données. Le circuit de mémoire tampon d'entrée/sortie comprend une pluralité d'éléments de mémoire interne 1, chacun d'eux étant doté d'une capacité mémoire capable de mémoriser chaque ensemble de données, un port d'entrée 2 recevant les données de chaque ensemble de données, un circuit de contrôle des entrées 3 connecté au port d'entrée 2 et recevant séquentiellement les données de chaque ensemble de données depuis le port d'entrée 2, afin d'écrire chaque ensemble de données dans n'importe quel élément de mémoire interne 1, une pluralité de ports à accès aléatoire 4, chacun d'eux permettant d'accéder à n'importe quel élément de mémoire interne 1, afin d'effectuer le traitement interne des données, un port de sortie 5, un circuit de contrôle des sorties 6 connecté au port de sortie 5 permettant de lire chaque ensemble de données à partir de n'importe quel élément de mémoire interne 1 en tant qu'ensemble de données de lecture, afin d'acheminer séquentiellement les données de l'ensemble des données de lecture au port de sortie , et un circuit de contrôle des commutations 7 permettant de contrôler la connexion de n'importe quel élément de mémoire interne 1 au circuit de contrôle des entrées 3, la connexion de n'importe quel élément de mémoire interne 1 à chacun des ports à accès aléatoire 4 et la connexion de n'importe quel élément de mémoire interne 1 au circuit de contrôle des sorties 6. Dans ce cas, le circuit de contrôle des commutations 7 contrôle les éléments de mémoire interne 1 afin de connecter successivement chacun des éléments de mémoire interne 1 au circuit de contrôle des entrées 3, aux ports à accès aléatoire 4 et au circuit de contrôle des sorties 6. A un instant donné particulier, chacun des éléments de mémoire interne 1 est connecté, au choix, soit au circuit de contrôle des entrées 3, soit aux ports à accès aléatoire 4, soit au circuit de contrôle des sorties 6. Une telle connexion est commutée sous le contrôle du circuit de contrôle des commutations 7. Si nous nous référons à la figure 5, il est présumé que le nombre des ports à accès aléatoire 4 est égal à deux, tandis que le nombre des éléments de mémoire interne 1 est égal à quatre. Sur la figure, les deux ports à accès aléatoire 4 sont décrits en 41 et 42 comme des premier et second ports à accès aléatoire, respectivement, tandis que les quatre éléments de mémoire interne 1 sont décrits en A, B, C et D comme des éléments de mémoire interne, du premier au quatrième, respectivement. Comme l'illustre la figure , le circuit de contrôle des commutations 7 comprend un mécanisme d'établissement de connexion 8 permettant d'établir la connexion individuelle du circuit de contrôle des entrées 3, des premier et second ports à accès aléatoire 41 et 42 et du circuit de contrôle des sorties 6 à n'importe quel élément de mémoire interne, du premier 1-A au quatrième 1-D. La commutation de la connexion est effectuée collectivement pour les bus d'adresses, les bus de données, les signaux de commande d'accès aux mémoires, et autres. En plus du mécanisme d'établissement de connexion 8, le circuit de contrôle des commutations 7 comprend un mécanisme de contrôle des commutations de connexions 9permettant de contrôler le mécanisme d'établissement de connexion 8 selon la définition d'une condition de commutation de connexion. Si nous nous référons aux figures 5 et 6, le fonctionnement du circuit de mémoire tampon d'entrée/sortie de ce mode de réalisation va maintenant être décrit. Une pluralité d'ensembles de données a, b, c, d, e, f, g,... est fournie par l'intermédiaire du port d'entrée 2. Au début du fonctionnement, le mécanisme d'établissement de connexion 8 du circuit de contrôle des commutations 7 établit une connexion entre le circuit de contrôle des entrées 3 et le premier élément de mémoire interne 1-A. De ce fait, l'ensemble des données "a" est écrit dans le premier élément de mémoire interne 1-A (a-CONTRÈLE D'ENTREE). Après réalisation de l'entrée de l'ensemble des données "a", le mécanisme d'établissement de connexion 8 commute la connexion du premier élément de mémoire interne 1-A au premier port à accès aléatoire 41 (ACCES ALEATOIRE N 1). Une fois que le premier élément de mémoire interne 1-A stockant l'ensemble des données "a" est connecté au premier port à accès aléatoire 41 et est soumis à une opération d'accès en lecture ou en écriture, le mécanisme d'établissement de connexion 8 commute la connexion du premier élément de mémoire interne 1-A au second port à accès aléatoire 42 (ACCES ALEATOIRE N 2). Une fois que le premier élément de mémoire interne 1-A est connecté au second port à accès aléatoire 42 et est soumis à une opération d'accès en lecture ou en écriture, l'élément de mémoire interne 1-A est connecté au circuit de contrôle des sorties 6 (a-CONTROLE DES SORTIES). L'ensemble de données "a" est lu séquentiellement en tant que données de sortie. De façon similaire, les ensembles de données b, c, d, e, f, g,... comme l'ensemble de données "a", sont écrits dans les éléments de mémoire interne l-B, 1-C, l-D, l-A, l-B, l-C,... respectivement, sous le contrôle du circuit de contrôle des entrées 3. Ensuite, chacun des ensembles de données b, c, d, e, f, g,... est traité avec la connexion successivement commutée au premier port à accès aléatoire 41, le second port à accès aléatoire 42, et le circuit de contrôle des sorties 6 et est finalement produit en tant que données de sortie. Les éléments de mémoire interne, du premier 1-A au quatrième l-D sont dotés de ports indépendants, respectivement, et on y accède indépendamment. Ce système fonctionne ainsi à la façon d'un pipeline. A chaque étage, différents ensembles de données peuvent être traités simultanément. Le mécanisme d'établissement de connexion 8 est contrôlé par le mécanisme de contrôle des commutations de connexions 9 conformément à la définition de la condition de commutation de connexion. La définition peut, par exemple, être telle que, après un laps de temps prédéterminé suivant l'établissement d'une connexion soit avec le circuit de contrôle des entrées 3, soit avec le circuit de contrôle des sorties 6, soit avec les ports à accès aléatoire 4 (qui peuvent être appelés collectivement "un" port d'accès), la connexion est commutée à un port d'accès suivant. De manière alternative, la définition peut être telle que la connexion est libérée en réponse à la notification de réalisation d'accès d'un port d'accès courant actuellement connecté et que cette nouvelle connexion est immédiatement établie si le port d'accès suivant à connecter est prêt pour la connexion et, s'il ne l'est pas, un état d'attente de connexion perdure jusqu'à ce que le port d'accès suivant soit prêt pour la connexion. Dans des applications individuelles, ces définitions sont adoptées de manière sélective en fonction de la nature des données objet à traiter ou de la nature du fonctionnement du port d'accès à connecter. Dans un but de simplification, les première et dernière définitions seront appelées ciaprès une définition basée sur le temps et une définition basée sur l'état, respectivement. Si nous nous référons à la figure 7, un premier montage du circuit de mémoire tampon d'entrée/sortie va maintenant être décrit en détail. Dans cette disposition, le mécanisme de contrôle des commutations de connexions adopte la définition basée sur le temps. De manière spécifique, la connexion est commutée après un laps de temps prédéterminé tel que décrit ci-dessus. La définition est toutefois différente pour l'opération de commutation depuis la connexion au circuit de contrôle des entrées 3 à la connexion au premier port à accès aléatoire 41. Comme l'illustre la figure 7, les ports d'accès comprennent le circuit de contrôle des entrées 3, les premier et second ports à accès aléatoire 41 et 42 et le circuit de contrôle des sorties 6. Le circuit de contrôle des entrées 3 comprend une section de contrôle d'écriture 10 permettant de produire des adresses 23, des données 24, des impulsions d'écriture 25 et des impulsions de réalisation d'écriture 26, de manière à écrire dans les éléments de mémoire 1 les ensembles de données objet fournis séquentiellement, et une section de spécification d'objet d'écriture 11 permettant de spécifier une surface parmi une pluralité de surfaces inscriptibles en tant que surface d'objet d'écriture. Chacun des blocs de mémoire, du premier au quatrième, décrits en A, B, C et D, comprend l'élément de mémoire 1, un multiplexeur d'entrée d'adresse 12 pour un signal d'entrée d'adresse fourni à partir de chaque port d'accès, un multiplexeur d'entrée de données 13 pour un signal d'entrée de données fourni à partir de chaque port d'accès doté d'une fonction d'écriture dans l'élément de mémoire 1, un multiplexeur d'entrée de contrôle d'écriture 14 pour un signal d'entrée de contrôle d'écriture fourni à partir de chaque port d'accès ayant une fonction d'écriture dans l'élément de mémoire 1, un registre des positions 15 permettant de garder les informations indicatrices d'un port d'accès de destination devant être actuellement connecté au bloc de mémoire pris en compte, un décodeur de position 16 permettant de décoder la valeur du registre des positions 15, afin de produire un signal notifiant la connexion du bloc de mémoire au port d'accès de destination, un minuteur 17 qui démarre automatiquement en réponse à une horloge système et est réinitialisé à chaque fois que le port d'accès de destination est renouvelé et qui permet d'indiquer la durée de connexion au port d'accès de destination, un comparateur 19 permettant de juger si le laps de temps mesuré par le minuteur 17 atteint, ou non, un laps de temps de commutation de connexion présélectionné 18 défini pour chaque bloc de mémoire individuel ou 'en commun pour les blocs de mémoire, une porte OU 20 permettant d'obtenir une condition de réinitialisation du minuteur lorsqu'une commutation de la connexion ou lorsqu'une réalisation de l'opération d'écriture de l'ensemble des données d'entrée se produit, et des portes OU 21 et 22 permettant d'obtenir une valeur du registre des positions renouvelant la condition à la réalisation de l'opération d'écriture de l'ensemble des données à partir du circuit de contrôle des entrées 3 dans le bloc de mémoire ou lorsqu'une commutation de connexion se produit. Nous allons maintenant décrire le fonctionnement du montage du circuit de la figure 7. Au début de l'opération, le registre des positions 15 de tous les blocs de mémoire indique la connexion (00) au circuit de contrôle des entrées 3. Toutes les surfaces sont maintenues en un état d'attente au cours duquel sont choisies l'entrée de l'adresse, l'entrée des données et l'entrée de l'impulsion d'écriture à partir du circuit de contrôle des entrées 3. Un registre des pointeurs 27 dans la section de spécification d'objet d'écriture 11 du circuit de contrôle des entrées 3 indique toutefois le bloc de mémoire A (00). Les signaux de commande d'accès à la mémoire (les impulsions d'écriture et les d'impulsion de réalisation d'écriture) pour l'opération d'accès à l'écriture correspondant à l'ensemble de données "a" en tant que premières données d'entrée ne sont fournis qu'au bloc de mémoire A. Les blocs de mémoire restants, à l'exception du bloc de mémoire A, ne reçoivent aucune donnée à écrire. Dans le bloc de mémoire A dans lequel l'ensemble de données "a" est écrit et auquel l'impulsion de réalisation d'écriture est fournie, le registre des positions 15 est renouvelé à une valeur (01) indicatrice de connexion au premier port à accès aléatoire 41. Simultanément, le registre des pointeurs 27 de la section de spécification d'objet d'écriture 11 du circuit de contrôle des entrées 3 est renouvelé à une valeur (01) indicatrice du bloc de mémoire B. Dans le bloc de mémoire A, la valeur du registre des positions 15 sert à sélectionner les signaux produits par le système de traitement connecté au premier port à accès aléatoire 41 par rapport au signal d'entrée d'adresse, au signal d'entrée de données et à l'impulsion d'écriture. Un signal de sortie du décodeur de positions 16 dans le bloc de mémoire A informe le système de traitement connecté au premier port à accès aléatoire 41 du fait que le bloc de mémoire A est actuellement connecté au premier port à accès aléatoire 41. Dans le cas o le premier port à accès aléatoire 41 accède au bloc de mémoire A pour l'opération d'accès à l'écriture sans spécifier le bloc de mémoire auquel il faut accéder, la destination est automatiquement réglée sur le bloc de mémoire A. Dans le cas d'une opération d'accès à la lecture, l'indication d'adresse est effectuée de manière telle que les données sur le bus A sont choisies comme données devant être lues sans distinguer le bloc de mémoire de destination auquel il faut accéder. Au cours du processus susmentionné, le minuteur 17 du bloc de mémoire A est démarré à partir d'une valeur de réinitialisation de zéro et surveille continuellement le temps pendant lequel on reste au premier port à accès aléatoire 41. Lorsque le comparateur 19 détecte le fait que la durée de connexion du bloc de mémoire A au premier port à accès aléatoire 41 atteint le laps de temps présélectionné, le minuteur 17 est à nouveau réinitialisé à zéro, tandis que le registre des positions 15 est renouvelé à une valeur (10) indicatrice de connexion au second port à accès aléatoire 42. Le fonctionnement du système pendant la connexion au second port à accès aléatoire 42 est similaire au fonctionnement au cours de la connexion au premier port à accès aléatoire 41 et ne sera pas décrit davantage. Après réalisation de la connexion au second port à accès aléatoire 42 et commutation de la connexion au circuit de contrôle des sorties 6, le fonctionnement est similaire au fonctionnement au cours de la connexion au premier ou au second port à accès aléatoire 41 ou 42. Aucune opération d'accès à l'écriture n'est toutefois exécutée au cours de la connexion au circuit de contrôle des sorties 6. Lorsque le laps de temps de connexion au circuit de contrôle des sorties 6 atteint le laps de temps présélectionné du minuteur, le registre des positions 15 du bloc de mémoire est renouvelé à la valeur (00) indicatrice de la connexion au circuit de contrôle des entrées 3. Le bloc de mémoire est alors prêt pour l'entrée de l'ensemble des données "e" Si nous nous référons à la figure 8, un second montage du circuit de mémoire tampon d'entrée/sortie va maintenant être décrit. Dans cette disposition de circuit, la définition basée sur l'état est adoptée pour commuter la connexion dans le mécanisme de contrôle des commutations de connexions 9. De manière spécifique, la connexion est commutée en fonction de l'état de réalisation de l'accès à partir du port d'accès courant actuellement connecté et de l'état de disponibilité du port d'accès suivant devant être connecté ensuite. Comme l'illustre la figure 8, les ports d'accès comprennent le circuit de contrôle des entrées 3, les premier et second ports à accès aléatoire 41 et 42 et le circuit de contrôle des sorties 6. Le circuit de contrôle des entrées 3 comprend une section de contrôle des écritures 10 permettant de produire les adresses 23, les données 24, les impulsions d'écriture 25 et les impulsions de réalisation d'écriture 26, de manière à écrire dans les éléments de mémoire 1 les ensembles de données objet fournis séquentiellement, et une section de spécification d'objet d'écriture 11 permettant de spécifier une surface parmi une pluralité de surfaces inscriptibles en tant que surface d'objet d'écriture. Chacun des blocs de mémoire, du premier au quatrième, décrits en A, B, C et D, comprend l'élément de mémoire 1, un multiplexeur d'entrée d'adresses 12 pour un signal d'entrée d'adresse fourni à partir de chaque port d'accès, un multiplexeur d'entrée de données 13 pour un signal d'entrée de données fourni à partir de chaque port d'accès doté d'une fonction d'écriture dans l'élément de mémoire 1, un multiplexeur d'entrée de commande d'écriture 14 pour un signal d'entrée de contrôle des écritures fourni à partir de chaque port d'accès doté d'une fonction d'écriture dans l'élément de mémoire 1, un registre des positions 15 permettant de garder les informations indicatrices d'un port d'accès de destination devant être connecté présentement au bloc de mémoire pris en compte, un décodeur de positions 16 permettant de décoder la valeur du registre des positions 15 afin de produire un signal notifiant la connexion du bloc de mémoire au port d'accès de destination, et une machine d'état fini 28 permettant de produire un signal de contrôle de renouvellement de registre des positions par rapport à la valeur du registre des positions dans le bloc de mémoire et aux informations indicatrices de l'état d'accès à partir de chaque port d'accès au bloc de mémoire. Le fonctionnement du montage du circuit de la figure 8 va maintenant être décrit. Au début du fonctionnement, le registre des positions 15 de chacun des blocs de mémoire indique la connexion (00) au circuit de contrôle des entrées 3. Toutes les surfaces sont maintenues en un état d'attente dans lequel l'entrée d'adresses, l'entrée de données et l'entrée d'impulsions d'écriture sont choisies à partir du circuit de contrôle des entrées 3. Un registre des pointeurs 27 de la section de spécification d'objet d'écriture 11 du circuit de contrôle des entrées 3 indique toutefois le bloc de mémoire A (00). Les signaux de commande d'accès à la mémoire (les impulsions d'écriture et les impulsions de réalisation d'écriture) pour l'opération d'accès à l'écriture correspondant à l'ensemble de données "a", en tant que premières données d'entrée, sont donc fournis uniquement au bloc de mémoire A. Les blocs de mémoire restants, à l'exception du bloc de mémoire A, ne reçoivent aucune donnée à écrire. En recevant l'ensemble de données "a" et l'impulsion de réalisation d'écriture, le registre des positions 15 du bloc de mémoire A est renouvelé à une valeur (01) indicatrice d'une connexion au premier port à accès aléatoire 41. Simultanément, le registre des pointeurs 27 de la section de spécification d'objet d'écriture 11 du circuit de contrôle des entrées 3 est renouvelé à une valeur (01) indicatrice du bloc de mémoire B. Dans le bloc de mémoire A, la valeur du registre des positions sert à sélectionner les signaux produits par le système de traitement connecté au premier port à accès aléatoire 41 par rapport au signal d'entrée d'adresse, au signal d'entrée de données et à l'impulsion d'écriture. Un signal de sortie du décodeur de position 16 du bloc de mémoire A notifie le système de traitement connecté au premier port à accès aléatoire 41 du fait que le bloc de mémoire A est actuellement connecté au premier port à accès aléatoire 41. Dans le cas o le premier port à accès aléatoire 41 accède au bloc de mémoire A pour l'opération d'accès à l'écriture sans spécifier le bloc de mémoire auquel il faut accéder, la destination est automatiquement réglée sur le bloc de mémoire A. Dans le cas de l'opération d'accès à la lecture, l'indication de l'adresse est effectuée de manière telle que les données devant être lues sont récupérées du bus A sans distinguer le bloc de mémoire de destination auquel il faut accéder. Lorsque le bloc de mémoire A est connecté au premier port à accès aléatoire 41, c'est-à-dire lorsque le registre des positions 15 du bloc de mémoire A a une valeur "01", le premier port à accès aléatoire 41 produit une indication d'accès au bloc de mémoire représentative d'une réalisation d'accès. De plus, le second port à accès aléatoire 42 produit une autre indication d'accès au bloc de mémoire représentative d'un état non accédé. Lorsque la machine d'état fini 28 du bloc de mémoire A détecte ces indications d'accès au bloc de mémoire, le registre des positions 15 du bloc de mémoire A est renouvelé à la valeur (10) indicatrice d'une connexion au second port à accès aléatoire 42. Le fonctionnement du système au cours de la connexion au second port à accès aléatoire 42 est similaire au fonctionnement au cours de la connexion au premier port à accès aléatoire 41 et ne sera pas décrit davantage. Après réalisation d'une connexion au second port à accès aléatoire 42 et commutation de la connexion au circuit de contrôle des sorties 6, la machine d'état fini 28 du bloc de mémoire A détecte la réalisation de l'accès en tant qu'indication d'accès au bloc de mémoire produite par le circuit de contrôle des sorties 6, le registre des positions 15 du bloc de mémoire A est renouvelé à la valeur (00) indicatrice d'une connexion au circuit de cpntrôle des entrées 3. Le bloc de mémoire est alors prêt à recevoir l'entrée de l'ensemble des données "e". Si nous nous référons ensuite à la figure 9, un circuit de mémoire tampon d'entrée/sortie selon un second mode de réalisation de cette invention va maintenant être décrit. Comme l'illustre la figure 9, le circuit de contrôle des sorties 6 et le port de sortie 5 du premier mode de réalisation sont remplacés par un port de sortie à accès aléatoire 29. Ce mode de réalisation est efficace dans le cas o le circuit de mémoire tampon d'entrée/sortie est utilisé dans un système tel que l'accès aléatoire est préféré à l'accès séquentiel en tant que mode d'extraction des données de sortie. Si nous nous référons ensuite à la figure 10, un circuit de mémoire tampon d'entrée/sortie selon un troisième mode de réalisation de cette invention va maintenant être décrit. Comme l'illustre la figure 10, le circuit de contrôle des entrées 3 et le port d'entrée 2 du premier mode de réalisation sont remplacés par un port d'entrée à accès aléatoire 30. Ce mode de réalisation est efficace dans le cas o le circuit de mémoire tampon d'entrée/sortie est utilisé dans un système tel que l'accès aléatoire est préféré à l'accès séquentiel en tant que mode d'entrée des données d'entrée. Si nous nous référons ensuite à la figure 11, un circuit de mémoire tampon d'entrée/sortie selon un quatrième mode de réalisation de cette invention va maintenant être décrit. Comme l'illustre la figure 11, le circuit de contrôle des entrées 3 et le port d'entrée 2 du premier mode de réalisation sont remplacés par le port d'entrée à accès aléatoire 30. De plus, le circuit de contrôle des sorties 6 et le port de sortie 5 du premier mode de réalisation sont remplacés par le port de sortie à accès aléatoire 29. Ce mode de réalisation est efficace dans le cas o le circuit de mémoire tampon d'entrée/sortie est utilisé dans un système tel que l'accès aléatoire est préféré à l'accès séquentiel en tant que mode d'entrée/sortie des données. Un premier effet de cette invention est que la fréquence du transfert de données dans le système de traitement peut être minimisée. L'échelle du circuit du système de traitement peut donc être réduite. Cela est dû au fait que le circuit de contrôle impliqué dans le transfert des données peut être considérablement réduit dans le système de traitement. De plus, la consommation d'électricité peut être réduite. Cela est dû au fait que la réduction de fréquence du transfert des données réduit le nombre de fois o les éléments sont commutés dans le système. La consommation électrique peut vraiment être réduite, particulièrement dans le circuit LSI ayant une structure CMOS. Un second effet de cette invention est que l'échelle de la mémoire tampon permettant d'absorber la différence de phase de traitement entre les étages du pipeline de traitement du système de traitement peut être réduite. L'échelle globale du système peut donc être réduite. Ceci est dû au fait que les mémoires tampon individuelles n'ont pas besoin d'être disposées de manière fixe entre les étages, mais que l'espace de mémoire tampon commun est partagé par l'ensemble du système. L'efficacité d'utilisation de la ressource en mémoire est donc améliorée dans son ensemble. De plus, le temps de traitement de l'ensemble du système peut être réduit. Ceci est dû au fait que les mémoires tampon entre les étages de traitement du système sont retirées, de sorte que tout délai interne inutilement fixe n'est plus présent. Une quantité minimale de ressource en mémoire tampon est affectée en réponse au besoin se faisant sentir. Un troisième effet de l'invention est que, lorsque le circuit de mémoire tampon d'entrée/sortie est utilisé dans un circuit à microprocesseur, diverses opérations comprenant l'entrée, la référence, la modification et la sortie des données peuvent être simultanément exécutées à la façon d'un pipeline. La praticabilité parallèle dans différentes parties du système est améliorée afin d'augmenter la performance5 du système dans le traitement des données. REVENDICATIONS 1. Circuit de mémoire tampon d'entrée/sortie permettant de tamponner une succession d'ensembles de données d'entrée afin de produire une succession d'ensembles de données de sortie, caractérisé en ce qu'il comprend: un port d'entrée (2) permettant de recevoir chacun desdits ensembles de données d'entrée; une pluralité d'éléments de mémoire interne (1), chacun d'eux étant doté d'une capacité mémoire capable de mémoriser chacun desdits ensembles de données d'entrée; un circuit de contrôle des entrées (3) connecté audit port d'entrée (2) permettant d'écrire chacun desdits ensembles de données d'entrée dans n'importe lequel desdits éléments de mémoire interne (1) en tant qu'ensemble de données internes; au moins un port à accès aléatoire (4) permettant d'effectuer un accès aléatoire vers n'importe lequel desdits éléments de mémoire interne (1), afin de soumettre l'ensemble des données internes de n'importe lequel desdits éléments de mémoire interne (1) à un traitement interne des données en tant qu'ensemble de données traitées; un port de sortie (5); un circuit de contrôle des sorties (6) connecté audit port de sortie (5) permettant de lire l'ensemble des données traitées extraites de n'importe lequel desdits éléments de mémoire interne (1) en tant qu'ensemble de données de lecture, afin de livrer ledit ensemble de données de lecture audit port de sortie (5) comme chacun desdits ensembles de données de sortie; et un circuit de contrôle des commutations (7) permettant de contrôler lesdits éléments de mémoire interne (1) afin de connecter successivement chacun desdits éléments de mémoire interne audit circuit de contrôle des entrées (3), audit port à accès aléatoire (4) et audit circuit de contrôle des sorties (6). 2. Circuit de mémoire tampon d'entrée/sortie selon la revendication 1, dans lequel chacun desdits éléments de mémoire interne (1) fonctionne comme une mémoire d'entrée FIFO (First-In First-Out: premier entré, premier sorti) lorsque chacun desdits éléments de mémoire interne (1) est connecté audit circuit de contrôle des entrées (3) sous le contrôle du circuit de contrôle des commutations (7), chacun desdits éléments de mémoire interne (1) fonctionnant comme une mémoire à accès aléatoire lorsque chacun desdits éléments de mémoire interne (1) est connecté audit port à accès aléatoire (4) sous le contrôle dudit circuit de contrôle des commutations (7), chacun desdits éléments de mémoire interne (1) fonctionnant comme une mémoire de sortie FIFO (First-In First-Out: premier entré, premier sorti) lorsque chacun desdits éléments de mémoire interne (1) est connecté audit circuit de contrôle des sorties (6) sous le contrôle dudit circuit de contrôle des commutations (7). 3. Circuit de mémoire tampon d'entrée/sortie selon la revendication 1, dans lequel ledit circuit de commande des commutations (7) commute périodiquement, à un intervalle de temps prédéterminé, lesdits éléments de mémoire interne (1) connectés audit circuit de contrôle des entrées (3), audit port à accès aléatoire (4), et audit circuit de contrôle des sorties (6), respectivement, de manière à effectuer simultanément une opération de sortie dudit ensemble de données de sortie depuis l'un desdits éléments de mémoire interne (1) vers ledit port de sortie (2) par ledit circuit de contrôle des sorties (6), une opération à accès aléatoire vers un autre desdits éléments de mémoire interne (1) par ledit port à accès aléatoire (4), et une opération d'entrée dudit ensemble de données d'entrée depuis ledit port d'entrée (2) vers un autre desdits éléments de mémoire interne (1) par ledit circuit de contrôle des entrées (3) à un moment dudit intervalle de temps prédétermine. 4. Circuit de mémoire tampon d'entrée/sortie selon la revendication 1, dans lequel ledit circuit de contrôle des commutations (7) commute, à un intervalle de temps dépendant de l'état, lesdits éléments de mémoire interne (1) connectés audit circuit de contrôle des entrées (3), audit port à accès aléatoire (4) et audit circuit de contrôle des sorties (6), respectivement, de manière à effectuer simultanément une opération de sortie dudit ensemble de données de sortie depuis l'un desdits éléments de mémoire interne (1) vers ledit port de sortie (2) par ledit circuit de contrôle des sorties (6), une opération à accès aléatoire vers un autre desdits éléments de mémoire interne (1) par ledit port à accès aléatoire (4) et une opération d'entrée dudit ensemble de données d'entrée depuis ledit port d'entrée (2) vers un autre desdits éléments de mémoire interne (1) par ledit circuit de contrôle des entrées (3) à un moment dudit intervalle de temps dépendant de l'état, ledit intervalle de temps dépendant de l'état étant déterminé en fonction d'un état de connexion en cours de chacun desdits éléments de mémoire interne (1) audit circuit de contrôle des entrées (3), audit port à accès aléatoire (4) et audit circuit de contrôle des sorties (6) et en fonction d'un autre état de disponibilité dudit circuit de contrôle des entrées (3), dudit port à accès aléatoire (4) et dudit circuit de contrôle des sorties (6) auquel chacun desdits éléments de mémoire interne (1) est subséquemment connecté. 5. Circuit de mémoire tampon d'entrée/sortie selon la revendication 1, dans lequel: ledit au moins un port à accès aléatoire (4) est une pluralité de ports à accès aléatoire; ledit circuit de contrôle des commutations (7) permettant de connecter successivement chacun desdits éléments de mémoire interne (1) à ladite pluralité de ports à accès aléatoire, de sorte que ladite pluralité de ports à accès aléatoire effectue une pluralité d'accès aléatoires vers chacun desdits éléments de mémoire interne (1), afin de soumettre l'ensemble de données internes de chacun desdits éléments de mémoire interne (1) à une pluralité de traitements internes de données comme ledit ensemble de données traitées, à la façon d'un pipeline. 6. Circuit de mémoire tampon d'entrée/sortie selon la revendication 1, dans lequel un port de sortie à accès aléatoire est substitué à une combinaison dudit circuit de contrôle des sorties (6) et dudit port de sortie (2) afin de lire l'ensemble des données traitées extraites de n'importe lequel desdits éléments de mémoire interne (1) en tant qu'ensemble des données de lecture et d'acheminer ledit ensemble de données de lecture comme chacun desdits ensembles de données de sortie. 7. Circuit de mémoire tampon d'entrée/sortie selon la revendication 1, dans lequel un port d'entrée à accès aléatoire (30) est substitué à une combinaison dudit port d'entrée et dudit circuit de contrôle des entrées (3) afin de recevoir chacun desdits ensembles de données d'entrée et d'écrire chacun desdits ensembles de données d'entrée dans n'importe lequel desdits éléments de mémoire interne (1) comme ledit ensemble de données internes. B. Circuit de mémoire tampon d'entrée/sortie selon la revendication 1, dans lequel: un port d'entrée à accès aléatoire (30) est substitué à une combinaison dudit port d'entrée (2) et dudit circuit de contrôle des entrées (3) afin de recevoir chacun desdits ensembles de données d'entrée et afin d'écrire chacun desdits ensembles de données d'entrée dans n'importe lequel desdits éléments de mémoire interne (1) comme ledit ensemble de données internes; un port de sortie à accès aléatoire (29) étant substitué à une autre combinaison dudit circuit de contrôle des sorties (6) et dudit port de sortie (2), afin de lire l'ensemble de données traitées extraites de n'importe lequel desdits éléments de mémoire interne (1)comme ledit ensemble de données de lecture et afin d'acheminer ledit ensemble de données de lecture comme chacun desdits ensembles de données de sortie.