FR 2759175 A1 19980807 FR 9701306 A 19970205 DISPOSITIF DE DESEMBROUILLAGE D'ELEMENT DE SECURITE ET ELEMENT DE $SECURITE COMPRENANT UN TEL DISPOSITIF. L'invention concerne un élément de sécurité permettant le traitement d'un flux de données numériques. Plus particulièrement, I'invention concerne un dispositif de désembrouillage contenu dans un élément de sécurité tel que celui mentionné ci-dessus. L'élément de sécurité selon l'invention peut être, par exemple, une carte à puce de système à accès conditionnel et les données numériques des données vidéo. Comme cela est connu de l'homme de l'art, un système à accès conditionnel permet à un prestataire de services de ne fournir ses services qu'aux seuls utilisateurs ayant acquis des droits sur ces services. C'est le cas, par exemple, des systèmes de télévision à péage. L'information que fournit le prestataire de services est une information embrouillée par des mots de contrôle. L'information embrouillée ne peut être désembrouillée, et donc lue par l'utilisateur, qu'à hauteur des droits attribués à cet utilisateur. Afin de ne donner l'accès à son service qu'aux seuls utilisateurs autorisés, le prestataire de services leur fournit une carte à puce et un décodeur. Les circuits permettant de désembrouiller l'information sont contenus soit dans la carte à puce, soit dans le décodeur. La présente invention concerne aussi bien le cas o les circuits permettant de désembrouiller l'information sont dans la carte à puce que le cas o les circuits permettant de désembrouiller l'information sont dans le décodeur. De façon générale, les données numériques à désembrouiller sont transmises au dispositif de désembrouillage sous forme de paquets de données constitués de bits en série. A titre d'exemple, dans le cas d'une carte à puce selon le standard NRSS ( de l'anglais "National Renewable Security Standard), les paquets de données sont constitués de données vidéo de 188 ou 131 mots de 8 bits et la fréquence bit des données vidéo est une fréquence de valeur élevée, par exemple égale à 50Mhz. Comme cela est connu de l'homme de l'art, les paquets de données peuvent se succéder sans discontinuité ou être séparés d'un nombre quelconque de périodes bit. Avant d'être désembrouillées, les données vidéo série sont regroupées par combinaisons binaires de 64 bits. Du fait du temps pris par l'opération de désembrouillage des combinaisons de 64 bits, les données à désembrouiller transmises à la carte à puce sont stockées dans un registre à décalage tant que le désembrouillage des données en cours n'est pas terminé. Selon l'art connu, la fréquence de travail des circuits logiques qui permettent la constitution des combinaisons binaires à désembrouiller est la fréquence bit. Les circuits logiques mentionnés ci-dessus sont des circuits réalisés en technologie CMOS ( de l'anglais Complementary Metal Oxyde Semiconductor'). Comme cela est connu de l'homme de l'art, la puissance consommée par des circuits de technologie CMOS est proportionnelle à leur fréquence de travail. Typiquement, pour une carte à puce conforme au standard NRSS, la puissance dissipée par les circuits logiques qui contrôlent l'ensemble de l'opération de désembrouillage est de l'ordre de 400mW. Cette valeur de puissance consommée est élevée et présente de nombreux inconvénients. Elle induit une fiabilité médiocre du dispositif de désembrouillage et limite la gamme de températures dans laquelle l'élément de sécurité peut être utilisé. Avantageusement, I'invention permet une réduction importante de la puissance consommée par les circuits logiques de contrôle mentionnés ci- dessus. A cette fin, l'élément de sécurité selon l'invention comprend des moyens permettant que les circuits logiques qui permettent la constitution des combinaisons binaires à désembrouiller travaillent à une fréquence inférieure à la fréquence bit. En effet, I'invention concerne un dispositif de désembrouillage de données numériques comprenant, en série, un circuit d'entrée permettant de transformer en combinaisons binaires des données numériques série qu'il reçoit au rythme d'un signal d'horloge CLK, un circuit de désembrouillage permettant de désembrouiller les combinaisons binaires issues du circuit d'entrée et un circuit de sortie permettant de transformer en données numériques série, au rythme du signal d'horloge CLK, les combinaisons binaires désembrouillées issues du circuit de désembrouillage. Le circuit d'entrée comprend des premiers moyens pour que les combinaisons binaires qu'il génère se constituent au rythme d'un signal d'horloge CL1 égal à une fraction du rythme du signal d'horloge CLK, le circuit de sortie comprend des seconds moyens pour que les combinaisons binaires désembrouillées issues du circuit de désembrouillage soient fractionnées en sous- combinaisons binaires au rythme d'un signal d'horloge CL2 de même fréquence que le signal CL1, le dispositif de désembrouillage comprenant un dispositif de synchronisation et de contrôle générant les signaux d'horloge CL1 et CL2. Dans la suite de la description, les données numériques prises en exemple sont des données vidéo. Plus généralement, I'invention concerne cependant tout type de données numériques, comme cela a été mentionné précédemment. Un avantage de l'invention est de réduire la puissance dissipée par le dispositif de désembrouillage. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture d'un mode de réalisation préférentiel fait avec référence aux figures ci-annexées parmi lesquelles: - la figure 1 représente un dispositif de désembrouillage d'élément de sécurité selon l'art antérieur. - la figure 2 représente un dispositif de désembrouillage d'élément de sécurité selon l'invention. Sur toutes les figures, les mêmes repères désignent les mêmes éléments. La figure 1 représente un dispositif de désembrouillage d'élément de sécurité selon l'art antérieur. Le dispositif de la figure 1 comprend un registre à décalage 1 divisé en deux zones Zl et Z2 et un circuit de désembrouillage 2. La zone Zl comprend une entrée EZ1 et une sortie SZ1 et la zone Z2 une entrée EZ2 et une sortie SZ2. Le circuit de désembrouillage 2 comprend une entrée ED et une sorite SD. La sortie SZ1 est reliée à l'entrée ED et la sortie SD est reliée à l'entrée EZ2. Le signal VE constitué des données vidéo à désembrouiller est appliquée à l'entrée EZ1. Comme cela a été mentionnée précédemment, le signal VE est constitué d'une suite de paquets de données numériques ou bits en série. Une horloge CLK rythme la fréquence à laquelle les bits s'accumulent dans la zone Z1. Lorsqu'un ensemble de N bits, N pouvant être, par exemple, égal à 64, est rassemblé dans la zone Zl, il est transféré sous forme d'une combinaison C1 de N bits parallèles vers le circuit de désembrouillage 2 par la liaison établie entre la sortie SZ1 et l'entrée ED. Le transfert de C1 est effectué sous l'action du signal de synchronisation SY1. Selon les droits acquis par l'utilisateur, le désembrouillage est autorisé ou non. L'autorisation ou la non-autorisation du désembrouillage est donnée par l'intermédiaire d'une commande KA appliquée au circuit désembrouilleur 2. Si l'opération de désembrouillage est autorisée, le désembrouilleur 2 effectue l'opération de désembrouillage de la combinaison C1. Une fois désembrouillées, les données vidéo constituent une combinaison C2 de N bits parallèles transférée du désembrouilleur 2 vers la zone Z2 du registre 1. Le transfert de la combinaison C2 s'effectue par la liaison établie entre la sortie SD et l'entrée EZ2 sous l'action d'un signal de synchronisation SY2. Les données désembrouillées contenues dans la zone Z2 sont évacuées par la sortie SZ2 au rythme du signal d'horloge CLK de façon à constituer le signal de sortie VS. Dans le cas o les données vidéo qui constituent le signal VE ne sont pas des données embrouillées, leur transfert s'effectue directement, à travers le registre à décalage 1, entre l'entrée EZ1 et la sortie EZ2. Selon le standard NRSS, par exemple, les combinaisons C1 et C2 sont composées de 64 bits chacune et la fréquence de travail des circuits logiques qui contrôlent le transfert de ces combinaisons est égale, par exemple, à 50Mhz. Comme cela a été mentionné précédemment, la puissance consommée par les circuits logiques fonctionnant au standard NRSS est typiquement de l'ordre de 4OOmW, ce qui présente de nombreux inconvénients. La figure 2 représente un dispositif de désembrouillage d'élément de sécurité selon le mode de réalisation préférentiel de l'invention. Le circuit d'entrée est constitué d'un désérialiseur 3 ayant une entrée E1 et une sortie S1 et d'une première mémoire 4 de type FIFO ayant une entrée E2 et une sortie S2. Le circuit de sortie est constitué d'une deuxième mémoire 6 de type FIFO ayant une entrée E4 et une sortie S4 et d'un sérialiseur 7 ayant une entrée E5 et une sortie S5. Le circuit de désembrouillage 5 a une entrée E3 et une sortie S3. La sortie Sl est reliée à l'entrée E2, la sortie S2 est reliée à l'entrée E3, la sortie S3 est reliée à l'entrée E4 et la sortie S4 est reliée à l'entrée ES. Le signal VE constitué des données vidéo à désembrouiller est appliqué à l'entrée E1 du désérialiseur. Comme précédemment, le signal VE est constitué d'une suite de paquets de bits en série. Une horloge CLK rythme la fréquence à laquelle les bits s'accumulent dans le désérialiseur 3. Lorsqu'un premier ensemble de n bits est rassemblé dans le désérialiseur 3, ce dernier génère un signal de synchronisation Si permettant d'initialiser le dispositif 8 de synchronisation et de contrôle. Selon l'invention, n est un nombre entier inférieur à N et supérieur à 1. De façon préférentielle n = 8. Chaque ensemble de n bits rassemblés dans le désérialiseur 3 constitue une combinaison C3 de n bits parallèles. Sous l'action d'un signal de synchronisation SY3 issu du dispositif 8 et appliqué à la mémoire 4, chaque combinaison C3 est transférée du désérialiseur 3 vers le premier étage de la mémoire 4 de type FIFO. Un signal d'horloge CL1 issu du dispositif 8 et appliqué à la mémoire 4 permet de décaler les différentes combinaisons C3 d'étage en étage au sein de la mémoire 4. De façon préférentielle, la dimension de chaque étage de la mémoire 4 de type FIFO est égale à n. Selon l'invention, le chargement des différents étages de la mémoire 4 permet que se constituent des ensembles de m x n bits série, m étant un nombre entier préférentiellement égal à 8. Lorqu'un ensemble de m x n bits série est rassemblé dans la mémoire 4, il est transféré sous forme d'une combinaison C4 de m x n bits parallèles vers le désembrouilleur 5. Le transfert des combinaisons C4 s'effectue sous l'action d'un signal de synchronisation SY1 appliqué au circuit de désembrouillage 5. La fréquence du signal d'horloge CL1 est une fraction de la fréquence du signal d'horloge CLK. Alors que la fréquence de l'horloge CLK est égale, par exemple, à 50Mhz, la fréquence de l'horloge CL1 est égale à 50/n Mhz, soit 6,25 Mhz dans le cas o n = 8. De façon générale, une combinaison C4 de m x n bits parallèles peut être composée de données embrouillées ou de données non embrouillées. Selon l'invention, le désembrouilleur 5 peut fonctionner non seulement selon un mode de désembrouillage mais aussi selon un mode transparent. Par mode transparent, il faut entendre un mode de transfert de données non embrouillées pour lequel l'opération de désembrouillage n'est pas effectuée. Un signal de commande KD issu du dispositif 8 et appliqué au désembrouilleur 5 permet de placer ce dernier soit en mode de désembrouillage, soit en mode transparent selon que les données transférées dans le désembrouilleur 5 sont des données embrouillées ou des données non embrouillées. Dans le cas o les données sont embrouillées, le circuit désembrouilleur 5 effectue l'opération de désembrouillage sous réserve que l'autorisation en soit donnée par l'intermédiaire de la commande KA. Les données désembrouillées constituent alors une combinaison C5 de m x n bits parallèles transférée du désembrouilleur 5 vers la deuxième mémoire 6. Le transfert de la combinaison C5 s'effectue sous l'action du signal de synchronisation SY2 appliqué au circuit de désembrouillage 5 ou à la mémoire 6. Un signal d'horloge CL2 et un signal de synchronisation SY4 issus du dispositif 8 sont appliqués à la deuxième mémoire de type FIFO 6. Les signaux CL2 et SY4 ont un rôle symétrique à celui joué par les signaux CL1 et SY3 appliqués à la première mémoire de type FIFO 4. Le signal d'horloge CL2 est un signal de même fréquence que le signal d'horloge CL1 et dont le déphasage par rapport au signal CL1 est ajusté de façon à prendre en compte le nombre de périodes bit qui séparent deux paquets de données. Ce déphasage correspond au reste de la division par n du nombre de périodes bit qui séparent deux paquets de données. Sous l'action du signal d'horloge CL2 la mémoire 6 permet de transformer chaque combinaison C5 de m x n bits en une succession de m sous-combinaisons C6 de n bits chacune. Les combinaisons C6 issues de la mémoire 6 sont transférées dans un sérialiseur 7. Sous l'action du signal d'horloge CLK, identique au signal appliqué sur le désérialiseur 3, les données binaires issues du sérialieur 7 constituent alors un signal VS de données désembrouillées. Selon le mode de réalisation décrit ci-dessus, les signaux de synchronisation SY2 et SY4 sont appliqués respectivement au circuit de désembrouillage 5 et à la mémoire 6. L'invention concerne également d'autres modes de réalisation pour lesquels le signal de synchronisation SY2 s'applique à la mémoire 6 et le signal de synchronisation SY4 s'applique au sérialiseur 7. D'autre part, selon le mode de réalisation préférentiel décrit ci- dessus, le circuit d'entrée est constitué, en série, d'un désérialiseur et d'une première mémoire de type FIFO et le circuit de sortie est constitué, en série, d'une deuxième mémoire de type FIFO et d'un sérialiseur. De façon plus générale, I'invention concerne tout type de circuit d'entrée comprenant des moyens permettant que les combinaisons binaires à désembrouiller se constituent au rythme d'un signal d'horloge CL1 de fréquence égale à une fraction de la fréquence du signal d'horloge CLK qui définit la fréquence bit ainsi que tout type de circuit de sortie comprenant des moyens permettant que les combinaisons binaires désembrouillées issues du circuit de désembrouillage soient fractionnées en sous- combinaisons binaires au rythme d'un signal d'horloge CL2. REVENDICATIONS 1. Dispositif de désembrouillage de données numériques comprenant, en série, un circuit d'entrée permettant de transformer en combinaisons binaires des données numériques série qu'il reçoit à la fréquence bit d'un signal d'horloge CLK, lesdites données numériques étant regroupées en paquets de données successifs, un circuit de désembrouillage permettant de désembrouiller lesdites combinaisons binaires issues du circuit d'entrée et un circuit de sortie permettant de transformer en données numériques série, à la fréquence bit du signal d'horloge CLK, les combinaisons binaires désembrouillés issues du circuit de désembrouillage, caractérisé en ce que le circuit d'entrée comprend des premiers moyens (4) permettant que lesdites combinaisons binaires se constituent au rythme d'un signal d'horloge CL1 de fréquence égale à une fraction de la fréquence du signal d'horloge CLK, en ce que le circuit de sortie comprend des seconds moyens (6) permettant que les combinaisons binaires désembrouillées issues du circuit de désembrouillage soient fractionnées en sous-combinaisons binaires au rythme d'un signal d'horloge CL2 de même fréquence que le signal CL1 et en ce que le dispositif de désembrouillage comprend un dispositif de synchronisation et de contrôle générant les signaux d'horloge CL1 et CL2. 2. Dispositif selon la revendication 1, caractérisé en ce que le circuit d'entrée est constitué, en série, d'un désérialiseur (3) permettant de transformer lesdites données numériques série en combinaisons binaires de n bits et desdits premiers moyens (4) permettant d'associer les combinaisons binaires de n bits en blocs de combinaisons binaires de m x n bits constituant lesdites combinaisons binaires, en ce que le circuit de sortie est constitué, en série, desdits seconds moyens (6) permettant de fractionner lesdites combinaisons binaires désembrouillées en m sous- combinaisons binaires de n bits et d'un sérialiseur (7) permettant de récupérer chaque sous-combinaison binaire de n bits. 3. Dispositif selon l'une quelconque des revendications 1 ou 2, caractérisé en ce que lesdits premiers moyens (4) sont constitués d'une première mémoire de type FIFO de signal d'hologe CL1 et en ce que lesdits seconds moyens (6) sont constitués d'une deuxième mémoire de type FIFO de signal d'horloge CL2. 4. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend des moyens (8, KD) pour que le circuit de désembrouillage (5) possède un mode transparent pour lequel les combinaisons binaires qu'il reçoit ne sont pas désembrouillées. 5. Dispositif selon l'une quelconque des revendications 2 à 4, caractérisé en ce que la fréquence des signaux d'horloge CL1 et CL2 est égale à la fréquence du signal d'horloge CLK divisé par n et en ce que le signal d'horloge CL2 est déphasé par rapport au signal CL1 de façon à prendre en compte le nombre de périodes bit qui séparent deux paquets de données successifs. 6. Dispositif selon l'une quelconque des revendications 2 à 5, caractérisé en ce que n = 8. 7. Dispositif selon l'une quelconque des revendications 2 à 6, caractérisé en ce que m = 8. 8. Elément de sécurité comprenant un dispositif de désembrouillage de données numériques, caractérisé en ce que le dispositif de désembrouillage est un dispositif selon l'une quelconque des revendications 1 à 7. 9. Elément de sécurité selon la revendication 8, caractérisé en ce qu'il est une carte à puce de système à accès conditionnel. 10. Décodeur numérique comprenant un dispositif de désembrouillage de données numériques, caractérisé en ce que le dispositif 1il de désembrouillage est un dispositif selon l'une quelconque des revendications 1 à 7.