FR 2757336 A1 19980619 FR 9615372 A 19961213 La présente invention concerne un circuit d'interface muni d'une entrée destinée à recevoir un signal d'entrée pseudo-périodique dont chaque pseudo-période comprend au moins un premier et un deuxième intervalles de temps consécutifs, signal d'entrée présentant un niveau dit de référence pendant le premier intervalle de temps et un niveau dit vidéo pendant le deuxième intervalle de temps, et d'une sortie destinée à délivrer un signal dont le niveau est représentatif de la différence entre le niveau de référence et le niveau vidéo pris par le signal d'entrée au cours d'une même pseudo-période, circuit d'interface comprenant: une première et une deuxième branches d'échantillonnage, chacune constituée d'échantillonneurs/bloqueurs disposés en série, chacun muni d'une entrée et d'une sortie, chaque branche présentant une entrée et une sortie constituées respectivement par l'entrée de son premier suiveur/bloqueur et la sortie de son dernier suiveur/bloqueur, la première branche contenant un suiveur/bloqueur de plus que la deuxième, l'entrée de chaque branche étant destinée à recevoir le signal d'entrée du circuit d'interface, un soustracteur muni d'une première entrée reliée à la sortie de la première branche, d'une deuxième entrée reliée à la sortie de la deuxième branche, et d'une sortie constituant la sortie du circuit d'interface, une boucle de régulation de niveau continu comportant une première capacité insérée entre l'entrée de l'une des branches et l'entrée du circuit d'interface, et un premier comparateur muni d'une première entrée reliée à la sortie de l'une des branches d'échantillonnage, d'une deuxième entrée destinée à recevoir un signal de régulation ayant une valeur prédéterminée, et d'une sortie destinée à commander la conduction d'un courant au travers de la première capacité. Les circuits d'interface couramment utilisés pour réaliser la fonction décrite dans le paragraphe introductif comportent deux boucles de régulation, la première régulant la composante continue du signal d'entrée pendant le premier intervalle de temps, c'est-à-dire lorsque le signal d'entrée présente le niveau de référence, la deuxième régulant la composante continue du signal d'entrée pendant le deuxième intervalle de temps, c'est-à-dire lorsque le signal d'entrée présente le niveau vidéo. Le signal présent à la sortie de la première branche, dont la valeur est représentative du niveau de référence, est comparé à une première valeur prédéterminée et ajuste, pendant le premier intervalle de temps, la tension aux bornes d'une capacité placée entre l'entrée de la première branche et l'entrée de l'interface. Le signal présent à la sortie de la deuxième branche, dont la valeur est représentative du niveau vidéo, est comparé à une deuxième valeur prédéterminée et ajuste, pendant le deuxième intervalle de temps, la tension aux bornes d'une capacité placée entre l'entrée de la deuxième branche et l'entrée de l'interface. Ces deux boucles de régulation ont nécessairement des temps de réaction similaires, puisqu'elles doivent toutes deux agir au cours de chaque pseudo-période. Ainsi la correction réalisée par la première boucle de régulation peut modifier la valeur de la tension aux bornes de la capacité de la deuxième boucle de régulation et réciproquement. Dans des applications hautes fréquences o la pseudo-période du signal d'entrée du circuit d'interface est très brève, le temps de réaction de chacune des deux boucles doit être très faible. L'interaction décrite ci-dessus peut alors causer des oscillations des composantes continues des signaux présents aux entrées des branches d'échantillonnage qui sont néfastes au fonctionnement du circuit d'interface. La présente invention a pour but de remédier à cet inconvénient, en proposant un circuit d'interface dans lequel les deux branches d'échantillonnage reçoivent sur leurs entrées un même signal dont la composante continue est régulée au moyen d'une seule boucle de régulation. En effet, un circuit d'interface selon l'invention est caractérisé en ce que les entrées des première et deuxième branches sont reliées ensemble, formant un noeud commun relié via la première capacité à l'entrée du circuit d'interface, et en ce qu'il comporte en outre des moyens de contrôle insérés entre les branches d'échantillonnage et le soustracteur, et activés si les niveaux des signaux présents aux sorties des première et deuxième branches correspondent au niveau de référence, moyens de contrôle permettant d'ajuster les valeurs des signaux présents aux entrées du soustracteur afin que les dites valeurs soient égales. Dans un tel circuit d'interface, la boucle de régulation et les moyens de contrôle n'agissent pas directement sur les mêmes signaux, ce qui permet de limiter les risques que des oscillations se produisent. De plus, si le temps de réaction de la boucle de régulation est nécessairement faible, car une régulation de la composante continue du signal d'entrée des branches d'échantillonnage doit être effectuée à chaque pseudo-période du signal d'entrée de l'interface, le temps de réaction des moyens de contrôle peut être plus important, car ceux-ci n'agissent que dans les cas o le niveau vidéo du signal d'entrée de l'interface correspond au niveau de référence. La différence entre les temps de réaction des deux boucles limite d'autant plus les risques d'interaction entre celles-ci. Un mode de réalisation de l'invention présente un circuit d'interface tel que décrit ci-dessus, caractérisé en ce que les moyens de contrôle comportent: un deuxième comparateur muni d'une première et d'une deuxième entrées respectivement reliées aux sorties des première et deuxième branches d'échantillonnage, et d'une sortie reliée via une deuxième capacité à une borne de tension fixe, et 20. un module dit de décalage, muni d'une entrée de signal reliée à la sortie de l'une des branches d'échantillonnage, d'une sortie de signal reliée à l'une des entrées du soustracteur dont l'autre entrée est reliée à la sortie de l'autre branche d'échantillonnage, le module de décalage étant en outre muni d'une entrée de commande reliée à la sortie du deuxième comparateur et étant destiné à générer, entre son entrée de signal et sa sortie de signal, une différence de potentiel dont la valeur dépend de la valeur du signal reçu sur l'entrée de commande. Dans un tel circuit d'interface, une différence entre les valeurs des composantes continues des signaux de sortie des branches d'échantillonnage est détectée au moyen du deuxième comparateur et immédiatement corrigée grâce au module de décalage, lequel peut être réalisé sous diverses formes. Dans un mode de réalisation de l'invention, particulièrement avantageux du fait de sa simplicité, une circuit d'interface telle que décrite ci-dessus est caractérisée en ce que le module de décalage comporte: une résistance disposée entre l'entrée de signal et la sortie de signal, un troisième comparateur, muni d'une sortie, d'une première entrée destinée à recevoir un signal dit de contrôle ayant une valeur prédéterminée, et d'une deuxième entrée constituant l'entrée de commande du module de décalage, et une source de courant variable dont une sortie, reliée à l'une des bornes de la résistance, est destinée à débiter un courant dit de contrôle dont le sens et la valeur sont contrôlées par l'état de la sortie du troisième comparateur. La correction de la différence entre les valeurs des composantes continues est ainsi aisément réalisée grâce à la génération d'une chute de tension entre la sortie de l'une des branches d'échantillonnage et l'entrée correspondante du soustracteur. Un circuit d'interface tel que décrit ci-dessus peut être utilisé pour la réception et la remise en forme de tous types de signaux pseudopériodiques présentant, à chaque pseudo-période, un niveau de référence et un niveau vidéo, et dont il faut extraire l'information utile consistant en la différence entre les dits niveaux. L'invention porte donc également sur une caméra vidéo contenant: un dispositif de détection de lumière et de conversion de la lumière en signaux électroniques analogiques de nature pseudo- périodique, 25. un étage d'entrée présentant une entrée destinée à recevoir les dits signaux électroniques analogiques, et une sortie destinée à délivrer un signal analogique dit signal vidéo, un dispositif d'amplification présentant une sortie et une entrée destinée à recevoir le signal vidéo, et 30. une unité de traitement destinée à exploiter le signal présent à la sortie du dispositif d'amplification, caractérisée en ce que l'étage d'entrée comporte un circuit d'interface tel que décrit plus haut. L'invention sera mieux comprise à l'aide de la description suivante de quelques modes de réalisation, faite à titre d'exemple nonlimitatif et en regard des dessins annexés, dans lesquels: - la figure 1 est un ensemble de chronogrammes décrivant l'évolution dans le temps du signal d'entrée du circuit d'interface, ainsi que celle de signaux de validation internes au circuit, - la figure 2 est un schéma électrique représentant partiellement un circuit d'interface selon l'invention, - la figure 3 est un schéma électrique représentant partiellement les moyens de contrôle inclus dans un circuit d'interface selon un mode de réalisation avantageux de l'invention, et - la figure 4 est un diagramme fonctionnel représentant partiellement une caméra vidéo mettant en oeuvre un circuit d'interface selon l'invention. La figure 1 montre l'allure du signal d'entrée du circuit d'interface. Au cours de chaque pseudo-période de durée T, ce signal d'entrée Vin présente, successivement, un niveau dit d'initialisation Vrz dont la fonction est d'annoncer le début d'une nouvelle pseudo- période, un niveau dit de référence Vref, qui peut par exemple correspondre au niveau de noir, pendant un premier intervalle de temps [tl; t2], et un niveau dit vidéo Vvid pendant un deuxième intervalle de temps [t2; T]. L'information utile que contient le signal d'entrée Vin est constituée par la différence entre le niveau de référence Vref et le niveau vidéo Vvid. La fonction du circuit d'interface est donc d'extraire un signal représentatif de cette différence depuis le signal d'entrée Vin. Le signal EN1, appelé premier signal de validation, est actif lorsque le signal d'entrée Vin présente un niveau de référence Vref. Le signal EN2, appelé deuxième signal de validation prend un état actif pendant la troisième pseudo- période car le signal d'entrée Vin a présenté au cours de la pseudo- période précédente un niveau vidéo Vvid égal au niveau de référence Vref. Les signaux de validation EN1 et EN2 sont élaborés sur la base du signal d'entrée Vin par des moyens bien connus du spécialiste. La fréquence du premier signal de validation EN1 est égale à 1/T, puisqu'un niveau actif de EN1 intervient à chaque pseudo-période. La fréquence du deuxième signal de validation EN2 est, elle, nécessairement très inférieure à 1/T car les cas o le niveau vidéo Vvid est égal au niveau de référence Vref sont plus rares. La figure 2 représente schématiquement un circuit d'interface FE conforme à l'invention. Ce circuit comprend une première et une deuxième branches d'échantillonnage, BR1 et BR2, chacune constituée d'échantillonneurs/bloqueurs T/H disposés en série. Chaque branche BR1 ou BR2 présente une entrée et une sortie constituées respectivement par l'entrée de son premier suiveur/bloqueur T/H et la sortie de son dernier suiveur/bloqueur T/H. Les entrées des première et deuxième branches BR1 et BR2 sont reliées ensemble et destinées à recevoir toutes deux le signal d'entrée Vin du circuit d'interface FE. La première branche BR1 contient trois échantillonneurs/bloqueurs T/H, tandis que la deuxième branche BR2 n 'en contient que deux. Les premier et troisième échantillonneurs bloqueurs T/H de la première branche BR1, ainsi que le deuxième suiveur/bloqueur T/H de la deuxième branche BR2 sont cadencés par un premier signal d'horloge Ckl, qui est actif pendant le premier intervalle de temps [tl; t2]. Les deuxièmes échantillonneurs/bloqueurs T/H des première et deuxième branches BR1 et BR2, sont cadencés par un deuxième signal d'horloge Ck2, qui est actif pendant le deuxième intervalle de temps [t2; T]. De manière à éviter tout risque de perte d'information, les niveaux actifs des signaux d'horloge Ckl et Ck2 peuvent être recouvrants. Ainsi, un niveau de référence Vref doit être échantillonné et mémorisé par trois échantillonneurs/bloqueurs T/H avant de parvenir à la sortie de la première branche d'échantillonnage BR1. Le niveau vidéo Vvid que présente le signal d'entrée Vin au cours de la même pseudo-période ne doit être échantillonné et mémorisé que par deux échantillonneurs/bloqueurs T/H avant de parvenir à la sortie de la deuxième branche d'échantillonnage BR2. Le niveau vidéo Vvid présentant par rapport au niveau de référence un retard d'une durée égale au premier intervalle de temps [tl; t2], il s'ensuit que les signaux de sortie Si et S2 des branches d'échantillonnage BR1 et BR2 délivrent simultanément des signaux respectivement représentatifs d'un niveau de référence Vref et d'un niveau vidéo Vvid produits par le signal d'entrée Vin au cours d'une même pseudo-période. Le circuit d'interface FE comprend un soustracteur SUB muni d'une première entrée reliée à la sortie de la première branche BR1, d'une deuxième entrée reliée à la sortie de la deuxième branche BR2, et d'une sortie constituant la sortie du circuit d'interface. Cette sortie délivre un signal Vs, résultant de la différence entre les signaux S1 et S2 présents aux sorties des première et deuxième branches d'échantillonnage BR1 et BR2. Ce signal de sortie Vs est représentatif de la différence entre le niveau de référence Vref et le niveau vidéo Vvid et restitue donc l'information utile que contient le signal d'entrée Vin. Le circuit d'interface FE comprend de plus une boucle de régulation du niveau continu du signal présent aux entrées des branches BR1 et BR2, comportant une première capacité Cl insérée entre le noeud commun NC et l'entrée du circuit d'interface FE, et un premier comparateur CMP1 dont une première entrée est reliée à la sortie de la première branche d'échantillonnage BR1, dont une deuxième entrée reçoit un signal de régulation Vreg ayant une valeur prédéterminée, et dont la sortie commande la conduction d'un courant Ir au travers de la première capacité Cl lorsque le premier signal d'activation EN1 est actif. Cette boucle de régulation a pour fonction de maintenir un niveau continu moyen en entrée des branches d'échantillonnage compatible avec les amplitudes maximales d'admission des échantillonneurs/bloqueurs. Ce réglage est obtenu en comparant la valeur du signal de sortie S1 de la première branche d'échantillonnage BR1 avec une valeur de seuil fixée par le signal de régulation Vreg. Si la valeur de S1 est inférieure à celle de Vreg, la sortie du comparateur CMP1 commande l'injection d'un courant Ir dans la première capacité Cl, dans le but d'augmenter la tension aux bornes de celle- ci, et donc d'augmenter la valeur de la composante continue du signal présent aux entrées des première et deuxième branches BR1 et BR2. Inversement, si la valeur de Si est supérieure à celle de Vreg, la sortie du comparateur CMP1 commande l'absorption d'un courant Ir depuis la première capacité C1, dans le but de diminuer la tension aux bornes de celle-ci, et donc de diminuer la valeur de la composante continue du signal présent aux entrées des première et deuxième branches BR1 et BR2. Il est bien entendu possible de réaliser une telle régulation du niveau continu en comparant, pendant le deuxième intervalle de temps [t2; T], la valeur du signal de sortie S2 de la deuxième branche BR2 avec une autre valeur de régulation prédéterminée. Les deux branches d'échantillonnage BR1 et BR2 reçoivent un même signal d'entrée dont la valeur moyenne de la composante continue est régulée par la boucle de régulation décrite ci-dessus. Chaque suiveur/bloqueur T/H est susceptible d'introduire un décalage entre le niveau continu du signal qu'il reçoit sur son entrée et celui qu'il délivre sur sa sortie. De plus, le nombre d'échantillonneurs/bloqueurs T/H que traverse le signal d'entrée est différent d'une branche à l'autre. Le circuit d'interface FE comporte donc des moyens de contrôle CM, insérés entre les branches d'échantillonnage, BR1 et BR2, et le soustracteur SUB et activés au moyen du deuxième signal d'activation EN2, c'est-à-dire lorsque les valeurs des sorties des première et deuxième branches, respectivement représentatives d'un niveau de référence Vref et d'un niveau vidéo Vvid doivent être égales. Ces moyens de contrôle CM permettent d'ajuster les valeurs des signaux présents aux entrées du soustracteur afin que les dites valeurs soient égales. Ceci permet de compenser tout décalage de tension entre les composantes continues des sorties des branches d'échantillonnage BR1 et BR2, qui aurait pour effet de fausser le résultat de la soustraction entre les valeurs des signaux présents aux sorties des dites branches, ce qui induirait une erreur sur la valeur de l'information utile Vs délivrée en sortie par le circuit d'interface FE. La figure 3 représente schématiquement un mode de réalisation des moyens de contrôle CM. Ces moyens de contrôle comportent un deuxième comparateur CMP2 muni d'une première et d'une deuxième entrées respectivement reliées aux sorties des première et deuxième branches d'échantillonnage BR1 et BR2, et d'une sortie reliée via une deuxième capacité C2 à une borne de tension fixe, constituée dans cet exemple par la masse du circuit. Le comparateur CMP2 effectue la comparaison entre les signaux S1 et S2 délivrés par les sorties des branches d'échantillonnage BR1 et BR2. Si le deuxième signal de validation EN2 est actif, les valeurs de S1 et de S2 doivent, en théorie, être égales puisque toutes deux représentatives d'un même niveau de référence. L'amplitude de l'éventuelle différence entre les valeurs de SI et S2 est stockée à la sortie du comparateur CMP2 par la deuxième capacité C2. La tension aux bornes de la dite capacité C2 sert à commander un module de décalage CM, dont la fonction est de corriger la différence détectée par le deuxième comparateur CMP2 en générant une différence de potentiel VO, dont la valeur dépend de la valeur de la tension présente aux bornes de la capacité C2, entre la sortie de la première branche BR1 et l'entrée correspondante du soustracteur SUB. Ce module de décalage comporte une résistance R disposée entre la sortie de la première branche BR1 et l'entrée correspondante du soustracteur SUB, à laquelle elle est reliée via un suiveur. Un troisième comparateur CMP3 reçoit sur une première entrée un signal Vc dit de contrôle, ayant une valeur prédéterminée. Une deuxième entrée du dit comparateur CMP3 est reliée à la sortie du deuxième comparateur CMP2. L'autre entrée du soustracteur SUB est reliée, via un autre suiveur, à la sortie de la deuxième branche d'échantillonnage BR2. Le module de décalage SM comporte en outre une source de courant variable dont une sortie, reliée à l'une des bornes de la résistance R, est destinée à débiter un courant IO dit de contrôle. Le sens et la valeur du courant de contrôle IO sont contrôlées par l'état de la sortie du troisième comparateur CMP3. Lorsque, par exemple, la différence entre les valeurs des signaux S1 et S2 présents aux sorties des première et deuxième branches d'échantillonnage BR1 et BR2 est positive et devient supérieure à un seuil déterminé par la valeur du signal de contrôle Vc, la sortie du troisième comparateur commande la conduction d'un courant I0 tel que représenté sur la figure 3, provoquant ainsi la création d'une différence de potentiel VO aux bornes de la résistance R qui a pour effet de rendre égales les valeurs des composantes continues des signaux que le soustracteur reçoit sur ses première et deuxième entrées. Ce raisonnement est aisément transposable au cas inverse dans lequel la différence entre les valeurs des signaux S2 et S1 présents aux sorties des première et deuxième branche d'échantillonnage BR2 et BR1 est positive et devient supérieure à un seuil déterminé par la valeur du signal de contrôle Vc, la sortie du troisième comparateur commandant alors la conduction d'un courant IO dans un sens opposé à celui représenté sur la figure 3. Il est par ailleurs tout-à-fait possible, dans une variante du mode de réalisation des moyens de contrôle CM décrit ci- dessus, de relier les entrées du deuxième comparateur CMP2 aux entrées du soustracteur SUB, au lieu de les relier aux sorties des branches d'échantillonnage BR1 et BR2. La figure 4 représente schématiquement une caméra vidéo dans laquelle est mise en oeuvre l'invention. Cette caméra vidéo comporte: un dispositif LD de détection de lumière et de conversion de la lumière en signaux électroniques Vin analogiques de nature pseudo- périodique, un étage d'entrée présentant une entrée destinée à recevoir les dits signaux électroniques analogiques Vin, et une sortie destinée à délivrer un signal analogique Vs dit signal vidéo, un dispositif d'amplification A présentant une sortie et une entrée destinée à recevoir le signal vidéo Vs, et une unité de traitement PU destinée à exploiter le signal présent à la sortie du dispositif d'amplification. L'étage d'entrée de cette caméra vidéo comporte un circuit d'interface FE tel que décrit plus haut. En effet, les signaux électroniques analogiques Vin issus du dispositif de détection Vin ayant une allure semblable à celle représentée à la figure 1, un tel circuit d'interface permet une élaboration précise du signal vidéo destiné à être exploité par l'unité de traitement PU après amplification. REVENDICATIONS 1. Circuit d'interface muni d'une entrée destinée à recevoir un signal d'entrée pseudo-périodique dont chaque pseudo-période comprend au moins un premier et un deuxième intervalles de temps consécutifs, signal d'entrée présentant un niveau dit de référence pendant le premier intervalle de temps et un niveau dit vidéo pendant le deuxième intervalle de temps, et d'une sortie destinée à délivrer un signal dont le niveau est représentatif de la différence entre le niveau de référence et le niveau vidéo pris par le signal d'entrée au cours d'une méme pseudo-période, circuit d'interface comprenant une première et une deuxième branches d'échantillonnage, chacune constituée d'échantillonneurs/bloqueurs disposés en série, chacun muni d'une entrée et d'une sortie, chaque branche présentant une entrée et une sortie constituées respectivement par l'entrée de son premier suiveur/bloqueur et la sortie de son dernier suiveur/bloqueur, la première branche contenant un suiveur/bloqueur de plus que la deuxième, l'entrée de chaque branche étant destinée à recevoir le signal d'entrée du circuit d'interface, un soustracteur muni d'une première entrée reliée à la sortie de la première branche, d'une deuxième entrée reliée à la sortie de la deuxième branche, et d'une sortie constituant la sortie du circuit d'interface, une boucle de régulation de niveau continu comportant une première capacité insérée entre l'entrée de l'une des branches et l'entrée du circuit d'interface, et un premier comparateur muni d'une première entrée reliée à la sortie de l'une des branches d'échantillonnage, d'une deuxième entrée destinée à recevoir un signal de régulation ayant une valeur prédéterminée, et d'une sortie destinée à commander la conduction d'un courant au travers de la première capacité, circuit d'interface caractérisé en ce que les entrées des première et deuxième branches sont reliées ensemble, formant un noeud commun relié via la première capacité à l'entrée du circuit d'interface, et en ce qu'il comporte en outre des moyens de contrôle, insérés entre les branches d'échantillonnage et le soustracteur, et activés si les niveaux des signaux présents aux sorties des première et deuxième branches correspondent au niveau de référence, moyens de contrôle permettant d'ajuster les valeurs des signaux présents aux entrées du soustracteur afin que les dites valeurs soient égales. 2. Circuit d'interface selon la revendication 1, caractérisé en ce que les moyens de contrôle comportent: un deuxième comparateur muni d'une première et d'une deuxième entrées respectivement reliées aux sorties des première et deuxième branches d'échantillonnage, et d'une sortie reliée via une deuxième capacité à une borne de tension fixe, et * un module dit de décalage, muni d'une entrée de signal reliée à la sortie de l'une des branches d'échantillonnage, d'une sortie de signal reliée à l'une des entrées du soustracteur dont l'autre entrée est reliée à la sortie de l'autre branche d'échantillonnage, le module de décalage étant en outre muni d'une entrée de commande reliée à la sortie du deuxième comparateur et étant destiné à générer, entre son entrée de signal et sa sortie de signal, une différence de potentiel dont la valeur dépend de la valeur du signal reçu sur l'entrée de commande. 3. Circuit d'interface selon la revendication 2, caractérisé en ce que le module de décalage comporte: une résistance disposée entre l'entrée de signal et la sortie de signal, 25. un troisième comparateur, muni d'une sortie, d'une première entrée destinée à recevoir un signal dit de contrôle ayant une valeur prédéterminée, et d'une deuxième entrée constituant l'entrée de commande du module de décalage, et une source de courant variable dont une sortie, reliée à l'une des bornes de la résistance, est destinée à débiter un courant dit de contrôle dont le sens et la valeur sont contrôlées par l'état de la sortie du troisième comparateur. 4. Caméra vidéo contenant: un dispositif de détection de lumière et de conversion de la lumière en signaux électroniques analogiques de nature pseudo- périodique, un étage d'entrée présentant une entrée destinée à recevoir les dits signaux électroniques analogiques, et une sortie destinée à délivrer un signal analogique dit signal vidéo, un dispositif d'amplification présentant une sortie et une entrée destinée à recevoir le signal vidéo, et une unité de traitement destinée à exploiter le signal présent à la sortie du dispositif d'amplification, caractérisée en ce que l'étage d'entrée comporte un circuit d'interface conforme à l'une quelconque des revendications 1 à 3.