FR 2748171 A1 19971031 FR 9605430 A 19960430 1 2748171 DOMAINE DE L'INVENTION La présente invention concerne un procédé permettant de générer un signal d'horloge destiné à être utilisé dans un récepteur de données, et un générateur d'horloge permettant de générer un signal d'horloge destiné à être utilisé dans un récepteur de données tel qu'un récepteur de données qui est utilisé dans un système d'accès télécommandé pour des véhicules. ARRIERE-PLAN DE L'INVENTION Dans des systèmes de communication de données, un émetteur de données émet des données, lesquelles données peuvent ensuite être reçues puis décodées par un récepteur de données. Afin de décoder les données reçues, le récepteur de données doit être synchronisé avec les données reçues. Dans des systèmes o un unique canal de communication est disponible pour une émission de données, ceci est réalisé en générant un signal d'horloge dans le récepteur de données qui est synchronisé avec les données reçues. Une technique connue permettant de générer un signal d'horloge sensiblement synchronisé avec les données reçues, voir par exemple la description commencçant à la page 414 du livre 'Fondements de la théorie de la transmission de l'information" de Alexandru Spataru, utilise le fait que le récepteur de données a une pré-connaissance du débit de données des données reçues. Le récepteur de données détecte des fronts des données reçues et une fois qu'un front des données reçues a été détecté, les données reçues sont échantillonnées à nouveau après plus de la moitié d'une période du signal reçu afin de déterminer si oui ou non les données sont encore au même niveau. Ceci permet au récepteur de données de décoder les données reçues. En général, il peut y avoir une ambiguïté en ce qui concerne le sens des données reçues; ceci peut être résolu en comparant une partie des données reçues à un mot de référence préalablement stocké dans le récepteur. Cette technique ne nécessite pas une fréquence d'échantillonnage précise et elle est par conséquent très rapide pour obtenir un signal d'horloge. 2 2748171 Cependant, cette technique connue repose sur la détection de fronts dans les données reçues et par conséquent, une telle technique présente des inconvénients significatifs lorsqu'elle est appliquée à des systèmes dans lesquels du bruit peut distordre fréquemment les fronts et par conséquent corrompre les données. Ceci peut aboutir à des erreurs lors du décodage des données par le récepteur de données. Une autre technique connue permettant de générer un signal d'horloge synchronisé utilise une boucle à verrouillage de phase (PLL) dans le récepteur de données. L'émetteur de données émet un signal d'horloge avant I'émission des données. La PLL verrouille l'oscillateur de récepteur sur le signal d'horloge émis de telle sorte qu'une fois que la PLL est verrouillée, le signal de sortie de la PLL soit synchronisé avec les données reçues. Cette technique nécessite que l'oscillateur de récepteur présente une fréquence suffisamment proche de la fréquence du signal d'horloge émis de telle sorte que la PLL puisse réaliser un verrouillage en un temps raisonnable. Les paramètres du récepteur de données sont établis en supposant que la PLL est verrouillée après un laps de temps prédéterminé, temps après lequel le récepteur de données peut recevoir et décoder les données reçues. Bien que cette technique permette d'obtenir un signal d'horloge précis destiné à une utilisation dans le récepteur de données qui n'est pas sensible au bruit, le temps requis pour réaliser le verrouillage peut être trop long pour certaines applications telles que les systèmes alimentés par accumulateur. Ces systèmes, afin d'améliorer la durée de vie des accumulateurs, nécessitent que l'émetteur de données et le récepteur de données soient commutés à l'état marche et à l'état arrêt pendant des périodes temporelles très courtes. Par exemple, dans des systèmes d'accès télécommandés pour des véhicules à moteur, le récepteur est périodiquement commuté à l'état arrêt et à l'état marche. Afin d'économiser la durée de vie de la batterie du véhicule, le temps pendant lequel le récepteur est à l'état marche est rendu aussi court que possible en considération du temps nécessaire pour décoder les données de verrouillage/déverrouillage reçues depuis un émetteur portable ou une unité de commande à distance en la possession du conducteur du véhicule. Aussitôt qu'un signal codé est reçu pendant la période pendant laquelle le récepteur est à l'état marche, le signal d'horloge généré dans le générateur 3 2748171 d'horloge du récepteur doit être synchronisé avec les données reçues afin de permettre un décodage des données avant que le récepteur ne soit amené à nouveau à l'état arrêt. Par conséquent, il existe un besoin pour un générateur d'horloge amélioré et pour un procédé amélioré permettant de générer un signal d'horloge en vue d'une utilisation dans un récepteur de données, lequel signal d'horloge soit sensiblement synchronisé avec les données reçues par le récepteur de données, dans lesquels les problèmes mentionnés ci- avant soient atténués. RESUME DE L'INVENTION Selon un premier aspect de la présente invention, on propose un procédé permettant de générer un signal d'horloge en vue d'une utilisation dans un récepteur de données, le signal d'horloge étant sensiblement synchronisé avec les données reçues par le récepteur de données, les données reçues comprenant un mot de synchronisation présentant une fréquence de données prédéterminée et une valeur prédéterminée, le procédé comprenant les étapes de: (A) génération de n horloges, chacune des n horloges présentant une fréquence qui est sensiblement la fréquence de données prédéterminée et étant déphasée par rapport à une horloge adjacente prise parmi les n horloges de 1/n-ième d'une période d'horloge; (B) échantillonnage du mot de synchronisation en utilisant chacune des n horloges et en déterminant laquelle des n horloges est synchronisée de manière optimum avec le mot de synchronisation; et (C) application de l'horloge déterminée prise parmi les n horloges au niveau d'une sortie, I'horloge déterminée prise parmi les n horloges constituant le signal d'horloge. Par conséquent, un avantage de la présente invention est qu'elle dérive le signal d'horloge qui cadence le récepteur de données à partir d'une référence de fréquence sur puce précise, ce qui assure une performance améliorée en présence de bruit. De préférence, le récepteur de données comprend un moyen de registre comprenant n registres, chacun des n registres étant cadencé par l'une respective des n horloges. Le mot de synchronisation est codé selon un codage de type Manchester de telle sorte que chaque bit du mot de 4 2748171 synchronisation comprenne un "1" logique dans une phase de la période d'horloge et un "0" logique dans une anti-phase de la période d'horloge. A chacune des n horloges correspond une autre horloge prise parmi les n horloges, qui est en anti-phase avec elle, et à chaque registre correspond un registre en anti-phase cadencé par une horloge en anti- phase. Selon cet agencement particulier, I'étape d'échantillonnage comprend: le décalage des données reçues dans chaque registre pris parmi les n registres en parallèle conformément à l'horloge respective prise parmi les n horloges; la comparaison du contenu de chaque registre avec un mot de comparaison codé selon un codage de type Manchester présentant la valeur prédéterminée et la production d'un signal de sortie pour chacun des n registres, le signal de sortie présentant un premier état logique lorsque le contenu du registre correspond au mot de comparaison et un second état logique lorsque le contenu du registre ne correspond pas au mot de comparaison; la vérification de ce que le contenu de chaque registre est inversé ou non par comparaison avec le contenu du registre en anti-phase correspondant; la production d'un signal de sortie pour chaque registre, le signal de sortie présentant un premier état logique lorsque le signal de comparaison pour le registre présente un premier état logique et que le contenu du registre est inversé par comparaison avec le contenu du registre en anti-phase correspondant, et présentant un second état logique lorsque le signal de comparaison du registre présente un second état logique et/ou que le contenu du registre n'est pas inversé par comparaison avec le contenu du registre en anti-phase correspondant; la sélection de l'horloge prise parmi les n horloges qui cadence un registre dont un signal de sortie présente le premier état logique et qui est sensiblement immunisée vis-à-vis du bruit; et la production de l'horloge sélectionnée prise parmi les n horloges en tant que l'horloge déterminée prise parmi les n horloges en vue d'une utilisation dans le récepteur de données. 2748171 Un avantage de cet agencement préféré est qu'il permet une immunité augmentée vis-à-vis du bruit en assurant que des données et non pas du bruit ont provoqué la reconnaissance du mot de synchronisation. Selon un second aspect de la présente invention, on propose un générateur d'horloge permettant de générer un signal d'horloge en vue d'une utilisation dans un récepteur de données, le signal d'horloge étant sensiblement synchronisé avec les données reçues par le récepteur de données, les données reçues comprenant un mot de synchronisation présentant une fréquence de données prédéterminée et une valeur prédéterminée, le générateur d'horloge étant caractérisé en ce qu'il comprend: un moyen pour générer n horloges, chacune des n horloges présentant une fréquence qui est sensiblement la fréquence de données prédéterminée et étant déphasée par rapport à une horloge adjacente prise parmi les n horloges de 1/n-ième d'une période d'horloge; un moyen de registre couplé pour recevoir les données reçues, le moyen de registre comprenant: n registres, chacun des n registres étant cadencé par une horloge respective prise parmi les n horloges de telle sorte que les données reçues soient décalées dans chaque registre pris parmi les n registres en parallèle conformément à l'horloge respective prise parmi les n horloges; et n logiques de décodage couplées à des registres respectifs pris parmi les n registres, chaque logique de décodage permettant de comparer le contenu du registre respectif à un mot de comparaison présentant la valeur prédéterminée et permettant de produire un signal de sortie, le signal de sortie présentant un premier état logique lorsque le contenu du registre respectif correspond au mot de comparaison et un second état logique lorsque le contenu du registre respectif ne correspond pas au mot de comparaison; et un moyen logique pour sélectionner l'horloge prise parmi les n horloges qui cadence un registre dont un signal de sortie présente le premier état logique et qui est sensiblement immunisée vis-à-vis du bruit pour produire l'horloge sélectionnée prise parmi les n horloges en tant que signal d'horloge en vue d'une utilisation dans le récepteur de données. La présente invention prévoit également un émetteur-récepteur de données pour recevoir des données émises par un émetteur de données, l'émetteurrécepteur de données étant caractérisé en ce qu'il comprend un générateur d'horloge tel que décrit ci-avant pour générer un signal d'horloge sensiblement synchronisé avec les données reçues. 6 2748171 BREVE DESCRIPTION DES DESSINS Des modes de réalisation particuliers de la présente invention sont maintenant décrits à titre d'exemple seulement en référence aux dessins annexés parmi lesquels: la figure 1 est un schéma fonctionnel d'un système de communication de données incorporant la présente invention; la figure 2 est une représentation des données émises par l'émetteur de données du système de communication de données de la figure 1; la figure 3 est une représentation d'un mot codé selon un codage de type Manchester qui, selon un mode de réalisation particulier, forme une partie des données représentées sur la figure 2; la figure 4 est un schéma fonctionnel d'un générateur d'horloge selon la présente invention qui est une partie du récepteur de données représenté sur la figure 1; la figure 5 est une représentation des n horloges qui sont générées dans le générateur d'horloge de la figure 4; la figure 6 est un schéma fonctionnel d'une partie du moyen de registre selon un premier mode de réalisation de l'invention, lequel moyen de registre est une partie du générateur d'horloge de la figure 4; la figure 7 est une représentation d'un bit de données codé selon un codage de type Manchester tel qu'échantillonné par les n horloges de la figure 5; la figure 8 est un schéma du moyen logique selon l'invention qui est une partie du générateur d'horloge de la figure 4; la figure 9 est un schéma du circuit de restauration de données selon l'invention qui est une partie du générateur d'horloge de la figure 4; la figure 10 est un schéma fonctionnel d'une partie du moyen de registre selon un second mode de réalisation de l'invention; et la figure 11 est un diagramme d'états. DESCRIPTION DETAILLEE DES DESSINS La figure 1 représente une mise en oeuvre particulière de la présente invention dans un système de transmission de données radiofréquence 2. Cependant, ceci constitue seulement un exemple d'un système auquel l'invention peut être appliquée. La présente invention peut être utilisée dans n'importe quels systèmes de communication de données dans lesquels un 7 2748171 unique canal de communication est disponible, par exemple des systèmes qui utilisent des bus monofils ou un système d'accès télécommandé pour des véhicules à moteur utilisant des signaux de transmission radiofréquences ou infrarouges. Par référence tout d'abord à la figure 1, dans un système de communication de données 2 selon un mode de réalisation particulier de la présente invention, des données sont émises depuis un émetteur de données 4 et sont reçues par un récepteur de données 6. La fréquence de l'émetteur de données 4 vaut frf et les données sont envoyées à une fréquence de données prédéterminée (ftx). La présente invention concemrne la génération d'un signal d'horloge dans le récepteur de données 6, lequel signal d'horloge est sensiblement synchronisé avec les données reçues et par conséquent, très peu de détails concernant l'émetteur de données 4 sont présentés ici. Il convient cependant d'apprécier que n'importe quel émetteur de données peut former l'émetteur de données 4 du système de communication de données 2. Le récepteur de données 6 selon la présente invention comprend une partie radio 8 et un générateur de signal d'horloge 10. La partie radio 8 reçoit les données émises par l'émetteur de données 4 via une antenne 12 et un signal présentant une fréquence flo généré par un oscillateur local 14 et produit des données sur une sortie. La sortie de la partie radio 8 est connectée au générateur de signal d'horloge 10. L'invention nécessite la génération dans le récepteur de données 6 d'un signal d'horloge dont la fréquence fclk est approximativement la même que la fréquence de données prédéterminée ftx. Selon le mode de réalisation particulier, le récepteur de données 6 comprend un récepteur radio super-hétérodyne dans lequel le signal RF reçu à frf est mélangé au signal provenant de l'oscillateur local 14 à fi, afin de produire un signal de fréquence intermédiaire IF à une fréquence ff o fif = flo - frf. Un signal de données de bande de base à ftx est généré par un moyen de démodulation standard au niveau de la sortie de la section IF (non représentée) du récepteur super-hétérodyne. La fréquence flo peut être exprimée par (1 + p) * frf o p présente habituellement une valeur inférieure à l'unité, par exemple p = 0,001. Par conséquent, fif = P * frf. Puisque, dans l'émetteur de données 4, les fréquences frf et ftxb sont connues, la relation qui les lie est également connue. 8 2748171 Par souci de commodité, ftx peut être choisi de manière à être un sousmultiple exact de frf. Par conséquent, dans le récepteur de données 6, il est trivial, par exemple au moyen d'un diviseur de fréquence 9 connecté à l'oscillateur local 14, de générer un signal d'horloge fclk dont la fréquence vaut (1 + p) * fix. Bien qu'une imprécision dans les circuits utilisés pour générer tous les signaux d'émetteur et de récepteur signifie que la différence au niveau des fréquences fclk et ftx ne peut pas être connue de façon exacte, le signe de la différence peut toujours être connu en choisissant une valeur appropriée pour p o p peut être un nombre positif ou négatif. Cependant, selon le mode de réalisation particulier, les tolérances des composants sont choisies de telle sorte que p soit toujours positif. Le signal d'horloge fdk produit par le diviseur de fréquence 9 est couplé au générateur de signal d'horloge 10. Le générateur de signal d'horloge 10 comporte deux sorties 16 et 18 pour produire respectivement les données reçues (DONNEES) et un signal d'horloge SCLK, lesquels signaux sont couplés à d'autres circuits (non représentés) du récepteur de données pour décoder les données. Le signal d'horloge SCLK au niveau de la sortie d'horloge 18 est sensiblement synchronisé avec les données reçues. Selon le mode de réalisation particulier, I'émetteur de données 4 émet des données comprenant au moins un mot de synchronisation 20 et des données réelles 22 (voir figure 2). Le mot de synchronisation 20 comprend de préférence 8 bits de données présentant une valeur prédéterminée et les données réelles peuvent comprendre 100 bits. De préférence, les données sont codées selon un codage de type Manchester. Cependant, les données peuvent être codées conformément à n'importe quel type de codage qui envoie en continu des "1 et des "0N. Un avantage de l'utilisation du codage de type Manchester est constitué par le fait que la valeur moyenne d'un bit de données est à mi-chemin entre un '1" logique et un "0" logique. Cette valeur moyenne peut ensuite être utilisée par le récepteur de données pour déterminer si les données valent '1" ou "0" en déterminant respectivement lorsque les données sont au-dessus de la valeur moyenne ou au-dessous de la valeur moyenne. Par référence maintenant à la figure 4, un générateur de signal d'horloge 10 permettant de générer un signal d'horloge sensiblement 9 2748171 synchronisé avec des données reçues est représenté de manière plus détaillée. Le générateur de signal d'horloge 10 comprend un moyen permettant de générer n horloges, chacune des n horloges présentant une fréquence fdk qui est sensiblement la fréquence de données prédéterminée ftx et qui est déphasée par rapport à une horloge adjacente des n horloges de 1/n-ième d'une période d'horloge. De préférence, le moyen de génération de n horloges comprend un compteur 26 cadencé par une horloge de compteur CCLK produite au niveau d'une entrée 29 de manière à produire n horloges au niveau d'une sortie 31. L'horloge de compteur CCLK présente une fréquence qui est égaie à n * (1 + p) * ftx, valeur qui est dérivée à partir du signal généré par l'oscillateur local 14. Le compteur compte jusqu'à n de telle sorte que chacune des n horloges présente une fréquence fclk qui soit sensiblement la fréquence de données prédéterminée (fclk = (1 + p) * ft,) et qui soit déphasée par rapport à une horloge adjacente de 1/n-ième d'une période d'horloge (voir figure 5). Les n horloges sont couplées à une entrée d'horloge 34 du moyen de registre 28 qui comporte une entrée de données 36 pour recevoir les données brutes provenant de la partie radio 8 et ce moyen de registre 28 comprend n registres. Chacun des n registres est cadencé par l'une respective des n horloges. Les données brutes (DONNEES BRUTES), c'està-dire le mot de synchronisation 20 suivi par les données réelles 22, sont décalées en parallèle dans chacun des n registres conformément à l'horloge respective afférente. Selon le mode de réalisation particulier, n est égal à huit (8) de telle sorte que le compteur 26 produit huit (8) horloges CLK1-CLK8 au niveau de la sortie 31 (voir figure 5) sur huit (8) registres R1 -R8. Cependant, n peut être n'importe quel entier supérieur ou égal à 4. Par conséquent, le mot de synchronisation 20 des données brutes est cadencé dans le premier registre R1 par la première horloge (CLK1), est cadencé dans le second registre R2 par la seconde horloge (CLK2) etc..., le mot de synchronisation 20 des données brutes étant cadencé dans le huitième registre R8 par la huitième horloge (CLK8). Par référence maintenant également à la figure 6, chaque registre R1 -R8 selon un premier mode de réalisation de la présente invention, seulement le registre R1 étant représenté sur la figure 6, comporte une 2748171 logique de décodage 40 qui lui est couplée pour comparer le contenu de R1 à un mot de comparaison et pour appliquer un signal de sortie HED1 en réponse à la comparaison sur un moyen logique 30. C'est-à-dire que chaque bit de données maintenu dans le registre R1 est comparé en parallèle à des bits correspondants du mot de comparaison. Huit signaux de sortie HED1-HED8 sont par conséquent appliqués sur le moyen logique 30. Le mot de comparaison présente une valeur prédéterminée qui correspond à la valeur prédéterminée du mot de synchronisation émis par l'émetteur de données 4 et reçu par le récepteur de données 6. Selon le mode de réalisation particulier, le mot de synchronisation et par conséquent le mot de comparaison présentent une valeur prédéterminée de "00110111 ". La figure 3 représente un mot de synchronisation 20 comprenant 8 bits de données codé selon un codage de type Manchester représentant la valeur 00110111. Si le contenu d'un registre correspond au mot de comparaison, alors le signal de sortie HED1-8 présente un premier état logique (par exemple un 1" logique) et s'il n'y a pas de correspondance, alors le signal de sortie HED1-8 présente un second état logique (par exemple un "0" logique). Puisque selon le mode de réalisation particulier, le mot de synchronisation des données reçues est un mot de huit bits, chacun des registres R1-R8 comprend un registre à décalage de 8 bits. Dans un système idéal sans bruit, quatre des signaux de sortie HED1-8 seraient par conséquent à "1" et l'une quelconque des quatre horloges associées CLK1-CLK8 serait valide et pourrait être utilisée pour cadencer les circuits de décodage de récepteur de données (non représentés). Les quatre autres signaux de sortie HED1-8 seraient à "0'. Cependant, comme il a été discuté ci-avant, le bruit peut constituer un problème significatif et peut corrompre les données. Le moyen logique 30 sélectionne par conséquent celui des registres R1 -R8 qui présente un signal de sortie HED1-HED8 présentant un "1" logique et dont l'horloge est sensiblement immunisée vis-à-vis du bruit. Reportons-nous maintenant également à la figure 7 qui représente un bit 44 de données codées selon un codage de type Manchester, une période d'horloge ou période binaire étant représentée par l'index de référence 46. Le bit de données 44 représente un "1" logique codé selon un codage de type Manchester. La flèche 42 indique à titre d'exemple lorsque chacune des huit il 2748171 horloges CLK1 -CLK8 échantillonne le bit 44 qui est décalé dans les registres respectifs R1i -R8. Les fronts du bit 44 sont susceptibles de s'arrondir dans le filtre (non représenté) du récepteur super-hétérodyne (non représenté) de la partie radio 8 et des parties du bit 44 après chaque transition de niveau sont très sensibles au bruit. Il est par conséquent préférable de sélectionner en tant qu'horloge de données la dernière des n horloges CLK1 à CLK8 qui a décodé correctement les données, soit CLK4 dans cet exemple. Cependant, la dernière horloge peut en général être suffisamment proche du front descendant des données susceptibles d'être affecté par le bruit de phase et par conséquent, I'horloge précédente CLK3 est sélectionnée en tant qu'horloge de données. Puisque la fréquence fcik a été choisie de telle sorte qu'une quelconque différence entre elle et ftx soit telle que fcdk soit supérieure à ftx (p est un nombre positif), l'horloge de données sélectionnée reste correctement synchronisée avec les données reçues qui arrivent pendant une durée maximum avant qu'une resynchronisation soit nécessaire. Le moyen logique 30 sélectionne la meilleure horloge parmi les horloges CLK1-CLK8 en sélectionnant la pénultième horloge valide, dans l'exemple décrit ci-avant CLK3, ou la seule horloge valide. La figure 8 représente un mode de réalisation particulier du moyen logique 30. Le moyen logique 30 comprend un moyen 47 pour déterminer quelles horloges prises parmi les n horloges sont valides conformément à la règle qui suit: si un signal de sortie HEDm (o m représente le numéro du signal de sortie d'un registre) est à "1" logique et que des signaux de sortie HEDm + 2 et HEDm + 3 sont tous deux à "0" logique, alors l'horloge associée à HEDm est valide. Le moyen logique 30 comprend en outre un moyen 49 pour déterminer laquelle des horloges valides déterminées est la pénultième horloge valide ou la seule horloge valide et pour produire au niveau de sa sortie 53 la pénultième horloge valide déterminée ou la seule horloge valide déterminée en tant que l'horloge sélectionnée SCLK parmi les n horloges. Selon le mode de réalisation particulier, le moyen 49 comprend une pluralité de dispositifs de verrouillage 50 et un moyen de sélection d'horloge 52. Chacun de la pluralité de dispositifs de verrouillage 50 est cadencé par l'une respective des n horloges CLK1-CLK8 et il produit un signal de sortie de dispositif de verrouillage respectif L1-L8. Lorsque le moyen 47 détermine qu'une horloge est valide, le dispositif de verrouillage 12 2748171 cadencé par l'horloge valide est validé et un signal de verrouillage est produit au niveau de la sortie du dispositif de verrouillage validé présentant le premier état logique "1". Les autres dispositifs de verrouillage produisent également des signaux de verrouillage au niveau de leurs sorties respectives présentant le second état logique "0". Par exemple, lorsque la troisième horloge CLK3 est sélectionnée, l'un 48 des dispositifs de verrouillage 50 associé à la troisième horloge CLK3 est validé et un signal de verrouillage L3 est produit au niveau de la sortie du dispositif de verrouillage validé 48 présentant le premier état logique m1l. Les autres dispositifs de verrouillage 50 produisent également des signaux de verrouillage L1, L2, L4-L8 au niveau de leurs sorties respectives présentant le second état logique "0". Les signaux de verrouillage L1 -L8 correspondant aux huit horloges CLK1CLK8 sont appliqués sur le moyen de sélection d'horloge 52 en association avec les huit horloges CLK1 -CLK8. Le moyen de sélection d'horloge sélectionne l'horloge dont le signal de verrouillage présente le premier état logique, c'est-à-dire la troisième horloge CLK3, qui est produite au niveau de sa sortie 53 en tant qu'horloge sélectionnée SCLK. Par référence également à la figure 9, l'horloge sélectionnée SCLK est couplée à un circuit de restauration de données 32 et à la sortie d'horloge 18 du générateur de signal d'horloge 10. Le circuit de restauration de données reçoit les données brutes (DONNEES BRUTES) provenant de la partie radio 8 et produit sur la sortie 16 du générateur de signal d'horloge 10 les données reçues qui sont sensiblement synchronisées avec l'horloge sélectionnée SCLK. Le circuit de restauration de données 32 comprend de préférence un dispositif de verrouillage 54. La sortie 53 du moyen de sélection d'horloge 52 est couplée à l'entrée d'horloge du dispositif de verrouillage 54 et à la sortie d'horloge 18 du générateur d'horloge 10. Les données brutes provenant de la partie radio 8 sont couplées à une entrée de données du dispositif de verrouillage 54. Une sortie de données du dispositif de verrouillage 54 est couplée à la sortie 16 du générateur de signal d'horloge. Les données brutes au niveau de l'entrée de données du dispositif de verrouillage 54 sont verrouillées conformément à l'horloge sélectionnée de telle sorte que les données reçues au niveau de la sortie 16 et le signal d'horloge au niveau de l'entrée d'horloge 18 soient sensiblement synchronisés. 13 2748171 Le générateur de signal d'horloge 10 utilise par conséquent le mot de synchronisation 20 des données reçues afin de produire une horloge qui est sensiblement synchronisée avec les données reçues et qui est utilisée par le récepteur de données pour décoder les données réelles 22 qui suivent le mot de synchronisation 20. Selon un second mode de réalisation de l'invention, lequel mode de réalisation utilise des données codées selon un codage de type Manchester, l'agencement symétrique des données codées selon un codage de type Manchester est utilisé pour assurer que des données et non pas du bruit ont généré la reconnaissance du mot de synchronisation. Un bit de données codées selon un codage de type Manchester (voir par exemple figure 7) comprend un demi-bit présentant un "1" logique dans une phase de la période d'horloge et un demi-bit présentant un "0" logique dans une anti-phase de la période d'horloge. Parmi les huit horloges CLK1-CLK8, la première horloge CLK1 est en anti-phase par rapport à la cinquième horloge CLK5, la seconde horloge CLK2 est en anti- phase par rapport à la sixième horloge CLK6, la troisième horloge CLK3 est en anti-phase par rapport à la septième horloge CLK7 et la quatrième horloge CLK4 est en anti-phase par rapport la huitième horloge CLK8. Par conséquent, lorsque des données exemptes de bruit sont reçues, le contenu d'un registre cadencé par une horloge est inversé, c'est-à-dire est différent au niveau de chaque bit, par comparaison avec le contenu du registre cadencé par l'horloge en anti-phase, soit le registre en anti-phase. Par référence maintenant à la figure 10 qui représente le moyen de registre 24 selon le second mode de réalisation de l'invention, le moyen de registre 24 comprend en outre pour chaque registre R1 -R8, dont seulement deux registres R1 et R5 sont représentés, une porte logique 41 couplée à la logique de décodage 40 du registre R1 ainsi qu'à la logique de décodage 400 du registre en anti-phase R5. Les composants similaires à ceux de la figure 6 sont repérés au moyen des mêmes index de référence. Les sorties des portes logiques 41 produisent des signaux de sortie HED1-HED8. Le signal de sortie HED1 au niveau de la porte logique 41 présente un premier état logique (logique 1") seulement si le contenu du registre R1 est décodé par la logique de décodage 40 comme étant le mot de synchronisation prédéterminé, soit 00110111 selon le mode de réalisation particulier, et le contenu du registre en 14 2748171 anti-phase R5 est décodé par la logique de décodage 400 comme étant le complément du mot de synchronisation prédéterminé, soit 11001000 selon le mode de réalisation particulier. Le moyen logique 30 utilise les signaux de sortie HED1-HED8 pour sélectionner l'horloge appropriée, comme expliqué ci-avant pour le premier mode de réalisation. Un avantage du second mode de réalisation est que la vérification supplémentaire à l'aide des registres en anti-phase constitue un agencement qui est fortement immunisé vis-à-vis du bruit. Si les données réelles 22 émises par l'émetteur de données 4 sont longues, par exemple supérieures à 100 bits, la dérive en fréquence entre la fréquence de données prédéterminée ftx et la fréquence des horloges CLK1-CLK8, due par exemple à une dérive du cristal, peut être significativement importante de telle sorte que l'horloge sélectionnée devienne désynchronisée par rapport aux données reçues. Le récepteur de données 6 doit alors être resynchronisé. Par conséquent, pour des données réelles longues, le récepteur de données 6 selon la présente invention est resynchronisé en envoyant une pluralité de paquets de données, chaque paquet de données comprenant un mot de synchronisation présentant la fréquence de données prédéterminée et la valeur prédéterminée, suivi par des données réelles qui sont à leur tour suivies par une pluralité de zéros "0" ou de uns "1" non codés selon un codage de type Manchester. Selon le mode de réalisation particulier, huit zéros sont émis dans un paquet de données de telle sorte que la totalité des n registres R1 -R8 du moyen de registre 28 soient remplis par des zéros. Une telle séquence de 8 zéros non codés selon un codage de type Manchester ne peut jamais être observée dans des données codées selon un codage de type Manchester. Par conséquent, I'utilisation de cette séquence pour démarrer une resynchronisation n'impose aucune limitation sur le contenu du paquet de données codées selon un codage de type Manchester. Ceci remet à l'état initial le moyen logique 30 de telle sorte que le dispositif de verrouillage de l'horloge sélectionnée soit invalidé, que le signal de sortie du dispositif de verrouillage soit remis à l'état initial et que l'horloge sélectionnée soit remise à l'état initial. Le processus de synchronisation est ensuite démarré à nouveau suite à la réception d'un mot de synchronisation suivant 20. 2748171 Cette mise en oeuvre permet l'envoi d'un nombre arbitraire de mots de synchronisation. Aussitôt que l'unité m1l est reconnue, le système verrouille l'horloge sélectionnée et continue à l'utiliser jusqu'à ce que les zéros réalisent une remise à l'état initial. La figure 11 est un diagramme d'états partiel pour le processus de resynchronisation. Dans un état 2, pavé 60, un mot de synchronisation valide est recherché et lorsqu'il est trouvé, un état 3, pavé 62, est entré. Dans l'état 3, l'horloge sélectionnée est utilisée pour valider le microprocesseur (non représenté) du récepteur de données 6 jusqu'à ce qu'une pluralité de zéros soient envoyés afin de resynchroniser l'horloge avec les données reçues. La machine d'états revient à l'état 2, pavé 60. De préférence, la machine d'états est cadencée par l'horloge sélectionnée lors d'un passage de l'état 2 à l'état 3 puisque le signal de validation (VALIDATION) qui peut être utilisé pour permettre une sortie sur le microprocesseur du récepteur de données (non représenté) lorsque l'une des horloges CLK1-CLK8 est sélectionnée présente toujours la même relation de phase avec l'horloge sélectionnée. N'importe quelle horloge peut être utilisée mais si l'horloge sélectionnée n'est pas utilisée, certaines données peuvent être perdues. Les modes de réalisation particuliers ont été jusqu'ici décrits dans le cas o le mot de synchronisation comprend 8 bits. Ceci est à des fins d'illustration seulement. Cependant, le générateur de signal d'horloge selon la présente invention utilise le mot de synchronisation pour produire un signal d'horloge sensiblement synchronisé avec les données reçues selon I bits, o I est le nombre de bits dans le mot de synchronisation. Ceci est une période temporelle significativement plus courte que dans l'agencement de l'art antérieur qui utilise une PLL Par conséquent, la présente invention assure des avantages distincts pour une utilisation dans des applications alimentées par accumulateur telles que des systèmes d'ouverture de porte sans clé pour des automobiles. Un autre avantage de la présente invention est qu'elle n'échantillonne pas des fronts des données comme dans l'agencement de l'art antérieur décrit ci-avant et que par conséquent, elle ne souffre pas des problèmes de bruit associés à un tel agencement. La présente invention est fortement immunisée vis-à-vis du bruit puisqu'elle échantillonne le bit de données à 3/4 de période. 16 2748171 En outre, l'immunité vis-à-vis du bruit du générateur de signal d'horloge selon l'invention peut être améliorée en observant le contenu du registre anti-phase. Ceci peut être réalisé en utilisant une logique simple. Il est à apprécier que les modes de réalisation décrits ici puissent être mis en oeuvre à l'aide des divers signaux qui présentent des combinaisons d'états logiques différentes de celles décrites ici. Le récepteur de données 6 selon l'invention peut être utilisé dans un système d'accès télécommandé (non représenté) pour des véhicules. Dans un tel système, le récepteur de données 6 est installé sur le véhicule (non représenté) et le système comprend en outre un émetteur de données tel qu'une unité de télécommande ou une clé électronique qui est en la possession du conducteur du véhicule. L'émetteur de données émet un signal codé pour verrouiller ou déverrouiller les portes du véhicule, lequel signal codé est recçu par le récepteur de données 6. Le générateur de signal d'horloge 10 du récepteur de données 6 génère un signal d'horloge synchronisé avec le signal codé comme décrit ci-avant, lequel signal d'horloge est utilisé pour décoder le signal codé. Si le signal codé est déterminé comme étant valide lors du décodage, les portes du véhicule sont alors verrouillées ou déverrouillées. Le signal codé pour verrouiller ou déverrouiller les portes du véhicule peut être un signal radiofréquence ou un signal infrarouge ou tout autre signal similaire. 17 2748171 REVENDICATIONS 1. Procédé permettant de générer un signal d'horloge en vue d'une utilisation dans un récepteur de données, le signal d'horloge étant sensiblement synchronisé avec les données reçues par le récepteur de données, les données reçues comprenant un mot de synchronisation présentant une fréquence de données prédéterminée et une valeur prédéterminée, le procédé étant caractérisé en ce qu'il comprend les étapes de: (A) génération de n horloges, chacune des n horloges présentant une fréquence qui est sensiblement la fréquence de données prédéterminée et étant déphasée par rapport à une horloge adjacente prise parmi les n horloges de 1/n-ième d'une période d'horloge; (B) échantillonnage du mot de synchronisation en utilisant chacune des n horloges et en déterminant laquelle des n horloges est synchronisée de manière optimum avec le mot de synchronisation; et (C) application de l'horloge déterminée prise parmi les n horloges au niveau d'une sortie, I'horloge déterminée prise parmi les n horloges constituant le signal d'horloge. 2. Procédé selon la revendication 1, dans lequel les données reçues comprennent une pluralité de paquets de données, chaque paquet comprenant un mot de synchronisation présentant la fréquence de données prédéterminée et la valeur prédéterminée, suivi par des données réelles qui sont à leur tour suivies par une pluralité de zéros ou une pluralité de uns, le procédé étant caractérisé en ce qu'il comprend en outre les étapes de: remise à l'état initial de l'horloge déterminée suite à la réception de la pluralité de zéros ou de la pluralité de uns; et répétition des étapes (A) à (C) en utilisant le mot de synchronisation suivant afin de générer un signal d'horloge qui soit sensiblement synchronisé avec les données reçues. 3. Procédé selon la revendication 1 ou 2, dans lequel le récepteur de données comprend un moyen de registre comprenant n registres, chacun des n registres étant cadencé par une horloge respective prise parmi les n horloges, et caractérisé en ce que l'étape d'échantillonnage (B) comprend: 18 2748171 le décalage des données reçues dans chaque registre pris parmi les n registres en parallèle conformément à l'horloge respective prise parmi les n horloges; la comparaison du contenu de chaque registre avec un mot de comparaison présentant la valeur prédéterminée et la production d'un signal de sortie pour chacun des n registres, le signal de sortie présentant un premier état logique lorsque le contenu du registre correspond au mot de comparaison et un second état logique lorsque le contenu du registre ne correspond pas au mot de comparaison; la sélection de l'horloge prise parmi les n horloges qui cadence un registre dont un signal de sortie présente le premier état logique et qui est sensiblement immunisée vis-à-vis du bruit; et la production de l'horloge sélectionnée prise parmi les n horloges en tant que l'horloge déterminée prise parmi les n horloges en vue d'une utilisation dans le récepteur de données. 4. Procédé selon la revendication 3, caractérisé en ce que l'étape de sélection comprend les étapes de: détermination des horloges prises parmi les n horloges qui sont valides conformément à la règle qui suit: si un signal de sortie m présente le premier état logique et que des second (m + 2) et troisième (m + 3) signaux de sortie se produisant à la suite du signal de sortie présentent tous deux le second état logique, alors l'horloge associée au signal de sortie m est valide; détermination de laquelle des horloges valides déterminées est la pénultième horloge valide ou la seule horloge valide; et production de la pénultième horloge valide ou de la seule horloge valide en tant que l'horloge sélectionnée parmi les n horloges. 5. Procédé selon la revendication 1, 2, 3 ou 4, caractérisé en ce qu'un mot de synchronisation est codé de telle sorte que chaque bit du mot de synchronisation codé comprenne un demi-bit de valeur logique "1" et un demi-bit de valeur logique "O". 6. Procédé selon la revendication 1, dans lequel le récepteur de données comprend un moyen de registre comprenant n registres, chacun des n registres étant cadencé par l'une respective des n horloges, dans lequel le mot de synchronisation est codé selon un codage de type 19 2748171 Manchester de telle sorte que chaque bit du mot de synchronisation codé comprenne un "1" logique dans une phase de la période d'horloge et un "0" logique dans une anti-phase de la période d'horloge, et dans lequel chacune des n horloges comporte une autre horloge prise parmi les n horloges en anti-phase avec elle, et chaque registre comporte un registre en anti-phase cadencé par une horloge en anti-phase, caractérisé en ce que l'étape d'échantillonnage comprend: le décalage des données reçues dans chaque registre pris parmi les n registres en parallèle conformément a l'horloge respective prise parmi les n horloges; la comparaison du contenu de chaque registre avec un mot de comparaison codé selon un codage de type Manchester présentant la valeur prédéterminée et la production d'un signal de comparaison pour chacun des n registres, le signal de comparaison présentant un premier état logique lorsque le contenu du registre correspond au mot de comparaison et un second état logique lorsque le contenu du registre ne correspond pas au mot de comparaison; la vérification de ce que le contenu de chaque registre est inversé ou non par comparaison avec le contenu du registre en anti-phase correspondant; la production d'un signal de sortie pour chaque registre, le signal de sortie présentant un premier état logique lorsque le signal de comparaison pour le registre présente un premier état logique et que le contenu du registre est inversé par comparaison avec le contenu du registre en anti-phase correspondant, et présentant un second état logique lorsque le signal de comparaison du registre présente un second état logique et/ou que le contenu du registre n'est pas inversé par comparaison avec le contenu du registre en anti-phase correspondant; la sélection de l'horloge prise parmi les n horloges qui cadence un registre dont un signal de sortie présente le premier état logique et qui est sensiblement immunisée vis-à- vis du bruit; et la production de l'horloge sélectionnée prise parmi les n horloges en tant que l'horloge déterminée prise parmi les n horloges en vue d'une utilisation dans le récepteur de données. 2748171 7. Procédé selon la revendication 6, caractérisé en ce que l'étape de sélection comprend les étapes de: détermination des horloges prises parmi les n horloges qui sont valides conformément à la règle qui suit: si un signal de sortie m présente le premier état logique et que des second (m + 2) et troisième (m + 3) signaux de sortie se produisant à la suite du signal de sortie présentent tous deux le second état logique, alors l'horloge associée au signal de sortie m est valide; détermination de laquelle des horloges valides déterminées est la pénultième horloge valide ou la seule horloge valide; et production de la pénultième horloge valide ou de la seule horloge valide en tant que l'horloge sélectionnée parmi les n horloges. 8. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que n vaut au moins quatre. 9. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la fréquence de chacune des n horloges est égale à (1 + p) *ftx o fbtx est la fréquence de données prédéterminée et p est un nombre positif ou négatif inférieur à l'unité. 10. Générateur d'horloge (10) permettant de générer un signal d'horloge en vue d'une utilisation dans un récepteur de données (6), le signal d'horloge étant sensiblement synchronisé avec les données reçues par le récepteur de données, les données reçues comprenant un mot de synchronisation (20) présentant une fréquence de données prédéterminée et une valeur prédéterminée, le générateur d'horloge étant caractérisé en ce qu'il comprend: un moyen pour générer n horloges (CLK1-CLK8), chacune des n horloges présentant une fréquence qui est sensiblement la fréquence de données prédéterminée et étant déphasée par rapport à une horloge adjacente prise parmi les n horloges de 1/n-ième d'une période d'horloge; un moyen de registre (28) couplé pour recevoir les données reçues, le moyen de registre comprenant: n registres (R1-R8), chacun des n registres étant cadencé par une horloge respective prise parmi les n horloges de telle sorte que les données reçues soient décalées dans chaque registre pris parmi les n registres en parallèle conformément à l'horloge respective prise parmi les n horloges; et 21 2748171 n logiques de décodage (40) couplées à des registres respectifs pris parmi les n registres, chaque logique de décodage permettant de comparer le contenu du registre respectif à un mot de comparaison présentant la valeur prédéterminée et permettant de produire un signal de sortie, le signal de sortie présentant un premier état logique lorsque le contenu du registre respectif correspond au mot de comparaison et un second état logique lorsque le contenu du registre respectif ne correspond pas au mot de comparaison; et un moyen logique (30) pour sélectionner l'horloge prise parmi les n horloges qui cadence un registre dont un signal de sortie présente le premier état logique et qui est sensiblement immunisée vis-à-vis du bruit pour produire l'horloge sélectionnée prise parmi les n horloges en tant que signal d'horloge en vue d'une utilisation dans le récepteur de données. 11. Générateur d'horloge selon la revendication 10, caractérisé en ce que le moyen logique comprend: un moyen (47) pour déterminer quelles horloges prises parmi les n horloges sont valides conformément à la règle qui suit: si un signal de sortie m présente le premier état logique et que des second (m + 2) et troisième (m + 3) signaux de sortie se produisant à la suite du signal de sortie présentent tous deux le second état logique, alors l'horloge associée au signal de sortie m est valide; et un moyen (49) pour déterminer laquelle des horloges valides déterminées est la pénultième horloge valide ou la seule horloge valide et pour produire la pénultième horloge valide ou la seule horloge valide en tant que l'horloge sélectionnée prise parmi les n horloges. 12. Générateur d'horloge selon la revendication 10 ou 11, caractérisé en ce qu'un mot de synchronisation est codé de telle sorte que chaque bit du mot de synchronisation codé comprenne comprenne un demi- bit de valeur logique "1" et un demi-bit de valeur logique "0". 13. Générateur d'horloge (10) permettant de générer un signal d'horloge en vue d'une utilisation dans un récepteur de données (6), le signal d'horloge étant sensiblement synchronisé avec les données reçues par le récepteur de données, les données reçues comprenant un mot de synchronisation (20) présentant une fréquence de données prédéterminée et une valeur prédéterminée, et étant codé selon un codage de type 22 2748171 Manchester de telle sorte que chaque bit du mot de synchronisation codé comprenne un "1" logique dans une phase d'une période d'horloge et un "O" logique dans une anti-phase de la période d'horloge, le générateur d'horloge étant caractérisé en ce qu'il comprend: un moyen pour générer n horloges (CLK1-CLK8), chacune des n horloges présentant une fréquence qui est sensiblement la fréquence de données prédéterminée et étant déphasée par rapport à une horloge adjacente prise parmi les n horloges de 1/n-ième de la période d'horloge, à chacune des n horloges correspondant en outre une autre horloge prise parmi les n horloges en anti-phase avec elle; un moyen de registre (28) couplé pour recevoir les données reçues, le moyen de registre comprenant: n registres (R1-R8), chacun des n registres étant cadencé par l'une respective des n horloges de telle sorte que les données reçues soient décalées dans chaque registre pris parmi les n registres en parallèle conformément à l'horloge respective prise parmi les n horloges, à chacun des n registres correspondant un registre en anti-phase cadencé par une horloge en anti-phase; n logiques de décodage (40) couplées à des registres respectifs pris parmi les n registres, chaque logique de décodage permettant de comparer le contenu du registre respectif avec un mot de comparaison codé selon un codage de type Manchester présentant la valeur prédéterminée et permettant de produire un signal de comparaison au niveau d'une sortie, le signal de comparaison présentant un premier état logique lorsque le contenu du registre respectif correspond au mot de comparaison et un second état logique lorsque le contenu du registre respectif ne correspond pas au mot de comparaison; et n portes logiques (41) pour des registres respectifs pris parmi les n registres, chaque porte logique étant couplée à la logique de décodage (40) du registre respectif (R1) et à la logique de décodage (400) de son registre en anti-phase (R5) pour vérifier si oui ou non le contenu du registre respectif est inversé par comparaison avec le contenu de son registre en anti-phase et pour produire un signal de sortie (HED1-HED8) pour le registre respectif, le signal de sortie présentant un premier état logique lorsque le signal de comparaison pour le registre présente un premier état logique et 23 2748171 que le contenu du registre est inversé par comparaison avec le contenu de son registre en anti-phase, et présentant un second état logique lorsque le signal de comparaison du registre présente un second état logique et/ou que le contenu du registre n'est pas inversé par comparaison avec le contenu de son registre en anti-phase; et un moyen logique (30) pour sélectionner l'horloge prise parmi les n horloges qui cadence un registre dont un signal de sortie présente le premier état logique et qui est sensiblement immunisée vis-à-vis du bruit pour produire l'horloge sélectionnée prise parmi les n horloges en tant que signal d'horloge en vue d'une utilisation dans le récepteur de données. 14. Générateur d'horloge selon la revendication 13, caractérisé en ce que le moyen logique comprend: un moyen (47) pour déterminer quelles horloges prises parmi les n horloges sont valides conformément à la règle qui suit: si un signal de sortie m présente le premier état logique et que des second (m + 2) et troisième (m + 3) signaux de sortie se produisant à la suite du signal de sortie présentent tous deux le second état logique, alors l'horloge associée au signal de sortie m est valide; et un moyen (49) pour déterminer laquelle des horloges valides déterminées est la pénultième horloge valide ou la seule horloge valide et pour produire la pénultième horloge valide ou la seule horloge valide en tant que l'horloge sélectionnée prise parmi les n horloges. 15. Générateur d'horloge selon la revendication 10, 11, 12, 13 ou 14, caractérisé en ce que n vaut au moins quatre. 16. Générateur d'horloge selon la revendication 10, 11, 12, 13, 14 ou 15, caractérisé en ce que la fréquence de chacune des n horloges est égale à (1 + p) * ftx o fbtx est la fréquence de données prédéterminée et p est un nombre positif ou négatif inférieur à l'unité. 17. Générateur d'horloge selon la revendication 10, 11, 12, 13, 14, 15 ou 16, caractérisé en ce qu'il comprend en outre un circuit de restauration de données (32) comportant une entrée de donnees pour recevoir les données reçues, une entrée d'horloge pour recevoir l'horloge sélectionnée en provenance du moyen logique, le circuit de restauration de données utilisant l'horloge sélectionnée (SCLK) pour produire les données de sortie au niveau 24 2748171 d'une sortie (16), en vue d'une utilisation dans le récepteur de données (6), qui sont sensiblement synchronisées avec l'horloge sélectionnée. 18. Récepteur de données (6) permettant de recevoir des données émises par un émetteur de données, le récepteur de données étant caractérisé en ce qu'il comprend un générateur d'horloge (10) selon l'une quelconque des revendications 10, 11, 12, 13, 14, 15, 16 et 17 pour générer un signal d'horloge sensiblement synchronisé avec les données reçues. 19. Emetteur-récepteur de données pour recevoir des données émises par un émetteur de données, I'émetteur-récepteur de données étant caractérisé en ce qu'il comprend un générateur d'horloge (10) selon l'une quelconque des revendications 10, 11, 12, 13, 14, 15, 16 et 17 pour générer un signal d'horloge sensiblement synchronisé avec les données reçues. 20. Récepteur de données (6) selon la revendication 18, caractérisé en ce qu'il comprend en outre une machine d'états pour déterminer l'état du récepteur de données, la machine d'états étant cadencée par le signal d'horloge généré par le générateur d'horloge (10). 21. Emetteur-récepteur de données selon la revendication 19, caractérisé en ce qu'il comprend en outre une machine d'états pour déterminer l'état de l'émetteur-récepteur de données, la machine d'états étant cadencée par le signal d'horloge généré par le générateur d'horloge (10). 22. Système d'accès télécommandé pour des véhicules, comprenant un émetteur de données pour émettre un signal codé pour verrouiller ou déverrouiller les portes du véhicule, le système étant caractérisé en ce qu'il comprend en outre un récepteur de données (6) selon la revendication 18 ou 20 installé dans le véhicule. 23. Système d'accès télécommandé selon la revendication 22, caractérisé en ce que le signal codé pour verrouiller ou déverrouiller les portes du véhicule est un signal radiofréquence. 24. Système d'accès télécommandé selon la revendication 22, caractérisé en ce que le signal codé pour verrouiller ou déverrouiller les portes du véhicule est un signal infrarouge.