FR 2754083 A1 19980403 FR 9712220 A 19971001 1 2754083 MultiPlieur analogique utilisant des transistors à effet de champ du type MOS dans un domaine sans saturation, et un miroir de courant La présente invention concerne un multiplieur utilisant des transistors à effet de champ du type MOS fonctionnant dans un domaine sans saturation et, plus particulièrement, un multiplieur capable de supprimer un courant non linéaire à l'aide de circuits formant miroir de courant. Récemment, du fait du développement de la technologie des circuits intégrés à très haute densité, l'intégration d'un système numérique à un système analogique est devenue nécessaire. La raison de l'intégration du système numérique au système analogique est que la technologie numérique est utilisée non seulement dans un domaine spécifique, tel que les systèmes informatiques, mais également dans différents autres domaines, tels que les télécommunications et les réseaux neuronaux. D'autre part, les multiplieurs analogiques conventionnels permettent difficilement d'obtenir des résultats de multiplication exacts et sont également sujets à des limites quant à leurs caractéristiques dynamiques. Les différents circuits complémentaires ajoutés aux multiplieurs pour résoudre les problèmes ci-dessus peuvent être sujets à d'autres limites. Une limitation caractéristique peut s'exprimer en termes de vitesse, d'intégration et de complexité. En particulier, les multiplieurs analogiques conventionnels sont sujets à une limite dans la bande de haute fréquence, comme les signaux vidéo, du fait de l'utilisation de signaux de polarité symétrique et d'amplificateurs opérationnels. La présente invention a pour but de proposer un multiplieur très performant utilisant des transistors à effet de champ du type MOS dont les caractéristiques non linéaires sont supprimées par un miroir de courant. La présente invention a pour autre but de proposer un multiplieur à grande vitesse dont le coût de fabrication puisse être réduit grâce à la suppression de l'utilisation d'un amplificateur. La présente invention a encore pour autre but de proposer un multiplieur très performant qui puisse être fabriqué par les procédés BiCMOS. Conformément à un premier aspect de la présente invention, il est proposé un multiplieur produisant des premier et second courants, puis délivrant un courant de sortie en soustrayant le second courant du premier courant, caractérisé en ce qu'il comprend un premier transistor MOS produisant le premier courant en réponse à une première tension d'entrée; un premier miroir de courant comprenant plusieurs transistors bipolaires, relié au premier transistor MOS; un second transistor MOS produisant le second courant en réponse à la première tension d'entrée et à une seconde tension d'entrée; et un second miroir de courant comprenant plusieurs transistors bipolaires, relié au second transistor MOS, le second miroir de courant étant monté en parallèle avec le premier miroir de courant. Le multiplieur selon le premier aspect peut avantageusement présenter les caractéristiques suivantes: - le premier miroir de courant comprend un troisième miroir de courant comprenant plusieurs transistors bipolaires pour former un troisième courant; et un quatrième miroir de courant comprenant plusieurs transistors bipolaires pour former le second courant, le troisième miroir de courant étant relié au quatrième miroir de courant; - le second miroir de courant comprend un premier transistor bipolaire comportant un collecteur et une base dont chacun est relié à une source du premier transistor MOS M1, et une source reliée à un niveau de tension de masse; et un second transistor bipolaire comportant une base reliée à la base du premier transistor bipolaire, un émetteur relié au niveau de tension de masse, et un collecteur relié au quatrième miroir de courant; le troisième miroir de courant comprend un troisième transistor bipolaire comportant un collecteur et une base dont chacun est relié à une source du premier transistor MOS M1, et un émetteur relié au niveau de tension de masse, et un quatrième transistor bipolaire comportant une base reliée à la base du troisième transistor bipolaire, un émetteur relié au niveau de tension de masse, et un collecteur relié au quatrième miroir de courant; le quatrième miroir comprend un cinquième transistor bipolaire comportant un collecteur et une base dont chacun est relié au collecteur du quatrième transistor bipolaire, et un émetteur relié au niveau de tension de masse; et un sixième transistor bipolaire comportant une base reliée à la base du cinquième transistor bipolaire, un collecteur relié au second miroir de courant, et un émetteur relié au niveau de tension de masse; - le drain et la grille du premier transistor MOS M1 représentent respectivement la première tension d'entrée et une tension fixe; et - le drain et la grille du second transistor MOS M2 représentent respectivement la première tension d'entrée et une seconde tension d'entrée. Conformément à un second aspect de la présente invention, il est proposé un multiplieur produisant des premier et second courants, puis délivrant un courant de sortie en soustrayant le second courant du premier courant, caractérisé en ce qu'il comprend un premier transistor MOS produisant le premier courant en réponse à une première tension d'entrée; un premier miroir de courant comprenant plusieurs transistors bipolaires, relié au premier transistor MOS; un second transistor MOS produisant le second courant en réponse à la première tension d'entrée et à une seconde tension d'entrée; un second miroir de courant comprenant plusieurs transistors bipolaires, relié au second transistor MOS, le second miroir de courant étant monté en parallèle avec le premier miroir de courant; et un moyen de commutation formé sur une borne de sortie pour déterminer une amplitude du courant de sortie en réponse à un cadencement de commutation. Le multiplieur selon le second aspect peut avantageusement présenter les caractéristiques suivantes: - le premier miroir de courant comprend un troisième miroir de courant comprenant plusieurs transistors bipolaires pour former un troisième courant; et un quatrième miroir de courant comprenant plusieurs transistors bipolaires pour former le second courant, le troisième miroir de courant étant relié au quatrième miroir de courant; - le second miroir de courant comprend un premier transistor bipolaire comportant un collecteur et une base dont chacun est relié à une source du premier transistor MOS M1, et une source reliée à un niveau de tension de masse; et un second transistor bipolaire comportant une base reliée à la base du premier transistor bipolaire, un émetteur relié au niveau de tension de masse, et un collecteur relié au quatrième miroir de courant; le troisième miroir de courant comprend un troisième transistor bipolaire comportant un collecteur et une base dont chacun est relié à une source du premier transistor MOS M1, et un émetteur relié au niveau de tension de masse; et une quatrième transistor bipolaire comportant une base reliée à la base du troisième transistor bipolaire, un émetteur relié au niveau de tension de masse, et un collecteur relié au quatrième miroir de courant; le quatrième miroir de courant comprend un cinquième transistor bipolaire comportant un collecteur et une base dont chacun est relié au collecteur du quatrième transistor bipolaire, et un émetteur relié au niveau de tension de base; et un sixième transistor bipolaire comportant une base reliée à la base du cinquième transistor bipolaire, un collecteur relié au second miroir de courant, et un émetteur relié au niveau de tension de masse; - le drain et la grille du premier transistor MOS M1 représentent respectivement la première tension d'entrée et une tension fixe; et - le drain et la grille du second transistor MOS représentent respectivement la première tension d'entrée et une seconde tension d'entrée. Ce qui précède, ainsi que d'autres buts, avantages et caractéristiques de la présente invention, ressortira plus clairement de la description détaillée suivante d'un mode de réalisation donnée à titre d'exemple nullement limitatif en référence à la figure unique annexée qui est un schéma de circuit représentant un multiplieur selon l'un des modes de réalisation de l'invention. Un mode de réalisation préféré de la présente invention va maintenant être décrit en détail en référence à la figure. D'une manière générale, les caractéristiques courant- tension des transistors à effet de champ du type MOS dans le domaine sans saturation (domaine triode) sont données par l'équation: Ids =a * [Vgs Vt) Vds - Vds2/2] (1) a = (Cox *W * p)/L dans laquelle Ids représente le courant entre la source et le drain, Vgs la tension entre la grille et la source, Vds la tension entre le drain et la source, Cox la capacité de l'oxyde de la grille par unité de surface, L la longueur du canal, W la largeur du canal (le long d'un axe normal à L), p la mobilité du porteur de charge majoritaire et Vt la tension de seuil. Conformément à l'équation (1), lorsque des transistors à effet de champ M1 et M2 du type MOS à canal N fonctionnent dans le domaine sans saturation, un courant Iml au niveau du transistor à effet de champ M1 du type MOS à canal N et un courant Im2 au niveau du transistor à effet de champ M2 du type MOS à canal N sont respectivement donnés par les équations: Imi = a * [(Vdc - Vt) * V1 - V12/2] (2) Im2 = a * [(V2 - Vt) * V1 - V12/2] (3) La différence entre le courant I'm et le courant I,2 est donnée par l'équation: Iml - Im2 = a * V2 * V1 - p ( p est un terme de compensation) (4) Comme cela est indiqué dans l'équation (4), la différence entre le courant Imi et le courant Im2 est déterminée par la multiplication de V2 et V1. Précisément, le circuit représenté sur la figure sert de multiplieur. La présente invention utilise également des miroirs de courant pour obtenir un courant de sortie Io (= I1 - I2). Si l'amplitude du courant I1 est la même que celle du courant ImJ, et si l'amplitude du courant I2 est la même que celle du courant 1m2, l'équation (4) peut être réécrite de la manière suivante: Io = Im1 - Im2 = I1 - 12 (5) En référence maintenant à la figure 1, le multiplieur selon la présente invention utilise des dispositifs MOSFET et BJT réalisés par les procédés BICMOS. Le multiplieur comprend trois circuits formant miroir de courant. Le premier miroir de courant comprend un BJT Q3 et un BJT Q5, le BJT Q3 étant également monté en série avec le transistor à effet de champ MOS M1 à canal N entre la tension V1 et un niveau de tension de masse. Le second miroir de courant comprend un BJT Q7 et un BJT Q8. Le troisième miroir de courant comprend un BJT Q4 et un BJT Q6- Le courant Imi au niveau du transistor à effet de champ M1 du type MOS à canal N est égal à un courant Iq3 au niveau du BJT Q3, car le transistor à effet de champ M1 du type MOS à canal N est monté en série avec le BJT Q3 pour former un seul trajet de courant. De même, du fait que les BJT Q3 et Q5 constituent le premier miroir de courant, un courant Iq5 au niveau du BJT Q5 est égal au courant Iq3 au niveau du BJT Q3. De plus, étant donné que les BJT Q7 et Q8 constituent le second miroir de courant et que le BJT Q7 est monté en série avec le BJT Q5 sur le même trajet de courant, un courant Ig7 est égal au courant Iq5 et à un courant Iq8 (Il) au niveau du BJT Q8. Par conséquent, le courant Il est égal au courant Il grâce aux premier et second miroirs de courant. D'autre part, le courant Im2 au niveau du transistor à effet de champ M2 du type MOS à canal N est égal à un courant Iq4 au niveau du BJT Q4. De même, comme les BJT Q4 et Q6 forment le troisième miroir de courant, un courant Iq6 (I2) est égal au courant Im2. En d'autres termes, I. = Iq3 = Iq5 = Iq7 = Iq8 (=I1) (par les premier et second miroirs de courant) (6) Im2 = Iq4 = Iq6 (= 12) (par le troisième miroir de courant) (7) Par conséquent, le courant de sortie Io est donné par: Io = I1 - I2 = Iml - IM.2 Les signaux de tension d'entrée V1 et Vdc appliqués au transistor à effet de champ M1 du type MOS à canal N déterminent donc le courant I1, tandis que les signaux de tension d'entrée V1 et V2 appliqués au transistor à effet de champ M2 du type MOS à canal N déterminent le courant 12. Si un transistor de commutation est utilisé sur la borne de sortie, il est possible de réaliser la multiplication de trois variables, en contrôlant le cadencement de celles-ci. De même, en combinant plusieurs circuits comme celui représenté sur la figure 1 et en faisant en sorte que leurs bornes de sortie ne fassent qu'une, il est possible de mettre en oeuvre un additionneur grâce au système OU câblé. Comme cela ressort de ce qui précède, la présente invention permet de résoudre les problèmes relatifs à la multiplication analogique qui présente de grandes difficultés ou des limites, en proposant une méthode, qui fera date, de mise en oeuvre d'un multiplieur qui constituait un élément essentiel dans le domaine technique de la conception des circuits électroniques analogiques. Précisément, en remédiant aux problèmes antérieurs de mise en oeuvre d'un circuit intégré spécifique à une application (ASIC) grâce à une configuration de circuits simple composée de quelques transistors, il est possible de réaliser une opération analogique très rapide dans tous les domaines d'application. Toutes les opérations de valeurs numériques peuvent également être réalisées grâce à une technique bon marché et à une application généralisée puisque le circuit d'opération d'addition ainsi que toutes les formes de mise en oeuvre de circuits d'opération fondées sur la multiplication existent. La présente invention a en particulier des effets importants dans le domaine des ordinateurs neuronaux, des modems à grande vitesse, de la communication sans fil et de la technologie de traitement des données vidéo/audio. Bien que la description précédente ait porté sur un mode de réalisation préféré de la présente invention, celle-ci n'est bien entendu pas limitée à l'exemple particulier décrit et illustré ici, et l'homme de l'art comprendra aisément qu'il est possible d'y apporter de nombreuses variantes et modifications sans pour autant sortir du cadre de l'invention. REVENDICATIONS 1. Multiplieur produisant des premier et second courants (I1, I2), puis délivrant un courant de sortie (Io) en soustrayant le second courant du premier courant, caractérisé en ce qu'il comprend un premier transistor MOS (M1) produisant le premier courant en réponse à une première tension d'entrée (V1); un premier miroir de courant comprenant plusieurs transistors bipolaires (Q3, Q5), relié au premier transistor MOS (M1); un second transistor MOS (M2) produisant le second courant en réponse à la première tension d'entrée et à une seconde tension d'entrée (V2); et un second miroir de courant comprenant plusieurs transistors bipolaires, relié au second transistor MOS (M2), le second miroir de courant étant monté en parallèle avec le premier miroir de courant. 2. Multiplieur selon la revendication 1, caractérisé en ce que le premier miroir de courant comprend un troisième miroir de courant comprenant plusieurs transistors bipolaires pour former un troisième courant; et un quatrième miroir de courant comprenant plusieurs transistors bipolaires pour former le second courant, le troisième miroir de courant étant relié au quatrième miroir de courant. 3. Multiplieur selon la revendication 2, caractérisé en ce que le second miroir de courant comprend un premier transistor bipolaire comportant un collecteur et une base dont chacun est relié à une source du premier transistor MOS (M1), et une source reliée à un niveau de tension de masse; et un second transistor bipolaire comportant une base reliée à la base du premier transistor bipolaire, un émetteur relié au niveau de tension de masse, et un collecteur relié au quatrième miroir de courant. 4. Multiplieur selon la revendication 3, caractérisé en ce que le troisième miroir de courant comprend un troisième transistor bipolaire comportant un collecteur et une base dont chacun est relié à une source du premier transistor MOS (M1), et un émetteur relié au niveau de tension de masse, et un quatrième transistor bipolaire comportant une base reliée à la base du troisième transistor bipolaire, un émetteur relié au niveau de tension de masse, et un collecteur relié au quatrième miroir de courant. 5. Multiplieur selon la revendication 4, caractérisé en ce que le quatrième miroir comprend un cinquième transistor bipolaire comportant un collecteur et une base dont chacun est relié au collecteur du quatrième transistor bipolaire, et un émetteur relié au niveau de tension de masse; et un sixième transistor bipolaire comportant une base reliée à la base du cinquième transistor bipolaire, un collecteur relié au second miroir de courant, et un émetteur relié au niveau de tension de masse. 6. Multiplieur selon la revendication 3, caractérisé en ce que le drain et la grille du premier transistor MOS (M1) représentent respectivement la première tension d'entrée et une tension fixe. 7. Multiplieur selon la revendication 3, caractérisé en ce que le drain et la grille du second transistor MOS (M2) représentent respectivement la première tension d'entrée et une seconde tension d'entrée. 8. Multiplieur produisant des premier et un second courants, puis délivrant un courant de sortie (Io) en soustrayant le second courant du premier courant, caractérisé en ce qu'il comprend un premier transistor MOS (M1) produisant le premier courant en réponse à une première tension d'entrée (V1); un premier miroir de courant comprenant plusieurs transistors bipolaires (Q3, Q5), relié au premier transistor MOS (M1); un second transistor MOS (M2) produisant le second courant en réponse à la première tension d'entrée et à une seconde tension d'entrée (V2); un second miroir de courant comprenant plusieurs transistors bipolaires, relié au second transistor MOS (M2), le second miroir de courant étant monté en parallèle avec le premier miroir de courant; et un moyen de commutation formé sur une borne de sortie pour déterminer une amplitude du courant de sortie en réponse à un cadencement de commutation. 9. Multiplieur selon la revendication 8, caractérisé en ce que le premier miroir de courant comprend un troisième miroir de courant comprenant plusieurs transistors bipolaires pour former un troisième courant; et un quatrième miroir de courant comprenant plusieurs transistors bipolaires pour former le second courant, le troisième miroir de courant étant relié au quatrième miroir de courant. 10. Multiplieur selon la revendication 9, caractérisé en ce que le second miroir de courant comprend un premier transistor bipolaire comportant un collecteur et une base dont chacun est relié à une source du premier transistor MOS (Ml), et une source reliée à un niveau de tension de masse; et un second transistor bipolaire comportant une base reliée à la base du premier transistor bipolaire, un émetteur relié au niveau de tension de masse, et un collecteur relié au quatrième miroir de courant. 11. Multiplieur selon la revendication 10, caractérisé en ce que le troisième miroir de courant comprend un troisième transistor bipolaire comportant un collecteur et une base dont chacun est relié à une source du premier transistor MOS (M1), et un émetteur relié au niveau de tension de masse; et une quatrième transistor bipolaire comportant une base reliée à la base du troisième transistor bipolaire, un émetteur relié au niveau de tension de masse, et un collecteur relié au quatrième miroir de courant. 12. Multiplieur selon la revendication 11, caractérisé en ce que le quatrième miroir de courant comprend un cinquième transistor bipolaire comportant un collecteur et une base dont chacun est relié au collecteur du quatrième transistor bipolaire, et un émetteur relié au niveau de tension de base; et un sixième transistor bipolaire comportant une base reliée à la base du cinquième transistor bipolaire, un collecteur relié au second miroir de courant, et un émetteur relié au niveau de tension de masse. 13. Multiplieur selon la revendication 10, caractérisé en ce que le drain et la grille du premier transistor MOS (M1) représentent respectivement la première tension d'entrée et une tension fixe. 14. Multiplieur selon la revendication 10, caractérisé en ce que le drain et la grille du second transistor MOS représentent respectivement la première tension d'entrée et une seconde tension d'entrée.