FR 2758653 A1 19980724 FR 9707105 A 19970609 MEMOIRE MORTE A SEMICONDUCTEURS ET PROCEDE DE FABRICATION Cette invention concerne des dispositifs de mémoire à semi- conducteurs, et elle concerne plus particulièrement un dispositif de mé- moire morte (ou ROM) du type comprenant un réseau de cellules de mé- moire à transistors à effet de champ MOS (métal-oxyde-semiconducteur) pour l'enregistrement de données, ainsi qu'un procédé de fabrication de ce dispositif. Une mémoire morte (ROM) est une mémoire à semiconducteurs non volatile qui est largement utilisée dans des systèmes informatiques et à microprocesseur pour enregistrer de façon permanente de l'informa- tion comprenant des programmes et des données qui sont utilisés de fa- çon répétée, comme le programme appelé BIOS (abréviation de "Basic Input/Output System", c'est-à-dire "système d'entrée/sortie de base", qui est un système d'exploitation largement utilisé dans des ordinateurs per- sonnels) ou autres. La fabrication de mémoires mortes fait intervenir des processus très complexes et prenant beaucoup de temps, et sa réalisa- tion exige un équipement et des matériaux coûteux. Par conséquent, les données qui doivent être enregistrées de façon permanente dans des mémoires mortes sont habituellement définies initialement par le client et elles sont ensuite fournies à l'usine pour être programmées dans les mé- moires mortes. La plupart des mémoires mortes ont une structure de semicon- ducteur identique, à l'exception des données différentes qui y sont enre- gistrées. Par conséquent, les dispositifs de mémoire morte peuvent être fabriqués jusqu'au stade auquel ils sont prêts pour la programmation, et ensuite les produits semi-finis sont stockés en attente de commandes de clients. Le client fournit ensuite les données a l'usine dans laquelle les données sont écrites de façon permanente dans les mémoires mortes semi-finies, en utilisant le processus dit de programmation par masque. Cette procédure est maintenant un procéde standard dans l'industrie des semiconducteurs pour la fabrication de mémoires mortes. Dans la plupart des mémoires mortes, on utilise des transistors à effet de champ du type métal-oxyde-semiconducteur (MOSFET) à titre de cellules de mémoire pour enregistrer des données. Au stade de pro- grammation par masque on diffuse sélectivement des impuretés dans des canaux spécifiques dans les cellules de mémoire à transistor à effet champ MOS, de façon à changer leur tension de seuil, pour placer ainsi les cellules de mémoire à transistor à effet de champ MOS dans des états conducteur/bloqué représentant différentes données binaires. Les cellules de mémoire à transistor à effet de champ MOS sont connectées aux circuits externes par l'intermédiaire d'un ensemble de lignes de mot et de lignes de bit basées sur du silicium polycristallin. Les régions de canal sont situées au-dessous des lignes de mot et entre chaque paire de lignes de bit adjacentes. La cellule de mémoire à transistor à effet de champ MOS est conditionnée pour enregistrer un chiffre binaire 0 ou 1, selon que des impuretés sont diffusées ou non dans le canal associé. Si des impuretés sont diffusées dans le canal associé, la cellule de mémoire à transistor à effet de champ MOS est conditionnée de façon à avoir une tension de seuil élevée, ce qui place effectivement la cellule de mémoire à transistor à effet de champ MOS dans un état bloqué de façon perma- nente, représentant l'enregistrement d'un premier chiffre binaire, par exemple 1; dans le cas contraire, la cellule de mémoire a transistor à ef- fet de champ MOS est conditionnée de façon à avoir une tension de seuil basse, ce qui place effectivement la cellule de mémoire à transistor à effet de champ MOS dans un état conducteur de façon permanente, re- présentant l'enregistrement d'un second chiffre binaire, par exemple O. La figure 1 montre le schéma de circuit d'un dispositif de mé- moire morte à masque 10, de type classique, qui comprend un ensemble de lignes de mot [WLO, WL1, WL2, WL3], espacées et parallèles, dispo- sées transversalement, et un ensemble de lignes de bit [BLO, BL1, BL2, BL3, BL4], espacées et parallèles, disposées longitudinalement. Chaque segment des lignes de mot se trouvant entre deux lignes de bit voisines est l'emplacement auquel une cellule de mémoire à transistor à effet de champ MOS est formée. Les données binaires qui sont enregistrées dans chaque cellule de mémoire à transistor à effet de champ MOS dépendent de la tension de seuil de celle-ci. Par exemple, si une cellule de mémoire à transistor à effet de champ MOS est formée à la demande avec une tension de seuil élevée, ceci signifie que cette cellule de mémoire à tran- sistor à effet de champ MOS est placée dans un état bloqué de façon permanente, représentant l'enregistrement permanent d'un premier chif- fre binaire, par exemple 1. Au contraire, si la cellule de mémoire à tran- sistor à effet de champ MOS est formée à la demande avec une tension de seuil basse, ceci signifie que cette cellule de mémoire à transistor à effet de champ MOS est placée dans un état conducteur de façon perma- nente, représentant l'enregistrement permanent d'un second chiffre bi- naire, par exemple 0. A titre d'exemple, sur la figure 1, les cellules de mémoire qui sont placées dans un état bloqué de façon permanente sont indiquées par un pavé noir entre les électrodes de source/drain, comme indiqué dans le cas de la cellule portant la référence 14. Inversement, les cellules de mémoire qui ne sont pas marquées par un pavé noir sont pla- cées dans un état conducteur de façon permanente, comme indiqué par la cellule portant la référence 12. Pour lire des données dans le dispositif de cellule de mémoire morte, on applique un potentiel spécifique aux lignes de bit et aux lignes de mot correspondantes. Par exemple, pour lire des données dans la cellule de mémoire 12 (qui a une tension de seuil basse, indiquant l'en- registrement des données binaires de valeur 0), on applique un potentiel à la grille de la cellule de mémoire 12 par l'intermédiaire de la ligne de mot WL0 et au drain de cette cellule, par l'intermédiaire de la ligne de bit BL0. Du fait que la cellule de mémoire 12 est formée à la demande avec une tension de seuil basse, le potentiel appliqué débloquera la cellule de mémoire à transistor à effet de champ MOS, ce qui occasionnera un changement du courant qui circule dans la ligne de bit BL0. Au contraire, du fait que la cellule de mémoire 14 est formée à la demande avec une tension de seuil élevée, le potentiel appliqué n'occasionnera pas un changement du courant qui circule dans la ligne de bit BL2 correspon- dante. En détectant les changements de courant dans les lignes de bit, les circuits externes peuvent déterminer si les données ont la valeur 0 ou 1. En se référant à la figure 2, on voit une vue de dessus de la configuration d'une partie du dispositif de mémoire morte classique de la figure 1. Ce dispositif de mémoire morte est basé sur un substrat en sili- cium de type P, 20. Un ensemble de lignes de bit enterrées 22, 26, espa- cées et parallèles, et de lignes de bit complémentaires 24, 28 sont for- mées par implantation ionique avec un matériau d'impureté de type N dans des régions sélectionnées sur le substrat en silicium 20. Les lignes de bit enterrées 22, 26 sont connectées a une source de tension V, tan- dis que les lignes de bit complémentaires 24, 28 sont connectées à la masse. Le dispositif de mémoire morte comporte en outre un ensemble de lignes de mot WL0, WL1, espacées et parallèles, qui rencontrent pra- tiquement à angle droit les lignes de bit enterrées 22, 26 et les lignes de bit complémentaires 24, 28. Ceci forme un ensemble de cellules de mé- moire à transistor à effet de champ MOS 30 (comme indiqué par les ca- dres en pointillés sur la figure 2) qui ont une tension de seuil basse, et un ensemble de cellules de mémoire à transistor à effet de champ MOS 32 qui ont une tension de seuil élevée. En se référant à la figure 3, on voit une représentation en coupe schématique d'une partie du dispositif de mémoire morte de la fi- gure 2. On utilise en particulier cette représentation en coupe pour illus- trer la programmation de données dans le dispositif de mémoire morte. Premièrement, on prépare un substrat en silicium 15. Ensuite, en procé- dant par implantation ionique, on diffuse un matériau d'impureté de type N, tel que de l'arsenic (As), dans des régions sélectionnées du substrat en silicium 15, pour former un ensemble de régions de diffusion N+ 11, parallèles et pratiquement équidistantes, qui remplissent la fonction de lignes de bit. Une région de canal 16 est formée entre chaque paire des régions de diffusion N+ (lignes de bit) 11 voisines. Ensuite, on effectue un traitement d'oxydation thermique sur la tranche. Du fait des vitesses d'oxydation différentes dans différentes régions, une couche d'oxyde épaisse 17A (qui remplit la fonction d'une couche d'isolation) se forme sur les régions de diffusion N+ (lignes de bit) 11, tandis qu'une couche d'oxyde mince 17b se forme sur chaque région de canal 16. Après ceci, on forme sur la tranche un ensemble de couches de silicium polycristallin 13, espacées et parallèles (qui remplissent la fonction de lignes de mot), de manière qu'elles rencontrent pratiquement a angle droit les régions de diffusion N* (lignes de bit) 11 sous-jacentes (une seule des couches de silicium polycristallin 13 est visible sur la représentation en coupe de la figure 3). Ceci achève la fabrication du produit semi-fini du dispositif de mémoire morte. Dans le processus de programmation par masque, un masque 19 recouvre la surface supérieure du produit semi-fini du dispositif de mémoire morte. Ce masque 19 est prédéfini pour former un ensemble d'ouvertures qui mettent à nu les régions de canal qui sont associées aux cellules de mémoire à transistor à effet de champ MOS qui doivent être placées dans un état bloqué de façon permanente. En procédant par im- plantation ionique, on diffuse un matériau d'impureté de type P, tel que du bore, dans les régions de canal correspondantes, à travers les ou- vertures dans le masque 19. Ceci achève ce que l'on appelle le proces- sus d'implantation de code. Dans le produit fini du dispositif de mémoire morte, les canaux dopés donnent une tension de seuil élevée aux cellules de mémoire à transistor à effet de champ MOS associées. ce qui les place dans un état bloqué de façon permanente. D'autre part, les canaux non dopés donnent une tension de seuil basse aux cellules de mémoire à transistor à effet de champ MOS associées, ce qui les place dans un état conducteur de façon permanente. Le dispositif de mémoire morte précédent présente cependant les deux défauts suivants. Premièrement. lorsqu'on miniaturise encore davantage le dispositif de mémoire morte, I'application d'une concentra- tion élevée d'impuretés à des régions de canal sélectionnées pourrait oc- casionner les phénomènes indésirables de diffusion latérale, de fuite de jonction et de tension de claquage réduite Ceci est dû au fait que dans le dispositif de mémoire morte classique, les lignes de bit enterrées sont formées par l'implantation d'impuretés dans le substrat en silicium. Se- condement, du fait que le processus de fabrication du dispositif de mé- moire morte classique fait appel à l'oxydation thermique pour former les couches d'oxyde d'isolation, I'aplanissement de la surface de la tranche n'est pas très satisfaisant. Un mauvais aplanissement affecte défavora- blement les performances du dispositif de mémoire morte. Un but essentiel de la présente invention est donc de procurer une nouvelle structure de semiconducteur pour un dispositif de mémoire morte dans laquelle les défauts précités soient pratiquement éliminés. Un autre but de la présente invention est de procurer un procé- dé pour fabriquer le dispositif de mémoire porte précédent. Conformément aux buts précédents, ainsi qu'à d'autres, la pré- sente invention procure une structure de semiconducteurs perfectionnée pour un dispositif de mémoire morte et un procédé pour fabriquer un tel dispositif de mémoire morte. Le semiconducteur du dispositif de mémoire morte comprend un substrat semiconducteur; une première couche isolante formée sur le substrat; un ensemble de couches conductrices allongées, espacées et pratiquement parallèles, orientées dans une première direction, pour remplir la fonction d'un ensemble de lignes de mot; une seconde couche isolante formée dans chacun des espaces entre les couches conductrices; une troisième couche isolante formée sur les couches conduc- trices et la couche isolante; une structure semblable à une grille, constituée par une couche de semiconducteur qui est formée sur la troisième couche isolante, la structure semblable à une grille ayant un ensemble de premières parties espacées et pratiquement parallèles qui sont orientées dans une seconde direction, pratiquement perpendiculaire a la première direction, et un en- semble de secondes parties espacées et pratiquement parallèles, orien- tées dans la première direction et recouvrant les couches conductrices; les premières parties de la structure semblable à une grille remplissant la fonction d'un ensemble de lignes de bit pour le dispositif de mémoire morte, et les secondes parties de la structure semblable à une grille remplissant la fonction d'un ensemble de régions de canal as- sociées aux lignes de bit. Selon une variante, le semiconducteur du dispositif de mémoire morte comprend un substrat semiconducteur; une première couche isolante formée sur le substrat; un ensemble de couches conductrices allongées, espacées et pratiquement parallèles, orientées dans une première direction, de façon à remplir la fonction d'un ensemble de lignes de mot; une seconde couche isolante formée dans chacun des espaces entre les couches conductrices; une troisième couche isolante formée sur les couches conduc- trices et la couche isolante; un ensemble de premières couches de semiconducteur, espa- cées et pratiquement parallèles, remplissant la fonction d'un ensemble de lignes de bit, sur la troisième couche isolante, et orientées dans une se- conde direction qui est pratiquement perpendiculaire a la première direc- tion; et un ensemble de secondes couches de semiconducteur, espa- cées et pratiquement parallèles, remplissant la fonction d'un ensemble de régions de canal entre les lignes de bit, les secondes couches de semi- conducteur étant formées dans des positions qui sont situées au-dessus des couches conductrices. Le procédé de fabrication du dispositif de mémoire morte pré- cédent comprend les étapes suivantes: (1) on forme un substrat semiconducteur sur lequel se trouve une première couche isolante; (2) on forme un ensemble de couches conductrices allongées, espacées et pratiquement parallèles, orientées dans une première direc- tion, sur la première couche isolante, ces couches conductrices remplis- sant la fonction d'un ensemble de lignes de mot; (3) on forme une seconde couche isolante dans chacun des es- paces vides entre l'ensemble de couches conductrices; (4) on forme une troisième couche isolante sur les couches conductrices et la couche isolante; (5) on forme une couche de semiconducteur sur la troisième couche isolante; (6) on enlève des parties sélectionnées de la couche de semi- conducteur pour former avec la couche de semiconducteur une structure semblable à une grille ayant un ensemble de premières parties espacées et pratiquement parallèles, orientées dans une seconde direction qui est pratiquement perpendiculaire à la première direction, et un ensemble de secondes parties espacées et pratiquement parallèles, orientées dans la première direction et recouvrant les couches conductrices; (7) on forme une quatrième couche isolante pour remplir chacun des espaces vides dans la structure semblable à une grille; (8) on définit les premières parties de la structure semblable à une grille comme étant des lignes de bit et les secondes parties de la structure semblable à une grille comme étant des régions de canal; et (9) on effectue un processus de définition et d'implantation de code pour programmer des données dans le dispositif de mémoire morte, et dans ce processus, on dope avec un matériau d'impureté un premier groupe sélec- tionné des régions de canal, pour qu'elles aient ainsi une première ten- sion de seuil représentant l'enregistrement d'un premier chiffre binaire dans les cellules de mémoire associées, et on ne dope pas avec le matériau d'impureté un second groupe sélectionné des régions de canal, pour qu'elles aient ainsi une seconde tension de seuil représentant l'enregistrement d'un second chiffre binaire dans les cellules de mémoire associées. Le dispositif de mémoire morte précédent offre plusieurs avan- tages par rapport à l'art antérieur. Premièrement, il est possible d'attein- dre un meilleur aplanissement de la surface de la tranche avec une pos- sibilité accrue de remplissage d'espaces vides. Secondement, du fait que les lignes de bit ne sont pas formées par la diffusion d'impuretés dans le substrat en silicium, les inconvénients d'une diffusion latérale, d'une fuite de jonction et d'une tension de claquage réduite ne se manifestent pas lorsqu'on miniaturise encore davantage le dispositif de mémoire morte. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre de modes de réalisation préférés, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit d'un dispositif de mémoire morte classique; La figure 2 est une vue de dessus de la configuration d'une partie du dispositif de mémoire morte de la figure 1; La figure 3 est une représentation en coupe schématique mon- trant la structure de semiconducteur du dispositif de mémoire morte de la figure 2, selon la ligne A-A'; et Les figures 4A à 4K sont des schémas qui sont utilisés pour représenter les étapes qui interviennent dans le procédé conforme à la présente invention pour fabriquer un dispositif de mémoire morte. Les figures 4A à 4K sont des schémas qui représentent les éta- pes intervenant dans le procédé conforme à la présente invention, pour fabriquer un dispositif de mémoire morte du type comprenant un ensem- ble de cellules de mémoire à transistor à effet de champ MOS, pour en- registrer des données. En se référant tout d'abord à la figure 4A, on note qu'à la pre- mière étape, on prépare un substrat semiconducteur 40 d'un premier type, qui peut être le type P ou le type N. On forme ensuite sur le subs- trat 40 une première couche isolante 41, telle qu'une couche d'oxyde de silicium. En se référant ensuite à la figure 4B, on note qu'à l'étape sui- vante on forme sur la première couche isolante 41 une couche conduc- trice 43, telle qu'une couche d'un matériau conducteur sélectionné dans le groupe qui comprend le silicium polycristallin, le tungstène, le titane et l'aluminium, en procédant par dépôt physique en phase vapeur (ou PVD) ou par dépôt chimique en phase vapeur (ou CVD). En se référant en outre à la figure 4C, on note qu'à l'étape sui- vante on applique à la tranche un traitement de photolithographie et d'attaque de façon à enlever des parties sélectionnées de la couche con- ductrice 43. Les parties restantes de la couche conductrice 43 remplis- sent la fonction d'un ensemble de lignes de mot 43a, 43b, espacées et pratiquement parallèles, qui sont orientées dans une première direction, comme indiqué par l'axe Y; et les espaces vides qui sont laissés par les parties enlevées de cette couche forment un ensemble de tranchées 45a, b, 45c (que l'on désigne ci-après collectivement par la référence 45). En se référant à la figure 4D, on note que l'on forme une se- conde couche isolante 44, telle qu'une couche d'oxyde de silicium, pour remplir les tranchées 45 (figure 4C), avec une surface supérieure qui af- fleure pratiquement la surface supérieure des couches conductrices (lignes de mot) 43a, 43b. Pour obtenir une surface supérieure plane pour la seconde couche isolante 44, on effectue un traitement d'aplanisse- ment, tel qu'un traitement de dépôt de verre avec centrifugation (ou SOG pour "spin-on glass") ou un traitement de polissage chimio-mécanique. Dans le traitement SOG, on dépose tout d'abord une couche d'oxyde dans les tranchées 45, et on réduit ensuite son épaisseur jusqu'à ce que sa surface supérieure affleure pratiquement les couches conductrices (lignes de mot) 43a, 43b. En se référant en outre à la figure 4E, on note que l'on forme sur la totalité de la surface supérieure de la tranche une troisième cou- che isolante 47, telle qu'une couche d'oxyde de silicium ou une couche ayant la structure ONO (dioxyde de silicium/nitrure de silicium/dioxyde de silicium). On forme ensuite sur la troisième couche isolante 47 une cou- che de semiconducteur 49, telle qu'une couche de silicium amorphe in- trinsèque ou de silicium polycristallin. La couche de semiconducteur 49 peut être de type P ou de type N. Un procédé pour former la couche de semiconducteur 49 consiste à appliquer tout d'abord à la tranche un traitement de dépôt chimique en phase vapeur renforcé par plasma (ou PECVD pour "plasma enhanced chemical-vapor deposition"), en utilisant la vapeur de SiH4 à une température d'environ 350 C à 575 C, pour dé- poser une couche de silicium amorphe intrinsèque, et à effectuer ensuite un traitement d'implantation ionique dans la tranche, de façon à diffuser un matériau d'impureté, tel que du bore, dans la couche de silicium amorphe intrinsèque, pour ajuster sa concentration à un niveau supérieur et augmenter ainsi sa conductivité. En se référant ensuite à la figure 4F, on note que l'étape sui- vante consiste à enlever des parties sélectionnées de la couche de semi- conducteur 49, en compagnie des parties sous-jacentes de la troisième couche isolante 47, par un traitement de photolithographie et d'attaque, de façon à former une structure semblable à une grille ayant un ensem- ble de premières parties 49a, 49b, espacées et parallèles, orientées dans la seconde direction, comme indiqué par l'axe X, et un ensemble de se- condes parties 50a, 50b, 50c, 50d, 50e, 50f, espacees et parallèles, orientées dans la première direction, comme indiqué par l'axe Y. Les par- ties restantes de la troisième couche isolante 47 sont désignées par les références 47a, 47b sur la figure 4F. En se référant ensuite à la figure 4G, on note qu'à l'étape sui- vante on forme une quatrième couche isolante 48 de façon à remplir cha- cun des espaces vides dans la structure semblable à une grille. Pour former une surface supérieure plane pour la quatrième couche isolante 48, on effectue un traitement d'aplanissement, tel qu'un traitement de dépôt de verre avec centrifugation (SOG) ou un traitement de polissage chimio-mécanique. Le traitement d'aplanissement a pour effet d'aplanir la surface supérieure de la quatrième couche isolante 48 de façon qu'elle affleure pratiquement la surface supérieure de la structure semblable à une grille. En se référant en outre à la figure 4H, on note que l'étape sui- vante consiste à définir en tant que lignes de bit les premières parties 49a, 49b de la structure semblable à une grille qui sont orientées dans la direction X, et en tant que régions de canal les secondes parties 50a, b, 50c, 50d, 50e, 50f de cette structure. Premièrement, on dépose une couche de résine photosensible sur la totalité de la surface supérieure de la tranche, et on l'enlève ensuite sélectivement pour mettre à nu les pre- mières parties 49a, 49b de la structure semblable à une grille, qui sont orientées dans la direction X. Les parties restantes 51a, 51b, 51c de la couche de résine photosensible sont des bandes allongées qui recou- vrent la totalité des secondes parties 50a, 50b, 50c, 50d, 50e, 50f de la structure semblable à une grille, et la totalité des quatrièmes couches isolantes 48 entre elles. On effectue ensuite un traitement d'implantation ionique sur la tranche de façon à diffuser un matériau d'impureté du pre- mier type, tel que des ions d'arsenic (As) de type N, dans les parties à nu de la structure semblable à une grille (c'est-à-dire les premières parties 49a, 49b de la structure semblable à une grille, qui sont orientées dans la direction X), pour les convertir en régions de diffusion N+ avec une conductivité accrue, de façon à remplir la fonction d'un ensemble de li- gnes de bit pour le dispositif de mémoire morte. Après ceci, on enlève les couches de résine photosensible 51a, 51b, 51c. Les étapes suivantes achèvent la fabrication d'un produit semi- fini du dispositif de mémoire morte, qui n'est pas encore programmé par masque pour enregistrer des données permanentes. Après la réception d'une commande provenant du client, un processus de programmation par masque est effectué sur le produit semi-fini du dispositif de mémoire morte, de façon a enregistrer de manière permanente dans le dispositif de mémoire morte le code binaire qui est fourni par le client. Dans ce qui suit, on décrira ce processus avec tous ses détails, en se référant aux figures 41 et 4J suivantes. En se référant conjointement aux figures 41 et 4J (dans les- quelles la figure 41 montre une coupe de la tranche de la figure 4H, selon la ligne A-A', tandis que la figure 4J montre une autre coupe de cette même tranche, selon la ligne B-B'), on note que l'étape suivante consiste à effectuer sur la tranche le traitement dit de définition et d'implantation de code, pour fixer différents niveaux de tension de seuil pour les cellu- les de mémoire à transistor à effet de champ MOS sélectionnées, dans le dispositif de mémoire morte. Les différents niveaux de tension de seuil représentent différentes valeurs de données binaires qui sont écrites de façon permanente dans les cellules de mémoire à transistor à effet de champ MOS associées du dispositif de mémoire morte. Premièrement, on forme une couche de résine photosensible 54 sur la tranche, et on l'enlève ensuite sélectivement pour mettre à nu les régions de canal qui sont associées aux cellules de mémoire à transistor à effet de champ MOS qui doivent être placées dans un état bloqué de façon permanente. Au contraire, les régions de canal qui ne sont pas mi- ses à nu sont associées aux cellules de mémoire de transistor à effet dechamp MOS qui doivent être placées dans un état conducteur de façon permanente. Dans le cas de la figure 41, par exemple, la couche de résine photosensible 54 a une ouverture qui met à nu la région de canal 50c qui est associée à une première cellule de mémoire à transistor à effet de champ MOS 55 qui doit être placée dans un état conducteur de façon permanente, tandis que cette couche recouvre la région de canal 50d qui est associée à une seconde cellule de mémoire a transistor à effet de champ MOS 56, qui doit être placée dans un état conducteur de façon permanente. On applique ensuite à la tranche un traitement d'implanta- tion ionique, de façon à diffuser un matériau d'impureté dans la région de canal 50c qui est à nu. Il résulte de ceci que la cellule de mémoire à transistor à effet de champ MOS 55 qui est associée à la région de canal 50c sera conditionnée de façon à avoir une faible tension de seuil, indi- quant un état bloqué de façon permanente, tandis que la cellule de mé- moire à transistor à effet de champ MOS 56 qui est associée à la région de canal 50d sera conditionnée de façon à avoir une tension de seuil élevée, indiquant un état conducteur de façon permanente. Ceci achève la programmation et l'enregistrement permanent du code binaire fourni par le client dans le dispositif de mémoire morte. Après ceci, on accomplit des étapes classiques, comprenant la formation de contacts, des opérations métallurgiques, la passivation et le montage en boîtier, pour achever le produit constitué par le dispositif de mémoire morte. Ces étapes sont des processus classiques dans le pro- cessus de fabrication, ce qui fait que leur description ne sera pas dé- taillée davantage. En se référant en outre à la figure 4K, on voit une vue de des- sus schématique du produit fini constitué par le dispositif de mémoire morte. Comme représenté, ce dispositif de mémoire morte comprend un ensemble de lignes de bit BL1, BL2 espacées et parallèles (les premières parties 49a, 49b de la structure semblable à une grille), et un ensemble de lignes de mot WL1, WL2, WL3 espacées et parallèles, en recouvre- ment (les couches conductrices 43a, 43b), qui rencontrent pratiquement à angle droit les lignes de bit BL1, BL2. La région de canal 50c, dans laquelle on a diffusé des impuretés par l'implantation ionique précédente, place dans un état conducteur de façon permanente la cellule de mé- moire à transistor à effet de champ MOS associée, qui est indiquée par le cadre en pointillés désigné par la référence 55, tandis que le canal 50d, dans lequel on n'a pas diffusé des impuretés, place dans un état con- ducteur de façon permanente la cellule de mémoire à transistor à effet de champ MOS associée, qui est indiquée par le cadre en pointillés désigné par la référence 56. Il résulte de ceci que lorsqu'un potentiel est appliqué à la ligne de mot WL2, la région de canal 50d est placée dans un état conducteur, ce qui permet la circulation du courant de la ligne de bit BL1 vers la ligne de bit BL2. En conclusion, la présente invention offre certains avantages par rapport à l'art antérieur. Premièrement, du fait que l'on utilise un traitement SOG ou un traitement de polissage chimio-mécanique au lieu du traitement d'oxydation thermique de l'art antérieur pour former la se- conde couche isolante 44, on peut obtenir un meilleur aplanissement de la surface de la tranche. De plus, du fait que dans le traitement SOG, on utilise un matériau diélectrique tel que de l'oxyde de silicium sous la forme d'un liquide pour recouvrir la surface supérieure de la tranche, la possibilité de remplissage d'espace vides correspondant à des sillons sur la surface supérieure de la tranche, est meilleure que dans le cas de l'utilisation du procédé CVD, comme dans l'art antérieur. Des vides dans la surface supérieure de la tranche sont ainsi notablement réduits. Secondement, du fait que les lignes de bit ne sont pas formées par la diffusion d'impuretés dans le substrat en silicium, les inconvé- nients d'une diffusion latérale, d'une fuite de jonction et d'une tension de claquage réduite ne se manifestent pas lorsqu'on miniaturise encore da- vantage le dispositif de mémoire morte. L'opération d'accès pour lire des données dans le dispositif de mémoire morte est effectuée en appliquant un potentiel électrique aux lignes de mot, et en utilisant ensuite des amplificateurs de lecture pour détecter le changement de courant dans les lignes de bit. Cette opération est la même que celle du procédé d'accès classique, ce qui fait qu'on ne la décrira pas de façon plus détaillée. On a décrit l'invention en utilisant des modes de réalisation préférés, envisagés à titre d'exemples. Cependant, de nombreuses modi- fications peuvent être apportées au dispositif et au procédé décrits et représentés. sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire morte, caractérisé en ce qu'il com- prend: un substrat semiconducteur (40); une première couche isolante (41) formée sur le substrat; un ensemble de couches conductrices (43a, 43b) allongées, espacées et pratiquement parallèles, orientées dans une première direction, pour remplir la fonction d'un ensemble de lignes de mot; une seconde couche isolante (44) formée dans chacun des espaces entre les couches conductrices (43a, 43b): une troisième couche isolante (47) formée sur les couches conductrices (43a, 43b) et la couche iso- lante; une structure semblable à une grille. constituée par une couche de semiconducteur (49) qui est formée sur la troisième couche isolante (47), cette structure semblable à une grille ayant un ensemble de premières parties (49a, 49b) espacées et pratiquement parallèles, orientées dans une seconde direction qui est pratiquement perpendiculaire à la première direction, et un ensemble de secondes parties (50a,... 50f) espacées et pratiquement parallèles, orientées dans la première direction et recou- vrant les couches conductrices (43a, 43b); les premières parties (49a, 49b) de la structure semblable à une grille remplissant la fonction d'un ensemble de lignes de bit pour le dispositif de mémoire morte, et les se- condes parties (50a,... 50f) de la structure semblable à une grille rem- plissant la fonction d'un ensemble de régions de canal associées aux li- gnes de bit. 2. Dispositif de mémoire morte selon la revendication 1, carac- térisé en ce que la couche de semiconducteur (49) est formée par un matériau semiconducteur qui est sélectionné dans le groupe comprenant le silicium amorphe intrinsèque et le silicium polycristallin. 3. Dispositif de mémoire morte selon la revendication 1, carac- térisé en ce que chacune des couches conductrices (43a, 43b) est for- mée par un matériau conducteur qui est sélectionné dans le groupe com- prenant le silicium polycristallin, le titane, le tungstène et l'aluminium. 4. Dispositif de mémoire morte selon l'une quelconque des re- vendications 1, 2 ou 3, caractérisé en ce que les couches conductrices (43a, 43b) qui remplissent la fonction de lignes de mot sont pratiquement orientées à angle droit par rapport aux lignes de bit (49a, 49b). 5. Dispositif de mémoire morte selon l'une quelconque des re- vendications précédentes, caractérisé en ce que chacune des première, seconde et troisième couches isolantes (41, 44, 47) est une couche de dioxyde de silicium. 6. Dispositif de mémoire morte selon la revendication 1, carac- térisé en ce qu'un premier groupe sélectionné (50c) des régions de canal (50a,... 50f) sont dopées avec un matériau d'impureté pour avoir ainsi une première tension de seuil représentant l'enregistrement d'un premier chiffre binaire dans les cellules de mémoire (55) associées, et un second groupe sélectionné (50d) des régions de canal (50a,... 50f) ne sont pas dopées avec le matériau d'impureté, pour avoir ainsi une seconde tension de seuil représentant l'enregistrement d'un second chiffre binaire dans les cellules de mémoire (56) associées. 7. Dispositif de mémoire morte selon la revendication 1, carac- térisé en ce que l'ensemble de lignes de bit (49a, 49b) sont espacées de façon pratiquement équidistante. 8. Dispositif de mémoire morte selon la revendication 7, carac- térisé en ce que l'ensemble de lignes de mot (43a, 43b) sont sont espa- cées de façon pratiquement équidistante. 9. Dispositif de mémoire morte, caractérisé en ce qu'il com- prend: un substrat semiconducteur (40); une première couche isolante (41) formée sur le substrat: un ensemble de couches conductrices (43a, 43b) allongées, espacées et pratiquement parallèles, orientées dans une première direction, pour remplir la fonction d'un ensemble de lignes de mot; une seconde couche isolante (44) formée dans chacun des espaces entre les couches conductrices (43a, 43b); une troisième couche isolante (47) formée sur les couches conductrices (43a, 43b) et la couche iso- lante; un ensemble de premières couches de semiconducteur (49a, 49b) espacées et pratiquement parallèles, remplissant la fonction d'un ensem- ble de lignes de bit sur la troisième couche isolante (47), et orientées dans une seconde direction qui est pratiquement perpendiculaire à la première direction; et un ensemble de secondes couches de semicon- ducteur (50a,... 50f), espacées et pratiquement parallèles, remplissant la fonction d'un ensemble de régions de canal entre les lignes de bit, ces secondes couches de semiconducteur étant formées dans des positions situées au-dessus des couches conductrices (43a, 43b). 10. Procédé de fabrication d'un dispositif de mémoire morte, caractérisé en ce qu'il comprend les étapes suivantes: (1) on forme un substrat semiconducteur (40) sur lequel se trouve une première couche isolante (41); (2) on forme un ensemble de couches conductrices (43a, 43b) allongées, espacées et pratiquement parallèles, orientées dans une première direction, sur la première couche isolante, les couches conduc- trices remplissant la fonction d'un ensemble de lignes de mot; (3) on forme une seconde couche isolante (44) dans chacun des espaces vides entre les ensembles de couches conductrices (43a, 43b); (4) on forme une troisième couche isolante (47) sur les couches conductrices (43a, 43b) et la couche isolante; (5) on forme une couche de semiconducteur (49) sur la troisième couche isolante (47); (6) on enlève des parties sé- lectionnées de la couche de semiconducteur (49) pour former une struc- ture semblable à une grille, constituée par la couche de semiconducteur, ayant un ensemble de premières parties (49a, 49b) espacées et prati- quement parallèles, orientées dans une seconde direction qui est prati- quement perpendiculaire a la première direction, et un ensemble de se- condes parties (50a,... 50f), espacées et pratiquement parallèles, qui sont orientées dans la première direction et sont situées au-dessus des couches conductrices (43a, 43b); (7) on forme une quatrième couche isolante (48) de façon à remplir chacun des espaces vides dans la struc- ture semblable à une grille; (8) on définit les premières parties (49a, 49b) de la structure semblable à une grille comme étant des lignes de bit et les secondes parties (50a,... 50f) de la structure semblable à une grille comme étant des régions de canal; et (9) on effectue un traitement de définition et d'implantation de code pour programmer des données dans le dispositif de mémoire morte, et dans ce traitement, on dope un premier groupe sélectionné (50c) des régions de canal (50a,... 50f) avec un ma- tériau d'impureté, pour leur donner ainsi une première tension de seuil représentant l'enregistrement d'un premier chiffre binaire dans les cellu- les de mémoire (55) associées, et on ne dope pas un second groupe sé- lectionné (50d) des régions de canal (50a,... 50f) avec le matériau d'im- pureté, pour leur donner ainsi une seconde tension de seuil représentant l'enregistrement d'un second chiffre binaire dans les cellules de mémoire (56) associées. 11. Procédé selon la revendication 10, caractérisé en ce que dans l'étape (3), on forme la seconde couche isolante (44) par un pro- cessus d'aplanissement. 12. Procédé selon la revendication 10, caractérisé en ce que dans l'étape (5), on dope la couche de semiconducteur (49) avec un ma- tériau d'impureté, de façon à augmenter sa conductivité. 13. Procédé selon la revendication 10, caractérisé en ce que dans l'étape (7), on forme la quatrième couche isolante (48) par un trai- tement de dépôt de verre avec centrifugation. 14. Procédé selon la revendication 10, caractérisé en ce que dans l'étape (7), on aplanit la quatrième couche isolante (48) par un traitement de polissage chimio-mécanique. 15. Procédé selon la revendication 10, caractérisé en ce que l'étape (8) comprend les sous-étapes suivantes: (i) on dépose une cou- che de résine photosensible sur la structure semblable à une grille; (ii) on enlève des parties sélectionnées de la couche de résine photosensible pour mettre à nu les premières parties (49a, 49b) de la structure sembla- ble à une grille, tandis que les parties restantes (51a,... 51c) de la cou- che de résine photosensible recouvrent les secondes parties (50a,... 50f) de la structure semblable à une grille et les quatrièmes couches isolantes (48) entre elles; (iii) on effectue un traitement d'implantation ionique de façon à diffuser un matériau d'impureté dans les parties à nu (49a, 49b) de la structure semblable à une grille, qui sont les premières parties de la structure semblable à une grille, pour convertir les premiè- res parties (49a, 49b) de la seconde couche de semiconducteur (49) en un ensemble de régions de diffusion avec une conductivité accrue, pour remplir la fonction des lignes de bit; et (iv) on enlève la couche de résine photosensible (51a,... 51c). 16. Procédé selon la revendication 10, caractérisé en ce que l'étape (9) comprend les sous-étapes suivantes (i) on forme une couche de résine photosensible (54) sur la structure semblable à une grille et sur la quatrième couche isolante (48); (ii) on enlève des parties sélection- nées de la couche de résine photosensible (54) pour mettre à nu les ré- gions de canal (50c) qui sont associées à un premier groupe sélectionné de cellules de mémoire à transistor à effet de champ MOS (55) qui doi- vent être placées dans un état bloqué de façon permanente, tandis que les régions de canal (50d) qui ne sont pas mises à nu sont associées à un second groupe sélectionné des cellules de mémoire à transistor à ef- fet de champ MOS (56) qui doivent être placées dans un état conducteur de façon permanente; (iii) on effectue un traitement d'implantation ioni- que de façon à diffuser un matériau d'impureté dans les régions de canal à nu (50c); et (iv) on enlève la couche de résine photosensible (54). 17. Procédé de fabrication d'un dispositif de mémoire morte, caractérisé en ce qu'il comprend les étapes suivantes: (1) on forme un substrat semiconducteur (40) sur lequel se trouve une première couche isolante (41); (2) on forme un ensemble de couches conductrices (43a, 43b) allongées, espacées et pratiquement parallèles, orientées dans une première direction, sur la première couche isolante, les couches conduc- trices remplissant la fonction d'un ensemble de lignes de mot; (3) on forme une seconde couche isolante (44) dans chacun des espaces vides entre les ensembles de couches conductrices (43a, 43b); (4) on forme une troisième couche isolante (47) sur les couches conductrices (43a, 43b) et la couche isolante; (5) on forme une couche de semiconducteur (49) sur la troisième couche isolante (47); (6) on effectue un traitement de photolithographie et d'attaque de façon à enlever des parties sélec- tionnées de la couche de semiconducteur (49), pour former une structure semblable à une grille, constituée par la couche de semiconducteur, ayant un ensemble de premières parties (49a, 49b), espacées et prati- quement parallèles, orientées dans une seconde direction qui est prati- quement perpendiculaire à la première direction, et un ensemble de se- condes parties (50a,... 50f), espacées et pratiquement parallèles, qui sont orientées dans la première direction et sont situées au-dessus des couches conductrices (43a, 43b); (7) on forme une quatrième couche isolante (48) de façon à remplir chacun des espaces vides dans la struc- ture semblable à une grille; (8) on définit en tant que lignes de bit les premières parties (49a, 49b) de la structure semblable à une grille, et on définit en tant que régions de canal les secondes parties (50a,... 50f) de la structure semblable à une grille, ceci comprenant les sous-étapes sui- vantes: (i) on dépose une couche de résine photosensible sur la struc- ture semblable à une grille; (ii) on enlève des parties sélectionnées de la couche de résine photosensible pour mettre à nu les premières parties (49a, 49b) de la structure semblable à une grille, tandis que les parties restantes (51a,... 51c) de la couche de résine photosensible recouvrent les secondes parties (50a,... 50f) de la structure semblable à une grille et les quatrièmes couches isolantes (48) entre elles; (iii) on effectue un traitement d'implantation ionique de façon à diffuser un matériau d'impu- reté dans les parties à nu (49a, 49b) de la structure semblable à une grille, qui sont les premières parties de la structure semblable à une grille, pour convertir les premières parties (49a, 49b) de la couche de semiconducteur (49) en un ensemble de régions de diffusion ayant une conductivité accrue, pour remplir la fonction des lignes de bit; et (iv) on enlève la couche de résine photosensible (51a,... 51c); (9) on effectue un traitement de définition et d'implantation de code pour programmer des données dans le dispositif de mémoire morte. 18. Procédé selon la revendication 17, caractérisé en ce que dans l'étape (5), la couche de semiconducteur (49) est une couche de silicium amorphe intrinsèque qui est déposée sur la troisième couche isolante (47). 19. Procédé selon la revendication 17, caractérisé en ce que I'étape (9) comprend les sous-étapes suivantes: (i) on dépose une cou- che de résine photosensible (54) sur la structure semblable à une grille; (ii) on enlève des parties sélectionnées de la couche de résine photosen- sible (54) pour mettre à nu un groupe sélectionné (50c) des régions de canal (50a,... 50f) qui sont associées à un premier groupe sélectionné de cellules de mémoire à transistor à effet de champ MOS (55) qui doi- vent être placées dans un état bloqué de façon permanente, tandis que les régions de canal (50d) qui ne sont pas mises à nu sont associées à un second groupe sélectionné de cellules de mémoire à transistor à effet de champ MOS (56) qui doivent être placées dans un état conducteur de façon permanente. 20. Procédé selon la revendication 17, caractérisé en ce que dans l'étape (5), la couche de semiconducteur (49) est de type N, et en ce que l'étape (9) comprend en outre les sous-étapes suivantes: on ef- fectue un traitement d'implantation ionique de façon à diffuser un maté- riau d'impureté dans les régions de canal (50c) qui sont à nu, de façon que le premier groupe sélectionné (50c) des régions de canal (50a,... f) soient dopées avec le matériau d'impureté pour avoir ainsi une pre- mière tension de seuil représentant l'enregistrement d'un premier chiffre binaire dans les cellules de mémoire (55) associées; et un second groupe sélectionné (50d) des régions de canal (50a,... 50f) ne soient pas dopées avec le matériau d'impureté, pour avoir ainsi une seconde tension de seuil représentant l'enregistrement d'un second chiffre binaire dans les cellules de mémoire (56) associées.