FR 2736208 A1 19970103 FR 9507904 A 19950630 La présente invention conceme un procédé de fabrication de circuits intégrés et, plus particulièrement, un procédé de fabrication de dispositifs bipolaires et de dispositifs CMOS sur un même circuit intégré. On sait comment fabriquer des dispositifs à semiconducteur qui comportent, sur une même puce, à la fois des dispositifs CMOS et des dispositifs bipolaires. Ceci s'effectue ordinairement en technique BiCMOS, où on forme la puce semiconductrice de base en technique CMOS en complétant par un peu de technique bipolaire lorsque c'est nécessaire, ou bien où le processus de base est bipolaire et incorpore un peu de technique CMOS. C'est un but de l'invention de proposer un processus BiCMOS qui intègre de façon plus complète la fabrication de dispositifs bipolaires et de dispositifs CMOS sur une même puce. L'invention propose donc un procédé permettant de fabriquer des circuits intégrés qui comportent à la fois des dispositifs bipolaires et des dispositifs CMOS sur une même puce, le procédé comprenant les opérations suivantes: produire un substrat de silicium de type P- que l'on dope de façon voulue pour produire une région de couche enterrée de type N- destinée à au moins un dispositif PNP vertical et pour produire des régions de couches enterrées de type N+ destinées à au moins un dispositif PMOS et au moins un dispositif NPN vertical; produire une région de type P+ dans la région de couche enterrée N- et dans le substrat P- pour au moins un dispositif NMOS; produire une couche épitaxiale de type N- par dessus les régions P+, N+ et N-;; produire une région de puits de type P dans la couche épitaxiale N- du dispositif NMOS s'étendant jusqu'à la région P+ et dans une première partie de la couche épitaxiale N- du dispositif PNP vertical s'étendant jusqu'à la région P+; produire une région de base de type N dans une deuxième partie de la couche épitaxiale N- du dispositif PNP vertical; produire une région de base de type P dans une première partie de la couche épitaxiale N- du dispositif NPN vertical; produire simultanément:: une région de type N+ sur une partie de la région de base P du dispositif NPN vertical afin de former son émetteur, une région de type N+ sur une deuxième partie de la couche épitaxiale N- du dispositif NPN vertical afin de former son contact de collecteur, des régions N+ sur des première et deuxième parties de la région de puits P du dispositif NMOS afin de former sa source et son drain, et une région N+ sur la région de base N du dispositif PNP vertical afin de former son contact de base ; et produire simultanément: des régions de type P+ sur les régions de puits P et de base N du dispositif PNP vertical afin de former ses contacts de collecteur et d'émetteur, des régions de type P+ sur des première et deuxième parties de la couche épitaxiale N- du dispositif PMOS afin de former sa source et son drain, et une région de type P+ sur une partie de la région de base P du dispositif NPN vertical afin de former son contact de base. Selon un mode de réalisation préféré, le procédé comprend en outre l'opération consistant à produire une région N+ profonde dans la deuxième partie de la couche épitaxiale N- du dispositif NPN vertical avant la formation de la région N+ formant son contact de collecteur. De préférence, une région de couche enterrée N- est produite dans le substrat P- pour le dispositif NMOS avant que la région P+ y soit produite. De préférence, la région de base P du dispositif NPN vertical est produite sur une région P++ produite dans la deuxième partie de la couche épitaxiale N- du dispositif NPN vertical. La description suivante, conçue à titre d'illustration de l'invention vise à donner une meilleure compréhension de ses caractéristiques et avantages ; elle montre les opérations intervenant dans un procédé de formation de dispositifs NPN, PNP, PMOS et NMOS sur un unique substrat, et s'appuie sur les dessins annexés, parmi lesquels: les figures 1 à 23 montrent les opérations intervenant dans la production de dispositifs NPN, PNP vertical, PMOS et NMOS sur un unique substrat à l'aide du procédé de l'invention ; et la figure 24 montre une variante possible pour la structure du dispositif NPN. Ainsi, comme représenté sur la figure 1, une pastille semiconductrice initiale 1 est faite d'un substrat de silicium monocristallin de type P, d'orientation cristallographique , qui présente une résistivité en profondeur de 6 à 8,5 ohm.cm. On oxyde thermiquement le substrat 1 jusqu'à ce qu'une couche d'oxyde 20 d'une épaisseur approximative de 150 nm (1500 ) ait été produite sur celui-ci. On délimite ensuite les deux régions de couches enterrées de type N au moyen d'une première opération de masquage, ou formation de motif, à l'aide d'un agent photosensible de type réserve, ou photorésist, indiqué par la référence 21 sur la figure 2, que l'on fait suivre d'une gravure par voie humide de la couche d'oxyde exposée 20, jusqu'à ce que le substrat de silicium sous-jacent soit exposé, comme représenté. On effectue ensuite une implantation d'ions d'arsenic (As), comme représenté schématiquement sur la figure 2. La dose est d'environ 2,5 x 1013 atomes/cm2, et l'énergie est d'environ 50 keV.Après avoir complètement retiré le photorésist résiduel 21, on effectue un traitement de recuit, qui réoxyde légèrement la surface exposée du substrat de silicium 1 jusqu'à environ 20 nm (200 ). Le cycle de recuit est le suivant : tout d'abord, les pastilles sont entraînées pendant environ 90s dans une atmosphère d'oxygène (( > 2) ensuite, de l'acide chlorhydrique (HCl) est introduit jusqu'à environ 3 %de l'atmosphère totale et une oxydation à sec a lieu pendant environ 19 min ; enfin, les pastilles sont entraînées pendant environ 300 min dans une atmosphère d'azote (N2). L'arsenic qui a précédemment été implanté diffuse dans le substrat 1 de manière à former des couches enterrées de type N-, indiquées par la référence 2 sur la figure 2, dans les zones délimitées de la surface du substrat 1. On effectue ensuite une deuxième opération de masquage, ou formation de motif, à l'aide d'un photorésist 22, comme représenté sur la figure 3, en masquant au moins la zone précédemment dopée qui est associée au dispositif NMOS et au dispositif PNP vertical et en laissant les zones NPN et PMOS non masquées. On effectue ensuite une forte implantation d'arsenic, comme représenté schématiquement sur la figure 3. La dose est d'environ 5 x 1015 atomes/cm2, et l'énergie est d'environ 50 keV.Après enlèvement complet du photorésist résiduel 22, on réoxyde thermiquement les surfaces exposées : tout d'abord, une oxydation à sec est effectuée à l'aide de HCl à 3 % pendant environ 10 min à environ 890-C; ensuite, on applique un cycle de vapeur pendant environ 39 min à environ 890in; enfin, les pastilles sont entraînées pendant environ 95 min dans N2 à environ 1 200iC. A ce moment du processus, les régions N- et N+ sont clairement définies. Les régions qui n'ont subi que la première opération d'implantation deviennent des couches 2 de type N- et les régions dans lesquelles les deux opérations d'implantation ont eu lieu deviennent des couches 3 de type N+. Les régions N- et N+ sont toutes deux auto-alignées, car leurs emplacements ont été définis à l'aide d'une unique opération de formation de motif, à savoir la première. Les couches enterrées 2 de type N-, qui réalisent l'isolation du collecteur du dispositif PNP vertical, indiquent le futur emplacement du dispositif PNP vertical à collecteur isolé, ainsi que l'emplacement du dispositif NMOS, et les couches enterrées 3 de type N+, qui forment le collecteur du dispositif NPN, indiquent le futur emplacement du dispositif NPN ainsi que l'emplacement du dispositif PMOS. Après enlèvement précis de l'oxyde de silicium, dans une solution 4:1 d'acide fluorhydrique (HF) pendant environ 5 min, on fait croître une couche d'oxyde thermique 23 d'environ 70 nm (700 ) d'épaisseur, destinée à être utilisée comme masque pour l'implantation suivante, comme représenté sur la figure 4. On effectue ensuite une troisième opération de masquage en recouvrant l'oxyde thermique 23 à l'aide d'une couche de photorésist 24. Des motifs appropriés sont ainsi ouverts dans la couche de photorésist 24, et on implante du bore (B) avec une énergie d'environ 40 keV et une dose d'environ 1,3 x 1014 atomes/cm2, comme représenté schématiquement sur la figure 4.On retire ensuite le photorésist 24 et on fait d'abord subir un recuit au bore implanté à une température d'environ 1080xi dans N2 pendant environ 35 min, puis on l'entraîne dans 2 pendant environ 10 min à environ 1080in, et enfin on l'entraîne dans une atmosphère (02/1 % HC1) à environ 1080-C pendant environ 10 min, si bien qu'on crée des régions 4 de type P+. Après enlèvement précis de l'oxyde de silicium, on fait croître une couche épitaxiale de silicium dopé à l'arsenic, de type N, d'une épaisseur approximative de 2,mm et d'une résistivité en profondeur d'environ 0,9 ohm.cm, comme représenté sur la figure 5. Sous l'effet de la croissance épitaxiale, qui s'effectue à une température relativement élevée, l'arsenic et le bore, qui étaient précédemment implantés et entraînés dans des zones définies, diffusent de nouveau pour former les couches enterrées N-, N+ et P+, qui sont respectivement indiquées par les numéros de référence 2, 3 et 4 sur la figure 5. La couche 2 de type Nrésultante est plus profonde que la couche 4 de type P+, de sorte que, dans les zones d'implantation N- et P+, la couche enterrée 4 de type P+ est isolée du substrat 1 par la couche enterrée 2 de type N-.Cette couche enterrée P+ 4 produit un collecteur pour le dispositif PNP vertical et sera aussi utilisée pour les dispositifs NMOS. Après qu'on a fait croître, par oxydation thermique, une couche d'oxyde 25 d'environ 70 nm (700 ) d'épaisseur, comme représenté sur la figure 6, on dépose une couche de nitrure de silicium 26, d'environ 125 nm (1250 ), par un procédé de dépôt chimique sous forme vapeur à basse pression (LPCVD). Au cours d'une quatrième opération de masquage, on définit des zones destinées à former une isolation profonde entre les couches enterrées N- et N+ respectives, 2 et 3. On prépare ensuite des fenêtres à travers la couche d'oxyde 25 et la couche de nitrure 26, en appliquant une gravure à sec s'étendant jusqu'au silicium épitaxial 5.On grave ensuite le silicium épitaxial 5 par voie humide afin de créer des creux d'environ 950 nm (9500 ) de profondeur, comme on peut le voir sur la figure 6. En appliquant un traitement thermique d'oxydation à la pastille, on forme une région profonde d'oxyde 6, d'environ 2150 nm (21500 ) d'épaisseur dans les creux précédemment définis, tandis que la couche de nitrure 26 fait fonction de masque vis-à-vis de l'oxydation pour le reste de la pastille. A ce stade du processus, la région profonde d'oxyde 6 s'étend entièrement à travers la couche épitaxiale 5, comme représenté sur la figure 7. Pour améliorer l'isolation entre deux couches enterrées de type N adjacentes 3, on utilise la couche enterrée 4 de type P+ sous la région d'isolation d'oxyde profonde 6, comme représenté sur la figure 7. On arrache ensuite la couche de nitrure 26, en laissant la couche d'oxyde 25 qui subsiste au-dessous d'elle, d'une épaisseur d'environ 50 nm (500 À). On fait déposer par un processus LPCVD, une deuxième couche de nitrure 27, jusqu'à une épaisseur d'environ 125 nm (1250 À) > comme représenté sur la figure 8. On définit, à l'aide d'une cinquième opération de masquage, des zones destinées à réaliser une isolation de surface, de chaque côté de la région d'isolation d'oxyde profonde 6. On définit des fenêtres à travers la deuxième couche de nitrure 7 en appliquant une gravure à sec qui s'étend jusqu'aux régions d'oxyde profondes 6 situées au-dessous, comme représenté sur la figure 8. Ensuite, on applique un autre traitement thermique sous pression élevée et on fait croître une couche d'oxyde 7, d'environ 1000 nom (10000 À) d'épaisseur, dans les fenêtres précédemment définies, la couche de nitrure restante 27 faisant fonction de masque pour le reste de la pastille, comme représenté sur la figure 9. Le rôle de cette deuxième région d'oxyde d'isolation de surface 7 est de produire des frontières, contiguës aux régions d'isolation profondes 6 et de part et d'autres de celles-ci, pour les dispositifs MOS formés par dessus deux couches enterrées séparées qui doivent être isolées l'une de l'autre à l'aide d'une région d'oxyde profonde, comme représenté sur la figure 9. On retire ensuite toute la surface tampon formée par la couche d'oxyde 25 et la couche de nitrure 27. Après avoir fait croître une couche d'oxyde thermique d'environ 20 nm (200 À) à la surface du silicium, que l'on utilisera comme couche d'oxyde d'écran vis-à-vis de l'implantation ultérieure, cette couche étant indiquée par le numéro de référence 28 sur la figure 10, on effectue une sixième opération de masquage en appliquant une couche de photorésist 29 dans laquelle on définit des fenêtres, qui délimitent des régions de puits P, c'est-à-dire en liaison avec le corps du transistor NMOS. On implante ensuite des ions de bore à travers les fenêtres, avec une dose d'environ 6 x 1012 atomes/cm2 et une énergie d'environ 170 keV, afin de former les régions 8 de puits P. Après arrachement du photorésist 29, on effectue une septième opération de masquage, au cours de laquelle on applique une couche de photorésist 30, comme représenté sur la figure 11, et on définit des fenêtres en vue d'une implantation de phosphore destinée à former la base N des dispositifs PNP verticaux. On implante le phosphore à une dose d'environ 2 x 1013 atomes/cm2 et à une énergie d'environ 40 keV pour former la région de base 9 de type N. On redistribue les ions de bore et de phosphore dans le silicium à l'aide d'une opération de recuit thermique, à environ 1050'C pendant environ 75 min dans une atmosphère de Q, puis pendant environ 10 min dans une atmosphère de N2, de sorte que le bore implanté, indiqué par le numéro de référence 8, diffuse jusqu'à une profondeur suffisante pour atteindre la couche enterrée P+ 4, comme représenté sur les figures 10 et 11. On retire ensuite l'oxyde résultant ainsi que le photorésist 30. A ce stade, on crée le corps de type P du dispositif NMOS, la concentration en agents de dopage de surface étant commandée par le puits P 8 et la faible résistance due à la couche enterrée P+ fortement dopée 4. On forme aussi la base 9 de type N du dispositif PNP vertical, qui diffuse jusqu'au collecteur 4 de type P+. On effectue alors une oxydation thermique pour faire croître une couche d'oxyde d'environ 100 nm (1 000 ) et pour y déposer une couche de nitrure formée par LPCVD, ayant aussi une épaisseur approximative de 100 nm (1 000 ), comme représenté sur la figure 12, où l'empilement formé par la combinaison de l'oxyde et du nitrure est indiqué par le numéro de référence 10. A l'aide d'une huitième opération de masquage et d'implantation, on implante une base de transistor NPN à travers les fenêtres définies dans une couche de photorésist 31, comme représenté sur la figure 13, et à travers l'empilement 10, afin de former une région 11 de base de type P. La dose d'implantation est d'environ 1,15 x 1014 atomes/cm2 et l'énergie d'implantation est d'environ 140 keV. On applique ensuite une opération de recuit à une température d'environ 900*C, dans une atmosphère de N2.On retire ensuite, des zones des futurs dispositifs PMOS et NMOS, I'empilement d'oxyde et de nitrure 10, par gravure sèche/humide, au moyen d'une neuvième opération de formation de motif, et on fait croître thermiquement, comme représenté sur la figure 14, une couche d'oxyde de grille 12 (d'une épaisseur approximative de 40 nm (400 )). On fait ensuite déposer une couche de silicium polycristallin 36, d'une épaisseur d'environ 350 mn (3500 ), à l'aide d'un procédé LPCVD, comme représenté sur la figure 15, et on la dope à l'aide de phosphore. On forme les grilles 13 des dispositifs MOS à partir de la couche de silicium polycristallin 36, et on les définit au cours d'une dixième opération de formation de motif, comme représenté sur la figure 16, en enlevant la partie en excès de la couche de silicium polycristallin 36. Au cours d'une onzième opération de formation de motif, on définit des fenêtres appropriées à travers un masque de photorésist associé à la gravure à sec de l'empilement d'oxyde et de nitrure 10, afin de former les différentes ouvertures associées aux contacts d'émetteur, de base et de collecteur du dispositif NPN, comme indiqué par le numéro de référence 34 de la figure 17. Au cours d'une douzième opération de masquage et d'implantation, on applique une couche de photorésist 32, comme représenté sur la figure 18, et on ouvre des fenêtres afin de définir des zones dans lesquelles de l'arsenic doit être implanté.Le but de cette implantation forte est de former les zones de contacts électriques, indiquées par le numéro de référence 14 sur la figure 18, qui sont destinées aux régions de collecteur et d'émetteur du transistor NPN, à la région de base de transistor PNP vertical et aux régions de source et de drain du transistor NMOS, lesquelles sont protégées et auto-alignées par le bord relatif des grilles 13 de silicium polycristallin et de la couche d'isolation d'oxyde de surface 12. La dose d'arsenic est d'environ 1,4 x 1015 atomes/cm2 et l'énergie est d'environ 30 keV. Après recuit de l'implantation d'arsenic, à environ 1 0200C dans une atmosphère de N2 pendant environ 17 min, on effectue une treizième opération de masquage en appliquant une couche de photorésist 33, représentée sur la figure 19, et en définissant des fenêtres dans la couche de photorésist, où une implantation de bore est effectuée.Le but de cette forte implantation de bore est de former, en une seule opération d'implantation avec masquage, les zones de contacts électriques, indiquées par le numéro de référence 15 sur la figure 19, qui sont associées aux régions de collecteur et d'émetteur du transistor PNP vertical, à la région de base du transistor NPN et aux régions de source de drain du transistor PMOS, lesquelles sont protégées et auto-alignées par le bord relatif des grilles de silicium polycristallin 13 et de la région d'isolation d'oxyde de surface 12. On recuit ensuite cette implantation dans une atmosphère de N2 à environ 900*C pendant environ 30 min, et on retire la couche 33 de photorésist. On poursuit le processus en appliquant une opération de dépôt sous forme vapeur renforcée par plasma (PECVD) amenant le dépôt d'une première couche non dopée mince d'oxyde, dit orthosilicate de tétraéthyle (TEOS), que l'on fait suivre immédiatement du dépôt d'une seconde couche de TEOS dopé par du phosphore et du bore (BPIEOS). On effectue ensuite un traitement de reflux. L'empilement combiné de TEOS et BITOS est indiqué sur la figure 20 par le numéro de référence 16. Au cours d'une quatorzième opération de formation de motif, on forme des ouvertures de contact 35 dans l'empilement combiné de TEOS et BPIEOS par une opération d'enlèvement à sec appliquée à l'empilement combiné 16, comme représenté sur la figure 21. On forme ensuite, dans toutes les ouvertures de contact, un alliage de siliciure de platine (PtSi). On fait ensuite déposer une couche de titane/tungstène (riz), après quoi on fait déposer un alliage cuivre/silicium/aluminium (AlCuSi). On applique à ces deux couches un tracé de motif au cours d'une quinzième opération de masquage et on attaque les deux couches de manière à produire les interconnexions métalliques des différents contacts. La couche composite totale, formée de PtSiSTiW/AlCuSi, est indiquée sur la figure 22 par le numéro de référence 17. On dépose une couche de passivation isolante faite de nitrure de silicium 18 par un procédé de dépôt sous forme vapeur renforcé par plasma (PECVD), comme représenté sur la figure 23, et on définit les zones de plots au moyen d'une seizième opération de masquage. Une attaque de la couche de passivation 17 et un polissage de l'arrière de la pastille 1 mettent fin à la série des opérations de fabrication. On a donc ainsi fabriqué, selon l'invention, des dispositifs bipolaires et des dispositifs MOS sur un seul circuit intégré en utilisant le même processus de fabrication. On aura compris que la description précédente n'est qu'une illustration et ne vise pas à limiter l'invention. Par exemple, pendant la suite d'opérations du processus de fabrication, on peut facilement former des éléments de circuits passifs, comme des résistances, des condensateurs, des diodes, etc. qui sont nécessaires au circuit intégré particulier en train d'être réalisé. On peut aussi modifier le processus de fabrication en ajoutant d'autres opérations de masquage permettant d'améliorer les dispositifs existants. Par exemple, pour diminuer l'accès au collecteur du transistor NPN, on peut former un contact électrique de type N+ profond 19, comme représenté sur la figure 24, permettant d'atteindre l'intérieur de la couche enterrée N+, c'est-à-dire le collecteur du transistor NPN. Une autre possibilité est constituée par une opération facultative de masquage et d'implantation visant à ajuster les tensions de seuil des dispositifs MOS à une valeur voulue particulière. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du procédé dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Procédé de fabrication de circuits intégrés comportant, sur une même puce, des dispositifs bipolaires et des dispositifs CMOS, le procédé étant caractérisé en ce qu'il comprend les opérations suivantes: produire un substrat de silicium de type P- que l'on dope de la manière appropriée pour produire une région de couche enterrée N- destinée à au moins un dispositif PNP vertical et pour produire des régions de couches enterrées N+ destinées à au moins un dispositif PMOS et au moins un dispositif NPN vertical; produire une région de type P+ dans la région de couche enterrée N- et dans le substrat P- pour au moins un dispositif NMOS; produire une couche épitaxiale de type N- (5) par dessus les régions P+,N+etN-;; produire une région de puits de type P (8) dans la couche épitaxiale Ndu dispositif NMOS s'étendant jusqu'à la région P+ et dans une première partie de la couche épitaxiale N- du dispositif PNP vertical s'étendant jusqu'à la région P+; produire une région de base de type N (9) dans une deuxième partie de la couche épitaxiale N- du dispositif PNP vertical; produire une région de base de type P (11) dans une première partie de la couche épitaxiale N- du dispositif NPN vertical; produire simultanément:: une région de type N+ (14) sur une partie de la région de base P du dispositif vertical NPN afin de former son émetteur, une région de type N+ (14) sur une deuxième partie de la couche épitaxiale N- du dispositif NPN vertical afin de former son contact de collecteur, des régions de type N+ (14) sur des première et deuxième parties de la région de puits P du dispositif NMOS afin de former sa source et son drain, et une région de type N+ (14) sur la région de base N du dispositif PNP vertical afin de former son contact de base ; et produire simultanément: des régions de type P+ (15) sur les régions de puits P et de base N du dispositif PNP vertical afin de former ses contacts de collecteur et d'émetteur, des régions de type P+ (15) sur des première et deuxième parties de la couche épitaxiale N- du dispositif PMOS afin de former sa source et son drain, et une région de type P+ (15) sur une partie de la région de base P du dispositif NPN vertical afin de former son contact de base. 2. Procédé de fabrication de circuits intégrés selon la revendication 1, caractérisé en ce qu'il comprend en outre l'opération consistant à produire une région N+ profonde dans la deuxième partie de la couche épitaxiale N- du dispositif NPN vertical avant la formation de la région N+ formant son contact de collecteur. 3. Procédé de fabrication de circuits intégrés selon la revendication 1 ou 2, caractérisé en ce qu'une région de couche enterrée N- est produite dans le substrat P- pour le dispositif NMOS avant que la région P+ y soit produite. 4. Procédé de fabrication de circuits intégrés selon l'une quelconque des revendications précédentes, caractérisé en ce que la région de base P du dispositif NPN vertical est produite sur une région P++ produite dans la deuxième partie de la couche épitaxiale N- du dispositif NPN vertical.