FR 2738640 A1 19970314 FR 9611148 A 19960912 -1- ARCHITECTURE PERFECTIONNEE DE BASE DE TEMPS POUR TESTEUR La présente invention concerne un équipement automatique de test pour tester des circuits, plus particulièrement pour tester des circuits intégrés. Un tel système est décrit dans le brevet US n* 212 443 au nom de West et al. pour Event Sequencer For Automatic Test Equipment, dont le descriptif est joint ici en référence. Dans des systèmes de ce type, sur chaque broche du dispositif en cours de test (le "DUT" ou, simplement, le "dispositif'), à un instant donné quelconque, un au plus des changements d'état suivants peut se produire: Commande à HAUT NIVEAU Commande à BAS NIVEAU Commande au BLOCAGE Début de test à HAUT NIVEAU Début de test à BAS NIVEAU Début de test à l'état Z Fin de test. D'une façon générale, dans un système de ce type, une mémoire est prévue pour mémoriser des données fonctionnelles (également appelées vecteurs de test). Donc, les changements d'état peuvent être exprimés directement en fonction de l'état, comme cela a été fait ci-dessus, ou peuvent être exprimés indirectement en référence à des données fonctionnelles délivrées par la mémoire des données fonctionnelles. Par exemple, si n bits de données fonctionnelles sont délivrés, l'ensemble des types d'événements pourrait comprendre les types d'événements suivants. DO commande à O D 1 commande à 1 DFn commande au nième bit des données fonctionnelles DFn_ commande au complément du nième bit de données fonctionnelles -2- DZ passage de la commande au blocage TO test pour un 0 T1 test pour un 1 TFn test pour le nième bit des données fonctionnelles TFn_ test pour le complément du nième bit de données fonctionnelles TZ test pour une impédance élevée X blocage de l'échantillon de créneau NOP aucune opération (événement factice) Un "événement" est constitué par une paire d'états dans le temps, indiquant qu'une transition vers un état particulier doit être effectuée à un instant particulier. Par exemple, sur la figure 2A, le format de non-retour à zéro (NRZ) peut être spécifié en programmant un événement de la manière suivante: DF1 @ 1 ns. Ce programme indique au matériel de commander la broche au premier bit des données fonctionnelles en cours au temps correspondant à 1 nanoseconde (1 ns) après le début de la période de test définie par les indicateurs de limite de période TEMPS ZERO 16, le temps zéro de la période de test dans laquelle l'événement doit intervenir. La figure 2A illustre deux événements DF1 @ 1 ns dans deux séquences d'événements consécutives ayant des indicateurs de limite de périodes consécutives TZ 16 représentés sur la figure: pour le premier événement, F1 est 1, si bien que le signal 17 sur la broche passe à un niveau élevé; dans le second événement F1 est 0, si bien que le signal 17 sur la broche passe à bas niveau. Pour accepter la vitesse de plus en plus grande des dispositifs de circuits intégrés, un équipement de test automatique destiné à tester ces dispositifs doit atteindre une vitesse de fonctionnement de plus en plus grande. La présente invention concerne des systèmes et des procédés pour augmenter la fréquence à laquelle des périodes de test peuvent être lancées par un tel équipement. -3- D'une façon générale, selon un premier aspect, l'invention caractérise un système de test pour tester des circuits. Le système de test fonctionne avec un mode normal et un mode accéléré. Le système de test a une première mémoire de début, une seconde mémoire de début, une première mémoire de séquence et une seconde mémoire de séquence. Les mémoires de début délivrent des adresses de mémoire de séquence pour adresser les mémoires de séquence, et les mémoires de séquence délivrent des séquences d'événements en réponse aux adresses de mémoire de séquence. Si le système de test fonctionne en mode normal, les mémoires de début sont couplées (commutées) par un procédé électronique de manière à délivrer une seule adresse de mémoire de séquence aux deux mémoires de séquence; et si le système de test fonctionne en mode accéléré, les mémoires de début sont couplées par un procédé électronique de manière que la première mémoire de début délivre une première adresse de mémoire de séquence à la première mémoire de séquence, et que la seconde mémoire de début délivre une seconde adresse de mémoire de séquence indépendante à la seconde mémoire de séquence. Dans des formes de réalisation de l'invention, la première et la seconde mémoires de début ont la même dimension, la première et la seconde mémoire de séquence ont la même dimension, et un mot produit par les mémoires de séquence (en réponse à une adresse de mémoire de séquence) est suffisamment grand pour contenir au moins deux événements. D'une façon générale, selon un autre aspect, l'invention caractérise un système de test qui a une période de test de base et qui, lorsqu'il fonctionne en mode normal ou en mode accéléré, délivre quelques adresses de mémoire de séquence à la fois à la première et à la deuxième mémoire de séquence pour chaque période de test de base. D'une façon générale, selon un autre aspect, l'invention caractérise une mémoire de données fonctionnelles pour délivrer des vecteurs de test, laquelle, en mode normal, délivre un vecteur de test complet pour toutes les séquences d'événements, et en mode accéléré, délivre un premier vecteur de test partiel pour des -4- séquences d'événements venant de la première mémoire de séquence, et un second vecteur de test partiel pour des séquences d'événements venant de la seconde mémoire de séquence. Dans une première forme de réalisation, la mémoire de données fonctionnelles délivre un vecteur de test complet d'au moins 4 bits de données fonctionnelles et un vecteur de test partiel d'au moins deux bits de données fonctionnelles. D'une façon générale, selon un autre aspect, l'invention caractérise un système de test ayant une première, une seconde, une troisième et une quatrième mémoires de début; et une première, une seconde, une troisième et une quatrième mémoires de séquence. Si le système de test fonctionne en mode normal, les mémoires de début sont couplées par un procédé électronique pour délivrer une seule adresse de mémoire de séquence à la totalité des quatre mémoires de séquence; si le système de test fonctionne en mode accéléré, les mémoires de début sont couplées par un procédé électronique de manière que les deux premières mémoires de début délivrent une première adresse de mémoire de séquence aux deux premières mémoires de séquence, et que les deux secondes mémoires de début délivrent une seconde adresse de mémoire de séquence indépendante aux secondes mémoires de séquence; et si le système de test fonctionne en mode doublement accéléré, les mémoires de début sont couplées par un procédé électronique de manière à délivrer une adresse de mémoire de séquence à la mémoire de séquence correspondante des mémoires de séquence. Entre autres, l'invention présente les avantages suivants. L'invention propose un procédé rentable pour obtenir une augmentation utile de la vitesse apparente, (c'est-à-dire du nombre de séquences d'événements ou de vecteurs de test qui peuvent être lancés par unité de temps) sans augmenter ni la capacité de la mémoire locale nécessaire, ni la vitesse de fonctionnement nécessaire des composants. L'invention établit une compatibilité dynamique avec une architecture antérieure sans réduire la -5- souplesse dont dispose l'utilisateur pour programmer des événements et des vecteurs de test en séquences d'événements. D'autres avantages et caractéristiques apparaitront d'après la description suivante et dans les revendications.Les dessins annexés, qui sont joints ici et constituent une partie du descriptif, représentent schématiquement des formes de réalisation spécifiques de l'invention qui avec la description générale donnée ci-dessus et la description détaillée des formes de réalisation données plus loin permettent d'expliquer les principes de l'invention. Les figures 1A et lB représentent un schéma de principe d'une partie d'un système de test; les figures 2A-2D représentent des configurations de test formées par un système de test pour différentes séquences d'événements; la figure 3 représente des signaux de synchronisation; la figure 4 est un schéma de principe d'un circuit d'adaptation et de ligne à retard nécessaire, également désigné sous le nom de circuit tambour; la figure 5 est un schéma de principe d'une mémoire connectée pour établir une synchronisation perfectionnée du testeur avec un mode normal et un mode accéléré; la figure 6 est un schéma de principe d'une mémoire connectée pour établir une synchronisation perfectionnée du testeur avec un mode normal, un mode accéléré et un mode doublement accéléré. En considérant la figure 1, un système automatique de test pour tester des circuits électroniques intégrés comprend une section générale 100 et une section par broche 101, également appelée section locale, laquelle section locale est généralement reproduite pour toutes les broches du dispositif en cours de test. La section générale 100 comprend un compteur d'adresse générale AC 111 qui délivre des signaux d'adresse générale pour adresser la mémoire de commande de séquence générale GSCM 121 et la mémoire de données fonctionnelles par broche FDM 131. La -6- section générale 100 délivre aussi un signal indicateur de limites de période de test, TEMPS ZERO, TZ 16 (qui est le signal d'horloge zéro du temps général) pour indiquer les limites des périodes de test du côté commande du DUT. Elle délivre aussi un signal indicateur de limite de période de test STZ (non représenté) pour indiquer des périodes du côté sonde (test) du DUT, et un signal d'horloge de base général 14 ainsi qu'un décalage vernier de période générale PV18, tous deux représentés sur la figure 3. Ou encore, une adresse de vernier de période vernier général peut être délivrée en remplacement du décalage vernier de période générale PV 18, auquel cas la section locale 101 comprend une mémoire de vernier de période (non représentée) qui délivre une valeur de vernier de période en fonction de l'adresse générale de vernier de période. La mémoire de commande de séquence générale GSCM 121, en réponse à des signaux d'adresse générale venant du compteur d'adresse AC 111, délivre une adresse de séquence générale 120 à chaque section locale 101 pour chaque période de test. Dans une réponse parallèle au compteur d'adresse AC 111, une mémoire locale de données fonctionnelles FDM 131 délivre aussi un ou plusieurs bits de données fonctionnelles pour chaque période de test. Il est bon de rappeler qu'un événement est défini par une paire d'états dans le temps indiquant qu'une transition vers un état donné doit intervenir à un instant donné. D'après la figure 2A, un format de non-retour à zéro (NRZ) peut être spécifié en programmant un événement de la manière suivante: DF1 @ 1 ns. Ce programme donne au matériel l'ordre de commander la broche sur le premier bit en cours des données fonctionnelles au temps correspondant à 1 nanoseconde (1 ns) après le début de la période de test, définie par les indicateurs de limite de période de test TEMPS ZERO TZ 16, c'est-à- dire le temps zéro pour la période de test au cours de laquelle l'événement doit intervenir. La figure 2A représente deux événements DF1 @ 1 ns dans deux séquences -7- d'événements consécutives ayant des indicateurs limites de période consécutive TZ 16, de la manière suivante: pour le premier événement F1 est 1, si bien que le signal 17 passe à niveau élevé; pour le second événement, F1 est 0, si bien que le signal 17 passe à bas niveau. Comme l'indique la figure 2B, une définition par un format complémentaire (SBC) peut être spécifiée en programmant la séquence d'événements suivante DF1_@ 2 ns DF1 @ 11 ns DF1_ @ 22 ns Sur la figure 2B, le signal 17 résulte de la séquence précédente quand la valeur de F1 est O (bas niveau). Comme l'indique la figure 2C, un signal 17 de broche d'horloge peut être formé sans aucune donnée fonctionnelle en programmant la séquence d'événements suivante: D1 @ Ons DO @ 4 ns D1 @ 8ns DO @ 12 ns La figure 2D illustre un programme plus complexe, représentant la formation d'un forme d'onde pour un cycle E/S dans lequel la broche du DUT est commandée au moyen d'une défminition par une forme d'onde complémentaire (SBC), l'étage de commande étant ensuite bloqué et la sortie étant échantillonnée d'abord pour un état triple, ensuite pour un 1, et puis pour un bit de données fonctionnelles, ce qui peut différer des données de commande. Ce programme est spécifié par la séquence d'événements suivante: DF1_ @ 2ns Commande du premier bit du complément des données fonctionnelles DF1 @ 9 ns Commande du premier bit des données fonctionnelles DF1 @ 18 ns Commande du premier bit du complément des données fonctionnelles - 8- DZ @ 22 ns Blocage de la commande TZ @ 24 ns Test d'un état triple X 26 ns Blocage du créneau d'échantillonnage T1 @ 32 ns Test d'un 1 X @ 34 ns Blocage du créneau d'échantillonnage TF2 @ 40 ns Test du deuxième bit des données fonctionnelles X 42 ns Blocage du créneau d'échantillonnage. Sur la figure 2D, F1 est à O (bas niveau), et les régions d'échantillonnage sont représentées par des rectangles hachurés. La figure 2D représente deux valeurs possibles de F2, bien qu'il n'y en ait qu'une pour chaque séquence d'événements. Dans les exemples ci-dessus, la mémoire des données fonctionnelles FDM 131 est envisagée pour délivrer au moins deux bits de données fonctionnelles pour chaque période de test (c'est-à- dire pour chaque séquence d'événements). La mémoire des données fonctionnelles FDM 131 peut être réalisée pour avoir une largeur d'un bit, de deux bits, de quatre bits ou d'un nombre quelconque de bits. Mais, pour des motifs qui apparaîtront plus loin, il est préférable que le nombre des bits soit pair. En plus, le système de test peut fonctionner selon un mode dans lequel des bits des données fonctionnelles sont utilisés comme bits de masquage et non comme données d'état. Dans ce dernier mode, un bit de masquage peut indiquer, par exemple, si oui ou non les tests des événements de test (par exemple TZ ou T1) de la séquence d'événements doivent être exécutés. Sinon, ils sont considérés par le système comme des opérations nulles (NOP). Le système peut établir une période de test qui n'est pas un multiple entier de la période de l'horloge de base. Pour des questions d'illustration ici et ailleurs dans cette description, et comme le montre la figure 3, un cycle d'horloge de 3,2 ns et une période de test de 10 ns sont utilisés. Des temps préférés peuvent être plus courts -- un cycle d'horloge de base de 2,5 ns et une période de test de 5 ns -- mais les valeurs précédentes conviennent -9- à titre d'illustration, et les valeurs choisies n'affectent pas les principes de l'invention). Quand la période de test de 10 ns est établie à partir du signal de l'horloge de base CLK 14 ayant une période de 3,2 ns, il est visible que 3 cycles de l'horloge de base définissent une période de 9,6 ns tandis que 4 cycles de l'horloge de base définissent une période de 12,8 ns. Un signal de temps zéro TEMPS ZERO TZ 16 à l'instant 50 indique le début de la période de test. Un second signal de temps zéro TEMPS ZERO TZ 16 est produit à un instant 52, qui correspond à un flanc ascendant du signal d'horloge 14 à 9,6 ns. Pour obtenir une période de test de 110 ns, une valeur numérique indiquant 0,4 ns est établie sous forme d'un décalage vernier de période 18. Ce décalage représente donc une fraction du cycle 14 de l'horloge de base. Comme cela sera décrit, le système utilise cette valeur pour déterminer le début réel de la période de test suivante au temps 54, c'est-à-dire à 10 ns du temps 50. De même, le prochain signal de temps zéro TEMPS ZERO TZ 16 est établi au temps 56, ce qui nécessite un décalage vernier de période 18 de 0,8 ns pour obtenir la période de 10 ns au temps 58. Ce procédé se poursuit jusqu'à ce que la valeur de décalage soit égale à 2,8 pour obtenir une période de test commençant au temps 60. Ensuite, à la période suivante, il y a 4 impulsions d'horloge entre le signal de temps zéro TEMPS ZERO TZ 16 au temps 62, et le suivant, au temps 64. A ce moment, aucune valeur de décalage n'est appliquée puisque le début de la période de test coïncide de nouveau avec le flanc ascendant de l'impulsion de l'horloge de base. Ainsi, des périodes de test d'une durée quelconque (supérieure à la période de l'horloge de base) peuvent être programmées simplement en modifiant la dimension de l'échelon dont le décalage vernier de période 18 est incrémenté. (Cependant, d'autres considérations telles que la largeur de bande de la mémoire "pipeline" peuvent limiter la gamme des périodes de test qu'il est possible de sélectionner). -10- En revenant à la figure 1 A, au début de chaque période de test, une mémoire de début de séquence locale d'événements (ESSM) 122 délivre une adresse locale de début de séquence d'événements 124. L'adresse de début de séquence d'événements 124 est appliquée à une mémoire locale de séquence d'événements (ESS) 140 pour sélectionner une séquence d'événements à appliquer à la broche locale du dispositif, c'est-à-dire à la broche associée à la section locale 101. En pratique, pour atteindre des débits élevés, des structures "pipeline", non représentées, servent à faire passer des signaux entre les blocs fonctionnels illustrés. Une adresse de début de séquence d'événements 124 sélectionne un mot d'événements dans la mémoire ESS 140. Le nombre préféré d'événements par mot est de quatre, mais n'importe quel nombre d'une certain gamme de nombres est utilisable, en étant principalement soumis à une contrainte de prix de revient. Un événement dans l'ESS 140 porte les informations suivantes: le temps de l'événement, le type de l'événement et un bit d'incrément d'adresse qui sert à signaler le dernier événement dans la séquence d'événements. L'application de l'adresse de début de séquence d'événements 124 sélectionne une séquence d'événements (ceux qui sont mémorisés dans l'ESS 140 à partir de l'adresse de début 124) commençant par les premiers événements dans le mot sélectionné et en poursuivant avec les événements suivants du mot (ou avec les événements des mots suivants de L'ESS 140) jusqu'au dernier événement de la séquence, celui qui a un bit d'incrément annulé. Ainsi, une ESS 140 ayant 64 mots de 4 événements chacun peut mémoriser une seule séquence ayant jusqu'à 256 événements, ou jusqu'à 64 séquences ayant jusqu'à 4 événements par séquence. Les événements dans un mot ESS sont transmis à des décodeurs de temps et d'événements 142 pour traitement -- à raison d'un événement par décodeur. Un temps d'événements est représenté par un entier et un nombre fractionnel de cycles de l'horloge de base 14. Si la fraction a une largeur de 8 bits, une résolution de 1/256ème de la période de l'horloge de base peut être représentée. Dans le décodeur de -11- temps et d'événements 142, l'instant de l'événement est ajouté au décalage vernier de période 18 pour définir un temps égal à un nombre-de-cyclesplus-vernier pour l'événement. Le nombre de décodeurs de temps et d'événements 142 correspond de préférence au nombre des événements dans un mot de lESS 140. Le décodeur de temps et d'événements TED 142 traite aussi le type d'événement, en le transformant en un " type d'indicateur À qui définit une transition complète d'état entre l'ancien état et le nouvel état. Si, par exemple, le type d'événement est DF1, le premier bit des données fonctionnelles en cours (c'est-à-dire le vecteur test en cours) est. 1 ", et l'état précédant de l'étage de commande de broche est BAS NIVEAU, ensuite, le type d'indicateur assure la commande au NIVEAU ELEVE à partir du bas niveau (ce qui s'exprime en notation abrégée par "D 1 types d'événement énumérés ci-dessus. D 1 est ajouté dans un additionneur ADD 314 au temps vernier-plus- nombre-de-cycles TM 304 afin d'obtenir un temps étalonné pour l'événement. Le temps étalonné comprend une partie entière IP 316 et une partie fractionnaire FP 317. Pour une fraction à 8 bits, le temps étalonné a une résolution d'une partie sur 256 de la période de l'horloge de base. Dans le cas d'une période de 3,2 ns de l'horloge de base, la résolution serait de 12,5 picosecondes (ps). Pour obtenir la résolution voulue, on utilise une ligne à retard linéaire, comme cela sera décrit ci-dessous. Si les lignes à retard ont une vitesse de redéclenchement d'environ 10 ns, quatre lignes à retard (et par conséquent quatre circuits tambour 200) servent à admettre l'apparition de quatre événements dans une période de test de 10 ns. Pour une vitesse globale plus rapide des événements, il faut soit davantage de lignes à retard, soit des lignes à retard plus rapides. En plus du type d'événement et du temps de l'événement, un compteur de nombre de périodes (PCT) (encore non représenté) est aussi associé à une séquence d'événements. Cela permet à un événement d'échantillonnage (test) de se produire à la fin de la période de test d'événements. Par exemple, dans une séquence d'événements qui nécessite une réponse de la mémoire incorporée au DUT, la réponse (qui dépend de la vitesse du DUT) peut intervenir après la fin de la période de la séquence d'événements. C'est pourquoi, la réponse sera lue par un événement d'échantillonnage (test) à un instant postérieur à la fin de la période de test de la séquence d'événements. C'est pourquoi, des compteurs de périodes 113 sont installés, et un PCT est incrémenté modulo le nombre des compteurs de périodes au début de chaque période de test (c'est-à-dire, à chaque adresse délivrée par l'ESSM 122) pour identifier le prochain compteur de périodes parmi les compteurs de périodes 113 pour la période de test. Pour éviter des collisions, le nombre des compteurs de périodes multiplié -14par la durée d'une période de test doit dépasser la durée d'événement de la plus longue dans une séquence d'événements. Au début d'une période de test, le décalage vernier de période 18 a été sauvegardé et un nouveau compte a débuté dans le compteur de période PC 113 de la période de test, ce compteur est incrémenté à chaque battement de l'horloge de base 14. Ensuite, dans les circuits du tambour 200, la partie entière 316 du temps étalonné d'un événement est comparée avec le compteur 113 par un comparateur COMP 202. Si les deux valeurs sont égales, la partie fractionnaire 317 du temps étalonné est obtenue au moyen de la ligne à retard linéaire DL 204. L'égalité décelée par le comparateur 202 déclenche un circuit en rampe linéaire LR 206, lequel forme un signal croissant linéairement sur toute sa gamme dans le cycle de l'horloge de base. La partie fractionnaire du temps étalonné est convertie sous forme analogique dans un convertisseur numérique analogique (N/A) 208, lequel est étalonné de manière qu'une entrée de 255 dans le convertisseur N/A 208 (en supposant qu'il s'agisse d'une fraction a 8 bits) entraîne une sortie égale à la sortie du circuit en rampe linéaire 206 au temps d'un cycle de l'horloge de base moins un bit de résolution (12,5 ps) après le déclenchement du circuit en rampe 206. Donc, la sortie du comparateur 210 est un flanc au temps d'événements calibré. Le traitement des événements du côté échantillonnage (test) sur lequel l'état de la broche est testé n'a pas été représenté. La logique correspond à la logique du côté commande mais un temps de retard aller et retour est ajouté dans le calcul du temps étalonné et un signal STZ (non représenté) sert à définir la limite de la période de test. Des lignes à retard linéaires distinctes (non représentées) sont montées, à raison d'une dans chaque circuit du tambour 200, pour synchroniser les événements d'échantillonnage. Le retard aller et retour est introduit dans un registre à décalageintercalé entre le comparateur 202 et la ligne à retard distincte, de manière que le flanc formé dans le comparateur 202 soit retardé d'un nombre programmable de cycles d'horloge avant de déclencher la ligne à retard distincte. Le temps d'aller et retour est -15- généralement fixé pour un montage de test particulier afin de tenir compte des paramètres spécifiques au montage tels que les longueurs de câble. La valeur PCT pour la séquence d'événements et le compteur de période correspondant 113 permettent d'associer des événements d'échantillonnage à une période de test et à un événement. MODE ACCELERE L'architecture qui vient d'être décrite peut être mise en oeuvre sous forme d'une architecture à un seul mode de fonctionnement (mode normal) laquelle, en mode accéléré, permet de doubler la vitesse de test apparente sans augmenter la fréquence de l'horloge de base 14 ni la vitesse des composants du système de test. Selon la figure 5, un système de test comme celui qui a été décrit fonctionne en mode accéléré pour un signal AM= 1 et en mode normal pour un signal AM=0. Les adresses et d'autres signaux représentés sur la figure 5 peuvent être transmis sur des types quelconques de voies pour signaux qui conviennent aux largeurs de bande des signaux. En mode normal, une adresse générale GA 01 et un bit d'ordre supérieur d'adresse générale GAO i_MSB sont présentés aux mémoires de début de séquence d'événements ESSMO1 350 et ESSM23 352. Pour AM=O, le sélecteur 340 transmet l'adresse GA01 (entrée O du sélecteur) à travers la mémoire ESSM23. Donc, la même adresse générale GAO 1 est présentée à la fois aux mémoires ESSMO1 et ESSM23, et la sortie de l'une ou de l'autre est utilisée, selon la valeur du bit d'adresse d'ordre supérieur GA0 1i_MSB. En mode normal, la sortie de la porte 355 est GAO I_MSB. Si GAO I_MSB est 0, la sortie de la porte 355 est 0 et le sélecteur 354 transmet son entrée 0, début d'adresse venant de I'ESSMO1, à travers la mémoire de séquence d'événements ESSMO1 et, à travers le sélecteur 356, à la mémoire de séquence d'événements ESS23. (Les mémoires de séquences d'événements sont désignées par ESSO 1 et ESS23, car, quand elles sont utilisées ensemble comme une seule mémoire en mode normal, elles retiennent des adresses de début de séquence d'événements pour -16- ce que seraient des événements 0 et 1 (ESSO 1 360) et des événements 2 et 3 (ESS23 362), respectivement, qui correspondraient à un mot à quatre événements ESS 140. Les désignations ESSM01 et ESSM23 sont choisies pour le même motif). Si GA0 1_MSB est 1 en mode normal, la sortie de la porte 355 est 1 et c'est l'adresse de début venant de 1'ESSM23 qui est présentée à la fois aux ESSO 1 et ESS23. Dans l'un ou l'autre cas, si AM=O, l'adresse générale formée par la combinaison GAO1 et GAOi_MSB sélectionne une adresse de début présentée aux deux mémoires de séquence d'événements ESSOl1 et ESS23, qui alors délivrent chacune deux événements, un à chacun d'une paire de décodeurs de temps et d'événements 142. Donc, si AM=0, le système de test fonctionne selon la description indiquée précédemment. D'autre part, en mode accéléré, si AM= 1, l'adresse de début produite par l'ESSM 01 est sélectionnée par GAO 1, l'adresse de début produite par l'ESSM23 est sélectionnée par GA23, et GAO 1_MSB n'a aucun effet puisque la sortie de la porte 355 en mode accéléré est toujours 0. Donc, deux adresses différentes sont transmises à l'ESS01 et à 1'ESS23 et dans un créneau de temps donné, les périodes de test qui peuvent débuter sont deux fois plus nombreuses qu'elles le seraient si AM=0. Comme le montre la figure 5, GAO 1_MSB et GA23 ne sont jamais tout deux actifs. En mode accéléré, GA23 est utilisé mais pas GA01_MSB, en mode normal, GA01_MSB est utilisé mais pas GA23. Donc, pour réduire au minium la largeur de la voie de données nécessaire pour transmettre des adresses générales à la section par broche 101, un des bits de GA23 peut jouer un double rôle et délivrer GAO1_MSB en mode normal. Comme cela a déjà été signalé, chaque événement comporte un bit d'incrément d'adresse, servant à indiquer le dernier événement qui termine une séquence d'événements. En mode accéléré, les séquences des événements des ESSO 1 et ESS23 se terminent séparément, il n'y a aucune condition imposant que les -17- séquences d'événements partageant une période importante aient la même durée. D'autre part, en mode normal, une séquence d'événements peut être terminée soit dans ESS 01, soit dans ESS23, et cet achèvement évoque le début de la séquence d'événements suivante. Pour permettre une reconfiguration lorsque la totalité des mémoires de début de séquence d'événements (ESSM01 et ESSM23) est utilisée, que le mode accéléré soit ou non sélectionné, la mémoire générale de commande de séquence 121 est augmentée en largeur pour délivrer deux fois plus d'adresses, afin que tous les emplacements des deux ESSM01 et ESSM23 puissent être adressés séparément. Les temps calculés dans les circuits du tambour 200, et par conséquent les durées d'événements des événements mémorisés dans lESS 140 (ou dans l'ESS01 et 1'ESS23 en mode accéléré) sont tous calculés (et par conséquent définis), en référence au signal TEMPS ZERO 16 (ou au signal STZ pour les événements d'échantillonnage), lequel définit ce que l'on appelle la période principale. On pourrait mettre en jeu un signal indicateur de limite pour la moitié des périodes principales lequel servirait de référence de temps pour les événements dans 1'ESS23 en mode accéléré. Mais, cela n'est pas nécessaire. Par contre, le procédé de compilation de test (un programme d'ordinateur) qui traduit un programme de test exprimé par un ingénieur de test en instructions destinées au système de test, quand l'ingénieur de test demande l'exécution d'un test en mode accéléré, prend les séquences d'événements mémorisées dans la mémoire des séquences impaires d'événements (ESS23) et incrémente leurs temps d'événements de la moitié d'une période principale. Ainsi, un ingénieur de test peut facilement programmer des séquences de test ayant une fréquence de période de test deux fois plus rapide que la fréquence réelle du TEMPS ZERO. En mode normal, alors qu'une mémoire fonctionnelle délivre quatre bits de données fonctionnelles pour chaque période de test, les bits constituant un vecteur de test complet sont tous délivrés à chaque décodeur de temps et d'événement 142. En mode accéléré, les séquences de test venant de l'ESSO 1 sont indépendantes des séquences venant de 1'ESS23, et logiquement, les vecteurs de test pour ces séquences d'événements sont aussi indépendants. Pour former des vecteurs de test indépendants en mode accéléré, la mémoire des données fonctionnelles 131 pourrait être partagée de la même manière que les ESSM 122 et ESS 140 ont été partagés, afin de former des vecteurs de test indépendants plus courts (vecteurs de test partiels) en mode accéléré. (On rappelle que deux bits de données fonctionnelles dans un vecteur partiel de test à deux bits suffisent à programmer la séquence illustrée sur la figure 2D). Mais, le même effet peut être obtenu au moyen d'un programme dans le processus de compilation du programme de test. Lorsque, par exemple, l'ingénieur de test programme un test pour un mode accéléré avec des séquences d'événements ayant deux bits de données par séquence d'événements, toutes les séquences d'événements du programme de l'ingénieur devraient se référer uniquement à Fl1 et F2 (dans la notation adoptée ci-dessus). Après traduction pour fonctionner dans le programme de test, les séquences d'événements affectées à la mémoire des séquences impaires d'événements (ESS23) sont modifiées pour se référer respectivement à F3 et F4, les données sont chargées de cette manière dans la mémoire des données fonctionnelles 131, et la mémoire des données fonctionnelles 131 est configurée pour délivrer quatre bits de données à chaque période de test. De cette façon, il n'y a aucune modification à apporter au circuit du tambour 200, ni à la mémoire des données fonctionnelles 131 pour supporter le mode accéléré. En appliquant les techniques qui viennent d'être décrites, les mémoires de début de séquence d'événements, les mémoires de séquence d'événements, et la sortie de la mémoire des données fonctionnelles peuvent encore être partagées, et la largeur de la mémoire générale de commande de séquence peut à nouveau être augmentée, pour obtenir une fréquence quadruple des périodes d'événements avec un quart des données fonctionnelles par -19séquence d'événements. Cette augmentation dans le rapport quatre de la fréquence des périodes de test peut être désignée sous le nom de mode doublement accéléré. Sur la figure 6, un système de test comme celui qui a été décrit fonctionne en mode doublement accéléré DAM quand le signal 671 est 1, en mode accéléré AM quand le signal 672 est 1 et en mode normal NM quand le signal 673 est 1. Un seul des signaux 671, 672 et 673 est égal à 1 à un instant donné quelconque. La sortie de la porte OU 674 est 1 si le système de test est, soit en mode normal, soit en mode accéléré. La sortie de la porte OU 675 est 1 si le système de test est soit en mode accéléré, soit en mode doublement accéléré. Les voies d'adresse GA0, GA1, GA2 et GA3 délivrent des adresses provenant de la section générale 100. Pour des questions d'illustration, chacune des quatre voies ci- dessus est considérée comme délivrant 10 bits. Egalement, de manière conventionnelle, les termes GA0, GAI1, GA2 et GA3 sont aussi utilisables pour désigner les adresses transmises sur les voies d'adresse, puisque la signification s'explique par le contexte. En mode doublement accéléré, chacune des quatre mémoires de début de séquence d'événements -- ESSM0 650, ESSM1 651, ESSM2 652 et ESSM3 653 -est adressée par une adresse indépendante à 10 bits (par exemple), et donc GA0, GA1, GA2 et GA3 doivent chacune délivrer une adresse à 10 bits pour adresser les 1K mots (une valeur choisie à titre d'illustration correspondant à la dimension des adresses) dans chacune des mémoires ESSM0, ESSM 1, ESSM2 et ESSM3. En mode accéléré, les quatre mémoires de début de séquence d'événements fonctionnent par paires -- ESSM0 avec ESSM 1 et ESSM2 avec ESSM3. Dans le cas de mémoires à 1K, deux adresses indépendantes à 11 bits sont nécessaires. Comme l'indique la figure 6, ces deux adresses sont constituées par GA0 et GA2, qui fournissent chacune 10 bits, et deux bits qui sont prélevés dans l'un quelconque des GA1 et GA2 à 20 bits, ajoutent à chaque adresse un onzième bit. Pour indiquer leur rôle en mode accéléré, plus précisément, pour fonctionner comme bits d'ordre supérieur -20- de GAO et GA2, ces deux bits sont désignés par GAO_MSB et GA2_MSB. En mode normal, les quatre mémoires de début de séquence d'événements -ESSMO, ESSM 1, ESSM2 et ESSM3 -- fonctionnent comme une mémoire unique. Ainsi, si ce sont des mémoires de 1K, une adresse à 12 bits est nécessaire. Comme le montre la figure 6, dix des douze bits d'adresse sont fournis par GAO et les deux autres bits peuvent être prélevés parmi des bits quelconques des trente bits de GA1, GA2 et GA3. Ces deux bits sont désignés par GAOMSB et GAOSMSB, pour montrer qu'ils jouent le rôle du bit le plus significatif et du second bit le plus significatif de l'adresse. (On remarque que le bit d'adresse utilisé comme GAOMSB en mode accéléré peut être commodément, mais pas nécessairement, le même bit que celui qui est le GAOMSB en mode normal). En mode normal, des adresses GAO sont conditionnées en passant par des portes ET 610, 613 et 616 et puis par des portes OU 611, 614 et 618, tandis que des adresses GA1, GA2 et GA3 sont bloquées par des portes ET 612, 615, 617 et 619. Donc, la même adresse est présentée en mode normal à chacune des quatre mémoires. ESSMO 650, ESSM1 651, ESSM2 652 et ESSM3 653. La sortie d'une exactement de ces quatre mémoires est appliquée comme adresse aux mémoires de séquence d'événements ESSO 660, ESS 1 661, ESS2 662 et ESS3 663 par l'action du sélecteur 655. Le sélecteur 655 choisit une de ses quatre entrées (ESSMO, ESSM1, ESSM2 et ESSM3) selon l'état des deux bits GAOMSB et GAOSMSB, qui jouent le rôle de bits d'ordre supérieur de l'adresse à douze bits présentée aux mémoires de début de séquence d'événements. La sortie du sélecteur 655 est conditionnée avant d'être appliquée aux quatre mémoires de séquence d'événements par des portes ET 633, 637, 638 et 642 et par des portes OU 632, 636, 640 et 644. Tandis que les autres voies vers les quatre mémoires de séquence d'événements sont bloquées par des portes ET 630, 631, 634, 635, 639, 641, 643 et 645. Donc, en mode normal, la même adresse est présentée à chacune des quatre -21mémoires de séquence d'événements ESSO 660, ESS1 661, ESS2 662 et ESS3 663. En mode accéléré, des adresses GAO sont conditionnées à travers une porte ET 610 et une porte OU 611, et des adresses GA2 sont conditionnées à travers des portes ET 615 et 617 et puis à travers une porte OU 618, tandis que des adresses GA1 et GA3 sont bloquées par des portes ET 612 et 619. Donc, en mode accéléré, GAO est présenté à chacune des mémoires ESSMO 650 et ESSM 1 651 et GA2 est présenté à chacune des mémoires ESSM2 652 et ESSM3 653. La sortie d'une exactement des mémoires ESSMO et ESSM 1 est appliquée comme adresse aux mémoires de séquence d'événements ESSMO 660 et ESSM 1 661 par le fonctionnement du sélecteur 654. De même, la sortie d'une exactement des mémoires ESSM2 et ESSM3 est appliquée comme adresse aux mémoires de séquence d'événements ESS2 et ESS3 par le fonctionnement du sélecteur 656. Le sélecteur 654 sélectionne une de ses deux entrées (ESSMO ou ESSM1) selon l'état du bit GAOMSB, qui joue le rôle de bit le plus significatif de l'adresse à 11 bits présentée aux mémoires de début de séquence d'événements ESSO et ESS 1. De même, le sélecteur 656 sélectionne l'une de ses deux entrées (ESSM2 ou ESSM3) selon l'état du bit GA2MSB, qui joue le rôle de bit le plus significatif de l'adresse à 11 bits présentée aux mémoires de début de séquence d'événements ESS2 et ESS3. Les sorties des sélecteurs 654 et 656 sont conditionnées vers les quatre mémoires de séquence d'événements à travers des portes ET 631, 634, 641 et 643 et puis à travers les portes OU 632, 636, 640 et 644, tandis que les autres voies vers les quatre mémoires de séquence d'événements sont bloquées par des portes ET 630, 633, 635, 637, 638, 639, 642 et 645. Donc, en mode accéléré, une seule adresse est présentée à chaque mémoire de la paire des mémoires de séquence d'événements ESSO 660 et ESS1 661 et une adresse indépendante est présentée à chaque mémoire de la paire des mémoires de séquence d'événements ESS2 662 et ESS3 663. -22- En mode doublement accéléré, des adresses GA0 sont appliquées directement à l'ESSM0 650 (comme elles le sont dans les deux autres modes), les adresses GA1 sont conditionnées à travers la porte ET 612 et puis à travers la porte OU 611 vers l'ESSM 1 651 et les adresses GA2 sont conditionnées à travers la porte ET 615 et puis à travers la porte OU 614 vers l'ESSM2 652, et les adresses GA3 sont conditionnées à travers la porte ET 619 et puis à travers la porte OU 618 vers I'ESSM3 653, tandis que les autres adresses sont bloquées en sortie des autres mémoires de début de séquence d'événements par des porte ET 610, 613, 616 et 617. Donc, en mode doublement accéléré, GA0 est présenté uniquement à l'ESSM0 650, GA2 uniquement à l'ESSM1 651, GA 1 uniquement à l'ESSM2 652 et GA3 uniquement à l'ESSM3 653. De même, par l'action des portes ET 630, 635, 639, et 645, respectivement, la sortie de l'ESSM0 est présentée uniquement à I'ESS0 660, la sortie de l'ESSM 1 uniquement à l'ESS 1 661, la sortie de 1'ESSM2 uniquement à I'ESS2 662 et la sortie de I'ESSM3 uniquement à 1'ESS3 663. Les autres voies, qui traversent les sélecteurs 654, 655 et 656 sont toutes bloquées par des portes ET 631, 633, 634, 637, 638, 641, 642 et 643. Donc, en mode doublement accéléré, des adresses indépendantes sont présentées à chacune des mémoires de séquence d'événements ESSO 660, ESS1, 661, ESS2 662 et ESS3 663. On comprend que les adresses et autres signaux illustrés sur la figure 6 peut être transmis sur n'importe quel type de voie de signaux adaptée aux largeurs de bandes des signaux. I1 faut aussi remarquer que les mémoires de la section par broche 101 n'ont pas nécessairement la même dimension et qu'elles peuvent être partagées en un nombre pair de parties ou en parties d'égales dimensions. Gràce à l'emploi du mode accéléré, la vitesse apparente du système de test (nombre de séquences d'événements qui peuvent être lancées par unité de temps) est doublée tout en maintenant la compatibilité avec une architecture antérieure et sans augmenter ni l'importance de la mémoire locale nécessaire ni la vitesse de -23- fonctionnement des composants, et sans réduire la souplesse dont dispose l'utilisateur pour combiner des événements et des données fonctionnelles en séquences d'événements. Plutôt que d'être limité au lancement d'une seule séquence d'événements toutes les 10 ns, par exemple, l'utilisateur peut lancer deux séquences d'événements à cet instant, avec des adresses générales de séquences GA 01 et GA23 distinctes et des données fonctionnelles distinctes. Le coût de cette augmentation en vitesse de cycles de test c'est qu'une séquence d'événements d'une seule période ne peut pas contenir plus que le nombre des événements mémorisés dans chaque mot de I'ESS01 ou de l'ESS23, au lieu du nombre d'événements mémorisés dans chaque mot de l'ESS 140. L'invention peut être réalisée dans des architectures qui ne partagent pas les ressources matérielles en une section générale et une section locale, qui assurent les fonctions d'adresse générale au moyen de ressources d'adresses reproduites localement, ou qui assurent les fonctions de mémoire générale dans des ressources de mémoire d'une mémoire générale ou d'une mémoire affectée en commun. -24- REVENDICATIONS 1. Système de test pour établir une séquence de test afin de tester un circuit, le système de test ayant des modes de fonctionnement qui comprennent un mode normal et un mode accéléré, le système de test comportant: (a) une première mémoire de début et une seconde mémoire de début; (b) une première mémoire de séquence et une seconde mémoire de séquence, dont chacune délivre une séquence d'événements en réponse à une adresse de mémoire de séquence; et (c) des moyens qui répondent au mode de fonctionnement du système de test, lequel, en mode normal, accouple par un procédé électronique la première mémoire de début et la seconde mémoire de début à la fois à la première mémoire de séquence et à la seconde mémoire de séquence, de façon qu'une seule adresse de mémoire de séquence soit appliquée à la première et à la seconde mémoires de séquence par la première et la seconde mémoire de début, et qui, en mode accéléré, accouple par un procédé électronique la première mémoire de début à la première mémoire de séquence, et accouple par un procédé électronique la seconde mémoire de début à la seconde mémoire de séquence de manière qu'une première adresse de mémoire de séquence soit appliquée par la première mémoire de début à la première mémoire de séquence, et qu'une seconde adresse de mémoire de séquence indépendante soit appliquée par la seconde mémoire de début à la seconde mémoire de séquence. 2. Système de test selon la revendication 1, dans lequel la première mémoire de début et la seconde mémoire de début ont la même dimension. 3. Système de test selon la revendication 1, dans lequel la première mémoire de séquence et la seconde mémoire de séquence ont la même dimension. -25- 4. Système de test selon la revendication 3, dans lequel la première mémoire de séquence forme un mot qui est suffisamment grand pour contenir au moins deux événements. 5. Système de test selon la revendication 4, dans lequel le système de test fonctionne avec une période de base de test et dans lequel pendant l'exécution d'un test, à la fois en mode normal et en mode accéléré, pour chaque période de test de base, une certaine adresse de mémoire de séquence est délivrée à la fois à la première mémoire de séquence et à la seconde mémoire de séquence. 6. Système de test selon la revendication 5, comprenant en outre une mémoire de données fonctionnelles pour délivrer des vecteurs de test, dans lequel la mémoire de données fonctionnelles délivre, pour chaque période de base de test, au moins deux bits de données fonctionnelles en un vecteur de test complet en mode normal. 7. Systèmes de test selon la revendication 6, dans lesquels la mémoire de données fonctionnelles délivre, pour chaque période de test de base, au moins quatre bits de données fonctionnelles en un vecteur de test complet en mode normal. 8. Système de test selon la revendication 1, comprenant en outre un mode doublement accéléré, le système de test comprenant en outre: (a) une troisième mémoire de début et une quatrième mémoire de début; (b) une troisième mémoire de séquence et une quatrième mémoire de séquence, dont chacune délivre une séquence d'événements en réponse à une adresse de mémoire de séquence; et (c) des moyens qui répondent au mode de fonctionnement du système de test, lequel, en mode normal, accouple par un procédé électronique la première, la seconde, la troisième et la quatrième mémoires de début à la totalité de la première, de la seconde, de la troisième et de la quatrième mémoires de séquence, de façon qu'une seule adresse de mémoire de séquence soit appliquée à la première, à la seconde, à la troisième et à la -26- quatrième mémoires de séquence par la première, la seconde, la troisième et la quatrième mémoires de début, et qui, en mode accéléré, accouple par un procédé électronique la première et la seconde mémoires de début à la fois à la première et à la seconde mémoires de séquence, et qui accouple par un procédé électronique la troisième et la quatrième mémoires de début à la fois à la troisième et à la quatrième mémoires de séquence de manière qu'une première adresse de mémoire de séquence soit appliquée par la première et la seconde mémoires de début à la première et à la seconde mémoires de séquence, et qu'une seconde adresse de mémoire de séquence indépendante soit appliquée par la troisième et la quatrième mémoires de début à la troisième et à la quatrième mémoires de séquence, et qui, en mode doublement accéléré, accouple par un procédé électronique chacune des première, seconde, troisième et quatrième mémoires de début respectivement à la première, seconde, troisième et quatrième mémoire de séquence, de façon qu'une première adresse de mémoire de séquence soit appliquée par la première mémoire de début à la première mémoire de séquence, une seconde adresse de mémoire de séquence indépendante soit appliquée par la seconde mémoire de début à la seconde mémoire de séquence, une troisième adresse de mémoire de séquence indépendante soit appliquée par la troisième mémoire de début à la troisième mémoire de séquence, et une quatrième adresse de séquence de mémoire indépendante soit appliquée par la quatrième mémoire de début à la quatrième mémoire de séquence. 9. Système de test selon la revendication 8, comprenant en outre une mémoire de données fonctionnelles pour délivrer des vecteurs test, dans lequel la mémoire des données fonctionnelles délivre, pour chaque période de test de base, au moins deux bits de données fonctionnelles en un vecteur de test complet en mode normal. 10. Système de test selon la revendication 1, comprenant en outre: -27- (a) une première voie d'adresse générale pour une première adresse générale, une seconde voie d'adresse générale pour une seconde adresse générale, et une voie de bit d'adresse d'ordre supérieur pour un bit d'ordre supérieur d'une adresse globale; (b) la première mémoire de début accouplée à la première voie d'adresse générale; (c) la seconde mémoire de début accouplée, par l'intermédiaire d'un premier sélecteur répondant au mode de fonctionnement du système de test, soit à la première voie d'adresse générale si le mode de fonctionnement est le mode normal, soit à la seconde voie d'adresse générale si le mode de fonctionnement est le mode accéléré; (d) un second sélecteur connecté pour recevoir sur sa première entrée la sortie de la première mémoire de début et sur sa seconde entrée la sortie de la seconde mémoire de début, et répondant au mode de fonctionnement et au bit le plus significatif d'adresse générale pour délivrer sur sa sortie sa première entrée si le mode de fonctionnement est le mode accéléré, et pour délivrer sur sa sortie soit sa première, soit sa seconde entrée si le mode de fonctionnement est le mode normal, selon la valeur du bit le plus significatif d'adresse générale; (e) un troisième sélecteur connecté pour recevoir sur sa première entrée la sortie du second sélecteur et sur sa seconde entrée la sortie de la seconde mémoire de début, et répondant au mode de fonctionnement pour délivrer à sa sortie sa première entrée si le mode de fonctionnement est le mode normal ou sa seconde entrée si le mode de fonctionnement est le mode accéléré; (4 un circuit porte connecté pour recevoir sur sa première entrée le mode de fonctionnement du système de test et sur sa seconde entrée le bit le plus significatif d'adresse générale, dans lequel la sortie du circuit porte est l'entrée du bit le plus significatif d'adresse générale si le mode de fonctionnement est le mode normal, et dans lequel la sortie de la porte est zéro si le mode de fonctionnement est le mode accéléré; -28- (g) une première mémoire de séquence délivrant une séquence d'événements en réponse à une adresse de mémoire de séquence délivrée par le second sélecteur; et (h) une seconde mémoire de séquence délivrant une séquence d'événements en réponse à une adresse de mémoire de séquence délivrée par le troisième sélecteur. 1il. Système de test selon la revendication 8, comprenant en outre: (a) une première voie d'adresse générale pour une première adresse générale, une seconde voie d'adresse générale pour une seconde adresse générale, une troisième voie d'adresse générale pour une troisième adresse générale, une quatrième voie d'adresse générale pour une quatrième adresse générale; (b) un circuit logique répondant au mode de fonctionnement du système de test et accouplant les première, deuxième, troisième et quatrième voies d'adresse générale avec les première, deuxième, troisième et quatrième mémoires de début, de manière qu'en mode normal, la même adresse soit présentée aux première, seconde, troisième et quatrième mémoires de début et qu'en mode accéléré, une première adresse soit présentée à la première et à la seconde mémoires de début, et une seconde adresse différente soit présentée à la troisième et à la quatrième mémoires de début, et qu'en mode doublement accéléré, une adresse distincte soit présentée à chacune des première, seconde, troisième et quatrième mémoires de début; et (c) un circuit logique répondant au mode de fonctionnement du système de test et accouplant les première, deuxième, troisième et quatrième mémoires de début avec les première, deuxième, troisième et quatrième mémoires de séquence, de manière qu'en mode normal, la même adresse soit présentée aux première, seconde, troisième et quatrième mémoires de séquence, et qu'en mode accéléré, une première adresse soit présentée à la première et à la seconde mémoire de séquence, et une seconde adresse différente soit présentée à la troisième et à la quatrième mémoires de séquence, et qu'en mode doublement -29- accéléré, une adresse distincte soit présentée à chacune des première, seconde, troisième et quatrième mémoires de séquence.