FR 2737620 A1 19970207 FR 9609711 A 19960801 i ALIGNEMENT PRECIS DES HORLOGES DANS UN TESTEUR A SIGNAUX MELANGES La présente invention concerne des procédés et appareils pour l'alignement précis des signaux d'horloges, en particulier des signaux d'horloges dans un testeur de circuit intégré à signaux mélangés. Des dispositifs de circuit intégré numérique (CI) sont typiquement testés en appliquant sur les broches du dispositif une configuration de signaux binaires de stimulus suivant des relations déterminées d'avance des configurations et de leur chronologie. Le système de test numérique examine les signaux numériques résultant à la sortie du dispositif et les compare à une table de vérité déterminée d'avance. Il en résulte une décision correcte ou incorrecte, selon que les bits (les 1 et les 0) sur les broches de sortie du dispositif correspondent aux bits de la table de vérité pendant chaque intervalle de temps. Les systèmes de test de tels dispositifs sont flexibles et programmables pour s'adapter aux spécifications du type de dispositif à tester. Un exemple de système de test numérique programmable à grande vitesse est le système ITS 9000FX commercialisé par Schlumberger Technologies, San José, Californie. D'autres dispositifs à tester ne sont pas purement numériques. Ces dispositifs, appelés dispositifs "à signaux mélangés" peuvent avoir à la fois des caractéristiques de signaux numériques et des caractéristiques de signaux analogiques. Souvent les dispositifs à signaux mélangés sont principalement numériques, mais ne peuvent pas être testés comme le sont des dispositifs purement numériques. Les dispositifs à signaux mélangés peuvent avoir des broches qui nécessitent une ou plusieurs entrées de signaux analogiques) (par exemple, des convertisseurs analogiques/numériques (CAN) ou une ou plusieurs sorties de signaux analogiques (par exemple, des convertisseurs numériques/analogiques (CNA) en plus des entrées ou sorties des signaux numériques. Les dispositifs à signaux mélangés peuvent avoir des broches qui reçoivent ou délivrent des représentations numériques de signaux analogiques (par exemple, des dispositifs codeurs-décodeurs codec)). Dans un système destiné à tester des dispositifs purement numériques, une unique horloge maître sert à synchroniser toutes les activités du testeur, comme par exemple la commande de la logique d'événements qui est utilisée pour exciter les broches d'un dispositif en cours de test (DUT) et pour mesurer la réponse sur des broches du DUT. Par exemple, le système ITS 9000FX comprend une horloge maître du système sur une fréquence fixe de 312,5 MHz. Toutes les activités de la tête de test sont alignées dans le temps en fonction de la fréquence, de périodes de durée connue et de lignes à retard fixe. Comme toutes les fonctions sont synchronisées sur une seule horloge maître, les résultats sont répétitifs avec la précision du système à chaque fois qu'un test donné est exécuté. Dans un système de test à signaux mélangés, chaque voie analogique doit avoir sa propre source d'horloge qui fonctionne de manière asynchrone par rapport à l'horloge maître du système excitant les broches numériques du DUT. Pour adresser les exigences de test à signaux mélangés, une commande fine de la fréquence d'horloge est nécessaire. La source d'horloge d'une voie analogique doit aussi être déterministe, c'est-à- dire que les mêmes résultats de test doivent être obtenus à chaque fois qu'un programme de test donné est exécuté sur le DUT. Ceci veut dire que la phase entre une horloge de voie analogique et l'horloge maître du système doit être la même à chaque fois que le programme de test est exécuté, même si ces horloges fonctionnent de manière asynchrone l'une par rapport à l'autre. La figure 1 représente la nécessité de deux horloges "maîtres" pour des tests à signaux mélangés. Une horloge maître 100 délivre un signal d'horloge à un diviseur de fréquence 105 lequel à son tour délivre un signal à fréquence réduite à un séquenceur 110. Le séquenceur 110 délivre un signal d'horloge à l'entrée d'horloge 115 et des bits de données à une entrée de données 120 d'un DUT 125. Dans l'exemple, le DUT 125 est un convertisseur numérique-analogique (CNA) qui délivre à une ligne de sortie 130 un signal analogique 135. Le système de test transmet le signal analogique à travers une mémoire tampon 140 à un convertisseur analogique/numérique (CAN) 145. Pour échantillonner le signal analogique, le CAN 145 a besoin d'un signal d'horloge sur son entrée d'horloge 150. Un problème se pose du fait que si la vitesse des données du CNA est de 100 MHz, l'échantillonnage classique nécessiterait une fréquence d'échantillonnage élevée, irréaliste de 200 MHz (Nyquist). Une solution consiste à employer une technique bien connue de souséchantillonnage, dans laquelle le signal est échantillonné à une vitesse inférieure et échantillonné à nouveau avec une relation de phase variable par rapport à la configuration de test quand la configuration de test est appliquée de manière répétitive au DUT. Si dans cet exemple un sous-échantillonnage était utilisé pour mesurer 4096 points en 10 nanosecondes (ns), l'horloge nécessaire à l'échantillonneur devrait avoir une 4À 2737620 période de 10 002441141 ns, c'est-à-dire une fréquence de 99 975 591,1 Hz. Pour obtenir le signal d'horloge à MHz nécessaire au DUT et un signal d'horloge d'échantillonnage de 99 975 591,1 Hz venant de l'unique horloge maître nécessiterait une horloge maître sur la fréquence élevée impossible de 409,5 GHz. L'emploi de deux horloges maîtres pose d'autres problèmes. Si deux horloges distinctes sont utilisées, elles doivent chacune avoir une grande résolution (par exemple, 0,1 Hz) pour atteindre une vitesse d'échantillonnage élevée utile (par exemple, 1 GHz). Les horloges doivent être verrouillées en phase l'une à l'autre et, pour assurer un échantillonnage répétitif et déterministe, la relation de phase entre les deux horloges ne doit pas varier d'un test à l'autre. Suivant une approche traditionnelle aux tests à signaux mélangés, une première horloge délivre un signal d'horloge servant à générer des événements numériques et une seconde horloge délivre un signal d'horloge pour l'appareil analogique. L'appareil analogique fonctionne donc de manière asynchrone par rapport aux événements numériques. Différentes techniques ont été proposées pour réaligner les signaux d'horloges asynchrones, mais il reste toujours une erreur d'au moins un cycle d'horloge. Par conséquent, les tests ne sont ni répétitifs ni déterministes. Des procédés et des appareils perfectionnés sont donc souhaitables pour générer des signaux d'horloges utilisés dans des tests à signaux mélangés. Selon une forme de réalisation préférée de l'invention, des horloges analogiques et numériques à génération asynchrone dans un système de test à signaux mélangés sont précisément alignées pour effectuer des tests répétitifs et déterministes. Un signal d'horloge maître numérique à fréquence variable est utilisé pour la synthèse numérique directe d'un signal d'horloge analogique qui est asynchrone par rapport au signal de l'horloge maître. Une commande de resynchronisation inhibe le signal d'horloge analogique jusqu'à ce que le signal d'horloge ait la relation de phase souhaitée avec le signal de l'horloge maître. Le signal de l'horloge analogique est ainsi aligné en phase avec le signal de l'horloge maître suivant une relation connue et déterministe. La commande de resynchronisation aligne aussi la phase du signal de l'horloge analogique avec la configuration des signaux de stimulus appliqués au dispositif en cours de test. L'alignement du signal de l'horloge analogique avec le signal de l'horloge maître et avec la configuration de stimulus garantit des résultats de test qui sont cohérents d'un test à l'autre. Une boucle verrouillée en phase supprime les parasites du signal d'horloge analogique synthétisé. Un générateur d'instabilités est prévu pour imposer des instabilités commandées au signal de l'horloge analogique comme cela est nécessaire dans certains types de test. Un compteur de la Nième apparition permet l'introduction programmable d'une période supplémentaire du signal de l'horloge maître dans la configuration de test lorsque cela est nécessaire pour éviter de créer un état métastable dans le dispositif en cours de test. Ces caractéristiques ainsi que d'autres caractéristiques de l'invention sont présentées plus en détail ci-dessous en référence aux dessins annexés. La figure 1 représente un exemple de la nécessité de deux horloges "maîtres" dans des tests à signaux mélangés; la figure 2 représente un montage selon l'invention pour la génération asynchrone d'un signal d'horloge maître numérique et d'un signal d'horloge analogique qui peuvent être synchronisés sur commande; La figure 3 illustre la synchronisation des signaux d'horloges dans le montage de la figure 2; la figure 4 représente une autre forme de réalisation d'un générateur de signal d'horloge de voie analogique selon l'invention; la figure 5 est un schéma de principe d'un générateur d'horloge selon l'invention pour la génération d'un signal d'horloge analogique à faibles instabilités; la figure 6 représente un générateur d'instabilités du signal d'horloge analogique selon l'invention; la figure 7 représente une variante du générateur d'horloge analogique de la figure 5; la figure 8 représente une partie des circuits de commande d'un séquenceur de sources analogiques ou de mesures selon l'invention; et la figure 9 indique comment une période d'horloge est introduite dans la configuration de test appliquée à un DUT pour éviter un état métastable possible selon l'invention. La figure 2 représente un montage pour la génération asynchrone d'un signal d'horloge numérique maître et d'un signal d'horloge analogique dans lequel les deux signaux peuvent être resynchronisés sur commande afin que la relation entre les signaux d'horloges soit déterministe. Du fait de la nécessité d'un sur-échantillonnage, par exemple, dans un testeur à signaux mélangés, une disposition est prise pour modifier la phase du signal de l'horloge analogique par rapport à celle du signal de l'horloge numérique maître. Le montage utilise un générateur 205 de signal d'horloge maître à fréquence variable qui applique sur le ligne 210 un signal d'horloge numérique maître qui doit être utilisé dans le sous-ensemble numérique et aussi au multiplexeur (mux) 215 d'un générateur de signal d'horloge analogique 200. Le multiplexeur 215 transmet le signal de l'horloge maître sur une première ligne d'entrée d'un synthétiseur numérique direct 220 (DDS) Le DDS 220 génère sur la ligne 225 un signal numérique représentant une forme de signal analogique. La phase du signal sur la ligne 225 est fixée par le DDS 220 par rapport à la phase du signal de l'horloge maître. Le signal sur la ligne 225 est appliqué à un convertisseur numérique-analogique 230 qui délivre un signal d'horloge analogique à travers un filtre 235 à une entrée d'une porte 240 sur une ligne 245. La synthèse numérique directe entraîne une difficulté du fait que la pureté du signal d'horloge analogique résultant est quelquefois insuffisante du fait des parasites du signal. Pour éliminer les parasites, le signal de l'horloge analogique sur la ligne 245 est de préférence réinjecté à travers une boucle verrouillée en phase (PLL) 250 à la seconde entrée du DDS 220 sur la ligne 255. Grâce à la contre- réaction par la boucle PLL, le signal analogique sur la ligne 245 est exempt de parasites. Il a aussi une relation de phase déterministe et connue avec le signal de l'horloge numérique maître. Mais, la relation de phase exacte entre le signal analogique et l'état de fonctionnement du dispositif en cours de test (DUT) n'est pas connue au moment de la mise sous tension du générateur de l'horloge maître 205. L'aptitude à resynchroniser le signal analogique par rapport à un DUT est donc assurée par un sous-ensemble de resynchronisation. Un signal d'adresse de déclenchement (par exemple, un code à 8 bits Enable INStrument ou "EINST") est appliqué sur la ligne 260 à une table de consultation 265 qui délivre un signal de code opération correspondant à un décodeur 275, sur la ligne 270. Le décodeur 275 décode le signal du code opération et applique un signal de "resynchronisation" par la ligne 280 à une troisième entrée du DDS 220 et après un retard suspension 285 à une seconde entrée de la porte 240. Le signal de resynchronisation sollicite le DDS 220 à suspendre la génération des données d'horloge sur la ligne 225 jusqu'à ce qu'il soit validé par le signal de resynchronisation. Le retard de suspension 285 permet au signal de resynchronisation d'ouvrir la porte 240 et de transmettre le signal de l'horloge analogique au multiplexeur (mux) 280 après un intervalle approprié ce qui permet au signal analogique de se stabiliser avant d'être appliqué au multiplexeur 290. Les multiplexeurs 215 et 290 sont en option et peuvent être commandés au moyen de signaux de "sélection" sur des entrées de commande respectives afin qu'une horloge extérieure puisse être utilisée comme une entrée du DDS 220 ou transmise à la sortie du mux 290 si on le souhaite. Le générateur de signal d'horloge 200 délivre un signal d'horloge à utiliser sur une première voie analogique d'un système de test à signaux mélangés, par exemple. De tels générateurs de signaux d'horloges peuvent être prévus pour des voies analogiques supplémentaires, comme indiqué par exemple par le générateur de signal d'horloge de voie analogique 295. L'emploi d'un DDS constitue un mécanisme grâce auquel la phase du signal d'horloge d'un sous-ensemble analogique est en relation déterministe et répétitive avec la phase du signal de l'horloge numérique maître. Le sous-ensemble de resynchronisation permet de synchroniser la génération du signal analogique avec l'activité du DUT, par exemple, en le synchronisant avec une configuration de vecteurs à appliquer pour tester le DUT. Pour assurer un sur- échantillonnage d'un signal venant du DUT, une disposition est prise pour modifier la phase du signal de l'horloge du sous-ensemble analogique par rapport à celle du signal de l'horloge maître. Après la resynchronisation, l'horloge analogique est complètement déterministe puisqu'elle est alignée dans le temps avec l'horloge numérique et avec le DUT. La figure 3 représente la synchronisation du signal de l'horloge analogique. Le signal de l'horloge numérique maître est délivré en permanence. Le signal de resynchronisation suspend la formation du signal de l'horloge analogique pendant un certain temps, pendant isec. Après validation par le signal de synchronisation, la génération du signal de l'horloge analogique commence. A un instant donné At, par exemple, 100 nanosecondes, après le début du signal de l'horloge analogique, le signal de l'horloge analogique a aussi une relation de phase connue et complètement déterminée par rapport à la phase du signal de l'horloge numérique maître. Le signal de l'horloge analogique a également une relation de phase connue et complètement déterminée par rapport à la configuration des vecteurs de test appliqués au DUT, par exemple, le signal analogique est dans une relation de phase connue et prédéterminée à un instant donné quelconque AT après le déclenchement d'une configuration de test définissant le début de la configuration vectorielle de test. Les signaux appliqués au DUT et saisis à partir du DUT au cours d'un test sont toujours dans une relation définie, si bien que le test et le résultat du test sont identiques à chaque fois que le test est appliqué, dans le cadre de la résolution et de la précision du système de test. A chaque fois que le test est lancé, un signal de synchronisation est délivré pour suspendre la génération du signal de l'horloge analogique jusqu'à ce que tout soit aligné en phase dans les circuits de génération de l'horloge analogique. Lorsque la génération du signal de l'horloge analogique est validée, le signal de l'horloge analogique est produit exactement de la même manière. Une fois alignée, la phase du signal de l'horloge analogique par rapport à la phase du signal d10 de l'horloge numérique maître peut être prévue à un instant quelconque du temps après le signal de resynchronisation. Cette procédure élimine l'incertitude de phase entre les sous-ensembles numériques et analogiques d'un testeur à signaux mélangés, et assure la répétitivité d'un test à l'autre pour des tests cohérents à signaux mélangés. Si, au cours d'un test, le système de test perd la trace de la relation de phase, le système de test peut délivrer un autre signal de resynchronisation pour réaligner le signal de l'horloge analogique et le signal de l'horloge numérique. L'horloge maître du système dans le testeur numérique ITS 9000FX est réglée à 312,5 MHz (période de 3,2 ns) ce qui est acceptable pour des tests synchronisés dans le temps. Mais, dans le cas de tests à signaux mélangés, une commande plus fine de la fréquence d'horloge est nécessaire. Des signaux d'horloges de grand précision sont nécessaires pour satisfaire les normes de tests à signaux analogiques ou à signaux mélangés, comme par exemple la norme IEEE CCITT. Une résolution acceptable pour des tests dans le domaine du temps (par exemple, numérique) est inacceptable pour des tests dans le domaine de la fréquence (par exemple, dans le cas de signaux mélangés). Le générateur du signal de l'horloge numérique maître est donc de préférence variable, par exemple, il couvre une gamme de 312,5 +0/-6 MHz par échelon de 0,5 MHz. Si l'on utilise un DDS à 32 bits pour délivrer une fréquence de l'horloge maître numérique programmable avec une résolution d'environ 100 ps, la période de l'horloge devrait être variable entre 3,2 ns et environ 3,3 ns. Avec le testeur numérique à fréquence d'horloge fixe, trois cycles d'horloge = 3 x 3,2 ns = 9,6 ns. La période du prochain échelon possible serait de + 100 ps ou 9, 61ns. Etant donné les échelons relativement grands avec lesquels la période du signal de l'horloge maître peut varier, par l! exemple, 100 ps chacun, et du fait que le signal de l'horloge numérique maître est divisé, la résolution de la synchronisation du signal de l'horloge analogique qui peut être produit est limitée, par exemple, à 12,5 ps. Aussi, le générateur du signal de l'horloge maître utilise de préférence un DDS, une PLL et un ou des mélangeurs pour former une fréquence d'horloge programmable, par exemple, dans la gamme de 306 à 312,5 MHz. En modifiant la fréquence du générateur du signal de l'horloge maître d'une faible quantité, de façon qu'il soit variable entre 312,5 et par exemple, 312 MHz, le signal d'horloge peut être modifié pour produire un signal de l'horloge analogique exactement sur la fréquence nécessaire, avec, par exemple, une période exactement égale à 9,601 ns. La figure 4 représente une autre forme de réalisation d'un générateur de signal d'horloge de voie analogique 200. Un multiplexeur 405 sélectionne l'une des trois sources d'horloge: le signal de l'horloge numérique maître sur la ligne 410, un générateur de signal d'horloge analogique à sortie gérable de 125 à 250 MHz sur la ligne 415, et une source d'horloge extérieure sur la ligne 420. Le générateur du signal de l'horloge analogique 425 est couplé à une source d'instabilités en option 430 utile, par exemple, pour des tests de verrouillage de phase des dispositifs à signaux mélangés selon les spécifications des exigences du CCITT. Le code de l'adresse de déclenchement ("EINST") est décodé dans une mémoire et appliqué sur une ligne d'entrée d'un circuit de déclenchement 440. Le circuit de déclenchement 440 reçoit aussi un signal d'entrée de déclenchement de configuration de test (Tz) lequel valide le signal de resynchronisation à l'instant approprié par rapport à la configuration de test appliquée au DUT. Comme l'indique la figure 3, le signal de resynchronisation invalide le signal de l'horloge analogique arrivant du générateur d'horloge 425 jusqu'à ce que le signal de l'horloge analogique soit établi avec la phase correcte par rapport au signal de l'horloge numérique maître et par rapport à la configuration de test appliquée au DUT. Le signal de l'horloge extérieure est transmis sur la ligne 420 à travers un circuit de filtrage et de nivellement 445. Le signal sortant mux 405 est appliqué à une ou plusieurs mémoires tampons de sortie 450. La figure 5 est un schéma de principe d'une forme de réalisation d'un générateur d'horloge 425 apte à générer un signal d'horloge analogique à faibles instabilités, par exemple, de 125 à 250 MHz. Le signal de l'horloge maître d'environ 313,5 MHz (64F) est divisé par 4 dans un diviseur 500 et le signal résultant d'environ 78 MHz (16F) est appliqué à un DDS 505 et à un mélangeur 510. Les générations du signal commencent par la génération d'un signal sinusoidal à la fréquence approximative de 20 MHz sur une bande d'environ S MHz (3F à 4F, si F t 4,9 MHz) au moyen du DDS 505. Le signal sinusoidal est mélangé avec le signal 16F arrivant du diviseur 500 dans le mélangeur 510 pour produire un signal sur une première fréquence intermédiaire d'environ 93 à 98 MHz (19F-20F), et filtré dans un filtre passe-bande (BPF) 515. Le signal filtré à la première fréquence intermédiaire 19F-20F est mélangé avec le signal de l'horloge maître 64F dans un mélangeur 520. Le signal résultant sur la seconde fréquence intermédiaire d'environ 400 MHz (81F-86F) est filtré dans un filtre passe-bande 525 et appliqué à un mélangeur 530. Le signal 16F arrivant du diviseur 500 est divisé jusqu'à 1F dans le diviseur 535 et appliqué à la boucle verrouillée en phase (PLL) 540. La boucle verrouillée en phase génère un signal de 107F à 137 F qui est mélangé avec le signal sur la seconde fréquence intermédiaire pour obtenir une fréquence de 125 à 250 MHz (25F-53F) dans le mélangeur 530. Le signal de l'horloge analogique est appliqué à une ligne de sortie à travers un filtre passe- bas de sortie 545. La boucle PLL 540 a de préférence des échelons de 5 MHz environ (1F) pour assurer une couverture continue dans la gamme de 125 à 250 MHz. Le filtre passe- bande 515 (BPF) est de préférence un filtre du type inductance et capacité (LC), tandis que le filtre BPF est de préférence un filtre en hélice. Le filtre LPF de sortie 545 est de préférence un filtre discret de construction simple. Le signal de remise en phase (resynchronisation) "R" est appliqué au DDS 505, au diviseur-par-quatre 500, au diviseur-par-seize 535, et à la PLL 540. Un circuit de mise au point sert à établir la contre-réaction de la PLL 540, comme par exemple dans la forme de réalisation de la figure 7. Les filtres doivent être aussi larges que possible pour laisser passer le signal DDS modulé. La figure 5 représente aussi un second DDS 550 qui a reçu le signal de l'horloge numérique maître (64F) et génère un signal d'instabilités à large bande d'environ 83 à 108 MHz (17F-22F). Le signal d'instabilités traverse un filtre passe-bas (LPF) 555 et arrive à commutateur 560. Le commutateur 560 permet de choisir le signal sans instabilité ayant la première fréquence intermédiaire sortant du BPF 515 ou le signal présentant des instabilités venant du LPF 555, selon que des instabilités sont nécessaires à un test donné. La figure 6 représente un générateur d'instabilités destiné à appliquer des instabilités au signal de l'horloge analogique sous la forme d'une modulation de fréquence par un signal sinusoidal ou carré à une seule fréquence. La forme du signal d'instabilités est gardée en mémoire. Un DDS est commandé par un signal d'horloge à 40 MHz (égal à 8F environ) arrivant, par exemple du générateur d'horloge 425, en créant un argument de phase 8. L'argument 8 sert à accéder à une mémoire à accès /14 2737620 aléatoire pour obtenir la forme de signal, laquelle est ensuite appliquée au générateur d'horloge, par exemple, au générateur d'horloge 425 comme une fréquence. La mémoire des formes de signaux est de préférence une table de consultation. Les informations contenues dans la mémoire sont une fonction de l'amplitude de la sinusoide, c'est-à- dire de l'écart de fréquence. La mémoire est étudiée de manière que plusieurs fonctions sinusoidales puissent être gardées en mémoire avec un registre pour passer d'une fonction à une autre, en évitant d'avoir à recharger la mémoire. Le signal de remise en phase ("resynchronisation") rétablit aussi ces fonctions. Des formes de signaux non-sinusoidaux ont une limitation de AO/Az de façon à ne pas avoir de reste. La figure 7 représente une variante du générateur de l'horloge analogique de la figure 5. Un signal d'horloge numérique maître de 304 à 316 MHz est appliqué à un diviseur-par-quatre 700. Le diviseur 700 applique un signal de référence sur environ 80 MHz au DDS 705 et à un mélangeur 715. Le DDS 705 génère un signal de 14,625 à 21,625 MHz par l'intermédiaire d'un filtre passe-bas (LPF) 710 pour le mélangeur 715. Le mélangeur 715 délivre un signal de 92,75 à 98,25 MHz à travers un filtre passe- bande (BPF) 720, un limiteur 725 et un filtre d'harmoniques 730 au mélangeur 735. Le signal de l'horloge numérique maître est doublé par un multiplicateur de fréquence à PLL 745 et le résultat est mélangé avec la sortie du filtre d'harmoniques dans un mélangeur 735. Le signal résultant, entre 705,75 et 723,25 MHz, est appliqué à travers un filtre passe-bande (BPF) 750, un filtre 755 et un filtre d'harmoniques 760 à un mélangeur 765. Le signal de référence venant du diviseur 700 est appliqué à un diviseur-par-32 740 qui délivre le signal résultant à une PLL de sortie 770. La PLL de sortie 770 produit un signal de 832 à 973 MHz destiné au mélangeur 765. Le mélangeur 765 délivre le signal d'horloge analogique entre et 250 MHz à travers le filtre passe-bas (LPF) 775 à une ligne 780. Une PLL finale en option 790 peut servir à éliminer les parasites qui sont largement espacés en fréquence par rapport à la fréquence de sortie; ceci augmente la précision de la chronologie événement-par- événement pour des événements d'horloge qui sont proches l'un de l'autre dans le temps (par exemple, la relation de front à front entre des événements d'horloge adjacents est plus étroitement commandée). L'exigence minimale pour rétablir la relation de phase du générateur d'horloge consiste à ramener l'accumulateur de phase DDS, le diviseur-par-quatre 700 ainsi que le diviseur-par-32 740 à l'état initial. Ceci est obtenu en délivrant un signal de remise à l'état initial au DDS et en brouillant un compte dans les diviseurs avec une relation fixe par rapport à l'impulsion de resynchronisation. Cette opération rétablit éventuellement la phase de sortie. Mais, un problème se pose au sujet de la PLL de sortie 770. Un impulsion de resynchronisation peut arriver à un instant quelconque par rapport à la phase du détecteur de phase 782 de la PLL de sortie 770. La procédure de rétablissement de la PLL 770, comme celle de n'importe quel circuit de mise au point, est une procédurestochastique. Il faut un certain temps pour résoudre la métastabilité dans la PLL, selon la largeur de bande de la boucle et la phase d'arrivée de l'impulsion de resynchronisation. Une augmentation de la largeur de bande de la boucle obligerait à faire un compromis théorique de l'usage d'un DDS à plus large bande, qui aurait un niveau de parasites plus élevé. Le problème est résolu en brouillant soigneusement les diviseurs 700 et 740 ainsi que les diviseurs à boucle de contre-réaction PLL 784 et 786. On remarque que le système est verrouillé en phase avant l'arrivée d'une impulsion de resynchronisation. Quand une impulsion de resynchronisation arrive, le détecteur de phase 782 est forcé à l'état de BLOCAGE. Ensuite, les diviseurs de référence 700 et 740 et les diviseurs de contre-réaction 784 et 786 sont brouillés pendant une période de phase complète du détecteur. Ensuite le détecteur de phase 782 est libéré. Lorsque les deux compteurs génèrent leurs premières horloges à destination du détecteur de phase elles sont grossièrement alignées à 20 ns près. La boucle est verrouillée en fréquence et il suffit de résoudre le défaut d'alignement grossier de 20 ns. Cela est obtenu pendant les 10 ps restantes. Le rétablissement de la boucle est déterministe. La remise en phase du générateur d'horloge demande environ 10 ps. Pendant ce temps la sortie du signal de l'horloge analogique est bloquée par une minuterie, non représentée sur la figure 7 (par exemple, par un retard de suspension 285 et une porte 240 comme sur la figure 2). Les montages décrits ci-dessus sont utilisables dans un système de test à signaux mélangés comprenant un séquenceur de sources analogiques pour générer des signaux analogiques à appliquer à un DUT, et un séquenceur de mesures analogiques pour commander la saisie séquentielle des signaux analogiques arrivant d'un DUT. la figure 8 représente une partie des circuits de commande pour l'un de ces séquenceurs. Un multiplexeur 800 reçoit le signal de l'horloge numérique maître du système ainsi que les signaux d'horloges analogiques d'un ou plusieurs générateurs de signaux d'horloges analogiques. L'un des signaux d'horloges est sélectionné et appliqué à un diviseur-par-N 805 qui applique le signal d'horloge résultant pour synchroniser un contrôleur de séquenceur 810. Le signal de l'horloge maître est également appliqué au générateur de configurations de test (TPG) 815 lequel délivre des informations séquentielles de configuration au contrôleur de séquence 810 et un signal de déclenchement de configuration de test à un compteur de la Nième apparition 820. Le signal de déclenchement de configuration de test se produit typiquement une fois par répétition de la configuration de test. Le compteur de la Nième apparition 820 sert à insérer un ou plusieurs cycles d'horloge supplémentaires dans la configuration (par exemple, dans la forme de signal analogique) appliquée au DUT. La partie numérique d'un testeur a signaux mélangés est synchronisée par le signal de l'horloge numérique principale lequel est également appliqué au DDS pour la génération de l'horloge analogique. Puisque les sous- ensembles numériques et analogiques sont resynchronisés en alignant les signaux d'horloges comme décrits ici, et puisque le DDS produit un signal de sortie ayant une relation mathématique fixe avec le signal appliqué à l'entrée du DDS, la relation réelle de phase entre l'horloge numérique maître et l'horloge analogique à un instant quelconque après un événement de référence (comme par exemple le signal resynchronisation ou le signal de déclenchement de configuration de test) est prédéterminée et peut être calculée et même affichée sur l'outil d'affichage des formes de signaux. La figure 9 représente sur la ligne du haut le déclenchement de la configuration de test et l'horloge numérique maître. La ligne centrale représente une partie d'une configuration de test comprenant un événement M et un événement M+1 relatif au déclenchement de la configuration de test. Il est quelquefois possible au cours de l'application d'une configuration de test à un DUT d'induire un état indésirable dans le DUT. Une telle condition peut être découverte en conduisant un test, ou if 2737620 peut être prévue, d'après la connaissance de la configuration de test appliquée et d'après sa relation de phase avec les signaux des horloges numérique et analogique. Quand cela est nécessaire, le compteur de la Nième apparition peut être programmé pour introduire un retard d'une période d'horloge entre les événements M et M+i de la configuration de test. Ce décalage dans le temps modifie la relation de phase entre la configuration de test et le signal de l'horloge analogique pour éviter la condition indésirable. Si cela est nécessaire, un état retardé, déterministe, peut être établi en programmant le compteur de la Nième apparition pour qu'il introduise le retard souhaité. REMVENDICATIONS 1. Procédé pour aligner la phase relative de signaux d'horloges asynchrones, comprenant les étapes suivantes: a: générer un signal d'horloge maître, b. générer par synthèse numérique directe un second signal d'horloge, asynchrone par rapport au signal de l'horloge maître quand il est validé par un signal de resynchronisation; et c. produire un signal resynchronisation qui valide la génération du second signal d'horloge de manière que le second signal d'horloge ait une relation de phase déterminée par rapport au signal de l'horloge maître. 2. Procédé selon la revendication 1, comprenant encore l'alignement de la phase relative du second signal d'horloge avec une configuration vectorielle de test dans un testeur à signaux mélangés en produisant le signal de resynchronisation de façon à valider la génération du second signal d'horloge quand le second signal d'horloge est en relation de phase prédéterminée avec la configuration vectorielle de test. 3. Procédé selon la revendication 1, dans lequel la génération d'un signal de l'horloge maître comprend la génération d'un signal d'horloge numérique à fréquence variable. 4. Procédé selon la revendication 3, dans lequel la génération d'un second signal d'horloge comprend la déduction du second signal d'horloge par synthèse numérique directe à partir du signal de l'horloge maître de façon que la fréquence du second signal d'horloge varie avec la variation de fréquence du signal de l'horloge maître. 5. Procédé selon la revendication 1, comprenant encore l'étape qui consiste à conditionner le second signal d'horloge sur la sortie d'un générateur d'horloge de manière que le second signal d'horloge puisse se 2737620 stabiliser pendant un certain intervalle après avoir été validé par le signal de resynchronisation et puis soit transmis à la sortie du générateur d'horloge après ledit intervalle de temps. 6. Procédé selon la revendication 2, dans lequel la phase de la configuration vectorielle de test est indiquée par un déclenchement, et comprenant encore les opérations de comptage d'un nombre N événements d'horloge qui suivent le déclenchement et puis l'insertion d'un retard programmé dans la configuration vectorielle de test. 7. Procédé selon la revendication 1, comprenant encore l'étape consistant à éliminer les parasites du second signal d'horloge au moyen d'une boucle verrouillée en phase. 8. Procédé selon la revendication 7, dans lequel la génération du second signal d'horloge comprend encore la génération par synthèse numérique directe d'un signal de base, et le mélange du signal de base avec au moins un signal de référence. 9. Procédé selon la revendication 7, dans lequel la génération du second signal d'horloge comprend la division du signal de l'horloge maître pour obtenir un premier signal de référence, la synthèse numérique d'un signal de base à partir du premier signal de référence, le mélange du premier signal de référence avec le signal de base pour produire un signal sur une première fréquence intermédiaire, la multiplication du signal de l'horloge maître pour obtenir un second signal de référence, le mélange du second signal de référence avec le signal sur la première fréquence intermédiaire pour obtenir un signal sur une seconde fréquence intermédiaire, la division du signal de l'horloge maître pour obtenir un troisième signal de référence, l'application du troisième signal de référence à une boucle verrouillée en phase, la génération dans la boucle verrouillée en phase d'un quatrième signal de référence, et le mélange du quatrième signal de référence avec le signal sur la seconde fréquence intermédiaire. 10. Procédé selon la revendication 9, comprenant encore la remise en phase du second signal d'horloge en appliquant un signal de resynchronisation au synthétiseur- numérique-direct, aux diviseurs, et à une boucle verrouillée en phase. 11. Appareil pour aligner la phase relative de signaux d'horloges asynchrones, comprenant: a. une source de signal de l'horloge maître; b. un synthétiseur numérique pour la génération d'un second signal d'horloge asynchrone par rapport au signal de l'horloge maître quand il est validé par un signal de resynchronisation; et c. une source de signal de synchronisation qui valide la génération du second signal d'horloge de manière que le second signal d'horloge soit dans une relation de phase déterminée avec le signal de l'horloge maître. 12. Appareil selon la revendication 11, dans lequel le signal de resynchronisation valide encore la génération du second signal d'horloge par rapport à une configuration vectorielle de test dans un testeur à signaux mélangés quand le second signal d'horloge est dans une relation de phase déterminée avec la configuration vectorielle de test. 13. Appareil selon la revendication 11, dans lequel la source du signal de l'horloge maître est gérable pour générer un signal d'horloge numérique sur une fréquence sélectionnée située dans une gamme de fréquence donnée. 14. Appareil selon la revendication 13, dans lequel le synthétiseur numérique répond au signal de l'horloge maître pour générer le second signal d'horloge de manière que la fréquence du second signal d'horloge varie avec la variation de fréquence du signal de l'horloge maître. 15. Appareil selon la revendication 11, comprenant encore une porte pour transmettre le second signal d'horloge à la sortie d'un générateur d'horloge au bout d'un certain temps après que la génération du second signal d'horloge ait été validée par le signal de resynchronisation. 16. Appareil selon la revendication 11, dans lequel la phase de la configuration vectorielle de test est indiquée par un signal de déclenchement, l'appareil comprenant encore un compteur pour compter un nombre N événements d'horloge suivant le déclenchement et un séquenceur répondant au compteur pour introduire un retard programmé dans la configuration vectorielle de test. 17. Appareil selon la revendication 11, comprenant encore une boucle verrouillée en phase pour éliminer les parasites du second signal d'horloge. 18. Appareil selon la revendication 17, dans lequel le synthétiseur génère par synthèse numérique directe un signal de base, et mélange le signal de base avec au moins un signal de référence. 19. Appareil selon la revendication 17, dans lequel le synthétiseur destiné à générer le second signal d'horloge comprend un moyen pour diviser le signal de l'horloge maître et obtenir un premier signal de référence, un moyen pour synthétiser numériquement un signal de base à partir du premier signal de référence, un moyen pour mélanger le premier signal de référence avec le signal de base pour obtenir un signal sur une première fréquence intermédiaire, un moyen pour multiplier le signal de l'horloge maître et obtenir un second signal de référence, un moyen pour mélanger le second signal de référence avec le signal sur la première fréquence intermédiaire et obtenir un signal sur une seconde fréquence intermédiaire, un moyen pour diviser le signal de l'horloge maître et obtenir un troisième signal de référence, un moyen pour appliquer le troisième signal de référence à une boucle verrouillée en phase, un moyen pour générer dans la boucle verrouillée en phase un quatrième signal de référence, et un moyen pour mélanger le quatrième signal de référence avec le signal sur la seconde fréquence intermédiaire. 20. Appareil selon la revendication 17, comprenant encore un moyen pour rétablir la phase du second signal d'horloge en appliquant le signal de resynchronisation au moyen synthétiseur, aux moyens diviseurs et à la boucle verrouillée en phase.