FR 2745138 A1 19970822 FR 9601923 A 19960216 DISPOSITIF DE CORRECTION DE BRUIT DE PHASE DANS UN RECEPTEUR NUMERIQUE La présente invention se situe dans le domaine des transmissions numériques de l'information et concerne particulièrement un récepteur numérique comportant un étage mélangeur recevant une porteuse S(t) et délivrant à un étage de démodulation un signal de fréquence intermédiaire SFI(t) obtenu par combinaison de la porteuse reçue et d'un signal SLo(t) de pulsation WLo généré par un circuit PLL. Dans ce type de récepteurs, le circuit PLL est généralement source d'un bruit de phase qui s'ajoute au signal SFI(t) et qui provoque une détérioration de la qualité des informations transmises. En effet, un bruit de phase excessif accroît le taux d'erreur dans le signal démodulé notamment dans les dispositifs de transmission utilisant une modulation QPSK (Quadriphase shift keying en langue anglaise) ou une modulation du type QAM (Quadrature amplitude modulation en langue anglaise). La figure 1 représente schématiquement un circuit à boucle à verrouillage de phase utilisé dans les récepteurs connus. Le bruit de phase total généré par un tel circuit résulte de la contribution des éléments qui le constituent tels qu'un oscillateur de référence, un oscillateur contrôlé en tension VCO (Voltage controlled oscillator en langue anglaise), un détecteur de phase, un amplificateur opérationnel de filtrage et parfois un diviseur. Généralement, on considère que la source majeure du bruit de phase est constituée par le VCO. En effet, cet élément comporte une diode à capacité variable (Varactor en langue anglaise) ayant une résistance équivalente qui provoque une tension de bruit produisant une modulation de la tension aux bornes dudit varactor. Ce bruit prédomine dans le VCO sur une large gamme de fréquences d'oscillation. Le but de l'invention est de supprimer le bruit de phase généré par le circuit PLL dans les récepteurs numériques. Selon l'invention, le récepteur numérique comporte un étage de correction numérique du bruit de phase destiné à prélever un signal de bruit Pn{t) généré par le circuit PLL dans l'étage mélangeur et à compenser ledit bruit Qpn(t) dans l'étage de démodulation. Grâce à l'étage de correction de bruit, le signal démodulé est exempt d'erreur permettant ainsi d'améliorer la qualité des informations transmises. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, prise à titre d'exemple non limitatif, en référence aux figures annexées, dans lesquelles: - la figure 1 représente schématiquement un circuit à boucle à verrouillage de phase utilisé dans les récepteurs de l'art antérieur; - la figure 2 représente un schéma équivalent du circuit de la figure 1; - la figure 3 représente un schéma bloc d'un récepteur selon l'invention, et - la figure 4 représente un récepteur selon un mode de réalisation préféré de l'invention. Comme on peut le voir sur les figures 3 et 4, le récepteur numérique comporte un étage mélangeur 2 muni d'un circuit à boucle à verrouillage de phase (PLL) 4. Une entrée 6 dudit étage mélangeur 2 reçoit une porteuse modulée S(t) délivrée par une antenne 7 et une première sortie 8 de létage mélangeur 2 délivre un signal de fréquence intermédiaire SFI(t) à une première entrée 10 d'un étage de démodulation 12. Selon une première caractéristique essentielle de l'invention, le récepteur numérique comporte en outre un étage 14 de correction de bruit de phase destiné à prélever un signal de bruit (Pn(t) généré par le circuit PLL 4 dans l'étage mélangeur 2 et à compenser ledit bruit (pn(t) dans l'étage de démodulation 12. Les figures 1 et 2 permettent de mettre en évidence la contribution de chaque élément constituant le circuit PLL 4. En effet, en désignant par HIO(j(o) la fonction de transfert en boucle ouverte du circuit schématisé par la figure 2, le bruit de phase total est donné par l'expression: atot (j ) 1-H= (jo) x (Ovco (jC) + Oamp(j )x()+ d (j )x 1 -KH(j(o) 2p KvcoF(j +) I Of(j )N2IHlo(j )I + diV(j)l (Jo2 i 2 +ref i div(a>Iloja) o eref(jcO) N2 I H10o(jo) 12 représente la contribution d'un oscillateur de référence 20, et epd(jOl) 0 Kvco ) et avec Kpd et Kvco représentant respectivement un coefficient d'amplification du détecteur de phase 22 et un coefficient d'amplification du VCO 24, F(jo) représentant la fonction de transfert de l'amplificateur de filtrage 24. En considérant que le bruit de phase total résulte essentiellement de la contribution du VCO 26, I'expression précédente peut être simplifiée et remplacée par: totCO (W))= vco()o (j)(N)2 x 1 |1H (jW)2 N(j) +K co(F(jw)2 L'analyse de cette expression montre que le bruit de phase total mesurable après le détecteur de phase 22 est donné par l'expression il K 0 tot (jo")=( d)ovco (jo)x 2 |1 - Ho(jw)^ K pd (E N *. tot (j) (E) Il en résulte que ledit bruit de phase 0"tot(JI") peut être mesuré à une sortie 23 du détecteur 22 en tenant compte du facteur d'amplification Kpd dudit détecteur de phase 22 et du facteur de division N. Selon un mode de réalisation préféré de l'invention, représenté à la figure 3 et à la figure 4, l'étage 14 de correction de bruit de phase est agencé entre une deuxième sortie 30 de l'étage mélangeur 2 et une deuxième entrée 32 de l'étage de démodulation 12 et comporte un premier convertisseur analogique numérique 34 dont une entrée 36 est reliée à la sortie 23 du détecteur de phase 22 intégré au circuit PLL 4, et dont une sortie 42 est reliée à un premier module de calcul 44 destiné à fournir à l'étage de démodulation 12 un signal Pc(t) de compensation du bruit de phase (Pn(t). Le premier moyen de calcul 44 permet de multiplier la valeur N délivrée par le convertisseur analogique-numérique 34 par le rapport K. de manière à délivrer à sa sortie 45 un signal de compensation Oc(t) équivalent au signal de bruit 0'n(t). Comme on peut le voir à la figure 4, I'étage de démodulation 12 comporte un deuxième module de calcul 50 destiné à déterminer la phase ot du signal SFI(t) reçu de l'étage mélangeur 2. Ledit module de calcul 50 a une première sortie 52 reliée à une première entrée 54 d'un bloc démodulateur synchrone 56 et une deuxième sortie 58 reliée à un soustracteur 60 recevant simultanément le signal de compensation pc(t) a une entrée 62 et délivrant au bloc démodulateur 56 la différence A(P donnée par l'expression: A(P = (OFI t - (Pc(t). Le module de calcul 50 comporte un deuxième convertisseur analogiquenumérique 64 associé à un filtre 68 connu en soi permettant de récupérer la phase instantanée d'un signal. L'étage mélangeur 2 du récepteur, comme cela est représenté à la figure 4, comporte un premier multiplieur 72 dont une première entrée 74 reçoit de l'antenne 7, via un moyen d'amplification/filtrage 76, une porteuse radiofréquence SRF(t) donnée par l'expression SRF(t) = Sp(t) Cos O0o.t + Sq(t) Sin %o.t o Sp(t) et Sq(t) représentent respectivement une composante en phase et une composante en quadrature d'un signal QPSK ou d'un signal QAM. Une deuxième entrée 78 dudit multiplieur 72 reçoit un signal Slo(t) généré par le circuit PLL 4 tandis qu'une sortie 80 dudit multiplieur 72 délivre le signal SFI(t) à l'étage de démodulation 12 via un premier filtre passe-bas 82. Comme on peut le voir sur la figure 4, le bloc démodulateur 56 comporte un filtre demi-Nyquist 83 relié au deuxième convertisseur analogiquenumérique 64, un deuxième multiplieur 84 et un troisième multiplieur 86 ayant, respectivement, d'une part, une première entrée 88 et une première entrée 90 reliées à une sortie 92 dudit filtre demi-Nyquist 83, et d'autre part, respectivement, une deuxième entrée 94 et une deuxième entrée 96 reliées à un moyen de mémorisation 100 destiné à stocker la différence de phase A(p. Le deuxième multiplieur 84 délivre, via un filtre passe-bas 102, une composante en phase démodulée Sid(t) = SFI(t) x 2 (({Fl(t) (Pc(t)) tandis que le troisième multiplieur 86 délivre, via un deuxième filtre passe-bas 104, une composante en quadrature démodulée SQd(t) = SFI(t) x 2 Sin (OFl(t) - (Pc(t)). Ainsi, lorsque la porteuse modulée SRF(t) reçue par l'étage mélangeur 2, elle est convertie en un signal de fréquence intermédiaire SFl(t) donné par l'expression: SFI(t) = Sp(t)[cos((a>o + Wlo)t+ çn(t)) + Cos((coo cIo) -n (t)] +Sq (t)[Sin (("o + COlo)t + qn (t) + Sin ((coo - Clo)t - en (t))] Après filtrage, le signal recueilli a pour expression SFFI(t)= Sp(t)Cos((co - Olo)t - On(t))+ Sq (t)Sin((coo - lo)t-Vn(t)) soit, en posant wco0 - COlo = CO FI SFF (t) = Sp (t)Cos(wcFI.t - çn(t)) + Sq (t)Sin(o Fi.t - n(t)) p q nwItf( le signal SFFI(t) est ensuite appliqué à l'étage démodulateur 12 de manière à recueillir la composante en phase démodulée Sid(t) et la composante en quadrature démodulée Sqd(t). La composante en phase démodulée est donnée par l'expression: SId(t) = SFFi (t).2 Cos(wFi.t- çCPc(t)) Sid = Sp(t)[Cos(2wFi (t)- n(t)- çpc(t)) + Cos(- pn(t)+ "'c(t))] +Sq(t)[Sin(2wFi - fn (t) - (t)t) + Sin(-n(t) + q)c(t))] Soit, après filtrage par le filtre passe-bas 102 SFId(t) = Sp(t)Cos(-"fn(t)+ Ofc(t)) + Sq(t)Sin -( Pn(t)+ Vc(t)) De même, la composante ou quadrature démodulée est donnée par l'expression: SQd(t) = SFFI(t).2 Sin( oFI(t) - c(t)) SQd(t) = SP(t).[Sin(2coFI(t)- en(t) - qc(t)+ Sin("qn(t)- qpc(t))] + Sq(t)[-Cos(2w)Fi.t-)n (t) - "c(t)) + Cos(- n(t)+ óc(t))] Soit après filtrage par le filtre passe- bas 104: SFQd(t) = Sp(t)Sin(çon(t) - çc(t)) + Sq(t)COs(-en(t) + qc(t)) avec Ap= çon(t)-qPc(t) donc SFId(t) = Sp(t)Cos(AqP(t)) + Sq(t)Sii (A9(t)) et SFQd(t) =-Sp(t)Sin(Aç(t)) + Sq (t)Cos(Aq(t)) Idéalement, le bruit de phase (Pn(t) est égal au bruit de compensation çPc(t) calculé dans l'étage de correction 14. Dans ce cas: SFid (t) = Sp (t) et SFQd (t) = Sq(t) REVENDICATIONS 1. Récepteur numérique comportant un étage mélangeur (2) recevant une porteuse S(t) et délivrant à un étage de démodulation (12) un signal de fréquence intermédiaire SFI(t) obtenu par combinaison de la porteuse reçue et d'un signal généré par un circuit PLL (4), caractérisé en ce qu'il comporte en outre un étage (14) de correction numérique de bruit de phase destiné à prélever un signal de bruit (pn(t) généré par le circuit PLL (4) dans l'étage mélangeur (2) et à compenser ledit bruit (pn(t) dans l'étage de démodulation (12). 2. Récepteur selon la revendication 1, caractérisé en ce que l'étage (14) de correction de bruit de phase comporte un premier convertisseur analogique-numérique (34) dont une entrée (36) est reliée à une sortie (23) d'un détecteur de phase (22) intégré au circuit PLL (4), et dont une sortie (42) est reliée à un module de calcul (44) destiné à fournir à l'étage de démodulation (12) un signal (Pc(t) de compensation du bruit de phase (Pn(t). 3. Récepteur selon la revendication 2, caractérisé en ce que l'étage de démodulation (12) comporte un deuxième module de calcul (50) destiné à déterminer la phase (O)FI.t du signal SFI(t), ayant une première sortie (52) reliée à une première entrée (54) d'un bloc démodulateur (56) et une deuxième sortie (58) reliée à un soustracteur (60); ledit soustracteur (60) reçoit le signal (pc(t) à une entrée (62) et délivre au bloc démodulateur (56) la différence A(p = (OFI.t - (Pc(t). 4. Récepteur selon la revendication 3, caractérisé en ce que le deuxième module de calcul (50) comporte un deuxième convertisseur analogique-numérique (64) associé à un filtre (68). 5. Récepteur selon les revendications 1 à 4, caractérisé en ce que l'étage mélangeur (2) comporte un multiplieur dont une première entrée (74) est reliée à une antenne (7) de réception d'une porteuse RF dont l'expression est: SRF(t) = Sp(t) Cos (0.t + Sq(t) Sin O.t o Sp(t) et Sq(t) représentent respectivement une composante en phase et une composante en quadrature d'un signal QPSK ou d'un signal QAM, une deuxième entrée (78) dudit multiplieur (72) est reliée au circuit PLL (4) délivrant un signal Slo(t) de pulsation wLo, ledit multiplieur (72) délivrant le signal SFI(t) via un moyen de filtrage (82). 6. Récepteur selon la revendication 3, caractérisé en ce que le bloc démodulateur (56) comporte un filtre demi-Nyquist (83) relié, d'une part, au deuxième convertisseur analogique-numérique (64), et d'autre part, à un premier multiplieur (84) et à un deuxième multiplieur (86), chacun desdits multiplieurs est relié à un rmoyen de mémorisation (100); le premier multiplieur (84) délivrant, via un filtre passe-bas, une composante en phase démodulée: Sd(t) = SFI(t) x 2 Cos (^FI.t - (Pc(t)) et le deuxième multiplieur (86) délivrant, via un filtre passe-bas une composante en quadrature démodulée SQd(t) = SFI(t) x 2 Sin (e)FI.t - Pc(t)).