FR 2738660 A1 19970314 FR 9611080 A 19960911 l ARRIERE-PLAN DE L'INVENTION 1. Domaine de l'invention La présente invention concerne un dispositif de mé- moire à semi-conducteurs et, plus particulièrement, un disposi- tif de mémoire à semi-conducteurs comprenant des chemins de sortie de données pour effectuer des opérations de sortie à grande vitesse pendant un mode de sortie de données étendu. La présente demande relative à un dispositif de mé- moire à semi-conducteurs comprenant des chemins de sortie de données pour effectuer des opérations de sortie à grande vi- tesse, est basée sur la demande coréenne No. 29572/1995 qui est incorporée ici à titre de référence et à toutes fins utiles. 2. Description de la technique concernée En termes d'amélioration de la qualité d'un dispo- sitif de mémoire à semi-conducteurs, un facteur important est de fournir les données en sortie à grande vitesse, en plus de la haute intégration du dispositif de mémoire à semi- conducteurs. Dans le souci de répondre au facteur ci-dessus, des recherches poussées ont été effectuées pour simplifier les étapes de fourniture des données en sortie, ou pour rendre le chemin de sortie aussi court que possible. Cependant, lorsque le dispositif de mémoire à semi-conducteurs présente progressi- vement des fonctions multiples, la construction du dispositif de mémoire à semi-conducteurs devient d'une conception très so- phistiquée. Il en résulte le problème qu'il est extrêmement difficile de fournir les données en sortie à grande vitesse dans la construction compliquée du dispositif de mémoire à se- mi-conducteurs. L'une des tentatives faites pour obtenir un fonctionnement rapide du dispositif de mémoire à semi- conducteurs, est de régler une grande variété de modes dans un fonctionnement en mode normal, par exemple un mode à petits pas, un mode de page, et le mode de sortie de données étendu, ainsi que d'accéder à un certain nombre de bits de données pen- dant un cycle d'accès. Dans le cas d'un mode normal conventionnel, les étapes générales pour fournir les données en sortie, consistent à placer les données dans un état triple à l'endroit d'une zone de précharge d'un signal de découpage d'adresse de colonne (appelé ci-après CASB), et de recevoir une entrée d'adresse lorsque le signal de découpage d'adresse de colonne CASB est actif, ce qui permet ainsi de fournir en sortie l'entrée d'adresse reçue. A ce propos, pendant le mode de sortie de don- nées étendu (appelé ci-après EDO), bien que la donnée précé- dente soit maintenue même dans la zone de précharge du signal de découpage d'adresse de colonne CASB, dans le cas o l'état de la donnée de sortie générée dans un cycle suivant est le même que celui de la donnée précédente, l'état du signal reste intact. Au contraire, dans le cas o l'état de la donnée de sortie générée dans un cycle suivant est différent de celui de la donnée précédente, la donnée de sortie effectue une transi- tion complète. Par suite, le mode de sortie de données étendu EDO présente l'avantage de réduire un cycle de page du fait que la donnée de sortie est maintenue, comme la donnée précédente, même dans la zone de précharge du signal de découpage d'adresse de colonne CASB. La figure 1 est un schéma illustrant les étapes pour fournir les données en sortie, selon l'art antérieur. En considérant la figure 1, lorsqu'on suppose con- venablement qu'une mémoire 12 est sélectionnée, si des signaux de commande destinés à effectuer une opération de lecture dans un système (non représenté), par exemple un signal de découpage d'adresse de rangée (appelé ci-après RASB) ou le signal de dé- coupage d'adresse de colonne CASB, sont basculés à un niveau logique "bas" devant être déclenché, tous les types de signaux de commande internes synchronisés avec les signaux de commande ci-dessus sont générés et donc actionnés séquentiellement par une séquence de temps donnée, pour effectuer ainsi l'opération de lecture. Dans un dispositif de mémoire à semi-conducteurs général, on utilise fondamentalement, pour réduire la taille de la puce, un système de multiplexage d'adresses dans lequel la même ligne d'adresses est commandée comme le signal de dé- coupage d'adresse de rangée RASB ou le signal de découpage d'adresse de colonne CASB, et l'adresse introduite est respec- tivement reconnue comme une adresse de rangée ou une adresse de colonne. Ainsi, lorsque l'adresse de rangée est désignée, une ligne de mots donnée correspondant à l'adresse de rangée est sélectionnée, et une tension de ligne de mots survoltée est ap- pliquée à la ligne de mots, en effectuant ainsi un partage de charge entre la donnée de cellule et la ligne de bits. Lors- qu'une ligne de mots arbitraire est sélectionnée et lorsque le5 partage de charge est effectué entre elles, une différence de tension de niveau donné est générée entre une paire de lignes de bits BL et BL. Des amplificateurs de détection (P-S/A et N-S/A) 14 et 16 détectent et amplifient la différence de tension ci- dessus entre les lignes de bits, ce qui permet ensuite de déve- lopper la tension entre elles. Ainsi, après une opération de partage de charge, une paire de ligne de bits BLi et BLi effec- tuent respectivement une amplification négative dans l'amplifi- cateur de détection de type N et une amplification positive15 dans l'amplificateur de détection de type P, et sont dévelop- pées respectivement à un niveau de tension d'alimentation de puissance VCC et à un niveau de tension de masse VSS. Après que la tension entre les lignes de bits BLi et BLi est suffisam- ment développée à un niveau CMOS, lorsqu'une adresse de colonne20 arbitraire est décodée dans un niveau de décodeur de colonne (non représenté) et lorsqu'une ligne de sélection de colonne correspondante (appelée ci-après CSL) est déclenchée, des por- tes de sélection de colonne données 18 et 20 sont ainsi sélec- tionnées de sorte que la tension entre la paire de lignes de bits BLi et BLi peut être transmise à une paire de lignes d'entrée/sortie IOi et IOi, et qu'ainsi la tension transmise peut être chargée dans un premier chemin de données. La tension du premier chemin de données est une fois de plus détectée et amplifiée dans un amplificateur de détection d'entrée/sortie de ligne (IO S/A) 34, pour être ainsi envoyée à un second chemin de données. Ici, des transistors PMOS P1 à P2 sont respective- ment utilisés pour précharger un second et troisième chemin de données. A ce stade, lorsque des signaux de commande AiO et AiO sont transmis à une grille d'une porte de transmission 38, la donnée chargée dans le second chemin de données est trans- mise à un troisième chemin de données et simultanément stockée momentanément dans un circuit de verrou 40. Ensuite, la tension du troisième chemin de données est transmise par l'intermé- diaire d'un répétiteur 42 à un quatrième chemin de données, et la tension de ce quatrième chemin de données est transmise à une mémoire tampon de sortie de données 44. La mémoire tampon de sortie de données 44 fournit en sortie la donnée de sortie DOUT qui correspond à la donnée chargée dans le quatrième che- min de données, en réponse à l'entrée de signal de commande PTRST. La donnée de sortie ci-dessus DOUT est transmise, par une cosse (non représentée), à l'extérieur de la puce. Ainsi, l'opération de lecture permettant de lire la donnée de 1 bit est terminée. Cependant, dans le circuit selon l'art antérieur tel que représenté à la figure 1, la mémoire tampon de sortie de données est coupée dans le cas o le signal de commande PTRST est déclenché indépendamment du signal de découpage d'adresse de colonne CASB, tandis que le signal de découpage d'adresse de rangée RASB et le signal de découpage d'adresse de colonne CASB maintiennent en même temps leur état de précharge. Pendant le mode de sortie de données étendu EDO du circuit ci- dessus, le signal de découpage d'adresse de colonne CASB doit être maintenu sans interruption comme la donnée précédente, même le signal de découpage d'adresse de colonne CASB passe à l'état de précharge. Pour cette raison, bien que le signal de découpage d'adresse de colonne CASB est préchargé à la porte de transmission 38 et au circuit de verrou 40, les deux étant mon- tés entre le second chemin de données et le troisième chemin de données, en utilisant le signal de commande synchronisé avec le signal de découpage d'adresse de colonne CASB, la donnée précé- dente est maintenue en permanence et la donnée valide est main- tenue. Dans le circuit ci-dessus, lorsque la donnée suivante est destinée à être fournie en sortie par le signal de commande synchronisé avec le signal de découpage d'adresse de colonne CASB, il se pose le problème que le temps d'accès peut être prolongé. Ainsi, la donnée valide est chargée dans le quatrième chemin de données par la porte de transmission se trouvant en- tre le second chemin de données et le troisième chemin de don- nées. A ce moment, comparativement avec le mode normal, l'intervalle de retard peut être prolongé. RESUME DE L'INVENTION La présente invention a donc pour objet de créer un dispositif de mémoire à semi-conducteurs comprenant des chemins de sortie de données permettant d'effectuer une opération d'ac- cès rapide. A cet effet, la présente invention concerne un dis- positif de mémoire à semi-conducteurs comprenant des chemins de sortie de données pour faire accéder des données à grande vi- tesse pendant un mode de fonctionnement donné, qui comporte un10 certain nombre de cellules de mémoire branchées entre une paire de lignes de bits et une paire de lignes de mots, un amplifica- teur de détection de ligne de bits pour effectuer une première amplification de la tension de la paire sélectionnée de lignes de bits, à une tension donnée, des portes de sélection de co- lonne pour interfacer sélectivement les lignes de bits avec des lignes d'entrée/sortie en réponse à un signal de sélection de colonne, un amplificateur de détection de ligne d'entrée/sortie branché à une borne de sortie du premier chemin de données pour effectuer une seconde amplification d'un potentiel du premier chemin de données, au niveau de tension donné, un second chemin de données branché à une borne de sortie de l'amplificateur de détection de ligne d'entrée/sortie, des portes de transmission branchées à une borne de sortie du second chemin de données pour être sélectivement rendues conductrices en réponse à un signal d'adresse donné, un circuit de verrou branché à une borne de sortie de la porte de transmission pour stocker une sortie du second chemin de données pendant un temps donné, un troisième chemin de données branché à une borne de sortie du circuit de verrou, un répétiteur branché à une borne de sortie30 du troisième chemin de données, un quatrième chemin de données branché à une borne de sortie du répétiteur, et une mémoire tampon de sortie de données branchée à une borne de sortie du quatrième chemin de données pour transmettre, à l'extérieur de la puce, des données chargées dans le quatrième chemin de don-35 nées, en réponse à un signal de commande donné, caractérisé en ce qu'il comprend: - un bloc de commutation qui est branché à la borne de sortie du quatrième chemin de données et qui est rendu conducteur en réponse au signal de commande donné; et - un circuit de verrou branché entre une borne de sortie du bloc de commutation et la mémoire tampon de sortie de don- nées. Selon d'autres caractéristiques de l'invention: - chaque chemin de sortie de données comprend en série: - un premier bloc de commande de courant répondant à un si- lo gnal d'adresse donné; - un premier bloc de verrou; - un répétiteur; un second bloc de commande de courant répondant à un signal de commande donné; - un second bloc de verrou; et - une mémoire tampon de sortie de données. - le dispositif comprend un certain nombre de cellules de mé- moire branchées chacune entre une paire respective de lignes de bits et une ligne de mots respective; - chaque paire de lignes de bits comprend un amplificateur de détection de ligne de bits pour amplifier la tension de la paire de lignes de bits jusqu'à un niveau donné; - le dispositif comprend un certain nombre de portes de sélec- tion de colonne pour interfacer sélectivement les lignes de bits avec des lignes d'entrée/sortie dans un premier chemin de données en réponse à un signal de sélection de colonne; - chaque paire de lignes d'entrée/sortie comprend un amplifica- teur de détection de ligne d'entrée/sortie pour amplifier la tension de la paire de lignes d'entrée/sortie jusqu'à un ni- veau de tension donné; - le dispositif comprend un second chemin de données branché aux bornes de sortie de chaque amplificateur de détection de ligne d'entrée/sortie, et le premier bloc de commande de cou- rant comprend une porte de transmission branchée à la borne de sortie du second chemin de données; - le premier bloc de verrou comprend un circuit de verrou bran- ché à une borne de sortie de la porte de transmission, pour stocker la sortie du second chemin de données pendant un temps donné; - le dispositif comprend un troisième chemin de données branché entre la borne de sortie du circuit de verrou et le répéti- teur; - il comprend un quatrième chemin de données branché entre la borne de sortie du répétiteur et le second bloc de commande de courant qui comprend une seconde porte de transmission branchée à la borne de sortie du quatrième chemin de don- nées; - la mémoire tampon de sortie de données est destiné à trans- mettre à l'extérieur du dispositif les données transmises par la seconde porte de transmission, en réponse à un signal de commande donné; - le signal de commande donné est un signal de découpage d'adresse de colonne; - le mode donné est un mode de sortie de données étendu; - le dispositif comprend: - un bloc de commutation monté entre la ligne de sortie de données du répétiteur et la mémoire tampon de sortie de données, pour transmettre la donnée de sortie du répétiteur à sa borne de sortie en réponse à un signal associé de dé- coupage d'adresse de colonne, pour un mode de sortie de données prédéterminé au lieu d'un mode de lecture normal, de manière à assurer l'accès rapide de la donnée; et - un bloc de verrou destiné à être placé en parallèle, bran- ché entre la borne de sortie du bloc de commutation et la mémoire tampon de sortie de données, pour verrouiller ainsi momentanément la donnée de la borne de sortie; - le bloc de verrou est inclus avec un bloc de commande d'entrée pour déterminer la sortie de la donnée en commandant un noeud d'entrée de la mémoire tampon de sortie de données en réponse à un signal de réponse de déclenchement de sortie fourni dans un autre noeud de sortie de données, au lieu du mode de sortie de données prédéterminé. BREVE DESCRIPTION DES DESSINS La présente invention sera décrite ci-après de ma- nière plus détaillée à l'aide de modes de réalisation représen- tés sur les dessins annexés dans lesquels les composants iden- tiques ou analogues sont désignés par les mêmes références, et dans lesquels: - la figure 1 est un schéma illustrant les étapes pour fournir les données en sortie, selon l'art antérieur; - la figure 2 est un schéma illustrant les étapes pour fournir les données en sortie, selon la présente inven- tion; - la figure 3 est un chronogramme illustrant le cy- cle de lecture pour le mode EDO. Comme illustré à la figure 3, du fait que la porte de transmission 46 pour effectuer l'opération de transmission du quatrième chemin de données, est commandée par le signal PCD généré en réponse à la transition du signal CASB, l'opération de lecture est effectuée plus rapi-15 dement, d'un intervalle E, que le timing de DOUT selon l'art antérieur; - la figure 4 est un chronogramme illustrant la re- lation de sortie de données commandée par le signal OEB (barre de déclenchement de sortie). Dans l'intervalle pendant lequel le signal PDOPD est au niveau logique " H ", la DOUT est four- nie en sortie. Au contraire, dans l'intervalle Tl pendant le- quel le signal PDOPD est au niveau logique " L ", le signal PDOPD est décrit. C'est la raison pour laquelle le transistor NMOS 1 est allumé et un noeud de sortie de l'inverseur I2 passe au niveau de la masse. DESCRIPTION DETAILLEE DES MODES DE REALISATION PREFERENTIELS Dans tous les dessins, on remarquera que les mêmes références numériques et les mêmes lettres doivent être utili- sées pour désigner les éléments analogues ou équivalents ayant la même fonction. De plus, dans la description qui suit, de nombreux détails spécifiques sont décrits pour permettre une meilleure compréhension de la présente invention. Il apparaîtra cependant à un spécialiste de la question que la présente in- vention peut être mise en oeuvre sans ces détails spécifiques. La description détaillée de fonctions et de constructions con- nues obscurcissant inutilement l'objet de la présente inven- tion, ne sera pas reprise ici. La figure 2 est un schéma illustrant les étapes permettant de fournir les données en sortie, selon la présente invention. Le premier chemin de données est destiné à trans- mettre la donnée de la ligne de bits à la ligne IO, le second chemin de données est chargé par le bloc d'amplification, le troisième chemin de données est sélectionné par le premier com- mutateur, le quatrième chemin de données correspond au chemin passant par le répétiteur pour atteindre la mémoire tampon OUT, les signaux PDOPi et PDOPiP sont des signaux de précharge de ligne DO, un signal PFDBSi sélectionne le bloc de ligne IO comme un signal de commutation pour transmettre la ligne DO au pilote DO, les signaux PCD et PCDB ont l'information CASB et un signal PDOPD a l'information OEB. Excepté le fait qu'une porte de transmission 46 et un circuit de verrou 48 déterminant l'existence/absence de con- duction en réponse à un signal de commande donné, sont branchés entre un quatrième chemin de données et une mémoire tampon de sortie de données, par exemple un signal de découpage d'adresse20 de colonne CASB, la construction de la figure 2 est la même que celle de la figure 1. Le circuit de verrou 48 comprend des inverseurs Il, I2 et I3 pour recevoir un signal PDOPD, et un transistor NMOS 1 dont la grille est connectée à une sortie de l'inverseur I3. De plus, le fonctionnement du circuit tel qu'illus- tré à la figure 2 est analogue à celui d'un chemin de sortie de données selon l'art antérieur tel qu'illustré à la figure 1. Ici, lorsqu'on suppose qu'une mémoire 12 est sélectionnée, divers signaux de commande sont générés en réponse au signal de découpage d'adresse de rangée RASB et au signal de découpage d'adresse de colonne CASB, pour effectuer ainsi une opération de lecture voulue. Lorsque l'adresse de rangée est désignée, une ligne de mots de données correspondant à l'adresse de ran- gée est sélectionnée, et une tension de ligne de mots survoltée est appliquée à la ligne de mots, en effectuant ainsi un par- tage de charge entre la donnée de cellule et la ligne de bits. Lorsqu'une ligne de mots arbitraire est sélectionnée et lorsque le partage de charge est effectué entre elles, une différence de tension d'un niveau donné est générée entre une paire de li- gnes de bits BL et BL. Des amplificateurs de détection (P-S/A et N-S/A) 14 et 16 détectent et amplifient la différence de tension ci- dessus entre les lignes de bits, et la tension entre elles est alors développée. Ainsi, après une opération de partage de charge, une paire de lignes de bits BLi et BLi effectuent res- pectivement une amplification négative dans l'amplificateur de détection de type N et une amplification positive dans l'ampli- ficateur de détection de type P, et sont respectivement déve- loppées à un niveau de tension d'alimentation de puissance VCC et à un niveau de tension de masse VSS. Après que la tension entre les lignes de bits BLi et BLi soit suffisamment dévelop- pée à un niveau CMOS, lorsqu'une adresse de colonne arbitraire est décodée dans un niveau de décodeur de colonne (non repré- senté) et lorsqu'une ligne de sélection de colonne correspon- dante (appelée ci-après CSL) est déclenchée, des portes de sélection de colonne données 18 et 20 sont ainsi sélectionnées, de façon que la tension entre la paire de ligne de bits BLi et BLi puisse être transmise à une paire de lignes d'en- trée/sortie IOi et IOi, et qu'ainsi la tension transmise puisse être chargée dans un premier chemin de données. La ten- sion du premier chemin de données est une fois de plus détectée et amplifiée dans un amplificateur de détection de ligne d'en- trée/sortie (IO S/A) 34, pour être ensuite envoyée à un second chemin de données. A ce stade, lorsque des signaux de commande AiO et AiO sont transmis à une grille d'une porte de transmission 38, la donnée chargée dans le second chemin de données est trans- mise à un troisième chemin de données et simultanément stockée momentanément dans un circuit de verrou 40. Ensuite, la tension du troisième chemin de données est transmise par l'intermé- diaire d'un répétiteur 42 à un quatrième chemin de données, et la tension du quatrième chemin de données est transmise à une.n mémoire tampon de sortie de données 44. La mémoire tampon de sortie de données 44 fournit en sortie la donnée de sortie DOUT qui correspond à la donnée chargée dans le quatrième chemin de données, en réponse à une entrée d'un signal de commande PTRST. Il La donnée de sortie ci-dessus DOUT est transmise, par l'inter- médiaire d'une cosse (non représentée), à l'extérieur de la puce. Ainsi, l'opération de lecture permettant de lire la don- née de 1 bit est terminée. Dans une forme de réalisation préférée de la pré- sente invention telle qu'indiquée ci-dessus, les portes de transmission 36 et 38 transmettent la donnée sur le premier chemin de données au quatrième chemin de données en réponse au signal d'adresse, avant l'activation du signal de découpage d'adresse de colonne, et la porte de transmission 46 n'est com- mutée par le signal de découpage d'adresse de colonne que pour le mode EDO, en appliquant ainsi la donnée à la mémoire tampon de sortie de données. Ainsi, à l'inverse de l'art antérieur, un gain de temps de 3 ou 4 nanosecondes peut apparaître au moment15 de l'opération d'accès pendant le mode EDO. Par suite, la porte de transmission 46 est conçue pour être toujours maintenue dans l'état de conduction non pas pendant le mode EDO mais pendant le mode normal. En fin de compte, comme cela apparaît d'après ce qui précède, la présente invention peut être mise en oeuvre avec un dispositif de mémoire à semi-conducteurs pour effectuer la même opération que celle de l'art antérieur et pour faire accéder simultanément les données à grande vitesse pendant le mode de sortie de données étendu EDO. Bien qu'on ait illustré et décrit ce qu'on consi- dère comme des formes préférées de réalisation de la présente invention, les spécialistes de la question comprendront que de nombreux changements et modifications peuvent leur être appor- tés, et que leurs éléments peuvent être remplacés par des élé- ments équivalents sans sortir du véritable cadre de la présente invention. De plus, de nombreuses modifications peuvent être faites pour adapter une situation particulière aux indications de la présente invention, sans sortir de l'esprit fondamental de celle-ci. Par suite, la présente invention ne doit pas être considérée comme étant limitée à la forme de réalisation parti- culière décrite comme le meilleur mode de mise en oeuvre de la présente invention, mais celle-ci doit comprendre toutes les formes de réalisation entrant dans la cadre des revendications ci-jointes. R E V E N D I CATIONS 1 ) Dispositif de mémoire à semi-conducteurs, comprenant des chemins de sortie de données à grande vitesse pendant un mode de fonctionnement donné, caractérisé en ce que chaque chemin de sortie de données comprend en série: - un premier bloc de commande de courant répondant à un signal d'adresse donné; - un premier bloc de verrou (40); - un répétiteur (42); un second bloc de commande de courant répondant à un signal de commande donné; - un second bloc de verrou (48); et - une mémoire tampon de sortie de données (44). 2 ) Dispositif selon la revendication 1, caractérisé en ce qu' il comprend un certain nombre de cellules de mémoire (12, 22) branchées chacune entre une paire respective de lignes de bits et une ligne de mots respective. ) Dispositif selon la revendication 2, caractérisé en ce que chaque paire de lignes de bits comprend un amplificateur (14) de détection de ligne de bits pour amplifier la tension de la paire de lignes de bits jusqu'à un niveau donné. 4 ) Dispositif selon la revendication 2 ou la revendication 3, caractérisé en ce qu' il comprend un certain nombre de portes de sélection de colonne (18, 20) pour interfacer sélectivement les lignes de bits avec des lignes d'entrée/sortie dans un premier chemin de données en réponse à un signal de sélection de colonne. 50) Dispositif selon la revendication 4, caractérisé en ce que chaque paire de lignes d'entrée/sortie comprend un amplifica- teur (34) de détection de ligne d'entrée/sortie pour amplifier la tension de la paire de lignes d'entrée/sortie jusqu'à un ni- veau de tension donné. 6 ) Dispositif selon la revendication 5, caractérisé en ce qu' il comprend un second chemin de données branché aux bornes de sortie de chaque amplificateur (34) de détection de ligne d'entrée/sortie, et le premier bloc de commande de courant com- prend une porte de transmission branchée à la borne de sortie du second chemin de données. 7 ) Dispositif selon la revendication 6, caractérisé en ce que le premier bloc de verrou (40) comprend un circuit de verrou branché à une borne de sortie de la porte de transmission, pour stocker la sortie du second chemin de données pendant un temps donné. 8 ) Dispositif selon la revendication 7, caractérisé en ce qu' il comprend un troisième chemin de données branché entre la borne de sortie du circuit de verrou (40) et le répétiteur (42). 9 ) Dispositif selon la revendication 8, caractérisé en ce qu' il comprend un quatrième chemin de données branché entre la borne de sortie du répétiteur (42) et le second bloc de com- mande de courant qui comprend une seconde porte de transmission branchée à la borne de sortie du quatrième chemin de données. ) Dispositif selon la revendication 9, caractérisé en ce que la mémoire tampon de sortie de données (44) est destiné à transmettre à l'extérieur du dispositif les données transmises par la seconde porte de transmission, en réponse à un signal de commande donné. 11 ) Dispositif selon l'une quelconque des revendications pré- cédentes, caractérisé en ce que le signal de commande donné est un signal de découpage d'adresse de colonne. 12 ) Dispositif selon l'une quelconque des revendications pré- cédentes, caractérisé en ce que le mode donné est un mode de sortie de données étendu. 13) Dispositif de mémoire à semi-conducteurs comprenant un ré- pétiteur (42) pour recevoir une donnée de sortie provenant d'une cellule de mémoire par une ligne de sortie de données, et pour fournir cette donnée reçue à une mémoire tampon de sortie de données, caractérisé en ce qu'il comprend: - un bloc de commutation (46) monté entre la ligne de sortie de données du répétiteur et la mémoire tampon de sortie de don- nées, pour transmettre la donnée de sortie du répétiteur à sa borne de sortie en réponse à un signal associé de découpage d'adresse de colonne, pour un mode de sortie de données pré- déterminé au lieu d'un mode de lecture normal, de manière à assurer l'accès rapide de la donnée; et - un bloc de verrou (48) destiné à être placé en parallèle, branché entre la borne de sortie du bloc de commutation (46) et la mémoire tampon de sortie de données, pour verrouiller ainsi momentanément la donnée de la borne de sortie. 14 ) Dispositif selon la revendication 13, caractérisé en ce que le bloc de verrou (48) est inclus avec un bloc de commande d'entrée pour déterminer la sortie de la donnée en commandant un noeud d'entrée de la mémoire tampon de sortie de données (44) en réponse à un signal de réponse de déclenchement de sor- tie fourni dans un autre noeud de sortie de données, au lieu du mode de sortie de données prédéterminé.