FR 2735300 A1 19961213 FR 9506915 A 19950612 DISPOSITIF D'INTERFACAGE DE SORTIE PROGRAMMABLE PARMI TROIS ETATS POUR MEMOIRE EN TECHNOLOGIE CMOS. L'invention concerne un dispositif d'interfaçage de sortie programmable parmi trois états pour mémoire en technologie CMOS. A l'heure actuelle, les circuits électroniques des systèmes de calcul sont amenés à mettre en oeuvre un nombre croissant de cellules de mémoire, afin d'assurer la mémori- sation de volumes d'information mémorisés de plus en plus importants. Pour cette raison, il est souhaitable d'assurer une séparation maximale entre les circuits intégrés, constitu- tifs de la mémoire proprement dite, et les circuits électri- ques extérieurs, capables de traiter ces informations, en vue de supprimer tout risque de dégradation de la forme analogique des signaux purement analogiques. En outre, à la séparation en termes analogiques entre la mémoire proprement dite et les circuits extérieurs, il est avantageux d'ajouter l'introduction d'une sortie à l'état de haute impédance, afin de permettre de manière dynamique, l'isolation d'une partie de la mémoire des circuits extérieurs par la commutation de la sortie à un troisième état, distinct des états logiques complémentés du signal délivré par la mémoire. Au cours de ces phases d'isolation de tout ou partie d'une mémoire, une opération d'écriture de la partie isolée peut être ainsi réalisée. La présente invention a pour objet la mise en oeuvre d'un dispositif d'interfaçage de sortie programmable parmi trois états pour mémoire en technologie CMOS permettant d'atteindre de tels objectifs. Un autre objet de la présente invention est la mise en oeuvre d'un tel dispositif d'interfaçage dans lequel le bruit de commutation de courant est en outre réduit. Un autre objet de la présente invention est la mise en oeuvre d'un tel dispositif d'interfaçage sous forme de circuit intégré pour lequel la taille physique est réduite au minimum, l'implantation sur le substrat de silicium étant en outre facilitée en raison de la simplicité du schéma de réalisation. Un autre objet de la présente invention est la mise en oeuvre d'un tel dispositif d'interfaçage dans lequel le choix des paramètres dimensionnels des transistors CMOS utilisés permet en fait un contrôle très souple des condi- tions de fonctionnement de ce dernier. Le dispositif d'interfaçage de sortie programmable parmi trois états pour mémoire en technologie CMOS selon l'invention est alimenté à partir d'une tension d'alimenta- tion par rapport à une tension de référence. Il est remar- quable en ce qu'il comprend successivement en cascade, un étage de commande sélective du dispositif d'interfaçage recevant un signal d'entrée (I) et un signal de commande (e), délivrés par la mémoire, permettant d'engendrer sur deux ports de sortie, soit des signaux logiques complémentés du signal d'entrée (I), soit des niveaux logiques distincts permettant d'engendrer un état haute impédance en sortie dudit dispositif d'interfaçage, un premier étage inverseur recevant les signaux logiques délivrés par les deux ports de sortie de l'étage de commande permettant d'engendrer sur une première et une deuxième sortie des premiers signaux logiques inversés, un deuxième étage inverseur recevant les premiers signaux logiques inversés et permettant d'engendrer sur une première et une deuxième sortie des deuxièmes signaux inversés, un étage réducteur d'écart analogique des deuxièmes signaux inversés et de commutation en sortie du dispositif d'interfaçage en état haute impédance et un étage de sortie recevant les signaux délivrés par l'étage réduc- teur d'écart analogique, après réduction d'écart, ledit étage de sortie délivrant un signal de sortie permettant de fixer et équilibrer le courant de charge et de décharge de la capacité électrique de sortie du dispositif d'interfaça- ge. Il trouve application à la réalisation de mémoires en technologie CMOS, sous forme de circuit intégré. Une description plus détaillée du dispositif d'interfaçage de sortie programmable parmi trois états pour mémoire en technologie CMOS, objet de la présente invention, sera maintenant donnée en liaison avec les dessins dans lesquels: - la figure 1 représente un schéma général du dispositif d'interfaçage de sortie programmable parmi trois états pour mémoire en technologie CMOS, objet de l'inven- tion; - la figure 2 représente un schéma des capacités et inductances parasites d'un dispositif d'interfaçage selon l'invention, réalisé sous forme de circuit intégré; - les figures 3a, 3b et 3c représentent des chrono- grammes de signaux relevés aux points de test des figures 1 et 2. Une description plus détaillée d'un dispositif d'interfaçage de sortie programmable parmi trois états pour mémoire en technologie CMOS, conforme à l'objet de la présente invention, sera maintenant donnée en liaison avec la figure 1. Selon la figure précitée, le dispositif objet de l'invention est alimenté par une tension d'alimentation, notée Vcc, par rapport à une tension de référence Vss. Il comprend successivement, connectés en cascade, un étage 1 de commande sélective du dispositif d'interfaçage, cet étage de commande recevant un signal d'entrée I et un signal de commande e délivrés par la mémoire. D'une manière générale, on indique que le signal d'entrée I est constitué par un signal rectangulaire à la fréquence bit représentatif de données lues par exemple dans la mémoire et destinées à des circuits extérieurs de traitement de ces données, ces circuits extérieurs étant interconnectés à la mémoire par l'intermédiaire du dispositif d'interfaçage objet de la présente invention. L'étage 1 de commande sélective permet d'engendrer, sur deux ports de sortie portant les références A respecti- vement B, soit des signaux logiques complémentés du signal d'entrée I, soit des niveaux logiques distincts permettant d'engendrer un état haute impédance en sortie du dispositif d'interfaçage ainsi qu'il sera décrit ultérieurement dans la description. L'étage 1 de commande sélective est suivi d'un premier étage inverseur, portant la référence 2, lequel reçoit les signaux logiques délivrés par les deux ports de sorties A, B de l'étage de commande 1. Le premier étage inverseur 1 permet d'engendrer sur une première et une deuxième sortie, portant les références C, D, des premiers signaux logiques inversés correspondants. Le premier étage inverseur 2 est suivi d'un deuxième étage inverseur 3, lequel reçoit les premiers signaux logiques inversés et permet d'engendrer sur une première et une deuxième sortie, notées E, F, des deuxièmes signaux inversés. Le deuxième étage inverseur 3 est lui-même suivi d'un étage 4 réducteur d'écart analogique des deuxièmes signaux inversés précités et de commutation en sortie du dispositif d'interfaçage en état haute impédance. Enfin, l'étage 4 réducteur d'écart analogique est lui-même suivi d'un étage 5 de sortie recevant les signaux délivrés par l'étage réducteur d'écart analogique 4 précité, après réduction d'écart des signaux délivrés aux bornes E et F précédemment mentionnées, l'étage de sortie 5 délivrant ainsi un signal de sortie, noté XXX, permettant de fixer et équilibrer le courant de charge et de décharge de la capacité électrique de sortie du dispositif d'interfaçage. Avant de poursuivre plus avant la description du dispositif d'interfaçage objet de la présente invention, on indique que la capacité électrique de sortie de ce disposi- tif d'interfaçage est constituée non seulement par la capacité électrique propre de sortie du dispositif d'inter- façage, mais également de la capacité d'entrée de tout dispositif interconnecté au niveau de la borne de sortie de ce dispositif d'interfaçage et recevant le signal de sortie XXX précédemment mentionné. D'une manière générale, on indique que l'étage réducteur d'écart analogique des deuxièmes signaux inversés et de commutation en sortie du dispositif d'interfaçage en état haute impédance permet de conférer au dispositif d'interfaçage de sortie objet de la présente invention, son caractère programmable parmi trois états, le caractère programmable de ce dispositif d'interfaçage résultant du fait que sur commande spécifique de l'étage réducteur d'écart analogique des deuxièmes signaux inversés, l'iden- tité ou la quasi-identité des deuxièmes signaux inversés délivrés aux bornes de sortie E et F de cet étage réducteur d'écart permet un fonctionnement de type classique pour le dispositif d'interfaçage de sortie, objet de la présente invention, celui-ci délivrant alors le signal logique correspondant au signal d'entrée I correspondant aux deux états logiques classiques à la fréquence bit et représenta- tifs des données véhiculées par le signal d'entrée I. Au contraire, sur commande spécifique de ce même étage réducteur d'écart analogique des deuxièmes signaux inversés, le dispositif d'interfaçage, objet de la présente invention, permet, par le forçage des signaux délivrés par les bornes de sortie E, F à des valeurs distinctes, à titre d'exemple non limitatif, la valeur permanente de la tension d'alimentation Vcc respectivement la valeur permanente de la tension de référence Vss, de découpler électriquement l'étage de sortie 5 proprement dit des bornes de sortie E,F de l'étage réducteur d'écart analogique 4, ce qui permet de placer ainsi le dispositif d'interfaçage de sortie en état de sortie haute impédance et de réaliser les fonctions spécifiques d'écriture dans la mémoire ainsi découplée du dispositif d'utilisation. Le mode opératoire de la commande de la sortie deux états, respectivement de la sortie haute impédance, est basé, pour ce qui concerne le fonctionnement en sortie deux états, sur une contre-réaction du signal de sortie XXX sur l'étage 4 réducteur d'écart analogique, alors que le fonctionnement du dispositif d'interfaçage en sortie haute impédance est basé sur une commande spécifique du même étage 4 réducteur d'écart analogique à partir du signal de commande e, ainsi qu'il sera décrit ultérieurement dans la description. Une description plus détaillée d'un mode de réalisa- tion particulier avantageux de l'étage de commande 1, du premier et du deuxième étage inverseur 2, 3, de l'étage 4 réducteur d'écart analogique et de l'étage de sortie 5 sera maintenant donnée en liaison avec la même figure 1. On comprend bien sûr que le mode de réalisation précité peut avantageusement être réalisé lui-même en technologie CMOS, ce qui permet bien entendu d'implanter directement le dispositif d'interfaçage de sortie programma- ble parmi trois états, objet de la présente invention, au niveau du circuit mémoire lui-même. Selon la figure 1 précitée, on indique que l'étage de commande 1 comprend avantageusement un premier inverseur comprenant un transistor PMOS TP1 et un transistor NMOS TN1 connectés en cascade entre la tension d'alimentation et la tension de référence Vss. Les deux transistors précités sont commandés en parallèle par le signal de commande e et délivrent au niveau de leur électrode drain-source commune un premier signal de commande inversé, noté e1. En outre, un deuxième inverseur est prévu, lequel comprend un transistor PMOS TP2 et un transistor NMOS TN2 connectés en cascade entre la tension d'alimentation Vcc et la tension de référence Vss. Ces deux transistors sont également commandés en parallèle par le premier signal de commande inversé e1. Ils délivrent au niveau de leur électrode drain- source commune un deuxième signal de commande inversé, noté e2. Ainsi que représenté sur la figure 1, l'étage 1 de commande comprend en outre un premier module inverseur du signal d'entrée I comprenant un transistor PMOS TP5, un transistor NMOS TN6 et un transistor NMOS TN5 connectés en cascade entre la tension d'alimentation Vcc et la tension de référence Vss. En outre, un transistor PMOS TP6 est connecté en parallèle avec le transistor PMOS TPs, et l'électrode de grille commune des transistors PMOS TP5 et NMOS TN5 reçoit le signal d'entrée I. L'électrode de grille commune des transistors PMOS TP6 et NMOS TN6 reçoit le deuxième signal de commande inversé e2 et le point commun drain-source des transistors PMOS TP5, TP6 et NMOS TN6 constitue l'un des ports de sortie, le port de sortie A de l'étage de comman- de 1. En outre, un deuxième module inverseur du signal d'entrée I comprend deux transistors PMOS TP3, TP4, et un transistor NMOS TN3 connectés en cascade entre la tension d'alimentation et la tension de référence Vss. Un transistor NMOS TN6 est en outre connecté en parallèle avec le transis- tor NMOS TN4, et l'électrode de grille commune des transis- tors PMOS TP3 et NMOS TN3 reçoit le premier signal de commande inversé el. L'électrode de grille commune des transistors PMOS TP4 et NMOS TN4 reçoit le signal d'entrée I et le point commun drain-source des transistors PMOS TP4 et NMOS TN4, TN3 constitue l'autre port de sortie, le port de sortie B de l'étage de commande 1. Le fonctionnement de l'étage de commande 1 est le suivant: le signal d'entrée I, grâce à l'étage de commande 1 et en fonction du signal de commande e, permet au signal d'entrée I de commander ou non la partie suivante. En effet, si le signal de commande e est à la valeur de la tension d'alimentation Vcc, les ports de sortie A et B sont au niveau logique de I mais complémentés. Si le signal de commande e est à la valeur de la tension de référence Vss, alors, le port de sortie A est maintenu à une tension égale à la tension d'alimentation Vcc et le port de sortie B est à la valeur de la tension de référence Vss. Ce dernier état permet de positionner la sortie du dispositif d'interfaçage objet de la présente invention en état haute impédance, ainsi qu'il sera décrit ci-après dans la description. En ce qui concerne le premier étage inverseur 2 et en référence à la figure 1, on indique que celui-ci comprend un premier module inverseur formé par un transistor PMOS TP7 et un transistor NMOS TN7 connectés en cascade, entre la tension d'alimentation Vcc et la tension de référence Vss. L'électrode de grille commune des transistors précités est interconnectée au port de sortie A du premier module inverseur de l'étage de commande 1, et le point commun drain-source des transistors PMOS TP7 et NMOS TN7 délivre les signaux logiques complémentés des signaux logiques délivrés par le port de sortie A du premier module inverseur de l'étage de commande 1. Le premier étage inverseur 2 comporte en outre un deuxième module inverseur formé par un transistor PMOS TP8 et un transistor NMOS TN8 connectés en cascade, entre la tension d'alimentation et la tension de référence, l'élec- trode de grille commune de ces transistors étant intercon- nectée au port de sortie B du deuxième module inverseur de l'étage de commande 1. Le point commun drain-source des transistors PMOS TP8 et NMOS TN8 délivre les signaux logiques complémentés des signaux logiques délivrés par le port de sortie B du deuxième module inverseur de l'étage de comman- de 1. Ainsi, le point commun drain-source des transistors PMOS et NMOS TP, TN7, point C sur la figure 1, et le point commun drain-source des transistors PMOS TP8 et NMOS TN8, point D sur la figure 1, délivrent les premiers signaux logiques inversés qui ne sont autres que les valeurs complémentées des signaux aux ports de sortie A et B précédemment mentionnés dans la description. En ce qui concerne le deuxième étage inverseur 3, celui-ci comprend, ainsi que représenté sur la figure 1, un premier module inverseur formé par deux transistors PMOS TP10, TP11, connectés en parallèle et deux transistors NMOS TN10, TN11, également connectés en parallèle, les transistors PMOS TP10, TPl respectivement TNm,, TN1l formant chacun un ensemble de transistors en parallèle, chaque ensemble étant connecté en cascade entre la tension d'alimentation Vcc et la tension de référence Vss. Les électrodes de grille communes des transistors PMOS et NMOS précités reçoivent les signaux logiques complémentés, c'est-à-dire les premiers signaux logiques inversés délivrés par la borne C de sortie du premier module inverseur du premier étage inverseur 2. Le point commun drain-source de chaque ensemble de transistors en parallèle TP10, TP1; TN10, TN11, connectés en cascade, constitue la première sortie du deuxième étage inverseur 3. Le deuxième étage inverseur 3 comporte également un deuxième module inverseur formé par un transistor PMOS TP9 et un transistor NMOS TN9 connectés en cascade entre la tension d'alimentation et la tension de référence Vss. L'électrode de grille commune des transistors PMOS et NMOS précités reçoit les signaux logiques complémentés délivrés par la borne B du deuxième module inverseur du premier étage inverseur 2, et le point commun drain-source des transistors PMOS et NMOS précités, TPg, TNg, constitue une deuxième sortie du deuxième étage inverseur 3. Du point de vue du fonctionnement, on indique que le deuxième inverseur 3 permet de complémenter les valeurs des signaux logiques délivrés aux bornes C et D du premier étage inverseur en des valeurs complémentées délivrées aux bornes de sortie précitées. Ces bornes de sortie du deuxième étage inverseur 3 sont notées E et F, la même notation que relativement aux bornes de sortie de l'étage réducteur d'écart analogique 4 étant utilisée en raison du fait que les sorties correspondantes sont en liaison directe, ainsi que représenté sur la figure 1. En ce qui concerne l'étage réducteur d'écart de niveau analogique, ainsi que représenté sur la figure précitée, celui-ci comprend, avantageusement, un premier module de commutation connecté en parallèle entre la première sortie E du deuxième étage inverseur 3 et la tension de référence Vss. Ce module de commutation permet, sur commande de mise en conduction de celui-ci, d'abaisser la valeur de la tension analogique du signal délivré par la première borne de sortie E précitée. En outre, un deuxième module de commutation est connecté en parallèle entre la deuxième sortie du deuxième étage inverseur F et la tension d'alimentation Vcc. Le deuxième module de commutation permet ainsi, sur commande de mise en conduction de celui-ci, d'augmenter la valeur de la tension de sortie de la deuxième sortie du deuxième module inverseur à la valeur de la tension d'alimentation Vcc. L'étage 4 réducteur d'écart de niveau analogique comprend également un module 43 de commande de commutation du premier 41 et du deuxième 42 module de commutation, ce module 43 de commande de commutation opérant en contre- réaction du signal de sortie XXX et permettant la commande de commutation sensiblement simultanée du premier 41 et du deuxième 42 module de commutation. Ce mode opératoire permet, soit de réduire le niveau analogique du signal délivré par la première sortie E du deuxième étage inverseur 3, soit d'augmenter la vitesse de décharge de la capacité électrique de sortie lors d'une transition du signal de sortie de la valeur de la tension d'alimentation Vcc à la tension de référence Vss, ou encore de positionner l'étage de sortie 5 en sortie à haute impédance. D'une manière plus spécifique, on indique que le module 43 de commande comporte un inverseur formé par deux transistors PMOS TP16 et NMOS TN17 connectés en cascade entre la tension d'alimentation Vcc et la tension de référence Vss. Les électrodes de grille communes des transistors PMOS et NMOS précités sont connectées en sortie de l'étage de sortie 5 et reçoivent ainsi le signal de sortie XXX. Le point drain-source commun des transistors précités TP16et TN17 délivre un signal de sortie inversé. Le module 43 de commande comporte également un circuit de commutation formé par deux transistors PMOS TP14, TP1s et deux transistors NMOS TN15, TN16 connectés en cascade entre la tension d'alimentation Vcc et la tension de référence Vss. Les électrodes de grille communes des transistors PMOS TP14 et NMOS TN15 reçoivent le signal de sortie inversé délivré par le point commun drain-source des transistors TP16, TN17. Les transistors PMOS TP15 et NMOS TN16 reçoivent sur leur électrode de grille le premier e1 respectivement le deuxième e2 signal de commande inversé. Le point commun drain-source entre les transistors PMOS TP1s et NMOS TN16, point commun référencé G sur la figure 1, permet de délivrer le signal de commande de commutation sensible- ment simultanée du premier 41 et du deuxième 42 moyen de commutation de l'étage réducteur d'écart de niveau analogi- que 4. Enfin, un transistor NMOS TN14, lequel est connecté entre le point commun drain-source entre les transistors PMOS TP1s et NMOS TN16 et la tension de référence Vss, est en outre prévu. L'électrode de grille du transistor NMOS TN14 reçoit le premier signal de commande inversé e1. Le mode opératoire de l'étage réducteur d'écart de niveau analogique 4 a pour effet de réduire, au sens analogique, l'amplitude de tension sur la borne E de sortie de l'étage réducteur d'écart analogique 4 et, au contraire, d'augmenter la valeur de la tension sur la borne de sortie F de ce même étage lors d'une commutation de la sortie, c'est- à-dire du signal de sortie XXX, de la valeur de la tension d'alimentation Vcc à la valeur de la tension de référence Vss lors du fonctionnement du dispositif d'in- terfaçage, objet de la présente invention, dans le mode à deux états logiques. C'est précisément à ce moment-là qu'il est néces- saire de réduire la pente de commutation du signal de sortie XXX car celle-ci entraîne un rebondissement du signal de sortie après sa commutation vers la tension de référence Vss et une oscillation pseudo-périodique des tensions d'alimen- tation de référence ramenées au niveau des puces du circuits intégré. Ainsi que représenté de manière schématique sur la figure 2, on indique que ces oscillations pseudo-pêriodiques sont dues à la présence du boîtier, lequel est connecté au circuit d'interfaçage selon l'invention et contient des connexions métalliques qui présentent les inductances de fuites désignées sur la figure 2 précitée par LUPQ, LUPN, LOXN, LDNN et LDNQ. En outre ces connexions sont couplées entre elles par couplage capacitif dû à la proximité physique de ces dernières, ces connexions présentant en outre une certaine résistance électrique fonction de leur longueur et de leur section. Les couplages capacitifs et les résistances correspondantes sont notées, sur la figure 2, RUPQ, RUPN, CUQN1, CUQN2, CUNX2, CUNX1, CDNX2, CDNX1, ROXN, RDNN, RDNQ, CDQN2, CDQN1, CPCKU et CPCKD. La capacité de sortie est désignée par Csortie. En outre, les notations Vcc' et Vss* désignent les tensions d'alimentation respectivement de référence disponibles sur le BUS de données (Vcc rail et Vss rail) lorsque ces valeurs de tension sont couplées par la capacité parasite CUDQ, les notations Vcc* et Vss" les tensions d'alimentation respectivement de référence disponi- bles sur les transistors périphériques tampon TP17 et TN18 lorsque ces tensions sont couplées par la capacité parasite CUDN. La commutation du signal de sortie XXX de la valeur de la tension d'alimentation Vcc vers la valeur de la tension de référence Vss est la plus critique car les seuils de commutation vers la tension de référence sont plus réduits que leurs équivalents vers la tension d'alimentation Vcc. En conséquence, une oscillation pseudo-aléatoire sur les alimentations Vss est susceptible de provoquer des commutations imprévues dans le dispositif d'interfaçage selon l'invention, en raison du fait que la tension de référence Vss constitue une référence pour la tension grille-source de tous les transistors NMOS. Ainsi, la contre-réaction réalisée entre la sortie de l'étage de sortie 5, délivrant le signal de sortie XXX, et le module de commande de commutation 43 de l'étage de réduction d'écart analogique 4 sur les niveaux des signaux délivrés par les bornes E et F de sortie de ce même étage 4, permet de faire conduire les transistors NMOS TN12 et TN13 afin de réduire le niveau analogique du signal présent sur la borne de sortie E lorsque le signal de sortie XXX passe de la valeur de la tension d'alimentation Vcc à la valeur de la tension de référence Vss. Un tel mode opératoire a pour effet de faire conduire le transistor PMOS TP17 suffisamment pour ralentir la vitesse de décharge du condensateur de sortie Csortie, mais toutefois de manière suffisamment réduite afin de ne pas trop faire augmenter la consommation dynamique en énergie électrique du dispositif d'interfaçage objet de la présente invention. En ce qui concerne la borne de sortie F de ce même étage de réduction d'écart analogique 4, plus l'amplitude du signal de sortie XXX descend vers la valeur de la tension de référence Vss et plus la tension sur la borne de sortie F monte vers la valeur de la tension d'alimentation Vcc, grâce à l'action du deuxième module de commutation 42, c'est-à- dire de la branche composée par les transistors PMOS TP12 et TP13. Ce processus a pour conséquence d'accélérer la vitesse de décharge du condensateur de sortie Csortie lorsque le signal de sortie XXX approche, au sens analogique du terme, la valeur du niveau de la tension de référence Vss lors de sa commutation de la valeur de la tension d'alimentation Vcc à la valeur de la tension de référence Vss. En ce qui concerne la commutation en état haute impédance, on indique que le transistor NMOS TN14 joue un rôle spécifique, celui-ci permettant de conserver la valeur de la tension à la borne G, point commun drain-source des transistors TPls et TN16, à la valeur de la tension de référence Vss lorsque le signal de commande e est à la valeur de la tension de référence Vss. En effet, lorsque la borne G est portée à la tension de référence Vss et dans le cas o le premier signal de commande inversé e1 sur la borne H est à la valeur de la tension d'alimentation Vcc, les transistors PMOS TP12 et les transistors NMOS TN12 et TN13 sont ouverts, les modules de commutation 41 et 42 étant alors en position commutée à l'ouverture, c'est-à-dire non conducteurs. Par voie de conséquence, la structure de contre-réaction est coupée lorsque le signal sur la borne E est à la valeur de la tension de référence Vss. Dans ce cas, les bornes de sortie E et F sont ainsi amenées aux valeurs de tension d'alimentation Vcc respectivement tension de référence Vss, ce qui permet de commander le découplage de l'étage de sortie 5 ainsi qu'il sera décrit ci-après en relation avec la figure 1. L'étage de sortie 5 précité comporte un transistor PMOS TP17 et un transistor NMOS TN18 connectés en cascade entre la tension d'alimentation Vcc et la tension de référence Vss. Le point commun drain- source des transistors PMOS et NMOS précités constitue une borne de sortie pour l'étage de sortie et également la borne de sortie du dispositif selon l'invention. En outre, l'électrode de grille du transistor PMOS TP1, estconnectée à la première sortie du deuxième étage inverseur, et en définitive à la borne E de l'étage 4 réducteur d'écart analogique, et l'électrode de grille du transistor NMOS TN17 est elle-même connectée à deuxième sortie F du deuxième étage inverseur, c'est-à-dire en définitive à la borne F de sortie de l'étage 4 réducteur d'écart analogique. On comprend ainsi que, lorsque les bornes de sortie E et F précitées sont portées respectivement à la valeur de la tension d'alimentation Vcc et de la tension de référence Vss, les transistors PMOS TP17 et NMOS TN18 sont désactivés, ce qui permet de placer la sortie en état de haute impédance ainsi que mentionné précédemment dans la description. On comprend ainsi que l'étage de sortie 5 permet de fixer et d'équilibrer à l'aide des transistors TP17 et TNl1 le courant de charge et de décharge de la capacité de sortie Csortie. Sur la figure 3, on a représenté, en 3a, 3b et 3c, des chronogrammes représentatifs des signaux aux points de test tels que représentés en figure 1, respectivement en figure 2. Les chronogrammes sont représentés en partie gauche de chaque figure lorsque la boucle de contre-réaction réalisée entre la sortie de l'étage de sortie 5 et par l'intermédiaire des modules de commutation 41, 42 et du module de commande 43 de commutation est active, ce qui permet de réduire notoirement le niveau de bruit du signal de sortie, cette boucle de contre-réaction étant bien entendu active lorsque le dispositif d'interfaçage de sortie programmable parmi trois états, objet de la présente invention, fonctionne selon deux états logiques représenta- tifs du signal d'entrée I. On constate en particulier sur la figure 3a que, en l'absence de contre-réaction, la boucle étant ouverte, le niveau de bruit est très supérieur. Sur la figure 3b, on a représenté dans les mêmes conditions de présence et d'absence de contre-réaction, les signaux obtenus sur la borne E respectivement sur la borne F ainsi que sur la capacité de sortie Csortie, le signal étant désigné V(OTW). On constate que, en présence de contre-réaction et afin d'assurer le contrôle de la décharge de la capacité de sortie Csorties, le signal E est retardé légèrement par rapport au signal F, ce léger décalage permettant en particulier d'assurer la commande de la décharge de la capacité de sortie ainsi que mentionné précédemment dans la description. Ce décalage est suffisant pour assurer le contrôle du niveau de bruit tel que représenté en figure 3a, partie gauche, l'identité ou la quasi-identité des signaux obtenue sur les bornes E et F à la valeur du retard précité près, permettant toutefois d'assurer un fonctionnement du dispositif d'interfaçage de sortie programmable parmi trois états, objet de la présente invention, selon les deux états logiques représentatifs du signal d'entrée I ainsi que mentionné précédemment dans la description. Au contraire, dans la partie droite de la figure 3b, c'est-à-dire en l'absence de contre-réaction, on constate que la montée en tension des ports E et F vers la valeur Vcc est quasi-instantanée, ce qui permet de placer le circuit d'interfaçage selon l'invention en son état logique bas sans contrôle du niveau de bruit. Enfin, la figure 3c représente des chronogrammes enregistrés aux points UPLN, UPLQ, DNLN et DNLQ de la figure 2, c'est-à-dire au niveau des liaisons parasites du circuit d'interfaçage objet de la présente invention. On constate en particulier, par comparaison de la partie gauche et de la partie droite de la figure 3c, que le niveau de bruit, c'est-à-dire le niveau de tension aux points de test correspondants, est sensiblement diminué en présence de contre-réaction. On a ainsi décrit un dispositif d'interfaçage de sortie programmable parmi trois états pour mémoire en technologie CMOS particulièrement performant dans la mesure o ce dispositif permet, non seulement de satisfaire les critères de bruit, mais également d'augmenter ou de diminuer la contre- réaction à souhait en altérant par exemple la taille et paramètres dimensionnels des transistors tels que les transistors TP12, TP13, TN12 et TN13 par exemple. Enfin, on indique que, en fonction du degré de contre-réaction introduit, le temps de propagation des signaux est augmenté en conséquence. REVENDICATIONS 1. Dispositif d'interfaçage de sortie programmable parmi trois états pour mémoire en technologie CMOS, alimenté par une tension d'alimentation (Vcc) par rapport à une tension de référence (Vss), caractérisé en ce qu'il comprend successivement en cascade: - un étage de commande sélective dudit dispositif d'interfaçage recevant un signal d'entrée (I) et un signal de commande (e), délivrés par la mémoire, et permettant d'engendrer sur deux ports de sortie, soit des signaux logiques complémentés du signal d'entrée (I), soit des niveaux logiques distincts permettant d'engendrer un état haute impédance en sortie dudit dispositif d'interfaçage; - un premier étage inverseur recevant les signaux logiques délivrés par les deux ports de sortie de l'étage de commande permettant d'engendrer sur une première et une deuxième sortie des premiers signaux logiques inversés; - un deuxième étage inverseur recevant les premiers signaux logiques inversés et permettant d'engendrer sur une première et une deuxième sortie des deuxièmes signaux inversés; - un étage réducteur d'écart analogique des deuxiè- mes signaux inversés et de commutation en sortie dudit dispositif d'interfaçage en état haute impédance; - un étage de sortie recevant les signaux délivrés par l'étage réducteur d'écart analogique, après réduction d'écart, ledit étage de sortie délivrant un signal de sortie permettant de fixer et équilibrer le courant de charge et de décharge de la capacité électrique de sortie dudit disposi- tif d'interfaçage. 2. Dispositif selon la revendication 1, caractérisé en ce que ledit étage de commande comprend: - un premier inverseur comprenant un transistor PMOS (TP1) et un transistor NMOS (TN1) connectés en cascade entre la tension d'alimentation (Vcc) et la tension de référence (Vss) et commandés en parallèle par le signal de commande (e), ces transistors délivrant au niveau de leur électrode drain-source commune un premier signal de commande inversé (el); - un deuxième inverseur comprenant un transistor PMOS (TP2) et un transistor NMOS (TN2) connectés en cascade entre la tension d'alimentation (Vcc) et la tension de référence (Vss) et commandés en parallèle par le premier signal de commande inversé (el), ces transistors délivrant au niveau de leur électrode drain-source commune un deuxième signal de commande inversé (e2); - un premier module inverseur dudit signal d'entrée (I) comprenant un transistor PMOS (TPs), un transistor NMOS (TN6) et un transistor NMOS (TNs) connectés en cascade entre la tension d'alimentation (Vcc) et la tension de référence (Vss), un transistor PMOS (TP6) étant en outre connecté en parallèle avec ledit transistor PMOS (TPs), l'électrode de grille commune des transistors PMOS (TP5) et NMOS (TN5) recevant ledit signal d'entrée (I) et l'électrode de grille commune des transistors PMOS (TP6) et NMOS (TN6) recevant ledit deuxième signal de commande inversé (e2), le point commun drain-source des transistors PMOS (TPs, TP6) et NMOS (TN6) constituant l'un desdits ports de sortie de l'étage de commande; - un deuxième module inverseur dudit signal d'entrée (I) comprenant deux transistors PMOS (TP3, TP4) et un transistor NMOS (TN3) connectés en cascade entre la tension d'alimentation (Vcc) et la tension de référence (Vss), un transistor NMOS (TN6) étant en outre connecté en parallèle avec ledit transistor NMOS (TN3), l'électrode de grille commune desdits transistors PMOS (TP3) et NMOS (TN3) recevant ledit premier signal de commande inversé (e1) et l'électrode de grille commune des transistors PMOS (TP4) et NMOS (TN4) recevant ledit signal d'entrée (I), le point commun drain- source des transistors PMOS (TP4) et NMOS (TN4, TN3) consti- tuant l'autre desdits ports de sortie de l'étage de comman- de. 3. Dispositif selon l'une des revendications 1 ou 2, caractérisé en ce que ledit premier étage inverseur com- prend: - un premier module inverseur formé par un transis- tor PMOS (TP7) et un transistor NMOS (TN7) connectés en cascade, l'électrode de grille commune desdits transistors étant interconnectée audit port de sortie du premier module inverseur de l'étage de commande, le point commun drain- source desdits transistors PMOS (TP7) et NMOS (TN7) délivrant les signaux logiques complémentés des signaux logiques délivrés par ledit port de sortie du premier module inver- seur de l'étage de commande; - un deuxième module inverseur formé par un transis- tor PMOS (TP8) et un transistor NMOS (TN8) connectés en cascade, l'électrode de grille commune desdits transistors étant interconnectée audit port de sortie du deuxième module inverseur de l'étage de commande et le point commun drain- source desdits transistors PMOS (TP8) et NMOS (TN8) délivrant les signaux logiques complémentés des signaux logiques délivrés par ledit port de sortie du deuxième module inver- seur de l'étage de commande. 4. Dispositif selon l'une des revendications 1 et 3, caractérisé en ce que ledit deuxième étage inverseur comprend: - un premier module inverseur formé par deux transistors PMOS (TP10, TP11) connectés en parallèle et deux transistors NMOS (TN10, TN11) connectés en parallèle, chaque ensemble de transistors en parallèle étant connecté en cascade entre la tension d'alimentation (Vcc) et la tension de référence (Vss), les électrodes de grille commune desdits transistors PMOS et NMOS recevant les signaux logiques complémentés délivrés par le premier module inverseur du premier étage inverseur, le point commun drain-source des ensembles de transistors en parallèle connectés en cascade constituant la première sortie du deuxième étage inverseur; - un deuxième module inverseur formé par un transis- tor PMOS (TP9) et un transistor NMOS (TN9) connectés en cascade entre la tension d'alimentation (Vcc) et la tension de référence (Vss), l'électrode de grille commune desdits transistors PMOS et NMOS recevant les signaux logiques complémentés délivrés par le deuxième module inverseur du premier étage inverseur, le point commun drain-source desdits transistors PMOS et NMOS constituant la deuxième sortie du deuxième étage inverseur. 5. Dispositif selon l'une des revendications i à 4, caractérisé en ce que ledit étage réducteur d'écart de niveau analogique comprend: - des premiers moyens de commutation connectés en parallèle entre la première sortie du deuxième étage inverseur et la tension de référence (Vss), lesdits premiers moyens de commutation permettant, sur commande de mise en conduction de ces derniers, d'abaisser la valeur de la tension analogique du signal délivré par ladite première sortie du deuxième étage inverseur; - des deuxièmes moyens de commutation connectés en parallèle entre la deuxième sortie du deuxième étage inverseur et la tension d'alimentation (Vcc), lesdits deuxièmes moyens de commutation permettant, sur commande de mise en conduction de ces derniers, d'augmenter la valeur de la tension de sortie de la deuxième sortie du deuxième étage inverseur à la valeur de la tension d'alimentation (Vcc); des moyens de commande de commutation desdits premier et deuxième moyens de commutation, en contre- réaction du signal de sortie, permettant la commande de commutation sensiblement simultanée desdits premier et deuxième moyens de commutation, ce qui permet, soit de réduire le niveau analogique du signal délivré par la première sortie du deuxième étage inverseur, soit d'augmen- ter la vitesse de décharge de la capacité électrique de sortie lors d'une transition du signal de sortie de la valeur de la tension d'alimentation (Vcc) à la tension de référence ou encore de positionner ledit étage de sortie en sortie à haute impédance. 6. Dispositif selon la revendication 5, caractérisé en ce que lesdits moyens de commande comportent: - un inverseur formé par deux transistors PMOS (TP16) et NMOS (TN17) connectés en cascade entre la tension d'alimentation (Vcc) et la tension de référence (Vss), les électrodes de grille communes desdits transistors PMOS et NMOS étant connectées en sortie dudit étage de sortie et recevant ladite tension de sortie, le point commun drain- source desdits transistors délivrant un signal de sortie inversé; - un circuit de commutation formé par deux transis- tors PMOS (TP14, TPs) et deux transistors NMOS (TN15, TN16) connectés en cascade entre la tension d'alimentation (Vcc) et la tension de référence (Vss), les électrodes de grille communes des transistors PMOS (TP14) et NMOS (TNls) recevant ledit signal de sortie inversé et les transistors PMOS (TPs15) et NMOS (TN16) recevant sur leur électrode de grille le premier (e1) respectivement le deuxième (e2) signal de commande inversé, le point commun drain-source entre les transistors PMOS (TP15) et NMOS (TN16) permettant de délivrer ledit signal de commande de commutation sensiblement simultanée des premier et deuxième moyens de commutation de l'étage réducteur d'écart de niveau analogique; - un transistor NMOS (TN14) connecté entre le point commun drain-source entre les transistors PMOS (TP15) et NMOS (TN16) et la tension de référence (Vss) dont l'électrode de grille reçoit ledit premier signal de commande inversé (E1). 7. Dispositif selon l'une des revendications 1 à 6, caractérisé en ce que ledit étage de sortie comprend un transistor PMOS (TP17) et un transistor NMOS (TN18) connectés en cascade entre la tension d'alimentation (Vcc) et la tension de référence (Vss), le point commun drain-source desdits transistors PMOS et NMOS constituant une borne de sortie pour ledit étage de sortie et la borne de sortie dudit dispositif, l'électrode de grille dudit transistor PMOS (TP17) étant connectée à ladite première sortie dudit deuxième étage inverseur et l'électrode de grille dudit transistor NMOS (TN17) étant connectée à ladite deuxième sortie dudit deuxième étage inverseur.