FR 2738364 A1 19970307 FR 9610488 A 19960827 La présente invention concerne de façon générale des processeurs destinés à l'obtention de la transformation cosinusoidale discrète inverse (IDCT), et plus précisément des architectures de processeurs IDCT convenant à une réalisation par intégration à très grande échelle (VLSI). Les nouveaux systèmes vidéo numériques, tels que les boîtiers de télévision numérique par câble, la télévision par satellites par émission directe (DBS), la télévision numérique terrestre, les lecteurs de disque vidéo numérique (DVD), la télévision interactive, la vidéo à la demande et les serveurs de réseaux vidéo mettent en oeuvre une compres- sion vidéo efficace pour donner une qualité acceptable d'image tout en conservant le spectre et/ou la capacité de mémorisation. On a envisagé une adoption étendue de la norme de compression vidéo iSO/MPEG-2 dans son profil principal au niveau principal (MPPML). Cette norme met en oeuvre une transformation cosinusoidale discrète bidimensionnelle dans une étape de compression. Selon cette norme, la transfor- mation cosinusoidale discrète (DCT) bidimensionnelle est appliquée par un codeur à chaque bloc de 8 x 8 éléments d'image ou à un bloc différentiel d'erreurs d'éléments d'image dans une image ou une trame d'image avec prédiction d'erreurs. A l'extrémité réceptrice, le bloc de 8 x 8 éléments d'image ou d'erreurs d'éléments d'image peut être reconstruit par exécution de la transformation IDCT bidimen- sionnelle sur le bloc des coefficients des fréquences spatiales. L'image vidéo numérique d'entrée du codeur MPEG-2 (MP@ML) est constituée d'une image de luminance et de deux. images de différence de couleur. Chaque image de luminance comprend 720 éléments d'image pour chacune de 480 lignes. Chaque image de différence de couleur comprend 720 éléments d'image pour 240 lignes dans le cas des images des composantes de chrominance. Ces images sont segmentées en macroblocs qui sont formés de six blocs de 8 x 8 éléments d'image (les quatre premiers blocs d'éléments d'image sont utilisés pour la luminance et les deux suivants pour les images de différence de couleur). La stratégie de codage ultérieur crée des macroblocs de type interne (original), par prédiction (différence d'images) ou des deux types. Ces blocs de 8 x 8 éléments d'image ou de prédiction d'erreurs subissent alors le traitement DCT bidimensionnel qui transforme les éléments d'image variant statistiquement ou les erreurs sur les éléments d'image de ces blocs en coefficients à fréquences spatiales relativement indépen- dants. Ces coefficients sont en général placés au coin supérieur gauche de la matrice de transformation 8 x 8, car la plus grande partie de l'énergie spatiale est concentrée dans quelques coefficients à basse fréquence. Le processus de compression vidéo met en oeuvre le fait que l'observateur humain supporte moins les erreurs dans les régions à basse fréquence que dans les régions à haute fréquence ou plus détaillées. Ainsi, la sélection des coefficients, la numéri- sation et le codage statistique, par exemple le codage Huffman, de ces coefficients DCT donnent une compression notable des données pour un système d'émission numérique de télévision. Dans un décodeur MPEG qui peut être utilisé dans un système d'affichage numérique vidéo, de nombreuses opéra- tions IDCT doivent être exécutées en temps réel. Par exemple, si les trames d'image MPEG-2 (MP@ML) doivent être affichées à raison de trente images par seconde, il faut réaliser par seconde jusqu'à 243 000 x 8 x 8 opérations IDCT. Un décodeur MPEG comprend obligatoirement un processeur dédié IDCT pour l'exécution de ces opérations. Non seulement, ce processeur doit travailler rapidement et avec précision, mais il doit encore pouvoir être réalisé, de manière opti- male, par intégration VLSI simple convenant aux applications grand public. L'invention concerne une réalisation rapide et efficace de la transformation cosinusoidale discrète inverse (IDCT). Un processeur IDCT selon l'invention donne un bon équilibre entre une réalisation VLSI efficace et le nombre d'opérations arithmétiques nécessaires et est donc particu- lièrement utile pour les applications de décompression vidéo et de parole en temps réel. Dans un mode de réalisation, les calculs nécessaires à la transformation IDCT sont exécutés sur deux échantillons à chaque période d'horloge. Selon l'invention, un calcul normal IDCT est modifié par mise en facteur d'une formule IDCT en deux parties: un changement d'échelle préalable de chaque valeur introduite, suivi par une multiplication par une matrice spécialement choisie pour que le produit représente la transformation IDCT des données d'entrée. Les constantes de multiplication préalable sont choisies afin que la matrice spécialement choisie comprenne un nombre limité de valeurs distinctes. La réalisation VLSI de la multiplication matricielle est ainsi très simplifiée. Dans un premier aspect de l'invention, un processeur IDCT est optimisé afin qu'il puisse être utilisé dans un décodeur MPEG-2. Le processeur IDCT travaille sur des blocs 8 x 8 de données MPEG. Ce processeur IDCT exécute une procé- dure de calcul IDCT à huit points bidimensionnels de manière rapide. Une matrice bidimensionnelle d'entrée de coeffi- cients DCT subit d'abord un changement préalable d'échelle. La matrice résultante ayant subi le changement d'échelle est alors appliquée à un multiplicateur matriciel qui multiplie une matrice bidimensionnelle spéciale de coefficients DCT ligne par ligne pour l'accumulation d'une matrice intermé- diaire de sortie. Cette matrice intermédiaire de sortie est transmise à une mémoire de transposition qui forme une version transposée de la matrice de sortie. Le multipli, cateur matriciel multiplie alors la matrice transposée de sortie par la matrice bidimensionnelle spéciale de sortie ligne par ligne pour accumuler une matrice résultat. La matrice bidimensionnelle spéciale des coefficients et les coefficients de changement préalable d'échelle sont sélec- tionnés de manière que la matrice résultat corresponde approximativement à la transformée IDCT des coefficients DCT d'entrée si bien que la matrice bidimensionnelle de coefficients ne comprend que cinq valeurs uniques, l'une d'elles étant égale à l'unité. Dans le contexte d'un décodeur MPEG, l'opération de changement préalable d'échelle peut être exécutée avec les calculs nécessaires à la dénumérisation sans nécessiter de surface supplémentaire de circuit VLSI ou de cycle supplé- mentaire de traitement. Comme la matrice bidimensionnelle de coefficients est limitée à quatre valeurs distinctes, la construction du multiplicateur matriciel est très simpli- fiée. Par exemple, le multiplicateur matriciel peut être réalisé avec un trajet de données qui contient quatre multiplicateurs de valeur constante, un pour chacune des valeurs uniques de la matrice autres que l'unité. A l'aide des quatre multiplicateurs utilisés de cette manière, on obtient un débit de deux échantillons par signal d'horloge. Cette réalisation est particulièrement efficace parce que le nombre de multiplicateurs est égal au nombre de valeurs uniques de coefficients non égaux à l'unité. Chaque multi- plicateur doit seulement être multiplié par une seule constante si bien que la logique du multiplicateur est très optimisée. En outre, les trajets de données nécessaires pour ce multiplicateur matriciel peuvent être réalisés efficacement en circuit intégré VLSI car ils sont très réguliers. La régularité peut être exploitée par les techniques de réali- sation à la demande pour la formation de dessins VLSI très petits et denses, donnant un processeur IDCT qui ne consomme que 20 à 30 % de la surface totale du décodeur MPEG. Avec des modifications convenables, cette architecture peut être. étendue dans le cadre de l'invention afin qu'elle traite une matrice de coefficients DCT de n'importe quelle dimension. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre d'exemples de réalisation, faite en référence aux dessins annexés sur lesquels: la figure 1 représente un processeur IDCT bidimen- sionnel dans un premier mode de réalisation de l'invention; la figure 2 est un ordinogramme représentant des étapes d'obtention efficace du traitement IDCT bidimensionnel dans un mode de réalisation de l'invention; la figure 3 est un schéma d'un exemple d'organe de changement préalable d'échelle incorporé au processeur IDCT bidimensionnel dans un mode de réalisation de l'invention; la figure 4 est un schéma simplifié d'un multiplicateur matriciel incorporé à un processeur IDCT bidimensionnel dans un mode de réalisation de l'invention; la figure 5 est une représentation détaillée du multi- plicateur matriciel de la figure 4, dans un mode de réalisation de l'invention; les figures 6A et 6B sont des tableaux illustrant le fonctionnement de commutateurs à barres croisées et de multiplexeurs du multiplicateur matriciel des figures 4 et , dans un mode de réalisation de l'invention; et la figure 7 est un schéma d'un processeur IDCT bidimen- sionnel dans un autre mode de réalisation de l'invention. Un processeur IDCT dans un mode de réalisation de l'invention effectue le calcul IDCT sur des données de coefficients DCT d'entrée en deux étapes. Dans la première étape, les coefficients DCT d'entrée sont multipliés par un facteur de décalage préalable d'échelle qui varie avec la position du coefficient dans les données. Par exemple, dans le cas des données unidimensionnelles de coefficients IDCT, les données sont habituellement transmises sous forme d'une série de vecteurs et le facteur de changement préalable d'échelle peut varier périodiquement avec la position dans un vecteur donné. Dans le cas de données bidimensionnelles de coefficients IDCT, les données sont normalement trans- mises sous forme d'une série de matrices et le facteur de changement préalable d'échelle peut varier périodiquement avec la position de la ligne et de la colonne dans la matrice. La seconde étape comprend la multiplication par une matrice spéciale de coefficients IDCT. Dans le cas de données unidimensionnelles de coefficients IDCT, la multiplication est réalisée une fois et le résultat est une approximation de la transformation IDCT du signal d'entrée de l'organe de changement préalable d'échelle. Dans le cas des données bidimensionnelles de coefficients IDCT, la multiplication est réalisée de préférence une première fois sur une matrice d'entrée ayant subi le changement d'échelle par ligne, pour la création d'une matrice intermédiaire de sortie. La multiplication est alors réalisée à nouveau sur la matrice intermédiaire de sortie pour la création d'une matrice résultat qui représente approximativement la transformation IDCT du signal d'entrée. Selon l'invention, les facteurs de changement préalable d'échelle et la matrice des coefficients IDCT sont choisis spécialement pour simplifier la matrice de multiplication tout en assurant l'obtention d'un résultat précis. L'appa- reil et la procédure de calcul IDCT en deux étapes appa- raissent plus clairement en référence à un exemple particulier qui est le calcul de la transformation bidimensionnelle IDCT de données de 8 x 8 coefficients DCT, qui serait nécessaire dans le contexte du décodage MPEG-2. La transformation DCT inverse bidimensionnelle est définie habituellement sous la forme: ri(2x+1)u 7_r______ f xy CUCoS 1 Ccos n(2y+)vF (1) fY 8u=0 16 7=0 16 dans laquelle: pour u,v = 0 Cu,Cv = (2) 1 autrement Dans un mode de réalisation de l'invention, les coeffi- cients de transformation peuvent être mis en facteurs de la manière suivante: C -- (2x+1)u = T (3) u 16 u x,u avec cos- pour u = 0,4 p = cospour u = 2,6 (4) cos - pour u = 1,3,5,7 et C O(2x+ l)u C cos ri(2x+1) u uu P u Le résultat est que la matrice de transformation Txu prend l'une des valeurs données dans le tableau 1 qui suit: Tableau 1 1Txu} u x 0 1 2 3 4 5 6 7 0 1 1,00 1 1,00 1 00 0,85 1,00 0,57 0,41 0,20 1 1,00 0,85 0,41 -0,20 -1,00 -1,00 -1,00 -0,57 2 1,00 0,57 -0,41 -1,00 -1,00 0,20 1,00 0,85 3 1,00 0,20 -1, 00 -0,57 1,00 0,85 -0,41 -1,00 4 1,00 -0,20 -1,00 0,57 1,00-0,85 -0,41 1,00 1,00 -0,57 -0,41 1,00 -1,00 -0,20 1,00 -0,85 6 1,00 -0,85 0,41 0,20 -1,00 1,00 -1, 00o 0,57 7 1,00 -1,00 1,00 -0,85 1,00 -0,57 0,41-0,20 Le vecteur Pu des facteurs contient quatre valeurs qui sont données par le tableau suivant 2. Tableau 2 Pu 1 2 3 4 5 6 7 0,71 0,98 0,92 0,98 0,71 0,98 0,92 0,8 Il faut noter que les nombres représentés dans ces tableaux ont été arrondis pour la simplicité de l'expli- cation. Dans toute réalisation réelle, les nombres doivent être recalculés d'après les formules présentées. Les coefficients de T ont alors cinq valeurs dis- tinctes: 1, 0,85, 0,57, 0,41 et 0,20. En outre, il apparaît à l'observation que seules quatorze multiplications doivent être calculées par rangée car les autres sont soit triviales, soit déjà effectuées, si bien que la réalisation VLSI peut être efficace. Pour la colonne correspondant à u = 0, aucune multiplication n'est nécessaire car toutes les valeurs sont égales à 1. Dans la colonne correspondant à u = 1, il existe six valeurs non égales à 1. Cependant, la colonne est antisymétrique avec seulement un changement de signe qui distingue la valeur de x = 1 de la valeur de x = 6, la valeur de x = 2 de la valeur x = 5, etc. En conséquence, trois multiplications seulement sont néces- saires pour les valeurs non égales à l'unité puisque le changement de signe peut être suivi par une étape de som- mation. L'inspection de toutes les colonnes montre que trois multiplications sont nécessaires pour la colonne u = 1, une multiplication pour la colonne u = 2 et la colonne u = 3, trois multiplications pour la colonne u = 5, une multiplication pour la colonne u = 6 et trois multipli- cations pour la colonne u = 7, donnant au total quatorze multiplications pour l'ensemble de la matrice. Cette forme de matrice se prête facilement à une réalisation VLSI. Si l'on porte TX et Pu dans l'équation originale (1), on peut réécrire la transformation bidimen- sionnelle IDCT sous la forme: f =- T, E T F' (6) fx,y 4= tyo = u,v y' 4 u=O Y0 avec F =PPF (7) u,v u v u,v Selon l'invention, les facteurs Pu et Pv peuvent être séparés de la transformation et réalisés sous forme d'un changement préalable d'échelle des échantillons d'entrée. Dans le contexte d'un décodeur MPEG, ce changement d'échelle peut être réalisé lors de la dénumérisation. Le calcul de la transformation peut en outre être simplifié selon l'invention par utilisation avantageuse de la symétrie existant dans Tx. Pour les valeurs paires de u, TXU est symétrique par rapport à x (tableau 3) alors que, pour les valeurs impaires, il est antisymétrique par rapport à x (tableau 4). Tableau 3 Txu u x 0 2 4 6 0 1,00 1,00 1,00 0,41 1 1,00 0,41 -1,00 -1,00 2 1,00 -0,41 -1,00 1,00 3 1,00 -1,00 1,00 -0,41 4 1,00 -1,00 1,00 -0,41 1,00 -0,41 -1,00 1,00 6 1,00 0,41 -1,00 -1,00 7 1,00 1,00 1,00 0,41 Tableau 4 Txu u x 1 3 5 7! 0 1,00 0,85 0,57 0,20 1 0,85 -0,20 -1,00 -0,57 2 0,57 -1,00 0,20 0,85 3 0,20 -0,57 0,85 -1,00 4 -0,20 0,57 -0,85 1,00 -0,57 1,00 -0,20 -0,85 6 -0,85 0,20 1,00 0,57 7 -1,00 -0,85 -0,57 -0,20 Cette symétrie peut être exploitée par calcul de la moitié inférieure de la matrice pour la multiplication avec les résultats intermédiaires de la moitié supérieure. Les sommes matricielles pour x = 0, 1, 2 et 3 sont calculées de préférence séparément pour les valeurs paires et impaires de u. Les sommes paires et impaires sont alors combinées avec le signe convenable et par réflexion sur x pour l'obtention des sommes matricielles pour toutes les valeurs de x. Si l'on considère une seule dimension et si l'on néglige la multiplication par 1/4, la multiplication de la matrice devient: E Tx, uF'u + TXUF' u pour x = 0,1,2,3 u=0,2,4,6 u=1,3,5,7 fx T7-XF u - ' T7-,uF ' pour x = 4,5,6,7 (8,9) u=O,2,4,6 ' u=1,3,5,7 Le calcul nécessite quatorze multiplications et quarante additions pour chaque groupe de huit échantillons de sortie et comprend une régularité qui facilite la réalisation efficace par les techniques VLSI. En outre, comme le nombre de multiplications en cascade pour une transformation bidimensionnelle est limité à deux, il suffit d'une précision relativement faible pour les calculs. Les hommes du métier peuvent noter que cette factorisation peut être facilement adaptée aux transformations bidimension- nelles ayant des dimensions autres que celles des transformations 8 x 8 ou unidimensionnelles. La figure 1 représente un processeur IDCT bidimen- sionnel 100 dans un mode de réalisation de l'invention. Le processeur 100 comprend un organe 102 de changement préalable d'échelle, un multiplexeur 104, un multiplicateur matriciel 106, un étage final de changement d'échelle et d'arrondissement 108, un circuit tampon 110 de bloc, un étage intermédiaire de changement d'échelle et d'arrondis- sement 112, et un circuit tampon de transposition 114. De- manière générale, l'organe 102 de changement préalable d'échelle effectue l'opération de changement préalable d'échelle de l'équation (7) alors que le multiplicateur matriciel 106 exécute la multiplication matricielle des équations (8) et (9). La figure 2 est un ordinogramme décrivant les étapes d'obtention efficace de la transformation IDCT bidimension- nelle dans un mode de réalisation de l'invention. L'ordinogramme est décrit en référence à une matrice 8 x 8 d'entrée de coefficients DCT, mais d'autres dimensions peuvent être facilement obtenues selon l'invention. Au pas 202, l'organe de changement préalable d'échelle 102 multi- plie chaque coefficient DCT de la matrice d'entrée par le coefficient de changement préalable d'échelle de l'équation (7) qui correspond à sa position dans la matrice. On se réfère à nouveau à la figure 1; les coefficients DCT ayant subi convenablement le changement d'échelle et l'arrondis- sement et ayant subi le changement préalable d'échelle parviennent à une entrée du multiplexeur 104. Le reste du calcul s'effectue par un procédé en deux passages dans lequel le multiplicateur matriciel 106 est utilisé deux fois sur les données de coefficients DCT ayant subi le changement préalable d'échelle. D'abord, au pas 204, le multiplexeur 104 dirige les données de coefficients DCT ayant subi le changement d'échelle vers une entrée du multiplicateur matriciel 106. Au pas 206, le multiplicateur-accumulateur 106 multiplie individuellement chaque ligne de la matrice des coefficients DCT ayant subi le changement d'échelle par la matrice des coefficients IDCT du tableau 1 pour la formation d'une matrice intermédiaire de sortie. L'opération interne du multiplicateur matriciel 106 est plus claire en référence aux figures 4 et 5 ainsi que 6A et 6B. Au pas 208, un étage intermédiaire 112 de décalage et d'arrondissement affecte la précision convenable des bits à cette matrice intermédiaire de sortie. Au pas 210, la matrice de sortie ayant subi le décalage d'échelle et l'arrondissement sur le résultat intermédiaire est transposée par le circuit, tampon 114. Au second passage du calcul, le multiplexeur 104 sélec- tionne la matrice intermédiaire transposée de sortie du circuit tampon 114 comme circuit d'entrée du multiplicateur matriciel 106 au pas 212. Le multiplicateur 106 multiplie la matrice intermédiaire transposée de sortie par la matrice des coefficients IDCT du tableau 1 au pas 214, encore ligne par ligne pour former la matrice de sortie qui représente approximativement la transformation IDCT des données origi- nales de coefficients d'entrée DCT. Au pas 216, la matrice de sortie se voit affecter une précision convenable de bits par l'étage final de changement d'échelle et d'arrondis- sement 108. Les données finales de sortie sont accumulées dans le circuit tampon 110 de bloc disponible pour le décodage MPEG-2 suivant. La figure 3 représente un mode de réalisation d'organe de changement préalable d'échelle 102 selon l'invention. Cet organe 102 comprend un étage 302 de multiplication et un étage 304 de changement d'échelle et d'arrondissement interne. L'étage 302 accepte une matrice de 8 x 8 coeffi- cients DCT à l'entrée à raison de 15 bits à la fois. Chaque coefficient est multiplié par le coefficient de changement préalable d'échelle de l'équation (7) qui correspond à sa position dans la matrice. L'étage 304 change l'échelle et arrondit le signal de sortie de l'étage de multiplication pour donner la précision convenable de bits. Il faut noter, d'après la description qui précède, qu'une transformation unidimensionnelle IDCT peut être calculée dans le cadre de l'invention à l'aide d'un système analogue mais sans qu'il soit nécessaire d'utiliser deux fois le multiplicateur matriciel 106. Ainsi, le multiplexeur 104, le circuit tampon 114 et l'étage intermédiaire 112 sont superflus dans la réalisation à une seule dimension. Cette réalisation s'applique à la décompression des paroles numé- riquement codées par exemple. La figure 4 est une représentation simplifiée du multi- plicateur matriciel 106 dans un mode de réalisation de l'invention. Le multiplicateur 106 comprend un multipli- cateur vectoriel 402 et un accumulateur 404. Les données d'entrée du multiplicateur 106 ont de préférence une largeur maximale de 18 bits. Le multiplicateur vectoriel 402 calcule le produit de chacun des huit échantillons d'une ligne de données d'entrée par chacune des valeurs possibles de coefficients IDCT du tableau 1. L'accumulateur 404 ajoute alors ces produits de façon convenable afin qu'il forme le produit de la rangée de données d'entrée par la matrice IDCT du tableau 1. Les détails du fonctionnement du multipli- cateur 106 apparaissent plus clairement en référence aux figures 5, 6A et 6B. La figure 5 est une représentation détaillée du multi- plicateur matriciel 106 dans un mode de réalisation de l'invention. Le multiplicateur vectoriel 402 et l'accumu- lateur 404 sont représentés divisés en leurs éléments de calcul. Le multiplicateur 402 comprend plusieurs registres 502 et 504 et des multiplicateurs 506 à virgule fixe. L'accumulateur 404 a plusieurs registres 508, 510 et 512, des unités d'accumulateur 514, une unité d'addition 516 et une unité de soustraction 518. Des commutateurs à barres croisées 520 et 522 forment l'interface entre le multipli- cateur vectoriel 402 et l'accumulateur 404. Des multi- plexeurs 524 et 526 forment l'interface entre les unités d'accumulateur 514 et les unités 516 et 518 d'addition et de soustraction. Conformément aux équations (8) et (9), les valeurs impaires F1,3,5,7 et les valeurs paires F0,2,4,6 d'une ligne de données d'entrée pénètrent dans le trajet de données par paire à chaque cycle d'horloge. Pour que les propriétés propres de symétrie de la matrice spéciale des coefficients IDCT soient avantageusement mises en oeuvre, le trajet des données est divisé en un canal impair 528 et un canal pair 530. Les circuits multiplicateurs 506 en virgule fixe effec- tuent la multiplication des échantillons d'entrée par des coefficients non égaux à 1 de la matrice de coefficients IDCT du tableau 1 pour la création d'une série de produits. qui forment les entrées des commutateurs à barres croisées 520 et 522. Le commutateur 520 est de préférence un commu- tateur à 4:4 barres croisées ayant des entrées A-D et des sorties E-H et comporte essentiellement quatre multiplexeurs 4:1. Le commutateur 522 est de préférence un commutateur à 2:4 barres croisées ayant des entrées I-J et des sorties K-N et comprend essentiellement quatre multiplexeurs 2:1. Les commutateurs 520 et 522 peuvent mapper n'importe quel signal d'entrée sur une sortie quelconque. On décrit maintenant le fonctionnement des commutateurs 520 et 522 à barres croisées pour la multiplication ligne par ligne par la matrice des coefficients IDCT du tableau 1, en référence aux figures 6A et 6B. La figure 6A représente le fonctionnement du commutateur 520 dans un mode de réali- sation de l'invention. Les colonnes représentent les périodes d'horloge indiquées par l'échantillon d'entrée traité par le multiplicateur 506 pendant la période d'hor- loge. Chaque ligne est repérée par un indicateur de référence d'une entrée particulière du commutateur à barres croisées. Chaque entrée dans le tableau a un emplacement particulier de ligne et de colonne forme l'indicateur de référence de l'entrée du commutateur à barres croisées dirigé vers la sortie indiquée sous l'en-tête de ligne pendant la période indiquée dans l'en-tête de colonne. Les signes indiqués dans les tableaux indiquent les changements nécessaires de signes réalisés par le commutateur 520. La figure 6B indique de manière analogue le fonctionnement du commutateur 522 à barres croisées. Il est clair, d'après les figures 6A et 6B, que les unités d'accumulateur combinent les signaux de sortie du multiplicateur vectoriel 402 pour former deux ensembles de quatre sommes de produits qui sont transférés à l'unité 516 d'addition et à l'unité 518 de soustraction sous forme de résultats intermédiaires dans la multiplication matricielle. Les tableaux 5 et 6 indiquent le fonctionnement des multiplexeurs 524 et 526 dans un mode de réalisation de. l'invention. L'unité d'addition 516 crée les quatre premières valeurs d'une ligne de sortie. L'unité 518 de soustraction crée les quatre dernières valeurs. Chacune des unités 516 et 518 d'addition et de soustraction crée une valeur différente à chacun de quatre cycles par addition de deux sommes de produits identifiées dans ces tableaux. Les sorties d'accumulateur contenues dans les registres 516 ne sont valables que pendant l'un de quatre cycles car les accumulateurs contiennent des sommes intermédiaires des trois cycles antérieurs. Des registres 510 contiennent les signaux de sortie des accumulateurs pour trois cycles supplémentaires. Les accumulateurs connectés aux sorties E et K des commutateurs à barres croisées ne nécessitent pas ces registres supplémentaires puisque les signaux de sortie des accumulateurs sont utilisés pendant la période d'horloge dans laquelle ils sont valables. Tableau 5 Unité d'addition Cycle Echantillon de Signaux d'entrée de |I 1sortie créé multiplexeur ajoutés 1 f0 0 + S 2 fi P + T 3 f2 U + Q 4 f3 V + R Tableau 6 Unité de soustraction Cycle Echantillon de Signaux d'entrée de sortie créé multiplexeur soustraits 1 f4 0 - S 2 f5 P - T 3 f6 U -Q 4 f7 V- R Les hommes du métier peuvent noter que les figures 5, 6A et 6B et les tableaux 5 et 6 définissent un système qui met en oeuvre la multiplication d'unvecteur à une seule ligne par la matrice du tableau 1. L'unité 516 d'addition et l'unité 518 de soustraction travaillent en parallèle et produisent huit valeurs de sortie pour chaque groupe de quatre périodes d'horloge, ou deux échantillons par période d'horloge. Les propriétés spéciales de la matrice du tableau 1 permettent la réalisation du calcul avec seulement vingt- quatre registres, quatre multiplicateurs à virgule fixe, dix additionneurs à anticipation à report (comprenant deux unités d'accumulateur) l'unité 608 d'addition et l'unité 610 de soustraction), et trente-deux entrées de multiplexeurs (parmi les commutateurs 520 et 522 à barres croisées et les multiplexeurs 524 et 526). Dans le mode de réalisation préféré, chacun de ces éléments de calcul est réalisé sépa- rément, sans utilisation d'un partage des cycles. Le multiplicateur matriciel 106 présente une latence globale de six cycles. Le multiplicateur vectoriel 402 nécessite un cycle. Les unités 506 d'accumulateur néces- sitent quatre cycles pour la création d'un signal valable de sortie. L'unité 508 d'addition et l'unité 510 de soustrac- tion nécessitent alors un cycle supplémentaire, donnant au total six cycles. Comme le calcul global IDCT nécessite deux passages dans le multiplicateur matriciel 106, le processeur précité IDCT produit un seul échantillon de sortie par période d'horloge. L'exécution de la transformation IDCT sur un seul bloc 8 x 8 de données MPEG-2 nécessite donc soixante-quatre périodes d'horloge. Dans le mode de réalisation préféré, la fréquence d'horloge est de 50 MHz et un bloc 8 x 8 est traité en 1,28 gs. De préférence, l'invention s'applique dans le contexte d'un décodeur vidéo MPEG-2 avec profil principal au niveau principal (MP@ML) comprenant un démultiplexage de système MPEG-2 et d'audiofréquences MPEG- 2 à deux canaux sur une seule pastille réalisée en technologie à 0,5 Mm. Le proces- seur IDCT du mode de réalisation préféré ne nécessite que 20 à 30 % de la surface de la pastille. Le processeur IDCT selon la présente invention peut être avantageusement utilisé par exemple dans des décodeurs MPEG qui sont incorporés à des convertisseurs de télévision numérique par câble, les récepteurs de satellites par émission directe (DBS), les récepteurs de télévision numérique terrestre, les lecteurs de disques vidéo numériques (DVD), la télévision interactive, la vidéo à la demande et les serveurs de réseaux vidéo qui existent et qui sont envisagés pour l'avenir. La figure 7 représente un processeur bidimensionnel IDCT 700 dans une variante de l'invention. Ce mode de réalisation est particulièrement utile dans les applications sensibles à la vitesse telles que le décodage MPEG dans le contexte de la réception de télévision à haute définition. Le processeur IDCT 700 comporte un organe de changement préalable d'échelle 702, un premier multiplicateur matriciel 704, un premier étage 706 de changement d'échelle et d'arrondissement, un circuit tampon 708 de transposition, un second multiplicateur matriciel 710 et un second étage 712 de changement d'échelle et d'arrondissement. Le processeur IDCT 700 est analogue au processeur 100 représenté sur la figure 1, mais il effectue chaque passage de multiplication matricielle avec un multiplicateur matriciel différent. L'organe 702 de changement préalable d'échelle peut avoir une structure analogue à celle de l'organe 102. Le premier multiplicateur matriciel 704 et le second multiplicateur matriciel 710 peuvent avoir une structure analogue à celle du multiplicateur matriciel 106. La première étape de changement d'échelle et d'arron- dissement peut être analogue à l'étape 112. Le circuit tampon 708 de transposition peut être analogue au circuit tampon 114 de transposition. La seconde étape 712 de changement d'échelle et d'arrondissement peut être analogue à l'étape finale 712. Les multiplicateurs matriciels 704 et 710 fonctionnent essentiellement à la manière d'un pipeline. Ainsi, deux échantillons peuvent être traités par période d'horloge, contrairement à un seul dans la configuration de la figure. 1. Le compromis porte sur l'augmentation de surface associée à la duplication du multiplicateur matriciel. Il est bien entendu que l'invention n'a été décrite et représentée qu'à titre d'exemple préférentiel et qu'on pourra apporter toute équivalence technique dans ses éléments constitutifs sans pour autant sortir de son cadre. Légende de la figure 2 202: multiplie par les coefficients de changement préalable d'échelle 204: dirige les données ayant subi le changement préalable d'échelle vers l'entrée du multiplicateur- accumulateur 206: multiplie par la matrice spéciale des coefficients IDCT 208: applique le changement d'échelle et l'arrondissement au signal intermédiaire de sortie 210: exécute la transposition 212: dirige le signal transposé intermédiaire de sortie vers l'entrée du multiplicateur-accumulateur 214: multiplie par la matrice spéciale de coefficients IDCT 216: applique le changement d'échelle et l'arrondissement au signal final de sortie REVENDICATIONS 1. Processeur de transformation cosinusoidale discrète inverse (IDCT), caractérisé en ce qu'il comprend: un organe (102) de changement préalable d'échelle qui reçoit une série de coefficients DCT et qui multiplie chaque coefficient de la série par un facteur de changement préalable d'échelle qui varie périodiquement d'après une fonction prédéterminée de la position du coefficient dans ladite série et qui donne une série de coefficients DCT ayant subi un changement préalable d'échelle comme signal de sortie, et un multiplicateur matriciel (106) destiné à recevoir la série de coefficients DCT ayant subi le changement préa- lable d'échelle à l'entrée et qui donne, comme signal de sortie, une série d'échantillons représentant un produit vectoriel de la série de coefficients DCT ayant subi le changement préalable d'échelle et d'une matrice prédéter- minée de coefficients IDCT, cette matrice prédéterminée de coefficients IDCT étant choisie afin qu'elle adapte la fonction prédéterminée de manière que le signal de sortie représente une transformation cosinusoidale discrète inverse de la série des coefficients DCT. 2. Processeur selon la revendication 1, caractérisé en ce que la série des coefficients DCT comprend un vecteur unidimensionnel. 3. Processeur selon la revendication 1, caractérisé en ce que la série des coefficients DCT comprend une matrice bidimensionnelle. 4. Procédé d'obtention d'un signal de transformation cosinusoidale discrète inverse (IDCT) d'un signal d'entrée dans un système de traitement, le procédé étant caractérisé en ce qu'il comprend les étapes suivantes: la multiplication (202) de chaque échantillon d'une série d'échantillons du signal d'entrée par un facteur choisi de changement préalable d'échelle qui varie avec la position dans une série d'échantillons d'après une fonction prédéterminée de changement préalable d'échelle, pour la formation d'un signal ayant subi un changement préalable d'échelle représenté électroniquement sous forme d'une série d'échantillons ayant subi un changement préalable d'échelle, et la multiplication (206) de la série d'échantillons ayant subi le changement préalable d'échelle du signal ayant subi le changement préalable d'échelle par une matrice prédéterminée de coefficients IDCT pour la formation d'un signal de sortie, la matrice prédéterminée de coefficients IDCT étant sélectionnée afin qu'elle adapte la fonction prédéterminée de changement préalable d'échelle si bien que le signal de sortie représente approximativement une transformation IDCT du signal d'entrée. 5. Processeur de transformation cosinusoidale discrète inverse bidimensionnelle (IDCT), caractérisé en ce qu'il comprend: un organe (102) de changement préalable d'échelle qui reçoit une matrice d'échantillons de coefficients DCT et qui multiplie chaque échantillon de coefficient de la matrice par un premier facteur de changement préalable d'échelle qui varie périodiquement avec la position de colonne dans la matrice et par un second facteur de changement préalable d'échelle qui varie périodiquement avec la position de ligne dans la matrice et qui donne un signal de sortie représen- tant une matrice des échantillons de coefficients DCT ayant subi le changement préalable d'échelle, un multiplicateur matriciel (106) qui reçoit un premier vecteur unidimensionnel comme signal d'entrée et le multi- plie par une matrice prédéterminée de coefficients IDCT pour. l'obtention d'un signal de sortie représentant un second vecteur unidimensionnel, et un circuit tampon de transposition (114) qui reçoit une série de signaux de sortie de vecteur unidimensionnel du multiplicateur matriciel pour la formation d'une matrice de sortie du multiplicateur matriciel et qui donne un signal de sortie représentant une version transposée de la matrice de sortie, dans lequel le signal de sortie de l'organe de changement préalable d'échelle est couplé au multiplicateur matriciel, puis le multiplicateur matriciel (106) traite le signal de sortie représentant la matrice des coefficients DCT ayant subi le changement préalable d'échelle ligne par ligne, avec obtention du signal de sortie représentant le second vecteur unidimensionnel ligne par ligne lorsque le circuit tampon de transposition forme la matrice de sortie, puis le signal de sortie du circuit tampon de transposition est couplé au multiplicateur matriciel, puis le multiplicateur matriciel (106) traite la version transposée de la matrice de sortie ligne par ligne, la matrice prédéterminée de coefficients IDCT étant sélec- tionnée afin qu'elle adapte les premier et second facteurs de changement préalable d'échelle de manière que le signal de sortie du multiplicateur matriciel forme une approxi- mation d'une transformation cosinusoidale discrète inverse de la matrice des coefficients DCT. 6. Processeur selon la revendication 5, caractérisé en ce que la matrice des coefficients DCT est une matrice 8 x 8. 7. Processeur selon la revendication 6, caractérisé en ce que la matrice prédéterminée de coefficients IDCT est approximativement égale à 1,00 1,00 1,00 0,85 1,00 0,57 0,41 0,20 1,00 0,85 0,41 -0,20 -1,00 -1,00 -1,00 -0,57 1,00 0,57 -0,41 -1,00 -1,00 0,20 1,00 0,85 1,00 0,20 -1,00 -0,57 1,00 0,85 -0,41 -1,00 1,00 -0,20 -1,00 0,57 1,00 -0,85 -0,41 1,00 1,00 -0,57 -0,41 1,00 -1,00 -0,20 1,00 -0,85 1,00 -0,85 0,41 0,20 -1,00 1,00 -1,00 0,57 1,00 -1,00 1,00 -0,85 1,00 -0,57 0,41 -0,20 le premier facteur de changement préalable d'échelle étant cos (z/4) pour u = 0 ou 4, cos (r/8) pour u = 2 ou 6 et cos(n/16) pour u = 1, 3, 5 ou 7, et le second facteur de changement préalable d'échelle est cos(X/4) pour v = 0 ou 4, cos(n/8) pour v = 2 ou 6 et cos(K/16) pour v = 1, 3, 5 ou 7, u représentant une position de ligne dans la matrice et v une position de colonne dans la matrice des coeffi- cients DCT. 8. Processeur selon la revendication 5, caractérisé en ce que la matrice prédéterminée de coefficients IDCT a exactement quatre valeurs non égales à l'unité. 9. Processeur selon la revendication 8, caractérisé en ce que la matrice prédéterminée de coefficients IDCT est symétrique pour les valeurs des lignes paires et est antisymétrique pour les valeurs des lignes impaires. 10. Processeur selon la revendication 6, caractérisé en ce que le multiplicateur matriciel (106) comporte exactement quatre multiplicateurs. 11. Processeur selon la revendication 5, caractérisé en ce que le multiplicateur matriciel (106) traite deux échantillons par période d'horloge. 12. Procédé d'approximation d'une transformation cosi- nusoidale discrète inverse bidimensionnelle d'une matrice de coefficients DCT dans un processeur de transformation cosinusoïdale discrète inverse bidimensionnelle (IDCT), le procédé comprenant les étapes suivantes: la réception d'un signal d'entrée représentant la matrice des coefficients DCT, la création d'un signal d'entrée ayant subi un change- ment préalable d'échelle et représentant une matrice de coefficients DCT ayant subi un changement préalable d'échelle par utilisation d'un organe de changement préalable d'échelle destiné à multiplier chacun des coeffi- cients de la matrice par au moins un facteur de changement préalable d'échelle qui varie périodiquement avec la position de colonne dans la matrice et par un second facteur de changement préalable d'échelle qui varie périodiquement avec la position de ligne dans la matrice, la création d'un signal intermédiaire de sortie représentant une matrice intermédiaire de sortie du signal d'entrée ayant subi le changement préalable d'échelle par multiplication des coefficients DCT ayant subi le changement préalable d'échelle par une matrice prédéterminée de coefficients IDCT, la transformation du signal intermédiaire de sortie en un signal intermédiaire d'entrée représentant une matrice intermédiaire d'entrée par transposition de la matrice intermédiaire de sortie, et la création d'un signal final de sortie par multipli- cation des échantillons de coefficients DCT ayant subi le changement préalable d'échelle par la matrice prédéterminée de coefficients IDCT, la matrice prédéterminée de coeffi- cients IDCT étant sélectionnée afin qu'elle adapte le premier et le second facteur de changement préalable d'échelle afin que le signal final de sortie corresponde approximativement à la transformation IDCT du signal d'entrée. 13. Processeur de transformation cosinusoidale discrète inverse bidimensionnelle (IDCT), caractérisé en ce qu'il comprend: un organe (702) de changement préalable d'échelle qui reçoit un signal d'entrée représentant une matrice d'échan- tillons de coefficients DCT et qui multiplie chaque échan- tillon de coefficient de la matrice par un premier facteur de changement préalable d'échelle qui varie périodiquement avec la position de colonne dans la matrice et par un second facteur de changement préalable d'échelle qui varie périodi- quement avec la position de ligne dans la matrice et qui donne un signal de sortie représentant une matrice d'échan- tillons de coefficients DCT ayant subi le changement, préalable d'échelle, un premier multiplicateur matriciel (704) qui reçoit le signal de sortie de l'organe de changement préalable d'échelle et qui multiplie la matrice des échantillons de coefficients DCT ayant subi le changement préalable d'échelle par une matrice prédéterminée de coefficients IDCT pour la création d'un signal de sortie représentant une matrice intermédiaire de sortie, un circuit tampon de transposition (708) qui reçoit un signal de sortie du premier multiplicateur matriciel et qui transpose la matrice intermédiaire de sortie pour la création d'un signal de sortie représentant une matrice intermédiaire d'entrée, et un second multiplicateur matriciel (710) qui reçoit le signal de sortie du circuit tampon de transposition et multiplie la matrice intermédiaire d'entrée par la matrice prédéterminée de coefficients IDCT pour la création d'un signal final de sortie, la matrice prédéterminée de coeffi- cients IDCT étant sélectionnée afin qu'elle adapte le premier et le second facteur de changement préalable d'échelle de manière que le signal final de sortie corres- ponde approximativement à une transformation IDCT du signal d'entrée. 14. Processeur selon la revendication 13, caractérisé en ce que la matrice des coefficients DCT est une matrice 8 x 8. 15. Processeur selon la revendication 13, caractérisé en ce que la matrice prédéterminée de coefficients IDCT est approximativement égale à 1,00 1,00 1,00 0,85 1,00 0,57 0,41 0,20 1,00 0,85 0,41 -0,20 -1,00 -1,00 -1,00 -0,57 1,00 0,57 -0,41 -1,00 -1,00 0,20 1,00 0,85 1,00 0,20 -1,00 -0,57 1,00 0,85 -0,41 -1,00 1,00 -0,20 -1,00 0,57 1,00 -0,85 -0,41 1,00 1,00 -0,57 -0,41 1,00 -1,00 -0,20 1,00 -0,85 1,00 -0,85 0,41 0,20 -1,00 1,00 -1,00 0,57 1,00 -1,00 1,00 -0,85 1,00 -0,57 0,41 -0,20 le premier facteur de changement préalable d'échelle étant cos(7z/4) pour u = 0 ou 4, cos (7/8) pour u = 2 ou 6 et cos(7z/16) pour u = 1, 3, 5 ou 7, et le second facteur de changement préalable d'échelle est cos(x/4) pour v = 0 ou 4, cos(x/8) pour v = 2 ou 6 et cos(n/16) pour v = 1, 3, 5 ou 7, u représentant une position de ligne dans la matrice et v une position de colonne dans la matrice des coeffi- cients DCT. 16. Processeur selon la revendication 14, caractérisé en ce que la matrice prédéterminée de coefficients IDCT a exactement quatre valeurs non égales à l'unité. 17. Processeur selon la revendication 13, caractérisé en ce que la matrice prédéterminée de coefficients IDCT est symétrique pour les valeurs des lignes paires et est antisymétrique pour les valeurs des lignes impaires. 18. Processeur selon la revendication 13, caractérisé en ce que le multiplicateur matriciel comporte exactement quatre multiplicateurs. 19. Processeur selon la revendication 13, caractérisé en ce que le multiplicateur matriciel traite deux échantil- lons par période d'horloge.