FR 2739506 A1 19970404 FR 9609981 A 19960802 La présente invention concerne le domaine des circuits logiques et, en particulier, un circuit de commande à trois états qui peut être réalisé en utilisant des transistors à effet de champ en métal oxyde silicium dits FET CMOS. Au fur et à mesure que l'état de la technique des circuits intégrés a progressé, les concepteurs ont réduit la tension d'alimentation nécessaire à l'alimentation des circuits, par exemple de 5,0 V (plus ou moins 10 %) à 3,3 V (plus ou moins 10 %). Cependant, certains circuits pour lesquels on utilise obligatoirement 5,0 V, comme pour certains circuits à logique transistor-transistor (TTL), doivent quelquefois être alimentés par des circuits de commande à trois états (CMOS) sous 3,3 V. Les conditions de tension sont incompatibles. Un résultat de cette incompatibilité de tension est que, quand on applique une tension beaucoup plus grande que la tension du bus d'alimentation, par exemple à partir du circuit commandé vers la borne de sortie d'un circuit de commande à trois états CMOS à tension plus basse, le transistor FET PMOS (canal P) du circuit de commande est débloqué alors qu'il devrait être bloqué. Quand on utilise des entrées de circuit commandé standard sous 5 V avec des sorties de circuit de commande à 3,3 V, le transistor FET PMOS du circuit de commande à 3, 3 V qui devrait être à l'état haute impédance commence à faire passer du courant quand la tension, à sa sortie, dépasse d'environ 0,5 V la tension d'alimentation (VDD) de 3,3 V (c'est-à-dire en étant inférieure à 5,0 V). Il apparaît que cela a lieu car la borne de la source du transistor FET PMOS est polarisée dans le sens direct par rapport à son substrat, qui est pratiquement relié à VDD. Afin de surmonter cette incompatibilité, on utilise parfois des circuits tampons spéciaux pour séparer le circuit de commande à 3,3 V des circuits logiques TTL ou FET à 5,0 V. En variante, on utilise une borne de tension spéciale à 5 V avec le circuit de commande à 3,3 V (qui ainsi requiert une alimentation à 5,0 V), ou bien on relie en série des résistances à la borne de sortie du circuit de commande à 3,3 V, ce qui réduit l'amplitude du signal de sortie, gaspille de la puissance, gaspille de la surface de circuit imprimé, augmente le coût, etc. La présente invention concerne un circuit de commande de sortie à trois états qui peut être utilisé avec des niveaux logiques de 3,3 V ou de 5,0 V, et peut fonctionner avec une alimentation à 3,3 V ou à 5,0 V. Il peut commander des niveaux logiques haut ou bas dans les entrées CMOS à 3,3 V ou à 5,0 V et peut rester à trois états, même si on applique des signaux de 0 à 5,5 V. Il peut aussi commander des niveaux logiques haut ou bas sans nécessiter des résistances reductrices de tension externes (c'est-à-dire qu'il n'a pas de sortie ouverte de drainage). Suivant un exemple de réalisation de l'invention, il est prévu un circuit de commande de sortie à trois états qui comprend une paire de transistors à effet de champ complémentaires (FET CMOS) ayant des sources et des drains reliés en série entre un bus d'alimentation et une masse. On applique des signaux d'entrée logiques haut et bas semblables au grilles respectives des transistors FET de manière qu'une borne de sortie reliée par un circuit entre les sources et les drains des transistors FET soit respectivement commandée vers la masse ou le bus de tension, ou on applique des signaux d'entrée de polarités opposées aux grilles pour faire que lesdits transistors FET prennent une haute impédance. Un circuit de maintien maintient une tension entre la source et le drain du transistor FET qui est relié dans un circuit entre le bus de tension et la borne de sortie, inférieure à un seuil de tension de conduction de transistor FET supérieur à la tension du bus de tension, pendant l'état d'impédance haute, de manière à maintenir le dernier transistor FET à l'état d'impédance haute même si la tension à la borne de sortie est égale à une tension qui dépasse le seuil de conduction de transistor FET supérieur à la tension du bus de tension. Suivant un autre exemple de réalisation, il est prévu un circuit de commande de sortie à trois états qui comprend un bus de tension, une borne de sortie et une borne de masse. Des premier et deuxième transistors FET PMOS ont des bornes de source et de drain reliées en série entre le bus de tension et la borne de sortie, le premier transistor FET ayant son substrat relié au bus et le deuxième transistor FET ayant son substrat relié à la borne de sortie. Un troisième transistor FET NMOS a ses bornes de drain et de source respectivement reliées à la borne de sortie et à la masse, et son substrat relié à la masse. Un quatrième transistor FET NMOS a une de ses bornes de source et de drain et son substrat reliés à la masse. Un cinquième transistor FET PMOS a une de ses bornes de source et de drain et son substrat reliés à la borne de sortie, sa borne de grille reliée à la borne de grille du quatrième transistor FET, et l'autre de ses bornes de source et de drain reliée à l'autre des bornes de source et de drain du quatrième transistor FET et à la borne de grille du deuxième transistor FET. Un sixième transistor FET NMOS a une de ses bornes de source et de drain et son substrat reliés à la masse, et l'autre de ses bornes de source et de drain reliée au point commun entre le premier le deuxième transistors FET. Un septième transistor FET NMOS a ses bornes de source et de drain respectivement reliées au bus et à la borne de sortie, et son substrat relié à la masse. Une borne d'entrée est reliée aux grilles des quatrième et cinquième transistors FET. Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'exemples de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un schéma général de l'exemple préféré de réalisation de l'invention, et la Fig. 2 est un bloc-diagramme de l'invention sous une forme générale. En se référant à la Fig. 1, les transistor FET PMOS (canal P) 1 et FET NMOS (canal N) 3 ont respectivement leurs sources et leurs drains reliés en série entre un bus de tension VDD et la masse. Le substrat du transistor FET 1 est relié au bus VDD et celui du transistor FET 3 est relié à la masse. La source et le drain d'un deuxième transistor FET PMOS 2 est monté, dans le circuit ci-dessus, entre le transistor FET 1 et la borne de sortie OUT. Le point commun au transistor FET 1 et au transistor FET 2 forme un noeud qui porte la référence N1. Le substrat du transistor FET 2 est relié à la borne de sortie OUT. Un transistor FET NMOS 4 a son substrat et soit sa source, soit son drain reliés à la masse. Un transistor FET PMOS 5 a son substrat et soit sa source, soit son drain reliés à la borne de sortie OUT. Pour les deux transistors FET 4 et 5, les sources ou les drains, qui ne sont pas reliés comme indiqué ci-dessus, sont reliés ensemble à la grille du transistor FET 2 et ont un point commun ou noeud qui porte la référence N2. Un transistor FET NMOS 6 a sa borne de drain et sa borne de source respectivement reliées au noeud N1 et à la masse, son substrat étant relié à la masse. Un transistor FET NMOS 7 a sa borne de source et sa borne de drain 6 respectivement reliées au bus de tension VDD et à la borne de sortie OUT, son substrat étant relié à la masse. Les grilles des transistors FET 4 et 5 sont reliées ensemble et portent la référence HI, ainsi que la grille du transistor FET 7. La grille du transistor FET 3 porte la référence LO, celle du transistor FET 1 la référence HIB et celle du transistor FET 6 la référence VREF. Un tension de référence est appliquée à la grille VREF tandis que divers niveaux logiques sont appliqués aux grilles HI, LO et HIB suivant la table de vérité suivante, o OUT indique le niveau logique résultant à la borne de sortie OUT: HI HIB LO OUT 0 1 1 0 1 0 0 1 0 1 0 HIZ Dans la table ci-dessus, un "1" indique un niveau logique haut (logique positive) et un "0" indique un niveau logique bas pour la technologie donnée. HIZ représente un état à haute impédance. Les fils HI, HIB et LO représentent les entrées du circuit. En fonctionnement, un sortie avec niveau logique bas est réalisé en appliquant un niveau logique bas aux fils HI, un niveau logique haut au fil HIB et une niveau logique haut au fil LO. Avec le fil LO au niveau logique haut, le transistor FET 3 est débloqué abaissant le niveau logique de la sortie OUT. Le niveau logique haut sur le fil HIB bloque le transistor FET 1. Le niveau logique bas sur le fil HI bloque le transistor FET 4 et le transistor FET 7. Ainsi, le niveau du fil de sortie descend jusqu'au niveau logique bas. Les transistors FET 2 et 5 n'affectent pas ce niveau logique bas, car que le transistor FET 2 soit débloqué ou bloqué, le transistor FET 1 étant bloqué permettra au transistor FET 3 de mettre le fil de sortie au niveau logique bas. Le transistor FET 6 devrait être un petit transistor FET, et avec une tension de référence VREF appliquée à sa grille, est utilisé pour mettre le noeud N1 au niveau logique bas si bien que le noeud N1 ne flotte pas. Une sortie à niveau logique haut est réalisée en appliquant un niveau logique haut aux fils HI, un niveau logique bas au fil HIB et un niveau logique bas au fil LO. Avec le fil LO au niveau logique bas, le transistor FET 3 est bloqué. Un niveau logique haut appliqué aux fils HI fait conduire le transistor FET 4 ainsi que le transistor FET 7, ce qui fait monter la tension sur le fil de sortie vers celle du bus de tension VDD, jusqu'à ce que la tension approche un seuil de tension de conduction de transistor FET au-dessous de VDD. Le transistor FET 6 fait descendre encore la tension au noeud N1, minimisant la tension VBE qui apparaît sur un transistor parasite bipolaire PNP formé par le transistor FET 2. Le niveau logique bas sur le fil HIB débloque le transistor FET 1, faisant ainsi monter la tension du fil de sortie OUT vers celle du bus de tension VDD. Comme le fil de sortie OUT passe au niveau logique haut, avec les fils HI au niveau logique haut, le transistor FET 5 est débloqué, isolant le noeud N2 du fil de sortie OUT. 29 A noter que, quand le transistor FET 5 est bloqué et le transistor FET 4 débloqué, le noeud N2 passe au niveau logique bas tandis que le fil de sortie OUT est au niveau logique haut. Ainsi, il est justifié de relier le substrat du transistor FET 5 au fil de sortie. Il est aussi justifié de relier le substrat du transistor FET 2 au fil de sortie qui a normalement un potentiel plus faible que le noeud N1 quand le transistor FET 1 est débloqué et que le transistor FET 2 est débloqué, car la tension VBE mentionnée ci-dessus est minimisée (bien qu'il faudrait prendre des précautions en concevant le circuit afin d'éviter un verrouillage anormal). Ainsi, ce circuit est capable de commander des circuits à niveaux de tension TTL aux niveaux logiques hauts et aux niveaux logiques bas, le fil d'entrée HIB étant au niveau logique haut et le fil LO au niveau logique bas. En mettant le fil LO au niveau logique bas, le transistor FET 3 est bloqué pour un valeur de tension positive raisonnable sur le fil de sortie OUT. En mettant les fils HI au niveau logique bas, les transistors FET 4 et 7 se bloquent aussi. En mettant le fil HIB au niveau logique haut, le transistor FET 1 est bloqué tant que la tension au noeud N1 est plus faible que le seuil de tension de conduction de transistor FET ou que la tension de diode (approximativement 0,5 V) est plus grande que la tension VDD. Dans les circuits de commande de l'état de la technique, si la tension VDD est de 3,3 V, mais qu'une tension beaucoup plus grande (par exemple 4,5 V) est appliquée au fil de sortie OUT, le transistor FET PMOS équivalent au transistor FET 1 se débloquerait alors qu'il devrait rester bloqué. Cependant, dans la présente invention, les transistors FET 2 et 5 assurent que la tension au noeud Ni ne va pas assez haut pour faire reconduire le transistor FET 1. Pour des tensions sur le fil de sortie OUT comprises entre la masse et la tension VDD, la sortie est à haute impédance, quel que soit l'état du transistor FET 2, car les transistors FET 1, 3 et 4 sont définitivement bloqués. Quand la tension sur le fil de sortie OUT dépasse la tension VDD, le transistor FET 5 est débloqué, permettant ainsi au noeud N2 de suivre la tension sur le fil de sortie OUT. De plus, le transistor FET 6 fait descendre la tension au noeud N1, assurant qu'il ne flotte pas. Le substrat du transistor FET 5 étant relié au fil de sortie est encore dans un état satisfaisant dans ce cas. Comme le transistor FET 2 et le fil de sortie OUT sont à des tensions voisines et que la tension sur le noeud Nl est inférieure à la tension sur le fil de sortie OUT, le transistor FET 2 est bloqué. Que le substrat du transistor FET 2 soit relié au fil de sortie OUT est encore justifié dans ce cas, particulièrement parce que le transistor FET 2 n'est jamais bloqué quand le transistor FET 1 est débloqué. Le cas o les fils HI et o le fil LO sont au niveau logique haut n'est pas un cas valable, car les transistors FET 1, 3, 4 et 7 seraient débloqués ce qui ferait le circuit de commande fonctionner en mode de courant fort. Le transistor FET 6, étant utilisé comme élément abaisseur, est toujours débloqué. Comme ce circuit de commande n'a pas de diode reliée au bus de tension VDD, il faut prévoir que le transistor FET 3 peut survivre à des décharges électrostatiques pour éviter des problèmes qui pourraient être causés par des décharges électostatiques entre le fil de sortie OUT et la masse. La Fig. 2 montre l'invention sous une forme plus générale. Un paire de transistors FET CMOS 15 et 17 ont leurs sources et drains respectifs reliés, dans un circuit série, entre un bus de tension VDD et la masse. Des signaux d'entrée de niveau logique haut et niveau logique bas de polarités semblables sont appliqués aux grilles respectives G des transistors FET, de manière que l'un ou l'autre soit débloqué et qu'ainsi une borne de sortie OUT reliée, dans un circuit entre les sources et les drains des transistors FET, soit commandée vers la masse ou le bus de tension VDD respectivement. Des signaux d'entrée aux niveau logique haut et niveau logique bas de polarités opposées sont appliqués aux grilles respectives G des transistors FET pour les bloquer, de manière que la borne de sortie OUT prenne une haute impédance vers la masse et vers le bus de tension VDD. Une circuit de protection 19 maintient une tension entre la source et le drain du transistor FET 15 (qui est relié, dans un circuit, entre le bus de tension VDD et la borne de sortie OUT) inférieure au plus faible d'un seuil de tension de conduction d'un transistor FET ou d'une tension de déblocage d'une diode supérieure à la tension du bus de tension VDD, pendant l'état haute impédance du circuit de commande. On verra que, pour un transistor FET comportant des diffusions P+ espacées dans un substrat N sur les côtés opposés d'une grille isolée, une diode parasite bipolaire P+ à N- est créée au point commun à la diffusion P+ du drain et au substrat. Dans l'exemple de réalisation de la Fig. 2, le circuit de protection est relié entre le transistor FET 15 et le fil de sortie OUT. Le fait que cette tension est maintenue inférieure à la plus basse du seuil de tension de conduction de transistor FET ou de la tension de déblocage de diode est plus grande que la tension du bus de tension maintient le transistor FET 15 à l'état de haute impédance, même si une tension à la borne de sortie est égale ou supérieure au seuil de tension de conduction de transistor FET plus grand que la tension du bus de tension (et assure que la diode parasite bipolaire drain/substrat n'est pas débloquée). On évite ainsi la conduction de courant dans le transistor FET PMOS du circuit de commande en présence de haute tension sur le fil de sortie OUT pendant l'état haute impédance, comme dans les circuits de commande de l'état de la technique. Bien sûr, l'invention n'est pas limitée à des bus de tension de 3,3 V; on peut aussi utiliser d'autres tensions, comme 2,9 V ou 3,6 V. L'invention fonctionnera aussi avec des circuits reliés à une borne de sortie sous une tension différente de 5,0 V. Revendications 1. Circuit de commande de sortie à trois états caractérisé en ce qu'il comprend: (a) une paires de transistors à effet de champ complémentaires FET CMOS (1, 3) ayant des sources et drains reliés en série entre un bus d'alimentation (VDD) et une masse. (b) des moyens pour appliquer des signaux d'entrée logiques haut et bas semblables au grilles respectives des transistors FET de manière qu'une borne de sortie (OUT) reliée dans un circuit entre les sources et les drains des transistors FET (1, 3) soient respectivement commandée vers la masse ou la bus de tension (VDD), ou des signaux d'entrée de polarités opposées sont appliqués auxdites grilles pour faire que lesdits transistors FET (1, 3) prennent une haute impédance, et (c) des moyens de maintien d'une tension entre la source et le drain du transistor FET (1) qui est relié dans un circuit entre le bus de tension (VDD) et la borne de sortie, inférieure au plus bas d'un seuil de tension de conduction de transistor FET ou d'une tension de déblocage de diode supérieure à la tension du bus de tension (VDD), pendant ledit état d'impédance haute, de manière à maintenir le dernier transistor FET (1) à un état d'impédance haute même si une tension à la borne de sortie est égale à une tension qui dépasse un seuil de conduction de transistor FET ou une tension de déblocage de diode supérieure à la tension du bus de tension (VDIY). 2. Circuit de commande de tension suivant la revendication 1, caractérisé en ce que lesdits moyens de maintien comprennent des moyens de circuit reliés en série avec ledit dernier transistor FET (1) et la borne de sortie (OUT) pour maintenir une jonction entre les moyens de circuit et le dernier transistor FET (1) à ladite tension inférieure au plus bas d'un seuil de tension de conduction de transistor FET ou une tension de déblocage de diode supérieure à la tension du bus de tension (VDD), par rapport à la tension du bus de tension. 3. Circuit de commande de sortie à trois états caractérisé en ce qu'il comprend: (a) un bus de tension (VDD), une borne de sortie (OUT) et une borne de masse, (b) des premier et deuxième transistors FET PMOS (1, 2) ayant des bornes de source et de drain reliées en série entre le bus de tension (VDD) et la borne de sortie (OUT), le premier transistor FET (1) ayant sa source et son substrat reliés au bus de tension (OUT), et le deuxième transistor FET (2) ayant son substrat relié à la borne de sortie (OUT), (c) un troisième transistor FET NMOS (3) ayant ses bornes respectives de drain et de source reliées à la borne de sortie (OUT) et à la masse, et son substrat relié à la masse, (d) un quatrième transistor FET NMOS (4) ayant une de ses bornes de source et de drain et son substrat reliés à la masse, (e) un cinquième transistor FET PMOS (5) ayant une de ses bornes de source et de drain et son substrat reliés à la borne de sortie (OUT), sa borne de grille reliée à la borne de grille du quatrième transistor FET (4), et l'autre de ses bornes de source et de drain reliée à l'autre des bornes de source et de drain du quatrième transistor FET (4) et à la borne de grille du deuxième transistor FET (2), (f) un sixième transistor FET NMOS (6) ayant une de ses bornes de source et de drain et son substrat reliés à la masse, et l'autre de ses bornes de source et de drain reliée à une jonction (N1) entre le premier et le deuxième transistors FET (1, 2), (g) un septième transistor FET NMOS (7) ayant ses bornes respectives de source et de drain reliées au bus de tension (VDD) et à la borne de sortie (OUT), et son substrat relié à la masse. 4. Circuit de commande à trois états suivant la revendication 3, caractérisé en ce qu'il comporte encore des moyens de réception d'une tension de référence (VREF) à la grille du sixième transistor FET (6) et des moyens de réception de tensions de niveau logique aux grilles des transistors FET suivant la table de vérité suivante: HI HIB LO OUT 0 1 1 0 1 0 0 1 0 1 0 HIZ il dans laquelle: HI représente les grilles des quatrième, cinquième et septième transistors FET (4, 5, 7), HIB représente la grille du premier transistor FET (1), et LO représente la grille du troisième transistor FET (3). 5. Circuit de commande de sortie à trois états suivant la revendication 4, caractérisé en ce que le troisième transistor FET (3) est une forme de transistor FET qui est protégé contre les dommages dues à des décharges électrostatiques.