FR 2735630 A1 19961220 FR 9507298 A 19950619 Amplificateur de ligne pour mémoire statique RAM L'invention concerne un amplificateur de ligne pour mémoire statique RAM, mémoire à accès aléatoire. En raison de l'évolution rapide des technologies d'intégration de circuits intégrés actuellement mises en oeuvre, les mémoires RAM statiques présentent une densité d'intégration de plus en plus grande. En conséquence, toutes les parties ou zones de ces mémoires doivent être optimisées afin de permettre un accès aux données mémorisées aussi rapide que possible. Ainsi qu'on l'a représenté schématiquement en figure la, une mémoire de ce type est constituée par un ensemble de modules analogiques et numériques, c'est-à-dire cellules de mémorisation bit, circuits de pilotage de lignes de bit, amplificateurs de ligne et décodeurs. De manière habituelle, des portes de type classique sont utilisées pour rendre les décodeurs plus rapides, la partie la plus délicate étant constituée par les amplificateurs de ligne. Les circuits de pilotage de lignes permettent d'alimenter le réseau de cellules mémoires sous forme numérique. En ce qui concerne de manière plus spécifique l'organisation de telles mémoires, ainsi que représenté sur la figure la précitée, on rappelle qu'une telle mémoire est en fait constituée par un grand réseau contenant un certain nombre de cellules mémoires (parfois plus d'un million), formant un réseau de mémoires et de cellules auxiliaires fréquemment reproduites. Les cellules principales détermi- nant le dimensionnement et l'implantation d'une mémoire sont les cellules mémoires, les décodeurs, les circuits de pilotage de ligne, les amplificateurs de ligne et l'unité de commande. Certaines cellules comprennent quelques transis- tors, d'autres sont des macro-cellules qui doivent être divisées en cellules élémentaires. Le plus souvent, il est opportun de placer chaque amplifica- teur de ligne à proximité de l'accès extérieur afin d'y introduire de petits circuits tampons et de réduire ainsi la charge du dispositif. En ce qui concerne les amplificateurs de ligne, deux types différents sont actuellement utilisés: l'amplifica- teur de ligne à miroir de courant et l'amplificateur à réaction positive, tels que représentés en figure lb et lc respectivement. Chacun des deux types d'amplificateur précités présente des avantages et des inconvénients. L'amplificateur de ligne à miroir de courant est très stable mais lent, deux ou trois étages devant être connectés en cascade afin d'obtenir un grand gain. Dans le cas o il apparait de petites impulsions de tension parasite sur les entrées, la sortie recouvre toujours son état initial, après un certain temps. L'amplificateur de ligne à réaction positive comprend une première et une deuxième branche 11, 12 entre lesquelles la réaction positive est réalisée, et un étage de sortie. Il présente un grand gain, mais, en conséquence, n'est pas suffisamment stable. En conséquence, un seul étage est suffisant. Lorsque la différence de tension entre les entrées D, D est suffisamment importante, la sortie commute. Si la bascule bistable, formée par la réaction positive, commute vers son état complémenté de manière intempestive, en raison du bruit par exemple, l'état initial d'origine n'est jamais recouvré dans un temps suffisamment court. Enfin, il faut rappeler que les amplificateurs de ligne à miroir de courant et à réaction positive sont souvent commandés par des signaux de commande afin de réduire la dissipation d'énergie ou le niveau de bruit. La présente invention a pour objet de remédier aux inconvénients précités, par la mise en oeuvre d'un amplifi- cateur de ligne pour mémoire statique RAM, du type à réaction positive, présentant toutefois un temps de commuta- tion très bref. Un autre objet de la présente invention est la mise en oeuvre d'un amplificateur de ligne pour mémoire statique RAM, du type à réaction positive, dans lequel la consomma- tion électrique statique est réduite. Un autre objet de la présente invention est la mise en oeuvre d'un amplificateur de ligne pour mémoire statique RAM, du type à réaction positive, dans lequel la consomma- tion électrique dynamique, lors des commutations, est également réduite en raison de commutations réalisées en deux phases. Un autre objet de la présente invention est la mise en oeuvre d'un amplificateur de ligne pour mémoire statique RAM, du type à réaction positive, dans lequel la détection des données établies est facilitée grâce à la mise en oeuvre des signaux logiques correspondants et de leur complément logique. Un autre objet de la présente invention est la mise en oeuvre d'un amplificateur de ligne pour mémoire statique RAM, du type à réaction positive, dans lequel un verrouil- lage du signal de sortie peut facilement être réalisé. L'amplificateur de ligne pour mémoire statique RAM, objet de la présente invention, comprend un étage différen- tiel à réaction positive entre une première et deuxième branche connectées entre une tension d'alimentation et une tension de référence, chaque branche recevant au moins un signal bit respectivement le signal bit complémenté et un étage de sortie délivrant un signal de lecture bit. Il est remarquable en ce que la première branche comporte au moins un premier transistor PMOS et un deuxième transistor NMOS connectés en série entre la tension d'ali- mentation et la tension de référence. L'électrode de grille du premier transistor PMOS reçoit le signal bit et est reliée à l'électrode de grille du premier transistor NMOS par l'intermédiaire d'une diode permettant de limiter la valeur basse de la tension appliquée sur l'électrode de grille du premier transistor PMOS à une valeur positive déterminée, l'électrode de grille du deuxième transistor NMOS recevant un signal de commande en lecture. La deuxième branche comporte au moins un deuxième transistor PMOS et un troisième transistor NMOS connectés en série entre la tension d'alimentation et le point commun drain- source du premier et du deuxième transistor NMOS de la première branche. L'électrode de grille du deuxième transis- tor PMOS reçoit le signal bit complémenté et est reliée à l'électrode de grille du troisième transistor par l'intermé- diaire d'une diode permettant de limiter la valeur basse de la tension appliquée sur l'électrode de grille du deuxième transistor PMOS à la valeur de seuil positive déterminée. Le deuxième transistor NMOS est commun à la première et à la deuxième branche et permet d'amplifier la différence préliminaire entre les niveaux de tension engendrés par une transition du signal bit et du signal bit complémenté. La première et la deuxième branche comportent en outre un transistor NMOS de précharge connecté entre la tension d'alimentation et le point commun drain-source entre le premier, le deuxième et le troisième transistor NMOS de la première et de la deuxième branche, l'électrode de grille du transistor de précharge recevant un signal de commande de précharge. La réaction positive est formée par une première liaison directe entre le point commun drain-source du premier transistor PMOS et du premier transistor NMOS de la première branche et l'électrode de grille du troisième transistor NMOS de la deuxième branche, par une deuxième liaison directe entre le point commun drain- source du deuxième transistor PMOS et du troisième transistor NMOS de la deuxième branche et l'électrode de grille du premier transistor NMOS de la première branche et par un transistor de commutation de type PMOS reliant la première et la deuxième liaison directe et dont l'électrode de grille est commandée par le signal de précharge complémenté. L'amplificateur de ligne pour mémoire statique RAM, objet de la présente invention, trouve application à la réalisation de mémoires statiques RAM sous forme de circuit intégré en technologie CMOS. Il sera mieux compris à la lecture de la description et à l'observation des dessins ci-après dans lesquels, outre les figures la, lb et lc relatives à des dispositifs connus de l'art antérieur: - la figure 2a représente un schéma illustratif de la structure de l'amplificateur de ligne pour mémoire statique RAM, objet de la présente invention; - la figure 2b représente, de manière qualitative, un chronogramme des principaux signaux mis en évidence en différents points de test de la figure 2a; - les figures 3a et 3b représentent un chronogramme de signaux en des points de test remarquables de la figure 2a. Une description plus détaillée d'un amplificateur de ligne pour mémoire statique RAM, objet de la présente invention, sera maintenant donnée en liaison avec les figures 2a et 2b. Ainsi qu'on pourra le constater à l'observation de la figure 2a précitée, on indique que l'amplificateur de ligne pour mémoire statique RAM, selon l'invention, comprend un étage différentiel 1 à réaction positive entre une première et une deuxième branche, la première et la deuxième branche portant les références 11 et 12 respectivement sur la figure précitée. La première et la deuxième branche sont connectées entre une tension d'alimentation, notée Vdd, et une tension de référence Vss, cette tension de référence étant constituée par la tension de masse de l'amplificateur. D'une manière générale, on indique que chaque branche, première et deuxième branche 11, 12, reçoit au moins un signal bit, noté D, et le signal bit complémenté, noté D, le signal bit et le signal bit complémenté étant normalement délivrés par une cellule mémoire déterminée du réseau de mémoire sur commande classique au moyen des lignes de mots et lignes de bits tel que représenté en figure la. De manière plus spécifique, ainsi qu'il apparait sur la figure 2a, on indique que, de manière avantageuse, le signal bit D respectivement le signal bit complémenté D peuvent être constitués par l'un parmi une pluralité de signaux bit respectivement de signaux bit complémentés, notés sur la même figure 2a D1, D0, respectivement D0, D1, le nombre de signaux bit susceptible d'être appliqué à la première 11 respectivement à la deuxième 12 branche n'étant bien entendu pas limité à deux. Selon un aspect particulier de l'amplificateur de ligne pour mémoire statique RAM, objet de la présente invention, tel que représenté en figure 2a, on indique que le signal bit D et le signal complémenté D sont alors appliqués à la première branche 11 respectivement à la deuxième branche 12, à partir de l'ensemble des signaux bit Dl,Do, respectivement des signaux bit complémentés D,,D1 par l'intermédiaire de transistors de multiplexage notés T.u1, Tmu2 et Tmu3, Tux4. On indique que les transistors de multi- plexage précités sont connectés en commutation afin d'assu- rer la transmission de l'un ou l'autre des signaux bit précités sur un noeud interne, noté IN1 pour la première branche respectivement IN2 pour la deuxième branche. La commande des transistors de multiplexage précités est réalisée par l'intermédiaire de signaux de commande appli- qués à l'électrode de grille des transistors de multiplexage TU1o, T=^2 pour les signaux bit Do et bit complémenté D0, ce signal de commande étant noté RS0, et par un signal corres- pondant complémenté RS1 appliqué à l'électrode de grille des transistors de multiplexage Tmux3, T.4 pour les signaux bit D1 et bit complémenté D1. Par l'application des signaux de commande RS0 et RS1, le signal bit D et le signal bit complémenté D appliqué aux noeuds internes IN1 respective- ment IN2 est ainsi le signal bit Do ou D1 respectivement le signal bit complémenté D0 respectivement D1. En outre, de manière classique, l'amplificateur de ligne pour mémoire statique RAM, objet de l'invention, comprend, ainsi que représenté sur la figure 2a précitée, un étage de sortie, portant la référence 4, lequel délivre un signal de lecture bit, noté SL, ainsi qu'il sera décrit ultérieurement dans la description. Selon un aspect particulièrement avantageux de l'amplificateur de ligne objet de la présente invention, on indique que la première branche 11 comporte au moins un premier transistor PMOS, noté TP1, un premier transistor NMOS, noté TN1, et un deuxième transistor NMOS, noté TN2, connectés en série entre la tension d'alimentation Vdd et la tension de référence Vss. L'électrode de grille du premier transistor PMOS TP1 reçoit le signal bit D délivré par multiplexage dans les conditions précédemment mentionnées dans la description. L'électrode de grille précitée est reliée à l'électrode de grille du premier transistor NMOS TN! par l'intermédiaire d'une diode portant la référence Td1. Cette diode permet de limiter la valeur basse de la tension appliquée sur l'électrode de grille du premier transistor PMOS TP1 lors de la commutation du signal bit D, cette tension appliquée étant limitée de ce fait à une valeur positive déterminée, laquelle est liée à la tension de seuil de la diode Td1 précédemment citée. L'électrode de grille du deuxième transistor NMOS TN2 reçoit un signal de commande en lecture, noté CL, lequel est délivré par l'unité de commande de manière classique. En outre, ainsi qu'on l'a également représenté en figure 2a, la deuxième branche 12 comporte au moins un deuxième transistor PMOS, noté TP2, et un troisième transis- tor NMOS, noté TN3, connectés en série entre la tension d'alimentation Vdd et le point commun drain-source du premier et du deuxième transistor NMOS, TN1, TN2 de la première branche 11. Sur la représentation de l'amplificateur de ligne pour mémoire statique RAM, objet de la présente invention, de la figure 2a, on indique que le point représenté au niveau d'une des électrodes des transistors PMOS, respecti- vement NMOS, désigne l'électrode de ce transistor de drain ou de source portée au potentiel le plus haut en ce qui concerne les transistors PM0S respectivement au potentiel le plus bas en ce qui concerne les transistors NMOS. En outre, l'électrode de grille du deuxième transis- tor PMOS TP2 reçoit le signal bit complémenté D, cette électrode étant reliée à l'électrode de grille du troisième transistor NMOS TN3 de manière symétrique à l'électrode de grille du premier transistor PMOS TP1 de la première branche 11, par l'intermédiaire d'une diode portant la référence Td2. La diode Td2 permet, de manière analogue, de limiter la valeur basse de la tension appliquée sur l'électrode de grille du deuxième transistor PMOS TP2 à la valeur de seuil positive déterminée, précédemment mentionnée relativement à la diode portant la référence Tdj. Bien entendu, dans un mode de réalisation spécifi- que, les diodes Td1 et Td2 peuvent être réalisées par des composants appariés de façon que les valeurs de seuil introduites soient sensiblement égales. Selon un autre aspect particulièrement avantageux de l'amplificateur de ligne pour mémoire statique RAM, objet de la présente invention, on remarquera que le deuxième transistor NMOS TN2 est commun à la première et à la deuxième branche 11, 12. Ce deuxième transistor NMOS TN2 permet d'amplifier la différence préliminaire entre les niveaux de tension engendrés par une transition du signal bit D et du signal bit complémenté D. Enfin, les première et deuxième branches 11 et 12 comportent en outre en commun un transistor NMOS de préchar- ge, noté TN4. Ce transistor est connecté entre la tension d'alimentation Vdd et le point commun drain-source entre le premier, le deuxième et le troisième transistor NMOS TN1, TN2, TN3 de la première et de la deuxième branche, 11, 12. L'électrode de grille du transistor de précharge TN4 reçoit un signal de commande de précharge, noté CPrech, lequel est également engendré à partir de l'unité de commande. Enfin, la réaction positive entre la première et la deuxième branche 1z et 12 est, ainsi que représenté en figure 2a, avantageusement formée par une première liaison directe entre le point commun drain-source du premier transistor PMOS TP1 et du premier transistor NMOS TN, de la première branche et l'électrode de grille du troisième transistor NMOS TN3 de la deuxième branche 12. Une deuxième liaison directe entre le point commun drain-source du deuxième transistor PMOS TP2 et du troisième transistor NMOS TN3 de la deuxième branche et l'électrode de grille du premier transistor NMOS TN1 de la première branche est en outre prévue pour réaliser la réaction positive précitée. Enfin, et selon un aspect particulièrement avanta- geux de l'amplificateur de ligne pour mémoire statique RAM selon l'invention, un transistor de commutation de type PMOS, portant la référence TP3, est prévu, ce transistor de commutation reliant la première et la deuxième liaison directe précitées. L'électrode de grille du transistor de commutation TP3 est commandée par le signal de commande de précharge complémenté, noté CPrech. D'une manière générale, on indique que le signal de précharge complémenté noté CPrech est délivré par l'unité de commande, tel que représenté en figure la, et que, d'une manière avantageuse, l'amplificateur selon l'invention telle que représentée en figure 2a peut être muni d'un inverseur, portant la référence 2, recevant le signal de commande de précharge complémenté précité CPrech et délivrant le signal de commande de précharge CPrech proprement dit. De manière classique, on indique que l'inverseur 2 peut être constitué par un transistor PMOS TP5 et un transistor NMOS TN5 connec- tés en série entre la tension d'alimentation Vdd et la tension de référence Vss. L'électrode de grille commune des transistors précités reçoit le signal de commande de précharge complémenté et le point commun drain-source des transistors TP5 et TN5 délivre le signal de commande de précharge proprement dit CPrech. Le mode opératoire de l'amplificateur de ligne, objet de la présente invention, tel que représenté en figure 2a, sera décrit en liaison avec la figure 2b, laquelle représente les principaux signaux mis en oeuvre, signal de commande RS1, signal de commande de précharge complémenté CPrech, signal de commande en lecture CL, et, enfin, signal de sortie S et son complément S, ce signal de sortie S étant synchrone du signal de lecture bit SL mais correspondant de manière plus spécifique au signal de sortie délivré en un noeud interne IN4 constitué par la première liaison directe précédemment mentionnée dans la description. En ce qui concerne le mode opératoire de l'amplifi- cateur de ligne tel que représenté en figure 2a, on indique, d'une manière générale, que la réaction positive est réalisée par la première et la deuxième liaison directe entre les transistors PMOS TP1, NMOS TN1 de la première branche 1l et les transistors PMOS TP2 et NMOS TN3 de la deuxième branche 12. Les transistors de multiplexage T.u à Tux4 consti- tuent en fait un multiplexeur analogique de deux voies parmi quatre permettant d'appliquer le signal bit et le signal bit complémenté D, D sur les noeuds internes IN, et IN2, soit finalement sur l'électrode de grille du transistor PMOS TP1 de la première branche et du transistor PMOS TP2 de la deuxième branche. Le transistor de commutation TP3 entre la première et la deuxième liaison directe, c'est-à-dire entre le troisième IN3 et le quatrième IN4 noeud interne, permet, sur commutation, d'égaliser la valeur de la tension appli- quée aux noeuds internes IN,, IN2 et IN3, IN4 précités, c'est- à-dire en fait sur la bascule de type bistable réalisée par la première branche 11 et la deuxième branche 12 munies des liaisons directes précitées constituant la réaction positi- ve. Le transistor NMOS TN2 est utilisé pendant une phase dite d'évaluation, pendant laquelle le transistor NMOS TN2 commun à la première et à la deuxième branche 1i et 12 permet d'amplifier la différence préliminaire entre les niveaux de tension engendrés par une transition du signal bit D et du signal bit complémenté D, cette phase d'évaluation étant bien entendu commandée par le passage au niveau haut du signal de commande de lecture CL ainsi que représenté en figure 2b, alors que le transistor NMOS TN4, transistor de précharge, est utilisé pendant une phase de précharge, laquelle est commandée par le passage au niveau bas du signal de commande de précharge complémenté CPrech, respec- tivement par le signal de commande de précharge proprement dit CPrech. On comprend ainsi que, en référence à la figure 2b, le signal bit D1 et le signal bit complémenté D1 par exemple étant appliqués aux noeuds internes IN1 et IN2 respectivement pour constituer le signal bit D respective- ment bit complémenté D, le passage au niveau bas du signal de précharge complémenté CPrech permet d'effectuer une pré- charge de la première et de la deuxième branche 11 et 12, puis la précharge étant ainsi réalisée, le passage au niveau haut du signal de commande de lecture CL et du signal de précharge complémenté CPrech permet alors d'effectuer en fait la lecture proprement dite ou évaluation pour délivrer ensuite le signal de sortie S représentatif de la valeur du signal bit D. On indique que tous les autres transistors utilisés et représentés sur la figure 2a sont des éléments constitu- tifs supplémentaires permettant d'assurer, soit une meil- leure mise en forme du signal délivré par l'amplificateur de ligne objet de la présente invention, soit de permettre une séparation efficace de l'amplificateur de ligne, objet de la présente invention, tel que représenté en figure 2a, des circuits externes. On indique que les signaux représentés en figure 2b correspondent au cas non-limitatif o le signal analogique du signal bit D est supérieur au signal analogique du signal bit complémenté D. D'une manière générale, on rappelle que lorsque les signaux de commande de multiplexage RS0 et RS1 sont au niveau logique haut et que le signal de commande de précharge complémenté CPrech est au niveau logique bas alors que le signal de commande de lecture CL est au niveau logique bas, l'amplificateur de ligne, objet de la présente invention, tel que représenté en figure 2a, est dans un état stable car il se trouve alors complètement déconnecté des signaux bit et bit complémenté D0,Dl et D0, D1. Dans une telle situation, les transistors de précharge TN4 et de commutation TP3 permettant l'égalisation des tensions entre les noeuds internes IN1, In2 et IN3, IN4 maintiennent les noeuds internes de l'amplificateur de ligne précité à une valeur de tension V0, laquelle vérifie la relation: V0 = Vdd - Ven - Vben + Veq. Dans la relation précitée, on indique que Vdd désigne bien entendu la tension d'alimentation, Ven est la tension de seuil du transistor de type canal N pour une tension de source-substrat nulle, Vben est la tension d'effet de substrat associée au même transistor, Veq désignant les tensions introduites par le premier transistor PMOS TP1 de la première branche et par le deuxième transistor PMOS TP2 de la deuxième branche en raison du fait que ces transistors sont à l'état conducteur et introduisent ainsi une chute de tension correspondante. Simultanément, les lignes de bits globales, c'est-à-dire celles transmettant les valeurs des signaux bit D0oD1 et signaux bit complémentés D0,D1l sont également préchargées à une valeur de tension V0 + Veq, des dispositifs à transistors MOS de canal N pouvant être utilisés pour réduire l'amplitude de commutation sur les lignes de bits précitées. Lorsqu'au contraire, une opération de lecture est réalisée, l'un des signaux de lecture RS0 ou RS1 par exemple, ainsi que représenté en figure 2b, est amené au niveau logique bas. En conséquence, les lignes de données corres- pondantes commencent à se décharger en raison du fait que les transistors d'accès aux cellules de mémoire correspon- dantes sont conducteurs; les transistors de multiplexage ont été mis en position de conduction par le signal RS, ou RS0. Le signal de commande de précharge complémenté CPrech est alors amené à son niveau haut, ainsi que représenté en figure 2b, et la bascule bistable constituée par la première et la deuxième branche 11 et 12 et par les liaisons directes précédemment mentionnées, et donc par les transistors PMOS TP1 et NMOS TN1 de la première branche respectivement transistors PMOS TP2 et NMOS TN3 de la deuxième branche, perd son état d'équilibre, les potentiels sur les noeuds internes IN1 et IN2 étant alors déséquilibrés. Lorsque la différence de tension entre les noeuds internes précités atteint quelques dizaines de millivolts, de l'ordre de 50 milli- volts, le signal de commande de lecture CL atteint le niveau logique haut et permet de maintenir la bascule bistable précitée dans son état stable correspondant. Le premier transistor NMOS TN1 de la première branche ou le troisième transistor NMOS TN3 de la deuxième branche, ainsi que le deuxième transistor NMOS TN2 commun à la première et à la deuxième branche, déchargent alors le noeud interne IN3 ou IN4 dont le potentiel est le plus bas. Le courant de décharge circule alors à travers les diodes Td1 et Td2 en sens opposé, ce qui a pour effet de limiter la valeur basse de la tension appliquée sur IN1 ou IN2 du fait de la décharge aux noeuds internes au potentiel le plus bas à la valeur IVtp+Vbepl, valeur dans laquelle Vtp représente la valeur de seuil de tension du transistor MOS de type canal P pour une tension de source-substrat nulle et o Vbep représente la tension d'effet de substrat associée au même transistor. De manière plus particulière, on indique que chaque diode permettant de limiter la valeur basse de la tension appliquée sur l'électrode de grille du premier TP1 et du deuxième TP2 transistor PMOS, et donc sur les noeuds internes correspondants IN, et IN2, est formée avantageuse- ment par un transistor PMOS Td1, Td2 dont l'électrode de grille est connectée à la tension de référence Vss. Ce mode de réalisation permet d'obtenir pour la valeur positive déterminée une valeur de tension voisine de trois volts pour le temps de décharge considéré. Les transistors Td1 et Td2 utilisés pour réaliser les diodes précédemment cités peuvent avantageusement être dimensionnés de façon à présenter une résistance relativement importante de façon à éviter la propagation d'un niveau de tension bas sur les lignes de bits, lesquelles bien entendu ont été mises en communication avec le noeud interne correspondant IN1 respectivement IN2 du fait de la commutation et de la liaison des noeuds internes précités aux lignes de bits globales correspondantes par les transistors de multiplexage qui ont été sélectionnés. Dans l'exemple précédemment décrit, on comprend ainsi que le niveau de tension maintenu sur la ligne de bits correspondante au niveau bas est alors égal à 3 volts. Une description plus détaillée de l'évolution des tensions remarquables en des points de test particuliers del'amplificateur de ligne, objet de la présente invention représenté en figure 2a, sera maintenant décrite en liaison avec les figures 3a et 3b. Sur les figures précitées, l'axe des ordonnées est gradué en valeur de tension en volts et l'axe des abscisses est gradué en dizaines de nano-secondes. Les chronogrammes précités ont été obtenus à partir d'un mode de réalisation dans lequel 512 cellules mémoires étaient connectées aux lignes de bits globales délivrant les signaux bits D1, Do respectivement signaux bits complémentés Do, D1. Sur la figure 3a, on a représenté les chronogrammes des signaux relatifs au signal de commande de multiplexage RS0, RS1, au signal de commande de lecture CL, au signal correspondant au signal bit D et bit complémenté D au niveau des noeuds internes IN1 et INz respectivement, au signal de commande de préchargé complémenté CPrech, et, enfin, au signal de lecture SL délivré par l'étage de sortie 4. Sur la figure 3b, on a représenté le signal global bit Do et le signal global bit complémenté Do, les signaux correspondant au premier noeud et au deuxième noeud interne IN1 et IN2, les signaux correspondant au troisième et au quatrième noeud interne IN3 et IN4. On peut constater sur la figure 3b l'existence d'un décrochement des tensions au troisième et au quatrième noeud interne IN3, IN4 durant la phase d'évaluation, ce décroche- ment étant provoqué par le deuxième transistor NMOS TN2, lequel amplifie la différence préliminaire entre les niveaux de tension du signal bit et du signal bit complémenté D, D au premier IN, respectivement au deuxième IN2 noeud interne. Ainsi qu'on l'a représenté en outre en figure 2a, on indique que l'amplificateur de ligne, objet de la présente invention, peut comprendre en outre, connecté directement à la première, respectivement à la deuxième liaison directe, c'est-à-dire en définitive au troisième respectivement au quatrième noeud interne IN3, IN4, un étage de sortie intermé- diaire formé par un transistor PMOS et un transistor NMOS connectés en série entre la tension d'alimentation Vdd et la tension de référence Vss. Les transistors correspondants portent la référence TP63 et TN63 pour ce qui concerne l'étage de sortie intermédiaire connecté au noeud interne IN3 et la référence TP64 respectivement TN64 pour ce qui concerne l'étage de sortie intermédiaire connecté au quatrième noeud interne IN4. L'électrode de grille commune des transistors TP63, TN63 respectivement TP64, TN64 est connectée à la première respectivement à la deuxième liaison directe, c'est-à-dire en fait aux troisième et quatrième noeuds internes IN3 et IN4 respectivement. On indique que le point commun drain-source des transistors TP63 et TN63 respective- ment TP64 et TN64 délivre le signal de lecture bit respective- ment le signal de lecture bit complémenté ou, de manière plus spécifique, le signal S tel que représenté en figure 2a. Selon un mode de réalisation plus avantageux, on indique que les étages de sortie intermédiaire précédemment cités peuvent comprendre en outre, intercalé entre le transistor PMOS et le transistor NMOS TP63, TN63 respective- ment TP64, TN64, un transistor PMOS TP73, TP74 dont l'électrode de grille est commandée par le signal de commande de précharge CPrech délivré par l'inverseur 2. Les transistors PMOS TP73 et TP74 permettent d'annuler le courant dans les branches de sortie puisque les transistors NMOS TN63 et TN64 sont conducteurs pendant la phase de précharge. Enfin, l'étage de sortie intermédiaire tel que l'étage de sortie intermédiaire relatif au quatrième noeud intermédiaire IN4 peut être avantageusement suivi d'une bascule à verrouillage, portant la référence 3, à laquelle peut être connecté l'étage de sortie proprement dit 4, lequel joue alors le rôle d'étage séparateur et de mémoire. De manière classique, la bascule de verrouillage peut comprendre un transistor en commutation de type NMOS, noté T1,, connecté entre la sortie de l'étage de sortie intermédiaire formé par les transistors TP64, TN64 et TP74 et une bascule de verrouillage proprement dite formée de manière classique par des transistors T12, T13, T14, T15, ces transistors de type PMOS, NMOS respectivement, constituant en fait les deux étages d'une bascule, les transistors T14 et T15 permettant de maintenir le niveau mémorisé lorsque le transistor NMOS T1, est bloqué pendant la phase de préchar- ge. De la même façon, l'étage de sortie formant étage séparateur 4 peut être formé par deux transistors PMOS TS1 et NMOS TS2 connectés entre la tension d'alimentation Vdd et la tension de référence Vss, cet étage de sortie séparateur recevant le signal délivré par la bascule de verrouillage 3 et délivrant le signal bit de lecture SL. On a ainsi décrit un amplificateur de ligne pour mémoire statique RAM particulièrement performant dans la mesure o l'ensemble des caractéristiques techniques précédemment mentionnées dans la description permet d'obte- nir l'ensemble des buts recherchés. En outre, on indique que, en raison de l'architecture globale retenue pour la mise en oeuvre d'un tel amplificateur de ligne, l'implanta- tion sous forme de circuit intégré apparaît particulièrement simple alors que la mise en oeuvre des signaux de commande peut facilement être réalisée. Enfin, on indique que l'amplificateur de ligne pour mémoire statique RAM, objet de la présente invention, apparaît particulièrement intéressant dans la mesure o celui-ci est muni d'entrées multiplexées pour les signaux bit et bit complémenté, cette fonctionnalité apparaissant d'un intérêt majeur en raison du fait qu'il n'est pas possible d'augmenter dans les mémoires actuelles le nombre de lignes de mots à l'infini, alors que ces mémoires présentent un caractère de densité de plus en plus impor- tant, le multiplexage permettant ainsi de diviser le nombre de lignes de mots par une constante, le plus souvent une puissance de deux, alors que la largeur du champ de données de mots est multipliée par la même constante. Compte tenu du fait que le nombre des ports de sortie externe de la mémoire ne peuvent varier, les entrées sont ainsi multiplexées. En outre, on indique que les transistors de multiplexage n'interviennent pas dans le fonctionnement proprement dit de l'amplificateur, objet de l'invention, dans lequel, grâce à la présence des transistors Td1 et Td2, il est possible de maintenir pendant le temps de décharge une valeur de tension appropriée sur les lignes véhiculant le signal bit, et de ce fait d'obtenir une vitesse de commutation rapide. REVENDICATIONS 1. Amplificateur de ligne pour mémoire statique RAM, comprenant un étage différentiel à réaction positive entre une première et une deuxième branche connectées entre une tension d'alimentation (Vdd) et une tension de référence (Vss), chaque branche recevant au moins un signal bit (D) respectivement le signal bit complémenté (D), et un étage de sortie délivrant un signal de lecture bit, caractérisé en ce que ladite première branche comporte au moins: - un premier transistor PMOS (TP1), un premier transistor NMOS (TN,) et un deuxième transistor NMOS (TN2) connectés en série entre la tension d'alimentation et la tension de référence, l'électrode de grille du premier transistor PMOS (TP1) recevant le signal bit (D), étant reliée à l'électrode de grille du premier transistor NMOS (TN1) par l'intermédiaire d'une diode, permettant de limiter la valeur basse de la tension appliquée sur l'électrode de grille du premier transistor PMOS (TP1) à une valeur positive déterminée, l'électrode de grille dudit deuxième transistor NMOS (TN2) recevant un signal de commande en lecture (CL), et en ce que ladite deuxième branche comporte au moins: un deuxième transistor PMOS (TP2) et un troisième transistor NMOS (TN3) connectés en série entre la tension d'alimentation (Vdd) et le point commun drain-source du premier et du deuxième transistor NMOS (TN1, TN2) de la première branche, l'électrode de grille du deuxième transis- tor PMOS (TP2) recevant le signal bit complémenté (D) étant reliée à l'électrode de grille du troisième transistor NMOS (TN3) par l'intermédiaire d'une diode permettant de limiter la valeur basse de la tension appliquée sur l'électrode de grille du deuxième transistor PMOS (TP2) à ladite valeur de seuil positive déterminée, ledit deuxième transistor NMOS (TN2) commun à la première et à la deuxième branche permet- tant d'amplifier la différence préliminaire entre les niveaux de tension engendrés par une transition du signal bit (D) et du signal bit complémenté (D), lesdites première et deuxième branches comportant en outre: - un transistor NMOS de précharge (TN4) connecté entre la tension d'alimentation et le point commun drain- source entre le premier, le deuxième et le troisième transistor NMOS de la première et de la deuxième branche, l'électrode de grille du transistor de précharge recevant un signal de commande de précharge (CPrech), et formant ladite réaction positive, - une première liaison directe entre le point commun drain-source du premier transistor PMOS (TP1) et du premier transistor NMOS (TN1) de la première branche et l'électrode de grille du troisième transistor NMOS (TN3) de la deuxième branche, - une deuxième liaison directe entre le point commun drain-source du deuxième transistor PMOS (TP2) et du troisième transistor NMOS (TN3) de la deuxième branche et l'électrode de grille du premier transistor NMOS (TN1) de la première branche, - un transistor de commutation de type PMOS (TP3) reliant la première et la deuxième liaison directe et dont l'électrode de grille est commandée par le signal de commande de préchargé complémenté. 2. Amplificateur selon la revendication 1, caracté- risé en ce que chaque diode permettant de limiter la valeur basse de la tension appliquée sur l'électrode de grille du premier (TP1) respectivement du deuxième (TP2) transistor PMOS est formée par un transistor PMOS (Tdj, Td2) dont l'électrode de grille est connectée à la tension de réfé- rence (Vss), ce qui permet d'obtenir pour ladite valeur positive déterminée une valeur de tension voisine de 3 volts. 3. Amplificateur selon l'une des revendications 1 ou 2, caractérisé en ce que celui-ci comprend en outre un inverseur formé par un transistor PMOS (TP5) et un transis- tor NMOS (TN5) connectés en série entre la tension d'alimen- tation (Vdd) et la tension de référence (Vss), l'électrode de grille commune desdits transistors recevant ledit signal de commande de précharge complémenté et le point commun drain-source desdits transistors délivrant ledit signal de commande de précharge. 4. Amplificateur selon l'une des revendications 1 à 3, caractérisé en ce que celui-ci comprend en outre, connecté directement à la première respectivement deuxième liaison directe, un étage de sortie intermédiaire formé par un transistor PMOS (TP64) et un transistor NMOS (TN64) connectés en série entre la tension d'alimentation (Vdd) et la tension de référence (Vss), l'électrode de grille commune desdits transistors étant connectée à ladite première respectivement deuxième liaison directe, le point commun drain- source desdits transistors délivrant le signal de lecture bit. 5. Amplificateur selon la revendication 4, caracté- risé en ce que l'un au moins des étages de sortie comprend en outre, intercalé entre ledit transistor PMOS et ledit transistor NMOS, un transistor PMOS (TP73,TP74) dont l'élec- trode de grille est commandée par ledit signal de commande de précharge. 6. Amplificateur selon la revendication 4 ou 5, caractérisé en ce que l'étage de sortie intermédiaire est suivi d'une bascule à verrouillage et d'un étage séparateur.