FR 2740612 A1 19970430 FR 9606985 A 19960606 DISPOSITIF A SEMICONDUCTEURS DESTINE A FOURNIR UNE TENSION DE SORTIE CORRESPONDANT A UNE TENSION D'ALIMENTATION ELEVEE La présente invention concerne un dispositif à semiconduc- teurs, et elle concerne plus particulièrement un dispositif à semiconduc- teurs qui fournit une tension de sortie déterminée correspondant à une tension d'alimentation élevée, sous la dépendance d'un signal qui est produit de façon interne. L'attaque d'un panneau de visualisation à plasma ou d'un dis- positif semblable exige une tension d'attaque élevée (par exemple 100 V) et on utilise donc un dispositif à circuit intégré à semiconducteurs de haute tension (ou HVIC pour "high voltage integrated circuit"). La figure 12 montre une structure classique d'un étage de sortie qui est incorporé dans un tel dispositif HVIC. Un circuit équivalent de la structure repré- sentée sur la figure 12 est le même que celui du Mode de Réalisation 1 représenté sur la figure 2, que l'on décrira ultérieurement. Comme repré- senté sur la figure 2, cet étage de sortie est formé par un demi-pont qui comporte un transistor MOS à double diffusion (ou DMOS) à canal n. Un transistor bipolaire pnp 107, des résistances 109, 111 et un transistor DMOS à canal n 113 de la figure 2 ne sont pas représentés sur la figure 12. En se référant à la figure 12, on note qu'une couche épitaxiale de type n' 20 est formée sur un substrat semiconducteur de type p' 10. Cette couche épitaxiale 20 est électriquement isolée par des régions dif- fusées isolantes de type p+, 31 à 34, pour être divisée en régions d'îlots IR1, IR3 et IR4. Un transistor DMOS à canal n 101 est formé dans la région d'îlot IR1. La source de ce transistor DMOS 101 est formée par des régions diffusées de type n+ 61 et 62. Le drain du transistor DMOS 101 est formé par une région diffusée de type n 81, la couche épitaxiale 20, etc. La grille du transistor DMOS 101 est formée sur une région diffusée de type p, 51. Une diode Zener 105 est formée dans la région d'îlot IR3. L'anode de la diode Zener 105 est formée par une région diffusée de type p' 71. La cathode de la diode Zener 105 est formée par une région diffusée de type n+ 63. Un transistor DMOS à canal n 103 est formé dans la région d'îlot IR4. La source du transistor DMOS 103 est formée par une région diffusée n+ 64. Le drain du transistor DMOS 103 est formé par une région diffusée de type n+ 66 et par la couche épitaxiale 20. L'électrode de grille 93 du transistor DMOS 103 est formée sur une région diffusée de type p 53. Une tension d'alimentation élevée Vdc, par exemple de 100 V, est appliquée de façon externe à ce dispositif HVIC. Sous l'effet du si- gnal qui est produit dans le dispositif HVIC, la tension de sortie Vout est changée entre la tension d'alimentation élevée Vdc et une tension de masse (commune). Un signal de commande qui est produit par un circuit logique (non représenté) dans le dispositif HVIC est appliqué aux grilles de tran- sistors DMOS 103 et 113. Lorsque le transistor DMOS 103 est débloqué et le transistor DMOS 113 est bloqué, la charge de grille du transistor DMOS 101 est déchargée, et la borne de sortie 104 est court-circuitée à une borne de masse 106 par l'intermédiaire de la diode Zener 105, par l'action du transistor DMOS 103. Il en résulte que la tension de sortie Vout tombe de la tension d'alimentation élevée Vdc (par exemple 100 V) à la tension de masse COM (0 V). D'autre part, lorsque le transistor DMOS 103 est bloqué et le transistor DMOS 113 est débloqué, une ten- sion est produite entre les deux extrémités d'une résistance 109 par le courant qui circule vers le transistor DMOS 113. Il en résulte qu'un tran- sistor bipolaire 107 est débloqué, ce qui fait que la tension de grille du transistor DMOS 101 est augmentée, et il en résulte que le transistor DMOS 101 est débloqué. Par conséquent, la tension de sortie Vout est augmentée à partir de la tension de masse COM (0 V) jusqu'à la tension d'alimentation élevée Vdc (par exemple 100 V). Dans la structure classique décrite ci-dessus, on a rencontré un problème qui consiste en ce que la taille de puce de ce dispositif HVIC devient élevée, du fait que l'aire occupée par la diode Zener 105 est éle- vée. L'augmentation de la taille de la puce qui est due à une seule diode Zener 105 est faible, mais un dispositif HVIC comprend généralement un grand nombre d'étages de sortie, et par conséquent on ne peut pas né- gliger l'augmentation de la taille de la puce qui est due aux diodes Zener 105. De plus, du fait que la tension de claquage du transistor DMOS 103 doit être fixée à une valeur élevée, la tension de seuil du transistor DMOS 103 a tendance à être élevée. Par conséquent, le transistor DMOS 103 ne peut pas être débloqué suffisamment avec la tension du niveau logique. On a donc rencontré un problème consistant en ce que la résis- tance à l'état conducteur du transistor DMOS 103 est augmentée, et la vitesse de diminution de la tension de sortie Vout à partir de la tension d'alimentation élevée Vdc jusqu'à la tension de masse COM, est réduite. Sur la base de ce qui précède, un but de la présente invention est de procurer un dispositif à semiconducteurs ayant une petite taille. Un autre but de la présente invention est de procurer un dispo- sitif à semiconducteurs dans lequel la vitesse de diminution de la tension de sortie soit élevée. Conformément à un aspect de la présente invention, un dispo- sitif à semiconducteurs qui est destiné à fournir une tension de sortie déterminée correspondant à une tension d'alimentation élevée, sous la dépendance d'un signal produit de façon interne, comprend une première région, un premier transistor MOS, une seconde région, une diode Zener et un second transistor MOS. La première région est formée dans un substrat semiconducteur. Le premier transistor MOS est formé dans la première région, et il comporte un drain qui reçoit la tension d'alimenta- tion élevée et une source qui fournit la tension de sortie. La seconde ré- gion est formée dans le substrat semiconducteur et elle est électrique- ment isolée de la première région. La diode Zener est formée dans la se- conde région et elle a une anode connectée à la source du premier tran- sistor MOS et une cathode connectée à la grille du premier transistor MOS. Le second transistor MOS est formé dans la seconde région et il a un drain connecté à la grille du premier transistor MOS et une source qui est connectée à la masse. Dans ce dispositif à semiconducteurs, la diode Zener et le se- cond transistor MOS sont formés dans la même région, de façon à ré- duire l'aire qui est occupée par la diode Zener. La taille de ce dispositif à semiconducteurs devient faible. Selon un autre aspect de la présente invention, un dispositif à semiconducteurs qui est destiné à fournir une tension de sortie détermi- née correspondant à une tension d'alimentation élevée, sous la dépen- dance d'un signal produit de façon interne, comprend un premier tran- sistor MOS, un transistor bipolaire et un second transistor MOS. Le pre- mier transistor MOS a un drain qui reçoit une tension d'alimentation éle- vée et une source qui fournit une tension de sortie. Le transistor bipolaire a une base connectée à la grille du premier transistor MOS, un émetteur connecté à la source du premier transistor MOS et un collecteur qui est connecté à la masse. Le second transistor MOS a un drain qui est con- necté à la grille du premier transistor MOS et une source qui est con- nectée à la masse. Dans ce dispositif à semiconducteurs, le courant qui circule vers le second transistor MOS est amplifié par le transistor bipolaire, de façon que la vitesse de diminution de la tension de sortie devienne plus élevée. De plus, du fait que l'émetteur et la base du transistor bipolaire fonctionnent à la manière d'une diode Zener, une tension d'alimentation élevée est appliquée entre la grille et la source du premier transistor MOS, et par conséquent la destruction de sa pellicule de grille est évitée. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la des- cription se réfère aux dessins annexés, dans lesquels: La figure 1 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 1 de la présente invention. La figure 2 montre un circuit équivalent du dispositif à semicon- ducteurs de la figure 1. La figure 3 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 2 de la présente invention. La figure 4 montre un circuit équivalent du dispositif à semicon- ducteurs de la figure 3. La figure 5 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 3 de la présente invention. La figure 6 montre un circuit équivalent du dispositif à semicon- ducteurs de la figure 5. La figure 7 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 4 de la présente invention. La figure 8 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 5 de la présente invention. La figure 9 montre un circuit équivalent d'un dispositif à semi- conducteurs de la figure 8. La figure 10 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 6 de la présente invention. La figure 11 montre un circuit équivalent d'un dispositif à semi- conducteur de la figure 10. La figure 12 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs classique. Dans les figures, des caractères de référence identiques dési- gnent les parties identiques ou correspondantes. Mode de Réalisation 1 La figure 1 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 1 de la présente invention. La figure 2 montre un circuit équivalent de la structure qui est représentée sur la figure 1. Cependant, bien qu'un tran- sistor MOS à canal n 101, une diode Zener 105 et un transistor MOS à canal n 103 sur la figure 23 soient également représentés sur la figure 1, un transistor bipolaire npn 107, des résistances 109 et 111 et un tran- sistor DMOS à canal n 113 ne sont pas représentés sur la figure 1. En se référant à la figure 1, on note que ce dispositif à semi- conducteurs comprend un substrat semiconducteur de type p' 10, une couche épitaxiale de type n- 20 formée sur le substrat semiconducteur, des régions diffusées enterrées 41 et 42, de type n+, formées à l'inter- face du substrat semiconducteur 10 et de la couche épitaxiale 20, des régions diffusées isolantes 31 à 33, de type p+, formées dans la couche épitaxiale 20 pour atteindre le substrat semiconducteur 10, des régions diffusées de type n 81 à 84 formées dans la couche épitaxiale 20 pour atteindre les régions diffusées enterrées 41 et 42, une région diffusée de type p- 71 formée de façon a être moins profonde que les régions diffu- sées 81 à 84 dans la couche épitaxiale 20, des régions diffusées de type p 51 à 53 formées de façon à être moins profondes que la région diffusée 71 dans la couche épitaxiale 20, une région diffusée de type n+ 61 formée de façon à être moins profonde que les régions diffusées 51 à 53 dans la couche épitaxiale 20, et des grilles 91 à 93 en silicium polycristallin ou en un matériau semblable, formées sur les régions diffusées 51 et 53 avec interposition entre elles d'une pellicule d'oxyde (non représentée). La couche épitaxiale 20 est électriquement isolée par les ré- gions diffusées isolantes 31 à 33, pour former des régions d'îlots IR1 et IR2. Dans la région d'îlot IR1, la couche épitaxiale de type n- 20, la ré- gion diffusée enterrée de type n+, 41, et les régions diffusées de type n 81 et 82 forment un caisson de type n. Dans la région isolée IR2, la cou- che épitaxiale de type n- 20, la région diffusée enterrée 42, et les régions diffusées de type n 83 et 84 forment un caisson de type n. Le transistor DMOS à canal n 101 qui est représenté sur la figure 2 est formé dans la région d'îlot IR1. Le transistor DMOS 101 est constitué par un drain for- mé par la région diffusée de type n 81 et la couche épitaxiale de type n- , une source formée par les régions diffusées de type n+ 61 et 62, et les grilles 91 et 92 consistant en silicium polycristallin. Le drain du tran- sistor DMOS 101 est connecté à une borne d'alimentation 102 et sa source est connectée à une borne de sortie 104. La région diffusée de type p 51 forme une grille arrière du transistor DMOS 101. Cette grille arrière et la source mentionnée ci-dessus sont connectées en commun à la borne de sortie 104. La diode Zener 105 et le transistor DMOS à canal n 103 qui sont représentés sur la figure 2 sont formés dans la région d'îlot IR2. La diode Zener 105 comporte une anode formée par des régions diffusées 52 et 71, ainsi qu'une cathode formée par une région diffusée 63. L'anode de la diode Zener 105 est connectée à la source du transistor DMOS 101. La cathode de la diode Zener 105 est connectée à la grille du transistor DMOS 101. De plus, le transistor DMOS à canal n 103 comporte un drain formé par la région diffusée 84 et la couche épitaxiale 20, une source formée par une région diffusée 64, et une grille 93 qui est formée par du silicium polycristallin ou un matériau semblable. La région diffusée 53 forme une grille arrière du transistor DMOS 103. La source et la grille ar- rière du transistor DMOS 103 sont connectées en commun à la borne de masse 106. Le drain du transistor DMOS 103 est connecté à la grille du transistor DMOS 101. Ce dispositif à semiconducteurs diffère du dispositif classique de la figure 12 par le fait que la diode Zener 105 et le transistor DMOS 103 sont formés dans la même région d'îlot IR2. Plus précisément, la ré- gion diffusée isolante 34 et la région diffusée 66 qui sont représentées sur la figure 2 ne sont pas incorporées dans ce dispositif à semiconduc- teurs, et en remplacement de la région diffusée 66 omise, la région diffu- sée 84 est connectée à la grille du transistor DMOS 101. Par conséquent, la région diffusée 84 remplit la fonction du drain du transistor DMOS 103 dans ce Mode de Réalisation 1. Dans le dispositif à semiconducteurs qui est décrit ci-dessus, une borne d'alimentation 102 reçoit une tension d'alimentation élevée Vdc (par exemple de 100 V), tandis qu'une borne de masse 106 est con- nectée à la masse. Des signaux logiques qui sont mutuellement complé- mentaires et qui sont produits par un circuit logique (non représenté) dans ce dispositif à semiconducteurs, sont respectivement appliqués aux grilles des transistors DMOS 103 et 113. Par conséquent, lorsque le tran- sistor DMOS 113 est débloqué, le transistor DMOS 103 est bloqué. Au contraire, lorsque le transistor DMOS 113 est bloqué, le transistor DMOS 103 est débloqué. Lorsque le transistor DMOS 113 est débloqué, un courant cir- cule à partir de la borne d'alimentation 102 vers la borne de masse 106, par l'intermédiaire des résistances 109, 111 et du transistor DMOS 113. Par conséquent, une tension est produite entre les deux extrémités de la résistance 109, et le transistor bipolaire 107 est débloqué. Il en résulte qu'un courant circule à partir de la borne d'alimentation 102 vers la grille du transistor DMOS 101, en traversant le transistor bipolaire 107, ce qui a pour effet de charger sa grille. Lorsque la tension de grille du transistor DMOS 101 est augmentée, le transistor DMOS 101 est débloqué, ce qui fait que la tension de sortie Vout est augmentée à partir de la tension de la masse pour atteindre finalement la tension d'alimentation élevée Vdc. Lorsque le transistor DMOS 107 est débloqué, la tension de grille du transistor DMOS 101 est augmentée presque jusqu'à la tension d'ali- mentation Vdc, mais l'augmentation de la tension de sortie Vout est légè- rement retardée par rapport à cette augmentation de la tension de grille. Par conséquent, une tension d'alimentation élevée est appliquée tempo- rairement entre la grille et la source du transistor DMOS 101. Cependant, du fait que la diode Zener 105 est connectée en parallèle entre la grille et la source du transistor DMOS 101, la pellicule d'oxyde de grille du transistor DMOS 101 ne sera pas détruite. D'autre part, lorsque le transistor DMOS 103 est débloqué, la grille du transistor DMOS 101 est déchargée par le transistor DMOS 103, ce qui a pour effet de bloquer le transistor DMOS 101. La borne de sortie 104 est alors court-circuitée à la borne de masse 106 par l'intermédiaire de la diode Zener 105 et du transistor DMOS 103. Il en résulte que la tension de sortie Vout diminue à partir de la tension d'alimentation élevée Vdc et elle atteint finalement la tension de masse COM. Conformément à ce Mode de Réalisation 1, du fait que la diode Zener 105 et le transistor DMOS 103 sont formés dans la même région d'îlot IR2, la taille de la puce est réduite. Plus précisément, la puce est raccourcie de la distance comprise entre les régions diffusées 66 et 84 (qui est une partie en forme d'anneau lorsqu'on l'observe par dessus), dans la structure classique qui est représentée sur la figure 12. Inverse- ment, du fait qu'une marge est formée autour de la puce, il est possible d'augmenter la taille du transistor DMOS 103. Lorsqu'on augmente la taille du transistor DMOS 103, il est possible de réduire sa résistance à l'état conducteur, ce qui permettrait d'augmenter la vitesse de diminution de la tension de sortie Vout. Mode de Réalisation 2 La figure 3 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 2 de la présente invention. La figure 4 montre un circuit équivalent de la structure qui est représentée sur la figure 3. Le Mode de Réalisation 2 diffère du Mode de Réalisation 1 de la figure 1 par le fait qu'il comporte une couche épitaxiale 20 électriquement isolée dans les régions d'ilots IR1, IR3, IR4, grâce à la présence de régions diffusées isolantes 31 à 34. De plus, un transistor bipolaire pnp 115, au lieu de la diode Zener , est formé dans la région d'îlot IR3. Un transistor DMOS 103 est for- mé dans la région d'îlot IR4. La structure du transistor DMOS 101 est exactement la même que celle qui est représentée sur la figure 1. De plus, la structure du transistor DMOS 103 est exactement la même que celle qui est représentée sur la figure 12. Le transistor bipolaire 115 comporte un émetteur qui est formé par une région diffusée de type p 54, une base qui est formée par la cou- che épitaxiale 20, et un collecteur qui est formé par un substrat semicon- ducteur 10. L'émetteur du transistor bipolaire 115 est connecté à une borne de sortie 104. La base du transistor bipolaire 115 est connectée à la grille du transistor DMOS 101 et au drain du transistor DMOS 103, par l'intermédiaire d'une région diffusée de type n+ 65. Le collecteur du tran- sistor bipolaire 115 est connecté à une borne de masse 106 par l'inter- médiaire de la région diffusée isolante 33 et d'une région diffusée 53. Ce transistor bipolaire pnp 115 a donc une structure verticale. Conformément à ce Mode de Réalisation 2, du fait de l'utilisa- tion du transistor bipolaire 115 au lieu de la diode Zener, il est possible d'augmenter la vitesse de diminution de la tension de sortie Vout. Ceci vient du fait qu'un courant de base circule vers le transistor bipolaire 115 lorsque le transistor DMOS 103 est débloqué, et ceci fait circuler un courant de collecteur qui est hFE fois supérieur à ce courant de base. De plus, bien qu'il n'y ait pas de diode Zener connectée en série entre la grille et la source du transistor DMOS 101, une jonction pn du transistor bipolaire 115 est connectée à la place, et par conséquent cette jonction pn remplit la fonction de la diode Zener. Il en résulte que la pellicule d'oxyde de grille du transistor DMOS 101 ne sera pas détruite, même lorsqu'une ten- sion élevée est appliquée entre la grille et la source du transistor DMOS 101. En outre, du fait qu'une région diffusée enterrée 43 est formée à l'interface du substrat semiconducteur 10 et de la couche épitaxiale 20, à l'intérieur de la région d'îlot IR3, la tension de claquage du transistor bipolaire 115 est augmentée. De plus, du fait que la région diffusée de type n+ 65 est légèrement en contact avec la région diffusée de type p 54 qui forme l'émetteur du transistor bipolaire 115, la tension Zener de la diode Zener parasite dans le transistor bipolaire 115 est diminuée. Il en résulte que la pellicule d'oxyde de grille du transistor DMOS 101 peut être protégée efficacement contre une tension élevée. Mode de Réalisation 3 La figure 5 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 3 de la présente invention. La figure 6 montre un circuit équivalent de la structure qui est représentée sur la figure 5. Ce Mode de Réalisation 3 diffère du Mode de Réalisation 2 de la figure 3 par le fait qu'il comporte une diode Zener 105 en plus du transistor bipolaire pnp 115, dans une région d'îlot IR3. Cette diode Zener 105 a une anode formée par une ré- gion diffusée de type p- 71 et une cathode formée par une région diffu- sée de type n+ 63. Une région diffusée 65 qui est légèrement en contact avec la région diffusée 71 remplit également la fonction d'une cathode. Des pellicules de silicium polycristallin 201 et 202 sont respectivement formées sur ces régions diffusées 63 et 65. Les pellicules de silicium polycristallin 201 et 202 remplissent la fonction d'une résistance 117. La cathode de la diode Zener 105 est donc connectée à la grille du transis- tor DMOS 101 par l'intermédiaire de la résistance 117. L'anode de la diode Zener 105 est connectée à la source du transistor DMOS 101. Conformément à ce Mode de Réalisation 3, du fait que la diode Zener 105 est connectée en parallèle entre l'émetteur et la base du tran- sistor bipolaire 115, la destruction de la pellicule d'oxyde de grille du transistor DMOS 101 peut être évitée de façon sûre, même lorsque la tension Zener de la diode Zener parasite dans le transistor bipolaire 115 est élevée. Ceci vient du fait que la tension limite entre la grille et la source du transistor DMOS 101 est déterminée par la diode Zener 105 nouvellement incorporée, au lieu d'être déterminée par la diode Zener parasite dans le transistor bipolaire 115. De plus, du fait que la résistance 117 est connectée en série avec la diode Zener 115, le rendement d'injection des trous dans le tran- sistor bipolaire 115 ne sera pas réduit, même lorsque la tension directe Vf entre l'émetteur et la base du transistor bipolaire est supérieure à la tension directe Vf de la diode Zener 105, du fait qu'il y aura aux bornes de la résistance 117 une chute de tension telle que la tension aux bornes de la diode Zener 105 soit diminuée. En d'autres termes, la résistance 117 augmente la tension directe apparente de la diode Zener 105. La valeur exigée de la chute de tension aux bornes de la résistance 117 n'est que de quelques volts. Cette résistance 117 augmente la valeur de résistance grâce au courant d'avalanche Zener, qui est généralement aussi élevé que le courant au moment de l'application d'une polarisation de sens direct. Par conséquent, elle n'affecte pas notablement le fonc- tionnement en réalité, du fait que la chute de tension qui est due à la ré- sistance au moment de l'avalanche n'est que de quelques volts. Bien que la résistance 117 soit connectée en série avec la diode Zener 105 dans ce Mode de Réalisation 3, il n'est pas obligatoire de connecter cette résistance 117 lorsque la tension entre l'émetteur et la base du transistor bipolaire 115 est inférieure à la tension directe de la diode Zener 105. Mode de Réalisation 4 La figure 7 est une coupe schématique montrant une struc- ture d'un dispositif à semiconducteurs conforme au Mode de Réalisation 4 de la présente invention. Le circuit équivalent de cette structure est identique à celui qui est représenté sur la figure 4. Ce Mode de Réalisa- tion 4 diffère du Mode de Réalisation 2 de la figure 3 par le fait qu'il comporte un transistor bipolaire pnp 115 et un transistor DMOS 103 for- més dans la même région d'îlot IR2. Plus précisément, la région diffusée isolée 34 et la région diffusée 66 de la figure 3 ne sont pas incorporées dans ce Mode de Réalisation 4. Il en résulte que la taille de la puce est réduite de la distance entre les régions diffusées 54 et 66. Le drain du transistor DMOS 103 dans ce Mode de Réalisation 4 est connecté à la grille d'un transistor DMOS 101 par l'intermédiaire d'une région diffusée 65. Par conséquent, le transistor bipolaire 115 et le transistor DMOS 103 forment un transistor bipolaire du type à grille isolée. De plus, en augmentant ainsi la complexité des transistors, le courant d'électrons qui provient du transistor DMOS 103 et le courant de trous du transistor bipolaire 115 circulent simultanément vers la couche épitaxiale 20, ce qui fait que la conductivité de la couche épitaxiale 20 est modulée, ce qui a pour effet d'augmenter le courant d'électrons du transistor DMOS 103. Par conséquent, à condition que le paramètre hFE du transistor DMOS 115 soit le même que celui du Mode de Réalisation de la figure 2, le courant de collecteur du transistor bipolaire 115 est augmenté dans le même rapport que l'augmentation du courant d'élec- trons qui résulte de la modulation de conductivité. Il en résulte que la vitesse de diminution de la tension de sortie Vout est augmentée par rapport à celle du Mode de Réalisation 2. Comme dans le cas du Mode de Réalisation 2, une diode Zener parasite dans le transistor bipolaire 115 empêche la destruction de la pellicule d'oxyde de grille du transistor DMOS 101. Une diode Zener 105 peut également être ajoutée, comme dans le Mode de Réalisation 3 décrit ci- dessus, et en outre, une résistance 117 peut également être ajoutée Mode de Réalisation 5 La figure 8 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 5 de la présente invention. La figure 9 est un schéma de circuit équivalent de lastructure qui est représentée sur la figure 8. Ce Mode de Réalisation 5 diffère du Mode de Réalisation 4 représenté sur la figure 7 par le fait qu'il comporte un transistor bipolaire npn 119 formé à la place du transistor DMOS 103. Ce transistor bipolaire 119 a un collecteur formé par une couche épitaxiale de type n- 20, une base formée par une région diffusée de type p 55, et un émetteur formé par une région diffusée de type n+ 67. Le collecteur du transistor bipolaire 119 est connecté à la grille d'un transistor DMOS 101 par l'intermédiaire de la région diffusée 65. Le col- lecteur d'un transistor bipolaire 115 est connecté à une borne de masse 106. Par conséquent, le transistor bipolaire 115 ayant une structure ver- ticale et le transistor bipolaire 119 ayant une structure latérale sont for- més dans la même région d'îlot IR2. Conformément à ce Mode de Réalisation 5, du fait que le tran- sistor bipolaire 119 commence à fonctionner sous l'effet d'une tension de base supérieure à une tension de polarisation en sens direct Vf, ce transistor bipolaire 119 est suffisamment débloqué sous l'effet d'une tension logique générale (5 V). Par conséquent, un courant de collecteur suffi- sant entre dans le transistor bipolaire 119 et, en plus, un courant de col- lecteur suffisant entre dans le transistor bipolaire 115, ce qui fait que la vitesse de diminution de la tension de sortie Vout est augmentée. Une diode Zener parasite dans le transistor bipolaire 115 em- pêche la destruction de la pellicule d'oxyde de grille du transistor DMOS 101. De plus, comme dans le cas du Mode de Réalisation 3, on peut également ajouter une diode Zener 105, et, en outre, on peut également ajouter une résistance 117. Mode de Réalisation 6 La figure 10 est une coupe schématique montrant une structure d'un dispositif à semiconducteurs conforme au Mode de Réalisation 6 de la présente invention. La figure 11 est un schéma de circuit équivalent de la structure qui est représentée sur la figure 10. Dans ce Mode de Réali- sation 6, des transistors DMOS à canal n 121 et 123 sont formés dans la même région d'îlot IR2, en plus de la structure de la figure 8. Le transis- tor DMOS 121 a un drain qui est formé par une couche épitaxiale 20, une source qui est formée par une région diffusée de type n* 67, et une grille 94 qui consiste en silicium polycristallin. Le drain du transistor DMOS 121 est connecté à la grille d'un transistor DMOS 101 par l'intermédiaire d'une région diffusée 65. La source du transistor DMOS 121 est connec- tée à une borne de masse 106. Le drain du transistor DMOS 123 est con- necté à une région diffusée de type p 56. Cette région diffusée 56 forme un collecteur d'un transistor bipolaire 115. La source du transistor DMOS 123 est connectée à la borne de masse 106. Ainsi, les transistors bipolaires 115 et 119 forment un thyristor. Le transistor DMOS 122 est incorporé pour amorcer ce thyristor, tandis que le transistor DMOS 123 est incorporé pour bloquer ce thyristor. Lorsque le transistor DMOS 121 est bloqué, un courant de base entre dans le transistor bipolaire 115 et un courant de collecteur qui est hFE fois plus élevé que ce courant de base circule vers la borne de masse 106 par l'intermédiaire de la base et de l'émetteur du transistor bipolaire 119. Une fois que le thyristor est amorcé, comme décrit ci- dessus, un courant élevé circule indépendamment de la résistance à l'état conducteur du transistor DMOS 121. Par conséquent, la vitesse de diminution de la tension de sortie Vout est augmentée. D'autre part, lors- que le transistor DMOS 123 est débloqué, le transistor bipolaire 119 est bloqué, ce qui a pour effet de bloquer le thyristor. Une diode Zener parasite dans le transistor bipolaire 115 em- pêche la destruction de la pellicule d'oxyde de grille du transistor DMOS 101. Comme dans le cas du Mode de Réalisation 3, on peut également ajouter une diode Zener 105 et, en outre, on peut également ajouter une résistance 117. Il va de soi que de nombreuses modifications peuvent être ap- * portées au dispositif décrit et représenté, sans sortir du cadre de l'inven- tion. REVENDICATIONS 1. Dispositif à semiconducteurs destiné à fournir une tension de sortie déterminée correspondant à une tension d'alimentation élevée, sous la dépendance d'un signal qui est produit de façon interne, caracté- risé en ce qu'il comprend: un substrat semiconducteur (10); une pre- mière région (IR1) formée dans le substrat semiconducteur; un premier transistor MOS (101) formé dans la première région, ayant un drain des- tiné à recevoir la tension d'alimentation élevée et une source destinée à fournir la tension de sortie; une seconde région (IR2) formée dans le substrat semiconducteur, qui est électriquement isolée de la première région; une diode Zener (105) formée dans la seconde région, ayant une anode connectée à la source du premier transistor MOS et une cathode connectée à une grille du premier transistor MOS; et un second transistor MOS (103) formé dans la seconde région, ayant un drain connecté à la grille du premier transistor MOS et une source connectée à la masse. 2. Dispositif à semiconducteurs destiné à fournir une tension de sortie déterminée correspondant à une tension d'alimentation élevée, sous la dépendance d'un signal qui est produit de façon interne, caracté- risé en ce qu'il comprend: un premier transistor MOS (101) ayant un drain qui est destiné à recevoir la tension d'alimentation élevée et une source qui est destinée à fournir la tension de sortie; un transistor bipo- laire (115) ayant une base connectée à la grille du premier transistor MOS, un émetteur connecté à la source du premier transistor MOS et un collecteur connecté à la masse; et un second transistor MOS (103) ayant un drain connecté à la grille du premier transistor MOS et une source connectée à la masse. 3. Dispositif à semiconducteurs selon la revendication 2, ca- ractérisé en ce qu'il comprend en outre une diode Zener (105) ayant une anode connectée à la source du premier transistor MOS et une cathode connectée à la grille du premier transistor MOS. 4. Dispositif à semiconducteurs selon la revendication 3, ca- ractérisé en ce qu'il comprend en outre une résistance (117) connectée en série avec la diode Zener. 5. Dispositif à semiconducteurs selon la revendication 2, ca- ractérisé en ce que le transistor bipolaire a une structure verticale. 6. Dispositif à semiconducteurs destiné à fournir une tension de sortie déterminée correspondant à une tension d'alimentation élevée, sous la dépendance d'un signal qui est produit de façon interne, caracté- risé en ce qu'il comprend: un substrat semiconducteur (10) d'un premier type de conductivité, connecté à la masse; un premier transistor MOS (101) formé dans le substrat semiconducteur, ayant un drain destiné à recevoir la tension d'alimentation élevée, et une source destinée à fournir la tension de sortie; un second transistor MOS (103) formé dans le subs- trat semiconducteur, ayant un drain connecté à une grille du premier transistor MOS, et une source connectée a la masse; une première région conductrice (20) d'un second type de conductivité, formée sur le substrat semiconducteur et connectée à la grille du premier transistor MOS; et une seconde région conductrice (54) d'un premier type de conductivité, for- mée dans la première région conductrice et connectée à la source du premier transistor MOS. 7. Dispositif à semiconducteurs selon la revendication 6, ca- ractérisé en ce qu'il comprend en outre une diode Zener (105) ayant une anode connectée à la source du premier transistor MOS et une cathode connectée à la grille du premier transistor MOS. 8. Dispositif à semiconducteurs selon la revendication 7, ca- ractérisé en ce que la diode Zener est formée dans la première région conductrice. 9. Dispositif à semiconducteurs destiné à fournir une tension de sortie déterminée correspondant à une tension d'alimentation élevée, sous la dépendance d'un signal qui est produit de façon interne, caracté- risé en ce qu'il comprend: un substrat semiconducteur (10); une pre- mière région (IR1) formée dans le substrat semiconducteur; un premier transistor MOS (101) formé dans la première région, ayant un drain des- tiné à recevoir la tension d'alimentation élevée et une source destinée à fournir la tension de sortie; une seconde région (IR2) formée dans le substrat semiconducteur, qui est électriquement isolée de la première région; un transistor bipolaire (115) formé dans la seconde région, ayant une base connectée à une grille du premier transistor MOS, un émetteur connecté à la source du premier transistor MOS et un collecteur connecté à la masse; et un second transistor MOS (103) formé dans la seconde région, ayant un drain connecté à la grille du premier transistor MOS et une source connectée à la masse. 10. Dispositif à semiconducteurs destiné à fournir une tension de sortie déterminée correspondant à une tension d'alimentation élevée, sous la dépendance d'un signal qui est produit de façon interne, caracté- risé en ce qu'il comprend: un premier transistor MOS (101) ayant un drain destiné à recevoir la tension d'alimentation élevée et une source destinée à fournir la tension de sortie; un premier transistor bipolaire (115) ayant une base connectée à une grille du premier transistor MOS, un émetteur connecté à la source du premier transistor MOS et un col- lecteur connecté à la masse; et un second transistor bipolaire (119) ayant un collecteur connecté à la grille du premier transistor MOS et un émet- teur connecté à la masse. 11. Dispositif à semiconducteurs destiné à fournir une tension de sortie déterminée correspondant à une tension d'alimentation élevée, sous la dépendance d'un signal qui est produit de façon interne, caracté- risé en ce qu'il comprend: un substrat semiconducteur (10); une pre- mière région (IR1) formée dans le substrat semiconducteur; un premier transistor MOS (101) formé dans la première région, ayant un drain des- tiné à recevoir la tension d'alimentation élevée et une source destinée à fournir la tension de sortie; une seconde région (IR2) formée dans le substrat semiconducteur, qui est électriquement isolée de la première région; un premier transistor bipolaire (115) formé dans la seconde ré- gion, ayant une base connectée à une grille du premier transistor MOS, un émetteur connecté à la source du premier transistor MOS et un col- lecteur connecté à la masse; et un second transistor bipolaire (119) for- mé dans la seconde région, ayant un collecteur connecté à la grille du premier transistor MOS et un émetteur connecté à la masse. 12. Dispositif à semiconducteurs destiné à fournir une tension de sortie déterminée correspondant à une tension d'alimentation élevée, sous la dépendance d'un signal qui est produit de façon interne, caracté- risé en ce qu'il comprend: un premier transistor MOS (101) ayant un drain destiné à recevoir la tension d'alimentation élevée et une source destinée à fournir la tension de sortie; un premier transistor bipolaire (115) ayant une base connectée à une grille du premier transistor MOS et un émetteur connecté à la source du premier transistor MOS; et un se- cond transistor bipolaire (119) ayant une base connectée à un collecteur du premier transistor bipolaire, un collecteur connecté à la grille du pre- mier transistor MOS et un émetteur connecté à la masse. 13. Dispositif à semiconducteurs selon la revendication 12, ca- ractérisé en ce qu'il comprend en outre: un second transistor MOS (121) ayant un drain connecté au collecteur du second transistor bipolaire, et une source connectée à l'émetteur du second transistor bipolaire; et un troisième transistor MOS (123) ayant un drain connecté à la base du se- cond transistor bipolaire et une source connectée à la masse. 14. Dispositif à semiconducteurs destiné à fournir une tension de sortie déterminée correspondant à une tension d'alimentation élevée, sous la dépendance d'un signal qui est produit de façon interne, caracté- risé en ce qu'il comprend: un substrat semiconducteur (10); une pre- mière région (IR1) formée dans le substrat semiconducteur; un premier transistor MOS (101) formé dans la première région, ayant un drain des- tiné à recevoir la tension d'alimentation élevée et une source destinée à fournir la tension de sortie; une seconde région (IR2) formée dans le substrat semiconducteur, qui est électriquement isolée de la première région; un premier transistor bipolaire 115 formé dans la seconde région, ayant une base connectée à une grille du premier transistor MOS et un émetteur connecté à la source du premier transistor MOS; et un second transistor bipolaire (119) formé dans la seconde région, ayant une base connectée à un collecteur du premier transistor bipolaire, un collecteur connecté à la grille du premier transistor MOS et un émetteur connecté à la masse.