FR 2736479 A1 19970110 FR 9606616 A 19960529 La présente invention concerne un procédé et un circuit de codage/décodage de correction d'erreurs et de façon plus spécifique un procédé de codage/décodage de codes Reed-Solomon formés de symboles d'une taille supé- rieure aux symboles d'informations, lorsque des données sont transmises, comme par exemple dans le cas d'un trans- fert de données et de l'enregistrement de données, et un circuit pour la mise en oeuvre de ce procédé. On utilise souvent un codage de correction d'erreurs lorsque des informations numériques sont trans- mises. Différentes techniques de codage et de décodage avec correction d'erreurs sont décrites dans "Code Theorem" écrit par Hideo Imai, et édité par l'institut Institute of Electronic Information Communication (Denshi Joho Tsushin Gakkairon), première édition publiée le 15 Mars 1990. L'une de ces techniques est le codage Reed-Solomon, un procédé qui applique une correction d'erreurs de symboles à un sym- bole à 8 bits, qui possède une haute compatibilité avec des ordinateurs ou des appareils numériques et qui est par conséquent largement utilisé pour un transfert ou un enre- gistrement d'informations. Des mémoires flashs, qui en plus de permettre un effacement d'écriture, peuvent mémoriser des données même sans alimentation en énergie, et permettent des niveaux d'intégration supérieurs à ceux d'une mémoire DRAM, présen- tent maintenant un grand intérêt et on espère les utiliser en tant que dispositifs de mémoire. Cependant, les mémoires flashs présentent les inconvénients consistant en ce que, lorsqu'un nombre élevé d'écritures et d'effacements sont exécutés, des cellules internes sont endommagées et des données peuvent être détruites. C'est pouruqoi on utilise souvent une correction d'erreurs lorsque des données sont enregistrées dans des mémoires flashs. En outre, lorsqu'on efface les données, toutes les données deviennent des "1", de sorte que ceci est utilisé pour vérifier l'effacement. D'une manière générale, lorsque des données sont enregistrées sur une mémoire en forme de disque, 512 octets de données d'informations sont mémorisés dans un secteur. De même, étant donné que l'élément mémorise des données sous la forme d'unités de 8 bits, on utilise un code Reed- Solomon, dont les 8 bits constituent un symbole. Cependant, dans un tel code Reed-Solomon, dans lequel 8 bits forment un symbole, la longueur de codage est en général limitée à 255, et par conséquent les données doivent être réparties en une pluralité de mots de code. Sinon, à titre d'exemple, les données peuvent être protégées par un code Reed-Solomon, dans lequel un symbole contient 10 bits. Dans ce cas, il est en général possible d'avoir une longueur de code atteignant jusqu'à 1023 symboles, de sorte qu'un secteur de données constitue un seul mot de code. La figure 15, qui est annexée à la présente demande, représente une structure de code typique utilisée dans un procédé classique de codage et de décodage de cor- rection d'erreurs et en particulier un code Reed-Solomon (418, 410). Ici "418" est la longueur du symbole de code et "410" est la longueur des informations. Quatre symboles peuvent être corrigés. Sur la figure 15 la référence 30 désigne une partie comprimée, la référence 31 une partie de symbole de données d'informations réelles, la référence 32 une partie de symboles de contrôle et la référence 36 une partie de symboles fictifs. Le code Reed-Solomon représenté sur la figure 15 possède en réalité une longueur de 1023 symboles, mais il est codé en supposant que 605 symboles de la partie compri- mée 30 sont des zéro. En outre, si 1 secteur contient 512 octets, il existe 4096 bits, c'est-à-dire 4 bits de moins que le nombre nécessaire pour affecter 10 bits/symbole. On ajoute par conséquent le symbole fictif 36 à 4 bits, et À. 2736479 avec une partie 31 de données d'informations réelles de 410 symboles, 8 symboles à 10 bits sont produits pour la partie formant symbole de contrôle 32. Ci-apres, on va décrire un circuit de codage pour la production d'octets de contrôle dans le code Reed- Solomon de la figure 15, en référence à la figure 16, annexée à la présente demande. Ici, l'entrée de données et la sortie de symboles de contrôle sont traitées dans des unités à 8 bits de sorte que ces opérations peuvent être normalement exécutées par une mémoire flash. Sur la figure 16, la référence 22 désigne une borne d'entrée de données d'informations à 8 bits, la référence 19 désigne un circuit de conversion 8 bits/10 bits, la référence 23 désigne un circuit de codage pour des codes Reed-Solomon dans un espace de Galois GF (210), la référence 26 désigne une borne de sortie de symboles de contrôle à 8 bits et le chiffre de référence 29 désigne un circuit de- conversion à _bits/8 bits. On va décrire le fonctionnement de la structure de la figure 16, annexée à la présente demande. On produit tout d'abord les symboles de contrôle du code Reed-Solomon dans le circuit de codage 23, et à cet effet on efface tout d'abord à "0" le circuit 23. Tout d'abord, des données d'informations à 8 bits sont introduites à partir d'une borne 22 d'entrée de don- nées d'informations, puis sont envoyées au circuit de con- version 19 à 8 bits/10 bits. Lorsqu'une information à 10 bits s'est accumulée dans le circuit de conversion 19 à 8 bits/10 bits, cette information est envoyée au circuit de codage 23. Lorsque l'ensemble de la partie 31 du symbole de données d'informations réelles est introduite dans le cir- cuit de codage 23 y compris les 4 bits de la partie de sym- bole fictif 36 sur la figure 15, on obtient la partie 32 de symboles de contrôle à 8 octets. Cela signifie qu'il n'est pas nécessaire de calculer la partie de code comprimée 30. La partie de symboles de contrôle 32 est soumise a une conversion 10 bits/8 bits par un circuit de conver- sion 10 bits/8 bits dans le sens descendant, et des données d'octets de contrôle sont délivrés par la borne 26 de sor- tie de symboles de contrôle, tous les 8 bits. En d'autres termes, les données à 10 octets sont délivrées sous la forme de symboles de contrôle. Ci-après, on va décrire un procédé classique de décodage et en particulier un calcul de syndrome en réfé- rence à la figure 17 annexée à la présente demande. L'agencement de la figure 17 suppose l'utilisation d'une mémoire flash possédant également une fonction de contrôle d'effacement des données. Sur la figure 17, la référence 1 désigne une borne d'entrée de données pour l'introduction des données reçues à 8 bits, la référence 5 désigne un cir- cuit d'addition, dans l'espace de Galois, dans un espace de Galois GF (210), la référence 7 désigne un registre à 10 bits-, la référence 8 désigne un circuit de multiplication par un coefficient de l'espace de Galois dans un espace de Galois GF (210), la référence 9 désigne une borne de sor- tie de syndrome, la référence 20 désigne un circuit de contrôle FF (en notation hexadécimale) pour vérifier si l'ensem- ble des données à 8 bits sont formées de "1" ou non, c'est-à-dire s'il s'agit ou non de "FF (en notation hexadécimale)" sous la forme d'un code hexadécimal, et la référence 21 désigne une borne de sortie d'un drapeau de contrôle d'effacement. Tout d'abord, un décodage de correction d'erreurs est exécuté, en supposant que le registre 7 est tout d'abord effacé à 0. Les données reçues introduites à partir de la borne 1 d'entrée de données sont introduites dans le circuit de conversion à 8 bits/10 bits 19. Lorsque les don- nees à 8 bits se sont accummulées dans le circuit de conversion à 8 bits/10 bits 19, une sommation dans l'espace de Galois est appliquée à cette information et au signal de sortie du circuit 8 de multiplication par un coefficient dans l'espace de Galols, dans le circuit 5 de sommation dans l'espace de Galois. Le résultat de l'addition est envoyé au registre 7. Le signal de sortie du registre 7 est transmis à la borne d'entrée du circuit 8 de multiplication par un coefficient dans l'espace de Galois. L'état du registre 7 lorsque la totalité de la pratie 31 de symboles de données d'informations réelles et la partie de symboles de contrôle 32 ont toutes été intro- duites, est le symbole Sj, et c'est le signal de sortie délivré par la borne 9 de sortie du syndrome. A cet instant, même s'il apparaissait un glisse- ment d'unités de symboles lorsque le symbole de données de tête du code Reed-Solomon est "0", il existe encore une possibilité qu'un décodage de correction d'erreurs s'effec- tue avec le glissement encore présent, étant donné que les codes de Reed-Solomon sont des codes cycliques. D'autre part, lorsque des données sont effacées dans une mémoire flash, toutes les données deviennent "1", mais il est nécessaire de vérifier si l'effacement a été ou non exécuté sans aucune erreur. Dans ce cas, des données à 8 bits sont envoyées au circuit de contrôle de FF (en notation hexadécimale) 20 à partir de la borne d'entrée de données 1, et si un "0" est détecté dans même seulement un bit, un drapeau d'erreurs est délivré par la25 borne 21 de sortie du drapeau de contrôle d'effacement. Maintenant, comme cela est classique, lorsqu'on exécute une correction d'erreur, le décodage de code formé à partir de codes produits est exécuté après qu'lls ont été tout d'abord mémorisés dans une mémoire. La figure 18, annexée à la présente demande, représente un schéma- bloc d'un circuit montrant un exemple d'un tel cas. Sur cette figure, la référence 39 est une mémoire tampon, la réfé- rence 60 est un circuit de production de syndrome, la réfé- rence 63 est un circuit de détection de la posi- tion/d'amplitude d'erreur, qui détermine la position et l'amplitude d'une erreur, la référence 64 désigne un cir- cuit de correction et la référence 65 désigne une borne de sortie de données décodée après la correction. Dans l'agencement indiqué précédemment, les don- nées codées introduites à partir de la borne d'entrée de données 1 sont mémorisées dans la mémoire tampon 59. Une imbrication est ensuite supprimée et les données sont converties en une séquence codée et envoyées au circuit de production de syndrome 60. Sur la base du syndrome obtenu de ce fait, les positions et amplitudes d'erreurs sont déterminées par le circuit 63 de détection de posi- tions/d'ampitudes d'erreurs, des données de positions d'erreurs dans la mémoire tampon 59 sont lues par le cir- cuit de correction 64, les erreurs sont corrigées, et les données sont enregistrées dans la mémoire tampon 59. Dans le cas de codes produits, cette opération de décodage est répétée plusieurs fois et toutes les données sont décodées et délivrées par la bande 65 de sortie de données décodées. Lorsque les opérations mentionnées précédemment sont exécutées par une mémoire tampon, l'entrée de données reçue, la sortie en direction du circuit de production de syndrome, l'entrée/la sortie de données de position d'erreurs et la sortie de données corrigées doivent être exécutées selon un mode de répartition dans le temps. En particulier, lorsque le décodage est exécuté plusieurs fois comme avec des codes produits, il faut utiliser une mémoire tampon possédant un accès à grande vitesse. Afin de garantir la fiabilité de la mémoire, on utilise fréquemment une correction d'erreurs à 1 bit et une détection d'erreurs à 2 bits, un exemple typique étant le code linéaire binaire (72, 64). Ici "72" est la longueur de codage en bits et "64" est la longueur d'informations en bits, c'est-à-dire que ces longueurs sont de 8 bits de contrôle. Dans un tel circuit de décodage, toutes les don- nées binaires codées sont fréquemment décodées en parallèle et il existe fréquemment un autre circuit pour détecter des erreurs. Ce type de code est décrit par exemple dans "Fault Tolerance Systems" (édité par l'institut Institute of Elec- tronics Information Communications of Japan (Denshi Joho Tsushin Gakkai)) par Yoshihiro Toma, première édition publiée le 10 Juin 1990. La figure 19, annexée à la présente demande, représente un schéma-bloc d'un circuit de décodage clas- sique pour des codes linéaires binaires (72,64). Sur cette figure, la référence 66 désigne un circuit OU d'entrée à 8 bits, auquel sont envoyés des signaux provenant du circuit de production de syndrome 60, la référence 67 désigne un circuit NON-ET d'entrée à 72 bits, auquel sont envoyés des signaux provenant du circuit 63 de détection de posi- tion/d'amplitude d'erreurs, la référence 68 désigne un cir- cuit ET à 2 bits, auquel sont envoyés les signaux de sortie du circuit OU d'entrée 66 à 8 bits et du circuit d'entrée NON d'entrée à 72 bits et la référence 49 désigne une borne de sortie de drapeau de détection d'impossibilité de cor- rection servant à délivrer un drapeau de détection d'impossibilité de correction à partir du circuit ET 68 à 2 entrées. Dans l'agencement indiqué précédemment, lorsqu'une correction d'erreurs de mémoire est exécutée, étant donné que le trajet de données possède un agencement parallèle, des données codées à 72 bits sont tout d'abord envoyées au circuit de production de syndrome 60. Dans le circuit de production de syndrome 60, un syndrome à 8 bits est produit à partir des données reçues et est délivré. Le circuit 63 de détection de positions/d'amplitudes d'erreurs vérifie si une configuration à 8 bits de position binaire comprenant un bit de contrôle déterminé par une matrice de contrôle de parité est identique au syndrome. Le résultat est envoyé au circuit NON-OU d'entrée 67 à 72 bits et au circuit de correction 63 et simultanément 64 bits d'une partie d'informations sont envoyés au circuit de correction d'erreurs 64. Le circuit de correction 64 applique une opé- ration OU-EXCLUSIF aux bits d'informations reçus et au résultat de détection d'erreur de chaque bit, et le résul- tat est délivré par la borne 65 de sortie de données déco- dées. Lors de ce codage, une détection d'erreurs est appliquée à des erreurs sur 2 bits. Cela signifie que si le syndrome n'est pas "0" et s'il n'est pas identique à la configuration d'une matrice de contrôle de parité ayant une longueur de codage de 72 bits, une correction est impos- sible et une erreur est détectée. Le circuit OU 66 d'entrée à 8 bits vérifie que les 8 bits du syndrome ne sont pas "0", et le circuit NON- OU 67 d'entrée à 72 bits vérifie si l'erreur n'est pas une erreur sur 1 bit, et le produit logique des deux résultats de contrôle dans le circuit ET 68 à 2 bits est délivré par la borne 49 de sortie du dra- peau de détection d'impossibilité de correction. L'agencement et le fonctionnement mentionnés pré- cédemment sont également décrits par exemple dans la demande de brevet japonais Sho 63-5099 (déposée par D.W. Price le 8 Novembre 1972). Problèmes que l'invention a pour objet de résoudre Étant donné que le procédé de codage/décodage classique de correction d'erreurs est conçu de la manière décrite précédemment, il laisse subsister un grand nombre de problèmes comme cela va être décrit ci-après. Le premier problème réside dans le fait que si on utilise un code ReedSolomon à 1 symbole et 10 bits pour des données d'entrée/de sortie à 8 bits, il est nécessaire d'utiliser un circuit de conversion 8 bits/10 bits et un circuit de conversion 10 bits/8 bits et des signaux d'horloge de symboles doivent être produits à la fois pour 8 bits et pour 10 bits, et un signal d'horloge de bits est requis. Le second problème réside dans le fait qu'un cir- cuit spécial est nécessaire pour vérifier si les données sont toutes des "1" afin de vérifier l'effacement d'une mémoire flash. Le troisième problème réside dans le fait que, même lorsque le glissement se produit dans un code Reed- Solomon dans des unités de symboles, un décodage de correc- tion peut laisser inchangé le glissement étant donné que le code Reed-Solomon est cyclique. Le quatrième problème réside dans le fait que, lorsque des données codées sont mémorisées dans une mémoire, étant donné que l'entrée de données reçues, l'en- trée/la sortie dans le circuit de décodage et la sortie du résultat décodé sont exécutées sur une base à division dans le temps, il est nécessaire d'utiliser une mémoire à accès à grande vitesse pour exécuter une pluralité d'opérations de décodage. Le cinquième problème tient au fait que, pour délivrer un drapeau d'impossibilité de correction d'erreur dans un code linéaire binaire (72,64) utilisé pour une cor- rection d'erreurs en mémoire, il est nécessaire d'exécuter un contrôle d'erreur sur 1 bit dans 72 bits, et ceci requiert un circuit pour appliquer un calcul logique au résultat. Ceci rend inévitable un long retard et requiert un circuit possédant un nombre élevé de portes pour exécu- ter le calcul. L'invention a été conçue pour éliminer les pro- blèmes mentionnés précédemment, qui sont propres à la tech- nique antérieure. Elle a pour objet de fournir un procédé et un circuit de correction d'erreur qui exécutent un codage et un décodage de correction d'erreurs au moyen d'une structure simple avec une très haute fiabilité, au moyen du traitement uniquement de symboles à 8 bits et en supplément des circuits redondants. Moyens utilisés pour éliminer les problèmes mentionnés pré- cédemment Pour atteindre les objectifs mentionnés précédem- ment, la présente invention fournit un procédé de codage/ décodage de correction d'erreurs pour coder et décoder des codes Reed-Solomon formés de "grands symboles" dans un espace de Galois comportant un nombre d'éléments supérieur au nombre de types de symboles d'informations, caractérisé en ce qu'il comprend: un processus de transmission, lors duquel des données fictives sont positionnées dans une par- tie des codes Reed-Solomon formés de "grands symboles" dépassant la longueur en bits desdits symboles d'informa- tions, un codage est exécuté et, après le codage, unique- ment des données binaires, qui subsistent après l'élimination de ces données fictives, sont transmises, un processus d'addition lors duquel, côté décodage, des don- nées fictives sont tout d'abord ajoutées aux symboles d'une partie d'informations sous la forme de données binaires, qui sont insuffisantes pour constituer un symbole desdits codes Reed-Solomon, un processus de transmission lors duquel, lorsqu'un symbole de contrôle est transmis, des parties correspondant aux longueurs en bits de symboles d'informations dans lesdits "grands symboles" sont transmis sans modification, un processus de transmission lors duquel, lorsqu'un symbole de contrôle est transmis, des parties dans des codes Reed-Salomon formés de "grands sym- boles" dépassant les longueurs en bits desdits symboles d'informations sont transmisesconjointement après que les- dites parties en excès ont été collectées à partir d'une pluralité de symboles d'informations, regroupés en des lon- gueurs en bits équivalents aux longueurs en bits desdits symboles d'informations, et. transmises un processus lors duquel, lorsque le décodage est exécuté, des bits fictifs sont ajoutés et un calcul de syndrome est exécuté sans modification de parties de symboles de contrôle correspon- dant aux longueurs en bits de symboles d'informations dans lesdits "grands symboles" transmis en premier, et un calcul de syndrome sur la base des données des bits de contrôle est appliqué auxdites données transmises conjointement dans des parties dépassant les longueurs en bits desdits sym- boles d'informations dans lesdits "grands symboles" trans- mis ultérieurement, et un processus, qui applique une sommation, dans le domaine de Galois, au résultat de calcul dudit syndrome sur la base d'une information obtenue en premier et sur la base de symboles de contrôle, et au résultat de calcul dudit syndrome sur la base de données dépassant les longueurs en bits desdits symboles d'informa- tions transmis ultérieurement. Pour atteindre les objectifs mentionnés précédem- ment, la présente invention fournit, selon un autre aspect, un procédé de codage/décodage de correction d'erreurs qui comprend un processus selon lequel, lors de l'exécution du codage et du décodage de codes de correction d'erreurs, une inversion 0/1 est appliquée à toutes les informations et à tous les octets de contrôle avant la transmission, et l'inversion 01 est appliquée aux données de lecture avant le décodage. Pour atteindre les objectifs mentionnés précédem- ment, la présente invention fournit, selon un autre aspect, un procédé de codage/décodage de correction d'erreurs pour coder et décoder des codes de correction d'erreurs, dont la longueur de codage a été comprimée, ledit procédé compre- nant: un processus pour ajouter une configuration de don- nées à ladite partie comprimée pour produire des symboles de contrôle de sorte que des données, dans lesquelles des informations et des symboles de contrôle sont tous des "1", sont un code et transmettre uniquement lesdites infor- mations et lesdits symboles de contrôle, et côté décodage, un processus pour ajouter des données de syndromes corres- pondant à des données dans lesdites parties comprimées à un syndrome produit par lesdites informations et lesdits sym- boles de contrôle. Pour atteindre les objectifs mentionnés précédem- ment, l'invention fournit en outre, selon un autre aspect, un procédé de codage/décodage de correction d'erreurs pour le codage et le décodage de codes de correction d'erreurs, dont la longueur de code a été comprimée, caractérisé en ce qu'il comprend un processus pour additionner une configura- tion de données de codes à une partie comprimée d'un sym- bole d'information immédiatement précédent, de manière à produire un symbole de contrôle, et transmettre uniquement ladite information et ledit symbole de contrôle, et côté décodage, un processus pour ajouter un syndrome correspon- dant à ladite configuration de données additionnée à ladite partie comprimée, pour un syndrome produit par ladite information et ledit symbole de contrôle. Pour atteindre les objectifs mentionnés précédem- ment, l'invention fournit en outre selon un autre aspect, un circuit de codage/décodage de correction d'erreurs, qui mémorise des données codées de correction d'erreurs prove- nant d'une partie d'entrée de données dans une mémoire tam- pon et exécute une pluralité d'opérations de décodage en fonction du code de correction d'erreurs, ce circuit com- prenant des moyens de calcul de syndrome qui appliquent un calcul de syndrome sur les données d'entrée et sur les don- nées situées dans la mémoire tampon, et des moyens qui exé- cutent un décodage en sélectionnant l'un ou l'autre de ces deux syndromes et des corrections d'erreurs. Pour atteindre les objectifs indiqués précédem- ment, la présente invention indique en outre, selon un autre aspect, un procédé de codage/décodage de correction d'erreurs, selon lequel pour le codage/le décodage de cor- rection d'erreurs, on met en oeuvre un processus qui traite le poids d'une matrice de contrôle de parité uniquement en tant que "1"', '"7" et '"3" dans un code linéaire binaire (76, 64), qui exécute une correction d'erreurs sur 1 bit et une correction d'erreurs sur 2 bits. Dans le procédé de codage/décodage de correction d'erreurs mentionné en premier lieu, lorsque 8 bits d'informations sont traités sous la forme d'un symbole et qu'un code Reed-Solomon est formé de symboles plus grands, des bits fictifs sont ajoutés pour combler un manque de bits de manière à former un symbole. Huit bits du symbole de contrôle Reed- Solomon ainsi formé sont transmis après le symbole d'informations, de la même manière que l'informa- tion, tandis que les bits en supplément du symbole de contrôle sont transmis ensemble plus tard. Lors du déco- dage, les bits fictifs sont ajoutés aux symboles d'infor- mations à 8 bits et aux symboles de contrôle à 8 bits, un calcul de syndrome est exécuté et un calcul de correction est appliqué aux données de bits dans les symboles de contrôle regroupant les bits en excès, qui sont transmis ultérieurement. Dans le procédé de codage/décodage de correction d'erreurs selon le deuxième mode de mise en oeuvre selon l'invention, toutes les informations et tous les symboles de contrôle sont inersés avant d'être enregistrés dans une mémoire flash. Lorsque ces données sont lues, par inversion et décodage, tous les "uns" de l'état d'effacement de la mémoire flash peuvent être traités comme étant tous des "0" de données codées. Dans le procédé de codage/décodage de correction d'erreurs selon le troisième mode de mise en oeuvre de l'invention, l'information fictive est produite dans la partie comprimée de manière à former un code même lorsque les informations et les octets de contrôle sont tous des "1". Côté décodage, des données de syndrome correspondant à des données situées dans la partie comprimée sont ajoutées au syndrome produit par les informations et les symboles de contrôle. Dans le procédé de codage/décodage de correction d'erreurs selon le quatrième mode de l'invention, des don- nées de codes sont affectées à la partie de tête de la par- tie comprimée. Lors du codage, un syndrome de contrôle est produit sur la base de ces données codées, et seules des informations et des symboles de contrôle sont transmis. Lors du décodage, un syndrome correspondant à cette confi- guration de données de codes est ajouté au syndrome produit par ces informations et ces symboles de contrôle. Dans le premier mode de réalisation du circuit de codage/décodage de correction d'erreurs selon la présente invention, le syndrome correspondant à des données d'entrée ou le syndrome correspondant aux données de la mémoire tam- pon est sélectionné et une correction d'erreur et un déco- dage sont exécutés sur la base de cette sélection. Cela permet une fréquence réduite d'accès à la mémoire tampon et une vitesse inférieure de fonctionnement de la mémoire tam- pon. Dans le procédé de codage/décodage de correction d'erreurs dans le dernier mode indiqué précédemment de mise en oeuvre du procédé de codage/décodage de correction d'erreurs selon l'invention, pendant un codage et un déco- dage d'erreurs, la pondération de la matrice de contrôle de parité est agencée de manière à être "1", "3", "7" dans un code linéaire binaire 76,64, qui exécute une correction d'erreurs sur 1 bit et une détection d'erreurs sur 2 bits. Pour détecter si une correction d'erreurs est impossible, la pondération du syndrome est déterminée et la détection est exécutée sur la base de cette pondération. D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci- après prise en référence aux dessins annexés, sur les- quels: - la figure 1 représente un schéma-bloc d'un cir- cuit pour la mise en oeuvre d'un procédé de codage/décodage de correction d'erreurs selon une première forme de réali- sation de la présente invention; - la figure 2 est un schéma-bloc d'un circuit pour la mise en oeuvre d'un procédé de codage/décodage de correction d'erreurs selon un second mode de mise en oeuvre de la présente invention; - la figure 3 est un schéma-bloc d'un premier exemple d'un circuit de décodage utilisé pour la mise en oeuvre d'un procédé de codage/décodage de correction d'erreurs selon un troisième mode de mise en oeuvre de la présente invention; - la figure 4 est un schéma-bloc d'un second exemple d'un circuit de décodage utilisé pour la mise en oeuvre d'un procédé de codage/décodage de correction d'erreurs selon un troisième mode de mise en oeuvre de la présente invention; - la figure 5 est un schéma-bloc d'un circuit pour exécuter une détermination de synchronisation dans un procédé de codage/décodage de correction d'erreurs selon un quatrième mode de mise en oeuvre de la présente invention; - la figure 6 est un schéma-bloc d'un circuit correspondant à la structure de code représentée sur la figure 8 dans la mise en oeuvre du procédé de coda- * ge/décodage de correction d'erreurs conformément au troi- sième mode de mise en oeuvre de la présente invention; - la figure 7 est un schéma-bloc d'un autre exemple d'un circuit utilisé pour la mise en oeuvre du pro- cédé de codage/décodage de correction d'erreurs conformé- ment au troisième mode de mise en oeuvre de la présente invention; - la figure 8 est un schéma décrivant la struc- ture d'un code Reed-Solomon (520,512) pour l'exécution du troisième mode de mise en oeuvre de la présente invention; - la figure 9 est un schéma décrivant la struc- ture d'un code pour l'exécution du quatrième mode de mise en oeuvre de la présente invention; - la figure 10 est un schéma-bloc montrant un premier exemple d'un circuit de correction de données de syndrome conformément à l'agencement de la figure 1; - la figure 11 est un schéma-bloc montrant un second exemple d'un circuit de correction de données de syndrome conformément à l'agencement de la figure 1; - la figure 12 est un schéma-bloc d'un circuit pour la mise en oeuvre d'un procédé de codage/décodage de correction d'erreurs selon un sixième mode de mise en oeuvre de la présente invention; - la figure 13 est un schéma-bloc d'un circuit pour l'exécution d'un procédé de codage/décodage de correc- tion d'erreurs selon un septième mode de mise en oeuvre de la présente invention; - la figure 14 est un schéma-bloc d'un circuit montrant un exemple du circuit de détection de nombres pairs et du facteur de pondération "5" de la figure 13; - la figure 15 est un schéma décrivant une struc- ture de code typique lors de la mise en oeuvre d'un procédé classique de codage/décodage de correction d'erreurs; - la figure 16 est un schémabloc d'un circuit de codage pour produire les octets de contrôle du code Reed- Solomon de la figure 15; - la figure 17 est un schéma-bloc d'un circuit de décodage pour la mise en oeuvre d'un procédé de coda- ge/décodage classique de correction d'erreurs; - la figure 18 est un schéma-bloc d'un circuit pour le décodage d'une structure de code de produit dans un procédé classique de codage/décodage de correction d'er- reurs; et - la figure 19 est un schéma-bloc d'un circuit de décodage pour un code linéaire binaire (72,64) dans un pro- cédé classique de codage/décodage de correction d'erreurs. On va décrire ci-après les modes de mise en i7 oeuvre préféres de l'invention. Mode de mise en oeuvre 1 La figure 1 est un schéma-bloc d'un premier cir- cult utilisé pour l'exécution d'un procédé de coda- ge/décodage de correction d'erreurs selon l'invention, qui illustre en particulier le circuit de décodage jusqu'au calcul du syndrome d'un code Reed-Solomon (520-512) com- primé, dérivé d'un code à 10 bits, 1 symbole (1023-1015). Sur la figure, la référence 2 désigne 2 bits de données fictives, qui sont des bits en surplus dans 1 sym- bole (par exemple un circuit d'entrée de données fictives raccordé à l'entrée "00"), la référence 3 désigne un cir- cuit de correction de syndrome qui produit des données de syndrome conformément à la partie en surplus d'un symbole de contrôle (2 bits x 8 symboles), la référence 4 désigne un sélecteur qui sélectionne deux données à 10 bits, la référence 5 désigne un circuit d'addition dans un espace de Galois GF (210), la référence 7 désigne un registre à 10 bits, la référence 8 désigne un circuit de multiplication par un coefficient de Galois dans un espace de Galois GF 2E10, la référence 6 désigne un sélecteur qui sélectionne deux données à 10 bits, la référence 9 désigne une borne de sortie de syndrome, et la référence 10 désigne un circuit d'inversion 0/1 raccordé à une borne d'entrée de données 1. La première forme de réalisation résout les pre- mier et second problèmes mentionnés précédemment. On va décrire ci-après le fonctionnement de l'agencement mentionné précédemment. Dans l'agencement de la figure 1, on suppose que toutes les données de codes sont enregistrées après une inversion 0/1. L'entrée de données de codes à partir de la borne d'entrée de données 1 est formée par des données qui sont inversées en des unités à 8 bits. Ces données sont inversées dans le circuit d'inversion 01/1 10, c'est-à-dlre que si tous les bits contenus dans les données enregistrées sont des "1", ils deviennent tous des "0" après inversion. C'est pourquoi, lorsqu'une mémoire flash est effacée et que toutes les données effacées deviennent des "1", un contrôle de syndrome peut être exécuté lorsque le signal de sortie du circuit d'inversion 0/1 est un code ne contenant que des "0o". Ceci résout le second problème. Ci-après, on va décrire la solution apportée au premier problème. Tout d'abord, dans les 512 octets d'informations transmis en premier, les deux bits en excès sont codés par exemple sous la forme "0". De même sur le côté réception, des données fictives (par exemple "0") sont ajoutées par le circuit 2 d'entrée de données fictives et sont envoyées au circuit 5 de sommation dans l'espace de Galois par l'intermédiaire d'un sélecteur 4, sous la forme de symboles à 10 bits. De même des données qui proviennent du registre 7 et qui ont traversé le circuit 8 de multiplication dans l'espace de Galois et sont délivrées par le sélecteur 6, sont également envoyées au circuit 5 de sommation dans l'espace de Galois. Ce circuit exécute le même calcul qu'un circuit classique de production de syndrome. Ensuite, les octets de contrôle à 8 symboles sont introduits, mais seules des données à 8 bits, qui sont identiques à des symboles d'informations sont introduites. Comme dans le cas de symboles d'informations, des données ficties (par exemple "0") sont ajoutées à partir du circuit d'entrée de données fictives 2, et sont envoyées au circuit 5 de sommation dans l'espace de Galois à partir du sélec- teur 4, sous la forme de symboles à 10 bits, et un calcul de syndrome est exécuté comme avec des symboles d'informations. Enfin, en tant que séquence de code, 2 bits en surplus dans chaque symbole de contrôle sont regroupés en *. 2736479 des unités à 8 bits, et 2 symboles sont introduits sous la forme de données à 8 bits. Ces données sont envoyées au circuit de correction de données de syndromes 3, et les opérations ultérieures de multiplication par un coefficient dans le domaine de Galois GF (210) et d'addition dans le domaine de Galois sont exécutées. a4J(d7"3J + d6a2J + d5aJ + d4) + (d3a 3j + d2a2J + d1aJ + do) Ici di est 000(en notation hexadécimale), 100 (en notation hexadécimale), 200 (en notation hexadécimale) ou 300 (en notation hexadécimale) en termes de codes HEX, c'est-à-dire codes hexadécimaux. Les données de correction ainsi obte- nues sont ajoutées par le circuit 5 de sommation dans le domaine de Galois, aux données de syndromes jusqu'au sym- bole de contrôle immédiatement précédent. Le symbole de contrôle immédiatement précédent est un symbole provenant du registre 7, qui a traversé le sélecteur 4 et est délivré par-- l'intermédiaire du sélecteur 6. Le résultat de l'addition du circuit d'addition dans l'espace de Galois est à nouveau mémorisé dans le registre 7. Ce résultat est ensuite délivré en tant que syndrome Sj par la borne 9 de sortie de syndrome. On va maintenant décrire un exemple d'agencement du circuit 3 de correction de données de syndromes, sur la base du schéma-bloc de la figure 10. Sur cette figure, la référence 37 désigne une borne d'entrée de données reçue à 8 bits, les références 38-40 sont des circuits de multipli- cation par des coefficients dans un espace de Galois GF(21 ), les références 41-44 sont des circuits de somma- tion dans un espace de Galois GF(21 ), la référence 45 désigne un registre à 10 bits, la référence 46 désigne un circuit de multiplication dans un espace de Galois GF(210 ) et la référence 47 désigne une borne de sortie de données corrigées. On va maintenant décrire le fonctionnement de l'agencement mentionné précédemment. Conformément à cet exemple, pour une entrée à 8 bits, les 2 bits supérieurs de 4 symboles de contrôle sont introduits conjointement, ce qui fournit une entrée de 2 symboles pour 8 symboles de contrôle. Les symboles intro- duits en 8 bits à partir de la borne d'entrée de données reçues 37 sint ensuite envoyés selon une séquence d'ordre décroissance de symboles de contrôle respectivement aux circuits 38-540 de multiplication par des coefficients de Galois, comportant les coefficients a3j, 2j, aj, et le résultat est additionné par les circuits 41-43 d'addition dans l'espace de Galois. Étant donné que seuls les 2 bits supérieurs sont des "1" dans ce processus, le circuit logique concernant les 8 bits inférieurs peut être supprimé, et la taille du circuit peut être réduite. Le résultat fournit par le circuit 43 de somma- tion dans l'espace de Galois est envoyé au circuit 44 de sommation dans l'espace de Galois, est ajouté au signal de sortie du circuit 46 de multiplication par des coefficients de l'espace de Galois et est envoyé au registre 45. La valeur d'initialisation du registre 45 est "0", et son signal de sortie est envoyé au circuit 46 de multiplication par des coefficients dans l'espace de Galois. Le circuit 46 de multiplication par des coefficients dans l'espace de Galois joue le même rôle que le circuit 8 de multiplication par. des coefficients dans l'espace de Galois de la figure 1, mais il exécute un calcul de la 4j-ème puissance, lors duquel 4j est le 4-ème ordre de ce circuit 8 de multiplica- tion dans l'espace de Galois. Ceci est dû au fait que les 2 bits supérieurs des octets de contrôle de 4 symboles sont affectés à des données à 8 bits. Les 2 bits supérieurs des symboles de contrôle suivants sont traités de la même manière et sont mémorisés dans le registre 45. Ceci achève le calcul des données de correction. Ci-après on va décrire, en référence au schéma- bloc de la figure 11, un second exemple d'agencement du circuit 3 de correction de données de syndromes. L'agence- ment de la figure 11 est obtenu en supprimant le registre 45 et le circuit 44 de sommation dans l'espace de Galois et en ajoutant un sélecteur 48. On va décrire le fonctionnement de cet agence- ment. Dans l'agencement de la figure 11, le fonctionne- ment du circuit 43 de sommation dans l'espace de Galois est identique à celui de la figure 10. Cependant, le signal de sortie du circuit 43 de sommation dans l'espace de Galois, qui est obtenu en réponse au symbole d'entrée indiqué précédemment traverse le circuit 46 de multiplication par des coefficients dans l'espace de Galois, par l'intermédiaire du sélecteur 48 et est délivré par la borne 47 de sortie de données corrigées. - Ce résultat est ajouté, par le circuit 5 de som- mation dans l'espace de Galois, au résultat de sortie du registre 7, qui a traversé le sélecteur 4 de la figure 1 et a transité dans le sélecteur 6, et est mémorisé dans le registre 7. Le signal de sortie du circuit 43 de sommation dans l'espace de Galois traverse sans modification le sélecteur 48, en raison du symbole à 8 bits suivant, et un syndrome est obtenu au moyen de la même opération que pour le symbole précédent. Forme de réalisation 2 La figure 2 est un schéma-bloc pour la mise en oeuvre du procédé de codage/décodage de correction d'erreurs selon un second mode de mise en oeuvre de la pré- sente invention, en particulier pour résoudre le second problème. Conformément à la première forme de réalisation, étant donné que toutes les données codées étaient inversées avant l'enregistrement, il était impossible de distinguer si l'information était un code formé uniquement par des "0" ou si, sous l'effet d'un déplacement, il était mainte- nant constitué par uniquement des "1", mais la construction de la figure 2 résout ce problème. Sur la figure 2, la référence 11 désigne un sélecteur pour des entrées de données à 8 bits, ce sélec- teur lisant un signal d'entrée provenant de la borne de données d'entrée 1 par l'intermédiaire du circuit d'inver- sion 0/1 10, soit directement. Conformément à l'agencement mentionné précédem- ment, dans les conditions normales, un calcul direct de syndrome lu est appliqué aux données reçues à partir de la borne d'entrée de données 1 par l'intermédiaire du sélec- teur 11. Les données introduites par l'intermédiaire du circuit d'inversion 0/1 10 sont sélectionnées et lues pour le calcul d'un syndrome uniquement lors de l'exécution d'un contrôle d'effacement de la mémoire flash. - Dans ce cas, des données codées de façon ordi- naire sont mémorisées sans exécution d'une inversion 0/1. Naturellement on comprendra que, bien que la seconde forme de réalisation représentant l'exemple dans lequel le cir- cuit d'inversion 0/1 10 et le sélecteur 11 sont commandés séparément, ceci peut être mis en oeuvre également au moyen d'un circuit OU-EXCLUSIF incluant ces deux unités. Forme de réalisation 3 En ce qui concerne le second problème, les pre- mière et seconde formes de réalisation décrivaient un pro- cédé pour contrôler l'effacement d'une mémoire flash, c'est-à-dire vérifier que l'état de la mémoire était constitué uniquement par des "1". La troisième forme de réalisation propose un procédé pour contrôler l'effacement d'une mémoire flash simplement au moyen du réglage d'initialisation de syndrome du registre 7. En ce qui concerne le troisième problème, ce troisième mode de mise en oeuvre propose également un procédé pour détecter un glissement s'il se produit un glissement d'unités de sym- boles. La figure 8 représente l'agencement d'un code Reed-Solomon (520, 512) utilisé lors de l'exécution du troisième mode de mise en oeuvre. Cette structure de code peut être appliquée également à la résolution du premier problème du premier mode de mise en oeuvre. Sur la figure 8, la référence 30 désigne une par- tie de code comprimée, la référence 31 désigne une partie de symbole de données d'informations réelles, la référence 32 désigne une partie de symbole de contrôle, la référence 33 désigne un symbole fictif inséré pour former un code même lorsque l'information et les symboles de contrôle sont tous des "1" et la référence 34 désigne un symbole de contrôle d'addition formé par réunion des 2 bits supérieurs de chaque symbole de contrôle à 10 bits, et par addition de ces bits à l'extrémité d'une séquence de code. Le code Reed-Solomon, dans lequel le symbole com- prend 10 bits, permet normalement une longueur de code de 1023 symboles. Ici, contrairement à l'exemple classique de la figure 15, la partie de symbole de données d'informa- tions réelles à 8 bits 31, qui est l'unité de mémorisation de la mémoire flash, est considérée comme constituant un symbole, et des bits fictifs, par exemple "0" sont insérés dans les 2 bits supérieurs. Ceci rend inutile une conver- sion 8 bits / 10 bits. La partie de symbole de contrôle 32 produite par ce symbole d'information comprend 10 bits par symbole, et il n'existe aucune garantie que les 2 bits supérieurs soient des données fixées. Seuls les 8 bits inférieurs sont disposés en aval du symbole d'informations à 8 bits, les 2 bits supérieurs étant regroupés dans des unités à 8 bits, et les deux symboles de contrôle d'addition 34 sont ajoutés en tant que symboles supplémentaires en arrière de la par- tie de symbole de contrôle 32 contenant des octets de contrôle. Toutes ces opérations peuvent être exécutées au moyen d'un traitement de blocs de symboles. Ci-après, on va décrire la structure de code, qui résout les second et troisième problèmes, en référence à la figure 8. En prenant un code Reed-Solomon 1023, 1024 com- portant 10 bits/symboles à titre d'exemple, on suppose que le polynôme primitif est: P(X) = X10 + X3 + 1 et que la fonction génératrice est: 615 G(X) = H (X-aj) avec ai = o49i, et j=508 e étant un élément primitif de P(X). Dans ce cas, lorsque la partie de tête des données fictives est dans la position 0, c'est-à-dire que la partie avant de la partie de symbole d'information réelle 31 est dans la 503-ème position, 19D (en notation hexadécimale) est positionné dans -la position 278.et OAB (en notation hexadécimale) est positionné dans la position 454 en tant que symbole fictif 33 dans la par- tie de données comprimées 30, et ensuite les 8 symboles de la partie de symboles de contrôle 32 sont tous formés par des "1" si la partie de symboles de données d'informations réelles 31 sur la figure 8 est formée uniquement par des "1" et que les parties à 2 bits supérieurs des symboles d'informations sont des "0". En d'autres termes, l'état obtenu lorsque la mémoire flash est effacée et que toutes les données sont "1", peut être considéré comme un code Reed-Solomon (520, 512) sur la figure 8. Ci-après, on va décrire le circuit de codage pour la structure de code représentée sur la figure 8. La figure 6 est un schéma-bloc montrant un agen- cement typique d'un circuit de codage correspondant à la structure de code de la figure 8. Sur cette figure, la référence 22 désigne une borne d'entrée de données d'infor- mations à 8 bits, la référence 2 désigne un circuit d'entrée de données fictives pour les 2 bits supérieurs de symboles d'informations, la référence 23 est un circuit de codage apte à régler une position initiale par exemple d'un registre à décalage à réaction linéaire dans un espace de Galois GF (210), la référence 24 désigne un circuit de réglage des données d'initialisation du circuit de codage pour initialiser le registre des circuits de codage 23, la référence 25 désigne un sélecteur qui sélectionne, comme signal de sortie, soit les 8 bits inférieurs de symboles de contrôle ou de symboles formés par regroupement des 2 bits supérieurs dans 8 bits, et la référence 26 désigne une borne de sortie de symboles de contrôle servant à délivrer des données d'octets de contrôle. Comme cela ressort à l'évidence des figures, ce circuit n'est, dans la pratique, pas différent d'un circuit de codage classique du point de vue volume de calcul et taille de circuit. On va maintenant décrire le fonctionnement de la forme de réalisation mentionnée précédemment. Tout d'abord, avant que les données d'informa- tions à 8 bits soient introduites par la borne 22 d'entrée de données d'informations, le symbole fictif 33 sur la figure 8 est introduit et calculé par le circuit de codage 23. Cependant, étant donné que le symbole fictif 33 est une valeur fixe, l'état du circuit de codage avant l'entrée des données d'informations suivantes peut être calculé en pre- mier. Par exemple, en supposant que le circuit de codage 23 est un registre à décalage à réaction linéaire du type tel qu'il était utilisé de façon classique, les symboles de contrôle étant obtenus lorsque les symboles d'informations sont introduits, et en considérant les symboles de contrôle comme étant des coefficients d'ordre d'un polynôme, les états du registre pendant le calcul sont, par ordre décroissant, 174 (en notation hexadécimale), OB6 (en nota- tion hexadécimale), 105 (en notation hexadécimale), OEA (en notation hexadécimale), 26B (en notation hexadécimale), 260 (en notation hexadécimale), 18F (en notation hexadécimale), OD7 (en notation hexadécimale). Le résultat de ce calcul peut être envoyé en tant que valeur d'initialisation par le circuit 24 des données d'initialisation du circuit de codage au registre du circuit de codage 23. L'initialisa- tion peut être obtenue au moyen de l'envoi direct de don- nées par exemple à la borne de positionnement et à la borne de remise à l'état initial d'un circuit à bascule bistable. Ensuite 2 bits, par exemple "0", sont ajoutés par le circuit 2 d'entrée de données fictives à 2 bits au signal d'entrée de données d'informations à 8 bits prove- nant de la borne 22 d'entrée de données d'informations, et le résultat est envoyé sous la forme de données de symboles à 10 bits au circuit de codage 23. Lorsque l'introduction de 512 symboles de données d'informations à 8 bits est achevée, on obtient 8 symboles de contrôle dans le circuit de codage 23, mais chacun de ces symboles de contrôle com- prend 10 bits. Pour résoudre ce problème, les 8 bits infé- rieurs de chaque symbole de contrôle sont tout d'abord délivrés par la borne 26 de sortie de symboles de contrôle par l'intermédiaire du sélecteur 25, puis les 2 bits supé- rieurs de chaque symbole de contrôle sont regroupés dans des unités à 8 bits et sont délivrés par la borne 26 par l'intermédiaire du sélecteur 25. De cette manière, toutes les données peuvent être traitées sous la forme de signaux d'horloge de symboles de données d'informations à 8 bits. Ci-après, on va décrire le procédé permettant de résoudre les second et troisième problèmes. La figure 7 représente un agencement typique permettant d'atteindre cet objectif. La référence 27 désigne un circuit de sommation dans l'espace de Galois comprenant une porte OU-EXCLUSIF à 8 bits, et la référence 28 désigne un circuit 28 de réglage de données de correction de symboles de contrôle pour l'envoi de données de correction au circuit 27 de sommation dans l'espace de Galois. Comme on peut le voir sur la figure, l'agencement de ce circuit jusqu'à la sortie du sélecteur 25 est essentiellement identique à celui de la figure 6. Cependant il n'existe aucun circuit pour posi- tionner une valeur d'initialisation, le circuit 23 étant effacé à "0" avant l'entrée de données d'informations. On va maintenant décrire le fonctionnement de l'agencement mentionné précédemment. Dans l'agencement de la figure 7, en dehors du fait que le réglage d'initialisation du circuit de codage 23 est "0", l'agencement est fondamentalement le même que celui de la figure 6. Le symbole fictif délivré sous la forme d'une valeur fixe est traité comme indiqué ci-après. Étant donné que le code Reed-Solomon est le code linéaire, le symbole de contrôle correspondant au symbole fictif 33 sur la figure 8 peut être ajouté au symbole de contrôle obtenu à partir du réglage d'initialisation de-"0" par une sommation dans l'espace de Galois par l'intermédiaire du circuit 27 de sommation dans l'espace de Galois pour le circuit 28 de réglage des données de correction des sym- boles de contrôle. Les symboles de contrôle correspondant au s y m b o 1 e f i c t i f 33 s o n t 0 4 A (en notation hexadécimale), 015 (en notation hexadécimale), 3F (en notation hexadécimale), 294 (en notation hexadéci- male), 125 (en notation hexadécimale), 09F (en notation hexadécimale), 02B (en notation hexadécimale), 274 (en notation hexadécimale). Comme le sélecteur 25 délivre des 8 bits de données à la fois, le signal de sortie du circuit 28 de réglage des données de correction de symboles de contrôle est, dans l'ordre décroissant, 4A (en notation hexadécimale), 15 (en notation hexadécimale), AF (en nota- tion hexadécimale), 94 (en notation hexadécimale), 95 (en notation hexadécimale), 9F (en notation hexadécimale), 2B (en notation hexadécimale), 74 (en notation hexadécimale), 04 (en notation hexadécimale), 42 (en notation hexadécl- maie). Le signal de sortie du circuit 28 de réglage des données de correction de symboles de contrôle est ensuite ajouté au signal de sortie du sélecteur 25 au moyen d'une sommation dans l'espace de Galois dans le circuit 27 de sommation dans l'espace de Galois, et le résultat est déli- vré par la borne 26 de sortie de symboles de contrôle. Ci- après, on va décrire un exemple d'un circuit de décodage de la troisième forme de réalisation. Conformément à la pré- sente invention, un décodage est caractérisé par un calcul de syndromes, de sorte que l'on va décrire une partie du circuit de production de syndromes comme dans le cas de la première forme de réalisation. La figure 3 est un schéma-bloc d'un circuit de décodage appliqué à la troisième forme de réalisation. Une différence par rapport à l'agencement de la figure 1 est que les moyens 12 de réglage des données d'initilisation de syndromes sont prévus à la place du circuit d'inversion 0/1 10._ On va décrire ci-après le fonctionnement de l'agence- ment mentionné précédemment. Dans ce cas, le symbole fictif 33 sur la figure 8 n'est pas introduit pour des données reçues, qui ont été reçues selon des unités à 8 bits. C'est pourquoi, d'une manière semblable au fonctionnement du circuit de codage de la figure 6, le résultat intermédiaire d'un calcul de syn- drome correpsondant au symbole fictif 33 juste avant l'entrée de données d'informations dans le registre 7 est tout d'abord calculé et est positionné dans des moyens 12 de réglage de données d'initialisation de syndromes. En utilisant des paramètres semblables à ceux de l'exemple précédent, les syndromes SO - S7 sont positionnés, c'est-à- dire: S0 = 09C (en notation hexadécimale) S1 = 1FB (en notationhexadécimale) S2 = 026 (en notation hexadécimale) S3 = 10F (en notation hexadécimale) S4 = 145 (en notation hexadécimale) S5 = 343 (en notation hexadécimale) S6 = 248 (en notation hexadécimale) S7 = 102 (en notation hexadécimale) Le reste de l'opération est identique à celui de l'agencement de la première forme de réalisation, hormis qu'il n'est pas prévu de circuit d'inversion 0/1 10. Ci-après on va décrire le procédé, selon lequel on applique une correction au moyen de données de syndromes pour le symbole fictif 33 sur la figure 8 après calcul de syndromes pour des données d'informations, comme cela a été fait pour le circuit de codage en référence à la figure 7. La figure 4 représente un schéma-bloc montrant l'agencement de ce circuit de codage. Un circuit 14 de réglage de don- nées de correction de syndrome est prévu à la place des moyens 12 de réglage de données de correction de syndromes de la figure 6. De même, la référence 13 désigne un circuit de sommation dans l'espace de Galois, qui exécute une som- mation dans un espace de Galois GF (210), ce circuit 13 comprenant une porte OU-EXCLUSIF. L'opération exécutée par l'agencement de la figure 4 est le calcul exécuté par l'agencement de la figure 6, hormis que les données d'initialisation position- nant le registre 7 de la partie de circuit formant généra- teur de syndromes sont toutes des "0". Lorsque toutes les données reçues ont été intro- duites, des syndromes sont obtenus et ces syndromes sont délivrés par la borne 9 de sortie de syndromes, les nombres de syndromes des données fictives de la figure 8, qui sont délivrés par le circuit 14 de réglage des données de cor- rection de syndromes, sont respectivement ajoutés aux syn- dromes de données reçues dans le circuit 13 de sommation dans l'espace de Galois. En utilisant les paramètres de l'exemple précédent, ces données de correction sont respec- tivement réglées pour les syndromes SO - S7 comme indiqué ci-après. SO = 193 (en notation hexadécimale) S1 = 2AE (en notation hexadécimale) S2 = 2E4 (en notation hexadécimale) S3 = OD7 (en notation hexadécimale) S4 = 34D (en notation hexadécimale) S5 = 17B (en notation hexadécimale) S6 = 0C6 (en notation hexadécimale) S7 = 23A (en notation hexadécimale). Conformément à la présente invention, comme pro- cédé pour résoudre les second et troisième problèmes men- tionnés précédemment, une initialisation est appliquée au symbole fictif 33. C'est pourquoi, hormis pour des données qui sont toutes des "1", la partie de données fictives est considérée comme une erreur même lorsque les données reçues ont été le siège d'un glissement dans des unités de sym- boles, et par conséquent il existe une forte probabilité de détection d'un glissement. Comme dans le cas du second mode de mise en oeuvre, des moyens 12 de réglage des données d'initialisa- tion de syndromes ou le circuit 14 de réglage de données de correction de syndromes sont positionnés de manière à pro- duire des données de syndromes associées au symbole fictif 33 sur la figure 8 et peuvent normalement être également réglés à "0". Cette forme de réalisation a été décrire en réfé- rence à la résolution des premier, second et troisième pro- blèmes en utilisant des codes Reed-Solomon constitués de symboles à 10 bits. Cependant, comme dans le cas de cette forme de réalisation, on peut apporter des solutions aux second et troisième problèmes également pour des codes Reed-Solomon comprimés comportant par exemple des symboles à 8 bits. Forme de réalisation 4 Ci-après, on va décrire un procédé de codage/ décodage de correction d'erreurs conformément à un qua- trième mode de mise en oeuvre de la présente invention. La figure 9 représente une structure de code typique pour l'exécution de ce mode de mise en oeuvre, qui est un per- fectionnement de la figure 8. Sur la figure 9, la référence 35 désigne une par- * tie de symboles d'insertion de données de code comprimées situés en avant des données d'informations. Cette forme de réalisation est semblable à la troisième forme de réalisation en ce qu'elle résout les second et troisième problèmes, mais le procédé de résolu- tion du troisième problème est amélioré. On va maintenant décrire la figure 9. De la même manière que pour la figure 8, un profil de code excluant "0" est réglé dans une partie de la partie 35 de symboles d'insertion de données de code. Par exemple, dans le cas d'un code Reed-Solomon formé de k entrelacements, un nombre allant de "1" à "k" est positionné à chaque imbrication. Le codage et le décodage sont exécutés dans le circuit de la figure 6, de la figure 7, de la figure 3 et de la figure 4 représentés dans le troisième mode de mise en oeuvre. Ci-après, on va décrire le procédé pour détermi- ner la synchronisation de la structure de code de la figure 9. La figure 5 est un schéma-bloc d'une construction typique utilisée pour atteindre cet objectif. Sur la figure , le circuit allant jusqu'à la borne de sortie de syndrome est identique à celui de la figure 3. La référence 15 est un circuit de détection de position/d'amplitude d'erreur servant à trouver des positions d'erreurs et des nombres d'erreurs, la référence 16 désigne un circuit de détermina- tion de synchronisation pour déterminer si la synchronisa- tion est correcte ou non, la référence 17 désigne une borne de sortie de position/d'amplitude d'erreurs servant à déli- vrer des positions des amplitudes d'erreurs, et la réfé- rence 18 désigne une borne de sortie de drapeau de contrôle de synchronisation pour le prélèvement d'un drapeau de contrôle de synchronisation délivré par le circuit de détermination de synchronisation 16. On va maintenant décrire le fonctionnement possé- dant l'agencement décrit précédemment. On suppose que les données désirées correspondant à des codes reçus ont été positionnées en tant que données d'initialisation. Dans le circuit 15 de détection de posi- tions/d'amplitudes d'erreurs un polynôme de positions d'er- reurs et un polynôme de nombres d'erreurs sont trouvés à partir du syndrome résultant délivré par la borne 9 de sor- tie de syndromes, et une position et une amplitude d'er- reurs sont ensuite trouvées au moyen d'une recherche en chaîne. D'une manière générale, une recherche par chaînage est appliquée à la partie de longueur de codage d'un code Reed-Solomon reçu, mais, conformément à ce mode de mise en oeuvre, la partie de code comprimée 30 comportant une par- tie comprimée, dans laquelle la partie 35 de symboles d'in- sertion de données de code a été insérée, est égaelment contrôlée. Lorsqu'une correction est exécutée correctement, une suite de symboles "0" de la longueur de code comprimé -1 se poursuit et la partie 35 de symboles d'insertion de données de code apparaît ensuite. L'état des données d'insertion de tête est contrôlé par le circuit de déter- mination de synchronisation 16 et, lorsqu'une synchronisa- tion est observée, un drapeau est délivré par la borne 18 de sortie du drapeau de contrôle de synchronisation. Simul- tanément, des positions et amplitudes d'erreurs incluant une information d'erreur de synchronisation sont délivrées par la borne 17 de sortie de positions/d'amplitudes d'erreurs. C'est pourquoi, à partir de la suite de "0" de la partie comprimée et des données de tête insérées dans la partie comprimée, on peut réaliser la détection et la récu- pération à partir de glissements d'unités de symboles, sans accroitre la longueur de codage. Lors de l'exécution du procédé selon ce mode de mise en oeuvre, le circuit de codage et le circuit de déco- dage de la figure 3 peuvent être utilisés pratiquement sans aucune modification. Par exemple, on peut utiliser le pro- cédé du troisième mode de mise en oeuvre pour l'effacement de la mémoire flash, et dans la plupart des cas, on peut également utiliser le procédé selon le quatrième mode de mise en oeuvre. Mode de mise en oeuvre 5 On va décrire ci-après un cinquième mode de mise en oeuvre du procédé de codage/décodage de correction d'erreurs selon la présente invention. Ce mode de mise en oeuvre apporte des solutions à des problèmes, en particu- lier au premier problème, auquel les modes de mise en oeuvre précédents ont apporté des solutions seulement incomplètes. Conformément aux modes de mise en oeuvre décrits précédemment, par exemple dans le décodage des structures de codes représentées sur la figure 8 ou sur la figure 9, une erreur non corrigeable est présente lorsqu'il est éta- bli qu'il existe une erreur dans la partie fictive des 2 bits supérieurs dans une position de symboles d'informa- tions. Lorsqu'une erreur est introduite par rapport à l'ensemble d'un symbole parmi les symboles de contrôle d'addition 34 additionnés ultérieurement sur les figures 8 et ç, il existe le risque que l'erreur puisse s'étaler par exemple sur les 4 symboles d'un code Reed-Solomon. Cepen- dant, étant donné que le nombre total de symboles addition- nés est faible, cette probabilité est faible. De même, lorsqu'on détecte le fait qu'une correction d'erreur est impossible dans le cas d'une erreur et qu'une correction avec perte est exécutée en supposant que les symboles addi- tionnés ont été perdus, alors si l'amplitude de l'erreur dans la position de perte apparaît uniquement dans les 2 bits supérieurs des symboles de contrôle, on peut établir qu'il n'existe aucune erreur dans les symboles d'informations. En d'autres termes, une détection d'erreurs est exécutée à partir de l'amplitude d'erreur. En ce qui concerne des symboles formés par regroupement avec les 2 bits supérieurs ajoutés ultérieure- ment, on peut réaliser une pluralité de transmissions de données ou d'enregistrements de symboles, et un décodage avec décision majoritaire est exécuté sur le côté décodage. Un autre procédé consiste à considérer des sym- boles formés par regroupement avec les 2 bits supérieurs ajoutés ultérieurement en tant qu'information, effectuer un second codage de correction d'erreurs convenant pour la transmission en utilisant par exemple un code Reed-Solomon à symboles à 8 bits ou un code Reed-Solomon à symboles à 4 bits, et ajouter ce contrôle avant la transmission ou l'enregistrement. Dans ce cas, sur le côté décodage, les symboles formés par regroupement des deux symboles supé- rieurs ajoutés ultérieurement sont décodés par le second codage de correction d'erreurs, puis un décodage est exé- cuté au niveau des symboles d'informations. Mode de mise en oeuvre 6 Ci-après, on va décrire un sixième mode de mise en oeuvre de la présente invention. La figure 12 est un schéma-bloc d'un circuit pour exécuter le procédé de déco- dage/codage de correction d'erreurs conformément au sixième mode de mise en oeuvre de la présente invention. Ce schéma représente un agencement typique qui vise notamment à résoudre le quatrième problème. Sur cette figure, la réfé- rence 61 déigne un circuit de production de syndromes pour la séquence de données introduites à partir de la borne 1 d'entrée de données pour l'introduction de données reçues, et la référence 62 désigne un sélecteur qui sélectionne des données dans le circuit de production de syndromes 60, cor- respondant à des données provenant de la mémoire tampon 59, ou des données dans le circuit de production de syndromes 61, correspondant à des données provenant de la borne d'entrée de données 1, et envoie le résultat au circuit 63 de détection de positions/d'amplitudes d'erreurs. Les autres caractéristiques de l'agencement sont les mêmes que celles de la figure 18. On va maintenant décrire le fonctionnement de l'agencement mentionné précédemment. On mémorise une séquence de code introduite à partir de la borne d'entrée de données 1, dans la mémoire tampon 59, et on l'envoie simultanément au circuit de pro- duction de syndromes 61. Le circuit de production de syn- dromes 60 applique également un calcul de syndromes sur des suites de codes à l'exclusion de suites de codes qui vien- nent d'être reçues. Le sélecteur 62 sélectionne les données respecti- vement à partir des circuits de production de syndromes 60, 61, sur une base à division du temps, et envoie ces don- nées au circuit 63 de détection de positions/d'amplitudes d'erreurs. Dans le circuit 63 de détection de posi- tions/d'amplitudes d'erreurs, des positions et des ampli- tudes d'erreurs sont déterminées en fonction des syndromes d'entrée, et sont tansférées au circuit de correction 64. Le circuit de correction 64 lit des données correspondant à des positions d'erreurs à partir de données mémorisées dans la mémoire tampon 59, corrige des erreurs et renvoie les données à la mémoire tampon 59. Le transfert de données entre la mémoire tampon 59 et le circuit de production de syndromes 60 est par con- séquent diminué de la quantité de la longueur de codage d'entrée, et est plus fiable même si la vitesse d'accès de la mémoire tampon 59 est faible. C'est pourquoi, la mémoire tampon 59, qui était réalisée antérieurement par exemple par une mémoire SRAM coûteuse, peut maintenant être réali- sée sous la forme d'une mémoire DRAM économique. Mode de mise en oeuvre 7 Ci-après, on va décrire un septième mode de mise en oeuvre de la présente invention. La figure 13 est un schéma- bloc d'un circuit pour la mise en oeuvre du procédé de codage/décodage de correction d'erreurs conformément au septième mode de mise en oeuvre de la présente invention. Ce schéma représente un agencement typique qui vise à trai- ter particulièrement le cinquième problème. Sur ce schéma, la référence 51 désigne un signal de sortie de syndromes à 8 bits délivré par le circuit de production de syndromes , la référence 50 désigne un circuit de détection de nombres pairs et du facteur de pondération "5" pour la détection de nombres pairs et une pondération de "5" à par- tir du signal de syndrome 51, et la référence 52 désigne une ligne de transmission du signal de détection d'un nombre pair et d'un "5" de pondération, qui délivre un signal "1" lorsque des nombres pairs et un facteur de pon- dération "5" sont détectés par le circuit 50. Les autres caractéristiques de cet agencement sont identiques à celles du dispositif de la figure 19, à l'exception du circuit NON-OU d'entrée 67 à 72 bits. Le code, qui effectue une correction d'erreurs sur 1 bit et une détection sur 2 bits peut par exemple com- prendre une structure de suites de bits possédant une matrice de contrôle de parité ayant des pondérations diffé- rentes formées de nombres impairs. Ceci est également décrit dans les documents mentionnés précédemment. Dans un code linéaire binaire (72, 64), la matrice de contrôle de parité est à 8 bits et des combinaisons d'état ayant des pondérations avec des nombres impairs sont les suivantes Pondération 1 = 8 Pondération 3 = 56 Pondération 5 = 56 Pondération 7 = 8. Habituellement, les états présentant les pondérations "1", "3", "5" étaient sélectionnés pour former un code (72, 64), mais conformément à cette forme de réalisation, les pondé- rations "1", "3", "7" sont utilisées pour former un code. Dans ce cas, même si la matrice de contrôle de parité est: 1l 1111 11 til Zan 0111 1110 0000 1000 1000 0000 00 0000 0000 0010 0000 0000 0000 tl 010 1110u 1110 1000 1000 0001 1111 o110 0100 1000 oo t1000 oo1000 0001 1000 1000 1000 11 10 11 0001 Lo0 1110 1000 0001 100 0001 0011 l 0110 0100 01000 0000 010 1000 1000 1000 1010 1000 lia1 1001 1100 1000 1111 0001 0010 0100 0Oo 1111 0000 1000 0001 0100 0100 1100 oo 110 0 1000 1100 1111 0001 0100 1001 0001 0010 1001 0010 1111 0100 1000 0010 0100 1101 1001 1000 0100 1000 1000 O1110 0010 1110 0010 0001 0100 0001 ll1 1000 000 o0001 1100 1000 1010 o1101 1010 1010 0100 0001 0100 1101 11o I1 0001 0010 010o 0o0 0oo0 "O10 1100 191 1100 0001 1001 0010 0000 001 1100 00 11 010 110 000 1O0 1 00 tue 1100 001 une correction d'erreurs sur 1 bit et une détection d'erreurs sur 2 bits sont encore possibles. C'est pourquoi, bien que lors du calcul de syndromes le nombre de pas de retard n'ait pas changé par rapport à la structure minimale classique, il existe 16 circuits OU-EXCLUSIF de plus, une impossibilité de correction peut être détectée directement à partir de données de syndromes. La détection d'erreurs peut par conséquent être exécutée rapidement et simplement avec une faible quantité globale de circuit. On va mainte- nant décrire le fonctionnement de la figure 13 à partir des points de vue indiqués précédemment. Dans la structure de code de cette forme de réa- lisation, tous les profils des pondérations par des nombres impairs "1", "3", "7" sont utilisés, et par conséquent des données de syndromes, qui ne correspondent pas à cela, c'est-à-dire des profils de pondération avec des nombres pairs à l'exclusion de "0" et des profils avec un facteur de pondération "5" peuvent être détectés. Des syndromes avec "0" sont détecté par le circuit OU d'entrée 66 à 8 bits, et étant donné que le drapeau d'impossibilité de cor- rection dans le circuit ET 68 à 2 bits n'est jamais égal à "1", et les nombres pairs et le facteur de pondération 5 peuvent être détectés par le circuit 50 de détection de nombres pairs et du facteur de pondération "5". La figure 14 représente le schéma-bloc montrant l'agencement détaillé du circuit 50 de détection de nombres pairs et du facteur de pondération "5". Sur cette figure, la référence 53 désigne un circuit OU-EXCLUSIF d'entrée à 2 bits, la référence 54 désigne un circuit ET d'entrée à 2 bits, la référence 55 désigne un circuit OU d'entrée à 2 bits et la référence 56 désigne un circuit NON-OU-EXCLUSIF d'entrée à 2 bits. Comme on peut le voir sur cette figure, 71 cir- cuits OU ou de circuits NON-ET d'entrée à 2 bits étaient antérieurement nécessaires alors que, conformément à l'agencement selon le présent mode de mise en oeuvre, la même fonction est exécutée avec une très faible quantité de circuit. Naturellement on comprendra que bien que la des- cription indiquée précédemment ait été fournie en rapport avec un code linéaire binaire (72, 64), il peut être appli- qué de la même manière à des codes possédant d'autres lon- gueurs de codes. Étant donné que le procédé de codage/décodage de correction d'erreurs selon la présente invention possède l'agencement indiqué précédemment, il présente de nombreux avantages indiqués ci-après. Avantage 1 En rapport avec le premier problème indiqué pré- cédemment, la présente invention traite une partie supé- rieure de bits d'informations en tant que bits fictifs et ajoute les 2 bits supérieurs d'un symbole de contrôle, à un instant ultérieur, dans un code Reed-Solomon comprenant un symbole possédant une longueur en bits supérieure à celle d'un symbole d'informations. Par conséquent, le codage et le décodage peuvent être exécutés sans conversion de sym- bole et en utilisant uniqeument un signal d'horloge de sym- boles, et par conséquent ce procédé fournit l'avantage d'un traitement à grande vitesse. Avantage 2 En ce qui concerne le second problème mentionné précédemment, la présente invention positionne des données fictives dans une partie d'inversion ou une partie compri- mée d'une suite de codes. Un contrôle d'effacement d'une mémoire flash peut par conséquent être exécuté en utilisant un circuit de correction d'erreurs, aucun circuit spécial n'est requis pour le contrôle et l'agencement du circuit peut par conséquent être simplifié. Avantage 3 En ce qui concerne le troisième problème men- tionné précédemment, la présente invention double les don- nées de code dans une partie comprimée, et des données de synchronisation sont introduites. Un contrôle de synchroni- sation ou une récupération de synchronisation est par conséquent possible sans accroissement de la longueur d'informations ou de la longueur de données. Avantage 4 En ce qui concerne le quatrième problème men- tionné précédemment, la présente invention fournit un cir- cuit de syndromes correspondant à des données d'entrée, le décodage est exécuté de façon sélective par un sélecteur et un circuit classique de production de syndromes. La vitesse d'accès d'une mémoire tampon peut par conséquent être plus faible que dans l'art antérieur, et l'on peut utiliser une mémoire économique. Avantage 5 En ce qui concerne le cinquième problème men- tionné précédemment, la présente invention permet une cor- rection d'erreurs sur 1 bit en rapport avec tous les pro- fils des pondérations "1", "3", "7" dans une longueur de syndrome à 8 bits. La détection d'une impossibilité de cor- rection peut par conséquent être réalisée simplement par détection de nombres pairs à l'exclusion de "0" et du fac- teur de pondération "5" à partir du syndrome, et une détec- tion d'erreurs peut être exécutée en utilisant un circuit compact et plus rapide que dans l'art antérieur. REVENDICATIONS 1. Procédé de codage/décodage de correction d'erreurs pour coder et décoder des codes Reed-Solomon for- més de "grands symboles" dans un espace de Galois compor- tant un nombre d'éléments supérieur au nombre de types de symboles d'informations, caractérisé en ce qu'il comprend: un processus de transmission, lors duquel des données fictives sont positionnées dans une partie des codes Reed-Solomon formés de "grands symboles" dépassant la longueur en bits desdits symboles d'informations, un codage est exécuté et, après le codage, uniquement des données binaires, qui subsistent après l'élimination de ces données fictives, sont transmises, un processus d'addition lors duquel, côté déco- dage, des données fictives sont tout d'abord ajoutées aux symboles d'une partie d'informations sous la forme de don- nées binaires, qui sont insuffisantes pour constituer un sym-ble desdits codes Reed-Solomon, un processus de transmission lors duquel, lorsqu'un symbole de contrôle est transmis, des parties correspondant aux longueurs en bits de symboles d'informa- tions dans lesdits "grands symboles" sont transmis sans modification, un processus de transmission lors duquel, lors- qu'un symbole de contrôle est transmis, des parties dans des codes Reed-Salomon formés de "grands symboles" dépas- sant les longueurs en bits desdits symboles d'informations sont transmisesconjointement après que lesdites parties en excès ont été collectées à partir d'une pluralité de sym- boles d'informations, regroupée en des longueurs en bits équivalents aux longueurs en bits desdits symboles d'informations, et transmises, un processus lors duquel, lorsque le décodage est exécuté, des bits fictifs sont ajoutés et un calcul de syn- drome est exécuté sans modification de parties de symboles de contrôle correspondant aux longueurs en bits de symboles d'informations dans lesdits "grands symboles" transmis en premier, et un calcul de syndrome sur la base des données des bits de contrôle est appliqué auxdites données trans- mises conjointement dans des parties dépassant les lon- gueurs en bits desdits symboles d'informations dans lesdits "grands symboles" transmis ultérieurement, et un processus, qui applique une sommation, dans le domaine de Galois, au résultat de calcul dudit syndrome sur la base d'une information obtenue en premier et sur la base de symboles de contrôle, et au résultat de calcul dudit syndrome sur la base de données dépassant les longueurs en bits desdits symboles d'informations transmis ultérieure- ment. 2. Circuit de codage pour des codes Reed- Solomon formés de "grands symboles à partir de symboles de données d'informations, pour la mise en oeuvre d'un procédé selon-lra revendication 1, caractérisé en ce qu- il comprend des moyens d'addition (4) qui ajoutent des données fictives à des symboles d'informations, et des moyens de sortie qui sélectionnent et délivrent, en tant que données de symboles de contrôle, des parties de symboles de contrôle correspondant aux longueurs en bits de symboles d'informations, et des parties de symboles de contrôle dépassant les longueurs en bits des symboles d'informations regroupés en longeurs en bits équivalents aux longueurs en bits de symboles d'informations. 3. Circuit de décodage pour des codes Reed- Solomon formés de "grands symboles" à partir de symboles de données d'informations, pour la mise en oeuvre d'un procédé selon la revendication 1, caractérisé en ce qu'il comprend des moyens d'addition qui ajoutent des données fictives à des symboles d'informations et à des parties de symboles de contrôle correspondant à des longueurs en bits de symboles d'informations, des moyens de correction (3) qui appliquent un calcul de syndrome à des symboles de contrôle comportant des parties dépassant des lon- gueurs en bits de symboles d'informations, et des moyens d'addition (5) qui réalisent une sommation, dans le domaine de Galois, d'un syndrome provenant de parties correspondant à des longueurs en bits de symboles d'informations dans des octets de contrôle d'informa- tions, obtenus en premier, et d'un syndrome fourni par lesdits moyens de correction. 4. Procédé de décodage de correction d'erreurs pour des codes ReedSolomon formés de "grands symboles" à partir de symboles de données d'informations selon la revendication 1, caractérisé en ce qu'il comprend: un processus pour traiter une partie correspon- dant à des symboles de contrôle comportant des parties dépassant une longueur en bits de symboles d'informations en tant que partie d'effacement, et pour appliquer une cor- rection-d'effacement à cette partie, et un processus qui, lorsqu'une configuration d'erreurs correspondant à ladite partie d'effacement obte- nue lorsque ladite correction d'effacement est exécutée apparaît uniquement dans des parties dépassant les longueurs en bits de symboles d'informations dans ladite partie de dépassement, détermine qu'une erreur n'est pas apparue dans des parties correspondant aux longueurs en bits desdits symboles d'informations. 5. Procédé de codage/décodage de correction d'erreurs pour des codes Reed-Solomon formés de "grands symboles" à partir de symboles de données d'informations selon la revendication 1, caractérisé en ce qu'il comprend: un processus pour transmettre une pluralité de parties correspondant à des symboles de contrôle comportant des parties dépassant les longueurs en bits de symboles d'informations, et côté décodage, un processus pour décoder des sym- boles d'informations au moyen d'une décision majoritaire basée sur ladite pluralité de données qui ont été trans- mises en rapport avec des parties correspondant à des sym- boles de contrôle comportant des parties dépassant les lon- gueurs en bits de symboles d'informations. 6. Procédé de codage/décodage de correction d'erreurs pour des codes Reed-Solomon formés de "grands symboles" à partir de symboles de données d'informations selon l'une des revendications 1 ou 4, caractérisé en ce qu'il comprend: un processus pour coder, au moyen de codes arbi- traires de correction d'erreurs comprenant des bits de contrôle qui sont des multiples entiers des longueurs de symboles de données d'informations en rapport avec des par- ties correspondant à des symboles de contrôle comportant des parties dépassant les longueurs en bits de symboles d'informations, et côté de décodage, un processus pour décoder des symboles d'informations par décodage desdits codes arbi- traires de correction d'erreurs en rapport avec des parties correspondant à des symboles de contrôle comportant des parties dépassant les longueurs en bits de symboles d'informations.