FR 2733332 A1 19961025 FR 9603876 A 19960328 ARRIERE PLAN DE L'INVENTION La présente invention concerne un dispositif de mé- moire à semi-conducteurs capable de réparer un défaut généré dans un réseau de cellules de mémoire normales en utilisant un réseau de cellules de mémoire redondantes comportant une plura- lité de réseaux de cellules de sous-mémoire, des blocs de pilo- tage de ligne de mots divisés et des amplificateurs de lecture. Le dispositif de mémoire selon l'invention présente ainsi une fonction de redondance. Le coût d'un circuit intégré à semi-conducteurs dé- pend de son débit de sorte que, pour améliorer le débit, une cellule de mémoire redondante (ou cellule de mémoire de ré- serve) est prévue séparément d'une cellule de mémoire princi- pale (ou cellule de mémoire normale). Ainsi, dans le cas o l'on trouvait quelques bits défectueux (ou quelques cellules défectueuses), on a utilisé un procédé de redondance consistant à remplacer les cellules défectueuses par les cellules de mé- moire redondantes. Cependant, dans un dispositif de mémoire à haute intégration présentant une grande capacité de plus de 256 Mb, on génère fréquemment un défaut de courant de réserve attribuable à un défaut produit pendant un processus de fabri- cation du fait d'une augmentation de la taille d'une puce, et un défaut de bloc généré du fait d'un manque de marge de plaque pour la fabrication (par exemple une largeur de la ligne qui devient plus étroite, ou autres). Ici, le défaut de courant de réserve indique un phénomène selon lequel un chemin de courant inutile est formé dans un état de réserve du dispositif de mé- moire du fait d'un pontage généré pendant le processus de fa- brication, ce qui provoque une perte de puissance. En raison de ces problèmes décrits ci-dessus, dans le dispositif de mémoire à semi-conducteurs à haute intégration ayant une grande capacité, il est impossible de réparer les cellules de mémoire défectueuses dans une bonne matrice en uti- lisant effectivement le procédé de redondance conventionnel. Récemment, la technique pour résoudre le problème de redondance réalisé dans le dispositif de mémoire à semi- conducteurs à haute intégration ayant une grande capacité, a été décrit par Mitsubishi Co., Ltd dans un document intitulé "A 34ns 256Mb DRAM with Boosted Sense-Ground Scheme" pages 140-141 du ISSCC, 1994. Ainsi, en se référant à la figure 1, on expli- que le procédé de redondance décrit dans ce document. A la fi- gure 1, le réseau de cellules de mémoire normales constitué de quelques sous-blocs est réalisé sous la forme d'une partie cor- respondant à un réseau de cellules de sous-mémoire. Un décodeur de rangées normales NRD et un décodeur de rangées redondantes SRD sont respectivement fournis au réseau de cellules de mé- moire normales et au réseau de cellules de mémoire redondantes, tandis qu'un décodeur de colonnes est utilisé en commun pour les réseaux de cellules de mémoire ci-dessus. Un signal de sortie obtenu en programmant une adresse de rangée à travers la boite à fusibles 10, est branché au décodeur de rangées redondantes de chaque sous-bloc redon- dant. Un signal de tension VWLH consistant en une tension d'am- plification fournie à une ligne de mots de la cellule de mémoire, est appliqué aux décodeurs de rangées et branché à ceux-ci par l'intermédiaire d'un fusible 1 ou d'un commutateur à transistor 2. Par exemple, si le défaut de courant de réserve est généré dans le sous-bloc 32 compris dans le réseau de cel- lules de mémoire normales, le fusible correspondant saute ou le commutateur à transistor est coupé, de sorte que le signal VWHL n'est pas appliqué à la ligne de mots et que, par conséquent, le chemin du courant de réserve est coupé. De plus, comme le chemin inutile du courant de réserve peut être formé par un défaut en pont entre la plaque de cellules et la ligne de bits, lorsque ce défaut en pont est généré pendant qu'on branche la tension de plaque VCP fournie à chaque sous-bloc par l'intermé- diaire du fusible ou d'un élément de commutation constitué par le commutateur à transistor, il est possible de couper le che- min du courant de réserve en mettant en marche l'élément de commutation branché au sous-bloc redondant, au lieu de couper un élément de commutation branché au sous-bloc normal corres- pondant. Cependant, dans le procédé de redondance conven- tionnel tel que décrit ci-dessus, il y a certains inconvénients tels que ceux qui suivent. Tout d'abord, un élément du sous- bloc à remplacer doit être désigné par un élément du réseau de cellules de mémoire branché en commun au décodeur de rangées. Essentiellement, dans le dispositif de mémoire à semi- conducteurs ayant une grande capacité de plus de 256 Mb, le ré- seau de cellules de mémoire branché à un décodeur de rangées a une capacité de mémoire de 2 Mb. Dans le dispositif de mémoire à semiconducteurs de 1 Gb (1 Giga=2), le réseau de cellules de mémoire a une capacité de mémoire de 4 Mb. Par suite, dans le cas par exemple o cinq réseaux de cellules de sous-mémoire ayant le défaut de courant de réserve, sont générés dans le dispositif de mémoire à semi-conducteurs, il faut, pour les ré- parer, utiliser respectivement des réseaux de cellules redon- dantes de 10 Mb et 20 Mb dans chaque dispositif de mémoire à semiconducteurs de 256 Mb et 1 Gb, de sorte que la taille de la puce est nécessairement augmentée. De plus, même lorsque le défaut de courant de réserve est généré dans un bloc de réseaux de cellules de sous-mémoire normales, comme la totalité du ré- seau de cellules de sous-mémoire doit être remplacé par le ré- seau de cellules de sous-mémoire redondantes, l'efficacité de la redondance est détériorée. En second lieu, comme les blocs de sousréseaux redondants partagent le décodeur de colonne avec le bloc de réseaux normaux, et comme l'information de re- dondance selon le programme de fusible n'est pas appliquée au décodeur de colonne, dans le cas o le défaut est généré dans deux ou plusieurs sous-blocs normaux dans la direction d'une colonne, il est impossible de remplacer le réseau de cellules de mémoire défectueux par les sous- blocs redondants disposés seulement dans la direction d'une rangée. De plus, dans le procédé de redondance convention- nel tel que représenté à la figure 1, il n'existe pas de fonc- tion capable de réparer convenablement le défaut de courant de réserve généré, non pas dans la cellule de mémoire mais dans une zone de circuit de noyau (zone dans laquelle un amplifica- teur de lecture, ou autres, est disposé), dans un décodeur de rangées, dans le décodeur de colonnes, dans la ligne de bits et dans les lignes d'entrée/sortie de données. Essentiellement, comme les différences d'extrémités des zones du circuit périphérique sont plus faibles que celles des zones dans lesquelles sont disposées les cellules de mé- moire, les particules de saleté se déposent facilement pendant le processus de fabrication, de sorte qu'il en résulte une aug- mentation de la possibilité de génération du défaut en pont. RESUME DE L'INVENTION Par suite, la présente invention a pour but de créer un dispositif de mémoire à semi-conducteurs qui soit ca- pable d'améliorer l'efficacité d'une redondance dans le dispo- sitif de mémoire à semi-conducteurs ayant une capacité de mémoire de plus de 256 Mb. Un autre but de la présente invention est de créer un dispositif de mémoire à semi-conducteurs qui soit capable de réparer un réseau de cellules de mémoire ayant un chemin in- utile de courant de réserve du fait d'un défaut généré pendant un processus de fabrication ou dans sa zone de circuit périphé- rique. A cet effet, la présente invention concerne un dis- positif de mémoire à semi-conducteurs capable de réparer un dé- faut généré dans un réseau de cellules de mémoire normales en utilisant un réseau de cellules de mémoire redondantes compor- tant une pluralité de réseaux de cellules de sous-mémoire, des blocs de pilotage de lignes de mots divisés et des amplifica- teurs de lecture, caractérisé en ce que le réseau de cellules de matrices redondantes comprend: une pluralité de matrices redondantes élémentaires comportant un nombre donné des réseaux de cellules de sous-mémoire, des blocs de pilotage de lignes de mots divisés, des amplificateurs de lecture, des décodeurs de rangées redondantes et des déco- deurs de colonnes redondantes; et un dispositif de commande pour commander les blocs de pilotage de lignes de mots divisés compris dans les matrices redondantes élémentaires, en réponse à des signaux d'adresse donnés. Grâce à la présente invention, on peut réparer les défauts générés pendant le processus de fabrication du disposi- tif de mémoire à semi-conducteurs à haute intégration ayant la grande capacité de plus de 256 Mb, ce qui permet ainsi d'amé- liorer l'efficacité de la redondance. Suivant d'autres caractéristiques de l'invention: - les amplificateurs de lecture répondent aux signaux d'adresse. - la matrice redondante élémentaire comprend un circuit d'éga- lisation pour égaliser une paire de lignes de bits, et ce circuit d'égalisation répond aux signaux d'adresse. - les signaux d'adresse sont des signaux d'adresse relatifs à un bit défectueux dans le réseau de cellules de mémoire nor- males. - les moyens de commande introduisent au moins un ou plusieurs signaux de pilotage de lignes de mots. BREVE DESCRIPTION DES DESSINS Une appréciation et une compréhension plus complè- tes de l'invention et de beaucoup de ses avantages, apparaî- tront clairement à la lecture de la description détaillée qui suit et qui se réfère aux dessins annexés dans lesquels les mê- mes composants ou des composants analogues sont repérés par les mêmes références. Dans ces dessins: - la figure 1 est un schéma de circuit destiné à expliquer une fonction de redondance conventionnelle dans un dispositif de mémoire à semi-conducteurs; et - la figure 2 est un schéma de circuit destiné à expliquer la fonction de redondance selon la présente inven- tion. DESCRIPTION DETAILLEE DE LA FORME PREFEREE DE REALISATION La figure 2 représente la structure d'un réseau de cellules de mémoire redondantes capable d'être réalisé sous la forme d'un dispositif de mémoire vive RAM dynamique ayant une capacité de mémoire de 256 Mb selon la présente invention. Dans la mémoire vive dynamique DRAM de 256 Mb, seize blocs de mé- moire ayant chacun une capacité de 4 Mb sont disposés pour for- mer une banque de mémoire de 64 Mb, et quatre banques de mémoire sont disposées pour former une capacité de mémoire de 256 Mb. Un bloc de mémoire est divisé en seize réseaux de cel- lules de sous-mémoire de 256 Kb disposés dans la direction d'une colonne. Seize réseaux de cellules de sous-mémoire sont branchés en commun à un décodeur de rangées dans la direction des colonnes, et les réseaux de cellules de sous-mémoire dispo- sés dans la direction des rangées sont branchés en commun à un décodeur de colonnes. De plus, des blocs de pilotage de lignes de mots divisés sont disposés entre les réseaux de cellules de sous- mémoire de 256 Kb disposés dans la direction des rangées. Des lignes de mots comprises dans un réseau de cellules de sous- mémoire sont respectivement affectées, par moitié, à deux blocs de pilotage de lignes de mots divisés adjacents, et des dispo- sitifs de pilotage de lignes de mots divisés respectivement branchés à une ligne de mots, sont disposés dans le bloc de pi- lotage de lignes de mots divisé. Ainsi, une ligne de mots est commandée par un dispositif de pilotage de lignes de mots divi- sé déclenché par la combinaison d'un signal de décodeur de ran- gées généré par le décodeur de rangées, et d'un signal de pilotage de lignes de mots généré par un circuit de génération de signal de pilotage de lignes de mots. Ici, les termes de ré- seau de cellules de sous-mémoire, de blocs de mémoire et de banque de mémoire sont utilisés pour faciliter la distinction suivant la capacité de mémoire, de sorte qu'ils ne sont pas dé- finis dans la présente invention. D'autre part, chacun des amplificateurs de lecture (SA) pour la ligne de bits est disposé entre les réseaux de cellules de sous-mémoire dans la direction des colonnes et, par suite, un amplificateur de lecture est partagé par deux réseaux de cellules de sous-mémoire adjacents. En considérant maintenant la figure 2, le réseau de cellules de sousmémoire, les blocs de pilotage de lignes de mots divisés et les amplificateurs de lecture des réseaux de cellules de mémoire redondantes, sont disposés de la même ma- nière que ceux des réseaux de mémoire indiqués ci-dessus. Ce- pendant, le réseau de cellules de mémoire redondantes est divisé en huit matrices redondantes élémentaires (MO-M7), et chaque matrice redondante élémentaire a une capacité de 1 Mb et se compose de quatre réseaux de cellules de sous-mémoire (SMA-) de 256 Kb. Chaque matrice redondante élémentaire comporte des décodeurs de rangées redondants supplémentaires (SRDO et SRD1) et des décodeurs de colonnes redondants (SCDO-SCD7) comparés au réseau de cellules de mémoire normales existant. Huit matrices redondantes élémentaires partagent les décodeurs de rangées re- dondants (SRDO et SRD1), et ont leur propre décodeur de colon- nes redondant. De plus, un résultat transmis par l'inter- médiaire d'une porte OU à travers un circuit logique 20 qui in- troduit des signaux de sélection de blocs (BLSO-BLS7), est ap- pliqué en commun à l'entrée des circuits de génération de signaux de pilotage de lignes de mots (XGO, XG1 et XG2) et des décodeurs de rangées redondants (SRDO et SRD1). Chacun des si- gnaux de sélection de blocs (BLS0-BLS7) est généré à partir des boîtes à fusibles de rangées (RFB0-RFB7) introduisant des si- gnaux d'adresses de rangées (BRAi-BRAk) pour une sélection de bloc. D'autre part, des boîtes à fusibles de colonnes (CFB0- CFB7) dans lesquels sont introduits des signaux d'adresses de colonnes (BCAi-BCAk) contenant une information relative à la sélection de blocs, sont disposées entre les décodeurs de co- lonnes redondantes (SCD0-SCD7) disposés dans la direction des colonnes. De plus, dans le réseau de cellules de mémoire re- dondantes, les circuits de commande (C1-C7) pour commander l'amplificateur de lecture SA pour la ligne de bits, et le dis- positif de pilotage de lignes de mots divisé, sont disposés de manière à correspondre à quatre réseaux de cellules de sous- mémoire redondants (SMA-). A la figure 2, chaque paire de Cl et Ci', C3 et C3', C5 et C5',..., C17 et C17', semble être dispo- sée séparément des autres, mais on remarquera que chacune d'en- tre elles est disposée sous la forme d'un circuit de commande (c'est à dire, Cl-Cl', C3-C3', C5-C5',..., C17-C17'). Les cir- cuits de commande sont structurés de manière identique. Par exemple, le circuit de commande Cl comprend deux portes NON-ET (ND1 et ND2) introduisant respectivement des signaux de pilo- tage de lignes de mots 0X0 et 0X2, et deux inverseurs (Il et I2) introduisant respectivement les sorties de ND1 et ND2, et commande un dispositif de pilotage de lignes de mots divisé SWD positionné sur des réseaux de cellules de sous-mémoire redon- dants SMA1/1 et SMA1/2 (comme représenté à la figure 2). De plus, le signal de sélection de blocs BLS0 géné- ré par la boîte à fusibles de rangées RFB0 est introduit en commun sur les portes NON-ET (ND1 et ND2) du circuit de com- mande Cl. Les portes NON-ET du circuit de commande C2 connec- tées aux SWDs positionnés respectivement entre les réseaux de cellules de sous-mémoire redondants SMA1/1 et SMA2/1, et entre les réseaux de cellules de sous-mémoire redondants SMA1/2 et SMA2/2, introduisent respectivement les signaux de pilotage de lignes de mots 0X1 et 0X3, et introduisent en commun le signal de sélection de blocs BLSO. Ici, le signal de sélection de blocs BLS0 est également appliqué pour les amplificateurs de lecture adjacents à SMA1/1 et SMA1/2 dans la direction des co- lonnes, pour commander ainsi leurs opérations. Les portes NON-ET du circuit C3, connectées aux dispositifs de pilotage de lignes de mots divisés SWDs posi- tionnés entre les réseaux de cellules de sous-mémoire redon- dants SMA2/1 et SMA3/1, et entre les réseaux de cellules de sous-mémoire redondants SMA2/2 et SMA3/2, introduisent respec- tivement les signaux de pilotage de lignes de mots 0X0 et 0X2, et introduisent en commun un signal de sélection de blocs com- biné BLS01 obtenu en inversant une sortie de la porte NON-OU 21 introduisant les signaux de sélection de blocs BLS0 et BLSl par l'intermédiaire de l'inverseur 23. De plus, le BLS01 est appli- qué aux amplificateurs de lecture au voisinage de SMA2/1, SMA2/2, SMA3/1 et SMA3/2 dans la direction des colonnes, pour commander ainsi leurs opérations. Les portes NON-ET du circuit de commande C4, con- nectées aux dispositifs de pilotage de lignes de mots divisés SWDs positionnés respectivement entre les réseaux de cellules de sous-mémoire redondants SMA3/1 et SMA4/1, et entre les ré- seaux de cellules de sous-mémoire redondants SMA3/2 et SMA4/2, introduisent respectivement les signaux de pilotage d'une ligne de mots 0X1 et 0X3/1, et introduisent en commun un signal sé- lectionnant un bloc BLS1. Les portes NON-ET du circuit de com- mande C5, connectées aux dispositifs de pilotage de lignes SWDs de mots divisés positionnés respectivement entre les réseaux de cellules de sousmémoire redondants SMA4/1 et SMA5/1, et entre les réseaux de cellules de sous-mémoire redondants SMA4/2 et SMA5/2, introduisent respectivement les signaux de pilotage de lignes de mots 0X0 et 0X2, et introduisent en commun un signal de sélection de blocs combiné BLS12 c'est à dire le résultat, transmis par une porte OU des signaux sélectionnant le bloc BLS1 et BLS2. De plus, le BLS12 est appliqué aux amplificateurs de lecture au voisinage de SMA4/1, SMA4/2, SMA5/1 et SMA5/2 dans la direction des colonnes, pour commander ainsi leurs opé- rations. Comme décrit précédemment, les connexions entre les circuits de commande et les signaux de sélection de blocs, et entre l'amplificateur de lecture et le dispositif de pilotage de sous-ligne de mots divisé, sont établies dans la direction des colonnes du réseau de cellules de mémoire redondantes re- présenté à la figure 2. Par suite, les portes NON-ET du circuit de commande C17, qui commandent le bloc de dispositifs de pilo- tage de lignes de mots divisé branché aux lignes de mots des réseaux de cellules de sous-mémoire redondants SMA16/1 et SMA16/2, introduisent respectivement les signaux de pilotage de lignes de mots 0X0 et 0X2, et introduisent en commun huit si- gnaux de sélection de blocs BLS7. Dans une forme de réalisation telle que celle re- présentée à la figure 2, les signaux de pilotage de lignes de mots sont disposés en étant divisés en signaux de numéros im- pairs et en signaux de numéros pairs. Cependant, tous les si- gnaux de pilotage de lignes de mots (0X0-0X3) peuvent être disposés dans une même zone ou peuvent être disposés tout en étant divisés des deux côtés de la cellule de mémoire redon- dante. Pour réduire le nombre des lignes de bus et pour simpli- fier la disposition d'ensemble, il est préférable de disposer le circuit de génération de signaux de pilotage de lignes de mots comme représenté à la figure 2, des deux côtés du décodeur de rangées, et de disposer les signaux de pilotage de lignes de mots en les divisant en signaux de numéros impairs et en si- gnaux de numéros pairs, comme montrés à la figure 2. De plus,30 les circuits de commande peuvent être disposés dans la zone si- tuée dans le réseau de cellules de mémoire o les amplifica- teurs de lecture et les blocs de pilotage de lignes de mots divisés ne sont pas placés, et leur disposition peut être modi- fiée de diverses manières suivant les conditions d'agencement et l'environnement du réseau de cellules de mémoire. En outre, comme le circuit d'égalisation pour la ligne de bits est égale- ment prévu dans la zone o les amplificateurs de lecture sont disposés, il est possible de commander le circuit d'égalisation de même que les amplificateurs de lecture et le dispositif de pilotage de lignes de mots divisé, en utilisant les circuits de commande. A la figure 2, la boîte à fusibles de colonnes est fournie à chaque matrice redondante élémentaire de sorte que, lorsque le bloc de colonnes compris dans la matrice redondante élémentaire est sélectionné suivant les signaux d'adresse de colonne de sélection de blocs (BCAi, BCAj et BCAk), on met en oeuvre les lignes de sélection de colonnes de la matrice élé- mentaire redondante correspondante qui commande le commutateur de sélection de colonne reliant les paires de lignes de bits aux paires de lignes d'entrée/sortie. Les données provenant du réseau de cellules de mémoire redondantes sélectionné dans le bloc de colonne correspondant, sont fournies en sortie à l'ex- térieur de la puce par le chemin constitué dans l'ordre par: les paires de lignes de bits - l'amplificateur de lecture de ligne de bits (SA) - le commutateur de sélection de colonnes - les paires d'entrée/sortie - l'amplificateur de lecture de li- gne d'entrée/sortie - le bus de données. Les signaux d'adresses de rangées de sélection de blocs (BRAi, BRAj et BRAk) appliqués à la boîte à fusibles de rangées (RFB-) sont identiques aux si- gnaux d'adresses de rangées pour la sélection de blocs dans le réseau de cellules de mémoire normales. De plus, les signaux d'adresses de rangées de sélection de blocs (BCAi, BCAj et BCAk) appliqués à la boîte à fusibles de colonnes (CFB-) sont identiques aux signaux d'adresses de colonnes pour la sélection de blocs dans le réseau de cellules de mémoire normales. La manière de disposer le réseau de cellules de mé- moire redondantes par la matrice redondante élémentaire, comme représenté à la figure 2, peut être appliquée identiquement au réseau de cellules de mémoire normales à réparer. Ainsi, quatre réseaux de cellules de sous-mémoires de 256 Kb sont désignés comme une matrice élémentaire, puis on dispose les circuits de commande représentés à la figure 2. Ensuite, lorsque le signal d'adresse correspondant au bloc présentant un défaut, est in- troduit par application du signal d'adresse de rangée pour la sélection de blocs, à la boîte à fusibles utilisée dans le dis- positif de redondance général, l'amplificateur de lecture et le pilote de lignes de mots divisé sont coupés par les circuits de commande ci-dessus, ce qui coupe le chemin du courant de ré- serve. De plus, le chemin de l'alimentation de puissance appli- quée au dispositif de pilotage de lignes de sous-mots divisé,5 peut être coupé. Comme décrit ci-dessus, la présente invention pré- sente les avantages d'être capable de préserver le débit malgré les défauts de fabrication qui sont couramment générés dans un dispositif de mémoire à semi-conducteurs à haute intégration présentant une grande capacité de plus de 256 Mb, et d'amélio- rer l'efficacité de la redondance en réalisant un bloc élémen- taire de redondance plus subdivisé que le bloc élémentaire conventionnel. Bien qu'on ait illustré et décrit ce qu'on consi- dère comme une forme préférée de réalisation de la présente in- vention, les spécialistes de la question comprendront que divers changements et modifications sont possibles, et que ces éléments peuvent être remplacés par des éléments équivalents sans sortir du véritable cadre de la présente invention. R E V E N D I C A T IONS 1) Dispositif de mémoire à semi-conducteurs capable de réparer un défaut généré dans un réseau de cellules de mémoire normales en utilisant un réseau de cellules de mémoire redondantes com- portant une pluralité de réseaux de cellules de sous-mémoire, des blocs de pilotage de lignes de mots divisés et des amplifi- cateurs de lecture, caractérisé en ce que le réseau de cellules de mémoire redon- dantes comprend: une pluralité de matrices redondantes élémentaires comportant un nombre donné des réseaux de cellules de sous-mémoire, des blocs de pilotage de lignes de mots divisés, des amplificateurs de lecture, des décodeurs de rangées redondantes et des déco- deurs de colonnes redondantes; et des moyens de commande pour commander les blocs de pilotage de lignes de mots divisés compris dans les matrices redondantes élémentaires, en réponse à des signaux d'adresse donnés. 2) Dispositif de mémoire à semi-conducteurs selon la revendica- tion 1, caractérisé en ce que les amplificateurs de lecture répondent aux signaux d'adresse. 3) Dispositif de mémoire à semi-conducteurs selon la revendica- tion 1, caractérisé en ce que la matrice redondante élémentaire comprend un circuit d'égali- sation pour égaliser une paire de lignes de bits, et ce circuit d'égalisation répond aux signaux d'adresse. 4) Dispositif de mémoire à semi-conducteurs selon la revendica- tion 1, caractérisé en ce que les signaux d'adresse sont des signaux d'adresse relatifs à un bit défectueux dans le réseau de cellules de mémoire normales. ) Dispositif de mémoire à semi-conducteurs selon la revendica- tion 3, caractérisé en ce que les moyens de commande introduisent au moins un ou plusieurs5 signaux de pilotage de lignes de mots.