FR 2729020 A1 19960705 FR 9515663 A 19951228 l " Circuit de survoltage utilisé dans un état actif d'un dispositif de mémoire à semi-conducteurs " Arrière plan de l'invention La présente invention concerne un dispositif de mémoire à semi-conducteurs à haute intégration utilisant une tension d'alimentation de puissance à bas niveau et, plus particulièrement, un circuit de survoltage capable de détecter un niveau de survoltage dans un tel dispositif. Récemment, comme une mémoire vive dynamique (RAM dynamique) a tendance à rechercher une densité élevée et une faible consommation de puissance, un générateur de sur- voltage Vpp a été le plus souvent utilisé dans une puce pour éviter de détériorer par exemple la capacité de com- mande d'une ligne de mots. Ce survoltage Vpp a un niveau de tension plus élevé qu'une tension d'alimentation de puis- sance utilisée intérieurement Vcc, ce survoltage servant à augmenter une tension de commande de ligne de mots affai- blie suivant la densité élevée du dispositif. Pour lire une donnée "1" stockée dans des cellules de mémoire, une diffé- rence de tension suffisante doit être formée dans la dis- tribution d'une charge entre les cellules de mémoire et les lignes de bits. Pour cela, un niveau de tension suffisant doit être fourni à la ligne de mots pour que les transis- tors des cellules puissent être complètement allumés. Ce- pendant, comme cet effet ne peut être obtenu avec une tension d'alimentation de puissance abaissée Vcc, un tel survoltage Vpp ayant un potentiel supérieur à Vcc + Vth (o Vth est une tension de seuil du transistor de cellule) de- vient nécessaire. Comme cela est bien connu de la technique concer- née, des procédés pour maintenir le potentiel du survoltage Vpp sont les procédés qui suivent. Dans un état d'attente, le niveau Vpp est détecté par un détecteur de niveau pour l'attente. Ici, dans le cas o le niveau détecté est infé- rieur à un niveau de référence prédéterminé, un générateur de survoltage pour attente est commandé pour augmenter le niveau détecté jusqu'au niveau de référence. Au contraire, dans le cas o le niveau détecté est supérieur ou égal au niveau de référence, le fonctionnement du générateur de survoltage pour attente est stoppé. Cependant, comme un gé- nérateur de survoltage typique pour attente a une faible capacité, un autre générateur de survoltage pour état ac- tif, ayant une plus grande capacité, est en outre néces- saire pour augmenter la valeur de charge du survoltage consommé pendant l'état actif. La figure 1 représente une configuration de cir- cuit de survoltage conventionnelle. Un signal de commande de générateur de survoltage 0PC est généré à chaque état actif, en réponse à une horloge principale de puce 0R gé- nérée par un signal de découpage d'adresse de rangée RASB. Un premier et un second générateur de survoltage 3 et 4 sont actionnés par la commande du signal 0PC, ces généra- teurs étant utilisés respectivement pour l'état d'attente et l'état actif. Comme représenté aux figures 2 à 5, le premier et le second générateur de survoltage 3 et 4 sont actionnés dans une relation de complémentarité en fonction du signal 0PC. Dans l'état actif o le signal RASB est à un niveau logique "bas", le premier générateur de survol- tage 3 génère le survoltage Vpp et, dans l'état d'attente o le signal RASB est à un niveau logique "haut", le second générateur de survoltage 4 génère le survoltage Vpp. En se référant à la figure 4, pendant l'état d'attente o le si- gnal 0PC est au niveau logique "bas", un potentiel appli- qué à un noeud 5 est augmenté par un condensateur MOS 7, et le potentiel augmenté est transmis par l'intermédiaire d'un transistor à diode NMOS 10 pour être transmis à un noeud 6. Lorsque le signal 0PC est modifié pour passer du niveau logique "bas" au niveau logique "haut" (le signal RASB tombe au niveau logique "bas" et l'état actif est démarré), le potentiel appliqué au noeud 6 est de nouveau amplifié par un condensateur MOS 12 et généré sous la forme du sur- voltage Vpp par l'intermédiaire d'un transistor NMOS 11. Ici, en détectant avec précision la valeur de charge du Vpp consommé à chaque état actif, la capacité du générateur de survoltage pour l'état actif doit être réglée pour fournir la valeur de charge détectée du Vpp. Cepen- dant, dans la configuration de la figure 1, des problèmes se posent du fait que la valeur de consommation de charge du Vpp ne coincide pas avec précision à la capacité du gé- nérateur de survoltage et, dans le cas o la capacité du générateur de survoltage est supérieure à la valeur de con- sommation de charge du Vpp, la fiabilité de la puce est dé- tériorée du fait d'une consommation de courant en retard et d'un champ électrique élevé. Résumé de l'invention La présente invention a donc pour objet de créer un circuit de survoltage d'un dispositif de mémoire à semi- conducteurs, qui soit capable de générer un survoltage com- patible avec une valeur de consommation de charge du sur- voltage pendant un état actif. Un autre objet de l'invention est de créer un circuit de survoltage d'un dispositif de mémoire à semi- conducteurs, qui soit capable de fournir un survoltage'en assurant ainsi la réduction de la consommation de courant et en augmentant la fiabilité du dispositif. Selon un aspect de la présente invention, un cir- cuit de survoltage d'un dispositif de mémoire à semi- conducteurs, comprend: un premier circuit qui introduit une horloge principale de puce déterminant un état d'at- tente et un état actif, et qui génère un signal de commande de détecteur activé après l'écoulement d'un premier temps de retard et présentant une première largeur d'impulsions, ainsi qu'un signal de commande de verrouillage activé après l'écoulement d'un second temps de retard et présentant une o10 seconde largeur d'impulsions; un second circuit qui répond au signal de commande de détecteur et au signal de commande de verrouillage pour générer un signal de détection indi- quant l'état du potentiel d'un survoltage; un troisième circuit qui génère un signal de commande de générateur de survoltage activé en même temps que le signal de détection en réponse à l'horloge principale de puce; et un premier et second générateur de survoltage qui fonctionnent respec- tivement dans l'état d'attente et l'état actif. Selon un autre aspect de la présente invention, un circuit de survoltage d'un dispositif de mémoire à semi- conducteurs comprend: un premier circuit qui introduit une horloge principale de puce déterminant un état d'attente et un état actif, et qui génère un signal de commande de dé- tecteur activé après l'écoulement d'un premier temps de re- tard et présentant une première largeur d'impulsions, ainsi qu'un signal de commande de verrouillage activé après l'écoulement d'un second temps de retard et présentant une seconde largeur d'impulsions; un second circuit qui répond au signal de commande de détecteur et au signal de commande de verrouillage pour générer un premier signal de détection indiquant l'état du potentiel d'un survoltage; un troi- sième circuit qui introduit le premier signal de détection et génère un second signal de détection suivant la commande de l'horloge principale de puce; un quatrième circuit qui génère un signal de commande de générateur de survoltage activé en même temps que le second signal de détection en réponse à l'horloge principale de puce; et le premier et second générateur de survoltage qui fonctionnent respecti- vement dans l'état d'attente et l'état actif suivant le se- cond signal de détection et le signal de commande de générateur de survoltage. Brève description des dessins Les avantages et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description détaillée qui suit et qui se réfère aux dessins annexés dans lesquels: - la figure 1 est un schéma par blocs d'un cir- cuit de survoltage conventionnel; - la figure 2 est un chronogramme de la figure 1; - la figure 3 est un schéma de circuit du circuit de commande de générateur de survoltage 2 de la figure 1; - la figure 4 est un schéma de circuit du premier générateur de survoltage 3 de la figure 1; - la figure 5 est un schéma de circuit du second générateur de survoltage 4 de la figure 1; - la figure 6 est un schéma par blocs d'un cir- cuit de survoltage selon une forme de réalisation de la présente invention; - la figure 7 est un schéma de circuit du circuit de commande de détecteur 20 de la figure 6; - la figure 8 est un schéma de circuit du détec- teur de survoltage 30 de la figure 6; - la figure 9 est un schéma de circuit du premier générateur de survoltage 40 de la figure 6; - la figure 10 est un schéma de circuit du cir- cuit de commande de générateur de survoltage 50 de la fi- gure 6; - la figure 11 est un schéma de circuit du second générateur de survoltage 60 de la figure 6; - la figure 12 est un chronogramme de la figure 6; - la figure 13 est un schéma par blocs d'un cir- cuit de survoltage selon une autre forme de réalisation de la présente invention; - la figure 14 est un schéma de circuit du regis- tre 70 de la figure 13; - la figure 15 est un schéma de circuit du pre- mier générateur de survoltage 40 de la figure 13; - la figure 16 est un schéma de circuit du second générateur de survoltage 60 de la figure 13; - la figure 17 est un schéma de circuit du cir- cuit de commande de générateur de survoltage 80 de la fi- gure 13; et - la figure 18 est un chronogramme de la figure 13- Description détaillée de la forme préférée de réalisation En se référant à la figure 6, un circuit de sur- voltage selon une forme de réalisation de la présente in- vention, est constitué d'un générateur d'horloge principale de puce 1 destiné à générer une horloge principale de puce 0R en réponse à un signal de découpage d'adresse de rangée RASB; d'un circuit de commande de détecteur 20 destiné à générer un signal de commande de détecteur 0DET et un si- gnal de commande de verrouillage 0LAT en réponse à l'hor- loge principale de puce 0R; d'un circuit de commande de générateur de survoltage 50 destiné à générer un signal de commande de générateur de survoltage 0PC en réponse à l'horloge principale de puce 0R; d'un premier et d'un se- cond générateur de survoltage 40 et 60 destinés à générer des survoltages Vpp sous la commande du signal de commande de générateur de survoltage 0PC; et d'un détecteur de survoltage 30 destiné à fournir au premier et second géné- rateur de survoltage 40 et 60, un signal 0PD détectant le potentiel du Vpp suivant la commande des signaux 0DET et 0LAT. En se référant à la figure 7, dans le circuit de commande de détecteur 20 de la figure 6, le signal 0DET est généré dans la configuration comportant un circuit de mise en forme d'impulsions constitué d'une porte NON-ET ND31 dont une borne d'entrée est connectée à la sortie d'inverseurs I21 à I25 branchés mutuellement en série à partir de l'horloge principale de puce OR, et dont l'autre borne d'entrée est connectée directement à l'horloge prin- cipale de puce OR, et d'un inverseur I26 destiné à intro- duire le signal de sortie du circuit de mise en forme d'impulsions. Pendant ce temps, le signal 0LAT est généré dans la configuration comportant un circuit de mise en forme d'impulsions constitué d'une porte NON-ET ND32 dont une borne d'entrée est connectée à la sortie d'inverseurs I27 à I29 branchés mutuellement en série à partir de l'hor- loge principale de puce OR, et dont l'autre borne d'entrée est connectée directement à l'horloge principale de puce 0R, et d'inverseurs I30 à I32 branchés mutuellement en sé- rie et destinés à introduire le signal de sortie du circuit de mise en forme d'impulsions. En se référant à la figure 8 qui représente le détecteur de survoltage 30 de la figure 6, la grille d'un transistor NMOS N31 branché entre une tension d'alimenta- tion de puissance Vcc et un noeud de détection 31, est con- nectée au Vpp. Un transistor NMOS N32 est branché entre le drain d'un transistor NMOS N33 dont la source est branchée à la masse Vss, et le noeud de détection 31, la grille de ce transistor étant branchée au signal de commande de dé- tecteur 0DET. La grille du transistor NMOS N33 est bran- chée au Vpp. Le noeud de détection 31 est branché à une borne d'entrée d'une porte de transmission T31. Une élec- trode de type N de la porte de transmission T31 est bran- chée au signal 0LAT, et une électrode de type P de cette porte de transmission est branchée à une borne de sortie d'un inverseur I33 introduisant le signal 0LAT. Sur un au- tre chemin entre la porte de transmission T31 et un inver- seur I36, se trouvent des inverseurs I34 et I35 branchés mutuellement en série. Le signal 0PD détectant le poten- tiel du Vpp est généré à partir de l'inverseur I36. En se référant à la figure 9 qui représente le premier générateur de survoltage 40 de la figure 6, ce pre- mier générateur de survoltage 40 a la même configuration que le premier générateur de survoltage 3 de la figure 4 sauf qu'on utilise une porte NON-ET ND41 pour introduire les signaux 0PC et 0PD, ainsi qu'un inverseur I41 pour in- troduire le signal de sortie de la porte NON-ET ND41. En se référant à la figure 10 qui représente le circuit de commande de générateur de survoltage 50 de la figure 6, sa structure est constituée d'inverseurs I51 à I56 branchés mutuellement en série. Lorsqu'on compare à la structure conventionnelle de la figure 3, l'augmentation du nombre des inverseurs est destinée à faire fonctionner le premier et second générateur de survoltage 40 et 60 après que le signal de détection 0PD ait été généré suivant l'état du potentiel du Vpp détecté par le détecteur de sur- voltage 30. En se référant à la figure 11 qui représente le second générateur de survoltage 60 de la figure 6, comme ce second générateur de survoltage 60 fonctionne dans une re- lation de complémentarité avec le premier générateur de survoltage 40, le générateur 60 a la même configuration que le second générateur de survoltage 4 de la figure 5, sauf que l'inverseur 14 de la figure 5 est remplacé par une porte NON-ET ND61 destinée à introduire les signaux 0PC et 0PD. En se référant à la figure 12 qui représente le chronogramme de la figure 6, la caractéristique de fonc- tionnement selon la présente invention est représentée lorsque le Vpp est modifié pour passer d'un potentiel bas à un potentiel haut. Lorsque le signal RASB est modifié pour passer du niveau logique "haut" au niveau logique "bas" à un instant tl, le signal 0R est généré au niveau logique "haut" à un instant t2 et le signal 0DET est généré sous la forme d'une impulsion du niveau logique "haut" à un ins- tant t3. Ensuite, le signal 0LAT est généré sous la forme d'une impulsion du niveau logique "haut" à un instant t4. Pendant ce temps, le détecteur de survoltage 30 de la fi- gure 8, pendant un état de précharge au cours duquel le si- gnal RASB se trouve à l'état logique "haut", comme les signaux 0DET et 0LAT sont tous au niveau logique "bas", le potentiel du noeud de détection 31 est préchargé à la ten- sion d'alimentation de puissance Vcc par le transistor NMOS N31, et la porte de transmission T31 est coupée. Si le si- gnal 0DET devient une impulsion du niveau logique "haut" à l'instant t3, et si cette impulsion est appliquée à la grille du transistor NMOS N32, le potentiel du noeud de dé- tection 31 dépend de l'état de potentiel du Vpp. Lorsque le potentiel du Vpp est haut, le potentiel du noeud de détec- tion 31 passe au niveau logique "haut" et, au contraire, lorsque son potentiel est bas, son potentiel tombe au ni- veau logique "bas". Si le niveau du signal 0LAT devient haut à l'instant t4, la porte de transmission T31 est allu- mée et le signal 0PD est généré au niveau logique "bas" (lorsque le potentiel du Vpp est haut) ou au niveau logique "haut" (lorsque le potentiel du Vpp est bas). Ainsi, lorsque le niveau du signal 0LAT devient bas et lorsque la porte de transmission T31 est coupée, l'état du courant est maintenu par les inverseurs I34 et I35. La génération des signaux 0DET et 0LAT sous la forme d'impulsions, est effectuée pour éviter une consommation'de puissance inutile en ne faisant fonctionner le détecteur de survoltage 30 que pendant le temps nécessaire pour détecter le potentiel du Vpp dans l'état actif. En se référant aux figures 9 et 11, le premier générateur de survoltage 40 fonctionne en réponse à l'ins- tant o le signal RASB est modifié pour passer du niveau logique "bas" au niveau logique "haut", et le second géné- rateur de survoltage 60 fonctionne en réponse à l'instant o le signal RASB est modifié pour passer du niveau logique "haut" au niveau logique "bas". Dans le cas o le Vpp a un potentiel élevé, comme le signal 0PD est appliqué au ni- veau logique "bas", le premier et le second générateur de survoltage 40 et 60 conservent l'état non activé et, au contraire, dans le cas o le Vpp a un potentiel bas, comme le signal 0PD est appliqué au niveau logique "haut", le premier et le second générateur de survoltage 40 et 60 sont à leur tour actionnés suivant le signal RASB et le signal basculé 0PC. Les opérations du premier et du second géné- rateur de survoltage 40 et 60 sont effectuées de la même manière que celles des figures 4 et 5. La figure 13 est un schéma par blocs d'un circuit de survoltage selon une autre forme de réalisation de la présente invention. En plus de la structure de la figure 6, un registre 70 est disposé entre le détecteur de survoltage et le premier et second générateur de survoltage 40 et 60. En d'autres termes, le signal 0PD généré par le détec- teur de survoltage 30 passe à travers le registre 70 puis se trouve ensuite appliqué au premier et second générateur de survoltage 40 et 60. On peut remarquer que le registre 70, comme re- présenté à la figure 14, est un registre à décalage courant constitué par des portes de transmission T71 et T72 comman- dées par le signal 0R, et par les loquets L71 et L72. Pen- dant que le signal 0R est au niveau logique "bas", la porte de transmission T71 est allumée et le signal 0PD gé- néré par le détecteur de survoltage 30 dans l'état actif précédent, est stocké dans le loquet L71. D'autre part, pendant que le signal 0R est au niveau logique "haut", la porte de transmission T72 est allumée et l'état momentané- ment stocké dans le loquet L72 dans l'état actif précédent, est fourni en sortie sous la forme du signal 0SPD. En- suite, lorsque le signal 0R tombe au niveau logique "bas", la porte de transmission T71 est allumée et la porte de transmission T72 est coupée, ce qui conduit au changement de l'état de stockage du loquet L71. Ainsi, le registre 70 est actionné pour permettre au signal 0PD réglé dans l'état actif précédent, de déterminer si la commande du premier et du second générateur de survoltage 40 et 60 est effectuée. Au lieu du signal 0PD des figures 9 et 11, le signal 0SPD est appliqué, comme représenté aux figures 15 et 16, à l'entrée de portes NON-ET ND41 et ND61 du premier et du second générateur de survoltage 40 et 60. De plus, le circuit de commande du générateur de survoltage 80, dans la forme de réalisation de la figure 13, est construit non pas avec les six inverseurs représentés à la figure 6 pour ré- pondre à l'instant de la génération du signal 0PD, mais avec deux inverseurs série I81 et I82 représentés à la fi- gure 17. Lorsqu'on compare à la structure de la figure 6, cela permet d'assurer un temps de fonctionnement suffisant du générateur de survoltage. En se référant à la figure 18 qui représente un chronogramme de la figure 13, dans le cas o le Vpp est bas, les générateurs de survoltage fonctionnent lorsque le signal RASB est dans l'état actif, et les générateurs fonc- tionnent même si le potentiel du Vpp est au niveau logique "haut" dans l'état suivant, avec le signal 0SPD verrouillé dans l'état actif précédent. Dans l'état actif suivant, le signal 0SPD est au niveau logique "bas" en recevant l'état verrouillé dans l'état actif précédent, et les générateurs de survoltage sont dans des états non activés. Bien que les générateurs de survoltage soient retardés d'un état et fonctionnent, le Vpp a les caractéristiques de charge for- tes, de sorte que son potentiel n'a reçu aucune influence. Comme décrit ci-dessus, la présente invention commande le générateur de survoltage suivant l'état du po- tentiel du Vpp, ce qui permet ainsi d'assurer la fiabilité de génération et de fourniture du Vpp. R E V E N D I C A T I ONS 1) Circuit de survoltage pour dispositif de mé- moire à semi-conducteurs, caractérisé en ce qu'il com- prend: - des premiers moyens de circuit pour introduire une hor- loge principale de puce déterminant un état d'attente et un état actif, et pour générer un signal de commande de détecteur activé après l'écoulement d'un premier temps de retard et présentant une première largeur d'impulsions, ainsi qu'un signal de commande de verrouillage actionné après l'écoulement d'un second retard de temps et présen- tant une seconde largeur d'impulsions; - des seconds moyens de circuit pour répondre au signal de commande du détecteur et au signal de commande de ver- rouillage pour générer un signal de détection indiquant un état de potentiel d'un survoltage courant; - des troisièmes moyens de circuit pour générer un signal de commande de générateur de survoltage activé en même temps que le signal de détection en réponse à l'horloge principale de puce; et - des moyens de génération de survoltage destinés à fonc- tionner respectivement dans l'état actif suivant le si- gnal de détection et suivant le signal de commande de générateur de survoltage. 2) Circuit de survoltage pour dispositif de mé- moire à semi-conducteurs, caractérisé en ce qu'il com- prend: - des premiers moyens de circuit pour introduire une hor- loge principale de puce déterminant un état d'attente et un état actif, et pour générer un signal de commande de détecteur activé après l'écoulement d'un premier retard de temps et présentant une première largeur d'impulsions, ainsi qu'un signal de commande de verrouillage activé après l'écoulement d'un second retard de temps et présen- tant une seconde largeur d'impulsions; - des seconds moyens de circuit pour répondre au signal de commande du détecteur et au signal de commande de ver- rouillage et pour générer un premier signal de détection indiquant un état de potentiel d'un survoltage courant; - des troisièmes moyens de circuit pour introduire le pre- mier signal de détection et générer un second signal de détection suivant la commande de l'horloge principale de puce; des quatrièmes moyens de circuit pour générer un signal de commande de générateur de survoltage activé en même temps que le second signal de détection en réponse à l'horloge principale de puce; et - un premier et un second moyen de génération de survoltage destinés à fonctionner respectivement dans l'état d'at- tente et dans l'état actif suivant le second signal de détection et suivant le signal de commande de générateur de survoltage.