FR 2729782 A1 19960726 FR 9512142 A 19951017 La présente invention a trait au domaine de la mémorisation de données, et plus particulièrement à la mémorisation de données dans une cellule de mémoire statique à accès direct (SRAM) à cinq transistors. Dans les circuits intégrés, on utilise les conducteurs métalliques pour établir une conductivité à l'intérieur du circuit. De façon typique, les réseaux de mémoire sont constitués par une pluralité de conducteurs métalliques disposés suivant un certain nombre de colonnes et de lignes. Les conducteurs de colonnes sont désignés comme étant des conducteurs de transmission de bits, et les conducteurs de lignes sont désignés comme étant des conducteurs de transmission de mots. Avec les progrès de la technologie, le pas de disposition des conducteurs métalli- ques diminue (c'est-à-dire que la distance entre les con- ducteurs métalliques diminue). Bien qu'un pas plus petit pour des conducteurs métalliques dans un circuit intégré réduise les dimensions du circuit, comme par exemple le réseau de mémoire, le pas réduit pose d'autres problèmes. Par exemple, pour le réseau de mémoire, il apparaît un couplage parasite accru entre les conducteurs métalliques de transmission de bits plus rapprochés. Pour réduire le couplage parasite entre les conducteurs de transmission de bits dans de tels réseaux de mémoire, il est souhaitable de réduire le nombre de conducteurs de transmission de bits métalliques nécessaires dans un réseau de mémoire. La figure la, annexée à la présente demande, représente une cellule de mémoire statique à accès direct (SRAM) de l'art antérieur 100 qui utilise une architecture d'activation de cellule de point de croisement à un seul conducteur de transmission de bits. La cellule de mémoire contient deux inverseurs couplés selon un couplage croisé et raccordés à un seul conducteur de transmission de bits 110 par l'intermédiaire de transistors à effet de champ à oxyde métallique à canal n (MOSFET) 112 et 114. Les transistors 112 et 114 à canal n sont commandés par une adresse X et une adresse Y. La cellule de mémoire 100 est constituée de deux inverseurs métal-oxyde-semiconducteur complémentaires (CMOS) 116 et 118 couplés selon un couplage croisé, moyennant l'utilisation d'un transistor à couche mince PMOS (TFT) en tant qu'élément de charge. L'architecture d'activation de cellule de point de croisement à un seul conducteur de transmission de bits utilise un seul conducteur de transmission de bits, qui est utilisé en commun par une cellule voisine (non représen- tée). De ce fait, seuls trois conducteurs métalliques de transmission de bits sont nécessaires pour deux cellules. Cependant, étant donné que la cellule de mémoire 100 contient deux points stables, un point de chaque côté des inverseurs 116 et 118, l'un des points stables est atteint pour l'enregistrement avec un niveau haut logique appliqué à l'entrée de l'inverseur 116 par accroissement de la tension des conducteurs de transmission de mots X et Y, au-dessus de la tension de fonctionnement pendant le cycle d'enregistrement. Un inconvénient important avec la confi- guration de la cellule de mémoire 100 est que la technique d'accroissement de tension, qui requiert la production d'une tension supérieure à la tension de fonctionnement, produit des effets négatifs. Pour de plus amples explications de la cellule de mémoire 100 de l'art antérieur, on se référera à IEEE International Solid State Circuits Conference, session 16, Static Memories, article FA16.6, intitulé "A Single Bitline Cross-Point Cell Activation (SCPA) Architecture for Ultra Low Powered SRAMs", de Motomu Ukita et consorts. La figure lb, annexée à la présente demande, représente une seconde cellule de mémoire de l'art anté- rieur 120 qui utilise une architecture à un seul conducteur de transmission de bits. D'une manière générale, la cellule SRAM 120 utilise l'agencement d'une cellule de mémoire complète à six transistors avec des charges formées de transistors à couche mince (TFT). La cellule de mémoire à six transistors inclut les transistors de transfert 122 et 124. Les transistors de transfert 122 et 124 accouplent les deux côtés de la cellule à un seul conducteur de transmission de bits 126. Le transistor de transfert 122 est commandé par un conducteur supérieur de transmission de mots 128, et le transistor de transfert 124 est commandé par un conducteur inférieur de transmission de mots 130. Par conséquent, la cellule de mémoire 120 requiert une commande séparée des portes de transfert correspondantes pour l'introduction impulsionnelle de données dans la cellule. Étant donné que la cellule SRAM 120 est couplée à la fois au conducteur supérieur de transmission de mots 128 et au conducteur inférieur de transmission de mots 130 comme représenté sur la figure lb, ce système fournit des durées d'impulsions d'enregistrement, qui sont supérieures à ce qui est requis. C'est pourquoi, dans la cellule SRAM 120 de l'art antérieur, la performance de vitesse est sacrifiée dans le cas d'une architecture réduite de conducteurs de transmission de bits. Bien que la cellule de mémoire 120 n'utilise pas la solution d'accroissement de tension pour réaliser un enregistrement sur les deux côtés de la cellule, un inconvénient important avec cette architecture réside dans les cycles d'enregistrement plus longs et dans l'utilisation de six transistors pour chaque cellule. Pour de plus amples explications de la cellule SRAM 120 de l'art antérieur, on se référera à IEEE International Solid State Circuits Connference, 1993, session 16, Static Memories, article FA 16.5, intitulé "A 16 Mb CMOS SRAM With a 2,3 Micrometer Single-Bit-Line Memory Cell", de Katsuro Sasaki et consorts. C'est pourquoi, un but de la présente invention est de réduire le nombre de conducteurs métalliques de transmission de bits nécessaires dans un réseau de mémoire. Un autre but de la présente invention est de réduire le nombre de transistors nécessaires pour la réalisation d'une cellule de mémoire statique à accès direct (SRAM). Un autre but de la présente invention est de réduire le nombre de conducteurs de transmission de bits et le nombre de transistors par cellule de mémoire sans aug- menter la tension au-delà de la tension de fonctionnement. Ces buts et d'autres buts de la présente inven- tion sont atteints à l'aide d'un circuit qui contient des cellules de mémoire comportant deux points stables compre- nant un premier côté pour mémoriser un premier état et un second côté pour mémoriser un second état opposé au premier état. Dans un réseau de mémoire, un premier conducteur de transmission de bits de données est couplé au premier côté d'une première cellule de mémoire, et un second conducteur de transmission de bits est couplé au premier côté de la seconde cellule de mémoire. Par conséquent, l'accès aux cellules de mémoire s'effectue à partir d'un seul côté. Les cellules de mémoire sont couplées de manière à recevoir une énergie à une tension de fonctionnement et sont couplées à la masse. Le réseau de mémoire est agencé de telle sorte que seuls trois conducteurs de transmission de bits sont nécessaires pour deux cellules. Dans une première forme de réalisation pour la formation d'un réseau de mémoire, deux cellules utilisent conjointement un conducteur commun de transmission de bits appliquant l'énergie et dans une seconde forme de réalisation pour former un réseau de mémoire, deux cellules utilisent conjointement un conduc- teur commun de transmission de bits placé au potentiel de masse. Dans une forme de réalisation préférée, les cellules de mémoire sont des cellules de mémoire statiques à accès direct (SRAM), qui contiennent cinq transistors MOS. Dans la première forme de réalisation du réseau de mémoire, le troisième conducteur de transmission de bits est un conducteur commun de transmission de bits situé à la tension d'alimentation et qui est couplé de manière à appliquer une tension de fonctionnement à deux cellules de mémoire. Dans la seconde forme de réalisation du réseau de mémoire, le troisième conducteur de transmission de bits est un conducteur commun de transmission de bits placé au potentiel de masse, qui raccorde deux cellules à la masse. Un circuit de commande réalise la lecture et l'enregistrement dans les cellules de mémoire. Le circuit de commande exécute une opération spéciale d'enregistrement pour enregistrer un niveau bas logique sur le second côté des cellules de mémoire. Le circuit de commande est couplé aux premier, second et troisième conducteurs de transmission de bits. Lors de la mémorisation d'un niveau logique bas sur le second côté de la première cellule de mémoire, le circuit de commande produit une première tension dans le premier conducteur de transmission de bits, de sorte que la tension effective de fonctionnement appli- quée aux bornes des première et seconde cellules de mémoire est inférieure à la tension de fonctionnement. Le second circuit produit également, dans le second conducteur de transmission de bits, une tension qui est inférieure à la tension de fonctionnement. Pour exécuter une opération particulière d'enregistrement dans la seconde cellule de mémoire, le circuit de commande produit la première tension dans le troisième conducteur de transmission de bits et la seconde tension dans le premier conducteur de transmission de bits. Dans une forme de réalisation, la première tension est réglée à la tension de fonctionnement diminuée de la tension de seuil d'un transistor, et la seconde tension est réglée à une tension égale approximativement à la moitié de la tension de fonctionnement. Par ailleurs, l'invention porte également sur un procédé de mémorisation de données, caractérisé en ce qu'il comprend les étapes consistant à: prévoir une pluralité d'éléments de mémoire comportant chacun deux points stables, un premier côté d'un élément de mémoire mémorisant un premier état et un second côté mémorisant un second état opposé audit premier état; coupler un premier conducteur de transmission de bits audit premier côté d'un premier élément de mémoire; coupler un second conducteur de transmission de bits audit premier côté d'un second élément de mémoire; coupler un troisième conducteur de transmission de bits auxdits premier et second éléments de mémoire pour commander une tension de fonctionnement appliquée aux bornes desdits premier et second éléments de mémoire; mémoriser un niveau logique bas sur ledit second côté dudit premier élément de mémoire, ceci comprenant les étapes consistant à: produire aux bornes dudit premier élément de mémoire, par l'intermédiaire dudit troisième conducteur de transmission de bits, une première tension qui est inférieure à ladite tension de fonctionnement; et produire une seconde tension inférieure à ladite tension de fonctionnement, dans ledit second conducteur de transmission de bits; mémoriser un niveau logique bas sur ledit second côté dudit second élément de mémoire, ceci comprenant les étapes consistant à produire ladite première tension aux bornes dudit second élément de mémoire par l'intermédiaire dudit troisième conducteur de transmission de bits; et produire ladite seconde tension dans ladit premier conducteur de transmission de bits. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: - la figure la, dont il a déjà été fait mention, représente une cellule de mémoire statique à accès direct (SRAM) de l'art antérieur, qui utilise une architecture d'activation de cellule de point de croisement à un seul conducteur de transmission de bits; - la figure lb, dont il a déjà été fait mention, représente une seconde cellule de mémoire de l'art antérieur, qui utilise une architecture à un seul conducteur de transmission de bits; - la figure 2 représente deux cellules de mémoire statiques à accès direct (SRAM) agencées conformément à Une première forme de réalisation de la présente invention; - la figure 3 représente deux cellules de mémoire statiques à accs direct (SRAM) agences conformément a une seconde forme de réalisation de la présente invention; - les figures 4a-f représentent une forme de réalisation de formes d'ondes de tension pour l'opération spciale d'enre gistrement dans la cellule SR.AM selon la présente invention; et - la figure 5 représente un réseau de mémoire agencé conformément à une forme de réalisation de la présente invention. La figure 2 représente deux cellules de mémoire statique à accès direct (SRAM) agencées conformément à une première forme de réalisation de la présente invention. Bien que la figure 2 représente la configuration de deux cellules SRAM, une pluralité de cellules SRAM peuvent être agencées sous la forme d'un réseau conformément aux ensei- gnements de la présente invention. On va décrire ci-après d'une manière plus complète un réseau pour réaliser les cellules à cinq transistors selon la présente invention. Chaque cellule SRAM, telle que par exemple la cellule SRAM et la cellule SRAM 210 représentées sur la figure 2, contiennent cinq transistors. De façon spécifique, la cellule SRAM 200 contient un premier inverseur métal-oxyde- semiconducteur complémentaire (CMOS) comprenant un tran- sistor 205 à canal p et un transistor 207 à canal n et qui est couplé selon un couplage croisé avec un second inver- seur CMOS contenant un transistor 215 à canal p et un transistor 220 à canal n. De façon similaire, les cellules SRAM 210 contiennent également deux inverseurs CMOS couplés selon un couplage croisé, comprenant des transistors 240 et 250 à canal p et des transistors 245 et 255 à canal n. Les cellules SRAM 200 et 210 comportent chacune un côté barre et un côté vrai qui sont tous deux des points stables pour la mémorisation de deux états opposés. Comme cela est représenté sur la figure 2, le côté vrai de la cellule SRAM 200 est la sortie de l'inverseur CMOS contenant un transistor 215 à canal p et le transistor 201 à canal n, et le côté barre de la mémoire SRAM 200 est la sortie de l'inverseur CMOS contenant le transistor 205 à canal p et le transistor 207 à canal n. De façon similaire, la cellule SRAM 210 contient un côté vrai et un côté barre, comme cela est marqué sur la figure 2. La cellule SRAM à cinq transistors selon la présente invention comporte en outre un seul transistor de transfert pour chaque cellule, comme par exemple le transistor 225 de type n pour la cellule SRAM 200 et le transistor 260 à canal n pour une mémoire SRAM 210. Par conséquent, l'accès s'effectue d'un seul côté de la mémoire SRAM pour la lecture et l'enregistrement de données dans la cellule SRAM. Bien qu'on ait représenté la forme de réalisation préférée sous la forme d'une cellule CMOS SRAM à cinq tran- sistors, on peut utiliser d'autres technologies bien connues pour former des cellules RAM statiques, sans sortir du cadre de l'invention. La seule chose requise pour utiliser les enseignements de la présente invention est que la cellule de mémoire contienne deux points stables comportant uniquement un seul point d'accès à l'un des points stables. Comme représenté sur la figure 2, trois conduc- teurs de transmission de bits sont utilisés pour accéder aux deux cellules de mémoire 200 et 210. De façon spécifique, un premier conducteur de transmission de bits 235 est couplé au "côté barre" de la cellule SRAM 200 par l'intermédiaire du transistor de transfert 225, et un second conducteur de transmission de bits 265 est couplé au côté barre de la cellule SRAM 206 par l'intermédiaire du transistor de transfert 260. Dans la première forme de réalisation, un troisième conducteur de transmission de bits, représenté sous la forme du conducteur de transmission de bits 270 sur la figure 2, applique l'énergie aux bornes de source de transistors 205, 215, 240 et 250 à canal p. Les grilles des transistors de transmis- sion 225 et 260 sont couplées à un conducteur de transmis- sion de mots 230. Comme cela est bien connu dans la technique, lorsqu'il est activé, le conducteur de trans- mission de mots 230 sélectionne une rangée particulière de cellules de mémoire dans un réseau de mémoire. Les conducteurs de transmission de bits 235, 265 et 270 et les conducteurs de transmission de mots 230 sont couplés à un circuit de commande 275. D'une manière générale, le circuit de commande 275 permet la lecture et l'enregistrement dans les cellules de mémoire SRAM 200 et 210 au moyen d'une commande des conducteurs de transmission de bits 235, 265 et 270 et du conducteur de transmission de mots 230. Comme cela est représenté sur la figure 2, la configuration de mémoire RAM statique selon la présente invention permet de réduire fortement le nombre des conducteurs de transmission de bits nécessaires pour un réseau de mémoire (par exemple seulement trois conducteurs de transmission de bits sont requis pour deux cellules de mémoire). Comme cela a été décrit précédemment, avec les progrès de la technologie, des conducteurs métalliques situés sur des dispositifs à circuits intégrés possèdent des pas plus petits. Grâce à l'utilisation de la présente invention, le nombre des conducteurs métalliques nécessaires dans le pas des colonnes pour deux cellules SRAM est réduit de quatre conducteurs à trois conducteurs. Le pas à trois colonnes pour la configuration des deux cellules de mémoire est un avantage à la fois du point de vue rendement et du point de vue réduction du couplage parasite entre les conducteurs de transmission de bits. Par exemple, dans le cas d'une configuration avec un pas à quatre colonnes, la présence du conducteur additionnel de transmission de bits impose que les conducteurs de trans- mission de bits soient plus rapprochés les uns des autres. Pour effectuer la lecture à partir de la configuration de cellules à cinq transistors selon la présente invention, comme par exemple des cellules SRAM 200 et 210, on utilise une technique mettant en oeuvre un conducteur de référence commun. Par exemple, pour lire l'état de la cellule de mémoire RAM statique 200, le circuit de commande 275 produit un niveau haut logique actif dans le conducteur de transmission de mots 230 pour polariser la grille du transistor 225 à canal n (transistor de transfert), de manière à établir un trajet électrique depuis le côté barre de la mémoire SRAM 200 au conducteur de transmission de bits 235. L'état présent dans le conducteur de transmission de bits 235 est comparé à un état détecté à partir d'une cellule de référence fictive. On notera que, dans la forme de réalisation préférée, le "côté barre" de la cellule SRAM est détecté et que par conséquent une logique inverse est utilisée pour produire un signal de sortie indiquant l'état vrai de la cellule. Pour enregistrer un niveau haut logique sur le côté vrai des cellules SRAM 200 et 210, on peut exécuter une opération normale d'enregistrement SRAM. Par exemple, pour enregistrer un niveau haut logique sur le côté vrai de il la cellule SRAM 200, le circuit de commande 275 charge le conducteur de transmission de mots 230 pour polariser les transistors de transfert 225 et 260 de manière à coupler électriquement les côtés barre des cellules SRAM 200 et 210 aux conducteurs respectifs de transmission de bits 235 et 265. Le circuit de commande 275 produit un niveau bas logique dans le conducteur de transmission de bits 235 de sorte que le niveau bas logique est envoyé à la cellule SRAM 200 sur le côté barre. Le niveau bas logique envoyé au côté barre de la cellule SRAM 200 conduit à une polarisation du transistor 220 à canal n pour la mise à l'état bloqué et le transistor 215 à canal p pour la mise à l'état conducteur. cette opération fournit un niveau haut logique qui est produit sur le côté vrai de la cellule de mémoire SRAM 200. Bien que l'on puisse utiliser l'opération normale d'enregistrement SRAM pour enregistrer un niveau haut logique sur le côté vrai des cellules SRAM moyennant l'utilisation d'un seul point d'accès sur le côté barre de la cellule, une opération spéciale d'enregistrement est nécessaire pour commander le côté vrai de la configuration de cellules SRAM à cinq transistors à un niveau bas logique. (C'est-à-dire parce que le côté vrai de la confi- guration de la cellule SRAM à cinq transistors selon la présente invention n'est pas couplé à une grille de transfert). Dans une forme de réalisation préférée, pour enregistrer un niveau bas logique sur le côté vrai de la cellule SRAM 200, le conducteur de transmission de mots 230 est placé à un niveau haut logique actif comme dans le cas d'une opération normale d'enregistrement. En outre, le circuit de commande 275 produit, dans le conducteur de transmission de bits 270, un premier niveau de tension qui est inférieur à la tension de fonctionnement Vcc, et place le conducteur de transmission de bits 265 pour la cellule SRAM 210 à un second niveau de tension, qui est également inférieur à la tension de fonctionnement Vcc. De même, pour achever l'opération particulière d'enregistrement appliquée à la cellule SRAM 200, le circuit de commande 275 place le conducteur de transmission de bits 235 à un niveau haut logique destiné à être appliqué à la cellule SRAM 200 sur le côté barre. Dans une forme de réalisation, pour l'opération spéciale d'enregistrement dans la cellule SRAM 200, la tension présente dans le conducteur de transmission de bits 265 est réglée approximativement à la moitié de la tension de fonctionnement (par exemple Vcc/2), et la tension dans le conducteur de transmission de bits 270 est réglée à une tension égale à environ Vcc moins une tension de seuil des transistors MOS. Avec la réduction de la tension de fonctionnement Vcc dans la cellule SRAM 200, le côté vrai de la cellule SRAM 200 est placé à un niveau bas logique sans qu'il soit nécessaire de prévoir un transistor additionnel de transfert couplé au côté vrai de la cellule. Étant donné que la cellule SRAM 200 et la cellule SRAM 210 utilisent un conducteur commun de transmission de bits 270 placé à la tension Vcc, la réduction de la tension de fonc- tionnement Vcc affecte les deux cellules SRAM 200 et 210. Par conséquent, le circuit de commande 275 place le conducteur de transmission de bits 265 au second niveau de tension afin de maintenir l'état actuellement mémorisé dans la cellule SRAM 210. C'est pourquoi, la cellule SRAM 210 n'est pas affectée par l'opération spéciale d'enregistre- ment dans la cellule SRAM 200. L'opération spéciale d'enregistrement dans la cellule SRAM 210 est semblable hormis que l'opération intervenant dans les conducteurs de transmission de bits 235 et 265 est inversée. Pour enregistrer un niveau haut logique sur le côté vrai de la cellule SRAM 210, la tension présente dans le conducteur de transmission de bits 270 est réglée au premier niveau de tension, la tension présente dans le conducteur de transmission de bits 235 est réglée au second niveau de tension et la tension présente dans le conducteur de transmission de bits 265 est réglée à un niveau haut logique. L'état de la cellule SRAM 200 n'est pas affecté par l'enregistrement dans la cellule SRAM 210. Comme cela a été décrit précédemment, les cellules de mémoire 200 et 210 représentées sur la figure 2 sont couplées à un premier conducteur de transmission de bits de données 235, à un second conducteur de transmission de bits de données 265 et à un conducteur de transmission de bits 270 placé à la tension Vcc. Un conducteur supplé- mentaire de transmission de bits placé au potentiel de masse ou à la tension Vss peut être prévu pour coupler des transistors 207 et 220 à canal n situés dans la cellule de mémoire 200 et des transistors 245 et 255 à canal n situés dans la cellule de mémoire 210, à la masse. Pour la configuration à conducteur additionnel de transmission de bits placé à la tension Vss, deux cellules de mémoire se partagent un conducteur commun de transmission de bits placé à la tension Vss. Des cellules de mémoire dans un réseau, qui sont disposés dans la première ou dans la dernière cellule d'une rangée, sont couplées à la moitié d'un conducteur de transmission de bits placé à la tension Vss. Comme autre variante de réalisation de la configura- tion à conducteur additionnel de transmission de bits placé à la tension Vss, les transistors 207 et 220 à canal n situés dans la cellule de mémoire 200 et les transistors 245 et 255 à canal n situés dans la cellule de mémoire 210 sont couplés à la masse par l'intermédiaire d'une connexion en polysilicium agencée sous la forme d'une ligne dans les cellules de mémoire. La figure 3 représente deux cellules de mémoire statique à accès direct (SRAM) agencées conformément à une seconde forme de réalisation de la présente invention. La seconde forme de réalisation représentée sur la figure 3 est agencée de la même manière que la première forme de réalisation représentée sur la figure 1, hormis que le troisième conducteur de transmission de bits 370 est un conducteur de transmission de bits placé à la masse ou à la tension Vss. Le conducteur de transmission de bits 370 placé à la tension Vss est commun aux cellules de mémoire 300 et 310 de sorte que le conducteur de transmission de bits 370 placé à la tension Vss est couplé à la source de transistors 307 et 320 à canal n présents dans la cellule 300 et à la source de transistors 345 et 355 à canal n situés dans la cellule 310. Pour l'opération spéciale d'enregistrement dans la cellule SRAM 300, la tension dans le conducteur de transmission de bits 365 est réglée approximativement à la moitié de la tension de fonctionnement (par exemple Vcc/2) et la tension présente dans le conducteur de transmission de bits 370 placé à la tension Vss est réglée à une tension égale approximativement à une tension de seuil des transistors MOS. Au moyen de la production d'une première tension dans le conducteur de transmission de bits 370 placé à la tension Vss, le côté vrai de la cellule SRAM 300 est commandé à un niveau bas logique sans qu'il soit nécessaire d'utiliser un transistor de transfert additionnel couplé au côté vrai de la cellule. Étant donné que la cellule SRAM 300 et la cellule SRAM 310 utilisent en commun un conducteur de transmission de bits 370 placé à la tension Vss, la production de la première tension dans le conducteur de transmission de bits 370 placé à la tension Vss affecte les deux cellules SRAM 300 et 310. C'est pourquoi, le circuit de commande 375 place le conducteur de transmission de bits 365 au second niveau de tension pour maintenir l'état actuellement mémorisé dans la cellule SRAM 310. Par conséquent, la cellule SRAM 310 n'est pas affectée par l'opération spéciale d'enregistrement dans la cellule SRAM 300. L'opération spéciale d'enregistrement dans la cellule SRAM 300 est semblable, hormis que le fonctionne- ment dans les conducteurs de transmission de bits 335 et 365 est inversé. Pour enregistrer un niveau haut logique sur le côté vrai de la cellule SRAM 310, on règle la tension située dans le conducteur de transmission debits 370, qui est la tension Vss, au premier niveau de tension, on règle la tension présente dans le conducteur de transmission de bits 335 au second niveau de tension et on règle la tension présente dans le conducteur de trans- mission de bits 365 à un niveau haut logique. L'état de la cellule SRAM 300 n'est pas affecté par l'enregistrement dans la cellule SRAM 310. Les figures 4a-f représentent une forme de réali- sation de formes d'ondes pour l'opération spéciale d'enre- gistrement dans la cellule SRAM 200. La figure 4a représente la réduction de la tension dans le conducteur de transmission de bits 270 placé à la tension Vcc, au premier niveau de tension, et la figure 4b représente la production du second niveau de tension dans le conducteur de transmission de bits 265 pour l'opération spéciale d'enregistrement dans la cellule SRAM 200. La figure 4c représente la forme d'onde de tension pour le côté vrai de la cellule SRAM 200 pour l'opération spéciale d'enregistrement lorsqu'un niveau haut logique a été mémorisé antérieurement dans la cellule SRAM 200. La figure 4d représente la forme d'onde de tension produite dans le conducteur de transmission de bits 235 pour enregistrer un niveau haut logique sur le côté vrai de SRAM 200. Les figures 4e et 4f représentent le niveau de tension présent respectivement sur le côté vrai et le côté barre, de la cellule SRAM 210, pendant l'opération spéciale d'enregistrement lorsqu'un niveau haut logique a été mémorisé antérieurement dans la cellule SRAM 210. La figure 5 représente un réseau de mémoire agencé conformément à une forme de réalisation de la présente invention. Un réseau de mémoire 400 comprend une pluralité de cellules SRAM qui sont désignées par 405, 410, 416, 417, 418 et 419 sur la figure 5. Pour la forme de réalisation de la figure 5, les cellules SRAM comportent la configuration de cellules SRAM à cinq transistors selon la présente invention. La forme de réalisation préférée pour la cellule à cinq transistors est représentée dans les cellules SRAM 405 et 410. Cependant, à titre de simplifi- cation, les autres cellules SRAM 416, 417, 418 et 419 sont représentées et désignées par "cellule ST". Le réseau 401 est agencé sous la forme d'une pluralité de lignes et de colonnes. De façon spécifique, le réseau 400 contient "n" lignes, qui sont accessibles chacune par un conducteur correspondant de transmission de mots 1-n. Par exemple le conducteur de transmission de mots "1" 430 sélectionne une première ligne dans le réseau de mémoire 400, le conducteur de transmission de mots "2" 431 est utilisé pour sélec- tionner une seconde ligne, et le conducteur de transmission de mots "n" 440 est utilisé pour sélectionner la n-ème lignes de cellules SRAM. D'une manière générale, le réseau de mémoire 401 est disposé suivant une pluralité de colonnes de sorte que trois conducteurs de transmission de bits sont utilisés pour deux cellules voisines. Le réseau de mémoire 400 peut contenir un nombre quelconque de colonnes qui sont disposées de manière à constituer les deux premières colonnes (par exemple la première colonne contient des cellules SRAM 405, 416 et 418 et la seconde colonne contient des cellules SRAM 410, 417 et 419). A titre de simplification, on n'a représenté que deux colonnes de cellules SRAM. Pour détecter les cellules de mémoire, le réseau de mémoire 400 contient en outre une colonne de cellules de référence fictives comprenant la cellule de référence fictive 232. La cellule SRAM 405 est couplée à un premier conducteur de transmission de mots désigné par 442 sur la figure 5. Comme cela a été expliqué précédemment en référence à la description se rapportant à la figure 2, la cellule SRAM 405 est couplée au "côté barre" de la cellule par l'intermédiaire d'un transistor de transfert. La cellule SRAM 410 est couplée à un second conducteur de transmission de bits 446 sur le "côté barre" de la cellule. Les cellules SRAM 405 et 410 se partagent un conducteur commun de transmission de bits placé à la tension Vcc et désigné par 444 sur la figure 5. Dans une forme de réalisation, le circuit de commande 275 (figure 2) pour le réseau de mémoire 400 est agencé avec une pluralité de transistors MOS (422, 424, 426, 428, 430), un conducteur d'enregistrement placé à la tension Vcc, un conducteur de transmission de données, un conducteur de lecture locale, une unité de sélection de la colonne de lecture 0, une unité de sélection de la colonne de lecture 1, une unité de sélection de la colonne d'enregistrement "0", et une unité de sélection de la colonne d'enregistrement 1. On va décrire ci-après l'état de ces conducteurs pour effectuer une opération de lecture et d'enregistrement; cependant, la production de ces signaux dans la zone de mémoire 400 n'est pas représentée afin de ne pas compliquer la compréhension de l'invention. Les transistors MOS (422, 424, 426, 428, 430) sont requis pour chaque ensemble de deux colonnes de cellules de mémoire. Le conducteur de transmission de bits 442 est couplé au conducteur de lecture locale par l'intermédiaire d'un transistor 422 à canal p, et est couplé au conducteur de transmission de données par l'intermédiaire d'un conducteur 424 à canal n. Le transistor 422 à canal p est commandé par le signal de sélection de la colonne de lecture 0, et le transistor 424 à canal n est commandé par le signal de sélection de la colonne d'enregistrement 0. Le conducteur de transmission de bits 444 placé à la tension Vcc est couplé au conducteur d'enregistrement placé à la tension Vcc par l'intermédiaire d'une porte de transmission 426 qui comporte deux transistors à canal n. La porte de transmission 426 est commandée par le signal de sélection de la colonne d'enregistrement 0 et le signal de sélection de la colonne d'enregistrement 1. Le circuit de commande pour le réseau de mémoire 400 contient également un transistor 428 à canal n qui couple le conducteur de trans- mission de bits 446 au conducteur de transmission de données, et un transistor 430 à canal p, qui accouple le conducteur de transmission de bits 446 au conducteur de lecture locale. D'une manière générale, le conducteur d'enregis- trement placé à la tension Vcc permet de réduire la tension de fonctionnement dans le conducteur de transmission de bits 444 placé à la tension Vcc, pour l'opération spéciale d'enregistrement. Le conducteur de transmission de données reçoit des données d'entrée devant être enregistrées dans l'une de deux cellules situées dans les colonnes correspondantes. Le conducteur de lecture locale est utilisé pour détecter l'état des cellules SRAM en utilisant une technique à conducteur de référence commun. Chaque conducteur de transmission de bits comporte en outre un transistor de charge de colonne (par exemple un conducteur de transmission de bits 442 contient un transistor 415 à canal p, le conducteur de transmission de bits 444 contient un transistor 420 à canal p et le conducteur de transmis- sion de bits 446 contient un transistor 425 à canal p). En fonctionnement, l'enregistrement d'un niveau bas logique dans la cellule SRAM 405, le signal de sélection de colonnes d'enregistrement 0 est à un niveau haut logique actif, et le signal de sélection de la colonne d'enregistrement 1 est à un niveau bas logique inactif. En outre, le conducteur de transmission de données est placé à un niveau bas logique, et le conducteur d'enregistrement Vcc est maintenu à la tension de fonctionnement Vcc. En outre, le conducteur de transmission de mots "1" 430 est activé de manière à polariser le conducteur de transfert de la cellule SRAM 405 pour établir la conduction depuis le conducteur de transmission de bits 442 jusqu'au côté barre de la cellule SRAM 405. Grâce à la production d'un signal à niveau haut logique actif dans le conducteur de sélection de colonnes d'enregistrement 0, le transistor 424 à canal n est polarisé de manière à véhiculer le courant depuis le conducteur de transmission de données au conducteur de transmission de bits 442, et la porte de transmission 426 est polarisée de manière à coupler le conducteur de trans- mission de bits 444 placé à la tension Vcc au conducteur d'enregistrement Vcc. Étant donné que le conducteur de sélection de la colonne d'enregistrement 1 est réglé sur un niveau bas logique inactif, le conducteur de transmission de bits 446 n'est pas couplé au conducteur de transmission de données, et la cellule SRAM 410 n'est pas affectée. Pour l'exécution de l'opération spéciale d'enre- gistrement d'un niveau haut logique dans la cellule SRAM 405, le conducteur de sélection de la colonne d'enregistre- ment 0 est réglé sur un niveau bas logique inactif, le conducteur de sélection de la colonne d'enregistrement 1 est réglé sur un niveau haut logique actif et le conducteur de transmission de données et le conducteur d'enregistre- ment à la tension Vcc sont placés à une tension intermé- diaire (par exemple le conducteur de transmission de don- nées est réglé à la moitié de la tension Vcc, et la tension d'enregistrement Vcc est réglée à environ Vcc moins une tension de seuil). La tension intermédiaire est produite dans le conducteur de transmission de bits 444 grâce à un calibrage des transistors à canal n dans la porte de transmission 426. Le calibrage de transistors pour produire une chute de tension est bien connu dans la technique. Le niveau bas logique présent dans le conducteur de sélection de la colonne d'enregistrement 0 place le transistor 424 à canal n à l'état bloqué, ce qui permet de placer le conducteur de transmission de bits 442 à un niveau haut logique au moyen du transistor de charge 415 de Vcc. Le niveau haut logique présent dans le conducteur de sélection de la colonne d'enregistrement 1 polarise la porte de transmission 426 pour accoupler le conducteur de transmission de bits 444 à la tension Vcc au conducteur véhiculant la tension d'enregistrement Vcc, et polarise le transistor 428 à canal n pour accoupler le conducteur de transmission de bits 446 au conducteur de transmission de données. Sous l'effet de l'application de la tension inter- médiaire au conducteur de transmission de données, la cellule SRAM 410 reste dans l'état maintenu avant l'opéra- tion d'enregistrement dans la cellule SRAM 405. Une opération d'enregistrement dans la cellule SRAM 410 est analogue à une opération d'enregistrement dans la cellule SRAM 405 hormis que les sélections de colonnes d'enregistrement sont inversées. De façon spécifique, pour enregistrer un niveau haut logique dans la cellule SRAM 410, le conducteur de sélection de la colonne d'enregistre- ment 0 est réglé à un niveau haut logique, le conducteur de sélection de la colonne d'enregistrement 1 est réglé à un niveau bas logique et le conducteur de transmission de données et le conducteur d'enregistrement à la tension Vcc sont réglés sur leurs tensions intermédiaires. Pour l'enregistrement d'un niveau bas logique dans la cellule SRAM 410, le conducteur de sélection de la colonne d'enregistrement 0 est placé à un niveau bas logique, et le conducteur de sélection de la colonne d'enregistrement 1 est placé à un niveau haut logique, le conducteur de transmission de données est placé à un niveau bas logique et le conducteur d'enregistrement à la tension Vcc est réglé sur Vcc. Les cellules SRAM situées dans les deux colonnes (par exemple la colonne un et la colonne deux) sont lues au moyen du conducteur de lecture locale. Pour une opération de lecture, les conducteurs de sélection de la colonne de lecture 0 et de la colonne de lecture un sont activés pour coupler électriquement les conducteurs correspondants de transmission de bits au conducteur de lecture locale. Par exemple, pour lire l'état de la cellule SRAM 410, le conducteur de sélection de la colonne de lecture 1 est positionné à un niveau bas logique actif pour polariser le transistor 430 à canal p pour accoupler le conducteur de transmission de bits 446 au conducteur de lecture local. Comme représenté sur la figure 5, le conducteur de lecture locale est couplé à un amplificateur de détection 438 raccordé à l'entrée différentielle négative. L'amplifica- teur de détection 438 est couplé au conducteur de transmission de bits fictif 450. Lors de l'exécution d'une opération de lecture, le conducteur de transmission de mots approprié est activé de manière à polariser le transistor de transfert situé dans la cellule fictive pour produire le niveau haut logique dans le conducteur de transmission de bits 450. Les baisses appropriées de seuil sont produites dans le conducteur de transmission de bits 450 au moyen de l'utilisation des transistors 434 et 436 à canal p. Bien que l'on ait décrit la présente invention en référence à des formes de réalisation spécifiques prises à titre d'exemples, on notera que les spécialistes de la technique peuvent apporter différents changements et modi- fications sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit de mémorisation de données, caractérisé en ce qu'il comporte: des premier et second éléments de mémoire (200, 210;300, 310) comportant deux points stables incluant un premier côté pour la mémorisation d'un premier état et un second côté pour la mémorisation d'un second état, opposé audit premier état; un premier conducteur de transmission de bits (235;335) couplé audit premier côté dudit premier élément de mémoire; un second conducteur de transmission de bits (265;365) couplé audit premier côté dudit second élément de mémoire; un troisième conducteur de transmission de bits (270;370) couplé auxdits premier et second éléments de mémoire (200,210;300,310) pour commander une tension de fonctionnement appliquée aux bornes desdits premier et second éléments de mémoire; et un circuit de commande (275;375) couplé auxdits premier, second et troisième conducteurs de transmission de bits (235,265,270;335,365,370) pour produire, aux bornes dudit premier élément de mémoire (200), par l'intermédiaire dudit troisième conducteur de transmission de bits (270; 370), une première tension, qui est inférieure à ladite tension de fonctionnement et pour produire une seconde tension inférieure à ladite tension de fonctionnement, dans ledit second conducteur de transmission de bits (265;365) lors de la mémorisation d'un niveau logique bas sur ledit second côté dudit premier élément de mémoire (200;300), et pour produire ladite seconde tension aux bornes dudit second élément de mémoire (210;310) et ladite seconde ten- sion dans ledit premier conducteur de transmission de bits (235;335), lors de la mémorisation d'un niveau logique bas sur ledit second côté dudit second élément de mémoire (210; 310). 2. Circuit selon la revendication 1, caractérisé en ce que: ledit troisième conducteur de transmission de bits (270) comprend un conducteur de transmission de bits placé à la tension Vcc pour envoyer une énergie auxdits premier et second éléments de mémoire (200,210); et ledit circuit de commande (275) servant à pro- duire une première tension aux bornes dudit premier élément de mémoire (200) produit une tension inférieure à ladite tension de fonctionnement dans ledit conducteur de trans- mission de bits placé à la tension Vcc. 3. Circuit selon la revendication 1, caractérisé en ce que: ledit troisième conducteur de transmission de bits (370) comprend un conducteur de transmission de bits placé à la tension Vss, pour raccorder à la masse lesdits premier et second éléments de mémoire (300, 310); et ledit circuit de commande (375) servant à produire une première tension aux bornes dudit premier élément de mémoire produit une tension supérieure à la masse dans ledit conducteur de transmission de bits placé à la tension Vss. 4. Circuit selon la revendication 1, caractérisé en ce que: ledit premier élément de mémoire (200;300) com- prend une cellule de mémoire statique à accès direct (SRAM) à cinq transistors, qui comprend un premier couple d'inver- seurs couplés selon un couplage croisé et un premier transistor de transfert (225;325) couplé audit premier côté dudit premier élément de mémoire; et ledit second élément de mémoire (210;310) com- prend une cellule SRAM à cinq transistors, comprenant un second couple d'inverseurs couplés selon un couplage croisé et un second transistor de transfert (260;360) couplé audit premier côté dudit second élément de mémoire. 5. Circuit selon la revendication 4, caractérisé en ce que: ladite première cellule SRAM (200;300) comprend un premier couple d'inverseurs métal-oxyde-semiconducteur complémentaire (CMOS) (205, 207 et 215, 220; 305, 307 et 315, 320) couplés selon un couplage croisé et un premier transistor de transfert (225;325) couplé audit premier côté dudit premier élément de mémoire, de sorte que la sortie d'un premier inverseur CMOS est couplée à l'entrée d'un second inverseur CMOS et l'entrée du premier inverseur CMOS est couplée à la sortie du second inverseur CMOS; et ladite seconde cellule SRAM (210;310) comprend un second couple d'inverseurs CMOS(240,245 et 250,255; 340,345 et 350, 355) couplés selon un couplage croisé et un second transistor de transfert (260;360) couplé audit premier côté dudit second élément de mémoire de sorte que le signal de sortie d'un premier inverseur CMOS est couplé à l'entrée d'un second inverseur CMOS et que l'entrée du premier inverseur CMOS est couplée à la sortie du second inverseur CMOS. 6. Circuit selon la revendication 1, caractérisé en ce que ladite première tension différentielle a une valeur égale à ladite tension de fonctionnement diminuée d'une tension de seuil d'un transistor. 7. Circuit selon la revendication 1, caractérisé en ce que ladite seconde tension est une tension égale approximativement à la moitié de ladite tension de fonctionnement. 8. Circuit selon la revendication 1, caractérisé en ce que ledit circuit de commande (275; 375) comprend: un premier élément résistif couplé audit second conducteur de transmission de données pour produire ladite seconde tension lors de la mémorisation d'un niveau logique bas sur ledit second côté dudit premier élément de mémoire; et un second élément résistif couplé audit premier conducteur de transmission de données pour la production de ladite seconde tension lors de la mémorisation d'un niveau logique bas sur ledit second côté dudit second élément de mémoire. 9. Procédé pour mémoriser des données, comprenant les étapes consistant à prévoir une pluralité d'éléments de mémoire (200,210;300, 310) comportant chacun deux points stables, un premier côté d'un élément de mémoire mémorisant un premier état et un second côté mémorisant un second état opposé audit premier état; coupler un premier conducteur de transmission de bits (235;335) audit premier côté d'un premier élément de mémoire; coupler un second conducteur de transmission de bits (265; 365) audit premier côté d'un second élément de mémoire; coupler un troisième conducteur de transmission de bits (270;370) auxdits premier et second éléments de mémoire pour commander une tension de fonctionnement appli- quée aux bornes desdits premier et second éléments de mémoire; mémoriser un niveau logique bas sur ledit second côté dudit premier élément de mémoire, ceci comprenant les étapes consistant à: produire aux bornes dudit premier élément de mémoire, par l'intermédiaire dudit troisième conducteur de transmission de bits, une première tension qui est inférieure à ladite tension de fonctionnement; et produire une seconde tension inférieure à ladite tension de fonctionnement, dans ledit second conducteur de transmission de bits; mémoriser un niveau logique bas sur ledit second côté dudit second élément de mémoire, ceci comprenant les étapes consistant à produire ladite première tension aux bornes dudit second élément de mémoire par l'intermédiaire dudit troisième conducteur de transmission de bits; et produire ladite seconde tension dans ladit premier conducteur de transmission de bits. 10. Procédé selon la revendication 9, caractérisé en ce que: l'étape de couplage d'un troisième conducteur de transmission de bits auxdits premier et second éléments de mémoire comprend l'étape consistant à coupler un conducteur de transmission de bits (270) placé à la tension Vcc pour envoyer une énergie auxdits premier et second éléments de mémoire; et l'étape consistant à produire une première tension aux bornes dudit premier élément de mémoire par l'intermédiaire dudit troisième conducteur de transmission de bits comprenant l'étape consistant à produire une tension inférieure à ladite tension de fonctionnement dans ledit conducteur de transmission de bits placé à la tension Vcc. 11. Procédé selon la revendication 9, caractérisé en ce que: l'étape de couplage d'un troisième conducteur de transmission de bits auxdits premier et second éléments de mémoire comprend l'étape consistant à coupler un conducteur de transmission de bits (370) placé à la tension Vss pour raccorder à la masse et lesdits premier et second éléments de mémoire; et l'étape consistant à produire une première tension aux bornes dudit premier élément de mémoire par l'intermédiaire dudit troisième conducteur de transmission de bits comprend l'étape consistant à produire une tension supérieure au potentiel de masse présent dans ledit conduc- teur de transmission de bits placé à la tension Vss. 12. Procédé selon la revendication 9, caractérisé en ce que ladite étape consistant à prévoir une pluralité d'éléments de mémoire comprend les étapes consistant à: prévoir une cellule de mémoire statique à accès direct (SRAM) à cinq transistors pour ledit premier élément de mémoire (200;300), comprenant un couple d'inverseurs couplés selon un couplage croisé et un premier transistor de transfert couplé audit premier côté dudit premier élément de mémoire; et prévoir une cellule de mémoire statique à accès direct (SRAM) à cinq transistors pour ledit second élément de mémoire (210;310), comprenant un couple d'inverseurs couplés selon un couplage croisé et un second transistor de transfert, couplé audit premier côté dudit second élé- ment de mémoire. 13. Procédé selon la revendication 12, caractéri- se en ce que ladite première cellule SRAM (200; 300) comprend un premier couple d'inverseurs métal-oxyde-semiconducteur complémentaire CMOS (205,207 et 215,220; 305,307 et 315, 320) couplés selon un couplage croisé et un premier transistor de transfert couplé audit premier côté dudit premier élément de mémoire, de sorte que la sortie d'un premier inverseur CMOS est couplée à l'entrée d'un second inverseur CMOS et l'entrée du premier inverseur CMOS est couplée à la sortie du second inverseur CMOS; et ladite seconde cellule SRAM (210;310) comprend un second couple d'inverseurs CMOS (240,245 et 250,255; 340, 345 et 350, 355) couplés selon un couplage croisé et un second transistor de transfert couplé audit premier côté dudit second élément de mémoire de sorte que le signal de sortie d'un premier inverseur CMOS est couplé à l'entrée d'un second inverseur CMOS et que l'entrée du premier inverseur CMOS est couplée à la sortie du second inverseur CMOS. 14. Procédé selon la revendication 9, caractérisé en ce que l'étape de production d'une première tension aux bornes dudit premier élément de mémoire par l'intermédiaire dudit troisième conducteur de transmission de bits comprend l'étape consistant à produire une tension sensiblement égale à ladite tension de fonctionnement diminuée de la tension de seuil d'un transistor. 15. Procédé selon la revendication 1, caractérisé en ce que l'étape de production d'une seconde tension inférieure à ladite tension de fonctionnement comprend l'étape consistant à produire une tension égale approxima- tivement à la moitié de ladite tension de fonctionnement. 16. Réseau de mémoire (400), caractérisé en ce qu'il comporte: une pluralité d'éléments de mémoire (405,410,416, 417,418,419) disposés suivant une pluralité de lignes et de colonnes de sorte que deux colonnes adjacentes d'éléments de mémoire forment un groupe, chaque élément de mémoire comprenant deux points stables incluant un premier côté pour mémoriser un premier état et un second côté pour mémoriser un second état opposé audit premier état; une pluralité de premiers conducteurs de trans- mission de bits de colonne (442) couplés auxdits premiers côtés de chaque premier élément de mémoire dans un groupe correspondant; une pluralité de seconds conducteurs de trans- mission de bits de colonne (446) couplés audit premier côté de chaque second élément de mémoire dans un groupe corres- pondant; une pluralité de troisièmes conducteurs de trans- mission de bits de colonne (444) couplés auxdits premier et second éléments de mémoire dans un groupe correspondant pour commander une tension de fonctionnement appliquée aux bornes desdits premier et second éléments de mémoire pour ledit groupe correspondant; et un circuit de commande couplé auxdits premier, second et troisième conducteurs de transmission de bits de chaque groupe, qui produit aux bornes dudit premier élément de mémoire d'un groupe, par l'intermédiaire d'un troisième conducteur correspondant de transmission de bits de colonne, une première tension qui est inférieure à ladite tension de fonctionnement, et qui produit une seconde tension inférieure à ladite tension de fonctionnement, dans ledit second conducteur de transmission de bits, lors de la mémorisation d'un niveau logique bas sur ledit second côté dudit premier élément de mémoire, et qui produit ladite première tension aux bornes dudit second élément de mémoire et ladite seconde tension dans ledit premier conducteur de transmission de bits, lors de la mémorisation d'un niveau logique bas sur ledit second côté dudit second élément de mémoire. 17. Réseau de mémoire selon la revendication 16, caractérisé en ce que: ledit troisième conducteur de transmission de bits de colonne comprend un conducteur de transmission de bits placé à la tension Vcc pour envoyer une énergie auxdits premier et second éléments de mémoire; et ledit circuit de commande servant à produire une première tension aux bornes dudit premier élément de mémoire produit une tension inférieure à ladite tension de fonctionnement dans ledit conducteur de transmission de bits placé à la tension Vcc. 18. Réseau de mémoire selon la revendication 16, caractérisé en ce que: ledit troisième conducteur de transmission de bits comprend un conducteur de transmission de bits placé à la tension Vss, pour raccorder à la masse lesdits premier et second éléments de mémoire; et ledit circuit de commande servant à produire une première tension aux bornes dudit premier élément de mémoire produit une tension supérieure à la masse dans ledit conducteur de transmission de bits placé à la tension Vss. 19. Réseau de mémoire selon la revendication 16, caractérisé en ce que ledit circuit de commande comprend: un conducteur appliquant une tension d'enregis- trement; un conducteur de transmission de données; des premier et second conducteurs de sélection de colonnes d'enregistrement pour chaque groupe; une pluralité de premiers interrupteurs couplant ledit premier conducteur de transmission de données à chaque premier conducteur de transmission de bits de colonne et commandés par ledit premier conducteur de sélec- tion de colonnes d'enregistrement; une pluralité de seconds interrupteurs d'enregis- trement couplant ledit conducteur de transmission de données à chaque second conducteur de transmission de bits de colonne et commandés par ledit second conducteur de sélection de colonnes d'enregistrement; et une pluralité de portes de transmission couplant ledit conducteur placé à la tension d'enregistrement à chaque conducteur de transmission de bits de colonne et commandés par lesdits premier et second conducteurs de sélection de colonnes d'enregistrement. 20. Réseau de mémoire selon la revendication 16, caractérisé en ce que ledit circuit de commande comprend: un conducteur de lecture local; des premier et second conducteurs de sélection de colonnes de lecture pour chaque groupe; une pluralité de premiers interrupteurs de lecture couplant ledit conducteur de lecture locale audit premier conducteur de transmission de bits de colonne et commandés par ledit premier conducteur de sélection de colonnes de lecture; et une pluralité de seconds interrupteurs de lecture couplant ledit conducteur de lecture locale audit second conducteur de transmission de bits de colonne et commandés5 par ledit second conducteur de sélection de colonnes de lecture.