FR 2727587 A1 19960531 FR 9414605 A 19941130 DISPOSITIF DE SÉRIALISATION DE DONNEES BINAIRES À HAUT DÉBIT La présente invention concerne un dispositif de sérialisation de doerées. Elle s'applicre plus particulièrement à un multiplexage de données à haut débit, par exemple au sein d'un circut de transmission de données en mode asynchrone (ATM). Dans un tel circuit, les données à transmettre sont constituées de données binaires envoyées en parallèle (par exemplie sur huit bits) vers uan dispcsitif de sérialisation. La figure 1 représente un dispositif de sérialisation classique utilisé dans in crcuit de transmission de données asynchrone. Ce dispositif i est commandé par une boucle à ver- rcuillage de phase (PLL) 2 fournissant u signal d'horloge d'émission des données en série CLKS qui est en phase avec un signal d'horloge CLK0 à une fréquence CLKP d'émission des don- nées en parallèle DATAP. Pour des raisons de clarté, les détails constitutifs de la PLL 2 n'ont pas été représentés. On se bornera à rappeler que la PLL reçoit l'horloge CLK0 et que la phase de cette fréqucence d'hcrlcge est comparée à une fré- quence reconstituée au moyen d'un diviseur 3 qui reçoit le 2C signal CLKS. Ce signal CLKS provient de l'ajustement d'un oscillateur commandé en tension (VCO) constitué par exemple d'un multivibrateur astable commarndé à partir du signal de sortie d'un filtre passe-bas. Sel e diviseur 3, ici un divi- seur par huit, de la boucle 2 a été représenté à la figure 1. Le dispositif de sérialisaticr ' mporte trois mul- tiplexeurs MUXi, MUX2 et MUX3 et un registre différentiel 4 constitué d'une bascule 7 Les '.t -;pexers MXI, MUX2 et MUX3 sont respectivement des multiplexeurs huit vers quatre, quatre vers deux et deux vers un. Le dispcsitif 1 constitue dans son ensemble un multiplexeur huit vers u.. Les signaux d'échan- tillornage CLK!, CLK2, CLK3 des multiplexeurs MUXi, MUX2, MUX3 et le signal d'horloge CLK4 du registre 4 proviennent du divi- seur 3 de la PLL 2. Les frequences ce ces signaux correspondent respectivement à la fréquence du signal CLKS divisée par huit, par quatre, par deux et par un. Les données à transmettre DATA arrvent en parallèle sur un premier convertisseur de niveaux 5 puis sont envoyées sur une entrée de données du dispcsitif 1. Le convertisseur 5 est destiné à convertir les niveaux logiques des données DATAP issues d'un circuit en -echnclogie CMOS en des niveaux compati- bles avec une logique à émetteurs couplés (ECL) constitutive des multiplexeurs et choisie en raison dul haut débit de trans- mission. Les signaux de données issus du convertisseur 5 tra- versent successivement, sous la c.mmande des signaux CLK1, CLK2, CLK3 et CLK4, les multiplexeurs MUXTu, MUX2, MUX3 et le registre 4. La sortie du registre 4 constitue la sortie du dis- positif 1 sous la forme d'un signal de données en série DATAS à la fréquence dcu signal CLKS. Tn second convertisseur de niveaux 6 apporte la même conversion sur le signal CLKP avant son entrée dans la PLL 2 que celui apporté par le convertisseur 5 sur les données DATAP. 3C Dans des applicat-ions à haut débit, la fréquence d'arrivée CLKP des données en parallèle DATAP est par exemple de 77,76 MHz et la fréquence d'é.mission CLKS des données séria- lisées DATAS est par exem.pe de 622,8 M/-z. Ces fréquences sont fixées par la norme ITUJ 432 pour une application à 155 ou 622 Mbits/s. Un inconvenient d'-n distositif de sérialisation classique tel que représenté à la igure 1 est lié au temps requis par la boucle à verrouillage de phase 2 pour se caler en phase sur la fréquence CLKP. Ce temps est de l'ordre de 3 à 4 As alors qu'à la fréquence de 52, MHlz, la durée d'un bit est d'environ 3,2 ns. Si un tel dispositif fonctionne correctement pour un signal à basse fréquence, scn utilisation pour des cir- cuits de transmission à haut débit peut entraîner des pertes d'informaticns de plus de mille bits de données consécutifs. Ces pertes sont susceptibles de se produire en cas de déver- rouilage de la PLL 2 sur la fréquence du signal CLKO durant la transmission. En effet, si les signaux CLKO et CLKS ne sont pas parfaitement en phase, les muatip exeurs commandés par les signaux CLK1, CLK2 et CLK3 risquent d'échantillonner deux fois une même dmonnée ou de ne pas.cart...oe_ une donnée. De tel- les pertes d'informations conduisent à un taux d'erreur de bits iLpocrtant. En outre, on est contraint dans les circuits classi- ques d'imposer à chaque mise en route du circuit un délai important de calage de la fréquence d'émission CLKS pendant lequel les données ne peuvent être émises. Un tel délai nuit au débit global du crcut La présente invention vise à paliier ces inconvé- nients en proposant un dispositif de sérialisation de données paraleèles à haut débit qui autorise une ém_.ission fiable des données même en cas de déphasage de la fréquence d'émission des données en série par rapport à la fréquence d'arrivée des don- nées en parallèle. L'invention vise donc à permettre une séria- lisation fiable des données même en cas de déverrouillage de la PLL durant une transmission. Pour ce faire, l'inventicn propose de décaler les données à sérialiser d'un temps correspondant au déphasage entre les fréquences d'émission des données sérialisées et d'arrivée des données en parallèle préalablement à leur multi- plexage. Si l'on a recours à pusiers étages de multiplexage, l'invention propose en outre d'effectuer un décalage des dcnnées à multiplexer avant chaque étage pcur synchroniser les données à multiplexer sur un front du signal d'échantillonnage. Pour atteindre ces cbjets, la présente invention pré- voit un dispositif de sérialisation de données binaires du type comportant au mo:ns un prem'er multiplexeur commandé par un premier signal d'échantillonnage délivré par un diviseur d'une bcucle à verrouillage de phase d'un signal d'horloge d'émission des données sérialisées sur n, premier signal d'horloge de don- nées en parallèle, et qui comporte en amont dudit premier mul- 1 tiplexeur un registre à décalage apportant aux données en parallèle ur retard correspondant sensiblement au déphasage éventuel entre ledit premier signal d'horloge et ledit premier signal d'échantillo' age. Selon un mode de réalisation de l'invention, ledit registre à décalage est constitué d'un premier registre diffé- ret-e-l recevant les données en parallèle et commandé par les fronts descendants dudit premier signal d'horloge suivi d'un second registre différentie. commandé par les fronts montants dudit premier signal d'échantillonnage. Selcn un mode de reaiisaticn de l'invention, le dis- positif comporte au moins un deuxième multiplexeur commandé par un deuxième signal d'échantillonnage issu dudit diviseur, la fréquence dudit deuxième signal d'échantillonnage correspondant au double de la fréquence.udit premier signal d'échantillon- nage; ledit deuxième multiplexeur recevant les données déli- vrées par un troisième registre dif=érentiel commandé par les fronts descendants dudit deuxième signal d'échantillonnage et ledit troisième registre recevant les donnees issues dudit pre- mier multiplexeur. Selon un mode de réalisaticn de l'invention, lesdits registres différentiels sont constitués de bascules D réalisées en logique à émetteurs couplés. Selon un mode de reaisaticn de l'invention, le dis- positif est intégré à un circuit de transmission en mode asyn- chrone à haut débit. L'invention concerne également un circuit de trans- mission de dronnées er. mode as-i.chrcne a haut débit du type com- portant un dispositif de sérialisation de données en parallèle pourvl d'au mcins:rods m.ultiplexeurs commandés par des signaux d'échantillonnage issus d'un diviseur d'une boucle à ver- rouiliage de phase d'un signal d'horloge d'émission des données sérialisées sur un premier signal d'horloge d'arrivée des don- nees en parallèle, chaque naitiplexeur étant associé à un registre différentiel commandé par le signal d'échantillonnage du multiplexeur auquel il dé ivre es dornnées et le registre associé à un premier multiplexeur recevant les données issues d'"n premier registre différentiel d'un registre à décalage dont il constitue un second registre, ledit premier registre étant commandé par edit premier signal d'horlcge. + Selon un mode de réalisation de l'invention, lesdits registres différentiels sent respec:ivement commandés par les fronts descendants dudir premier signal d'horloge, montants d'un premier si.cgrna d'échanti nnage du premier multiplexeur, descendants d'un deuxième signal d'échantillonnage d'un deuxième multiplexeur et Descendants d'rn lroisième signal d'échantillonnage d'un troisieme multiplexeur. Selon un mode de rea!isaticn de l'invention, la fré- quence dudit premier signal d'horloge est d'environ 77,76 MHz et en ce que la fréquence dudit signal d'horloge d'émission des données sérialisées est d'environ 622,08 MHz. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures join- tes parmi lesquelles: la figure 1 décrite précédemment est destinée à expo- ser l'état de la technique et le problème posé; la figure 2 représente n mode de réalisation d'un dispositif de sérialisation selon l'invention; et -es figures 3 - rius:ren: scus forme de chrono- grammes le fonctionnement du disposi-if représenté à la figure Pour des raiscns de clarté, les chronogrammes des figures 3 à 7 ne sont pas à l'échelle. Pour les mêmes raisons, les mêmes éléments ont été désign. és par -es mêmes références aux différentes figures. La fgure -2 représente n dispcsitif de sérialisation selon l'invention destiné à multiplexer des mots de données 1' DATAP en parallèle sur hui: bits en -n signal de données séria- lisées DATAS à transmettre. Un tel dispositif est par exemple intéegré à en cirutdetransmission de données en mode asynchrone. Corme le moncre la figure 2, un dispcsitif de séria- lisation 1i selon l'invention comporte cinq registres différen- tiels 12, 13, 14, 15 et 4 constitués de bascules D et trois multiplexeurs MUXi, MUX2, MUX3. Les signaux DATAP issus d'un premier convertisseur de niveaux = traversent successivement les bascules des registres 12 et 13, le multiplexeur MUX1, les bascules du registre 14, le.multiplexeur MUX2, les bascules du registre 15, le multiplexeur M7X3 et la bascule du registre 4. Les multiplexeurs M?.TT, M-U2 et MUJ3 sont comme pré- cédemment respectivement des multiplexeurs huit vers quatre, quatre vers deux et deux vers -. En pratique, tous les multi- plexeurs seront par exemple constitués d'associations de multi- plexeurs deux vers _n. Leurs entrées respectives de sélection sont comme précédemment commandées par des signaux d'échan- tilicnnage, respectivement CLKI, CLK2 et CLK3 issus d'un divi- seur 3 d'une boucle à verrouillage de phase 2. Le diviseur est 3r2 de préférence un diviseur sn....nrcn.e, c'est-à-dire que les signaux CLK1, CLK2 et CLK3 sont synchrones. Ces signaux sont par contre en avance par rapport au signal CLK4 ou CLKS d'un temps de propagation dans les bascules D constitutives du pre- mier étage du diviseur. Les regLst-es ? et 4 scn resecvement commandés par des signaux d'horloge CLKO et CLK4. Le signal CLKO corres- pond au signal d'hcrloge cLJp d'avée des dcrnées en parallè- les DATAP converti pour être compatible avec une logique à émetteurs cclp.és (ECL) au mcyen d'un second convertisseur de niveaux 6. Le signal CLKO est envoyé sur les entrées d'horloge inverseuses NCK des bascules du registre 12. En d'autres ter- mes, ces bascules sont commandées par les fronts descendants du signal CLKO. Le signal CLK4 corresp-ond au signal d'horloge CLKS 0 d'émission des données sérialisées et est envoyé sur l'entrée d'horloge non inverseuse CK de la bascu e du registre 4. Les registres 13, 14 et 15 sont respectivement com- mandés par les signaux CLKI, CLK2 et C-K3. Le signal CLK1 cor- respcnd au signal d'horloge CLK4 Jivise par huit et est envoyé sur les entrées d'horloge non inverseuses CK des bascules du registre 13. Le signal CL-K2 ccrrespcnd au sig.nal d'horloge CLK4 divisé par quatre et est envoyé sur les entrées d'horloge inverseuses NCK des bascules du- registre 14. Le signal CLK3 correspond au signal d'horloge CLK4 divisé par deux et est envoyé sur les entrées d'hcrlcge inverseuses NCK des bascules du registre 15. En d'autres termes, les registres 14 et 15 sont respectivement commandés par les fronts descendants des signaux CLK2 et CLK3, tandis que le registre 13 est commandé par les fronts montants du signal CLKI. Les registres 12 et 13 constituent ensemble un regis- tre à décalage 16 des signaux de dronnées DATAP avant leur entrée dans le multiplexeur MUXi. Seclon une variante non représentée, tous les signaux de commande des bascules constitutives des registres 12, 13, 14, 15 et 4 sont inversés. E 'au:res termes, les registres 12, 14 et 15 sont respectivement commandés par les fronts mon- tants des signaux CLKO, CLK2 et CLK3 et les registres 13 et 4 sont respectivement commandés par les fronts descendants des signaux CLKI et CLK4. Les figures 3 à ustren e fonctionnement d'un dispositif selon l'invention tel que représenté à la figure 2. Les figures 3 à t ilustrent es retards apportés par chaque constituant du dispositif sur des signaux de données DAMAP présents sur l'entrée du convertisseur S pendant uLne période du signal CLKP. Pour des raisons de clarté, on a supposé pour l'éta- blissement des chronogrammes des figures 3 à 6 que les signaux de données DATAP étaient c-nstitués de quatre bits respective- 0 ment DO, Dl, D2 et D3. Ainsi, on suppose que le dispositif tel que représenté à la f-igure 2 est dépourvu du registre 15 et du multiplexeur MUX3 et que le diviseur 3 est un diviseur par qua- tre. On suppose donc que a sortie du mu tiplexeur MUX2 est directement envoyée sur la bascule du registre 4 délivrant le signa DATAS, les multiplexeurs MXl et MUX2 étant alors res- pectivement des multiplexeurs quatre vers deux (deux multi- plexeurs deux vers un) et deux vers un. On suppose en outre que chaque multiplexeur sélectionne sur un front montant de son signal d'échantillonnrage -a donnée présente sur sa première 0 entrée. Sur tous les chrcncgram.es des figures 3 à 6, les différents signaux de données ont été représentés uniquement pendant les périodes utiles à la comprénensi.on de l'invention. Bien entendu, il s'agit de signaux permanents pendant une transmission mais on ne se précccupe pas de leurs états (symbolisés par des croix) avant et après les périodes utiles à l'exposé. La figure 3 représente les soianaux CLKP, DATAP, CLKO et DATA(5), o DATA(5) désigne les signaux DO, D1, D2 et D3 en sortie du registre 5. Les quatre bits C, D-, D2 et D3 du signal DATAP sont, pour les besoins de -'exposé, positionnes respectivement à i, O, O et 1 pendant une période d'horloge CLKP représentée à la figure 3. Les s naux de dcnnées DA-AS présentent, par rapport au signal CLKP, un retard te dû aux temps de propagation dans es différents composants traversés par ces signaux avant leur arrivée respective sur le convertisseur 6 ou 5. La traversée des convertisseurs 5 et 6, respectivement par les signaux DATAP et CLKP, engendre un retard respectivement t5 et T6 des signaux de sorties de ces convertisse-urs, respectivement les signaux de données DATA(5) et le signal d'horloge CLKO. Ainsi, les données IDATA(5) sont retardées par rapport au signal CLKO de t5 + te - !0 t6. En pratique, les convertisseurs 5 et 6 sont similaires et leurs temps de propagation t5 et T6 sent identiques. La figure 4 illustre le fonctionnement du registre à décalage 16. Elle represente es signaux CLKO, DATA(5), DATA(12), CLK1 et DATA(13;, o DATA(12) et DATA(13) désignent les signaux DO, Dl, D2, D3 respectivement en sortie des registres 12 et 13. Si T5 = t6, les sinaux de dcrenées DATA(5) arrivent sur le registre à décalage 16 en présentant un retard te par rapport à l'h-crloge CLKO. Le premier reg stre 12 du registre à décalage 16 est commandé par les fronts descendants du signal CLKO. Ainsi, les signaux EAA(12) se trouvent retardés, par rapport au signal CLKO, d'une demi-période du signal CLKO et du temps de propagation T12 dans es bascules du registre 12. Les signaux DATA(12) se trouvent donc retardés, par rapport aux signaux DATA(;), d'une dem--per-cde du signal CLKO et du temps t12 diminué du temps Te. Ensuite, les sigaux DATA(12) traversent le registre 13 qui se trouve commandé par les fronts montants du signal CLK-i. Les signaux DATA(!3) se trouvent retardés par rapport au 3!) signal CLK1 du temps de propagation T13 dans les bascules du registre 13. Si la PLI 2 n'est pas verrouillée sur la fréquence du signal CLKO, les signaux DATA(13} se trouvent retardés, par rapport aux signaux DATA'12., d'une demi-période du signal CLKO ainsi que du temps t13 diminué du temps t12 et du déphasage p du signal CLKO par rapport au signal CLKI. Le déphasage p est i0 considéré comme posti si Le signal CKIT es- en avance de phase par rapport au signra CLKC comme cela est représenté à la figure 4. Les sign aux DAA!3 nstituet secn l'invention les signaux à sérialiser. Le retard des signaux DATA(13) par rapport aux sign.aux DAA(' -c'rrespond à l-ne période du signal CLKO diminuée du déphasage p et des temps T12 et 113. Une caractéristiTqe de l'-inventiocn est qu'en cas d'absence de verrouillage de la PLL 2, les signaux de données à séria iser DATA13) comprennent l'informa-tion du déphasage P entre les signaux CLK0 et CLK1. En. pra.tique, les as es constitutves des regis- tres 12 et 13 sont similaires de sorte que les temps de propa- gation I12 et I!3 sont identiques. Les figures 5 et 6 illustrent la sérialisation pro- prement dite des dmonnées. La fire représente les signaux CLK1, DATA(13), DATA(MUXl), CLK2 et DATA(14), o DATA(MUX1) et DA-A(14) désignent les signaux D0!, 23 présents respectivement en sortie du multiplexeur MUX1 et du registre 14 et qui repré- 2 sentent le résultat du mult-iplexage des signaux DO, D1 et D2, D3. La figure 6 représente les signaux CLK2, DATA(14), DAA(MUX2), CLKS et DATAS_, c 'ATA, ?j21 désign.e le signal en sortie du multiplexeur MUJX2. Les signaux DAAAM_Ji scn- retardés par rapport au signal CLKi d'un temps il correspondant au temps de propagation dans le multiplexeur.MUX. Selon l'importance du déphasage e, le premier front du signal CLK1 après l'apparition des données courantes DATA(13 sulr l'entrée dl....tpexeur MUX! est mon- tant ou descendant. Les signaux DATA(MUX1) peuvent donc le cas 3,1 échéant être en plus retardés d'une demi-période du signal CLK1 mais cela est sans incidence sur le fonctionnement du disposi- tif. En d'autres termes, les premieres données des signaux DOl et D23 sont soit DO et D2, soit Dl et D3 selon l'importance du déphasage o. li Les rsignaux DAS'A o.!X traversent le registre 14 qui se trouve commandé par les fronts descendants du signal CLK2. Ainsi, les signaux DATA(:) se trc7uvent retardés, par rapport au signal CLK2, d'une demi-période du signal CLK2 et du temps de propagation 1!4 dans /es bascules du registre 14. Comme le signal CLK1 est synchrone avec le signal CLK2, les signaux DAIA(14) se trouvent re:ardés, par rapport aux signaux DATA(MUX1), d'une demi-période du signal CLK2 et du temps x14 déiinué du temps TI. 1C Les signaux DCO e: D23 issus du registre 14 sont alors multiplexés (figure 6) sous la commande du signal CLK2. Ainsi, le signal DATA(MUX2} de sortie du nultiplexeur MUX2 cor- respond à la sérialisation des données Dl, D3, DO et D2. Ce signal est retardé par rapport au signala CLK2 d'un temps T2 apporté par la traversée du multiplexeur -uX2. Le rcie du registre 14 est de synchroniser les signaux de données sur un front descendant du signal CLK2. Ainsi, à chaque étage de mul:ip!exage, cn resynchronise les données sur un front du signal d'échantillonnage et on effectue le multiplexage sur le front suivant. Le signal DATA(MTJX2, traverse enfin le registre 4 qui est commandé par les fronts mcntants du signal CLK4 à la fré- quence du signal CLKS. Ainsi, le signal DATAS se trouve retardé par rapport au signal CLKS, d'une demi-période du signal CLKS et du temps de propagation t4 dans la bascule du registre 4. De plus, le signal CLKS est en avance par rapport au signal CLK2 du temps de propagation t8 dans le premier étage de bascules du diviseur 3. Les signaux DATAS se trouvent dcnc retardés, par rapport aux signaux DATA(MUX2), d'une période du signal CLKS et 3C du temps T4 diminué des temps Tr et Tx. Le raisonnement exposé ci-dessus se transpose à une seria!isaticn de dornnées en paraèlée! sur uit bits ou plus. Un avantage de la présente -nve.ntion est qu'elle per- met une sérialisation sûre des données même en cas de déver- rouilage de la PLL 2 pendant la transmission. On diminue ainsi ccnsidérabLemen.t e taux d'er.e de bit d'ur. circuit de transmission asynchrone. De plus, on réduit le délai nécessaire à la mise en route dou c.ruit dans La mesure c' les fréquences n'ont plus besoin d'être calées avant de commencer à émettre des données. Le circuit selcn 'nvet permet une émission fiable des données dès que le déphasage entre la fréquence CLK1 et La fréquence CLiKO devient inférieur à environ une demi- période de la fréquence CLKP. La f re 7 représente es différentes données pré- 1D sentes en sortie des différents éléments du dispositif repré- senté à La figure 2 pendant uane plage tew.pcreiie donnée du signal CLKP. Cette figure représente sous forme de chronogram- mes les mêmes signaux qu'aux figures 3 à 6 mais pris ici dans une plage tempcrelle fixe du sinaL CLKP et complétés pour une sérialisation sur huit bits. Les signaux de données sont repré- sentés sous forme de tronçons dans lesquels Les données DO à D7 ont été affectées d'un indice temporel t représentant la période du signal CLKP dont elles scnt issues. Pour des raisons de simplification, un seul signal de données a été représenté (DO, DC1, DO-3) lorsque tous les signaux quf Lui sont associés (respectivement Dl à D7, D23 à D67, D4-7, sont en phase. Ainsi, seuls les signaux de dcnnées DC des signaux DATAP, DATA(5), DATA(12) et DATA(13) ont éeé représentés. De même, seuls les signaux DC1 des signaux DAA{MJl! et DATA(L4) et seul le signal DO-3 des signaux DATA(15) ont été représentés. La figure 7 fait apparaître les temps de propagation T3 et 115 respecti- vement dans le multiplexeur MIX3 et dans les bascules du regis- tre 15. Le fnctinement de ces deux é'éments se déduit de celui exposé pour le multiplexeur MrjX2 et le registre 14 en relation avec la figure 6. Poucr assurer ue synchrcn:sation cptimale des diffé- rents signaux de données devant être multiplexés, on veillera à ce que les données courantes soient disponibles à l'entrée d'un registre donné avant l'apparition d'un front d'horloge déclen- cheur, pendant une durée au min;cJm, égale au temps Tset lié aux bascules de ce registre. Ce temps Tse: correspond au temps durant lequel une donnée doit être présente avant l'apparition du signal de commande pour ate prise en compte par une bas- cule. On veillera également à ce que, après un front d'horloge déclencheur, les données restent présentes à l'entrée d'un registre donné pendant une durée au minimum égale au temps Thcld de prise en compte par es bascul-es de ce registre. La traduction de ces contraintes sur les différents retards apportés aux données conduit aux caractéristiques suivantes. Pour les temps -set, ces caractéristiques sont expri- mées sous la forme du temps Tset maximal que doivent présenter les bascules d'un registre dcrnné en -onc-t-cn des périodes des différents signaux d'horloge et des temps de propagation dans es différents constit-ants. Les temps Tset maximim sont repré- sentés aux figures 4 à 6 sous la forme de hachures des signaux de dornnées auxquels is se rapportent et sont désignés par la référence Tmax suivie de la référence du registre entre paren- thèses. Les temps TCmax sont les suivants. Tmax(12) = T(CLK0) /2 - te; Tmax(13) = T(CLK',/2 - t2 -O; et Tmax(14) = T(CLK2)i/2 - il. Dans e cas d'"e serfaisaticn sur quatre bits, on a Tmax (4) = T(CLKS', - t2 - T 8. 1; Dans!e cas d'une sertai satlon sur nuit bits on a Tmax(15) = T(CLK3)/2 - t2; et Tmax(4) = TCL-_K4,' - T3 - t5. Pour les temps Thold, les caractéristiques sont exprimees sous la forme de l'intervalle de temps minimal At durant lequel une donnée doit rester présente en entrée d'un registre donné avant l'apparition du front déclencheur suivant des bascules de ce registre. En d'autres termes, cet intervalle correspond à l'intervalle minimal entre deux données d'un même signal. Les intervalles At sont exprimés en fonction des pério- des des différents signaux d' lge, des temps de propagation dans Les différents cnstituants et des teps hcid des bascu- les des registres auxquels ils se rapportent. Les temps At sont les suivarnts. At12 = T CLKC /2 -.hold 2; At{13) = T(CLKI/2 - - Thold(13,; et At '14, = T CK /2 - Thold14). Dans le cas d'une sérialisarion sur quatre bits on a At 5'4 = T',CLKS, - T8 - Thold;4. Dans le cas d'une serialisa-ion sur huit bits on a A- = TCLK3)/2 Thcld_'l; et At(4} = T(CLK4) - t8 - Thold(4). * Les temps Thcld 7naxi-m T-. ax des différentes bascu- es -cstitut-ves des re--sres pe-rvent se déduire du fait que pour chaque bascule A = Tmax Thmax. Ainsi, les temps Thmax scnt les suivants. Thmax(12) = te/2; Theax(!3) = 1!2/2; et Thmnax(14 = 11/2. Dans e cas d'ne ser/a!isaticn sur quatre bits on a !Thmax(4) = 12/2. Dans le cas d'une sériaisa-_cn sur nuit bits on a Thmax(15) = 2/2; et Th.>max(4i = {3/2. Tcutes ces ccntraintes sur!es -emps Tset et Thold peuvent être respectées au moyen de bascules et multiplexeurs c'assiques. La mite de fcnctic-oement du dispcsitif selon l'in- vention en ce qui concerne!e déphasage À entre les signaux CLKO et CLK! se déduit du temps Tse: maxmal du registre 13. En effet, le temps Tset du registre 13 doit être inférieur à T(CLKO)/2 - t12 - o, ce aui entralne que le déphasage maximal emax est égal à T(CLKO)/2 - t12 - Tmax(13). Ainsi, les dcnées peuv.ent c.cmm.encer à être émises après la mise enroute du circuit dès que ie déphasage c devient inférieur à T(CLKCO/2 112 - Tmax'13. Par la suite, seues les caractéristi-qes des bascules ccnstitutives du registre à décalage 16 limitent le déphasage au-delà duquel les dccnées risquent de ne p- S transmses de manière fiable. Le fait que les données puissent être sérialisées de manière sûre même en cas de déveerulage de la DLL induit un avantage supplémentaire en matière de consommation d'énergie du circuit de transmsson. effet, acrs que dans un circuit classique, la PLL doit fonctionner en permanence pour éviter d'introdui re un deéai de calage des fréquences avant chaque sérialisation, l'invention permet d'arrêter la PLL hors des péricodes o un signal de dcrnnées en paraièele doit être mis sous la forme de données en série. En. praique, es muliplexeurs sont de préférence tous réalisés à partir de multiplexeurs deux vers un similaires de scrte que 'es temps de propagation I, t2 et T3 sont identi- ques. De même, les bascules D constitutives des registres 14, et 4 et du premier étage du diviseur 3 scnt de préférence similaires de sorte que les temps de propagation t14, t15, t4 et z8 sont identiques. ôtE _A titre d'exem.pe de réaisation pour un circuit de transmission de données en mode asynchrone à 622,08 MHz, des convertisseurs, bascules et m tpexes existants possédant les caractéristiques suivantes peuvent être utilisés. Les convertisseurs e- 6 sont constitués de conver- 2 5 tisseurs de niveau CMOS vers un nrveau ECL dont le temps de propagation T maximal est d'environ 4,- ns. Les bascules des registres 12 et 13 sont constituées de bascules D à 155 NElZ dont le temps de propagation T maximal est d'environ 400 ps, dont le temps Tset maximal est d'environ 3 0 30 ps et dont le temps -Thcld est inferio- à 1 ps. Les bascules du diviseur 3 et des registres 14, 15 et 4 sont constituées de bascules D à 622 z dont le temps de propagation T maximal est d'environ 300 ps, dont le temps Tset maximal est d'environ 50 ps et dont le temps Thold est inférieur à 1 ps. Les:ultiplexeurs M UI, M2 et MUX.3 sont constitués de multiplexeurs deux vers un dont le:emps de propagation X maximal est d'environ _._0 ps. Avec de tels csmpcsan:s, e dé-phasage maximal Pmax que peut supporter le dispositif entre les signaux CLKO et CLK1 sans nuire à la sérialisation des données mDme en cas de déver- rouillage de la PLL 2 est d'environ 6,00{ ns alors que la péri-ode du si{na! C/K est de l'crdre de 12,66 ns. Ainsi, même pour un déphasage de plus ou moins environ 168 le dispositif 1 se-on " n vent. permet de s-r-azzser les dronnées de manière sûre. Bien entendu, la présente invention est susceptible de diverses variantes e,-f-i-at-- ns qui apparaîtront à l'homme de l'art. En particulier, chacun des composants décrits pc-urra être remplacé par - eu p!usieurs éléments repi1issant la même fonction. De plus, bien que la présente description ait été faite en relation avec ne sérialisation de données en parallèle sur huit bits, l'invention s'applique quel que soit le nombre de bits en parallèle csttant un mot de données à sérialiser. PVENDICAT IONS 1. Dispositif ( i) de sérialisation de données binaires du type comror:anau mcins un premier multiplexeur (MUX1) commandé par un premier signal d'échantillonnage (CLK1) déi-zvré par un d:vLse-r '3} d'lne boucle à verrouillage de phase (2) d'un signal d'horloge d'émission (CLKS) des données se-arlisées (DA-AS) sur u prem-e signal d'hcrlcge (CLKO) de données en parallèle (DATAP), caractérisé en ce fu'il comporte en amont dudit premier mu'ti -'pexeur MUX-',, un registre à déca- lage (16) apportant aux données en parallèle (DATAP) un retard correspondant sensibleme-t au déphasage éventuel (e) entre ledit premier signal d'horloge (CLK0} e: ledit premier signal d'échantillcrnage (CLK-i). 2. Disposit!ft de sérialisation de données binaires selon la revendication 1, caractérisé en ce que ledit registre à5 décalage (16) est cnstitué d'un prem. er registre différen- tiel (12) recevant les données en parallèle (DATAP) et commandé par les fronts descendants dudit premier signal d'horloge \CLK0) suivi d'un second registre différentiel (13) commandé par les fronts montants dudit cremier si-ra! d'échantillonnage 2 0 (CLK1). 3. Dispos de sérialisation de données binaires selon la revendication 1 ou 2, caractérisé en ce qu'il comporte au moins -n deuxieme ultiplexeur (rM2), commandé par un deuxième signal d'échantillonnage (CLK2) issu dudit diviseur ( 3), la frécqence dudit deuxieme s i.nal d'échantillonnage (CLK2) correspondant au double de la fréquence dudit premier stigal d'échantillonnage (CLK--; et en ce oae ledit deuxième multiplexeur (MUX2) reçoit les données (DATA(14)) délivrées par n troisième registre différen-iel /4) commandé par les fronts descendants dudit deuxième signal d'échantillonnage (CLK2), ledit troisieme registre 14'! recevant les dcrn.ées (DATA(MUX1)) issues dudit premier multiplexeur (Mll)1). 4. Dispcst e stria sali de dcnnées binaires selon la revendication 2 ou 3, caractérisé en ce que lesdits regîstres différentiels 3, 3, 14} son- ccnstitués de bascu- les D réalisées en logique à émetteurs couplés. 5. Dispositi de sériai sa-ion de données binaires selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il est intégré à u_ circuit de transmission en mode asyn- chrone à haut débit. 6. Circuit de transmissicr de dcrnées en mode asyn- chrone (ATM) à haut débit du tr,!e comportant un dispositif (11) de sérialisation de données en paralléle (DATAP) pourvu d'au moins trois multiplexeurs (MUX1, MUX2, MFTX3) commandés par des signaux d'échantillonnage (CLKi, CLK2, CLK3) issus d'un divi- seur (3) d'une boucle à verrouillage de phase {2) d'un signal d'horlcge CdKS( d'ém ssicn des dcnnées sérialisées (DATAS) sur un premier signal d'horloge (CLK0) d'arrivée des données en paraeièle (DATAP), caractr-- en e cque chaque multiplexeur est associé à un registre différentiel (13, 14, 15) commandé par le signal d'échantillonnage (CLK!, CLK2, CLK3) du multi- plexeur auquel il délivre les données; et en ce que le regis- tre (13) assccie à un premer multipexeur (MUXi) reçoit les données (DATA(12)) issues d'un premier registre différentiel (!2) d'un registre a décalage (ic dcnt i ccnstitue -un second registre, ledit premier registre (12) étant commandé par ledit premier signal d'horlcge (CLK). 7. Circuit de transmission de données en mode asyn- chrone (ATM) à haut débit selon la revendicaticn 6, caractérisé en ce que lesdits registres différentiels (12, 13, 14, 15) sont respectivement commandés par les fronts descendants dudit pre- mier signal d'horloge (CLKO), montants d',n premier signal d'échanti!'crnage (CLK) du premier multiplexeur (MX1), des- cendants d'un deuxième signal d'échantillonnage (CLK2) d'un deuxiém.e multiplexeur LMT2) el descendants d'un troisième signal d'échantillonnage (CLK3} d'un troisième multiplexeur (ML.X3). 8. Circuit de transeisscce de dcr-.ées en mcde asyn- chrone (ATM) à haut débit selon La revendication 6 ou 7, carac- tisé en ce e i a réT en e -d-it preumier signal d'horloge (CLKO0 est d'environ 77,76 MHiz et en ce que la fréquence dudit 2 sa3nal d'hcrloge (CLKS d'éemiss!n des données serialisées (DATAS) est d'environ 622,08 -Mz.