FR 2734674 A1 19961129 FR 9506405 A 19950524 DISPOSITIF D' ECR TAGE La présente invention conoerne un dispositif d'écré- tage (clamp) destiné à protéger un circuit intégré contre des surtensions pouvant survenir entre deux bornes de ce circuit intégré. Des surtensions appliquées entre deux bornes d'un circuit intégré peuvent occasionner la destruction de oelui-ci. Ces surtensions proviennent le plus souvent de décharges élec- trostatiques qui peuvent être appliquées intempestivement aux bornes du circuit intégré dans des circonstanoes diverses. Ces circonstances peuvent être tout simplement une manipulation du circuit par un opérateur dont les doigts sont portés par des phénomènes de frottement à des potentiels électrostatiques élevés. La figure 1 représente un dispositif d'écrêtage 12 classique. Ce dispositif comprend un transistor shunt bipolaire NPN Q1 relié par son collecteur à la borne V+ et son émetteur à la borne V-. Une ou plusieurs diodes zener 14 servent à définir la tension limite entre les bornes V+ et V-, à partir de laquel- le le transistor Q1 est mis en conduction. La tension d'anode des diodes zener 14 est appliquée sur la base du transistor Q1 par l'intermédiaire d'un transistor bipolaire NPN suiveur Q2. Les bases des transistors Q1 et Q2 sont reliées à la borne V- par des résistances respectives 18 et 19. Avec cette configuration, le transistor Q1 est rendu passant lorsque la tension entre les bornes V+ et V- dépasse la valeur Vz + 2Vbe, o Vz est la somme des tensions de zener des diodes 14 et 2Vbe la somme des tensions base-émetteur des tran- sistors Q1 et Q2. Le transistor Q1 est choisi de manière qu'il présente, à l'état passant, une résistance particulièrement faible. Il a une taille de, par exemple, 300 transistors élémentaires. Le transistor suiveur Q2 sert à fournir un courant de base suf- fisant au transistor Q1 et comprend pour cela, par exemple, 100 transistors élémentaires. Un inconvénient de ce dispositif d'écrêtage est qu'il est difficile d'obtenir une tension de zener Vz bien connue. Cette tension de zener doit être supérieure à la tension d'ali- mentation nominale du circuit mais doit être inférieure à la tension maximale admissible avant rupture du circuit. Cette plage est relativement restreinte et il arrive souvent que, dès la fabrication, la tension zener obtenue soit trop basse de manière que le dispositif d'écrêtage entre en action dès que l'on alimente normalement le circuit. Il arrive souvent aussi au cours du fonctionnement du circuit, par simple dérive thermique ou vieillissement, que la tension zener dé- croisse et active le dispositif d'écrêtage alors que le circuit est alimenté normalement. Un autre inconvénient de oe dispositif d'écrêtage est que le transistor Q1 peut être détruit par une surtension pro- longée mais insuffisante pour détériorer le circuit à protéger. Il en résulte que le transistor Q1 est en permanence court- circuité, ce qui rend inutilisable le circuit alors qu'il est en état de marche. Par ailleurs, tous les dispositifs d'écrêtage connus sont réalisés à l'aide de transistors bipolaires dans des tech- nologies rapides. Une décharge électrostatique présente un front de tension pratiquement immédiat suivi d'une décroissance progressive. C'est essentiellement la valeur de tension initiale qu'il faut atténuer. Pour cela, il est néroessaire que le dispo- sitif d'écrêtage réagisse pratiquement instantanément. Jusqu'à maintenant, on n'est pas parvenu à réaliser un dispositif d'écrêtage efficaoe dans des technologies CMOS lentes (par exemple HClPA). Un objet de la présente invention est de prévoir un dispositif d'écrêtage efficace en technologie CMOS lente, dans lequel on évite le problème d'assurer une tension de déclenche- ment précise et stable. Pour atteindre oes objets, la présente invention pré- voit un dispositif de protection d'un circuit contre des surten- sions, comprenant un transistor MOS de premier type relié à des première et deuxième bornes d'alimentation respectivement par sa source et son drain; un transistor MOS de deuxième type relié entre la deuxième borne d'alimentation et la grille du tran- sistor de premier type, respectivement par sa souroe et son drain; et une capacité dont une première borne est reliée à la première borne d'alimentation et dont la deuxième borne est reliée à la grille du transistor de deuxième type. Selon un mode de réalisation de la présente invention, le dispositif comprend une diode reliée dans le sens non-passant entre la grille et la source du transistor de deuxième type. Selon un mode de réalisation de la présente invention, le transistor de premier type est un transistor à canal P, la première borne d'alimentation étant une borne d'alimentation positive. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particu- liers faite à titre non-limitatif à l'aide des figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente un dis- positif d'écrêtage classique; la figure 2 représente un mode de réalisation de dis- positif d'écrêtage évitant le problème d'assurer une tension de déclenchement précise et stable; et la figure 3 représente un mode de réalisation de dispositif d'écrêtage selon la présente invention. La figure 2 représente un dispositif d'écrêtage comprenant, commne celui de la figure 1, un transistor Q1 de court-circuit des bornes d'alimentation V+ et V-, commandé par un transistor suiveur Q2. Selon un aspect de l'invention, une capacité C est reliée entre la borne V+ et la base du transistor suiveur Q2 par l 'intermédiaire, éventuellement, d'un transistor NPN suiveur Q3. La capacité C et la base du transistor Q3 sont reliées à la borne V- par une résistanoe 20. La base du transistor Q1 est reliée à la borne V- par une résistance 18, commne dans la figure 1, et la base du transistor Q2 est reliée à la borne V- par une résistance 21. Avec cette configuration, le dispositif d'écrêtage est déclenché, c'est-à-dire que le transistor Q1 est rendu passant, lorsque la tension aux bornes de la résistance 20 dépasse 3Vbe (somme des tensions baseémetteur des transistors Q1 à Q3). La tension aux bornes de la résistance 20 correspond sensiblement à la dérivée de la tension entre les bornes V+ et V-. Ainsi, plus la tension entre les bornes V+ et V- croit rapi- dement, plus la tension aux bornes de la résistanoe 20 est élevée. Lors d'une décharge électrostatique, la capacité C n'a pas le temps de se charger par la résistance 20, c'est-à-dire que la tension de base du transistor Q3 évolue pratiquement conmme la tension sur la borne V+. Dans ce cas, le transistor Q1 est rendu passant pratiquement dès que la tension entre les bornes V+ et V- dépasse 3Vbe, ce qui a pour conséquence d'éli- miner la surtension. Par contre, si la tension entre les bornes V+ et V- croît relativement lentement, par exemple à la mise sous tension normale du circuit à protéger, la tension aux bornes de la résistance 20 reste en dessous de 3Vbe. Le dispositif d'écrêtage n'est pas déclenché. Lorsqu'une surtension permanente est appliquée, le dispositif d'écrêtage n'est pas déclenché non plus, du moins après que la tension entre les bornes V+ et V- a atteint une valeur stable. Ceci permet de ne pas détruire le transistor Q1 lors de surtensions permanentes ne détériorant pas le circuit à protéger. La pente de croissance de la tension entre les bornes V+ et V- qui déclenche le dispositif d'écrêtage est déterminée par les valeurs de la capacité C, de la résistance 20, de la tension (3Vbe dans la figure 3) qui provoque la mise en conduc- tion du transistor Q1, et du gain de l'ensemble des transistors Q1 à Q3. Cette pente est choisie, par exemple, supérieure à celle de la mise sous tension normale du circuit à protéger. Pour réaliser un dispositif d'écrêtage en technologie CMOS lente, telle que la technologie HC1PA, on pourrait envi- sager de remplacer les transistors bipolaires de la structure de la figure 2 par des transistors MOS. Il s'avère que le dispo- sitif ainsi obtenu n'est pas efficaoe, c'est-à-dire que le circuit qu'il est sensé protéger est détruit dans la plupart des cas, sous des conditions de test normalisées (capacité de 100 picofarads chargée de 2 à 4 kilovolts que 1 'on décharge dans le circuit à travers une résistance de 1500 ohms). Cette ineffica- cité est due à un manque de rapidité du dispositif. En effet, l 'efficacité du transistor MOS shunt qui remplace le transistor Q1 dépend directement de sa tension grille-source. Or cette tension grille-source est inférieure au tiers de la tension aux bornes de la résistance 20, qui suit l'évolution d'une surten- sion. La surtension a le temps de détruire le circuit à protéger avant que cette tension grille-source n'atteigne une valeur suffisante pour que le transistor shunt absorbe la surtension. Il s'avère, dans les technologies CMOS, que l'on peut réaliser des transistors bipolaires NPN de structure verticale, la seule contrainte étant que les collecteurs de ces transistors NPN correspondent au substrat, c'est-à-dire à la borne d'alimen- tation positive V+. On peut donc réaliser le circuit de la figure 2, à transistors bipolaires, dans une technologie CMOS pure. Néanmoins, des essais ont démontré que le dispositif d'écrêtage ainsi réalisé est toujours trop lent pour être efficace à cause de la lenteur des transistors bipolaires verti- caux. La figure 3 représente un dispositif d'écrêtage selon la présente invention qui est efficace même s'il est réalisé dans une technologie CMOS lente. Ce dispositif comprend un tran- sistor MOS à canal P MP relié entre les bornes d'alimentation V+ et Vrespectivement par sa source et son drain. Un transistor MOS à canal N MN est relié entre la grille du transistor MP et la borne V-, respectivement par son drain et sa source. La grille du transistor MN est reliée à la borne V+ par une capa- cité C. Des résistances 20 et 22 sont reliées entre grille et source des transistors MN et MP, respectivement, et servent à décharger les capacités grille-source de ces transistors, lorsque les grilles ne sont pas alimentées. Lors d'une surtension, la capacité C n'a pas le temps de se charger par la résistance 20, c'est-à-dire que la tension de grille du transistor MN évolue comme la tension sur la borne V+. Dès que cette tension-grille atteint la tension seuil du transistor MN, ce dernier se met à conduire et rapproche la tension de grille du transistor MP de la tension V-. Ainsi, le transistor MP se met également à conduire et court- circuite les bornes V+ et V- pour atténuer la surtension. Une raison pour laquelle le circuit de la figure 3 est particulièrement rapide est que la tension grille-source du transistor MP atteint vite une valeur importante (égale à la tension d'alimentation du circuit) qui le rend suffisamment conducteur pour atténuer la surtension. En effet, dés que la tension grille du transistor MN dépasse la tension seuil d'une certaine valeur, nettement inférieure à la valeur de la surten- sion, le transistor MN entre en régime linéaire, c'est-à-dire qu'il se comporte comme une résistance de faible valeur, et ramène la tension de grille du transistor MP pratiquement à la tension V-. Le transistor MN entre rapidement en régime linéaire car la capacité grille-source de ce transistor constitue, avec la capacité C, un pont diviseur capacitif qui entraine que la tension de grille du transistor MN varie proportionnellement à la surtension, le coefficient de proportionnalité étant d'autant plus élevé que la capacité C est élevée. Pour obtenir un bon compromis entre la taille de la capacité C et la rapidité de commande du transistor MN, ce tran- sistor MN est de préférence de taille relativement faible. Il en résulte que ce transistor MN n'est pas capable d'absorber la surtension qui doit être absorbée par le transistor MP, de taille nettement plus grande que celle du transistor MN. A titre d'exemple, dans un dispositif selon l'inven- tion capable d'absorber des surtensions de 4 kV, le transistor MN a un rapport W/L de 1500/5, le transistor MP a un rapport W/L de 10 000/5, et la capacité C a une valeur de 8 picofarads. Les résistances 20 et 22 ont, par exemple, une valeur de 6 kilo- Ohms. Si l'on souhaite obtenir une tenue en tension de 2 kV, le rapport W/L du transistor MP pourra être réduit à 5000/5. Un dispositif selon l'invention, comme celui de la figure 2, est activé dès que la tension entre les bornes V+ et V- évolue rapidement. Comme on l'a précédemment indiqué, dans le dispositif de la figure 2, on choisit les composants pour que le dispositif ne soit pas déclenché lors d'une mise sous tension normale. En effet, la source d'alimentation du circuit présente généralement une impédance particulièrement faible qui pourrait provoquer la destruction du dispositif d'écrêtage si celui-ci venait à être déclenché. Malgré un choix judicieux des composants, il est toujours possible de rencontrer le cas o une mise sous tension normale déclenche le dispositif et provoque sa destruction s'il est réalisé avec des transistors bipolaires. En effet, un tran- sistor bipolaire saturé présente une très faible résistance quel que soit le courant qui le traverse, cette résistance devenant d'autant plus faible que le transistor s'échauffe, oe qui tend rapidement à détruire le transistor bipolaire. Par contre, le fait qu'un dispositif d'écrêtage selon l'invention, réalisé à partir de transistors MOS, se déclenche lors d'une mise sous tension normale, n'est pas gênant. En effet, le transistor MOS MP tend à se comporter comme une source de courant de valeur déterminée par sa tension grille-source. Ainsi, le courant qui le traverse ne dépassera jamais cette valeur et, tant qu'il est inférieur, le transistor MP se comnporte caomme une résistance de faible valeur. En outre, un transistor MOS présente un coefficient thermique positif qui tend à diminuer le courant qui traverse le transistor lorsque sa temperature augmente. Ces caractéristiques combinées entrainent que le dispositif d'écrêtage selon l'invention est particuliè- rement robuste. Bien entendu, les types des transistors MN et MP peuvent être inversés, en inversant les polarités des bornes d'alimentation V+ et V-. Ceci a pour avantage de diminuer la surface occupée par le circuit, puisque le transistor qui doit supporter la surtension est alors un transistor à canal N qui est sensiblement trois fois plus petit qu'un transistor à canal P de mêmes caractéristiques. Toutefois, un transistor MODS à canal N a l 'inconvénient qu'il présente un transistor bipolaire parasite entre son drain et sa source. Ce transistor bipolaire parasite, traversé par le courant du transistor MOS, diminue la robustesse du circuit à cause de son coefficient thermique négatif. Caomme cela est représenté, une diode D est connectée, dans le sens non-passant, entre la grille et la source du tran- sistor MN. Cette diode D évite que la tension de grille du tran- sistor MN devienne trop négative par rapport à la tension V-. En effet, la tension de grille du transistor MN est égale à la tension sur la borne V+ moins la tension aux bornes de la capa- cité C. Ainsi, si la tension V+ atteint rapidement sa valeur initiale, après une surtension, la capacité C n'a pas le temps de se décharger dans la résistance 20, ce qui provoque une sur- tension négative entre la grille et la source du transistor MN pouvant entraîner sa destruction. REVENDICATIONS 1. Dispositif de protection d'un circuit contre des surtensions, caractérisé en ce qu'il comprend: - un transistor MOS de premier type (MP) relié à des première et deuxième bornes d'alimentation (V+, (V-) respecti- vement par sa source et son drain; - un transistor MOS de deuxième type (MN) relié entre la deuxième borne d'alimentation (V+) et la grille du transistor de premier type, respectivement par sa source et son drain; et - une capacité (C) dont une première borne est reliée à la première borne d'alimentation (V+) et dont la deuxième borne est reliée à la grille du transistor de deuxième type. 2. Dispositif de protection selon la revendication 1, caractérisé en ce que deux résistances (20, 22) relient la grille et la source des transistors de premier et deuxième types respectivement. 3. Dispositif de protection selon la revendication 1, caractérisé en ce qu'il comprend une diode (D) reliée dans le sens non-passant entre la grille et la source du transistor de deuxième type. 4. Dispositif de protection selon l'une quelconque des revendications précédentes, caractérisé en ce que le transistor de premier type est un transistor à canal P, la première borne d'alimentation (V+) étant une borne d'alimentation positive.