FR 2733860 A1 19961108 FR 9605547 A 19960503 ARRIERE-PLAN DE L'INVENTION La présente invention concerne un procédé et un circuit permettant de piloter des transistors de puissance selon une configuration en demi- pont à partir de signaux de commande référencés par rapport à un quelconque potentiel entre la tension de ligne et le retour de tension de ligne. Par exemple, la présente invention peut être appliquée à des transistors métal-oxyde-semiconducteur à effet de champ (MOSFET) de puissance agencés selon une configuration en demi-pont. Elle peut être également appliquée à d'autres types de transistors. L'invention concerne également une puce de pilotage de circuit intégré incorporant le circuit. Il existe un besoin pour un circuit d'interface entre des transistors de puissance selon une configuration en demi-pont et les signaux de commande pour les transistors de puissance. Il existe tout particulièrement un besoin pour un tel circuit d'interface qui permette de coupler les transistors de puissance à des signaux de commande référencés par rapport à un quelconque potentiel entre la ligne d'alimentation en tension pour les transistors de puissance et le retour. Il existe en outre un besoin pour un circuit de ce type qui puisse être intégré dans une seule puce de pilotage munie d'autres fonctions de pilotage. Selon l'art antérieur, les cas les plus communs sont les cas pour lesquels les signaux de commande sont référencés par rapport au retour, à la tension de ligne ou à un point médian entre la tension de ligne VL et le retour -VL. La figure 1 de la présente demande représente un exemple pour lequel les signaux de commande sont référencés par rapport au point médian entre la ligne VL et le retour -VL. Dans ces cas, le point médian entre la ligne et le retour est la masse ou VSS. Dans le circuit de la figure 1, tous les signaux de commande doivent être référencés par rapport à la masse ou VSS. Il serait avantageux qu'un circuit dans lequel les signaux de commande puissent être référencés par rapport à un quelconque potentiel entre +VL et-VL puisse être proposé. RESUME DE L'INVENTION Un objet de la présente invention consiste à proposer un procédé et un circuit permettant de piloter des transistors de puissance selon une configuration en demi-pont à partir de signaux de commande référencés par rapport à un quelconque potentiel entre la tension de ligne et le retour de ligne. Un autre objet de l'invention consiste à proposer une puce de pilotage sous forme de circuit intégré incorporant le circuit de pilotage. Les objets mentionnés ci-avant ainsi que d'autres sont atteints au moyen d'un procédé permettant de piloter des i 5 transistors de puissance selon une configuration en demi-pont à partir d'un signal de commande référencé par rapport à un quelconque potentiel entre la tension de ligne pour les transistors de puissance et le retour de tension de ligne, comprenant: I'application d'un signal de commande référencé par rapport à n'importe quel potentiel entre la tension de ligne et le retour de tension de ligne sur un circuit d'entrée; l'application sur ledit circuit d'entrée de deux niveaux de tension flottant par rapport à un niveau de tension commun; l'application d'une sortie dudit circuit d'entrée sur un premier circuit de décalage de niveau qui décale le niveau de la sortie du circuit d'entrée de telle sorte qu'il soit référencé par rapport au niveau de tension commun; I'application de ladite sortie référencée par rapport au niveau de tension commun sur un circuit de pilotage de côté bas pour le transistor de puissance selon ladite configuration en demi-pont qui fonctionne en tant que transistor de puissance de côté bas; I'application de ladite sortie référencée par rapport audit niveau de tension commun également sur un second circuit de décalage de niveau qui décale le niveau de ladite sortie provenant dudit premier circuit de décalage de niveau afin de produire un signal référencé par rapport à un second niveau de tension supérieur audit niveau commun; et l'application du signal référencé par rapport audit second niveau de tension plus élevé sur un circuit de pilotage de côté haut pour piloter le transistor de puissance constituant le transistor de puissance de côté haut selon ladite configuration en demi-pont. Les objets mentionnés ci-avant ainsi que d'autres de l'invention sont également atteints au moyen d'un circuit permettant de piloter des transistors de puissance selon une configuration en demi-pont à partir d'un signal de commande référencé par rapport à un quelconque potentiel entre la tension de ligne pour les transistors de puissance et le retour de tension de ligne, comprenant: un circuit d'entrée qui reçoit un signal de commande référencé par rapport à un quelconque potentiel entre 1 5 la tension de ligne et le retour de tension de ligne, ledit circuit d'entrée se voyant appliquer deux niveaux de tension flottant par rapport à un niveau de tension commun; un premier circuit de décalage de niveau qui reçoit une sortie dudit circuit d'entrée et qui décale le niveau de la sortie du circuit d'entrée de telle sorte qu'il soit référencé par rapport au niveau de tension commun; un circuit de pilotage de côté bas pour le transistor de puissance selon ladite configuration en demi-pont qui fonctionne en tant que transistor de puissance de côté bas, ledit circuit de pilotage de côté bas recevant ladite sortie référencée par rapport au niveau de tension commun; un second circuit de décalage de niveau qui décale le niveau de ladite sortie provenant dudit premier circuit de décalage de niveau afin de produire un signal référencé par rapport à un second niveau de tension plus élevé que ledit niveau commun; et un circuit de pilotage qui reçoit le signal référencé par rapport audit second niveau de tension plus élevé pour piloter le transistor de puissance constituant le transistor de puissance de côté haut selon ladite configuration en demi-pont. Les objets mentionnés ci-avant ainsi que d'autres de I'invention sont également atteints au moyen d'un procédé d'intégration sur une unique puce de circuit intégré d'un circuit permettant de piloter des transistors de puissance selon une configuration en demi-pont à partir d'un signal de commande référencé par rapport à un quelconque potentiel entre la tension de ligne pour les transistors de puissance et le retour de tension de ligne, comprenant: I'application d'un signal de commande référencé par rapport à n'importe quel potentiel entre la tension de ligne et le retour de tension de ligne sur un circuit d'entrée; l'application sur ledit circuit d'entrée de deux niveaux de tension flottant par rapport à un niveau de tension commun; l'application d'une sortie dudit circuit d'entrée sur un premier circuit de décalage de niveau qui décale le niveau de la sortie du circuit d'entrée de telle sorte qu'il soit référencé par rapport au niveau de tension commun; I'application de ladite sortie i15 référencée par rapport au niveau de tension commun sur un circuit de pilotage de côté bas pour le transistor de puissance selon ladite configuration en demi- pont qui fonctionne en tant que transistor de puissance de côté bas; I'application de ladite sortie référencée par rapport audit niveau de tension commun également sur un second circuit de décalage de niveau qui décale le niveau de ladite sortie provenant dudit premier circuit de décalage de niveau afin de produire un signal référencé par rapport à un second niveau de tension supérieur audit niveau commun; et l'application du signal référencé par rapport audit second niveau de tension plus élevé sur un circuit de pilotage de côté haut pour piloter le transistor de puissance constituant le transistor de puissance de côté haut selon ladite configuration en demi-pont. Les objets de l'invention sont en outre atteints au moyen d'un circuit intégré sur une unique puce de circuit intégré permettant de piloter des transistors de puissance selon une configuration en demi- pont à partir d'un signal de commande référencé par rapport à un quelconque potentiel entre la tension de ligne pour les transistors de puissance et le retour de tension de ligne, comprenant: un circuit d'entrée qui reçoit un signal de commande référencé par rapport à un quelconque potentiel entre la tension de ligne et le retour de tension de ligne, ledit circuit d'entrée se voyant appliquer deux niveaux de tension flottant par rapport à un niveau de tension commun; un premier circuit de décalage de niveau qui reçoit une sortie dudit circuit d'entrée et qui décale le niveau de la sortie du circuit d'entrée de telle sorte qu'il soit référencé par rapport au niveau de tension commun; un circuit de pilotage de côté bas pour le transistor de puissance selon ladite configuration en demi-pont qui fonctionne en tant 1 0 que transistor de puissance de côté bas, ledit circuit de pilotage de côté bas recevant ladite sortie référencée par rapport au niveau de tension commun; un second circuit de décalage de niveau qui décale le niveau de ladite sortie provenant dudit premier circuit de décalage de niveau afin de produire un signal i 5 référencé par rapport à un second niveau de tension plus élevé que ledit niveau commun; et un circuit de pilotage qui reçoit le signal référencé par rapport audit second niveau de tension plus élevé pour piloter le transistor de puissance constituant le transistor de puissance de côté haut selon ladite configuration 2 0 en demi-pont. BREVE DESCRIPTION DES DESSINS L'invention est décrite de manière davantage détaillée dans la description détaillée qui suit par report aux dessins parmi lesquels: la figure 1 représente un exemple de la connexion d'un circuit d'interface entre des signaux de commande et deux transistors de puissance agencés selon une configuration en demi-pont; la figure 2 représente le circuit de l'invention qui constitue l'interface entre les signaux de commande et les transistors de puissance et qui permet le pilotage des transistors de puissance au moyen de signaux de commande référencés par rapport à un quelconque potentiel entre la tension de ligne et le retour; la figure 3 représente un circuit de pilotage connu dans lequel les signaux de commande sont référencés par rapport à la masse et qui peut être modifié conformément à l'invention; et la figure 4 représente comment une partie du circuit de la figure 2 peut être mise en oeuvre selon un circuit intégré. DESCRIPTION DETAILLEE Par report maintenant aux figures, on peut constater que la figure 1 représente un schéma de circuit généralisé pour une interface entre des signaux de commande permettant de piloter des transistors de puissance et des transistors de puissance agencés selon une configuration en demi-pont. Selon le mode de réalisation représenté, les transistors de puissance fonctionnent, comme connu de l'homme de l'art, d'une façon complémentaire, la charge étant connectée à la borne OUT. Le circuit en demi-pont inclut un transistor de puissance de côté haut 10 et un transistor de puissance de côté bas 20. Dans le circuit représenté, lorsque le transistor de puissance de côté haut est piloté à l'état passant, le transistor de puissance de côté bas est bloqué. A l'opposé, lorsque le transistor de puissance de côté bas est passant, le transistor de côté haut est bloqué. Des circuits en demi- pont peuvent également être configurés pour fonctionner de telle sorte que la charge soit en série avec les deux transistors, auquel cas les deux transistors peuvent être pilotés à l'état passant simultanément. Les signaux de commande, par exemple HIN et LIN, sont appliqués au niveau d'entrées 30 sur un circuit d'interface de logique de commande 40. Les circuits de logique de commande de l'art antérieur sont connus de l'homme de l'art. Par exemple, un tel circuit logique de commande peut être un type IR 2110 disponible auprès de International Rectifier Corp., soit le déposant de la présente demande. Il peut y avoir une ou plusieurs entrées de commande 30, en fonction de comment le circuit est commandé, comme connu de l'homme de l'art. Sur la figure 1, deux entrées de commande sont représentées. Le circuit d'interface de logique de commande 40 est constitué par un pilotage de grille de côté haut 42 et par un pilotage de grille de côté bas 44, comme connu de l'homme de l'art. Des sources de tension VB, VCC et VDD sont couplées à la logique de commande, comme connu de l'homme de l'art. En outre, des sources VL et-VL sont couplées à des bornes principales des transistors de puissance respectifs 10 et 20. Les transistors de puissance comportent un point commun couplé à Vs et auquel la charge est connectée. Selon le mode de réalisation représenté, la masse est connectée au niveau de tension VSS. Dans l'art antérieur, comme représenté sur la figure 1, le signal ou les signaux de commande 30 ont été référencés par rapport à un niveau de référence, typiquement la masse. De nombreux signaux de commande d'inverseur n'ont cependant pas besoin d'être référencés par rapport à la masse. Il est souhaitable de prévoir un circuit d'interface entre les signaux de commande et les transistors de puissance qui permette aux signaux de commande d'être référencés par rapport à un quelconque potentiel entre la ligne et son retour, c'est-à-dire entre +VL et -VL. La figure 3 représente des détails du dispositif classique de la figure 1, en particulier un circuit de pilotage IR 2110 dans lequel les signaux d'entrée de commande sont référencés par rapport à Vss (la masse). La figure 3 est un schéma fonctionnel du circuit contenu dans le circuit intégré 40 de la figure 1. Des broches d'entrée logique 10, 11 et 12 sont connectées par l'intermédiaire de déclencheurs de Schmitt 50A, 50B et 50C aux bascules RS 50D et E et également à des circuits logiques 50F et 50G, comme représenté. Les sorties des circuits logiques 50F et 50G sont respectivement couplées à des circuits de décalage de niveau 70 et 68. Comme on le verra, les sorties des circuits de décalage de niveau 70 et 68 commandent respectivement la sortie de commande de côté haut et la sortie de commande de côté bas au niveau de broches 7 (HOUT) et 1 (LOUT). La sortie provenant du circuit de décalage de niveau 68 dans le canal basse tension est appliquée par l'intermédiaire d'un circuit de retard 72A et d'une entrée d'un circuit de porte 72B. La sortie de la porte 72B est connectée aux électrodes de grille de transistors MOSFET de pilotage de sortie 74A et 74B. Comme il sera décrit ultérieurement, ces transistors produisent une tension de grille au niveau de la broche 1 lorsque rendu nécessaire par l'entrée logique sur les broches 11 et 12. La figure 3 contient également un circuit de détection de 1 0 soustension 73 qui invalide la sortie provenant de la porte 72B lorsqu'une sous-tension est détectée au niveau de la broche 3 afin d'empêcher un passage à l'état passant du MOSFET ou IGBT de puissance activé depuis la broche 1. Le circuit de décalage de niveau 70 pour le canal haute tension du circuit comporte une entrée connectée à un générateur d'impulsion 76A. Le circuit de détection de sous-tension 73 est également connecté au générateur d'impulsion 76A et il fera passer à l'état bloqué le canal de sortie haute tension en réponse à la détection d'une condition de sous-tension au niveau de la broche 3. Le générateur d'impulsion 76A comporte deux sorties, soit une sortie d'établissement (S) connectée à la grille du MOSFET 76B et une sortie de remise à l'état initial (R) connectée à la grille du MOSFET 76C. Les impulsions d'établissement sont appliquées sur le MOSFET 76B et les impulsions de remise à l'état initial sont appliquées sur le MOSFET 76C. Les sources des MOSFET 76B et 76C sont connectées à un rail de connexion commun et leurs drains sont respectivement connectés à des résistances 76D et 76F. Pendant un fonctionnement normal, I'application d'impulsions sur les MOSFET 76B et 76D à partir du générateur d'impulsion 76A produit des impulsions de tension de sortie Vset et Vrst au niveau des noeuds entre les MOSFET 76B et 76C et leurs résistances respectives 76D et 76E. Les impulsions Vset et Vrst sont ensuite appliquées sur un filtre impulsionnel 76F. Les canaux de sortie du filtre 76F sont connectés aux entrées R et S d'une bascule 76G. Un second circuit de détection de soustension 76H est prévu en tant qu'entrée sur la bascule 76G afin d'assurer qu'aucun signal ne soit appliqué au niveau de la broche 7 si une sous-tension est détectée au niveau de la broche 6. La sortie de la bascule RS 76G est utilisée pour faire passer respectivement à l'état passant et à l'état bloqué des MOSFET 78A et 78B. Par consequent, si un signal haut est appliqué sur une entrée R de la bascule RS, la sortie au niveau de la broche 7 est passée à l'état bloqué. Si un signal haut est appliqué sur l'entrée S de la bascule 94, la sortie au niveau de la broche 7 est passée à l'état passant. i15 Dans le circuit de la figure 3, les signaux de commande d'entrée HIN et LIN sont référencés par rapport à la masse (VSS). Il est souhaitable de prévoir un circuit de pilotage similaire à celui de la figure 3 dans lequel les signaux de commande peuvent être référencés par rapport à n'importe quel niveau entre +VL et -VL. Le circuit selon la figure 2 qui remplace le circuit d'interface de logique de commande 40 de la figure 1 assure une telle capacité. Par report à la figure 2, le circuit d'interface inclut une section d'entrée 50 qui reçoit les signaux de commande d'entrée et qui est couplée à des sources communes VDD et VSS. Comme représenté, la ligne VSS n'est pas couplée à la masse, comme sur la figure 1. VDD et VSS sont choisies de manière à permettre au circuit d'entrée 52 d'être sensible à un signal de commande présentant une quelconque référence entre +VL et-VL. Les signaux d'entrée sont reçus par le circuit logique d'entrée 52 qui lui-même est de conception classique et dont la sortie est couplée à un générateur d'impulsion 54 également de conception classique. Comme connu de l'homme de l'art, le générateur d'impulsion 54 produit des sorties "passante" et "bloquée" sur les deux lignes de sortie respectives. Une impulsion "d'état passant" est produite lors du front avant du signal de commande d'entrée et une impulsion "d'état bloqué" est produite lors du front arrière du signal de commande d'entrée. Des exemples du circuit logique 52 et du générateur d'impulsion 54 sont représentés par la zone délimitée par des pointillés 50 sur la figure 3. Les sorties du générateur d'impulsion sont produites sur un premier circuit de décalage de niveau 56 qui comprend deux FET à canal P 55 et 57 dont chacun est couplé à une résistance de connexion vers le bas respective 58 ou 60. Une diode intrinsèque ou parasite 62 est couplée aux bornes des circuits série résistance-transistor comprenant le transistor 55 et la résistance 58 ainsi que le transistor 57 et la résistance 60. Le transistor 55 et le transistor 57 décalent en niveau les signaux de commande vers le bas jusqu'aux signaux référencés à COM ou -VL. Par conséquent, ces signaux constituent le pilotage pour le dispositif de puissance de côté bas 20. Ce circuit de décalage de niveau doit être opposé aux circuits de décalage de niveau 70 et 68 du dispositif de pilotage de l'art antérieur de la figure 3, qui décalent le niveau des signaux de commande depuis les niveaux de référence VDD et VSS jusqu'à des niveaux référencés par rapport à VCC et COM. Les sorties de chacun des transistors 55 et 57 sont couplées à des tampons respectifs 64 et 66. Les sorties des tampons 64 et 66 sont couplées à des FET à canal N 68 et 70 ainsi qu'à un circuit logique de sortie 72 qui est de conception classique et qui est représenté en 72 sur la figure 3. La sortie du circuit logique 72 est appliquée sur un circuit de pilotage 74 également de conception classique (voir figure 3), lequel circuit produit le signal de pilotage de sortie de côté bas sur le transistor de puissance de côté bas. Les transistors 68 et 70 constituent un second circuit de décalage de niveau et ainsi, les sorties des tampons 64 et 66 sont décalées en niveau jusqu'à la référence de tension plus élevée nécessaire pour que le transistor de puissance de côté haut 10 pilote les circuits 76 et 78, lesquels sont référencés par rapport à VB et Vs. Les transistors 68 et 70 décalent le niveau de référence des signaux de commande au niveau de leurs grilles depuis le niveau de référence COM jusqu'au niveau de référence VB nécessaire pour le pilotage du dispositif de puissance de côté haut 10. La sortie du circuit logique 76 est appliquée sur un dispositif de pilotage 78 de conception classique (voir figure 3) qui applique le signal de sortie de côté haut sur le transistor de puissance 10. Comme représenté, chacun des transistors 68 et 70 est coupleé à une résistance de tirage vers le haut ou d'excursion haute respective 69 ou 71 afin de réaliser le décalage de niveau. Une autre diode intrinsèque 63 est également couplée aux bornes du second circuit de décalage de niveau. Les deux FET à canal N, les deux FET à canal P et les deux diodes doivent pouvoir supporter au moins un potentiel qui vaut deux fois VL. Les deux diodes représentent le fait que les blocs de circuit 50 et 75 peuvent tous deux flotter au-dessus de -VL de plus de deux fois VL indépendamment l'un de l'autre. La partie du circuit à la droite de la ligne indiquée par X-X est classiquement présente dans le dispositif de type IR 2110. Par conséquent, la totalité du circuit représenté sur la figure 2, y compris le premier circuit de décalage de niveau 56, est de préférence intégrée sur une unique puce de circuit intégré, c'est-à-dire une unique puce en silicium. Par exemple, le circuit de la figure 2 représente une amélioration par rapport au dispositif IR 2110 et il peut être incorporé sur l'unique puce en silicium de ce dispositif. La figure 4 représente comment une partie du circuit de la figure 2 peut être mise en oeuvre selon un circuit intégré. Lors de la mise en oeuvre du circuit de la figure 2 dans une puce commune, les circuits haute tension et basse tension sont isolés latéralement l'un de l'autre. La figure 4 représente une partie d'une telle puce en coupe, en particulier le circuit couplé entre VB et Vs, soit le circuit 75 de la figure 2. Ainsi, sur la figure 4, une puce en silicium 120 est constituée par un substrat P(-) 121 qui comporte une couche épitaxiale 122 en silicium N(-) sur lui. La région N(-) 122 est séparée en régions haute tension et basse tension par des puits P+ 130, 131 et 132. Par conséquent, les puits 130 et 131 définissent une région de dispositif haute tension 140 dans la couche épitaxiale 122 séparée de la région basse tension 141. Les régions 140 et 141 peuvent présenter n'importe quelle topologie souhaitée. En outre, n'importe quelle technique d'isolation souhaitée peut être utilisée entre les régions 140 et 141. 1 0 Typiquement, le circuit de pilotage 78 de la figure 2 comprend des MOSFET à canal P et à canal N. Ceci est bien connu de l'art. Comme il est connu de l'homme de l'art, le circuit de commande basse tension pour le circuit haute tension peut comprendre des MOSFET à canal P et à canal N. 1 5 Le circuit haute tension de ces MOSFET est représenté sur la figure 4 comme étant formé dans une région haute tension 140. Les régions de contact P+ 162 et 163 qui sont diffusées dans la couche 122 représentent soit les sources soit les drains des MOSFET à canal P du dispositif de pilotage 78 de la figure 2. La région P 164 est diffusée dans la couche 122 pour former la région de puits de type P. Des régions de contact N+ 160 et 161 qui sont diffusées dans la région de type P 164 représentent soit les sources soit les drains des MOSFET à canal N du dispositif de pilotage 78 de la figure 2. Les MOSFET de circuit de commande basse tension sont schématiquement représentés comme étant formés dans une zone 141 sur la figure 4. Une région de contact N+ 125 est diffusée dans la région 141 et elle reçoit une électrode qui est raccordée à l'alimentation en basse tension VCC. La région de commande basse tension 124 pourrait contenir également certaines diffusions non représentées identiques aux diffusions à 164 dans la région haute tension 140. Cependant, toutes les diffusions N+ et P+ dans la région de commande basse tension 124 pourraient recevoir des électrodes qui sont entre VCC (15 V) et 0 V, et elles pourraient représenter les sources et les drains des MOSFET du circuit de commande basse tension. Des régions de contact N+ 126 et 127 sont diffusées dans la couche 122 et elles reçoivent des électrodes métalliques qui peuvent être à des potentiels entre VB (615 V) et VS (600 V). Les puits P+ 130, 131 et 132 reçoivent des électrodes qui sont au potentiel zéro ou potentiel de masse (COM). Des régions de renfort P(-) 150 et 151 peuvent encercler la région haute tension 40 afin d'assurer une isolation par rapport à la région basse tension 141. Comme il est classique, tous les dispositifs dans les surfaces en silicium sont recouvertes d'un diélectrique, par exemple une couche en dioxyde de silicium basse température (silox) 180 qui peut présenter une épaisseur d'environ 1,5micromètres. Des contacts sur toutes les électrodes de surface traversent la couche diélectrique 180 et sont reliés à des broches externes appropriées non représentées. Le dispositif de la figure 4 est également logé classiquement dans un boîtier en plastique 181 qui recouvre la surface supérieure de la puce terminée et qui entre en contact avec celle-ci, comme représenté sur la figure 4. Les matières plastiques utilisées pour le boîtier peuvent être n'importe quel matériau d'isolation approprié tel que ceux distribués sous les marques déposées Nitto MP-150SG, Nitto MP-180 et Hysol MG15-F. Bien que le circuit couplé à VB et Vs soit représenté en coupe sur la figure 4, une construction séparée similaire pourrait être utilisée pour un circuit couplé entre VDD et Vss. Fondamentalement, la même structure serait utilisée pour le circuit VDD-VSS, avec le point repéré par VB sur la figure 4 couplé à VDD et le point repéré par Vs sur la figure 4 couplé à VSS. Un circuit permettant de piloter des transistors de puissance selon une configuration en demi- pont à partir de signaux de commande référencés par rapport à un quelconque potentiel entre la tension de ligne VL et son retour -VL a donc été proposé. De préférence, le circuit est intégré sur une unique puce en tant que circuit intégré. Bien que la présente invention ait été décrite en relation avec ses modes de réalisation particuliers, de nombreuses autres variantes et modifications ainsi que de nombreuses autres utilisations apparaîtront à l'homme de l'art. Par conséquent, la présente invention n'a pas à être limitée par la description spécifique présentée ici. REVENDICATIONS 1. Procédé de pilotage de transistors de puissance selon une configuration en demi-pont à partir d'un signal de commande référencé par rapport à un quelconque potentiel entre la tension de ligne pour les transistors de puissance et le retour de tension de ligne, caractérisé en ce qu'il comprend: l'application d'un signal de commande référencé par rapport à n'importe quel potentiel entre la tension de ligne et le retour de tension de ligne sur un circuit d'entrée; l'application sur ledit circuit d'entrée de deux niveaux de tension flottant par rapport à un niveau de tension commun; l'application d'une sortie dudit circuit d'entrée sur un premier circuit de décalage de niveau qui décale le niveau de la sortie du circuit d'entrée de telle sorte qu'il soit référencé par rapport au niveau de tension commun; I'application de ladite sortie référencée par rapport au niveau de tension commun sur un circuit de pilotage de côté bas pour le transistor de puissance selon ladite configuration en demi-pont qui fonctionne en tant que transistor de puissance de côté bas; l'application de ladite sortie référencée par rapport audit niveau de tension commun également sur un second circuit de décalage de niveau qui décale le niveau de ladite sortie provenant dudit premier circuit de décalage de niveau afin de produire un signal référencé par rapport à un second niveau de tension supérieur audit niveau commun; et l'application du signal référencé par rapport audit second niveau de tension plus élevé sur un circuit de pilotage de côté haut pour piloter le transistor de puissance constituant le transistor de puissance de côté haut selon ladite configuration 3 0 en demi-pont. 2. Procédé selon la revendication 1, caractérisé en ce que lesdits deux niveaux de tension flottant par rapport à un niveau de tension commun sont choisis en fonction du niveau de la tension de ligne et du retour. 3. Circuit de pilotage de transistors de puissance selon une configuration en demi-pont à partir d'un signal de commande référencé par rapport à un quelconque potentiel entre la tension de ligne (VL) pour les transistors de puissance et le retour de tension de ligne (-VL), caractérisé en ce qu'il comprend: un circuit d'entrée (52) qui reçoit un signal de commande référencé par rapport à un quelconque potentiel entre la tension de ligne et le retour de tension de ligne, ledit circuit d'entrée se voyant appliquer deux niveaux de tension flottant par rapport à un niveau de tension commun; un premier circuit de décalage de niveau (56) qui reçoit une sortie dudit circuit d'entrée et qui décale le niveau de la sortie du circuit d'entrée de telle sorte qu'il soit référencé par rapport au niveau de tension commun; un circuit de pilotage de côté bas (74) pour le transistor de puissance selon ladite configuration en demi-pont qui fonctionne en tant que transistor de puissance de côté bas, ledit circuit de pilotage de côté bas recevant ladite sortie référencée par rapport au niveau de tension commun; un second circuit de décalage de niveau (68, 70) qui décale le niveau de ladite sortie provenant dudit premier circuit de décalage de niveau afin de produire un signal référencé par rapport à un second niveau de tension supérieur audit niveau commun; et un circuit de pilotage (78) qui reçoit le signal référencé par rapport audit second niveau de tension plus élevé pour piloter le transistor de puissance constituant le transistor de puissance de côté haut selon ladite configuration en demi-pont. 4. Circuit selon la revendication 3, caractérisé en outre en ce qu'il comprend une diode polarisée en sens inverse (62) aux bornes dudit premier circuit de décalage de niveau (56) et une diode polarisée en sens inverse (63) aux bornes dudit second circuit de décalage de niveau (68, 70), chacune desdites diodes pouvant supporter au moins un potentiel qui vaut deux fois la tension de ligne. 5. Circuit selon la revendication 3, caractérisé en ce que lesdits deux niveaux de tension flottant par rapport à un niveau de tension commun sont choisis en fonction du niveau de la tension de ligne et du retour. 6. Procédé d'intégration sur une unique puce de circuit intégré d'un circuit pour piloter des transistors de puissance selon une configuration en demi-pont à partir d'un signal de 1 0 commande référencé par rapport à un quelconque potentiel entre la tension de ligne pour les transistors de puissance et le retour de tension de ligne, caractérisé en ce qu'il comprend: l'application d'un signal de commande référencé par rapport à un quelconque potentiel entre la tension de ligne et le retour de tension de ligne sur un circuit d'entrée; l'application sur ledit circuit d'entrée de deux niveaux de tension flottant par rapport à un niveau de tension commun; l'application d'une sortie dudit circuit d'entrée sur un premier circuit de décalage de niveau qui décale le niveau de la sortie du circuit d'entrée de telle sorte qu'il soit référencé par rapport au niveau de tension commun; l'application de ladite sortie référencée par rapport au niveau de tension commun sur un circuit de pilotage de côté bas pour le transistor de puissance selon ladite configuration en demi-pont qui fonctionne en tant que transistor de puissance de côté bas; l'application de ladite sortie référencée par rapport audit niveau de tension commun également sur un second circuit de décalage de niveau qui décale le niveau de ladite sortie provenant dudit premier circuit de décalage de niveau afin de produire un signal référencé par rapport à un second niveau de tension supérieur audit niveau commun; et l'application du signal référencé par rapport audit second niveau de tension plus élevé sur un circuit de pilotage de côté haut pour piloter le transistor de puissance constituant le transistor de puissance de côté haut selon ladite configuration en demi-pont. 7. Procédé selon la revendication 6, caractérisé en ce que lesdits deux niveaux de tension flottant par rapport à un niveau de tension commun sont choisis en fonction du niveau de la tension de ligne et du retour. 8. Circuit intégré sur une unique puce de circuit intégré de pilotage de transistors de puissance selon une configuration en demi-pont à partir d'un signal de commande référencé par 1 0 rapport à un quelconque potentiel entre la tension de ligne (VL) pour les transistors de puissance et le retour de tension de ligne (-VL), caractérisé en ce qu'il comprend: un circuit d'entrée (52) qui reçoit un signal de commande référencé par rapport à un quelconque potentiel entre la tension i15 de ligne et le retour de tension de ligne, ledit circuit d'entrée se voyant appliquer deux niveaux de tension flottant par rapport à un niveau de tension commun; un premier circuit de décalage de niveau (56) qui reçoit une sortie dudit circuit d'entrée et qui décale le niveau de la sortie du circuit d'entrée de telle sorte qu'il soit référencé par rapport au niveau de tension commun; un circuit de pilotage de côté bas (74) pour le transistor de puissance selon ladite configuration en demi-pont qui fonctionne en tant que transistor de puissance de côté bas, ledit circuit de pilotage de côté bas recevant ladite sortie référencée par rapport au niveau de tension commun; un second circuit de décalage de niveau (68, 70) qui décale le niveau de ladite sortie provenant dudit premier circuit de décalage de niveau afin de produire un signal référencé par rapport à un second niveau de tension supérieur audit niveau commun; et un circuit de pilotage (78) qui reçoit le signal référencé par rapport audit second niveau de tension plus élevé pour piloter le transistor de puissance constituant le transistor de puissance de côté haut selon ladite configuration en demi-pont. 9. Circuit selon la revendication 8, caractérisé en ce qu'il comprend en outre une diode polarisée en sens inverse (62) aux bornes dudit premier circuit de décalage de niveau (56) et une diode polarisée en sens inverse (63) aux bornes dudit second circuit de décalage de niveau (68, 70), chacune desdites diodes pouvant supporter au moins un potentiel qui vaut deux fois la tension de ligne. 10. Circuit selon la revendication 8, caractérisé en ce que lesdits deux niveaux de tension flottant par rapport à un niveau de tension commun sont choisis en fonction du niveau de la tension de ligne (VL) et du retour (-VL).