FR 2722928 A1 19960126 FR 9508529 A 19950713 CIRCUIT DE DETECTION DE SYNCHRONISATION ARRIERE-PLAN DE L'INVENTION La présente invention se rapporte à des circuits de détection de synchronisation qui détectent la synchronisation entre des données de réception et des données de référence dans des unités réceptrices, présentes dans des systèmes de transmission, de façon à tester la performance de la transmission de données. Des configurations pseudo-aléatoires (pattern, en terme anglo-saxon) (simplement appelées 'configurations PN', o 'PN' est une abréviation de 'Pseudo-Bruit') sont fréquemment utilisées pour tester la performance de dispositifs de communications, de dispositifs de transmission, de lignes de transmission et analogues. On propose un dispositif de test qui transmet ou qui reçoit des configurations PN pour effectuer des tests sur les dispositifs précédents. Le dispositif de test contient une unité réceptrice qui détecte la synchronisation entre des données de réception et des données de référence de sorte que l'évaluation des données de réception est effectuée. L'unité réceptrice contient un circuit de création de configuration pseudo-aléatoire (simplement appelé 'circuit de création PN') qui crée des configurations PN de référence. Un circuit de détection de synchronisation est réalisé pour détecter la synchronisation entre les configurations PN de référence et les configurations PN reçues par l'unité réceptrice. La figure 2 est un schéma fonctionnel représentant un exemple d'un circuit de détection de synchronisation. Le circuit de détection de synchronisation comprend un circuit de comparaison 11, un circuit de comparaison de configuration 12, un circuit de détection de coïncidence 13 et un circuit de création de PN 4. De plus, une entrée de données de réception 6, une entrée de configuration détectée 17 et une sortie de détection de synchronisation 8 sont prévues. Ici, l'entrée de données de réception 6 indique l'entrée de données de réception, contenant des configurations PN, qui sont reçues par une unité réceptrice d'un dispositif de test par l'intermédiaire de lignes de transmission ou analogues qui sont des éléments à tester; et l'entrée de configuration détectée 17 indique une certaine partie des configurations PN incluse dans les données de réception. Le circuit de création de configuration PN 4 crée une configuration PN de référence. Le circuit de comparaison 11 compare l'entrée de données de réception 6 à l'entrée de configuration détectée 17 de façon à détecter la coïncidence des données entre elles. Lorsque la coïncidence des données est détectée, le circuit de comparaison 11 produit une impulsion de détection. Le circuit de comparaison de configuration 12 compare l'entrée de configuration détectée 17 à la configuration de référence PN sortie depuis le circuit de création de configuration PN 4 de façon à détecter la coïncidence des données entre elles. Lorsque la coïncidence des données est détectée, le circuit de comparaison de configuration 12 produit une impulsion de détection. Le circuit de détection de coïncidence 13 effectue un suivi pour savoir si le circuit de comparaison 11 produit ou non l'impulsion de détection à un moment o l'impulsion de détection du circuit de comparaison de configuration 12 se produit. Si c'est le cas, le circuit de détection de coïncidence 13 produit un signal de détection synchrone au niveau de la sortie de détection de synchronisation 8. Si ce n'est pas le cas, le circuit de détection de coïncidence 13 produit un signal de détection asynchrone. Maintenant, on va expliquer le procédé de détection de synchronisation. En général, la configuration PN a une propriété qui fait que si un certain nombre d'étages PN est représenté par 'n' (o 'n' est un entier), une configuration de n bits ou plus se produit seulement une fois de manière consécutive dans une période particulière, c'est-à-dire, dans (2n-l) bits. Pour cette raison, lors de la détection de synchronisation entre les données de réception et les données de référence, créées par le circuit de création de PN à l'intérieur de l'unité réceptrice, un suivi est effectué de façon à savoir si la configuration de n bits se produit de façon périodique à un moment auquel les données de réception et les données de référence existent toutes les deux. Sur la figure 2, si un certain nombre d'étages PN appliqués à l'entrée de données de réception 6 est représenté par 'N' (o 'N est un entier), l'entrée de configuration détectée 17 correspond aux configurations fixées de N bits ou plus qui sont disposées, de façon consécutive, dans la configuration PN. Comme précédemment décrit, le circuit de comparaison 11 produit une impulsion de détection lors de la détection de coïncidence entre l'entrée de données de réception 6 et l'entrée de configuration détectée 17, tandis que le circuit de comparaison de configuration 12 produit une impulsion de détection lors de la détection de coïncidence entre la configuration de référence PN, issue du circuit de création de configuration PN 4, et l'entrée de configuration détectée 17. Un exemple de circuit de comparaison est représenté sur la figure 3. Sur la figure 3, il y a une entrée de configuration PN 31, une entrée de configuration PN détectée 32, une sortie de signal de détection 33, des circuits de bascule D (circuits DFF) 34-1 à 34-N, des circuits NON OU exclusifs 35-1 à 35-N, un circuit ET 36 et une entrée de signal d'horloge 37. Ici, chacun des circuits DFF est représenté par une référence numérique 34', tandis que chacun des circuits NON OU exclusifs est représenté par une référence numérique '35'. L'entrée de configuration PN 31 est retardée par le circuit DFF 34. Le circuit NON OU exclusif 35 effectue la comparaison entre la configuration PN retardée et l'entrée de configuration PN détectée 32 pour chaque bit. Si deux entrées vers le circuit NON OU exclusif 35 sont identiques, une sortie du circuit NON OU exclusif est au niveau 'HAUT'. Si les deux entrées sont différentes l'une de l'autre, une sortie du circuit NON OU exclusif 35 est au niveau 'BAS' Le circuit ET 36 fournit un produit logique entre les sorties des circuits NON OU exclusif 35-1 à 35-N, de sorte que le circuit ET 36 reçoit 'N' entrées. Si la totalité des 'N' entrées est au niveau 'HAUT', une sortie du circuit ET 36 est au niveau 'HAUT'. Si ce n'est pas le cas, une sortie du circuit ET 36 est au niveau 'BAS'. En résumé, seulement lorsque tous les bits de la configuration PN retardée coïncident parfaitement avec tous les bits de l'entrée de configuration PN détectée 32, la sortie de signal de détection 33 passe au niveau 'HAUT'. Lorsque les données de réception, reçues par l'unité réceptrice, sont appliquées à l'entrée de configuration PN 31, le circuit de comparaison de la figure 3 sert en tant que circuit de comparaison 11 de la figure 2. De manière similaire, lorsque la sortie du circuit de création de configuration PN 4 est appliquée à l'entrée de configuration PN 31, le circuit de comparaison de la figure 3 sert en tant que circuit de comparaison de configuration 12 de la figure 2. Ici, l'entrée de configuration détectée 17 est appliquée à l'entrée de configuration PN détectée 32 du circuit de comparaison de la figure 3. Si les données de réception, reçues par l'unité réceptrice, indiquent une configuration PN correcte qui ne contient pas d'erreur, et si une synchronisation existe entre les données de réception et la sortie du circuit de création de configuration PN 4, les deux circuits de comparaison 11 et 12 produisent, de façon périodique, des impulsions aux mêmes cadencements. Il y a une possibilité qu'une erreur (ou que des erreurs) se produise dans l'entrée de données de réception 6. Dans le cas d'une éventualité d'erreur de ce type, il arrive un moment o le circuit de comparaison de configuration 12 produit une impulsion de détection tandis que le circuit de comparaison 11 ne produit pas d'impulsion de détection. Afin de faire face à l'éventualité d'une erreur, le circuit de détection de coïncidence 13 est prévu pour effectuer un suivi pour savoir si le circuit de comparaison 11 produit ou non une impulsion de détection lorsque le circuit de comparaison de configuration 12 produit une impulsion de détection. Si la coïncidence des impulsions de détection est détectée, un signal de détection de synchronisation est produit. Si elle n'est pas détectée, un signal de détection asynchrone est produit. Le circuit de détection de synchronisation de la figure 2 souffre d'un problème en ce que la synchronisation ne peut pas être effectuée à moins que tous les bits de la configuration détectée dans les données de réception ne soient reçus correctement. Ce circuit souffre d'un autre problème qui concerne le fait que la détection de synchronisation ne peut pas être effectuée lors de la transmission et de la réception de données de test qui sont masquées en utilisant une période indépendante de la période de la configuration PN. Un exemple des données de test, qui sont masquées en utilisant la période indépendante de la période de la configuration PN, est représenté par la figure 4A en relation avec la figure 4B. Chacune des références numériques 41-1 et 41-2 représente un intervalle pour des bits 'a' consécutifs d'une configuration PN, tandis que chacune des références numériques 42-1 et 42-2 représente un intervalle fixe pour des bits 'b' consécutifs qui sont au niveau 'HAUT' ou au niveau BAS'. Accessoirement, les dernières données 'Dx' de l'intervalle 41-1 sont suivies par les premières données 'Dx+b' de l'intervalle 41-2. Les données de test de la figure 4A ont une période, représentée par 'a+b', qui est indépendante de la période de la configuration PN. Dans une période de ce type des données de test, 'b' bits sont mis au niveau 'HAUT' ou au niveau 'BAS' de manière consécutive. Ainsi, lors de l'utilisation des données, qui sont masquées en réponse à une certaine période indépendante de la période de la configuration PN, comme les données de test, il y a une possibilité qu'une configuration détectée soit partiellement masquée. Dans une éventualité de masquage de ce type, le circuit de détection de synchronisation de la figure 2 ne peut pas bien effectuer la détection de synchronisation. RESUME DE L'INVENTION Un objectif de la présente invention est de proposer un circuit de détection de synchronisation qui soit capable de détecter une synchronisation entre une configuration de référence et une configuration détectée, sans tenir compte des erreurs qui se produisent dans la configuration détectée. Un autre objectif de la présente invention est de proposer un circuit de détection de synchronisation qui soit capable d'effectuer la détection de synchronisation sur des données de réception - dont la période est indépendante d'une période de la configuration de référence. Le circuit de détection de synchronisation, selon la présente invention, comprend un circuit de création de configuration pseudo-aléatoire, un premier bloc de détection de coïncidence, un second bloc de détection de coïncidence et un circuit OU. Le premier bloc de détection de coïncidence détecte la coïncidence entre une entrée de données de réception, une première entrée de configuration détectée et une configuration pseudo- aléatoire créée par le circuit de création de configuration pseudo-aléatoire de façon à produire un premier signal de détection de coïncidence. Le second bloc de détection de coïncidence détecte la coïncidence entre l'entrée de données de réception, une- seconde entrée de configuration détectée et la configuration pseudo-aléatoire de façon à produire un second signal de détection de coïncidence. Les premier et second signaux de détection de coïncidence sont appliqués au circuit OU, par lequel un signal de détection synchrone est produit. Ainsi, la synchronisation entre l'entrée de données de réception et la configuration pseudo- aléatoire est détectée par le signal de détection de synchronisation. Accessoirement, chacune des première et seconde entrées de configuration détectée reçoit la configuration pseudo- aléatoire transmise à ces dernières par l'intermédiaire d'un système de transmission ou analogue; et la seconde entrée de configuration détectée est retardée derrière la première entrée de configuration détectée de 'm' bits (o 'm' est un entier qui est déterminé à l'avance). BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture de la description ci-après, faite en relation avec les dessins annexés, dans lesquels: la figure 1 est un schéma fonctionnel représentant un circuit de détection de synchronisation selon un mode de réalisation de la présente invention; la figure 2 est un schéma fonctionnel représentant un exemple d'un circuit de détection de synchronisation qui est utilisé en tant que base de conception pour le mode de réalisation; la figure 3 est un schéma fonctionnel représentant la structure détaillée d'un circuit de comparaison utilisé dans le circuit de la figure 2; et les figures 4A et 4B représentent un exemple de données de test. DESCRIPTION DETAILLEE DU MODE DE REALISATION PREFERE La figure 1 est un schéma fonctionnel représentant un circuit de détection de synchronisation selon un mode de réalisation de la présente invention. Le circuit de détection de synchronisation de la figure 1 comprend un premier circuit de comparaison 1-1, un second circuit de comparaison 1-2, un premier circuit de comparaison de configuration 2-1, un second circuit de comparaison de configuration 2- 2, un premier circuit de détection de coïncidence 3-1, un second circuit de détection de coïncidence 3-2 et un circuit OU 5, ainsi que le circuit de création de configuration PN 4. De plus, il y a une première entrée de configuration détectée 7-1 et une seconde entrée de configuration détectée 7-2, ainsi que l'entrée de données de réception 6 et la sortie de détection de synchronisation 8. Chacun des quatre circuits de comparaison 1-1, 1-2, 2-1 et 2-2 peut être conformé en utilisant le circuit de comparaison, précédemment mentionné, de la figure 3. Sur la figure 1, la première entrée de configuration détectée 7-1 est appliquée au premier circuit de comparaison 1-1 et au premier circuit de comparaison de configuration 2-1, tandis que la seconde entrée de configuration détectée 7-2 est appliquée au second circuit de comparaison 1-2 et au second circuit de comparaison de configuration 2-2. Si un certain nombre d'étages PN est représenté par 'N', chacune des entrées de configuration détectée 7-1 et 7-2 correspond à une configuration fixée de N bits qui émergent, de manière consécutive, dans une configuration PN. Si l'entrée de données de réception 6 est prise en tant que données qui sont masquées dans un intervalle fixe de 'b' bits par 'HAUT' ou 'BAS', la seconde entrée de configuration détectée 7-2 arrive après la première entrée de configuration détectée 7-1 d'un certain nombre de bits qui va de 'b' à 'a+b'. Si une configuration PN, qui ne comporte pas d'erreur, est appliquée en tant qu'entrée de données de réception 6, le second circuit de comparaison 1-2 produit une impulsion de détection à un moment qui vient après un moment d'une impulsion de détection, produite par le premier circuit de comparaison 1-1, d'un certain nombre de signaux d'horloge qui va de 'b' à 'a+b'. Le premier circuit de détection de coïncidence 3- 1 effectue un suivi pour savoir si le premier circuit de comparaison 1-1 produit ou non une impulsion de détection tandis que le premier circuit de comparaison de configuration 2-1 produit une impulsion de détection. De manière similaire, le second circuit de détection de coïncidence 3-2 effectue un suivi pour savoir si le second circuit de comparaison 1-2 produit ou non une impulsion de détection tandis que le second circuit de comparaison de configuration 2-2 produit une impulsion de détection. Chaque circuit de détection de coïncidence produit un signal de détection de coïncidence lorsque les deux impulsions de détection coïncident l'une avec l'autre. Le circuit OU 5 produit un OU logique entre les signaux de détection de coïncidence, ainsi le OU logique est utilisé en tant que sortie de détection de synchronisation 8. En résumé, le circuit OU 5 produit un signal de détection synchrone quand au moins un des circuits de détection de coïncidence 3-1 et 3-2 produit un signal de détection de coïncidence, étant donné que le circuit OU 5 produit un signal de détection asynchrone seulement si les deux circuits de détection de coïncidence 3-1 et 3-2 ne produisent pas de signaux de détection de coïncidence. Etant donné que deux types d'entrées de configuration détectée 7-1 et 7-2 sont utilisés pour la détection de synchronisation, même si une erreur (ou des erreurs) se produit dans l'une d'elles, l'autre peut être utilisée pour la détection de synchronisation. Dans le document, la seconde entrée de configuration détectée 7-2 est décalée derrière la première entrée de configuration détectée 7-1 d'un certain nombre de bits qui va de 'b' à 'a+b'. Ainsi, même si la configuration PN est masquée par des bits HAUT' ou 'BAS', de façon périodique, dans un intervalle fixe de 'b' bits, le circuit de détection de synchronisation de la figure 1 peut effectuer, de façon certaine, la détection de synchronisation. En résumé, la présente invention peut effectuer la détection de synchronisation sur tout type de données, dont la période est indépendante de la période de la configuration PN, sans tenir compte des erreurs qui se produisent dans la configuration PN reçue. Comme cette invention peut être réalisée sous différentes formes sans s'écarter de l'esprit des caractéristiques essentielles de cette dernière, le présent mode de réalisation est, par conséquent, représentatif et non limitatif, étant donné que l'étendue de l'invention est définie par les revendications annexées plutôt que par la description qui les précède, et toutes les modifications qui tombent dans les limites des revendications ou équivalences de ces dernières sont, par conséquent, destinées à être englobées par les revendications. REVENDICATIONS 1. Circuit de détection de synchronisation caractérisé en ce qu'il comprend: des moyens de création de configuration pseudo- aléatoire (4) pour créer une configuration pseudo- aléatoire (PN); un premier bloc de détection de coïncidence (1-1, 2-1, 31) pour détecter la coïncidence entre une entrée de données de réception (6), une première entrée de configuration détectée (7-1) et la configuration pseudo-aléatoire (PN) de façon à produire un premier signal de détection de coïncidence; un second bloc de détection de coïncidence (1-2, 2-2, 3-2) pour détecter la coïncidence entre l'entrée de données de réception (6), une seconde entrée de configuration détectée (7-2) et la configuration pseudo- aléatoire (PN) de façon à produire un second signal de détection de coïncidence; et des moyens (5) pour produire un signal de détection de synchronisation sur la base des premier et second signaux de détection de coïncidence, par lequel la synchronisation entre la configuration pseudo-aléatoire (PN) et l'entrée de données de réception (6) est détectée par le signal de détection synchrone. 2. Circuit de détection de synchronisation selon la revendication 1, caractérisé en ce que les moyens (5) produisent le signal de détection de synchronisation lorsque soit le premier signal de détection de coïncidence soit le second signal de détection de coïncidence est appliqué à ces derniers. 3. Circuit de détection de synchronisation selon la revendication 1, caractérisé en ce que chacune des première et seconde entrées de configuration détectée (7-1, 7-2) reçoit la configuration pseudoaléatoire (PN) transmise à ces dernières par l'intermédiaire des moyens de transmission et la seconde entrée de configuration détectée (7-2) est retardée derrière la première entrée de configuration détectée (7-1) de 'm' bits (o 'm' est un entier qui est déterminé à l'avance). 4. Circuit de détection de synchronisation caractérisé en ce qu'il comprend: des moyens de création de configuration pseudo- aléatoire (4) pour créer une configuration pseudo- aléatoire (PN); des premiers moyens de comparaison (1-1) pour comparer une entrée de données de réception (6) et une première entrée de configuration détectée (7-1) de façon à produire une impulsion de détection; des premiers moyens de comparaison de configuration (2-1) pour comparer la configuration pseudo-aléatoire (PN) et la première entrée de configuration détectée (7-1) de façon à produire un signal de détection; des premiers moyens de détection de coïncidence (3-1) pour détecter la coïncidence entre l'impulsion de détection des premiers moyens de comparaison (1-1) et l'impulsion de détection des premiers moyens de comparaison de configuration (2-1) de façon à produire un premier signal de détection de coïncidence; des seconds moyens de comparaison (1-2) pour comparer l'entrée de données de réception (6) et une seconde entrée de configuration détectée (7-2) de façon à produire une impulsion de détection; des seconds moyens de comparaison de configuration (2-2) pour comparer la configuration pseudo- aléatoire (PN) et la seconde entrée de configuration détectée (7-2) de façon à produire une impulsion de détection; des seconds moyens de détection de coïncidence (3-2) pour détecter la coïncidence entre l'impulsion de détection des seconds moyens de comparaison (1-2) et l'impulsion de détection des seconds moyens de comparaison de configuration (2-2) de façon à produire un second signal de détection de coïncidence; et des moyens (5) pour produire un OU logique entre les premier et second signaux de détection de coïncidence de façon à produire un signal de détection synchrone, par lequel la synchronisation entre l'entrée de données de réception (6) et la configuration pseudo- aléatoire (PN) est détectée par le signal de détection synchrone. 5. Circuit de détection de synchronisation selon la revendication 4, caractérisé en ce que chacune des première et seconde entrées de configuration détectée (7-1, 7-2) reçoit la configuration pseudoaléatoire transmise à ces dernières par l'intermédiaire des moyens de transmission et dans lequel la seconde entrée de configuration détectée (7-2) est retardée derrière la première entrée de configuration détectée (7-1) de m' bits (o 'm' est un entier qui est déterminé à l'avance).