FR 2733650 A1 19961031 FR 9505367 A 19950428 -1 CONVERTISSEUR NUMÉRIQUJE/ANALOGIQUE DE PRÉCISION La présente invention concerne les convertisseurs numérique/analogique de précision, tels que ceux utilisés dans la restitution du son enregistré sur les disques laser. Pour effectuer une conversion numérique/analogique avec une précision moyenne, on utilise couramment une batterie de sources de courant qui sont connectées en plus ou moins grand nombre sur une ligne de sortie commune en fonction d'une donnée numérique. Etant donné les défauts d'appariement inévitables entre les sources de courant, la précision obtenue par cette méthode ne peut dépasser 10 bits. La figure 1 illustre schématiquement un convertisseur numérique/analogique permettant d'obtenir une précision plus élevée, décrit dans un article de IEEE Journal of Solid-State Circuits, vol. 16, N 12, décembre 1991, intitulé "An Oversam- pled Multibit CMOS D/A Converter for Digital Audio with 115-dB Dynamic Range". Ce convertisseur comprend une batterie de sour- ces de courant positives IP1 à IPn et une batterie de sources de courant négatives IN1 à INn. Un signal de commande numérique C sélectionne les sources de courant positives ou négatives à connecter de façon complémentaire à deux lignes de sortie différentielles Iout et Iout*. Le fonctionnement en mode diffé- rentiel permet d'améliorer certaines caractéristiques, telles 5 que la sensibilité au bruit. Les sources de courant IP et IN sont de même valeur I, et elles sont généralement commutées de manière qu'elles soient toujours connectées à l'une ou l'autre des lignes Iout et Iout*, pour éviter du bruit de commutation. Pour obtenir une grande précision de la conversion, chaque source IP est périodiquement étalonnée sur une source d'étalonnage IPc, et chaque source IN est périodiquement étalon- née sur une source d'étalonnage INc. La valeur d'une source IP ou IN est conservée entre deux étalonnages par effet capacitif. On assure ainsi que la valeur de chacune des sources IP est15 égale à la valeur de la source d'étalonnage IPc et que la valeur de chacune des sources IN est égale à la valeur de la source d'étalonnage INc. Pour réduire la distorsion, il est nécessaire que les lignes Iout et Iout* varient de manière symétrique l'une par rapport à l'autre. Ceci entraine que la valeur des sources IN doit être égale à la valeur des sources IP, ou encore que la valeur de la source d'étalonnage IPc soit égale à la valeur de la source d'étalonnage INc. Pour cela, les batteries de sources IP et IN comprennent chacune une source supplémentaire, respec- tivement IPs et INs reliées l'une à l'autre. La différence de courant entre les sources IPs et INs est prélevée par un inté- grateur 10 dont la sortie réajuste la valeur de la source d'étalonnage INc jusqu'a ce que les courants des sources IPs et INs soient égaux. Toutefois, la qualité de ce réglage symétrie dépend de 1 'appariement de la source IPs avec chacune des sources IP et de l'appariement de la source INs avec chacune des sources IN. Etant donné le nombre important de sources, l'appariement est particulièrement difficile. Un objet de la présente invention est de prévoir un convertisseur numérique/analogique de précision dans lequel le réglage de la symétrie est particulièrement précis. Cet objet est atteint grâce à un convertiseur numéri- que/analogique comprenant des couples de sources de courant positives et négatives reliées par des interrupteurs à deux lignes de sortie différentielles, les interrupteurs étant com- mandés en fonction d'une donnée numérique. Chaque couple de sources de courant est un couple de transistors d'un étage de10 sortie d'un amplificateur à transconductance recevant une ten- sion de référence sur une entrée non-inverseuse et, sur son entrée inverseuse, la tension au point milieu d'un pont de résistances connecté entre les lignes différentielles, la sortie du convertisseur étant la tension entre les deux lignes diffé- rentielles. Selon un mode de réalisation de la présente invention, l'amplificateur à transconductance comprend un étage différen- tiel, le courant dans une première branche de cet étage diffé- rentiel étant recopié dans des premiers transistors des couples de transistors et le courant d'une deuxième branche de l'étage différentiel étant recopié dans les deuxièmes transistors des couples de transistors. Selon un mode de réalisation de la présente invention, les transistors des couples des transistors sont reliés à des transistors cascode respectifs, polarisés par rapport à la ten- sion au point milieu du pont de résistances. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers, faite à titre non-limitatif à l'aide des figures jointes, parmi lesquelles: la figure 1, précédemment décrite, représente schéma- tiquement un convertisseur numérique/analogique de précision classique; la figure 2 représente un mode de réalisation de convertisseur numérique/analogique selon l'invention; et la figure 3 représente un autre mode de réalisation de convertisseur numérique/analogique selon 1' invention. A la figure 2, une batterie de sources de courant positives est constituée par des transistors MOS à canal P MP reliés en parallèle par leurs sources et leurs grilles, les sources étant reliées à un potentiel d'alimentation haut Vcc. Une batterie complémentaire de sources de courant négatives est constituée par des transistors MOS à canal N MN reliés en paral- lèle par leurs sources et leurs grilles, les sources étant reliées à un potentiel d'alimentation bas GND. Le drain de chacun des transistors MP est relié à deux lignes de sortie dif- férentielles Vout et Vout* par deux interrupteurs respectifs KP et KP*. Le drain de chacun des transistors MN est relié aux lignes Vout et Vout* par deux interrupteurs respectifs KN et KN*. Ces interrupteurs KP, KN, KP* et KN* peuvent être commandés de manière classique à partir d'une donnée numérique afin d'éta- blir un signal différentiel analogique correspondant sur les lignes Vout et Vout*. Selon l'invention, les transistors MP et MN forment un étage de sortie d'un amplificateur à transconductance. Cet amplificateur comprend un étage différentiel d'entrée 12 formé, par exemple, de deux transistors MOS à canal P MP1 et MP2 dont les sources sont reliées au potentiel Vcc par une source de courant de repos 14. Le courant de drain du transistor MP1, formant une première branche de l'étage 12, est recopié dans chacun des transistors MP par un premier circuit à miroir de courant. De même, le courant de drain du transistor MP2, formant une deuxième branche de l'étage 12, est recopié dans chacun des transistors MN par un deuxième circuit à miroir de courant. Le premier circuit à miroir de courant comprend un transistor MOS à canal N MN3 dont le drain et la grille sont reliés au drain du transistor MP1, et dont la source est reliée au potentiel GND. Un transistor MOS à canal N MN4 est relié en parallèle sur le transistor MN3 par sa grille et sa source et forme avec le transistor MN3 un miroir de courant qui recopie le courant du transistor MP1 dans le transistor MN4. Le drain de ce transistor MN4 est relié au drain et à la grille d'un transistor MOS à canal P MP5 dont la source est reliée au potentiel Vcc. En outre, ce transistor MP5 est relié en parallèle par sa grille et sa source sur les transistors MP. Ainsi, les transistors MP5 et MP forment un miroir de courant qui recopie dans chacun des10 transistors MP le courant de drain du transistor MN4, et donc du transistor MPl. Le deuxième circuit à miroir de courant comprend un transistor MOS à canal N MN6 dont le drain et la grille sont reliés au drain du transistor MP1. En outre, ce transistor MN6 est connecté en parallèle par sa grille et sa source sur les transistors MN et forme avec ceux-ci un miroir de courant qui recopie dans chacun des transistors MN le courant de drain du transistor MP2. La grille du transistor MP1 constitue une entrée inverseuse de l'amplificateur à transconductance, et la grille du transistor MP2 constitue une entrée non-inverseuse. La grille du transistor MP1 reçoit la tension Vc présente au point milieu d'un pont de résistances R de même valeur relié entre les lignes de sortie différentielles Vout et Vout*. La sortie du convertisseur selon l'invention est la tension différentielle présente aux bornes du pont de résistan- ces R (ou entre les lignes Vout et Vout*). La grille du transis- tor MP2 reçoit une tension de référence Vr, qui est la tension par rapport à laquelle la sortie du convertisseur doit être symétrique. Avec cette configuration, on réalise une structure similaire à celle d'un amplificateur à gain unitaire, en assimi- lant le point milieu Vc du pont de résistances R à la sortie de l'amplificateur. Ainsi, la tension Vc est régulée sur la tension de référence Vr, ce qui assure la symétrie de la tension entre les lignes Vout et Vout* par rapport à la tension Vr, quel que soit le nombre de sources IP ou IN connectées aux lignes Vout et Vout*, pourvu qu'au moins une source IP soit connectée à l'une des lignes Vout et Vout* et au moins une source IN à l'autre des lignes. Si, par exemple, la tension Vc augmente, le courant du transistor MP1 diminue. Il en résulte, par l'intermédiaire du circuit à miroir de courant MN3, MN4 et MP5, que la conductance des transistors MP diminue, ce qui provoque la diminution de la tension Vc. Simultanément, le courant du transistor MP2 augmente symétriquement à la diminution du courant du transistor MP1. I1 en résulte, par l'intermédiaire du transistor MN6, que la con- ductance des transistors MN augmente, ce qui tend également à diminuer la tension Vc. Ainsi, ce circuit tend effectivement à rétablir le point d'équilibre o la tension Vc est égale à la tension de référence Vr. La symétrie du signal de sortie, c'est-à-dire de la tension différentielle entre les lignes Vout et Vout*, dépend seulement du rapport des résistances R. L'appa- riement de seulement deux résistances peut être effectué de manière particulièrement précise, puisque les résistances R peuvent être intégrées très près l'une de 1 'autre. Un convertisseur selon l'invention est particulière- ment bien adapté à une méthode particulière de commutation des transistors MP et MN permettant d'obtenir la précision souhai- tée, cette méthode étant notablement plus simple à mettre en oeuvre et aussi précise que la méthode d'auto-étalonnage pério- dique décrit en relation avec la figure 1. Il s'agit d'une méthode de commutation dite "papillon". En supposant qu'il faille connecter m transistors MP à la ligne Vout (et donc m transistors MN à la ligne Vout*), cette méthode consiste à choi- sir, à chaque commutation, une combinaison pseudo-aléatoire de m transistors MP et de m transistors MN parmi 1 'ensemble des tran- sistors que l'on peut choisir. On obtient alors une égalisation, et donc une amélioration de la précision, par effet de moyenne. Bien entendu, les meilleurs résultats sont obtenus si ces commu- tations sont effectuées à une fréquence nettement supérieure à la fréquence d'échantillonnage des données numériques à conver- 5 tir. La figure 3 représente une modification du convertis- seur de la figure 2, destinée à rendre le convertisseur moins sensible aux variations de sa tension d'alimentation. Chacun des transistors MP est relié à ses interrupteurs KP et KP* par l'intermédiaire d'un transistor cascode à canal P MPc. De manière similaire, chacun des transistors MN est relié à ses interrupteurs KN et KN* par l'intermédiaire d'un transistor cas- code à canal N MNc. L'amplificateur comprend un étage de sortie supplémentaire destiné à polariser les transistors cascode MPc et MNC. Cet étage supplémentaire comprend un transistor MOS à canal P MP7 relié en parallèle par sa grille et sa source sur les transistors MP et un transistor MOS à canal N MN7 relié en parallèle par sa grille et sa source sur les transistors MN. Le drain du transistor MP7 est relié au point milieu du pont de résistances R par un transistor MOS à canal P MP8 dont le drain et la grille sont reliés aux grilles des transistors MPc. Le transistor MN7 est relié au point milieu du pont de résistances R par un transistor MOS à canal N MN8 dont le drain et la grille sont reliés aux grilles des transistors MNc. Avec cette configuration, le potentiel de drain des transistors MP est fixé au potentiel Vc augmenté de la tension seuil des transistors MPc, et le potentiel de drain des transis- tors MN est fixé au potentiel Vc diminué de la tension seuil des transistors MNc. La tension crête sur la sortie Vout ou Vout* est ainsi limitée à la tension seuil d'un transistor MPc ou MNc, ce qui est suffisant. L'étage de sortie supplémentaire comprenant les tran- sistors MP7 et MN7 fonctionne dans les mêmes conditions que l'étage de sortie formé des transistors MP et MN, et n'injecte en principe aucun courant dans les résistances R. Toutefois, s'il y a un défaut de symétrie sur l'étage de sortie comprenant les transistors MP et MN, 1' étage supplémentaire absorbe un courant résiduel à travers les résistances R, qui contribue à 5 compenser le défaut de symétrie. Un transistor cascode supplémentaire à canal N MN9 est disposé entre les transistors MN4 et MP5 et sa grille est reliée aux grilles des transistors MNc. Ce transistor cascode permet de faire fonctionner le miroir de courant MN3/MN4 dans les mêmes10 conditions que le miroir de courant MN6/MN, ce qui contribue à améliorer la symétrie. REVENDICATIONS 1. Convertisseur numérique/analogique comprenant des couples de sources de courant positives (MP) et négatives (MN) reliées par des interrupteurs (KP, KN, KP*, KN*) à deux lignes de sortie différentielles (Vout, Vout*), les interrupteurs étant commandés en fonction d'une donnée numérique, caractérisé en ce que chaque couple de sources de courant est un couple de tran- sistors d'un étage de sortie d'un amplificateur à transconduc- tance recevant une tension de référence (Vr) sur une entrée noninverseuse et, sur son entrée inverseuse, la tension (Vc) au point milieu d'un pont de résistances (R) connecté entre les lignes différentielles, la sortie du convertisseur étant la tension entre les deux lignes différentielles. 2. Convertisseur numérique/analogique selon la reven- dication 1, caractérisé en ce que l'amplificateur à transconduc- tance comprend un étage différentiel (12), le courant dans une première branche de cet étage différentiel étant recopié dans des premiers transistors des couples de transistors et le cou- rant d'une deuxième branche de l'étage différentiel étant recopié dans les deuxièmes transistors des couples de transis- tors. 3. Convertisseur numérique/analogique selon la reven- dication 1, caractérisé en ce que les transistors des couples des transistors sont reliés à des transistors cascode respectifs (MPc, MNc), polarisés par rapport à la tension au point milieu du pont de résistances.