FR 2732525 A1 19961004 FR 9503713 A 19950329 DisPositif d'interfacae de signaux logiques du niveau ECL au niveau CMOS. L'invention concerne un dispositif d'interfaçage de signaux logiques du niveau ECL au niveau CMOS. Dans les circuit intégrés actuels, notamment les circuits logiques, il est essentiel de permettre la commutation d'un niveau logique bas à un niveau logique haut ou réciproquement, dans une plage d'amplitude de commutation réduite. En particulier dans les structures dites ECL ("Emitter Coupled Logic" en langage anglo-saxon, pour logique à émetteur couplé), la commutation entre niveau logique bas et haut est définie entre 3,2 V (niveau bas) et 4,1 V (niveau haut). Ce type de circuit, de plus en plus répandu, pose toutefois le problème de la compatibilité de ces niveaux logiques avec les niveaux logiques des circuits intégrés CMOS pour lesquels le niveau logique bas est inférieur à 1 V et le niveau logique haut sensiblement égal à 5 V. Le problème de compatibilité posé concerne non seulement les valeurs des tensions d'alimentation de ces circuits, mais également la continuité de la transmission de l'information logique en raison notamment du risque d'ambiguïté, par absence de discrimination des niveaux logiques ECL par rapport aux niveaux logiques CMOS. Différentes solutions ont été proposées dans un contexte voisin relatif à l'absence de compatibilité entre niveaux logiques BTL, circuits logiques à basse tension, niveau logique bas 1,1 V, niveau logique haut 1,9 V et TTL (Transistor Transistor Logic) ou CMOS. Une solution envisagée dans le contexte précité peut consister à engendrer une tension de seuil commune, intermédiaire entre le niveau logique haut et le niveau logique bas TTL et CMOS, et à effectuer une discrimination de ces niveaux logiques par rapport à cette valeur de seuil. Cette solution donne satisfaction, mais elle présente toutefois les inconvénients ci-après - présence d'une structure rapportée permettant d'engendrer la tension de seuil commune, et, de discriminer les niveaux logiques précités - consommation d'une surface importante dans le cas de l'intégration de cette structure rapportée sous forme de circuit intégré et consommation correspondante de silicium. La transposition d'une telle solution aux circuits logiques ECL n'est donc pas à rechercher, en raison de la persistance des inconvénients précités. La présente invention a pour objet de remédier à ces inconvénients grâce à la mise en oeuvre d'un dispositif d'interfaçage des signaux logiques ECL au niveau CMOS, dans lequel la mise en oeuvre de toute tension de seuil commune et d'une discrimination par rapport à cette tension de seuil est supprimée. Un autre objet de la présente invention est également la mise en oeuvre d'un dispositif d'interfaçage de signaux logiques ECL au niveau CMOS dans lequel la continuité de la transmission de l'information logique est assurée grâce à la mise en oeuvre de transitions entre valeurs de tension des niveaux logiques bas et haut d'amplitudes progressives et compatibles. Le dispositif d'interfaçage de signaux logiques du niveau ECL au niveau CMOS, objet de la présente invention, est remarquable en ce qu'il comprend, alimentés par une tension d'alimentation au niveau CMOS par rapport à une tension de référence, et connectés en cascade, un circuit générateur d'un signal en phase avec le signal d'entrée au niveau ECL, ce signal en phase présentant une amplitude supérieure à celle du signal d'entrée et une valeur d'amplitude moyenne supérieure à celle du signal d'entrée au niveau ECL, un circuit inverseur à seuil dont la valeur de seuil est sensiblement égale à la valeur d'amplitude moyenne du signal en phase, ce circuit inverseur recevant sur une entrée d'inversion le signal en phase et délivrant un signal inversé, un circuit inverseur de mise en forme recevant le signal en phase inversé et délivrant un signal en phase calibré et un circuit amplificateur de sortie recevant le signal en phase calibré et délivrant un signal de sortie, au niveau CMOS, en phase avec le signal d'entrée. Un tel dispositif trouve application à la fabrication de circuits intégrés ou de composants pour circuits intégrés. Il sera mieux compris à la lecture de la description et à l'observation des dessins ci-après dans lesquels - la figure 1 représente un schéma synoptique fonctionnel du dispositif objet de la présente invention - la figure 2a représente à titre d'exemple non limitatif un schéma d'un mode de réalisation du dispositif objet de l'invention, selon la figure 1, en technologie CMOS - les figures 2bl à 2b4 représentent des chronogrammes de signaux obtenus aux points de test de la figure 2a. Une description plus détaillée du dispositif d'interfaçage de signaux logiques du niveau ECL au niveau CMOS, objet de la présente invention, sera maintenant donnée en liaison avec la figure 1. Le dispositif, objet de l'invention, représenté en figure 1, est normalement alimenté par une tension d'alimentation au niveau CMOS, notée VCC, par rapport à une tension de référence VSS. Il est composé d'une série de modules montés en cascade, ces modules étant constitués successivement par un circuit 1 générateur d'un signal en phase avec le signal d'entrée au niveau ECL, ce signal d'entrée étant noté I. Le signal en phase présente, conformément à une caractéristique particulièrement avantageuse du dispositif objet de la présente invention, une amplitude supérieure à celle du signal d'entrée I et une valeur d'amplitude moyenne supérieure à celle de ce même signal d'entrée au niveau ECL. Un circuit 2 inverseur à seuil est prévu, lequel reçoit sur une entrée d'inversion le signal en phase délivré par le circuit 1, ce circuit inverseur à seuil 2 présentant un seuil de commutation dont la valeur de seuil est sensiblement égale à la valeur d'amplitude moyenne du signal en phase précitée. Le circuit 2 inverseur à seuil délivre un signal en phase inverse. Un circuit 3 inverseur de mise en forme est prévu, ce circuit 3 inverseur de mise en forme étant connecté au circuit 2 inverseur à seuil, afin de recevoir le signal en phase inversé délivré par ce dernier. Il délivre un signal en phase calibré. Enfin, un circuit 4 amplificateur de sortie est prévu, ce circuit étant connecté au circuit 3 inverseur de mise en forme, ce circuit amplificateur de sortie recevant le signal en phase calibré délivré par ce dernier et délivrant un signal de sortie, noté 0, au niveau CMOS, ce signal étant sensiblement en phase avec le signal d'entrée I. Ainsi qu'on l'a en outre représenté en figure 1 et de manière particulièrement avantageuse, le circuit 1 générateur d'un signal en phase, le circuit 2 inverseur à seuil et le circuit 3 de mise en forme peuvent comporter un circuit de commande recevant un signal de commande E permettant de réduire la consommation statique d'énergie électrique en mode veille du dispositif d'interfaçage objet de la présente invention. Selon une caractéristique supplémentaire avantageuse, on indique que le circuit de commande précité permet d'appliquer en sortie du circuit amplificateur 4 un signal de sortie au niveau CMOS permettant d'inhiber la consommation statique de tout circuit aval connecté à cette sortie et en particulier des matrices de mémoire CMOS connectées au dispositif selon l'invention tel que représenté en figure 1, pour assurer l'interfaçage entre des signaux d'entrée ECL et des unités de mémoire de type CMOS par exemple. Le mode opératoire des circuits de commande permettant de réaliser les fonctions de réduction de consommation statique d'énergie électrique précédemment cités sera décrit ultérieurement dans la description. Ainsi qu'on l'a représenté en outre en figure 1, on indique que le circuit 1 générateur d'un signal en phase avec le signal d'entrée I comprend un circuit comparateur de courant formé par une branche d'entrée, notée 11, et une branche d'amplification, notée 12, les deux branches étant connectées en parallèle entre la tension d'alimentation au niveau CMOS, VCC, et un point commun, noté 13. La branche d'entrée et la branche d'amplification sont formées chacune par un générateur de courant, notés 110 respectivement 120, et une résistance ajustable en tension, 111 respectivement 121. La sortie du générateur de courant 110 de la branche d'entrée 11 est couplée à une entrée de commande du générateur de courant 120 de la branche d'amplification 12.En outre, l'entrée de commande de la résistance ajustable en tension 111 de la branche d'entrée 11 est reliée à une borne d'entrée, laquelle reçoit le signal d'entrée I alors que l'entrée de commande de la résistance ajustable 121 de la branche d'amplification 12 est reliée à la tension d'alimentation au niveau CMOS, VCC. Enfin, ainsi que représenté sur la figure 1, le circuit 1 générateur du signal en phase avec le signal d'entrée comprend une source de courant atténuée, notée 14, laquelle est connectée en cascade avec la branche d'entrée et la branche d'amplification en parallèle, c'est-à-dire entre le point commun 13 et la tension de référence VSS. Le circuit 1 générateur du signal en phase avec le signal d'entrée permet de délivrer la tension en phase au niveau du point de connexion entre le générateur de courant 120 et la résistance ajustable en tension 121 de la branche d'amplification 12, ainsi qu'il sera décrit ultérieurement dans la description. Ainsi qu'on l'a représenté en outre en figure 1, le circuit 3 inverseur de mise en forme comprend avantageusement un comparateur de tension à sortie unique, noté 30, lequel reçoit sur ses entrées de comparaison négative, respectivement positive, le signal en phase inversé délivré par le circuit 2 inverseur et le signal en phase délivré par le circuit 1 générateur d'un signal en phase avec le signal d'entrée au niveau ECL. Le circuit comparateur de tension à sortie unique 30 délivre un signal de comparaison du signal en phase et du signal en phase inversé précités. Le circuit 1 inverseur de mise en forme comprend également un module 31 inverseur de mise en forme proprement dit, recevant le signal de comparaison délivré par le comparateur 30 de tension à sortie unique, signal de comparaison du signal en phase et du signal en phase inversé, et délivrant le signal en phase calibré. Une description plus détaillée des éléments constitutifs du dispositif objet de la présente invention, dans un mode de réalisation en technologie CMOS, sera maintenant donnée en liaison avec la figure 2a. Dans le mode de réalisation considéré, on indique que, selon la représentation conventionnelle, l'électrode des transistors MOS à laquelle est affecté un point représente l'électrode de drain de ce transistor MOS. Ainsi qu'on l'a représenté sur la figure 2a précitée, on indique que le générateur de courant 110 de la branche d'entrée 11 du circuit comparateur de courant constitutif du circuit 1 générateur d'un signal en phase avec le signal d'entrée est formé par deux transistors PMOS connectés en parallèle, portant la référence TP18i, est connecté entre la tension d'alimentation VCC et le point commun 11 constituant en fait un premier point de test a. De la même manière, on indique que le circuit générateur de courant 120 de la branche d'amplification 12 est constitué par un transistor PMOS portant la référence TP4ecl. Les électrodes de grille des transistors PMOS précités 120 sont interconnectées et reliées au point 11 constituant le point de test a. En outre, la résistance ajustable en tension 111 de la branche d'entrée 11 est constituée par deux transistors NMOS en parallèle, portant la référence TN8ecl, TNlecl, ces transistors étant ainsi interconnectés entre le point constituant le point de test a et le point commun 13 constituant un deuxième point de test b. Les électrodes de grille des transistors NMOS, TN8ecl et TNlecl, sont reliées à une borne d'entrée, laquelle reçoit le signal d'entrée ECL référencé I. De la même manière, on indique que la résistance ajustable en tension 121 est formée par deux transistors NMOS connectés en parallèle entre l'électrode de source du transistor PMOS 120 constitutif du générateur de courant 120, et le point commun 13 précité constituant le deuxième point de test b. On indique que le point commun formé par les électrodes de drain des deux transistors NMOS portant la référence TN17i et TN16i formant la résistance ajustable en tension 121 constitue un troisième point de test c. En outre, la source de courant atténuée 14 est formée par un premier et un deuxième transistor NMOS, référencés TN15i et TN12i, connectés en parallèle entre le point commun 13 constituant le point de test b et la tension de référence VSS. Les électrodes de base des deux transistors NMOS précités formant une source de courant sont reliées par leur électrode de grille à un module de commande d'atténuation délivrant une tension de commande d'atténuation à l'électrode de grille des transistors NMOS TNlSi et TN12i. Ainsi qu'on l'a représenté sur la même figure 2a, on indique que le module de commande d'atténuation comprend une source de courant formée par un premier et un deuxième transistor PMOS connectés en parallèle entre la tension d'alimentation au niveau CMOS, VCC, et un premier point commun 141. Les transistors PMOS sont référencés TP80, TP120. L'électrode de base du premier et du deuxième transistor PMOS précités est connectée au premier point commun 141, lequel délivre un courant constant, sensiblement. Le module de commande d'atténuation comprend également une résistance formée par un transistor PMOS et un transistor NMOS, connectés en parallèle entre un deuxième point commun 142 et la tension de référence VSS, les transistors portant la référence TP3ecl, TN7ecl. L'électrode de grille du transistor TN7ecl est reliée à la tension d'alimentation VCC et celle du transistor TP3ecl est reliée à la tension de référence VSS. En outre, un circuit générateur de tension est formé par un premier et un deuxième transistor NMOS, référencés TN6i, TN9i, connectés en parallèle entre le premier, 141, et le deuxième point commun 142. L'électrode de grille du premier et du deuxième transistor NMOS précités est reliée à un troisième point commun, 143, lequel constitue le point de test i et auquel est interconnectée l'électrode de grille du premier et du deuxième transistor NMOS portant les références TN15i et TN12i formant le générateur de courant constituant la source de courant atténuée 14. En outre, le circuit générateur de tension comprend, d'une part, un premier et un deuxième transistor PMOS connectés en parallèle, portant la référence TPlo, TPOo, entre la tension d'alimentation au niveau CMOS, VCC, et le quatrième point commun 143. L'électrode de grille des transistors PMOS précités est connectée à l'électrode de grille du premier et du deuxième transistor PMOS TP80, TP120, constituant la source de courant, ainsi que, d'autre part, un transistor NMOS, noté TN25i, connecté entre le quatrième point commun 143 constituant le point de test i et la tension de référence VSS, l'électrode de grille du transistor NMOS, TN25i, étant reliée au troisième point commun 143 et délivrant la tension de commande d'atténuation à l'électrode de grille des transistors TNl5i, TN12i. En ce qui concerne le circuit inverseur à seuil 2, on indique que celui-ci peut comprendre, ainsi que représenté en figure 2a, un premier et un deuxième transistor PMOS, référencés TP7i, TPlecl, connectés en parallèle entre la tension d'alimentation CMOS, VCC, et un point commun constituant un point de test e. Les électrodes de grille du premier et du deuxième transistor PMOS précités sont connectées en sortie du circuit 1 générateur d'un signal en phase et reçoivent ce dernier signal. Un transistor NMOS, portant la référence TN3ecl, est connecté en cascade entre le point commun formant point de test e et la tension de référence VSS, l'électrode de grille de ce transistor étant connectée en sortie du circuit générateur du signal en phase et recevant ce dernier. Le circuit inverseur à seuil 1 délivre ainsi au point commun constituant le point de test e le signal en phase inverse. En ce qui concerne le circuit inverseur de mise en forme 3, un mode de réalisation tel que représenté en figure 2a peut comporter, pour la réalisation du comparateur de tension à sortie unique 30, un étage d'entrée formé par un transistor PMOS, portant la référence TPllo, connecté en cascade avec un transistor NMOS, portant la référence TNlOi, l'ensemble de ces deux transistors étant monté entre la tension d'alimentation VCC et la tension de référence VSS. Le point commun entre électrode de source et de drain des transistors précités constitue un point de test f, lequel est relié à l'électrode de grille du transistor NMOS, TNlOi. L'électrode de base du transistor PMOS TPllo constitutif de l'étage d'entrée est reliée au point de test c, c'est-à-dire en sortie du circuit 1 générateur du signal en phase. En outre, l'étage d'entrée précédemment cité est suivi d'un étage de sortie formé par un transistor PMOS, référencé TP130, et un transistor NMOS, référencé TNlli, connectés en cascade entre la tension d'alimentation VCC et la tension de référence VSS. Le point commun entre électrodes de source et de drain des transistors précités constitue un point de test g, lequel forme la borne de sortie du comparateur de tension à sortie unique. En ce qui concerne le module inverseur de mise en forme proprement dit 31, celui-ci, ainsi que représenté en figure 2a, peut avantageusement être constitué par un premier et un deuxième transistor PMOS connectés en parallèle, portant la référence TPlecl, TP2ecl, entre la tension d'alimentation au niveau CMOS, VCC, et un point commun constituant un point de test h, ainsi que par un transistor NMOS, portant la référence TN9ecl, connecté entre le point commun formant le point de test h et la tension de référence VSS. Les électrodes de grille des transistors PMOS, TPlecl et TP2ecl, et NMOS, TN9ecl, sont reliées au point de test g, c'est-à-dire en fait en sortie du comparateur de tension à sortie unique 30. Le signal en phase calibré est ainsi délivré au point commun constituant le point de test h. Enfin, en ce qui concerne le circuit amplificateur de sortie 4, celui-ci peut être formé par un étage d'entrée constitué par un transistor PMOS, TP210, connecté en cascade avec un transistor NMOS, noté TN5ecl, entre la tension d'alimentation VCC et la tension de référence VSS, et par un étage de sortie formé par un transistor PMOS portant la référence TP30, monté en cascade avec un transistor NMOS, TN4ecl, entre tension d'alimentation et tension de référence précitées. Le point commun entre électrodes de source et de drain des transistors précités est relié au point commun des transistors de l'étage d'entrée pour former une borne de sortie délivrant le signal de sortie au niveau CMOS en phase avec le signal d'entrée. En ce qui concerne les circuits de commande permettant de réduire la consommation statique d'énergie électrique en mode veille, on indique que ces circuits de commande sont directement intégrés au niveau de chaque module constitutif du dispositif objet de l'invention tel que représenté en figure 2a. En particulier, pour le circuit 1 générateur d'un signal en phase, ce circuit de commande comprend deux transistors PMOS, référencés TP260, TP160, connectés en parallèle, ces deux transistors parallèles étant en outre connectés en série avec un transistor NMOS, noté TN130, entre la tension d'alimentation VCC et la tension de référence VSS. Les électrodes de grille de ces transistors sont connectées à une borne d'entrée d'un signal de commande de réduction de la consommation, signal de commande noté E. En outre, un transistor de commande est également prévu, transistor de type NMOS, noté TNllo, ce transistor étant monté en parallèle entre les électrodes de grille des transistors TNl5i, TN12i, constitutifs du générateur de courant de la source de courant atténuée 14 et la tension de référence VSS. L'électrode de grille du transistor TNllo est reliée à la borne recevant le signal de commande E. En ce qui concerne le circuit de commande de réduction de consommation statique d'énergie électrique au niveau du circuit 2 inverseur à seuil, on indique que celuici est constitué par un transistor de type PMOS,portant la référence TP5o, connecté entre la tension d'alimentation au niveau CMOS, VCC, et le point de test c constituant la sortie du circuit 1 générateur d'un signal en phase. L'électrode de grille du transistor PMOS TPSo est reliée au point commun des transistors PMOS TP260, TP160, et NMOS TN130. En ce qui concerne le circuit inverseur de mise en forme, on indique que le circuit de commande de réduction de la consommation statique d'énergie électrique est implanté au niveau du comparateur de tension à sortie unique 30 et constitué par un transistor NMOS, noté TN140, connecté entre le point commun constituant le point de test f et la tension de référence VSS, l'électrode de grille de ce transistor étant reliée à la borne recevant le signal de commande E. Le fonctionnement de l'ensemble des éléments représentés en figure 2a est le suivant. Lorsque par exemple le signal d'entrée ECL, noté I, s'élève de 3,2 V à 4,1 V, la tension de grille des transis tors TN8ecl et TNlecl s'élève en conséquence. Ceci provoque la réduction de la résistance existante entre les électrodes de drain et de source de ces deux transistors. Le courant engendré par les transistors TP18i et TP40 constitutifs du générateur de courant 110 étant sensiblement constant, la tension au point de test a diminue et le transistor TP4ecl constituant le générateur de courant 120 voit son courant drain-source augmenter en conséquence.La tension de grille des transistors TN17i et TN16i constitutifs de la résistance ajustable en tension 121, étant constante et égale à VCC, et, en raison du fait que le courant du transistor TP4ecl augmente, la tension au point de test b, point commun 13, étant sensiblement fixe, la tension au point de test c, point de sortie du signal délivré par le circuit 1 générateur de signal en phase, augmente en conséquence, ce d'autant plus que la résistance entre le point commun 13, point de test b, et point de test c est élevée. Cette résistance, ajustable, permet ainsi d'obtenir un gain en tension et une modification du point de commutation par rapport au signal d'entrée ECL, le signal I. La source de courant atténuée 14 permet l'écoulement des courants provenant des branches d'entrée et d'amplification 11 et 12 tout en limitant leurs valeurs et en empêchant leur déséquilibre. En ce qui concerne une variation contraire du signal d'entrée ECL, c'est-à-dire lors d'une transition du signal I de 4,1 V à 3,2 V, il suffit de reprendre le processus précédent en considérant que l'ensemble des points communs ou noeuds évolue en sens contraire de celui décrit précédemment. La source de courant atténuée 14 telle que représentée en figure 2a, opère de la façon ci-après. Les transistors TN15i et TN12i ont leur électrode de grille connectée au point de test i, c'est-à-dire à une source de tension dont la sortie n'est autre que l'électrode de grille du transistor TN25i. Cette grille étant connectée à l'électrode de grille des transistors TN6i et TN9i, eux-mêmes connectés par leur électrode de drain à la source de courant formée par les transistors TP80 et TP120 et en leur électrode de source à la résistance formée par les transistors TP3ecl et TN7ecl, il se développe au point de test k, le point de test j délivrant un courant constant aux bornes de la résistance composée par les transistors TP3ecl et TN7ecl, une tension constante car les électrodes de grille de ces deux derniers transistors sont connectées à la tension de référence VSS et à la tension d'alimentation au niveau CMOS VCC respectivement. La tension existant entre les noeuds i et k, tension grille-source des transistors précités, est constante car le courant circulant dans les transistors TN6i et TN9i est constant. En conséquence, la tension au point de test i, c'est-à-dire au point commun 143, est constante, les transistors TPOo et TPlo servant à véhiculer un courant au travers du transistor TN25i, courant inverse au niveau des variations à celui circulant dans les transistors TP80 et TP120. En ce qui concerne le circuit inverseur à seuil 2, celui-ci est constitué par un circuit inverseur analogique à seuils positif et négatif identiques, la valeur de seuil étant centrée au niveau du point de commutation du signal de sortie du comparateur de courant. Le circuit inverseur 2, ainsi que représenté en figure 2a, est formé par les transistors TP7i, TPlecl et TN3ecl. La tension appliquée au point de test c, c'est-à-dire en sortie du circuit générateur d'un signal en phase, est ainsi inversée et amplifiée en tension au point de test e. On note que ces deux tensions se positionnent par rapport à un même point de commutation. Par conséquent, la différence entre ces deux tensions est soit positive, soit négative, suivant la tension d'entrée I appliquée au niveau ECL. Pour ce qui concerne le circuit 3 inverseur de mise en forme, on indique que le comparateur de tension à sortie unique 30 permet de comparer la tension d'entrée au point de test c présente sur l'électrode de grille du transistor TPllo et la tension de sortie au point de test e délivrée par le circuit inverseur 2. Le comparateur de tension à sortie unique 30 est formé par les transistors TPlîo, TP130, TNlOi et TNlli. Lorsque la tension au point de test c s'élève alors que la tension au point de test e s'abaisse en conséquence, vers sa valeur la plus basse, la tension en sortie du comparateur de tension à sortie unique 30, c'està-dire au point de test g, s'élève et vice-versa. Il est donc possible d'augmenter en outre le gain de tension de l'ensemble du dispositif selon l'invention. Le circuit inverseur de mise en forme proprement dit 31 permet de transformer les variations de tension au point de test g en des variations de tension au niveau CMOS au point de test h. Le circuit 31 est formé par les transistors TPOecl, TP2ecl et TN9ecl. Le circuit 31 est un simple inverseur CMOS dont le point de commutation est choisi égal à la valeur moyenne de l'amplitude de tension qui apparaît au point de test g, point de sortie du comparateur de tension à sortie unique 30. Enfin le circuit amplificateur de sortie 4 est avantageusement formé par un inverseur de type CMOS permettant d'augmenter le courant en sortie lors de la commutation du circuit inverseur de mise en forme 3. Le circuit amplificateur de sortie est formé par les transistors TP30, TP2lo, TN5ecl et TN4ecl. L'entrée de l'amplificateur de sortie 4 est formée par le point de test h et la borne de sortie de celui-ci, délivrant le signal au niveau CMOS en phase avec le signal d'entrée, est notée 0. Le circuit amplificateur de sortie permet de commuter rapidement la ligne de connexion reliant ce dernier à une matrice de connexion d'une mémoire CMOS par exemple, afin de commander une cellule de mémorisation de la mémoire précitée avec des temps de montée et de descente suffisamment courts.Ainsi, par voie de conséquence, le temps de propagation des signaux de commutation au coeur de la matrice est minime. En ce qui concerne la commande de réduction de la consommation statique d'énergie électrique en mode veille, on indique que ce signal E permet non seulement de couper la consommation statique des quatre modules précités, et donc d'arrêter leur fonctionnement, mais également d'engendrer un niveau CMOS en sortie, O, afin d'inhiber la consommation statique d'énergie électrique de la cellule de la matrice de mémorisation précitée. Lorsque la tension du signal de commande E est par exemple égale à O V, le dispositif selon l'invention fonctionne normalement, alors que pour E = VCC par exemple, le circuit 1 générateur d'un signal en phase avec le signal d'entrée ne fonctionne plus car la source de courant atténuée 14 est amenée en circuit ouvert, ainsi que représenté symboliquement en figure 1 et de manière physique en figure 2a, la mise en circuit ouvert étant effectuée grâce au transistor TNllo. En outre, pour E = VCC, la tension au point de test d, c'est-à-dire sur l'électrode de grille du transistor TP5o, est à la tension de référence VSS, soit O V et le transistor précité est conducteur ce qui a pour effet de positionner le point de test c et donc l'entrée du circuit inverseur 2 à la tension d'alimentation VCC. En raison de l'inversion effectuée par le circuit inverseur 2, la tension au point de test e est alors égale à la tension de référence VSS. En ce qui concerne le circuit inverseur de mise en forme 3, lorsque la tension de commande E est égale à VCC, le transistor TN140 est rendu conducteur, ce qui a pour effet de bloquer les étages constitutifs du comparateur de tension à sortie unique 30 ainsi que le positionnement de la sortie de celui-ci, c'est-à-dire le point de test g, à la valeur de la tension d'alimentation VCC. En conséquence et en raison de l'inversion effectuée par le circuit inverseur proprement dit 31, la sortie de ce dernier, soit le point de test h, est positionnée à la valeur de la tension de référence VSS, et la borne de sortie O du circuit amplificateur et du dispositif selon l'invention est alors positionnée à la valeur de tension d'alimentation VCC, ce qui correspond au niveau haut maximum en technologie CMOS. Les formes d'ondes obtenues aux points de test a à k de la figure 2a pour un signal d'entrée ECL, I, un signal de commande E et un signal de sortie O sont représentées en figures 2bl, 2b3 et 2b4, l'axe des abscisses étant gradué en ns et l'axe des ordonnées en volts. On indique en outre que l'ensemble des modules précédemment décrits est alors peu sensible à des variations minimes de la largeur des transistors NMOS mis en oeuvre, ce qui présente un avantage lorsque le dispositif objet de la présente invention est spécialement dédié à des applications dans lesquelles les conditions de fonctionnement sont extrêmes. Dans un tel cas, il est nécessaire de positionner, dans les transistors précités, des zones d'inhibition du transistor au niveau des becs d'oiseau, c'est-à-dire des zones de grille de polysilicium passant de l'oxyde épais à l'oxyde mince des transistors NMOS afin d'éviter le contournement par l'extérieur du transistor N du courant drainsource.L'introduction de ces zones d'inhibition du transistor, encore appelées vignettes, provoque une réduction des largeurs des transistors NMOS précités mais, en raison du fait que la structure globale est équipée de modules qui se suivent en ce qui concerne la variation des seuils de commutation, l'ensemble de la structure du dispositif selon l'invention reste fonctionnel. En outre, le dispositif objet de l'invention ainsi réalisé, toutes proportions gardées, conserve les mêmes propriétés électriques de temps de propagation, de temps de montée et de temps de descente lors des commutations. On a ainsi décrit un dispositif d'interfaçage de signaux logiques du niveau ECL au niveau CMOS particulièrement performant dans la mesure où ce dispositif permet la communication entre ces deux environnements logiques dans des conditions extrêmes de variations de tension, de température, de fonctionnement, sans aucunement introduire une tension de référence, seules de faibles variations de comportement électrique des transistors de type CMOS utilisés étant introduites dans le cas où de tels dispositifs sont destinés à des applications dans des conditions de fonctionnement extrêmes. Outre le caractère de simplicité de la structure du dispositif et de l'utilisation de ce dernier, on indique que le dispositif selon l'invention permet également un gain de surface en termes de connexions à réaliser, de facilité d'utilisation et de faible niveau de bruit en sortie en raison de la faible valeur d'intensité des courants de commutation mis en oeuvre. Les avantages précités sont obtenus au prix de contraintes tout-à-fait acceptables telles qu'une dissipation thermique plus élevée que les dispositifs classiques, cette dissipation thermique étant toutefois constante, et d'implantation de transistors dont les caractéristiques topologiques sont plus sophistiquées que les transistors de type classique. REVENDICATIONS 1. Dispositif d'interfaçage de signaux logiques du niveau ECL au niveau CMOS, caractérisé en ce qu'il comprend, alimentés par une tension d'alimentation au niveau CMOS, par rapport à une tension de référence, et connectés en cascade - un circuit générateur d'un signal en phase avec le signal d'entrée au niveau ECL, ce signal en phase présentant une amplitude supérieure à celle du signal d'entrée et une valeur d'amplitude moyenne supérieure à celle du signal d'entrée au niveau ECL - un circuit inverseur à seuil, dont la valeur de seuil est sensiblement égale à la valeur d'amplitude moyenne du signal en phase, ce circuit inverseur recevant sur une entrée d'inversion ledit signal en phase inversé - un circuit inverseur de mise en forme recevant ledit signal en phase inversé et délivrant un signal en phase calibré - un circuit amplificateur de sortie recevant le signal en phase calibré et délivrant un signal de sortie, au niveau CMOS, en phase avec le signal d'entrée. 2. Dispositif selon la revendication 1, caractérisé en ce que ledit circuit générateur d'un signal en phase avec le signal d'entrée comprend - un circuit comparateur formé par une branche d'entrée et une branche d'amplification connectées en parallèle entre la tension d'alimentation au niveau CMOS et un point commun, la branche d'entrée et la branche d'amplification étant formées chacune par un générateur de courant et une résistance ajustable en tension, la sortie du générateur de courant de la branche d'entrée étant couplée à une entrée de commande du générateur de courant de la branche d'amplification, une entrée de commande de la résistance ajustable en tension de la branche d'entrée étant reliée à une borne d'entrée du signal d'entrée et une entrée de commande de la résistance ajustable de la branche d'amplification étant reliée à la tension d'alimentation au niveau CMOS - une source de courant atténuée, connectée en cascade avec la branche d'entrée et la branche d'amplification en parallèle, entre le point commun et la tension de référence, ce qui permet de délivrer ladite tension en phase au niveau du point de connexion entre le générateur de courant et la résistance ajustable en tension de la branche d'amplification. 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que ledit circuit inverseur à seuil comprend - un premier et un deuxième transistor PMOS connectés en parallèle entre la tension d'alimentation CMOS et un point commun, les électrodes de grille du premier et deuxième transistor PMOS étant connectées en sortie dudit circuit générateur d'un signal en phase et recevant ledit signal en phase - un transistor NMOS connecté en cascade entre ledit point commun et la tension de référence, l'électrode de grille dudit transistor NMOS étant connectée en sortie dudit circuit générateur d'un signal en phase et recevant ledit signal en phase, ledit circuit inverseur à seuil délivrant au point commun ledit signal en phase inversé. 4. Dispositif selon l'une des revendications 1 à 3, caractérisé en ce que ledit circuit inverseur de mise en forme comprend - un comparateur de tension à sortie unique recevant sur ses entrées de comparaison le signal en phase inversé et le signal en phase respectivement, et délivrant un signal de comparaison du signal en phase et du signal en phase inversé - un module inverseur de mise en forme proprement dit recevant ledit signal de comparaison du signal en phase et du signal en phase inversé et délivrant ledit signal en phase calibré. 5. Dispositif selon l'une des revendications 1 à 4, caractérisé en ce que ledit circuit amplificateur de sortie comprend - un premier et un deuxième transistor PMOS connectés en parallèle entre la tension d'alimentation au niveau CMOS et un point commun - un premier et un deuxième transistor NMOS connectés en parallèle entre ledit point commun et la tension de référence, l'électrode de grille des premiers et deuxièmes transistors PMOS respectivement NMOS étant reliée en sortie dudit circuit inverseur de mise en forme et recevant ledit signal en phase calibré, ledit point commun délivrant ledit signal de sortie au niveau CMOS. 6. Dispositif selon l'une des revendications précédentes, caractérisé en ce que le circuit générateur d'un signal en phase, le circuit inverseur à seuil et le circuit de mise en forme comportent un circuit de commande recevant un signal de commande permettant de réduire la consommation statique d'énergie électrique en mode veille et d'appliquer en sortie du circuit amplificateur un signal de sortie au niveau CMOS permettant d'inhiber la consommation statique d'un circuit aval connecté à cette sortie. 7. Dispositif selon l'une des revendications 2 à 6 précédentes, caractérisé en ce que ladite source de courant atténuée comprend - un premier et un deuxième transistor NMOS connectés en parallèle entre ledit point commun et la tension de référence ; - un module de commande d'atténuation délivrant une tension de commande d'atténuation à l'électrode de grille dudit premier et deuxième transistor NMOS. 8. Dispositif selon la revendication 7, caractérisé en ce que ledit module de commande d'atténuation comprend - une source de courant formée par un premier et un deuxième transistor PMOS connectés en parallèle entre la tension d'alimentation au niveau PMOS et un premier point commun, l'électrode de base du premier et du deuxième transistor PMOS étant connectée audit premier point commun, lequel délivre un courant constant - une résistance formée par un transistor PMOS et un transistor NMOS connectés en parallèle entre un deuxième point commun et la tension de référence et dont l'électrode de grille est reliée à la tension de référence respectivement d'alimentation au niveau CMOS - un circuit générateur de tension formé par un premier et un deuxième transistor NMOS connectés en parallèle entre le premier et le deuxième point commun, l'électrode de grille du premier et du deuxième transistor NMOS étant reliée à un troisième point commun auquel est interconnectée l'électrode de grille du premier et du deuxième transistor NMOS formant ladite source de courant atténuée, le circuit générateur de tension comprenant en outre, d'une part, un premier et un deuxième transistor PMOS connectés en parallèle entre la tension d'alimentation au niveau CMOS et un quatrième point commun, l'électrode de grille desdits premier et deuxième transistor PMOS étant connectée à l'électrode de grille du premier et du deuxième transistor PMOS constituant la source de courant, et, d'autre part, un transistor NMOS connecté entre ledit quatrième point commun et la tension de référence, l'électrode de grille dudit transistor NMOS étant reliée audit troisième point commun et délivrant la tension de commande d'atténuation.