FR 2716051 A1 19950811 FR 9501168 A 19950201 CIRCUIT DE MAPPAGE ET CIRCUIT ET RESEAU NEURONAUX CHAOTIQUES UTILISANT CELUI-CI La présente invention est relative aux réseaux neuronaux chaotiques et, plus particulièrement à un circuit de mappage et à un circuit et un réseau neuronaux chao- tiques utilisant celui-ci. Un système nerveux cérébral, par exemple le cerveau humain, présente un phénomène de chaos avec une interprétation dynamique macroscopique, ainsi que diverses autres fonctions internes, à savoir des propriétés analogiques et non linéaires, le traitement de données à répartition parallèle, une seule sortie parmi un grand nombre d'entrées, l'apprentissage et la mémoire associa- tive. Actuellement, les mesures de l'activité cérébrale étant devenues possibles grâce à des moyens tels que l'électroencéphalogramme (EEG), le magnéto-encéphalogramme (MEG) et la détermination du potentiel de Donnan, on peut étudier le rôle structurel et les fonctions de traitement de données du cerveau. Par conséquent, les recherches sur le rôle de la réponse chaotique au sein du système nerveux cérébral et sur les possibilités d'applications techniques ont progressé. A titre de première application technique, la relation entre la théorie du chaos et les réseaux neuronaux a fait l'objet de nombreuses recherches. Le système nerveux cérébral est composé de neurones remplissant de très nombreuses fonctions diverses. Par ailleurs, sous l'angle de la cinétique non linéaire, un vrai neurone présente diverses caractéristiques de réponse, à savoir un point fixe, des cycles limités, des bifurcations et le phénomène de chaos. Cependant, selon un modèle de neurone relevant de la technique antérieure, le neurone peut être simplifié par exclusion de caracté- ristiques sans problèmes et d'autres caractéristiques complexes. La théorie des réseaux neuronaux existe environ depuis 1960. Cependant, des applications réussies ont récemment été réalisées en commande adaptative, en reconnaissance de forme et en traitement de données à répartition parallèle. D'autre part, la théorie des réseaux neuronaux présente de nombreux problèmes fondamentaux résultant de la modélisation simplifiée du neurone. Les équations ci-dessous sont les exemples de modèles numérique et analogique de neurones. xi = f [ wijaj-Oi...(1) =0 dyi(t) N yi = -yi(t)+ [ wijXj(t)+Oj +ai(t) ... (2) dt =0 xi(t) = f[yi(t)] ...(3) Le phénomène du chaos est largement pris en compte dans l'équation de Hodgkin-Huxley et il est clairement mis en évidence dans le très gros axone du Calmar. Par ailleurs, de nombreuses preuves de l'existence du phénomène du chaos dans le système nerveux cérébral ont été publiées. La présente invention propose un modèle de neurone chaotique qui présente la caractéristique de réponse chaotique d'un neurone en appliquant le signal neuronal de sortie d'un premier neurone chaotique à l'entrée du suivant. Dans ce cas, le modèle de neurone chaotique est exprimé sous la forme des équations différentielles cidessous. N x(t+l) = f (t)-a Z Krg{x(t-r)}O] ... (4) r=0 i f(y) = ... (5) 1+exp o x(t+l) est la sortie d'un neurone à un instant discret t+l, f(t) est une fonction de sortie d'un neurone non linéaire à l'instant t, a(t) est la valeur d'un stimulus extérieur d'entrée à l'instant t, g est une fonction exprimant la relation entre la sortie neuronale et la magnitude réfractaire, k est une constante d'atténuation réfractaire (05k5l), a est une constante de magnitude réfractaire (a>0), et 0 est le seuil du neurone interne. En supposant que l'état interne d'un neurone est y(t+l), la différentielle de l'équation (4) est résolue et totalisée. Voici le résultat. N y(t+l) = a(t)-a E Krg{x(t-r)}-0... (6) r=0 y(t+l) = ky(t)-af[y(t)]+a(t) .. .(7) x(t+l) = f[y(t+l)] ... (8) Comme indiqué dans l'équation (7), la caractéristique interne globale est composée d'une partie linéaire ky(t), d'une partie non linéaire af[y(t+l)], d'une entrée externe a(t). Par ailleurs, le neurone chaotique ci- dessus peut servir à composer un réseau neuronal pondéré. La construction du "i"ième neurone chaotique est représentée sur la Figure 1 et voici l'équation de la construction. M t N t xi(t+l)=f L Wij r krhji{xj(t-r)}+ r Vii Z kraj(t-r)- 1= r=O j=l r=O t î E krgi{xi(t-r)}-Oi r=O (9) Comme indiqué dans l'équation ci-dessus, le "i"ième neurone est composé d'une entrée extérieure a(t) de forme et de la partie réinjectée de la sortie neuronale extérieure et les facteurs de pondération wij et vij sont multipliés, ce qui donne l'entrée extérieure globale du "i"ième neurone. La Figure 2 est un schéma de principe pour un circuit de neurone chaotique unidimensionnel selon la technique antérieure. Sur la Figure 2, le neurone chaotique est composé d'un premier circuit d'échantillonnage et de maintien 10 pour échantillonner et maintenir un signal d'entrée en réponse à un signal CK1 d'horloge, un circuit de mappage 20 pour générer un signal de sortie correspondant à la sortie du premier circuit d'échantil- lonnage et de maintien 10, un second circuit d'échantil- lonnage et de maintien 30 pour échantillonner et maintenir le signal de sortie du circuit de mappage 20 en réponse à un signal CK2 d'horloge, et une horloge 40 pour générer des signaux CK1 et CK2 d'horloge. La Figure 3 est un schéma détaillé du circuit du schéma de principe de circuit de mappage représenté sur la Figure 2. Sur la Figure 3, le circuit de mappage 20 est constitué par une résistance R6 dont une première extrémité est reliée à la sortie du premier circuit d'échantillonnage et de maintien 10, une diode Dl dont l'anode est reliée à l'autre extrémité de la résistance R6 et dont la cathode est reliée à la terre, une diode D2 dont la cathode est reliée à l'autre extrémité de la résistance R6 et dont l'anode est reliée à la terre, une résistance R4 dont une première extrémité est reliée à l'autre extrémité de la résistance R6, un amplificateur 100 dont l'entrée inverseuse est reliée à l'autre extrémité de la résistance R4, une résistance Rl connectée entre l'entrée non- inverseuse de l'amplificateur 100 et la terre, une résistance R3 connectée entre la sortie de l'amplificateur 100 et son entrée inverseuse, une résistance R2 connectée entre la première extrémité de la résistance R6 et une entrée extérieure a(t), une résistance R5 dont une première extrémité est reliée à la sortie de l'amplificateur 100, un amplificateur 110 dont l'entrée inverseuse est reliée à l'autre extrémité de la résistance R5, une résistance R7 connectée entre l'entrée noninverseuse de l'amplificateur 110 et la terre, une résistance R8 connectée entre la sortie de l'amplificateur 110 et son entrée inverseuse, une résistance R9 dont une première extrémité est reliée à la sortie de l'amplificateur 110, un amplificateur 120 dont l'entrée inverseuse est reliée à l'autre extrémité de la résistance R9 et dont la sortie est reliée au second circuit d'échantillonnage et de maintien 30, une résistance R10 connectée entre l'entrée non-inverseuse de l'amplificateur et la terre, et une résistance Rll connectée entre la sortie de l'amplificateur et son entrée inverseuse. Par ailleurs, un circuit 50 à seuil est constitué par un amplificateur 130 dont l'entrée non-inverseuse reçoit la tension divisée par des résistances R12 et R14 en série entre les tensions prédéterminées et dont l'entrée inver- seuse reçoit le signal de sortie de l'amplificateur 100, et un condensateur C1 connecté entre l'entrée non-inverseuse de l'amplificateur 130 et la terre. Le circuit à seuil construit comme décrit ci- dessus sert à fournir une valeur de seuil à un autre neurone d'un réseau neuronal chaotique. La Figure 4 est un diagramme représentant la synchronisation des signaux CK1 et CK2 d'horloge générés par l'horloge 40. Il faut signaler ici que les signaux CK1 et CK2 d'horloge ne se chevauchent pas. Les premier et second circuits d'échantillonnage et de maintien 10 et 30 échantillonnent le signal d'entrée pendant les grands intervalles d'horloge et maintiennent le signal pendant les petits intervalles d'horloge. Ainsi, du fait de l'alternance des caractéristiques des petits intervalles des signaux CK1 et CK2 d'horloge, les deux circuits d'échantillonnage et de maintien effectuent alter- nativement des opérations de maintien. Si une tension y(0) de maintien est produite par le premier circuit (10) d'échantillonnage et de maintien, une tension discrète y(1) résultant de la tension y(0) est produite par le circuit de mappage. Le second circuit d'échantillonnage et de maintien maintient la tension discrète y(1) et applique la tension au premier circuit d'échantillonnage et de maintien 10. Ensuite, lorsque le premier circuit d'échantillonnage et de maintien 10 maintient y(1) et applique la tension au circuit de mappage 20, une tension discrète y(2) produite en fonction de la tension y(1) est produite par le circuit de mappage. Comme décrit plus haut, la tension y(t) est produite à partir du circuit de mappage et, de la sorte, une tension v(t+l) est obtenue et l'opération de mappage est répétée par itération des signaux d'horloge. En supposant que g est une fonction identique, f est une fonction logique, et une entrée a est constante (par exemple, a=l), on obtient l'équation suivante: y(t+l) = ky(t)-a +a...(10) -y l+exp E Ainsi, le circuit de mappage est obtenu en prenant y(t) et y(t+l) respectivement comme tensions d'entrée et de sortie, et en construisant un circuit ayant les caractéristiques de chacun des trois termes de l'équation (10) et en additionnant les trois termes. Ici, le premier terme (le produit de y(t) et d'une constante k) est simplement un amplificateur linéaire ayant un gain de k et une entrée de y(t), et le troisième terme (a) représente une tension continue pour les cas o l'entrée est constante. Même si le second terme est complexe, la construction du circuit utilise simplement les caractéristiques d'un limiteur d'amplitude à diode. La Figure 5 représente la courbe de carac- téristique de transfert d'entrée par rapport à la sortie pour le circuit de mappage 20. Ici, les pentes A et B peuvent être déterminées en modifiant les résistances du circuit de mappage de la Figure 3 et sont exprimées par les équations (11) et (12) ci-dessous. R1 slope B = ...(11) R2 R1 RlxR2 slope A = - - ... (12) R2 R5(R4+R6) Ainsi, à l'aide du circuit représenté sur la Figure 3, l'amplificateur 100 et les diodes D1 et D2 du circuit de mappage compliquent l'obtention de la fonction logique exacte. Par ailleurs, le circuit 50 à seuil, étant constitué par un amplificateur (130), complique la consti- tution du circuit. La présente invention vise à réaliser un circuit de mappage à construction simple. La présente invention vise également à réaliser un circuit neuronal chaotique utilisant le circuit de mappage. Pour atteindre le premier objectif précité de la présente invention, il est proposé un circuit de mappage comprenant: un moyen linéaire pour produire un signal de sortie qui est modifié d'une manière linéaire par rapport à l'entrée; un moyen non linéaire pour produire un signal de sortie qui est modifié d'une manière non linéaire par rapport à l'entrée; et un premier additionneur pour additionner les signaux de sortie des moyens linéaire et non linéaire et un signal extérieur d'entrée. Pour atteindre le second objectif précité de la présente invention, il est proposé un circuit neuronal chaotique utilisant le circuit de mappage ci-dessus, comprenant: un premier moyen d'échantillonnage et de maintien pour échantillonner et maintenir l'entrée en réponse au premier signal d'horloge, un moyen linéaire pour générer un signal de sortie à caractéristique linéaire par rapport a la sortie du moyen d'échantillonnage et de maintien, un moyen non linéaire pour générer un signal de sortie à caractéristique non linéaire par rapport à la sortie du moyen d'échantillonnage et de maintien; un additionneur pour additionner les signaux de sortie des moyens linéaire et non linéaire, un second moyen d'échantillonnage et de maintien pour échantillonner et maintenir la sortie de l'additionneur en réponse à un second signal d'horloge et pour appliquer le résultat à l'entrée du premier moyen d'échantillonnage et de maintien, et un générateur de signaux d'horloge pour générer les premier et second signaux d'horloge. Divers réseaux neuronaux chaotiques peuvent être constitués en connectant une pluralité de neurones chaotiques ayant la construction ci-dessus et en établissant le poids de chaque neurone. Les objectifs et avantages de la présente inven- tion apparaîtront plus clairement grâce à la description détaillée d'une forme préférée de réalisation de celle-ci, faite en référence aux dessins annexés, sur lesquels: La Figure 1 représente un modèle de neurone chaotique; la Figure 2 est un schéma de principe d'un circuit neuronal chaotique unidimensionnel selon la technique antérieure; la Figure 3 est un schéma détaillé du circuit de neurone chaotique représenté sur la Figure 2; la Figure 4 est un diagramme représentant la synchronisation des signaux d'horloge produits par le générateur de signaux d'horloge du circuit neuronal chaotique représenté sur la Figure 3; la Figure 5 est un graphique représentant la caractéristique de transfert du signal de sortie par rapport au signal d'entrée du circuit de mappage de la Figure 3; la Figure 6 est un schéma de principe du circuit neuronal chaotique selon la présente invention, et un schéma détaillé du circuit de mappage selon la présente invention; la Figure 7 est un schéma du circuit d'échantillonnage et de maintien du circuit neuronal chaotique selon la présente invention; les figures 8A à 8C sont des courbes représen- tant des caractéristiques de transfert de la tension de sortie par rapport à la tension d'entrée, en divers points du circuit de mappage représenté sur la Figure 6; et les figures 9 à 11il représentent des configurations du circuit neuronal chaotique selon la présente invention. En référence à la Figure 6, le circuit de mappage selon la présente invention comporte un circuit linéaire 60 pour générer une tension de sortie à caractéristique linéaire par rapport à l'entrée, un circuit non linéaire 70 pour générer une tension de sortie à caractéristique non linéaire par rapport à l'entrée, et un additionneur 80 pour additionner les tensions de sortie des circuits linéaire et non linéaire 60 et 70 avec celles d'un signal extérieur a(t) d'entrée. Le circuit linéaire 60 comporte une résistance R20 dont une première extrémité reçoit le signal de sortie du premier circuit d'échantillonnage et de maintien 10, un amplificateur 200 dont l'entrée inverseuse est reliée à l'autre extrémité de la résistance 20, une résistance R19 connectée entre la sortie de l'amplificateur 200 et son entrée inverseuse, une résistance R21 connectée entre l'entrée non inverseuse de l'amplificateur 200 et la terre, et une résistance R22 dont une première extrémité est reliée à la sortie de l'amplificateur 200 et dont l'autre extrémité est reliée à une première entrée de l'addi- tionneur 80. Le circuit non linéaire 70 comporte un transistor PMOS P1 dont la grille reçoit le signal de sortie du premier circuit d'échantillonnage et de maintien 10 et dont la source est reliée à une tension électrique, un transistor NMOS N1 dont la grille reçoit également le signal de sortie du premier circuit d'échantillonnage et de maintien 10, dont la source est reliée à la terre et dont le drain est relié au drain du transistor PMOS P1, une résistance Rs connectée entre la source et le drain du transistor PMOS P1, un transistor PMOS P2 dont la grille est reliée au drain du transistor PMOS P1 et dont la source est reliée à la tension électrique, un transistor NMOS N2 dont la grille est reliée au drain du transistor PMOS P1, dont le drain est relié au drain du transistor PMOS P2 et dont la source est reliée à la terre, pour alimenter l'additionneur 80, et une résistance Rf connectée entre les drains des transistors PMOS P1 et P2. L'additionneur 80 comporte un amplificateur 210 dont l'entrée inverseuse est reliée aux sorties du circuit linéaire 60 et du circuit non linéaire 70 et dont la sortie est reliée au second circuit d'échantillonnage et de maintien 30, une résistance R15 dont une première extrémité reçoit le signal extérieur a(t) d'entrée et dont l'autre extrémité est reliée à l'entrée inverseuse de l'ampli- ficateur 210, une résistance R16 dont une première extrémité est reliée à la sortie du circuit non linéaire 70 et dont l'autre extrémité est également reliée à la sortie inverseuse de l'amplificateur 210, une résistance R17 connectée entre la sortie de l'amplificateur 210 et son entrée inverseuse, et une résistance R18 connectée entre l'entrée non- inverseuse de l'amplificateur 210 et la terre. Un circuit 90 à seuil comporte un transistor PMOS P3 dont la grille est reliée à la sortie du circuit linéaire 60 et dont la source est reliée à la tension électrique, un transistor NMOS N3 dont la grille est reliée à la grille du transistor PMOS P3, dont le drain est relié au drain du transistor PMOS P3 et dont la source est reliée à la terre, un transistor PMOS P4 dont la grille est reliée au drain du transistor PMOS P3 et dont la source est reliée à la tension électrique, et un transistor NMOS N4 dont la grille est reliée au drain du transistor PMOS P3, dont le drain est relié à celui du transistor PMOS P4 et dont la source est reliée à la terre. Le circuit de mappage selon la présente inven- tion a des caractéristiques de transfert y(t) et y(t+l) et est formé en combinant des sorties linéaire et non linéaire. Ainsi, le circuit de mappage est constitué en additionnant deux fonctions ayant respectivement des caractéristiques linéaire et non linéaire. Le circuit linéaire est réalisé à l'aide d'un étage amplificateur simple et le circuit non linéaire à l'aide de deux inverseurs CMOS et d'une résistance de contre- réaction. La Figure 7 représente schématiquement chaque circuit d'échantillonnage et de maintien du circuit neuronal chaotique selon la présente invention. Chaque circuit d'échantillonnage et de maintien comporte un inverseur INV pour recevoir et inverser un signal (CK1 ou CK2) d'horloge, une porte G1 de transmission CMOS pour transmettre le signal d'entrée par rapport au signal d'horloge, et une résistance R et un condensateur C en série entre la sortie de la porte Gl de transmission CMOS et la terre. Ici, le circuit produit le signal d'entrée (échantillonne) lorsque le signal d'horloge est bas et bloque le signal d'entrée (maintient) lorsque le signal d'horloge est haut. Les figures 8A à 8C représentent les caracté- ristiques de transfert de la tension de sortie par rapport à la tension d'entrée, en divers points du circuit de mappage représenté sur la Figure 6, la Figure 8A étant la sortie du circuit linéaire 60, la Figure 8B étant la sortie du circuit non linéaire 70 et la Figure 8C étant la sortie de l'additionneur 80. Ici, le signal extérieur a(t) d'entrée est appliqué par l'intermédiaire de la résistance R15 à l'entrée inverseuse de l'amplificateur 210, pour être de ce fait additionné avec les sorties linéaire et non linéaire. Selon la présente invention, les paramètres du circuit de mappage, c'est-à-dire la constante k d'atté- nuation réfractaire et la constante a de magnitude réfrac- taire, peuvent être obtenus selon les équations suivantes. R19 R21 k = x...(13) R20 R22 R17 a = ...(14) R16 Ici, les paramètres k et a peuvent être commandés en modifiant respectivement la résistance R20 et la résistance R16. Par ailleurs, la pente E de la fonction non linéaire peut être modifiée à la l'aide de la résistance Rf. La Figure 9 représente la configuration à montage série d'une pluralité de neurones chaotiques constituant un réseau neuronal chaotique selon la présente invention. Sur la Figure 9, le réseau neuronal chaotique est constitué en connectant en série deux neurones chaotiques, et produit un signal x(t) de sortie en recevant un signal extérieur a(t) d'entrée. Ici, les sorties du premier neurone chaotique 300 sont xi(t) et yi(t), et les sorties d'un second neurone chaotique 310 sont x2(t) et y2(t). Dans l'agencement ci-dessus, les résistances entre chaque neurone représentent un poids de connexion. La Figure 10 représente la configuration de montage en parallèle d'une pluralité de neurones chaotiques constituant un réseau neuronal chaotique selon la présente invention. Sur la Figure 10, le réseau neuronal chaotique est constitué par deux neurones chaotiques 400 et 410 en parallèle, qui produisent deux paires de signaux de sortie xi(t) & yi(t), et x2(t) & y2(t), en recevant respectivement des signaux ai(t) et a2(t) d'entrée. Ici, Wi représente le poids de connexion pour connecter le signal al(t) et la sortie d'un neurone chaotique 410, et W2 représente le poids de connexion pour connecter le signal a2(t) et la sortie d'un neurone chaotique 400. La Figure 11 représente une configuration série- parallèle du réseau neuronal chaotique selon la présente invention. Sur la Figure 11, des poids W3 et W4 sont en série respectivement avec les sorties des neurones chaotiques 400 et 410 représentées sur la Figure 10, et le signal de sortie passe par les poids pour être appliqué à un troisième réseau neuronal chaotique 500. Ce réseau neuronal chaotique produit des signaux X3(t) et y3(t). Une caractéristique dynamique peut être obtenue en établissant convenablement chaque poids, comme repré- senté sur les figures 9, 10 et 11, et une caractéristique discrète peut être obtenue en synchronisant les horloges de chaque neurone. Par conséquent, le circuit de mappage et le circuit du réseau neuronal chaotique utilisant celui-ci, selon la présente invention, offrent les avantages suivants: tout d'abord, les paramètres des circuits peuvent être modifiés d'une manière indépendante; deuxièmement, la constitution du circuit du réseau neuronal chaotique selon la présente invention est simple, car son circuit d'échantillonnage et de maintien est formé à l'aide d'une grille de transmission CMOS et d'un réseau RC; troisièmement, la fonction de sortie d'un réseau neuronal chaotique peut facilement être modifiée par une résistance de contre-réaction; et quatrièmement, comme la constitution est formée à l'aide d'un inverseur CMOS simple sans amplificateur, la constitution est simple et la surface occupée par les circuits intégrés peut être réduite pendant l'intégration. REVENDICATIONS 1. Circuit de mappage, caractérisé en ce qu'il comporte: un moyen linéaire (60) pour produire un signal de sortie qui est modifié d'une manière linéaire par rapport à l'entrée, un moyen non linéaire (70) pour produire un signal de sortie qui est modifié d'une manière non linéaire par rapport à l'entrée, et un additionneur (80) pour additionner les signaux de sortie des moyens linéaire et non linéaire et un signal extérieur d'entrée. 2. Circuit de mappage selon la revendication 1, caractérisé en ce que ledit moyen linéaire comporte: une première résistance (R20) dont une première extrémité reçoit un signal d'entrée, un premier moyen d'amplification (200) dont l'entrée inverseuse est reliée à l'autre extrémité de ladite première résistance, une seconde résistance (R19) connectée entre l'entrée non inverseuse dudit premier moyen d'amplification et la terre, et une troisième résistance (R21) connectée entre la sortie et l'entrée inverseuse dudit premier moyen d'amplification. 3. Circuit de mappage selon la revendication 1, caractérisé en ce que ledit moyen non linéaire comporte: un premier transistor PMOS (P1) dont la grille reçoit un signal d'entrée et dont la source est reliée à une tension électrique, un premier transistor NMOS (Ni) dont le drain est relié au drain dudit premier transistor PMOS, dont la source est reliée à la terre et dont la grille reçoit le signal d'entrée, une quatrième résistance (Rs) connectée entre la tension électrique et le drain dudit premier transistor PMOS, un second transistor PMOS (P2) dont la grille est reliée au drain dudit premier transistor PMOS et dont la source est reliée à la tension électrique, un second transistor NMOS (N2) dont le drain est relié à celui dudit premier transistor PMOS, dont la source est reliée à la terre et dont la grille reçoit le signal d'entrée, et duquel est issu un signal de sortie, une cinquième résistance (Rf) connectée entre les drains desdits premier et second transistors PMOS. 4. Circuit de mappage selon la revendication 3, caractérisé en ce que la valeur de ladite cinquième résistance est commandée pour déterminer la pente de la tension de sortie par rapport à l'entrée dudit moyen non linéaire. 5. Circuit neuronal chaotique, caractérisé en ce qu'il comporte: un premier moyen d'échantillonnage et de maintien (10) pour échantillonner et maintenir l'entrée en réponse à un premier signal d'horloge, un moyen linéaire (60) pour générer un signal de sortie ayant une caractéristique linéaire par rapport à la sortie dudit premier moyen d'échantillonnage et de maintien, un moyen non linéaire (70) pour générer un signal de sortie à caractéristique non linéaire par rapport à la sortie dudit premier moyen d'échantillonnage et de maintien, un additionneur (80) pour additionner les signaux de sortie desdits moyens linéaire et non linéaire, un second moyen d'échantillonnage et de maintien (30) pour échantillonner et maintenir la sortie dudit additionneur en réponse à un second signal d'horloge et pour appliquer le résultat à l'entrée dudit premier moyen d'échantillonnage et de maintien, et un moyen (40) générateur de signaux d'horloge pour générer lesdits premier et second signaux (CK1, CK2) d'horloge. 6. Circuit neuronal chaotique, selon la revendication 5, caractérisé en ce qu'il comporte en outre deux inverseurs CMOS en série pour recevoir la sortie dudit moyen non linéaire. 7. Circuit neuronal chaotique, selon la revendication 5, caractérisé en ce que ledit moyen linéaire comporte: une première résistance (R20) dont une première extrémité reçoit un signal d'entrée, un premier moyen d'amplification (200) dont l'entrée inverseuse est reliée à l'autre extrémité de ladite première résistance, une seconde résistance (R19) connectée entre l'entrée non inverseuse dudit premier moyen d'amplification et la terre, et une troisième résistance (R21) connectée entre la sortie et l'entrée inverseuse dudit premier moyen d'amplification. 8. Circuit neuronal chaotique, selon la revendication 5, caractérisé en ce que ledit moyen non linéaire comporte: un premier transistor PMOS (P1) dont la grille reçoit un signal d'entrée et dont la source est reliée à une tension électrique, un premier transistor NMOS (N1) dont le drain est relié à celui dudit premier transistor PMOS, dont la source est reliée à la terre et dont la grille reçoit le signal d'entrée, une quatrième résistance (Rs) connectée entre la tension électrique et le drain dudit premier transistor PMOS, un second transistor PMOS (P2) dont la grille est reliée au drain dudit premier transistor PMOS et dont la source est reliée à la tension électrique, un second transistor NMOS (N2) dont le drain est relié à celui dudit premier transistor PMOS, dont la source est reliée à la terre et dont la grille reçoit le signal d'entrée, et depuis lequel est émis le signal de sortie, et une cinquième résistance (Rf) connectée entre les drains desdits premier et second transistors PMOS. 9. Circuit neuronal chaotique selon la revendication 8, caractérisé en ce que la valeur de ladite cinquième résistance (Rf) est commandée pour établir la pente de la tension de sortie par rapport à l'entrée dudit moyen non linéaire. 10. Circuit neuronal chaotique selon la revendication 5, caractérisé en ce que ledit premier moyen d'échantillonnage et de maintien (10) comporte: un inverseur (INV) pour recevoir et inverser le premier signal d'horloge, une porte (G1) de transmission CMOS pour transmettre le signal d'entrée en réponse au premier signal d'horloge, et une résistance (R) et condensateur (C) en série entre la sortie de ladite porte de transmission CMOS et la terre. 11. Circuit neuronal chaotique selon la revendication 5, caractérisé en ce que ledit second moyen d'échantillonnage et de maintien (30) comporte: un inverseur (INV) pour recevoir et inverser le second signal d'horloge, une porte (G1) de transmission CMOS pour transmettre le signal d'entrée en réponse au second signal d'horloge, et une résistance (R) et condensateur (C) en série entre la sortie de ladite porte de transmission CMOS et la terre. 12. Réseau neuronal chaotique construit en connectant en série un nombre prédéterminé de circuits neuronaux chaotiques, chacun selon un poids déterminé, caractérisé en ce que chaque circuit neuronal chaotique comporte: un premier moyen d'échantillonnage et de maintien (10) pour échantillonner et maintenir l'entrée en réponse à un premier signal d'horloge, un moyen linéaire (60) pour générer un signal de sortie à caractéristique linéaire par rapport à la sortie dudit premier moyen d'échantillonnage et de maintien, un moyen non linéaire (70) pour générer un signal de sortie à caractéristique non linéaire par rapport à la sortie dudit premier moyen d'échantillonnage et de maintien, un additionneur (80) pour additionner les signaux de sortie desdits moyens linéaire et non linéaire, un second moyen d'échantillonnage et de maintien (30) pour échantillonner et maintenir la sortie dudit additionneur en réponse à un second signal d'horloge et pour appliquer le résultat à l'entrée dudit premier moyen d'échantillonnage et de maintien, et un moyen générateur de signaux d'horloge pour générer lesdits premier et second signaux (CK1, CK2) d'horloge. 13. Réseau neuronal chaotique, construit en connectant en parallèle un nombre prédéterminé de circuits neuronaux chaotiques, chacun selon un poids déterminé, caractérisé en ce que chaque circuit neuronal chaotique comporte: un premier moyen d'échantillonnage et de maintien (10) pour échantillonner et maintenir l'entrée en réponse à un premier signal d'horloge, un moyen linéaire (60) pour générer un signal de sortie à caractéristique linéaire par rapport à la sortie dudit premier moyen d'échantillonnage et de maintien, un moyen non linéaire (70) pour générer un signal de sortie à caractéristique non linéaire par rapport à la sortie dudit premier moyen d'échantillonnage et de maintien, un additionneur (80) pour additionner les signaux de sortie desdits moyens linéaire et non linéaire, un second moyen d'échantillonnage et de maintien (30) pour échantillonner et maintenir la sortie dudit additionneur en réponse à un second signal d'horloge et pour appliquer le résultat à l'entrée dudit premier moyen d'échantillonnage et de maintien, et un moyen générateur de signaux d'horloge pour générer lesdits premier et second signaux (CK1, CK2) d'horloge. 14. Réseau neuronal chaotique construit en connectant en série et en parallèle un nombre prédéterminé de circuits neuronaux chaotiques, chacun selon un poids déterminé, caractérisé en ce que chaque circuit neuronal chaotique comporte: un premier moyen d'échantillonnage et de maintien (10) pour échantillonner et maintenir l'entrée en réponse à un premier signal d'horloge, un moyen linéaire (60) pour générer un signal de sortie à caractéristique linéaire par rapport à la sortie dudit premier moyen d'échantillonnage et de maintien, un moyen non linéaire (70) pour générer un signal de sortie à caractéristique non linéaire par rapport à la sortie dudit premier moyen d'échantillonnage et de maintien, un additionneur (80) pour additionner les signaux de sortie desdits moyens linéaire et non linéaire, un second moyen d'échantillonnage et de maintien (30) pour échantillonner et maintenir la sortie dudit additionneur en réponse à un second signal d'horloge et pour appliquer le résultat à l'entrée dudit premier moyen d'échantillonnage et de maintien, et un moyen générateur de signaux d'horloge pour générer lesdits premier et second signaux (CK1, CK2) d'horloge.