FR 2719728 A1 19951110 FR 9405483 A 19940504 Description La présente invention concerne un circuit diviseur de fréquence programmable comportant p cellules de division de fréquence disposées en cascade, chacune de ces cellules représentant un rang i de division et étant susceptible d'être commutée entre un mode de division par deux, dit mode normal, et un mode de division par trois, dit mode programmé, une cellule de rang i quelconque comportant: - une première entrée pour un signal de fréquence d'entrée, - une première sortie pour un signal de fréquence de sortie à appliquer à la première entrée de la cellule de rang supérieur, - une deuxième entrée pour un signal d'autorisation du mode programmé, - une troisième entrée pour un signal de programmation, - une deuxième sortie pour un signal engendré à partir du signal d'autorisation reçu sur sa deuxième entrée et appliqué en tant que signal d'autorisation à la deuxième entrée de la cellule de rang inférieur. La présente invention a d'importantes applications notamment pour la réalisation de synthétiseur de fréquences dans le domaine des transmissions radioélectriques. Un tel circuit diviseur est décrit dans la demande de brevet européen n 0517335 déposée par la demanderesse le 4 juin 1992. Chaque cellule de ce circuit effectue une division du signal de fréquence d'entrée, par deux en mode normal, et par trois en mode programmé, de telle sorte que le rapport de division minimal de ce circuit est égal à Rmin = 2P, et que son rapport de division maximal est égal à Rmax = 2P+I 1 Un même circuit ne permet donc pas d'obtenir des rapports de division et très faibles et très élevés. Le but de la présente invention est de proposer un circuit qui apporte une solution à ce problème. Pour cela un circuit diviseur programmable selon l'invention et tel que décrit dans le paragraphe introductif est caractérisé en ce qu'au moins une cellule comporte une entrée supplémentaire permettant de la désactiver. Dans un mode de réalisation particulièrement avantageux, un circuit diviseur selon l'invention comporte des moyens pour: - désactiver les cellules de rang p à p-q, - sélectionner un signal de sortie dudit circuit diviseur, de fréquence égale à celle du signal de fréquence de sortie de la cellule de rang p-q-1. Ce mode de réalisation présente l'avantage d'être particulièrement simple, notamment lorsque le circuit diviseur de fréquence comporte alors, en plus, des moyens pour prélever comme signal de sortie, le signal délivré sur la deuxième sortie de la première cellule. En effet, le signal délivré sur la deuxième sortie de la première cellule est à la même fréquence que le signal de fréquence de sortie de la dernière cellule active. Le choix d'une telle sortie présente donc l'avantage d'être indépendant du nombre de cellules désactivées. De plus, le signal délivré sur cette sortie étant dérivé du signal de fréquence d'entrée du circuit, il présente un bruit de phase très faible par rapport à celui du signal de fréquence de sortie de la dernière cellule active. Le signal de sortie ainsi obtenu présente un rapport cyclique faible, et un circuit diviseur selon l'invention comporte donc avantageusement des moyens pour augmenter ce rapport cyclique. L'invention concerne également un synthétiseur de fréquences qui comporte un circuit diviseur de fréquences programmable tel que décrit dans les paragraphes précédents, et un radiotéléphone dont soit le circuit d'émission soit le circuit de réception contient un tel synthétiseur. D'autres particularités, détails et avantages de la présente invention seront mis en évidence dans la description qui va suivre en regard des dessins annexés qui sont donnés à titre d'exemple non limitatif, dans lesquels: - la figure 1 représente le schéma classique d'une cellule de division par deux ou trois, - la figure 2 représente un chronogramme expliquant le fonctionnement en mode normal d'une cellule telle que représentée sur la figure 1, - la figure 3 représente un chronogramme expliquant le fonctionnement en mode programmé d'une cellule telle que représentée sur la figure 1, - la figure 4 représente, pour un premier mode de réalisation, une cellule selon l'invention susceptible d'être désactivée, - la figure 5 représente, pour ledit premier mode de réalisation, une bascule de type D destinée à être intégrée dans une cellule telle que représentée sur la figure 4, - la figure 6 représente ledit premier mode de réalisation d'un circuit diviseur selon l'invention dont le rapport de division varie entre 2 et 31, - la figure 7 représente un chronogramme explicitant le fonctionnement d'un circuit diviseur tel que représenté sur la figure 6, pour une division par 12, - la figure 8 représente un second mode de réalisation d'un circuit diviseur selon l'invention dont le rapport de division varie entre 2 et 31, - la figure 9 représente un synthétiseur de fréquence utilisant un circuit diviseur de fréquence programmable selon l'invention, - la figure 10 représente un radiotéléphone dont le circuit d'émission et de réception utilise un synthétiseur de fréquence tel que représenté sur la figure 9. D'après la figure 1, une cellule Ci de division par deux ou trois, de rang i, comporte un étage El de division par deux d'un signal de fréquence d'entrée FIi et un étage E2 d'avalement pour une division par trois dudit signal FIi. L'étage El comporte deux bascules B1 et B2 de type D, montées en cascade. L'entrée d'horloge CK1 de la bascule B1 constitue la première entrée Ii de la cellule et reçoit le signal de fréquence d'entrée FIi. L'entrée d'horloge CK2 de la bascule B2 reçoit le signal de fréquence d'entrée inverséFIiissu d'un inverseur INV. La sortie Q2 de la bascule B2 constitue la première sortie 0i de la cellule et est rebouclée, après inversion, sur une première entrée d'une porte "ET", notée AND1, dont la sortie est connectée à l'entrée de données D1 de la bascule B1. L'étage E2 comporte deux bascules B3 et B4 de type D. L'entrée d'horloge CK3 de la bascule B3 reçoit le signal de fréquence d'entrée FIi, et l'entrée d'horloge CK4 de la bascule B4 reçoit le signal de fréquence d'entrée inverséFIiissu de l'inverseur INV. La sortie Q3 de la bascule B3, qui constitue la deuxième sortie SOi de la cellule, est couplée à l'entrée de données D4 de la bascule B4 par l'intermédiaire d'une porte "ET", notée AND2, dont une seconde entrée constitue l'entrée Pi de la cellule. La sortie Q4 de la bascule B4 est rebouclée, après inversion, sur une seconde entrée de la porte AND1. L'entrée de données D3 de la bascule B3 est connectée à la sortie d'une porte "ET", notée AND3, dont une première entrée constitue la deuxième entrée SIi de la cellule et dont une seconde entrée reçoit le signal de fréquence de sortie FOi de la cellule. Le fonctionnement de cette cellule en mode normal est explicité en liaison avec le chronogramme de la figure 2. Dans ce cas, l'entrée de programmation Pi est au niveau 0, ce qui a pour effet de verrouiller la porte AND2 de telle sorte que la seconde entrée de la porte AND1 est toujours à 1. L'étage E2 d'avalement n'influe donc pas sur le comportement de la cellule. En supposant qu'à l'instant initial la sortie 0i de la cellule C. soit au niveau 0, la première entrée de la porte AND1 est à 1, de telle sorte que l'entrée de données D1 de la bascule B1 est également à 1. Sur un front montant de son signal d'horloge FIi, la sortie Q1 de la bascule B1 et l'entrée D2 de la bascule B2 passent donc à 1. Et sur le front descendant suivant du signal FIi, la sortie Q2 de la bascule B2 et donc la sortie 0i de la cellule Ci passent à 1. Sur le front montant suivant du signal FIi, la sortie de la bascule B1 repasse donc à zéro, tandis que la sortie Oi de la bascule B2 ne repasse à zéro que sur le front descendant suivant. Le signal de fréquence de sortie F0i ainsi obtenu sur la sortie 0i de la cellule correspond donc bien à une fréquence moitié de son signal de fréquence d'entrée FIl. Le chronogramme de la figure 3 explicite le fonctionnement de la cellule de la figure 1 en mode programmé. L'entrée de programmation Pi est alors au niveau 1, ce qui a pour effet de déverrouiller la porte AND2 lorsque la deuxième sortie SOi de la cellule passe à 1, de telle sorte que la seconde entrée de la porte AND1 est alors à 0, ce qui permet "l'avalement" d'une période supplémentaire du signal de fréquence d'entrée par rapport au mode normal de division par deux. La figure 4 représente schématiquement une cellule CD. susceptible d'être désactivée. Cette cellule est similaire à celle représentée sur la figure 1, mais la bascule B3 est maintenant remplacée par une bascule B3' qui comporte une entrée supplémentaire Ail Cette bascule B3' est représentée sur la figure 5, pour un premier mode de réalisation. I1 s'agit d'une bascule de type D classique, en logique ECL, composée de trois paires différentielles de transistors, Tla et Tlb, T2a et T2b, T3a et T3b. Les bases des transistors Tla et Tlb sont respectivement reliées à l'entrée d'horloge CK de la bascule B3' et à son inverseCK, et les bases des transistors T2b et T2a sont respectivement reliées à l'entrée de données D de la bascule B3' et à son inverseD. Les bases des transistors T3b et T3a constituent respectivement la sortie Q de la bascule et son inverseQ, et sont respectivement connectées d'une part aux collecteurs des transistors T2a et T3a ainsi que, par l'intermédiaire d'une résistance Ra, à une borne de tension d'alimentation Vcc, et d'autre part aux collecteurs des transistors T2b et T3b ainsi que, par l'intermédiaire d'une résistance Rb, à ladite borne de tension d'alimentation Vcc. Les émetteurs des transistors T3a et T3b sont reliés au collecteur du transistor Tlb, et les émetteurs des transistors T2a et T2b sont reliés au collecteur du transistor Tla. Les émetteurs des transistors Tla et Tlb sont connectés à une source de courant Sc. Conformément à l'invention, la bascule B3' comporte en outre un transistor PMOS, noté P, dont la grille est connectée à l'entrée Ai de la bascule, dont la source est reliée à la sortie inverseuseQde la bascule, et dont le drain est relié aux émetteurs des transistors Tla et Tlb. Ainsi, lorsque l'entrée Ai est au niveau 1, le transistor P se comporte comme un circuit ouvert, et le fonctionnement de la bascule B3' est celui d'une bascule classique, recopiant sur sa sortie Q la valeur présente sur son entrée D pour un front montant du signal d'horloge CK. Lorsqu'au contraire, l'entrée Ai est au niveau O, le transistor P se comporte comme un court-circuit, le transistor T3a est bloqué et la sortie Q est au niveau 1 quel que soit le niveau du signal sur l'entrée D de la bascule. La deuxième sortie SOi de la cellule est donc continûment à 1, ce qui permet de désactiver ladite cellule de façon à ce qu'elle n'intervienne pas dans la division. Il est ainsi possible d'empêcher toute action sur la division de la part de la cellule désactivée et de toutes les cellules de rang supérieur. La figure 6 représente un circuit diviseur selon l'invention, dont le rapport de division, qui varie entre 2 et 31, est fixé par un mot de programmation PGM de cinq éléments binaires notés PGMi (avec i variant de 1 à 5). Un tel diviseur comporte en cascade une cellule classique C1 suivie de trois cellules susceptibles d'être désactivées CD2, CD3 et CD4, de telle sorte que la première sortie 0i d'une cellule de rang i est reliée à la première entrée Ii+1 de la cellule de rang i+l, et que la deuxième sortie SOi d'une cellule de rang i est reliée à la deuxième entrée SIi_1 de la cellule de rang i-1. La première entrée de la cellule C1 reçoit le signal à diviser FI1, et sa seconde sortie SO1, qui délivre un signal de fréquence égale à celle du signal de fréquence de sortie de la dernière cellule active, constitue la sortie du diviseur. La première sortie de la dernière cellule CD4 est reliée à une masse, et sa deuxième entrée est reliée à la borne de tension d'alimentation Vcc de façon à être continûment au niveau logique 1. Enfin, la sortie du diviseur est reliée à un circuit 5 permettant d'augmenter le rapport cyclique du signal de sortie. Les cellules CD2, CD3 et CD4 comportent chacune une entrée supplémentaire respectivement notée A2, A3 et A4. Le cinquième élément binaire PGM5 du mot de programmation est porté sur l'entrée A4 de la cellule CD4, tandis que les quatrième, troisième, deuxième et premier éléments binaires PGM4, PGM3, PGM2 et PGM1 sont respectivement portés sur les entrées de programmation P4, P3, P2 et P1 des cellules CD4, CD3, CD2 et C1. D'autre part, les entrées A4 et P4 de la cellule CD4 constituent les deux entrées d'une porte "OU" notée OR1 dont la sortie est reliée à l'entrée A3 de la cellule CD3. De même, les entrées A3 et P3 de la cellule CD3 constituent les deux entrées d'une porte "OU" notée OR2 dont la sortie est reliée à l'entrée A2 de la cellule CD2. Ainsi, si l'on souhaite réaliser une division par un nombre inférieur à 16 par exemple, il faut désactiver la dernière cellule CD4. Pour cela, son entrée A4 doit être portée à 0, et l'élément binaire de programmation PGM5 doit donc être fixé à 0. La deuxième entrée SI3 de la cellule CD3 est ainsi continûment portée au niveau logique 1. Si le nombre diviseur recherché est compris entre 8 et 15, les entrées A3 et A2 des cellules CD3 et CD2 doivent alors être portée à 1. Pour cela l'élément binaire de programmation PGM4 doit être fixé à 1 de telle sorte que la sortie de la porte OR1 soit à 1. Les autres éléments binaires de programmation sont ensuite choisis en fonction du nombre diviseur recherché. En effet, comme cela a été démontré dans le document précité, si l'on cherche à obtenir une période à la sortie d'une cellule de rang p. il faut disposer de 2P+N périodes à l'entrée de la première cellule (o N = PGM1 + 2.PGM2 +...+ 2P.PGMp+i). Par exemple pour obtenir un nombre diviseur égal à 12, il faudra choisir PGM 5=0, PGM4=1, PGM3=1 et PGM2=O, PGM1=O. Si le nombre diviseur recherché est inférieur à 8, la cellule CD3 doit être désactivée, et PGM3 doit donc être égal à 0. La sortie de la porte OR2 est alors égale à 0, et donc le deuxième signal d'entrée de la cellule CD2 est continûment égal à 1. De même si le nombre diviseur recherché est inférieur à 4, la cellule CD2 doit également être désactivée, et donc l'élément binaire PGM2 doit être choisi égal à 0. Le chronogramme de la figure 7 représente l'état des signaux d'entrée et de sortie des différentes cellules d'un diviseur tel que représenté sur la figure 6, dans le cas d'une division par 12. Dans ce cas, comme cela a été expliqué plus haut, la cellule CD4 est désactivée, la cellule CD3 réalise une division par 3, et les cellules CD2 et Cl une division par 2. Entre les instants tO et t12, on observe donc 12 périodes du signal de fréquence d'entrée FI1, 6 périodes du signal FI2, 3 périodes du signal FI3 et 1 période du signal de fréquence de sortie F03, la deuxième du période du signal FI3, comprise entre les instants t4 et t8 étant "avalée" par la cellule CD3 de façon à effectuer une division par 3. Le signal d'autorisation reçu sur la deuxième entrée SI3 de la cellule CD3 est continûment au niveau 1; le signal d'autorisation reçu sur la deuxième entrée SI2 de la cellule CD2 présente une période comprise entre les instants t2 et t14, égale à la période du signal de fréquence de sortie F03, et son rapport cyclique est égal 3, à 1/3; le signal d'autorisation reçu sur la deuxième entrée SI1 de la cellule C1 présente une période comprise entre les instants t3 et t15, égale à la période du signal de fréquence de sortie F03, et son rapport cyclique est égal à 1/6; enfin le signal délivré sur la deuxième sortie SO1 de la première cellule C1 présente une période comprise entre les instants t3. 5 et t14.5, égale à la période du signal de fréquence de sortie F03, et son rapport cyclique est égal à 1/12. Pour certaines applications d'un tel circuit diviseur, et notamment lorsqu'il est utilisé dans un synthétiseur de fréquences basé sur la logique CMOS, il est nécessaire d'augmenter ce rapport cyclique qui est d'autant plus faible que la fréquence d'entrée est élevée. Pour cela, la sortie du diviseur est reliée à un circuit permettant d'augmenter le rapport cyclique du signal de sortie. Ce circuit est constitué à partir d'une bascule de type RS comportant deux portes "ET" notées AND4 et AND5, les première et seconde entrées de la porte AND5 recevant respectivement l'inverse du signal de sortie SO1 du diviseur et l'inverse du signal de sortie de la porte AND4, tandis que les première et seconde entrées de la porte AND4 reçoivent respectivement l'inverse de la sortie de la porte AND5 et la sortie d'un convertisseur CMOS/ECL, noté C/E, lui-même relié à une première entrée d'un comparateur de phase 20 d'un synthétiseur de fréquences. La sortie de la porte AND5 est en outre reliée à l'entrée d'un convertisseur ECL/CMOS, noté E/C, dont la sortie est connectée à ladite entrée du comparateur de phase 20. Ainsi, la sortie de la porte AND5 passe à zéro sur un front montant du signal de sortie du diviseur, et elle y reste après la disparition de ce signal de sortie jusqu'à ce que la sortie de la porte AND4 passe elle aussi à zéro après la transformation ECL/CMOS/ECL. Le comparateur aura alors reçu le front haut du signal de sortie du diviseur. La figure 8 donne un autre mode de réalisation d'un circuit diviseur selon l'invention. Les cellules susceptibles d'être désactivées sont différentes de celles de la figure 6, et sont notées CDi'. Chaque cellule CDi' est composée d'une cellule classique Ci telle que représentée sur la figure 1, la sortie SOi de cette cellule étant reliée à une première entrée d'une porte "OU" notée ORi' dont la sortie constitue la sortie SOi' de la cellule CDi'. L'autre entrée de la porte ORi' est reliée à une entrée supplémentaire Ai' de la cellule CDi'. Les autres entrées Ii, SIi et Pi de la cellule Ci constituent les entrées les première, seconde et troisième entrées de la cellule CDi'. De même que sur la figure 6, le rapport de division du circuit diviseur varie entre 2 et 31, et il est fixé par un mot de programmation PGM de cinq éléments binaires notés PGMi (avec i variant de 1 à 5). Un tel diviseur comporte en cascade une cellule classique C1 suivie de trois cellules susceptibles d'être désactivées CD2', CD3' et CD4', de telle sorte que la première sortie Oi d'une cellule de rang i est reliée à la première entrée Ii+1 de la cellule de rang i+l, et que la deuxième sortie SOi' d'une cellule de rang i est reliée à la deuxième entrée SIil1 de la cellule de rang i-1. La première entrée de la cellule Cl reçoit le signal à diviser FI1, et sa seconde sortie SO1, qui délivre un signal de fréquence égale à celle du signal de fréquence de sortie de la dernière cellule active, constitue la sortie du diviseur. La première sortie de la dernière cellule CD4' est reliée à une masse, et sa deuxième entrée est reliée à la borne de tension d'alimentation Vcc de façon à être continûment au niveau logique 1. Les cellules CD2', CD3' et CD4' comportent chacune une entrée supplémentaire respectivement notée A2', A3' et A4'. Le cinquième élément binaire PGM5 du mot de programmation est porté, après inversion par un inverseur INV5, sur l'entrée supplémentaire A4' de la cellule CD4' d'une part, et sur une première entrée d'une porte "ET" notée AND3' d'autre part. Les quatrième et troisième éléments binaires PGM4 et PGM3 sont respectivement portés sur les entrées de programmation P4 et P3 d'une part et, après inversion par un inverseur INV4 et INV3 respectivement, sur une deuxième entrée de la porte AND3' et sur une première entrée d'une porte "ET" notée AND2' respectivement. Les deuxième et premier éléments binaires PGM2 et PGM1 sont respectivement portés sur les entrées de programmation P2 et P1 des cellules CD2 et C1. La sortie de la porte AND3' est reliée d'une part à l'entrée supplémentaire A 3' de la cellule CD3' et d'autre part à une seconde entrée de la porte AND2'. De même, la sortie de la porte AND2' est reliée à l'entrée supplémentaire A2' de la cellule CD2'. Ainsi, la cellule CD4' est désactivée pour la valeur PGM5=0, puisque dans ce cas la sortie S04' de la cellule est portée continûment à 1. De même, la cellule CD3' est désactivée pour les valeurs PGM5=PGM4=0 et la cellule CD2' est désactivée pour les valeurs PGM5=PGM4=PGM3=O. La figure 9 représente un synthétiseur de fréquence utilisant un circuit diviseur tel que décrit précédemment. Ce synthétiseur de fréquence comporte un circuit diviseur de fréquence dont la sortie est reliée à une première entrée d'un circuit comparateur de phase 20. Une seconde entrée de ce circuit comparateur de phase 20 reçoit une fréquence émise par un oscillateur à quartz 30. Ce comparateur de phase 20 est relié à un circuit intégrateur 40 dont la sortie commande un oscillateur variable 50. La sortie de cet oscillateur variable est reliée à l'entrée du circuit diviseur 10 et constitue la sortie du synthétiseur de fréquence. La figure 10 représente schématiquement un radiotéléphone 110 comportant un circuit d'émission 77 et un circuit de réception 88 reliés par l'intermédiaire d'un circulateur 99 à une antenne d'émission/réception 100 et utilisant un synthétiseur de fréquence tel que représenté sur la figure 8. Le circuit d'émission 77 comporte un modulateur 78 délivrant un signal de fréquence intermédiaire fi qui est porté sur une première entrée d'un circuit mélangeur 79 dont une seconde entrée reçoit un signal de sortie d'un synthétiseur de fréquences 80 tel que celui qui a été décrit sur la figure 8. La sortie de ce circuit mélangeur 79 est reliée à un filtre 81 lui-même relié à un 1l amplificateur 82. La sortie de cet amplificateur 82 passe ensuite dans un second filtre 83 avant d'être délivrée sur le circulateur 99. Le circuit de réception 88 comporte un filtre 89 connecté à la sortie du circulateur 99. La sortie de ce filtre 89 est reliée à une première entrée d'un circuit mélangeur 90 dont une seconde entrée reçoit un signal de sortie du synthétiseur de fréquences 80. La sortie de ce circuit mélangeur 90 est relié à un filtre 91 lui-même relié à un amplificateur 92 à contrôle automatique de gain. La sortie de cet amplificateur 92, enfin, est connectée à un démodulateur 93. Il va de soi que des modifications peuvent être apportées aux modes de réalisation qui viennent d'être décrit, notamment par substitution de moyens techniques équivalents sans que l'on sorte pour cela du cadre de la présente invention. Deux modes de réalisation différents de circuit diviseur ont été décrits, mais d'autres moyens logiques peuvent conduire au même résultat. De plus, on aurait également pu choisir de désactiver d'autres cellules que les cellules de fin de chaîne. Il est par exemple possible de désactiver les cellules de début de chaîne, et de déterminer dans chaque cas l'entrée à utiliser. De même, on aurait pu choisir de sélectionner une autre sortie du diviseur que la deuxième sortie de la première cellule de la chaîne. Enfin, le synthétiseur de fréquences de la figure 9 et le radiotéléphone de la figure 10 sont représentés schématiquement de façon à faire apparaître les principaux blocs fonctionnels qui les composent. Leur réalisation peut présenter de nombreuses variantes qui sont connues de l'homme du métier et n'ont donc pas à être décrites ici. REVENDICATIONS 1. Circuit diviseur de fréquence programmable comportant p cellules de division de fréquence disposées en cascade, chacune de ces cellules représentant un rang i de division et étant susceptible d'être commutée entre un mode de division par deux, dit mode normal, et un mode de division par trois, dit mode programmé, une cellule de rang i quelconque comportant: - une première entrée (Ii) pour un signal de fréquence d'entrée (FIi), - une première sortie (0i) pour un signal de fréquence de sortie (FOi) à appliquer à la première entrée (Ii+l) de la cellule de rang supérieur (i+l), - une deuxième entrée (SIi) pour un signal d'autorisation du mode programmé, - une troisième entrée (Pi) pour un signal de programmation, - une deuxième sortie (SOi) pour un signal engendré à partir du signal d'autorisation reçu sur sa deuxième entrée (SIi) et appliqué en tant que signal d'autorisation à la deuxième entrée (SIi1) de la cellule de rang inférieur (i-l), caractérisé en ce qu'au moins une cellule comporte une entrée supplémentaire (Ai, Ai') permettant de la désactiver. 2. Circuit diviseur selon la revendication 1, caractérisé en ce qu'il comporte des moyens pour: - désactiver les cellules de rang p à p- q, sélectionner un signal de sortie dudit circuit diviseur, de fréquence égale à celle du signal de fréquence de sortie (FOpq_1) de la cellule de rang p-q-1. 3. Circuit diviseur selon la revendication 2, caractérisé en ce que pour désactiver une cellule quelconque de rang i, il comporte des moyens permettant de fournir sur la deuxième entrée (SIi_1) de la cellule de rang inférieur (i-l) un signal d'autorisation continûment actif. 4. Circuit diviseur selon la revendication 3, caractérisé en ce que chaque cellule de rang i comporte: - un étage de division par deux du signal de fréquence d'entrée (FIi) de la cellule, constitué à partir d'une première (B1) et d'une seconde (B2) bascule de type D cadencées en inverse l'une de l'autre par ledit signal de fréquence d'entré (FIi), la sortie de la deuxième bascule (B2), qui constitue la sortie (0i) de la cellule, étant rebouclée sur l'entrée de données de la première bascule (B1), - un étage d'avalement constitué à partir d'une troisième (B3) et d'une quatrième bascule (B4) de type D, la sortie de la quatrième bascule (B4) permettant de forcer l'entrée de données de la première bascule (B1), en vue d'un avalement, pour une division par trois dudit signal de fréquence d'entrée (FIi) lorsque les signaux de programmation et d'autorisation de la cellule sont actifs, - et la troisième bascule (B3) comportant, lorsque la cellule est susceptible d'être désactivée, une entrée supplémentaire (Ai) couplée à l'électrode de commande d'un transistor (P), et qui permet lorsque le signal qu'elle reçoit, dit signal d'activation, n'est plus actif, de porter à un niveau continûment actif la sortie de cette troisième bascule (B3) qui constitue par ailleurs la deuxième sortie (SOi) de la cellule. 5. Circuit diviseur selon la revendication 4, caractérisé en ce que ledit signal d'activation est obtenu par une opération "ET" logique entre les signaux de programmation et d'activation de la cellule de rang supérieur i+l. 6. Circuit diviseur selon l'une des revendications 2 à 5, caractérisé en ce qu'il comporte des moyens pour prélever comme signal de sortie, le signal délivré sur la deuxième sortie (SO1) de la première cellule. 7. Circuit diviseur selon la revendication 6, caractérisé en ce qu'il comporte des moyens pour augmenter le rapport cyclique dudit signal de sortie. 8. Synthétiseur de fréquence caractérisé en ce qu'il comporte un circuit diviseur de fréquence programmable selon l'une des revendications 1 à 7. 9. Radiotéléphone dont soit le circuit d'émission soit le circuit de réception comporte un synthétiseur de fréquence selon la revendication 8.