FR 2719416 A1 19951103 FR 9405240 A 19940429 d-1 2719416 PROCEDE DE PASSIVATION DES FLANCS D'UN COMPOSANT SEMICONDUCTEUR A COUCHES MINCES La présente invention a pour objet un procédé de passivation des flancs d'un composant semiconducteur et en particulier d'un transistor à couches minces (TFT pour Thin Film Transistor en langue anglaise) permettant de réduire la conduction dans l'état bloquant. Ce procédé de passivation est particulièrement bien adapté aux procédés de fabrication de TFT utilisés dans les écrans plats à cristaux liquides à circuits de commande (drivers) intégrés ou non intégrés. La présente invention a aussi pour objet un écran obtenu par un tel procédé de fabrication. Un écran plat à cristaux liquides est constitué d'un certain nombre de cellules électro-optiques (pixels pour "picture elements") arrangées en lignes et colonnes, commandées chacune par un dispositif de commutation et comportant deux électrodes encadrant un cristal liquide dont les propriétés optiques sont modifiées en fonction de la valeur du champ qui le traverse. L'adressage par l'électronique de commande périphérique de ces pixels s'effectue par l'intermédiaire des lignes (lignes de sélection) qui commandent l'état passant et non- passant des dispositifs de commutation, et des colonnes (lignes de données) transmettant, lorsque le dispositif de commutation est passant, la tension à appliquer aux bornes des électrodes correspondant au signal de données à afficher. Les électrodes, les dispositifs de commutation, les lignes et les colonnes sont déposés et gravés sur une même plaque substrat. Ils constituent la matrice active de l'écran. Avantageusement, les circuits de commande périphériques sont eux aussi intégrés sur la plaque substrat comportant la matrice active. 2 2719416 La fabrication de tels écrans s'effectue généralement de la manière suivante: sur une plaque-substrat non-conductrice ou passivée (par exemple en verre dans le cas d'écran à projection) sont déposés et gravés la matrice active (les électrodes, les transistors de commande des électrodes, les lignes de connexions aux circuits d'adressages périphériques) et les circuits d'adressage périphériques dans le cas d'une technologie à circuits de commande intégrés. Puis, des cales d'épaisseurs calibrées sont réalisées de manière à maintenir une épaisseur fixée et constante sur tout l'écran, entre la plaque substrat comportant la matrice active, et la contre plaque comportant la ou les contre-électrodes. Le cristal liquide va être introduit sous vide dans le volume ainsi obtenu et l'ensemble scellé par un joint de colle. Dans certains écrans à cristaux liquides, on utilise comme dispositifs de commutation commandant les électrodes de pixels et/ou comme dispositifs de commutation des circuits de commande périphériques, des transistors TFT étagés inverses, c'est à dire, des transistors TFT comportant la grille directement sur le substrat, sous les source et drain. Un procédé de fabrication d'un de ces types de transistors TFT est représenté sur les figures la à ld. Sur une plaque- substrat isolante 1, est déposé puis gravé un niveau de métal 2 réalisant la grille du transistor TFT (figure la). Une couche d'isolant 3, comme par exemple du nitrure de silicium (SiN), est déposée sur l'ensemble de la plaque substrat 1 puis un niveau semiconducteur 4 de Silicium amorphe a-Si et un niveau semiconducteur dopé n + 5 (a-Si-n +) sont déposés et gravés. On réalise ainsi une mesa semiconductrice formée des couches 4 et 5 gravées au cours de la même étape du procédé (figure lb). Une couche métallique est ensuite déposée et gravée de manière à réaliser les source 6 et drain 7 du transistor TFT (figure lc). La partie du niveau semiconducteur dopée 5 (a-Si-n+) non recouverte par les source 6 et drain 7 est éliminée (figure ld). Dans l'état bloqué, la couche semiconductrice dopée 5 permet de bloquer l'injection de porteurs lorsque le transistor TFT est polarisé en 3 2719416 inverse, afin que le courant de fuite loff entre les source 6 et drain 7 soit le plus faible possible. Or, sur une telle structure, les flancs 41 et 42 de la mesa ne sont pas recouverts par la couche de semiconducteur dopée , et il y a injection de porteurs par ses flancs dans le niveau semiconducteur 4, la conséquence étant que le courant de fuite loff augmente pour des tensions de grille Vg très négatives. La figure 2 représentant la courbe 8 courant source-drain Isd en fonction de la tension de grille Vg, illustre ce principe appliqué à l'exemple de la figure 1. Dans cet exemple, le courant Isd (en ordonnée) est de l'ordre 10-6 A (état passant) lorsque la tension de grille Vg (en abscisse) est positive jusqu'à 20 Volts, et de l'ordre de 10-12 à 10-14 A (état bloqué) lorsque la tension de grille Vg est négative. La partie 8' de la courbe représente les valeurs du courant Ids dans le cas de la figure 1. d. Les valeurs du courant Isd augmentent alors du fait de l'absence de semiconducteur dopé sur le flanc 42 du semiconducteur 4, la partie 8" représentant les valeurs souhaitées du courant Isd dans le cas o il y a un niveau semiconducteur dopé 5. Pour pallier à cet inconvénient, plusieurs solutions sont actuellement proposées. La première consiste à déposer et graver la couche semiconductrice dopée 5 de manière à ce qu'elle recouvre totalement la mesa formée par le niveau semiconducteur 4 seul. Cette solution ajoute au procédé de fabrication un dépôt, une photolithographie et une gravure. De même, une seconde solution consiste à intégrer au procédé de fabrication de la figure 1, une étape intermédiaire après la gravure de la mesa, de dépôt, photolithographie et gravure d'un isolant du type SiO2, SiN ou SiOxNy sur les flancs 41 et 42 de la mesa semiconducteur 4- semiconducteur dopé 5. Cette solution ajoute au procédé une étape supplémentaire complexe du fait de l'alignement critique à observer pour graver l'isolant. La présente solution permet d'obtenir un courant de fuite très faible équivalent à ceux obtenus par les procédés de l'art antérieur évoqués plus haut ou du moins suffisamment faible dans la gamme de 4 2719416 tension utilisée, grâce à un procédé de fabrication simple et économique ne nécessitant pas d'étapes supplémentaires complexes comme celles que les solutions de l'art connu proposent. En effet, la présente invention concerne un procédé de fabrication de composants semiconducteurs en couches minces, comme par exemple, des transistors étagés directs ou inverses, ou des diodes, au cours duquel est réalisée une mesa comportant au moins un niveau semiconducteur, et est caractérisé en ce qu'il comporte une étape de passivation des faces gravées du niveau semiconducteur de la mesa avant le retrait d'un masque ayant servi lors de la gravure. Ce masque protège les parties du semiconducteur à ne pas oxyder, et a été créé au cour de la photogravure de la mesa (par exemple, résine qui a servi à graver la mesa). Une autre caractéristique importante de la présente invention est que la résine ayant servi à la gravure de la mesa peut être retirée au cours de cette même étape de passivation des faces du niveau semiconducteur de la mesa, la technique de passivation oxydant les faces ayant pour autre caractéristique d'attaquer la résine. La présente invention concerne aussi un écran à cristaux liquides dans le procédé de fabrication duquel est intégré une de ces caractéristiques. La présente invention sera mieux comprise et des avantages supplémentaires apparaîtront à la lecture de la description qui va suivre illustrée par les figures suivantes: les figures la à ld déjà décrites, représentent un procédé de fabrication selon l'art connu, d'un transistor TFT étagé inverse, la figure 2 déjà décrite, représente la courbe du courant Ids source-drain en fonction des valeurs de la tension de grille Vg, dans le cas d'un transistor TFT réalisé selon l'exemple de la figure 1, les figures 3a à 3d représentent une étape du procédé de fabrication d'un transistor TFT étagé inverse selon l'invention, 2719416 la figure 4 représente une étape du procédé de fabrication d'un transistor TFT étagé direct réalisé selon l'invention, la figure 5a représente une vue en coupe d'une diode réalisée selon l'art connu, 5. et la figure 5b représente une vue en coupe d'une diode du même type que celle de la figure précédente réalisée selon l'invention. Par soucis de clareté, sur les différentes figures, les mêmes éléments ont gardé les mêmes référence. La figure 3a représente une vue en coupe d'un transistor TFT étagé inverse en début de phase de fabrication, du type de celui réalisé par l'exemple des figures la à Id. Le niveau de grille 2 a été déposé et gravé sur le substrat 1 (figure 3a), le niveau isolant 3 a été déposé et la mesa niveau semiconducteur 4 - niveau semiconducteur dopé 5 gravée sur l'isolant (figure 3b). Avant de retirer la partie 9 de la résine ayant servi à la gravure de la mesa, les flancs 41 et 42 de la mesa sont passives, par exemple, par oxydation, nituration ou oxynitruration, en attaquant la plaque-substrat attaquée par un gaz de type 02, N2 ou N02 dans un appareil à plasma. Ainsi, les flancs du niveau semiconducteur 4 qui ne sont pas protégés par la résine 9 sont passives respectivement en SiOx, SiNx ou SiOxOy sur l'épaisseur désirée, typiquement entre 100 et 500 A. Après cette passivation, la résine 9 (figure 3c) est retirée, et les source 6 et drain 7 en matériau conducteur sont déposés et gravés afin de réaliser totalement le transistor TFT (figure 3d). Ainsi, le courant de fuite loff est très fortement diminué grâce à cette couche isolante sans pour cela rajouter aucune étape coûteuse ou longue au procédé. Avantageusement, les étapes de passivation et de retrait de la résine peuvent être faites simultanément, cela permettant de gagner du temps. Dans ce cas, à la fin de la gravure de la résine, la surface supérieure de la résine est oxydée superficiellement et un nettoyage standard du type BHF est nécessaire. Cette opération devant de toutes les façons être faite en fin de procédé pour nettoyer les plaques, il n'y a donc pas d'ajout d'étapes supplémentaires. De préférence la couche de passivation des flancs du transistor TFT sera une barrière d'oxydes, car le gap d'un oxyde de Silicium est de I'ordre de 9eV alors que celui d'un nitrure est de l'ordre de 5eV. Cependant, une couche d'oxynitrure peut être intéressante du fait de la très bonne interface avec le semiconducteur et du fait de la qualité de la couche obtenue, comparée à celle obtenue par oxydation du semiconducteur avec du 02. L'article de Atsushi MASUDA et al "Novel oxidation process of hydrogenated amorphous silicon utilizing nitrous oxide plasma" (Appl.Phys.Lett.61 du 17 août 1992) décrit un tel traitement ainsi que ses avantages. Pour passiver les flancs du semiconducteur, plusieurs méthodes peuvent être utilisées. Par exemple, un plasma "asher" (en i15 français, "qui réduit en cendre") conventionnel du type de ceux utilisés pour retirer la résine peut être utilisé. De préférence, le gaz utilisé sera du 02 ou N20 avec un débit de 5 sccm pour chaque gaz, la puissance comprise entre 600 et 1200 W, sous une pression comprise entre 700 et 1500 mT, pendant une durée comprise entre 20 et 60 Mn et sous une température comprise entre 80 etr 1 20 c. Une autre méthode peut être par gravure par ions réactifs ("RIE" pour "Reactive Ion Etching" en langue anglaise), avec du 02, avec une puissance entre 600 et 800 W correspondant respectivement à 0,2 et 0,3 Wcm-2, sous une pression de l'ordre de 100 mT et pendant une durée comprise entre 5 et 20 mn. La passivatrion des flancs de la mesa peut aussi être effectuée dans un réacteur de gravure sèche par plasma ("Hot Wall Dry Etcher" en langue anglaise), sous une température de plus de 200 c, une pression de l'ordre de 100 mT, pendant une durée de l'ordre de 600 s et avec un gaz de N20. Le procédé selon l'invention décrit plus haut peut être aussi appliqué à la fabrication de transistors TFT étagés directs, c'est à dire 7 2719416 comportant les source et drain entre la plaque-substrat et la grille. La figure 4 représente une vue en coupe d'un transistor TFT étagé direct. De tels transistors peuvent être obtenus avec seulement trois niveaux de masquage. Sur la plaque substrat 1 sont déposés et gravés les source 10 et drain 11 (premier masque), une mesa est ensuite réalisée comportant un premier niveau semiconducteur 12 et un second niveau isolant 13 (second masque), puis un niveau conducteur-grille 14 est déposé et gravé (troisième masque). Il apparait des zones critiques qui sont les flancs 15 et 16 du niveau semiconducteur 12 en contact direct avec le niveau conducteur-grille 14. Tous les risques de court-circuits peuvent être annulés en passivant ces zones, par ajout d'une étape supplémentaire après la gravure de la mesa, selon l'invention dans son procédé de fabrication. Cette étape consistant à se servir de la résine utilisée lors de la gravure de la mesa, pour oxyder, nitrurer ou oxynitrurer les flancs du transistor TFT de la figure 4, comme cela est expicité plus haut. Le procédé selon l'invention peut être aussi être appliqué à la fabrication de diodes. La figure 5a représente une vue en coupe d'une diode PIN connue. Sur une plaque-substrat isolante 1, une mesa est réalisée superposant à une couche semiconductrice dopée n 20, une couche semiconductrice 21 (par exemple en a-Si ou en SiGe) et une couche semiconductrice dopée p 22. Un niveau isolant 23 est ensuite déposé et gravé, puis le contact conducteur 24 est déposé et gravé de manière à former un contact avec le dernier niveau semiconducteur dopé p 22. Un problème de mauvaise isolation entre les flancs de la mesa et le niveau conducteur 24 peut se poser et un courant non désiré s'établir entre les deux électrodes au niveau du flanc du semiconducteur intrinsèque. De la même manière que précédemment, au cours du procédé de fabrication de la diode, la résine utilisée lors de la gravure de la mesa et qui reste sur la partie supérieure de celle-ci va être utilisée pour passiver les flancs 25 et 26 par oxydation, nitruration ou oxynitruration selon l'étape décrite plus haut selon l'invention. Ainsi, une 8 2719416 double isolation peut être réalisée sans ajouter d'étapes complexes supplémentaires, comme indiqué sur la figure 5b sur laquelle apparaissent les couches de passivation 27 et 28, ou une isolation unique peut aussi être réalisée par passivation des flancs en éliminant I'étape du procédé de fabrication consistant à déposer puis graver le niveau isolant 23. La présente invention s'applique à tous les procédé de fabrication de composants de type semiconducteur en couches minces, et particulièrement aux transistors, étagés direct ou inverse, et diodes constituant les dispositifs de commande des électrodes de pixels et des circuits de commande périphériques, intégrés ou non intégrés sur la même plaque substrat, pour les écrans plats utilisant des cristaux liquides. 9 2719416 REVENDICATIONS 1. Procédé de fabrication de composants semiconducteurs en couches minces au cours duquel est réalisée une mesa (4,5,9) comportant au moins un niveau semiconducteur (4), caractérisé en ce qu'il comporte une étape de passivation des faces gravées (41,42;15,16;27,28) du niveau semiconducteur (4,12,21) de la mesa (4,5,9) avant le retrait d'un masque (9) ayant servi lors de la gravure. 2. Procédé de fabrication de composants semiconducteurs en couches minces selon la revendication 1, caractérisé en ce que le masque (9) est constitué par la résine (9) ayant servi à la gravure de cette mesa (4;12;21). 3. Procédé de fabrication de composants semiconducteurs en couches minces selon la revendication 2, caractérisé en ce que la résine (9) ayant servi à la gravure de la mesa (4,5,9) est retirée au cours d'une seconde étape, après l'étape de passivation des faces (41,42;15, 16;27,28) du niveau semiconducteur (4,12,21) de la mesa (4,5,9). 4. Procédé de fabrication de composants semiconducteurs en couches minces selon la revendication 2, caractérisé en ce que la résine (9) ayant servi à la gravure de la mesa (4,5,9) est retirée pendant l'étape de passivation des faces (41,42;15,16;27,28) du niveau semiconducteur (4,12,21) de la mesa (4,5,9). 5. Procédé de fabrication de composants semiconducteurs en couches minces selon l'une quelconque des revendications précédentes, caractérisé en ce que la passivation des faces (41,42;15,16;27,28) du niveau semiconducteur (4,12,21) de la mesa (4,5,9) est réalisée par oxydation, nitruration ou oxynitruration. 6. Procédé de fabrication de composants semiconducteurs en couches minces selon la revendication 5, caractérisé en ce que la passivation des faces (41,42;15,16;27,28) du niveau semiconducteur (4,12,21) de la mesa (4,5,9) est réalisée grâce à un plasma de type "Asher". 7. Procédé de fabrication de composants semiconducteurs en couches minces selon la revendication 5, caractérisé en ce que la passivation des faces (41,42; 15,16;27,28) du niveau semiconducteur (4,12,21) de la mesa (4,5,9) est réalisée grâce à une méthode de type gravure par ions réactifs. 8. Procédé de fabrication de composants semiconducteurs en couches minces selon la revendication 5, caractérisé en ce que la passivation des faces (41,42;15,16;27,28) du niveau semiconducteur (4,12,21) de la mesa (4,5,9) est réalisée grâce à un réacteur de gravure sèche par plasma. 9. Procédé de fabrication de composants semiconducteurs en couches minces selon l'une quelconque des revendications précédentes, caractérisé en ce que le composant semiconducteur est un transistor étagé direct ou inverse, ou une diode. 10. Procédé selon l'une des revendications précédentes, caractérisé en ce qu'il s'intègre à un procédé de fabrication d'un écran plat à cristaux liquide. 11. Ecran plat à cristaux liquide, caractérisé en ce qu'il est réalisé par un procédé de fabrication dans lequel est intégré le procédé de fabrication de composants semiconducteurs selon l'une quelconque des revendications 1 à 9.