FR 2718864 A1 19951020 FR 9404656 A 19940419 DISPOSITIF DE TRAITEMENT NUMÉRIQUE AVEC INSTRUCTIONS DE RECHERCHE DU MINIMUM ET DU MAXIMUM L'invention concerne un dispositif de traitement numérique avec des instructions dédiées à la détermination d'un minimum ou d'un maximum. Elle s'applique aux processeurs de traitement du signal. Dans certaines applications spécialisées (par exemple en téléphonie numérique GSM), il est nécessaire de déterminer le minimum ou le maximum dans un flot d'opérandes. Le temps nécessaire à l'exécution de cette recherche d'un minimum ou d'un maximum peut poser un problème, pour tous ces traitements dits en temps réel, pour lesquels le temps de traitement d'un flot de données doit être inférieur au temps de renouvellement du flot de données. Les processeurs de traitement-de signal connus et plus ou moins spécialisés comportent tous une unité arithmétique et logique pour effectuer des opérations sur un ou deux opérandes et au moins un registre d'accumulation qui sert à mémoriser le résultat de la dernière opération calculée par l'unité arithmétique et logique, pour fournir notamment cet opérande à l'unité arithmétique et logique pour l'opération suivante. Les opérandes peuvent être fournis par plusieurs sources, dont généralement un registre gauche et un registre droit associés à l'unité arithmétique et logique, et le registre d'accumulation, comme on vient de le dire. Des informations sur l'opération en cours sont fournies par l'unité arithmétique et logique. Le transfert du résultat dans le registre d'accumulation se fait en général via un circuit de saturation logique, qui permet d'éviter les dépassements de capacité et donc de réduire les risques d'auto-oscillations, en limitant le résultat vers les plus forts poids. Avec une telle architecture, le calcul du minimum ou du maximum entre deux opérandes nécessite l'utilisation de plusieurs instructions classiques, à savoir une comparaison, l'unité arithmétique et logique effectuant pour cette comparaison une soustraction entre les deux opérandes et des instructions conditionnelles sur les différents bits d'information délivrés par l'unité arithmétique et logique pendant ce calcul, comme par exemple le bit de signe et différents bits de report, pour déterminer l'opérande le plus grand ou le plus petit et le transférer dans le registre d'accumulation. Selon le nombre de conditions à prendre en compte (en fonction de la représentation numérique utilisée pour les opérandes), ce sont au moins deux ou trois cycles instructions par paire d'opérandes qui sont nécessaires. Si l'on ne dispose que d'un temps de traitement très court pour déterminer le minimum ou le maximum dans un flot de données, ces deux ou trois cycles instruction par paire d'opérandes sont loin d'être négligeables. Un objet de l'invention est de proposer un dispositif de traitement numérique capable de traiter ce calcul de minimum ou de maximum d'une paire d'opérandes en un seul cycle instruction. Selon l'invention, on modifie la structure du dispositif de traitement numérique, pour effectuer les tests conditionnels et le chargement dans le registre d'accumulation de l'opérande le plus petit ou le plus grand, en parallèle de l'opération de soustraction entre les opérandes effectuée par l'unité arithmétique et logique. Un autre objet de l'invention est de modifier la structure du dispositif de traitement numérique sans trop affecter la valeur de la durée d'un cycle instruction: on veut pouvoir calculer en un seul cycle instruction le minimum ou le maximum entre deux opérandes, avec un cycle d'instruction aussi court que possible. L'invention propose notamment d'utiliser un premier circuit et un deuxième circuit pour d'une part déterminer le plus grand ou le plus petit opérande et pour d'autre part charger ce plus grand ou ce plus petit opérande dans le registre d'accumulation. Telle que revendiquée, l'invention concerne un dispositif de traitement numérique qui comporte une unité arithmétique et logique et un registre d'accumulation. L'unité arithmétique et logique reçoit un premier opérande et - un deuxième opérande respectivement sur une première entrée et sur une deuxième entrée. L'unité arithmétique et logique délivre en sortie des bits d'information relatifs à l'opération arithmétique ou logique effectuée, vers un registre d'accumulation. Selon l'invention, le dispositif de traitement numérique comporte en outre un premier circuit pour déterminer l'opérande le plus grand, respectivement le plus petit et un deuxième circuit pour transférer l'opérande ainsi déterminé dans le registre d'accumulation. Selon une caractéristique de l'invention, le premier circuit est un circuit conditionnel et le deuxième circuit comprend un premier multiplexeur et un deuxième multiplexeur. Selon une caractéristique de l'invention, le circuit conditionnel reçoit en entrée des bits d'information de l'unité arithmétique et logique et délivre en sortie une commande conditionnelle vers le premier multiplexeur. Celui-ci commute sur sa sortie soit le premier opérande, soit le deuxième opérande selon la valeur binaire de la commande conditionnelle. Le deuxième multiplexeur reçoit sur une première entrée la sortie du premier multiplexeur et sur une deuxième entrée, la sortie de l'unité arithmétique et logique. Il a sa sortie couplée au registre d'accumulation, pour transférer la sortie du premier multiplexeur dans le registre d'accumulation sur instruction d'une unité de commande de calculer le minimum ou le maximum entre le premier opérande et le deuxième opérande. En particulier, pour des opérandes représentés selon un format binaire signé en complément à deux et sur n bits affectés d'un poids allant de 0 à n-l, le circuit conditionnel reçoit de l'unité arithmétique et logique le bit de signe du résultat (bit de poids n-l), un premier bit de report du bit de poids n-2 sur le bit de signe et un deuxième bit de report au delà du bit de signe. Selon l'invention, le circuit conditionnel comporte une première porte OU exclusif recevant en entrées le premier bit de report et le deuxième bit de report, et une deuxième porte OU exclusif recevant en entrées la sortie de la première porte et le bit de signe et délivrant en sortie la commande conditionnelle. De préférence, le dispositif de traitement numérique comporte un circuit de saturation logique en sortie de l'unité arithmétique et logique et le deuxième multiplexeur reçoit sur sa deuxième entrée la sortie du circuit de saturation logique. D'autres caractéristiques et avantages de l'invention sont présentés dans la description qui suit, faite à titre indicatif et non limitatif de l'invention et en référence aux dessins annexés dans lesquels: - la figure 1 représente un dispositif de traitement numérique selon l'invention; - la figure 2 représente un exemple numérique d'élaboration de la condition selon l'invention. Un dispositif de traitement numérique comporte une unité de commande UC qui assure l'enchaînement des opérations et gère le fonctionnement des autres éléments du dispositif. Sa complexité dépend de l'architecture du dispositif et des fonctions arithmétiques et logiques envisagées. Le dispositif de traitement numérique comporte classiquement comme autres éléments, une unité arithmétique et logique ALU, un registre d'accumulation A et des registres sources Rl, R2 et un circuit logique de saturation SAT. L'unité arithmétique et logique ALU peut effectuer diverses opérations comme des additions, soustractions, décalages logiques ou arithmétiques, ET logiques, OU logiques, comparaisons, incrémentations etc., selon sa complexité. Elle opère sur un ou deux opérandes qui lui sont fournis sur une entrée gauche G ou une entrée droite D. Ces opérandes peuvent être par exemple fournis par des registres sources R1 ou R2, ou encore par le registre d'accumulation A. Elle fournit le résultat de l'opération effectuée sur une sortie OUT. Ce résultat est éventuellement transféré dans le registre d'accumulation A. Elle délivre aussi des bits d'information sur l'opération effectuée. En général, ces bits d'information sont mémorisés dans un registre de conditions Rc, représenté en pointillé sur la figure 1. L'unité arithmétique est contrôlée par l'unité de commande UC, qui lui envoie un code instruction INS correspondant à l'opération arithmétique et logique à effectuer. Elle peut aussi être contrôlée par un registre d'état (non représenté), contenant par exemple le format des opérandes pour l'opération courante, quand l'unité arithmétique et logique est prévue pour pouvoir travailler sur plusieurs formats: opérandes signés, non signés, format entier ou fractionnel, sur 8 ou 16 bits... Le circuit de saturation logique SAT est placé entre la sortie OUT de l'unité arithmétique et logique et le registre d'accumulation A, et reçoit différents bits d'information de l'unité arithmétique et logique. Ces bits d'information sont: les deux bits de report de plus fort poids et le bit de signe du résultat. Leur décodage permet en cas de dépassement de capacité, de saturer le résultat soit à la limite inférieure, soit à la limite supérieure de la représentation. Pour une représentation sur 16 bits en entier signé, il sature ainsi soit à la valeur -215 soit à la valeur +215-1. Les fonctions les plus courantes du traitement numérique utilisent ces différents circuits bien connus de l'homme du métier, qui ne seront pas détaillés plus avant. Selon l'invention, le dispositif de traitement numérique comporte un premier circuit pour déterminer lequel de deux opérandes appliqués en entrées de l'unité arithmétique et logique est l'opérande le plus petit ou le plus grand et un deuxième circuit pour transférer l'opérande ainsi déterminé dans le registre d'accumulation A. De préférence, le premier circuit est un circuit conditionnel COND et le deuxième circuit comprend un premier multiplexeur MUX1 et un deuxième multiplexeur MUX2. Le premier multiplexeur MUX1 reçoit en entrées l'entrée gauche G et l'entrée droite D de l'unité arithmétique et logique. Sa sortie est connectée sur une entrée du deuxième multiplexeur MUX2 dont une deuxième entrée est fournie par la sortie du circuit de saturation logique SAT. La sortie du deuxième multiplexeur est connectée sur l'entrée du registre d'accumulation A. Le deuxième multiplexeur MUX2 est commandé par l'unité de commande UC pour commuter soit la sortie du premier multiplexeur MUXl, soit la sortie de l'unité arithmétique et logique ou le cas échéant du circuit de saturation logique SAT, selon l'instruction INS envoyée à l'unité arithmétique et logique. Notamment, sur l'instruction MIN de déterminer le plus petit opérande ou sur l'instruction MAX de déterminer le plus grand opérande, l'unité de commande UC envoie une commande K sur le deuxième multiplexeur MUX2, pour commuter la sortie du premier multiplexeur MUXl sur le registre d'accumulation A. Le premier multiplexeur MUX1 est lui commandé par une commande conditionnelle E élaborée par le circuit conditionnel COND. Selon la valeur binaire O ou 1 de la commande conditionnelle, le multiplexeur MUXl commute en sortie l'opérande présent sur l'entrée gauche ou l'opérande présent sur l'entrée droite D. Le circuit conditionnel élabore la commande conditionnelle E à partir des bits d'information fournis par l'unité arithmétique et logique pendant qu'elle effectue la comparaison entre les deux opérandes. Pour une représentation en virgule fixe signée en complément à deux, ces bits d'information sont le bit de signe S du résultat, et les deux bits de report de plus fort poids C1 et C2. Pour une représentation sur n bits o le bit de poids le plus fort (n- l) est le bit de signe et le bit de poids le moins fort égal à zéro, le premier bit de report Cl est le bit de report du bit de poids n-2 sur le bit de signe S, et le deuxième bit de report C2 est le bit de report au-delà du bit de signe S. Dans la suite on parle pour C1 du bit de report du bit de poids le plus fort "-1" sur le bit de signe. Ces différents bits d'information sont représentés sur la figure 2, dans un exemple numérique. Les bits de report permettent de déterminer le signe vrai du résultat, en cas de dépassement de capacité. De manière simplifiée, si les deux bits de report sont égaux, il n'y a pas de dépassement de capacité et le bit de signe vrai est le bit de signe du résultat. Si les bits de report sont différents, il y a dépassement de capacité et, le bit de signe vrai est l'inverse du bit de signe du résultat. Dans l'exemple de la figure 2, les opérandes sont représentés dans un format 8 bits signé. Le bit de signe est donc le bit de poids 7, tout à gauche. Le bit de plus fort poids "-1" tel que défini ci-dessus, est le bit de poids 6, à droite du bit de signe. L'unité arithmétique effectue une soustraction entre l'opérande gauche et l'opérande droit. Pour cela, l'unité arithmétique et logique calcule d'abord le complément à deux D' de l'opérande droit, puis additionne l'opérande gauche et ce complément à deux D'. Dans cette addition, le bit de report Cl du bit de poids le plus fort "-1" sur le bit de signe est égal à 1, le bit de signe S du résultat est égal à 1 et le bit de report C2 au delà du bit de signe est égal à 1. Le circuit conditionnel COND élabore alors la commande conditionnelle E: E = (C1 XOR C2) XOR S En l'occurrence, dans l'exemple de la figure 2, la commande conditionnelle E vaut 1 et veut dire que l'opérande le plus grand est l'opérande droit, le signe vrai du résultat étant négatif. Le multiplexeur MUX1 commute alors cet opérande droit sur sa sortie. Si on retient cette logique binaire, à savoir qu'une commande conditionnelle E égale à 1 signifie que l'opérande recherché est l'opérande droit, l'instruction MAX de recherche du plus grand correspond pour l'unité arithmétique et logique à la soustraction entre l'opérande gauche et l'opérande droit, c'est à dire à l'addition entre l'opérande gauche et le complément à deux de l'opérande droit. L'instruction MIN de recherche du plus petit correspond pour l'unité arithmétique à effectuer la soustraction entre l'opérande droit et l'opérande gauche, c'est à dire l'addition du complément à deux de l'opérande gauche avec l'opérande droit. D'une manière pratique, dans une recherche du minimum ou du maximum dans un flot d'opérandes, on utilisera le registre d'accumulation A à la fois comme registre source et registre destination: on initialisera le registre d'accumulation A avec un premier opérande, puis on déterminera à chaque fois le minimum ou le maximum entre l'opérande contenu dans le registre d'accumulation A et un nouvel opérande présenté par un autre registre source, par un exemple par le registre Rl. Le registre d'accumulation est ainsi représenté en pointillé sur la figure 1 à côté des autre registres sources R1 et R2. Le dispositif de l'invention est particulièrement avantageux, car, en effectuant les opérations conditionnelles et de transfert de l'opérande recherché dans le registre d'accumulation A, en parallèle sur l'unité arithmétique et logique et le circuit logique de saturation, on effectue cette opération en un seul cycle instruction. De plus, Le dispositif de l'invention est particulièrement simple pour l'utilisateur, car la recherche d'un minimum ou d'un maximum est codée en une seule instruction. Enfin, par rapport à une architecture classique avec circuit de saturation logique, le cycle instruction est seulement affecté par le temps de transfert d'un multiplexeur. En effet, le chemin critique sans le dispositif de l'invention est donné par: tlcritique= tALU + tSAT et le chemin critique avec le dispositif de l'invention est donné par: t2critique= tALU + tCOND + tMUXl + tMUX2 Or le passage dans le circuit de saturation SAT consiste en un test de dépassement (décodage du bit de signe, et des deux bits de report de plus fort poids et test du même type que celui effectué dans le circuit conditionnel COND) et dans le transfert en sortie du résultat de l'unité arithmétique et logique ou de la valeur saturée (valeur maximum ou minimum du format). On a donc tSAT t tCOND + t MUXi On augmente donc le temps de cycle instruction du temps de transfert dans le deuxième multiplexeur, soit une augmentation de l'ordre de 3% dans une technologie CMOS. En terme de surface de circuit, l'architecture de l'invention se traduit par une augmentation de l'ordre de 2% par rapport à une architecture classique. Pour des applications utilisant ces recherches de minimum ou de maximum, tout ceci est négligeable devant le gain sur le nombre de cycles instructions nécessaires pour effectuer ces recherches et influe peu sur les coûts. Toute modification mineure du présent dispositif reste du domaine de l'invention. En particulier, le dispositif numérique peut ne pas comporter de circuit de saturation logique, le deuxième multiplexeur recevant alors sur sa deuxième entrée, la sortie de l'unité arithmétique et logique. Le dispositif de traitement numérique peut encore comporter un circuit d'arrondi en sortie de l'unité arithmétique. Enfin, le dispositif de traitement numérique de l'invention s'applique aux différentes représentations binaires signées ou non avec adaptation éventuelle du circuit de condition. REVENDICATIONS 1. Dispositif de traitement numérique, comportant une unité arithmétique et logique (ALU) et un registre d'accumulation (A), l'unité arithmétique et logique recevant un première opérande et un deuxième opérande respectivement sur une première entrée (G) et une deuxième entrée (D) et délivrant des bits d'information relatifs à l'opération courante, caractérisé en ce qu'il comporte en outre un premier circuit pour déterminer l'opérande le plus grand, respectivement le plus petit et un deuxième circuit pour transférer l'opérande ainsi déterminé dans le registre d'accumulation (A). 2. Dispositif de traitement numérique selon la revendication 1, comportant une unité de commande (UC), l'unité arithmétique et logique délivrant le résultat d'une opération sur les deux opérandes d'entrées sur une sortie (OUT) vers le registre d'accumulation, caractérisé en ce que le premier circuit est un circuit conditionnel (COND) et en ce que le deuxième circuit comprend un premier multiplexeur (MUXl) et un deuxième multiplexeur (MUX2), le circuit conditionnel recevant en entrée les dits bits d'information fournis par l'unité arithmétique et logique pour délivrer en sortie une commande conditionnelle (E) vers le premier multiplexeur (MUXl) pour qu'il commute sur sa sortie soit le premier opérande, soit le deuxième opérande selon la valeur binaire de la commande conditionnelle (E), le deuxième multiplexeur (MUX2) recevant sur une première entrée la sortie du premier multiplexeur et sur une deuxième entrée, la sortie (OUT) de l'unité arithmétique et logique, et ayant sa sortie couplée au registre d'accumulation (A), pour transférer la sortie du premier multiplexeur (MUX1) dans le registre d'accumulation sur instruction de l'unité de commande (UC) de calculer le minimum (MIN) ou le maximum (MAX) entre le premier opérande et le deuxième opérande. 3. Dispositif de traitement numérique selon la revendication 2, pour des représentations binaires signées en complément à deux et sur n bits de poids allant de 0 à n-l, caractérisé en ce que le circuit conditionnel (COND) reçoit comme bit d'information le bit de poids n-l qui est le bit de signe (S) du résultat, un premier bit de report (Cl) du bit de poids n-2 sur ledit bit de signe et un deuxième bit de report (C2) au delà dudit bit de signe, et comporte une première porte OU exclusif recevant en entrées ledit premier bit de report (Cl) et ledit deuxième bit de report (C2) et une deuxième porte OU exclusif recevant en entrées la sortie de la première porte et ledit bit de signe (S) et délivrant en sortie la commande conditionnelle (E). 4. Dispositif de traitement numérique selon la revendication 2 ou 3, qui comporte un circuit de saturation logique (SAT) sur la sortie (OUT) de l'unité arithmétique et logique, caractérisé en ce que le deuxième multiplexeur (MUX2) reçoit sur sa deuxième entrée, la sortie du circuit de saturation logique.