FR 2715012 A1 19950713 FR 9412603 A 19941021 1 2715012 SYNTHÈSE EN FRÉQUENCE PAR FRACTIONS N À CORRECTION D'ERREUR RESIDUELLE ET PROCEDE ASSOCIE De façon globale, cette invention concerne la synthèse en fréquence et, plus spécifiquement, cette invention concerne la synthèse en fréquence utilisant des techniques de division par fractions. En général, les systèmes de communication de fréquence radio (R.F.) comprennent au moins deux unités de communication. Chaque unité de communication comprend un10 émetteur/récepteur pour l'émission et la réception de signaux R.F. sur un canal d'une pluralité de canaux R.F. Chaque émetteur/récepteur comprend un synthétiseur en fréquence pour générer des signaux R.F.. Dans la synthèse en fréquence, on cherche à obtenir la sortie de fréquence choisie dans un temps aussi court que possible avec des sorties parasites minimisées. Les sorties parasites en question sont associées d'ordinaire à un détecteur de phase et surviennent à la fréquence de fonctionnement du détecteur de phase qui est égal à20 l'espacement de canal dans une boucle à blocage de phase sans fraction. Alors, la largeur de bande de la boucle à blocage de phase doit être petite par rapport à l'espacement de canal pour minimiser les sorties parasites. Une réduction de la largeur de bande augmentera le temps25 requis pour obtenir la fréquence choisie. La division par fractions N peut résoudre ce problème en permettant au détecteur de phase de fonctionner à une fréquence bien plus grande pour le même espacement de canal. Cela permet à la largeur de bande de la boucle à30 blocage de phase d'être bien plus grande et le temps de blocage requis est alors bien plus faible. Deux exemples de systèmes de division par fractions peuvent être trouvés dans le Brevet U.S. N 5 093 632 intitulé "Synthèse par 2 2715012 Fractions N à Accumulateur Basculé et Correction d'Erreur Résiduelle" dont l'auteur est Hietala et ass. et le Brevet U.S. N 5 166 642 intitulé "Synthèse par Fractions N à Plusieurs Accumulateurs et Recombinaison en Série" dont l'auteur est Hietala. Dans un cas limité, le schéma de division par fractions peut utiliser un très grand fractionnement de telle façon que les parasites résiduels apparaissent sous la forme d'un bruit accru de bande secondaire au lieu de parasites discrets. Tout système de division par fractions n'est pas parfait par le fait qu'il restera des parasites résiduels sur l'espacement en fréquence ou un bruit trop accru de bande secondaire pour le cas limité mentionné ci-dessus. Cela surviendra car le système par fraction crée une15 séquence quelque peu aléatoire pour déplacer le diviseur de boucle principale de telle façon que la fréquence moyenne soit correcte. Par conséquent, la séquence par fractions contient l'information désirée de décalage en fréquence avec un terme additionnel de bruit résiduel. L'augmentation du nombre d'accumulateurs et du taux auquel fonctionnent les accumulateurs peut réduire l'amplitude de la forme d'onde de bruit résiduel et couper la sortie parasite à une fréquence donnée de décalage. Eventuellement, on atteindra un point o le nombre25 d'accumulateurs et leur taux de fonctionnement ne peuvent être augmentés, de plus, à cause des limitations de vitesse ou de celles du diviseur. Alors, chaque système atteindra une limite de performance parasite même avec un schéma de division par fractions. Dans certains systèmes, cette limite parasite ne sera pas acceptable. Ces parasites résiduels peuvent être réduits, de plus, à l'aide d'un convertisseur D/A pour convertir une certaine combinaison du contenu interne des accumulateurs en une forme analogique puis pour appliquer 3 2715012 ce signal analogique au filtre de boucle via un condensateur de couplage. Un tel système est connu comme le cas simple d'un accumulateur de la Figure 1. Un tel système de correction d'erreur résiduelle n'est pas bien adapté à la conception de circuit intégré car le choix du condensateur sera critique et même si une valeur précise de condensateur peut être obtenue, le circuit résultant ne conservera pas l'équilibre requis entre le connecteur de commande du diviseur et le10 connecteur de correction d'erreur résiduelle en température, en tolérance et en durée de vie. Par conséquent, il serait avantageux de préconiser un procédé de correction d'erreur résiduelle pour une synthèse par fractions N pouvant être mise en oeuvre sous la forme15 d'un circuit intégré et supportant des variations de température, de tolérance et de durée de vie. De plus, il serait avantageux que le procédé de correction d'erreur résiduelle améliore la performance sur parasites pour le nombre d'accumulateurs et le taux auquel ils fonctionnent. La Figure 1 est une illustration sous forme de synoptique d'une synthèse en fréquence par fractions N utilisant une correction d'erreur résiduelle de l'art antérieur; la Figure 2 est une illustration sous forme de synoptique d'un radiotéléphone pouvant utiliser la présente invention; la Figure 3 est une illustration plus détaillée sous forme de synoptique d'un radiotéléphone selon la présente invention; la Figure 4 est une illustration sous forme de synoptique d'un synthétiseur en fréquence selon la présente invention; 4 2715012 la Figure 5 est une illustration détaillée sous forme de synoptique d'un synthétiseur en fréquence selon la présente invention; et la Figure 6 est une illustration détaillée sous forme d'un synoptique d'une pompe de charge, usuellement référencée, de même, comme un modulateur selon la présente invention. Le mode de mise en oeuvre préféré de la présente invention est utilisé dans un synthétiseur en fréquence dans lequel une sortie d'oscillateur variable est fournie à un diviseur digital. Le diviseur digital possède un rapport de division numérique. La sortie du diviseur digital fournit une entrée d'un circuit de comparaison de phase. L'autre entrée du circuit de comparaison de phase est15 filtrée pour enlever tous les composants externes de bruit puis est fournie à une entrée de commande de l'oscillateur variable. L'entrée de commande est telle que la fréquence de sortie de l'oscillateur variable se réglera elle-même jusqu'à être égale à la fréquence de l'oscillateur de20 référence multipliée par le taux de division numérique. Le taux de division du diviseur digital est modifié dans le temps par un système de division par fractions N à plusieurs accumulateurs de telle façon que le taux de division effectif puisse être modifié par fragments non25 entiers. Le taux de division est alors programmé pour obtenir la fréquence désirée de canal, la forme d'onde désirée de modulation et tout décalage automatique de correction en fréquence. Par la séquence de division variable dans le temps appliquée au diviseur digital, il restera un niveau résiduel de parasites sur le signal de sortie du synthétiseur. Ce niveau résiduel de parasites est réduit, de plus, par la génération d'une seconde séquence numérique 2715012 sur la base de l'état interne du système de division par fractions N à plusieurs accumulateurs et par application de cette seconde séquence directement au circuit de pompe de charge ou au modulateur du détecteur de phase. Dans la technique des circuits intégrés, le rapport de deux composants peut être déterminer avec une grande précision. Cependant, la valeur absolue d'un seul composant variera fortement entre des lots individuels de C.I. Alors, un système tel que celui de l'art antérieur de la Figure 110 ne se prêtera pas à l'intégration car la valeur absolue du condensateur de couplage doit être fixée. Le synthétiseur en fréquence décrit ici amène à l'intégration car le gain du terme résiduel de correction par rapport au gain du détecteur de phase est défini par le rapport des valeurs de15 résistance (180, 181 sur la Figure 6). Si le courant de base de la pompe de charge était augmenté (et ainsi, le gain du détecteur de phase) par les variations de fabrication, le courant de la correction résiduelle augmenterait alors d'une quantité proportionnelle et20 fournirait alors encore le niveau correct de correction au nouveau niveau de courant de la pompe de charge. La Figure 2 est une illustration sous forme de synoptique d'un radiotéléphone 101. Dans le mode de mise en oeuvre préféré, le radiotéléphone 101 est un radiotélephone25 développé pour fonctionner dans un système téléphonique cellulaire tel que le système de radiotéléphone cellulaire - Système Global de Communication Mobile (GSM)- , comme le modèle #SLF1770B/PD de radiotéléphone GSM disponible chez Motorola, Inc. La Figure 3 est une illustration plus détaillée sous forme de synoptique du radiotélephone 101. Le radiotélephone 101 comprend un émetteur 102, un récepteur 103, un système de commande 104, une interface utilisateur et un synthétiseur 107. Le synthétiseur 107 fournit au 6 2715012 récepteur 103 et à l'émetteur 102 des signaux accordés à une fréquence désirée pour permettre la réception et l'émission de données de l'interface utilisateur 105 vers un émetteur/récepteur à distance du système de 5 communication par radiotéléphone. De plus, le synthétiseur 107 fournit à l'interface utilisateur 105 et à la logique de commande 104 le signal d'horloge nécessaire pour un fonctionnement correct des circuit logiques contenus dans ces blocs. La Figure 4 est une illustration sous forme de synoptique du synthétiseur de fréquence 107 illustré sur la Figure 3. La sortie de synthétiseur 115 est couplée à une entrée d'un diviseur programmable 108, le diviseur programmable 108 étant à son tour couplé à une entrée d'un15 détecteur de phase 109. Une seconde entrée du détecteur de phase 109 est obtenue à partir d'un oscillateur de référence 116. Une sortie du détecteur de phase 109 est proportionnelle à l'erreur de phase entre les deux signaux d'entrée. La sortie du détecteur de phase 109 est fournie à20 une pompe de charge 110. La pompe de charge 110 fournit des impulsions de courant utilisées pour charger ou décharger un filtre de boucle 113. Le filtre de boucle 113 génère une tension de sortie qui est utilisée comme entrée de commande d'un oscillateur commandé en tension 114. Finalement, la25 sortie de l'oscillateur commandé en tension 114 est utilisée comme sortie de synthétiseur 115, achevant alors la boucle à blocage de phase. Une entrée de programmation du diviseur programmable 108 est pilotée par une séquence numérique de largeur binaire N3 générée par un système de commande à division par fractions 112. La séquence numérique fournit un rapport de division à valeur non entière au diviseur programmable 108, réduisant alors la taille minimale d'étage de la sortie de synthétiseur 115. 7 2715012 De plus, un générateur de séquence de correction résiduelle 111 fonctionne sur N1 bits internes du système de commande à division par fractions 112 pour créer une séquence numérique représentant les termes de bruit dans la séquence numérique. La sortie de N2 bits du générateur de séquence de correction résiduelle 111 est alors directement appliquée à la pompe de charge 110. Les N2 bits provoquent une modulation du courant en fonction du temps de façon à annuler les termes résiduels du bruit générés par le10 système de commande à division par fractions 112. Les termes Ni, N2 et N3 constituent un procédé de notation utilisé pour représenter trois séquences numériques contenant trois largeurs binaires différentes. Dans le mode de mise en oeuvre préféré, N1 = une largeur de15 4 bits, N2 = une largeur de 8 bits et N3 = une largeur de 8 bits. Les nombres spécifiques ne représentent aucune partie significative de l'invention revendiquée et peuvent être modifiés selon la mise en oeuvre de l'invention dans un système particulier. La Figure 5 est une illustration détaillée, sous forme de synoptique, d'un mode de mise en oeuvre spécifique du synthétiseur en fréquence 107. Dans le mode de mise en oeuvre préféré, le système à plusieurs accumulateurs utilisé dans le synthétiseur en fréquence est décrit dans25 le Brevet U.S. N 5 166 642. Cependant, tout autre système équivalent à plusieurs accumulateurs peut y être substitué, entraînant un résultat mathématique similaire. Des données d'entrée 120 correspondant au décalage en fréquence sont fournis au premier accumulateur 121. Chaque accumulateur après le premier reçoit le contenu de l'accumulateur suivant de plus bas ordre. De cette façon, chaque accumulateur effectue une intégration numérique du contenu de l'accumulateur du plus bas ordre suivant, le premier accumulateur 121 effectuant une intégration 8 2715012 numérique des données d'entrée 120. Alors, le second accumulateur 122 effectue une double intégrale des données d'entrée 120, le troisième accumulateur 123 effectue une triple intégrale des données d'entrée 120 et le quatrième accumulateur 124 effectue une quadruple intégrale des données d'entrée 120. La sortie de chaque accumulateur est la sortie de report ou de dépassement. Ces sorties représentent les données de décalage en fréquence 120 et les intégrales des données. Un circuit de dérivation numérique constitué d'un et d'un additionneur 126 est raccordé à la sortie de report du quatrième accumulateur 124. La sortie de ce circuit de dérivation est montée en cascade via deux circuits supplémentaires de dérivation numérique constitués des éléments de retard 130 et 137 et des additionneurs 131 et 138. L'effet est que la sortie du quatrième accumulateur 124, après avoir traversé trois dérivations numériques, est à présent une correction de plus haut ordre du décalage en fréquence et peut être ajoutée à la sortie du premier accumulateur 121 dans l'additionneur 138. Les sorties de report du second accumulateur 122 et du troisième accumulateur 123 sont ajoutées dans le montage en cascade de dérivation numérique sur un point adapté de telle façon que ces sorties de report assurent, de même,25 des corrections de plus haut ordre pour le décalage en fréquence. Divers éléments additionnels de retard sont ajoutés à cette structure pour s'assurer que les séquences de sortie de report sont correctement alignées et que les additionneurs utilisés dans le circuit de dérivation30 numérique sont isolés l'un de l'autre de telle façon que les retards d'additionneur ne s'ajoutent pas et ralentissent la fréquence maximale de fonctionnement. Tous les circuits de dérivation numérique et les éléments de retard associés sont globalement référencés comme un35 système de dérivation numérique 200. 9 2715012 La sortie du système de dérivation numérique 200 est ajoutée aux données de fréquence du diviseur programmable dans l'additionneur 146. La séquence résultante de données de N3 bits est appliquée au diviseur programmable 148. La5 séquence de données représente le décalage en fréquence désiré et un terme de bruit résiduel. Dans un système global du Nième ordre tel que décrit ci-dessus, la sortie de séquence de données du système de commande de division par fractions peut être dérivée dans10 le modèle linéarisé de transformée Z par: DO= z-2NDI + z-N(1-z-1)NQN o DI représente les données d'entrée 120 du décalage en fréquence et QN est le terme de bruit résiduel. Le contenu interne de tout accumulateur peut être dérivé par: DI(X) = z XDI - z-xQl - z-(X-1)Q2 - z-(X-2)Q3 -..- -z-1QX o X est l'ordre de l'accumulateur. Si le contenu de cet accumulateur est soustrait de celui de l'accumulateur suivant de plus bas ordre, on obtient alors le terme suivant: DI(X) - z -DI(X-l) = -z-lQX Par conséquent, le terme d'erreur résiduelle peut être recréé sous forme numérique en soustrayant le contenu retardé du second accumulateur de plus haut ordre du contenu de l'accumulateur de plus haut ordre et en différenciant le résultat N -1 fois. Sur les Figures 5, les 4 bits les plus significatifs du second accumulateur de plus haut ordre 123 sont retardés une fois par l'élément de retard 155 puis sont soustraits 2715012 des 4 bits les plus significatifs de l'accumulateur de plus haut ordre 124 dans l'additionneur 156. Ce résultat est un terme égal à -z 1Q4 à la sortie de l'additionneur 156. Les éléments de retard 157, 158 et l'additionneur 159 forment un circuit de dérivation numérique. La sortie de l'additionneur 159 sera -z-2(1-z 1)Q4. Les éléments de retard 160, 161 et l'additionneur 162 forment un second circuit de dérivation numérique. La sortie de l'additionneur 162 sera -z-3(1-z 1)2Q4. Les éléments de retard 163, 164 et l'additionneur 165 forment un troisième circuit de dérivation numérique. La sortie de l'additionneur 165 sera -z-4(1-z 1)3Q4. Finalement, cette sortie de l'additionneur 165 traverse un éléments de retard numérique 167 pour devenir -z 5(1-z 1)3Q4. Ce terme sera15 alors appliqué à la pompe de charge 153 avec un gain effectif de K,résiduel- En référence à présent à la séquence appliquée au diviseur programmable 148, comme le détecteur de phase 152 compare la phase et non la fréquence, la sortie du signal20 du diviseur programmable 148 sera effectivement intégrée lors de la traversée du détecteur de phase 152. Alors, le terme de phase sur la sortie du détecteur de phase peut être représenté dans le domaine de transformée Z par: ZDJ =K 4-D K -M 4(1-z- l? Q4 1 - z-NL NL o K est le gain de conversion du détecteur de phase et NL est la division moyenne (N*P + A + Num/Dem). A cela, un retard supplémentaire doit être ajouté pour tenir compte du retard de programmation du diviseur programmable 148 jusqu'à ce que la sortie du diviseur30 programmable 148 soit envoyée au détecteur de phase 152: z-9DI K, -z5(1-_)3 K -+ Z (l -z)3 -Q4 1-z 'NL NL Il 2715012 Le terme de correction de bruit résiduel de l'éléments de retard numérique 167 peut être représenté dans le domaine de transformée Z par: O = -{z-5(1z-1)3K,residul)Q4 Si la valeur de K,résiduel est choisie égale au gain du détecteur de phase divisé par la division moyenne de boucle, on peut obtenir alors une annulation parfaite de tout terme de bruit résiduel. La Figure 6 est une illustration détaillée sous forme de synoptique de la pompe de charge 153 selon le mode de mise en oeuvre préféré de la présente invention. D'autres pompes de charge équivalentes peuvent être substituées par une de conception moyenne du domaine de l'art. Ce type de pompe de charge serait utilisé avec un détecteur de phase à15 double état (d'autres circuits similaires peuvent être définis pour des détecteurs de phase à triple état). La source de courant 169 est activée en continu. Le collecteur de courant 170 est activé pendant 50 % du temps lorsque la boucle à blocage de phase est bloquée et présente un20 courant égal à deux fois celui de la source de courant 169. Cela entraîne une onde carrée de courant à la sortie 168 avec un transfert de charge net de zéro dans le filtre de boucle lorsque la boucle est bloquée. A cette structure de base, on ajoute un circuit du type "à étage R-2R" au circuit de commande du collecteur de courant 170. Cette structure crée un courant dans chaque "niveau de l'étagement" qui est de la moitié du courant dans le "niveau" suivant supérieur. Alors, un mot binaire peut être entré dans une telle structure pour programmer un30 courant analogique sur la base d'un mot numérique. A des fins de représentation schématique, chaque niveau de l'étagement est commandé par un inverseur 182 qui achemine le courant dans le niveau via un des deux circuits commutés 12 2715012 par des portes de transmission 183. Chacun des inverseurs 182 est commandé par un bit de la séquence de données définie par les générateurs de séquence de correction résiduelle 171 à 179. Une sortie des deux circuits possible 5 pour les courants de niveau est ajoutée au collecteur de courant 170. L'autre circuit va à la masse via le transistor 184. Alors, les entrées 171 à 179 modulent le niveau du courant du collecteur de courant 170 et fournissent un procédé d'addition du signal de correction10 d'erreur résiduelle à la sortie du détecteur de phase. Le gain de correction d'erreur résiduelle doit être égal au ke divisé par le rapport moyen de division pour une annulation. Le k est de I/2n, le courant maximum en dehors de la structure d'étagement devenant ainsi le15 courant de pompe de charge requis par la boucle normale divisée par 2nNL. La moitié de ce courant doit être soustraite du courant nominal établissant la résistance pour le collecteur de courant 170. Cela entraine des valeurs de résistance pour les résistances 180, 181 et 185. La résistance 185 sera normalement égale à R/2 de telle façon que le courant dans le collecteur de courant (= 2*VDN - VBE)/R)) soit le double de celui dans le source de courant 169. Selon le schéma de correction résiduelle présenté ici, un courant additionnel traverse la25 structure d'étagement R-2R. Lorsque l'erreur résiduelle est nulle, les bits de données seront alors 10000000. Le courant total dans l'étagement est alors (VDN - VBE)/nNR. Pour préserver la pompe de charge 110 dans la même condition que sans correction d'erreur, ce courant doit30 être soustrait du circuit principal de courant de telle façon que la somme des deux courants soit encore à nouveau égale à 2*(VDN - VBE)/R. Alors, on obtient: 2*(VDN - VBE)/R - (VDN - VBE)/ZNR. A partir de ce qui précède et de la Loi de Law, la résistance 185 devient R/(2 - 1/nN). 13 2715012 Le courant minimum dans le niveau de résistance est nul, ce qui correspond à 00000000 ou une correction négative maximum. Le courant maximum dans le niveau est de 2(VDN - VBE)/tNR, correspondant à 11111111 ou un courant positif maximum. Si l'erreur résiduelle est positive, une unité est alors 10000001 et si elle est négative, une unité est 01111111; alors, le premier bit (MSB) est utilisé comme signe pour la correction de courant. REVENDICATIONS 1. Synthétiseur en fréquence (107) possédant un oscillateur à commande (114) pour la génération d'un premier signal ayant une première fréquence, synthétiseur en fréquence caractérisé par: - un moyen pour la création d'un signal de séquence de diviseur (112), le signal de séquence de diviseur contenant une valeur désirée et une valeur d'erreur; - un moyen pour diviser (108) la fréquence du premier signal, le moyen de division dépendant du signal de séquence de diviseur et formant un premier divisé; - un moyen de détection de la phase (109) du signal divisé et générant un signal divisé détecté; - un moyen (111) pour évaluer l'erreur contenue dans le premier signal divisé par la valeur d'erreur dans le signal de séquence de diviseur et pour former un premier signal de correction d'erreur; et - un moyen pour moduler (110) le signal divisé détecté avec le signal de correction d'erreur et pour générer un signal modulé présentant une erreur résiduelle réduite et pour commander l'oscillateur à commande. 2. Synthétiseur en fréquence selon la revendication 1, caractérisé, de plus, par un moyen de filtrage (113) du signal modulé, en réponse du moyen de25 modulation. 3. Synthétiseur en fréquence selon la revendication 1, caractérisé en ce que ledit moyen de création d'un signal de séquence de diviseur comprend, de plus: - un moyen pour accepter un signal de décalage en fréquence; - un premier moyen d'intégration (121) du signal de décalage en fréquence, formant un premier signal intégré et un premier signal de report; - un second moyen d'intégration (122) du premier signal intégré formant un second signal intégré et un second signal de report; - un premier moyen (130,138) de dérivation du second signal de report, et de combinaison avec ledit Dremier signal de report, formant un premier signal combiné; - un moyen (137,146) de dérivation dudit premier signal combiné, et de combinaison avec un signal de diviseur program- mable en fréquence, créant un signal de séquence de diviseur. 4. Synthétiseur en fréquence selon la revendication 3, caractérisé en ce que ledit moyen d'évaluation de l'erreur comprend, de plus: - un moyen de combinaison (156) du premier signal intégré avec le second signal intégré formant un second signal combiné; et - un moyen de dérivation (157,158,159) dudit second signal combiné formant ledit premier signal de correction 5. Synthétiseur en fréquence par fractions N acceptant un premier signal pour choisir une fréquence de signal de sortie d'oscillateur à commande en divisant la fréquence du signal de sortie à l'aide d'un diviseur variable commandé par un signal de séquence de diviseur à partir d'un circuit d'accumulateur créant un signal divisé, le signal de séquence de diviseur contenant une valeur désirée et une valeur d'erreur, synthétiseur par fraction N caractérisé par: - un générateur de signal de correction d'erreur (111) pour évaluer l'erreur contenue dans le signal de séquence de diviseur et pour générer un signal de correction d'erreur; - un détecteur de phase (109) couplé à la sortie du signal divisé à partir du diviseur variable pour détecter la phase du signal divisé et pour générer un signal divisé détecté; - un modulateur (110) couplé à la sortie du signal divisé détecté à partir du détecteur de phase pour moduler le signal divisé détecté avec le signal de correction d'erreur et pour générer un signal modulé présentant une erreur résiduelle réduite; - un filtre de boucle (113) couplé à la sortie du signal modulé à partir du modulateur, générant un signal filtré; et - un oscillateur à commande (114) pour recevoir le signal filtré et générer un signal de sortie ayant une fréquence prédéterminée. 6. Synthétiseur en fréquence par fractions N caractérisé par: -17 - un oscillateur à commande (114) générant un premier signal avec une première fréquence et recevant un signal modulé pour commander la fréquence du premier signal; - un système de commande à division par fractions (112) créant un signal de séquence de diviseur, le signal de séquence de diviseur contenant une valeur désirée et une valeur d'erreur; - un diviseur (108) présentant une entrée de signal, une entrée de commande et une sortie de signal, le premier signal étant couplé à l'entrée du signal du diviseur, le signal de séquence de diviseur étant couplé à l'entrée de commande du diviseur pour la commande d'un diviseur variable, le diviseur variable divisant la fréquence du premier signal et générant un premier signal divisé; - un générateur de signal de correction d'erreur (111) pour évaluer l'erreur contenue dans le signal de séquence de diviseur et pour générer un signal de correction d'erreur; - un détecteur de phase (109) couplé à la sortie de signal divisé à partir du diviseur variable pour détecter la phase du signal divisé et pour générer un signal divisé détecté; et - un modulateur (110) couplé à la sortie du signal divisé détecté à partir du détecteur de phase pour moduler le signal divisé détecté avec le signal de correction25 d'erreur et pour générer le signal modulé avec une erreur résiduelle réduite. 7. Procédé de synthèse en fréquence, le synthétiseur en fréquence possédant un oscillateur à commande pour générer un premier signal avec une première30 fréquence, procédé caractérisé par les étapes suivantes: la création d'un signal de séquence de diviseur, le signal de séquence de diviseur contenant une valeur désirée et une valeur d'erreur; - la division de la fréquence du premier signal, l'étape de division dépendant du signal de séquence de diviseur et formant un premier signal divisé; la détection de la phase du signal divisé et la génération d'un signal divisé détecté; - l'évaluation de l'erreur contenue dans le premier signal divisé à cause de la valeur d'erreur dans le signal de séquence de diviseur et la formant d'un premier signal de correction d'erreur; et - la modulation du signal divisé détecté avec le signal de correction d'erreur et la génération d'un signal modulé présentant une erreur résiduelle réduite pour la commande de l'oscillateur à commande. 8. Procédé de synthèse en fréquence selon la revendication 7, caractérisé, de plus, par une étape de filtrage du signal modulé selon ladite étape de modulation. 9. Procédé de synthèse en fréquence selon la revendication 7, caractérisé en ce que ladite étape de création d'un signal de séquence de diviseur comprend, de plus, les étapes suivantes: - la réception d'un signal de décalage en fréquence; - l'intégration du signal de décalage en fréquence pour former un premier signal intégré et un premier signal de report; l'intégration du premier signal intégré pour former un second signal intégré et un second signal de report; - la dérivation du second signal de report et sa combinaison avec ledit premier signal de report pour former un premier signal combinée; - la dérivation dudit premier signal combiné et sa combinaison avec un signal de diviseur programmable en fréquence pour former un signal de séquence de diviseur. 10. Procédé de synthèse en fréquence selon la revendication 9, caractérisé en ce que ladite étape d'évaluation de l'erreur comprend, de plus: - la combinaison du premier signal intégré avec le second signal intégré pour former un second signal combiné; et - la dérivation dudit second signal combiné pour former ledit premier signal de correction d'erreur.