FR 2716999 A1 19950908 FR 9502375 A 19950301 DISPOSITIF DE MEMOIRE SYNCHRONE A SEMI-CONDUCTEUR AYANT UNE FONCTION DE PRECHARGE AUTOMATIQUE La présente invention se rapporte à un dispositif de mémoire à semiconducteur pour précharger une suite de lignes, et particulièrement à un dispositif de mémoire synchrone à semi-conducteur pour précharger automatiquement la suite de lignes. Les dispositifs de mémoire synchrones à semi- conducteur qui ont été développés pour fonctionner à grande vitesse, effectuent toutes les opérations nécessaires pour accéder aux données en correspondance avec un signal d'horloge de système (ou un signal d'horloge synchrone) d'une période constante délivré de l'extérieur. Avec l'utilisation d'un registre d'établissement de mode, un tel dispositif de mémoire synchrone à semi- conducteur établit différents modes de fonctionnement pour déterminer le temps de latence et la longueur de salve. Dans le dispositif de mémoire à semi- conducteur, si une opération de lecture ou d'écriture d'une ligne se termine, on doit précharger la suite de lignes activée afin d'effectuer l'opération de lecture ou d'écriture d'une autre ligne. Comme le montre la figure 1, dans un dispositif de mémoire à semi-conducteur classique, la suite de lignes est préchargée seulement lorsqu'une instruction de précharge est délivrée de l'extérieur après qu'une ligne a été activée. Dans le dispositif de mémoire synchrone à semi-conducteur qui fonctionne en correspondance avec le signal d'horloge de système et qui effectue l'opération de lecture/écriture en fonction de l'information de longueur de salve et de temps de latence déterminée, si l'opération de précharge de la suite de lignes s'effectue en réponse à l'instruction de précharge délivrée de l'extérieur, comme décrit ci-dessus, il apparaît un inconvénient en ce que l'instant approprié pour précharger la suite de lignes doit être déterminé de manière forcée et en ce qu'il est difficile de réaliser une opération de précharge efficace (c'est-à-dire une réduction de la consommation d'énergie). C'est par conséquent un objectif de la présente invention que de proposer un dispositif de mémoire synchrone à semi-conducteur qui soit capable de précharger une suite de lignes de façon interne et automatiquement. C'est un autre objectif de la présente invention que de proposer un dispositif de mémoire synchrone à semi-conducteur ayant une fonction de précharge de suite de lignes fiable. La présente invention propose à cet effet un dispositif de mémoire à semi-conducteur qui comprend: plusieurs matrices de mémoire; un tampon de signal de sélection d'adresse de ligne; un tampon de signal d'adresse de colonne et un générateur d'adresse de colonne; qui effectue une opération d'accès à des données en correspondance avec l'information de longueur de salve et de temps de latence relative à un signal d'horloge de système ayant une fréquence prédéterminée; et qui comprend un dispositif qui produit le signal pour précharger automatiquement une matrice de mémoire en réponse au signal de sélection d'adresse de ligne et au signal contenant l'information de longueur de salve et de temps de latence après la fin de l'opération d'adressage pour une matrice de mémoire. Un tel signal de précharge est transféré dans le tampon de signal de sélection d'adresse de ligne, en permettant ainsi au tampon de signal de sélection d'adresse de ligne de précharger une matrice de mémoire. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en se référant aux dessins annexés, dans lesquels: la figure 1 est un chronogramme montrant un fonctionnement selon un procédé de précharge classique; la figure 2 est un schéma fonctionnel montrant une structure pour réaliser une fonction de précharge automatique selon la présente invention; la figure 3 est un schéma de circuit montrant un tampon de signal de sélection d'adresse de ligne (RAS) selon la présente invention telle qu'elle est montrée à la figure 2; la figure 4 est un schéma de circuit montrant un générateur de signal d'information de longueur de salve/temps de latence selon la présente invention telle qu'elle est montrée à la figure 2; la figure 5 est un schéma de circuit montrant un détecteur de signal d'information de longueur de salve/ temps de latence selon la présente invention telle qu'elle est montrée à la figure 2; la figure 6 est un schéma de circuit montrant un générateur de signal de précharge selon la présente invention telle qu'elle est montrée à la figure 2; la figure 7 est chronogramme montrant un fonctionnement selon un procédé de précharge automatique de la présente invention, en supposant que le signal d'horloge de système est à 66 MHz, que la longueur de salve est de 4 et que le temps de latence de sélection d'adresse de colonne (CAS) est de 2; et la figure 8 est chronogramme montrant un fonctionnement selon un procédé de précharge automatique de la présente invention, en supposant que le signal d'horloge de système est à 66 MHz, que la longueur de salve est de 2 et que le temps de latence du signal CAS est de 2. La structure de la figure 2, nécessaire pour réaliser une fonction de précharge automatique selon la présente invention, comprend: un tampon de signal RAS pour recevoir un signal de sélection d'adresse de ligne RAS et pour produire ensuite des signaux d'horloge maîtres de ligne 4R1 et 4R2; un tampon de signal CAS 200 pour recevoir un signal de sélection d'adresse de colonne CAS et pour produire ensuite un signal d'horloge maître de colonne XC qui attaque une colonne en fonction de circuits de commande; un générateur d'adresse de colonne 300 pour recevoir et pour mettre pn tampon un signal d'adresse Ai à un niveau de CMOS (semi-conducteurs isolés par oxyde métallique complémentaires) et pour produire ensuite plusieurs signaux d'adresse de colonne (y compris CA10, CAll et CA11) à partir du signal d'adresse mis en tampon; un détecteur de fin de salve 400 pour recevoir le signal d'horloge maître de colonne *C et les signaux d'adresse de colonne comptés et pour produire ensuite un signal de détection de longueur de salve COSI qui détecte la fin de la longueur de salve; un régisseur de cadencement 500 pour recevoir les signaux d'horloge maîtres de ligne 4R1 et 4R2 et pour produire ensuite des signaux de commande de cadencement 4SlDQ et 4S2DQ; un générateur de signal d'information de longueur de salve/ temps de latence 600 pour recevoir le signal de détection de longueur de salve COSI, le signal CLm d'information de temps de latence du signal CAS (o "m" indique la valeur de la latence), le signal 4WR d'information d'activation de signal WE (o WE est un signal de validation d'écriture) et un signal de longueur de salve SZn (o "n" indique la longueur de salve) et pour produire ensuite un signal d'information de longueur de salve/temps de latence COSA; un détecteur d'information de longueur de salve/temps de latence 700 pour recevoir les signaux de commande de cadencement S1DQ et *2DQ, le signal d'information de longueur de salve/temps de latence COSA et les signaux de détection d'activation d'adresse de colonne CAllA et CAllA produits par un générateur de signal de précharge 800 et pour produire ensuite un signal de détection d'information de longueur de salve/temps de latence COSAP; et un générateur de signaux de précharge 800 pour recevoir les signaux d'adresse de colonne CA10, CA11 et CAll, le signal de détection de longueur de salve COSI et le signal de détection d'information de longueur de salve/temps de latence COSAP et pour produire et délivrer ensuite des signaux de précharge 4AP1 et AP2 au tampon de signal RAS et les signaux de détection d'activation d'adresse de colonne CAllA et CAllA au détecteur d'information de longueur de salve/temps de latence 700. La figure 3 est un schéma de circuit détaillé montrant le tampon de signal RAS 100 de la figure 2, montrant une structure minimale nécessaire pour réaliser la fonction de précharge automatique selon la présente invention. Un amplificateur différentiel 10 du type à entrée à canal P reçoit la tension de référence VREF et le signal de sélection d'adresse de ligne RAS, il amplifie le signal de sélection d'adresse de ligne RAS autant que la différence de tension entre eux et il sort ensuite le signal de sélection d'adresse de colonne interne RAS qui a été mis à la forme d'un niveau de CMOS. La sortie de l'amplificateur différentiel 10 est délivrée à un circuit de porte de transfert 14 par l'intermédiaire de trois inverseurs 11. Le fonctionnement du circuit de porte de transfert 14 est commandé par le signal d'horloge de système CLK. Le signal qui est passé à travers le circuit de porte de transfert est délivré à un verrou 15. La sortie du verrou 15 est convertie et ensuite délivrée au transistor PMOS 17 et au transistor NMOS 19 d'un inverseur 16. La source du transistor PMOS 17 est connectée à la tension d'alimentation Vcc, et le drain du transistor NMOS 19 à la borne de sortie de l'inverseur 16. La sortie de la porte NON-ET 13 qui reçoit le signal d'horloge de système CLK et un signal de sélection de boîtier 4CS est délivré à la grille d'un transistor PMOS 18 connecté entre les drains du transistor PMOS 17 et du transistor NMOS 19, et sa sortie convertie est appliquée à la grille d'un transistor NMOS connecté entre le transistor NMOS 19 et la tension de substrat Vss (la tension de la masse). La sortie de l'inverseur 16 est délivrée au circuit de mise en forme d'impulsion 22 par l'intermédiaire de deux inverseurs 21. Le signal d'adresse SRAll qui sélectionne la matrice de mémoire est délivré à une porte NON-ET 29 par l'intermédiaire de deux inverseurs 24 et à une porte NON- ET 31 par l'intermédiaire d'un inverseur 27. Le signal 4WRCF qui est activé après l'activation du signal d'activation d'écriture WE est délivré aux portes NON-ET 29 et 31 par l'intermédiaire d'un inverseur 25 et aux portes NON-ET 32 et 34 par l'intermédiaire d'un inverseur 26. La sortie de la porte NON-ET 29 est délivrée aux portes NON-ET 32 et 33. La sortie de l'inverseur 26 est délivrée aux portes NON-ET 33 et 35 par l'intermédiaire d'un inverseur 30. La sortie de la porte NON-ET 31 est délivrée aux portes NON-ET 34 et 35. La sortie du circuit de mise en forme d'impulsion 22 est délivrée en commun aux portes NON-ET 32, 33, 34 et 35. La sortie de la porte NON-ET 32 est délivrée à la grille d'un transistor PMOS 38 dont le trajet source-drain est connecté entre la tension d'alimentation Vcc et un premier noeud de détection 40. La sortie de la porte NON-ET 33 est délivrée par l'intermédiaire d'un inverseur 36 à la grille d'un transistor NMOS 39 dont le trajet drain- source est connecté entre le premier noeud de détection et la tension de substrat Vss (la tension de la masse). La sortie de la porte NON- ET 34 est délivrée à la grille d'un transistor PMOS 41 dont le trajet de source- drain est connecté entre la tension d'alimentation Vcc et un second noeud de détection 43. La sortie de la porte NON-ET 35 est délivrée par l'intermédiaire d'un inverseur 37 à la grille d'un transistor NMOS 42 dont le trajet drain-source est connecté entre le second noeud de détection 43 et la tension de substrat Vss. Entre le premier noeud de détection 40 et la tension de substrat Vss est connecté le trajet drain- source d'un transistor NMOS 46 dont la grille est connectée à la sortie de la porte NON-ET 1 qui reçoit le signal de détection de niveau de tension d'alimentation 4VCCH et le premier signal de précharge 4AP1 produit par le générateur de signaux de précharge 800 de la figure 2. De la même façon, entre le second noeud de détection 43 et la tension de substrat Vss est connecté le trajet drain-source du transistor NMOS 48 dont la grille est connectée à la sortie de la porte NON-ET 2 qui reçoit le signal de détection de niveau de tension d'alimentation VCCH et le second signal de précharge $AP2 produit par le générateur de signaux de précharge 800 de la figure 2. Les signaux sur les premier et second noeuds de détection et 43 sont produits, respectivement, en tant que premier et second signaux d'horloge maîtres de ligne 4R1 et 4R2 par l'intermédiaire des verrous 45 et 47 et des inverseurs 49 et 50. Les signaux d'horloges maîtres de ligne R1 et 4R2 sont délivrés aux circuits de commande se rapportant aux lignes, c'est-à-dire, aux circuits qui commandent la matrice de mémoire et qui attaquent les lignes de mots qui s'y trouvent. La figure 4 est un schema de circuit détaillé montrant le générateur de signal d'information de longueur de salve/temps de latence 600 de la figure 2. Le signal de détection de longueur de salve COSI, produit par le détecteur de fin de salve 400 de la figure 2, est transféré à un verrou 73 par l'intermédiaire de la porte de transfert 63 de type CMOS, du verrou 65 et de la porte de transfert 67. L'électrode de type n de la porte de transfert 63 et l'électrode de type p de la porte de transfert 67 sont commandées par le signal d'horloge de système CLK qui a été converti par un inverseur 61. L'électrode de type p de la porte de transfert 63 et l'électrode de type n de la porte de transfert 67 sont commandées par le signal d'horloge de système CLK qui est passé à travers les inverseurs 61 et 69. Le trajet source-drain d'un transistor PMOS 71 est connecté entre la tension d'alimentation Vcc et un verrou 73, et le signal de détection de niveau de tension d'alimentation VCCH est délivré à la grille de celui- ci. Le signal de détection de longueur de salve COSI est sorti, en tant que signal d'information de longueur de salve/temps de latence COSA par l'intermédiaire d'une porte de transfert 64, et la sortie du verrou 73 est également sortie en tant que signal d'information de longueur de salve/temps de latence COSA par l'intermédiaire d'une porte de transfert 68. Les portes de transfert 64 et 68 sont commandées en réponse à la sortie d'une porte NI 62 qui reçoit le signal CLm d'information de temps de latence du signal CAS, le signal de longueur de salve SZn et le signal 4WR d'information d'activation du signal WE. L'électrode de type n de la porte de transfert 64 et l'électrode de type p de la porte de transfert 68 sont connectées directement à la sortie de la porte NI 62, et l'électrode de type p de la porte de transfert 64 et l'électrode de type n de la porte de transfert 68 sont commandées par la sortie de la porte NI 62 qui est passée à travers un inverseur 66. Le signal d'information de longueur de salve/temps de latence COSA produit par l'intermédiaire des portes de transfert 64 et 68 est transféré au détecteur d'information de longueur de salve /temps de latence 700 de la figure 2. La figure 5 est un schéma de circuit détaillé montrant le détecteur d'information de longueur de salve/temps de latence 700 de la figure 2. Le signal d'information de longueur de salve/temps de latence COSA est délivré à un circuit de mise en forme d'impulsion 75, et la sortie du circuit de mise en forme d'impulsion 75 est appliquée à la grille d'un transistor PMOS 76 dont le trajet de source-drain est connecté entre la tension d'alimentation Vcc et un noeud 74. Le trajet de drain- source d'un transistor NMOS 77 est connecté entre le noeud 74 et la tension de substrat Vss. Le noeud 74 est connecté à l'entrée d'une porte NON-ET 83 par l'intermédiaire d'un verrou 78 et d'un inverseur 79. Une autre entrée de la porte NON-ET 83 est connectée à la sortie de la porte NON-ET 82 qui sort l'état de combinaison de comparaison logique entre les signaux de détection d'activation d'adresse de colonne CAllA et CAllA produits par le générateur de précharge 800 de la figure 2, et les signaux de commande de cadencement 4S1DQ et 4S2DQ produits par le régisseur de cadencement 500 de la figure 2. Le signal de commande de cadencement 4S1DQ et le signal de détection d'activation d'adresse de colonne CAllA sont délivrés à une porte NON-ET 80, et le signal de commande de cadencement S2DQ et le signal de détection d'activation d'adresse de colonne CAllA à une porte NON-ET 81. Les sorties des portes NON-ET 80 et 81 sont délivrées à une porte NON-ET 82. La sortie d'une porte NON-ET 83 est produite en tant que signal de détection d'information de longueur de salve/temps de latence COSAP, par l'intermédiaire du circuit de mise en forme d'impulsion 84, et la sortie du circuit de mise en forme d'impulsion 84 est connectée à la grille du transistor NMOS 77 par l'intermédiaire du circuit de mise en forme d'impulsion 85. La figure 6 est un schéma de circuit détaillé montrant le générateur de signaux de précharge 800 de la figure 2. Les signaux d'adresse de colonne CAll et CAll sont délivrés, respectivement, aux portes NON-ET 86 et 87, et le signal d'adresse de colonne CA10 est délivré en coummun aux portes NON-ET 86 et 87. La sortie de la porte NON-ET 86 est produite en tant que signal de détection d'activation d'adresse de colonne CAllA par l'intermédiaire d'une porte de transfert 90 et d'un verrou 92, et la sortie de la porte NON-ET 87 est produite en tant que signal de détection d'activation d'adresse de colonne CAllA par l'intermédiaire d'une porte de transfert 91 et d'un verrou 93. Les portes de transfert 90 et 91 sont commandées par la sortie du circuit de mise en forme d'impulsion 88 qui reçoit le signal de détection de longueur de salve COSI. Les électrodes de type p des portes de transfert 90 et 91 sont directement connectées à la sortie du circuit de mise en forme d'impulsion 88, et leurs électrodes de type n sont connectées à la sortie du circuit de mise en forme d'impulsion 88 qui est passée par un inverseur 89. Les sorties des verrous 92 et 93 sont délivrées, respectivement, aux portes NON-ET 94 et 95 qui reçoivent en commun le signal de détection d'information de longueur de salve/temps de latence COSAP. Les sorties des portes NON-ET 94 et 95 sont produites, respectivement, en tant que premier et second signaux de précharge 4AP1 et AP2 par l'intermédiaire des inverseurs 96 et 97. En se référant au chronogramme de la figure 7, on va maintenant décrire l'opération de précharge automatique selon la présente invention, en supposant que la fréquence du signal d'horloge de système CLK soit de 66 MHZ, que la longueur de salve soit de 4 et que la valeur du temps de latence du signal CAS soit de 2. D'abord, on va décrire le processus de précharge il automatique dans un cycle de lecture qui démarre à l'instant tl. A l'instant tl, si le signal de sélection d'adresse de ligne RAS est activé à l'état bas, l'adresse de ligne est verrouillée. En se référant maintenant à la figure 3, la sortie de l'amplificateur différentiel 10 devient un état logique haut par le signal de sélection d'adresse de ligne RAS activé, et si le signal d'horloge de système CLK est à l'état logique bas, le signal à l'état logique bas est délivré à la grille du transistor PMOS 17 de l'inverseur 16. Le signal d'horloge de système CLK est mis à l'état logique haut (signal d'horloge 1), le circuit de porte de transfert 14 se bloque et le transistor à canal P 18 de l'inverseur 16 devient conducteur (en fonctionnement, le signal de validation de matrice 4CS demeure état logique haut), avec comme résultat que la sortie de l'inverseur 16 est amenée à l'état logique haut. Ainsi, la sortie du circuit de mise en forme d'impulsion 22 devient une impulsion brève de l'état logique haut et ensuite il est délivré aux portes NON-ET 32, 33, 34 et 35, en activant ainsi ces portes NON-ET. Puisque le signal 4WRCF est à l'état logique bas (parce que le signal d'activation d'écriture WE est désactivé), si le signal de sélection de matrice SRA11 est mis à l'état logique haut, le signal d'horloge maître de ligne 4R2 à l'état logique haut est produit par le transistor PMOS 41 qui a été rendu conducteur par la sortie de la porte NON-ET 34 à l'état logique bas. En supposant que ce signal d'horloge maître de ligne 4R2 soit délivré aux circuits se rapportant aux lignes pour la seconde matrice de mémoire (la présente invention s'applique par un dispositif de mémoire à semi-conducteur ayant deux matrices de mémoire), dans la mesure o l'on entre le signal de sélection de matrice SRAll à l'état logique haut, le signal d'horloge maître de ligne 4R2 reste à l'état logique haut grâce au verrou 47, comme le montre la figure 7. Au contraire, si l'on entre le signal de sélection de matrice SRAil à l'état logique bas, le signal d'horloge maître de ligne 4R1 à l'état logique haut est sorti à la place du signal d'horloge maître de ligne $R2, pour activer les circuits se rapportant aux lignes pour la première matrice de mémoire. A l'instant t2, puisque le signal de sélection d'adresse de colonne CAS est activé, l'adresse de colonne CAi est verrouillée. On détermine si l'on doit précharger automatiquement, ou non, en utilisant l'état logique des signaux d'adresse de colonne CA10 et CA11. C'est-à-dire, comme le montre la figure 7, que l'on détermine si les signaux d'adresse de colonne CA10 et CA11 sont à l'état logique haut pour effectuer l'opération de précharge automatique. Si m est 3 dans le signal CLm d'information de temps de latence du signal CAS (qui vient à l'état logique haut lorsque le temps de latence du signal CAS est "3") et si n est 2 dans le signal de longueur de salve SZn (qui vient à l'état logique haut lorsque la longueur de salve est "2") à la figure 4, puisque le temps de latence du signal CAS est "2", et que la longueur de salve est "4" à la figure 7, CL3 et SZ2 sont tous les deux à l'état logique bas. En outre, puisque l'on est dans un cycle de lecture, le signal 4WR d'information d'activation du signal WE demeure à l'état logique bas. Ce par quoi, la porte de transfert 64 devient conductrice et la porte de transfert 68 se bloque, de sorte que le signal de détection de longueur de salve COSI qui a été activé à l'instant t3 est produit en tant que signal d'information de longueur de salve/ temps de latence COSA à l'état logique haut par l'intermédiaire de la porte de transfert 64 (ce que l'on appelle dans la suite un "trajet de transfert direct 601"). En se référant à la figure 5, le signal d'information de longueur de salve/temps de latence COSA à l'état logique haut passe par le circuit de mise en forme d'impulsion 75 et est ensuite délivré à la grille du transistor PMOS 76 en tant que brève impulsion de l'état logique bas. Puis, la brève impulsion de l'état logique haut est délivrée à partir du noeud 74 à la porte NON-ET 83 par l'intermédiaire du verrou 78 et de l'inverseur 79. Puisque le signal de commande de cadencement SlDQ et le signal de détection d'activation d'adresse de colonne CAllA sont à l'état logique bas, et que le signal de commande de cadencement 4S2DQ et le signal de détection d'activation d'adresse de colonne CAllA sont à l'état logique haut, la sortie de la porte NON-ET 82 qui doit être délivrée à la porte NON-ET 83 est amenée à l'état logique haut. Donc, la sortie de la porte NON-ET 83 devient le signal d'état logique bas. Par conséquent, le signal d'état logique bas est sorti, par l'intermédiaire du circuit de mise en forme d'impulsion 84, en tant que signal de détection d'information de longueur de salve/temps de latence COSAP à l'état logique haut de l'impulsion brève, comme le montre la figure 7. Le circuit de mise en forme d'impulsion 85 qui forme la boucle de contreréaction entre le circuit de mise en forme d'impulsion 84 et le transistor NMOS 77 détecte que le signal de détection d'information de longueur de salve /temps de latence COSAP à l'état logique haut à été passé à l'état logique bas et délivre ensuite le signal d'impulsion brève de l'état logique haut à la grille du transistor NMOS 77, en servant ainsi à désactiver le signal de détection d'information de longueur de salve/ temps de latence COSAP. En se référant à la figure 6, les signaux de détection d'activation d'adresse de colonne CAllA et CAllA sont produits, respectivement, à l'état logique bas et à l'état logique haut à partir des verrous 92 et 93 par les signaux d'adresse de colonne CA10 et CAll à l'état logique haut. Les portes de transfert 90 et 91 sont rendues conductrices par l'impulsion brève d'état logique bas qui réagit au signal de détection de longueur de salve COSI à l'état logique haut. Ainsi, les verrous 92 et 93 conservent l'état logique du signal d'adresse de colonne CA11 mémorisé, grâce au signal de détection de longueur de salve COSI. Puisque le signal de détection d'information de longueur de salve/temps de latence COSAP produit à partir de la figure 5 est à l'état logique haut, le premier signal de précharge 4AP1 est passé à l'état logique haut (état inactif) et le second signal de précharge 4AP2 à l'état logique bas (état actif). En se référant à la figure 3, les premier et second signaux de précharge 4APl et 4AP2 produits, respectivement, à 1 état logique haut et à l'état logique bas à partir de la figure 6 sont délivrés, respectivement, aux portes NON-ET 1 et 2. Par conséquent, le signal à l'état logique bas est appliqué à la grille du transistor NMOS 46 connecté entre le noeud de détection 40 et la tension de substrat Vss, et le signal à l'état logique haut à la grille du transistor NMOS 48 connecté entre le noeud de détection 43 et la tension de substrat Vss. Ce dont il résulte, que le signal d'horloge maître de ligne %R2 qui a conservé l'état logique haut est passé à l'état logique bas par le passage à l'état conducteur du transistor NMOS de passage à l'état bas 48, comme le montre la figure 6. C'est-à-dire que, puisque le signal d'horloge maître de ligne 4R2, qui a été activé pour attaquer la seconde matrice de mémoire (par exemple, l'attaque pour l'opération de lecture), est désactivé, la seconde matrice de mémoire effectue automatiquement l'opération de précharge. L'opération de précharge de la seconde matrice de mémoire (non montrée) s'effectue d'une façon bien connue et celle-ci ne sera pas décrite dans le mode de réalisation préféré de la présente invention. Dans l'art antérieur, l'instruction de précharge doit être délivrée de façon forcée à partir de l'extérieur pour précharger l'une quelconque des matrices de mémoire après la fin de l'opération de lecture d'un cycle. Dans l'opération de précharge automatique pour le cycle d'écriture qui commence à l'instant t4, puisque le signal 4WR d'information d'activation du signal WE vient à l'état logique haut à la figure 4 lorsque le signal d'activation d'écriture WE est activé à l'état logique bas à l'instant t5, le signal d'information de longueur de salve/temps de latence COSA est produit après avoir été retardé de la valeur d'un signal d'horloge du signal d'horloge de système CLK par rapport au signal de détection de longueur de salve COSI, comme le montre la figure 7. C'est-à-dire que, puisque le signal d'horloge 14 du signal d'horloge de système CLK est passé à l'état logique bas, le signal de détection de longueur de salve COSI passe à travers la porte de transfert 63 pour être mémorisé dans le verrou 65 (à ce moment, la porte de transfert 67 est bloquée), et puisque le signal d'horloge du signal d'horloge de système CLK est passé à l'état logique haut, le signal mémorisé dans le verrou 65 passe par la porte de transfert 67, le verrou 73 et la porte de transfert 68 (ce que l'on appelle dans la suite un "trajet de retardement 602") et ensuite il est produit en tant que signal d'information de longueur de salve/temps delatence COSA qui est retardé de la valeur d'un signal d'horloge par rapport au signal de détection de longueur de salve COSI. Les étapes restantes sont les mêmes que celles du cycle de lecture mentionné ci-dessus et l'opération de précharge automatique pour la seconde matrice de mémoire s'effectue lorsque le signal d'horloge maître de ligne 4R2 qui active la seconde matrice de mémoire à l'instant t6 est désactivé à l'état logique bas par le second signal de précharge 4AP2 qui est à l'état logique bas. En se référant à la figure 8 qui montre le procédé de précharge automatique selon la présente invention dans le cas o la longueur de salve est 2, puisque le signal de longueur de salve SZn (n = 2) est à l'état logique haut et que la sortie de la porte NI 62 est donc passée à l'état logique bas, le signal de détection de longueur de salve COSI est transféré par le trajet de retardement 602. Par conséquent, le signal d'information de longueur de salve/temps de latence COSA est produit après avoir été retardé d'un signal d'horloge du signal d'horloge de système CLK par rapport au signal de détection de longueur de salve COSI. De plus, puisque le signal d'information de longueur de salve/temps de latence COSA qui a été sorti en tant que brève impulsion par le circuit de mise en forme d'impulsion 75 correspond à l'état logique du signal de commande de cadencement 4S2DQ qui est produit après l'écoulement d'un temps prédéterminé par rapport à l'instant d'activation du signal RAS pour passer à travers la porte NON-ET 83, si le signal de commande de cadencement *S1DQ est à l'état logique haut, le signal de détection d'information de longueur de salve/temps de latence COSAP est passé à l'état logique haut. Le trait pointillé de la figure 8 montre le cas o l'information de RAS ne commande pas la précharge automatique. Ce dont il résulte que la figure 8 montre le fait que le signal de détection d'information de longueur de salve/temps de latence COSAP requis pour produire les signaux de précharge automatique 4AP1 et 4AP2 est influencé par l'information se rapportant au signal RAS de même que par l'information se rapportant à la longueur de salve et au temps de latence du signal CAS. Ainsi puisque le signal de précharge selon la présente invention est produit en correspondance avec l'information se rapportant à la longueur de salve et au temps de latence utilisés dans le dispositif de mémoire synchrone à semi-conducteur de même qu'avec l'information se rapportant aux signaux de sélection d'adresse de ligne et de colonne RAS et CAS qui sont fondamentalement utilisés pour l'accès aux données dans le dispositif de mémoire à semi-conducteur, on peut obtenir une fonction de précharge automatique efficace et fiable. Le mode de réalisation décrit ci-dessus de la présente invention utilise les structures de circuit montrées aux figures 4 à 7 pour refléter l'information nécessaire à la production du signal de précharge automatique, cependant, le signal de précharge automatique selon la présente invention peut être produit à l'aide d'une autre structure de circuit. REVENDICATIONS 1. Dispositif de mémoire à semi-conducteur utilisant des signaux de sélection d'adresse de ligne et de colonne (RAS, CAS) et comportant plusieurs matrices de mémoire composées de plusieurs cellules de mémoire, ledit dispositif de mémoire à semi-conducteur étant caractérisé en ce qu'il comprend: un moyen (800) pour produire un signal (AP1, 4AP2) qui précharge automatiquement l'une desdites matrices de mémoire en réponse au signal qui correspond auxdits signaux de sélection d'adresse de ligne et de colonne (RAS, CAS) après la fin d'une opération d'adressage pour ladite matrice de mémoire. 2. Dispositif de mémoire à semi-conducteur comportant: plusieurs matrices de mémoire; un tampon de signal de sélection d'adresse de ligne (100); un tampon de signal d'adresse de colonne (200) et un générateur d'adresse de colonne (300); et qui effectue une opération d'accès à des données en correspondance avec l'information de longueur de salve et de temps de latence relative à un signal d'horloge de système (CLK) ayant une fréquence prédéterminée; caractérisé en ce qu'il comprend un moyen (800) pour produire un signal (4AP1, SAP2) pour précharger automatiquement l'une desdites matrices de mémoire en réponse audit signal de sélection d'adresse de ligne (RAS) et audit signal contenant l'information de longueur de salve et de temps de latence (COSA) après la fin d'une opération d'adressage pour ladite matrice de mémoire. 3. Dispositif de mémoire à semi-conducteur comportant plusieurs matrices de mémoire incluant plusieurs cellules de mémoire, et un circuit (100) produisant un signal d'horloge maître de ligne (4R1, 4R2) pour attaquer des circuits de commande se rapportant aux lignes qui sont inclus dans l'une desdites matrices de mémoire en réponse à un signal de sélection d'adresse de ligne (RAS) délivré de l'extérieur et à un signal de sélection de matrice (SRAll), et effectuant une opération d'accès aux données en réponse à l'information de longueur de salve et de temps de latence se rapportant à un signal d'horloge de système (CLK) ayant une fréquence prédéterminée, ledit dispositif de mémoire à semi- conducteur étant caractérisé en ce qu'il comprend: un moyen pour délivrer à un circuit (200) qui produit ledit signal d'horloge maître de colonne (+C), le signal produit en réponse audit signal de sélection d'adresse de ligne (RAS) et le signal comportant ladite information de longueur de salve et de temps de latence (COSA) après la fin d'une opération d'adressage pour l'une desdites matrices de mémoire. 4. Dispositif de mémoire à semi-conducteur comportant: plusieurs matrices de mémoire incluant plusieurs cellules de mémoire; un circuit (100) produisant un signal d'horloge maître de ligne (R1, 4R2) pour attaquer des circuits de commande se rapportant aux lignes qui sont inclus dans l'une desdites matrices de mémoire en réponse à un signal de sélection d'adresse de ligne (RAS) délivré de l'extérieur et à un signal de sélection de matrice (SRAll); un circuit (200) recevant un signal de sélection d'adresse de colonne (CAS) de l'extérieur et produisant ensuite un signal d'horloge maître de colonne (+C) pour attaquer des circuits de commande se rapportant aux colonnes qui sont inclus dans l'une desdites matrices de mémoire; et un circuit (300) recevant des signaux d'adresse (Ai) de l'extérieur et produisant ensuite des signaux d'adresse de colonne (CA10, CAll, CA11), et effectuant une opération d'accès aux données en réponse à l'information de longueur de salve et de temps de latence se rapportant à un signal d'horloge de système (CLK) ayant une fréquence prédéterminée, ledit dispositif de mémoire à semi- conducteur étant caractérisé en ce qu'il comprend: un moyen pour délivrer à un circuit (200) qui produit ledit signal d'horloge maître de colonne (C), le signal produit en réponse audit signal de sélection d'adresse de ligne (RAS) et le signal comportant ladite information de longueur de salve et de temps de latence (COSA) après la fin d'une opération d'adressage pour l'une desdites matrices de mémoire. 5. Dispositif de mémoire à semi-conducteur comportant: plusieurs matrices de mémoire incluant plusieurs cellules de mémoire; un circuit (100) produisant un signal d'horloge maître de ligne (R1, R2) pour attaquer des circuits de commande se rapportant aux lignes qui sont inclus dans l'une desdites matrices de mémoire en réponse à un signal de sélection d'adresse de ligne (RAS) délivré de l'extérieur et à un signal de sélection de matrice (SRAll); un circuit (200) recevant un signal de sélection d'adresse de colonne (CAS) de l'extérieur et produisant ensuite un signal d'horloge maître de colonne (+C) pour attaquer des circuits de commande se rapportant aux colonnes qui sont inclus dans l'une desdites matrices de mémoire; et un circuit (300) recevant des signaux d'adresse (Ai) de l'extérieur et produisant ensuite des signaux d'adresse de colonne (CA10, CA11, CA11), et effectuant une opération d'accès aux données en réponse à l'information de longueur de salve et de temps de latence se rapportant à un signal d'horloge de système (CLK) ayant une fréquence prédéterminée, ledit dispositif de mémoire à semi- conducteur étant caractérisé en ce qu'il comprend: un moyen (500) pour produire un signal de commande de cadencement (S1DQ, 4S2DQ) correspondant audit signal d'horloge maître de ligne (gR1, 4R2); un moyen (700) pour recevoir ledit signal de commande de cadencement (4S1DQ, S2DQ) et ledit signal comportant ladite information de longueur de salve et de temps de latence (COSA), et pour produire ledit signal de sélection d'adresse de colonne et un signal de détection d'information (COSAP) comportant ladite information de longueur de salve et de temps de latence; et un moyen (800) pour transférer vers un circuit (100) qui produit ledit signal d'horloge maître de ligne (4R1, 4R2) un signal de précharge (AP1, 4AP2), en réagissant au signal qui détecte ladite longueur de salve (COSI), audit signal d'adresse de colonne (CA10, CAl, CA11) et audit signal de détection d'information (COSAP).