FR 2716050 A1 19950811 FR 9501169 A 19950201 CIRCUIT NON LINEAIRE ET CIRCUIT NEURONAL CHAOTIQUE UTILISANT CELUI-CI La présente invention est relative aux réseaux neuronaux chaotiques et, plus particulièrement à un circuit non linéaire et à un circuit neuronal chaotique utilisant celui-ci. Le phénomène du chaos existe dans tous les domaines de la science: physique astronomique, biologie, chimie, ingénierie, géographie physique, mathématiques, médecine, météorologie, sociologie, etc. et de nombreuses recherches ont fait l'objet de publications. En particulier, la recherche sur le système nerveux cérébral a fortement progressé avec la théorie du biochaos. Récemment, les travaux de recherche et développement ont abouti à un ordinateur neuronal pour réaliser artificiellement d'excellentes capacités de traitement d'informations du cerveau humain en mettant en oeuvre la construction en cerveau d'un réseau neuronal et un mécanisme de traitement d'informations du cerveau. Cependant, le fait que le modèle de neurones selon la technique antérieure soit beaucoup trop simplifié par rapport au neurone réel est critiquable. Une première caractéristique d'un neurone réel, qui ne peut pas être décrite par le modèle simple de neurone selon la technique antérieure est la réponse chaotique. Un réseau neuronal chaotique légèrement modifié par rapport aux modèles de neurones de Caianiello et Nagumo-Sato a été proposé, ce réseau étant réalisé par l'intermédiaire de moyens informatiques matériels. La Figure 1 est un schéma de principe d'un circuit neuronal chaotique linéaire selon la technique antérieure. Sur la Figure 1, le circuit neuronal chaotique linéaire comporte des résistances R4 et R6 dont chacune reçoit à une première extrémité un signal Xn d'entrée, une résistance Rs dont une extrémité est reliée à l'autre extrémité de la résistance R4, une résistance R7 connectée entre l'autre extrémité de la résistance R6 et la terre, une diode Di dont la cathode est reliée à l'autre extrémité de la résistance R4, une diode R2 dont l'anode est reliée à l'autre extrémité de la résistance R4, une résistance variable Ri connectée entre une tension Vi et l'anode de la diode Di, une résistance variable R2 connectée entre la cathode de la diode D2 et une tension V2, un amplificateur 1 dont l'entrée inverseuse est reliée à l'autre extrémité de la résistance R5 et dont l'entrée non-inverseuse est reliée à la résistance R7, et une résistance variable R3 connectée entre la sortie et l'entrée inverseuse de l'amplificateur 1. La Figure 2 est un graphique illustrant les relations entre une tension f(Xn) de sortie et une tension Xn d'entrée du circuit neuronal chaotique non linéaire représenté sur la Figure 1. Sur ce graphique, les valeurs Ei et E2 aux points de pliure sont respectivement définies sous la forme 4(Vî-VD1)/3 et 4(Vî-VDi)/3. Les variables Ki, K2 et K3 de la Figure 2 sont déterminées en fonction des valeurs de résistance du circuit représenté sur la Figure 1 et, en supposant que les résistances R4, Rs, R6 et R7 ont chacune la même valeur (R), peuvent être exprimées de la manière suivante. R(2Rl+R+R3)-RiR3 K1 = 2R(2R1-R) 2R-R3 K2 = 4R R(2R2+RR3)-R2R3 K3 = 2R(2R2R) Cependant, la constitution du circuit neuronal chaotique non linéaire ci-dessus, à caractéristique non linéaire, comme représenté sur la Figure 2, est complexe. La présente invention vise à réaliser un circuit non linéaire ayant une constitution simple. La présente invention vise également à réaliser un circuit neuronal chaotique utilisant le circuit non linéaire. Pour réaliser le premier objectif ci-dessus de la présente invention, il est proposé un circuit non linéaire comprenant: une première résistance variable dont une extrémité reçoit un signal d'entrée; un amplificateur dont l'entrée inverseuse est reliée à l'autre extrémité de la première résistance variable et dont l'entrée non inverseuse est reliée à la terre; une seconde résistance variable dont une extrémité est reliée à l'entrée inverseuse de l'amplificateur; une troisième résistance variable dont une extrémité est reliée à la sortie de l'amplificateur, l'autre extrémité étant reliée à l'autre extrémité de la seconde résistance variable; et une quatrième résistance variable dont une extrémité reçoit le signal d'entrée et dont l'autre extrémité est reliée à la troisième résistance variable. Pour atteindre le second objectif ci-dessus selon la présente invention, il est proposé un circuit neuronal chaotique utilisant le circuit non linéaire ci- dessus, comprenant: un premier circuit d'échantillonnage et de maintien pour échantillonner un signal d'entrée en réponse à un premier signal d'horloge; un moyen non linéaire pour générer un signal de sortie à caractéristique non linéaire par rapport à la sortie du premier circuit d'échantillonnage et de maintien; un additionneur pour additionner le signal de sortie du moyen non linéaire et un signal extérieur d'entrée; un second circuit d'échantillonnage et de maintien pour échantillonner la sortie de l'additionneur en réponse à un second signal d'horloge et appliquer le résultat à l'entrée du premier circuit d'échantillonnage et de maintien; et une horloge pour générer les premier et second signaux d'horloge. Les objectifs et avantages de la présente invention apparaîtront plus clairement dans la description détaillée de formes préférées de réalisation de celle-ci, en référence aux dessins annexés, sur lesquels: la Figure 1 représente schématiquement le circuit non linéaire selon la technique antérieure; la Figure 2 est une courbe de caractéristique de transfert du circuit représenté sur la Figure 1; la Figure 3 représente schématiquement un circuit non linéaire selon la présente invention; la Figure 4 est une courbe de caractéristique de transfert du circuit représenté sur la Figure 3; la Figure 5 est un schéma de principe d'un circuit neuronal chaotique utilisant un circuit non linéaire d'une forme de réalisation préférée selon la présente invention; la Figure 6 est un diagramme représentant la synchronisation de signaux CK1 et CK2 d'horloge représentés sur la Figure 5; la Figure 7 est un schéma de principe d'un circuit neuronal chaotique utilisant un circuit non linéaire d'une autre forme de réalisation préférée selon la présente invention; la Figure 8 est un schéma représentant le circuit de l'inverseur en T selon la Figure 7; la Figure 9 est un schéma représentant la synchronisation des signaux CK1, CK2, CK3, CK4 et CK5 d'horloge représentés sur la Figure 7; et la Figure 10 est un schéma représentant le circuit d'échantillonnage et de maintien du circuit neuronal chaotique selon la présente invention. Sur la Figure 3, un circuit non linéaire comporte une résistance variable Rio dont une extrémité reçoit un signal Xn d'entrée, un amplificateur 10 dont l'entrée inverseuse est reliée à l'autre extrémité de la résistance variable Rio et dont l'entrée non-inverseuse est reliée à la terre, une résistance variable R1 2 dont une extrémité est reliée à la sortie de l'amplificateur 10, une résistance variable Rl connectée entre l'entrée inverseuse de l'amplificateur 10 et l'autre extrémité de la résistance variable R12, et une résistance variable R13 dont une extrémité reçoit le signal Xn d'entrée et l'autre extrémité est reliée à l'autre extrémité de la résistance variable R 2. La Figure 4 représente une caractéristique de tension de sortie par rapport à la tension d'entrée du circuit non linéaire représenté sur la Figure 3. Dans ce cas, trois régions linéaires divisées au niveau des points de pliure El et -El sont exprimées sous la forme suivante. f[y(t)] = y(t)ps - (ns-ps)/ps pour y(t) El o y(t) est la réponse d'un circuit chaotique à l'instant t, pas et ns sont respectivement les pentes positive et négative. Voici le résultat de l'interprétation de la loi de courant de Kirchhoff au point de sortie P du circuit non linéaire représenté sur la Figure 3 dans lequel VE en une tension d'entrée, Vol est la tension de sortie de l'amplificateur 10, Vo est la tension de sortie du circuit non-linéaire, et l'entrée négative de l'amplificateur 10 est virtuellement à la terre. -VE Vo-Vo i Vo-VE R-o R1+2 R13 Rî0 R12 R l Voici la forme résumée de l'équation ci-dessus R12(Rlo-R13) R13 VO = VE + Vol RiRo(R12+R13) R12+R13 Les points de pliure sont calculés sous la forme VO(Ri/R2) de façon que les équations pour les pentes ns et ps se présentent sous la forme suivante. R12(Ri o-Rl3) ps = Rio(R12+R13) Ri 3E1 ns = ps-ps R12+R1 3 Et voici les trois valeurs de Vol obtenues à partir des équations ci-dessus Vol = Vcc-2 volts pour VE E1 Vcc n'apparaît pas sur la figure 3 mais représente une tension commune appliquée à l'amplificateur 10. D'après les équations ci-dessus, on sait que si la valeur de la résistance variable est commandée, la courbe de caractéristique de transfert peut être modifiée. Par conséquent, la présente invention peut réaliser une caractéristique non linéaire qui peut être mise en oeuvre dans un circuit neuronal chaotique à construction simple. La Figure 5 est un schéma de principe d'un circuit neuronal chaotique utilisant un circuit non linéaire d'une forme de réalisation préférée selon la présente invention. Sur la Figure 5, le circuit neuronal chaotique comporte un premier circuit d'échantillonnage et de maintien (S/H) 20 pour échantillonner le signal d'entrée en réponse à un signal CK1 d'horloge, un circuit non linéaire 21 pour recevoir le signal de sortie du premier circuit d'échantillonnage et de maintien 20 et produire un signal de sortie à caractéristique non linéaire par rapport au signal d'entrée, un additionneur 22 pour additionner le signal de sortie du circuit non linéaire 21 et le signal extérieur d'entrée 24, un second circuit d'échantillonnage et de maintien 23 pour échantillonner le signal de sortie de l'additionneur 22 en réponse à un signal CK2 d'horloge, et une horloge 25 pour produire les signaux CK1 et CK2 d'horloge. Le circuit neuronal chaotique ci-dessus peut être exprimé par l'équation différentielle suivante: y(t+l) = f[y(t)] + a o y(t) est la réponse du circuit chaotique à l'instant t, a est un signal extérieur d'entrée et f est une fonction non linéaire. Si la courbe de caractéristique de transfert du circuit non linéaire a une valeur ns très grande, la réponse du circuit chaotique devient proche d'un niveau constant. La Figure 6 est un diagramme représentant une synchronisation de signaux CK1 et CK2 d'horloge représentés sur la Figure 5. On doit noter sur cette figure que les signaux CK1 et CK2 ne se chevauchent pas. La Figure 7 est un schéma de principe d'un circuit neuronal chaotique utilisant un circuit non linéaire d'une autre forme de réalisation préférée selon la présente invention. Sur la Figure 7, le circuit neuronal chaotique comporte un circuit d'échantillonnage et de maintien 30 pour échantillonner le signal d'entrée en réponse à un signal CK1 d'horloge, un circuit non linéaire 31 pour générer un signal de sortie à caractéristique non linéaire par rapport au signal de sortie du circuit d'échantillonnage et de maintien 30, un additionneur 32 pour recevoir et totaliser le signal de sortie du circuit non linéaire 31 et le signal extérieur 34 d'entrée, un circuit d'échantillonnage et de maintien 33 pour recevoir et échantillonner le signal de sortie de l'additionneur 32 en réponse à un signal CK2 d'horloge, en générateur de signaux d'horloge 35 pour produire les signaux d'horloge CK1 et CK2 et des signaux d'horloge CK3, CK4, CK5 obtenus en divisant le signal CK2 d'horloge et des circuits d'échantillonnage et de maintien 37, 38 et 39 pour échantillonner le signal de sortie de l'additionneur et produire trois signaux de sortie (sortie 1, sortie 2 et sortie 3) respectivement en réponse aux signaux CK3, CK4 et CK5 d'horloge. Dans la Figure 7, l'entrée de l'inverseur en T 36 est reliée à la sortie de l'additionneur 32. Ainsi le circuit chaotique selon l'invention peut être utilisé pour commander un circuit logique multi-valeurs. La Figure 8 représente schématiquement le circuit de l'inverseur en T 36 représenté sur la Figure 7. Sur la Figure 8, l'inverseur en T comporte un transistor PMOS P1 dont la grille reçoit un signal d'entrée et dont la source est connectée à une première tension électrique (dans ce cas, +4V), une résistance R20 dont une extrémité est reliée en commun au drain du transistor PMOS P1 et à une première borne de sortie, une résistance R21 dont une extrémité est reliée en commun à l'autre extrémité de la résistance 20 et à une seconde borne de sortie, un transistor NMOS N1 dont le drain est relié en commun à l'autre extrémité de la résistance R21 et à une troisième borne de sortie, dont la source est reliée à une seconde tension électrique, (dans ce cas, -3V) et dont la grille reçoit le signal d'entrée. Une table d'états logiques de l'inverseur en T de la Figure 8 est présentée ci-dessous. X (X)2 (x)' (X)o 2 0 0 0 i 2 1 0 0 2 2 2 Voici les trois signaux de sortie de l'inverseur en T. ITS: (X)1 = 2-X ITP: (X)2 = 0 pour X=2 (X)2 = 2 pour X=2 ITN: (X) = 2 pour X=O (X) = O pour X=0 Ainsi, les signaux de sortie de l'inverseur sont une inversion ternaire simple (ITS), une inversion ternaire positive (ITP) et une inversion ternaire négative (ITN). La Figure 9 est un diagramme représentant la synchronisation de signaux CK1, CK2, CK3, CK4 et CK5 d'horloge représentés sur la Figure 7. La réponse du circuit chaotique divise le signal CK2 d'horloge en trois signaux d'horloge de façon à correspondre au signal CK2 d'horloge et à commander la réponse. Ainsi, trois signaux CK3, CK4 et CK5 d'horloge sont obtenus à partir du signal CK2 d'horloge et commandent le niveau de façon qu'il soit respectivement haut, intermédiaire et bas. Ainsi dans la Figure, les signaux CK3, CK4 et CK5 d'horloge sont appliqués aux circuits 37, 38, 39 d'échantillonnage et de maintien pour commander ainsi les sorties 1, 2 et 3 des circuits 37, 38, 39 d'échantillonnage et de maintien. La Figure 10 est une représentation schématique du circuit d'échantillonnage et de maintien du circuit neuronal chaotique selon la présente invention. Sur la Figure 10, le circuit d'échantillonnage et de maintien comporte un inverseur INV pour recevoir et inverser un signal (CK1 à CK5) d'horloge, une porte G1 de transmission CMOS pour transmettre le signal d'entrée en réponse au signal d'horloge, et une résistance R et une capacité C en série entre la sortie de la porte G1 de transmission CMOS et la terre. Ainsi, lorsque le signal d'horloge est bas, le circuit d'échantillonnage et de maintien qui possède la construction ci-dessus produit (échantillonne) un signal d'entrée et bloque (retient) le signal d'entrée lorsque le signal d'horloge est haut. Par conséquent, la construction du circuit non linéaire du circuit neuronal chaotique selon la présente invention est plus simple que celle de la technique antérieure. De la sorte, la présente invention réalise un circuit neuronal chaotique non linéaire à construction simple utilisant le circuit non linéaire simplifié. R E V E N D I C A T IONS 1. Circuit non linéaire, caractérisé en ce qu'il comporte: une première résistance variable (Rio) dont une extrémité reçoit un signal d'entrée, un amplificateur (10) dont l'entrée inverseuse est reliée à l'autre extrémité de ladite première résistance variable et dont l'entrée non- inverseuse est reliée à la terre, une seconde résistance variable (Rll) dont une extrémité est reliée à l'entrée inverseur dudit amplificateur, une troisième résistance variable (R12) dont une extrémité est reliée à la sortie dudit amplificateur et dont l'autre extrémité est reliée à l'autre extrémité de ladite seconde résistance variable; et une quatrième résistance variable (R13) dont une extrémité recoit le signal d'entrée et dont l'autre extrémité est reliée à l'autre extrémité de ladite troisième résistance variable. 2. Circuit neuronal chaotique, caractérisé en ce qu'il comporte: un premier circuit d'échantillonnage et de maintien (20) pour échantillonner un signal d'entrée en réponse à un premier signal (CK1) d'horloge, un moyen non linéaire (21) pour générer un signal de sortie à caractéristique non linéaire par rapport au signal de sortie dudit premier circuit d'échantillonnage et de maintien, un additionneur (22) pour additionner le signal de sortie du moyen non linéaire et un signal extérieur d'entrée, un second circuit d'échantillonnage et de maintien (23) pour échantillonner le signal de sortie dudit additionneur en réponse à un second signal (CK2) d'horloge et pour appliquer le résultat à l'entrée dudit premier circuit d'échantillonnage et de maintien, et une horloge (25) pour générer lesdits premier et second signaux d'horloge, caractérisé en ce que ledit moyen non linéaire comporte une première résistance variable (Rio) dont une extrémité reçoit le signal de sortie dudit premier circuit d'échantillonnage et de maintien, un amplificateur (10) dont l'entrée inverseuse est reliée à l'autre extrémité de ladite première résistance variable et dont l'entrée non- inverseuse est reliée à la terre, une seconde résistance variable (Rll) dont une extrémité est reliée à l'entrée inverseuse dudit amplificateur, une troisième résistance variable (R12) dont une extrémité est reliée à la sortie dudit amplificateur et dont l'autre extrémité est reliée à l'autre extrémité de ladite seconde résistance variable, et une quatrième résistance variable (R1 3) dont une extrémité reçoit le signal de sortie du premier circuit d'échantillonnage et de maintien et dont l'autre extrémité est reliée à l'autre extrémité de ladite troisième résistance variable et à l'entrée dudit additionneur. 3. Circuit neuronal chaotique selon la revendication 2, caractérisé en ce que ledit premier circuit d'échantillonnage et de maintien comporte: un premier inverseur (INV) pour recevoir et inverser le premier signal d'horloge, une porte (G1) de transmission CMOS pour transmettre le signal de sortie dudit second circuit d'échantillonnage et de maintien en réponse au premier signal d'horloge et au signal de sortie dudit premier inverseur, une résistance (R) et une capacité (C) en série entre la sortie de ladite porte de transmission CMOS et la terre. 4. Circuit neuronal chaotique selon la revendication 2, caractérisé en ce que ledit second circuit d'échantillonnage et de maintien comporte: un second inverseur (INV) pour recevoir et inverser le second signal d'horloge, une porte (G1) de transmission CMOS pour transmettre le signal de sortie dudit additionneur en réponse au second signal d'horloge et au signal de sortie dudit second inverseur, une résistance (R) et une capacité (C) en série entre la sortie de ladite porte de transmission CMOS et la terre. 5. Circuit neuronal chaotique selon la revendication 2, caractérisé en ce que lesdits premier et second signaux (CK1, CK2) d'horloge ne se chevauchent pas. 6. Circuit neuronal chaotique, caractérisé en ce qu'il comporte: un premier circuit d'échantillonnage et de maintien pour échantillonner un signal d'entrée en réponse à un premier signal (CK1) d'horloge, un moyen non linéaire (31) pour produire un signal de sortie à caractéristique non linéaire par rapport au signal de sortie dudit premier circuit d'échantillonnage et de maintien, un additionneur (32) pour additionner le signal de sortie dudit moyen non linéaire et un signal extérieur (34) d'entrée, un second circuit d'échantillonnage et de maintien (33) pour échantillonner le signal de sortie dudit additionneur en réponse à un second signal (CK2) d'horloge et appliquer le résultat à l'entrée dudit premier circuit d'échantillonnage et de maintien, une horloge pour générer lesdits premier et second signaux (CK1, CK2) d'horloge et les troisième (CK3), quatrième (CK4) et cinquième (CK5) signaux d'horloge, et des troisième (37), quatrième (38) et cinquième (39) circuits d'échantillonnage et de maintien pour recevoir respectivement lesdits troisième, quatrième et cinquième signaux d'horloge et le signal de sortie dudit additionneur et produire trois signaux de sortie. 7. Circuit neuronal chaotique selon la revendication 6, caractérisé en ce que ledit moyen non linéaire comporte: une première résistance variable (Rio) dont une extrémité reçoit le signal de sortie dudit premier circuit d'échantillonnage et de maintien, un amplificateur (10) dont l'entrée inverseuse est reliée à l'autre extrémité de ladite première résistance variable et dont l'entrée non-inverseuse est reliée à la terre, une seconde résistance variable (Rll) dont une extrémité est reliée à l'entrée inverseuse dudit amplificateur, une troisième résistance variable (R12) dont une extrémité est reliée à la sortie dudit amplificateur et dont l'autre extrémité est reliée à l'autre extrémité de ladite seconde résistance variable, et une quatrième résistance variable (R13) dont une extrémité reçoit le signal de sortie du premier circuit d'échantillonnage et de maintien et dont l'autre extrémité est reliée à l'entrée dudit additionneur et à l'autre extrémité de la troisième résistance variable. 8. Circuit neuronal chaotique selon la revendication 6, caractérisé en ce que la sortie dudit additionneur est reliée à l'entrée d'un circuit logique multi-valeurs composé d'un inverseur en T,(36) 9. Circuit neuronal chaotique selon la revendication 8, caractérisé en ce que ledit inverseur en T comporte: un transistor PMOS (P1) dont la grille reçoit le signal de sortie dudit additionneur et dont la source est reliée à une première tension électrique, une première résistance (R20) dont une extrémité est reliée en commun au drain dudit transistor PMOS et à une première borne de sortie, une seconde résistance (R21) dont une extrémité est reliée en commun à l'autre extrémité de ladite première résistance et à une seconde borne de sortie, et un transistor NMOS (N1) dont le drain est relié à l'autre extrémité de ladite seconde résistance et à une troisième borne de sortie, dont la source est reliée à une seconde tension électrique et dont la grille reçoit le signal de sortie dudit additionneur. 10. Circuit neuronal chaotique selon la revendication 6, caractérisé en ce que ledit premier circuit d'échantillonnage et de maintien comporte: un premier inverseur (INV) pour recevoir et inverser le premier signal (CK1) d'horloge, une porte (G1) de transmission CMOS pour transmettre le signal de sortie du second circuit d'échantillonnage et de maintien en réponse au premier signal d'horloge et au signal de sortie dudit premier inverseur, une résistance (R) et une capacité (C) en série entre la sortie de ladite grille de transmission CMOS et la terre. 11. Circuit neuronal chaotique selon la revendication 6, caractérisé en ce que ledit second circuit d'échantillonnage et de maintien comporte: un second inverseur (INV) pour recevoir et inverser le second signal (CK2) d'horloge, une porte (G1) de transmission CMOS pour transmettre le signal de sortie dudit additionneur en réponse au second signal d'horloge et au signal de sortie dudit second inverseur, une résistance (R) et une capacité (C) en série entre la sortie de ladite porte de transmission CMOS et la terre. 12. Circuit neuronal chaotique selon la revendication 6, caractérisé en ce que ledit troisième circuit d'échantillonnage et de maintien comporte: un troisième inverseur (INV) pour recevoir et inverser le troisième signal (CK3) d'horloge, une porte (G1) de transmission CMOS pour transmettre le signal de sortie dudit additionneur en réponse au troisième signal d'horloge et au signal de sortie dudit troisième inverseur, une résistance (R) et une capacité (C) en série entre la sortie de ladite porte de transmission CMOS et la terre. 13. Circuit neuronal chaotique selon la revendication 6, caractérisé en ce que ledit quatrième circuit d'échantillonnage et de maintien comporte: un quatrième inverseur (INV) pour recevoir et inverser le quatrième signal (CK4) d'horloge, une porte (G1) de transmission CMOS pour transmettre le signal de sortie dudit additionneur en réponse au quatrième signal d'horloge et au signal de sortie dudit quatrième inverseur, une résistance (R) et une capacité (C) en série entre la sortie de ladite porte de transmission CMOS et la terre. 14. Circuit neuronal chaotique selon la revendication 6, caractérisé en ce que ledit cinquième circuit d'échantillonnage et de maintien comporte: un cinquième inverseur (INV) pour recevoir et inverser le cinquième signal (CK5) d'horloge, une (G1) de transmission CMOS pour transmettre le signal de sortie dudit additionneur en réponse au cinquième signal d'horloge et au signal de sortie dudit cinquième inverseur, une résistance (R) et une capacité (C) en série entre la sortie de ladite porte de transmission CMOS et la terre.