FR 2722625 A1 19960119 FR 9408958 A 19940718 CONVERTISSEURS A/N A COMPARAISON MULTIPLE UTILISANT LE PRINCIPE D'INTERPOLATION La présente invention concerne un comparateur de tensions dit à "autozéro", ainsi qu'un convertisseur analogique-numérique (A/N) utilisant un ensemble de comparateurs dits à "auto-zéro", permettant de réduire le nombre de comparateurs nécessaires à la conversion A/N. Le document "A 6 bits 125 MHz CMOS A/D Converter" de Kevin J.McCall (IEEE 1992 Custom Integrated Circuits Conference, 16.8.1) décrit un convertisseur A/N de type flash. Un perfectionnement à ce type de convertisseur flash est l'application du principe d'interpolation, illustré par la figure 1. Par rapport à un convertisseur flash classique constitué d'un certain nombre de comparateurs, ce perfectionnement consiste à supprimer par couplage capacitif la moitié d'un comparateur sur deux et ainsi de gagner en place et en consommation. Pour plus de clarté, on va se limiter dans l'explicatif qui suit à un nombre restreint de tensions de référence Vrefi, Vrefj, Vrefk et Vrefl, mais ces explications peuvent évidemment être étendues à un convertisseur à n entrées. D'autre part, les éléments des figures ayant les mêmes fonctions ont gardé les mêmes références dans les différentes figures. Sur la figure 1, la ligne de résistances série Ri, Rj, Rk, etc... fournit les tensions de référence Vrefi, Vrefj, Vrefk, etc... qui sont respectivement celles des noeuds i,j,k,l etc... Ces tensions de référence ne sont prises en compte qu'une fois sur deux. C'est-à-dire que dans une série Vrefi, Vrefj, Vrefk et Vrefl, seules seront connectées directement aux circuits comparateurs les tensions Vrefi et Vrefk. Sur la figure 1, les tensions de référence Vrefi et Vrefk sont connectées au noeud 1 via les interrupteurs 3, la tension Vin étant connectée à ce même noeud 1 par les interrupteurs 2. Sont ensuite connectées en série aux noeuds 1, les capacités 4, les inverseurs 5 dont les bornes sont reliées par un interrupteur 6, et les noeuds 7. Viennent ensuite, et toujours en série, les capacités 8 connectées en série aux inverseurs 9 dont les bornes sont reliées par les interrupteurs 10, et enfin les sorties 13. 2 2722625 Ce type de comparateur, appelé à auto-zéro, permet de polariser temporairement les inverseurs dans leurs zones de gain (proche de Vdd/2). Cette fonction d'auto-zéro est obtenue en fermant les interrupteurs 6 et 10 (par séquencement interne) des dispositifs inverseur 5 et 9. Le fait d'avoir deux dispositifs à auto-zéro en série par comparateur permet d'obtenir une pente de gain plus forte, et ainsi de réaliser des comparaisons plus fines puisque l'inverseur est dans une situation instable et est très sensible à la différence Vref - Vin. Dans un séquencement habituel, les interrupteurs 6 et 10 des dispositifs auto- zéro sont ouverts et fermés simultannément, ceci étant justifié par les performances dynamiques que l'on souhaite obtenir. Le perfectionnement par rapport à un convertisseur flash classique consiste à remplacer le comparateur j par un demi-comparateur j constitué de deux capacités 11 en série reliant les noeuds 7 des comparateurs adjacents et dont la valeur C/2 est la moitié de la valeur C des capacités 8. Au noeud 12 entre ces deux capacités 11, un dispositif à auto-zéro du même type que ceux des comparateurs adjacents est connecté à la sortie 13 par l'intermédiaire d'un inverseur 9 dont les bornes sont reliées par un interrupteur 10. Le pont diviseur capacitif formé par les capacités 11 de valeurs C/2 donne la valeur de la tension à comparer pour le comparateur médian (demi-comparateur j). Dans ce dispositif, le facteur d'interpolation est de 2, mais peut être accru à 4 ou 8, en réduisant le nombre d'étages, on réduit la consommation et la surface. L'inconvénient majeur de cette structure réside dans le fait que l'on surcharge l'étage de gain précédent et donc que l'on diminue sensiblement la fréquence maximum d'utilisation pour une consommation donnée. Ceci a pour effet immédiat de limiter les performances temporelles du dispositif. En effet, les capacités parasites associées aux capacités "utiles" sont loin d'être négligeables, elles sont typiquement de l'ordre de 0,8xC. La présente invention permet de s'affranchir de ces inconvénients en utilisant un principe qui n'est pas lié à un ratio de capacité pour réaliser l'interpolation. De plus, la charge vue de l'étage de gain précédent reste faible et permet d'accroître la fréquence d'utilisation à consommation égale. 3 2722625 En effet, un premier mode de réalisation de la présente invention consiste en un comparateur à auto-zéro de deux tensions Vref et Vin comportant un premier étage formé d'une capacité que vont charger les tensions à comparer Vref et Vin via deux interrupteurs, et d'un premier inverseur dont les bornes sont reliées par un interrupteur réalisant la fonction auto-zéro. La principale caractéristique selon l'invention est que ce comparateur comporte un second étage constitué par: une fonction inverseur réalisée de telle manière qu'un seul premier transistor soit commandé à sa grille par l'étage précédent, un second transistor ayant ses grille et drain court-circuités par un interrupteur pendant la phase d'auto-zéro, et un troisième transistor utilisé en capacité et connecté à la grille du second transistor d'une part, et à la tension d'alimentation d'autre part. La présente invention consiste aussi en un comparateur interpolé à comparaisons multiples comportant un certain nombre n de des comparateurs décrits ci-dessus, et, intercalé entre deux de ces comparateurs i et k, un comparateur médian j comportant seulement un second étage connecté aux deux sorties des premiers étages des comparateurs adjacents i et k, cet étage comportant les éléments suivants: deux premiers transistors dont les grilles sont commandées respectivement par les sorties des premiers étages des comparateurs adjacents i et k, deux seconds transistors connectés en parallèle dont les grilles verront la tension d'auto-zéro pendant la phase correspondante, ces premier et second transistors réalisant la fonction d'inverseur, deux troisièmes transistors dont les sources et drains sont reliés à la tension d'alimentation Vdd et les grilles connectées aux grilles des seconds transistors, réalisant la fonction de capacité, un interrupteur reliant la sortie de l'étage aux grilles des seconds et troisièmes transistors, et une sortie j de ce comparateur prenant la tension à ce noeud. Malgré les nombreux avantages de ce premier mode de réalisation de l'invention, un inconvénient reste le surcoût de 4 2722625 consommation lié à la structure du comparateur qui reste conducteur pendant la phase de comparaison. Un second mode de réalisation de l'invention permet de réduire la consommation de ce type de comparateur sans diminuer les performance dynamiques en utilisant un séquencement non simultanné des dispositifs auto-zéro. Ce second mode de réalisation de la présente invention consiste à ajouter un interrupteur supplémentaire au second étage du comparateur connectant les grilles des second et troisième transistors à la tension d'alimentation et d'y appliquer un séquencement des interrupteurs permettant de réduire la consommation. La présent invention couvre aussi un convertisseur A/N interpolé utilisant des comparateurs selon ce second mode de réalisation de l'invention. La présente invention s'applique de préférence à un convertisseur A/N CMOS à comparaisons multiples utilisant au moins un comparateurs dit à "auto-zéro". La présente invention sera mieux comprise et les avantages supplémentaires apparaîtront à la lecture de la description qui va suivre, illustrée par les figures suivantes: - la figure 1 déjà décrite représente une partie d'un comparateur à multiples entrées utilisé dans un convertisseur connu; - la figure 2a représente un comparateur selon un premier mode de réalisation de l'invention, - la figure 2b représente un convertisseur A/N CMOS selon ce premier mode de réalisation de l'invention, - la figure 3a représente un comparateur selon un second mode de réalisation de l'invention, - et la figure 3b représente le séquencement des interrupteur du comparateur de la figure 3a. Le comparateur selon l'invention de la figure 2a comporte un premier étage équivalent à celui des comparateurs connus tels que décrits dans la figure 1, aussi les références désignant les mêmes caractéristiques sont conservées d'une figure à l'autre. Les tensions Vin et Vref à comparer sont toutes deux reliées aux noeuds 1 au travers des interrupteurs 2 et 3 connecté en série à une capacité 4, un inverseur 5 2722625 dont les bornes sont reliées par un interrupteur 6 réalisant la fonction auto-zéro. Une caractéristique importante de la présente invention est que ce premier étage commande la grille 20 d'un premier transistor 21 de préférence nMOS, la source étant connectée en 23 à la masse et le drain à un noeud 24. Ce noeud 24 est connecté à la fois au drain d'un second transistor 26, et à la grille de ce même transistor 26, de préférence pMOS, via un interrupteur 27. La grille du transistor 26 est connectée à la grille d'un troisième transistor 30. La source du second transistor 26 ainsi que les sources et drains du troisième transistor 30, qui se comporte comme une capacité, sont connectés à la tension Vdd. La sortie de ce comparateur s'effectue à partir du noeud 24. Dans ce deuxième étage du comparateur, les transistors MOS n 21 et p 26 forment aussi un étage inverseur, la fonction auto-zéro étant réalisée en fermant l'interrupteur 27 qui connecte la grille et le drain du transistor 26. Pendant la même phase, une capacité de faible valeur C 30 est chargée à la tension d'auto-zéro, c'est à dire à la polarisation d'équilibre de l'inverseur constitué par les transistors 21 et 26, qui sera maintenue jusqu'au moment de la comparaison. Pendant la phase de comparaison, les interrupteurs 6 et 27 sont évidemment ouverts, et les transistors MOS 21 et 26 se comportent simplement comme un étage de gain. Les avantages de ce type d'étages sont que la valeur C de la capacité 30 peut être très faible (de l'ordre de celle de la grille d'un MOS) et donc la vitesse de réponse très grande, la précision relative entre comparateur de cette capacité n'est pas critique, et enfin, la charge ramenée sur le premier étage est cinq à dix fois moins importante que dans la structure classique décrite dans la figure 1. La figure 2b représente l'application de ce comparateur selon le premier mode de réalisation de l'invention à un comparateur multiple, par exemple à n étages. L'adaptation du dispositif de la figure 2a à un système interpolé consiste à dupliquer le deuxième étage du comparateur de la figure 2. Sur la figure 2b on retrouve les comparateurs i et k tels qu'is ont été décrits à partir de la figure 2a, mais en revanche, le comparateur médian j est dupliqué par rapport à celui de la figure 2a. En effet, les noeuds 20 des comparateurs adjacents i et k commandent respectivement les premiers transistors 31 et 32 dont les sources sont 6 2722625 reliées à la masse, ceux-ci formant la première partie de l'inverseur du comparateur médian j. Les drains de ces premiers transistors sont reliés au noeud 33. Des seconds transistors 34 et 35 dupliqués par rapport à ceux des étages adjacents i et j, sont connectés en parallèle d'un côté à ce noeud 33 et de l'autre à la tension d'alimentation Vdd, et réalisent la seconde moitié de l'inverseur du comparateur médian j. Des troisièmes transistors 36 et 37 dupliqués eux aussi par rapport au montage équivalent des étages adjacents, ont leurs sources et drains connectés à la tension d'alimentation Vdd, et réalisent la capacité chargée à la polarisation d'équilibre de l'inverseur du comparateur médian j. Un interrupteur 38 connecte le noeud 33 aux grilles des transistors 34, 35 36 et 37. Enfin, la sortie du comparateur j vers un étage intermédiaire est faite à partir du noeud 33. Le moyennage des valeurs supérieures et inférieures des étages adjacents est dans ce cas de type gain au lieu d'être de type capacitif comme dans l'art antérieur, par la commande de grille des transistors MOS 31 et 32. Le principal avantage de cette solution est de ramener sur la sortie des premiers étages une charge minimum et donc d'accroître la vitesse de fonctionnement. De plus, elle réduit l'encombrement car la solution de l'art antérieur (capacité) est comparativement plus grande. La figure 3a représente un second mode de réalisation de l'invention qui permet de réduire encore la consommation d'un comparateur sans diminuer les performances dynamiques. La structure de ce comparateur selon un second mode de réalisation de l'invention est presque identique à celle du premier mode de réalisation de I'invention de la figure 2a, avec un interrupteur 40 joignant les grilles des transistors 26 et 30 à la tension d'alimentation Vdd. On a vu précédemment à partir de la figure 2a que la fonction auto-zéro du second étage est réalisée en fermant l'interrupteur 27. Cet auto-zéro est très rapide car la capacité C 30 devant mémoriser la tension sur la grille du transistor 26 peut être d'une faible valeur. Ce système a pour avantage de rester toujours bien polarisé par le transistor 26 même 7 2722625 lorsque l'on s'écarte de la polarisation d'équilibre de l'auto-zéro (vitesse de réaction). Par rapport au premier mode de réalisation de l'invention de la figure 2a, le second mode de réalisation met en oeuvre le séquencement suivant illustré par la figure 3b: pendant la phase d'auto-zéro du premier étage (phase d'acquisition), I'interrupteur 6 est fermé, le 27 ouvert et le fermé afin de couper la consommation du second étage. Juste avant la comparaison, I'interrupteur 40 est ouvert et le 27 fermé simultanément et rapidement afin de réaliser la fonction d'auto- zéro du second étage. Juste avant la phase de comparaison, les interrupteurs 6 et 27 sont ouverts. Pour la phase de comparaison fine dans un convertisseur demi-flash, ceci permet de couper la consommation du second étage une période sur deux. Ce type de comparateur peut être utilisé dans un convertisseur A/N interpolé à comparaison multiples de la même manière que le premier mode de réalisation de l'invention de la figure 2b, il suffit d'ajouter à la structure de cette figure 2b des interrupteurs 40 joignant les grilles des transistors 26 et 30 à la tension d'alimentation, et dans les étages médians, d'ajouter un interrupteur joignant les grilles des transistors 34, 35, 36 et 37, à cette même source d'alimentation. L'ensemble des transistors et interrupteurs cités dans la description de l'invention à partir des figures 2a, 2b, 3a et 3b sont de préférence des transistors MOS. La présente invention s'applique en particulier à tous les types de convertisseurs A/N CMOS à comparaisons multiples utilisant au moins un comparateur dit à "auto-zéro". 8 2722625 REVENDICATIONS 1. Comparateur à auto-zéro de deux tensions Vref et Vin comportant un premier étage formé d'une capacité (4) que vont charger les tensions à comparer Vref et Vin via deux interrupteurs (2,3), et d'un inverseur (5) dont les bornes sont reliées par un interrupteur (6) réalisant la fonction auto-zéro, caractérisé en ce qu'il comporte un second étage constitué par: une fonction inverseur réalisée de telle manière que seul un premier transistor (21) soit commandé à sa grille par l'étage précédent, un second transistor (26) ayant ses grille et drain court- circuités par un interrupteur (27) pendant la phase d'auto-zéro, et un troisième transistor (30) utilisé en capacité et connecté à la grille du second transistor (26) d'une part, et à la tension d'alimentation (Vdd) d'autre part. 2. Comparateur selon la revendication 1, caractérisé en ce que les transistors (21, 26, 30) et les interrupteurs (2,3,6,27) utilisés sont des transistors MOS, 3. Comparateur interpolé à comparaisons multiples caractérisé en ce qu'il comporte au moins deux comparateurs (i,k) selon la revendication 1, et intercalé entre deux de ces comparateurs (i,k) un comparateur médian (j) comportant seulement un second étage connecté aux deux sorties des premiers étages des comparateurs adjacents (i,k), cet étage comportant les éléments suivants: deux premiers transistors (32,33) dont les grilles sont commandées respectivement par les sorties (20) des premiers étages des comparateurs adjacents (i,k), 30. deux seconds transistors (34,35) connectés dont les grilles verront la tension d'auto-zéro pendant la phase correspondante, ces premiers (32, 33) et seconds (34,35) transistors réalisant la fonction d'inverseur, deux troisièmes transistors (36,37) dont les sources et drains sont reliés à la tension d'alimentation (Vdd) et les grilles connectées aux grilles des seconds transistors (34,35), réalisant la fonction de capacité, 9 2722625 un interrupteur (38) reliant la sortie de l'étage aux grilles des quatres seconds (34,35) et troisièmes (36,37) transistors, et une sortie (j) de ce comparateur prenant la tension au noeud (38). 4. Comparateur selon la revendication 3 caractérisé en ce que les transistors (31,32,34,35,36,37) et l'interrupteur (38) utilisés sont des transistors MOS. 5. Convertisseur analogique/numérique caractérisé en ce qu'il comporte un ou plusieurs comparateurs interpolés à comparaisons multiples selon l'une quelconque des revendications 3 et 4. 6. Comparateur selon la revendication 1 caractérisé en ce qu' il comporte de plus un second interrupteur (40) joignant les grilles des second (26) et troisième transistor (30) à la tension d'alimentation (Vdd). 7. Comparateur selon la revendication 6, caractérisé en ce que les transistors (21, 26, 30) et les interrupteurs (2,3,6,27,40) utilisés sont des transistors MOS, 8. Procédé de commande d'interrupteurs caractérisé en ce qu'il s'applique au comparateur de la revendication 6 et qu'il comporte les trois étapes suivantes: 25. fermeture de l'interrupteur du premier étage (6) et du second interrupteur du second étage (40), et le premier interrupteur du second étage (27) est ouvert, fermeture rapide de ce premier interrupteur (27) et ouverture simultanée du second interrupteur (40), 30. ouverture de l'interrupteur du premier étage (6) et de l'interrupteur du second étage (27) juste avant la phase de comparaison. 9. Comparateur interpolé à comparaisons multiples caractérisé en ce qu' il comporte au moins deux comparateurs (i,k) selon la revendication 6, et intercalé entre deux de ces comparateurs (i,k) un comparateur médian (j) comportant seulement un second étage connecté 2722625 aux deux sorties des premiers étages des comparateurs adjacents (i,k), cet étage comportant les éléments suivants: deux premiers transistors (32,33) dont les grilles sont commandées respectivement par les sorties (20) des premiers étages des comparateurs adjacents (i,k), reliant à la masse un noeud (33), deux seconds transistors (34,35) reliant en parallèle ce noeud (33) à la tension d'alimentation (Vdd), ces premiers et second transistors réalisant la fonction d'inverseur, deux troisièmes transistors (36,37) dont les électrodes sont reliées à la tension d'alimentation (Vdd), réalisant la fonction de capacité, un premier interrupteur (38) reliant le noeud (33) aux grilles des quatres seconds (34,35) et troisièmes (36,37) transistors, un second interrupteur reliant les grilles des quatre second (34,35) et troisièmes (36,37) transistors, et une sortie (j) de ce comparateur prenant la tension au noeud (38). 10. Comparateur selon la revendication 9 caractérisé en ce que les transistors (31,32,34,35,36,37) et l'interrupteur (38) utilisés sont des transistors MOS. 1. Convertisseur analogique/numérique caractérisé en ce qu'il comporte un ou plusieurs comparateurs interpolés à comparaisons multiples selon l'une quelconque des revendications 8, 9 et 10.