FR 2717591 A1 19950922 FR 9403165 A 19940315 La présente invention est relative à la transmis- sion de données et se rapporte plus particulièrement à la transmission de données entre terminaux de télécommunica- tions fonctionnant à des fréquences différentes. Les applications dans le domaine des télécommuni- cations et de l'informatique ont de plus en plus tendance à utiliser un standard à mode de transfert asynchrone ATM pour transférer des données entre des terminaux. En général, l'émetteur et le récepteur fonctionnent à des fréquences différentes. L'élément clé d'un mode de trans- fert asynchrone ATM est la matrice de commutation qui établit la connexion et synchronise l'émetteur avec le récepteur. Une matrice de commutation à deux dimensions du type précité connecte des données d'entrée provenant d'émetteurs fonctionnant chacun à une fréquence différente à des sorties reliées à des récepteurs fonctionnant chacun à une fréquence différente de celle de l'émetteur avec lequel il est mis en communication. La matrice de commutation a donc deux fonctions principales: a) établir une ou plusieurs connexions entre des terminaux, et b) adapter la fréquence des données transmises. L'élément de commutation fonctionne comme un dispositif FIFO, premier entré, premier sorti. Le signal d'horloge qui détermine la cadence des signaux d'entrée provenant d'un premier émetteur commande le stockage de ces données d'entrée à l'adresse définie par un pointeur d'adresse d'écriture. La fréquence d'horloge dépend de la fréquence des données d'entrée provenant du premier émetteur et incrémente le pointeur d'adresse. Un signal d'horloge correspondant à la séquence des données de sortie commande le cycle de lecture du FIFO. Un pointeur d'adresse de lecture sélectionne une donnée dans le FIFO. La donnée de lecture apparait sur la sortie reliée au récepteur correspondant. Le signal d'horloge correspondant à la fréquence des données de sortie commande l'incrémentation d'un registre de lecture d'adresse. La taille du dispositif FIFO dépend de la différence de fréquence entre l'entrée et la sortie des données et du nombre d'informations à transmettre. Les pointeurs d'écriture et de lecture fonction- nent en adressage circulaire. Lorsque l'adresse de l'un ou l'autre des pointeurs est au bas du registre FIFO, l'a- dresse suivante est au sommet du registre FIFO. L'égalité des pointeurs d'adresse d'écriture et de lecture établit le signal vide. Lorsque le pointeur de lecture rattrape le pointeur d'écriture, à l'égalité des deux pointeurs, le tampon est vide. Lorsque le pointeur d'écriture rattrape le pointeur de lecture, le tampon est plein. Le cycle d'écriture correspondant à l'égalité des pointeurs est inhibé. Une matrice de commutation classique est formée d'éléments de commutation organisés en rangées et en colonnes. Un bus d'entrée de données et d'horloge connecte les éléments de commutation rangée par rangée. Un bus de sortie de données et d'horloge connecte les éléments de commutation colonne par colonne. Pour un commutateur ayant une architecture de mémoire à double port, l'accès aux éléments de stockage de la mémoire nécessite pour chaque port des blocs logiques associés aux éléments de stockage tels que des circuits tampons d'entrée, des circuits de préchargement, des amplificateurs de détection, des moyens de décodage et de commande d'adresse, des circuits de décodage X et des circuits de commande de lignes de mots. Il en résulte que la surface utile des éléments de stockage à double port représente une faible partie de la surface totale du composant de mémoire à points d'interconnexion. Dans le cas par exemple d'une mémoire à double port à 64 octets, les surfaces totales de tous les blocs logiques précités représentent 75% de la surface de la mémoire. Un tel agencement rend la mémoire encombrante et coûteuse du point de vue de la surface de silicium utili- sée, et pour une taille de puce acceptable, la capacité de la mémoire s'en trouve limitée. Dans la demande de brevet français enregistrée sous le numéro 93 02 330, la demanderesse a proposé une architecture de mémoire d'interconnexion matricielle pourvue d'un seul port d'écriture par ligne de la matrice, et un seul port de lecture par colonne de la matrice. De ce fait, la mémoire présente un encombrement plus réduit, laissant davantage de place relative pour les éléments de mémoire proprement dite. Même si cette nouvelle architecture de mémoire présente une amélioration substantielle par rapport aux mémoires antérieures, les circuits logiques associés à la mémoire proprement dite occupent encore une place non négligeable, que la demanderesse souhaite réduite encore davantage, tout en réduisant également la taille de la mémoire proprement dite. L'invention vise à atteindre cet objectif en proposant un dispositif de mémoire matricielle de grande capacité et de hautes performances, dont les circuits logiques de commande n'occupent plus qu'une surface minimale de la surface totale de la mémoire. L'invention a donc pour objet une mémoire à points d'interconnexion comportant un réseau de N1 bus d'entrée destinés à être connectés à une première pluralité de N1 dispositifs émetteurs de données, un réseau de N2 bus de sortie destinés à être connectés à une seconde pluralité de N2 dispositifs récepteurs de données, et des moyens d'interconnexion pour connecter ledit réseau de bus d'entrée audit réseau de bus de sortie, caractérisée en ce que lesdits moyens d'interconnexion comportent d'une part, une troisième pluralité de N3 mémoires de commutation utilisées comme dispositifs FIF0 premier entré, premier sorti pourvues d'un port d'écriture et d'un port de lecture, et d'autre part, des premiers moyens de contrôle pour connecter de façon virtuelle le port d'écriture d'au moins une mémoire de commutation déterminée à un bus d'entrée déterminé, et des seconds moyens de contrôle pour connecter de façon virtuelle au moins un bus de sortie au port de lecture de ladite mémoire de commutation, de sorte que ladite mémoire de commutation déterminée constitue un point d'interconnexion temporaire, indépendant des bus d'entrée et de sortie à interconnecter. Selon d'autres caractéristiques de la mémoire selon l'invention: - Lesdits premiers moyens de contrôle compren- nent, pour chaque mémoire de commutation, une pluralité de N1 circuits multiplexeurs d'entrée pour le multiplexage des bus d'entrée vers le port d'écriture de la mémoire de commutation considérée, et, associé à chaque circuit multiplexeur d'entrée, un registre de contrôle validant ou inhibant lesdits circuits multiplexeurs d'entrée en fonction de son contenu binaire. - Lesdits seconds moyens de contrôle comprennent, pour chaque mémoire de commutation, une pluralité de N2 circuits multiplexeurs de sortie pour le multiplexage du port de lecture de la mémoire de commutation considérée vers les N2 bus de sortie, et, associé à chaque circuit multiplexeur de sortie, un registre de contrôle validant ou inhibant lesdits circuits multiplexeurs de sortie en fonction de son contenu binaire. - Lesdits bus d'entrée et de sortie comportent d'une part des bits de données et d'adresse transmis par lesdits N1 dispositifs émetteurs aux circuits multiplexeurs d'entrée correspondants et par lesdits circuits multi- plexeurs de sortie correspondants vers lesdits N2 disposi- tifs récepteurs, et d'autre part des bits de contrôle transmis auxdits registres de contrôle, de façon à assurer l'interconnexion entre un bus déterminé de données et d'adresses d'entrée, et au moins un bus déterminé de données et d'adresses de sorties. - Lesdits registres de contrôle sont constitués par des bascules montées en registre à décalage. - La mémoire comporte un circuit d'amplification de lecture connecté entre le port de lecture de chaque mémoire de commutation et les circuits de multiplexage de sortie correspondants. - Chaque bus de données de sortie comporte un circuit tampon de sortie, et plusieurs circuits d'amplifi- cation de lecture sont regroupés avec ledit circuit tampon de sortie. - Ladite troisième pluralité N3 des mémoires de commutation est inférieure au nombre N2*N3 des points d'interconnexion de la mémoire. L'invention sera mieux comprise à l'aide de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés, sur lesquels: - la figure 1 est une vue schématique d'une matrice de commutation à mode de transfert asynchrone de type connu; - la figure 2 est une vue schématique d'un élément de commutation entrant dans la constitution de la matrice de la figure 1; - la figure 3 est une vue schématique plus détaillée d'une matrice de commutation de type connu à quatre rangées et quatre colonnes d'éléments de commuta- tion; - la figure 4 est une vue partielle de la struc- ture interne d'un réseau de mémoire à double port de type classique; - la figure 5 est une représentation plus schéma- tique de la matrice de commutation selon la figure 3; - la figure 6 est une représentation de principe d'une autre structure de matrice de commutation selon l'état de la technique; - la figure 7 est une représentation de principe de la structure de matrice de commutation utilisée par la mémoire selon l'invention; - la figure 8 est une représentation schématique plus détaillée mettant en oeuvre la structure de la matrice selon la figure 7; - la figure 9 représente une cellule de mémoire pour un bit, associée à des circuits de multiplexage d'entrée et de sortie selon l'invention; - la figure 10 est un diagramme représentant les signaux intervenant dans un cycle d'écriture; - la figure 11 est un diagramme représentant les signaux intervenant dans un cycle de lecture; la figure 12 représente de façon plus détaillée la logique associée aux circuits de multiplexage d'entrée et de sortie; - la figure 13 représente un exemple de réalisa- tion de la mémoire virtuelle d'interconnexion selon l'invention. Sur la figure 1, on a représenté une matrice de commutation 1 à mode de transfert asynchrone à deux dimensions de type connu. La matrice comporte des entrées D1, D2,..., destinées à être connectées à des émetteurs fonctionnant chacun à une fréquence différente comme le montrent les signaux d'entrée correspondants et des sorties Q1, Q2, Q3..., destinées à être connectées à des récepteurs qui fonctionnent chacun à une fréquence différente de celle de l'émetteur avec lequel ils sont mis en communication. Cette matrice connecte les données d'entrée D1 à la sortie Q3 et les données d'entrée D2 à la sortie Q1 au cours de la même période de temps. La cadence des données d'entrée D1 est dans le présent exemple supérieure à celle des données de sortie Q3 requises par le terminal connecté à la sortie Q3. Dans la seconde connexion D2-Q1, la cadence des données d'entrée D2 est inférieure à la cadence des données de sortie Q1. Comme déjà indiqué plus haut, la matrice de commutation doit donc principalement: a) établir une ou plusieurs connexions entre des terminaux; b) adapter la fréquence des données transmises. A cet effet, la matrice de commutation est formée d'éléments de commutation tels que celui représenté à la figure 2. Dans cette figure, on a décrit à titre d'exemple, l'élément de commutation établissant la liaison entre l'entrée D1 et la sortie Q3. Il comporte principalement un dispositif FIFO désigné par FIFO D1-Q3 relié d'une part à l'entrée D1 et d'autre part à la sortie Q3 et auquel sont associés un pointeur d'adresse d'écriture Waddr commandé par un signal d'horloge Clk-D1 et un pointeur d'adresse de lecture Radd2 commandé par un signal d'horloge Clk-Q3. Le signal d'horloge Cll-D1 commande le stockage des données d'entrée D1 à l'adresse définie par le pointeur d'adresse d'écriture Waddr. La fréquence du signal d'hor- loge Clk-D1 dépend de la fréquence des données d'entrée D1. Le signal Clk-D1 incrémente le pointeur d'adresse Waddr. Le signal d'horloge Clk-Q3 commande le mode de lecture du FIFO. Le pointeur d'adresse de lecture Raddr sélectionne une donnée dans le FIFO. La donnée de lecture apparaît sur la sortie Q3. Le signal d'horloge Clk-Q3 commande l'incrémenta- tion du registre de lecture d'adresse Raddr. La taille du registre FIFO dépend de la diffé- rence de fréquence entre l'entrée et la sortie de données. Les pointeurs Waddr et Raddr fonctionnent en adressage circulaire. Lorsque l'adresse du pointeur Waddr ou du pointeur Raddr est au bas du registre FIFO, l'adresse suivante est au sommet du registre FIFO. L'égalité des pointeurs d'adresse Waddr et Raddr établit le signal vide déterminé par un registre de status 2 associé au FIFO représenté à la figure 2. Le cycle d'écriture est alors inhibé. Une matrice de commutation à quatre rangées et quatre colonnes représentée à la figure 3 va maintenant être décrite. Une telle matrice connue utilise à chacun de ses seize points d'interconnexion, un élément FIFO tel que celui décrit en relation à la figure 2. Un bus d'entrée de données Din et d'horloge Clkin connecte les éléments de commutation FIFO 00 à FIFO 33 rangée par rangée. Il y a donc dans le présent exemple quatre bus d'entrée de données et d'horloge. Din 0 Clkin O, Din 1Clkin 1, Din 2 Clkin 2 et Din 3 Clkin 3. Un bus de sortie de données Dout et d'horloge Clkout connecte les éléments de commutation FIFO 00 à FIFO 33 colonne par colonne. Il y a donc également quatre bus Dout 0 Clkout 0 à Dout 3 Clkout 3. Sur la figure 3, trois transferts de données asynchrones représentés par des flèches sont en cours. Le premier entre Din 1 et Dout 1, le second entre Din 2 et Dout 0 et Dout 2 et le troisième entre Din 3 et Dout 3. A un instant donné, seulement un FIFO est lu par colonne. Dans chaque rangée Din peut être transféré dans l'un des différents éléments de commutation FIFO 00 à FIFO 33. La figure 3 décrit comment une communication est établie entre une entrée, rangée de la matrice, et une sortie, colonne de la matrice. Chaque intersection de la matrice contient un FIFO généralement de taille inférieure à 64 octets. Le FIFO peut être réalisé à l'aide de regis- tres, cependant chaque cellule de registre demande environ transistors, pour un FIFO 64 octets il faut environ 12 000 transistors pour la partie consacrée aux registres et à des blocs logiques additionnels pour assurer le décodage et engendrer des adresses d'écriture et de lecture afin de connecter les sorties des FIFOs aux bus de sortie et engendrer un signal "vide". En pratique, cette solution impose une réalisa- tion de la matrice en composants séparés car le nombre de transistors dépasse les possibilités d'intégration actuel- les. Un FIFO de plus grande dimension utilise des cellules de mémoire au lieu de cellules de registres pour réduire la taille des éléments de stockage. Une cellule de mémoire à double port comporte seulement huit transistors par cellule, au lieu de vingt pour un registre. La figure 4 représente quatre mémoires à double port à 64 octets agencés en matrice de commutation. Les ports 1 et 2 de chaque mémoire sont symétriques et com- prennent chacun: une entrée de données à huit lignes Din-O à Din-7; une sortie de données à huit lignes Dout-0 à Dout-7; six lignes d'adresse pour sélectionner un octet parmi 64, une validation de sortie OE commandant une sortie à trois états; un signal de lecture-écriture RW et une horloge Clk. En comparaison avec les cellules de registres, la dimension d'un FIFO à 64 octets utilisant une cellule de mémoire à double port est plus petite. Cependant, dans les agencements connus, la surface des éléments de stockage de la mémoire à double port utilise une faible partie de la surface de mémoire totale. Ceci est du aux blocs logiques supplémentaires qui sont nécessaires pour accéder aux éléments de stockage de la mémoire. En effet, chaque mémoire à double port à 64 octets représentée à la figure 4 et dont une seule est détaillée ici comporte deux cellules de mémoire à 32 octets 3 et 4. A chaque cellule de mémoire est relié un circuit tampon d'entrée/sortie 5,6, un amplificateur de détection 7,8 et un circuit de précharge 9,10 associé à chaque port. En outre, chaque mémoire à double port comporte pour chaque port un circuit de décodage et de commande d'adresse 11,12 et pour accéder à chaque cellule de mémoire des éléments de commande de ligne de mots 13, 14 et des circuits de décodage X, 15,16. Dans le cas d'une mémoire à double port à 64 octets, les surfaces totales de tous ces blocs représentent % de la surface de la mémoire. Les éléments de stockage de la mémoire à 64 octets ont une surface de 25% de la surface totale de la mémoire. On va maintenant décrire l'accès à la mémoire à double port. Les quatre mémoires à double port de la figure 4 sont agencées en une matrice de commutation et appartien- nent aux colonnes M et M+1 et aux rangées N et N+1 de cette matrice. Un bus de données d'entrée Din O à 7 et des bus d'adresses et de signaux de commande connectent les mémoires rangée par rangée. Des bus de sortie de données Dout-0 à 7 d'adresse et de signaux de commande connectent les mémoires colonne par colonne. Il est important de comprendre qu'une matrice de commutation intégrée de grande taille ne peut pas utiliser un tel agencement, car cela conduirait à devoir intégrer un nombre de transistors supérieur aux possibilités actuelles de la technique. il Chaque mémoire est trop importante en raison du mauvais rapport entre la surface de la cellule de mémoire et la surface totale. Le facteur d'acheminement est important en raison des nombreux bus de données d'adresse et de commande des rangées et des colonnes. Les performan- ces électriques sont limitées par la longueur des bus. Comme cela va être décrit plus loin en référence aux figures 7 et suivantes, la mémoire à points de connexion virtuels suivant l'invention présente une archi- tecture qui améliore considérablement le rapport entre la surface de la cellule de mémoire et la surface totale et améliore les performances électriques. De façon générale, une mémoire est définie par deux paramètres: le nombre de mots et le nombre de bits par mot. La mémoire à points d'interconnexion est un réseau de mémoires à deux ports. Les paramètres définissant la structure sont le nombre de mots et le nombre de bits par mot pour un élément de mémoire à deux ports ou le nombre de colonnes et le nombre de rangées des éléments de mémoire. Dans l'application à une matrice de commutation, chaque bloc de mémoire à deux ports est utilisé comme FIFO. La structure d'une mémoire à deux ports qui convient pour la mise en oeuvre de l'invention est décrite plus loin en relation à la figure 9. On se réfère à la figure 5, reprenant de façon schématique la structure de la matrice d'interconnexion de la figure 3, en utilisant à chaque interconnexion entre une rangée (R1-R4) correspondant à un bus d'entrée et une colonne (D1-C4) correspondant à un bus de sortie de la matrice, un élément FIFO 17, par exemple un FIFO de 64 octets de capacité. Cette solution permet toutes les combinaisons de connexion d'un bus d'entrée (rangée) vers un ou plusieurs bus de sortie (colonnes), et ceci sans blocage puisqu'un FIFO 17 est dédié à chaque intercon- nexion. Comme indiqué précédemment, cette solution est coûteuse en nombre de transistors, et pour des FIFOs de 64 octets, ne peut être intégrée en un seul composant, ce qui limite les performances de fonctionnement du transfert asynchrone des entrées vers les sorties. La figure 6 montre une autre solution connue o des éléments FIFO 17 moins nombreux sont reliés aux rangées d'entrées R1 à R4 de la matrice. Le routage des entrées vers les sorties s'effectue par une matrice de simples interrupteurs 18 (schématisés par des traits obliques). Dans l'exemple représenté, les entrées sur la première ligne sont routées vers les sorties de la première et de la troisième colonnes; la troisième ligne est routée vers la seconde colonne, et la quatrième ligne est routée vers la quatrième colonne. Cette solution est économique car pour une matrice de N rangées et de N colonnes, le nombre de FIFO est égal à N au lieu de N2. En revanche, Cette solution entraîne des blocages dans le routage des données et une diminution des performances de transfert. En effet, pour pouvoir changer la destination des informations du FIFO de la première rangée R1, il est nécessaire d'attendre que ce FIFO soit vide, ce qui nuit au débit de transfert async- hrone de paquets de données. Description de l'invention La figure 7 représente de façon schématique le principe utilisé selon l'invention pour éliminer les inconvénients mentionnés précédemment. Par rapport au schéma de la figure 5, on utilise seulement une partie des FIFOs 17 (5 FIFOs en l'occurrence) pour établir une communication entre les bus d'entrée (rangées R1-R4) et les bus de sortie (colonnes C1- C4). Cependant, la position des FIFOs 17 utilisés varie dans le temps. L'invention permet de placer virtuellement des FIFOs aux interconnexions rangée/colonne uniquement en fonction des besoins de communication instantanés. Dans l'exemple représenté, l'émetteur entrant sur la première rangée R1 est relié à un premier récepteur (non représenté) par le bus de sortie sur la première colonne Cl, et à un second récepteur de fréquence différente par le bus de sortie sur la troisième colonne C3. De façon similaire, l'émetteur (non représenté) entrant sur la troisième rangée R3 est connecté dans les mêmes conditions aux bus de sortie sur la seconde et la quatrième colonnes C2, C4. La figure 7 représente en outre deux éléments FIFO 17' non utilisés ou sans sortie affectée, qui sont disponibles pour l'affectation à un prochain transfert entrée/sortie. Selon l'invention, l'affectation d'un FIFO 17 n'est que temporaire, et dépend des besoins de communica- tion instantanés. Les différents FIFOs établissent donc une suite de chemins virtuels entre des entrées de la mémoire d'interconnexion, et des sorties. Comme le montre la figure 8, la mémoire à points d'interconnexion selon l'invention comporte de façon générale une pluralité N1 de bus d'entrée provenant de N1 émetteurs de données, une pluralité N2 de bus de sortie destinés à N2 récepteurs de données, et un certain nombre N3 de FIFOs 17 qui ne dépend pas directement du nombre d'entrées et de sorties, mais du nombre de connexions possibles à un instant donné. N3 sera de préférence (mais pas obligatoirement) supérieur à N1 et à N2 pour minimiser les problèmes de blocages de transmission éventuels, mais N3 pourra être très inférieur à Ni*N2 tout en assurant une qualité de transmission acceptable, avec un faible taux de blocages (ou à N2 dans le cas d'une mémoire à Nl=N2=N lignes et N colonnes). La mémoire comporte en outre des moyens de contrôle 18 pour d'une part connecter à un instant donné le port d'écriture d'au moins une mémoire de commutation à un bus d'entrée Rj déterminé (l FIFO pourra servir à la connexion d'autres bus d'entrée/- sortie. Le bloc de contrôle 18 associe un ou plusieurs FIFO(s) disponible(s) à une entrée Rj à travers un réseau de multiplexeurs d'entrée 19. La connexion entrée/sortie est assurée en reliant les FIFOs utilisés aux sorties correspondantes à travers un réseau de multiplexeurs de sortie 20. Lorsque la connexion est terminée, les FIFOs utilisés sont libérés pour une autre connexion à une position différente de la matrice virtuelle rangée/colonne. La structure des moyens de contrôle 18 et de leur liaison à un élément de mémoire FIFO 17 est expliquée en relation à la figure 9. L'utilisation de mémoire RAM à double port permet de réduire le nombre de transistors par rapport à l'utili- sation de cellules de registres. Une cellule mémoire 21 est composée de deux inverseurs 22 et de quatre transistors T1 à T4, d'un tampon d'entrée 23 connecté par un multiplexeur d'entrée de données 24a à un bit 25 d'un bus d'entrée Rj, d'un circuit de précharge et d'un amplificateur de détec- tion 27 relié à travers un multiplexeur (24a',24b') de sortie à un bit 29 d'un bus de sortie Ck. La figure 9 montre la cellule mémoire RAM 21 décrite ci-dessus avec son multiplexage d'entrée (24a,24b) et de sortie (24a',24b'), qui permet d'associer à une rangée Rj un des FIFOs disponibles, et au FIFO considéré, une sortie de données en colonne Ck. La figure ne représente qu'une cellule mémoire d'un FIFO m (parmi une pluralité N3 de FIFOs), et corres- pondant à un seul bit, étant entendu qu'il y a autant de cellules élémentaires dans un FIFO, qu'il y a de bits par FIFO. Le fonctionnement de la cellule mémoire est le suivant: Ecriture: les lignes d'écriture (Write bit line) sont positionnées à 1,0 ou 0,1 en fonction de la valeur d'entrée durant la durée du signal "Write enable". L'adresse d'écriture est une des "Word line" de la mémoire durant le signal Clk et ouvre les transistors T1 et T2. La cellule mémoire 21 est positionnée en fonction de l'état des "Bit lines" Lecture: l'adresse de lecture ("Read address") sélectionne une "Word line" de la mémoire et ouvre les transistors T3 et T4 de la cellule mémoire. Le contenu de la cellule RAM est transféré sur les lignes de lecture de bits ("Read bit lines"). Ce signal différentiel est relativement faible et doit être amplifié par l'amplificateur de lecture ("Sense amplifier") pour être transformé en signal binaire. Chaque rangée Rj de la mémoire d'interconnexion comporte un bus de donnée Datain sur par exemple 8 bits (un seul bit est représenté), une adresse d'écriture dans le FIFO Addrin de 6 bits (cas d'un FIFO 64 octets) et deux lignes de contrôle Ctrl in permettant de positionner à 1 ou 0 une bascule S[J,m] et un signal d'autorisation d'écriture "Write enable". L'écriture dans une cellule mémoire ne peut être effectuée que si la bascule de contrôle correspondante a été positionnée par un contrôleur externe (ne faisant pas partie de la présente invention), afin d'établir une communication à travers ce FIFO. La figure 10 montre dans la partie gauche le chronogramme d'écriturelorsque l'autorisation d'écriture "Write enable" et S[J,m] sont actifs, et lorsque l'un des deux est inactif, en partie droite. La donnée Data in est transférée dans la cellule mémoire sélectionnée à l'adresse Addrin pour tous les FIFOs reliés à cette rangée qui ont leur bascule S[J,m] active. En lecture, (voir figure 11), la sélection de la sortie d'un FIFO et l'adressage d'un octet s'effectuent de la même manière à l'aide d'un multiplexeur de données 24a' Data_mux, et de multiplexeurs d'adresses 24b' Addr_mux sélectionnés par une bascule, S[m,k] activée. La figure 12 représente de façon plus détaillée la structure d'un bus d'entrée Rj (lijSNl) connecté par l'intermédiaire d'un FIFO 17 m (lm5N3) à un bus de sortie Ck (l1ksN2). Le bus de données Data_in(j), qui porte par exemple sur 8 bits, est transmis à l'entrée du mième FIFO de la mémoire d'interconnexion (l1msN3), par l'intermédiai- re d'un multiplexeur de données d'entrée 24a. L'adresse d'écriture dans le FIFO WAddr est spécifiée sur le bus d'adresses Addr in(J) portant par exemple sur 6 bits, multiplexé à travers le multiplexeur d'adresses 24b. Les multiplexeurs d'adresses et de données (24b, 24a) ont une structure similaire formée d'interrupteurs à transistors 33, commandés par le signal de sortie d'une bascule S[j,m], qui reçoit en entrée, de la part d'un contrôleur non représenté, une donnée de commande D, et un signal d'horloge Clk. La sortie de la bascule S[j,m] est transmise aux entrées des transistors 33 par l'intermédiaire de portes ET , qui reçoivent sur leur deuxième entrée le signal d'autorisation d'écriture WE. La sortie de données du FIFO m est transmise par l'intermédiaire de l'amplificateur de détection 27 au multiplexeur de données 24a' connecté au bus de sortie de données Data_out(k), par l'intermédiaire d'un tampon de sortie 31. L'adresse d'écriture de sortie RAddr est multi- plexée sur le bus d'adresse de sortie à travers un multi- plexeur d'adresses 24b' de structure identique à celle décrite précédemment. La sortie du FIFO m vers le bus de sortie Ck n'est validée que lorsqu'une bascule S[m,k] est activée par un signal de commande D et une horloge Clk. La figure 13 montre un exemple de réalisation de la mémoire virtuelle d'interconnexion complète. Seules J rangées d'entrée Datain(l) à Data- _in(Nl=J) et k colonnes Data_out(l) à Data_out(N2=k) sont représentées. La matrice classique selon la figure 5, nécessite soit N1 x N2 FIFO, et N1 FIFO pour la figure 6 (o N1 est le nombre de rangées et N2 le nombre de colon- nes). La matrice de la figure 13 conforme à l'invention comporte N3=N FIFO, N étant choisi de façon à assurer un pourcentage de blocage de transmission négligeable. Pour assurer un pourcentage de blocage inférieur à celui de la matrice représentée en figure 6, N est de préférence supé- rieur à N1=J. L'entrée Din et l'adresse d'écriture WAddr de chaque FIFO sont reliées à chaque rangée d'entrée à travers le Data_Mux 24a et Addr Mux 24b décrits précédemment, chacun étant validé par sa propre bascule de contrôle S[j,k]. Les bascules d'une rangée sont positionnées au moment de l'établissement de la communication, le contrô- leur ayant choisi un ou plusieurs FIFOs pour cette rangée. Celles-ci peuvent être positionnées comme un registre à décalage S[1, 1], S[1,2], S[1,3],...S[1,N] comme représenté, ou par des lignes séparées. Si plusieurs bascules sont valides au même moment sur une même rangée, la donnée Datain correspondante sera écrite dans plusieurs FIFOs à l'adresse Addr in. * De la même façon, la sortie Dout d'un FIFO est reliée à une colonne de sortie Dataout[(1) à (k)] à travers un réseau identique. Dout d'un FIFO est relié au bus Dataout() à travers le DataMux 24b'. L'adresse RAddr est sélectionnée par Addrout() correspondant. Les multi- plexeurs DataMux 24a' et AddrMux 24b' correspondants sont validés par une bascule S[1,N] fonctionnant de la même façon que celle des rangées d'entrée. Ainsi, par exemple, si les bascules S[1,1] et S[1,N] rangée 1, et S[2,2] rangée 2 du côté des entrées; puis S[2,1] colonne 1, S[1,2] colonne 2, et S[k,N] colonne N pour les sorties, sont validées: - Data_in(1) est transféré à l'adresse Addr_in(1) dans les FIFOs 1 et N, - Data_in(2) est transféré à l'adresse Addr in(2) dans le FIFO 2, - le contenu du FIFO 2 adresse Addr_out(2) est relié à Data_out(1), - le contenu du FIFO N adresse Addr_out(N) est relié à Dataout(k). Sur la figure 13, l'amplificateur de lecture 27 de chaque FIFO 17 est relié directement à son FIFO corres- pondant et le tampon de sortie (Buffer Out) 31 est lié aux sorties des amplificateurs de lecture. Si le nombre de FIFOs N"N2=k, il est préférable de mettre les amplifica- teurs de lecture 27 partiellement ou totalement à l'entrée de chaque tampon de sortie (Buffer Out) 31. De ce qui précède, il ressort que la mémoire à points d'interconnexion selon l'invention résout les problèmes liés aux dispositifs connus. Grâce à l'invention, on peut établir des communications entre des émetteurs et des récepteurs de données asynchrones en utilisant un faible nombre d'éléments de mémoire FIFO et une taille mémoire réduite, tout en conservant des performances et notamment un pourcentage de blocages quasi identique à celles des mémoires d'interconnexion pourvues de FIFOs à chaque point d'interconnexion. En outre, le nombre de FIFOs requis est indépen- dant du nombre de rangées et de colonnes de la matrice de la mémoire, et ne dépend que du taux de blocages accepta- ble. REVENDICATIONS 1. Mémoire à points d'interconnexion comportant un réseau de N1 bus d'entrée Rj(lij Ck(l1k5N2) destinés à être connectés à une seconde plura- lité de N2 dispositifs récepteurs de données, et des moyens d'interconnexion pour connecter ledit réseau de bus d'entrée audit réseau de bus de sortie, caractérisée en ce que lesdits moyens d'interconnexion comportent d'une part, une troisième pluralité de N3 mémoires de commutation (17) utilisées comme dispositifs FIFO premier entré, premier sorti pourvues d'un port d'écriture (W_Addr; Din) et d'un port de lecture (RAddr; Dout), et d'autre part, des premiers moyens de contrôle (S[j,m],24a,24b) pour connecter de façon virtuelle le port d'écriture d'au moins une mémoire de commutation déterminée (FIFO m) (l5m5N3)(Rj) à un bus d'entrée déterminé, et des seconds moyens de contrôle (S[m,k],24a',24b') pour connecter de façon vir- tuelle au moins un bus de sortie (Ck) au port de lecture de ladite mémoire de commutation, de sorte que ladite mémoire de commutation déterminée (FIFO m) constitue un point d'interconnexion temporaire, indépendant des bus d'entrée et de sortie à interconnecter. 2. Mémoire à points d'interconnexion selon la revendication 1, caractérisée en ce que lesdits premiers moyens de contrôle comprennent, pour chaque mémoire de commutation (FIFO m) une pluralité de N1 circuits multi- plexeurs d'entrée (24a,24b) pour le multiplexage des bus d'entrée (Rj) vers le port d'écriture de la mémoire de commutation considérée, (FIFO m) et, associé à chaque circuit multiplexeur d'entrée, un registre de contrôle (S[j,m]) validant ou inhibant lesdits circuits multi- plexeurs d'entrée en fonction de son contenu binaire. 3. Mémoire à points d'interconnexion selon l'une quelconque des revendications précédentes, caractérisée en ce que lesdits seconds moyens de contrôle comprennent, pour chaque mémoire de commutation (FIFO m), une pluralité de N2 circuits multiplexeurs de sortie (24a',24b') pour le multi- plexage du port de lecture de la mémoire de commutation considérée (FIFO m) vers les N2 bus de sortie (Ck), et, associé à chaque circuit multiplexeur de sortie, un registre de contrôle (S[m,k]) validant ou inhibant lesdits circuits multiplexeurs de sortie en fonction de son contenu binaire. 4. Mémoire à points d'interconnexion selon l'une quelconque des revendications précédentes, caractérisée en ce que lesdits bus d'entrée (Rj) et de sortie (Ck) compor- tent d'une part des bits de données et d'adresse transmis par lesdits N1 dispositifs émetteurs aux circuits multi- plexeurs d'entrée (24a,24b) correspondants et par lesdits circuits multiplexeurs de sortie (24a',24b') correspondants vers lesdits N2 dispositifs récepteurs, et d'autre part des bits de contrôle (Ck) transmis auxdits registres de contrôle, de façon à assurer l'interconnexion entre un bus déterminé de données et d'adresses d'entrée (Rj), et au moins un bus déterminé (Ck) de données et d'adresses de sorties. 5. Mémoire à points d'interconnexion selon l'une des revendications 3 et 4, caractérisée en ce que lesdits registres de contrôle (S[j,m]; S[m,k]) sont constitués par des bascules montées en registre à décalage. 6. Mémoire à points d'interconnexion selon l'une quelconque des revendications précédentes, caractérisée en ce qu'elle comporte un circuit d'amplification de lecture (27) connecté entre le port de sortie (Dout) de chaque mémoire de commutation (17) et les circuits de multiplexage de sortie (24a',24b') correspondants. 7. Mémoire à points d'interconnexion selon l'une quelconque des revendications 1 à 6, caractérisée en ce que chaque bus de données de sortie (Data out) comporte un circuit tampon de sortie (31), et en ce que plusieurs circuits d'amplification de lecture (27) sont regroupés avec ledit circuit tampon de sortie (31). 8. Mémoire à points d'interconnexion suivant l'une quelconque des revendications précédentes, caracté- risée en ce que ladite troisième pluralité N3 des mémoires de commutation est inférieure au nombre N2*N3 des points d'interconnexion de la mémoire.