FR 2717918 A1 19950929 FR 9403641 A 19940325 CIRCUIT POUR CONTROLER LES TENSIONS ENTRE CAISSON ET SOURCES DES TRANSISTORS MOS ET SYSTÈME D'ASSERVISSEMENT DU RAPPORT ENTRE LES COURANTS DYNAMIOUE ET STATIOUE D'UN CIRCUIT LOGIOUE MOS La présente invention concerne un circuit destiné à contrôler la tension entre un caisson et les sources d'une pluralité de transistors à effet de champ MOS d'un même type de conductivité, les transistors MOS étant tous créés dans ledit caisson, prévu dans le substrat d'un circuit integré. L'invention concerne également un système d'asservissement du rapport entre le courant dynamique et le courant statique consommés par un circuit logique comprenant, au moins, une pluralité de transistors à effet de champ MOS d'un premier type de conductivité et créés dans un même premier caisson. Le contrôle des tensions de seuil des transistors MOS est un problème majeur lorsqu'on souhaite assurer la sécurité de fonctionnement des circuits et une consommation minimale de ces derniers. Ce problème devient particulièrement crucial lorsque les circuits sont alimentés à partir d'une source d'énergie limitée, telle qu'une batterie ou un rayonnement électromagnétique. Parmi les technologies utilisées pour les applications à faible consommation figure la technologie CMOS (Complementary - Metal - Oxide - Semiconductor). Aussi, cette technologie CMOS est prise comme base de la description qui va suivre de la présente invention tout en comprenant que celle-ci reste applicable par analogie à d'autres technologies de type MOS. En technologie CMOS, la puissance consommée par une porte logique, égale à la somme de la puissance dynamique Pdyn et de la puissance statique Pstat, peut s'exprimer comme suit: r -V -viP _tn fC2 + - I nnUT flpUT (1) Pt = Pdyn + Pstat = fCV 2 + IDSneT + IDSe o IDSn, respectivement IDSp, est le courant drain spécifique des transistors MOS de type n, respectivement5 de type p. en faible inversion, f est la fréquence de commutation de la porte logique, C est l'ensemble de ses capacités parasites chargeant sa sortie, V est sa tension d'alimentation, nn(np) est la pente des transistors MOS de type n (de type p) constituant cette porte logique, Vtn (Vtp) est la tension de seuil des transistors MOS de type n (de type p) et UT est la valeur du potentiel thermique de ces transistors MOS. On voit par cette relation qu'un paramètre qui permet de diminuer de façon importante la puissance consommée par la porte logique est la tension15 d'alimentation V, car ce paramètre apparaît au carré dans la formule (1) ci-dessus. Cependant, le délai Td d'une porte logique s'exprime, en forte inversion, par la relation: CV T = (2) d ( 2 -(V - V 2n t o - est un facteur technologique pour chaque transistor 2n MOS. En abaissant seulement la tension d'alimentation, on voit que le délai de la porte logique augmente. Pour éviter que la vitesse de fonctionnement diminue, il faut réduire non seulement la tension d'alimentation mais aussi les tensions de seuil. Du point de vue technologique, il est possible d'abaisser les tensions de seuil Vt des transistors MOS. Toutefois, la composante statique de la puissance consommée par la porte logique prend alors une plus grande importance (voir formule -(1)). De plus, la dispersion des tensions de seuil due à la technologie ou leur variation due à la température atteint facilement une valeur relativement grande de 200 mV. L'existence d'une telle marge d'incertitude sur la valeur des tensions de 5 seuil ne permet pas d'assurer le minimum de consommation. Néanmoins, il est possible d'agir sur la tension de seuil d'un transistor MOS par des moyens électroniques. Cette action peut se faire par une polarisation de la tension de caisson par rapport aux sources des transistors MOS réalisés dans ce caisson. Pour ce faire, les transistors MOS auxquels on souhaite imposer une tension de seuil donnée doivent, d'une part, être tous du même type de conductivité et, d'autre part, être implantés dans un caisson isolé des tensions d'alimentation. On comprendra aisément que si plusieurs tensions de seuil différentes sont désirées, on devra disposer d'autant de caissons isolés les uns des autres. Par ailleurs, par même caisson il faut entendre soit un seul caisson, soit plusieurs caissons électriquement connectés. En partant du choix arbitraire d'un substrat de type n, on obtient la structure simplifiée d'un transistor MOS à effet de champ présentée à la figure 1. Ce transistor MOS 1, du type n, est implanté dans un caisson 2 du type p. le caisson étant lui-même implanté dans un substrat 3 du type n. Le transistor MOS 1 est composé de deux régions 4 et 5 du type n, respectivement la source et le drain, formées dans le caisson 2, ainsi que d'une couche isolée 6 formant la grille. Une région 7 du type p est diffusée dans le caisson 2 pour permettre la polarisation de ce dernier. De plus, une région 8 du type n est diffusée dans le substrat 3 afin de pouvoir appliquer une tension, telle que l'alimentation v+, au transistor MOS 1 et à d'autres transistors (non représentés) qui constituent le circuit réalisé dans le substrat 3. La structure, représentée à la figure 1, forme non seulement le transistor MOS 1 mais crée, en outre, plusieurs jonctions de diode entre les zones n et p adjacentes. Il en résulte que des éléments bipolaires parasites sont formés par cette même structure. La figure 2 montre les éléments bipolaires parasites principaux associés avec le transistor MOS 1 de la figure 1. Ainsi, on voit sur la figure 2 le schéma du transistor MOS 1 et les schémas des transistors bipolaires parasites 10, 11 et 12. Le transistor bipolaire 10 est formé en parallèle au transistor MOS 1, le collecteur et l'émetteur du transistor bipolaire 11 sont formés entre le drain du transistor MOS 1 et la tension d'alimentation V+, tandis que le collecteur et l'émetteur du transistor bipolaire 12 sont formés entre la source du transistor MOS 1 et la tension d'alimentation V+. Les bases de ces transistors parasites sont toutes reliées au caisson du transistor MOS. Les transistors bipolaires 11 et 12 peuvent être rendus pratiquement inopérants en regard du fonctionnement du transistor MOS 1 par des moyens connus de nature technologique et topologique. Seul l'effet du transistor bipolaire 10 ne peut pas être éliminé par ces moyens, son courant collecteur-émetteur circulant toujours paral- lèlement au courant drain-source du transistor MOS 1. On voit sur la figure 2 que la tension, appliquée entre le caisson et la source du transistor MOS 1, est également appliquée entre la base et l'émetteur du transistor bipolaire 10 et elle peut être telle qu'elle modifie le courant collecteur-émetteur de ce dernier. Par analogie, le même raisonnement s'applique aux transistors MOS de type p, qui n'ont pas été représentés par souci de simplification. Les courants d'un transistor MOS en forte et en faible inversion sont donnés, respectivement, par les formules bien connues suivantes: (3) Id -2n (VGS - Vt) d 2n et VGS V (4) Id = KwjU2e nUt o g et Kw sont des constantes qui ne sont pas influencées par les conditions de fonctionnement électriques d'un transistor MOS. Par ailleurs, la tension de seuil Vt d'un transistor MOS peut, en première approximation, s'exprimer par la relation: (5) Vt = Vto - VBS (n - 1) dans laquelle Vto représente la tension de seuil fixée par la technologie et VBS est la différence de tension entre le caisson et la source du transistor. Les formules (3) et (5) ci-dessus montrent que la tension de seuil Vt peut être contrôlée par une polarisation du caisson d'une part, et que, pour un courant de drain Id donné, la tension grille-source VGS peut être réduite, d'autre part. Si la tension grille- source peut être réduite, il en est de même pour la tension d'alimentation et cela, sans que la vitesse de fonctionnement des portes logiques n'en soit affectée. Il convient, toutefois, de mentionner que dans ce cas le courant statique, tel que donné par la formule (4) ci- dessus, augmente. En outre, les caractéristiques de fonctionnement d'un circuit logique varient en fonction de divers facteurs, tels que la température et la capacité de la charge appliquée au circuit. Si l'on ne fournit pas au circuit une tension de caisson adaptée à ces facteurs variables, on ne peut pas prévoir quel sera leur effet sur les tensions de seuil des transistors MOS du circuit logique. 5 De plus, si la tension de seuil du transistor MOS est fixée à une certaine valeur, cette valeur a un effet, sur la consommation du transistor, qui dépend du taux d'activité de la porte logique incorporant ce transistor. Dans la plupart des circuits logiques, l'activité varie dans le temps, par exemple, lorsque le circuit passe d'un mode d'attente à un autre mode de fonctionnement. Jusqu'à maintenant, ces considérations n'ont pas été prises en compte pour déterminer la tension de polarisation à appliquer au caisson d'un transistor MOS.15 L'un des buts de l'invention consiste donc à fournir un circuit, pour contrôler les tensions de seuil des transistors à effet de champ MOS, permettant de réduire, voire d'éliminer les inconvénients des circuits de l'art antérieur.20 Un autre but de l'invention consiste à fournir un circuit pour contrôler les tensions de seuil des transistors à effet de champ MOS, qui soit simple, efficace et dont le nombre d'éléments soit faible. Un autre but de l'invention consiste à fournir un circuit pour contrôler les tensions de seuil des transistors à effet de champ MOS qui soit complètement intégrable sur un seul substrat. Un autre but de l'invention consiste à fournir un système d'asservissement comportant un circuit, pour contrôler les tensions de seuil des transistors MOS, permettant de réduire, voire d'éliminer les inconvénients des circuits de l'art antérieur. L'invention a donc pour objet un circuit pour contrôler les tensions entre le caisson et les sources d'une pluralité de transistors à effet de champ MOS d'un même type de conductivité, l'un desdits transistors MOS constituant un transistor MOS de référence, lesdits transistors MOS étant tous réalisés dans un même caisson d'un substrat, caractérisé en ce qu'il comprend des moyens pour imposer des conditions de fonctionnement désirées audit transistor MOS de référence, des moyens pour comparer une caractéristique de fonctionnement dudit transistor MOS de référence à une valeur de référence et pour produire une tension de commande représentative de la différence entre ladite caractéristique de fonctionnement et ladite valeur de référence, ladite tension de commande étant variable en continu entre une valeur positive par rapport au potentiel de la source dudit transistor MOS de référence et une valeur négative par rapport audit potentiel, et des moyens pour appliquer ladite tension de commande entre ledit caisson et la source dudit transistor MOS de référence afin de déterminer la tension de seuil dudit transistor MOS de référence de façon à maintenir lesdites conditions de fonctionnement désirées dudit transistor MOS de référence et à imposer à chacun des20 autres transistors MOS ladite tension de seuil déterminée. Grâce à ces caractéristiques, le circuit selon l'invention permet de contrôler la polarisation du caisson des transistors MOS et ainsi de fixer en continu la tension de seuil des transistors MOS, l'ensemble pouvant être réalisé sous forme d'un seul et même circuit intégré. L'invention a également pour but de fournir un système d'asservissement comportant, au moins, un circuit tel qu'il vient d'être défini et permettant de fixer les tensions de seuil de tous les transistors MOS, ayant un même type de conductivité et appartenant à un circuit logique, de manière à rendre minimale la consommation du circuit logique indépendamment de son taux d'activité. L'invention a donc également pour objet un système d'asservissement du rapport entre le courant dynamique et le courant statique consommés par un circuit logique, utilisant un circuit selon l'invention tel que défini ci- dessus. Le système d'asservissement selon l'invention permet de fixer les tensions de seuil des transistors MOS de manière à réduire à une valeur minimum la consommation, indépendamment de la fréquence de fonctionnement du circuit logique ou de son taux d'activité. De plus, ce système d'asservissement permet de tirer avantage d'une technologie à très basse tension de seuil, en particulier, il permet d'atteindre la limite inférieure de consommation d'un circuit logique. Dans le cas d'une technologie CMOS o des transistors des deux types de conductivité existent, il sera nécessaire de disposer d'au moins deux circuits de15 contrôle des tensions de seuil, à savoir un circuit de contrôle par type de conductivité. Le système d'asservissement, quant à lui, devra être prévu de manière à incorporer l'un et l'autre circuits de contrôle. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description détaillée mais non-limitative qui va suivre de divers modes de réalisation du circuit de contrôle et du système d'asservissement, la description étant faite en référence aux dessins annexés sur lesquels: - la figure 1, déjà décrite, représente une vue schématique en coupe d'un substrat à caisson isolé comportant un transistor à effet de champ MOS de type n; - la figure 2, également déjà décrite, représente un schéma du transistor MOS de la figure 1 et de ses transistors bipolaires parasites; - les figures 3a à 3d montrent, respectivement, les symboles utilisés pour une source de courant I, une source de courant commandée par une tension V, une source de tension V et une source de tension commandée par une tension v'; - la figure 4a représente le schéma d'un circuit de contrôle selon l'invention pour les transistors MOS de type n; - les figures 4b et 4c montrent deux variantes de montage du transistor de référence de la figure 4a permettant de prendre en compte d'autres caractéristiques de fonctionnement; - la figure 5 est un schéma d'un multiplicateur destiné à être utilisé dans le circuit de contrôle de la figure 4a; - la figure 6 est un modèle à petits signaux du multiplicateur de la figure 5; - la figure 7 est la caractéristique en courant continu du multiplicateur de la figure 5; - la figure 8 est un schéma d'un circuit de contrôle selon l'invention pour les transistors MOS de type p; - la figure 9 est le schéma d'un multiplicateur destiné à être utilisé dans le circuit de contrôle de la figure 8; - la figure 10a est un schéma d'un système d'asservissement selon l'invention; - les figures 10b et 10c montrent deux variantes de réalisation du générateur de tension 104 de la figure 10a; et, - la figure 11 est un graphique montrant des courbes du courant dynamique, du courant statique et du courant total en fonction de la tension d'alimentation, pour une vitesse constante. La figure 4a représente le schéma d'un circuit de contrôle 20 selon l'invention qui est destiné à contrôler les tensions de seuil d'une pluralité de transistors MOS du type n constituant, par exemple, tout ou partie d'un circuit logique. Ces transistors sont tous réalisés dans un même caisson, ou plusieurs caissons reliés entre eux, d'un substrat d'une puce électronique (non représentée). Le circuit de contrôle 20 comprend un comparateur 21, un oscillateur commandé en tension 22, un multiplicateur 23, un transistor 24 à effet de champ MOS du type n. une source de courant 25 et une source de tension 26. De plus, le circuit de contrôle 20 comporte deux bornes 27 et 28, destinées à être reliées respectivement à un potentiel V+ et à un potentiel V-, et une borne de sortie 31. La différence entre les potentiels V+ et V- alimente l'ensemble de la puce électronique et elle peut être fournie par une source d'alimentation comme, par exemple, une pile. La source de courant 25 est branchée entre la borne 27 et le drain du transistor MOS 24, dont la source est reliée à la borne 28. La source de courant 25 assure que le courant drain-source du transistor MOS 24 soit sensiblement égal à une valeur Iref. La tension drain- source du transistor MOS 24 est imposée entre la grille et la source du transistor MOS 24 par l'intermédiaire d'un court-circuit entre la grille et le drain. Le comparateur 21 est alimenté par les bornes 27 et 28 et est, en fait, un régulateur de type PID (Proportional plus Integral plus Derivative). La source de tension 26 est branchée entre les bornes 27 et 28 et fournit une tension d'une valeur Vtnref à l'entrée positive du comparateur 21. L'entrée négative du comparateur 21 est reliée au drain du transistor MOS 24. Ainsi, le comparateur 24 effectue une comparaison entre la tension Vtnref et la tension drain-source du transistor 24, et fournit un signal d'erreur à sa sortie représentatif de la différence entre les tensions présentes à ses entrées. L'oscillateur, commandé en tension 22, est branché entre les bornes 27 et 28. La fréquence de l'oscillateur commandé en tension 22 est déterminée par la valeur du signal d'erreur fourni par le comparateur 21. Le multiplicateur 23 est alimenté par les bornes 27 et 28 et est relié à l'oscillateur commandé en tension 22. Il est 1l prévu de manière à engendrer une tension qui dépend de la fréquence de l'oscillateur 22. Le multiplicateur 23 est chargé par une résistance 32, reliée entre la borne 27 et la borne de sortie 31. Dans un autre mode de réalisation, 5 la résistance 32 peut être remplacée par un source de courant. La sortie du multiplicateur 23 est reliée au caisson 7 (voir figure 1), la tension résultante étant ainsi appliquée entre le caisson 7 et la source du transistor 24. Cette tension est également appliquée entre le caisson 7 et la source de tous les autres transistors MOS réalisés dans le caisson 7. Comme on a vu ci-dessus (voir formule (5)), la tension de seuil d'un transistor MOS est modifiée par la polarisation du caisson dans lequel il a été réalisé. Il en résulte que la tension de seuil d'un transistor MOS peut être réduite par une tension positive de polarisation de caisson. Toutefois, la valeur maximale de cette tension est limitée par le courant parcourant le20 transistor bipolaire 10 qui est formé en parallèle avec le transistor MOS 1. Cette valeur maximale doit être pratiquement égale à 0,4 volt pour que le courant dans le transistor bipolaire 10 puisse être considéré comme négligeable. D'autre part, la tension de seuil du transistor MOS peut être augmentée par une tension négative de polarisation du caisson. La limite de cette tension négative est définie par la tension de claquage de la jonction base-émetteur du transistor bipolaire 10 (de30 l'ordre de plusieurs volts). De ce fait, l'excursion de la tension de seuil Vt, lorsque la tension VBS est négative, est plus importante qu'en polarisation directe. Dans le cas d'une polarisation inverse, les tensions à appliquer sur les caissons sont souvent plus grandes en valeur absolue que les tensions d'alimentation du circuit logique. Les figures 4b et 4c montrent des variantes du circuit d'entrée du comparateur 21 de la figure 4a. Dans le cas de la figure 4b, le transistor 24 est parcouru par un courant IDO imposé par la source de courant 25 et est connecté de manière que sa tension grille-source soit nulle. La tension de caisson est alors contrôlée pour que la tension drain du transistor 24 soit maintenue à V+/2. Dans le cas de la figure 4c, la tension de grille est fixée, par le générateur de tension 29, à une valeur proportionnelle à nUT. Cela permet de fixer la valeur du courant drain-source du transistor 24. La figure 5 montre une réalisation possible du multiplicateur 23 capable de réaliser l'excursion de la tension VBS décrite ci-dessus. Un tel circuit multiplicateur, souvent désigné "charge pump" dans la littérature anglo-saxonne, peut être trouvé dans l'article de John F. Dickison, intitulé On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique" et paru dans la revue IEEE Journal of Solid-State Circuits, Vol. SC-11, No. 3, June 1976. Le circuit 23 comprend des diodes 41, 42, 43 et 44 montées en série, des condensateurs 45, 46, 47 et 48, deux bornes d'entrée 49 et 50 et une borne de sortie 31. Les condensateurs 45, 46 et 47 ont tous la même capacité C. Le condensateur 45 est relié à un point entre les diodes 41 et 42 et à la borne 49, tandis que le condensateur 47 est relié à un point entre les diodes 43 et 44 et à la borne 49. Le condensateur 46 est relié à un point entre les diodes 42 et 43 et à la borne 50. Le condensateur 48 est branché entre la borne 28 et l'anode de la diode 44, qui constitue également la borne de sortie du circuit 23. Enfin, la cathode de la diode 41 est reliée à la borne 28. Le circuit de la figure 5 est donné à titre d'exemple. Il doit être compris, en particulier, que le nombre d'étages d'un tel circuit (quatre dans le cas de l'exemple représenté) n'est en aucun cas, limitatif et peut être adapté en fonction de l'application. L'oscillateur commandé en tension 22 applique deux signaux 01 et 02 respectivement aux entrées 49 et 50 du multiplicateur 23. Ces deux signaux 01 et 02 ont la fréquence de l'oscillateur commandé en tension 22, mais sont déphasés l'un par rapport à l'autre de 180 . Par conséquent, les deux condensateurs 45 et 47 et le condensateur 46 sont chargés en alternance de façon que la charge stockée entre leurs armatures soit accumulée dans le condensateur 48. L'impédance de sortie Zo du circuit 23 est donnée par la relation N = Cf o N est le nombre d'étages du circuit 23, C la capacité élémentaire d'un des condensateurs 45, 46 ou 47 et f la fréquence des signaux 01 et 02. La tension de sortie à vide (vO) est proportionnelle au nombre d'étages du circuit 23 et à la tension d'alimentation V+. Ce circuit 23 est chargé par une résistance 32 d'une valeur RL, branchée entre la borne 27 et la borne de sortie 31, et par la jonction du caisson des transistors MOS qui sont reliés à la borne de sortie 31 (y compris celle du transistor MOS 24). La figure 6 montre un modèle à petits signaux 61 du circuit 23 ainsi que la résistance 32, le transistor bipolaire parasite 10 et le transistor MOS 1. Le modèle à petits signaux 61 comprend une source de tension 62 fournissant une tension d'une valeur égale à V0 et reliée en série avec une impédance 63 (Zo). En polarisant le caisson 7, le circuit 23 applique une tension base- émetteur au transistor bipolaire 10. La caractéristique en courant continu du circuit 23 est représentée à la figure 7. Lorsque la fréquence f de l'oscillateur commandé en tension 22 est égale à zéro, la valeur Zo de l'impédance 63 tend vers l'infini. Dans ces conditions et pour toute valeur de la tension VBS, à savoir la tension entre la borne de sortie 31 et l'émetteur du transistor bipolaire 10, la valeur du courant ib fourni à la base du transistor bipolaire 10 est V+ - V. égale à RL, o Vj est la tension base-émetteur du transistor bipolaire 10. La courbe 71 sur la figure 6 représente la caractéristique en courant continu du circuit 23 dans ces conditions. Lorsque la fréquence f augmente, la valeur Z0 devient plus petite. Puisque l'impédance 63 est capacitive, le courant qui circule de la source de tension 62 à la borne 31 est déphasé de 90 par rapport au courant qui circule à travers la résistance 32. Le courant ib peut être considéré comme la somme vectorielle de ces courants. Pour la gamme de valeurs de la tension VBS entre Vo et V+, ce courant ib a donc une caractéristique telle que celle des courbes 72 à 75, respectivement pour des valeurs croissantes de f. Toutefois, la valeur réelle de la tension VBS est limitée par la caractéristique de charge du circuit 23. Cette caractéristique est représentée par la courbe 76. De plus, la valeur réelle de la tension VBS est limitée par la fréquence maximale de l'oscillateur commandé en tension 22. On voit qu'une tension VBS d'une excursion possible 77 est créée et que cette tension VBS peut donc varier en continu entre une tension positive de polarisation de caisson, correspondant au courant de conductivité du transistor bipolaire 10, et une tension négative de polarisation de caisson correspondant à la tension de claquage du transistor bipolaire 10. La figure 8 montre une autre réalisation 80 d'un circuit de contrôle, mais cette fois pour le contrôle des tensions de caisson de transistors MOS du type p. Le principe de fonctionnement du circuit de contrôle 80 représenté à la figure 8, est sensiblement identique à celui du circuit de contrôle 20. Le circuit de contrôle 80 comprend un comparateur 21, un oscillateur commandé en tension 22, un multiplicateur 85, une résistance 32 et une source de courant 25, qui fonctionnent tous de la manière décrite ci-dessus. En outre, le circuit de contrôle 80 comprend un transistor MOS 81 du type p et une source de tension 82. La source de tension 82 fournit une tension égale à une valeur V+ - Vtpref. La source du transistor MOS 81 est reliée à la borne 27 tandis que le drain du transistor MOS 81 est relié à l'une des bornes de la source de courant 25 et à la grille du transistor MOS 81. L'autre borne de la source de courant 25 est reliée à la borne 28. Comme dans le cas du circuit de contrôle 20, la source de courant 25 assure que le courant drain-source du transistor MOS 81 soit sensiblement égal à une valeur Iref- Quant au comparateur 21 son entrée positive est reliée au drain du transistor MOS 81, tandis que son entrée négative est reliée à la source de tension 82. On voit sur la figure 8 que le potentiel du drain du transistor MOS 81 est égal à V+ - Vds, o Vds est la tension drain- source du transistor MOS 81. En appliquant une tension V+ - Vtpref entre l'entrée négative du comparateur 21 et la borne 28, on effectue une comparaison entre une tension Vtpref et la tension drain-source Vds du transistor MOS 81. La figure 9 montre une réalisation du circuit 85 destiné à être utilisé avec le circuit de commande 80 de la figure 8. Le principe de fonctionnement du circuit 85 est également sensiblement identique à celui du circuit 23 de la figure 4a. Ainsi, le circuit 85 comprend des diodes 86 à 89 montées en série, des condensateurs 90 à 93, deux bornes d'entrée 94 et 95 et une borne de sortie 31. Le condensateur 90 est relié à un point entre les diodes 86 et 87 et à la borne 94, tandis que le condensateur 92 est relié à un point entre les diodes 88 et 89 et à la borne 94. Le condensateur 91 est relié à un point entre les diodes 87 et 88 et à la borne 95. Le condensateur 93 est branché entre la borne 27 et la cathode de la diode 89,5 qui constitue également la borne de sortie 31 du circuit 85. Enfin, l'anode de la diode 86 est reliée à la borne 27. Comme dans le mode de réalisation précédent décrit ci-dessus, l'oscillateur commandé en tension 22 applique deux signaux 01 et 02 respectivement aux entrées 94 et 95 du circuit 85; ces deux signaux 01 et 02 ayant la fréquence de l'oscillateur commandé en tension 22 mais étant déphasés, l'un par rapport à l'autre, de 180 . Par conséquent, les deux condensateurs 90 et 92 et le condensateur 91 sont chargés en alternance de façon à accumuler dans le condensateur 93 la charge stockée entre leurs armatures. Il en résulte unecaractéristique en courant continu du circuit 23, complémentaire à celle représentée à la figure 7. En fait, cette caractéristique représente la tension mesurée entre la borne 27 et la borne de sortie 31 du circuit 85, à savoir la tension appliquée entre le caisson et la source du transistor MOS 81. Les deux circuits représentés aux figures 4a et 8 permettent de contrôler la tension de seuil des MOS des deux types n et p, pour autant que la tension de polarisation reste dans les limites possibles définies par la tension de conduction des transistors de référence 24 et 81 et la tension de claquage de la jonction caisson-30 source des transistors 24 et 81. Ces circuits sont complètement intégrables et le nombre d'éléments est faible. Or, la valeur de la tension de seuil Vt peut être déterminée pour que la consommation d'un circuit logique soit minimale et ce, pour un rapport d'activité donné du circuit logique. Il existe, en effet, une tension de seuil Vt optimale pour atteindre la consommation la plus favorable d'un circuit logique; cette tension optimale étant fonction de l'architecture du circuit logique et de son 'taux d'activité". On appelle 'taux d'activité" d'un circuit logique le rapport du nombre de portes logiques qui transitent à un instant donné sur le nombre total de portes du circuit. Ce rapport d'activité varie donc au cours du temps. La figure 10a montre un système 100, d'asservissement du rapport entre le courant dynamique et le courant statique consommés par un circuit logique, qui permet l'optimisation des tensions de seuil des transistors MOS constituant le circuit logique en fonction du taux d'activité de celui-ci. Le système d'asservissement 100 mesure indirectement l'activité du circuit logique par le courant dynamique consommé et en prend une fraction comme consigne de courant statique. Le rapport entre ces deux grandeurs peut être déterminé à partir de l'architecture et de la topologie du circuit logique. Le système d'asservissement 100 comprend deux circuits de contrôle 101 et 102, un circuit de mesure de courant 103 et une source de tension réduite 104. Le circuit de contrôle 101 comprend un comparateur 105, un oscillateur commandé en tension 106, un multiplicateur 107, une résistance 108 et un transistor MOS 109 du type de conductivité n. Ces éléments et leur fonctionnement sont identiques aux éléments correspondants décrits à propos de la figure 4a et de la figure 4c. Le circuit de contrôle 101 comprend également une source de courant 111 et une source de tension 110 qui seront décrites ci-après. De même, le circuit de contrôle 102 comprend un comparateur 112, un oscillateur commandé en tension 113, un multiplicateur 114, une résistance 115 et un transistor MOS 116 du type p. Ces éléments et leur fonctionnement sont identiques aux éléments et au fonctionnement correspondants décrits à propos de la figure 8 à ceci près que la grille du transistor de référence 116 est contrôlée par une tension. Le circuit de contrôle 102 comprend en outre une source de courant 118 et une source de tension 117 qui seront également décrites ci-après. Le système d'asservissement 100 est destiné à maintenir à une valeur déterminée le rapport entre la puissance dynamique et la puissance statique consommées par le circuit logique 119. Ce circuit logique comprend des transistors MOS du type n. dont le transistor MOS 10910 est représentatif, tous crées dans un premier caisson et des transistors MOS du type p, dont le transistor MOS 116 est représentatif, tous créés dans un deuxième caisson. Les premier et deuxième caissons sont isolés électriquement l'un de l'autre. Le générateur de tension réduite 104 est adapté à délivrer une tension réduite Vo1g destinée à alimenter le circuit logique 119. Bien sûr, les transistors MOS de type n ou p qui composent ce générateur 104 ont leur tension de caisson contrôlée par les tensions VBN ou VBp, fournies par les circuits de contrôle 101 et 102. Dans la pratique, le générateur 104 comprend, comme indiqué aux figures 10b et c, une source de tension 104a et un adaptateur d'impédance 200 ou 300. Le circuit 200 de la figure 10b est un amplificateur monté en gain unité. Le circuit 300 de la figure 10c est un convertisseur continu-continu. Il a déjà été proposé, dans un article intitulé "A Voltage Reduction Technique for Battery-Operated Systems et paru dans la revue IEEE Journal of Solid-State Circuits, Vol. 25, No. 5, October 1990, une technique permettant d'ajuster la tension d'alimentation des circuits logiques, en fonction de caractéristiques de vitesse, de conditions de température et de paramètres technologiques, pour obtenir une consommation minimale de ces circuits logiques. Une telle technique peut avantageusement être utilisée pour déterminer la tension réduite Vlog nécessaire et suffisante au fonctionnement correct du circuit logique 119. C'est ainsi que le générateur 104a des figures 10b et 10c peut être réalisé par le circuit représenté à la figure 1 ou celui représenté à la figure 3 de l'article précité, étant toutefois entendu que les transistors de type n et de type p sont réalisés dans des caissons séparés et polarisés par les tensions VBN et VBp, respectivement. Le circuit de mesure de courant 103 comprend une résistance shunt 124, un amplificateur différentiel 125 et un filtre passe-bas 126. La résistance 124 est reliée en série avec la source de tension 104 et le circuit logique 119. Les deux entrées de l'amplificateur différentiel 125 sont respectivement reliées aux deux bornes de la résistance 124, tandis que la sortie de l'amplificateur 125 est reliée à l'entrée du filtre passe-bas 126. Le courant total consommé par le circuit logique 119 est mesuré par la résistance 124 et par l'amplificateur 125. Le filtre passe-bas 126 effectue une moyenne de cette valeur de courant. La sortie du filtre passe-bas 126 est reliée à l'entrée de commande des sources de courant 111 et 118, de manière que ces dernières fournissent cette valeur de courant moyen comme consigne du courant statique dans les transistors MOS 109 et 116. Les circuits de contrôle 101 et 102 font varier la tension de caisson en réponse à cette consigne de manière qu'un courant d'une valeur kIDo circule dans les transistors MOS de référence 109 et 116, O IDO est le courant drain- source des transistors MOS 109 et 116 en faible inversion (lorsque leur tension grille- source est égale à zéro) et o k est un facteur qui sera expliqué par la suite. Le fait que l'on puisse calculer la consigne de courant statique à partir du courant total est montré par les formules ci-dessous: (6) Itot = Idyn + Istat dyni (7) (8) Istat - b+=1 Itot ou Idyn représente la valeur du courant dynamique et Istat la valeur du courant statique et Itot la valeur du courant total. Le rapport b est donné par la valeur Rs de la résistance 124, le gain A de l'amplificateur 125 et le gain du filtre passe-bas 126 ainsi que par le facteur k. Le facteur k ne sert qu'à faciliter la mesure du courant IDO des transistors MOS 109 et 116 en faible inversion. La valeur IDO est généralement petite et pour la rendre plus facilement mesurable, on applique, au moyen des sources de tension 110 et 117, une tension égale à nUtln(k) entre la grille et la source de chacun des transistors MOS 109 et 116. Par conséquent, le courant drain-source des transistors MOS 109 et 116 prend la valeur kIDo, k étant le rapport entre les courants de drain du transistor MOS de référence, d'une part lorsque la tension VGS est égale à ladite tension de référence et, d'autre part, lorsque la tension VGS est égale à zéro. La consommation du circuit logique 119 peut être rendue optimale en choisissant le rapport approprié selon que l'on cherche à rendre minimal le courant, la puissance ou l'énergie consommés par le circuit logique. La figure 11 est un graphique montrant, pour une vitesse de fonctionnement donnée des portes logiques, les courbes du courant dynamique Idyn, du courant statique Istat et du courant total Itot d'un circuit MOS par rapport à la tension d'alimentation VDD du circuit; les tensions de seuil des transistors MOS, constituant le circuit logique, étant supposées varier de manière à satisfaire ladite vitesse de fonctionnement. On voit qu'il existe deux minima de consommation de courant, un premier proche de 0 volts et un autre qui est fonction du taux d'activité et de l'architecture du circuit. Le minimum proche de 0 volts n'est pas utilisable 22Z car la tension d'alimentation correspondante est insuffisante pour assurer un fonctionnement correct du circuit logique. Toutefois, il existe pour une valeur A de la tension d'alimentation VDD, un autre minimum qui, dans l'exemple considéré, est situé à une tension d'environ 0,5 volts. Le rapport entre le courant dynamique IdynA et le courant statique IstatA peut être, par exemple, déterminé à partir de ces courbes établies pour une technologie et une vitesse de fonctionnement données et les valeurs de b et de k peuvent ainsi être définies. De nombreuses modifications peuvent être apportées au circuit de commande et au système d'asservissement selon l'invention dont divers modes de réalisation viennent d'être décrits, sans pour autant sortir du cadre de cette invention. En particulier, les multiplicateurs de tension (charge pump) ne sont pas nécessaires au bon fonctionnement du système d'asservissement, lorsque la tension d'alimentation disponible est suffisamment grande pour assurer l'excursion, de la tension de contrôle des caissons, nécessaire pour fixer les tensions de seuil. Dans ce cas, le circuit logique peut être alimenté entre une tension inférieure à V+ et une tension supérieure à V-. Dès lors, la tension de polarisation des caissons peut varier entre V+ et V-, respectivement plus positive et plus négative que les tensions des sources des transistors MOS utilisés dans le circuit logique. Dans ce cas, on utilise le même principe de fixation des tensions de seuil pour maintenir le rapport soit entre la puissance dynamique et la puissance statique, soit entre le courant dynamique et le courant statique, soit entre l'énergie dynamique et l'énergie statique. De même, il est possible d'utiliser le circuit de contrôle et le système d'asservissement de l'invention dans une technologie dans laquelle un ou plusieurs caissons sont implantés dans le même substrat. Dans le cas du contrôle de transistors MOS dans un seul caisson, ils auront tous la même tension de seuil Vt. Les technologies particulièrement bien adaptées à l'application de la présente invention sont les technologies de type dit wReal 5 twin well", dans lesquelles des caissons séparés sont prévus pour les transistors de type n et de type p. L'homme du métier remarquera que les moyens utilisés pour imposer des conditions de fonctionnement spécifiques aux transistors MOS de références montrés dans les figures10 4 et 8 ne sont que deux exemples pour atteindre ce but. D'autres circuits basés sur les principes de l'invention pourraient donc être réalisés sans sortir du cadre de l'invention. De même, il n'est pas obligatoire de fixer la tension drain-source de ces transistors de référence; ce15 paramètre n'étant également choisi qu'à titre d'exemple. Par conséquent, on pourrait choisir une autre caractéristique de fonctionnement du MOS de référence à contrôler, selon les principes de l'invention, par le biais de la polarisation du ou des caissons. Par ailleurs pour assurer que le transistor de référence soit aussi représentatif que possible des transistors du circuit à contrôler, il pourrait être avantageux qu'il soit constitué par la mise en parallèle de plusieurs transistors disposés en plusieurs emplacements du circuit. Une telle méthode permet de s'affranchir de variations, telles les variations de température, pouvant exister d'un point à l'autre du circuit. REVENDICATIONS 1. Circuit pour contrôler les tensions entre le caisson et les sources d'une pluralité de transistors à effet de champ MOS d'un même type de conductivité, l'un au moins desdits transistors MOS constituant un transistor 5 MOS de référence (24;81;109;116), lesdits transistors MOS étant tous réalisés dans un même caisson (2) d'un substrat (3), caractérisé en ce qu'il comprend - des moyens (25,26;25,82;103,110,111, 117,118) pour imposer des conditions de fonctionnement désirées dudit transistor MOS de référence, - des moyens (21,22,23;105,106,107,112, 113,114) pour comparer une caractéristique de fonctionnement dudit transistor MOS de référence à une valeur de référence (Vtnref;Vtpref) et pour produire une tension de commande représentative de la différence entre ladite caractéristique de fonctionnement et ladite valeur de référence, ladite tension de commande étant variable en continu entre une valeur positive par rapport au potentiel de la source dudit transistor MOS de référence et une valeur négative par rapport audit potentiel, et - des moyens pour appliquer ladite tension de commande entre ledit substrat et la source dudit transistor MOS de référence afin de déterminer la tension de seuil (Vt) dudit transistor MOS de référence de façon à maintenir lesdites conditions de fonctionnement désirées dudit transistor MOS de référence et à imposer à chacun des autres transistors MOS ladite tension de seuil déterminée (Vtnref;Vtpref) 2. Circuit selon la revendication 1, caractérisé en ce que lesdits moyens (25,26;25,82;103,110,111,117,118) pour imposer des conditions de fonctionnement désirées dudit transistor MOS de référence comprennent - une source de courant (25;111,118) destinée à fournir un courant de drain (Iref;IDo;kIDo) de référence audit transistor MOS de référence, - une source de tension (26;82) destinée à fournir une tension représentative de ladite valeur de référence auxdits moyens de comparaison et de production de ladite tension de commande, et des moyens (110,117) pour imposer une tension de référence entre la grille et la source dudit transistor MOS de référence. 3. Circuit selon la revendication 2, caractérisé en ce que lesdits moyens de comparaison et de production de ladite tension de commande sont agencés pour comparer la tension drain-source dudit transistor MOS de référence à la tension représentative de ladite valeur de référence. 4. Circuit selon l'une quelconque des revendications 2 ou 3, caractérisé en ce que lesdits moyens pour imposer une tension de référence sont agencés pour imposer un court-circuit électrique entre la grille et le drain dudit transistor MOS de référence. 5. Circuit selon la revendication 4, caractérisé en ce que ladite source de tension est agencée pour fournir une tension égale à ladite tension de seuil déterminée (Vtnref;Vtpref) 6. Circuit selon l'une quelconque de revendications 2 ou 3, caractérisé en ce que lesdits moyens pour imposer une tension de référence (110,117) sont agencés pour imposer une tension VGS = n.Ut. ln(k) entre la grille et la source dudit transistor MOS de référence, o n est la pente en faible inversion du transistor MOS dans ledit substrat, Ut est la valeur du potentiel thermique du transistor MOS et k est le rapport entre les courants de drain du transistor MOS de référence, d'un part lorsque la tension VcGS est égale ladite tension de référence et, d'autre part, lorsque la tension VGS est égale à zéro, et en ce que ladite source de courant (111,118) est agencée de manière à fournir un courant égal à k fois le courant de drain du transistor MOS de référence, lorsque la tension grille-source de celui-ci est égale à zéro. 7. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que lesdits moyens de comparaison et de production d'une tension de commande comprennent - un comparateur (21; 105,112) destiné à comparer ladite caractéristique de fonctionnement (VDS) dudit transistor MOS de référence à ladite valeur de référence, et à produire un signal d'erreur égal à la différence entre ladite caractéristique de fonctionnement et ladite valeur de référence, et - des moyens (22,23;106,107,113,114) pour produire ladite tension de commande en fonction de la grandeur dudit signal d'erreur. 8. Circuit selon la revendication 7, caractérisé en ce que lesdits moyens (22,23;106,107,113,114) pour produire ladite tension de commande comprennent - un oscillateur (22;106,113) dont la fréquence est déterminée par la grandeur dudit signal d'erreur, et - un circuit multiplicateur (23;107,114) chargé par une résistance (RL;RLn, RLp) OU une source de courant et destiné à engendrer une tension dépendante de la fréquence dudit oscillateur et suffisante pour assurer une excursion désirée de ladite tension de commande. 9. Système d'asservissement du rapport entre le courant dynamique et le courant statique consommés par un circuit logique (119) comprenant, au moins, une première pluralité de transistors à effet de champ MOS d'un premier type de conductivité réalisés dans, au moins, un même premier caisson prévu dans un substrat, caractérisé en ce qu'il comprend - un premier circuit de contrôle (101) selon l'une quelconque des revendications 6 à 9 pour contrôler les tensions entre le caisson et les sources de ladite première pluralité de transistors MOS, et - des moyens (103) pour mesurer le courant total consommé par ledit circuit logique et pour fournir, en réponse à cette mesure, un signal de commande pour ladite source de courant pour qu'elle fournisse un courant représentatif du courant statique désiré. 10. Système d'asservissement selon la revendication 9, caractérisé en ce qu'il comprend en outre - des moyens (104) pour commander la tension d'alimentation du circuit logique en fonction, d'une part, d'une vitesse de fonctionnement désirée du circuit logique et, d'autre part, des caractéristiques des transistors MOS telles que déterminées par ledit circuit de contrôle. 11. Système d'asservissement selon la revendication 9 dans lequel ledit circuit logique comprend, en outre, une deuxième pluralité de transistors à effet de champ MOS d'un deuxième type de conductivité réalisés dans un même deuxième caisson dudit substrat, caractérisé en ce qu'il comprend un deuxième circuit de contrôle (102) selon l'une quelconque des revendications 6 à 9 pour contrôler les tensions entre le caisson et les sources de ladite deuxième pluralité de transistors MOS. 12. Système d'asservissement selon la revendication 11, caractérisé en ce qu'il comprend en outre - des moyens (104) pour commander la tension d'alimentation du circuit logique en fonction, d'un part, d'une vitesse de fonctionnement désirée du circuit logique et, d'autre part, des caractéristiques des transistors MOS telles que déterminées par lesdits circuits de contrôle.