FR 2714240 A1 19950623 FR 9415427 A 19941221 La présente invention concerne un dispositif de compensation de phase de trame, qui réalise une synchronisation sur un signal d'horloge de référence et un signal de trame de référence et délivre les données introduites présentant des écarts temporels différents. En référence à la figure 1, annexée à la présente demande, qui représente une configuration d'un système de transfert numérique classique, une unité formant récepteur à grande vitesse 1 reçoit et démultiplexe des données série à grande vitesse, et délivre un groupe de données de transmission parallèles à faible vitesse, un signal d'horloge et des groupes de signaux synchrones de trame. Une unité d'interface tributaire 3 reçoit DS-3, c'est-à- dire un signal de données synchrone-3, et exécute un traitement du signal DS-3, puis délivre un groupe de données d'addition, un signal d'horloge et des groupes de signaux synchrones de trame. Ces groupes délivrés de données de transmission et de données d'addition et ces groupes de signaux d'horloge et de signaux synchrones de trame seront sélectionnés, dans une unité 2 formant émetteur de signaux à grande vitesse, au moyen d'un procédé de sélection simple 2:1, multiplexés en une grande vitesse et transférés sous la forme de données série à grande vitesse. Les données de transmission et les données d'addition, et les signaux d'horloge et les signaux synchrones de trame sont amenés à posséder des écarts temporels dans leurs instants d'arrivée. Dans le cas o des écarts temporels importants apparaissent, ces signaux ne peuvent pas être synchronisés et multiplexés correctement, c'est-à-dire qu'il peut apparaître, lors du transfert des données, des défaillances et des erreurs, qui sont des facteurs de perturbation nuisibles pour des systèmes de transfert numérique. En d'autres termes, dans le cas o un circuit de 2 2714240 multiplexage utilisé dans les systèmes de transfert numérique synchrone indiqués précédemment distribue des signaux synchrones de trame, puis reçoit en retour des signaux numériques qui sont synchronisés par rapport à la trame sur les signaux distribués, les signaux reçus en retour doivent être réciproquement en phase aussi bien du point de vue de la phase des trames que de la phase des bits. En raison de variations dans le retard de composants passifs, comme par exemple la longueur du profil des flux de signaux, et dans ceux de composants actifs numériques, les signaux reçus en retour sont aménés à présenter des écarts temporels. C'est pourquoi, dans le système de transfert numérique classique, il se pose un problème consistant en ce qu'il ne permet pas de réaliser une resynchronisation correcte pour les signaux arrivants. L'invention a pour but de procurer un dispositif de compensation de phase de trame pour resynchroniser des signaux d'entrée sur un signal de référence, même s'il existe des variations dans le retard, caractérisé en ce qu'il comporte des moyens de sélection simple 2:1 pour sélectionner un signal d'entrée parmi deux signaux d'entrée qui sont introduits de l'extérieur avec des écarts dans le temps; des moyens de production de signaux de sélection pour envoyer auxdits moyens de sélection simple 2:1, des signaux de données sélectionnés pour que lesdits moyens de sélection simple 2:1 puissent sélectionner l'un des deux signaux introduits, conformément à l'environnement de montage du système; des moyens de production de signaux de commande pour produire des signaux de commande pour le démultiplexage des données qui ont été sélectionnées dans lesdits moyens de sélection 2:1; des moyens de démultiplexage pour démultiplexer, sous la forme de données à faible vitesse, les données qui ont été sélectionnées dans lesdits moyens de sélection 2:1, en fonction du signal de commande délivré par lesdits moyens de production de 3 2714240 signaux de commande; des moyens de multiplexage pour effectuer la synchronisation sur un signal synchrone de trame de référence et sur un signal d'horloge de référence, et effectuer un multiplexage des données démultiplexées, qui sont délivrées par lesdits moyens de démultiplexage; et des moyens de production de signaux de référence pour envoyer auxdits moyens de multiplexage un signal synchrone de trame de référence et un signal d'horloge synchrone de référence. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après, uniquement à titre d'illustration, en référence aux dessins annexés, sur lesquels: - La figure 1 dont il a déjà été fait mention représente une configuration d'un système de transfert numérique classique; - la figure 2 représente la structure d'un système de transfert, comportant une unité formant émetteur de signaux à grande vitesse dans laquelle est utilisé un dispositif de compensation de phase de trame conforme à la présente invention; - la figure 3 représente un schéma détaillé du circuit du sélecteur simple 2:1 représenté sur la figure 2; - la figure 4 représente un schéma détaillé du circuit d'un démultiplexeur de la figure 2; - la figure 5 représente un schéma détaillé du circuit d'un générateur de signaux de commande de la figure 2; - la figure 6 représente un schéma détaillée du circuit d'un multiplexeur de la figure 2; - la figure 7 représente un schéma de circuit détaillé pour un générateur de signaux de référence représenté sur la figure 2; - la figure 8 représente un schéma de circuit détaillé pour un générateur de signaux de sélection de la 4 2714240 figure 2; - la figure 9 représente un chronogramme pour le démultiplexage de données d'entrée; et - la figure 10 représente un chronogramme pour la synchronisation de trame de données de sortie. On va donner ci-après une description détaillée de la forme de réalisation préférée. La figure 2 représente la structure d'un système de transfert, qui comporte une unité 5 formant émetteur de signaux à grande vitesse dans laquelle est utilisé un dispositif de compensation de phase de trame 6 conforme à la présente invention. En d'autres termes, des données de transmission, des signaux d'horloge et des signaux synchrones de trame sont délivrés par une unité formant récepteur à grande vitesse 4 de manière à être introduits dans un sélecteur simple 2:1 8. Des données d'addition, des signaux d'horloge et des signaux synchrones de trame sont délivrés par une unité d'interface tributaire 7, pour être également envoyés audit sélecteur simple 2:1. Ledit sélecteur simple 2:1 8 sélectionne l'une des données introduites au moyen des données délivrées par un générateur de signaux de sélection 28, en fonction de l'environnement de montage du système. Le signal d'horloge et le signal synchrone de trame sélectionnés précédemment sont envoyés à un démultiplexeur 10 et à un générateur de signaux de commande 9. Ledit générateur 9 de signaux de commande produit et envoie au démultiplexeur 10 les signaux de commande pour le démultiplexage des données sélectionnées en fonction des données devant être introduites. Ledit démultiplexeur 10 démultiplexe lesdites données sélectionnées pour fournir des données à faible vitesse, en fonction des signaux de commande devant être introduits. A cet instant, le démultiplexage doit être exécuté de telle sorte qu'un multiplexage puisse être à nouveau réalisé, en fonction 2714240 d'un signal de référence, dans la partie centrale des données démultiplexées. Les signaux démultiplexés, mentionnés précédemment, doivent être multiplexés, synchronisés et délivrés, dans un multiplexeur 12, au moyen d'un signal de référence et d'un signal d'horloge de référence, qui sont délivrés par un générateur de signaux de référence 11. La figure 3 représente un schéma détaillé du circuit du sélecteur simple 2:1 8 représenté sur la figure 2. Les données délivrées par ladite unité 4 formant récepteur de signaux à grande vitesse et ladite unité d'interface tributaire 7, à savoir, par exemple, des données de transmission et des données d'addition, un signal d'horloge de transmission et un signal d'horloge d'addition, l'inverse du signal d'horloge de transmission et l'inverse du signal d'horloge d'addition, un signal synchrone de trame de transmission et un signal synchrone de trame d'addition, sont respectivement envoyées aux bornes d'entrée d'un multiplexeur 2:1 13, sélectionnées 9 en fonction d'un signal de sélection délivré par ledit générateur de signaux de sélection 28, et délivrées dans l'unité formée par l'un des deux groupes de signaux, que constituent,par exemple, un signal de données de transmission, un signal d'horloge de transmission, l'inverse du signal d'horloge de transmission et un signal synchrone de trame de transmission ou, par exemple, un signal de données d'addition, un signal d'horloge d'addition et l'inverse du signal d'horloge d'addition, et un signal synchrone de trame d'addition. La figure 4 représente un schéma détaillé du circuit d'un démultiplexeur 10 de la figure 2. Tout d'abord, les données D1 sélectionnées à partir du sélecteur simple 2:1 8 sont envoyées à une borne d'entrée de données d'une bascule bistable 14A, puis sont 6 2714240 délivrées, par sa borne de sortie, en fonction de l'inverse du signal d'horloge sélectionné, également sélectionné dans le sélecteur simple 2:1 8. Les données sélectionnées, mentionnées précédemment, sont envoyées à une borne d'entrée de données d'une bascule bistable 15A d'un groupe de bascules bistables de resynchronisation 15 et également à une borne d'entrée de données d'une bascule bistable 14B située au- dessous de la bascule bistable 14A. De façon analogue, ladite bascule bistable 14B délivre des données par sa borne de sortie, en fonction de l'inverse du signal d'horloge sélectionné, qui est également sélectionné dans le sélecteur simple 2:1 8, en direction d'une borne d'entrée de données d'une bascule bistable 15B d'un groupe -15 de bascules bistables de resynchronisation, et également à une borne d'entrée de données d'une bascule bistable 14C située au-dessous. De la même manière que cela a été indiqué précédemment, les données de sortie délivrées par les bascules bistables 14C, 14D, 14E et 14F sont envoyées à la borne d'entrée de données des bascules bistables 15C, 15D, E et 15F du groupe 15 de bascules bistables de resynchronisation. Les bascules bistables 15C, 15D, 15E et F dudit groupe 15 de bascules bistables de resynchronisation délivrent des données de resynchronisation en fonction d'un signal d'horloge de resynchronisation 1 délivré par le générateur de signaux de commande 9, et envoient les données de resynchronisation respectivement à une borne d'entrée de données des bascules bistables 16C, 16D et 16E d'un groupe 16 de bascules bistables. Ledit groupe 16 de bascules bistables, qui engendre les données démultiplexées finales, délivre séquentiellement les données ddl, dd2, dd3, dd4, dd5 et dd6, qui sont démultiplexées par les signaux d'horloge séquentiels - signal d'horloge de resynchronisation 1, signal d'horloge e, signal d'horloge d, signal d'horloge c, 7 2714240 signal d'horloge b, signal d'horloge a - qui présentent des écarts temporels différents entre eux et ont été formes par ledit générateur de signaux de commande 9. La figure 5 représente un schéma détaillé du circuit d'un générateur 9 de signaux de commande de la figure 2. Des signaux d'horloge divisés par 6 sont produits en fonction de l'inverse d'un signal d'horloge sélectionné CLKB, par un circuit formant compteur à 3 bits 18 constitué par trois bascules bistables 18A, 18B et 18C, dont les signaux d'horloge sont envoyés respectivement aux bornes d'entrée de données de trois bascules bistables 17A, 17B et 17C, qui produisent les signaux de commande devant être appliqués à un démultiplexeur 10. Les bascules bistables 17A, 17B et 17C produisent, en fonction de la resynchronisation d'un signal d'horloge sélectionné CLK, les signaux d'horloge présents avec des intervalles de temps différents - signal d'horloge e, signal d'horloge b, signal d'horloge d, signal d'horloge a, signal d'horloge c et signal d'horloge de resynchronisation 1. Entre-temps, une bascule bistable 19 reçoit, comme signal d'entrée, un signal synchrone de trame sélectionné FS et applique les données délivrées, en fonction de l'inverse du signal d'horloge sélectionné, à la borne d'entrée de données d'une bascule bistable 20, qui délivre des données en fonction d'un signal d'horloge sélectionné. Une porte OU 21 remet à zéro ledit circuit formant compteur 18 en effectuant une opération logique OU sur le signal de sortie inversé de ladite bascule bistable 19 et le signal de sortie de ladite bascule bistable 20 et en produisant un signal impulsionnel pour maintenir un niveau logique "0" pendant une moitié de la période du signal synchrone de trame introduit. La figure 6 est un schéma détaillé du circuit d'un multiplexeur 12 de la figure 2. 8 2714240 Les données séquentielles et démultiplexées ddl, dd2, dd3, dd4, dd5 et dd6 produites dans le démultiplexeur sont envoyées à un multiplexeur 6:1 22, qui délivre des données multiplexées, en fonction d'un signal de commande produit dans un générateur de signaux 11. Une bascule bistable 23 exécute une resynchronisation pour les données de sortie multiplexées, en fonction d'un signal d'horloge de resynchronisation de référence RCLK, pour délivrer des données synchrones finales. La figure 7 représente un schéma de circuit détaillé pour un générateur de signaux de référence 11 représenté sur la figure 2. Un circuit formant compteur à 3 bits 24, constitué par trois bascules bistables 24A, 24B et 24C, produit trois signaux de commande SO, Si et S2, qui seront fournis à des moyens de multiplexage 12. Par ailleurs, neuf bascules bistables 25A à 25I connectées en série reçoivent, comme signaux d'entrée, des signaux synchrones de trame de référence FS, retardent et délivrent les signaux d'entrée indiqués précédemment, en fonction de l'inverse d'un signal d'horloge de référence CLKB. Une bascule bistable 28' reçoit, comme signal d'entrée, le signal de sortie d'une bascule bistable 25H, et produit des données en fonction d'un signal d'horloge de référence RCLK. Une porte NON-ET 26 remet à zéro ledit circuit formant compteur 24 en exécutant une opération logique NON-ET sur le signal de sortie de ladite bascule bistable 25I et sur le signal de sortie de ladite bascule bistable 28' et en produisant un signal impulsionnel pour maintenir un niveau logique "O" pendant une moitié de la période du signal synchrone de trame de référence introduit. Le signal de sortie de ladite bascule bistable I est envoyé à une bascule bistable 27 qui délivre un signal synchrone de trame de sortie FSO en fonction de l'inverse d'un signal d'horloge de référence CLKB. La figure 8 est un schéma de circuit détaillé pour un générateur 28 de signaux de sélection de la figure 2. Dans le cas d'un environnement de montage du système correspondant à un enregistrement de données, lorsque l'adresse d'enregistrement et un signal de validation de microplaquette /CE sont envoyés à un décodeur 29, un niveau logique "0" est délivré par une borne de sortie Z, sur la base d'un décodage d'adresse, et est envoyé à une entrée parmi les bornes d'entrée d'une porte OU 30, alors que le signal de validation de lecture/enregistrement IOR/IOW possédant un niveau logique "0" est envoyé à l'autre entrée parmi les bornes d'entrée de ladite porte OU 30, qui délivre finalement un niveau logique "0" et valide un circuit de verrouillage 31. Les données d'enregistrement [48:1] sont délivrées par le circuit de verrouillage 31 de manière à former le signal de sélection [48:1] dudit sélecteur simple 2:1. Par ailleurs, dans le cas d'un environnement de montage du système pour la lecture de données, une entrée d'adresse de lecture et un signal de validation de microplaquette /CE sont envoyés à un décodeur 29, et un niveau logique "0" est délivré par une borne de sortie Z dudit décodeur 29, au moyen d'un décodage d'adresse, de manière à être envoyé à l'une des bornes d'entrée d'une porte OU 33. De même, un signal de validation de lecture / enregistrement, IOR/IOW, comportant un niveau logique "1" est inversé par un inverseur 32 et est envoyé à l'autre borne d'entrée de ladite porte OU 33. Par conséquent ladite porte OU 33 délivre un niveau logique "0", attaque une mémoire-tampon à trois états (3-états) 34 et lit la donnée de signal de sélection [48:1], qui est le signal de sortie dudit circuit de verrouillage 31, en tant que donnée de 2714240 lecture [48:1]. A cet instant, le signal de sortie de ladite porte OU 30 passe à un niveau logique "1" et ledit circuit de verrouillage est invalidé. Par conséquent, les données de sortie dudit circuit de verrouillage 31 ne varient pas. La figure 9 représente un chronogramme pour les données démultiplexées obtenues à partir des données D1 49 sélectionnées par les signaux de commande 35, 36, 37, 38, 39 et 40 produits dans un générateur de signaux de commande 9, et un signal 41 de remise à zéro du compteur. Des données démultiplexées 42 à 47 sont délivrées séquentiellement au moyen de signaux d'horloge 35 à 40 et un signal de remise à zéro 41 est produit par l'impulsion de trame d'entrée 48 sélectionnée, pour remettre à zéro un circuit formant compteur 18. Les formes d'ondes de CLKB 50 et CLK 51 représentent l'inverse du signal d'horloge sélectionné et un signal d'horloge sélectionné. La figure 10 représente un chronogramme pour les données synchronisées et délivrées après multiplexage des données démultiplexées 58 à 63, au moyen d'un signal d'horloge de resynchronisation de référence CLK 6 et les signaux de commande SO, S1, S2, 54 53 52 produits par un générateur de signaux de référence 11. FS 64 produit un signal de remise à zéro 56 servant à remettre à zéro un circuit formant compteur de référence 24, au moyen d'un signal d'entrée synchrone de trame de référence. Alors que FSO 55 est un signal synchrone de trame de sortie, CLK 66 et CLKB 65 sont respectivement une forme d'onde d'un signal d'horloge de référence et une forme d'onde de l'inverse du signal d'horloge de référence. Comme mentionné précédemment, étant donné que la présente invention synchronise les données d'entrée, qui présentent un écart temporel différent entre elles, elle peut non seulement absorber les écarts temporels de données il 2714240 au niveau des bornes d'entrée d'un système de transfert synchrone, mais également transférer des données correctement au niveau des bornes de sortie. Bien que l'on ait décrit à titre d'illustration les formes de réalisation préférées de la présente invention, l'homme de l'art concevra que l'on peut effectuer diverses modifications, adjonctions ou substitutions, sans sortir du cadre de l'invention. 12 2714240 REVENDICATIONS 1. Dispositif de compensation de phase de trame, caractérisé en ce qu'il comprend: des moyens de sélection simple 2:1 (8) pour sélectionner un signal d'entrée parmi deux signaux d'entrée qui sont introduits de l'extérieur avec des écarts temporels; des moyens (28) de production de signaux de sélection pour envoyer auxdits moyens de sélection simple 2:1 (8), des signaux de données sélectionnés pour que lesdits moyens de sélection simple 2:1 (8) puissent sélectionner l'un des deux signaux introduits, conformément à l'environnement de montage du système; des moyens (9) de production de signaux de commande pour produire des signaux de commande pour le démultiplexage des données qui ont été sélectionnées dans lesdits moyens de sélection 2:1 (8); des moyens de démultiplexage (10) pour démultiplexer, sous la forme de données à faible vitesse, les données qui ont été sélectionnées dans lesdits moyens de sélection 2:1 (8), en fonction du signal de commande délivré par lesdits moyens (9) de production de signaux de commande; des moyens de multiplexage (12) pour effectuer la synchronisation sur un signal synchrone de trame de référence et sur un signal d'horloge de référence, et effectuer un multiplexage des données démultiplexées, qui sont délivrées par lesdits moyens de démultiplexage (10); et des moyens (11) de production de signaux de référence pour envoyer auxdits moyens de multiplexage (12) un signal synchrone de trame de référence et un signal d'horloge synchrone de référence. 2. Dispositif de compensation de phase de trame selon la revendication 1, caractérisé en ce que lesdits 13 2714240 moyens de sélection simple 2:1 (8) comprennent une pluralité de multiplexeurs (13) servant à délivrer sélectivement le signal d'entrée d'une borne d'entrée en fonction d'un signal de sélection après qu'un type de signaux a été respectivement introduit parmi les signaux introduits de l'extérieur et présentant des écarts temporels. 3. Dispositif de compensation de phase de trame selon la revendication 1, caractérisé en ce que lesdits moyens de démultiplexage (10) produisent des données parallèles à faible vitesse parmi les données sélectionnées dans lesdits moyens de sélection simple 2:1 (8) au moyen de six bascules bistables (14A-14C) connectées en série, en fonction de l'inverse du signal d'horloge sélectionné à partir desdits moyens de sélection simple (8), exécutent une resynchronisation pour les données parallèles au moyen de six bascules bistables (15A-15C) connectées en parallèle, en fonction du signal d'horloge divisé par 6 et délivré par les moyens (9) de production de signaux de commande, puis délivrent des données parallèles à faible vitesse, dont la phase est commandée, au moyen de cinq bascules bistables séparées (16A-16E), auxquelles est appliqué un signal d'horloge présentant des intervalles de temps à phase commandée. 4. Dispositif de compensation de phase de trame selon la revendication 1, caractérisé en ce que lesdits moyens (9) de production de signaux de commande comprennent: un circuit de comptage constitué par trois bascules bistables (17A-17C) pour diviser par 6 le signal d'horloge introduit, en fonction de l'inverse du signal d'horloge sélectionné; trois bascules bistables pour délivrer des signaux d'horloge ayant des phases différentes et resynchroniser les signaux d'horloge en fonction d'un 14 2714240 signal d'horloge sélectionné après que le signal de sortie dudit circuit de comptage a été introduit; et des moyens de remise à zéro (19,20,21), et en ce que les moyens de remise à zéro (19,20,21) comprennent en outre: une bascule bistable (19) qui reçoit, en tant que signaux d'entrée, des signaux synchrones de trame sélectionnés, pour délivrer des données en fonction de l'inverse d'un signal d'horloge sélectionné; une bascule bistable (20), qui reçoit son signal d'entrée de la sortie de ladite bascule bistable (19) et délivre des données en fonction du signal d'horloge sélectionné; et une porte OU (21) qui délivre un signal de remise à zéro servant à remettre à zéro ledit compteur apres l'exécution d'opérations logiques OU sur le signal de sortie inversé de ladite première bascule bistable (19) et le signal de sortie de ladite seconde bascule bistable (20). 5. Dispositif de compensation de phase de trame selon la revendication 1, caractérisé en ce que lesdits moyens de multiplexage (12) comprennent: un multiplexeur 6:1 (22), qui reçoit, comme signal d'entrée, six données multipliées de façon inverse, qui sont délivrées par lesdits moyens de démultiplexage (10), et délivre des signaux multiplexés en fonction d'un signal de référence délivré par un générateur (11) de signaux de référence, et une bascule bistable (23) qui reçoit le signal de sortie dudit multiplexeur (22) et délivre des données finales synchrones, qui ont été resynchronisées en fonction d'un signal d'horloge de resynchronisation de référence. 6. Dispositif de compensation de phase de trame selon la revendication 1, caractérisé en ce que lesdits moyens (11) de production de signaux de référence 2714240 comprennent: un circuit formant compteur, qui est constitué par trois bascules bistables (24A-24C) et délivre auxdits moyens de multiplexage (12) un signal de commande divisé par 6, en fonction de l'inverse d'un signal d'horloge de référence; des moyens de retardement constitués par neuf bascules bistables (25A-25I), qui retardent et délivrent les signaux synchrones de trame de référence, introduits, en fonction de l'inverse dudit signal d'horloge de référence; une bascule bistable (28'), qui reçoit les signaux de sortie de la huitième bascule bistable (25H) desdits moyens de retardement et délivre des données en fonction d'un signal d'horloge de référence (RCLK); une porte NON-ET (26) qui exécute des opérations logiques NON-ET sur le signal de sortie de ladite bascule bistable (28') et le signal de sortie de la neuvième bascule bistable (25I) desdits moyens de retardement et délivre un signal de remise à zéro pour remettre à zéro ledit circuit formant compteur; et une bascule bistable (27), qui reçoit le signal de sortie de la neuvième bascule bistable (25I) desdits moyens de retardement et délivre des signaux synchrones de trame, en fonction de l'inverse d'un signal d'horloge de référence. 7. Dispositif de compensation de phase de trame selon la revendication 1, caractérisé en ce que lesdits moyens (28) de production de signaux de sélection comprennent: un décodeur 2:4 (29) servant à décoder deux signaux d'adresses, qui sont introduits en fonction d'un signal de validation de microplaquette, introduit de l'extérieur; une porte OU (30) servant à exécuter des 16 2714240 opérations logiques OU sur un signal de sortie délivré par une borne de sortie dudit décodeur et un signal de validation de lecture / enregistrement appliqué de l'extérieur; un circuit de verrouillage (31) pour délivrer, en tant que signal de sélection dudit sélecteur simple 2:1 (8), les données d'enregistrement, qui sont validées en fonction du signal de sortie de ladite porte OU et sont introduites de l'extérieur; un inverseur (32) pour inverser lesdits signaux de validation de lecture / enregistrement; une porte OU (33) pour exécuter des opérations logiques OU sur le signal de sortie dudit inverseur (32) et sur le signal de sortie d'une borne de sortie dudit décodeur; et une mémoire-tampon à trois états (34) pour la délivrance du signal de sortie dudit circuit de verrouillage sous la forme de données de lecture après qu'elles ont été validées en fonction du signal de sortie de ladite porte OU.