FR 2718304 A1 19951006 FR 9404083 A 19940330 La présente invention concerne un dispositif d'égalisation numérique, trouvant notamment son application dans des récepteurs numériques, en particulier des récep- teurs dits GSM (Groupe Spécial Mobile), utilisés en téléphonie numérique mobile. Dans l'état actuel de la technique, les récep- teurs numériques du type mentionné précédemment comportent en général plusieurs parties, à savoir un étage de filtrage et de transposition de fréquence analogique (pour la transposition des fréquences hertziennes en fréquences intermédiaires), un étage de numérisation et de filtrage fin, un étage d'égalisation, c'est à dire de compensation des distorsions introduites par le canal de communication, et enfin des circuits de décodage du code correcteur d'erreur et de décodage de la parole. L'étage d'égalisation est rendu nécessaire dans les systèmes de transmission radio mobiles pour éviter les interférences entre symboles rencontrées à la réception à des instants décalés dans le temps. De telles interférences apparaissent entre le signal utile et plusieurs signaux réfléchis, par exemple lors de la réflexion des signaux par des collines ou des immeubles, de sorte que les symboles correspondants se mélangent et rendent difficile la restitution du signal transmis à partir de la superposition des symboles observés. Or, dans les récepteurs connus, l'ensemble du traitement numérique, et plus particulièrement le traite- ment d'égalisation, soit nécessite une importante quantité de mémoire, soit est conçu avec une quantité de mémoire plus limitée, mais au prix d'une dégradation des performan- ces par rapport aux performances théoriques optimales de l'égaliseur. En effet, un tel étage doit mettre en oeuvre de puissants algorithmes de calcul des échantillons numériques reçus. Un algorithme présentant une performance optimale est l'algorithme décrit par Koch et Baier, dans "Optimum and sub-optimum détection of coded data disturbed by time varying intersymbol interference", IEEE Globecom 1990, San Diego, CA, PP 807.5.1 807.5.6, 1990. Un tel algorithme est susceptible d'extraire le signal utile de communication parmi les diverses ondes réfléchies détectées par le récepteur en fonction de son environnement physique, et ceci en temps réel. Cependant, la mise en oeuvre d'un algorithme de ce type est très gourmande en mémoire rapide. Or, la consommation électrique de l'étage d'égalisation étant sensiblement proportionnelle à la taille de la mémoire utilisée, la quantité de mémoire de cet étage est un facteur très pénalisant pour ces dispositifs, surtout lorsqu'il s'agit de récepteurs de téléphone mobiles. En effet, une consommation électrique importante entraîne, pour une autonomie donnée de l'ordre de quelques heures, la nécessité d'équiper le récepteur avec des batte- ries relativement lourdes et coûteuses. La présente invention a pour but de remédier à ces inconvénients, et de proposer un dispositif d'égalisa- tion numérique permettant de réduire la taille de la mémoire de travail nécessaire dans les étages d'égalisation numérique, et par conséquent de permettre le développement de récepteurs numériques plus légers et moins coûteux, tout en permettant une qualité de communication optimale. A cet effet, l'invention concerne un dispositif d'égalisation par le calcul de la probabilité à posteriori d'un symbole transmis à travers un canal de télécommunica- tions fournissant N mesures de sortie successives, chaque mesure dépendant des L derniers symboles transmis et du symbole courant, caractérisé en ce qu'il comporte: un circuit de calcul avant de probabilités avant Pf de symbole, connecté en entrée à un registre tampon de N mesures provenant du canal, un circuit de calcul arrière de probabilités arrière pb de symbole, une mémoire de travail Pf connectée en entrée à la sortie du circuit de calcul avant, de façon à mémoriser lesdites probabilités avant de symbole, un circuit de logique combinatoire de sortie connecté en entrée d'une part aux sorties respectives de la mémoire de travail et d'autre part aux sorties du circuit de calcul arrière, de façon à calculer une valeur représen- tative de la probabilité à posteriori d'un symbole transmis par ledit canal de télécommunications. Suivant d'autres caractéristiques du dispositif: - ledit circuit de calcul avant comporte un réseau de registres Rij contenant les valeurs des probabi- lités avant Pf au temps n (n compris entre 1 et N), un réseau de registres Sjk contenant les valeurs des probabi- lités avant Pf au temps n+l, et, interconnecté entre ces deux réseaux de registres, un ensemble de circuits de logique combinatoire pour calculer la valeur des probabili- tés avant Pf au temps n+1 à partir des valeurs correspon- dantes au temps n et de la valeur Yn provenant du canal de télécommunications. - Ledit circuit de calcul arrière comporte un réseau de registres R'ij contenant les valeurs des probabi- lités arrière Pb au temps n, un réseau de registres S'jk contenant les valeurs des probabilités arrière Pb au temps n+l, et, interconnecté entre ces deux réseaux de registres, un ensemble de circuits de logique combinatoire pour calculer la valeur des probabilités arrière Pb au temps n+l à partir des valeurs correspondantes au temps n et de la valeur Yn provenant du canal de télécommunications. - Ladite mémoire de travail Pf est configurée pour recevoir dudit circuit de calcul avant un nombre N.2L de valeurs codées sur W bits, et en ce que ledit circuit de logique combinatoire de sortie comporte 2L multiplieurs connectés en entrée aux sorties correspondantes de la mémoire de travail Pf d'une part, et aux sorties correspon- dantes du circuit de calcul arrière d'autre part, et connectés en sortie à 2L-2 additionneurs et à un diviseur, agencés pour calculer une valeur représentative d'une probabilité à posteriori d'un symbole. Alternativement, ladite mémoire de travail Pf est configurée pour recevoir dudit circuit de calcul avant un nombre Nx2L/L de valeurs, et en ce que ledit circuit de logique combinatoire de sortie comporte 2L multiplieurs connectés en entrée aux sorties correspondantes de la mémoire de travail Pf d'une part, et aux sorties correspon- dantes du circuit de calcul arrière d'autre part, et connectés en sortie à au plus L(2L-2) additionneurs et à L diviseurs, agencés pour calculer L valeurs représentatives des probabilités à posteriori de L symboles. - L étant égal à quatre, ladite mémoire de travail Pf est configurée pour recevoir dudit circuit de calcul avant un nombre 4xN de valeurs, et en ce que ledit circuit de logique combinatoire de sortie comporte 16 multiplieurs connectés en entrée aux sorties correspondan- tes de la mémoire de travail Pf d'une part, et aux sorties correspondantes du circuit de calcul arrière d'autre part, et connectés en sortie à 32 additionneurs dont les sorties sont connectées aux entrées de quatre diviseurs, l'ensemble étant agencé pour calculer quatre valeurs représentatives des probabilités à posteriori de quatre symboles. L'invention sera mieux comprise en se référant à la description suivante faite à titre d'exemple non limita- tif et aux dessins ci-annexés dans lesquels: La figure 1 représente un schéma de principe d'une chaîne de transmission numérique, aboutissant à un récepteur numérique; la figure 2 est un diagramme en treillis repré- sentant l'évolution des états possibles pour la sortie de l'égaliseur, en fonction du dernier bit détecté; la figure 3 est un schéma de réalisation d'un premier mode de réalisation d'un circuit égaliseur numéri- que, utilisant une mémoire de travail de grande taille; la figure 4 est un schéma d'un mode de réalisa- tion préféré du circuit égaliseur numérique selon l'inven- tion, permettant l'utilisation d'une mémoire de travail de taille réduite. On se réfère à la figure 1. On a représenté dans cette figure un modèle de chaîne de transmission, composée, du côté émission, d'une source 1 suivie d'un encodeur de canal 2, d'un entrelaceur 3, et d'un formateur de paquets 4. La chaîne d'émission est suivie d'un canal de transmis- sion 5 et d'un récepteur 6. La source 1 génère une séquence de symboles numériques binaires, provenant par exemple de la numérisa- tion d'un message vocal. L'encodeur 2 ajoute des bits de redondance. L'entrelaceur 3 effectue une répartition tempo- relle des codes, le formateur 4 ajoute des symboles addi- tionnels à des fins de synchronisation et de mise en paquets, et le canal 5 représente de façon synthétique les étages de modulation, d'amplification et de démodulation permettant de faire la liaison, par exemple par voie hertzienne, entre l'émetteur et un récepteur. Le récepteur 6 représenté en trait interrompu comprend un étage égaliseur 7, suivi d'un dé-entrelaceur 8 et d'un décodeur de canal 9. Les éléments ci-dessus sont bien connus dans l'état de la technique des transmissions vocales ou de données, et ne seront pas décrits davantage. Seul l'égaliseur 7, qui incorpore le dispositif selon la présente invention, est décrit plus en détail dans ce qui suit. On définit N comme étant le nombre de bits dans un paquet de bits reçus par l'égaliseur 11. On définit L comme étant la mémoire du canal, c'est-à-dire le nombre de bits transmis précédemment, dont dépend la mesure reçue en dernier lieu. On définit un état Sn comme étant l'ensemble des valeurs des L derniers bits (x=O ou x=l) possibles au temps n. Par exemple, si on se limite à une mémoire de canal de L=2, l'état Sn est égal à (x._, xn-2) o xn-l représente le bit transmis sur le canal à l'instant n-l et xn_2 le bit transmis sur le canal à l'instant n-2. La figure 2 repré- sente un graphe des différentes transitions d'état, en fonction du dernier bit (xn) qui arrive. Par exemple, pour un état initial Sn=(xn_2, xnl) = (0,0), l'arrivée d'un bit plus récent xn fait passer à l'état Sn+ 1 = (0,0) sixn = 0, et à l'état S1n+ = (1,0) si X, = 1. Par ailleurs, on définit une probabilité avant Pf comme étant la probabilité jointe de l'état au temps n (s.) et de la séquence Y revue du canal (à l'entrée de l'égali- seur 11) entre le temps 1 et le temps n-1, (notée Y1,_1), et on définit une probabilité arrière Pb comme étant la probabilité conditionnelle de la séquence de bits observée entre le temps n et N, (N>n), étant donné l'état au temps n. Dans ces conditions, Pf et Pb sont données par les expressions suivantes: (1) P volume IT-15, pages 506-507, juillet 1969, que la probabi- lité pour que le bit X. transmis au temps n ait la valeur binaire xn (0 ou 1) et pour que la séquence reçue du canal soit égale à une certaine séquence Y'l, répond à l'expres- sion suivante: (4) Pr(XnJ = x,4 Y.=" Y) = E o YN1 désigne la séquence des mesures revues du canal entre les instants 1 et N, et la somme porte sur les états s dont le jème bit est égal à x. La formule développée ci-dessus montre que la probabilité recherchée (4) peut être calculée à partir d'une somme de N produits de probabilités avant Pf et de N probabilités arrière Pb. A cet effet, il est possible de calculer et de mémoriser les Pfn en avant, puis de calculer les pbn en arrière et de les multiplier par les Pf corres- pondants, ou inversement, ce qui permet de déterminer à posteriori une séquence d'états successifs la plus proba- ble, compte tenu des observations. On se réfère à la figure 3, relative à un égaliseur 11 conçu pour calculer la probabilité selon l'ex- pression (4) ci-dessus. Cet égaliseur vise à mettre en oeuvre le mode de calcul classique, consistant à stocker en mémoire N valeurs de Pf et pour chaque valeur stockée, à calculer une probabilité selon (4), en recherchant succes- sivement les valeurs de Pf mémorisées, et en les multi- pliant par des valeurs correspondantes de pb. La figure 3 représente, de façon nullement limitative, un exemple de mise en oeuvre de cet algorithme, avec L = 2, étant entendu que les valeurs numériques de cette variable pourraient être différentes puisqu'elles dépendent de l'application envisagée. Le circuit égaliseur 11 représenté se compose de quatre ensembles fonctionnels, délimités par des traits interrompus, à savoir: - un bloc mémoire 12, - un bloc de calcul avant 13, - un bloc de calcul arrière 14, - le bloc de sortie 15 de l'égaliseur. En plus des blocs fonctionnels ci-dessus, le circuit 11 comporte une horloge à trois phases (non représentée) utilisée pour cadencer l'avancée des données dans les circuits. En outre, le circuit égaliseur 11 est connecté à un récepteur (non représenté) duquel il reçoit N valeurs Yi, qui sont les sorties successives du canal 5 représentées sur W bits, avec W par exemple entre 4 et 16 bits en fonction de la précision requise. Les valeurs des Yi sont initialement mémorisées dans un registre d'entrée Y 16 par des moyens d'écriture classiques non représentés. La mémoire Pf 18 est dimensionnée pour contenir N groupes de 2Lvaleurs correspondant aux probabilités Pf. Le registre d'entrée Y 16 est pourvu d'un tampon de sortie 17. Le registre Y 17 et la mémoire Pf 18 sont adres- sés par un registre d'adressage commun A 19, connecté à un bloc de logique combinatoire B 20 connu en soi, conçu pour pouvoir incrémenter et décrémenter le registre A 19, ou le comparer à des valeurs constantes. L'état initial du registre A contient la valeur 1, de sorte qu'il adresse le premier élément du registre Y 16 et de la mémoire Pf. Le bloc avant 13 contient des registres Rij 21 contenant les valeurs des Pf au temps n et des registres Sij 23 contenant les valeurs des Pf au temps n+l. Le bloc avant 13 comprend en outre des additionneurs 25, des multi- plieurs 27, et des blocs fonctionnels F 29. Chaque bloc fonctionnel F est connecté en entrée au registre tampon de sortie Y 17 de la mémoire Y 16, et en sortie à l'entrée d'un multiplieur 27, dont une autre entrée est connectée la sortie d'un registre Rij 21 correspondant. Les sorties des multiplieurs 27 sont ajoutées deux à deux par les addi- tionneurs 25, dont les sorties sont à leur tour fournies aux entrées des registres Sij 23. Un bloc logique F donné est connecté à un multi- plieur reliant un registre Rik particulier à un registre Ski correspondant. Ce bloc F est conçu pour calculer la probabilité Pr(Y,SAl = (j,k) I SA = (k,i)) (5) en fonction de Y. Dans certains cas, cette fonction (5) pourrait dépendre du contenu du registre d'adressage A 19, auquel cas les blocs F doivent être connectés au registre A 19. F 29 peut être implémenté par une fonction combinatoire ou une mémoire prenant en entrée le contenu de Y 17 et le contenu d'adresse provenant de A 19. Le bloc arrière 14 de calcul des pb présente une structure similaire à celle du bloc avant 13. Il contient des registres R'ij 21' contenant les valeurs des probabili- tés Pb au temps n et des registres S'ij 23' contenant les valeurs des probabilités Pb au temps n+l. Le bloc arrière 14 comporte en outre des additionneurs 25', des multi- plieurs 27', et des blocs fonctionnels F' 29'. Chaque bloc fonctionnel F' est connecté en entrée à la sortie du registre 17 de sortie de la mémoire Y 16, et connecté en sortie à l'entrée d'un multiplieur 17' qui reçoit sur son autre entrée la sortie du registre R'ij 21' correspondante. Les sorties des multiplieurs 27' sont fournies aux entrées des additionneurs 25', dont la sortie alimente l'entrée des registres S'kj 23' correspondants, tel que représenté. Un bloc logique F' donné est connecté à un multiplieur 27' reliant un registre R'ik particulier à un registre S'kj correspondant. Ce bloc F' calcule la probabilité jointe d'une suite Y et d'un état S au temps A+1, selon l'expres- sion ci-dessous: (6) Pr(Y,SA+1 = (j,k): SA = (k,i)), en fonction du contenu du registre Y 17. Dans certains cas, cette fonction pourrait dépendre du contenu du registre d'adresse A 19, auxquels cas les blocs F' seront connectés à ce registre. Le bloc F' est implémenté de façon similaire à F, par exemple à partir de logique combinatoire. Le bloc de sortie 15 de l'égaliseur 11 comporte un réseau de 2L multiplieurs 29, et de 2L-2 additionneurs 31, suivi d'un circuit de division 33, agencé pour calculer l'expression: 7) 01 (Pb x Pf) + (Pb x Pf)3 ( Pb x Pf)2 + (Pbx Pf)4 dans le mode de réalisation particulier représenté (avec L=2), o les valeurs des Pb proviennent des sorties du bloc arrière 14, et o les valeurs Pf sont les valeurs des probabilités avant mémorisées dans la mémoire Pf 18. Les valeurs Pf sont fournies à travers des registres de sortie C 35. On démontre que l'expression 01 ci-dessus est un grandeur représentative de la valeur (1 ou O) d'un bit X donné transmis sur le canal 5. Le fonctionnement de ce dispositif égaliseur 11 peut être divisé en une phase avant et une phase arrière. Pendant la phase avant, la mémoire Pf 18 est uniquement chargée, et les circuits dans les blocs arrière 14 et avant 13 ne produisent pas de sortie utile. Pendant la phase arrière, la mémoire Pf 18 est uniquement lue, et les circuits dans le bloc avant 13 ne produisent pas de sortie utile. Bien entendu, l'homme du métier pourra prévoir une réalisation du dispositif de la figure 3 combinant le bloc avant 13 et le bloc arrière 14 en un même circuit, utilisé tantôt pour la phase avant et tantôt pour la phase arrière. Par ailleurs, il est à noter que l'ordre de mise en oeuvre de la phase avant et de la phase arrière ne joue pas de rôle fondamental. Phase avant Initialement, A 19 contient l'adresse n=l, et il faut initialiser les registres R 21 à l'aide d'une entrée d'initialisation (non représentée). Pendant le front montant de la première phase d'horloge de l'horloge à trois phases, l'emplacement de la mémoire Y 16 adressée par le registre A 19 est chargé dans le registre de sortie Y 17. Les circuits logiques des blocs F 29, des multiplieurs 27 et des additionneurs 25 calculent des premières valeurs de probabilité Pf qui sont présentées à l'entrée des registres Sjk 23. Pendant le front montant de la seconde phase d'horloge, les valeurs à la sortie des additionneurs 25 sont mémorisées dans les registres S 23, et simultanément dans la mémoire Pf, à l'adresse spécifiée par le registre A 19. Pendant le front montant de la troisième phase d'horloge, le registre A 19 est incrémenté par la logique combinatoire B (on passe de n à n+l), et le contenu du registre Sij 23 est écrit dans les registres Rjk 21 corres- pondant par l'intermédiaire de la boucle b correspondante, afin de calculer la prochaine valeur Pf de probabilité avant. Cette phase avant se termine lors du front montant de la troisième phase d'horloge lorsque le registre A contient la valeur N, tel que décodé par la logique B. Dans ce cas A n'est plus incrémenté, et les registres R'21' du bloc arrière 14 sont chargés avec des valeurs initiales fournies par ailleurs (initialisation). Phase arrière Pendant le front montant de la première phase d'horloge, l'emplacement mémoire adressé par le registre A 19 dans la mémoire Y 16 est chargé dans le registre Y 17. Les circuits logiques disposés dans les blocs F', les multiplieurs 17' et les additionneurs 15' calculent les valeurs Pb qui sont présentées à l'entrée des registres S'13'. Pendant le front montant de la seconde phase d'horloge, les valeurs de sortie des additionneurs 15' sont mémorisées dans les registres S', et simultanément on lit à partir de la mémoire Pf, les 2L valeurs (dans l'exemple représenté, L=2) à l'adresse spécifiée par le registre A. Les valeurs sont placées dans les 2L=22=4 registres C 35. Les circuits logiques 29, 31, 33 du bloc de sortie 9 calcu- lent la valeur de sortie 01 selon l'expression (7) ci- dessus. Pendant le front montant de la troisième phase d'horloge le registre A 19 est décrémenté. La phase arrière s'arrête lorsque pendant le front montant de la troisième phase d'horloge, le registre A contient la valeur 1. On se réfère à la figure 4. Dans cette figure on a décrit une variante préférée de réalisation du dispositif d'égalisation numérique 11 selon l'invention. Ce circuit diffère du précédent par une structure différente du bloc de mémoire 12', et du bloc de sortie 15'. En ce qui concerne le bloc de mémoire 12', le registre A 19 adresse uniquement la mémoire Y 16 (qui contient N valeurs), mais pas la mémoire Pf 18 (qui ne contient plus que Nx2L/L valeurs). Cette dernière est adressée par un nouveau registre d'adressage A' 19a. Le contenu de A' est égal au contenu de A décalé vers la droite de L bits (L = 2 dans l'exemple considéré), de sorte que les L bits les moins significatifs sont omis. Ce décalage est effectué à l'aide d'un circuit de décalage, connu en soi, et inclus dans la logique combinatoire B 20, qui contrôle aussi l'accès à la mémoire Pf 18a. Par ailleurs, du fait que la mémoire Pf 18a contient uniquement N/L groupes de 2L valeurs (au lieu de N groupes de 2L valeurs comme dans la figure 3), la mémoire Pf est L fois plus petite que dans le mode de réalisation précédent. Ceci est particulièrement avantageux pour la réalisation de dispositifs d'égalisation destinés à des systèmes GSM, pour lesquels L = 4 typiquement, ce qui permet d'utiliser une mémoire Pf 18a quatre fois plus petite que celle prévue par la mise en oeuvre de l'algo- rithme classique. De plus, le bloc de sortie 15' utilise 2L multi- plieurs 29a, au plus L(2L-2) additionneurs 31a et L circuits de division 33a agencés pour produire L valeurs de sortie en parallèle. Dans le cas o L = 2, les valeurs de sortie sont 01 défini plus haut en (7), et 02 défini en (8) ci-dessous: (Pb x Pf)l + (Pb x Pf) 3 8) 02= (Pb x Pf)3 + (Pb x Pf)4 Il est à noter que la structure du bloc de sortie ' dépend essentiellement de la variable L. Ainsi, dans le cas d'une application aux systèmes GSM, on aurait L=4, ce qui conduirait à un bloc de sortie 15' comprenant 2L = 16 multiplieurs 29, 32 additionneurs 31, et quatre diviseurs 33. De plus, en variante du dispositif selon l'invention, on pourrait prévoir de mettre dans les registres R (21), R'(21') et S(23), S'(23') les logarithmes des valeurs Pf et Pb, en remplaçant les multiplieurs 29,29a par des addi- tionneurs, et les additionneurs 31,31a par des circuits de logique combinatoire appropriés. Le fonctionnement du mode de réalisation selon la figure 4 est similaire à celui de la figure 3, à l'excep- tion des points suivants: a) pendant la phase avant, le contenu des registres S 23 n'est écrit dans la mémoire Pf 18a aux adresses indiquées par A' que lorsque l'adresse définie dans A est un multiple de 2L, c'est-à-dire lorsque leurs deux bits (pour L = 2) de poids le plus faible sont égaux à zéro. Cette condition est détectée par le circuit déco- deur B 20 qui contrôle aussi l'accès de la mémoire Pf 18a. b) Pendant le fonctionnement arrière, les registres C 35 ne sont chargés par la mémoire Pf que lorsque A est un multiple de 2L. Les L sorties Oi sont actives simultanément. La signification des sorties Oi, qu'il s'agisse de la mise en oeuvre selon la figure 3 ou de celle selon la figure 4, donne, selon la théorie des dispositifs d'égali- sation numérique, une indication sur la valeur des bits successifs d'un paquet de bits issus du canal 5. Ainsi, une grande valeur de Oi indiquera que le bit i est probablement un 1 binaire, et une valeur de Oi proche de 0 indiquera que le bit i est probablement un O binaire, ce qui permet de déterminer à posteriori la probabilité de réception d'un 1 binaire ou d'un O binaire de la part du canal 5. De ce qui précède, il résulte que l'invention permet de réduire substantiellement (par un facteur L = 2 par exemple dans le cas décrit) la quantité de mémoire nécessaire à une implémentation donnée de l'égaliseur d'un récepteur numérique. Ceci permet de réduire notablement la taille et la consommation de la puce microélectronique correspondante dans le cas d'une mise en oeuvre en circuit intégré prédiffusé, ou le nombre de registres nécessaires dans le cas d'une implémentation software utilisant un processeur de traitement du signal. REVENDICATIONS 1. Dispositif d'égalisation (11) par le calcul de la probabilité à posteriori d'un symbole transmis à travers un canal de télécommunications (5) fournissant N mesures de sortie successives, chaque mesure dépendant de L symboles antérieurs et du symbole courant, caractérisé en ce qu'il comporte: un circuit de calcul avant (13) de probabilités avant Pf de symbole, connecté en entrée à un registre tampon (17) de N mesures provenant du canal, un circuit de calcul arrière (14) de probabilités arrière pb de symbole, une mémoire de travail Pf (18;18a) connectée en entrée à la sortie du circuit de calcul avant (13), de façon à mémoriser lesdites probabilités avant de symbole, un circuit de logique combinatoire de sortie (15;15') connecté en entrée d'une part aux sorties respec- tives de la mémoire de travail (18;18a) et d'autre part aux sorties du circuit de calcul arrière (14), de façon à calculer une valeur représentative de la probabilité à posteriori d'un symbole transmis par ledit canal de télécommunications (5). 2. Dispositif d'égalisation (11) selon la revendication 1, caractérisé en ce que ledit circuit de calcul avant (1) comporte un réseau de registres Rij(21) contenant les valeurs des probabilités avant Pf au temps n (n compris entre 1 et N), un réseau de registres Sjk(23) contenant les valeurs des probabilités avant Pf au temps n+l, et, interconnecté entre les deux réseaux de registres, un ensemble de circuits de logique combinatoire (F, 25, 27) pour calculer la valeur des probabilités avant Pf au temps n+1 à partir des valeurs correspondantes au temps n et de la valeur Yn provenant du canal de télécommunications (5). 3. Dispositif d'égalisation (11) selon la revendication 1, caractérisé en ce que ledit circuit de calcul arrière (14) comporte un réseau de registres R'i(21') contenant les valeurs des probabilités arrière Pb au temps n, un réseau de registres S'jk(23') contenant les valeurs des probabilités arrière Pb au temps n+l, et, interconnecté entre ces deux réseaux de registres, un ensemble de circuits de logique combinatoire (F', 25', 27') pour calculer la valeur des probabilités arrière Pb au temps n+l à partir des valeurs correspondantes au temps n et de la valeur Yn provenant du canal de télécommunications (5). 4. Dispositif d'égalisation (11) selon l'une quelconque des revendications précédentes, caractérisé en ce que ladite mémoire de travail Pf (18) est configurée pour recevoir dudit circuit de calcul avant (13) un nombre N.2L de valeurs binaires codées sur W bits, et en ce que ledit circuit de logique combinatoire de sortie comporte 2L multiplieurs (29) connectés en entrée aux sorties corres- pondantes de la mémoire de travail Pf (18) d'une part, et aux sorties correspondantes du circuit de calcul arrière (14) d'autre part, et connectés en sortie à 2L-2 addition- neurs (31) et à un diviseur (33), agencés pour calculer une valeur représentative d'une probabilité à posteriori d'un symbole. 5. Dispositif d'égalisation (11) selon l'une quelconque des revendications 1 à 3, caractérisé en ce que ladite mémoire de travail Pf (18a) est configurée pour recevoir dudit circuit de calcul avant (13) un nombre N.2L/L de valeurs binaires codées sur W bits, et en ce que ledit circuit de logique combinatoire de sortie (15') comporte 2L multiplieurs (29a) connectés en entrée aux sorties correspondantes de la mémoire de travail Pf (18a) d'une part, et aux sorties correspondantes du circuit de calcul arrière (14) d'autre part, et connectés en sortie à au plus L(2L-2) additionneurs (31a) et à L diviseurs (33a), agencés pour calculer une valeur représentative des probabilités à posteriori de L symboles. 6. Dispositif d'égalisation (11) selon l'une quelconque des revendications 4 ou 5, caractérisé en ce que, L étant égal à quatre, ladite mémoire de travail Pf (18a) est configurée pour recevoir dudit circuit de calcul avant (13) un nombre 4N de valeurs, et en ce que ledit circuit de logique combinatoire de sortie (15') comporte 16 multiplieurs (29a) connectés en entrée aux sorties corres- pondantes de la mémoire de travail Pf (18a) d'une part, et aux sorties correspondantes du circuit de calcul arrière (14) d'autre part, et connectés en sortie à 32 addi- tionneurs (31a) dont les sorties sont connectées aux entrées de quatre diviseurs (33a), l'ensemble étant agencé pour calculer quatre valeurs représentatives des probabi- lités à posteriori de quatre symboles.