FR 2718272 A1 19951006 FR 9503836 A 19950331 " Mémoire vive vidéo et procédé pour fournir en sortie des données série " Arrière plan de l'invention La présente invention concerne une mémoire vive vidéo sous forme de mémoire à deux bornes et, plus particulièrement, une mémoire vive vidéo comportant un registre de données pour fournir en sortie une donnée série en réponse à l'entrée d'une adresse série synchronisée par une horloge série. La présente invention concerne également un pro- cédé de sortie de données série pour une mémoire vive vidéo comportant un registre de données destiné à fournir en sor- tir une donnée série en réponse à l'entrée d'une adresse série synchronisée par une horloge série. Avec l'augmentation des ordinateurs portables comme bloc-notes, les mémoires vives vidéo sont maintenant très largement utilisées dans les ordinateurs. La mémoire vive vidéo est une mémoire à deux bornes qu'on peut utili- ser de manière asynchrone en ajoutant la fonction d'un re- gistre de données capable de transmettre des données à grande vitesse au fonctionnement d'une mémoire vive dynami- que normale. La mémoire vive vidéo et son procédé de fonc- tionnement sont décrits dans la demande de brevet U.S. 4 498 155 intitulée "Semiconductor Integrated Circuit Memory Device With Both Serial And Random Access Arrays" et déposée le 5 Février 1985. Une telle mémoire vive vidéo est conçue pour pouvoir connecter une borne de mémoire vive dy- namique à une unité centrale de traitement, et une borne de mémoire vive à grande vitesse à un système extérieur tel qu'un tube cathodique ou une caméra vidéo, de sorte qu'elle présente une excellente applicabilité de système et un large domaine d'application. Pour diversifier ses fonctions et pour stocker une plus grande quantité d'information, une mémoire vive vidéo à haute intégration est en cours de dé- veloppement. Dans le système graphique à hautes performances, on demande à chaque dispositif de fonctionner en réponse à une haute fréquence pour servir effectivement d'interface graphique entre l'ordinateur et son utilisateur. Ainsi, les circuits internes de la mémoire vive vidéo doivent égale- ment fonctionner en réponse à l'horloge de système à grande vitesse fournie par le système. Cela dépend de ce que les données transmises par une ligne d'entrée/sortie (E/S) à l'intérieur de la mémoire vive vidéo, puissent répondre à l'horloge de système. La figure 1 représente brièvement la partie rela- tive à la ligne E/S de données dans une mémoire vive vidéo conventionnelle. La figure 2 est un chronogramme de fonc- tionnement selon la construction de la figure 1. A la fi- gure 1, une porte de colonne série 4 destinée à transmettre les données, est formée entre un registre de données 2 et une ligne E/S de données série ESS. La porte de colonne sé- rie 4 comporte quatre portes de colonne série commandées en commun par une ligne de sélection de colonne série SCSLi, et quatre portes de colonne série commandées en commun par une ligne de sélection de colonne série SCSLj. La ligne E/S de données série ESS est constituée de quatre lignes pour recevoir les données transmises de quatre portes de colonne série en réponse à un seul déclenchement d'un signal de sé- lection de colonne série. La donnée se trouvant sur la li- gne E/S de données série ESS est multiplexée par un multiplexeur 6 puis amplifiée dans un amplificateur de dé- tection 8. La sortie de l'amplificateur de détection est appliquée à un bloc de verrouillage 10 commandé par le si- gnal de commande 0PSOT, et la sortie du bloc de ver- rouillage 10 est appliquée à un bloc de sortie de verrouillage 12 qui est commandé par le signal de commande 0SOT et fournit ensuite la donnée à l'extérieur. En se référant au chronogramme de la figure 2, on décrira maintenant les caractéristiques de fonctionnement. L'adresse série est augmentée à l'endroit du flanc descen- dant de l'horloge série HS. La ligne de sélection de co- lonne série correspondante est déclenchée sur la base de l'adresse série. Par le déclenchement de la ligne de sélec- tion de colonne série, la donnée stockée dans le registre de données 2 est fournie en sortie à la ligne E/S de don- nées série ESS, et l'amplificateur de détection 8 fournit ainsi en sortie le signal amplifié SDO. En se référant à la figure 2, le signal SDO généré à l'endroit du flanc descen- dant de la nème horloge série HS est verrouillé à l'endroit du flanc descendant de la (n+l)ème horloge série HS par le signal de commande OPSOT, puis est ensuite fourni en sor- tie comme donnée valide à l'endroit du flanc montant de la (n+2)ème horloge série HS, à l'extérieur de la puce. Une telle construction comportant la ligne E/S de données comme représenté à la figure 1, est conçue pour lire les données dans la cellule de mémoire par l'intermédiaire d'une ligne E/S de données unique. Il en résulte la consommation du temps ci-après. Il faut le temps suffisant pour détecter les données par l'intermédiaire de la ligne E/S de données, et ce temps dé- pend du temps minimum nécessaire pour le développement de la ligne E/S de données série à partir du déclenchement de la ligne de sélection de colonne série SCSL. De plus, il faut le temps nécessaire pour précharger et égaliser la li- gne E/S de données de manière à préparer le cycle de lec- ture suivant. Dans ce cas, le temps de précharge dépend du temps nécessaire pour égaliser la ligne E/S de données am- plifiées. En outre, il faut le temps nécessaire pour ver- rouiller les données valides, et ce temps dépend du temps nécessaire pour générer le signal SDO devant être ver- rouillé par le signal de commande 0PSOT. Ce temps est dé- terminé en tenant compte de la consommation de temps indiquée ci-dessus, de sorte qu'on augmente l'intervalle de temps entre les horloges série respectives et le cycle de fonctionnement. Cette consommation de temps affecte le cy- cle de fonctionnement de toute la puce, de sorte que la du- rée du cycle est relativement augmentée comparativement à l'horloge série. Cela pose un autre problème du fait qu'il est difficile de transférer les données à une vitesse éle- vée à partir du registre de données vers le dispositif d'affichage extérieur. Résumé de l'invention La présente invention a donc pour objet de créer une mémoire vive vidéo qui soit capable de transférer des données à grande vitesse d'un registre de données vers un dispositif d'affichage extérieur. Un autre objet de la présente invention est de créer une mémoire vive vidéo qui soit capable de minimiser la durée du cycle de fonctionnement déterminé par une hor- loge série. Un autre objet de la présente invention est de créer une mémoire vive vidéo qui soit capable de réduire la période de chaque horloge série. Un autre objet encore de la présente invention est de créer une mémoire vive vidéo qui soit capable de mi- nimiser la durée du cycle de fonctionnement en fournissant en sortie les données stockées dans le registre de données, tandis que la ligne E/S de données série relative aux don- nées suivantes, est préchargée. Un autre objet encore de la présente invention est de créer un procédé de sortie de données série de la mémoire vive vidéo, qui fournisse en sortie des données stockées dans le registre de données, tandis que la ligne E/S de donnes série relative aux données suivantes, est préchargée. Pour atteindre ces objectifs, la présente inven- tion crée une mémoire vive vidéo qui réduit la durée du cy- cle de fonctionnement pour qu'il soit adaptable à l'horloge série à grande vitesse. La mémoire vive vidéo selon la présente invention comprend deux lignes E/S de données série séparées qui sont sélectionnées par des adresses différentes. Selon la présente invention, celle-ci concerne une mémoire vive vidéo comportant un registre de données pour fournir en sortie une donnée série en réponse à l'entrée d'une adresse série synchronisée par une horloge série, mé- moire vive vidéo caractérisée en ce qu'elle comprend: - une première ligne E/S de données pour transfé- rer la donnée qui est synchronisée avec une adresse série paire, puis fournie en sortie par le registre de données; - une première porte de colonne pour synchroniser la donnée stockée dans le registre de données, avec l'adresse série paire, puis pour transférer cette donnée à la première ligne E/S de données; - une seconde ligne E/S de données pour transférer la donnée qui est synchronisée avec une adresse série im- paire, puis fournie en sortie par le registre de données; - une seconde porte de colonne pour synchroniser la donnée stockée dans le registre de données, avec l'adresse série impaire, puis pour transférer cette donnée à la seconde ligne E/S de données; et - un multiplexeur pour multiplexer la donnée sur la première et la seconde ligne E/S de données, en réponse à l'entrée de l'adresse de colonne, puis pour transférer la donnée multiplexée à un amplificateur de détection E/S, - ce qui permet ainsi d'accéder sélectivement à la donnée sur la première et la seconde ligne E/S de don- nées lorsqu'on reçoit l'adresse série. De plus, selon la présente invention, celle-ci concerne également un procédé de sortie de données série pour une mémoire vive vidéo comportant un registre de don- nées destiné à fournir en sortie une donnée série en ré- ponse à l'entrée d'une adresse série synchronisée par une horloge série, procédé caractérisé en ce qu'il comprend: - une première étape de transfert de la donnée qui est synchronisée avec une adresse série paire, puis fournie en sortie, par le registre de données, à une première ligne E/S de données; - une seconde étape de transfert de la donnée qui est synchronisée avec une adresse série impaire, puis four- nie en sortie, par le registre de données, à une seconde ligne E/S de données; - une troisième étape de synchronisation de la donnée transférée provenant de la première étape, avec l'adresse série paire, puis de verrouillage de la donnée synchronisée; - une quatrième étape de synchronisation de la donnée transférée provenant de la seconde étape, avec l'adresse série impaire, puis de verrouillage de la donnée synchronisée; et - une cinquième étape de synchronisation de la donnée série ayant été verrouillée par la troisième et la quatrième étapes, avec l'horloge série, puis de fourniture en sortie de la donnée série synchronisée, vers l'exté- rieur. La mémoire vive vidéo selon la présente invention est caractérisée en ce que deux données d'adresse série consécutives sont transmises à l'étage de sortie du regis- tre de données par deux chemins de ligne E/S de données sé- parées. Brève description des dessins La présente invention sera décrite ci-après de manière plus détaillée à l'aide d'un mode de réalisation représenté sur les dessins annexés dans lesquels: - la figure 1 est un schéma représentant un che- min de sortie de données série d'une mémoire vive vidéo conventionnelle; la figure 2 est un chronogramme de la figure 1; - la figure 3 est un schéma représentant un che- min de sortie de données série de la mémoire vive vidéo se- lon la présente invention; et - la figure 4 est un chronogramme de la figure 3. Description détaillée de la forme préférée de réalisation La figure 3 est un diagramme représentant le che- min de sortie de la mémoire vive vidéo selon la présente invention. La figure 3 est conçue pour comprendre un regis- tre de données 2, une ligne E/S de données série ESS com- portant huit lignes de transmission des données lues dans le registre de données 2, quatre portes de colonne 4A for- mées entre la ligne E/S de données série ESS et le registre de données 2, et commandées en commutation par les lignes de sélection de colonne série SCSLimpair qui sont sélec- tionnées par les adresses impaires, afin de transmettre les données du registre de données 2 aux quatre lignes E/S de données série qui sont sélectionnées par l'adresse impaire, et quatre portes de colonne 4B formées entre la ligne E/S de données série ESS et le registre de données 2, et com- mandées en commutation par les lignes de sélection de co- lonne série SCSLpair qui sont sélectionnées par l'adresse paire, afin de transférer les données du registre de don- nées 2 aux quatre lignes E/S de données série qui sont sé- lectionnées par l'adresse paire, des multiplexeurs 14 et 16 destinés à multiplexer huit lignes E/S de données série ré- pondant à l'état logique ("bas/haut") de CA8, un amplifica- teur de détection de ligne E/S S/A 18 pour amplifier le signal de sortie du multiplexeur 14 qui est connecté aux quatre lignes E/S de données série qui sont sélectionnées par l'adresse paire, un amplificateur de détection de ligne E/S S/A 20 pour amplifier le signal de sortie du multi- plexeur 16 connecté aux quatre lignes E/S de données série qui sont sélectionnées par l'adresse impaire, un bloc de verrouillage pair 22 pour verrouiller le signal de série SDOpair de l'amplificateur de détection de ligne E/S S/A 18 sous la commande du signal 0PSOTpair, un bloc de ver- rouillage impair 24 pour verrouiller le signal de sortie SDOimpair de l'amplificateur de détection de ligne E/S S/A sous la commande du signal de commande 0PSOTimpair, et un bloc de sortie de verrouillage 26 pour verrouiller et fournir en sortie les signaux de sortie respectifs du bloc de verrouillage pair 22 et du bloc de verrouillage impair 24 vers l'extérieur en réponse au signal de commande 0SOT. Comme représenté à la figure 3, la ligne E/S de données série ESS est constituée de huit lignes dont quatre sont sélectionnées par l'adresse 8 et dont les quatre au- tres sont sélectionnées par l'adresse 8. Deux des quatre lignes E/S de données série sélectionnées par l'adresse 8, et deux des quatre autres lignes E/S de données série sé- lectionnées par l'adresse 8, sont appliquées au multi- plexeur pair 14, et les quatre autres lignes E/S de données série ESS sont appliquées au multiplexeur impair 16. A la figure 3, un registre de données unique 2 comporte deux li- gnes E/S de données série indépendantes qui sont sélection- nées par des adresses différentes. Du fait de leur fonctionnement sélectif, la durée du cycle de fonctionne- ment peut être réduite comme cela sera décrit ci-après. La figure 4 est un chronogramme représentant les relations de temps entre les signaux de commande respectifs de la figure 3. En se référant à la figure 4, on décrira maintenant les caractéristiques de fonctionnement de la fi- gure 3. La mémoire vive vidéo selon la présente invention est capable d'être synchronisée par une horloge série à grande vitesse pour fournir ainsi en sortie les données sé- rie en effectuant des opérations de détection indépendan- tes, respectivement pour les données d'adresses impaires et paires. Comme représenté aux figures 3 et 4, le bloc de verrouillage pair 22 et le bloc de verrouillage impair 24 sont commandés respectivement par les signaux 0PSOTpair et 0PSOTimpair qui sont déclenchés alternativement toutes les deux périodes de l'horloge série HS, et leurs signaux de sortie respectifs sont appliqués au bloc de sortie de ver- rouillage 26 en réponse à la commande des signaux 0PSOTpair et 0PSOtimpair. Grâce au déclenchement du signal de commande 0SOT devant être synchronisé à l'endroit du flanc de montée de chaque période de l'horloge série HS, les données sont fournies en sortie par le bloc de sortie de verrouillage 26 vers l'extérieur. Sur la base d'un tel fonctionnement, pendant que quatre des huit lignes E/S de données série ESS effectuent une opération de détection pour fournir les données en sortie vers l'extérieur, les quatre autres lignes E/S de données série effectuent la précharge et l'égalisation, et pendant que les quatre au- tres lignes E/S de données série effectuent l'opération de détection pour fournir les données en sortie vers l'exté- rieur, les premières lignes effectuent la précharge et l'égalisation. Par suite, il est possible de se synchroni- ser avec l'horloge série HS à chaque période de celle-ci, puis ensuite de fournir en sortie les données série. On décrira maintenant le procédé de sortie de données série selon la présente invention, en le comparant au procédé conventionnel. En se référant à la figure 2 qui représente un chronogramme de la mémoire vive vidéo conven- tionnelle, chaque cycle de la ligne de sélection de colonne série SCSL doit être préchargée et égalisée pour une adresse série unique lorsqu'on accède, à chaque cycle, à la ligne E/S de données série correspondante. Cependant, en se référant à la figure 4 qui représente le chronogramme de la mémoire vive vidéo selon la présente invention, lorsqu'on accède sélectivement à la ligne E/S série ESS correspondant à l'adresse paire ou impaire, la ligne E/S série correspon- dante ESS précharge et égalise la ligne de sélection de co- lonne série SCSL uniquement au cycle correspondant. A la figure 2, la ligne de sélection de colonne série SCSL doit être commandée par l'auto-impulsion pour effectuer la pré- charge et l'égalisation; cependant, à la figure 4, la li- gne de sélection de colonne série SCSL n'est convertie que par l'adresse. Les multiplexeurs 14 et 16 servent à connec- ter la ligne E/S série correspondante aux amplificateurs de détection de ligne E/S, suivant l'état logique de l'adresse série CA8. Tous les signaux de commande correspondant à une adresse paire sont actionnés dans le cas o CA8 est dans l'état logique "bas", et tous les signaux de commande cor- respondant à une adresse impaire sont actionnés dans le cas o CA8 est dans l'état logique "haut". Comme décrit ci-dessus, la mémoire vive vidéo se- lon la présente invention comporte des chemins de sortie de données série indépendants correspondant respectivement à l'adresse paire et à l'adresse impaire, ce qui lui permet ainsi de fournir en sortie des données série à chaque pé- riode de l'horloge série. Par suite, il est possible de ré- duire la durée du cycle de fonctionnement de la mémoire vive vidéo, et de transférer des données à grande vitesse au tube à rayons cathodiques. En outre, il est possible de réduire l'intervalle de temps entre périodes respectives de l'horloge du système. Bien que la présente invention ait été décrite en se référant à une forme de réalisation illustrative de celle-ci, cette description ne doit pas être interprétée dans un sens limitatif et diverses modifications des formes de réalisation illustrées apparaîtront à un spécialiste de la question en se référant à la présente description. R E V E N D I C A T I ONS 1) Mémoire vive vidéo comportant un registre de données pour fournir en sortie une donnée série en réponse à l'entrée d'une adresse série synchronisée par une horloge série, mémoire vive vidéo caractérisée en ce qu'elle com- prend: - une première ligne E/S de données pour transfé- rer la donnée qui est synchronisée avec une adresse série paire, puis fournie en sortie par le registre de données; - une première porte de colonne pour synchroniser la donnée stockée dans le registre de données, avec l'adresse série paire, puis pour transférer cette donnée à la première ligne E/S de données; - une seconde ligne E/S de données pour transfé- rer la donnée qui est synchronisée avec une adresse série impaire, puis fournie en sortie par le registre de don- nées; - une seconde porte de colonne pour synchroniser la donnée stockée dans le registre de données, avec l'adresse série impaire, puis pour transférer cette donnée à la seconde ligne E/S de données; et - un multiplexeur pour multiplexer la donnée sur la première et la seconde ligne E/S de données, en réponse à l'entrée de l'adresse de colonne, puis pour transférer la donnée multiplexée à un amplificateur de détection E/S, - ce qui permet ainsi d'accéder sélectivement à la donnée sur la première et la seconde ligne E/S de don- nées lorsqu'on reçoit l'adresse série. 2) Mémoire vive vidéo comportant un registre de données pour fournir en sortie une donnée série en réponse à l'entrée d'une adresse série synchronisée avec une hor- loge série, mémoire vive vidéo caractérisée en ce qu'elle comprend: - une ligne E/S de données série comprenant une première et une seconde ligne E/S de données série; - une première porte de colonne pour transférer la donnée fournie en sortie par le registre de données, à la première ligne E/S de données série, par un signal de ligne de sélection de colonne série déclenché en réponse à l'entrée d'une adresse série impaire; - une seconde porte de colonne pour transférer la donnée fournie en sortie par le registre de données, à la seconde ligne E/S de données série, par un signal de ligne de sélection de colonne série déclenché en réponse à l'en- trée d'une adresse série paire; - un premier multiplexeur formé sur le chemin de la première ligne E/S de données série; - un second multiplexeur formé sur le chemin de la seconde ligne E/S de données série; - un premier amplificateur de détection de ligne E/S pour amplifier le signal de sortie du premier multi- plexeur; - un second amplificateur de détection de ligne E/S pour amplifier le signal de sortie du second multi- plexeur; - un premier moyen de verrouillage commandé en commutation par un premier signal de commande déclenché en réponse à l'entrée de l'adresse série impaire, pour ver- rouiller le signal de sortie du premier amplificateur de détection de ligne E/S; - un second moyen de verrouillage commandé en commutation par un second signal de commande déclenché en réponse à l'entrée de l'adresse série paire, pour ver- rouiller le signal de sortie du second amplificateur de dé- tection de ligne E/S; et - un moyen de sortie de verrouillage pour syn- chroniser les signaux de sortie respectifs du premier et du second moyens de verrouillage, avec l'entrée de l'horloge série, puis pour fournir en sortie les signaux synchroni- sés. 3) Procédé de sortie de données série pour une mémoire vive vidéo comportant un registre de données desti- né à fournir en sortie une donnée série en réponse à l'en- trée d'une adresse série synchronisée par une horloge série, procédé caractérisé en ce qu'il comprend: - une première étape de transfert de la donnée qui est synchronisée avec une adresse série paire, puis fournie en sortie, par le registre de données, à une pre- mière ligne E/S de données; - une seconde étape de transfert de la donnée qui est synchronisée avec une adresse série impaire, puis four- nie en sortie, par le registre de données, à une seconde ligne E/S de données; - une troisième étape de synchronisation de la donnée transférée provenant de la première étape, avec l'adresse série paire, puis de verrouillage de la donnée synchronisée; - une quatrième étape de synchronisation de la donnée transférée provenant de la seconde étape, avec l'adresse série impaire, puis de verrouillage de la donnée synchronisée; et - une cinquième étape de synchronisation de la donnée série ayant été verrouillée par la troisième et la quatrième étape, avec l'horloge série, puis de fourniture en sortie de la donnée série synchronisée, vers l'exté- rieur.