FR 2711291 A1 19950421 FR 9312161 A 19931011 s 1 Multiplexeur de voies numériques La présente invention concerne d'une manière générale le multiplexage et le démultiplexage par répartition dans le temps de voies numériques et plus particulièrement un équipement multiplexeur- démultiplexeur destiné à être intégré dans un réseau de transmission public ou privé pour distribuer des voies téléphoniques et des données. Pour simplifier, un tel équipement sera appelé "multiplexeur" dans la suite. Un multiplexeur selon la technique antérieure présente des accès entrants et sortants qui peuvent être classés en des accès affluents, généralement à bas débit et relativement nombreux, par exemple quelques dizaines, et des accès résultants de débit plus élevé et en moins grand nombre. Le multiplexeur a pour fonction de multiplexer temporellement les données des accès affluents pour les transmettre aux accès résultants, et inversement de démultiplexer les données des accès résultants pour les distribuer aux accès affluents. En outre, le multiplexeur peut avoir une fonction de brassage entre tous les accès. Dans ce cas, tous les accès sont interconnectables, c'est-à- dire les connexions sont réalisables entre les affluents, entre les accès affluents et les accès résultants, et entre les accès résultants. Le multiplexeur a une architecture en étoile. Outre des moyens d'alimentation électrique, de base de temps et de contrôle d'exploitation, il comprend un moyen central de connexion assurant des fonctions de multiplexage et/ou de brassage et relié par des liaisons point à point à une pluralité de moyens d'accès, auxquels sont connectés les accès affluents et résultants. Le moyen central de connexion et les moyens d'accès sont généralement réalisés sous la forme de cartes électroniques. Le flux de données, composé de données proprement dites et/ou de parole numérisée, entrant par un accès dans le multiplexeur est tout d'abord mis en forme par le moyen d'accès puis transmis par la liaison point à point au moyen central de connexion. Ce dernier multiplexe et/ou brasse les données et les retransmet par les liaisons point à point aux moyens d'accès destinataires des données qui à leur tour les transmettent en sortie par leurs accès respectifs. Le moyen de connexion, qui est au centre de l'étoile, occupe physiquement un emplacement déterminé, non interchangeable avec les autres moyens. Le multiplexeur est sécurisé pour ne pas bloquer tout le trafic en cas de défaillance. Si un moyen d'accès est défaillant, les liaisons traversant ce moyen sont perturbées, tandis que les liaisons inaccessibles par ce circuit d'accès, c'est-à-dire traversant d'autres moyens d'accès du multiplexeur, fonctionnent normalement. En revanche, si un défaut de fonctionnement apparait dans le moyen central de connexion, toutes les liaisons sont perturbées. Le multiplexeur n'est donc pas robuste à une défaillance du moyen central de connexion et doit en conséquence être sécurisé en doublant le moyen central de connexion avec un second moyen identique, également relié par des liaisons point à point à tous les moyens d'accès. En conséquence, le nombre de liaisons point à point nécessaires est 2 x M, si M est le nombre de moyens d'accès du multiplexeur. La présente invention vise à fournir un multiplexeur de voies numériques dont la robustesse aux défaillances est améliorée, et ne nécessite pas le doublement d'un moyen central de connexion assurant le multiplexage et/ou le brassage de données. A cette fin, un multiplexeur de voies numériques comprenant plus de deux moyens d'accès interconnectés par un moyen de liaison pour multiplexer et démultiplexer des voies numériques est caractérisé en ce que le moyen de liaison est un bus comprenant un ensemble de fils de transmission de données à chacun desquels sont reliés en émetteur un seul moyen d'accès et en récepteur tous les autres moyens d'accès. En variante, à chacun des fils de transmission de données est également relié en récepteur ledit seul moyen d'accès relié en émetteur. Ainsi, si un moyen d'accès est défaillant, seules les communications traversant ce moyen sont perturbées et les communications traversant les autres moyens d'accès ne sont pas perturbées. Le bus est par conséquent un bus robuste aux défaillances. Une position de fil de transmission dans le bus est associée à chaque moyen d'accès, ledit chaque moyen d'accès étant relié en émetteur à un fil à la position associée, et l'ensemble des fils de transmission de données du bus est permuté spatialement d'un fil entre deux moyens d'accès contigus et chaque fil de transmission de données est à la position associée en regard d'un moyen d'accès respectif. Tous les emplacements de moyens d'accès dans le multiplexeur sont identiques. Selon une autre variante, les fils de transmission du bus précités sont remplacés par des sous-ensembles de fils de transmission parallèles, chaque sous-ensemble comprenant un nombre prédéterminé de fils de transmission. Pour cette variante, un moyen d'accès est de préférence relié à des lignes de voies multiplexées entrantes et sortantes. Le moyen d'accès peut alors comprendre, une table d'allocation de préférence programmable, pour faire correspondre à chaque voie entrante un fil de transmission dans le sous- ensemble de fils auquel est relié en émetteur le moyen d'accès et au moins un intervalle de temps dans un signal multiplex transmis dans ledit fil de transmission, des moyens d'aiguillage reliés en entrée respectivement aux lignes de voies multiplexées entrantes, et des moyens de multiplexage reliées en sortie respectivement aux fils du sous-ensemble auquel est relié le moyen d'accès, chaque voie entrante étant aiguillée dans le moyen d'aiguillage respectif vers l'un des moyens de multiplexage sélectionné par ladite table, et au moins un intervalle de temps dans le signal multiplex dans le fil dudit sousensemble relié en sortie audit moyen de multiplexage sélectionné étant alloué à ladite voie entrante par ladite table. Selon un autre aspect de l'invention, un moyen d'accès comprend un moyen de multiplexage pour multiplexer des voies numériques entrant dans le moyen d'accès en au moins un signal multiplex émis dans le fil de transmission relié en émission au moyen d'accès, et une table d'allocation, de préférence du type mémoire programmable pour faire correspondre aux voies entrantes respectivement des intervalles de temps dans le signal multiplex. En pratique, les signaux multiplex dans l'ensemble de fils ont des débits égaux. Un moyen d'accès peut comprendre au moins un moyen sélecteur en réception au bus pour sélectionner des intervalles de temps des signaux multiplex transmis dans les fils de transmission de données du bus afin de constituer un signal multiplex d'intervalles sélectionnés et des moyens pour démultiplexer le signal multiplex d'intervalles de temps en des voies numériques sortant du moyen d'accès. Les données contenues dans les intervalles de temps sélectionnés par le moyen sélecteur sont transmises vers les accès en sortie au fur et à mesure o elles se présentent en réception du circuit d'accès. Il n'y a pas de réorganisation temporelle des données. Ce circuit d'accès effectue du multiplexage-démultiplexage, sans brassage temporel. En variante, un moyen d'accès comprend un moyen de multiplexage relié en réception au bus pour multiplexer les signaux multiplex transmis dans les fils de transmission en un signal supermultiplex, un moyen sélecteur pour sélectionner des intervalles de temps dans le signal supermultiplex, une table de connexion pour faire correspondre des voies numériques sortant du moyen d'accès aux intervalles de temps sélectionnés dans le signal supermultiplex, et un moyen de brassage pour mémoriser des intervalles de temps sélectionnés dans le signal supermultiplex et diriger les intervalles de temps mémorisés vers les voies numériques sortantes. Le moyen de brassage brasse les données seulement pour les accès de voie reliés au moyen d'accès incluant le moyen de brassage; le débit de brassage est donc adapté à ces accès, et est inférieur au débit total du multiplexeur. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante de plusieurs réalisations préférées de l'invention, en référence aux dessins annexés correspondants dans lesquels: - la figure 1 représente un réseau de transmission connu; - la figure 2 est un bloc-diagramme d'une première réalisation d'un multiplexeur selon l'invention; - la figure 3 est bloc-diagramme d'une seconde réalisation d'un multiplexeur selon l'invention; - la figure 4 est un bloc-diagramme d'une première réalisation d'un moyen d'accès; - la figure 5 représente un signal sur un fil de transmission dans un multiplexeur selon l'invention; - la figure 6 est un bloc-diagramme d'une seconde réalisation d'un moyen d'accès; et la figure 7 est un bloc- diagramme fonctionnel d'une troisième réalisation d'un moyen d'accès. En référence à la figure 1, un réseau de transmission comprend un autocommutateur C reliant entr'elles K artères de transmission bidirectionnelles AT1 à ATK dont trois AT1, ATk et ATK sont représentées, k étant un indice entier compris entre 1 et l'entier K. L'artère ATk relie l'autocommutateur C à un multiplexeur MUX, dont le rôle est de multiplexer des données transmises par IxJ lignes de transmission L1,1 à LIJ pour les transmettre vers l'artère ATK. Chacune des lignes L1,1 à LIJ est constituée de deux lignes simples monodirectionnelles ayant a priori des bas débits identiques. Seulement trois lignes Li,1, Lij et LIJ sont représentées à la figure 1, i et j étant des indices entiers respectivement compris entre 1 et les entiers I et J. Inversement, le multiplexeur- démultiplexeur distribue les données reçues d'au moins une artère ATk vers les lignes L1,1 à LIJ-. Les lignes de transmission L11 à LIJ relient respectivement le multiplexeur MUX à des équipements E,1 à Ei,J qui sont soit des équipements d'extrémité, tels que poste téléphonique ou terminal de transmission de données, soit des équipements ou des installations plus complexes tels qu'autocommutateur privé ou interface de réseau local. En variante, un équipement Eij est un circuit de traitement interne au multiplexeur et effectue par exemple des opérations de concentration de données pour de la diffusion ou des liaisons de type conférence. La ligne Lij relie le multiplexeur MUX à l'équipement Ei.j qui est "rebouclé" sur le multiplexeur MUX par la ligne Lij. Une ligne de transmission Lij constitue un accès affluent pour le multiplexeur. Une telle ligne supporte des données à bas débit, typiquement sensiblement inférieur à 2 Mbit/s, et les lignes ont a priori des débits différents entre elles. Une artère de transmission ATk constitue un accès résultant pour le multiplexeur. L'artère est à haut débit, typiquement supérieur ou égal à 2 Mbit/s. Les lignes et artères de transmission sont des supports de voies numériques, ou des lignes analogiques qui sont numérisées en entrée du multiplexeur. D'une manière générale, elles transmettent la voix et des données entre les différents éléments d'un réseau de transmission, qui peut être un réseau commuté ou un réseau de liaisons spécialisées. La gamme des débits de lignes connectables est étendue et comprend à titre d'exemple des débits de 1200 bit/s, 8, 16, 32 et 64 kbit/s, et 2 Mbit/s pour les bas débits, et 34, 140 et 155 Mbit/s pour les hauts débits. La figure 2 représente schématiquement une première réalisation d'un multiplexeur MUX selon l'invention. Le multiplexeur MUX comprend plusieurs circuits d'accès résultant et affluent CA1 à CAM, un circuit d'alimentation AL, une base de temps BT et un circuit de contrôle d'exploitation CE. Ces différents circuits sont connectés les uns aux autres par un moyen de liaison B. Afin d'alléger la figure, seuls quatre circuits d'accès CA1, CAm, CAm+1, CAM sont représentés, o l'indice entier m est compris entre 1 et l'entier M supérieur à deux. Par exemple le nombre M de circuits d'accès connectables est égal à 16. Les différents circuits d'accès CA1 à CAM sont connectés vers l'extérieur du multiplexeur à des lignes et à des artères de transmission comme représenté à la figure 1. A titre d'exemple, les circuits d'accès CA1, CAm, CAm+1 sont connectés à des lignes bidirectionnels L1,1 à L1,E, Lm, 1 à Lm,R, Lm+i,1 & Lm+l,F respectivement o E, R et F sont des entiers positifs et le circuit d'accès CAM est connecté à une artère de transmission bidirectionnelle AT1. En pratique, le multiplexeur MUX est réalisé sous la forme d'un châssis de dimensions normalisées destiné à être inséré dans une baie électronique. Le moyen de liaison B est un bus distribué à accès multiple, sous la forme d'une nappe de fils disposée en fond de panier du châssis. Le circuit d'alimentation, la base de temps, le circuit de contrôle d'exploitation et les circuits d'accès sont réalisés sous forme de cartes électroniques qui, lorsqu'elles sont placées dans des alvéoles du châssis du multiplexeur, sont connectées entr'elles par le bus de fond de panier. Le bus B comprend un premier ensemble de fils conducteurs B1 reliant la base de temps BT, le circuit d'alimentation AL et le circuit de contrôle d'exploitation CE aux circuits d'accès CA1 à CAM. Ce premier ensemble B1 est un bus connu en soi. Le circuit d'alimentation AL fournit, via le bus B1, l'alimentation électrique nécessaire à chacun des autres circuits. Le circuit AL délivre par exemple une tension de -48 V, et chacun des autres circuits alimentés par cette tension comprend un convertisseur continu- continu, non représenté, afin de générer les différentes tensions nécessaires au fonctionnement du circuit. De préférence, le circuit d'alimentation est sécurisé, par exemple en mettant en parallèle deux circuits d'alimentation identiques, chacun étant conçu pour alimenter seul l'ensemble du multiplexeur en cas de défaillance de l'autre circuit d'alimentation. La base de temps BT fournit l'horloge interne et la synchronisation de trame, dont le rôle sera expliqué dans la suite, à tous les circuits d'accès CAm, avec l 2711291 Le circuit de contrôle d'exploitation CE assure des fonctions d'exploitation du multiplexeur connues en soi, telles que par exemple maintenance et surveillance du bon fonctionnement des différents circuits compris dans le multiplexeur, et interface homme/machine. Le circuit CE assure également des fonctions de configuration du multiplexeur, notamment grâce aux tables d'allocation et de connexion comme détaillé dans la suite. Le bus B comprend un second ensemble de fils conducteurs B2 reliant entre eux tous les circuits d'accès CA1 à CAM pour transmettre bidirectionnellement les données entre ces circuits. L'ensemble B2 comprend M fils de transmission de données F1 à FM, dont quatre F1, Fm' Fm+1 et FM sont représentés à la figure 2. A un fil de transmission de données Fm est associé un unique circuit d'accès CAm qui est maître de ce fil. Le terme "maître" signifie que seul le circuit d'accès CAm émet des données sur le fil Fm, à destination d'un ou de plusieurs autres circuits d'accès. Tous les circuits d'accès CA1 à CAM sont connectés en réception au fil de transmission Fm. En variante, le circuit d'accès CAm n'est pas connecté en réception au fil Fm et seulement tous les autres circuits d'accès sont reliés en réception au fil de transmission Fm. Pour des liaisons série telles que représentées à la figure 2, le circuit d'accès CAm émet des données sur un seul fil Fm du bus, et reçoit des données depuis tous les fils F1 à FM du second ensemble de fils B2 du bus. Dans ce cas, le nombre de fils dans le second ensemble B2 est égal au nombre l maximal de circuits d'accès connectables dans le multiplexeur, et en conséquence au nombre d'alvéoles disponibles dans le châssis pour les circuits d'accès. A titre d'exemple, le nombre de fils de transmission de données de l'ensemble B2 est 16. En cas de défaillance de l'un des circuits d'accès, seules les liaisons transitant à travers ce circuit d'accès sont perturbées. Par exemple, si le circuit d'accès CAm n'est plus alimenté en tension, il ne peut plus ni émettre des données vers les autres circuits d'accès, ni en recevoir. En revanche, les liaisons entre les autres circuits d'accès ne sont pas affectées par cette défaillance. La défaillance du circuit CAm crée donc une perturbation limitée qui ne se propage pas dans le multiplexeur. Le bus B comprenant un ensemble B2 de fils de transmission chacun associé en émission à un seul circuit d'accès maitre est ainsi un bus robuste. En variante, la sécurisation est améliorée en sécurisant les circuits d'accès par doublement dit "1 + 1"; ce doublement consiste pour chaque circuit d'accès, ou un certain nombre d'entre eux, à mettre en parallèle le circuit d'accès et un circuit d'accès de secours identique, et à basculer la transmission vers le circuit de secours lorsqu'une défaillance est constatée. Selon une autre variante, les circuits d'accès sont sécurisés par redondance dite "1 + N"; à un groupe de N circuits d'accès identiques est associé un circuit d'accès de secours, et la transmission d'un circuit d'accès du groupe est basculée vers le circuit de secours lorsqu'une défaillance dudit circuit d'accès est constatée. De préférence, la nappe de fil constituant l'ensemble B2 de fils de transmission de données n'est pas une nappe plane, mais présente une permutation spatiale. Dans le cas d'un multiplexeur MUX comprenant des circuits d'accès émettant chacun dans un seul fil de transmission, tel que représenté à la figure 2, la permutation spatiale est de un fil de transmission de données par circuit d'accès. En regard d'un circuit d'accès CAm, la position du fil de transmission Fm associé en émission au circuit d'accès CAm est fixe dans la nappe de fils, quel que soit l'indice m compris entre 1 et M; ainsi les positions des fils F1 à FM sont identiques respectivement en regard des circuits d'accès CA1 à CAM. Entre deux circuits d'accès adjacents CAm et CAm+,, le fil F1 prend la place du film FM, le fil Fm prend la place du fil Fml, et le fil Fm+1 prend la place du fil Fm; de manière générale tout fil Fk avec l être raccordé en émission à un circuit d'accès CMm. Ainsi, les emplacements de circuits d'accès du multiplexeur MUX, dits alvéoles, sont banalisés, c'est-à-dire identiques et susceptibles de recevoir un quelconque circuit d'accès. Les circuits d'accès CAm et CAm+1 peuvent par exemple être échangés; le circuit d'accès CAm est alors émetteur dans le fil de transmission Fm+1, et le circuit d'accès CAm+1 émet dans le fil Fm. Des circuits d'accès peuvent être retirés ou ajoutés, dans la limite du nombre maximal de circuits d'accès connectables, sans aucune modification du câblage interne du multiplexeur. D'autre part, chaque fil de transmission F1 à FM comprend à chacune de ses deux extrémités une impédance d'adaptation et de terminaison IA, afin d'éviter aux extrémités toutes réflexions perturbatrices nuisibles à une transmission de données. La figure 3 représente une seconde réalisation d'un multiplexeur MUXa selon l'invention, dont les différences par rapport au multiplexeur MUX sont exposées ci-après. Le multiplexeur MUXa comprend une base de temps BTa, un circuit d'alimentation ALa, et un circuit de contrôle d'exploitation CEa, dont les fonctions sont respectivement analogues à celles des circuits BT, AL et CE dans le multiplexeur MUX. Le multiplexeur MUXa comprend un moyen de liaison Ba, sous la forme d'un bus. Un premier ensemble Ba1 de fils du bus Ba relie la base de temps BTa, le circuit d'alimentation ALa et le circuit de contrôle d'exploitation CEa à des circuits d'accès CAa1 à CAaM, o M est un entier positif. Le bus Ba comprend un second ensemble de fils Ba2 pour la transmission de données entre les circuits d'accès CAa1 à CAaM. L'ensemble Ba2 comprend des fils de transmission de données Fa,1 à FaMP ayant chacun à leurs extrémités une impédance d'adaptation et de terminaison IAa, o P est un entier positif. Afin d'alléger la figure 3, seulement trois circuits d'accès CAa1, CAam et CAaM et les fils de transmission correspondants sont représentés dans le multiplexeur MUXa. L'entier P vaut 4, et les fils de transmission associés en émission aux circuits d'accès CAal, CAam et CAaM sont respectivement Fal,1 à Fal,4, Fam,1 à Fam,4 et FaM,l à FaM,4. Les circuits d'accès CAa1 à CAaM sont reliés vers l'extérieur du multiplexeur à des lignes et des artères de transmission analogues à celles représentées à la figure 1; ainsi dans la figure 3, des lignes Lal,l à Lal,v et Lam,, à Lam,W et une artère ATa1 sont terminés par les circuits d'accès CAal, CAam et CAaM. Comme pour le multiplexeur MUX représenté à la figure 2, un fil de transmission de données Famp avec l mnM et l p P, est associé en émission à un seul circuit d'accès maître. En revanche, un circuit d'accès CAam émet en parallèle dans P fils de transmission respectifs Fam,1 à Famp. En variante, l'entier P a une valeur différente de 4, par exemple 2 ou 8. Selon une autre variante, un circuit d'accès CAam peut être remplacé par un circuit d'accès émettant en parallèle dans P1 fils de transmission parmi les P fils Fam,1 à Famp, avec P1 strictement inférieur à P. Un circuit CAm émettant dans un seul fil de transmission de bus et tel que décrit précédemment peut notamment être placé dans un multiplexeur MUXa. Comme précédemment, la nappe des fils de transmission Fal,1 à FaMP n'est pas une nappe plane, mais présente une permutation spatiale. Pour une transmission parallèle dans P fils, le décalage spatial est de P fils de transmission par circuit d'accès. Les positions des P fils de transmission associés en émission aux circuits d'accès CAa1 à CAaM sont identiques dans la nappe de fils respectivement en regard des circuits d'accès CAa à CAM. Entre deux circuits d'accès adjacents, les fils de transmission sont permutés de sorte que P autres fils de transmission sont associés en émission au circuit d'accès adjacent. La permutation est telle qu'un groupe de P fils de transmission est une seule fois en position pour être raccordé en émission à un circuit d'accès. Grâce à la permutation spatiale des fils de transmission, tous les emplacements de connexion des circuits d'accès CAa1 à CAaM au bus Ba sont identiques et sont susceptibles de recevoir un quelconque circuit d'accès CAam ou CAm. En variante, un multiplexeur comprend un bus avec un ensemble de fils de transmission de données composé d'un premier sous-ensemble de fils de transmission analogues à ceux B2 décrits en référence à la figure 2, et d'un second sous-ensemble de fils de transmission analogues à ceux Ba2 décrits en référence à la figure 3. Le premier sous-ensemble de fils de transmission présente une permutation spatiale d'un fil par circuit d'accès et reçoit des données depuis des premiers circuits d'accès à transmission série pour les transmettre à tous les autres circuits d'accès. Le second sous-ensemble de fils de transmission présente une permutation spatiale de P fils par circuit d'accès, o P est un entier supérieur à 1, et reçoit des données depuis des seconds circuits d'accès à transmission parallèle sur P fils pour les transmettre à tous les autres circuits d'accès. Chacun des fils des premier et second sous-ensembles est raccordé à un seul circuit d'accès maître, ce qui sécurise le moyen de liaison comme exposé précédemment. Les premiers circuits d'accès sont plus particulièrement destinés à des lignes de transmission à bas débit et les seconds circuits à des artères à haut débit. A titre d'exemple, un multiplexeur comprend un premier sous-ensemble de seize fils de transmission auxquels sont connectables au maximum seize circuits d'accès à transmission série, et un second sous-ensemble de seize fils de transmission auxquels sont connectables au maximum quatre circuits d'accès à transmission parallèle sur quatre fils. En référence à la figure 4, R lignes entrantes et sortantes Lm,1 à LmR sont appliquées à des ports entrant et sortant PEm et PSm du circuit d'accès CAM selon une première réalisation. Le circuit d'accès CAm convient plus particulièrement à des lignes de transmission à bas débit portant respectivement une voie numérique entrante VE1 à VER et une voie numérique sortante VS1 à VSR; le circuit d'accès CAm est connecté au bus B tel que décrit en référence a la figure 2 et partiellement représenté à la figure 4. Les voies numériques entrantes VE1 à VER appliquées en parallèle au port entrant PEm sont plésiochrones et multiplexées par octet dans un circuit de multiplexage CMm qui émet un signal de multiplexage Sm dans le fil de transmission Fm du bus B. Le débit et la durée de trame du signal Sm sont prédéterminés et identiques pour tous les signaux émis dans les fils de transmission F1 à FM du bus. A titre d'exemple, comme illustré à la figure 5, un signal Sm dans un fil de transmission est transmis à un débit de 9,216 Mbit/s. Une trame a une durée de T = 125 Ps et contient 144 intervalles de temps, dont 128 sont occupés par des octets de données D et 16 constituent des intervalles de temps de sur-débit SD. Le débit ainsi supporté par un fil de transmission relativement auxdits 128 intervalles de temps de données est de 8,192 Mbit/s, ce qui correspond au multiplexage de quatre voies MIC à 2,048 Mbit/s ayant chacune une trame de 128/4 = 32 intervalles de temps. Le "sur-débit" inclus dans les 16 intervalles de temps de sur-débit contient des informations liées au multiplexage des voies à 2,048 Mbit/s, telles que bits d'indication de justification, et liées à la synchronisation de trame, telles que mot d'alignement de trame. Un circuit de génération d'horloge et de synchronisation de trame CRm récupère un signal de synchronisation de trame ST (figure 5) transmis par la base de temps BT dans le bus B1 (figure 2), et synchronise le signal Sm' Le multiplexage des voies entrantes est réalisé en fonction d'une table d'allocation d'intervalle de temps aux voies entrantes, mémorisée dans une mémoire Mlm. La table d'allocation est transmise à la mémoire Mlm par le circuit de contrôle d'exploitation CE, via le bus B1. La table d'allocation établit une correspondance entre une adresse pour chaque voie entrante et le rang d'un ou de plusieurs intervalles de temps de données qui sont alloués à la voie entrante. Cette correspondance une fois définie dans la table d'allocation est fixe. A titre d'exemple, comme représenté à la figure 5, trois intervalles de temps adjacents ou non dans la trame du signal Sm correspondent à une voie entrante VEr à 64 x 3 = 192 kbit/s avecl de contrôle d'accès. Les octets dans chaque voie entrante VE1 à VER sont multiplexés en le signal Sm et émis dans le fil Fm au fur et à mesure o ils se présentent en entrée du multiplexeur MUX, sans réorganisation temporelle. La somme des débits des voies entrantes dans le circuit d'accès CAm est limitée par le débit du signal Sm résultant du multiplexage. Par exemple, pour un signal Sm de débit 9,216 Mbit/s dont 8,192 Mbit/s de données et 1,024 Mbit/s de sur-débit, la somme maximale des débits des voies entrantes est de 8,192 Mbit/s. Lorsque la somme des débits de voies entrantes à multiplexer est inférieur au débit de données du signal Sm, le circuit de multiplexage CMm introduit des bits ou des octets de bourrage dans les intervalles de temps inoccupés dans la trame du signal Sm. En sortie, le circuit d'accès CAm comprend un circuit sélecteur CSm qui sélectionne dans les signaux S1 à SM transmis dans tous les fils de transmission F1 à FM les octets qui sont destinés aux voies numériques sortant du circuit d'accès CAm, et démultiplexe les octets sélectionnés pour les transmettre dans les voies sortantes destinataires à travers le port de sortie PSm. Comme déjà dit, le circuit d'accès CAm est connecté en réception à tous les fils de transmission F1 à FM du bus B. Dans le circuit sélecteur CSm, un sélecteur SELm sélectionne de un à M signaux Si, avec li au signal Si. En variante, le circuit sélecteur SELm et le circuit extracteurdémultiplexeur EDm sont respectivement remplacés par R circuits sélecteurs parallèles et chacun connecté en réception aux fils de transmission F1 à Fm du bus B, et par R circuits extracteurs- démultiplexeurs parallèles et chacun respectivement relié à un circuit sélecteur et une à voie sortante. La sélection des signaux Si, avec li circuit de contrôle d'exploitation CE, via le bus B1. Pour les signaux sortants, la table de connexion fait correspondre à des adresses de lecture égales aux rangs d'intervalles de temps dans les trames des signaux Si et donc dans une "super-trame" du signal multiplex SMm, l'adresse mémorisée d'une voie sortante VSr, avec l la voie VSr. Les octets transmis par les fils de transmission et sélectionnés par le circuit d'accès CAm sont transmis vers la voie VSr dans l'ordre o ils se présentent en réception du circuit d'accès; il n'y a pas de réorganisation temporelle des octets. En référence à la figure 6, une deuxième réalisation de circuit d'accès CAbm est plus particulièrement destinée à des voies d'accès multiplexées nécessitant un brassage de données. Des lignes bidirectionnelles Lbm,1 à Lbm,s sont des lignes multiplexées de voies entrantes et sortantes. Les lignes sont appliquées à des ports entrant et sortant PEbm et PSbm du circuit d'accès CAbm. Le circuit d'accès CAbm est d'autre part connecté à un bus B tel que décrit en référence à la figure 2 et partiellement représenté à la figure 6. Les voies entrantes sont multiplexées puis émises dans le fil de transmission Fm de manière analogue aux opérations déjà décrites pour le circuit d'accès CAm; le circuit d'accès CAbm comprend un circuit de multiplexage CMbm analogue au circuit CMm décrit en référence à la figure 4. Les voies entrantes sont multiplexées par octet en un signal multiplex Sm de débit et durée de trame prédéfinis, et le signal Sm est émis dans le fil de transmission Fm associé en émission au circuit d'accès CAbm. Le multiplexage des voies entrantes est réalisé en fonction d'une table d'allocation mémorisée dans une mémoire Mlbm, et transmise par le circuit de contrôle d'exploitation CE via le bus B1. La table d'allocation établit une correspondance entre chaque voie entrante, repérée par la position temporelle qu'elle occupe dans le signal multiplexé d'une ligne entrante, et le rang d'un ou de plusieurs intervalles de temps de la trame du signal Sm qui sont alloués à la voie entrante. Le nombre d'intervalles de temps ainsi alloués à une voie est déterminé par le débit de la voie. Les voies sortantes sont traitées différemment de celles selon la réalisation illustrée à la figure 4. Le circuit d'accès CAbm reçoit tous les signaux transmis dans les fils de transmission F1 à FM, sélectionne et mémorise les octets qui lui sont destinés, puis effectue un brassage temporel de ces octets avant de les transmettre aux voies sortantes. Le brassage temporel des octets reconstitue les voies sortantes multiplexées dans chaque ligne Lbm,1 à Lbm,SÀ Le circuit d'accès CAbm est connecté en réception à tous les fils de transmission F1 à FM du bus. Un circuit de conversion série-parallèle CPbm convertit les octets des signaux S1 à SM reçus en série, en des octets parallèles dans un bus à 8 x M fils. Les octets parallèles sont appliqués à un circuit de multiplexage CM2bm qui les multiplexe en un signal "supermultiplex" SSMm et les transmet en série à un circuit sélecteur CSbm qui reçoit ainsi toutes les données transmises dans les fils de transmission F1 à FM du bus B et qui sélectionne des octets avant de les transmettre à un circuit de brassage CBbm essentiellement composé de mémoires. L'ensemble du traitement est effectué "super-trame" par "super-trame" du signal SSMm et est synchronisé par le signal de synchronisation ST transmis par la base de temps BT et récupéré par un circuit de génération d'horloge et de base de temps CRbm. Le circuit de contrôle d'exploitation CE fournit à une mémoire M2bm une table de connexion faisant correspondre, en tant qu'adresse de lecture, les rangs des intervalles de temps occupés par les octets dans la "super-trame" du signal SSMm avec des adresses mémorisées des voies de sortie destinataires. Ainsi, à un intervalle de temps correspond une voie sortante multiplexée avec d'autres voies sortantes dans une ligne Lbm,1 à Lbms Pour introduire les données dans la voie sortante destinataire, il est nécessaire de sélectionner puis de brasser les données. La mémoire M2bm fournit au circuit sélecteur CSbm des bits de validation, en fonction de la table de connexion et en synchronisme avec les octets dans le signal SSMm transmis par le circuit de multiplexage CM2bm. Par exemple, la mémoire M2bm fournit un bit de validation par octet transmis; si le bit de validation est à "1", l'octet associé est sélectionné puis transmis au circuit de brassage CBbm qui mémorise alors l'octet. Si le bit de validation est à "0", l'octet associé n'est pas transmis et donc non mémorisé. Les bits de validation permettent ainsi de sélectionner les octets à mémoriser qui seront effectivement brassés par le circuit de brassage. Le circuit de brassage CBbm ne mémorise donc que les octets qui lui sont destinés, pendant une "super-trame" ce qui limite la capacité des mémoires nécessaires. Le circuit de brassage réorganise temporellement, puis dirige et émet ces octets vers les voies sortantes pendant la "super-trame" suivante grâce à la table de connexion. En référence à la figure 7, une troisième réalisation de circuit d'accès CAam est plus particulièrement destiné à un bus Ba tel que décrit en référence à la figure 3 et partiellement représenté à la figure 7. Le circuit CAam est connecté par des ports d'entrée et de sortie PEam et PSam à des lignes d'accès bidirectionnelles Lam1 à LamW formant par exemple une artère ATm à haut débit. Chaque ligne Lamw avec l multiplexées en nombre élevé. Les signaux entrants dans le circuit d'accès CAam sont mnis en forme et émis sur P fils de transmission Fam,1 à Fam,P associés en émission au circuit d'accès CAam. Le nombre P de fils de transmission associés est déterminé par le débit de l'artère ATm. Par exemple, pour une artère à 34 Mbit/s ayant W = 16 lignes numériques à 2,048 Mbit/s, qui supportent chacune 32 voies numériques multiplexées octet par octet à 64 kbit/s et pour des signaux multiplex Sm,1 à SmP ayant chacun un débit utile de 8,192 Mbit/s dans les fils de transmission associés en émission au circuit d'accès CAam, quatre fils de transmission sont nécessaires. Les voies multiplexées convoyées dans chaque lge a àL lignes Lam,1 à LamW de l'artère résultante ATm sont tout d'abord aiguillées par un circuit d'aiguillage AGm,1 à AGmW à P sorties multiplex vers P circuits de multiplexage CMam,1 à CMamP. Chacun des circuits de multiplexage multiplexe octet par octet les voies qui ont été aiguillées vers celui-ci en les signaux multiplex Sm,1 à Sm p qui sont émis dans les P fils de transmission Fam,1 à FamP du bus. Ainsi, W entrées du circuit de multiplexage CMamp sont reliées à des sorties respectives des circuits d'aiguillage par des liaisons à 2,048 Mbit/s selon l'exemple précité. Comme précédemment, le débit et la durée de trame des signaux Sm,1 à SmP sont prédéterminés et identiques sur tous les fils de transmission du bus et sont par exemple égaux à ceux illustrés à la figure 5. Les signaux Sm,1 à SmP sont synchronisés par un circuit de génération d'horloge et de synchronisation de trame CRam, grâce au signal de synchronisation de trame ST émis par la base de temps BTa sur le bus Ba1. L'aiguillage des voies entrantes par les circuits AGm,1 à AGmW, puis le multiplexage des voies aiguillées par les circuits CMam,1 à CMamP sont réalisés suivant une table d'allocation mémorisée dans une mémoire Mlam. Cette table d'allocation contient pour chaque voie entrante, au moins une première adresse de fils destinataires parmi les P fils Fam,1 à Fam,P de manière à sélectionner au moins l'une des sorties du circuit de démultiplexage correspondant AGm,1 à AGmW, et au moins une seconde adresse de manière à sélectionner au moins un intervalle temporel dans la trame du signal multiplex dans le fil destinataire. Il est à noter qu'une voie entrante peut être répartie dans plusieurs intervalles temporels de plusieurs signaux de fil destinataire Sm,1 à SmP. Comme précédemment, la table d'allocation est transmise à la mémoire Mlam par le circuit de contrôle d'exploitation CEa, via le bus Ba1. Les octets des voies entrantes sont aiguillés puis multiplexés pour être émis dans les fils du bus suivant l'ordre o ils parviennent au circuit d'accès CAam, sans réorganisation temporelle. En sortie, le circuit d'accès CAam réalise une fonction consistant globalement à recevoir les signaux transmis par le bus, mémoriser les octets destinés aux voies sortantes de l'accès ATm, et les brasser pour les transmettre aux voies sortantes. Les circuits remplissant ces fonctions dans le circuit CAam sont analogues à ceux décrits en référence à la figure 6 et sont un circuit de conversion série- parallèle CPam qui reçoit et parallèlise tous les octets transmis en série dans les fils de transmission de données Fak,p, avec l k ATm que pendant la période de "super-trame" suivante. La sélection et le brassage des octets sont effectués au moyen de la table de connexion mémorisée dans une mémoire M2am et transmise par le circuit de contrôle d'exploitation CEa via le bus B1. L'ensemble du traitement est synchronisé par le circuit de génération d'horloge et de synchronisation de trame CRam. En pratique, un multiplexeur comprend des circuits d'accès tels que le circuit CAm (figure 4) pour des accès à bas débit de voies numériques non multiplexées ne nécessitant pas de brassage des données, des circuits d'accès tels que le circuit CAbm (figure 6) pour des accès à bas débit de voies numériques multiplexées nécessitant un brassage des données, et des circuits d'accès tels que le circuit CAam (figure 7) pour des accès à haut débit, avec brassage des données. Les circuits d'accès des deux premiers types sont reliés à un ensemble de fils de transmission tel que l'ensemble B2 (figure 2) ou tel que l'ensemble Ba2 (figure 3) et les circuits d'accès du troisième type sont reliés à un ensemble de fils de transmission tel que l'ensemble Ba2. Le multiplexeur selon l'invention permet la transmission point à point entre une voie entrante et une quelconque voie sortante, et une diffusion entre une voie entrante et plusieurs quelconques autres voies sortantes. REVENDICATIONS 1 - Multiplexeur de voies numériques comprenant plus de deux moyens d'accès (CAm, CAam, CAbm) interconnectés par un moyen de liaison pour multiplexer et démultiplexer des voies numériques, caractérisé en ce que le moyen de liaison est un bus (B; Ba) comprenant un ensemble (B2; Ba2) de fils de transmission de données (Fm; Famp) à chacun desquels sont reliés en émetteur un seul moyen d'accès (CAm, CAbm; CAam) et en récepteur tous les autres moyens d'accès. 2 - Multiplexeur de voies numériques conforme à la revendication 1, caractérisé en ce qu'à chacun des fils de transmission de données (Fm; Fam,p) est également relié en récepteur ledit seul moyen d'accès relié en émetteur (CAm, CAbm; CAam). 3 - Multiplexeur de voies numériques conforme à la revendication 1 ou 2, caractérisé en ce qu'une position de fil de transmission (Fm; Famp) dans le bus est associée à chaque moyen d'accès (CAm, CAbm; CAam), ledit chaque moyen d'accès étant relié en émetteur à un fil à la position associée, et en ce que l'ensemble (B2; Ba2) des fils de transmission de données du bus est permuté spatialement d'un fil entre deux moyens d'accès contigus et chaque fil de transmission de données est à la position associée en regard d'un moyen d'accès respectif. 4 - Multiplexeur de voies numériques conforme à l'une quelconque des revendications 1 à 3, caractérisé en ce qu'un moyen d'accès (CAm, CAbm) comprend un moyen de multiplexage (CMm, CMbm) pour multiplexer des voies numériques entrant dans le moyen d'accès en un signal multiplex (Sm) émis dans le fil de transmission (Fm) relié en émission au moyen d'accès, et une table d'allocation (Mlm, Mlbm), de préférence programmable, pour faire correspondre aux voies entrantes respectivement des intervalles de temps dans le signal multiplex (Sm). - Multiplexeur de voies numériques conforme à la revendication 4, caractérisé en ce que le moyen d'accès (CAm) comprend au moins un moyen sélecteur (SELm) pour sélectionner des intervalles de temps des signaux multiplex (S1 à SM) transmis dans les fils de transmission (F1 à FM) reliés en réception au moyen d'accès afin de constituer un signal multiplex d'intervalles de temps sélectionnés (SMm) et des moyens pour démultiplexer le signal multiplex d'intervalles de temps en des voies numériques (VS1 à VSR) sortant du moyen d'accès. 6. - Multiplexeur de voies numériques conforme à la revendication 4, caractérisé en ce qu'un moyen d'accès (CAam, CAbm) comprend un moyen de multiplexage (CPam, CM2am; CPbm, CM2bm) pour multiplexer les signaux multiplex (Si à SM) transmis dans les fils de transmission (Fm, Fam,p) reliés en réception au moyen d'accès, en un signal supermultiplex (SSMm), un moyen sélecteur (CSam, CSbm) pour sélectionner des intervalles de temps dans le signal supermultiplex, une table de connexion (M2am, M2bm) de préférence programmable pour faire correspondre des voies numériques sortant du moyen d'accès aux intervalles de temps sélectionnés dans le signal supermultiplex, et un moyen de brassage (CBam,CBbm) pour mémoriser les intervalles de temps sélectionnés dans le signal supermultiplex et diriger les intervalles de temps mémorisés vers les voies sortantes. 7. Multiplexeur de voies numériques dans lequel les fils de transmission cités dans l'une quelconque des revendications 1 à 3 sont remplacés par des sous-ensembles de fils de transmission parallèles (Fam,1 - Famp), chaque sous-ensemble comprenant un nombre prédéterminé (P) de fils de transmission. 8. - Multiplexeur de voies numériques conforme à la revendication 7, caractérisé en ce qu'un moyen d'accès est relié à des lignes de voies multiplexées entrantes et sortantes (Lam, 1 à Lam W) et comprend une table d'allocation (Mlam), de préférence programmable, pour faire correspondre à chaque voie entrante un fil de transmission dans le sous-ensemble de fils (Fam,1 - Fam,p) auquel est relié en émetteur le moyen d'accès et au moins un intervalle de temps dans un signal multiplex transmis dans ledit fil de transmission, des moyens d'aiguillage (AGm,1 à AGm,W) reliés en entrée respectivement aux lignes de voies multiplexées entrantes, et des moyens de multiplexage (CMam,1 à CMamp) reliées en sortie respectivement aux fils du sous- ensemble auquel est relié le moyen d'accès, chaque voie entrante étant aiguillée dans le moyen d'aiguillage respectif vers l'un des moyens de multiplexage sélectionné par ladite table, et au moins un intervalle de temps dans le signal multiplex dans le fil dudit sous-ensemble relié en sortie audit moyen de multiplexage sélectionné étant alloué à ladite voie entrante par ladite table. 9. - Multiplexeur de voies numériques conforme à l'une quelconque des revendications 1 à 8, caractérisé en ce que chacun des fils de transmission de données (Fm; Fam p) du bus comprend une impédance d'adaptation (IA, IAa) à chacune de ses extrémités.