FR 2711832 A1 19950505 FR 9412729 A 19941025 i La présente invention concerne le domaine de mémoires d'ordinateurs. De façon plus particulière, l'invention concerne une carte de mémoire non volatile effaçable et programmable électriquement à grille flottante, à indication de préparation et d'occupation et à compte de broches minimisé, d'une manière telle qu'un circuit de la logique de commande de carte de la carte de mémoire soit simplifié et que la vitesse de la carte de mémoire soit accrue. Des systèmes d'ordinateurs personnels de l'art antérieur emploient typiquement des milieux amovibles de mémorisation de données. Un milieu amovible de mémorisation commun dans l'art antérieur est un disque souple. Un milieu de mémorisation relativement nouveau de l'art antérieur est une carte de mémoire à base de circuits intégrés ou "carte de mémoire IC". Une mémoire morte effaçable et électriquement programmable flash de l'art antérieur, ou "EPROM flash" est non volatile et susceptible d'une nouvelle programmation, et ceci permet d'utiliser la technologie EPROM pour une mémorisation amovible de données. Une telle application de l'art antérieur est la carte de mémoire EPROM flash, ou "carte de mémoire flash". La carte de mémoire flash inclut typiquement un certain nombre d'EPROM flash. La carte de mémoire flash peut être effacée et programmée électriquement. La Figure 1 illustre une carte de mémoire flash 10 de l'art antérieur. Comme on peut le voir à la Figure 1, la carte de mémoire flash 10 inclut un réseau de mémoire 11 et une logique de commande 15 de carte. Le réseau de mémoire 11 inclut un certain nombre d'EPROM flash 1 la à 1 ln. La logique de commande 15 de carte interface le réseau de mémoire 11 avec un ordinateur serveur extérieur. Comme on le peut voir à la Figure 1, chacune des EPROM flash 1 la à 1 In inclut typiquement une broche de sortie prét/occupé RY/BY. La broche prêt/occupé RY/BY est l'indicateur prêt/occupé de chacune des EPROM flash 1 la à 1 ln. Une sortie logique haute RY/BY de I'EPROM flash indique une condition ou un mode "ready", c'est-à-dire prêt, pour l'EPROM flash, c'est-à-dire qu'elle est prête à accepter une opération. Une sortie logique basse RY/BY indique une condition ou mode "occupé" pour l'EPROM flash. Typiquement, une EPROM flash inclut un circuit de commande qui commande les opérations de mémoire de l'EPROM flash. La condition ou mode "occupé" de l'EPROM flash signifie que le circuit de commande de rEPROM flash est actuellement occupé à exécuter l'opération de programmation ou d'effacement. Comme on le peut voir aussi à la Figure 1, la logique de commande 15 de carte inclut des registres 16 prét/occupé et une logique associée de porte, non représentée, pour appliquer au circuit extérieur un signal de sortie prét/occupé RDY/BSY de carte. Le nombre des registres 16 correspond au nombre des EPROM flash 1 la à 1 in du réseau de mémoire 11. Chacun des registres 16 reçoit un signal prét/occupé RY/BY venant de la sortie RY/BY de l'EPROM flash correspondante. Une ligne de signal, c'est- à-dire l'une des lignes de signaux 12a à 12n, est reliée entre l'un des registres 16 et la broche de sortie RY/BY de l'EPROM flash respective pour transférer depuis l'EPROM flash associée le signal RY/BY à ce registre. L'existence des registres prêt/occupé dans la logique de commande de carte pour mémoriser le signal prêt/occupé RY/BY de chacune des EPROM flash permet à la logique de commande de carte d'éliminer sélectivement par masquage le signal prêt/occupé RY/BY venant de l'une quelconque des EPROM flash situées à l'intérieur de la carte de mémoire flash de l'art antérieur. De façon connue, le signal RY/BY d'une EPROM flash est un signal actif bas lorsque le circuit de commande de l'EPROM flash est occupé à exécuter, soit une opération de programmation, soit une opération d'effacement. Cependant, le temps nécessaire à une opération de programmation est typiquement beaucoup moindre que celui qui est nécessaire pour une opération d'effacement. Par conséquent, l'indication d'occupation du signal RY/BY peut être ignorée, c'est-à- dire masquée, lorsque î'EPROM flash respective est soumise à l'opération de programmation. Lorsque le signal RY/BY d'une EPROM flash particulière est masqué, l'état prét/occupé de cette EPROM flash particulière n'exerce aucun effet sur la sortie prêt/occupé RDY/BSY de carte de la logique de commande de carte. La fonction de masquage est typiquement réalisée par la logique de déclenchement, non représentée, associée aux registres prêt/occupé. De plus, la logique de commande 15 de carte de la carte de mémoire flash 10 antérieure de la Figure 1 inclut aussi des registres 17 de commande d'énergie, qui mémorisent chacun le signal de commande d'énergie PWD pour son EPROM flash respective 1 la à 1 ln. Une ligne de signal, c'est-à-dire l'une des lignes de signaux 13a à 13n, est reliée à l'un des registres de commande 17 d'énergie et à son EPROM flash respective 1 la à 1 ln pour fournir le signal de commande d'énergie PWD à l'EPROM flash respective. Un premier inconvénient de la carte de mémoire flash antérieur est que la carte de mémoire flash exige typiquement des lignes séparées de signaux pour transférer des signaux individuels prêt/occupé RY/BY aux registres prêt/occupé situés à l'intérieur de la logique de commande de carte. Ceci provoque typiquement une augmentation du compte de broches de la logique de la carte de commande, ce qui occupe typiquement un grand espace de microplaquette de la logique de commande de carte. De plus, il faut que la logique de commande de carte réalise les registres prêt/occupé pour entrer en sas le signal individuel prêt/occupé venant de chacune des EPROM flash. Ceci occupe typiquement des espaces de microplaquette relativement importants de la logique de commande de carte et complique la logique dans la logique de commande de carte. En outre, le logiciel qui met en oeuvre la logique de commande de carte est typiquement compliqué. La raison en est qu'il faut accéder, pendant une opération normale de mémoire, aussi bien (1) à la région de mémoire d'attribut de la carte de mémoire flash qui contient les registres prêt/occupé et (2) à la région commune de mémoire de la carte qui inclut les EPROM flash. En outre, le schéma de génération du signal individuel de commande d'énergie PWD selon l'art antérieur, représenté à la Figure 1, implique aussi l'inconvénient d'un compte excessif de broches pour la logique de commande de carte, et d'une logique complexe dans la logique de commande de carte. Comme représenté à la Figure 1, les registres de commande 17 d'énergie incluent un nombre de registres tel que chacune des EPROM flash 1 la à 1 in reçoit un signal individuel PWD de commande d'énergie. C'est donc l'un des buts de la présente invention que de réaliser le compte de broches d'une logique de commande de carte d'une carte de mémoire non volatile. C'est un autre but de la présente invention que de simplifier le circuit d'une logique de commande de carte d'une carte de mémoire non volatile. Un autre but de la présente invention est de simplifier le logiciel qui met en oeuvre la logique de commande de carte de la carte de mémoire non volatile. Un autre but de la présente invention est de réaliser une carte de mémoire non volatile à logique simplifiée de commande de carte et à nombre réduit de broches pour la logique de commande de carte. Un autre but de la présente invention est de réaliser une logique simplifiée de commande de carte d'une carte de mémoire non volatile qui permette un accès rapide aux mémoires non volatiles situées à l'intérieur de la carte à l'aide de la logique de commande de carte. Un autre but encore de la présente invention est de réduire le nombre de broches de logique de commande de carte d'une carte de mémoire non volatile de façon à permettre à la carte de mémoire non volatile de contenir davantage de mémoire non volatile. Ce but est atteint, selon un premier aspect de l'invention, par une mémoire non volatile qui inclut un réseau de mémoires et dont les particularités les plus marquantes sont d'abord décrites de façon générale. Un circuit de commande est couplé au réseau de mémoire pour commander des opérations de mémoire en ce qui concerne le réseau de mémoire. Une pastille de sortie est utilisée pour appliquer à un circuit externe un signal qui indique que le circuit de commande est occupé en ce qui concerne lune des opérations de mémoire. Un circuit est utilisé pour coupler le signal à la pastille de sortie en reliant la pastille de sortie à la masse. Le circuit inclut un circuit de transistor à drain ouvert couplé entre la pastille de sortie et la masse. Le circuit inclut un circuit de transistor à drain ouvert couplé entre la pastille de sortie et la masse d'une manière telle que la pastille de sortie puisse être reliée à une pastille de sortie d'une autre mémoire non volatile. La mémoire non volatile inclut en outre une pastille d'entrée pour recevoir un signal global de commande de réduction d'énergie et un registre de commande de réduction d'énergie pour recevoir un signal de commande de réduction d'énergie venant du logiciel. Une porte logique est couplée pour permettre à l'un ou l'autre des signaux d'être appliqué au circuit de commande afin que l'alimentation en énergie de la mémoire non volatile puisse être supprimée par l'un des deux signaux: le signal global de commande de réduction d'énergie et le signal de commande de réduction d'énergie venant du logiciel. La logique de commande de carte comprend une broche unique de sortie qui applique le signal global de commande de réduction d'énergie à la pastille d'entrée de chacune des mémoires non volatiles afin que le compte de broches de la logique de commande de carte soit minimisé pour permettre une capacité élevée de mémoire. De façon plus spécifique, la mémoire non volatile selon ce premier aspect de l'invention est caractérisée en ce qu'elle comprend: (A) un réseau de mémoire; (B) un circuit de commande couplé au réseau de mémoire pour commander des opérations de mémoire en ce qui concerne le réseau de mémoire; (C) une pastille de sortie pour appliquer à un circuit extérieur un signal qui indique que le circuit de commande est occupé en ce qui concerne l'une des opérations de mémoire; (D) un circuit de couplage du signal à la pastille de sortie en reliant à la masse la pastille de sortie, le circuit comprenant en outre un circuit de transistor à drain ouvert couplé entre la pastille de sortie et la masse d'une manière telle que la pastille de sortie de la mémoire non volatile et une pastille de sortie d'une autre mémoire non volatile peuvent être reliées entre elles. Le transistor comprend de préférence une grille couplée de manière à recevoir, du circuit de commande qui commande le transistor, un signal de commande pour coupler la pastille à la masse. Dans ce cas, le circuit peut comprendre en outre un circuit de registre pour mémoriser le signal de commande venant du circuit de commande, le circuit de commande pouvant alors éventuellement engendrer le signal de commande de manière à amener le circuit à coupler la pastille de sortie à la masse lorsque le circuit de commande est occupé en ce qui concerne une opération particulière de mémoire, et/ou un circuit de génération d'impulsions pour fournir au transistor le signal de commande venant du circuit de commande dans un format d'impulsions, l'opération particulière de mémoire peut éventuellement être une opération d'effacement. La mémoire non volatile peut comprendre en outre (i) une pastille d'entrée pour recevoir un signal global de commande de réduction d'énergie; (ii) un registre de commande de réduction d'énergie couplé au circuit de commande pour recevoir un signal de commande de réduction d'énergie venant du logiciel; (iii) une porte logique pour exercer, sur le signal global de commande de réduction d'énergie et le signal de commande de réduction d'énergie venant du logiciel, une fonction logique telle que l'énergie appliquée à la mémoire non volatile puisse être réduite par l'un ou l'autre des deux signaux: le signal global de commande de réduction d'énergie et le signal de commande de réduction d'énergie venant du logiciel. Le réseau de mémoire peut inclure des cellules de mémoire qui sont programmables électriquement et effaçables électriquement. Selon un deuxième aspect, la présente invention réalise une carte de mémoire, qui inclut une série de mémoires non volatiles à utiliser dans un système d'ordinateur, et dont les particularités les plus marquantes sont d'abord décrites de façon générale. Chacune des mémoires comprend en outre une pastille pour appliquer un signal d'occupation qui indique que l'une des mémoires est occupée en ce qui concerne une opération de mémoire et un circuit destiné à coupler à la pastille le signal d'occupation en couplant la pastille de sortie à la masse. Le circuit inclut un circuit de transistor à drain ouvert couplé entre la pastille de sortie et la masse. La pastille de chacune des mémoires est couplée à un noeud externe aux mémoires. Un circuit résistif est utilisé pour coupler une première tension au noeud. Lorsque chacune des mémoires ne produit pas le signal d'occupation à la pastille, le noeud est à une tension qui est approximativement égale à la première tension. Lorsque la pastille d'au moins l'une des mémoires produit le signal d'occupation, le noeud est à la tension de masse. Une logique de commande de carte est couplée aux mémoires pour interfacer les mémoires à un circuit externe qui inclut en outre une broche de sortie pour fournir un signal d'occupation de carte au circuit externe lorsqu'au moins l'une des mémoires est indiquée comme occupée en ce qui concerne l'opération de mémoire, et une broche d'entrée couplée au noeud pour recevoir au noeud, le signal d'occupation de carte. La broche d'entrée reçoit le signal d'occupation de carte lorsque le noeud est à la tension de masse. Une logique de passage est couplée aux broches d'entrée et de sortie pour faire passer le signal directement de la broche d'entrée à la broche de sortie d'une manière telle que le compte de broches de la logique de commande de carte soit minimisé. Ici aussi, un agencement de réduction de puissance, semblable à celui qui a été décrit plus haut, est possible De façon plus spécifique, la carte de mémoire à utiliser dans un système d'ordinateur selon ce deuxième aspect est caractérisée en ce qu'elle comprend: (A) une série de mémoires non volatiles, chacune des mémoires comprenant en outre: (i) une pastille d'application d'un signal d'occupation indiquant que la mémoire correspondante parmi les mémoires est occupée en ce qui concerne une opération de mémoire; (ii) un circuit de couplage du signal d'occupation à la pastille en couplant la pastille de sortie à la masse, le circuit comprenant en outre un circuit de transistor à drain ouvert couplé entre la pastille de sortie et la masse, la pastille de chacune des mémoires étant couplée à un noeud externe aux mémoires; (B) un circuit résistif de couplage d'une première tension au noeud, la tension au noeud étant approximativement égale à la première tension lorsque chacune des mémoires ne produit pas le signal d'occupation à la pastille et la tension au noeud étant la tension de masse lorsqu'au moins l'une des mémoires produit le signal d'occupation; (C) une logique de commande de carte pour interfacer les mémoires à un circuit externe, la logique de commande de carte comprend en outre (a) une broche de sortie pour fournir au circuit externe un signal d'occupation de carte lorsqu'au moins l'une des mémoires est indiquée comme occupée en ce qui concerne l'opération de mémoire; (b) une broche d'entrée couplée au noeud pour recevoir au noeud le signal d'occupation de carte, la broche d'entrée recevant le signal d'occupation de carte lorsque la tension au noeud est celle de la masse; (c) une logique de passage couplée aux broches d'entrée et de sortie pour faire passer directement le signal d'occupation de carte de la broche d'entrée à la broche de sortie d'une manière telle que le compte de broches de la logique de commande de carte soit minimisé. Le transistor comprend de préférence une grille couplée de manière à recevoir un signal de commande qui commande le transistor de manière à coupler la pastille à la masse pour fournir le signal d'occupation. Dans ce cas, le circuit peut comprendre en outre un circuit de registre pour mémoriser le signal de commande, et/ou un circuit de génération d'impulsions pour fournir au transistor le signal de commande venant du circuit de commande dans un format d'impulsions. L'opération de mémoire peut être une opération d'effacement. Le circuit résistif peut comprendre en outre une résistance. Chacune des mémoires de la série peut inclure des cellules de mémoire qui sont programmables électriquement et effaçables électriquement. Le circuit résistif peut être situé dans la logique de commande de carte, le circuit résistif étant couplé au noeud par l'intermédiaire de la broche d'entrée de la logique de commande de carte. La logique de passage élément peut être un gestionnaire pilote unique de sortie pour amener le signal d'occupation de carte depuis la broche d'entrée vers la broche de sortie. Chacune des mémoires non volatiles peut comporter en outre (i) une pastille d'entrée pour recevoir un signal global de commande de réduction d'énergie; (ii) un registre de commande de réduction d'énergie couplé au circuit de commande pour recevoir un signal de commande de réduction d'énergie venant du logiciel; (iii) une porte logique pour exercer, sur le signal global de commande de réduction d'énergie et le signal de commande de réduction d'énergie venant du logiciel, une fonction logique telle que l'énergie appliquée à la mémoire non volatile puisse être réduite par l'un ou l'autre des deux signaux: le signal global de commande de réduction d'énergie et le signal de commande de réduction d'énergie venant du logiciel. Dans ce cas, la logique de commande de carte peut comprendre en outre une logique de commande de réduction d'énergie pour engendrer, à la pastille d'entrée de chacune des mémoires non volatiles, le signal global de commande de réduction d'énergie tel que le compte de broches de la logique de commande de carte -. soit minimisé pour permettre une capacité élevée de mémorisation. D'autres buts, particularités et avantages de la présente invention ressortiront des dessins annexés et de la description détaillée qui suit. La présente invention est illustrée à titre d'exemple et non à titre limitatif dans les figures des dessins annexés, dans lesquelles des références similaires désignent des éléments similaires et dans lesquelles: La Figure 1 est un schéma fonctionnel d'une carte de mémoire flash de l'art antérieur qui inclut des registres prêt/occupé dans une logique de commande de carte de la carte; La Figure 2 est une vue en perspective d'une carte de mémoire flash; La Figure 3 représente un schéma fonctionnel de la carte de mémoire flash de la Figure 2, qui inclut une série d'EPROM flash et une logique de commande de carte à compte minimisé de broches et sans registres prêt/occupé dans la logique de commande de carte. La Figure 4 est une illustration de la carte de mémoire flash de la Figure 3 en ce qui concerne la génération du signal prêt/occupé de carte; La Figure 5 est un schéma de circuit de l'une des EPROM flash des Figures 3 et 4, qui inclut le circuit de génération et d'application du signal individuel prêt/occupé RY/BY et le circuit de génération du signal de commande de réduction d'énergie PWD. La Figure 2 est une vue en perspective d'une carte de mémoire flash 40. A l'intérieur d'un boîtier en matière plastique 42 de la carte de mémoire flash 40 se trouve une série d'EPROM flash, non représentées à la Figure 2, destinées à mémoriser des données à des adresses. En variante, le boîtier 42 peut être métallique et non en matière plastique. La carte de mémoire 40 est insérée dans une fente 47 d'un ordinateur personnel 50 pour une opération de lecture ou d'écriture de la mémoire. La carte 40 inclut un connecteur 45 situé sur un côté de la carte 40 pour relier la carte 40 à l'ordinateur personnel 50 lorsque le connecteur 45 est inséré dans la fente 47. La carte 40 inclut de plus un commutateur de protection d'écriture, ou "WPS", 43. L'ordinateur 50 peut être un ordinateur portable, un ordinateur à mettre en oeuvre sur les genoux, un ordinateur de bureau, une station de travail, un mini-ordinateur, une unité centrale, ou tout autre type d'ordinateur. L'ordinateur 50 inclut une unité centrale de traitement, une mémoire, et d'autres dispositifs périphériques, aucun d'entre eux n'étant représenté. La Figure 3 est un schéma fonctionnel de la carte de mémoire 40 de la Figure 2. La carte de mémoire 40 inclut un réseau de mémoire 60 qui inclut une série d'EPROM flash 62a à 62j et 63a à 63j, qui incluent chacune des cellules de mémoire qui mémorisent des données à des adresses. Selon un mode de réalisation, le réseau de mémoires 60 inclut vingt EPROM flash. Comme décrit ci-dessous de façon plus détaillée, la carte de mémoire 40 produit un signal de sortie prêt/occupé RDY/BSY de carte à un ordinateur serveur extérieur sans exiger de registres prêt/occupé dans la logique de commande de carte. En outre, le compte de broches d'entrée de la logique de commande de carte est minimisé. La broche de sortie prêt/occupé RY/BY de chacune des EPROM flash 62a à 62j et 63a à 63j est reliée par l'intermédiaire d'une résistance à une tension d'alimentation. Un transistor à drain ouvert est utilisé dans chacune des EPROM flash 62a à 62j et 63a à 63j pour relier à la masse la broche de sortie prèt/occupé RY/BY de chacune des EPROM flash 62a à 62j et 63a à 63j. Dans chacune des EPROM flash 62a à 62j et 63a à 63j, un registre de commande est utilisé pour amener la broche de sortie prêt/occupé RY/BY à produire un signal d'occupation en reliant à la masse la broche RY/BY par l'intermédiaire du transistor à drain ouvert. Chacune des EPROM flash 62a à 62j et 63a à 63j peut masquer le signal prêt/occupé RY/BY en n'écrivant pas dans le registre de commande l'indication d'occupation de r'EPROM flash. Selon d'autres modes de réalisation, le réseau de mémoires 60 peut inclure plus ou moins de vingt EPROM flash. Par exemple, le réseau de mémoire 60 peut inclure deux à dix-huit EPROM flash. Selon un mode de réalisation, la carte de mémoire flash 40 peut mémoriser 40 mégaoctets, ou "Moctets" de données. Pour d'autres modes de réalisation, la carte de mémoire 40 peut mémoriser plus de 40 Moctets de données. Par exemple, la carte de mémoire flash 40 peut mémoriser 64 Moctets de données. Selon un mode de réalisation, chacune des EPROM flash 62a à 62j et 63a à 63j peut mémoriser seize Mbits, c'est-à-dire mégabits, de données. Selon d'autres fo modes de réalisation, chacune des EPROM flash 62a à 62j et 63a à 63j du réseau de mémoires 60 mémorise plus ou moins de seize Mbits de données. Chacune des EPROM flash 62a à 62j et 63a à 63j situées à l'intérieur du réseau de mémoires 60 inclut des entrées d'adresses ADDRESS et des broches de données DATA. Des adresses sont entrées en sas dans chacune des EPROM flash 62a à 62j et 63a à 63j par l'intermédiaire des entrées respectives d'adresses. Des données sont entrées en sas au moyen des broches de données de chacune des EPROM flash 62a à 62j et 63a à 63j. Chacune des EPROM flash 62a à 62j et 63a à 63j inclut une broche d'entrée de validation d'écriture WE, une broche d'entrée de validation de sortie OE, et une broche d'entrée de validation de microplaquette CE. Le niveau actif de chacune des entrées WE, OE, et CE est le niveau bas. L'entrée de validation de microplaquette CE est le choix du dispositif pour chacune des EPROM flash 62a à 62j et 63a à 63j et elle est utilisée pour le choix du dispositif. L'entrée de validation de sortie OE est la commande de sortie pour chacune des EPROM flash 62a à 62j et 63a à 63j et elle est utilisée comme portillon de données venant des broches de données. Une entrée logique WE au niveau bas dans une EPROM flash particulière permet à cet EPROM flash d'être écrite si l'entrée CE de cette EPROM flash est au niveau logique bas. Chacune des EPROM flash 62a à 62j et 63a à 63j inclut aussi une entrée de tension d'alimentation en énergie Vpp de programmation et d'effacement, une entrée d'alimentation en énergie Vcc du dispositif et une entrée Vss. Selon un mode de réalisation, les EPROM flash 60 exigent que Vpp soit d'environ 12,0 volts. Vss est la masse. Lorsqu'aucune tension Vpp haute, c'est-à-dire 12 volts, n'est appliquée à une EPROM respective parmi les EPROM flash 62a à 62j et 63a à 63j, 1'EPROM flash agit comme mémoire morte. Lorsqu'une tension Vpp de 12 volts est appliquée à une EPROM respective parmi les EPROM flash 62a à 62j et 63a à 63j, le contenu de cette EPROM flash peut être effacé par une opération d'effacement et le dispositif peut ensuite être programmé de nouveau à l'aide d'une nouvelle donnée au moyen d'une opération de programmation. Chacune des EPROM flash 62a à 62j et 63a à 63j inclut un circuit de commande, représenté à la Figure 5. qui effectue les opérations d'effacement et de programmation. Le circuit de commande est décrit de façon plus détaillée ci-dessous en liaison avec la Figure 5. En se référant de nouveau à la Figure 3, chacune des EPROM flash 62a à 62j et 63a à 63j inclut aussi une broche de réduction d'énergie PWD. La broche de réduction PWD d'une EPROM flash est la commande de mode de réduction d'énergie. Lorsque le signal de réduction d'énergie PW est à un niveau logique bas à l'une des EPROM flash 62a à 62j et 63a à 63j, cette EPROM flash entre dans le mode de réduction d'énergie. Chacune des EPROM flash 62a à 62j et 63a à 63j inclut aussi une broche de sortie prêt/occupé RY/BY. La broche prêt/occupé RY/BY est l'indicateur prét/occupé de chacune des EPROM flash 62a à 62j et 63a à 63j. Une sortie RY/BY à un niveau logique haut de l'EPROM flash indique une condition ou mode "prêt" de l'EPROM flash, c'est-à-dire qu'elle est prête à accepter une opération. Une sortie RY/BY au niveau logique bas indique une condition ou mode "occupé" de l'EPROM flash, c'est-à-dire que le circuit de commande est actuellement occupé. En se référant à la Figure 5, un schéma fonctionnel de l'EPROM flash 80 est représenté en ce qui concerne l'indication prêt/occupé de l'EPROM flash. L'EPROM flash 80 peut être l'une quelconque des EPROM flash 62a à 62j et 63a à 63j de la Figure 3. Comme représenté à la Figure 5, I'EPROM flash 80 inclut un réseau de mémoires 81 qui inclut des cellules de mémoire pour mémoriser des données à des adresses. L'EPROM flash 80 inclut aussi un circuit de commande 82 de commande des opérations de mémoire du réseau de mémoire 81. Le circuit de commande 82 reçoit des adresses, des signaux de commande, et/ou des données pour effectuer une opération de mémoire en ce qui concerne leréseau de mémoires 81. Les opérations de mémoire de l'EPROM flash 80 peuvent inclure des opérations de lecture, de programmation et d'effacement. L'EPROM flash 80 inclut aussi un registre de commande 83 prêt/occupé et un transistor 85. Le registre de commande prét/occupé 83 est relié au circuit de commande 82 et à la grille du transistor 85. Selon un mode de réalisation, le transistor 85 est un transistor à effet de champ à canal N. Pour des variantes de modes de réalisation, le transistor 85 peut consister en d'autres types de transistor. La source du transistor 85 est reliée à la masse et son drain est relié à la pastille de sortie prêt/occupé RY/BY 84. Comme décrit ci-dessus en liaison avec la Figure 3, chacune des EPROM flash 62a à 62j et 63a à 63j inclut une broche de o sortie prêt/occupé RY/BY. Par conséquent, la pastille RY/BY 84 est la broche de sortie prét/occupé et l'indicateur prêt/occupé de l'EPROM flash 80. La pastille RY/BY 84 est utilisée pour indiquer si l'EPROM flash 80 est prête ou occupée. Par exemple, lorsque la pastille RY/BY 84 est reliée à la masse par le transistor 85, elle indique une condition occupée de l'EPROM flash 80. Lorsque la pastille RY/BY 84 n'est pas reliée à la masse par le transistor 85, elle indique une condition prête de l'EPROM flash 80. Comme on peut le voir à la Figure 5. le registre de commande 83 prét/occupé commande le transistor 85 pour relier la pastille 84 à la masse. En fonctionnement, le circuit de commande 82 engendre un signal d'indication prèt/occupé au registre de commande 83 prêt/occupé. Le registre de commande 83 prét/occupé utilise le signal d'indication pour commander la mise en service du transistor 85. Lorsque le signal d'indication mémorisé dans le registre 83 est à un état logique haut, le transistor 85 est mis en service, ce qui relie à la masse la pastille RY/BY 84. Selon un mode de réalisation, le circuit de commande 82 engendre un signal d'indication prêt au niveau logique bas au registre de commande prêt/occupé 83 lorsque le circuit de commande 82 est dans la condition "prêt", et il engendre un signal d'indication d'occupation de niveau logique haut au registre 83 lorsque le circuit de commande 82 est dans la condition "occupé". Selon un mode de réalisation, le circuit de commande 82 est dans la condition "prêt" lorsque l'EPROM flash 80 n'est soumise à aucune opération de programmation et d'effacement, et il est dans la condition "occupé" lorsque l'EPROM flash 80 est soumise à l'opération de programmation ou d'effacement. Selon un autre mode de réalisation, le circuit de commande 82 n'indique qu'il est dans la condition "occupé" que lorsque l'EPROM flash 80 est soumise à une opération d'effacement. Le circuit de commande 82 peut masquer le signal d'indication prêt/occupé. Par exemple, lorsque le circuit de commande 82 produit une indication "occupé" au niveau logique haut, l'indication "occupé" peut être éliminée par masquage par une donnée mémorisée dans un registre de masques, non représenté à la Figure 5, situé à l'intérieur du circuit de commande 82. Le registre prêt/occupé 83 peut produire un signal d'indication prêt/occupé à impulsions ou un signal d'indication prêt/occupé à un état à un niveau donné. Lorsque le registre prét/occupé 83 produit le signal d'indication prét/occupé par impulsions, le signal de sortie prét/occupé RY/BY à la pastille RY/BY 84 est lui aussi un signal par impulsions. Ceci permet à la pastille 84 de ne pas tenir à un niveau bas un noeud commun pendant un temps relativement long lorsque la pastille 84 est reliée par une liaison ET, au noeud commun, avec la pastille RY/BY d'autres EPROM flash. De plus, l'indication d'occupation au niveau logique bas par impulsions à la pastille RY/BY 84 permet au signal d'indication de sortie de l'EPROM flash d'être redéfini pour signifier "Event Complete", c'est-à-dire événement achevé, ou "Operation Complete", c'est-à-dire opération achevée. Lorsque le registre de commande prêt/occupé 83 reçoit un signal d'indication occupé à un niveau logique haut, le transistor 85 est mis en service et la pastille 84 est reliée à la masse. Dans ce cas, la pastille 84 indique que l'EPROM flash 80 est actuellement occupée. Lorsque le registre 83 reçoit un signal d'indication de condition prêt au niveau logique bas, le transistor 85 est mis hors service et la pastille 84 est flottante. Ceci amène la pastille 84 à être dans un état de haute impédance. Dans ce cas, la pastille 84 indique que l'EPROM flash 80 est actuellement prête. Puisque la pastille 84 est dans l'état de haute impédance lorsqu'elle indique que l'EPROM flash est actuellement présente, la consommation d'énergie de l'EPROM flash 80 est réduite. De plus, la liaison à drain ouvert du transistor 85 de l'EPROM flash 80 et l'aptitude du circuit de commande 82 à éliminer par masquage l'indication prêt/occupé à l'intérieur de l'EPROM flash 80 permet à la pastille 84 d'être reliée par une liaison ET logique avec la pastille prêt/occupé RY/BY d'autres EPROM flash afin d'engendrer un signal d'indication prét/occupé de carte. Ceci simplifie la logique dans une logique externe de commande de carte, qui sera décrite ci-dessous, pour engendrer le signal prét/occupé RDY/BSY de carte et réduit le compte de broches d'entrée de la logique de commande de carte. Les pastilles RY/BY des EPROM flash sont reliées entre elles par une liaison ET de manière à engendrer le signal prét/occupé RDY/BSY de carte. Lorsque toutes les pastilles RY/BY sont au niveau logique haut, le signal prét/occupé RDY/BSY est au niveau logique haut. Lorsqu'au moins l'une des pastilles RY/BY des EPROM flash est à un état logique bas, le signal prét/occupé RDY/BSY de la carte est au niveau logique bas. Ceci sera décrit de façon plus détaillée ci-dessous, en liaison avec les Figures 3 et 4. En revenant à la Figure 3, la carte de mémoire flash 40 inclut en outre une logique de commande 70 de carte. La logique de commande 70 de carte sert d'interface entre les broches de carte de la carte de mémoire flash 40 et les EPROM flash 62a à 62j et 63a à 63j. La logique de commande 70 de carte met en oeuvre une logique de commande pour la carte de mémoire flash 40. La logique de commande 70 de carte reçoit des adresses, des données, des signaux de commande, l'alimentation en énergie et la masse. La logique de commande 70 de carte elle-même (1) facilite une commande de lecture, d'effacement, et de programmation en ce qui concerne les EPROM flash 62a à 62j et 63a à 63j, (2) facilite une commande de l'utilisation d'énergie électrique à l'intérieur de la carte de mémoire flash 40, (3) facilite une commande de l'envoi, vers l'ordinateur serveur extérieur, non représenté, d'une donnée de structure d'information de carte qui concerne la carte de mémoire flash , et (4) facilite une commande de l'envoi, à l'ordinateur serveur, d'une information d'état concernant la carte de mémoire flash 40. La carte de mémoire flash 40 inclut des broches de donnée CDATA. Les broches de donnée CDATA sont couplées à la logique de commande 70 de carte. La carte de mémoire flash 40 reçoit des entrée CE 1 et CE2 de validation de carte et une entrée OE de validation de sortie de carte. Les validations de carte CE 1 et CE2 sont des choix de microplaquette pour choisir des EPROM flash 62a à 62j et 63a à 63j. La validation de sortie de carte OE est la commande de sortie de la carte. Le signal OE est traité par la logique de commande 70 de carte pour devenir le signal COE. La carte de mémoire flash 40 inclut aussi une broche WE de validation d'écriture dans la carte. La broche WE de validation d'écriture dans la carte commande des écritures dans la logique de commande 70 de carte et les EPROM flash 62a à 62j et 63a à 63j. La broche WE est traitée par la logique de commande 70 de carte pour devenir un signal CWE qui est couplé à l'entrée WE de chacune des EPROM flash 62a à 62j et 63a à 63j par l'intermédiaire de la ligne 68. La carte de mémoire flash 40 inclut une broche d'entrée REG de choix de mémoire de registre au niveau actif bas. Le signal REG commande le fonctionnement soit pour les EPROM flash 62a à 62j et 63a à 63j, soit pour la logique de commande de carte. La carte de mémoire flash 40 inclut aussi une broche de sortie WP de protection d'écriture. Lorsque la broche WP est au niveau actif haut de tension, toutes les opérations d'écriture dans la carte sont invalidées. Vcc est l'alimentation en énergie de carte pour la carte de mémoire 40 et Vpp est l'alimentation en énergie de programmation et d'effacement de carte. Vss est la masse. Selon un mode de réalisation, la tension de carte Vcc de la carte de mémoire flash 40 est approximativement de 5 volts. Selon un autre mode de réalisation, la tension Vcc d'alimentation de carte est approximativement de 3,0 volts. Selon un mode de réalisation, l'alimentation de programmation et d'effacement de carte de la carte mémoire flash 40 est approximativement de 12 volts. La logique de commande 70 de carte inclut également une logique de commande 71 d'énergie. La logique de commande 71 d'énergie produit un signal de commande CPWD à la broche PWD de chacune des EPROM flash 62a à 62j et 63a à 63j par l'intermédiaire d'une ligne unique 69 de signal. Lorsque la logique de commande 71 d'énergie reçoit un signal de réduction d'énergie CPWD sur la ligne 69. chacune des EPROM flash 60 reçoit à sa broche PWD le signal qui amène chacune des EPROM flash 62a à 62j et 63a à 63j à être dans le mode de réduction d'énergie dans lequel la consommation de chacune des EPROM flash 60 est réduite de façon significative. La carte de mémoire flash 40 inclut aussi une broche de sortie prêt/occupé RDY/BSY de carte. La sortie prét/occupé RDY/BSY de carte indique si la carte est occupée ou prête. La broche de sortie prét/occupé RDY/BSY de carte est l'une des broches de sortie de la logique de commande 70 de carte. La logique de commande 70 de carte engendre le signal de sortie prét/occupé RDY/BSY de carte sur la base de la sortie prét/occupé RY/BY de chacune des EPROM flash 62a à 62j et 63a à 63j. Comme on peut le voir à la Figure 3, la logique de commande 70 de carte inclut un gestionnaire pilote 72 de sortie pour engendrer le signal prét/occupé RDY/BSY de carte. La sortie du gestionnaire pilote 72 de sortie est reliée à la broche de sortie prêt/occupé RDY/BSY de carte et son entrée est reliée à un noeud commun 75 par l'intermédiaire d'une ligne unique de signal 66 afin de recevoir la sortie prêt/occupé RDY/BSY de carte. Par conséquent, le gestionnaire pilote 72 ne conduit le signal prêt/occupé RDY/BSY de carte qu'à travers la logique de commande 70 de carte. Le noeud 75 est couplé à l'alimentation Vcc par l'intermédiaire d'une résistance 65. Le noeud 75 est de plus couplé à la broche de sortie RY/BY de chacune des EPROM flash 62a à 62j et 63a à 63j. La Figure 4 illustre de façon plus détaillée la génération du signal d'indication prét/occupé de carte. Comme on peut le voir à la Figure 4, les broches de sortie RY/BY de toutes les EPROM flash 62a à 62j et 63a à 63j sont reliées entre elles au noeud 75. Ceci amène la broche RY/BY de chacune des EPROM flash 62a à 62j et 63a à 63j à être reliée par une liaison ET logique au noeud 75. Ceci engendre dès lors le signal prêt/occupé RDY/BSY de carte à la logique de commande 70 de carte par l'intermédiaire d'une ligne unique de signal 66. La logique de commande 70 de carte est reliée à la ligne de signal 66 par l'intermédiaire d'une broche d'entrée unique. Ceci réduit de façon significative le compte de broches de la logique de commande 70 de carte. De plus, la logique de commande 70 de carte utilise le gestionnaire pilote 72 pour faire passer le signal de sortie prêt/occupé de la carte à la broche de sortie RDY/BSY de la carte de mémoire flash 40. Ceci élimine dans la logique de commande de carte les registres respectifs de mémorisation du signal individuel RY/BY de chacune des EPROM flash 62a à 62j et 63a à 63j. et simplifie la logique de la logique de commande 70 de carte. En éliminant les registres de la logique de commande 70 de carte, on évite de communiquer avec la région de mémoire d'attribut de la logique de commande 70 de carte pendant une opération de mémoire. L'ordinateur serveur extérieur doit simplement accéder à la région de la mémoire commune qui inclut les EPROM flash 60. Ceci simplifie le logiciel du système de fichier flash qui met en oeuvre la logique de commande 70 de carte, ce qui dès lors permet un accès rapide à l'opération de mémoire. De plus, aucune implantation n'est nécessaire et les besoins en matériel et en logiciel du système, dans la logique de commande 70 de carte, sont moindres. En se référant à la Figure 5, 'EPROM flash 80 inclut aussi une pastille de réduction d'énergie PWD 87 pour recevoir le signal global de commande de réduction d'énergie CPWD. L'EPROM flash 80 inclut également un registre 89 couplé au circuit de commande 82 pour recevoir un signal de commande de réduction d'énergie activé par logiciel PWD_SW. Les deux signaux sont appliqués à la porte ET 88 pour engendrer le signal de commande de réduction d'énergie PWD de 'EPROM flash 80. Le signal global de réduction d'énergie CPWD est fourni par la logique de commande 71 d'énergie de la logique de commande 70 de carte. Cet agencement permet d'abaisser le niveau d'énergie de l'EPROM flash individuel sous commande du logiciel. Ceci permet également une réduction globale d'énergie, en ce qui concerne le matériel pour toutes les EPROM flash situés à l'intérieur de la carte de mémoire flash. Dans le document précédent, l'invention a été décrite en se référant à des modes de réalisation spécifiques de celle-ci. Il est cependant évident que diverses modifications et variantes peuvent y être apportées sans s'écarter de l'esprit et du cadre plus large de l'invention exposés dans les revendications annexés. La spécification et les dessins sont donc considérés conmme donnés à titre d'illustration et non dans un sens restrictif. REVENDICATIONS 1. Mémoire non volatile (80) caractérisée en ce qu'elle comprend: (A) un réseau (81) de mémoire; (B) un circuit de commande (82) couplé au réseau (81) de mémoire pour commander des opérations de mémoire en ce qui concerne le réseau (81) de mémoire; (C) une pastille de sortie (84) pour appliquer à un circuit extérieur un signal (RY/BY) qui indique que le circuit de commande (82) est occupé en ce qui concerne l'une des opérations de mémoire; (D) un circuit de couplage du signal (RY/BY) à la pastille de sortie (84) en reliant à la masse la pastille de sortie (84), le circuit comprenant en outre un circuit de transistor (85) à drain ouvert couplé entre la pastille de sortie (84) et la masse d'une manière telle que la pastille de sortie (84) de la mémoire non volatile (80) et une pastille de sortie (84) d'une autre mémoire non volatile (80) peuvent être reliées entre elles. 2. Mémoire non volatile (80) selon la revendication 1, caractérisée en ce que le transistor (85) comprend une grille couplée de manière à recevoir, du circuit de commande (82) qui commande le transistor, un signal de commande pour coupler la pastille à la masse. 3. Mémoire non volatile (80) selon la revendication 2, caractérisée en ce que le circuit comprend en outre un circuit de registre pour mémoriser le signal de commande venant du circuit de commande (82). 4. Mémoire non volatile (80) selon la revendication 2, caractérisée en ce que le circuit comprend en outre un circuit de génération d'impulsions pour fournir au transistor le signal de commande venant du circuit de commande (82) dans un format d'impulsions. 5. Mémoire non volatile (80) selon la revendication 3, caractérisée en ce que le circuit de commande (82) engendre le signal de commande de manière à amener le circuit à coupler la pastille de sortie (84) à la masse lorsque le circuit de commande (82) est occupé en ce qui concerne une opération particulière de mémoire. 6. Mémoire non volatile (80) selon la revendication 4. caractérisée en ce que l'opération particulière de mémoire est une opération d'effacement. 7. Mémoire non volatile (80) selon la revendication 1, caractérisée en ce qu'elle comprend en outre (i) une pastille d'entrée (87) pour recevoir un signal global (CPWD) de commande de réduction d'énergie; (ii) un registre (89) de commande de réduction d'énergie couplé au circuit de commande (82) pour recevoir un signal (PWD-SW) de commande de réduction d'énergie venant du logiciel; (iii) une porte logique (88) pour exercer, sur le signal global (CPWD) de commande de réduction d'énergie et le signal (PWD SW) de commande de réduction d'énergie venant du logiciel, une fonction logique telle que l'énergie appliquée à la mémoire non volatile (80) puisse être réduite par l'un ou l'autre des deux signaux: le signal global (CPWD) de commande de réduction d'énergie et le signal (PWD_SW) de commande de réduction d'énergie venant du logiciel. 8. Mémoire non volatile (80) selon la revendication 1, caractérisée en ce que le réseau (81) de mémoire inclut des cellules de mémoire qui sont programmables électriquement et effaçables électriquement. 9. Carte de mémoire (40) à utiliser dans un système d'ordinateur, caractérisée en ce qu'elle comprend (A) une série (60) de mémoires non volatiles (80, 62a à 62j, 63a à 63j), chacune des mémoires (80, 62a à 62j, 63a à 63j) comprenant en outre: (i) une pastille d'application d'un signal d'occupation (RY/BY) indiquant que la mémoire correspondante parmi les mémoires (80, 62a à 62j, 63a à 63j) est occupée en ce qui concerne une opération de mémoire; (ii) un circuit de couplage du signal d'occupation (RY/BY) à la pastille en couplant la pastille de sortie à la masse (Vss), le circuit comprenant en outre un circuit de transistor (85a) à drain ouvert couplé entre la pastille de sortie et la masse (Vss), la pastille de chacune des mémoires (80, 62a à 62j, 63a à 63j) étant couplée à un noeud (75) externe aux mémoires (80, 62a à 62j. 63a à 63j); (B) un circuit résistif (65) de couplage d'une première tension (Vcc) au noeud (75), la tension au noeud (75) étant approximativement égale à la première tension (Vcc) lorsque chacune des mémoires (80, 62a à 62j, 63a à 63j) ne produit pas le signal d'occupation (RY/BY) à la pastille et la tension au noeud (75) étant la tension de masse (VSS) lorsqu'au moins l'une des mémoires (80, 62a à 62j, 63a à 63j) produit le signal d'occupation (RY/BY); (C) une logique de commande (70) de carte pour interfacer les mémoires (80, 62a à 62j, 63a à 63j) à un circuit externe, la logique de commande (70) de carte comprend en outre (a) une broche de sortie pour fournir au circuit externe un signal d'occupation (RDY/BSY) de carte lorsqu'au moins l'une des mémoires (80, 62a à 62j, 63a à 63j) est indiquée comme occupée (RY/BY) en ce qui concerne l'opération de mémoire; (b) une broche d'entrée couplée au noeud (75) pour recevoir au noeud (75) le signal d'occupation (RDY/BSY) de carte, la broche d'entrée recevant le signal d'occupation (RDY/BSY) de carte lorsque la tension au noeud (75) est celle de la masse; (c) une logique de passage couplée aux broches d'entrée et de sortie pour faire passer directement le signal d'occupation (RDY/BSY) de carte de la broche d'entrée à la broche de sortie d'une manière telle que le compte de broches de la logique de commande (70) de carte soit minimisé. 10. Carte de mémoire (40) selon la revendication 9, caractérisée en ce que le transistor (85a) comprend une grille couplée de manière à recevoir un signal de commande qui commande le transistor (85a) de manière à coupler la pastille à la masse (Vss) pour fournir le signal d'occupation. 11. Carte de mémoire (40) selon la revendication 10, caractérisée en ce que le circuit comprend en outre un circuit de registre (83a) pour mémoriser le signal de commande. 12. Carte de mémoire (40) selon la revendication 10, caractérisée en ce que le circuit comprend en outre un circuit de génération d'impulsions pour fournir au transistor (85a) le signal de commande venant du circuit de commande dans un format d'impulsions. 13. Carte de mémoire (40) selon la revendication 9, caractérisée en ce que l'opération de mémoire est une opération d'effacement. 14. Carte de mémoire (40) selon la revendication 9. caractérisée en ce que le circuit résistif (65) comprend en outre une résistance. 15. Carte de mémoire (40) selon la revendication 9, caractérisée en ce que chacune des mémoires (80, 62a à 62j, 63a à 63j) de la série inclut des cellules de mémoire qui sont programmables électriquement et effaçables électriquement. 16. Carte de mémoire (40) selon la revendication 9, caractérisée en ce que le circuit résistif (65) est situé dans la logique de commande (70) de carte, le circuit résistif étant couplé au noeud (75) par l'intermédiaire de la broche d'entrée de la logique de commande (70) de carte. 17. Carte de mémoire (40) selon la revendication 9, caractérisée en ce que la logique de passage est un gestionnaire pilote unique (72) de sortie pour amener le signal d'occupation (RDY/BSY) de carte depuis la broche d'entrée vers la broche de sortie. 18. Carte de mémoire (40) selon la revendication 9, caractérisée en ce que chacune des mémoires non volatiles (80, 62a à 62j, 63a à 63j) comporte en outre (i) une pastille d'entrée pour recevoir un signal global de commande (CPWD) de réduction d'énergie; (ii) un registre de commande (89) de réduction d'énergie couplé au circuit de commande pour recevoir un signal de commande (PWDSW) de réduction d'énergie venant du logiciel; (iii) une porte logique (88) pour exercer, sur le signal global (CPWD) de commande de réduction d'énergie et le signal de commande (PWDSW) de réduction d'énergie venant du logiciel, une fonction logique telle que l'énergie appliquée à la mémoire non volatile (80, 62a à 62j, 63a à 63j) puisse être réduite par l'un ou l'autre des deux signaux: le signal global (CPWD) de commande de réduction d'énergie et le signal de commande (PWD-SW) de réduction d'énergie venant du logiciel. 19. Carte de mémoire (40) selon la revendication 18, caractérisée en ce que la logique de commande (70) de carte comprend en outre une logique de commande (71) de réduction d'énergie pour engendrer, à la pastille d'entrée de chacune des mémoires non volatiles (80, 62a à 62j, 63a à 63j), le signal global (CPWD) de commande de réduction d'énergie tel que le compte de broches de la logique de commande (70) de carte soit minimisé pour permettre une capacité élevée de mémorisation.