FR 2720528 A1 19951201 FR 9506245 A 19950526 La présente invention se rapporte à un décodeur de correction d'erreur. Plus spécialement, la présente invention se rapporte à un décodeur de correction d'erreur qui est utilisé dans un récepteur mobile de télédiffusion multiplex FM ou un récepteur de données de sous-porteuse FM, et utilise un procédé de décodage logique à la majorité et un procédé de décodage dans lequel un principe du procédé de décodage logique à la majorité est appliqué de façon à décoder un code de produit codé par un code cyclique à différence réduite (272, 190). Un exemple d'un décodeur de correction d'erreur conventionnel est divulgué par exemple par la demande de brevet japonais numéro 64- 62027 soumise à l'inspection publique le 8 mars 1989. Si l'on se réfère à la figure 1 de la demande de brevet japonais soumise à l'inspection publique numéro 64-62027, dans cet état de la technique, des données sont tout d'abord chargées dans un registre de données 19, et un registre de syndrome 15 est chargé avec un bloc de parité, à la suite de quoi le registre de syndrome 15 est réinitialisé au moment o le chargement des données commence. Ensuite, lorsque les données de 272 bits sont chargées dans le registre de données 19, un commutateur 13 prévu au niveau de l'étage avant du registre de données 19 est basculé de façon à amener le registre de données 19 à fonctionner. D'autre part, un nombre approprié de bits parmi 82 bits du bloc de parité est entré dans une porte OU exclusif 16 en provenance du registre de syndrome 15 qui est égal à un circuit de calcul de somme de syndrome, et 17 (dix-sept) formules de calcul de syndrome sont exécutées de manière arithmétique dans la porte OU exclusif 16, et 17 (dix-sept) valeurs de syndrome sont appliquées sur un circuit à seuil variable 17 qui est égal à un circuit de logique à la majorité. Ensuite, une valeur de " 15 " par exemple est tout d'abord placée dans un circuit à seuil variable 17, et en fonction d'un résultat d'un calcul modulo pour un bit de départ du registre de données 19, une correction d'erreur des données et une modification du registre de syndrome 15 sont réalisées. Une telle opération est réalisée pour chacun des 272 bits. Si les opérations pour les 272 bits sont terminées, des opérations similaires sont répétées en rendant faible la valeur de seuil du circuit à valeur de seuil variable 17 jusqu'au moment o la valeur de seuil devient égale à " 9 ". A ce moment là, si tous les contenus des registres de syndrome 15 ne sont pas à zéro à la fin de la correction d'erreur, on détermine que la correction d'erreur est sans succès, et un drapeau d'erreur est délivré par un circuit de drapeau d'erreur 18. Dans cet état de la technique, une probabilité de correction erronée devient forte, et une capacité de correction d'erreur devient faible. Plus spécialement, dans le procédé de décodage logique à la majorité qui est utilisé dans le décodeur de correction d'erreur pour le code cyclique à différence réduite (272, 190), du fait que le registre de syndrome est affecté par la correction du bit devant être déterminé, dans un cas o la correction est appliquée de manière erronée sur le bit qui a été déterminé comme étant correct selon la détermination logique à la majorité, une influence d'une telle correction erronée est étendue aux bits successifs. Par conséquent, en réalisant de manière erronée la correction vis à vis du bit qui a été déterminé comme étant correct, la probabilité de correction erronée devient inversement forte, et la capacité de correction d'erreur devient faible. Un but principal de la présente invention est par conséquent de procurer un décodeur de correction d'erreur capable de rendre la faible la probabilité de correction erronée. Un autre but de la présente invention est de procurer un décodeur de correction d'erreur capable d'augmenter la capacité de correction d'erreur. Dans un premier aspect, la présente invention est un décodeur de correction d'erreur qui décode un code en utilisant un procédé de décodage logique à la majorité, caractérisé en ce qu'une correction d'erreur est considérée comme sans succès si le nombre de bits corrigés inclus dans le code est supérieur à un premier nombre prédéterminé. Dans un deuxième aspect, la présente invention est un décodeur de correction d'erreur qui réalise une correction d'erreur pour des données ayant une structure de cadre qui sont encodées en un code de produit par un code cyclique susceptible d'être décodé par une logique à la majorité et composé de blocs comprenant chacun un code ou une combinaison de codes ayant une capacité de correction d'erreur élevée, caractérisé en ce que le décodeur de correction d'erreur comporte une première mémoire de drapeau qui stocke un premier drapeau indicatif d'un résultat d'une correction d'erreur dans une direction de ligne, et en ce que, au moment o une correction d'erreur dans une direction de colonne doit être réalisée après la correction d'erreur dans la direction de ligne, aucune correction d'erreur n'est réalisée en ce qui concerne un bit devant être déterminé si le premier drapeau correspondant au bit devant être déterminé indique que la correction d'erreur dans la direction de ligne est couronnée de succès. Dans un troisième aspect, la présente invention se rapporte à un décodeur de correction d'erreur qui réalise une correction d'erreur pour des données ayant une structure de cadre qui sont encodées en un code de produit par un code cyclique susceptible d'être décodé par une logique à la majorité et composé de blocs comprenant chacun un code ou une combinaison de codes ayant une capacité de correction d'erreur élevée, caractérisé en ce que le décodeur de correction d'erreur comporte une deuxième mémoire de drapeau qui stocke un deuxième drapeau indicatif d'un résultat d'une correction d'erreur, et des moyens de logique à la majorité qui déterminent si une correction d'erreur pour chacun des bits constituant un bloc est nécessaire ou non, et en ce que, si une valeur de seuil qui est utilisée pour la détermination par les moyens de logique à la majorité est égale ou supérieure à une quatrième valeur prédéterminée, la détermination est réalisée en se référant au deuxième drapeau, et si la valeur de seuil est inférieure à la quatrième valeur prédéterminée, la détermination est réalisée sans se référer au deuxième drapeau. Dans le premier aspect, il est à noter que si le nombre de bits corrigés par la correction d'erreur dans la direction de colonne devient plus important, la probabilité de correction erronée devient plus forte. Alors, en comptant le nombre de signaux de correction délivrés chacun par les moyens de logique à la majorité et indiquant que la correction d'erreur est nécessaire, le nombre de bits corrigés est compté. Si et lorsque le nombre de bits corrigés est égal ou supérieur à la première valeur prédéterminée, la correction d'erreur est considérée de manière forcée comme sans succès. Dans le deuxième aspect, en notant un résultat de la correction d'erreur dans la direction de ligne (qui peut être appelée simplement par la suite " correction d'erreur de direction de ligne ") ayant une capacité de correction d'erreur élevée, le résultat de la correction d'erreur de direction de ligne est respectée. Par ailleurs, dans une situation o les corrections d'erreur de direction de ligne sont sans succès en ce qui concerne la plupart des blocs, le nombre de bits corrigés par la correction d'erreur dans la direction de colonne (qui peut être appelée simplement par la suite " correction d'erreur de direction de colonne ") devient important. D'une manière similaire au premier aspect, en pareil cas, il est à noter que la probabilité pour que le résultat de la correction d'erreur de direction de colonne soit erronée devient également importante. Plus spécialement, après la correction d'erreur de direction de ligne, au moment o la correction d'erreur de direction de colonne doit être réalisée, si un résultat de la correction d'erreur de direction de ligne, c'est-à-dire le premier drapeau correspondant au bit devant être déterminé, indique que la correction d'erreur de direction de ligne pour un bit devant être déterminé est couronnée de succès, la correction d'erreur de direction de colonne n'est pas réalisée pour le bit devant être déterminé. A ce moment là, une sortie des moyens de logique à la majorité est rendue invalide de manière forcée par exemple. Par ailleurs, avant de réaliser la correction d'erreur de direction de colonne, le nombre de blocs corrigés avec succès par la correction d'erreur de direction de colonne est compté par des premiers moyens de comptage, et si une valeur de comptage est inférieure à une deuxième valeur prédéterminée, le nombre de bits corrigés par la correction d'erreur de direction de colonne est en outre compté par des deuxièmes moyens de comptage. Si une valeur de comptage des deuxièmes moyens de comptage est égale ou supérieure à une troisième valeur prédéterminée, la correction d'erreur de direction de colonne est considérée comme sans succès. Ensuite, en supprimant la probabilité de correction erronée, la correction d'erreur de direction de colonne et le décodage sont réalisés. Dans le troisième aspect, au moment o la correction d'erreur de direction de ligne doit être réalisée après la correction d'erreur de direction de colonne, par exemple lorsque la valeur de seuil des moyens de logique à la majorité est égale ou supérieure à la quatrième valeur prédéterminée, on détermine, en se référant à un résultat de la correction d'erreur de direction de colonne, c'est-à-dire au deuxième drapeau, si la correction d'erreur de direction de ligne est nécessaire ou non, et si la valeur de seuil des moyens de logique à la majorité est inférieure à la quatrième valeur prédéterminée, on détermine, sans se référer au résultat de la correction d'erreur de direction de colonne, si la correction d'erreur de direction de ligne est nécessaire ou non. Selon la présente invention, dans la correction d'erreur de direction de colonne après la correction d'erreur de direction de ligne, ou dans la correction d'erreur de direction de ligne après la correction d'erreur de direction de colonne, la capacité de correction d'erreur est accrue. Par ailleurs, dans la correction d'erreur de direction de colonne après la correction d'erreur de direction de ligne, la probabilité de correction erronée devient également faible. Les buts, caractéristiques, aspects et avantages décrits ci- dessus, ainsi que d'autres, de la présente invention apparaîtront à la lecture de la description détaillée suivante de la présente invention faite en liaison avec les dessins annexés. La figure 1 est un schéma de principe montrant une forme de réalisation selon la présente invention; La figure 2 est un schéma de circuit montrant un exemple d'un générateur de temporisation; La figure 3 est un schéma de circuit montrant un exemple d'un circuit de comptage de nombre de blocs décodés sans succès; la figure 4 est un schéma de circuit montrant un exemple d'un circuit de comptage de nombre de bits corrigés; La figure 5 est un schéma de circuit montrant un exemple d'un circuit de drapeau d'erreur; La figure 6 est un diagramme temporel montrant un exemple d'une opération de correction d'erreur de direction de colonne dans un cas o le nombre de blocs décodés sans succès est faible dans une correction d'erreur de direction de colonne dans un premier temps; La figure 7 est un diagramme temporel montrant un exemple d'une opération de correction d'erreur de direction de colonne dans un cas o le nombre de blocs décodés sans succès est important dans la correction d'erreur de direction de colonne; et La figure 8 est un diagramme temporel montrant un exemple d'une opération de correction d'erreur de direction de ligne après la correction d'erreur de direction de colonne. La figure 1 montre une structure d'un décodeur de correction d'erreur 10 de cette forme de réalisation selon la présente invention, et la structure et un fonctionnement de cette forme de réalisation représentée vont être décrits en se référant aux figures 1 à 5. Dans le décodeur de correction d'erreur 10, en utilisant un procédé de décodage logique à la majorité comme procédé de décodage destiné à décoder un code de cycle à différence réduite (272, 190), il est possible de corriger un mot de code bit par bit en décalant de manière cyclique le mot. De plus, avant de réaliser une correction d'erreur de direction de colonne, un signal j qui est entré par une borne 12 et passe à un niveau haut au moment o la correction d'erreur de direction de colonne doit être réalisée, et un signal k qui est entré par une borne 14 et passe à un niveau bas au moment o une première correction d'erreur de direction de ligne doit être réalisée sont entrés à l'avance dans un générateur de temporisation 16. Par ailleurs, un commutateur 18 est basculé vers une borne 18a de telle sorte qu'une adresse h peut être appliquée sur une mémoire de drapeau 20 qui sauvegarde un résultat de la première correction d'erreur de direction de ligne. La mémoire de drapeau 20 stocke le résultat de la première correction d'erreur de direction de ligne sous forme d'un drapeau. Dans la mémoire de drapeau 20, un drapeau de niveau haut indicatif d'un succès de la correction d'erreur est placé dans un cas o à la fois la correction d'erreur et le CRC sont couronnés de succès, et par ailleurs, un drapeau de niveau bas indicatif d'une correction d'erreur sans succès est placé de manière similaire dans une mémoire de drapeau 134 (décrite plus tard). Premièrement, si un signal de début de décodage 1 est entré par une borne 22, un signal d'initialisation a destiné à initialiser le décodeur de correction d'erreur 10 est généré par des bascules de type D 24 et 26 et une porte 28 incluse dans le générateur de temporisation 16 représenté sur la figure 2, et un registre de syndrome 30, un compteur 32 destiné à compter le nombre de codes cycliques, un compteur 36 dans un circuit de comptage de nombre de blocs décodés sans succès 34, et un compteur 40 dans un circuit de comptage de nombre de bits corrigés 38 sont chacun remis à zéro. Un compteur synchrone 42 de 9 bits, qui est remis à zéro tous les 273 bits, est chargé avec 272 bits lors un front montant d'une horloge intérieure n qui est entré par une borne 44 et a une très grande vitesse. Il résulte d'un tel chargement qu'un signal de sortie w, c'est-à-dire un signal de remise à zéro provenant d'une porte ET à trois entrées 46 (figure 2), passe au niveau bas, et le compteur 42 est remis à zéro lors du front montant de l'horloge intérieure n. Par ailleurs, un tel signal de remise à zéro w est appliqué sur le compteur 32, par l'intermédiaire d'une porte NON 48, sous la forme d'un signal de comptage, et le compteur 32 est par conséquent incrémenté ou compte. Par ailleurs, le signal d'initialisation a est également appliqué sur une bascule de type RS 54 (figure 2), en passant par une porte NON 50 et une bascule de type D 52, sous la forme d'une entrée d'initialisation, et la bascule de type RS 54 est par conséquent amenée dans son état initialisé. Un signal inversé de l'horloge n est appliqué sur une porte ET 56 en passant par une porte NON 58, et le signal inversé de l'horloge n subit une opération logique avec une sortie d'une borne Q de la bascule de type RS 54. Une sortie b de la porte ET 56 est appliquée sur le registre de syndrome 30 qui est alors décalé d'un bit vers la droite lors d'un front montant de la sortie b. A la suite de cela, un commutateur 60 (figure 1) est fermé, et un commutateur 62 est basculé vers une borne 62a, et un mot de code du code cyclique à différence réduite (272, 190) est par conséquent chargé dans le registre de syndrome 30 par une borne 64 en synchronisme avec la sortie b. Un signal d destiné à décaler un registre de données 66 (figure 1) est amené à un niveau bas par des portes ET 68 et 70 au moment o le compteur 42 indique " 272 ", c'est-à-dire au moment o le signal de sortie w de la porte ET à trois entrées 46 passe au niveau bas; toutefois, le signal d présente par ailleurs la même forme d'onde que le signal b. De plus, le registre de syndrome 30 est un circuit de division ayant une fonction de rétroaction, et le registre de syndrome 30 indique une valeur spécifique qui n'est pas nulle une fois que les données de 272 bits sont chargées dans un cas o les données ne sont pas un mot de code du code (272, 190). Par ailleurs, il y a un cas o le registre de données 66 est construit avec 190 bits selon la structure du système; toutefois, dans cette forme de réalisation représentée, le registre de données 66 est constitué par un registre à décalage de 272 bits par souci de simplification. De plus, un commutateur 72 est maintenu dans son état ouvert jusqu'à ce que le succès du décodage soit confirmé. Avant de procéder à une description d'une opération de comptage du nombre de blocs décodés sans succès à un moment o les données sont chargées, qui est une des caractéristiques de cette forme de réalisation représentée, le compteur 32 et des mémoires mortes 74 et 76 vont être décrits. Le compteur 32 compte chaque fois que le compteur 42 indique " 272 ", et par conséquent, le compteur 32 est capable de compter le nombre de cycles du registre de données 66. La mémoire morte 74 ayant une adresse qui est déterminée par une valeur du compteur 32, selon le tableau 1 suivant, délivre une valeur de seuil e pour un circuit logique à la majorité 78 en fonction du nombre de cycles, un signal i qui amène le circuit logique à la majorité 78 dans un état actif en passant par une porte ET 80, et un signal o qui met un circuit de drapeau d'erreur 84 dans un état actif en passant par une porte ET 82. Tableau 1 Contenu de la mémoire morte 74 Entrée Sortie Sortie du Valeur de Sortie vers Sortie vers compteur 32 seuil e la porte 80 la porte 82 0 15 L L 1 15 L L 2 15 H H 3 14 H H 4 13 H H 12 H H 6 11 H H 7 10 H H 8 9 H H 9 15 L H 15 L L Au moment o une valeur de comptage du compteur 32 est de " 1 ", les données provenant de la borne 64 sont chargées dans le décodeur de correction d'erreur 10, et au moment o la valeur de comptage du compteur 32 indique une des valeurs " 2 " à " 8 à, la correction d'erreur est réalisée, et au moment o le compteur 32 est à " 9 ", un commutateur 72 est fermé de telle sorte que les données après décodage sont délivrées grâce à une borne 86 à l'extérieur du décodeur de correction d'erreur 10, et au moment o le compteur 32 indique " 1 "0, une sortie d'une porte 90 passe à un niveau haut, et la bascule de type RS 54 est par conséquent réinitialisée par l'intermédiaire d'une porte OU 92, et le décodage est alors terminé. De plus, dans cette forme de réalisation représentée, la modification suivante peut être considérée. Premièrement, même si la valeur de comptage du compteur 32 est une valeur inférieure à " 8 ", dans un cas o une valeur du registre de syndrome 30 est de " 0 > et un circuit de contrôle CRC 94 détermine que la correction d'erreur est correcte, un signal g qui est délivré par le circuit de drapeau d'erreur 84 et indique le succès du décodage passe au niveau haut, et la bascule de type RS 54 est par conséquent réinitialisée par l'intermédiaire d'une bascule du type D 96, d'une porte NON 98, d'une porte ET 100 et de la porte OU 92. Ensuite, après la fin du cycle dans lequel le signal g passe à un niveau haut, le commutateur 72 est fermé, et les données après décodage peuvent être délivrées par la borne 86. Un calcul du nombre de blocs décodés avec succès dans la première correction d'erreur de direction de ligne avant de réaliser la correction d'erreur de direction de colonne se fait comme suit: En chargeant les données dans le registre de données 66, c'est-à-dire à un moment o la valeur de comptage du compteur 32 est à " 1 ", une sortie d'une porte 102 passe au niveau haut, et un signal m provenant d'une porte ET à trois entrées 104 passe à un niveau haut, et le compteur 36 du circuit de comptage de nombre de blocs décodés sans succès 34 est par conséquent amené dans son état actif. L'adresse h destinée à se référer à un résultat de la correction d'erreur de direction de ligne pour un bloc qui comprend un bit délivré au registre de données 66 est alors délivrée par le compteur 42. L'adresse h est délivrée à la mémoire de drapeau 20 par l'intermédiaire du commutateur 18, et en réponse à cela, la mémoire de drapeau 20 délivre le résultat de la correction d'erreur de direction de ligne pour le bit. Le résultat de la correction d'erreur de direction de ligne est appliqué sur le circuit de comptage de nombre de blocs décodés sans succès 34 sous forme d'un signal p en passant par une porte NON 106. Sur une porte ET 108 du circuit de comptage de nombre de blocs décodés sans succès 34 qui reçoit le signal p du résultat de la correction d'erreur de direction de ligne, en dehors du signal p, le signal inversé de l'horloge intérieure n qui est inversé par une porte NON 110 est appliqué. Par conséquent, si le signal p est à un niveau haut indicatif du manque de succès de la correction d'erreur, le compteur 36 compte. En accumulant le signal p au niveau haut, le nombre de blocs sans succès dans la première correction d'erreur de direction de ligne peut être compté. Dans un cas o le nombre de blocs décodés sans succès dans la correction d'erreur de direction de ligne est important à un degré tel qu'une borne RCO du compteur 36 est amenée à un niveau haut, un signal q est maintenu dans un état de niveau haut par une porte NON 112 et une porte ET 114. De plus, si le signal j est à un niveau bas, c'est-à-dire si la correction d'erreur de direction de ligne doit être réalisée, le signal q passe à un niveau bas. Une opération de correction d'erreur est ensuite réalisée à la fin du chargement de données. La mémoire morte 76 délivre le signal c en fonction du tableau 2 suivant. Le signal c remplit une fonction d'opération logique sur un signal de correction délivré par le circuit logique à la majorité 78 en fonction de trois modes incluant un premier mode du premier décodage de direction de ligne, un deuxième mode de décodage de direction de colonne et un troisième mode de deuxième décodage de direction de ligne après le décodage de direction de colonne. Comme cela peut se voir dans le tableau 2, dans le premier mode, les signaux j et k sont tous deux au niveau bas, et par conséquent, indépendamment de la valeur de comptage du compteur 32, c'est-à-dire indépendamment d'un niveau bas ou d'un niveau haut d'une sortie de la porte 116, la mémoire morte 76 délivre le signal c d'un niveau haut. Par ailleurs, dans le troisième mode, le signal j passe au niveau bas et le signal k passe à un niveau haut, et par conséquent, si la valeur de comptage du compteur 32 est autre que " 8 ", c'est-à-dire si la sortie de la porte 116 est à un niveau bas, la mémoire morte 76 délivre le signal c à un niveau bas, et si la valeur de comptage du compteur 32 est " 8 "; c'est-à-dire si la sortie de la porte 116 est à un niveau haut, la mémoire morte 76 délivre le signal c à un niveau haut. De plus, au moment o la valeur de comptage du compteur 32 est 8, la valeur de seuil e est à une valeur minimum. Par ailleurs, dans le deuxième mode, le signal j passe à un niveau haut, et par conséquent, la mémoire morte 76 délivre le signal c à un niveau bas indépendamment de la valeur de comptage du compteur 32. Par ailleurs, " d " représenté dans le tableau 2 n'a rien à voir avec la détermination du signal c. Par ailleurs, la porte 116 délivre un signal de niveau haut uniquement une fois que la valeur de comptage du compteur 32 indique " 8 ". Tableau 2 Contenu de la mémoire morte 76 Entrée Sortie de la porte 16 Signal j Signal k Signal c d L L H L L H L H L H H d H d L La correction d'erreur de direction de colonne commence en réponse au fait que le commutateur est ouvert après le chargement des données de 272 bits et le commutateur 62 est basculé vers la borne 62b. Après ces opérations, le signal j passe à un niveau haut, et par conséquent, le circuit logique à la majorité 78 qui a été fixé à un état o le circuit logique à la majorité 78 délivre un niveau bas (signal invalide) devient à ce moment là actif, et par conséquent, il devient possible pour le circuit logique à la majorité 78 de délivrer un signal autre qu'un niveau bas en fonction d'un résultat d'une détermination à la majorité en utilisant la sortie du circuit de calcul de somme de syndrome 88. Seul le registre de syndrome 30 est alors décalé d'un bit vers la droite par la sortie b car le code cyclique à différence réduite (272, 190) est à l'origine un code obtenu en réduisant d'un bit un signal cyclique à différence (273, 191). En réalisant la correction d'erreur de direction de colonne dans un cas o les corrections d'erreur d'un grand nombre de blocs sont couronnées de succès dans le premier mode, c'est-à-dire la première correction d'erreur de direction de ligne, c'est-à-dire dans un cas o le signal q est à un niveau bas, le signal j est toujours à un niveau haut et le signal c est toujours à un niveau bas. Par conséquent, le résultat de décodage du premier décodage de direction de ligne, qui est délivré par la mémoire de drapeau 20 et pour le bloc comprenant le bit corrigé, est appliqué sur une porte ET 130 par l'intermédiaire d'une porte ET 124, d'une porte NON-OU 126 et d'une porte OU 128, et subit un ET logique avec la sortie du circuit logique à la majorité 78. Par conséquent, même si la sortie du circuit logique à la majorité 78 est à un niveau haut grâce auquel la correction d'erreur est désignée, lorsque la sortie de la mémoire de drapeau 20 est à un niveau haut, c'est-à-dire que la sortie de la mémoire de drapeau 20 indique le succès de la correction d'erreur, la sortie de la porte ET 130 passe à un niveau bas, et la sortie à un niveau bas est par conséquent appliquée sur les portes OU exclusif 122 et 132 respectivement, et le registre de syndrome 30 et le registre de données 66 sont par conséquent simplement amenés à fonctionner de manière respective. C'est-à- dire que, uniquement dans un cas o le drapeau de la mémoire de drapeau 20 indique le succès de la correction d'erreur, en rendant invalide (niveau bas) de manière forcée la sortie du circuit logique à la majorité 78, une situation dans laquelle aucune correction d'erreur n'est réalisée est mise en oeuvre. L'opération de correction d'erreur par les portes OU exclusif 122 et 132 est réalisée uniquement au moment o la sortie de la mémoire de drapeau 20 est à un niveau bas (le manque de succès de la correction) et la sortie du circuit logique à la majorité 78 est à un niveau haut. De plus, dans le premier mode, c'est-à-dire dans la première correction d'erreur de direction de ligne, du fait que le signal c est toujours à un niveau haut, indépendamment d'une sortie de la mémoire de drapeau 134, l'opération de correction est réalisée en fonction de la sortie du circuitlogique à la majorité 78 du fait que le commutateur 18 est basculé vers la borne 18a dans la correction d'erreur de direction de ligne. Dans la mémoire de drapeau 134 se trouvent les résultats de correction respectifs des corrections d'erreur de direction de colonne par rapport à un train de bit du cadre en vue de la direction de colonne. D'autre part, l'opération de correction d'erreur dans un cas o les corrections d'erreur d'un grand nombre de blocs sont sans succès dans la première correction d'erreur de direction de ligne, c'est à dire dans le cas du niveau haut du signal q. est fondamentalement la même que l'opération dans le cas décrit ci-dessus o la correction d'erreur d'un grand nombre de blocs est couronnée de succès; toutefois, une condition selon laquelle le décodage est couronné de succès ou est sans succès est modifiée en fonction du signal s délivré par le circuit de comptage de nombre de bits corrigés 38. Si un signal de correction r d'un niveau haut est appliqué sur une porte ET 138 du circuit de comptage de nombre de bits corrigés 38, le signal de correction r subit une opération logique grâce à la porte ET 138 avec le signal inversé obtenu par inversion de l'horloge intérieure n par une porte NON 136, et par conséquent, le compteur 40 qui compte le nombre de bits corrigés compte. Lorsque le nombre de bits corrigés atteint une valeur prédéterminée, une borne RCO du compteur 40 qui peut compter en réalisant la correction d'erreur de direction de colonne passe à un niveau haut grâce au signal j, le signal s est maintenu à la sortie dans un niveau haut grâce à une porte NON 140 et une porte ET 142, et le compteur 40 est par conséquent amené dans un état d'attente par le signal s. En fonction du signal s, le circuit de drapeau d'erreur 84 change la condition de succès de décodage. Un circuit de drapeau d'erreur conventionnel est représenté sur la figure 5. Si l'on se réfère à la figure 5, le circuit de drapeau d'erreur conventionnel détermine si le décodage est couronné ou non de succès sur la base d'une sortie d'un circuit de détection de zéro 144 qui délivre un niveau haut au moment o un contenu v du registre de syndrome est à zéro, et un signal de résultat de contrôle CRC u est entré dans le circuit de contrôle CRC. Toutefois, dans le circuit de drapeau d'erreur 84 utilisé dans cette forme de réalisation représentée, la condition de succès de décodage est modifiée en fonction de deux modes de la direction de ligne et de la direction de colonne comme cela est représenté sur la figure 5. Plus spécialement, dans le circuit de drapeau d'erreur conventionnel, si la sortie du registre de syndrome arrive à zéro, et si le circuit de contrôle CRC détermine que cela est correct, le décodage est couronné de succès; toutefois, une telle condition peut être appliquée uniquement à la correction d'erreur de direction de ligne et à la correction d'erreur de direction de colonne dans un cas o un grand nombre de blocs est décodé de manière successive dans la première correction d'erreur de direction de ligne. La raison est la suivante. En réalisant la correction d'erreur de direction de colonne après la première correction d'erreur de direction de ligne o le décodage d'un grand nombre de blocs est sans succès, le signal q passe à un niveau haut. Si le nombre de bits corrigés dans la correction d'erreur de direction de colonne est alors supérieur à une valeur prédéterminée, le signal s passe à un niveau haut, et une sortie d'une porte NON- ET 146 passe par conséquent à un niveau bas. Par conséquent, même si les conditions de succès de décodage conventionnelles sont satisfaites, on détermine grâce à une porte ET à trois entrées 148 que le décodage est sans succès. De plus, une bascule de type D 150 est prévue pour empêcher le signal g d'être amené de manière erronée à un niveau haut au moment du chargement de données, ou au moment o le circuit de contrôle CRC 94 est réinitialisé pour chaque cycle. De plus, en réalisant la correction d'erreur de direction de ligne, le signal g est sauvegardé dans un bit de la mémoire de drapeau 20 pour la correction d'erreur de direction de ligne correspondant à un bloc pour lequel la correction d'erreur est réalisée après la fin de l'opération de décodage. En réalisant la correction d'erreur de direction de colonne, le signal g est sauvegardé dans un bit de la mémoire de drapeau 134 pour la correction d'erreur de direction de colonne correspondant à une colonne pour laquelle la correction d'erreur est réalisée, après la fin de l'opération de décodage. Le circuit de contrôle CRC 94 va maintenant être décrit. Lorsque le signal de sortie w de la porte ET à trois entrées 46 passe à un niveau bas, un signal t délivré par la porte ET 118 passe également à un niveau bas, et le circuit de contrôle CRC 94 est par conséquent remis à zéro lors d'un front montant du signal t. Le circuit de contrôle CRC 94 qui est ainsi réinitialisé par le signal t recherche, dans l'opération de correction d'erreur, des données provenant de la porte OU exclusif 122 pendant une période à la sortie f d'un comparateur 120 qui indique un niveau haut, c'est-à-dire pendant une période o la valeur de comptage du compteur 42 indique " 0 > à " 189 " de façon à contrôler les données. Lorsque le circuit de contrôle CRC 94 détermine que les données sont correctes, le circuit de contrôle CRC 94 délivre le signal u d'un niveau haut au circuit de drapeau d'erreur 84. La deuxième correction d'erreur de direction de ligne après la correction d'erreur de direction de colonne, qui est une des caractéristiques de la présente invention, n'est pas modifiée par rapport à la correction d'erreur de direction de colonne dans une opération de base, excepté les points suivants. Plus spécialement, le commutateur 18 est tout d'abord basculé vers la borne 18b, et le résultat de correction dans la direction de colonne qui est stocké dans la mémoire de drapeau 134 sous forme d'un drapeau est par conséquent délivré par une porte 152, et selon le résultat de correction, le signal de correction r délivré par le circuit logique à la majorité 78 est commandé. A ce stade, la deuxième correction d'erreur de direction de ligne est différente de la correction d'erreur de direction de colonne. Par ailleurs, la deuxième correction d'erreur de direction de ligne est différente en des points o le circuit de comptage de nombre de blocs décodés sans succès 34 n'est pas mis en oeuvre, et o le signal c passe à un niveau haut pendant un dernier cycle de l'opération de correction au moment o la valeur de seuil e est à " 9 ", et par conséquent, une correction d'erreur est réalisée sans se référer au résultat de correction antérieur (mémoire de drapeau 134). De plus, la première correction d'erreur de direction de ligne est réalisée d'une manière similaire à une correction d'erreur conventionnelle, et le signal c passe toujours au niveau haut, et la sortie du circuit logique à la majorité 78 n'est par conséquent pas influencée. Un fonctionnement d'un tel décodeur de correction d'erreur 10 va être décrit plus spécialement en se référant aux figures 6 à 8. Premièrement, la correction d'erreur de direction de colonne dans un cas o le nombre de blocs décodés sans succès est faible dans la première correction d'erreur de direction de ligne va être décrite en se référant à la figure 6. Comme cela est représenté sur la figure 6, le signal c est toujours à un niveau bas en pareil cas, et la correction d'erreur est par conséquent réalisée en se référant au résultat de correction stocké dans la mémoire de drapeau 20. Le circuit logique à la majorité 78 est validé par le signal i, et la sortie à un niveau haut désignant la correction, qui est délivrée par le circuit logique à la majorité 78, subit un ET logique avec la sortie du résultat de correction de la mémoire de drapeau 20 grâce à la porte ET 130. Il en résulte que le signal de correction r désignant la correction est délivré, et le compteur 40 du circuit de comptage de nombre de bits corrigés 38 compte. Par ailleurs, le compteur 36 du circuit de comptage de nombre de blocs décodés sans succès 34 est validé par le signal m, le compteur 36 compte le nombre de drapeaux sans succès délivrés par la mémoire de drapeau 20, c'est-à-dire le nombre de blocs décodés sans succès. Dans le cas de la figure 6, une valeur de comptage totale du compteur 36 est égale ou inférieure à une valeur prédéterminée, et le signal q est par conséquent appliqué sur le circuit de drapeau d'erreur 84 avec un niveau bas. Dans cette forme de réalisation représentée, la valeur de seuil du nombre de blocs avec succès est déterminée comme étant " 64 ", et la valeur prédéterminée est réglée à " 209 " (= 273 - 64). Par conséquent, si la valeur de comptage du compteur 36 est égale ou inférieure à " 209 ", on détermine que le nombre de blocs avec succès est supérieur à " 64 ", et le signal q d'un niveau bas est délivré. Dans le cas de la figure 6, du fait que la valeur de comptage est de " 120 ", la condition selon laquelle la valeur de comptage est égale ou inférieure à " 209 " est satisfaite, et une fréquence suivant laquelle la correction d'erreur apparaît dans la correction d'erreur de direction de colonne est faible. Par conséquent, pendant une période de traitement indiquée par le signal o dans le circuit de drapeau d'erreur 84, similaire au circuit conventionnel, le contrôle des données est réalisé en fonction du signal v provenant du registre de syndrome 30 et du signal de résultat de contrôle u provenant du circuit de contrôle CRC 94. En pareil cas, le contenu du registre de syndrome 30 est totalement à zéro, et le signal de résultat de contrôle u indiquant que les données sont correctes est délivré par le circuit de contrôle CRC 94, et le signal de succès de décodage g d'un niveau haut indiquant que le décodage est couronné de succès est par conséquent délivré par le circuit de drapeau d'erreur 84. Le résultat décodé est alors sauvegardé. De plus, il est possible d'évaluer si le nombre de blocs décodés avec succès est ou non égal ou supérieur à la valeur prédéterminée en comptant directement le nombre de blocs décodés avec succès sans compter le nombre de blocs décodés sans succès. Ensuite, la correction d'erreur de direction de colonne dans un cas o le nombre de blocs décodés sans succès est important à la suite de la correction d'erreur de direction de ligne va être décrite en se référant à la figure 7. D'une manière similaire à la figure 6, comme cela est représenté sur la figure 7, le signal de correction r d'un niveau haut grâce auquel est désignée la correction est appliqué sur le circuit de comptage de nombre de bits corrigés 38. En réponse à l'entrée du signal de correction r, le compteur 40 dans le circuit de comptage de nombre de bits corrigés 38 compte. Par ailleurs, le compteur 36 du circuit de comptage de nombre de blocs décodés sans succès 34 est validé par le signal m, et le compteur 36 compte le nombre de blocs pour chacun desquels le décodage est sans succès dans la première correction d'erreur de direction de ligne. Dans ce cas représenté, la valeur de comptage du compteur 36 est de " 210 ". Par conséquent, la valeur de comptage du compteur 36 dépasse la valeur prédéterminée de " 209 ", et le signal q d'un niveau haut est par conséquent appliqué sur le circuit de drapeau d'erreur 84. Le circuit de drapeau d'erreur 84 modifie alors la condition de succès de décodage en fonction du signal s provenant du circuit de comptage de nombre de bits corrigés 38. Plus spécialement, la condition de succès de décodage est modifiée en fonction du fait que le compteur 40 du circuit de comptage de nombre de bits corrigés 38 indique ou non une valeur de comptage égale ou supérieure à une valeur prédéterminée. La valeur prédéterminée est alors mise à " 16 ", par exemple, dans la correction d'erreur de direction de colonne. Par conséquent, si le compteur 40 compte une valeur de comptage égale ou supérieure à " 16 ", on détermine que le décodage est sans succès, et lorsque la valeur de comptage du compteur 40 est inférieure à " 16 ", le traitement est réalisé en fonction du signal v et du signal m. Dans le cas de la figure 7, du fait que la valeur de comptage du compteur 40 est de " 16 ", la condition selon laquelle la valeur de comptage est égale ou supérieure à " 16 " est satisfaite, on détermine que le décodage est sans succès, et le signal g d'un niveau bas est par conséquent délivré. Si la valeur de comptage du compteur 40 est inférieure à " 16 ", dans le circuit de drapeau d'erreur 84, le contrôle de donnée est réalisé de la même manière que dans l'état de la technique. De plus, la valeur prédéterminée est réglée à " 16 D par exemple dans la correction d'erreur de direction de colonne; toutefois, la valeur prédéterminée peut être réglée à " 14 ", par exemple, en réalisant la correction d'erreur de direction de ligne par rapport à un mot de code n'ayant pas une forte capacité de correction d'erreur tel que le code CRC. Par ailleurs, la deuxième correction d'erreur de direction de ligne après la correction d'erreur de direction de colonne va être décrite en se référant à la figure 8. Sur la figure 8, le signal c est à un niveau bas jusqu'au moment o la valeur de seuil e appliquée sur le circuit logique à la majorité 78 atteint une valeur prédéterminée. La valeur prédéterminée de la valeur de seuil e est une valeur minimum, c'est-à-dire " 9 " par exemple. Par conséquent, dans cette forme de réalisation représentée, le signal c est à un niveau bas depuis le moment o la valeur de seuil est de " 15 " jusqu'au moment o la valeur de seuil est de " 10 ". Dans ce cas, le résultat de décodage de la direction de colonne stocké dans la mémoire de drapeau 134 est consulté et une opération similaire à celle de la figure 6 ou de la figure 7 est réalisée, et le nombre de bits corrigés est compté par le circuit de comptage de nombre de bits corrigés 38. Alors, si la valeur de seuil e atteint la valeur minimum, c'est-à-dire " 9 " dans cette forme de réalisation représentée, c'est-à-dire le dernier cycle, le signal c atteint un niveau haut, et par conséquent le résultat de décodage stocké dans la mémoire de drapeau 134 n'est pas consulté. Par conséquent, le signal de correction r qui désigne la correction et est délivré par le circuit logique à la majorité 78 est appliqué sur le circuit de comptage de nombre de bits corrigés 38 tel que, et le compteur 40 compte. Le contrôle de donnée similaire à celui de l'état de la technique est alors réalisé dans le circuit de drapeau d'erreur 84 pendant une période représentée par le signal o, et si le décodage est couronné de succès, le signal de succès de décodage g passe au niveau haut. Les données pour lesquelles le décodage est couronné de succès sont alors sauvegardées. Selon le décodeur de correction d'erreur 10 décrit ci-dessus, il est possible de réduire la probabilité de correction erronée avec une taille de circuit inférieure à celle de l'état de la technique. Par ailleurs, il est possible de réduire le taux d'erreur et d'augmenter la capacité de correction d'erreur du fait que la correction erronée est empêchée d'apparaître. Plus spécialement, dans le procédé de décodage logique à la majorité utilisé dans le décodeur de correction d'erreur 10 pour le code cyclique à différence réduite (272, 190), le registre de syndrome est affecté par la correction du bit devant être déterminé. Par conséquent, dans un cas o la correction est en outre appliquée par la détermination logique à la majorité par rapport au bit qui a été déterminé comme étant correct, l'influence de cette correction erronée est étendue au bit suivant. Par conséquent, en enlevant le bit qui a été déterminé comme étant correct des bits devant être corrigés, la capacité de correction d'erreur est nettement augmentée. Par conséquent, si l'on détermine, en se référant au résultat de la première correction d'erreur de direction de ligne au moment o la correction d'erreur de direction de colonne doit être réalisée, qu'un bit pour lequel la première correction d'erreur de direction de ligne est couronnée de succès, il est possible d'enlever le bit des bits devant être soumis à la correction d'erreur de direction de colonne. La raison pour laquelle le résultat de correction de la première correction d'erreur de direction de ligne peut être consulté est la suivante: dans la structure de données de la télédiffusion multiplex FM mobile, le CRC de 14 bits est ajouté au bloc de direction de ligne, et la capacité de correction d'erreur de la correction d'erreur de direction de ligne devient par conséquent très importante comparée à la capacité de correction d'erreur de la direction de colonne. Le CRC est un des codes ou une des combinaisons de code ayant une forte capacité de correction d'erreur. En pareil cas, si le résultat de correction d'erreur de la direction de colonne est consulté de manière inconditionnelle en réalisant la deuxième correction d'erreur de direction de ligne, il y a une possibilité pour que la capacité de correction d'erreur soit réduite, et par conséquent, au moment o la deuxième correction d'erreur de direction de ligne doit être réalisée, il est impossible de consulter le résultat de correction de la correction d'erreur de direction de colonne. Afin de supprimer la détérioration du taux d'erreur qui est provoquée par l'influence de la correction erronée dans la correction d'erreur de direction de colonne, il est nécessaire de réduire la fréquence de la correction erronée dans la correction d'erreur de direction de colonne, ou bien il est nécessaire de réaliser la deuxième correction d'erreur de direction de ligne après la correction d'erreur de direction de colonne en observant à l'avance la correction erronée qui apparaît dans la réalisation de la correction d'erreur de direction de colonne. La première solution utilise un principe simple selon lequel, lorsque le nombre de bits d'erreur provoqués par un bruit est plus important, la correction erronée apparaît facilement. Par exemple, comparé à un cas o la correction d'erreur pour des blocs de plus de 100 est couronnée de succès dans la première correction d'erreur de direction de ligne, dans un cas o la correction d'erreur pour seulement quelques blocs est couronnée de succès dans la première correction d'erreur de direction de ligne, la fréquence de correction erronée dans la correction d'erreur de direction de colonne devient très importante. Par conséquent, dans un cas o le nombre de blocs à succès dans la première correction d'erreur de direction de ligne est faible, il est nécessaire d'utiliser un procédé de correction d'erreur selon lequel la correction erronée est supprimée lors de la réalisation de la correction d'erreur de direction de colonne. Comme procédé de suppression de la correction erronée dans la réalisation de la correction d'erreur de direction de colonne, comme cela est représenté dans les formes de réalisation décrites ci-dessus, un procédé selon lequel on considère que la correction erronée apparaît lorsque le nombre de bits corrigés dans le procédé de décodage logique à la majorité est important dans la correction d'erreur de direction de colonne est efficace. Un tel procédé est basé sur le fait que, même si la correction d'erreur est couronnée de succès, on considère que la correction d'erreur est couronnée de succès grâce à la correction erronée du fait qu'un mot de code dans lequel le nombre de bits corrigés est important est à l'origine éloigné d'un mot de code vrai. Toutefois, dans un cas o le nombre de blocs décodés avec succès dans la première correction d'erreur de direction de ligne est important, il est nécessaire d'utiliser le procédé. Du fait que, dans un cas o la correction d'erreur de direction de colonne est réalisée en se référant au résultat de correction de la première correction d'erreur de direction de ligne, le bit pour lequel la correction de la première correction d'erreur de direction de ligne est couronnée de succès n'est pas modifié pendant un temps o la correction d'erreur de direction de colonne est réalisée, et une possibilité pour que la correction d'erreur soit la correction erronée devient par conséquent faible. De plus, la modification de la condition de décodage avec succès en fonction du nombre de bits corrigés peut être appliquée à un décodeur pour un code qui n'est pas un code de produit mais qui peut être décodé par le procédé de décodage logique à la majorité. Par exemple, dans un cas o le nombre de bits corrigés est important dans un système de télédiffusion de télétexte, en considérant que la correction est sans succès, la probabilité de correction erronée peut être réduite. D'autre part, dans le dernier procédé, c'est- à-dire dans un procédé o la deuxième correction d'erreur de direction de ligne après la correction d'erreur de direction de colonne est réalisée en considérant que la correction erronée apparaît dans la correction d'erreur de direction de colonne, le décodage est réalisé en supposant à l'avance que la correction erronée apparaît légèrement dans la correction d'erreur de direction de colonne et la correction d'erreur est couronnée de succès ou bien est sans succès par rapport aux autres bits. Dans un tel procédé de décodage, à un instant juste après le début de la correction d'erreur, du fait de l'influence des autres bits d'erreur, pour le bit qui est un bit corrigé par erreur (c'est-à-dire le bit pour lequel aucune correction d'erreur n'est réalisée en déterminant que le bit est correct même si le bit est réellement erroné), il y a un cas o le nombre de " 1 " du contenu du registre de syndrome 30 est légèrement supérieur à la moitié du contenu du registre de syndrome 30. Par ailleurs, pour le bit qui est assuré qu'aucune erreur existe à cause de la correction d'erreur de direction de colonne et est vraiment correct, du fait de l'influence des autres bits, il y a de nombreux cas o le nombre de " 1 " dans la somme de syndrome entrée dans le circuit logique à la majorité 78 dépasse la moitié du nombre de sommes de syndrome de 17 (dix-sept) qui se coupent perpendiculairement l'un l'autre sur le bit de départ. En pareil cas, il est impossible de faire la distinction entre le bit qui est corrigé de manière erronée et le bit qui est vraiment correct, et la correction d'erreur est par conséquent réalisée en masquant le bit. C'est-à-dire que la correction d'erreur est réalisée en se référant au résultat de correction stockés dans la mémoire de drapeau 134. La raison pour laquelle la correction d'erreur peut être réalisée en se référant à la mémoire de drapeau 134 est que la probabilité selon laquelle le bit qui est soumis à la correction d'erreur de direction de colonne est correct est plus forte que la probabilité de correction erronée du code (272, 190) dans la réalisation de la correction d'erreur de direction de colonne. De plus, si la dernière probabilité est plus forte que la première probabilité, la deuxième correction d'erreur de direction de ligne devient sans succès. Dans un cas o un tel procédé est utilisé, si la correction d'erreur est normalement faite, lorsque les autres bits sont soumis à la correction d'erreur, le nombre de " 1 " des sommes de syndrome par rapport au bit corrigé de manière erronée devient important. C'est-à-dire que, dans le procédé de correction d'erreur o la correction d'erreur est réalisée en faisant fonctionner le registre de données 66 sur plusieurs cycles, tel qu'un procédé de décodage de valeur de seuil variable, la possibilité que le bit corrigé de manière erronée puisse être spécifié est rendue plus forte en amenant le registre de données à travailler sur plusieurs cycles. Par conséquent, après les cycles du registre de données, en supprimant la fonction de masque décrite ci-dessus, le bit corrigé de manière erronée peut être corrigé en douceur. De plus, même si un bit qui est vraiment correct est corrigé avec un tel procédé, il est possible de considérer que la correction d'erreur par le CRC dans le bloc est sans succès, et par conséquent, la probabilité de correction erronée est très faible. Par conséquent, bien que, dans l'état de la technique, il était impossible de réaliser de façon suffisante la correction d'erreur dans un cas o le nombre de bits d'erreur était important, selon la forme de réalisation décrite ci-dessus, il est possible de corriger un plus grand nombre de bits d'erreur. Il est clairement évident que la présente invention peut être appliquée à un système de transfert dans lequel la structure de cadre dans laquelle le code est réalisé sous forme de code de produit en utilisant un ou deux types de codes de correction d'erreur capables d'être décodés par le procédé de décodage logique à la majorité est utilisée, et la probabilité de correction erronée dans la correction d'erreur de direction de ligne est bien plus faible que la probabilité de correction erronée dans la correction d'erreur de direction de colonne. Par ailleurs, la présente invention peut être appliquée à un système de transfert ayant la structure de cadre dans laquelle le code est sous la forme d'un code de produit en utilisant un ou deux types de code de correction d'erreur capables d'être décodés par le procédé de décodage logique à la majorité et la probabilité de correction d'erreur pour le code de correction d'erreur de direction de colonne est nettement plus faible que la probabilité de correction erronée pour le code de correction d'erreur de direction de ligne. Par ailleurs, dans la forme de réalisation décrite ci-dessus, le CRC est utilisé comme code ou combinaison de codes ayant une capacité de correction d'erreur élevée; toutefois, le bit de parité ou le code Berger peuvent être utilisés. REVENDICATIONS 1. Décodeur de correction d'erreur (10) qui décode un code en utilisant un procédé de décodage logique à la majorité, caractérisé en ce qu'une correction d'erreur est considérée comme sans succès si le nombre de bits corrigés inclus dans le code est supérieur à un premier nombre prédéterminé. 2. Décodeur de correction d'erreur (10) selon la revendication 1, caractérisé en ce qu'il comporte des moyens de logique à la majorité (78) qui déterminent si une correction d'erreur pour chacun des bits inclus dans le code est nécessaire ou non et délivrent un signal lorsque la correction d'erreur pour un bit est nécessaire, ledit nombre de bits corrigés étant compté en comptant le nombre de signaux. 3. Décodeur de correction d'erreur (10) selon la revendication 1 ou la revendication 2, caractérisé en ce que ledit décodeur (10) est utilisé dans un récepteur de télédiffusion multiplex FM et réalise une correction d'erreur de direction de ligne et une correction d'erreur de direction de colonne, et ledit nombre de bits corrigés est le nombre de bits corrigés par la correction d'erreur de direction de colonne. 4. Décodeur de correction d'erreur (10) qui réalise une correction d'erreur pour des données ayant une structure de cadre qui sont encodées en un code de produit par un code cyclique susceptible d'être décodé par une logique à la majorité et composé de blocs comprenant chacun un code ou une combinaison de codes ayant une capacité de correction d'erreur élevée, caractérisé en ce que ledit décodeur de correction d'erreur (10) comporte une première mémoire de drapeau (20) qui stocke un premier drapeau indicatif d'un résultat d'une correction d'erreur dans une direction de ligne, et en ce que, au moment o une correction d'erreur dans une direction de colonne doit être réalisée après la correction d'erreur dans la direction de ligne, aucune correction d'erreur n'est réalisée pour un bit devant être déterminé si le premier drapeau correspondant au bit devant être déterminé indique que la correction d'erreur dans la direction de ligne est couronnée de succès. 5. Décodeur de correction d'erreur (10) selon la revendication 4, caractérisé en ce qu'il comporte en outre des moyens de logique à la majorité (78) qui déterminent si une correction d'erreur pour chacun des bits inclus dans le code est nécessaire ou non, de sorte que, uniquement lorsque le premier drapeau indique que la correction d'erreur de direction de colonne couronnée, une sortie des moyens de logique à la majorité (78) est rendue invalide de manière forcée, une situation dans laquelle aucune correction d'erreur n'est réalisée étant établie. 6. Décodeur de correction d'erreur (10) selon la revendication 4 ou 5, caractérisé en ce qu'il comporte en outre des premiers moyens de comptage (34) destinés à compter le nombre de blocs pour chacun desquels la correction d'erreur de direction de ligne est couronnée de succès; et des deuxièmes moyens de comptage (38) destinés à compter le nombre de bits corrigés dans la correction d'erreur de direction de colonne, la correction d'erreur de direction de colonne étant supposée sans succès lorsqu'une valeur de comptage des premiers moyens de comptage est inférieure à une deuxième valeur prédéterminée et une valeur de comptage des deuxièmes moyens de comptage (38) est égale ou supérieure à une troisième valeur prédéterminée. 7. Décodeur de correction d'erreur (10) qui réalise une correction d'erreur pour des données ayant une structure de cadre qui sont encodées en un code de produit par un code cyclique susceptible d'être décodé par une logique à la majorité et composé de blocs comprenant chacun un code ou une combinaison de codes ayant une capacité de correction d'erreur élevée, caractérisé en ce que ledit décodeur de correction d'erreur (10) comporte une deuxième mémoire de drapeau (134) qui stocke un deuxième drapeau indicatif d'un résultat d'une correction d'erreur, et des moyens de logique à la majorité (78) qui déterminent si une correction d'erreur pour chacun des bits constituant un bloc est nécessaire ou non, et en ce que, si une valeur de seuil qui est utilisée pour la détermination par les moyens de logique à la majorité (78) est égale ou supérieure à une quatrième valeur prédéterminée, la détermination est réalisée en se référant au deuxième drapeau, et si la valeur de seuil est inférieure à la quatrième valeur prédéterminée, la détermination est réalisée sans se référer au deuxième drapeau. 8. Décodeur de correction d'erreur (10) selon la revendication 7, caractérisé en ce que le deuxième drapeau indique un résultat d'une correction d'erreur de direction de ligne après une correction d'erreur de direction de colonne.