FR 2712721 A1 19950524 FR 9413853 A 19941118 " Circuit et procédé à redondance de rangées pour disposi- tif de mémoire à semi-conducteurs avec décodeur de ran- gées double " CONTEXTE DE L'INVENTION La présente invention concerne un dispositif de mémoire à semiconducteurs et, plus particulièrement, un circuit et un procédé à redondance de rangées comportant un réseau de cellules de mémoire, un premier et un second dé- codeurs de rangées principaux formés des deux côtés du ré- seau de cellules de mémoire, ainsi qu'un premier et un second décodeurs de rangées de rechange formés des deux cô- tés du réseau de cellules de mémoire. Un dispositif de mémoire à semi-conducteurs tel qu'une mémoire vive (RAM) dynamique se développe environ 4 fois plus vite qu'un dispositif de mémoire tel qu'une mé- moire vive (RAM) statique ou une mémoire morte (ROM), à un niveau intégré. La mémoire vive dynamique de l'ordre de 64M (M=220) et 256 Mbit est en cours de développement et le de- gré d'intégration doit augmenter encore dans un proche ave- nir. Pour aller de pair avec l'augmentation de l'intégration, on doit réduire la taille de chaque élément à l'intérieur d'une puce limitée, et l'on doit raccourcir la largeur de ligne de chaque signal. Le niveau de tension de la source de tension devient également plus faible. Il est très difficile de satisfaire ces conditions simultané- ment dans un processus de fabrication, et des problèmes à résoudre se posent. Comme problème important parmi ceux-ci, il est très possible que des défauts provoqués par une cel- lule de mémoire ou par le couplage d'une ligne de mots, puissent se produire. Ces défauts peuvent augmenter propor- tionnellement au degré d'intégration et conduire à une dé- térioration du rendement. Un autre problème réside dans la disposition d'un décodeur de rangées pour sélectionner une cellule de mémoire. Dans la mémoire vive dynamique, une cellule de mémoire est constituée d'un condensateur de stockage et d'un transistor d'accès. Par suite, la mémoire vive dynami- que présente une plus petite surface occupée par une cel- lule de mémoire, que d'autres dispositifs de mémoire. On utilise une pluralité de cellules de mémoire orientées en rangées et en colonnes, c'est à dire sous la forme d'une matrice. Ces cellules de mémoire sont sélectionnées par une ligne de mots, et une pluralité de cellules de mémoire sont connectées à une ligne de mots dans le sens de sa longueur. Par suite, un décodeur de rangées, c'est à dire un pilote de ligne de mots, destiné à sélectionner la ligne de mots, doit être fourni à une ligne de mots. Comme la taille de la cellule de mémoire est réduite, la largeur de ligne de la ligne de mots est raccourcie, tandis que la surface occupée par un pilote de ligne de mots est encore augmentée. Par suite, lorsqu'on augmente l'intégration de la mémoire vive dynamique, le problème de conception du décodeur de rangées constitue un problème très difficile dans le processus de fabrication. Dans les techniques de formation d'un décodeur de rangées double proposé pour résoudre le problème de dispo- sition du décodeur de rangées, ce décodeur de rangées sé- lectionnant une ligne de mots avoisinante, n'est pas adjacent à un autre décodeur de rangées. En supposant qu'un premier décodeur de rangées destiné à sélectionner une pre- mière ligne de mots, est placé à gauche d'un réseau de cel- lules de mémoire unitaire, un second décodeur de rangées destiné à sélectionner une seconde ligne de mots adjacente à la première ligne de mots, est formé à droite du réseau de cellules de mémoire unitaire. Cette disposition réduit le pas des lignes de mots et augmente la surface occupée par un transistor constituant un pilote de ligne de mots, ce qui améliore ainsi le degré d'intégration. Dans l'intervalle, pendant l'apparition de dé- fauts du fait de la cellule de mémoire ou du couplage de la ligne de mots dans les techniques de décodeurs de rangées doubles, l'efficacité de réparation est réduite. Les dé- fauts apparaissant sur la même puce sont principalement dus à un phénomène court de la ligne de mots du fait du cou- plage de cette ligne de mots, et cette possibilité est en- core augmentée lorsque la largeur de ligne de la ligne de mots est très petite. La figure 1 représente une construction à redon- dance de rangées illustrant un processus de réparation de défauts dans un décodeur de rangées double. La construction de la figure i comprend une boîte à fusibles pour réparer des défauts, et il est bien connu des spécialistes de la question que les techniques de réparation de défauts dépen- dent du fait qu'un fusible spécifique se trouvant dans la boîte à fusibles, est coupé ou non par le décodage d'une adresse interne en utilisant la boîte à fusibles. Comme in- diqué à la figure 1, il existe une pluralité de blocs de réseaux de cellules de mémoire dans une zone de réseau de cellules 30 sur la même puce, tandis qu'un réseau de cellu- les de mémoire principal 4A et un réseau de cellules de mé- moire de rechange 6A constituent un réseau de cellules de mémoire 2A. Dans ce cas, on suppose qu'un décodeur de ran- gées de rechange 12A comprend des lignes de mots de re- change 26A et 26B, et qu'un décodeur de rangées de rechange 14A comprend des lignes de mots de rechange 28A et 28B. Ainsi, on suppose que chacun des décodeurs de rangées de rechange 12A et 14A répare les défauts de deux lignes de mots principales sélectionnées par chacun des décodeurs de rangées principaux 8A et 10A. En supposant que des lignes de mots 20A et 20B connectées au décodeur de rangées principal 8A se mettent en court-circuit, en générant ainsi un défaut, un fusible spécifique contenu dans la boîte à fusibles 16A est coupé par le décodage de l'adresse interne, de manière à réparer ou remplacer les lignes de mots principales défectueuses A et 20B, par les lignes de mots de rechange 26A et 26B connectées au décodeur de rangées de rechange 12A. Si des lignes de mots principales 22A et 22B connectées au déco- deur de rangées principal 10A se mettent en court-circuit, le défaut est remplacé ou réparé par les lignes de mots de rechange 28A et 28B connectées au décodeur de rangées de rechange 14A, en coupant un fusible spécifique dans la boîte à fusibles 18A par le décodage de l'adresse interne. Ce faisant, les lignes de mots principales défectueuses connectées au décodeur de rangées principal 8A sont répa- rées par les lignes de mots de rechange connectées au déco- deur de rangées de rechange 12A, et les lignes de mots principales défectueuses connectées au décodeur de rangées principal 10A sont réparées par les lignes de mots de re- change connectées au décodeur de rangées de rechange 14A, par le décodage de l'adresse interne. Un tel processus est appliqué aux autres blocs de réseaux de cellules de mé- moire. Cependant, si les lignes de mots principales 20A et 20B connectées au décodeur de rangées principal 8A, et les lignes de mots principales 24A et 24B, se mettent en court-circuit, une paire seulement des lignes de mots dé- fectueuses est réparée par les lignes de mots de rechange 26A et 26B, tandis que l'autre paire de lignes de mots dé- fectueuses ne peut être réparée. En d'autre termes, dans un dispositif de mémoire à semi-conducteurs conventionnel uti- lisant un décodeur de rangées double, si les défauts de la ligne de mots principale sélectionnée par le décodeur de rangées principal 8A (ou 10A) se produisent sur le nombre de lignes de mots de rechange capables d'être remplacées dans le décodeur de rangées de rechange 12A (ou 14A), le défaut de la ligne de mots principale correspondante peut être réparé même si le nombre des lignes de mots de re- change de l'autre décodeur de rangées de rechange 14A (ou 12A) existe suffisamment. Si le défaut de l'une quelconque des nombreuses lignes de mots se trouvant sur la même puce n'est pas réparé, une usine de fabrication subit une perte considérable car cette même puce elle-même ne peut être utilisée. De plus, comme l'efficacité de réparation est di- minuée, le rendement est réduit et la fiabilité de la puce se détériore. RESUME DE L'INVENTION La présente invention a pour objet de créer un circuit à redondance de rangées pour augmenter le rendement d'une puce en améliorant l'efficacité de réparation dans un dispositif de mémoire à semi-conducteurs, grâce à l'utili- sation d'un décodeur de rangées double. Un autre objet de l'invention est de créer un circuit à redondance de rangées qui permet d'assurer la fiabilité d'une puce en améliorant l'efficacité de répara- tion dans un dispositif de mémoire à semi-conducteurs, grâce à l'utilisation d'un décodeur de rangées double. Un autre objet encore de l'invention est de créer un procédé à redondance de rangées pour augmenter le rende- ment d'une puce en améliorant l'efficacité de réparation dans un dispositif de mémoire à semi-conducteurs, grâce à l'utilisation d'un décodeur de rangées double. Un autre objet encore de l'invention est de créer un circuit à redondance de rangées pour assurer la fiabili- té d'une puce en améliorant l'efficacité de réparation dans un dispositif de mémoire à semi-conducteurs, grâce à l'uti- lisation d'un décodeur de rangées double. Un autre objet encore de l'invention est de créer un circuit à redondance de rangées pour réparer facilement des défauts de deux ou plusieurs lignes de mots principales défectueuses en remplaçant les lignes de mots principales défectueuses connectées à un décodeur de rangées principal spécifique, par une ligne de mots de rechange connectée à un décodeur de rangées de rechange disposé de l'autre côté de celle-ci dans un dispositif de mémoire à semi- conducteurs, grâce à l'utilisation d'un décodeur de rangées double. Un autre objet encore de l'invention est de créer un procédé à redondance de rangées pour réparer facilement des défauts de deux ou plusieurs lignes de mots principales défectueuses en remplaçant les lignes de mots principales défectueuses connectées à un décodeur de rangées principal spécifique, par une ligne de mots de rechange connectée à un décodeur de rangées de rechange disposé de l'autre côté de celle-ci dans un dispositif de mémoire à semi- conducteurs, grâce à l'utilisation d'un décodeur de rangées double. Ces objets et autre buts de l'invention peuvent être atteints par un dispositif de mémoire à semi- conducteurs comprenant des décodeurs de rangées principaux positionnés des deux côtés d'un réseau de cellules de mé- moire spécifique, pour sélectionner une ligne de mots for- mée sur le réseau de cellules de mémoire spécifique. Le dispositif de mémoire à semi-conducteurs selon la présente invention comporte un circuit à redondance de rangées pour réparer des défauts de façon souple, indépen- damment d'une ligne de mots spécifiques défectueuse parmi les lignes de mots principales connectées à un premier dé- codeur et à un second décodeur de rangées positionnés des deux côtés d'un réseau de cellules de mémoire. A cet effet, la présente invention concerne, sous un aspect de celle-ci, circuit à redondance de rangées ca- ractérisé en ce qu'il comprend: - une première boîte à fusibles destinée à rece- voir des adresses et, pendant l'apparition d'une adresse défectueuse parmi les adresses reçues, à couper un fusible sur un chemin d'entrée de l'adresse défectueuse, pour four- nir ainsi un signal de sortie au premier décodeur de ran- gées de rechange; - une seconde boîte à fusibles destinée à rece- voir des adresses et, pendant l'apparition d'une adresse défectueuse parmi les adresses reçues, à couper un fusible sur un chemin d'entrée de l'adresse défectueuse, pour four- nir ainsi un signal de sortie au second décodeur de rangées de rechange; et - un circuit de commande de redondance de rangées destiné à recevoir les signaux de sortie de la première boîte à fusibles et de la seconde boîte à fusibles, et à fournir sélectivement au premier décodeur et au second dé- codeur de rangées de rechange, un signal de sortie répon- dant au niveau du signal d'entrée reçu. L'invention concerne également un circuit carac- térisé en ce -qu'une ligne de mots défectueuse générée par le premier décodeur de rangées principal, est réparée par la seconde boîte à fusibles et le second décodeur de rangées de rechange. - qu'une ligne de mots défectueuse générée par le second décodeur de rangées principal est réparée par la première boîte à fusibles et le premier décodeur de rangées de rechange. - que le circuit de commande de redondance de rangées est une porte NONOU recevant les signaux de sortie de la première boîte à fusibles et de la seconde boîte à fusibles. Selon un-'autre aspect de l'invention, celle-ci concerne un procédé à redondance de rangées caractérisé en ce qu'il comprend les étapes consistant à: - recevoir des adresses par une première boîte à fusibles et, pendant l'apparition d'une adresse défectueuse parmi les adresses reçues, couper un fusible sur un chemin d'entrée de cette adresse défectueuse à l'intérieur de la boîte à fusibles, pour fournir ainsi un signal de sortie au premier décodeur de rangées de rechange; - recevoir des adresses par une seconde boîte à fusibles et, pendant l'apparition d'une adresse défectueuse parmi les adresses reçues, couper un fusible sur un chemin d'entrée de cette adresse défectueuse à l'intérieur de la seconde boîte à fusibles, pour fournir ainsi un signal de sortie au second décodeur de rangées de rechange; et - recevoir les signaux de sortie de la première boîte à fusibles et de la seconde boîte à fusibles par l'intermédiaire d'un circuit de commande de redondance de rangées, et fournir sélectivement un signal de sortie de ce circuit de commande de redondance de rangées, au premier décodeur et au second décodeur de rangées de rechange, en réponse au niveau du signal d'entrée reçu. BREVE DESCRIPTION DES DESSINS La présente invention sera décrite ci-après de manière plus détaillée à l'aide d'un mode de réalisation représenté sur les dessins annexés dans lesquels: - la figure 1 est un schéma d'une construction à redondance de rangées illustrant un processus de réparation de défauts dans un décodeur de rangées double selon l'art antérieur; - la figure 2 est un schéma illustrant la cons- truction d'un bloc fonctionnel constituant un circuit à re- dondance de rangées, comme processus de réparation de défauts dans un décodeur de rangées double selon la pré- sente invention; - la figure 3 est un schéma de circuit de la boîte à fusibles 46 ou 48 de la figure 2; - la figure 4 est un schéma du circuit de com- mande à redondance de rangées 50 de la figure 2; - la figure 5 est un schéma de circuit du déco- deur de rangées principal 38 ou 40 de la figure 2; - la figure 6 est un schéma de circuit du déco- deur de rangées de rechange 42 ou 44 de la figure 2; - la figure 7 illustre un circuit de génération d'un signal d'amplification de ligne de mots de rechange R. Xi utilisé dans le décodeur de rangées de rechange de la figure 6; - la figure 8 illustre un circuit de génération d'un signal d'amplification de ligne de mots principal * Xi utilisé dans le décodeur de rangées principal de la figure 5; - la figure 9 illustre un circuit de génération d'un signal de sélection de blocs BLSI fourni au circuit de la figure 8 comme signal d'entrée; et - les figures 10A, 10B et 10C sont des schémas représentant l'effet d'un processus de réparation de dé- fauts selon la construction de la figure 2. DESCRIPTION DETAILLEE DE LA FORME PREFEREE DE REALISATION Dans la description qui suit, de nombreux détails spécifiques tels qu'un décodeur de rangées principal, un décodeur de rangées de rechange, un circuit de génération de signal d'amplification de ligne de mots, une boîte à fu- sibles, etc., sont présentés pour permettre une compréhen- sion plus complète de l'invention. Il apparaîtra cependant aux spécialistes de la question que l'invention peut être mise en oeuvre sans ces détails spécifiques. Un réseau de cellules de mémoire principal est appelé, dans ce domaine, réseau de cellules de mémoire nor- mal, et ces réseaux ont la même signification. On utilisera ici le terme de "réseau de cellules de mémoire principale". Le terme de "rechange" devra être compris au sens d'auxiliaire". La figure 2 représente la construction d'un bloc fonctionnel constituant un circuit à redondance de rangées, comme processus de réparation de défauts dans un décodeur de rangées double. La construction de la figure 2 repré- sente l'un d'une pluralité de blocs de réseaux de cellules de mémoire montés sur la même puce. Comme il existe une pluralité de blocs de réseaux de cellules de mémoire -dans la direction d'une rangée et d'une colonne, diverses modi- fications sont possibles. Le nombre de lignes de mots sur un réseau de cellules de mémoire principal 34 peut être augmenté proportionnellement au degré d'intégration. Un bloc de réseaux de cellules de mémoire 32 comprend le ré- seau de cellules de mémoire principal 34 et un réseau de cellules de mémoire de rechange 36 qui sont formés à l'in- térieur de la même zone. Un premier décodeur de rangées principal 38 fournit des lignes de mots principales au ré- seau de cellules de mémoire principal 34 à partir d'une première direction. Un second décodeur de rangées principal fournit des lignes de mots principales au réseau de cel- lules de mémoire principal 34 à partir d'une seconde direc- tion opposée à la première direction, de façon qu'elles s'intercalent avec les lignes de mots principales connec- tées au premier décodeur de rangées principal 38. Un pre- mier décodeur de rangées de rechange 42 fournit une paire de lignes de mots de rechange au réseau de cellules de mé- moire de rechange 36 à partir de la première direction. Un second décodeur de rangées de rechange 44 fournit une paire de lignes de mots de rechange au réseau de cellules de mé- moire de rechange 36 à partir de la seconde direction. Une première boîte à fusibles 46 reçoit des adresses et, pendant l'apparition d'une adresse défectueuse parmi les adresses reçues, coupe un fusible sur un chemin d'entrée de l'adresse défectueuse, de manière à fournir ainsi un signal résultant RED1 au premier décodeur de ran- gées de rechange 42. Une seconde boite à fusibles 48 reçoit des adresses et, pendant l'apparition d'une adresse défec- tueuse parmi les adresses reçues, coupe un fusible sur un chemin d'entrée de l'adresse défectueuse, de manière à fournir ainsi un signal résultant RED2 au second décodeur de rangées de rechange 44. Un circuit de commande de redon- dance de rangées 50 reçoit les signaux de sortie RED1 et RED2 de la première boîte à fusibles 46 et de la seconde boîte à fusibles 48, puis fournit au premier décodeur de rangées de rechange 42 et au second décodeur de rangées de rechange 44, un signal de sortie répondant au niveau du si- gnal d'entrée reçu. Le circuit de commande de redondance de rangées 50 commande le premier décodeur de rangées de rechange 42 et le second décodeur de rangées de rechange 44 en réponse à la combinaison d'entrée des signaux de sortie RED1 et RED2 de la première boîte à fusibles 46 et de la seconde boîte à fusibles 48, de manière à réparer les défauts pen- dant l'apparition d'une ligne de mots principale spécifique défectueuse, indépendamment de la position de cette ligne de mots principale défectueuse. Par exemple, si une ligne de mots principale 52A et/ou 52B générée par le premier dé- codeur de rangées principal 38 a/ont des défauts, la ligne de mots principale défectueuse peut être réparée par les lignes de mots de rechange 62A et 62B générées par le se- cond décodeur de rangées de rechange 44, sous l'action du signal de sortie *RRE du circuit de commande de redondance de rangées 50 correspondant à l'information de coupure de fusible de la première boîte à fusibles 46 et/ou de la se- conde boîte à fusibles 48. Ce processus de réparation est effectué de la même manière lorsqu'une ligne de mots prin- cipale 54A et/ou 54B générée par le second décodeur de ran- gées principal 40, a/ont des défauts. Ainsi, la ligne de mots principale défectueuse peut être réparée par les li- gnes de mots de rechange 60A et 60B produites par le pre- mier décodeur de rangées de rechange 42, sous l'effet du signal de sortie RRE du circuit de commande de redondance de rangées 50 correspondant à l'information de coupure de fusible de la première boîte à fusibles 46 et/ou de la se- conde boîte à fusibles 48. On décrira plus en détails ci- après un processus de réparation de défauts. La figure 3 est un schéma de circuit de la boite à fusibles 46 ou 48 de la figure 2. Pour faciliter la des- cription, bien que 6 adresses de rangées RAi, RA(i+1), RA(i+2), RA(i+3), RA(i+4) et RA(i+5) soient fournies, on doit appliquer le nombre d'adresses de rangées capable de sélectionner toutes les lignes de mots principales 52A, 52B, 54A, 54B, 56A, 56B, 58A, 58B,..., comprises dans un réseau de cellules de mémoire principal 34 de la figure 2. Toutes les lignes de mots principales du réseau de cellules de mémoire principal 34 peuvent être sélectionnées par les adresses de rangées RAi, RAi. RA(i+l), RA(i + 1), RA(i+2), RA(i + 2) RA(i+3), RA(i + 3), RA(i+4), RA(i + 4), RA(i+5), RA(i + 5) fournies aux boîtes à fusibles 46 ou 48 de la figure 3, et par la combinaison de ces adresses de rangées. Les éléments 52 à 64 constituent un circuit d'autorisation du fonctionnement de la boîte à fusibles de la figure 3. Un signal de remise à l'état initial RST autorise une opéra- tion de redondance. Si des défauts se produisent, l'opéra- tion de redondance est autorisée par l'opération d'autorisation du signal de remise à l'état initial RST et par l'opération de coupure d'un fusible maître 54. Chaque canal des portes de transfert 70, 72,..., 92 est formé sur chaque chemin auquel sont appliquées les adresses de ran- gées RAi, RAi. RA(i+1), RA(i + 1), RA(i+2), RA(i + 2) RA(i+3), RA(i + 3), RA(i+4), RA(i + 4), RA(i+5), RA(i + 5). Les sources des portes de transfert 70, 72, 92 sont connectées respectivement aux fusibles fl, f2,..., f12. On détermine si le fusible est coupé ou non par une information d'adresse de défaut. Si l'adresse de rangée RAi est une adresse de défaut, le fusible f2 sur le chemin auquel on applique l'adresse de rangée RAi, est coupé, comme cela est bien connu des spécialistes de la question. L'adresse de défaut RAi est fournie à une porte NON-OU 134 par l'intermédiaire d'une porte NON-ET 120, pour générer l'information de redondance RED1 ou RED2. On remarquera qu'on applique les adresses de rangées en nombre capable de sélectionner toutes les lignes de mots dans le réseau de cellules de mémoire principal 34 de la figure 2. Les autres circuits sont bien connus et ne seront donc pas décrits en détail ici. En se référant de nouveau à la figure 2, les lignes de mots de rechange sont produites par paires à par- tir d'un décodeur de rangées de rechange 42 ou 44. Dans la boîte à fusibles de la figure 3, il n'est pas nécessaire de fournir l'adresse de rangée pour sélectionner simplement une ligne de mots principale, car la plupart des défauts sont produits par le couplage des lignes de mots principa- les adjacentes les unes aux autres. Ainsi, il suffit des adresses de rangées pour sélectionner une paire de lignes de mots. La figure 4 est un schéma de circuit du circuit de commande de redondance de rangées 50 de la figure 2. Un signal d'autorisation de redondance de rangées 4RRE est au- torisé par le fait que les signaux de sortie de réception de porte NON- OU 140 REDi, RED(i+l),... REDn (o i = 1, 2,...,n) d'une pluralité de boîtes à fusibles, sont appli- qués à une porte NON-OU 140 et génèrent une somme logique négative de signaux d'entrée. Le signal *RRE est transformé en 4RRE par l'intermédiaire d'un inverseur (figure 7) pour être appliqué au premier décodeur de rangées de rechange 42 et au second décodeur de rangées de rechange 44 de la fi- gure 2. En se référant de nouveau à la figure 2, la cons- truction de la figure 4 est obtenue par une porte NON-OU à 2 entrées recevant les signaux de sortie RED1 et RED2 des boîtes à fusibles. La figure 5 est un schéma de circuit du décodeur de rangées principal 38 ou 40 de la figure 2. Le décodeur de rangées principal 38 ou 40 sélectionne une ligne de mots principale spécifique WL par la combinaison d'entrée d'adresses de rangées décodées DRAij, DRAK1 et DRAmm, comme cela est bien connu de la technique. Pour la construction et le fonctionnement détaillés, on se référera au brevet Coréen No. 93-1514 intitulé "WORD LINE DRIVING CIRCUIT OF A SEMICONDUCTOR MEMORY DEVICE", déposé le 11 Octobre 1993 et délivré au même titulaire que celui de la présente inven- tion. Le décodeur de rangées principal représenté sur la figure 5 est positionné des deux côtés du réseau de cellu- les de mémoire principal 34 de la figure 2, ce qui forme ainsi un décodeur de rangées double. La figure 6 représente un schéma de circuit du décodeur de rangées de rechange 42 ou 44 de la figure 2. Le circuit de la figure 6 est le même que celui de la figure 5 sauf pour les signaux d'entrée. Le signal d'entrée REDi est * généré par la boîte à fusibles de la figure 3, *RRE est gé- néré par le circuit de commande de redondance de rangées 174 de la figure 7, et 4XRS est destiné à la remise à l'état initial d'une ligne de mots de rechange SWL. Un si- gnal d'amplification de ligne de mots de rechange RXi est destiné à fournir une tension à la ligne de mots de re- change SWL. La figure 7 représente un circuit de génération du signal d'amplification de ligne de mots de rechange RXi utilisé dans le décodeur de rangées de rechange de la fi- gure 6. Le circuit de la figure 7 est constitué par la com- binaison des adresses de rangées RAO et RAO d'un bit le moins significatif (LSB), et du signal d'autorisation de redondance de rangées *RRE du circuit de commande de redon- dance de rangées. Le signal *RRE du circuit de commande de redondance derangées est transformé en le signal ORRE par un inverseur 174. L'adresse de rangée RAO et le signal 4RRE sont appliqués à une porte NON-ET 178, et un premier circuit de conversion de niveau 193 génère un premier si- gnal d'amplification de ligne de mots de rechange R+XO en réponse au signal de sortie de la porte NON-ET 178. L'adresse de rangée RAO et le signal $RRE sont appliqués à une porte NONET 194, et un second circuit de conversion de niveau 211 génère un second signal d'amplification de ligne de mots R+Xi en réponse au signal de sortie de la porte NON-ET 194. Le premier signal et le second signal d'ampli- fication de ligne de mots RXO et RXi générés par le pre- mier circuit et le second circuit de conversion de niveau 193 et 211, sont appliqués respectivement au premier déco- deur de rangées de rechange 42 et au second décodeur de rangées de rechange 44 de la figure 2. La figure 8 représente un circuit de génération d'un signal d'amplification de ligne de mots principale FXi utilisé dans le décodeur de rangées principal de la figure 5. Le circuit de la figure 8 est obtenu en utilisant une construction telle qu'un premier circuit ou un second circuit de conversion de niveau 193 ou 211, et ce circuit est commandé par la combinaison NON-ET d'un signal de sé- lection de bloc BLSI destiné à sélectionner un bloc de ré- seaux de cellules de mémoires spécifiques, d'un signal d'autorisation de redondance de rangées *RRE, et d'une dresse de rangée décodée DRA01. Le signal d'amplification de ligne de mots principale "Xi est appliqué au premier décodeur de rangées principal 38 ou au second décodeur de rangées principal 40 de la figure 5. La figure 9 représente un circuit de génération du signal de sélection de bloc BLSI fourni au circuit de la figure 8 comme signal d'entrée. Les adresses de rangées dé- codées DRA9, DRA10, DRA11, et DRA12 sont fournies comme si- gnaux d'entrée du circuit de la figure 9, car les adresses A9, A10 et All provenant des adresses de rangées fournies par un système, sélectionnent un bloc de réseaux de cellu- les de mémoire spécifique. Si les adresses extérieures de sélection du bloc de réseaux de cellules de mémoire spéci- fique sont All, A12, A13 et A14, on doit fournir les adres- ses de rangées décodées DRA11, DRA12, DRA13 et DRA14. Le signal d'autorisation de redondance de rangées ORRE, fourni comme signal d'entrée, coupe la sortie d'une porte NON-ET 232 de manière à réparer les défauts indépendamment d'un bloc spécifique défectueux, pendant une opération de répa- ration de défaut. Un processus de réparation de défauts selon la construction par blocs de la figure 2, sera maintenant dé- crit en se référant aux figures 3 à 9. Comme l'adresse de rangée qui permet de distinguer un décodeur de rangées principal différent, est fournie par la première boîte à fusibles 46 et la seconde boîte à fusibles 48, le premier décodeur de rangées principal 38 et le second décodeur de rangées principal 40 sont coupés et seul le premier déco- deur de rangées de rechange 42 ou le second décodeur de rangées de rechange 44 est mis en oeuvre, lorsque la redon- dance de rangées est autorisée selon une opération de pro- gramme prescrite. Si l'on détecte une ligne de mots principale défectueuse ou une paire de lignes de mots prin- cipales défectueuses à l'intérieur du réseau de cellules de mémoire principal 34 de la figure 2, la boîte à fusibles de la figure 3 coupe un fusible correspondant en fonction de l'adresse répondant à cette ligne de mots ou à cette paire de lignes de mots principales. Dans un état ainsi programmé, si l'on applique l'adresse de rangée destinée à sélectionner la ligne de mots principale défectueuse ou la paire de lignes de mots principale défectueuse, le signal RED1 ou RED2 est autorisé par la boîte à fusibles de la figure 3, et fourni au pre- mier décodeur de rangées de rechange 42 ou au second déco- deur de rangées de rechange 44. Le signal RED1 ou RED2 de- vient un état d'attente dans le premier décodeur de rangées de rechange 42 ou dans le second décodeur de rangées de re- change 44. Le signal de commande de redondance de rangées 50 est mis en oeuvre par le signal RED1 ou RED2, et le si- gnal d'autorisation de redondance de rangées *RRE est mis en oeuvre en coupant ainsi le circuit de génération de si- gnal de sélection de bloc de la figure 9. Si le signal de sélection de bloc BLSI est coupé, le circuit de génération de signal d'amplification de ligne de mots principale de la figure 8 est coupé. Dans ce cas, tous les signaux d'ampli- fication de ligne de mots principale *Xi fournis aux déco- deurs de rangées principaux 38 ou 40 de la figure 2, sont coupés, et l'opération de sélection de la ligne de mots principale est coupée. En revenant à la figure 7, le premier signal ou le second signal d'amplification de ligne de mots de re- change RXO ou RXiest généré par la combinaison du signal d'autorisation de redondance de rangées *RRE, et de l'adresse de rangée RAO ou RAO On remarquera que le pre- mier signal ou le second signal d'amplification de ligne de mots de rechange RXO ou RXi est généré indépendamment de la position du décodeur de rangées principal dans lequel une ligne de mots principale spécifique est contenue. Pen- dant ce temps, si le premier signal ou le second signal d'amplification de ligne de mots de rechange R XO ou R Xi est fourni au premier décodeur ou au second décodeur de rangées de rechange 42 ou 44 de la figure 6, une ligne de mots de rechange spécifique est mise en oeuvre par la com- binaison du signal RED1 ou RED2 dans un état d'attente, et du signal d'amplification de ligne de mots de rechange RXO ou RXi Par suite, la ligne de mots principale défectueuse est réparée. Dans un tel processus de réparation, comme la boîte à fusibles et le décodage de rangée de rechange sont séparés du décodeur de rangées principal, l'efficacité de la redondance de rangées est améliorée et le rendement est augmenté. Les figures 10A, 0lB et lOC représentent l'effet d'un processus de réparation de défauts selon la construc- tion de la figure 2. La figure 10A représente un processus de réparation de défauts typiques dans un décodeur de ran- gées double, et la présente invention peut également s'ap- pliquer. La figure lOB représente des défauts générés uniquement sur des lignes de mots principales ou sur une paire de lignes de mots principales connectées au premier décodeur de rangées principal 38. Ces défauts peuvent être facilement réparés par les lignes de mots de rechange com- prises dans le réseau de cellules de mémoire de rechange 36. La figure 10C représente des défauts générés uniquement sur des lignes de mots principales ou sur une paire de li- gnes de mots principales connectées au second décodeur de rangées principal 40. Les défauts peuvent également être réparés par les lignes de mots de rechange comprises dans le réseau de cellules de mémoire de rechange 36. Comme décrit ci-dessus, le circuit à redondance de rangées destiné à être utilisé dans un dispositif de mé- moire à semi-conducteurs muni d'un décodeur de rangées dou- ble, peut réparer de façon souple une ligne de mots principale spécifique défectueuse, en utilisant un autre décodeur de rangées de rechange, de même qu'un décodeur de rangées de rechange correspondant. Par suite, l'efficacité de la redondance de rangées est améliorée et le rendement est augmenté. La description ci-dessus ne représente qu'une forme de réalisation préférée de la présente invention, et différentes modifications apparaîtront aux spécialistes de la question sans sortir de l'esprit et du cadre de la pré- sente invention. REVEND I C A T IONS 1. Circuit à redondance de rangées destiné à être utilisé dans un dispositif de mémoire à semi-conducteurs comportant un réseau de cellules de mémoire, un premier dé- codeur de rangées principal et un second décodeur de ran- gées principal formés des deux côtés du réseau de cellules de mémoire, ainsi qu'un premier décodeur de rangées de re- change et un second décodeur de rangées de rechange formés des deux côtés du réseau de cellules de mémoire, circuit à redondance de rangées caractérisé en ce qu'il comprend: une première boîte à fusibles destinée à recevoir des adresses et, pendant l'apparition d'une adresse défec- tueuse parmi les adresses reçues, à couper un fusible sur un chemin d'entrée de l'adresse défectueuse, pour fournir ainsi un signal de sortie au premier décodeur de rangées de rechange; une seconde boîte à fusibles destinée à recevoir des adresses et, pendant l'apparition d'une adresse défec- tueuse parmi les adresses reçues, à couper un fusible sur un chemin d'entrée de l'adresse défectueuse, pour fournir ainsi un signal de sortie au second décodeur de rangées de rechange; et un circuit de commande de redondance de rangées destiné à recevoir les signaux de sortie de la première boîte à fusibles et de la seconde boîte à fusibles, et à fournir sélectivement au premier décodeur et au second dé- codeur de rangées de rechange, un signal de sortie répon- dant au niveau du signal d'entrée reçu. 2. Circuit à redondance de rangées selon la re- vendication 1, caractérisé en ce qu'une ligne de mots dé- fectueuse générée par le premier décodeur de rangées principal, est réparée par la seconde boîte à fusibles et le second décodeur de rangées de rechange. 3. Circuit à redondance de rangées selon la re- vendication 1, caractérisé en ce qu'une ligne de mots dé- fectueuse générée par le second décodeur de rangées princi- pal, est réparée par la première boîte à fusibles et le premier décodeur de rangées de rechange. 4. Circuit à redondance de rangées selon la re- vendication 1, caractérisé en ce que le circuit de commande de redondance de rangées est une porte NON-OU recevant les signaux de sortie de la première boîte à fusibles et de la seconde boîte à fusibles. 5. Procédé à redondance de rangées pour disposi- tif de mémoire à semi-conducteurs comportant un réseau de cellules de mémoire, un premier décodeur de rangées princi- pal et un second décodeur de rangées principal formés des deux côtés du réseau de cellules de mémoire, ainsi qu'un premier décodeur de rangées de rechange et un second déco- deur de rangées de rechange formés des deux côtés du réseau de cellules de mémoire, procédé à redondance de rangées ca- ractérisé en ce qu'il comprend les étapes consistant à: recevoir des adresses par une première boîte à fusibles et, pendant l'apparition d'une adresse défectueuse parmi les adresses reçues, couper un fusible sur un chemin d'entrée de cette adresse défectueuse à l'intérieur de la boîte à fusibles, pour fournir ainsi un signal de sortie au premier décodeur de rangées de rechange; recevoir des adresses par une seconde boîte à fu- sibles et, pendant l'apparition d'une adresse défectueuse parmi les adresses reçues, couper un fusible sur un chemin d'entrée de cette adresse défectueuse à l'intérieur de la seconde boîte à fusibles, pour fournir ainsi un signal de sortie au second décodeur de rangées de rechange; et recevoir les signaux de sortie de la première boîte à fusibles et de la seconde boîte à fusibles par l'intermédiaire d'un circuit de commande de redondance de rangées, et fournir sélectivement un signal de sortie de ce circuit de commande de redondance de rangées, au premier décodeur et au second décodeur de rangées de rechange, en réponse au niveau du signal d'entrée reçu. 6. Procédé à redondance de rangées selon la re- vendication 5, caractérisé en ce qu'il comprend en outre l'étape consistant à réparer une ligne de mots défectueuse générée par le premier décodeur de rangées principal, par l'intermédiaire de la seconde boîte à fusibles et du second décodeur de rangées de rechange. 7. Procédé à redondance de rangées selon la re- vendication 5, caractérisé en ce qu'il comprend en outre l'étape consistant à réparer une ligne de mots défectueuse générée par le second décodeur de rangées principal, par l'intermédiaire de la première boîte à fusibles et du pre- mier décodeur de rangées de rechange. 8. Procédé à redondance de rangées selon la re- vendication 5, caractérisé en ce que le circuit de commande de redondance de rangées est une porte NON-OU recevant les signaux de sortie de la première boîte à fusibles et de la seconde boîte à fusibles.