FR 2718245 A1 19951006 FR 9502822 A 19950310 l " Circuit intégré à semi-conducteurs avec circuit de con- trainte, et procédé pour appliquer une tension de con- trainte à ce circuit " ARRIERE PLAN DE L'INVENTION La présente invention concerne un circuit intégré à semi-conducteurs et, plus particulièrement, un circuit intégré à semi-conducteurs avec circuit de contrainte, ain- si qu'un procédé d'application d'une tension de contrainte à celui-ci pour s'assurer de la fiabilité du dispositif. Avec l'intégration croissante des circuits inté- grés à semi-conducteurs, on demande des réductions de taille planes et verticales. Une structure de cellule des- tinée à stocker des données est plus fortement réduite et il est important de s'assurer de sa fiabilité du fait du processus de fonctionnement compliqué d'un motif minuscule, d'une grande couverture étagée,ou autres. Dans une mémoire à semi-conducteurs telle qu'une mémoire vive (RAM) dynami- que ou une mémoire vive statique, un test de brûlage est effectué pour examiner la fiabilité des circuits internes avant ou après une mise en boîtier d'une puce. Pour effec- tuer le test de brûlage, un circuit d contrainte destiné à fournir une tension de contrainte, est nécessaire, et ce circuit de contrainte est généralement contenu dans un équipement de test. Le test de brûlage détecte les défauts dans les cellules de mémoire de la puce, ou teste l'inten- sité des cellules de mémoire. On examine s'il existe des défauts ou non en fournissant une tension d'alimentation extérieure ou une tension plus élevée à chaque cellule de mémoire pendant une longue période de temps. Actuellement, le test de brûlage est utilisé dans toutes les entreprises de fabrication de semi-conducteurs, et des efforts sont consacrés à l'amélioration d'un test de brûlage efficace. D'autre part, avec l'intégration croissante des dispositifs de mémoires à semi-conducteurs, on augmente la durée de test proportionnellement à cette intégration. Dans un dispositif de mémoire à semi-conducteurs de classe 1M (Mega = 220) bits ou moins, on ne donne pas beaucoup de poids aux temps de test dans la réalisation de l'ensemble de la puce. Cependant, dans un dispositif de mémoire à se- mi-conducteurs de classe 64M ou 256M bits, la durée de test est relativement allongée par une augmentation du nombre de cellules de mémoire, ce qui produit une augmentation du temps de fabrication de la puce. Par suite, le coût de pro- duction unitaire augmente et il faut plus de temps pour fa- 0 briquer les produits. Le brevet U.S.No. 5 119 337 déposé le 2 juin 1992 par Mitsuru Shimizu et Cie., intitulé "SEMICONDUCTOR MEMORY DEVICE HAVING BURN-IN TEST FUNCTION" décrit des techniques pour améliorer la fiabilité de détection de cellules de mé- moire défectueuses, en augmentant suffisamment un niveau de tension appliqué à une ligne de mots pendant le test de brûlage de la mémoire vive dynamique en boîtier. Les tech- niques décrites dans le brevet ci-dessus présentent l'avan- tage que la fiabilité du test est augmentés dans l'état en boîtier de la puce. Pour tester la puce dans son état de mise en boî- tier, on a généralement utilisé un procédé pour appliquer de manière accélérée une contrainte sur des centaines ou des milliers de dispositifs mis en boîtier à une tempéra- ture élevée d'environ 125 C et à une tension d'alimentation élevée de 7V ou plus. Dans le procédé utilisant ces condi- tions de test, des micro-défauts tels que des défauts dans une couche d'oxyde de grille, une couche d'oxyde de conden- sateur, un point métallique et un pont multiple, peuvent être masqués. Lorsque la contrainte est appliquée, toutes les cellules sont balayées tandis qu'on écrit des données de configuration uniforme dans la cellule. La contrainte appliquée à chaque cellule comporte une période de rafraî- chissement dans une opération de mémoire vive dynamique. Si la période de rafraîchissement est par exemple de 1024 cy- cles de rafraîchissement, la contrainte est appliquée à une ligne de mots correspondante par la période de 1024 cycles de découpage d'adresse de rangée (RAS), lorsqu'une adresse de rangée est augmentée séquentiellement. En supposant que le temps de contrainte est de 48 heures, la contrainte ef- fectivement appliquée à la cellule n'est pas de 48 heures mais de 48/1024 heures. Par suite, la durée de la con- trainte appliquée à une cellule n'est pas suffisante. Si l'on augmente le temps de contrainte, on augmente également le temps pour réaliser la puce. RESUME DE L'INVENTION La présente invention a pour objet de créer un circuit intégré à semi-conducteurs pour assurer la fiabili- té d'un dispositif. Un autre objet de l'invention est de créer un circuit intégré à semi-conducteurs pour appliquer simulta- nément une contrainte à toutes les cellules d'une puce. Un autre objet encore de l'invention est de créer un circuit intégré à semi-conducteurs pour appliquer une tension de contrainte d'un niveau différent à des lignes de mots adjacentes dans une puce. Un autre objet encore de l'invention est de créer un circuit intégré à semi-conducteurs pour appliquer effec- tivement une contrainte sur une cellule d'une puce indépen- damment de l'état de la plaquette ou de l'état du boîtier de la puce. Un autre objet encore de l'invention est de créer un procédé d'application d'une tension de contrainte à un circuit intégré à semi-conducteurs, pour s'assurer de la fiabilité d'un dispositif. Un autre objet encore de l'invention est de créer un procédé d'application d'une tension de contrainte à un circuit intégré à semi-conducteurs pour appliquer effecti- vement une contrainte sur une cellule, en réduisant le temps d'application de la contrainte sur toutes les cellu- les d'une puce. Un autre objet encore de l'invention est de créer un procédé d'application d'une tension de contrainte à un circuit intégré à semi-conducteurs pour appliquer simulta- nément une contrainte à toutes les cellules d'une puce. Un autre objet encore de l'invention est de créer un procédé d'application d'une tension de contrainte à un circuit intégré à semi-conducteurs, pour appliquer une ten- sion de contrainte d'un niveau différent à des lignes de mots adjacentes dans une puce. Un autre objet encore de l'invention est de créer un procédé d'application d'une tension de contrainte à un circuit intégré à semi-conducteurs, pour appliquer effecti- vement une contrainte sur une cellule d'une puce indépen- damment de l'état de la plaquette ou de l'état du boîtier de la puce. Un autre objet encore de l'invention est de créer un procédé d'application d'une tension de contrainte à un circuit intégré à semi-conducteurs, pour effectuer effecti- vement une analyse de défauts dans son état de mise en boî- tier. Pour atteindre les objets ci-dessus, la présente invention concerne un circuit intégré à semi-conducteurs qui comporte un circuit de contrainte et détecte les dé- fauts indépendamment de l'état de la plaquette ou de l'état du boîtier d'une puce.et est caractérisé en ce que - une première borne de fourniture de tension de contrainte destinée à fournir une première tension de con- trainte à une première ligne de mots; - une seconde borne de fourniture de tension de contrainte destinée à fournir une seconde tension de contrainte à une seconde ligne de mots adjacente à la première ligne de mots; - un circuit de déclenchement de contrainte desti- né à commander la fourniture de la première tension de con- trainte et de la seconde tension de contrainte à la première ligne de mots et à la seconde ligne de mots; - de sorte que des tensions de contrainte de ni- veaux de tension différents sont fournies à la première li- gne de mots et à la seconde ligne de mots pendant une opération de test. Selon un aspect de l'invention, un circuit inté- gré à semi-conducteurs comporte un circuit de déclenchement de contrainte pour générer un signal de déclenchement pen- dant un opération de test d'une puce et pour déclencher l'opération de test, un circuit de fourniture de tensions de contrainte pour fournir une première tension de con- trainte et une seconde tension de contrainte en réponse à un signal de sortie du circuit de déclenchement de con- trainte pendant l'opération de test, et un circuit de com- mande de retard de détection pour recevoir la première tension de contrainte et la seconde tension de contrainte, et pour retarder le fonctionnement d'un circuit de commande d'intensité de détection pendant l'opération de test. Pen- dant l'opération de test, la première tension de contrainte et la seconde tension de contrainte sont appliquées à des lignes de mots mutuellement adjacentes en réponse au signal de sortie du circuit de déclenchement de contrainte, et l'état d'une cellule de mémoire sélectionnée par la ligne de mots est détecté en réponse à un signal de sortie du circuit de commande de retard de détection. BREVE DESCRIPTION DES DESSINS La présente invention sera décrite ci-après de manière plus détaillée à l'aide d'un mode de réalisation représenté sur les dessins annexés dans lesquels: - la figure 1 est un schéma représentant une par- tie d'un circuit intégré à semi-conducteurs comportant un circuit de contrainte selon la présente invention; - la figure 2 est un chronogramme représentant le fonctionnement de chaque signal de la figure 1 pendant un mode de contrainte; - la figure 3 est un schéma de circuit représen- tant un circuit de génération d'un signal de commande de retard de détection (4SSD) de la figure 1; - la figure 4 est un schéma de circuit représen- tant un circuit de commande d'intensité de détection de la figure 1; - la figure 5 est un schéma de circuit représen- tant un circuit de génération d'un signal de précharge de décodeur de rangée ( - la figure 6 est un schéma de circuit représen- tant un bloc de décodage de la figure 1; et - la figure 7 est un schéma de circuit représen- tant un circuit de génération d'un signal de commande d'égalisation de ligne de bits (EQ) de la figure 1. DESCRIPTION DETAILLEE DE LA FORME PREFEREE DE REALISATION Dans la description qui suit, de nombreux détails spécifiques tels qu'un circuit de génération *SSD, un cir- cuit de commande d'intensité de détection, un circuit de génération 4DPX, un circuit de remise à l'état initial XX, un bloc de décodage, sont présentés pour permettre une com- préhension plus complète de l'invention. Il apparaîtra ce- pendant à un spécialiste de la question que l'invention peut être mise en oeuvre sans ces détails spécifiques. La figure 1 représente une construction interne schématique d'un circuit intégré à semi-conducteurs compor- tant un circuit de contrainte. En liaison avec une cellule de mémoire, on trouve une pluralité de circuits de décodage de rangée associés et de circuit de détection de colonne associés sur la même puce, proportionnellement au degré d'intégration de la puce. Un décodeur de rangée 40 comporte une structure de circuit générale telle qu'un circuit de commande de ligne de mots décrit par exemple dans la de- mande de brevet Coréenne No. 1992-20343 déposée le 31 Octo- bre 1992, ou 1992-21849 déposée le 20 Novembre 1991 par le même mandataire que celui de la présente invention. L'adressage d'adresses de rangée décodées appliquées au dé- codeur de rangée 40 peut utiliser un processus du circuit de commande de ligne de mots ci-dessus. Cependant, on re- marquera qu'une porte de transmission 39 commandée par un circuit de contrainte 100 et un processus de commande de celle-ci, sont construits selon la présente invention. Les demandes de brevet ci-dessus indiquent que les adresses dé- rangée décodées utilisent comme entrées les combinaisons d'adresses DRAkl, DRAmn et DRApq. Si ces adresses de rangée décodées DRAkl, DRAmn et DRApq d'état logique "haut" sont fournies, un noeud de connexion 38 est abaissé dans l'état logique "bas" et un inverseur 12 génère un état logique "haut" en sélectionnant ainsi une ligne de mots. Un réseau de cellules de mémoire 50 présente un réseau de cellules de mémoires vives dynamiques avec des cellules de mémoire constituées chacune d'un transistor d'accès et d'un conden- sateur de stockage. Le circuit de contrainte mettant en oeuvre la présente invention est constitué par un bloc 100, et d'autres circuits de décodage de rangées et de colonnes associés sont actionnés par une information de sortie du circuit de contrainte 100. Le circuit de contrainte 100 comprend une borne de déclenchement de contrainte (SE) 64, une première borne de fourniture de tension de contrainte (Vl) 86 et une se- conde borne de fourniture de tension de contrainte (V2) 88. Ces bornes peuvent être atteintes comme suit. En premier lieu, on peut utiliser des broches. Pour cela, 3 broches supplémentaires doivent être en outre montées sur la puce. La contrainte voulue peut alors être appliquée à la puce indépendamment de l'état de la plaquette ou de l'état du boîtier de la puce. En second lieu, on peut utiliser une patte. Ensuite, comme il n'est pas nécessaire de fournir une broche supplémentaire, ce procédé est capable de cor- respondre au format JEDEC couramment utilisé dans la stan- dardisation du circuit intégré à semi-conducteurs. Le circuit de contrainte 100 consiste en un circuit de déclen- chement de contrainte 10OA, un circuit de fourniture de tension de contrainte 10OB et un circuit de commande de re- tard de détection 10OC. Le circuit de déclenchement de contrainte 100A comporte une borne SE 64 pour déclencher une opération de contrainte, un circuit de commande constitué d'inverseurs 68 et 70 pour amplifier le signal de sortie de la borne SE 64 et pour générer un signal de déclenchement de contrainte SE, un transistor NMOS 72 (cellule de mémoire, métal oxyde semi- conducteur indiqué dans la suite) pour recevoir par sa grille le signal de déclenchement de contrainte SE et pour abaisser le noeud de connexion 38 à l'état logique"bas", et un inverseur 73 pour recevoir le signal de déclenchement de contrainte SE et pour générer un signal de déclenchement de contrainte inversé SE. Un transistor NMOS 66 formé sur la ligne de sortie de la borne SE 64 sert de résistance. Le circuit de fourniture de tension 10OB comprend la borne de fourniture V1 86 et la borne de fourniture V2 88. Des transistors de transfert 78 et 80 fournissent la seconde tension de contrainte V2 et la première tension de contrainte V1 générées par les bornes de fourniture V2 88 et Vl 86, respectivement aux lignes de mots WLO et WL1. Des transistors de transfert 82 et 84 fournissent les tensions de contrainte V2 et Vl générées par les bornes de fourni- ture V2 88 et Vl 86, respectivement aux lignes de mots WL2 et WL3. Un transistor NMOS 74 fournit le signal de déclen- chement de contrainte 4SE à chaque grille des transistors de transfert 78 et 82. Un transistor NMOS 76 fournit le si- gnal de déclenchement de contrainte *SE à chaque grille des transistors de transfert 80 et 84. Le circuit de commande de retard de détection C comporte un circuit de génération d'un signal de com- mande de retard de détection (%SSD) 90 pour retarder une opération de détection d'un circuit de commande d'intensité de détection (S/A) 60 commandant l'opération de détection d'un circuit de commande d'intensité de détection (S/A) 62 pendant une opération de contrainte. La structure et le fonctionnement du circuit de génération 4SSD 90 seront dé- crits en se référant à la figure 3. Pendant ce temps, la borne de commande de type p d'une porte de transmission 39 du décodeur de rangée 40 est commandée par le signal de dé- clenchement de contrainte 4SE, et sa borne de commande de type n est commandée par le signal de déclenchement de con- trainte inversé 4SE. La figure 2 est un chronogramme représentant le fonctionnement de chaque signal de la figure 1 pendant un mode de contrainte. On suppose que si la tension de con- trainte est fournie, le signal de déclenchement de con- trainte 4SE est déclenché à l'état logique "haut". Lorsque la puce n'est pas dans un fonctionnement en mode de con- trainte, c'est à dire lorsqu'elle est dans un fonctionne- ment normal typique, le signal de déclenchement de contrainte 4SE provenant du circuit de déclenchement de contrainte 100A de la figure 1 est abaissé à l'état logique "bas". Un circuit de génération 52 d'un signal de précharge de décodeur de rangée (4DPX), qui est un circuit de com- mande de précharge du décodeur de rangée 40, un circuit de remise à l'état initial X 54, un circuit de décodage 58 destiné à générer un signal d'amplification de ligne de mots, et le circuit de commande d'intensité de détection , mettent en oeuvre une opération de décodage typique. Les transistors NMOS 74 et 76 sont coupés et les transis- tors de transfert 78, 80, 82 et 84 sont également coupés, en isolant ainsi les bornes de fourniture Vl 86 et V2 88, des lignes de mots respectives WL1 et WL2. Pour le fonctionnement en mode de contrainte, si le signal de déclenchement de contrainte %SE est déclenché à l'état logique "haut", le transistor NMOS 72 est allumé et le noeud de connexion 38 est abaissé à l'état logique "bas". Les transistors NMOS 18, 24, 30, 36 qui sont des transistors de traction vers le bas du circuit de commande de ligne de mots, sont coupés, et les transistors de trans- fert 78, 80, 82 et 84 sont allumés, ce qui forme un chemin de courant entre la borne d'alimentation V1 86 et la ligne de mots correspondante, et entre la borne d'alimentation V2 88 et la ligne de mots correspondante. Comme les tensions de niveaux différents peuvent être fournies aux bornes d'alimentation Vl 86 et V2 88, les tensions différentes peuvent être fournies aux lignes de mots correspondantes. Ainsi, les tensions différentes sont appliquées aux lignes de mots WL0 et WL1. De la même manière, les tensions diffé- rentes sont appliquées aux lignes WL2 et WL3, et les tran- sistors NMOS 16, 22, 28 et 34 qui sont des transistors de traction vers le bas du circuit de commande de ligne de mots, de même que les transistors NMOS 18, 24, 30 et 36 qui sont des transistors de traction vers le bas, sont coupés par les conditions de signaux représentées à la figure 2. Par suite, Vl et V2 fournis aux lignes de mots ne peuvent se décharger. Pendant ce temps, le circuit de commande d'intensité de détection 60 reçoit le signal de sortie ^SSD du circuit de génération 4SSD 90 servant de circuit de re- tard, de manière à effectuer l'opération de détection après que ligne de mots ait été suffisamment montée à l'état lo- gique "haut" correspondant au niveau de tension fourni par il l'écriture d'un motif de données uniforme dans la cellule de mémoire. On décrira maintenant le fonctionnement quand les tensions de niveaux différents sont appliquées aux lignes de mots mutuellement adjacentes. Par exemple, lorsque "1" est écrit dans la cellule de mémoire connectée à une ligne de bits BL, et lorsque "0" est écrit dans la cellule de mé- moire connectée à une ligne de bits BL, si une tension lo- gique "haute" est appliquée à la borne d'alimentation, Vl 86 et si une tension logique "basse" est appliquée à la borne d'alimentation V2 88, les lignes de mots mutuellement adjacentes ont les tensions différentes. Par suite, la con- trainte peut être appliquée de façon qu'on ait les tensions différentes entre lignes de bits adjacentes et entre lignes de mots adjacentes. Chaque cellule de mémoire du réseau de cellules présente une structure générale de cellule de mémoire vive dynamique constituée d'un transistor d'accès et d'un condensateur de stockage, comme indiqué par la ligne en pointillés encerclant une cellule 3. Le condensateur de stockage est généralement appelé un poly-condensateur de stockage car il est formé de silicium polycristallin. Dans une mémoire vive dynamique de classe 64M ou 256M bits d'in- tégration à très grande échelle, les cellules de mémoire adjacentes sont définies par une règle de conception très fine, et l'intervalle entre cellules est étroit comme si ces cellules étaient pratiquement l'une contre l'autre. Si un processus d'empilement est utilisé, comme un noeud de stockage d'une cellule 0 est adjacent à celui d'une cellule 1, la contrainte peut être appliquée entre le poly- condensateur de stockage présentant un grand pas, et le po- ly-condensateur de stockage adjacent à celui-ci. De plus, si les tensions différentes sont appliquées aux lignes de bits BL et BL, et si une tension logique "haute" est appli- quée aux bornes d'alimentation V1 86 et V2 88, la con- trainte peut être appliquée à la couche d'oxyde de grille du transistor d'accès et à la couche d'oxyde du condensa- teur de stockage de la cellule de mémoire. Ainsi, les li- gnes de mots adjacentes et les lignes de bits adjacentes sont commandées de manière à avoir un niveau de tension voulu, et tous les défauts qui peuvent apparaître pendant le processus peuvent être masques. Dans un procédé de fourniture de tension de con- trainte conventionnel, n'importe quelle tension a été four- nie à la ligne de mots ou à la ligne de bits. Selon la présente invention, les tensions de niveaux différents ain- si que la même tension peuvent être fournies aux lignes ad- jacentes ou aux noeuds de la cellule de mémoire. Par suite, la contrainte peut être appliquée à un micro-pont pouvant apparaître dans une règle de conception étroite de la cel- lule de mémoire vive dynamique, comme par exemple des li- gnes de mots, des lignes de bits, des poly-condensateurs de stockage, etc. Si un tel procédé est applicable à un test de niveau de plaquette, comme les défauts peuvent être ré- parés, le rendement est augmenté et le temps de contrainte dans un processus en boîtier est fortement réduit. La figure 3 illustre le circuit de génération 4SSD 90 de la figure 1 selon la présente invention. Un pre- mier circuit de retard 102 comporte la borne d'entrée bran- chée à la borne d'alimentation V1 86. Un inverseur 104 reçoit le signal de sortie du premier circuit de retard 102. Un second circuit 106 comporte la borne d'entrée bran- chée à la borne d'alimentation V2 88. Un inverseur 108 re- çoit le signal de sortie du premier circuit de retard 106. Une porte NON-ET 110 reçoit les sorties des inverseurs 104 * et 108, et génère un signal de commande de retard de détec- tion 4SSD commandant le fonctionnement de retard du circuit de commande d'intensité de détection 60. Les circuits de retard 102 et 106 peuvent être construits avec une chaîne inverseuse CMOS, une résistance ou un condensateur, ou peu- vent être construits avec un circuit de poursuite de ligne de mots et un circuit déclencheur de Schmitt actionné en réponse au signal de sortie de ce circuit de poursuite de ligne de mots. Si une tension est appliquée soit à la borne d'alimentation V1 86 soit à la borne d'alimentation V2 88, c'est à dire pendant une opération de test, le signal de retard *SSD est généré. On remarquera que les circuits de retard 102 et 108 assurent le temps pour effectuer suffi- samment une opération de partage de charge jusqu'à ce que la ligne de mots soit suffisamment montée au niveau logique "haut" par application de la première tension de contrainte Vl et de la seconde tension de contrainte V2, car l'opéra- tion de détection est effectuée pendant le mode de con- trainte après l'écriture des données dans la cellule, comme représenté à la figure 2. La figure 4 illustre le circuit de commande d'in- tensité de détection 60 de la figure 1 selon la présente invention. Une porte ET 11lB reçoit le signal de sortie "X d'un circuit de génération *X 56 de la figure 1, et le si- gnal de déclenchement de contrainte inversé 4SE fournit par l'intermédiaire d'un inverseur lilA. Une porte NON-OU 112 reçoit le signal de sortie de la porte ET 111B et le signal de sortie 4SSD du circuit de génération 4SSD 90. Les inver- seurs 114 et 116 sont branchés en série à la borne de sor- tie de la porte NON-OU 112. Un inverseur 118 reçoit le signal de sortie de l'inverseur 116 et génère un signal de commande 4S de l'intensité de détection 62. Un inverseur reçoit le signal de sortie de l'inverseur 118 et génère un signal de commande SD de l'intensité de détection 62. Les signaux de sortie 4S et SD sont les signaux de com- mande des amplificateurs de détection comportant les ampli- ficateurs différentiels, et sont constitués par un amplificateur de détection de type P et un amplificateur de détection de type N. Le signal 4S peut être utilisé pour le signal de commande de l'amplificateur de détection de type P, et le signal rSD pour celui de l'amplificateur de détec- tion de type N. Pendant l'opération de test, le circuit de commande d'intensité de détection 60 est commandé par la commande du signal de commande de retard de détection *SSD fourni à la borne d'entrée. Le circuit de génération *DPX 52 de la figure 1 est illustré à la figure 5 et fait apparaître une construc- tion de circuit bien connue. la figure 5 comprend une porte NON-OU 122a pour combiner les adresses de rangées RAi et RAi, un inverseur 122b pour inverser la sortie de la porte NON-OU 122a, une porte NON-OU 124a pour combiner et fournir en sortie une horloge maître 4R du signal de découpage d'adresses de rangées RAS et la sortie de l'inverseur 122b, et un inverseur 124b pour générer un signal d'horloge de précharge de décodeur de rangée 4DPX (horloge de précharge de décodeur de rangée) en inversant la sortie de la porte NON-OU 124a. Le circuit de génération DPX 52 fournit en sortie le signal 4DPX réglé au niveau "bas", sauf dans les cas du mode d'attente et du mode de contrainte dans l'opé- ration normale de lecture/écriture. Le bloc de décodage 58 de la figure 1 est illus- tré à la figure 6 et fait apparaître une construction de circuit général. Quatre blocs de décodage sont contenus dans le bloc de décodage 58 de la figure 1, et quatre si- gnaux d'amplification "XO, Xl "X2 et "X3 sont générés à travers ceux-ci. Les adresses de rangées RAi,..., RAj sont des signaux liés à la sélection de blocs. La figure 7 illustre un circuit de génération *EQ 44 de la figure 1 selon la présente invention. Le circuit de génération "EQ 44 coupe une opération d'égalisation de la ligne de bits pendant l'opération de contrainte. Une porte NON-ET 164 reçoit les adresses de sélection de blocs RAi et RAj. Une porte de transmission 170 formée sur une ligne de transmission du signal de sortie de la porte NON- ET 164, effectue une opération de commutation par la com- mande du signal de déclenchement de contrainte 4SE. Un cir- cuit d'amplification constitué par des inverseurs 172 et 174 amplifie le signal de sortie de la porte NON-ET 164 gé- néré à travers la porte de transmission 170. Un transistor NMOS 168 dont le canal est branché entre un noeud d'entrée du circuit amplificateur et une tension de masse, effectue l'opération de commutation par la commande du signal de dé- clenchement de contrainte *SE. Pendant l'opération de lec- ture/écriture normale, comme le signal de déclenchement de contrainte SE de niveau logique "bas" est appliqué, la porte de transmission 170 est allumée en permanence. Pen- dant l'opération de contrainte, le signal de déclenchement de contrainte USE de niveau logique "haut" est appliqué et le transistor NMOS 168 est allumé, ce qui abaisse au niveau logique "bas" la tension d'entrée de l'inverseur 172. Ain- si, un signal de commande d'égalisation de ligne de bits 0EQ est abaissé au niveau logique "bas", et l'opération d'égalisation de la ligne de bits est coupée. Les spécialistes de la question remarqueront fa- cilement que des tensions valides différentes peuvent être appliquées aux lignes de bits adjacentes ou aux lignes de mots adjacentes. Comme décrit ci-dessus, tous les défauts qui peu- vent être créés dans un processus de fabrication de la cel- lule de mémoire, peuvent être masqués. Même si des défauts multiples se produisent sur la même puce, les défauts sont facilement détectés au niveau de la plaquette et utilisés utilement dans une analyse de défauts. De plus, un test ef- ficace est effectué en fournissant des tensions différentes aux lignes de mots ou aux lignes de bits pendant l'opéra- tion de test. Pendant le test dans l'état en plaquette, on peut augmenter leur rendement, et pendant le test dans l'état en boîtier, on peut réduire considérablement la du- rée de contrainte. La présente invention, sous ses divers aspects, a été décrite et représentée d'une façon générale au moyen d'une forme préférée de réalisation. On comprendra cepen- dant que les principes fondamentaux sur lesquels l'inven- tion est basée, sont plus larges que la forme de réalisation spécifique représentée et décrite ici. Par exemple, la structure du circuit de contrainte 100 de la figure 1 peut être modifiée. De la même manière, les cir- cuits associés de décodage et de détection de la figure 1 peuvent être modifiés sur la base du procédé de fourniture de tension de contrainte et de la construction recevant le signal de contrainte associé. R E V E N D I CATIONS 1. Circuit intégré à semi-conducteurs caractérisé en ce qu'il comprend: une première borne de fourniture de tension de contrainte destinée à fournir une première tension de con- trainte à une première ligne de mots; - une seconde borne de fourniture de tension de contrainte destinée à fournir une seconde tension de con- trainte à une seconde ligne de mots adjacente à la première ligne de mots; - un circuit de déclenchement de contrainte desti- né à commander la fourniture de la première tension de con- trainte et de la seconde tension de contrainte à la première ligne de mots et à la seconde ligne de mots; - de sorte que des tensions de contrainte de ni- veaux de tension différents sont fournies à la première li- gne de mots et à la seconde ligne de mots pendant une opération de test. 2. Circuit intégré à semi-conducteurs comportant une paire de lignes de bits, des cellules de mémoire bran- chées respectivement aux lignes de bits, une intensité de détection pour effectuer l'opération de détection des li- gnes de bits en réponse à un signal de commande de détec- tion, circuit intégré à semi-conducteurs caractérisé en ce qu'il comprend: - une première borne de fourniture de tension de contrainte pour fournir une première tension de contrainte à une première ligne de mots; - une seconde borne de fourniture de tension de contrainte pour fournir une seconde tension de contrainte à une seconde ligne de mots adjacente à la première ligne de mots; - des moyens de retard pour générer un signal de retard qui est retardé d'une durée prédéterminée en réponse à l'application de la tension de contrainte provenant de la première borne de fourniture de tension de contrainte et de la seconde borne de fourniture de tension de contrainte; - des moyens de commande d'intensité de détection pour fournir le signal de commande de détection à l'inten- sité de détection en réponse au signal de retard; ce qui permet ainsi d'effectuer l'opération de détection des lignes de bits après que les données de la cellule de mémoire aient été suffisamment transférées aux lignes de bits dans l'opération en mode de contrainte. 3. Circuit intégré à semi-conducteurs comportant une cellule de mémoire, une ligne de bits pour détecter les données de la cellule de mémoire, une intensité de détec- tion pour effectuer une opération de détection de la ligne de bits, un circuit de commande d'intensité de détection pour commander l'opération de détection de l'intensité de détection, et un décodeur de rangée pour sélectionner la cellule de mémoire en réponse à l'entrée d'une adresse, circuit intégré à semi-conducteurs caractérisé en ce qu'il comprend: - un circuit de déclenchement de contrainte pour générer un signal de déclenchement pendant une opération de test d'une puce, et pour déclencher l'opération de test; - un circuit de fourniture de tension de con- trainte pour fournir une première tension de contrainte et une seconde tension de contrainte en réponse à un signal de sortie du circuit de déclenchement de contrainte pendant l'opération de test; et - un circuit de commande de retard de détection pour recevoir la première tension de contrainte et la se- conde tension de contrainte, et pour retarder l'opération du circuit de commande d'intensité de détection pendant l'opération de test. 4. Circuit intégré à semi-conducteurs selon la re- vendication 3, caractérisé en ce que le circuit de déclen- chement de contrainte comprend: - une borne de déclenchement de contrainte pour déclencher l'opération de test; - un circuit de commande pour amplifier un signal fourni par la borne de déclenchement de contrainte et pour générer un signal de déclenchement de contrainte; et - un transistor de traction vers le bas pour rece- voir par sa grille le signal de déclenchement de contrainte et pour couper un chemin de décharge dans le décodeur de rangées pendant l'opération de test. O10 5. Circuit intégré à semi-conducteurs selon la re- vendication 4, caractérisé en ce que le circuit de fourni- ture de tension de contrainte comprend: - une première borne de fourniture de tension de contrainte pour générer une première tension de con- trainte; - une seconde borne de fourniture de tension de contrainte pour générer une seconde tension de contrainte; - un premier transistor de transfert pour fournir la première tension de contrainte à une première ligne de mots; - un second transistor de transfert pour fournir la seconde tension de contrainte à une seconde ligne de mots; et - un troisième transistor de transfert pour four- nir le signal de déclenchement de contrainte à chaque grille du premier transistor de transfert et du second transistor de transfert. 6. Circuit intégré à semi-conducteurs selon la re- vendication 5, caractérisé en ce que le circuit de commande de retard de détection comprend: - un premier circuit de retard pour recevoir et retarder la première tension de contrainte; - un second circuit de retard pour recevoir et re- tarder la seconde tension de contrainte; et - un circuit logique pour recevoir par combinaison les sorties du premier circuit de retard et du second cir- cuit de retard, et pour générer un signal de commande d'une opération de retard du circuit de commande d'intensité de détection lorsqu'on fournit soit le premier signal de con- trainte soit le second signal de contrainte. 7. Procédé pour fournir une tension de contrainte d'un circuit intégré à semi-conducteurs comprenant: - une première borne de fourniture de tension de contrainte pour fournir une première tension de contrainte à une première ligne de mots; - une seconde borne de fourniture de tension de contrainte pour fournir une seconde tension de contrainte à une seconde ligne de mots adjacente à la première ligne de mots; et - un circuit de déclenchement de contrainte pour commander la fourniture de la première tension de con- trainte et de la seconde tension de contrainte à la pre- mière ligne de mots et à la seconde ligne de mots; procédé caractérisé en ce que des tensions de contrainte de niveaux de tension différents sont fournies à la première ligne de mots et à la seconde ligne de mots pendant une opération de test. 8. Procédé pour fournir une tension de contrainte d'un circuit intégré à semi-conducteurs comportant une cel- lule de mémoire, une ligne de bits pour détecter des don- nées de la cellule de mémoire, une intensité de détection pour effectuer une opération de détection de la ligne de bits, et un circuit de commande d'intensité de détection pour commander l'opération de détection de l'intensité de détection, le circuit intégré à semi-conducteurs compre- nant: - une première borne de fourniture de tension de contrainte pour fournir une première tension de contrainte à une première ligne de mots; une seconde borne de fourniture de tension de contrainte pour fournir une seconde tension de contrainte à une seconde ligne de mots adjacente à la première ligne de mots; et - un circuit de retard de détection pour recevoir par combinaison les sorties de la première borne de fourni- ture de tension de contrainte et de la seconde borne de fourniture de tension de contrainte, et pour retarder une opération du circuit de commande d'intensité de détection en réponse à un niveau de combinaison reçu; procédé caractérisé en ce que, pendant une opération de test, l'opération de détection de la ligne de bits est re- tardée jusqu'à ce qu'un test de la cellule de mémoire soit suffisamment avancé. 9. Procédé pour fournir une tension de contrainte d'un circuit intégré à semi-conducteurs comportant une cel- lule de mémoire, une ligne de bits pour détecter des don- nées de la cellule de mémoire, une intensité de détection pour effectuer une opération de détection de la ligne de bits, un circuit de commande d'intensité de détection pour commander l'opération de détection de l'intensité de détec- tion, et un décodeur de rangée pour sélectionner la cellule de mémoire en réponse à l'entrée d'une adresse, le circuit intégré à semi- conducteurs comprenant: - un circuit de déclenchement de contrainte pour générer un signal de déclenchement pendant une opération de test d'une puce et pour déclencher cette opération de test; - un circuit de fourniture de tension de con- trainte pour fournir une première tension de contrainte et une seconde tension de contrainte en réponse à un signal de sortie du circuit de déclenchement de contrainte pendant l'opération de test; et - un circuit de commande de retard de détection pour recevoir le premier signal de contrainte et le second signal de contrainte, et pour retarder une opération du circuit de commande d'intensité de détection pendant l'opé- ration de test; procédé caractérisé en ce que, pendant l'opération de test, la première tension de contrainte et la seconde tension de contrainte sont fournies à des lignes de mots mutuellement adjacentes en réponse au signal de sortie du circuit de dé- clenchement de contrainte, et un état d'une cellule de mé- moire sélectionnée par la ligne de mots, est détecté en réponse à un signal de sortie du circuit de commande de re- tard de détection. 10. Procédé pour fournir une tension de contrainte d'un circuit intégré à semi-conducteurs, selon la revendi- cation 9, caractérisé en ce que le circuit de déclenchement de contrainte comprend: - une borne de déclenchement de contrainte pour déclencher l'opération de test; - un circuit de commande pour amplifier un signal fourni par la borne de déclenchement de contrainte, et pour générer un signal de déclenchement de contrainte; et -un transistor de traction vers le bas pour rece- voir par sa grille le signal de déclenchement de con- trainte, et pour couper un chemin de décharge dans le décodeur de rangée pendant l'opération de test. 11. Procédé pour fournir une tension de contrainte d'un circuit intégré à semi-conducteurs, selon la revendi- cation 10, caractérisé en ce que le circuit de fourniture de tension de contrainte comprend: - une première borne de fourniture de tension de contrainte pour générer une première tension de con- trainte; - une seconde borne de fourniture de tension de contrainte pour générer une seconde tension de contrainte; - un premier transistor de transfert pour fournir la première tension de contrainte à une première ligne de mots; et - un troisième transistor de transfert pour four- nir le signal de déclenchement de contrainte à chaque grille du premier et du second transistors de transfert. 12. Procédé pour fournir une tension de contrainte d'un circuit intégré à semi-conducteurs, selon la revendi- cation 11, caractérisé en ce que le circuit de commande de retard de détection de tension comprend: - un premier circuit de retard pour recevoir et retarder la première tension de contrainte; - un second circuit de retard pour recevoir et re- tarder la seconde tension de contrainte; et - un circuit logique pour recevoir par combinaison les sorties du premier circuit de retard et du second cir- cuit de retard, et pour générer un signal de commande d'une opération de retard du circuit de commande d'intensité de détection lorsqu'on fournit soit, la première tension de contrainte soit, la seconde tension de contrainte.