FR 2705806 A1 19941202 FR 9406339 A 19940525 La présente invention se rapporte à des circuits électro- niques, et particulièrement à des outils de conception automatisée destinés à émuler des circuits de mémoire. Dans le domaine de l'automatisation de conception électronique (ACE), différents outils d'ingénierie assistée par ordinateur (IAO) sont utilisés pour concevoir et vérifier les circuits électroniques. Typiquement, les outils de IAO permettent aux concepteurs de définir la fonctionnalité des circuits tels que les schémas de circuit ou les fichiers descriptifs de matériel, puis de vérifier une telle fonction- nalité en simulant le fonctionnement du circuit. Plus récemment, afin de pouvoir améliorer la vérification des circuits, des outils d'émulation employant des circuits reconfigurables ont été utilisés conjointement avec des outils ACE conventionnels. En transférant un fichier de définition de circuit d'un outil IAO à un émulateur dans lequel les circuits reconfigurables de l'émulateur sont configurés pour implanter réellement ou "émuler" le circuit défini, un concepteur peut vérifier plus précisément le fonctionnement du circuit ou de n'importe quel composant de circuit qui y est couplé, en faisant en sorte que des signaux en temps réel soient appliqués au circuit reconfigurable configuré. Bien que les outils d'émulation soient appropriés pour émuler la plupart des définitions de circuit conventionnelles, les circuits reconfigurables prévus dans de tels outils ne se configurent pas facilement pour émuler les circuits de mémoire, et particulièrement les circuits de mémoire à accès multiples. Il existe par conséquent un besoin d'un système ACE perfectionné pour émuler des circuits de mémoire à accès multiples. L'invention met en oeuvre la conversion d'une définition de premier niveau (niveau de transistor, par exemple) d'un circuit de mémoire à accès multiples en une définition de second niveau (niveau de porte, par exemple) du circuit de mémoire, de sorte qu'un circuit reconfigurable est configuré pour être émulé selon la définition de second niveau. De préférence, les définitions de niveau de transistor et de niveau de porte comprennent chacune les portions correspondantes destinées à écrire, mémoriser et lire les informations dans le circuit de mémoire. Dans la définition de niveau de transistor, la portion à écrire est configurable pour écrire à partir d'au moins un accès d'entrée couplé à la portion à mémoriser en validant au moins un transistor ballast qui y est connecté. De plus, la portion à lire de la définition de niveau de transistor est configurable pour lire à partir d'au moins un accès de sortie couplé à la portion à mémoriser en validant au moins un transistor ballast qui y est connecté, la portion à mémoriser de la définition de niveau de transistor comprenant de préférence une cellule de mémoire à deux inverseurs ou l'équivalent logique (cellule de mémoire de DeMorgan ou de Thevenin). Dans la définition de niveau de porte, la portion à écrire est configurable pour écrire à partir d'au moins un accès d'entrée couplé à la portion à mémoriser en validant un circuit ET-OU ou l'équivalent logique (circuit de DeMorgan ou de Thevenin) ou bien un circuit ET inversé-NI qui lui est connecté, de sorte que le circuit, lorsqu'il est validé, applique un signal de données et un signal de données inversé à la portion à mémoriser. De plus, la portion à lire de la définition de niveau de porte est configurable pour lire à partir d'au moins un accès de sortie couplé à la portion à mémoriser en validant au moins un circuit tampon couplé à la portion à mémoriser, la portion à mémoriser de la définition de niveau de porte comprenant une cellule de mémoire à deux NI ou l'équivalent logique (cellule de mémoire de DeMorgan ou de Thevenin). En outre, la configuration du circuit reconfigurable peut être vérifiée et le circuit reconfigurable configuré peut être couplé à un système de sorte que le circuit reconfigurable configuré et le système peuvent être mis en fonctionnement. Sur les dessins: La figure 1 est un schéma fonctionnel d'un système d'automatisation de conception électronique (ACE), comprenant des outils ACE 2, un émulateur 10 et un système-cible 3. La figure 2 est un schéma fonctionnel d'un circuit de mémoire 12 représenté au niveau de transistor. La figure 3 est un schéma fonctionnel d'un circuit de mémoire 12 représenté au niveau de porte. La figure 4 est un chronogramme montrant des opérations d'écriture et de lecture destinées au circuit de mémoire 12. La figure 5 est un organigramme des étapes de configuration 60 et d'émulation 61 relatives à la présente invention. La figure 1 montre un schéma fonctionnel d'un système amélioré d'automatisation de conception électronique (ACE), comprenant des outils ACE 2, un émulateur 10 et un système- cible 3. Lorsqu'il est configuré tel qu'il est montré, le système ACE peut être utilisé par un concepteur de circuits afin de définir et de vérifier le circuit prototype ou système 8 qui a pour objet de fonctionner lorsqu'il est couplé de façon appropriée aux connexions électriques de la douille 5 dans l'environnement ou système-cible 3. Toutefois, même antérieurement à la fabrication du circuit prototype 8 qui peut être un circuit intégré conventionnel (CI), un circuit intégré spécifique d'application (CISA) ou équivalent, le concepteur de circuit peut émuler le circuit prototype 8 en utilisant un système émulateur 10, en configurant une logique ou un circuit 11 reconfigurable ou reprogrammable dans le système émulateur 10 en fonction de la définition de circuit 13 qui est générée, de préférence en tant que fichier de liste d'interconnexions de circuit, à l'aide d'un outil d'ingénierie assistée par ordinateur (IAO) 4 dans un outil ACE 2, puis en couplant 9 un tel circuit reconfigurable configuré 11 à la douille 5 dans le système-cible 3 afin de le faire fonctionner et de vérifier sa fonctionnalité. Une fois que le concepteur de circuit a vérifié la définition de circuit 13, une telle définition de circuit peut alors être transférée 14 de l'outil IAO à l'outil de conception assistée par ordinateur (CAO) 6 pour un traitement ultérieur du circuit, mettant en oeuvre typiquement la disposition physique du circuit. Les informations relatives à la disposition du circuit provenant de l'outil CAO 6, dénommées typiquement fichier de génération de combinaisons logiques (GCL), sont alors utilisées pour la fabrication du circuit prototype 8. Le système émulateur 10 fonctionne essentiellement comme un "montage d'essai" électronique en configurant, en vue de leur émulation et en fonction de la définition de circuit 13, les divers circuits reconfigurables 11 qu'il renferme. Le circuit reconfigurable 11 peut être n'importe quel composant de circuit électronique tel que des réseaux de portes programmables (FPGAs), des matrices logiques programmables (PLA/PLAs), des dispositifs logiques programmables (PLDs) ou équivalent, qui peut être programmé ou reconfiguré pour représenter la fonctionnalité ou faire fonctionner réellement diverses définitions de circuit qui lui sont assignées. Le système émulateur 10 comprend de préférence un sous- système de régisseur ou de processeur (non montré) destiné à recevoir la définition de circuit 13 et à configurer le circuit reconfigurable 11 afin de représenter une telle définition de circuit 13. Egalement, le sous-système de régisseur ou de processeur dans le système émulateur 10 peut mettre à la disposition des concepteurs de circuit divers outils de mise au point et des analyseurs d'onde graphique destinés à vérifier, par exemple, si la définition de circuit 13 est configurée correctement en circuit reconfigurable 11, si les lignes de signaux du circuit reconfigurable 11 sont couplées 9 correctement à la douille 5 dans le système-cible 3 ou si le circuit reconfigurable configuré 11 fonctionne correctement lorsqu'il est couplé à la douille 5 dans le système-cible 3. Les systèmes émulateurs comprenant des sous- systèmes de régisseur ou de processeur comparables sont disponibles commercialement, par exemple, le système "MARS" de PiE Design Systems, Inc. (Sunnyvale, CA). Conformément à la présente invention, une définition de circuit d'un dispositif ou d'un circuit de mémoire ou de mémorisation 12 ayant des accès ou des lignes de signaux multiples est configuré en circuit reconfigurable 11 dans le système émulateur 10. De préférence, la définition de niveau de transistor ou d'un dispositif 13 d'un circuit de mémoire 12 (voir figure 2) est reçue par le système émulateur 10 à partir de l'outil IAO 4 et convertie ou reformatée par le sous-système de régisseur qu'il renferme, en une définition de niveau de porte ou logique du circuit de mémoire 12 (voir figure 3), de sorte que le circuit reconfigurable 11 est configuré pour une émulation en fonction de la définition de niveau de porte. Comme montré sur les figures 2 et 3, les définitions de niveau de transistor et de niveau de porte du circuit de mémoire 12 comprennent chacune des portions ou des composants de circuit correspondants destinés aux informations d'écriture 18, de mémorisation 17 et de lecture 16 dans le circuit de mémoire 12. Dans la définition de niveau de transistor montrée sur la figure 2, la portion à écrire 18 est configurable pour l'accession ou l'écriture à partir d'au moins un accès d'entrée ou une ligne d'entrée de données DI(1) - (N) couplés 22 à la portion à mémoriser 17. Chaque accès d'entrée DI peut être validé de façon sélective par un signal d'entrée ou d'écriture correspondant WR(1) - (N) appliqué à au moins un transistor ballast ou un commutateur numérique ou une porte 21(1) - (N) qui lui sont connectés. De façon similaire, la portion à lire 16 est configurable pour l'accession ou la lecture à partir d'au moins un accès de sortie ou d'une ligne de sortie de données DO(1) - (N) couplés 24 à la portion à mémoriser 17. Chaque accès de sortie DO peut être validé de façon sélective par un signal de sortie ou de lecture correspondant RD(1) - (N) appliqué à au moins un transistor ballast ou un commutateur numérique ou une porte 21(1) - (N) qui lui sont connectés. La portion à mémoriser 17 de la définition de niveau de transistor comprend une cellule de mémoire à deux inverseurs 23 couplée 22, 24 aux portions d'écriture et de lecture 16, 18. Dans la définition de niveau de porte montrée sur la figure 3, les portions à circuit destinées à écrire 18, à mémoriser 17 et à lire 16 correspondent respectivement aux portions à circuit destinées à écrire 18, à mémoriser 17 et à lire 16 de la figure 2. Sur la figure 3, la portion à écrire 18 est configurable pour l'accession ou l'écriture à partir d'au moins un accès d'entrée ou d'une ligne d'entrée de données DI(1) - (N) couplés 35, 36 à la portion à mémoriser 17. Chaque accès d'entrée DI(1) - (N) peut être validé de façon sélective par un signal d'entrée ou d'écriture correspondant WR(1) - (N) appliqué à au moins un circuit ET-OU ou équivalent 31, 32, 33, 34 (1) - (N) qui lui est connecté, de sorte qu'un tel circuit 31, 32, 33, 34 (1) - (N) étant validé, applique un signal de données 35 et un signal de données inversé 36 à la portion à mémoriser 17. De préférence, les portes ET à deux entrées ou équivalentes 31(1) - (N) reçoivent chacune une paire correspondante de signaux de validation d'écriture et d'entrée de données, par exemple, WR(1) et DI(1), WR(2) et DI(2),... WR(N) et DI(N). De plus, les portes ET à deux entrées ou- équivalentes 32(1) - (N) reçoivent chacune une paire correspondante de signaux de validation d'écriture et d'entrée de données inversés, par exemple, WR(1) et DI(1), WR(2) et DI(2),... WR(N) et DI(N). En outre, les sorties de signal des portes ET 31(1) - (N) et des portes ET 32(1) - (N) sont reçues respectivement par des portes OU 33, 34 pour générer respectivement un signal de données 35 et un signal de données inversé 36. Dans la portion à lire 16 de la définition de niveau de porte, au moins un circuit tampon 41(1) - (N) pouvant être & trois états, est configurable pour l'accession ou la lecture à partir d'au moins un accès de sortie ou d'une ligne de sortie de données D0(l) - (N) couplés 37 à la portion à mémoriser 17. Chaque accès de sortie DO peut être validé de façon sélective par un signal de sortie ou de lecture correspondant RD(1) - (N) appliqué à un circuit tampon 41(1) - (N) qui lui est connecté. La portion à mémoriser 17 de la définition de niveau de porte comprend une cellule de mémoire à deux NI ou équivalente 38, 39 qui reçoit respectivement un signal de données 35 et un signal de données inversé 36 provenant de la portion à écrire 18. Les sorties de signal 30, 37 des portes NI 38, 39 sont reçues respectivement comme signaux d'entrée par les portes NI 39, 38. Le signal de sortie 37 de la porte NI 39 est également reçu comme signal d'entrée par chaque circuit tampon 41(1) - (N). En service, le circuit reconfigurable 11, configuré avec une définition de circuit particulière destinée au circuit de mémoire 12, fonctionne soit en mode d'écriture 46 soit en mode de lecture 47. Sur la figure 4, un chronogramme montre un signal d'écriture inversé (WR) 42 appliqué à la portion à écrire 18 en tant que basse impulsion de signal 51 durant le mode d'écriture 46 afin d'inscrire 43 les données valides (DI) 52 sur la portion à mémoriser 17 dans la mémoire émulée 12. De plus, le chronogramme montre un signal de lecture inversé (RD) 44 appliqué à la portion à lire 16 en tant que basse impulsion de signal 53 durant le mode de lecture 47 afin d'extraire 45 les données valides (DO) 54 de la portion à mémoriser 17 dans la mémoire émulée 12. Ainsi, comme décrit ci-dessus, le système ACE amélioré incorporant le présent système fonctionne généralement selon l'organigramme de la figure 5 qui montre initialement l'étape de configuration 60 suivie de l'étape d'émulation 61. Durant l'étape de configuration 60, un concepteur de circuit peut faire en sorte qu'un outil IAO dans les outils ACE 2 génére ou fournisse 62 une liste d'interconnexions ou une définition de circuit 13, comprenant une première définition de circuit de-niveau de transistor ou une représentation fonctionnelle telle que celle montrée sur la figure 2 et destinée à un circuit de mémoire à accès multiples 12. On considère que la définition de circuit 13 puisse comprendre des composants de circuit numériques s'ajoutant au circuit de porte 12. Le système émulateur 10 reçoit la définition de circuit de mémoire de niveau de transistor et fait en sorte que le sous-système de régisseur traite et reformate une telle définition de circuit de mémoire afin de générer ou de produire 63 une seconde définition de circuit de niveau de porte ou représentation fonctionnelle correspondante telle que celle montrée sur la figure 3 et destinée au même circuit de mémoire à accès multiples 12. De cette façon, le sous- système de régisseur, qui est de préférence une station de travail d'ingénierie ou un système similaire à microprocesseur, convertit ou recompile les portions à écrire 18, à mémoriser 17 et à lire 16 de la définition de mémoire de niveau de transistor 12 en portions correspondantes à écrire 18, à mémoriser 17 et à lire 16 de la définition de mémoire de niveau de transistor 12. Durant la conversion de la définition du circuit de mémoire 12 du niveau de transistor au niveau de porte, les signaux de données d'entrée (DI), les signaux d'écriture (WR), les signaux de données de sortie (DO) et les signaux de lecture (RD) similaires sont maintenus. La portion à écrire 18 est convertie en mettant en correspondance les transistors ballasts 21 avec les circuits ET-OU ou équivalents 31, 32, 33 et 34, de sorte que les signaux d'entrée à accès multiples (DI, WR) servent à accéder de façon sélective à la portion à mémoriser 17, en appliquant le signal WR pour transmettre le signal DI à la portion à mémoriser 17. De préférence, les circuits ET-OU 31, 32, 33 et 34 génèrent un signal DI en tant que signal de données 35 et également un signal de données inversé 36. La portion à mémoriser 17 est convertie en mettant en correspondance la cellule de mémorisation à deux inverseurs ou équivalente 23 avec la cellule de mémorisation à deux NI ou équivalente 38, 39, comme montré sur les figures 2, 3. De préférence, une telle conversion de la portion à mémoriser 17 fournit un signal de lecture de sortie unique 37, 24 destiné à accéder à travers les multiples accès de lecture DO(l) - (N). La portion à lire 16 est convertie en mettant en correspondance les transistors ballasts 25 avec les circuits tampons correspondants 41, de sorte que les signaux de sortie à accès multiples (DO, RD) servent à accéder de façon sélective à la portion à mémoriser 17, en appliquant le signal RD pour faire en sorte que le signal DO soit transmis à partir de la portion à mémoriser 17, de préférence en invalidant le mode à trois états d'un circuit tampon particulier 41. Après que le système émulateur 10 a converti une première définition de circuit de mémoire de niveau de transistor 12 en une seconde définition de niveau de porte correspondante, une telle définition correspondante est téléchargée pour configurer 64 une logique reconfigurable 11 destinée à une opération fonctionnelle réelle de la - définition de circuit 13. Facultativement, le système émulateur 10 permet au concepteur de circuit de vérifier 65 l'exactitude fonctionnelle de la configuration du circuit reconfigurable 11 en appliquant des signaux de test et en vérifiant la réponse fonctionnelle. Une fois que le concepteur de circuit a configuré de façon satisfaisante 60 le circuit reconfigurable 11, et que les lignes de signaux entrée/sortie d'un tel circuit 11 sont couplées 9 correctement à la douille 5 dans le système-cible 3, l'émulation 61 de la définition de circuit émulé 13 peut alors se produire en faisant fonctionner 67 le système-cible 3 couplé 9 au circuit reconfigurable configuré 11. Tandis que le système-cible 3 fonctionne 67, le concepteur de circuit peut vérifier et mettre au point ultérieurement l'implantation configurée de la définition de circuit 13 dans le circuit reconfigurable 11 ainsi que le fonctionnement correct du système-cible 3. Si le concepteur de circuit durant la vérification 65, 68 détermine que la définition de circuit 13 n'est pas satisfaisante, alors il peut redéfinir 69 une telle définition de circuit et reconfigurer 60 en vue de la ré- émulation 61. REVENDICATIONS 1. Procédé destiné à configurer un circuit reconfigurable, caractérisé en ce qu'il comprend les étapes de conversion d'une première définition de circuit en une seconde définition de circuit, et de configuration d'un circuit reconfigurable pour implanter la seconde définition de circuit. 2. Procédé selon la revendication 1, caractérisé en ce que la première définition de circuit fournit une définition de niveau de transistor d'un circuit de mémoire. 3. Procédé selon la revendication 2, caractérisé en ce que la définition de niveau de transistor comprend des portions destinées à l'écriture, à la mémorisation et à la lecture. 4. Procédé selon la revendication 3, caractérisé en ce que la portion à écrire est configurable pour écrire à partir d'au moins un accès d'entrée couplé à la portion à mémoriser. 5. Procédé selon la revendication 4, caractérisé en ce que la portion à écrire est configurée en validant au moins un transistor ballast connecté entre la portion à mémoriser et chaque accès d'entrée. 6. Procédé selon la revendication 3, caractérisé en ce que la portion à lire est configurable pour lire à partir d'au moins un accès de sortie couplé à la portion à mémoriser. 7.Procédé selon la revendication 6, caractérisé en ce que la portion à lire est configurée en validant au moins un transistor ballast connecté entre la portion à mémoriser et chaque accès de sortie. 8. Procédé selon la revendication 3, caractérisé en ce que la portion à mémoriser comprend une cellule de mémoire à deux inverseurs ou une cellule de mémoire logiquement équivalente. 9. Procédé selon la revendication 2, caractérisé en ce que la seconde définition de circuit fournit une définition de niveau de porte d'un circuit de mémoire, de sorte que le circuit reconfigurable est configuré pour implanter la définition de niveau de porte du circuit de mémoire. 10. Procédé selon la revendication 9, caractérisé en ce que la définition de niveau de porte comprend des portions destinées à l'écriture, à la mémorisation et à la lecture. 11.Procédé selon la revendication 10, caractérisé en ce que la portion à écrire est configurable pour écrire à partir d'au moins un accès d'entrée couplé à la portion à mémoriser. 12. Procédé selon la revendication 10, caractérisé en ce que la portion à écrire est configurée en validant un circuit ET-OU ou logiquement équivalent connecté entre la portion à mémoriser et chaque accès d'entrée. 13. Procédé selon la revendication 12, caractérisé en ce que le circuit ET-OU, lorsqu'il est validé, applique un signal de données et un signal de données inversé à la portion à mémoriser. 14. Procédé selon la revendication 10, caractérisé en ce que la portion à lire est configurable pour lire à partir d'au moins un accès de sortie couplé à la portion à mémoriser. 15.Procédé selon la revendication 14, caractérisé en ce que la portion à lire est configurée en validant au moins un circuit tampon connecté à la portion à mémoriser. 16.Procédé selon la revendication 10, caractérisé en ce que la portion à lire comprend une cellule de mémoire à deux NI ou logiquement équivalente. 17. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre l'étape de vérification de la configuration du circuit reconfigurable. 18. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre les étapes de couplage du circuit reconfigurable configuré à un système, et mise en fonctionnement du circuit reconfigurable configuré et du système. 19. Procédé destiné à configurer un circuit reconfigurable, caractérisé en ce qu'il comprend les étapes de conversion d'une définition de niveau de transistor d'un circuit de mémoire en une définition de niveau de porte d'un circuit de mémoire, et configuration d'un circuit reconfigurable pour implanter la définition de niveau de porte, dans lequel les définitions de niveau de transistor et de niveau de porte comprennent chacune les portions correspondantes destinées à l'écriture, la mémorisation et la lecture, et telles que la portion à écrire de la définition de niveau de transistor est configurable pour l'écriture à partir d'au moins un accès d'entrée couplé à la portion à mémoriser en validant au moins un transistor ballast qui lui est connecté, et la portion à lire de la définition de niveau de transistor est configurable pour la lecture à partir d'au moins un accès de sortie couplé à la portion à mémoriser en validant au moins un transistor ballast qui lui est connecté, la portion à mémoriser de la définition de niveau de transistor comprenant une cellule de mémoire. 20. Procédé selon la revendication 19, caractérisé en ce que la portion à écrire de la définition de niveau de porte est configurable pour l'écriture à partir d'au moins un accès d'entrée couplé à la portion à mémoriser en validant au moins un circuit ET-OU ou logiquement équivalent qui lui est connecté, de sorte que le circuit connecté étant validé, applique un signal de données et un signal de données inversé à la portion à mémoriser, et la portion à lire de la définition de niveau de porte est configurable pour la lecture à partir d'au moins un accès de sortie couplé à la portion à mémoriser en validant au moins un circuit tampon couplé à la portion à mémoriser, la portion à mémoriser de la définition de niveau de porte comprenant une cellule de mémoire à deux NI ou logiquement équivalente. 21. Procédé selon la revendication 20, caractérisé en ce qu'il comprend en outre les étapes de vérification de la configuration du circuit reconfigurable, couplage du circuit reconfigurable configuré à un système, et mise en fonctionnement du circuit reconfigurable configuré et du système. 22. Appareil destiné à configurer un circuit reconfigurable, caractérisé en ce qu'il comprend des moyens destinés à convertir une première définition de circuit en une seconde définition de circuit, et des moyens destinés à configurer un circuit reconfigurable pour implanter la seconde définition de circuit. 23.Appareil selon la revendication 22, caractérisé en ce que la première définition de circuit fournit une définition de niveau de transistor d'un circuit de mémoire. 24. Appareil selon la revendication 23, caractérisé en ce que la définition de niveau de transistor comprend des portions destinées à l'écriture, à la mémorisation et à la lecture. 25. Appareil selon la revendication 24, caractérisé en ce que la portion à écrire est configurable pour écrire à partir d'au moins un accès d'entrée couplé à la portion à mémoriser. 26. Appareil selon la revendication 25, caractérisé en ce que la portion à écrire est configurée en validant au moins un transistor ballast connecté entre la portion à mémoriser et chaque accès d'entrée. 27. Appareil selon la revendication 24, caractérisé en ce que la portion à lire est configurable pour lire à partir d'au moins un accès de sortie couplé à la portion à mémoriser. 28. Appareil selon la revendication 27, caractérisé en ce que la portion à lire est configurée en validant au moins un transistor ballast connecté entre la portion à mémoriser et chaque accès de sortie. 29. Appareil selon la revendication 24, caractérisé en ce que la portion à mémoriser comprend une cellule de mémoire à deux inverseurs. 30. Appareil selon la revendication 22, caractérisé en ce que la seconde définition de circuit fournit une définition de niveau de porte du circuit de mémoire, de sorte que le circuit reconfigurable est configuré pour implanter la définition de niveau de porte du circuit de mémoire. 31. Appareil selon la revendication 30, caractérisé en ce que la définition de niveau de porte comprend des portions destinées à l'écriture, à la mémorisation et à la lecture. 32. Appareil selon la revendication 31, caractérisé en ce que la portion à écrire est configurable pour écrire à partir d'au moins un accès d'entrée couplé à la portion à mémoriser. 33. Appareil selon la revendication 32, caractérisé en ce que la portion à écrire est configurée en validant un circuit ET-OU ou logiquement équivalent connecté entre la portion à mémoriser et chaque accès d'entrée. 34. Appareil selon la revendication 33, caractérisé en ce que le circuit ET-OU, lorsqu'il est validé, applique un signal de données et un signal de données inversé à la portion à mémoriser. 35. Appareil selon la revendication 31, caractérisé en ce que la portion à lire est configurable pour lire à partir d'au moins un accès de sortie couplé à la portion à mémoriser. 36.Appareil selon la revendication 35, caractérisé en ce que la portion à lire est configurée en validant au moins un circuit tampon connecté à la portion à mémoriser. 37. Appareil selon la revendication 31, caractérisé en ce que la portion à mémoriser comprend une cellule de mémoire à deux NI ou logiquement équivalente. 38.Appareil selon la revendication 22, caractérisé en ce qu'il comprend en outre des moyens destinés à vérifier la configuration du circuit reconfigurable. 39. Appareil selon la revendication 22, caractérisé en ce qu'il comprend en outre des moyens destinés à coupler le circuit reconfigurable configuré à un système, et des moyens destinés à mettre en fonctionnement le circuit reconfigurable configuré et du système. 40. Appareil destiné à configurer un circuit reconfigurable, caractérisé en ce qu'il comprend des moyens destinés à convertir une définition de niveau de transistor d'un circuit de mémoire en une définition de niveau de porte d'un circuit de mémoire, et des moyens destinés à configurer un circuit reconfigurable pour implanter la définition de niveau de porte, dans lequel les définitions de niveau de transistor et de niveau de porte comprennent chacune des portions destinées à l'écriture, la mémorisation et la lecture, et telles que la portion à écrire de la définition de niveau de transistor est configurable pour l'écriture à partir d'au moins un accès d'entrée couplé à la portion à mémoriser en validant au moins un transistor ballast qui lui est connecté, et la portion à lire de la définition de niveau de transistor est configurable pour la lecture à partir d'au moins un accès de sortie couplé à la portion à mémoriser en validant au moins un transistor ballast qui lui est connecté, la portion à mémoriser de la définition de niveau de transistor comprenant une première cellule de mémoire. 41. Appareil selon la revendication 40, caractérisé en ce que la portion à écrire de la définition de niveau de porte est configurable pour l'écriture à partir d'au moins un accès d'entrée couplé à la portion à mémoriser en validant au moins un circuit ET-OU ou logiquement équivalent qui lui est connecté, de sorte que le circuit ET-OU étant validé, applique un signal de données et un signal de données inversé à la portion à mémoriser, et la portion à lire de la définition de niveau de porte est configurable pour la lecture à partir d'au moins un accès de sortie couplé à la portion à mémoriser en validant au moins un circuit tampon couplé à la portion à mémoriser, la portion à mémoriser de la définition de niveau de porte comprenant une seconde cellule de mémoire.