FR 2699767 A1 19940624 FR 9314515 A 19931203 La présente invention concerne un diviseur de fréquence par un nombre impair permettant de diviser en fréquence un signal d'entrée d'une fréquence optionnelle et plus particulièrement, un diviseur de fréquence permettant d'émettre en sortie un signal numérique divisé en fréquence présentant un rapport de division en fréquence de 1/l 2 n+ 1 l (n est un nombre entier) et un rapport cyclique de 50 % par rapport au signal d'entrée ainsi qu'un procédé de constitution du diviseur de fréquence. Dans les récentes années, un circuit intégré permettant de recevoir un signal d'horloge haute fréquence et pouvant fonctionner à vitesse élevée a été conçu compte tenu de la demande quant à une performance élevée et quant à une fonctionnalité élevée d'une unité de traitement d'information Un circuit de diviseur de fréquence par un nombre impair qui génère un signal numérique divisé en fréquence présentant un rapport de division en fréquence de 1/l 2 n+ 1 l est incorporé dans le circuit intégré concerné Ce signal numérique divisé en fréquence est utilisé par exemple pour cadencer la commande de divers circuits fonctionnels. Un art antérieur concernant la présente invention est maintenant décrit Par exemple, un compteur ternaire est constitué par des circuits de bascule Fl et F 2 et par un circuit NON-OU (appelé parfois circuit NOR) à deux entrées 1, comme représenté sur la figure 1 Le compteur ternaire reçoit un signal d'horloge CK et émet en sortie un signal de sortie de compteur non inversé (ci-après appelé simplement signal de sortie non inversé QB) présentant un rapport de division en fréquence d'un tiers. Plus précisément, la fonctionnalité du circuit concerné est telle qu'un signal de sortie non inversé QA est généré lorsque le signal d'horloge CK est divisé en fréquence de moitié par le circuit de bascule Fl, comme représenté dans une table de vérité représentée sur la figure 1 et par un schéma de formes d'onde opérationnel de la figure 2 En outre, dans le circuit de bascule F 2, un signal de sortie de compteur inversé (ci-après simplement appelé signal de sortie inversé QA) est reçu et un signal de sortie non inversé QB est généré. Le signal de sortie inversé QA du circuit de bascule Fl et le signal de sortie inversé QB du circuit de bascule F 2 sont entrés sur le circuit NON-OU 1 Moyennant ces entrées, un signal de remise à l'état initial SR est généré depuis le circuit NON-OU 1 Ce signal de remise à l'état initial SR est appliqué aux circuits de bascule Fl et F 2. Ainsi, un signal de sortie non inversé QB tel que représenté sur la figure 2 est émis en sortie depuis le circuit de bascule F 2 Ce signal QB présente un rapport de division en fréquence de 1/3 et un rapport cyclique K d'approximativement 33 % On suppose que le rapport cyclique K a ici pour signification un rapport d'une période de niveau haut "H" ou d'une période B de niveau bas "L" sur une période unitaire (A= 1) du signal objet. En outre, un compteur quinaire rapporté à un exemple classique est constitué par des circuits de bascule F 3, F 4 et F 5 et par un circuit NON-OU 2, comme représenté sur la figure 3. Par exemple, le compteur quinaire reçoit un signal d'horloge CK et émet en sortie un signal de sortie non inversé QC Le signal QC concerné présente un rapport de division en fréquence d'un cinquième. Plus précisément, la fonctionnalité du compteur concerné est telle qu'un signal de sortie non inversé QA est généré lorsque le signal d'horloge CK est divisé en fréquence de moitié par le circuit de bascule F 3, comme représenté dans une table de vérité représentée sur la figure 3 et par un schéma de formes d'onde opérationnel représenté sur la figure 4 En outre, lorsque le signal de sortie inversé QA est entré sur le circuit de bascule F 4, un signal de sortie non inversé QB est généré- Lorsque le signal de sortie inversé QB est entré sur le circuit de bascule F 5, un signal de sortie non inversé QC est généré Lorsque le signal de sortie inversé QA du circuit de bascule F 3 et le signal de sortie inversé QC du circuit de bascule F 5 sont appliqués sur le circuit NON-OU 2, un signal de remise à l'état initial SR est généré Ce signal de remise à l'état initial SR est appliqué sur les circuits de bascule F 3, F 4 et F 5. Dans une telle application, le signal de sortie non inversé QC, comme représenté sur la figure 4, est émis en sortie depuis le circuit de bascule F 5 Le signal QC présente un rapport de division en fréquence de 1/5 et un rapport cyclique K de 20 %. Dans le compteur ternaire et dans le compteur quinaire selon un exemple classique cependant, il est impossible d'obtenir un signal numérique divisé en fréquence présentant un rapport cyclique de 50 %. Puis un exemple structurel d'un diviseur de fréquence par un nombre impair permettant d'émettre en sortie un signal numérique divisé en fréquence présentant un rapport cyclique de % est présenté Un circuit de division en fréquence numérique est décrit dans la publication SH 053-96657 provenant de l'office japonais des brevets Le circuit de division en fréquence concerné est constitué par un compteur de division en fréquence de 1/l 2 n+ 1 l et par un circuit de bascule. De façon similaire, un circuit de division en fréquence par un nombre impair est décrit dans la publication SH 057-26930. Le circuit de division en fréquence est constitué par un registre à décalage, par un circuit de bascule et par un circuit logique. De façon similaire, un diviseur de fréquence par un nombre impair est décrit dans la publication SHO-63-79421 Le diviseur de fréquence concerné est constitué par un circuit de compteur, par un registre à décalage, par un circuit logique et par un circuit de division en fréquence de 1/2. Un objet de la présente invention consiste à constituer un diviseur de fréquence par un nombre impair permettant d'émettre en sortie un signal numérique divisé en fréquence présentant un rapport cyclique de 50 % et un rapport de division en fréquence de 1/l 2 n+ 1 l (n = un nombre entier). Un autre objet de la présente invention consiste à constituer un diviseur de fréquence par un nombre impair facilement en agençant une pluralité de circuits de bascule pour former des circuits de compteur et de bascule afin de former un registre et de sélectionner le nombre de celui-ci en fonction d'une exigence particulière de conception En d'autres termes, l'objet de l'invention consiste à constituer un diviseur de fréquence par un nombre impair programmable. Encore un autre objet de la présente invention consiste à constituer un diviseur de fréquence par un nombre impair du type à usage général permettant de faire face rapidement à une modification de conception tout en étant riche en flexibilité et en conformité. Plus précisément, un premier diviseur de fréquence par un nombre impair selon la présente invention comporte N (n = 1, 2, 3) exemplaires de circuits de bascule formant un compteur, n exemplaires de circuits de bascule formant un registre, un élément de circuit de verrouillage et de circuit logique, comme représenté selon un mode de réalisation particulier de la présente invention sur la figure 3 Un signal d'entrée de fréquence optionnelle est entré dans le premier circuit de bascule permettant de former un compteur et son signal d'entrée inversé est appliqué sur le circuit de verrouillage. En outre, lorsqu'un signal de sortie inversé émis en sortie depuis le circuit de verrouillage et un signal de sortie inversé émis en sortie depuis le n-ième circuit de bascule permettant de former un registre sont entrés sur un circuit logique, il devient possible d'obtenir un signal numérique divisé en fréquence présentant des rapports de division en fréquence de 1/3, 1/5 et 1/7 et un rapport cyclique de 50 %. En outre, un second diviseur de fréquence par un nombre impair selon la présente invention comporte m (m = 3 m) exemplaires de circuits de bascule formant un compteur, m + 1 exemplaires -de circuits de bascule formant un registre, un élément de circuit de verrouillage et de circuit logique, comme représenté selon un mode de réalisation particulier de l'invention sur la figure 6 Un signal d'entrée d'une fréquence optionnelle est entré sur le premier circuit de bascule permettant de former un compteur et son signal d'entrée inversé est appliqué sur le circuit de verrouillage. En outre, lorsqu'un signal de sortie inversé émis en sortie depuis le circuit de verrouillage et un signal de sortie inversé émis en sortie depuis le m-ième circuit de bascule sont entrés sur le circuit logique, il devient possible d'obtenir un signal numérique divisé en fréquence présentant un rapport de division en fréquence de 1/l 2 m+ 1 l tel que 1/9, 1/11, 1/13, etc et un rapport cyclique de 50 %. En outre, dans un troisième diviseur de fréquence par un nombre impair selon la présente invention, des éléments de commutation sont connectés entre N exemplaires de circuits de bascule permettant de former un compteur et m exemplaires de circuits de bascule permettant de former un registre, comme représenté selon un mode de réalisation particulier de la figure 7. Il résulte de cela que lorsqu'un signal de commande de programme permettant de former une division en fréquence de 1/l 2 n+ 1 l est appliqué sur les éléments de commutation, une borne de sortie du circuit de bascule permettant de former un compteur et une borne d'entrée d'un autre circuit de bascule sont connectées l'une à l'autre De façon similaire, une borne de sortie du circuit de bascule permettant de former un registre et une borne d'entrée d'un autre circuit de bascule sont connectées l'une à l'autre automatiquement. Avec de telles connexions, il est possible de sélectionner le nombre de circuits de bascule qu'il convient d'installer pour former un compteur et le nombre de circuits de bascule permettant de former un registre automatiquement en fonction de l'exigence de conception, ce qui rend possible de constituer facilement un diviseur par un nombre impair permettant d'émettre en sortie un signal numérique divisé en fréquence présentant un rapport de division en fréquence de 1/l 2 n+ 1 l et un rapport cyclique de 50 %. En outre, selon un procédé de constitution d'un diviseur de fréquence par un nombre impair selon la présente invention, n exemplaires de circuits de bascule permettant de former un compteur comprenant une borne d'entrée de données et un borne de sortie inversée de données connectées l'une à l'autre et comprenant une borne d'entrée d'horloge et une borne de sortie non inversée de données et N exemplaires de circuits de bascule permettant de former un registre comprenant une borne d'entrée de données, une borne d'entrée d'horloge, une borne de sortie non inversée de données et une borne de sortie inversée de données ouverte sont agencées à l'avance sur la même puce. Ces éléments sont connectés au moyen d'un processus d'interconnexion par métal ou autre conformément à une exigence de conception Concrètement, les bornes de sortie non inversée d'horloge et les bornes d'entrée d'horloge de n exemplaires de circuits de bascule permettant de former un compteur sont respectivement connectées En outre, des bornes de sortie non inversée de données et des bornes d'entrée de données de N exemplaires de circuits de bascule permettant de former un registre sont respectivement connectées Les bornes d'entrée d'horloge de N exemplaires du n-ième circuit de bascule permettant de former un registre sont connectées respectivement à une ligne d'application d'horloge. La borne de sortie non inversée de données du n-ième circuit de bascule permettant de former un compteur est connectée à la borne d'entrée de données au premier circuit de bascule permettant de former un registre. Avec de telles connexions, il est possible de programmer le numéro d'installation des circuits de bascule pour former un compteur et des circuits de bascule pour former un registre optionnellement en fonction d'une exigence particulière de conception et il devient donc possible de constituer facilement un diviseur de fréquence par un nombre impair permettant d'émettre en sortie un signal numérique divisé en fréquence présentant un rapport de division en fréquence de 1/l 2 n+ 1 l et un rapport cyclique de 50 %. La présente invention ainsi que les caractéristiques et avantages afférents seront mieux compris à la lumière de la description détaillée qui suit que l'on lira en relation avec les dessins annexés parmi lesquels: la figure 1 représente un schéma structurel d'un premier diviseur de fréquence par un nombre impair (un compteur ternaire) selon un exemple classique et d'une table de vérité permettant d'expliquer son fonctionnement de compteur; la figure 2 est un schéma de forme d'onde opérationnelle du premier diviseur de fréquence par un nombre impair représenté sur la figure 1; la figure 3 représente un schéma structurel d'un second diviseur de fréquence par un nombre impair (un compteur quinaire) selon un exemple classique et d'une table de vérité permettant d'expliquer son fonctionnement de compteur; la figure 4 est un schéma de forme d'onde opérationnelle du second diviseur de fréquence par un nombre impair représenté sur la figure 3; la figure 5 est un schéma structurel du principe d'un premier diviseur de fréquence par un nombre impair selon la présente invention; la figure 6 est un schéma structurel du principe d'un second diviseur de fréquence par un nombre impair selon la présente invention; la figure 7 est un schéma structurel de principe d'un troisième diviseur de fréquence par un nombre impair selon la présente invention; la figure 8 (A) est un schéma explicatif du principe d'un circuit de bascule permettant de former un compteur du premier diviseur de fréquence par un nombre impair pour troisième diviseur de fréquence par un nombre impair représenté sur les figures 5 à 7 la figure 8 (B) est un schéma explicatif d'un circuit de bascule permettant de former un registre du premier diviseur de fréquence par un nombre impair pour le troisième diviseur de fréquence par un nombre impair selon la présente invention représenté sur les figures 5 à 7; la figure 9 est un schéma structurel d'un diviseur de fréquence de 1/3 selon un premier mode de réalisation de la présente invention; la figure 10 est un schéma de forme d'onde opérationnel d'un diviseur de fréquence 1/3 selon le premier mode de réalisation de la présente invention représenté sur la figure 9; la figure 11 est un schéma structurel d'un diviseur de fréquence de 1/5 selon le premier mode de réalisation particulier de la présente invention; la figure 12 est un schéma de forme d'onde opérationnelle du diviseur de fréquence 1/5 selon le premier mode de réalisation de la présente invention représenté sur la figure 11; la figure 13 est un schéma structurel d'un diviseur de fréquence 1/7 selon le premier mode de réalisation particulier de la présente invention; la figure 14 est un schéma de forme d'onde opérationnelle du diviseur de fréquence 1/7 selon le premier mode de réalisation de la présente invention représenté sur la figure 13; la figure 15 est un schéma explicatif d'un diviseur de fréquence 1/9 selon un second mode de réalisation particulier de la présente invention; la figure 16 est un schéma de forme d'onde opérationnelle d'un diviseur de fréquence 1/9 selon le second mode de réalisation de la présente invention représenté sur la figure 15; la figure 17 est un schéma structurel d'un diviseur de fréquence 1/11 selon le second mode de réalisation particulier de la présente invention; la figure 18 est un schéma structurel d'un diviseur de fréquence 1/13 selon le second mode de réalisation particulier de la présente invention; la figure 19 est un schéma structurel d'un diviseur de fréquence 1/15 selon le second mode de réalisation particulier de la présente invention; la figure 20 est un schéma structurel d'un diviseur de fréquence 1/17 selon le second mode de réalisation particulier de la présente invention; la figure 21 est un schéma structurel d'un diviseur de fréquence 1/19 selon le second mode de réalisation particulier de la présente invention; la figure 22 est un schéma de forme d'onde permettant d'expliquer la relation qui lie le signal d'entrée et le signal de sortie du diviseur de fréquence 1/11 jusqu'au diviseur de fréquence 1/19 selon le second mode de réalisation de la présente invention; la figure 23 est un schéma structurel d'un diviseur de fréquence par un nombre impair programmable (système de sélection) selon un troisième mode de réalisation particulier de la présente invention; la figure 24 est un schéma de forme d'onde permettant d'expliquer la relation qui lie le signal d'entrée et le signal de sortie à l'instant de la programmation ( 1/3) selon le troisième mode de réalisation particulier de la présente invention; la figure 25 est un schéma de forme d'onde permettant d'expliquer la relation qui lie le signal d'entrée et le signal de sortie à l'instant de la programmation ( 1/5) selon le troisième mode de réalisation particulier de la présente invention; la figure 26 est un schéma de forme d'onde permettant d'expliquer la relation qui lie le signal d'entrée et le signal de sortie à l'instant de la programmation ( 1/7) selon le troisième mode de réalisation particulier de la présente invention; la figure 27 est un schéma structurel d'un diviseur de fréquence par un nombre impair programmable (système d'interconnexion) selon le quatrième mode de réalisation particulier de la présente invention; la figure 28 est un schéma d'état d'interconnexion d'un diviseur de fréquence 1/3 à l'instant de la programmation selon le quatrième mode de réalisation particulier de la présente invention; la figure 29 est un schéma d'état d'interconnexion d'un diviseur de fréquence 1/5 à l'instant de la programmation selon le quatrième mode de réalisation particulier de la présente invention; la figure 30 est un schéma d'état d'interconnexion d'un diviseur de fréquence 1/7 à l'instant de la programmation selon le quatrième mode de réalisation particulier de la présente invention; la figure 31 est un schéma structurel d'un diviseur de fréquence par un nombre impair selon un cinquième mode de réalisation particulier de la présente invention; la figure 32 est un schéma structurel d'un diviseur de fréquence par un nombre impair selon un sixième mode de réalisation particulier de la présente invention; et la figure 33 est un schéma structurel d'un diviseur de fréquence par un nombre impair selon un septième mode de réalisation particulier de la présente invention. Un compteur ternaire selon un art antérieur à la présente invention est constitué par deux exemplaires de circuits de bascule de type D Fl et F 2 et par un élément de circuit NON-OU 1. Il est ainsi possible d'obtenir un signal de sortie non inversé QB présentant un rapport de division en fréquence de 1/3 et un rapport cyclique K d'approximativement 33 % et d'obtenir une réduction du diviseur de fréquence de 1/3. En outre, un compteur quinaire selon un art antérieur à la présente invention est constitué par trois exemplaires de circuits de bascule de type D Fl, F 2 et F 3 et par un élément de circuit NON-OU 2 Ainsi, il est possible d'obtenir un signal de sortie non inversé QC présentant un rapport de division en fréquence de, 1/5 et un rapport cyclique K de 20 % ainsi d'obtenir une réduction du diviseur de fréquence de 1/5. Dans un diviseur de fréquence par un nombre impair qui se voit appliquer un compteur ternaire et un compteur quinaire selon un art antérieur à la présente invention, il devient cependant difficile d'obtenir un signal numérique divisé en fréquence (un signal de sortie non inversé) présentant un rapport cyclique de 50 %. En outre, un circuit de division en fréquence numérique permettant d'émettre en sortie un signal numérique divisé en fréquence moyennant un rapport cyclique de 50 % est décrit dans la publication SH 053-96657 provenant de l'office de brevet du Japon Cependant, un circuit de compteur permettant d'émettre en sortie un signal divisé en fréquence selon 1/l 2 n+ 1 l doit être conçu originellement en fonction d'une exigence de conception. En outre, un circuit de division de fréquence par un nombre impair permettant d'émettre en sortie un signal numérique divisé en fréquence moyennant un rapport cyclique de % est décrit dans la publication SH 057-26930 Cependant, de façon similaire au circuit de compteur du circuit de division en fréquence numérique mentionné ci-avant, un circuit de registre permettant d'émettre en sortie un signal divisé en fréquence selon 1/l 2 n+ 1 l doit être conçu originellement en fonction d'une exigence de conception. En outre, un diviseur de fréquence par un nombre impair permettant d'émettre en sortie un signal numérique divisé en fréquence présentant un rapport cyclique de 50 % est décrit dans la publication SH 063-79421 Cependant, un circuit permettant de diviser en fréquence un signal émis en sortie depuis un circuit logique de moitié devient nécessaire. Du fait de cette raison, il est impossible de faire face à une modification de conception rapidement à l'aide d'un diviseur de fréquence qui se voit appliquer un compteur concernant un nombre impair de l'art antérieur de la présente invention lorsqu'un circuit de porte ou un circuit logique nécessitant un signal numérique divisé en fréquence présentant un rapport de division en fréquence de 1/l 2 n+ 1 l et un rapport cyclique de 50 % est incorporé dans un circuit intégré à semiconducteur. Ceci est nécessaire en ce qui concerne la stabilisation d'un circuit de verrouillage ou d'un élément de mémoire qui reçoit un signal d'horloge haute fréquence et qui fonctionne à une vitesse élevée adaptée à une exigence élevée de performance et de fonctionnalité dans une unité de traitement d'information En particulier, l'art antérieur à la présente invention manque d'un degré de liberté quant à la constitution d'un circuit pour l'exigence de modification de conception du rapport de division en fréquence, ce qui rend difficile de constituer une certaine variété de diviseurs de fréquence facilement en une courte période. A l'opposé de ce qui précède, un premier diviseur de fréquence par un nombre impair selon le principe de la présente invention comporte un compteur 11, un registre 12, un circuit de verrouillage 13 et un circuit logique 14, comme représenté sur la figure 5 Dans le compteur 11, N (n est un nombre entier, n= 1, 2, 3) d'exemplaires de circuits de bascule Cl à Cn sont connectés en cascade Le compteur 11 reçoit un signal d'entrée inversé Sin de fréquence optionnelle et émet en sortie un signal divisé en fréquence selon 1/l 2 n+ 1 l SQ Dans le registre 12, N exemplaires de circuits de bascule Rl à Rn sont connectés en cascade Le registre 12 se synchronise sur le signal d'entrée inversée Sin de fréquence optionnelle et décale le signal divisé en fréquence selon 1/l 2 n+ll SQ, en succession. Le circuit de verrouillage 13 est synchronisé sur un signal d'entrée non inversé Sin de fréquence optionnelle et il bloque le signal de sortie de registre SR du ln-1 l-ième circuit de bascule Rn-1 du registre 12. Le circuit logique 14 émet en sortie logiquement un signal de sortie verrouillé inversé X 2 émis en sortie depuis le circuit de verrouillage 13 et un signal de sortie de registre SR émis en sortie depuis le circuit de bascule Rn du registre 12 Le circuit logique 14 est constitué par un circuit NON-ET (appelé parfois circuit NAND) à deux entrées ou par un circuit NON-OU à deux entrées. En outre, un second diviseur de fréquence par un nombre impair selon le principe de la présente invention comporte un compteur 15, un registre 16, un circuit de verrouillage 17 et un circuit logique 18, comme représenté sur la figure 6 Dans le compteur 15, m (m est un nombre entier, m=m -> 3) exemplaires de circuits de bascule Cl à Cn sont connectés en cascade Le compteur 15 reçoit le signal d'entrée inversé Sin de fréquence optionnelle et émet en sortie un signal divisé en fréquence selon 1/ln+ 1 l SQ. Dans le registre 16, m+ 1 exemplaires de circuits de bascule Rl à Rlm+ 1 l sont connectés en cascade Le registre 16 est synchronisé sur le signal d'entrée inversé Sin et il décale le signal divisé en fréquence selon 1/l 2 m+lj SQ, en succession. Le circuit de verrouillage 17 est synchronisé par le signal d'entrée inversé Sin de fréquence optionnelle et il bloque le signal de sortie de registre SR du m-ième circuit de bascule Rm pour former un registre. Le circuit logique 18 émet en sortie logiquement un signal de sortie verrouillé inversé > O émis en sortie depuis le circuit de verrouillage 17 et le signal de sortie logique de registre SR du lm+ 1 l-ième circuit de bascule Rlm+ 1 l du registre 16 Le circuit logique 18 est constitué par un circuit NON-ET à deux entrées ou par un circuit NON-OU à deux entrées En outre, dans les circuits de bascule Cn et Cm permettant de former un compteur, une borne d'entrée de données D est connectée à une borne de sortie inversée Q, comme représenté sur la figure 8 (A) Dans les circuits de bascule Rn et Rlm+ 1 l permettant de former un registre, le signal d'entrée inversé Sin est appliqué sur une borne d'entrée d'horloge CK, comme représenté sur la figure 5 et sur la figure 6. En outre, un troisième diviseur de fréquence par un nombre impair selon le principe de la présente invention comporte des éléments de commutation SW 1 et SW 2, comme représenté sur la figure 7 L'élément de commutation SW 1 reçoit un signal de commande de programme S permettant de former un diviseur de fréquence selon 1/l 2 n+ll et il réalise une connexion entre des bornes d'entrée d'horloge CK et une borne de sortie non inversée de données Q de N exemplaires de circuits de bascule Cl à Cn permettant de former un compteur. L'élément de commutation SW 2 réalise une connexion entre la borne de sortie non inversée de données Q et les bornes d'entrée de données D de N exemplaires de circuits de bascule Ri à Rn permettant de former un registre. En outre, selon un procédé de constitution d'un diviseur de fréquence par un nombre impair selon un principe de la présente invention, N exemplaires de circuits de bascule Cl à Cn permettant de former un compteur et N exemplaires de circuits de bascule Rl à Rn permettant de former un registre sont agencés sur la même puce Ici, dans N exemplaires de circuits de bascule Cl à Cn permettant de former un compteur, les bornes d'entrée de données D sont connectées aux bornes de sortie inversée de données Q et les bornes d'entrée d'horloge CK et les bornes de sortie non inversée de données Q sont ouvertes à l'avance. Dans N exemplaires de circuits de bascule Rl à Rn permettant de former un registre, une borne d'entrée de données D, une borne d'entrée d'horloge CK, une borne de sortie non inversée de données Q et une borne de sortie inversée de données Q sont ouvertes à l'avance. Les bornes de sortie non inversée d'horloge Q de n exemplaires de circuits de bascule Cl à Cn permettant de former un compteur dans un tel état sont connectées aux bornes d'entrée d'horloge CK en fonction d'une exigence de conception. En outre, la borne de sortie non inversée de données Q de n exemplaires decircuits de bascule Ri à Rn permettant de former un registre sont connectées aux bornes d'entrée de données D en fonction d'une exigence de conception et les bornes d'entrée d'horloge CK de N exemplaires de circuits de bascule Ri à Rn permettant de former un registre sont connectées à une ligne d'application d'horloge LC en fonction d'une exigence de conception. En outre, la borne de sortie non inversée de données Q du n-ième circuit de bascule Cn permettant de former un compteur est connectée à la borne d'entrée de données D du premier circuit de bascule Ri permettant de former un registre en fonction d'une exigence de conception. Puis le fonctionnement du premier diviseur de fréquence par un nombre impair de la présente invention est décrit Par exemple, lorsque le signal d'entrée inversé Sin de fréquence optionnelle f est entré sur le premier circuit de bascule Cl du compteur 11, un signal divisé en fréquence selon 1/l 2 n+ 1 l SQ est émis en sortie depuis le n-ième circuit de bascule Cn sur le premier circuit de bascule Ri du registre 12. En outre, le signal divisé en fréquence selon 1/l 2 n+ll SQ est synchronisé sur le signal d'entrée inversée Sin et est décalé au moyen de N exemplaires de circuits de bascule Ri à Rn du registre 12, en succession. Le signal de sortie de registre SR du ln-1 l-ième circuit de bascule Rn- 1 du registre 12 est synchronisé sur le signal non inversé Sin et est bloqué par le circuit de verrouillage 13 Le signal de sortie de verrouillage inversé X) est émis en sortie depuis le circuit de verrouillage 13 sur le circuit logique 14 et le signal de sortie de registre SR est émis en sortie depuis le n- ième circuit de bascule Rn du registre 12 sur le circuit logique 14. Moyennant ceci, lorsqu'une logique NON-ET par exemple du signal de sortie de verrouillage inversé >Q -et du signal de sortie de registre SR est obtenue par le circuit logique 14, il devient possible d'obtenir un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence de 1/l 2 n+ 1 l et un rapport cyclique de 50 %. Puis le fonctionnement du second diviseur de fréquence par un nombre impair selon le principe de la présente invention est décrit Par exemple, lorsque le signal d'entrée inversée Sin de fréquence optionnelle est entré sur le premier circuit de bascule Cl du compteur 15, un signal divisé en fréquence selon 1/l 2 m+ 1 ll SQ est émis en sortie depuis le m-ième circuit de bascule Cm jusqu'au premier circuit de bascule Rl du registre 16. En outre, le signal divisé en fréquence selon 1/l 2 m+ 1 l SQ est synchronisé sur le signal d'entrée inversée Sin et est décalé de m+ 1 exemplaires de circuits de bascule Rl à Rl 2 m+ 1 Il du registre 16, en succession. Le signal de sortie de registre SR du n-ième circuit de bascule Rm du registre 16 est synchronisé sur le signal d'entrée non inversée Sin et est bloqué par le circuit de verrouillage 17. Le signal de sortie de verrouillage inversé > O est émis en sortie depuis le circuit de verrouillage 17 jusqu'au circuit logique 18 et le signal de sortie de registre SR est émis en sortie depuis le m-ième circuit de bascule Rm du registre 16 jusqu'au circuit logique 18. Moyennant cela, lorsqu'une logique NON-ET par exemple du signal de sortie de verrouillage inversé >Q et du signal de sortie de registre SR est obtenue au moyen du circuit logique 18, il devient possible d'obtenir le signal numérique divisé en fréquence Sout présentant le rapport de division en fréquence selon 1/l 2 m+ 1 l et le rapport cyclique de 50 %. Puis le fonctionnement du troisième diviseur de fréquence par un nombre impair selon le principe de la présente invention est décrit Par exemple, lorsque le signal de commande de programme S est appliqué sur l'élément de commutation SW 1, il est possible de sélectionner le nombre d'exemplaires N des circuits de bascule Cn destinés à former le compteur 11 automatiquement. En outre, les bornes d'entrée d'horloge CK et les bornes de sortie non inversée Q de N exemplaires de circuits de bascule Cl à Cn sont respectivement connectées au moyen de l'élément de commutation SW 1 Ainsi, le compteur 11 permettant d'émettre en sortie un signal divisé en fréquence selon 1/l 2 n+ 1 l est constitué. En outre, lorsque le signal de commande de programme S est appliqué sur l'élément de commutation SW 2, il est possible de sélectionner le nombre d'exemplaires N du circuit de bascule Rn constituant le registre 12 automatiquement. En outre, les bornes d'entrée D et les bornes de sortie non inversée de données Q de N exemplaires de circuits de bascule Rl à Rn sont respectivement connectées au moyen de l'élément de commutation SW 2 Avec une telle connexion, le registre 12 permettant de décaler le signal divisé en fréquence selon 1/l 2 n+ 1 l en succession est constitué. Moyennant ceci, il devient possible de constituer facilement un diviseur de fréquence par un nombre impair permettant d'émettre en sortie le signal de sortie numérique Sout présentant un rapport de division en fréquence successivement de 1/3, de 1/5 ou de 1/7 et un rapport cyclique de 50 %. Puis un procédé de constitution d'un diviseur de fréquence par un nombre impair selon le principe de la présente invention est décrit N exemplaires de circuits de bascule Cl à Cn permettant de former un compteur et N exemplaires de circuits de bascule Rl à Rn permettant de former un registre, lesquels sont agencés sur la même puce à l'avance, sont connectés respectivement au moyen d'un processus d'interconnexion par métal ou autre conformément à une exigence de conception. Moyennant cela, il est possible de programmer optionnellement des circuits de bascule destinés à former un compteur et des circuits de bascule destinés à former un registre et de constituer un diviseur de fréquence par un nombre impair riche en variétés pour émettre en sortie un signal numérique divisé en fréquence présentant un rapport de division en fréquence de 1/l 2 n+ 1 l et un rapport cyclique de 50 % Il résulte de cela qu'il devient possible de constituer un diviseur en fréquence du type à usage général riche en flexibilité et en conformité. Puis des modes de réalisation respectifs de la présente invention sont décrits par report aux dessins. ( 1) Description du premier mode de réalisation particulier Par exemple, un diviseur de fréquence 1/3 qui reçoit un signal d'horloge Sin et qui émet en sortie un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence d'un tiers est constitué par un inverseur IN 1, par un compteur binaire Cll, par un registre à décalage 11, par un circuit de verrouillage Li, par des circuits NON-ET Ni et N 2 et par un inverseur IN 2. Plus précisément, l'inverseur IN 1 inverse un signal d'horloge non inversé (ci-après simplement appelé signal d'horloge) de fréquence optionnelle et émet en sortie un signal d'horloge inversé Sin sur le compteur binaire Cll et sur le registre à décalage R 1 Le compteur binaire Cll représente un exemple de n exemplaires de circuits de bascule Cl à Cn o n=l Le compteur binaire Cll reçoit un signal d'horloge inversée Sin et émet en sortie un signal divisé en fréquence 1/3 (un signal de sortie non inversé) SQ sur le registre à décalage 11 et sur le circuit de verrouillage LI En outre, le compteur binaire Cli est constitué en connectant la borne d'entrée de données D et la borne de sortie inversée Q du circuit de bascule l'une à l'autre La borne de sortie non inversée Q du compteur binaire Cll est connectée à une borne d'entrée de données D du registre à décalage R 1 i et à une borne d'entrée de données D du circuit de verrouillage Li. Le registre à décalage Rll représente un exemple de n exemplaires de circuits de bascule Rl à Rn o n= 1 Le registre à décalage Ril reçoit le signal d'horloge inversé Sin, décale le signal divisé en fréquence 1/3 SQ et émet en sortie le signal de sortie de registre inversé SR sur les circuits NON-ET Ni et N 2. La borne d'entrée d'horloge CK du registre à décalage Rll est connectée à la borne d'entrée d'horloge CK du compteur binaire Cll La borne de sortie inversée Q du registre à décalage Rll est connectée à une borne d'entrée in 2 du circuit NON-ET Ni. Le circuit de verrouillage Li est constitué par un élément de circuit de bascule et il reçoit le signal d'horloge non inversé Sin et il verrouille le signal divisé en fréquence 1/3 SQ La borne de sortie inversée Q du circuit de verrouillage Ni est connectée à une borne d'entrée inl du circuit NON-ET Ni. En outre, le circuit NON-ET Ni représente un exemple du circuit logique 12 et il émet en sortie une logique NON-ET d'un signal de sortie de verrouillage XQ et d'un signal de sortie de registre inversé SR Le circuit NON-ET Ni peut être formé par un circuit NON-OU Le circuit NON- ET N 2 et l'inverseur IN 2 génèrent un signal de remise à zéro SCL, d'o l'émission du signal de remise à zéro SCL en sortie sur le compteur binaire C 1 l, sur le registre à décalage R 1 i et sur le circuit de verrouillage Li. Puis le fonctionnement d'un diviseur de fréquence 1/3 est décrit Par exemple, lorsqu'un signal d'horloge Sin de fréquence optionnelle tel que représenté sur la figure 10 est entré sur le diviseur de fréquence 1/3 concerné, un signal divisé en fréquence 1/3 SQ est émis en sortie depuis le compteur binaire Cll sur le registre à décalage Rll et sur le circuit de verrouillage Li et un signal numérique divisé en fréquence Sout = 503 présentant un rapport de division en fréquence de 1/3 et un rapport cyclique de 50 % est émis en sortie depuis le circuit NON-ET Ni. Plus précisément, comme représenté sur la figure 10, le signal de sortie de verrouillage XQ décroît de-façon synchrone avec le front montant ( 1) du signal d'horloge Sin Moyennant cela, le signal numérique divisé en fréquence Sout croît Puis le signal de sortie de registre inversé SR croît de façon synchrone avec le front descendant ( 2) du signal d'horloge Sin Moyennant cela, le signal numérique divisé en fréquence Sout décroît Puis le signal de sortie de verrouillage XQ décroît de façon synchrone avec le front montant ( 3) du signal d'horloge Sin Moyennant cela, le signal numérique divisé en fréquence Sout croît. Puis la structure d'un diviseur de fréquence 1/5 est décrite Le diviseur de fréquence 1/5 qui émet en sortie un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence de un cinquième est constitué par deux exemplaires de compteurs binaires Cli et C 12, par deux exemplaires de registre à décalage Rll et R 12, par un circuit de verrouillage Ll, par des circuits NON-ET Ni et N 2 et par des inverseurs IN 1 et IN 2, comme représenté sur la figure 11. Plus précisément, les compteurs Cli et C 12 représentent un exemple de N exemplaires de circuits de bascule Cl à Cn o n= 2 La borne de sortie non inversée Q du compteur C 12 est connectée à la borne d'entrée de données D du registre à décalage Rll Le compteur Cll reçoit un signal d'horloge inversé Sin et émet en sortie un signal de sortie de compteur non inversé (ci- après simplement appelé signal de sortie de compteur SQ 1 sur le compteur C 12 Le compteur C 12 divise la fréquence du signal SQ 1 et émet en sortie un signal divisé en fréquence 1/5 SQ 2 sur le registre à décalage R 11. Les registres à décalage Rll et R 12 représentent un exemple de N exemplaires de circuits de bascule Rl à Rn o n= 2. La borne de sortie non inversée Q du registre à décalage R 1 i est connectée à la borne d'entrée de données D du registre à décalage R 12 et à la borne d'entrée de données D du circuit de verrouillage Li En outre, la borne d'entrée d'horloge CK du registre à décalage R 12 est connectée à la borne d'entrée d'horloge CK du compteur Cl La borne de sortie inversée Q du registre à décalage R 12 est connectée à la borne d'entrée in 2 du circuit NON-ET Ni. Le registre à décalage R 1 i décale le signal divisé en fréquence 1/5 SQ 2 et émet en sortie le signal de sortie de registre SR 1 sur le registre à décalage R 12 et sur le circuit de verrouillage Ll Le registre à décalage R 12 décale le signal SR 1 et émet en sortie un signal de sortie de registre inversé SR 2 sur le circuit logique Ni. La borne de sortie inversée Q du circuit de verrouillage Ll est connectée à la borne d'entrée inl du circuit NON-ET NI Le signal d'horloge Sin est appliqué sur la borne d'entrée d'horloge CK du circuit de verrouillage Ll D'autres structure et procédé de connexion sont similaires à ceux du diviseur de fréquence par un nombre impair 1/3 Il s'ensuit que la description en est omise. Le fonctionnement du diviseur de fréquence 1/5 est décrit/ Par exemple, lorsqu'un signal d'horloge Sin tel que représenté sur la figure 12 est entré sur le diviseur de fréquence 1/5, le signal de sortie de compteur SQ 1 est émis en sortie depuis le compteur C 11 jusqu'au compteur C 12 et le signal divisé en fréquence 1/5 SQ 2 est émis en sortie depuis le compteur binaire C 12 sur le registre à décalage R 11 Le signal divisé en fréquence 1/5 SQ 2 est décalé par le registre à décalage R 11 et le signal de sortie de registre SR 1 est émis en sortie sur le registre à décalage R 12 et sur le circuit de verrouillage Ll Moyennant cela, un signal numérique divisé en fréquence Sout = 505 présentant un rapport de division en fréquence de 1/5 et un rapport cyclique de 50 % est émis en sortie depuis le circuit NON-ET Ni. Plus précisément, comme représenté sur la figure 12, le signal de sortie de registre inversé SR 2 croît de façon synchrone avec le front descendant ( 1) du signal d'horloge Sin Moyennant cela, le signal numérique divisé en fréquence Sout décroît Puis le signal de sortie de verrouillage XQ décroît de façon synchrone avec le front montant ( 2) du signal d'horloge Sin Moyennant cela, le signal numérique divisé en fréquence Sout croît Puis, le signal de sortie de registre inversé SR 2 croît de façon synchrone avec le front descendant ( 3) du signal d'horloge Sin Moyennant cela, le signal numérique divisé en fréquence Sout décroît. Puis une structure d'un diviseur de fréquence 1/7 est décrite Le diviseur de fréquence 1/7 qui émet en sortie un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence de 1/7 est constitué par trois exemplaires de compteurs binaires Cll, C 12 et C 13, par trois exemplaires de registres à décalage R 11, R 12 et R 13, par un circuit de verrouillage Ll, par les circuits NON-ET Ni et N 2 et par les inverseurs IN 1 et IN 2, comme représenté sur la figure 13. Plus précisément, les compteurs binaires Cll, C 12 et C 13 représentent un exemple de N exemplaires de circuits de bascule Cl à Cn o n= 3 La borne de sortie non inversée Q du compteur binaire C 13 est connectée à la borne d'entrée de données D du registre à décalage R 11 Le compteur C 1 i reçoit le signal d'horloge inversé Sin et émet en sortie le signal de sortie de compteur SQ 1 sur le compteur C 12 Le compteur C 12 divise la fréquence du signal SQ 1 et émet en sortie le signal de sortie de compteur SQ 2 sur le compteur C 13 Le compteur C 13 divise la fréquence du signal SQ 2 et émet en sortie un signal divisé en fréquence 1/7 SQ 3 sur le registre à décalage R 1. Les registres à décalage R 11, R 12 et R 13 représentent un exemple de N exemplaires de circuits de registre à décalage Ri à Rn o n= 3 La borne de sortie non inversée Q du registre à décalage R 1 i est connectée à la borne d'entrée de données D du registre à décalage R 12 La borne de sortie non inversée Q du registre à décalage R 12 est respectivement connectée à la borne d'entrée de données D du registre à décalage R 12 et à la borne d'entrée de données D du circuit de verrouillage L 1. La borne d'entrée d'horloge CK du registre à décalage R 13 est connectée à la borne d'entrée d'horloge CK du compteur C 11 et la borne de sortie inversée Q du registre à décalage R 13 est connectée à la borne d'entrée in 2 du circuit NON-ET Ni. Le registre à décalage R 11 décale le signal divisé en fréquence 1/7 SQ 3 et émet en sortie le signal de sortie de registre S Ri sur le registre à décalage R 12 Le registre à décalage R 12 décale le signal SR 1 et émet en sortie le signal de sortie de registre SR 2 sur le registre à décalage R 13 et sur le circuit de verrouillage Li Le registre à décalage R 13 décale le signal SR 2 et émet en sortie le signal de sortie de registre inversé SR 3 sur le circuit logique Ni. En outre, la borne de sortie inversée Q est connectée à la borne d'entrée inl du circuit NON-ET Ni de façon similaire au diviseur de fréquence 1/3 et au diviseur de fréquence 1/5 Un signal d'horloge Sin est appliqué sur la borne d'entrée d'horloge CK du circuit de verrouillage LI D'autres structure et procédé de connexion sont similaires à ceux dans le cas du diviseur de fréquence 1/3 et dans le cas du diviseur de fréquence 1/5 selon le premier mode de réalisation Il s'ensuit que leur description est omise. Le fonctionnement du diviseur de fréquence 1/7 est maintenant décrit Par exemple, lorsqu'un signal d'horloge Sin tel que représenté sur la figure 14 est entré sur le diviseur de fréquence 1/7, le signal de sortie de compteur SQ 1 est émis en sortie depuis le compteur Cll sur le compteur C 12, le signal de sortie de compteur 502 est émis en sortie depuis le compteur C 12 jusqu'au compteur C 13 et le signal divisé en fréquence 1/7 SQ 3 est émis en sortie depuis le compteur C 13 jusqu'au registre à décalage Ril. Le signal SQ 3 est décalé par le registre à décalage R 1 i et le signal de sortie de registre S Ri est émis en sortie sur le registre à décalage R 12 Le signal S Ri est décalé par le registre à décalage R 12 et le signal de sortie de registre SR 2 est émis en sortie sur le registre à décalage R 13 et sur le circuit de verrouillage Li Moyennant cela, un signal de sortie Sout= 507 présentant un rapport de division en fréquence de 1/7 et un rapport cyclique de 50 % est émis en sortie depuis le circuit NON-ET Ni. Plus précisément, un signal de sortie de registre inversé SR 3 croît de façon synchrone avec le front descendant ( 1) du signal d'horloge Sin comme représenté sur la figure 14. Moyennant cela, le signal numérique divisé en fréquence 507 décroît Puis le signal de sortie de verrouillage XQ décroît de façon synchrone avec le front montant ( 2) du signal d'horloge Sin Moyennant cela, le signal numérique divisé en fréquence 507 croît Puis le signal de sortie de registre inversé SR 3 croît de façon synchrone avec le front descendant ( 3) du signal d'horloge Sin Moyennant cela, le signal numérique divisé en fréquence 507 décroît. Ainsi, selon le diviseur de fréquence 1/3, le diviseur de fréquence 1/5 et le diviseur de fréquence 1/7 selon le premier mode de réalisation de la présente invention, sont prévus nln= 1, 2, 3 l exemplaires de compteurs binaires Cll à C 13, nln= 1, 2, 3 l exemplaires de registres à décalage R 11 à R 13, un élément de circuit de verrouillage Li et de circuit NON-ET Ni comme représenté sur la figure 9, sur la figure 11 et sur la figure 13 et le signal d'horloge Sin est appliqué sur la borne d'entrée d'horloge CK du circuit de verrouillage Ll. Il résulte de cela qu'il devient possible d'émettre en sortie un signal numérique divisé en fréquence Sout= 503, 505, 507 présentant un rapport cyclique de 50 % et des rapports de division en fréquence de respectivement 1/3, 1/5 et 1/7, comme représenté sur la figure 10, la figure 12 et la figure 14. Moyennant cela, lorsque le rapport cyclique de 50 % est requis sur la période d'un niveau "H' ou d'un niveau bas lL" du signal de commande numérique dans le cas du pilotage d'un circuit de porte de circuit logique, il devient possible de faire face suffisamment au moyen du diviseur de fréquence 1/3, du diviseur de fréquence 1/5 et du diviseur de fréquence 1/7 conformément au premier mode de réalisation de la présente invention Il résulte de cela que lorsqu'un circuit intégré qui fonctionne en recevant un signal d'horloge haute vitesse est conçu, il devient possible de faire fonctionner un circuit de verrouillage ou un élément de mémoire incorporé en son sein à l'aide d'un signal numérique divisé en fréquence présentant un rapport de division en fréquence de 1/3, 1/5 ou 1/7 et un rapport cyclique de 50 %, ce qui stabilise le fonctionnement. ( 2) Description du second mode de réalisation particulier. Du fait qu'il est différent du premier mode de réalisation, le compteur est constitué par m lm est un nombre entier, m= 3 -> ml exemplaires de circuits de bascule et le registre est constitué par m+ 1 exemplaires de circuits de bascule dans un second mode de réalisation particulier. Par exemple, un diviseur de fréquence 1/9 qui reçoit un signal d'horloge Sin et qui émet en sortie un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence de un neuvième est constitué par trois exemplaires de compteurs binaires C 21 à C 23, par quatre exemplaires de registre à décalage R 21 à R 24, par un circuit de verrouillage L 2, par des circuits NON-ET N 3 et N 4 et par des inverseurs IN 1 et IN 2, comme représenté sur la figure 15. Plus précisément, l'inverseur IN 1 inverse un signal d'horloge non inversé (ci-après simplement appelé signal d'horloge) Sin de fréquence optionnelle et émet en sortie un signal d'horloge inversé Sin sur le compteur binaire C 21 et sur les registres à décalage R 21 à R 24. Trois exemplaires de compteurs binaires C 21 à C 23 représentent un exemple de m exemplaires de circuits de bascule Ci à Cm o m= 3 Dans chaque circuit de bascule, une borne d'entrée de données D est connectée à une borne de sortie inversée Q. Le compteur 21 reçoit le signal d'horloge inversé Sin et émet en sortie un signal de sortie de compteur SQ 1 sur le compteur C 22 Le compteur C 22 divise la fréquence du signal SQ 1 et émet en sortie un signal de sortie de compteur SQ 2 sur le compteur C 23 Le compteur C 23 divise la fréquence du signal SQ 2 et émet en sortie un signal divisé en fréquence 1/9 SQ 3 sur le registre à décalage R 21. Les registres à décalage R 21 à R 24 représentent un exemple de m+ 1 exemplaires de circuits de bascule Rl à Rlm+ 1 l o m= 3 Une borne de sortie non inversée Q du compteur C 23 est connectée à une borne d'entrée de données D du registre à décalage R 21 La borne de sortie non inversée Q du registre à décalage R 21 est connectée à la borne d'entrée de données D du registre à décalage R 22 La borne de sortie non inversée Q du registre à décalage R 22 est connectée à la borne d'entrée de données D du registre à décalage R 23 La borne de sortie non inversée Q du registre à décalage R 23 est connectée à la borne d'entrée de données D du registre à décalage R 24 et à la borne d'entrée de données D du circuit de verrouillage L 2. La borne d'entrée d'horloge CK du registre à décalage R 24 est connectée à la borne d'entrée d'horloge CK du compteur C 21. Une borne de sortie inversée Q du registre à décalage R 24 est connectée à la borne d'entrée in 2 du circuit NON-ET N 1. Le circuit de verrouillage est constitué par un élément de circuit de bascule La borne de sortie inversée Q du circuit de verrouillage L 2 est connectée à la borne d'entrée in I du circuit NON-ET N 3 Le signal d'horloge Sin est appliqué sur la borne d'entrée d'horloge CK du circuit de verrouillage L 2. En outre, le circuit NON-ET N 3 représente un exemple du circuit logique 18 Le circuit NON-ET N 3 peut également être formé par un circuit NON-OU. Le fonctionnement du diviseur de fréquence 1/9 selon le second mode de réalisation de la présente invention est maintenant décrit Par exemple, lorsqu'un signal d'horloge Sin tel que représenté sur la figure 16 est entré sur le diviseur de fréquence 1/9, un signal de sortie de compteur SQ 1 est émis en sortie depuis le compteur C 21 sur le compteur C 22, un signal de sortie de compteur SQ 2 est émis en sortie depuis le compteur C 22 jusqu'au compteur 23 et un signal divisé en fréquence 1/9 SQ 3 est émis en sortie depuis le compteur binaire C 23 jusqu'au registre à décalage R 21. Le signal SQ 3 est décalé par le registre à décalage R 21 et son signal de sortie de registre SR 1 est émis en sortie sur le registre à décalage R 22 Le signal SR 1 est décalé par le registre à décalage R 22 et son signal de sortie de registre SR 2 est émis en sortie sur le registre à décalage R 23 Le signal SR 2 est décalé par le registre à décalage R 23 et un signal de sortie de registre inversé R 23 de celui-ci est émis en sortie sur le registre R 24 et sur le circuit de verrouillage L 2 Moyennant cela, un signal de sortie Sout= 509 présentant un rapport de fréquence de 1/9 et un rapport cyclique de 50 % est émis en sortie depuis le circuit NON-ET N 3. Plus précisément, un signal de sortie de verrouillage XQ décroît de façon synchrone avec le front montant ( 1) du signal d'horloge Sin, comme représenté sur la figure 16 Moyennant cela, le signal numérique divisé en fréquence 509 croît Puis un signal de sortie de registre inversé SR 4 croît de façon synchrone avec le front descendant ( 2) du signal d'horloge Sin Moyennant cela, le signal numérique divisé en fréquence 509 décroît Puis le signal de sortie de verrouillage XQ décroît de façon synchrone avec le front montant ( 3) du signal d'horloge Sin Moyennant cela, le signal numérique divisé en fréquence 509 croît. Puis la structure d'un diviseur de fréquence 1/11 est décrite Par exemple, le diviseur en fréquence 1/11 qui reçoit le signal d'horloge Sin et qui émet en sortie un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence d'un onzième est constitué par quatre exemplaires de compteurs binaires C 21 à C 24, par quatre exemplaires de registres à décalage R 21 à R 25, par un circuit de verrouillage L 2, par des circuits NON-ET N 3 et N 4 et par des inverseurs IN 1 et IN 2, comme représenté sur la figure 17. Dans le diviseur de fréquence 1/11, quatre exemplaires de compteurs binaires C 21 à C 24 sont connectés en cascade et cinq exemplaires de registres à décalage R 21 à R 25 sont connectés en cascade D'autres structures ainsi que le procédé de connexion sont similaires à ceux du diviseur de fréquence 1/9 Il s'ensuit que leur description est omise. Le fonctionnement du diviseur de fréquence 1/11 est maintenant décrit Par exemple, lorsqu'un signal d'horloge Sin tel que représenté sur la figure 22 est entré sur le diviseur de fréquence, un signal de sortie de verrouillage XQ du circuit de verrouillage L 2 et un signal de sorite de registre inversé SR 5 du registre R 25 sont reçus et un signal de sortie Sout=SO 11 présentant un rapport de division en fréquence de 1/11 et un rapport cyclique de 50 % est émis en sortie depuis le circuit NON-ET N 3. Puis une structure d'un diviseur de fréquence 1/13 est décrite Par exemple, un diviseur de fréquence 1/13 qui reçoit le signal d'horloge Sin et qui émet en sortie un signal numérique divisé en fréquence Sout est constitué par cinq exemplaires de compteurs binaires C 21 à C 25, par sixexemplaires de registres à décalage R 21 à R 26, par un circuit de verrouillage L 2, par des circuits NON-ET N 3 et N 4 et par des inverseurs IN 1 et IN 2, comme représenté sur la figure 18. Dans le diviseur de fréquence 1/13, cinq exemplaires de compteurs binaires C 21 à C 25 sont connectés en cascade et six exemplaires de registres à décalage R 21 à R 26 sont connectés en cascade D'autres structures et procédé de connexion sont similaires à ceux du diviseur de fréquence 1/9 et du diviseur de fréquence 1/11 Il s'ensuit que leur description est omise. Le fonctionnement du diviseur de fréquence 1/13 est maintenant décrit Par exemple, lorsqu'un signal d'horloge Sin tel que représenté sur la figure 22 est entré sur le diviseur de fréquence 1/13, un signal de sortie de verrouillage XQ du circuit de verrouillage L 2 et un signal de sortie de registre inversé SR 6 du registre R 26 sont reçus et un signal de sortie Sout= 5013 présentant un rapport de division en fréquence de 1/13 et un rapport cyclique de 50 % est entré depuis le circuit NON-ET N 3. Puis une structure d'un diviseur de fréquence 1/15 est décrite Par exemple, un diviseur de fréquence 1/15 qui reçoit un signal d'horloge Sin et qui émet en sortie le signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence d'un quinzième est constitué par six exemplaires de compteurs binaires C 21 à C 26, par sept exemplaires de registres à décalage R 21 à R 27, par un circuit de verrouillage L 2, par des circuits NON-ET N 3 et N 4 et par des inverseurs IN 1 et IN 2, comme représenté sur la figure 19. Dans le diviseur de fréquence 1/15, six exemplaires de compteurs binaires C 21 à C 26 sont connectés en cascade et sept exemplaires de registres à décalage R 21 à R 27 sont connectés en cascade D'autres structures et procédé de connexion sont similaires à ceux du diviseur de fréquence 1/9, du diviseur de fréquence 1/11 et du diviseur de fréquence 1/13 Il s'ensuit que leur description est omise. Le fonctionnement du diviseur de fréquence 1/15 est maintenant décrit Par exemple, lorsqu'un signal d'horloge Sin tel que représenté sur la figure 22 est entré sur le diviseur de fréquence, un signal de sortie de verrouillage XQ du circuit de verrouillage L 2 et un signal de sortie de registre inversé SR 7 du registre à décalage R 27 sont reçus et un signal de sortie Sout= 5015 présentant un rapport de division en fréquence de 1/15 et un rapport cyclique de 50 % est émis en sortie depuis le circuit NON-ET N 3. Puis une structure d'un diviseur de fréquence 1/17 est décrite Par exemple, un diviseur de fréquence 1/17 qui reçoit le signal d'horloge Sin et qui émet en sortie un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence d'un dix-septième est constitué par sept exemplaires de compteurs binaires C 21 à C 27, par huit exemplaires de registres à décalage R 21 à R 28, par un circuit de verrouillage L 2, par des circuits NON-ET N 3 et N 4 et par des inverseurs IN 1 et IN 2, comme représenté sur la figure 20. Dans le diviseur de fréquence 1/17, sept exemplaires de compteurs binaires C 21 à C 27 sont connectés en cascade et huit exemplaires de registres à décalage R 21 à R 28 sont connectés en cascade D'autres structures et procédé de connexion sont similaires à ceux du diviseur de fréquence 1/9, du diviseur de fréquence 1/11, du diviseur de fréquence 1/13 et du diviseur de fréquence 1/15 Il s'ensuit que leur description est omise. Le fonctionnement du diviseur de fréquence 1/17 est maintenant décrit Par exemple, lorsqu'un signal d'horloge Sin tel que représenté sur la figure 22 est entré sur le diviseur de fréquence, un signal de sortie de verrouillage XQ du circuit de verrouillage L 2 et un signal de sortie de registre inversé SR 8 du registre à décalage R 28 sont reçus et un signal de sortie Sout= 5017 présentant un rapport de division en fréquence de 1/17 et un rapport cyclique de 50 % est émis en sortie depuis le circuit NON-ET N 3. Puis une structure d'un diviseur de fréquence 1/19 est décrite Par exemple, un diviseur de fréquence 1/19 qui reçoit le signal d'horloge Sin et qui émet en sortie un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence d'un dix-neuvième est constitué par huit exemplaires de compteurs binaires C 21 à C 28, par neuf exemplaires de registres à décalage R 21 à R 29, par un circuit de verrouillage L 2, par des circuits NON-ET N 3 et N 4 et par des inverseurs IN 1 et IN 2, comme représenté sur la figure 21. Dans le diviseur de fréquence 1/19, huit exemplaires de compteurs binaires C 21 à C 28 sont connectés en cascade et neuf exemplaires de registres à décalage R 21 à R 29 sont connectés en cascade D'autres structures et procédé de connexion sont similaires à ceux du diviseur de fréquence 1/9, du diviseur de fréquence 1/11, du diviseur de fréquence 1/13, du diviseur de fréquence 1/15 et du diviseur de fréquence 1/17 Il s'ensuit que leur description est omise. Le fonctionnement du diviseur de fréquence 1/19 est maintenant décrit Par exemple, lorsqu'un signal d'horloge Sin tel que représenté sur la figure 22 est entré sur le diviseur de fréquence, un signal de sortie de verrouillage XQ du circuit de verrouillage L 2 et un signal de sortie de registre inversé SR 9 du registre à décalage R 29 sont reçus et un signal de sortie Sout= 5019 présentant un rapport de division en fréquence de 1/19 et un rapport cyclique de 50 % est émis en sortie depuis le *circuit NON-ET N 3. Ainsi, selon le diviseur de fréquence 1/9, le diviseur de fréquence 1/11, le diviseur de fréquence 1/13, le diviseur de fréquence 1/15, le diviseur de fréquence 1/17 et le diviseur de fréquence 1/19 selon le second mode de réalisation de la présente invention, sont prévus m lm= 3 ou 8 l exemplaires de compteurs binaires C 21 à C 28, m+ 1 lm= 3 à 8 l exemplaires de registres à décalage R 21 à R 29, un élément de circuit à verrouillage Ll et de circuit NON-ET Ni, comme représenté sur les figures 17 à 21 Le signal d'horloge Sin est appliqué sur la borne d'entrée d'horloge CK du circuit de verrouillage Li. Il résulte de cela qu'il devient respectivement possible d'émettre en sortie des signaux numériques divisés en fréquence Sout= 509, 5011, 5013, 515, 5017 ou 5019 présentant un rapport cyclique de 50 % et un rapport de division en fréquence de 1/9, 1/11, 1/13, 1/15, 1/17 ou 1/19, comme représenté sur la figure 22. Moyennant cela, lorsqu'un rapport cyclique de 50 % est requis sur une période de niveau haut "H" ou de niveau bas "L" du signal de commande numérique dans le cas de la conception d'un circuit de porte ou d'un circuit logique de façon similaire à des diviseurs de fréquence par un nombre impair respectifs selon le premier mode de réalisation de la présente invention, il devient possible de faire face suffisamment au moyen du diviseur de fréquence 1/9, du diviseur de fréquence 1/11, du diviseur de fréquence 1/13, du diviseur de fréquence 1/15, du diviseur de fréquence 1/17 et du diviseur de fréquence 1/19. Il résulte de cela que lorsqu'un circuit intégré qui est activé au moyen de la réception d'un signal d'horloge haute vitesse est conçu, il devient possible de faire fonctionner un circuit de verrouillage et un élément de mémoire incorporé en son sein au moyen d'un signal numérique divisé en fréquence présentant un rapport de division en fréquence de 1/9, 1/11, 1/13, 1/15, 1/17 ou 1/19 et un rapport cyclique de 50 %, d'o une contribution à la stabilisation du fonctionnement. ( 3) Description du troisième mode de réalisation particulier. Du fait qu'il est différent du premier mode de réalisation et du second mode de réalisation, des éléments de commutation SW 1 et SW 2 permettant de sélectionner un rapport de division en fréquence automatiquement sont prévus dans un troisième mode de réalisation particulier Les éléments de commutation SW 1 et SW 2 sont commandés par un signal de commande de programme S. Par exemple, un diviseur de fréquence par un nombre impair programmable qui reçoit des signaux sélectifs de circuit 13, 15 ou 17, lesquels signaux deviennent un exemple du signal de commande de programme S et qui émet en sortie un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence de 1/3, 1/5 ou 1/7 sélectivement est constitué par trois exemplaires de compteurs binaires C 31 à C 33, par trois exemplaires de registres à décalage R 31 à R 33, par un circuit de verrouillage L 3, par des circuits de commutation SWI et SW 2, par des circuits NON-ET Ni et N 2 et par des inverseurs IN 1 et IN 2, comme représenté sur la figure 23. Plus précisément, le circuit de verrouillage SW 1 est constitué par un circuit d'inverseur ET-OU à 6 entrées N 31 et par un inverseur IN 3 Des bornes d'entrée Ai, Bl et Ci du circuit inverseur N 31 sont connectées pour appliquer à des parties du circuit des signaux sélectifs 13, 15 et 17 Une autre borne d'entrée A 2 est connectée à des bornes de sortie non inversée Q des compteurs binaires C 31 et C 32 Cette borne de sortie non inversée Q est connectée à la borne d'entrée d'horloge CK. Une borne d'entrée B 2 du circuit d'inverseur N 31 est connectée à des bornes de sortie non inversée Q des compteurs binaires C 32 et C 33 Cette borne de sortie non inversée Q est connectée à la borne d'entrée d'horloge CK En outre, la borne d'entrée C 2 du circuit d'inverseur N 31 est connectée à la borne de sortie non inversée Q du compteur binaire C 33 Une borne de sortie x du circuit d'inverseur N 31 est connectée à la borne d'entrée A 2 du circuit de commutation SW 2 par l'intermédiaire de l'inverseur IN 3 Cette borne d'entrée A 2 est connectée à une borne d'entrée de données D du registre R 31. En outre, le circuit de commutation SW 2 est constitué par un circuit d'inverseur ET-OU à 6 entrées N 32 et par un inverseur IN 4 Des bornes d'entrée Ai, Bl et Ci du circuit d'inverseur N 32 sont connectées à la partie d'application des signaux sélectifs de circuit 13, 15 et 17 Une autre borne d'entrée B 2 est connectée à des bornes de sortie non inversée Q des registres R 31 et R 32. Cette borne de sortie non inversée Q est connectée à la borne d'entrée de données D Une borne d'entrée C 2 du circuit inverseur N 32 est connectée à la borne de sortie non inversée Q du registre à décalage R 32 En outre, une borne de sortie x du circuit d'inverseur N 32 est connectée à une borne d'entrée de données D du registre à décalage R 33 par l'intermédiaire de l'inverseur IN 4. Cette borne d'entrée de données D est connectée à la borne d'entrée de données D du circuit de verrouillage L 3. En outre, dans le circuit de verrouillage L 3, la borne de sortie inversée Q de celui-ci est connectée à la borne d'entrée in 1 du circuit NON-ET Ni et le signal d'horloge Sin est appliqué sur sa borne d'entrée d'horloge CK de façon similaire au premier mode de réalisation D'autres structures et procédé de connexion sont similaires à ceux du premier mode de réalisation Leur description est donc omise. Puis le fonctionnement d'un diviseur de fréquence par un nombre impair programmable est décrit Par exemple, lorsqu'un signal de sélection de circuit 13 de niveau haut "H" et des signaux des sélection de circuit 15 et 17 de niveau bas "L" sont appliqués au circuit de commutation SW 1 et SW 2 comme représenté dans un diagramme temporel opérationnel à l'instant de la programmation sur la figure 24, un signal de sortie logique X 01 est émis en sortie sur la borne d'entrée de données D de registre à décalage R 31 et du circuit de commutation SW 2. Il s'ensuit que le signal de sortie logique X 01 est un signal de sortie inversée du circuit d'inverseur ET-OU à 6 entrées N 31 et est un signal inversé produit en obtenant une logique ET-OU à 6 entrées d'un signal logique SQ 1, d'un signal logique SQ 2, d'un signal logique SQ 3, d'un signal 13 de niveau "H" et de signaux 15 et 17 de niveau "L" En outre, le signal logique SQ 1 est une sortie au niveau de la borne de sortie non inversée Q du compteur binaire C 31, le signal logique SQ 2 est une sortie au niveau de la borne de sortie non inversée Q du compteur binaire C 32 et le signal logique SQ 3 est une sortie au niveau de la borne de sortie non inversée Q du compteur binaire C 33. En outre, lorsque le signal de sortie logique X 01 est entré sur le circuit d'inverseur ET-OU à 6 entrées N 32, un signal de sortie logique X 02 est émis en sortie sur les bornes d'entrée de données D du circuit de verrouillage L 3 et du troisième registre à décalage R 33. Le signal de sortie logique X 02 est un signal de sortie inversée du circuit d'inverseur ET-OU à 6 entrées N 32 et est un signal inversé par une logique ET-OU à 6 entrées d'un signal logique SR 1, d'un signal logique SR 2, d'un signal 13 de niveau "H" et de signaux 15 et 17 de niveau "L" En outre, le signal logique SR 1 est la sortie au niveau de la borne de sortie non inversée Q du registre à décalage R 31 et le signal logique SR 2 est la sortie de la borne de sortie non inversée Q du registre à décalage R 32. Moyennant cela, un signal numérique divisé en fréquence Sout= 503 présentant un rapport de division en fréquence de 1/3 et un rapport cyclique 50 % est émis en sortie sélectivement depuis un circuit NON-ET NI. En outre, comme représenté dans le diagramme temporel opérationnel à l'instant de la programmation sur la figure 25, lorsque les signaux de sélection de circuit 15 de niveau "H" et 13 et 17 de niveau "L" sont appliqués sur les circuits de commutation SW 1 et SW 2, un signal de sortie Sout= 505 présentant un rapport de division en fréquence de 1/5 et un rapport cyclique de 50 % est émis en sortie sélectivement depuis le circuit NON-ET NI. En outre, comme représenté dans un diagramme temporel opérationnel à l'instant de la programmation sur la figure 26, lorsque des signaux de sélection de circuit 17 de niveau "H" et 13 et 15 de niveau "L" sont appliqués sur les circuits de commutation SW 1 et SW 2, un signal de sortie Sout= 507 présentant un rapport de division de fréquence de 1/7 et un rapport cyclique de 50 % est émis en sortie sélectivement depuis le circuit NON-ET Ni. Ainsi, selon un diviseur de fréquence par un nombre impair programmable selon le troisième mode de réalisation de la présente invention, les circuits de commutation SW 1 et SW 2 sont respectivement connectés entre trois exemplaires de compteurs binaires C 31 à C 33 et trois exemplaires de registres à décalage R 31 à R 33, comme représenté sur la figure 23. Il résulte de cela que lorsque les signaux de sélection de circuit 13, 15 et 17 sont appliqués sur les circuits de commutation SW 1 et SW 2, il est respectivement possible de sélectionner le nombre efficace d'exemplaires en tant qu'un seul élément, en tant que deux exemplaires ou en tant que trois exemplaires parmi trois exemplaires de compteurs binaires Cl à C 3 et trois exemplaires de registres à décalage Ri à R 3. Moyennant cela, il devient possible d'émettre en sortie sélectivement les signaux de sortie Sout= 503, 505 ou 507 présentant un rapport de division en fréquence de 1/3, 1/5 ou 1/7 et un rapport cyclique de 50 %. Lorsque l'on souhaite obtenir un rapport de division en fréquence de 1/9, 1/11 etc, m lm= 3 à ml exemplaires de compteurs binaires Cl à Cm et lm+ 1 l exemplaires de registres à décalage Ri à Rm+ 1 en correspondance sont agencés et des éléments de commutation sont connectés entre eux. En outre, l'élément de commutation peut également être formé par un transistor à effet de champ (MOSFET) Il suffit qu'un circuit équivalent de commutateur représenté sur la figure 7 soit réalisé Dans un tel cas, des signaux de sélection de circuit 13, 15 et 17 sont entrés sur la grille du transistor à effet de champ de manière à commander la grille du transistor. Moyennant cela, il est possible de mettre en oeuvre entre les compteurs Cl et C 3 ainsi qu'entre les registres à décalage RI à R 3 un état de court-circuit ou de déconnexion Il résulte de cela qu'il devient possible de constituer un diviseur de fréquence du type à usage général. ( 4) Description du quatrième mode de réalisation particulier. Du fait qu'il est différent du troisième mode de réalisation, des cellules de base de N exemplaires de compteurs binaires Cl à Cn, de N exemplaires de registres à décalage Ri à Rn etc sont agencés à l'avance sur une puce et les bornes d'entrée ainsi que les bornes de sortie de ces exemplaires sont interconnectés de façon optionnelle en fonction d'une exigence de conception. Par exemple, dans un diviseur de fréquence par un nombre impair programmable susceptible de constituer des diviseurs de fréquence 1/3, 1/5 et 1/7, une cellule 21 permettant de former un compteur et une cellule 22 permettant de former un registre à décalage sont agencés sur une puce semiconductrice à l'avance, comme représenté sur la figure 27 Trois exemplaires de compteurs binaires C 31 à C 33 sont alloués à la cellule 21 pour former un compteur Les bornes de sortie non inversée Q et les bornes d'entrée d'horloge CK contenues dans la cellule 21 sont maintenues déconnectées. Trois exemplaires de registres à décalage R 31 à R 33 sont alloués à la cellule 22 pour former un registre à décalage Les bornes de sortie non inversée Q et les bornes d'entrée de données D contenues dans la cellule 22 sont maintenues déconnectées En outre, les parties de circuit communes aux diviseurs de fréquence 1/3, 1/5 et 1/7 sont interconnectées à l'avance Par exemple, les bornes d'entrée de données D des circuits de bascule respectifs contenues dans la cellule 21 sont connectées aux bornes de sortie inversées Q à l'avance. En outre, la borne d'entrée de données D du registre à décalage R 33 est connectée à la borne d'entrée de données D du circuit de verrouillage L 3 Cette jonction devient un point de programmation P lors de processus d'interconnexion par exemple. Puis un cas pour lequel un diviseur de fréquence 1/3 est formé est décrit Par exemple, une borne de sortie non inversée Q du compteur binaire C 31 est interconnectée au point de programmation P en fonction d'une exigence de conception Ces processus d'interconnexion sont mis en oeuvre en utilisant de l'aluminium AL 1 (ligne en AI) Moyennant cela, chacun des circuits de bascule constituant le compteur binaire C 31 et le registre à décalage R 33 est sélectionné parmi trois exemplaires de compteurs binaires C 31 à C 33 et trois exemplaires de registres à décalage R 31 à R 33 Ainsi, un diviseur de fréquence 1/3 permettant d'émettre en sortie un signal de sortie Sout= 503 présentant un rapport de division en fréquence de 1/3 et un rapport cyclique de 50 % est constitué. Puis un cas de constitution d'un diviseur de fréquence 1/5 est décrit Par exemple, comme représenté sur la figure 29, la borne de sortie non inversée Q du compteur binaire C 31 est interconnectée à la borne d'entrée d'horloge CK du compteur C 32. Lors des processus d'interconnexion, de l'aluminium AL 1 est utilisée de façon similaire au cas du diviseur de fréquence 1/3. La borne de sortie non inversée Q du compteur C 32 est connectée à la borne d'entrée de données D du registre à décalage R 34 Lors des processus d'interconnexion, de l'aluminium AL 2 est utilisé par exemple La borne de sortie non inversée Q du registre à décalage R 34 est interconnectée à un point de programmation P Lors de ces processus d'interconnexion, de l'aluminium AL 3 est utilisé par exemple. Moyennant cela, des circuits de bascule permettant de constituer des compteurs binaires C 31 et C 32 et des registres à décalage R 31 et R 33 sont sélectionnés parmi trois exemplaires de compteurs binaires C 31 et C 33 et trois exemplaires de registres à décalage R 31 à R 33 En outre, la borne d'entrée d'horloge CK du registre à décalage R 31 est interconnectée à la borne d'entrée d'horloge CK du compteur binaire C 31 au moyen d'aluminium AL 4. Une borne d'entrée de remise à zéro CL du registre à décalage R 31 est interconnectée à la borne d'entrée de remise à zéro CL du circuit de verrouillage L 3 au moyen d'aluminium AL 5. La borne d'entrée de remise à zéro CL du compteur binaire C 32 est interconnectée à la borne d'entrée de remise à zéro CL du compteur binaire C 31 par l'intermédiaire d'aluminium AL 6. Moyennant cela, un diviseur de fréquence 1/5 permettant d'émettre en sortie un signal de sortie Sout= 505 présentant un rapport de division en fréquence de 1/5 et un rapport cyclique de 50 % sélectivement est constitué. Puis le cas de la constitution d'un diviseur de fréquence 1/7 est décrit Par exemple, comme représenté sur la figure 30, la borne de sortie non inversée Q du compteur binaire C 31 est interconnectée à la borne d'entrée d'horloge CK du compteur C 32 en fonction d'une exigence de conception Lors des processus d'interconnexion, de l'aluminium AL 1 est utilisé similairement au cas du diviseur de fréquence 1/3 et au cas du diviseur de fréquence 1/5. La borne de sortie non inversée Q du compteur C 32 est interconnectée à la borne d'entrée d'horloge CK du compteur C 33. Lors des processus d'interconnexion, de l'aluminium AL 2 est utilisé La borne de sortie non inversée Q du compteur C 33 est interconnectée à la borne d'entrée de données D du registre à décalage R 34 Lors des processus d'interconnexion, de l'aluminium AL 3 est utilisé par exemple La borne de sortie non inversée Q du registre à décalage R 34 est interconnectée à la borne d'entrée de données D du registre à décalage R 32 Lors des processus d'interconnexion, de l'aluminium AL 4 est utilisé par exemple La borne de sortie non inversée Q du registre à décalage R 32 est interconnectée au point de programmation P Lors des processus d'interconnexion, de l'aluminium AL 5 est utilisé par exemple. Moyennant cela, tous les circuits de bascule qui constituent trois exemplaires des compteurs binaires C 31 à C 33 et trois exemplaires de registres à décalage R 31 à R 33 sont sélectionnés. En outre, les bornes d'entrée de remise à zéro CL des compteurs binaires C 32 et C 33 sont interconnectées à la borne d'entrée de remise à zéro CL du compteur binaire C 31 par de l'aluminium AL 6 La borne d'entrée d'horloge CL du registre à décalage R 31 est interconnectée à la borne d'entrée d'horloge CK du compteur binaire C 31 au moyen d'aluminium AL 7. La borne d'entrée d'horloge CK du registre à décalage R 32 est interconnectée à la borne d'entrée d'horloge CK du compteur binaire C 31 au moyen d'aluminium AL 8 En outre, la borne d'entrée de remise à zéro CL du registre à décalage R 31 est interconnectée à la borne d'entrée de remise à zéro CL du circuit de verrouillage L 3 par de l'aluminium AL 9 La borne d'entrée de remise à zéro CL du registre à décalage R 32 est interconnectée à la borne d'entrée de remise à zéro CL du circuit de verrouillage L 3 par de l'aluminium AL 10. Moyennant cela, un diviseur de fréquence 1/7 permettant d'émettre en sortie un signal de sortie Sout= 507 présentant un rapport de division en fréquence de 1/7 et un rapport cyclique de 50 % est sélectivement constitué. Ainsi, selon un procédé de constitution d'un diviseur de fréquence par un nombre impair selon le quatrième mode de réalisation de la présente invention, une cellule 21 constituée par trois exemplaires de compteurs binaires C 31, C 32 et C 33 et une cellule 22 constituée par trois exemplaires de registres à décalage R 31, R 32 et R 33, des parties communes étant seulement connectées l'une à l'autre comme représenté sur la figure 27, sont agencées sur une puce semiconductrice Ces compteurs C 31 à C 33 et ces registres à décalage R 31 à R 33 sont connectés les uns aux autres optionnellement au moyen d'un programme d'interconnexion. Il résulte de cela que lorsqu'un élément de compteur binaire C 31 et un élément de registre à décalage R 31 sont interconnectés comme représenté sur la figure 28, il devient possible de constituer facilement un diviseur de fréquence 1/3 permettant d'émettre en sortie sélectivement un signal de sortie Sout= 503 présentant un rapport de division en fréquence de 1/3 et un rapport cyclique de 50 %. En outre, lorsque deux exemplaires de compteurs binaires C 31 et C 32 et deux exemplaires de registres à décalage R 31 et R 33 sont connectés comme représenté sur la figure 29, il devient possible de constituer facilement un diviseur de fréquence 1/5 permettant d'émettre en sortie sélectivement un signal de sortie Sout= 505 présentant un rapport de division en fréquence de 1/5 et un rapport cyclique de 50 %. En outre, lorsque trois exemplaires de compteurs binaires C 31 à C 33 et trois exemplaires de registres à décalage R 31 à R 33 sont interconnectés comme représenté sur la figure 30, il devient possible de constituer facilement un diviseur de fréquence 1/7 pour émettre en sortie sélectivement un signal de sortie Sout= 507 présentant un rapport de division en fréquence de 1/7 et un rapport cyclique de 50 %. Moyennant cela, il devient possible de constituer un diviseur de fréquence par un nombre impair du type à usage général riche en flexibilité et en conformité pour une exigence de conception. ( 5) Description du cinquième mode de réalisation particulier. Du fait qu'il est différent des premier mode de réalisation au quatrième mode de réalisation, un compteur optionnel est prévu au niveau de l'étage avant d'un diviseur de fréquence par un nombre impair selon un cinquième mode de réalisation particulier. Par exemple, un compteur optionnel 23 est connecté au niveau d'un étage avant d'un diviseur de fréquence par un nombre impair 24 comme représenté sur la figure 31 Le diviseur de fréquence par un nombre impair 24 est un diviseur de fréquence 1/l 2 m+ 1 l selon le premier mode de réalisation de la présente invention ou un diviseur de fréquence 1/l 2 m+ 1 l selon le second mode de réalisation Le compteur 23 émet en sortie un signal d'horloge Sin obtenu en divisant un signal d'horloge haute vitesse SIN appliqué sur la borne d'entrée d'horloge CK du diviseur de fréquence par un nombre impair 24. Le fonctionnement du diviseur de fréquence par un nombre impair concerné est décrit Par exemple, lorsque le signal d'horloge haute vitesse SIN est entré sur le compteur 23, ce signal SIN est divisé en fréquence selon un rapport de division en fréquence optionnel et son signal d'horloge Sin est émis en sortie sur le diviseur de fréquence de numéro impair 24 Suite à la réception du signal Sin, un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence de 1/l 2 n+ 1 l ou de 1/l 2 m+ 1 l et un rapport cyclique de 50 % est émis en sortie depuis le diviseur de fréquence 24. De cette manière, selon un diviseur de fréquence par un nombre impair selon le cinquième mode de réalisation de la présente invention, le compteur 23 qui présente un rapport de division en fréquence optionnel est connecté au niveau de l'étage avant d'un diviseur de fréquence 1/l 2 n+ 1 l selon le premier mode de réalisation de la présente invention ou d'un diviseur de fréquence 1/l 2 m+ 1 l selon le second mode de réalisation commereprésenté sur la figure 31. -11 résulte de cela que le signal d'horloge haute vitesse SIN est divisé en fréquence à l'avance selon un rapport de division en fréquence optionnel au moyen du compteur optionnel 23 et que le signal d'horloge Sin est émis en sortie sur le diviseur de fréquence 24. Moyennant cela, lorsqu'un circuit intégré qui reçoit le signal d'horloge haute vitesse SIN et qui fonctionne est conçu, il devient possible de faire fonctionner un élément de circuit au moyen d'un signal numérique divisé en fréquence Sin présentant un rapport cyclique optionnel Ce fait contribue notablement à une performance élevée et à une fonctionnalité élevée d'une unité de traitement de données. ( 6) Description du sixième mode de réalisation particulier. Du fait qu'il est différent du cinquième mode de réalisation, un compteur optionnel est prévu au niveau de l'étage final d'un diviseur de fréquence par un nombre impair selon un sixième mode de réalisation particulier. Par exemple, un compteur optionnel 25 est connecté à l'étage final du diviseur de fréquence par un nombre impair 24 comme représenté sur la figure 32 Ici, le diviseur de fréquence par un nombre impair 24 est le diviseur de fréquence 1/l 2 n+ 1 l selon le premier mode de réalisation de la présente invention ou le diviseur de fréquence 1 Il 2 m+ 1 l selon le second mode de réalisation Le compteur 25 obtient le signal divisé en fréquence 1/l 2 n+ 1 l selon le premier mode de réalisation de la présente invention ou le signal divisé en fréquence 1/l 2 m+ 1 l selon le second mode de réalisation. Le fonctionnement du diviseur de fréquence par un nombre impair concerné est décrit Par exemple, lorsque le signal d'horloge Sin est entré dans le diviseur de fréquence par un nombre impair 24, ce signal Sin est divisé en fréquence selon 1/l 2 n+ 1 l par le diviseur de fréquence par un nombre impair 24. Le signal divisé en fréquence 1/l 2 n+ 1 l ou le signal divisé en fréquence 1/l 2 m+ 1 l dont la forme d'onde est conformée selon le rapport cyclique de 50 % est émis en sortie sur le compteur 25. Suite à la réception de ce signal, un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence optionnel et un rapport cyclique optionnel est émis en sortie par le compteur 25. Ainsi, selon un diviseur de fréquence par un nombre impair selon le sixième mode de réalisation de la présente invention, un compteur 25 présentant un rapport de division en fréquence optionnel est connecté au niveau de l'étage final du diviseur en fréquence 1/l 2 n+ 1 l selon le premier mode de réalisation de la présente invention ou du diviseur de fréquence 1/l 2 m+ 1 l selon le second mode de réalisation, comme représenté sur la figure 32. Il résulte de cela qu'il devient possible de diviser en fréquence le signal d'horloge Sout présentant un rapport de division en fréquence optionnel et un rapport cyclique de 50 %, lequel est émis en sortie depuis le diviseur de fréquence par un nombre impair 24 selon un rapport de division en fréquence optionnel au moyen du compteur 25. Moyennant cela, il devient possible de faire fonctionner un élément de circuit au moyen du signal numérique divisé en fréquence Sout présentant un rapport cyclique optionnel lorsqu'un circuit intégré qui reçoit un signal d'horloge haute vitesse de fonctionnement est conçu Ce fait contribue notablement à une performance élevée et à une fonctionnalité élevée d'une unité de traitement de données de ce circuit, de façon similaire au cinquième mode de réalisation. ( 7) Description du septième mode de réalisation particulier. Du fait qu'il est différent des premier et sixième modes de réalisation, des compteurs optionnels sont prévus au niveau de l'étage avant et au niveau de l'étage final d'un diviseur de fréquence par un nombre impair selon un septième mode de réalisation particulier. Par exemple, comme représenté sur la figure 33, un compteur optionnel 23 est connecté au niveau de l'étage avant du diviseur de fréquence par un nombre impair 24 et un compteur optionnel 25 est connecté au niveau de son étage final Ici, le diviseur de fréquence par un nombre impair 24 est le diviseur de fréquence 1 Il 2 n+ 1 l selon le premier mode de réalisation de la présente invention ou le diviseur de fréquence 1/l 2 m+ 1 l selon le second mode de réalisation D'autres structures et procédé de connexion sont similaires à ceux du cinquième mode de réalisation et du sixième mode de réalisation Il s'ensuit que leur description est omise. Le fonctionnement du diviseur de fréquence par un nombre impair concerné est décrit Par exemple, lorsqu'un signal d'horloge haute vitesse SIN est entré sur le compteur 23, ce signal SIN est divisé en fréquence selon un rapport de division en fréquence optionnel et son signal d'horloge Sin est émis en sortie sur le diviseur de fréquence par un nombre impair 24. Suite à la réception du signal Sin, un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence de 1/l 2 n+ 1 l ou de 1/l 2 m+ 1 l et un rapport cyclique de 50 % est émis en sortie depuis le diviseur de fréquence 24 sur un compteur optionnel 25. Dans le compteur 25 qui a reçu le signal numérique divisé en fréquence SOUT, un signal numérique divisé en fréquence Sout présentant un rapport de division en fréquence optionnel et un rapport cyclique optionnel est émis en sortie. Ainsi, selon un diviseur de fréquence par un nombre impair selon le septième mode de réalisation de la présente invention, le compteur 23 qui présente un rapport de division en fréquence optionnel est connecté au niveau de l'étage avant du diviseur de fréquence 1/l 2 n+ 1 l selon le premier mode de réalisation de la présente invention ou du diviseur de fréquence 1/l 2 m+ 1 l selon le second mode de réalisation et le compteur 25 présentant un rapport de division en fréquence optionnel est connecté au niveau de son étage final. Il résulte de cela qu'il devient possible de diviser en fréquence un signal d'horloge haute vitesse SIN en un signal d'horloge Sout présentant une large plage de rapport cyclique au moyen du compteur 23 et du compteur 25 par comparaison avec le diviseur de fréquence par un nombre impair selon le cinquième mode de réalisation ' Moyennant cela, ce fait contribue notablement à la fourniture d'un générateur d'horloge ou autre permettant de faire fonctionner -une unité de traitement de données haute performance et haute fonctionnalité. En outre, il devient possible de constituer un diviseur de fréquence par un nombre impair présentant une large variété de rapports de division en fréquence optionnelle en combinant des diviseurs de fréquence par un nombre impair selon les premier à septième modes de réalisation de la présente invention. Moyennant cela, il devient possible de diviser en fréquence le signal d'horloge haute vitesse SIN en signaux d'horloge présentant une large variété de rapports cycliques Par conséquent, toutes les modifications s'inscrivant dans l'esprit et dans le cadre de la présente invention sont destinées à être couvertes par le présent brevet. REVENDICATIONS 1 Diviseur de fréquence par un nombre impair caractérisé en ce qu'il comprend: un compteur ( 11) comportant N exemplaires ln= 1, 2, 3, l connectés en cascade de circuits de bascule permettant de recevoir ledit signal d'entrée et d'émettre en sortie un signal divisé en fréquence selon 1/l 2 n+ 1 l; un registre ( 12) comportant N ln= 1, 2, 3, 1 exemplaires connectés en cascade de circuits de bascule permettant de décaler le signal divisé en fréquence selon 1/l 2 n+ 1 l en succession de façon synchrone avec ledit signal d'entrée; un circuit de verrouillage ( 13) permettant de bloquer un signal de sortie de registre du ln-1 l-ième circuit de bascule de façon synchrone avec un signal inversé dudit signal d'entrée; et un circuit logique ( 14) qui reçoit un signal de sortie de verrouillage inversé émis en sortie depuis ledit circuit de verrouillage ( 13) et un signal de sortie de registre du n- ième circuit de bascule et qui émet en sortie un signal divisé en fréquence selon 1/l 2 n+ 1 l. 2 Diviseur de fréquence par un nombre impair selon la revendication 1, caractérisé en ce que ledit circuit logique ( 14) inclut un circuit pris parmi un circuit NON-ET à deux entrées et un circuit NON-OU à deux entrées pour recevoir un signal de sortie de verrouillage inversé et un signal de sortie de registre et pour émettre en sortie un signal divisé en fréquence selon 1/l 2 n+ 1 l. 3 Diviseur de fréquence par un nombre impair selon la revendication 1, caractérisé en ce que sont prévus des éléments de commutation (SW 1) pour recevoir un signal de commande de programme pour constituer un diviseur de fréquence selon 1/l 2 n+ 1 l et pour connecter respectivement les unes aux autres les bornes d'entrée d'horloge à des bornes de sortie non inversée de données parmi lesdits N exemplaires de circuits de bascule pour former lé compteur. 4 Diviseur de fréquence par un nombre impair selon la revendication 1, dans lequel sont prévus des éléments de commutation (SW 2) pour recevoir un signal de commande de programme pour constituer un diviseur de fréquence selon 1/l 2 n+ 1 l et pour connecter respectivement les unes aux autres des bornes de sortie non inversée de données à des bornes d'entrée de données parmi lesdits N exemplaires de circuits de bascule pour former le registre. Diviseur de fréquence par un nombre impair selon la revendication 1, caractérisé en ce qu'est prévu un circuit de compteur ( 23) pour diviser en fréquence ledit signal d'entrée selon un rapport de division en fréquence optionnel et ledit circuit de compteur ( 23) est connecté au niveau de l'étage avant du premier circuit de bascule dudit compteur ( 11). 6 Diviseur de fréquence par un nombre impair selon la revendication 1, caractérisé en ce qu'est prévu un circuit de compteur ( 25) pour diviser en fréquence ledit signal divisé en fréquence selon 1/l 2 n+ 1 l selon un rapport de division en fréquence optionnel et ledit circuit de compteur ( 25) est connecté au niveau de l'étage final du circuit logique ( 14). 7 Procédé de constitution d'un diviseur de fréquence par un nombre impair programmable, caractérisé en ce qu'il comprend les étapes de: agencement sur la même puce de N exemplaires de circuits de bascule pour former un compteur dans lequel des bornes d'entrée de données et des bornes de sortie inversée de données sont connectées les unes aux autres et des bornes d'entrée d'horloge et des bornes de sortie non inversée de données sont ouvertes et N exemplaires de circuits de bascule pour former un registre dans lequel des bornes d'entrée de données, des bornes d'entrée d'horloge, des bornes de sortie non inversée de données et des bornes inversées de données sont ouvertes; connexion de bornes de sortie non inversée d'horloge et de bornes d'entrée d'horloge les unes aux autres entre lesdits n exemplaires de circuits de bascule pour former un compteur, conformément à une exigence de conception; connexion de bornes de sortie non inversée de données et de bornes d'entrée de données les unes aux autres parmi n exemplaires de circuits de bascule pour former ledit registre et connexion de bornes d'entrée d'horloge de N exemplaires de circuits de bascule pour former ledit registre à une ligne d'application d'horloge conformément à une exigence de conception; et connexion l'une à l'autre d'une borne de sortie non inversée de données du n-ième circuit de bascule pour former ledit compteur et d'une borne d'entrée de données du premier circuit de bascule pour former ledit registre conformément à une exigence de conception. 8 Diviseur de fréquence par un nombre impair comprenant: un compteur ( 15) comportant m lm= 3 à ml exemplaires connectés en cascade de circuits de bascule pour recevoir ledit signal d'entrée et pour émettre en sortie un signal divisé en fréquence selon 1/l 2 m+ 1 l; un registre ( 16) comportant lm+ 1 l exemplaires connectés en cascade de circuits de bascule pour décaler un signal divisé en fréquence selon 1/l 2 m+ 1 l en succession de façon synchrone avec ledit signal d'entrée; un circuit de verrouillage ( 17) pour bloquer un signal de sortie de registre du m- ième circuit de bascule du registre de façon synchrone avec un signal inversé dudit signal d'entrée; et un circuit logique ( 18) pour recevoir un signal de sortie de verrouillage inversé émis en sortie depuis ledit circuit de verrouillage ( 17) et un signal de sortie de registre du lm+ 1 l- ième circuit de bascule et pour émettre en sortie un signal divisé en fréquence selon 1/l 2 m+ 1 l. 9 Diviseur de fréquence par un nombre impair selon la revendication 8, caractérisé en ce que ledit circuit logique ( 18) comporte un circuit pris parmi un circuit NON-ET à deux entrées et un circuit NON-OU à deux entrées pour recevoir un signal de sortie de verrouillage inversé et un signal de sortie de registre et pour émettre en sortie un signal divisé en fréquence selon 1/l 2 m+ 1 l. Diviseur de fréquence par un nombre impair selon la revendication 8, caractérisé en ce que sont prévus des éléments de commutation (SW 1) pour recevoir un signal de commande de programme pour former un diviseur de fréquence selon 1/l 2 m+ 1 l et pour connecter respectivement les unes aux autres les bornes d'entrée d'horloge et les bornes de sortie non inversée de données entre lesdits m exemplaires de circuits de bascule pour former un compteur. 11 Diviseur de fréquence par un nombre impair selon la revendication 8, caractérisé en ce que sont prévus des éléments de commutation (SW 2) pour recevoir un signal de commande de programme pour former un diviseur de fréquence selon 1/l 2 m+ 1 J et pour connecter respectivement les unes aux autres les bornes de sortie non inversée de données et les bornes d'entrée de données parmi lesdits lm+ 1 l exemplaires de circuits de bascule pour former le registre. 12 Diviseur de fréquence par un nombre impair selon la revendication 8, caractérisé en ce qu'est prévu un circuit de compteur ( 23) pour diviser en fréquence ledit signal d'entrée selon un rapport de division en fréquence optionnel et ledit circuit de compteur ( 23) est connecté à l'étage avant du premier circuit de bascule dudit compteur ( 15). 13 Diviseur de fréquence par un nombre impair selon la revendication 8, caractérisé en ce qu'est prévu un circuit de compteur ( 25) pour diviser en fréquence ledit signal divisé en fréquence selon 1/l 2 m+ 1 l selon un rapport de division en fréquence optionnel et ledit circuit de compteur ( 25) est connecté à l'étage final du circuit logique ( 18). 14 Procédé de constitution d'un diviseur de fréquence par un nombre impair programmable, caractérisé en ce qu'il comprend les étapes de: agencement sur la même puce de m lm= 3 à ml exemplaires de circuits de bascule pour former un compteur dans lequel des bornes d'entrée de données et des bornes de sortie inversées de données sont connectées les unes aux autres et des bornes d'entrée d'horloge et des bornes de sortie non inversée de données sont ouvertes, et lm+ll exemplaires de circuits de bascule pour former un registre dans lequel des bornes d'entrée de données, des bornes d'entrée d'horloge, des bornes de sortie non inversée de données et des bornes inversées de données sont ouvertes; connexion de bornes de sortie non inversée d'horloge et de bornes d'entrée d'horloge les unes aux autres enter lesdits m exemplaires de circuits de bascule pour former un compteur, conformément à une exigence de conception; connexion de bornes de sortie non inversée de données et de bornes d'entrée de données les unes aux autres entre lm+ 1 l exemplaires de circuits de bascule pour former ledit registre et connexion de bornes d'entrée d'horloge de lm+ 1 l exemplaires de circuits de bascule pour former ledit registre d'une ligne d'application d'horloge conformément à une exigence de conception; et connexion d'une borne de sortie non inversée de données du m-ième circuit de bascule pour former ledit compteur et d'une borne d'entrée de données du premier circuit de bascule pour former ledit registre l'une à l'autre conformément à une exigence de conception.