FR 2703539 A1 19941007 FR 9303769 A 19930331 Multiplexeur N entrées / 1 sortie, du type recevant en entrée N signaux d'horloge de même fréquence et déphasés les uns par rapport aux autres. Le domaine de l'invention est celui des multiplexeurs N entrées / 1 sortie. Plus précisément, l'invention concerne un tel multiplexeur, du type recevant en entrée N signaux d'horloge possédant une même fréquence (élevée et par exemple égale à 155 M Hz) et déphasés de durées distinctes par rapport à un signal d'horloge de base. Une application privilégiée du multiplexeur de l'invention est le multi- plexage d'horloges parmi N afin d'obtenir une horloge permettant d'échantillonner correctement des données. Un multiplexeur classique met en oeuvre une double fonction ET-OU Un multiplexeur classique à N signaux d'entrée reçoit généralement N signaux de commande, chaque signal de commande permettant de valider (ou non) un des n signaux d'entrée (réalisation de la fonction ET), seul le signal d'entrée validé étant appliqué en sortie (réalisation de la fonction OU). Selon une variante, le multiplexeur reçoit non pas N mais m signaux de commande, avec r = n Dans ce cas, le multiplexeur génère en interne N signaux de commande après avoir décodé les 2 ' états possibles associés aux m signaux reçus Ces N nouveaux signaux de commande permettent, de même que les n signaux de commande dans le cas d'un multiplexeur du type précédent, de valider et d'appliquer en sortie un seul signal d'entrée. Il est connu que, de par sa structure, un multiplexeur classique génère des parasites (ou "glitches" en anglo-saxon) sur le signal de sortie si les entrées à commuter sont à l'état 1 lors du changement d'état des signaux de commande Ces parasites sont principalement dus au décodage (interne ou externe au multiplexeur) lié à la génération des N signaux de commande. Lorsqu'un multiplexeur classique commute des signaux de données, les parasites générés sur le signal de sortie sont tolérables En effet, ces parasites peuvent être supprimés grâce à un échantillonnage du signal de sortie (qui est un signal de données) par une horloge. Par contre, lorsqu'un multiplexeur classique commute des signaux d'horloges rapides, les parasites générés sur le signal de sortie rendent ce signal de sortie inutilisable En effet, il n'existe généralement pas, dans ce cas, de signal d'horloge plus rapide et les parasites ne peuvent pas être supprimés. Par conséquent, le signal d'horloge en sortie du multiplexeur n'est pas utilisable pour échantillonner des données. L'invention concernant précisément une telle commutation de signaux d'horloges rapides, cet inconvénient majeur montre qu'un multiplexeur classique ne peut pas être utilisé dans le cadre de l'invention. Une solution simple visant à pallier cet inconvénient majeur consisterait à changer l'état des commandes uniquement lorsque tous les signaux d'horloge d'entrée sont à 0. Mais cette solution simple apparaît également impossible à mettre en oeuvre dans le cadre de l'invention (à savoir le multiplexage de signaux d'horloge rapide) En effet, la période commune à tous les signaux d'horloge déphasés étant très faible, il se peut que la variation de phase entre signaux d'horloge (c'est-à-dire le déphasage maximal entre deux de ces signaux d'horloge) couvre toute (voir plus que) cette période d'horloge En d'autres termes, il se peut qu'il n'existe aucun instant o tous les signaux d'horloge sont simultanément à O et donc que le signal d'horloge en sortie du multiplexeur soit parasité. L'invention a notamment pour objectif de pallier ces différents inconvé- nients de l'état de la technique. Plus précisément, un objectif de l'invention est de fournir un multiplexeur n entrées / 1 sortie, du type recevant en entrée N signaux d'horloge possédant une même fréquence et déphasés de durées distinctes par rapport à un signal d'horloge de base, ce multiplexeur ne générant aucun parasite sur le signal de sortie. L'invention a également pour objectif de fournir un tel multiplexeur délivrant un signal d'horloge de sortie dont le rapport cyclique est sensiblement constant. Un autre objectif de l'invention est de fournir un tel multiplexeur garantissant de ne pas avoir plusieurs signaux de commande à l'état actif simultanément. Ces objectifs, ainsi que d'autres qui apparaîtront par la suite, sont atteints selon l'invention à l'aide d'un multiplexeur N entrées / 1 sortie, du type comprenant des moyens de multiplexage recevant en entrée N premiers signaux d'horloge possédant une même première fréquence et déphasés de durées distinctes par rapport à un premier signal d'horloge de base, ledit multiplexeur étant commandé par N signaux de commande, chacun desdits signaux de commande étant associé à un desdits premiers signaux d'horloge de façon qu'une commutation en sortie entre un orme premier signal d'horloge et un jème premier signal d'horloge (avec 1 S i S n, 1 S j S N et i * j) corresponde d'une part au passage du ime signal de commande d'un état actif à un état inactif et d'autre part au passage du jère signal de commande d'un état inactif à un état actif, ledit multiplexeur comprenant des moyens de synchronisation desdits N signaux de commande, lesdits moyens de synchronisation générant N signaux de commande synchronisés, lesdits N signaux de commande synchronisés commandant lesdits moyens de multiplexage de façon que, lors de ladite commutation, lesdits ière et jèe premiers signaux d'horloge à commuter soient à zéro losque les ième et jère signaux de commande synchronisés changent d'état. Le principe de l'invention consiste donc à s'assurer que les entrées à commuter sont à l'état O lorsque les signaux de commande des entrées concernées changent d'état Pour cela, on synchronise les signaux de commande. De cette façon, le signal d'horloge de sortie ne comporte aucun parasite et peut être utilisé pour échantillonner des données. Avantageusement, lesdites durées distinctes de déphasage desdits premiers signaux d'horloge par rapport audit premier signal d'horloge de base sont égales à des nombres entiers distincts de durées élémentaires, le ke' premier signal d'horloge (avec 1 k S n) étant déphasé par rapport au premier signal d'horloge de base d'une durée Dk = (k 1) D, avec D ladite durée élémentaire. Dans un mode de réalisation avantageux de l'invention, lesdits moyens de t 4 synchronisation desdits N signaux de commande comprennent des premiers moyens de génération de N seconds signaux d'horloge possédant une même seconde fréquence et tels que le kème second signal d'horloge (avec 1 5 k 5 n) soit déphasé par rapport à un second signal d'horloge de base de la durée de déphasage existant entre le keme premier signal d'horloge et le premier signal d'horloge de base, ladite seconde fréquence étant inférieure à ladite première fréquence et lesdits premier et second signaux d'horloge de base étant synchrones; des premiers moyens d'échantillonnage délivrant N premiers signaux de commande échantillonnés; des seconds moyens de génération de N premiers signaux d'horloge inversés par rapport auxdits N premiers signaux d'horloge; des seconds moyens d'échantillonnage de chacun desdits N premiers signaux de commande échantillonnés, tels que le keme premier signal de commande échantillonné soit échantillonné à nouveau avec le Ome premier signal d'horloge inversé, lesdits seconds moyens d'échantillonnage délivrant lesdits N signaux de commande synchro- nisés. Ainsi, la synchronisation des signaux de commande consiste d'une part à effectuer un premier échantillonnage des signaux de commande, avec des signaux d'horloge de même phase que les signaux d'horloge à multiplexer mais possédant une fréquence plus faible afin de garantir un premier échantillonnage correct; d'autre part à effectuer un second échantillonnage des signaux de commande issus du premier échantillonnage, avec des signaux d'horloge inversés par rapport aux signaux d'horloge à multiplexer. De cette façon, les signaux de commandes obtenus (ou signaux de commande synchronisés) changent d'état après les fronts montants des signaux d'horloge inverses concernés, et donc après les fronts descendants des signaux d'horloge (non inversés) concernés En d'autres termes, les signaux de commande synchronisés changent d'état après que les signaux d'horloge concernés sont passés à l'état 0. La condition de fonctionnement de ce mode de réalisation est que le premier échantillonnage génère les premiers signaux de commande échantillonnés en moins d'une demie période des signaux d'horloge à commuter En effet, pour que le second échantillonnage soit correct, les signaux de commande synchronisés doivent changer d'état avant les fronts montants suivants de ces mêmes signaux d'horloge inversés concernés. De plus, il est à noter que les signaux d'horloge utilisés pour le premier échantillonnage sont déphasés de façon identique aux signaux d'horloge à multiplexer Ceci permet d'éviter tout problème de violation d'échantillonnage lors du second échantillonnage. Avantageusement, lesdits moyens de génération desdits N signaux de commande synchronisés comprennent des troisièmes moyens d'échantillonnage de chacun desdits N premiers signaux de commande échantillonnés, tels que le keme premier signal de commande échantillonné soit échantillonné à nouveau avec le O' premier signal d'horloge, lesdits troisièmes moyens d'échantillonnage délivrant n seconds signaux de commande échantillonnés, lesdits seconds moyens d'échantillonnage recevant lesdits N seconds signaux de commande échantillonnés de façon que le kme second signal de commande échantillonné soit échantillonné à nouveau avec le k Ome premier signal d'horloge inversé, lesdits seconds moyens d'échantillonnage délivrant lesdits N signaux de commande synchronisés. Cette variante correspond au cas o la fréquence des signaux d'horloge à multiplexer est plus élevée que précédemment En effet, dans ce cas, il est possible que la condition de fonctionnement précédente ne soit plus vérifiée. La solution proposée par cette variante consiste (et c'est le rôle des troisièmes moyens d'échantillonnage) à augmenter le temps maximal autorisé de génération des premiers signaux de commande échantillonnés Ce temps de - génération maximal autorisé est ici égal à une période des signaux d'horloge à commuter, alors qu'il est égal à une demie période dans le mode de réalisation précédent. Avantageusement, dans le mode de réalisation précédent, lesdits premiers moyens d'échantillonnage comprennent N premières bascules, la kème première bascule (avec 1 S k S n) recevant en entrée de donnée le keme signal de commande et en entrée d'horloge le keme second signal d'horloge, et délivrant en sortie le keme premier signal de commande échantillonné, lesdits seconds moyens d'échantillonnage comprenant N secondes bascules, la kème seconde bascule (avec 1 S k 5 n) recevant en entrée de donnée le kème premier signal de commande échantillonné et en entrée d'horloge le keme premier signal d'horloge inversé, et délivrant en sortie le keme signal de commande synchronisé. Le bon fonctionnement des N secondes bascules est assuré si les premiers signaux de commande échantillonnés (présents en entrée de ces secondes bascules) respectent les temps de préconditionnement et de maintien par rapport aux premiers signaux d'horloge inversés En effet, si ces contraintes de temps ne sont pas respectées en entrée des bascules, les signaux de commande synchronisés (en sortie des bascules) peuvent être dans un état de métastabilité En d'autres termes, plusieurs signaux de commande synchronisés peuvent alors être à l'état actif simultanément et donc induire un mauvais fonctionnement du multiplexeur. Avantageusement, dans la variante du mode de réalisation précédent, lesdits premiers moyens d'échantillonnage comprennent N premières bascules, la k Ome première bascule (avec 1 i k n) recevant en entrée de donnée le keme signal de commande et en entrée d'horloge le k Cm second signal d'horloge, et délivrant en sortie le k O premier signal de commande échantillonné, lesdits troisièmes moyens d'échantillonnage comprenant N troisièmes bascules, la keme troisième bascule (avec 1 S k S n) recevant en entrée de donnée le ke premier signal de commande échantillonné et en entrée d'horloge le kème premier signal d'horloge, et délivrant en sortie le k Ome second signal de commande échantillonné, et lesdits seconds moyens d'échantillonnage comprenant N secondes bascules, la keme seconde bascule (avec 1 k n) recevant en entrée de donnée le kème second signal de commande échantillonné et en entrée d'horloge le kème premier signal d'horloge inversé, et délivrant en sortie le keme signal de commande synchronisé. De façon préférentielle, lesdits premiers moyens de génération de n seconds signaux d'horloge comprennent (n 1) premiers déphaseurs élémentaires câblés en série, chacun desdits (n 1) premiers déphaseurs élémentaires déphasant de ladite durée élémentaire D. Préférentiellement, lesdits seconds moyens de génération de N premiers signaux d'horloge inversés comprennent: un premier inverseur recevant ledit premier signal d'horloge de base et délivrant un premier signal d'horloge de base inversé; (n 1) seconds déphaseurs élémentaires câblés en série, chacun desdits (n 1) seconds déphaseurs élémentaires déphasant de ladite durée élémentaire D. Avantageusement, le multiplexeur selon l'invention comprend N seconds inverseurs, le keme second inverseur (avec 1 k n) recevant le k Ce, premier signal d'horloge inversé et délivrant le keme premier signal d'horloge appliqué sur l'entrée d'horloge de la keme troisième bascule. Selon un mode de réalisation particulier de l'invention, le multiplexeur selon l'invention reçoit m signaux de codage (avec 2 m = n), lesdits m signaux de codage représentant un premier nombre codé Ni de valeur variable comprise entre 1 et n, et ce multiplexeur comprend des moyens de décodage recevant en entrée lesdits m signaux de codage et délivrant en sortie lesdits N signaux de commande de façon que le Nlème signal de commande soit à l'état actif, les autres signaux de commande étant à l'état inactif. Dans ce cas, le multiplexeur selon l'invention peut être considérés comme un multiplexeur du type N entrées / 1 sortie, avec m signaux de commande (appelés signaux de codage dans le cas de l'invention), o 2 = n. W, 1 Avantageusement, le multiplexeur selon l'invention comprend des moyens permettant de générer m signaux de codage modifiés à partir desdits m signaux de codage, lesdits m signaux de codage modifiés représentant un second nombre codé N 2 de valeur variable comprise entre 1 et n, chacune des valeurs courantes successives dudit premier nombre codé Ni correspondant à au moins deux valeurs successives dudit second nombre codé N 2, une nouvelle valeur dudit second nombre codé N 2 étant égale: au résultat de l'addition d'une valeur de progression prédéterminée et de la valeur précédente dudit second nombre codé N 2, lorsque la valeur précédente dudit second nombre codé N 2 est inférieure à la valeur courante dudit premier nombre codé Ni; au résultat de la soustraction de ladite valeur de progression prédéterminée de la valeur précédente dudit second nombre codé N 2, lorsque la valeur précédente dudit second nombre codé N 2 est supérieure à la valeur courante dudit premier nombre codé Ni; à ladite valeur précédente dudit second nombre codé N 2, lorsque la valeur précédente dudit second nombre codé N 2 est égale à la valeur courante dudit premier nombre codé Ni, lesdits moyens de décodage recevant en entrée lesdits m signaux de codage modifiés et délivrant en sortie lesdits N signaux de commande de façon que le N 2 ème signal de commande soit à l'état actif, les autres signaux de commande étant à l'état inactif. De cette façon, lors de chaque commutation, les deux signaux d'horloge mis en jeu sont peu déphasés l'un par rapport à l'autre Ceci permet d'obtenir, en sortie du multiplexeur, un signal d'horloge possédant un rapport cyclique sensiblement constant. Avantageusement, ladite valeur de progression prédéterminée est égale à un. Cette valeur minimale de la valeur de progression prédéterminée est celle qui permet de minimiser les variations du rapport cyclique du signal de sortie. L'invention concerne également un multiplexeur N entrées / 1 sortie, du type comprenant des moyens de multiplexage recevant en entrées N signaux d'horloge possédant une même fréquence et déphasés de durées distinctes par rapport à un signal d'horloge de base, lesdits moyens de multiplexage étant commandés par N signaux de commande, chacun desdits signaux de commande étant associé à un desdits signaux d'horloge de façon qu'une commutation en sortie entre un jème signal d'horloge et un jèm signal d'horloge (avec 1 si 5 n, 1 j S n et i * j) corresponde d'une part au passage du ième signal de commande d'un état actif à un état inactif et d'autre part au passage du jèee signal de commande d'un état inactif à un état actif, ledit multiplexeur recevant un signal de comptage, un signal de décomptage et lesdits N signaux d'horloge déphasés, lesdits signaux de comptage et de décomptage correspondant à des informations permettant de calculer un nombre dont la valeur est comprise entre 1 et N et indiquant lequel desdits N signaux d'horloge doit être appliqué en sortie dudit multiplexeur, et ledit multiplexeur comprenant des moyens de génération desdits N signaux de commande, lesdits moyens de génération comprenant: des moyens d'inversion délivrant N signaux d'horloge inversés par rapport auxdits N signaux d'horloge; des premiers moyens de déphasage recevant ledit signal de comptage et délivrant N signaux de comptage déphasés tels que le krne signal de comptage (avec 1 S k S n) soit déphasé par rapport au premier signal de comptage de la durée de déphasage existant entre le keme signal d'horloge et le signal d'horloge de base; des seconds moyens de déphasage recevant ledit signal de décomp- tage et délivrant N signaux de décomptage déphasés tels que le k 1 e' signal de décomptage (avec 1 S k 5 n) soit déphasé par rapport au premier signal de décomptage de la durée de déphasage existant entre le keme signal d'horloge et le signal d'horloge de base; des moyens de comptage/décomptage et de sélection recevant lesdits N signaux d'horloge inversés, lesdits N signaux de comptage déphasés et lesdits N signaux de décomptage déphasés, et délivrant lesdits N signaux de commande, lesdits N signaux de commande commandant lesdits signaux moyens de multiplexage de façon que, lors de ladite commutation, lesdits ieme et jme signaux d'horloge à commuter soient à zéro lorsque les jeme et jèm signaux de commande changent d'état. Le principe mis en oeuvre consiste, de même que précédemment, à s'assurer que les entrées à commuter sont à l'état O lorsque les signaux de commande des entrées concernées changent d'état. Le multiplexeur selon cette variante de l'invention diffère du multiplexeur précédent principalement dans la façon de générer les signaux de commande fournis aux moyens de multiplexage. Dans un mode de réalisation préférentiel de cette variante de l'invention, lesdits moyens de comptage/décomptage et de sélection comprennent N cellules montées en série de façon que la kme cellule (avec 1 k S n): d'une part reçoive le keme signal d'horloge inversé, le k Om' signal de comptage déphasé, le kere signal de décomptage déphasé, un (k-l)è"e signal de sortie de cellule (si k = 1, ledit (k-l)èer signal de sortie de cellule est un signal constamment à l'état actif), un (k+l)èm signal de sortie de cellule (si k = n, ledit (k+l)m C signal de sortie de cellule est un signal constamment à l'état inactif); et d'autre part délivre le kem signal de commande et un keme signal de sortie de cellule, lesdits k Cm C signaux de commande et de sortie de cellule changeant d'état sur les fronts montants dudit k O e" signal d'horloge inversé; l'état dudit kere signal de sortie de cellule étant inchangé si le k Cm" signal de comptage déphasé et le kèm signal de décomptage déphasé sont tous les deux à l'état actif ou à l'état inactif; il égal à l'état dudit (k-l)èer signal de sortie de cellule si le ke signal de comptage déphasé est à l'état actif et si le ke signal de décomptage déphasé est à l'état inactif; égal à l'état dudit (k+l)èe signal de sortie de cellule si le kern signal de comptage déphasé est à l'état inactif et si le kèer signal de décomptage déphasé est à l'état actif; ledit kern signal de commande étant à l'état actif uniquement si ledit ke' signal de sortie de cellule est à l'état actif et si ledit (k+ 1))è signal de sortie de cellule est à l'état inactif. De cette façon, même si plusieurs signaux de commande sont à l'état actif à un instant donné, les moyens de comptage/décomptage et de sélection garantis- sent de ne plus avoir qu'un seul signal de commande à l'état actif après quelques coups d'horloge. Ainsi, si les états actif et inactif sont respectivement 1 et 0, les moyens de comptage/décomptage et de sélection se comportent comme un registre à décalage à N cellules se remplissant de 1 d'un côté et de O de l'autre, le numéro de la dernière cellule dont la sortie est à 1 indiquant le numéro du signal de commande devant passer à l'état actif. Dans un mode de réalisation avantageux de l'invention, ladite kere cellule (avec 1 k S n) comprend: un k O er multiplexeur de cellule recevant le (k-l)ème signal de sortie de cellule, le kèer signal de sortie de cellule et le (k+l)èCe signal de sortie de cellule, et délivrant un kèer signal de sortie intermédiaire, ledit multiplexeur de cellule étant commandé par le kere signal de comptage déphasé et le ke signal de décomptage déphasé; une keme bascule recevant d'une part en entrée de donnée ledit k Cm C signal de sortie intermédiaire et d'autre part en entrée d'horloge ledit kme' signal d'horloge inversé, et délivrant ledit kèer signal de sortie de cellule; un kem' inverseur délivrant un (k+l) signal de sortie de cellule inversé; une première porte logique ET recevant ledit kème signal de sortie de cellule et ledit (k+l) signal de sortie de cellule inversé, et délivrant ledit ke' signal de commande. Avantageusement, chacune desdites N cellules comprend des moyens de sécurisation tels que, pour chaque nouveau couple d'états des k Ce signaux de comptage déphasé et de décomptage déphasé, ledit ker signal de sortie de cellule passe ou reste à l'état actif seulement si une condition supplémentaire est également vérifiée, ladite condition supplémentaire étant que le (k-l)è"e signal de sortie de cellule doit être à l'état actif. De cette façon, on évite qu'un parasite ne vienne mettre un O parmi les 1, ou bien un 1 parmi les 0. De façon avantageuse, lesdits moyens de sécurisation de la kèCe cellule comprennent une seconde porte logique ET recevant ledit kème signal de sortie intermédiaire et le (k-l)ème signal de sortie de cellule, et délivrant un kère signal de sortie intermédiaire sécurisé, ladite kème bascule reçevant en entrée de donnée ledit k Cm signal de sortie intermé- diaire sécurisé. Préférentiellement, lesdits moyens d'inversion comprennent un inverseur recevant ledit signal d'horloge de base et délivrant un signal d'horloge de base inversé; des troisièmes moyens de déphasage recevant ledit signal d'horloge de base inversé et délivrant lesdits N signaux d'horloge inversés par rapport auxdits N signaux d'horloge. De façon préférentielle, lesdits premiers (respectivement seconds et troisièmes) moyens de déphasage comprennent (n-1) premiers (respectivement seconds et troisièmes) déphaseurs élémentaires câblés en série, chacun desdits (n-1) premiers (respectivement seconds et troisièmes) déphaseurs élémentaires déphasant d'une durée élémentaire. De façon avantageuse, le multiplexeur selon l'invention met en oeuvre une technologie CMOS 0,6 jum fonctionnant à une fréquence égale à 155 M Hz. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante d'un mode de réalisation préférentiel de l'invention, donné à titre d'exemple indicatif et non limitatif, et des dessins annexés, dans lesquels: la figure 1 présente un schéma logique simplifié d'un premier type de multiplexeur selon l'invention; la figure 2 présente un schéma logique simplifié d'un mode de réalisation du multiplexeur présenté sur la figure 1 la figure 3 présente un schéma logique simplifié d'un mode de réalisation des moyens multiplexage classiques apparaissant sur la figure 2; la figure 4 présente un schéma logique simplifié d'un mode de réalisation des moyens d'échantillonnage apparaissant sur la figure 2; la figure 5 présente un schéma logique simplifié d'un mode de réalisation des moyens de génération de signaux d'horloge déphasés apparaissant sur la figure 2; la figure 6 présente un schéma logique d'une variante du premier type de multiplexeur selon l'invention présenté sur la figure 1; la figure 7 présente un exemple de chronogrammes des signaux permettant d'expliquer le principe du mode de réalisation de l'invention présenté sur la figure 3. la figure 8 présente un exemple de chronogrammes de signaux permettant d'expliquer une commutation entre deux signaux d'horloges d'entrée; la figure 9 présente un exemple de chronogrammes de l'ensemble des signaux apparaissant sur la figure 2; la figure 10 présente un exemple de chronogrammes de signaux permettant d'expliquer le problème de modification du rapport cyclique du signal de sortie, ce problème étant résolu par le multiplexeur présenté sur la figure 6; la figure 11 présente un schéma logique simplifié d'un second type de multiplexeur selon l'invention; la figure 12 présente un schéma logique simplifié d'un mode de réalisation des moyens de génération de N signaux de commande apparaissant sur la figure 11; la figure 13 présente un schéma logique simplifié d'un mode de réalisation d'une des cellules apparaissant sur la figure 12; la figure 14 présente un schéma permettant d'expliquer le fonction- nement des moyens de comptage/décomptage et de sélection apparaissant sur la figure 12. L'invention concerne donc un premier type multiplexeur N entrées / 1 sortie dont un schéma logique simplifié est présenté sur la figure 1 Un multiplexeur 11 de ce type reçoit: d'une part N signaux d'horloge 12 possédant une même fréquence et déphasés de durées distinctes par rapport à un signal d'horloge de base; et d'autre part N signaux de commande 15. Un multiplexeur 11 de ce type comprend des moyens 13 de multiplexage classiques (correspondant à un multiplexeur de l'état de la technique) ainsi que des moyens 14 de synchronisation des N signaux de commande 15, ces moyens 14 de synchronisation générant N signaux de commande synchronisés 17. Les moyens 13 de multiplexage classiques reçoivent les N signaux d'horloge déphasés 12 et délivrent, en fonction des N signaux de commande synchronisés 17, un signal d'horloge de sortie 16 égal à l'un des N signaux d'horloge déphasés 12. Lors d'une commutation entre un ieme signal d'horloge (avec 1 i n) et un jème signal d'horloge (avec 1 S j S N et i j), le ieme signal de commande passe d'un état actif à un état inactif et le jème signal de commande passe d'un état inactif à un état actif. Selon l'invention, les signaux de commande synchronisés 17 sont tels qu'ils ne changent d'état que lorsque les signaux d'horloge à commuter correspondants sont à zéro. Ainsi, en reprenant l'exemple précédent, les ième jème signaux de commande synchronisés ne changent d'état que lorsque les ièm et jè" signaux d'horloge à commuter sont à zéro. La figure 2 présente un schéma logique simplifié d'un mode de réalisation d'un multiplexeur selon l'invention. Comme présenté sur la figure 1, le multiplexeur comprend des moyens 21 de multiplexage (notés ETOU 32 TO 1) et des moyens de synchronisation compre- nant: des premiers 22 et des seconds moyens 23 de génération de n signaux d'horloge déphasés; des premiers 24, des seconds 25 et des troisièmes 26 moyens d'échantillonnage de N signaux. Dans cet exemple, les moyens 21 de multiplexage reçoivent d'une part 32 premiers signaux d'horloge IN l 31: 0 l possédant une même première fréquence fl et déphasés de durées distinctes par rapport à un premier signal d'horloge de base CKIN 1 (avec IN l O l égal à CKIN 1); et d'autre part 32 signaux de commande synchronisés COM l 31: 0 l. Les premiers moyens 22 de génération reçoivent un second signal d'horloge de base CKIN 2 possédant une seconde fréquence f 2 inférieure à fl, et génèrent 32 seconds signaux d'horloge A l 31: 0 l possédant la même seconde fréquence f 2 (avec CKIN 2 égal à A l 0 l). La durée du déphasage entre le k O'C (avec 1 k 5 32) second signal d'horloge A lk 1 l et le second signal d'horloge de base CKIN 2 est égale à la durée du déphasage entre le kèm premier signal d'horloge IN lk 1 l et le premier signal d'horloge de base CKIN 1 Enfin les premier et second signaux d'horloge de base (CKIN 1 et CKIN 2 respectivement) sont synchrones (CKIN 2 est obtenue par division de CKIN 1). Les seconds moyens 23 de génération reçoivent un premier signal d'horloge de base CKIN 1 possédant une première fréquence f 1 (par exemple de l'ordre de 155 M Hz), et génèrent 32 premiers signaux d'horloge inversés B l 31: 0 l par rapport aux 32 premiers signaux d'horloge IN l 31: O l. Les premiers moyens 24 d'échantillonnage reçoivent d'une part 32 signaux de commande DECB l 31: O l et d'autre part les 32 seconds signaux d'horloge A l 31: O l, et délivrent 32 premiers signaux de commande échantillonnés C l 31: 0 l tels que le k Ome (avec 1 k avec le ker second signal d'horloge A lk-ll. Les troisièmes moyens 26 d'échantillonnage reçoivent d'une part les 32 premiers signaux de commande échantillonnés C l 31: O l et d'autre part les 32 premiers signaux d'horloge E l 31: 0 l (obtenus par inversion des 32 premiers signaux d'horloge inversés B l 31: O l), et délivrent 32 seconds signaux de commande échantillonnés DECS l 31:0 l tels que le k Om' second signal de commande échantillonné DECS lk 1 l soit issu de l'échantillonnage du kern premier signal de commande échantillonné C lk 1 l avec le kern premier signal d'horloge E lk 1 l. Les seconds moyens 25 d'échantillonnage reçoivent d'une part les 32 seconds signaux de commande échantillonnés DECS l 31: 0 l et d'autre part les 32 premiers signaux d'horloge inversés B l 31: 0 l, et délivrent les 32 signaux de commande synchronisés COM l 31: 0 l tels que le ker signal de commande synchronisé COM lk 1 l soit issu de l'échantillonnage du ker second signal de commande échantillonné DECS lk 1 l avec le k Om' premier signal d'horloge inversé B lk-1 l. La figure 3 présente un schéma logique simplifié d'un mode de réalisation des moyens 21 de multiplexage de la figure 2. Dans ce mode de réalisation, les moyens 21 de multiplexage comprennent 32 portes NAND 31 à 2 entrées, 4 portes NAND 32 à 8 entrées, une porte NOR 33 à 4 entrées et un inverseur 34. Chacune des 32 portes NAND 31 à 2 entrées reçoit d'une part un premier signal d'horloge IN lkl et d'autre par un signal de commande synchronisé COM lkl (avec O soit un signal nul si le signal de commande est à l'état inactif (c'est- à-dire à 0). Ceci correspond à la réalisation de la fonction ET. Les 4 portes NAND 32 à 8 entrées reçoivent chacune 8 des 32 signaux issus des 32 portes NAND 31 à 2 entrées La porte NOR 33 reçoit les 4 signaux issus des 4 portes NAND 32 Le signal issu de cette porte NOR 33 est inversée (inverseur 34) et constitue le signal de sortie CKOUT du multiplexeur L'ensemble des portes 31, 32, 33 et 34 réalisent la fonction ET OU. Ainsi, seul le premier signal d'horloge dont le signal de commande synchronisé est actif est présent en sortie. La figure 4 présente un schéma logique simplifié d'un mode de réalisation des moyens d'échantillonnage de la figure 2, à savoir les premiers 24, les seconds ou les troisièmes moyens d'échantillonnage. Dans ce mode de réalisation, ces moyens 41 d'échantillonnage compren- nent 32 bascules 42, à 4231, chaque bascule reçoit d'une part un signal à échantillon- ner 43, à 4331 actif à l'état O (entrée D) et d'autre part un signal d'horloge 44, à 4431 (entrée CK), et délivre un signal échantillonné 45 ( à 4531 (sortie Q pour les seconds et troisièmes moyens d'échantillonnage et sortie QN pour les premiers moyens d'échantillonnage). Ainsi, dans le cas des premiers moyens d'échantillonnage, chaque bascule reçoit d'une part un signal de commande DECB lkl (avec O k 31) et d'autre part un second signal d'horloge A lkl, et délivre (sur la sortie inverse QN) un premier signal de commande échantillonné C lkl. Dans le cas des troisièmes moyens d'échantillonnage, chaque bascule reçoit d'une part un premier signal de commande échantillonné C lkl et d'autre part un premier signal d'horloge E lkl, et délivre (sur la sortie Q) un second signal de commande échantillonné DECS lkl. Dans le cas des seconds moyens d'échantillonnage, chaque bascule reçoit d'une part un second signal de commande échantillonné DECS lkl et d'autre part, un premier signal d'horloge inversé B lkl, et délivre (sur la sortie Q) un signal de commande synchronisé COM lkl. La figure 5 présente un schéma logique simplifié d'un mode de réalisation des premiers moyens 22 de génération et d'une partie des seconds moyens 23 de génération de la figure 2 En effet, dans le cas des seconds moyens 23 de génération, les moyens 51 présentés sur cette figure 5 sont précédés d'un inverseur 27. Dans ce mode de réalisation, les moyens 51 de génération comprennent 31 déphaseurs élémentaires 52, à 5231 câblés en série, chaque déphaseur élémentaire déphasant d'une durée élémentaire D Ces moyens 51 de génération reçoivent un signal d'horloge de base 53 et délivrent 32 signaux d'horloge déphasés 54, à 543, (à savoir les 31 signaux 54, à 543, en sortie des déphaseurs élémentaires 52, à 5231, ainsi que le signal d'horloge de base non déphasé 53, 540). Ainsi, dans le cas des premiers 22 et des seconds 23 moyens de génération, le signal d'horloge de base est respectivement CKIN 2 et CKIN 1. Le fonctionnement du mode de réalisation de l'invention présenté sur la figure 2 est maintenant expliqué en relation avec les figures 7, 8 et 9. La figure 7 présente un exemple de chronogrammes des signaux IN l 31: 0 l, B l 31: 0 l et COM l 31: 0 l. Les changements d'état des signaux de commande synchronisés COM l 31: 0 l sont déterminés par les fronts montants des premiers signaux d'horloge inversés B l 31: 0 l, c'est-à-dire les fronts descendants des premiers signaux d'horloge IN l 31: 0 l Ainsi, comme indiqué par les flèches en pointillé, lorsqu'un signal de commande synchronisé COM lkl (avec O 5 k S 31) change d'état, le premier signal d'horloge correspondant IN lkl est à l'état 0 Cette condition étant vérifiée, le signal de sortie ne comporte pas de parasite. La figure 8 présente un exemple de chronogrammes des signaux IN lIl, IN lI + 1 l, B lIl, B lI + 1 l, COM lIl, COM lI + 1 l et CKOUT permettant d'expliquer une commutation d'un signal d'horloge IN lIl vers un signal d'horloge IN lI + 1 l. Suite à un front montant de B lIl (c'est-à-dire un front descendant de IN lIl), COM lIl passe de l'état actif 1 à l'état inactif 0, alors que IN l 1 l est à l'état 0. Puis, suite à un front montant de B lI + 1 l (c'est-à-dire un front descendant de IN lI + 1 l), COM lI + 1 l passe de l'état inactif O à l'état actif 1 alors que IN lI + 1 l est à l'état 0. De cette façon, le signal de sortie CKOUT est égal à IN lIl puis à IN lI + 1 l Le passage de IN lIl à IN lI + 1 l se fait lorsque ces deux signaux d'horloge sont à 0, le front montant suivant 81 de CKOUT correspondant au front montant suivant 82 de IN lI + 1 l (et non pas à celui 83 de IN lIl). La figure 9 résume le fonctionnement global de ce mode de réalisation en présentant un exemple de chronogrammes de l'ensemble des signaux apparaissant sur la figure 2, à savoir: IN lI: O l (avec CKIN 1 = IN l 0 l): (I + 1) premiers signaux d'horloge en entrée du multiplexeur, IN lIl étant déphasé d'une durée I x D par rapport à CKIN 1; B lI: 0 l: (I + 1) premiers signaux d'horloge inversés E lI: O l (I + 1) premiers signaux d'horloge obtenus par inversion des (I + 1) premiers signaux d'horloge inversés B lI: O l; A lI: 0 l (avec CKIN 2 = A l 0 l): (I + 1) seconds signaux d'horlo- ge; DECB l 31: O l: les 32 signaux de commande (non synchronisés) reçus par le multiplexeur Il est à noter que seul l'instant de changement de signal actif (parmi les 32 signaux possibles) est représenté sur ce chronogramme; C lI: 0 l: (I + 1) premiers signaux de commande échantillonnés, changeant d'état sur les fronts montants des seconds signaux d'horloge A lI: O l; DECS lI: 0 l: (I + 1) seconds signaux de commande échantillon- nés, changeant d'état sur les fronts montants des premiers signaux d'horloge E lI: 0 l; COM lI: O l: (I + 1) signaux de commande synchronisés, changeant d'état sur les fronts montants des premiers signaux d'horloge inversés B lI: 0 l. La condition de fonctionnement de ce mode de réalisation est que le temps de propagation des bascules des seconds moyens 25 d'échantillonnage (générant les signaux de commande synchronisés COM l 31: 0 l) soit inférieur à la demie période des signaux d'horloge à commuter IN l 31: 0 l, tout en tenant compte des déphasages des signaux d'entrée à commuter. Par exemple, avec une technologie CMOS 0,6 gim, ce mode de réalisation fonctionne sans problème à une fréquence fi = 155 M Hz (o fi est la fréquence des signaux d'horloge en entrée du multiplexeur) Dans ce cas, on prend par exemple f 2 = f 1/16. Il est clair que de nombreux autres modes de réalisation de l'invention peuvent être envisagés On peut notamment prévoir, dans le cas o le multiplexeur doit commuter des signaux d'horloge de fréquence plus faible, de supprimer les troisièmes moyens 26 d'échantillonnage. En effet, dans ce cas, les signaux de commande échantillonnés C l 31: 0 l peuvent être générés en moins d'une demie période de signal d'horloge à commuter, et donc être échantillonnés à nouveau sur les fronts montants des premiers signaux d'horloge inversés B l 31: 0 l sans risque de violation d'échantillon- nage et tout en respectant les conditions de préconditionnement et de maintien des bascules des seconds moyens 25 d'échantillonnage. Dans le mode de réalisation présenté en relation avec la figure 2, les bascules des troisièmes moyens 26 d'échantillonnage permettent d'augmenter le temps de génération des signaux de commande échantillonnés C l 31: O l ce temps est ici égal à une période complète d'horloge à commuter, au lieu d'une demie période. La figure 6 présente un schéma logique d'une variante du premier type de multiplexeur selon l'invention présenté sur la figure 1 Cette variante vise à obtenir un signal d'horloge de sortie 66 possédant un rapport cyclique sensiblement constant. La figure 10 présente un exemple de chronogrammes de signaux IN l 1 l à IN l 6 l et CKOUT permettant de bien saisir le problème résolu par cette variante du multiplexeur selon l'invention. En effet, cette figure 10 correspond au cas o l'on commute directement du signal d'horloge IN l 1 l vers le signal d'horloge IN l 6 l. Il apparaît clairement que le rapport cyclique du signal de sortie CKOUT n'est pas conservé: l'état 0 lors de la commutation n'est pas conservé assez longtemps et constitue un parasite (ou glitch). Le multiplexeur 61 selon cette variante diffère du multiplexeur 11 précédent en ce qu'il ne reçoit pas N signaux de commande 15 mais m signaux de codage avec 2 ' = n. Le multiplexeur 61 comprend des moyens 69 de génération de m signaux de codage modifiés 610 à partir des m signaux de codage 68; des moyens 611 de décodage des m signaux de codage modifiés 610, générant N signaux de commande 65; des moyens 64 de synchronisation (identiques aux moyens 14 de la figure 1) des N signaux de commande 65, générant N signaux de commande synchronisés 67; des moyens 63 de multiplexage (identiques aux moyens 13 de la figure 1) recevant d'une part N signaux d'horloge déphasés 62 et d'autre part N signaux de commande synchronisés 67, et générant un signal d'horloge de sortie 66. Les m signaux de codage 68 reçus par le multiplexeur représentent un premier nombre Ni codé sur m éléments binaires, la valeur de ce premier nombre codé Ni étant variable (et comprise entre O et 2 m -1) en fonction de l'état de ces m signaux de codage 68. Les m signaux de codage modifiés 610 représentent un second nombre N 2 codé sur m éléments binaires, la valeur de ce second nombre codé N 2 étant variable (et comprise entre O et 2 m 1) en fonction de l'état de ces m signaux de codage modifiés 610. Les moyens 69 de génération des m signaux de codage modifiés 610 sont tels que: d'une part la valeur du second nombre codé N 2 varie plus fréquemment que la valeur du premier nombre codé, et d'autre part une nouvelle valeur du second nombre codé N 2 est égale: au résultat de l'addition d'une valeur de progression prédéterminée et de la valeur précédente du second nombre codé N 2, lorsque la valeur précédente du second nombre codé N 2 est inférieure à la valeur courante du premier nombre codé Ni; au résultat de la soustraction de la valeur de progression prédéter- minée de la valeur précédente du second nombre codé N 2, lorsque la valeur précédente du second nombre codé N 2 est supérieure à la valeur courante du premier nombre codé Ni; à ladite valeur précédente du second nombre codé N 2, lorsque la valeur précédente du second nombre codé N 2 est égale à la valeur courante du premier nombre codé Ni. On prend, par exemple, une valeur de progression prédéterminée égale à un De cette façon, la valeur du second nombre codé N 2 varie par pas de plus ou moins un (ou bien est constante). Les moyens 611 de décodage génèrent N signaux de commande 65 tels que seul le N 2 fm' signal de commande soit à l'état actif. Le fonctionnement des moyens 64 de synchronisation et des moyens 63 de multiplexage est identique à celui des moyens similaires ( 14 et 13 respectivement) de la figure 1. Lorsque le second nombre N 2 prend une nouvelle valeur (c'est-à-dire lorsque les m signaux de codage modifiés 69 changent d'état), un nouveau signal de commande synchronisé passe à l'état actif et le signal d'horloge déphasé correspon- dant est appliqué en sortie du multiplexeur 61. Ainsi, le signal d'horloge de sortie 66 du multiplexeur est égal, temporelle- ment, à une succession de signaux d'horloge déphasés entre eux. Les moyens 69 de génération de m signaux de codage modifiés 610 permettent de limiter l'écart de phase entre deux signaux d'horloge appliqués successivement en sortie De cette façon, le signal d'horloge de sortie 66 possède un rapport cyclique sensiblement constant. La figure 11 présente un schéma logique simplifié d'un second type de multiplexeur selon l'invention Un mutiplexeur 111 de ce type reçoit: d'une part N signaux d'horloge 112 possédant une même fréquence et déphasés de durées distincte par rapport à un signal d'horloge de base; et d'autre part un signal de comptage 115 et un signal de décomptage 116. Un multiplexeur 111 de ce type comprend des moyens 113 de multiplexage classiques (correspondant à un multiplexeur de l'état de la technique) ainsi que des moyens 114 de génération de N signaux de commande 117. Les moyens 113 de multiplexage classiques reçoivent les N signaux d'horloge déphasés 112 et délivrent, en fonction des N signaux de commande 117, un signal d'horloge de sortie 118 égal à l'un des N signaux d'horloge déphasés 112. Selon l'invention, les signaux de commande 117 sont tels qu'ils ne changent d'état que lorsque les signaux d'horloge à commuter correspondants sont à zéro. La figure 12 présente un schéma logique simplifié d'un mode de réalisation des moyens 114 de génération apparaissant sur la figure 11. Dans cet exemple de mode de réalisation, les moyens de génération comprennent: des premiers moyens 121 de déphasage des seconds moyens 122 de déphasage un inverseur 123 et des troisièmes moyens 124 de déphasage des moyens 125 de comptage/décomptage et de sélection. Les premiers moyens 121 de déphasage reçoivent le signal de comptage CU et délivrent 32 signaux de comptage déphasés CU l 31: O l tels que le keme siganl de comptage déphasé CU lk 1 l (avec O * keme signal d'horloge IN lk 1 l et le signal d'horloge de base IN l 0 l = CKIN 1. Les seconds moyens 122 de déphasage reçoivent le signal de décomptage CD et délivrent 32 signaux de décomptage déphasés CD l 31: 0 l tels que le k O m signal de décomptage déphasé CD lk 1 l (avec 0 5 k S 31) soit déphasé par rapport au premier signal de décomptage CD l 0 l de la durée de déphasage existant le kem signal d'horloge IN lk 1 l et le signal d'horloge de base IN l O l = CKIN 1. L'inverseur 123 reçoit le signal d'horloge de base CKIN 1 et l'inverse, les troisièmes moyens 124 de déphasage recevant le signal d'horloge de base inversé et délivrant 32 signaux d'horloge inversés CK l 31: O l (par rapport aux 32 signaux d'horloge IN l 31: 0 l). Les moyens 125 de comptage/décomptage et de sélection reçoivent les 32 signaux d'horloge inversés CK l 31: 0 l, les 32 signaux de comptage déphasés CU l 31: 0 l et les 32 signaux de décomptage déphasés CD l 31: 0 l, et délivrent les 32 signaux de commande COM l 31: 0 l. Les moyens 125 de comptage/décomptage et de sélection comprennent 32 cellules (notées BREVMUX) 1260 à 12631 montées en série. Ainsi, la kem cellule 126 k-_ (avec 1 S k S n) reçoit le kem signal d'horloge inversé CKlk-1 l (entrée notée C Kn), le kem signal de comptage déphasé CUlk-1 l (entrée notée C Un), le k Ome signal de décomptage déphasé CDlk-1 l (entrée notée C Dn), le (k-1)ème signal de sortie de cellule Qlk-2 l (entrée notée Enml), le (k+ 1)ème signal de sortie de cellule Qlkl (entrée notée Enpl). I 1 est à noter que pour k= 1, il n'y a pas de cellule précédente On prend alors comme (k-1)èm* signal de sortie de cellule Ql-1 l un signal constamment à l'état actif (c'est-à-dire à 1 dans cet exemple). De même, il est à noter que pour k=n, il n'y a pas de cellule suivante On prend alors comme (k+l)ème signal de sortie de cellule Ql 32 l un signal constam- ment à l'état inactif (c'est-à-dire à O dans cet exemple). Par ailleurs, la kem cellule 126 kl délivre le keme signal de commande COMlk-1 l (sortie notée Sn) et le ke signal de sortie de cellule Qlk-1 l (sortie notée Qn). La figure 13 présente un schéma logique simplifié d'un mode de réalisation d'une cellule 126 e à 1263, apparaissant sur la figure 12. Une cellule comprend un multiplexeur de cellule 131 du type 4 entrées/l sortie, une bascule 132, un inverseur 133 et deux portes logiques ET 134, 135. La sortie 136 du multiplexeur de cellule 131 est égale -àQnsi C Un =C Dn =îousi C Un =C Dn = O; à Enml si C Un = 1 et C Dn = O; à Enpl si C Un = O et C Dn = 1. La première porte logique ET 135 reçoit la sortie 136 du multiplexeur de cellule 131 et le signal Enml de sortie de la cellule précédente. La bascule 132 reçoit, en entrée de donnée, la sortie de cette première porte ET 135 et, en entrée d'horloge, l'horloge C Kn. La sortie de la bascule 132 constitue le signal de sortie de cellule Qn. Le signal de commande Sn généré par cette cellule est issu d'un ET logique ( 134) entre le complément du signal Enpl de sortie de la cellule suivante et le signal Qn de sortie de cette cellule. La figure 14 présente un schéma permettant d'expliquer le fonctionnement des moyens de comptage/décomptage et de sélection apparaissant sur la figure 12. On a représenté chaque cellule par l'état du signal de sortie correspondant. Ainsi, l'ensemble se comporte comme un registre à décalage droite et gauche, se remplissant de 1 à gauche et de O à droite. Le signal d'horloge CK est permanent et les décalages dépendent des valeurs des signaux de comptage CU et de décomptage CD. Grâce à la porte logique ET 134 de chaque cellule, seule la dernière cellule 141 possédant un signal de sortie à l'état 1 (avant celle possédant un signal de sortie à l'état 0) génère un signa I de commande à 1 (c'est-à-dire à l'état actif). La porte logique ET 135 entre le multiplexeur de cellule 131 et la bascule 132 permet d'éviter qu'un parasite ne vienne ajouter un O parmi les 1 ou un 1 parmi les 0. Enfin, l'utilisation de signaux de comptage et de décomptage déphasés CUl 31:0 l et CDl 31:0 l, ainsi que le fait d'otenir les signaux de sortie de cellule Ql 31:0 l et les signaux de commande COMl 31:0 l par échantillonnage sur les fronts descendants des signaux d'horloge INl 31:0 l (c'est-à-dire les fronts montants des signaux d'horloge inversés CKl 31:0 l, permettent de s'assurer que les signaux de commande COMl 31:0 l changent d'état uniquement lorsque les signaux d'horloge à commuter INl 31:0 l sont à 0. REVENDICATIONS 1 Multiplexeur ( 11) N entrées / 1 sortie, du type comprenant des moyens ( 13 21) de multiplexage recevant en entrée N premiers signaux d'horloge ( 12 INl 31:01) possédant une même première fréquence et déphasés de durées distinctes par rapport à un premier signal d'horloge de base (CKIN 1), ledit multiplexeur ( 11) étant commandé par N signaux de commande ( 15; DECBl 31:0 l), chacun desdits signaux de commande étant associé à un desdits premiers signaux d'horloge de façon qu'une commutation en sortie entre un ième premier signal d'horloge et un jème premier signal d'horloge (avec 1 S i _ 5 n, 1 jèm signaux de commande synchronisés changent d'état. 2 Multiplexeur selon la revendication 1, caractérisé en ce que lesdites durées distinctes de déphasage desdits premiers signaux d'horloge ( 13; INl 31:0 l) par rapport audit premier signal d'horloge de base (CKIN 1) sont égales à des nombres entiers distincts de durées élémentaires, le k Ome premier signal d'horloge (avec 1 k Dk = (k 1) D, avec D ladite durée élémentaire. 3 Multiplexeur selon l'une quelconque des revendications 1 et 2, caractérisé en ce que lesdits moyens ( 14) de synchronisation desdits N signaux de commande ( 13; DECBl 31:0 l) comprennent: des premiers moyens ( 22) de génération de N seconds signaux d'horloge (Al 31:0 l) possédant une même seconde fréquence et tels que le kme second signal d'horloge (avec 1 k n) soit déphasé par rapport à un second signal d'horloge de base (CKIN 2) de la durée de déphasage existant entre le kfe' premier signal d'horloge et le premier signal d'horloge de base, ladite seconde fréquence étant inférieure à ladite première fréquence et lesdits premier et second signaux d'horloge de base étant synchrones; des premiers moyens ( 24) d'échantillonnage délivrant N premiers signaux de commande échantillonnés (Cl 31:0 l); des seconds moyens ( 23) de génération de N premiers signaux d'horloge inversés (Bl 31:0 l) par rapport auxdits N premiers signaux d'horloge (INl 31:0 l); des seconds moyens ( 25) d'échantillonnage de chacun desdits n premiers signaux de commande échantillonnés (Cl 31:0 l), tels que le keme premier signal de commande échantillonné soit échantil- lonné à nouveau avec le keme premier signal d'horloge inversé, lesdits seconds moyens d'échantillonnage délivrant lesdits N signaux de commande synchronisés. 4 Multiplexeur selon la revendication 3, caractérisé en ce que lesdits moyens ( 14) de génération desdits N signaux de commande synchronisés ( 13; COMl 31:0 l) comprennent des troisièmes moyens ( 26) d'échantillonnage de chacun desdits n premiers signaux de commande échantillonnés (Cl 31:0 l), tels que le keme premier signal de commande échantillonné soit échantillonné à nouveau avec le kème premier signal d'horloge, lesdits troisièmes moyens ( 26) d'échantillonnage délivrant n seconds signaux de commande échantillonnés (DECSl 31:0 l), et en ce que lesdits seconds moyens ( 25) d'échantillonnage reçoivent lesdits n seconds signaux de commande échantillonnés (DECSl 31:0 l) de façon que le k Cm" second signal de commande échantillonné soit échantillonné à nouveau avec le keme premier signal d'horloge inversé, lesdits seconds moyens ( 25) d'échantillonnage délivrant lesdits N signaux de commande synchronisés (COMl 31:0 l). 5 Multiplexeur selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il reçoit m signaux de codage 68 (avec 2 m = n), lesdits m signaux de codage représentant un premier nombre codé Ni de valeur variable comprise entre 1 et n, et en ce qu'il comprend des moyens ( 611) de décodage recevant en entrée lesdits m signaux de codage ( 610) et délivrant en sortie lesdits N signaux de commande ( 65) de façon que le Nlèe signal de commande soit à l'état actif, les autres signaux de commande étant à l'état inactif. 6 Multiplexeur selon la revendication 5, caractérisé en ce qu'il comprend des moyens ( 69) permettant de générer m signaux de codage modifiés ( 610) à partir desdits m signaux de codage ( 68), lesdits m signaux de codage modifiés ( 610) représentant un second nombre codé N 2 de valeur variable comprise entre 1 et n, chacune des valeurs courantes successives dudit premier nombre codé Ni correspondant à au moins deux valeurs successives dudit second nombre codé N 2, une nouvelle valeur dudit second nombre codé N 2 étant égale au résultat de l'addition d'une valeur de progression prédéterminée et de la valeur précédente dudit second nombre codé N 2, lorsque la valeur précédente dudit second nombre codé N 2 est inférieure à la valeur courante dudit premier nombre codé Ni; au résultat de la soustraction de ladite valeur de progression prédéterminée de la valeur précédente dudit second nombre codé N 2, lorsque la valeur précédente dudit second nombre codé N 2 est supérieure à la valeur courante dudit premier nombre codé Ni; à ladite valeur précédente dudit second nombre codé N 2, lorsque la valeur précédente dudit second nombre codé N 2 est égale à la valeur courante dudit premier nombre codé Ni, et en ce que lesdits moyens ( 611) de décodage reçoivent en entrée lesdits m signaux de codage modifiés ( 610) et délivrent en sortie lesdits N signaux de commande ( 65) de façon que le N 2 ème signal de commande soit à l'état actif, les autres signaux de commande étant à l'état inactif. 7 Multiplexeur selon la revendication 6, caractérisé en ce que ladite valeur de progression prédéterminée est égale à un. 8 Multiplexeur ( 111) N entrées / 1 sortie, du type comprenant des moyens ( 113) de multiplexage recevant en entrées N signaux d'horloge ( 112) possédant une même fréquence et déphasés de durées distinctes par rapport à un signal d'horloge de base (CKIN 1), lesdits moyens ( 113) de multiplexage étant commandés par n signaux de commande ( 117; COMl 31:0 l), chacun desdits signaux de commande étant associé à un desdits signaux d'horloge de façon qu'une commutation en sortie entre un ième signal d'horloge et un jème signal d'horloge (avec 1 commande changent d'état. 9 Multiplexeur selon la revendication 8, caractérisé en ce que lesdits moyens ( 125) de comptage/décomptage et de sélection comprennent N cellules ( 1260 à 12631) montées en série de façon que la keme cellule (avec 1 k n): d'une part reçoive le k Cme signal d'horloge inversé, le k 6 me signal de comptage déphasé, le keme signal de décomptage déphasé, un (k-l)ym signal de sortie de cellule (si k = 1, ledit (k-l)ème signal de sortie de cellule est un signal constamment à l'état actif), un (k+l)èm' signal de sortie de cellule (si k = n, ledit signal de sortie de cellule est un signal constamment à l'état inactif); et d'autre part délivre le k Cmó signal de commande et un kème signal de sortie de cellule, lesdits k Cme signaux de commande et de sortie de cellule changeant d'état sur les fronts montants dudit k Cm" signal d'horloge inversé; l'état dudit kème signal de sortie de cellule étant inchangé si le kème signal de comptage déphasé et le kème signal de décomptage déphasé sont tous les deux à l'état actif ou à l'état inactif; égal à l'état dudit (k-l)èm 1 signal de sortie de cellule si le kème signal de comptage déphasé est à l'état actif et si le kème signal de décomptage déphasé à l'état inactif; égal à l'état dudit (k+l)eme signal de sortie de cellule si le klme signal de comptage déphasé est à l'état inactif et si le kème signal de décomptage déphasé est à l'état actif; ledit kème signal de commande étant à l'état actif uniquement si ledit kème signal de sortie de cellule est à l'état actif et si ledit (k+ 1)ème signal de sortie de cellule est à l'état inactif. Multiplexeur selon la revendication 9, caractérisé en ce que ladite k Ome cellule (avec 1 5 k S n) comprend: un kt' multiplexeur de cellule recevant le (k-l)èm' signal de sortie de cellule, le km' signal de sortie de cellule et le signal de sortie de cellule, et délivrant un km' signal de sortie intermédiaire, ledit multiplexeur de cellule étant commandé par le kn signal de comptage déphasé et le k' signal de décomptage déphasé; une ka'h bascule recevant d'une part en entrée de donnée ledit km signal de sortie intermédiaire et d'autre part en entrée d'horloge ledit km' signal d'horloge inversé, et délivrant ledit kr"' signal de sortie de cellule; un kl'' inverseur délivrant un (k+ 11) signal de sortie de cellule inversé; une première porte logique ET recevant ledit k O"' signal de sortie de cellule et ledit (k+l) signal de sortie de cellule inversé, et délivrant ledit k Im signal de commande. 11 Multiplexeur selon l'une quelconque des revendications 9 et 10, caractérisé en ce que chacune desdites N cellules comprend des moyens de sécurisation tels que, pour chaque nouveau couple d'états des kis signaux de comptage déphasé et de décomptage déphasé, ledit kme' signal de sortie de cellule passe ou reste à l'état actif seulement si une condition supplémentaire est également vérifiée, ladite condition supplémentaire étant que le (k-l)èm signal de sortie de cellule doit être à l'état actif. -32- 12 Multiplexeur selon l'une quelconque des revendications 8 à il, caractérisé en ce que lesdits moyens d'inversion comprennent: un inverseur recevant ledit signal d'horloge de base et délivrant un signal d'horloge de base inversé; des troisièmes moyens de déphasage recevant ledit signal d'horloge de base inversé et délivrant lesdits N signaux d'horloge inversés par rapport auxdits N signaux d'horloge. 13 Multiplexeur selon la revendication 12, caractérisé en ce que lesdits premiers (respectivement seconds et troisièmes) moyens de déphasage comprennent (n-1) premiers (respectivement seconds et troisièmes) déphaseurs élémentaires câblés en série, chacun desdits (n- 1) premiers (respectivement seconds et troisièmes) déphaseurs élémentaires déphasant d'une durée élémentaire.