FR 2708142 A1 19950127 FR 9309021 A 19930722 1 2708142 PROCEDE DE FABRICATION D'UN TRANSISTOR EN TECHNOLOGIE SILICIUM SUR ISOLANT DESCRIPTION La présente invention a pour objet un procédé de fabrication d'un transistor MIS sur un film de silicium formé sur un isolant. Elle s'applique en particulier dans le domaine de la fabrication de circuits intégrés MIS ou CMOS présentant une grande rapidité de fonctionnement. La technologie silicium sur isolant connue sous l'abréviation SOI permet, par rapport aux techniques standards de réalisation des circuits sur un substrat monocristallin en silicium massif, une diminution des capacités parasites entre les zones actives et le substrat et donc un accroissement de la vitesse de fonctionnement, une augmentation de la densité d'intégration, une meilleure tenue aux hautes tensions et une faible sensibilité aux rayonnements. Il existe différentes techniques pour former une couche mince de silicium sur un isolant. L'une des techniques fait appel à la recristallisation par laser d'une couche de silicium amorphe ou polycristallin, déposée sur un support isolant. Ce support peut être du saphir (technologie connue sous l'abréviation SOS) ou une couche d'oxyde de silicium obtenue par oxydation thermique d'un substrat de-silicium monocristallin. Une seconde technique connue sous l'abréviation BESOI (Bonded and etched SOI en terminologie anglosaxonne) consiste à sceller deux substrats en silicium dont un au moins possède sur la surface de scellement une couche de SiO2 obtenue par oxydation thermique puis à amincir l'un des deux substrats jusqu'à une épaisseur voulue. 2 2708142 Une troisième technique connue est basée sur l'implantation ionique d'oxygène ou d'azote à forte dose dans du silicium monocristallin massif qui, après recuit du substrat haute température, conduit à la formation d'une couche isolante enterrée d'oxyde ou de nitrure de silicium supportant une couche mince de silicium monocristallin. La technologie utilisant l'implantation d'ions oxygène est connue sous la terminologie SIMOX. L'invention s'applique notamment à ces différentes techniques SOI. L'avenir des filières SOI passe par la réduction de l'épaisseur de la couche de silicium,- jusqu'à 30 nm environ, dans le canal du transistor, alors qu'elle est classiquement de 200 nma au départ sur les substrats. Le problème d'utiliser des substrats spécialement amincis pour obtenir en final une épaisseur faible est que l'ensemble de la couche est amincie, ce qui est bon pour la partie active du transistor (canal) mais entraîne de très gros problèmes pour faire accéder le courant dans les zones de source et drain du transistor, en particulier du fait que la résistance d'accès devient trop importante dans une couche si fine. Ce problème de résistance d'accès parasite est notamment décrit dans le document (1) de Y.Omura et al., IEDM 91, CH 3075, p.675-678, "O. 1 pm gate, ultrathin-film CMOS devices using SIMOX substrate with nma thick buried oxide layer" ou encore dans le document (2) de D. Hisamoto et al., IEEE 1992 (4) 7 803-0817, p. 829-832, "Ultra-thin SOI CMOS with selective CVD tungsten for low resistance source and drain". L'une des solutions proposée est de compenser la réduction d'épaisseur du silicium sur les zones de 3 2708142 source et drain pr une épitaxie locale de silicium en dehors de la zone active du transistor, et par conséquent dans les régions de source et drain. Malheureusement, cette étape est très difficile à réaliser et non encore industrielle. Une autre solution consiste à utiliser un film très mince de silicium ( technology for ultra-thin SIMOX MOSFET's, p. 1179-1183. Malheureusement, cette siliciuration sur une très petite épaisseur pose de gros problèmes technologiques. La présente invention a pour objet un nouveau procédé de fabrication d'un transistor en couches minces en technologie silicium sur isolant permettant notamment de remédier à ces différents inconvénients. A cet effet, l'invention propose d'utiliser des couches suffisamment épaisses de silicium et de n'amincir le silicium que dans le canal du transistor au moyen d'une oxydation localisée. Cette technique permet de résoudre le problème des contacts source et drain qui sont alors réalisés sur du silicium suffisamment épais. D'une façon plus précise, l'invention a pour objet un procédé de fabrication d'un transistor MIS comportant un canal, une source et un drain de part et d'autre du canal et une grille sur le canal, isolée de la source et du drain, ce procédé comportant les étapes suivantes: a) réalisation d'une couche mince de silicium sur un isolant, 4 2708142 b) - réalisation sur la couche mince de silicium d'un masque comprenant une ouverture à l'emplacement prévu pour le canal du transistor, c) oxydation locale épaisse du silicium non masqué pour amincir localement le silicium, d) - élimination du masque, e) - réalisation de la source, du drain et de la grille du transistor et, parallèlement élimination de l'oxydation locale. Selon un premier mode préféré de l'invention, l'étape e) comprend les étapes suivantes: 1) - réalisation d'une implantation ionique de source et drain dans le silicium, l'oxydation locale de silicium servant de masque à cette implantation, 2) - élimination de l'oxydation locale, 3) réalisation de l'isolant mince de grille entre la source et le drain, 4) réalisation de la grille sur l'isolant de grille. Selon un deuxième mode de réalisation de l'invention, l'étape e) comprend les étapes suivantes: a) - élimination de l'oxydation locale, A) - réalisation de l'isolant mince de grille, y) - réalisation de la grille sur l'isolant de grille, 6) - réalisation d'une implantation ionique de source et drain dans le silicium, la grille servant de masque à cette implantation. Ce deuxième mode de réalisation de l'étape e) est un mode classique de réalisation des transistors MIS. En plus des avantages mentionnés cidessus, le procédé de l'invention permet grâce à l'oxydation localisée du silicium un auto-alignement de la structure, avec un canal toujours réalisé dans la zone 2708142 amincie du silicium. En outre, dans le premier mode, la grille, contrairement au deuxième mode dans laquelle elle sert à l'alignement des source et drain (en effet, la grille sert de masque à l'implantation de source et drain) peut être formée débordante sur la zone amincie; ceci permet de réaliser, à peu de frais, une structure à grille débordante très favorable pour limiter la dégradation ou le vieillissement prématuré des transistors. Comme indiqué précédemment, la couche mince de silicium peut être réalisée selon l'une des techniques connues SOI. De préférence, la couche mince est formée par implantation d'ion oxygène à forte dose dans un substrat en silicium monocristallin, suivie d'un recuit du substrat implanté. En outre, le substrat de départ peut être ou non dopé par des ions de conductivité inverse de celle des source et drain. Dans certaines applications, il est nécessaire de réaliser une implantation ionique au moins dans le canal, pour ajuster la tension de seuil. Dans ce cas, et de façon avantageuse, le procédé de l'invention comporte, entre les étapes 2) et 3) ou a) et Y), les étapes suivantes: - oxydation sacrificielle du silicium sur l'ensemble de la structure, - implantation d'ions d'un type de conductivité inverse ou non de celui des source et drain, - élimination de l'oxydation sacrificielle. L'isolant de grille peut être un oxyde, un nitrure, ou un oxynitrure de silicium. Par ailleurs, la grille peut être réalisée en métal (W, Al, TiW, TiN) en siliciure d'un métal réfractaire (WSi2, TiSi2) ou en silicium polycristallin dopé. 6 2708142 D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux figures 1 à 6 annexées illustrant schématiquement, en coupe longitudinale, les différentes étapes du procédé de fabrication conforme au premier mode de réalisation de l'invention. La première étape consiste, comme représenté sur la figure 1, à former sur un substrat en silicium 2 monocristallin une couche d'oxyde de silicium 4 enterrée supportant une couche mince de silicium monocristallin 6 en utilisant la technique SIMOX. En particulier, cette structure silicium sur isolant est obtenue en implantant des ions d'oxygène à une dose de 1016 à quelques 1018 ions/cm2 et puis en recuisant la structure implantée à une température allant de 1150 C à 1400 C. L'implantation et le recuit peuvent être répétés plusieurs fois et l'énergie d'implantation est choisie entre 100 et 1000 keV. A titre d'exemple, l'épaisseur de la couche 6 de Si est de l'ordre de 100 nm à 300 na et typiquement de 200 nm et la couche 4 de SiO2 de 400 nm. On réalise alors un masque d'oxydation localisée. A cet effet, on réalise successivement sur le silicium 6 la croissance d'une couche d'oxyde 8 appelé oxyde piédestal qui protège la couche de Si, de à 30 nm et typiquement de 13 nm d'épaisseur puis le dépôt d'une couche de nitrure de silicium 10 de 30 à 200 nm et typiquement de 80 nm. L'oxyde 8 est obtenu par oxydation thermique du film 6 et la couche 10 par dépôt chimique en phase vapeur. On forme alors un masque de résine 12 selon les procédés classiques de photolithogravure comportant une ouverture 13 à l'emplacement prévu pour le canal du 7 2708142 transistor MIS. Cette ouverture 13 doit être la plus petite possible, du fait du recouvrement ultérieur des source et drain par la grille et en vue d'obtenir une densité d'intégration aussi élevée que possible. On effectue alors une gravure de la couche 10 en particulier anisotrope, par exemple du type ionique réactif en utilisant du SF6. La couche 8 peut ou non être gravée (partiellement ou totalement) par exemple par une gravure ionique réactive de CHF3. On élimine ensuite, par exemple à l'aide d'un plasma d'oxygène la résine de masquage 12. On effectue alors comme représenté sur la figure 2, une oxydation localisée de la couche 6 de silicium, conduisant à la formation d'un "LOCOS" 14 de 100 à 500 nma et typiquement de 250 nm. Il est formé en présence d'oxygène à une température de 950 C environ, le nitrure 10 gravé servant de masque à cette oxydation localisée. On élimine ensuite les couches de nitrure et d'oxyde. La structure obtenue est alors celle représentée sur la figure 3. On effectue alors une implantation 16 d'ions dans la couche 6 de silicium entraînant la formation de la source 18 et du drain 20 du transistor, le LOCOS 14 servant de masque à cette implantation. Cette dernière peut être de type N ou P selon la nature du transistor que l'on cherche à former. Pour un transistor à canal N, on utilise une implantation d'arsenic ou de phosphore à une dose de 1014 à 1016 at/cm2 et une énergie de 20 à 200 keV. Pour un transistor à canal P, on effectue une implantation de bore à une dose comparable à celle utilisée pour l'implantation N et à une énergie de 10 à keV. 8 2708142 On effectue alors l'élimination du LOCOS 14 par gravure chimique en utilisant par exemple un mélange de FH/FNH4. La structure obtenue est alors celle représentée sur la figure 4. On forme alors une couche mince d'oxyde sacrificielle 22 de 20 à 60 nm et par exemple de 45 nm, par oxydation thermique de la structure dans les conditions ci-dessus, puis à travers cette couche 22, une implantation ionique 24 d'ajustement de la tension de seuil du transistor, dans le canal 26. Cette implantation 24 est réalisée sur l'ensemble de la structure. Les ions implantés ont une conductivité soit de même type, soit inverse de celle utilisée pour l'implantation 16 suivant que l'on veut réaliser respectivement un transistor à déplétion ou un transistor à enrichissement. La dose d'implantation est en principe plus faible que celle utilisée pour l'implantation 16. Elle est choisie entre 1011 et 1013 at/cm2 et l'énergie d'implantation va de 10 à keV. On effectue ensuite l'élimination de la couche 22 d'oxyde sacrificiel par attaque chimique en utilisant un mélange de FH/FNH4. L'utilisation de cet oxyde sacrificiel permet de protéger la surface du transistor et d'oxyder les résidus éventuels de la couche de nitrure. On réalise alors, comme représenté sur la figure 5, l'oxyde de grille 28 de 5 à 20 nm d'épaisseur et typiquement de 12 nm sur l'ensemble de la structure par oxydation thermique de celle-ci dans les conditions cidessus. On dépose ensuite, par exemple selon la technique de dépôt chimique en phase vapeur une couche conductrice 30 destinée à former la grille du 9 2708142 transistor. Cette couche est en général en silicium polycristallin dopé au phosphore (5 à 10% en volume) et présente une épaisseur de 100 à 300 nia et typiquement de 200 nm. On forme alors un masque de gravure 32 en résine, selon les procédés classiques de photolithographie, comportant une ouverture 34, fixant les dimensions de la grille du transistor à réaliser. Cette grille pouvant ne pas être auto-alignée par rapport à la source et au drain, la largeur de l'ouverture 34 du masque 32 (mesurée dans le plan des figures) est avantageusement supérieure à l'ouverture 13 du masque de résine 12 fixant l'emplacement du "TLOCOS" (voir figure 5). On effectue alors une gravure anisotrope de la couche 30, par exemple du type ionique réactif en utilisant du SF6 pour la gravure du silicium. La couche 28 peut ou non être gravée à la suite, par une gravure par exemple ionique réactive de CHF3 (cette gravure peut être totale ou partielle). Sur la figure 6, la couche 28 est représentée totalement gravée. La structure obtenue après élimination de la résine de masquage est représentée sur la figure 6. On constate sur cette figure que la grille 30a du transistor déborde sur la source 18 et le drain 20. De façon classique, on effectue alors le dépôt d'un isolant 36 par exemple en verre borosilicaté d'épaisseur supérieure à l'empilement de la grille et de l'isolant de grille, et on forme dans ce verre des trous de contact 38 pour la source, le drain ainsi que pour la grille. Le procédé se termine par une métallisation 40 généralement en aluminium de prise de contact des source, drain et grille, que l'on grave selon le motif voulu. 2708142 Les recuits d'implantation sont effectués par des oxydations successives et/ou des recuits d'activation spécifiques, à haute température. Dans l'exemple précis décrit ci-dessus, il reste, en fin de procédé, une épaisseur e de silicium dans le canal 26 du transistor de 45 nm environ d'épaisseur alors que l'épaisseur E de silicium dans les zones de source et drain est de 165 nm environ. De façon plus générale, le procédé permet l'obtention d'une zone amincie de 1 à 150 nm, selon les épaisseurs de la couche de silicium d'origine, de l'épaisseur du "LOCOS" et des oxydes thermiques. On a donc bien réalisé un amincissement du silicium dans la région du canal. Par ailleurs, le procédé de l'invention est simple à réaliser et ne comporte aucune étape critique. En outre, l'épaisseur obtenue au niveau des zones de source et drain est suffisante pour permettre la réalisation (si besoin est) d'une siliciuration sur ces zones afin de diminuer leur résistance électrique. La description donnée précédemment n'a été donnée qu'à titre illustratif, des modifications pouvant être apportées par l'homme de l'art. En particulier, il est possible de remplacer toutes les oxydations thermiques par des nitrurations thermiques, de déposer le nitrure de silicium 10 directement sur silicium sans piédestal 8, et d'effectuer l'implantation de seuil 24 à travers l'oxyde de grille 28, sans utiliser d'oxydation sacrificielle. En outre, les épaisseurs des couches peuvent être modifiées. 11 2708142 REVENDICATIONS 1. Procédé de fabrication d'un transistor MIS comportant un canal, une source et un drain de part et d'autre du canal et une grille sur le canal, isolée de la source et du drain, ce procédé comportant les étapes suivantes: a) - réalisation d'une couche mince de silicium (6) sur un isolant (4), b) - réalisation sur la couche mince de silicium d'un masque (8, 10) comprenant une ouverture (13) à l'emplacement prévu pour le canal (26) du transistor, c) - oxydation locale épaisse (14) du silicium non masqué pour amincir localement le silicium, d) - élimination du masque (8,10), e) - réalisation de la source, du drain et de la grille du transistor et, parallèlement élimination de l'oxydation locale. 2. Procédé selon la revendication 1, caractérisé en ce que l'étape e) coomprend les étapes suivantes: 1) - réalisation d'une implantation ionique (16) de source (18) et drain (20) dans le silicium, l'oxydation locale de silicium (14) servant de masque à cette implantation, 2) élimination de l'oxydation locale (14), 3) - réalisation de l'isolant (28) mince de grille entre la source et le drain, 4) - réalisation de la grille (30a) sur l'isolant de grille. 3. Procédé selon la revendication 1, caractérisé en ce que l'étape e) comprend les étapes suivantes: a) - élimination de l'oxydation locale (14), 12 2708142 A) - réalisation de l'isolant (28) mince de grille, y) - réalisation de la grille (30a) sur l'isolant de grille, 6) - réalisation d'une implantation ionique (16) de source (18) et drain (20) dans le silicium, la grille (30a) servant de masque à cette implantation. 4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la couche mince de silicium (6) est formée par implantation ionique d'oxygène dans un substrat en silicium monocristallin puis recuit du substrat implanté. 5. Procédé selon la revendication 2 ou 3, caractérisé en ce qu'on effectue entre les étapes d'élimination de l'oxydation locale et de réalisation de l'isolant de grille les étapes suivantes: - oxydation sacrificielle (22) du silicium, - implantation d'ions (24) d'un type de conductivité inverse ou identique à celui des source et drain, - élimination de l'oxydation sacrificielle. 6. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le silicium aminci sous la grille a une épaisseur e de 1 à 150 nm. 7. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la grille est réalisée en silicium polycristallin dopé. 8. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la grille (30a) est réalisée débordante sur la source (18) et le drain (20).