FR 2709222 A1 19950224 FR 9310114 A 19930819 Matrice de commutation à mode de transfert asynchrone. L'invention concerne une matrice de commutation à mode de transfert asynchrone pour acheminer des données binaires de N entrées vers N sorties, ces données binaires étant 5 reçues sous la forme de cellules ayant une longueur fixée correspondant à une durée constante appelée période de cellule. Une telle matrice comporte toujours des moyens pour mettre des cellules dans des files d'attente appellées aussi queues, car plusieurs entrées, voire N entrées, peuvent recevoir simultanément des cellules destinées à une même sortie. Pour régler ce conflit en évitant de perdre des cellules, il est nécessaire de mettre en mémoire toutes les cellules qui ne peuvent pas accéder immédiatement à cette15 sortie. On distingue trois types de matrices de commutation selon la localisation des queues. Les queues peuvent être en entrées, ou en sorties, ou au centre de la matrice. L'ouvrage: ASYNCHRONOUS TRANSFER MODE, SOLUTION FOR BROADBAND ISDN, par MARTIN DE PRYCRER Editions ELLIS HORWOOD20 LIMITED, GREAT BRITAIN, pages 146-167, décrit le principe de ces trois types de matrices et des exemples de réalisation pour des matrices du type à queue en sorties et du type à queue au centre. Les matrices du type à queues en entrées ne sont pas utilisées en pratique car elles elles ont un taux de transfert moyen qui est très faible, quelle que soit la capacité des mémoires utilisées pour constituer les queues, à cause d'un phénomène appelé blocage par la tête de queue. Chaque entrée dispose d'une mémoire du type premier-entré- premier-sorti permettant de stocker dans une queue unique les cellules reçues par cette entrée. La cellule stockée la plus anciennement dans la queue est appelée tête de la queue. Elle est effacée de la queue et transférée à la sortie à laquelle elle est destinée, lorsqu'un circuit35 logique d'arbitrage décide d'allouer cette sortie pour servir la queue considérée. Si plusieurs entrées ont reçu plusieurs cellules à destination d'une même sortie, il peut arriver qu'une de ces cellules soit parvenue en tête d'une queue mais doive attendre pendant plusieurs périodes de cellule avant de pouvoir être transférée vers la sortie 5 destinataire à cause de l'occupation de cette sortie pour émettre les cellules destinées à cette même sortie. Pendant ce temps, les autres cellules qui la suivent dans cette queue ne peuvent pas être lues, même si les sorties auxquelles elles sont destinées sont disponibles. Elles sont10 donc bloquées par la tête de queue. Les matrices de commutation du type à queues en sorties, et celles du type à queues au centre, ne présentent pas ce phénomène de blocage par la tête de queue. Elles sont utilisées pour des réalisations industrielles et15 fonctionnent de manière satisfaisante pour les services classiques de télécommunication. Ces services classiques sont orientés connexions et se caractérisent par une répartition relativement régulière du flux de cellules, sur les entrées et sur les sorties de la matrice de commutation,20 car chaque terminal utilisateur n'établit une liaison qu'avec un seul autre terminal. Mais il apparaît de plus en plus de services qui ne sont pas orientés connexions et qui ne présentent donc pas du tout une répartition régulière du trafic de cellules sur25 les entrées et sur les sorties d'une matrice de commutation. Par exemple, c'est le cas d'un service de communication entre plusieurs réseaux locaux de transmission de données. Pour des services o le trafic n'est pas relativement bien réparti, les matrices de commutation de types connus présentent des taux de perte de cellules qui sont élevés. Une perte de cellule se produit par exemple lorsque un serveur est appelé simultanément par plusieurs terminaux utilisateurs. Les cellules transportant les messages des terminaux utilisateurs vers le serveur sont alors en conflit35 pour accéder simultanément à une même sortie de la matrice qui correspond à la liaison vers le serveur. A cause de la multiplicité des messages, la queue correspondant à cette sortie s'allonge jusqu'à dépasser la capacité de la mémoire prévue pour cette queue, et provoque donc une perte de cellules. 5 Actuellement la solution à ce problème consiste à limiter, soit statiquement, soit dynamiquement, la bande passante utilisée par chacun des terminaux utilisateurs, en prévoyant un contrôle sur chacune des entrées du centre de commutation pour vérifier que chaque terminal utilisateur10 n'utilise qu'une bande passante inférieure ou égale à celle qui lui est réservée. La plupart du temps ces terminaux utilisateurs n'emploient pas à 100 % la bande passante qui leur est réservée, et finalement la bande passante de la matrice de commutation est sous-employée.15 Un autre inconvénient des matrices de commutation de types connus est qu'elles comportent un bus d'accès à la mémoire contenant les queues de sortie ou les queues centrales, ce qui a pour effet de réduire la résistance aux pannes. En effet, la moindre panne sur ce bus provoque une20 défaillance de l'ensemble de la matrice de commutation. La solution classique à ce problème consiste à doubler chaque matrice de commutation par une matrice redondante. Le but de l'invention est de proposer une matrice de commutation qui soit orientée sans connexion, pour permettre de raccorder notamment des réseaux de transmission de données; qui n'ait pas les inconvénients des matrices de types connus; et qui ait une meilleure résistance aux pannes, afin de ne pas doubler chaque matrice de commutation.30 L'objet de l'invention est une matrice de commutation à mode de transfert asynchrone pour acheminer des données binaires, de N entrées vers N sorties; ces données binaires étant reçues sous la forme de cellules ayant une longueur fixée correspondant à une durée constante appelée période de cellule; caractérisée en ce qu'elle comporte, pour chaque entrée: - des moyens pour constituer N queues correspondant respectivement aux N sorties de la matrice, chaque cellule reçue par cette entrée étant inscrite dans une queue choisie en fonction d'informations d'acheminement associées à cette cellule et indiquant la sortie, de la matrice, qui est destinataire de cette cellule; et en ce qu'elle comporte: - un réseau d'interconnexion totale comportant N2 entrées couplées respectivement à N sorties des moyens pour constituer N queues, et comportant N sorties couplées respectivement aux N sorties de la matrice; - des moyens d'arbitrage commandant le réseau d'interconnexion totale en fonction du contenu des queues, pour acheminer vers chaque sortie de la matrice au plus une cellule pendant chaque période de cellule, cette cellule étant une cellule en tête de l'une des queues correspondant à cette sortie. Grâce aux N queues d'entrées correspondant à chaque sortie, la matrice ainsi caractérisée a un taux de perte de cellules qui est nul si les cellules sont échangées entre deux terminaux utilisateurs selon un protocole du type de ceux employés dans les réseaux locaux. Un tel protocole25 prévoit une temporisation définissant un délai d'attente maximal pour recevoir l'accusé de réception d'un message. Il suffit donc que chaque queue d'entrée ait une capacité suffisante pour stocker le nombre maximal de cellules pouvant être envoyées, pendant ce délai d'attente, par un30 seul terminal utilisateur. Lorsque ce terminal constate l'absence d'accusé de réception, il arrête d'émettre des cellules, mais celles qu'il a déjà émises ne sont pas perdues puisque chaque queue d'entrée a une capacité suffisante pour stocker toutes les cellules qu'il a pu35 émettre pendant cet intervalle de temps. Dans le pire cas, il y a N terminaux utilisateurs qui émettent simultanément des messages vers un même serveur. Le conflit pour accéder à une même sortie de la matrice de commutation provoque le remplissage des N queues correspondant à cette sortie, mais aucune de ces queues ne déborde car elle n'est remplie que 5 par un seul terminal utilisateur qui s'arrête d'émettre des cellules après le délai fixé, qui a déterminé le choix de la capacité des queues. Il est également possible de garantir un taux de perte de cellules nul pour des accès aux réseaux publics. Il suffit pour cela de déterminer la répartition statistique des flux de cellules compte tenu des processus de contrôle de flux mis en jeu sur ces réseaux. Par ailleurs, il est à remarquer que, dans la matrice selon l'invention, chaque mémoire constituant une queue d'entrée travaille au rythme des cellules arrivant sur une seule entrée, contrairement aux mémoires d'une matrice du type à queues en sorties, ou à queues au centre, qui doivent travailler à un rythme N fois plus élevé que le rythme d'arrivée des cellules sur une entrée. La réalisation des20 mémoires contenant les queues est donc beaucoup plus simple et beaucoup moins coûteuse pour la matrice selon l'invention. En pratique, cela signifie qu'il est possible d'utiliser la technologie CMOS au lieu d'utiliser la technologie ECL qui est utilisée habituellement pour les25 mémoires des matrices de commutation de types connus. Il en résulte une réduction du coût de réalisation. D'autre part, la matrice selon l'invention ne nécessite pas de bus pour accéder aux mémoires contenant les queues d'entrée. L'absence de bus d'accès aux mémoires30 contenant les queues d'entrée procure une bonne résistance aux pannes, puisqu'une panne affectant une queue d'entrée n'affecte pas les autres entrées et réduit donc très peu la capacité de la matrice de commutation. Il n'est pas nécessaire de doubler cette matrice, sous réserve que les35 moyens d'arbitrage soient conçus, eux aussi, de manière à ne pas pouvoir provoquer une panne de l'ensemble de la matrice. Selon une autre caractéristique, la matrice selon l'invention est caractérisée en ce que les moyens pour constituer N queues comportent des moyens pour inscrire plusieurs fois une même cellule respectivement dans 5 plusieurs queues associées à une même entrée, lorsque les informations d'acheminement associées à cette cellule indiquent qu'elle est destinée à plusieurs sorties de la matrice. La matrice ainsi caractérisée permet d'acheminer une cellule d'une entrée vers plusieurs sorties, ou vers l'ensemble de toutes les sorties de la matrice. Selon un mode de réalisation préférentiel, la matrice de commutation selon l'invention est caractérisée en ce que les moyens d'arbitrage comportent, pour chaque sortie de15 cette matrice: - des moyens de requête de cette sortie, permettant à chacune des N queues correspondant à cette sortie de requérir cette sortie lorsque cette queue contient au moins une cellule à transférer à cette sortie;20 - des moyens d'allocation de cette sortie, sélectionnant l'une des queues correspondant à cette sortie et ayant émis une requête par les moyens de requête, cette sélection étant réalisée selon une priorité tournante; et en ce que les moyens de requête associés à chaque sortie ont: - des liaisons respectivement vers les moyens d'allocation de toutes les sorties; - des liaisons respectivement en provenance des moyens d'allocation de toutes les sorties. Dans la matrice ainsi caractérisée, les moyens de requête et les moyens d'allocation d'une sortie ne comportent aucun bus. Ils ne compromettent donc pas la résistance aux pannes, de l'ensemble de la matrice. Il n'est donc pas nécessaire de doubler cette matrice, d'o il35 résulte une importante réduction du coût de réalisation d'un système de commutation constitué d'une combinaison de telles matrices. L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide de la description ci- dessous d'un exemple de réalisation, et des figures l'accompagnant: - la figure 1 représente le schéma synoptique d'un exemple de réalisation d'une matrice selon l'invention; - la figure 2 représente le schéma synoptique plus détaillé du circuit logique d'arbitrage que comporte cet exemple de réalisation; - la figure 3 représente des chronogrammes illustrant le fonctionnement de ce circuit logique d'arbitrage. Dans cet exemple de réalisation, les informations d'acheminement associées à chaque cellule sont constituées par un identificateur de circuit virtuel et par un identificateur de faisceau virtuel, contenus dans l'en-tête de cette cellule. Les cellules sont reçues et sont restituées par la matrice sous la forme d'une série20 d'octets. Cet exemple de réalisation comporte: - 16 entrées EO,..., E15 et 16 sorties SO,..., S15; - 16 modules d'entrée, MEO,..., ME15, ayant la même structure; chacun ayant une première entrée reliée à une entrée de la matrice de commutation; - un réseau d'interconnexion total, RI, ayant: une entrée de commande; 16 sorties constituant respectivement les 16 sorties SO,..., S15 de la matrice de commutation; et 16 groupes de 16 entrées de données, chaque entrée étant reliée à une première sortie de l'un des 16 modules d'entrée MEO,..., ME15; - et 16 circuits d'arbitrage CLAO,..., CLA15 ayant: 16 sorties RO,..., R15, chacune reliée respectivement à une seconde entrée d'un module d'entrée MEO,... , ME15; et 16 entrées WO,..., W15 reliées respectivement à une seconde sortie d'un module d'entrée MEO,..., ME15. A titre d'exemple le module d'entrée MEO-comporte: - un routeur RTO ayant: une entrée d'un octet constituant la première entrée du module MEO; et 16 sorties de cellules, chacune fournissant des cellules sous la forme 5 d'une série de mots de 16 bits; - des mémoires non représentées, agencées de manière classique pour constituer 16 queues QO,..., Q15, chaque queue ayant une entrée reliée à l'une des sorties de cellules du routeur RTO; une entrée de commande de lecture,10 constituant respectivement l'un des 16 bits de la seconde entrée du module MEO; ayant une première sortie de 16 bits constituant l'une des 16 premières sorties du module MEO; et une seconde sortie de 16 bits constituant l'une des 16 secondes sorties du module MEO.15 L'entrée EO, comme les autres entrées de la matrice, reçoit des cellules ayant une longueur fixée, 54 octets, correspondant à une période constante Tc=2, 726 js par exemple. Le routeur RTO lit dans l'en-tête de chaque cellule l'identificateur de circuit virtuel et l'identificateur de20 faisceau virtuel. Ces identificateurs permettent au routeur RTO de déterminer, par une traduction, l'identité de la sorties, ou des sorties de la matrice de commutation, SO,..., S15, destinataire(s) de cette cellule. Si une cellule est destinée à une seule sortie Si, le routeur RTO transmet cette cellule à l'entrée d'une seule queue Qi qui correspond à cette sortie. Si une cellule est destinée à plusieurs sorties, le routeur transmet un exemplaire de cette cellule à chacune des queues correspondant aux sorties destinataires. La traduction des30 identificateurs est réalisée par un procédé classique, au moyen d'une mémoire dite de routage, non représentée et dont le contenu, pour chaque connexion, est chargé au moment de l'établissement de cette connexion. Par exemple, elle contient un mot de 16 bits pour chaque connexion.35 Chaque bit correspond à une sortie et sa valeur est 1 si cette sortie est destinataire des cellules appartenant à la connexion. Les 16 queues Q0,..., Q15, sont réalisées d'une manière classique au moyen: d'une seule mémoire de cellules, à accès aléatoire; d'une mémoire d'adresses pour chaque queue; d'un pointeur d'adresse d'écriture pour chaque queue, non représenté; et d'un pointeur d'adresse de lecture pour chaque queue; non représenté. Toute cellule transmise à une queue est inscrite dans la mémoire de cellules, à une adresse libre; et celle-ci est inscrite dans la mémoire d'adresses correspondant à cette queue, à une adresse pointée par le pointeur d'adresse d'écriture de cette queue. Toute cellule transférée hors d'une queue est lue dans la mémoire de cellules, à une15 adresse fournie par la mémoire d'adresses, elle-même adressée par le pointeur de lecture de cette queue. L'adresse est ensuite considérée comme libre et peut être réutilisée. Chaque fois qu'une cellule est inscrite dans la queue Qi, la seconde sortie de cette queue fournit un bit au circuit logique d'arbitrage LAi correspondant à cette queue, pour qu'il prenne en compte l'inscription de cette cellule dans cette queue. En effet, c'est le circuit logique d'arbitrage CLAi qui commande la lecture dans les queues Qi25 de tous les modules d'entrée MEO,..., ME15. Il peut commander une lecture dans la queue Qi du module d'entrée MEO en envoyant un signal logique sur l'un des 16 bits de la seconde entrée du module MEO, correspondant à cette queue. Les circuits logiques d'arbitrage CLAO,..., CLA15 déterminent la longueur de chacune des 16 X 16 queues de la matrice. Ils en déduisent, pour chaque sortie et pour chaque période de cellule, à quelle queue ils doivent allouer cette sortie pour transférer une cellule vers cette sortie. Quand la longueur d'une queue n'est pas nulle,35 ils peuvent commander une lecture dans cette queue. Quand plusieurs queues correspondant à une même sortie ont une longueur non nulle, elles ne peuvent pas être servies au cours de la même période de cellule. Les circuits d'arbitrage CLAO,..., CLA15 sélectionnent une queue avec une priorité tournante. Ainsi, pendant chaque période de 5 cellule, chaque sortie SO,..., S15 ne reçoit qu'une seule cellule; ou bien aucune cellule si les 16 queues correspondant à la sortie considérée dans les 16 modules d'entrée MEO,..., ME15 ne contiennent aucune cellule. Les circuits CLAO,..., CLA15 travaillent indépendamment pour chacune des 16 sorties SO,..., S15. Si des cellules sont en attente dans les queues correspondant à plusieurs sorties distinctes, ils commandent la lecture et le transfert simultanément pour toutes ces cellules, au cours d'une même période de cellule.15 Dans la matrice selon l'invention il n'y a aucun phénomène de blocage par une cellule en tête de queue, puisque chaque queue ne contient pas de cellules destinées à une sortie autre que la sortie correspondant à cette queue. Le réseau d'interconnexion totale RI peut être constitué20 d'émetteurs de données et de récepteurs de données interconnectés par un réseau de conducteurs, éventuellement constitué d'un fond de panier. Les modules d'entrée MEO,.. ., ME15 et les circuits CLAO,..., CLA15 peuvent alors être situés sur seize cartes distinctes enfichées sur ce fond de panier. Les émetteurs de données sont alors situés eux aussi sur les cartes des modules MEO,. , ME15, et sont commandés par les signaux de lecture des queues. L'établissement d'une connexion dans ce réseau est alors réalisée en validant un émetteur et un récepteur situés respectivement aux deux extrémités du conducteur constituant la liaison. C'est pourquoi il n'est pas prévu de liaisons de commande entre le réseau RI et les circuits CLAO,..., CLA16, dans l'exemple de réalisation représenté sur la figure 1. Selon un autre mode de réalisation, le réseau d'interconnexion total RI peut35 être constitué de multiplexeurs classiques. Dans cette variante, non représenté, le circuit d'interconnexion totale RI est commandé, lui-même, par les sorties RO,... , R15 des circuits CLAO,..., CLA15 La figure 2 représente le schéma synoptique des circuits logiques d'arbitrage CLAO,..., CLA15 dans cet exemple de réalisation. Cet exemple de réalisation comporte: - 16 circuits d'allocation de sortie, CSO,..., CS15, correspondant respectivement aux 16 sorties de la matrice, SO,..., S15;10 - et 16 circuits de commande de lecture, CEO,... CE15, correspondant respectivement aux 16 modules d'entrée MEO,..., ME15, de la matrice de commutation. Les 16 circuits de commande de lecture CEO,..., CE15 ont la même structure. Par exemple, le circuit CEO comporte: - un ensemble CC de 16 compteurs de cellules, correspondant respectivement aux 16 queues QO,..., Q15 du module d'entrée MEO, chaque compteur ayant chacun une entrée de comptage + et une entrée de décomptage -, et une20 sortie fournissant un mot binaire de 12 bits représentant la longueur d'une queue; - un circuit logique CR, de requête et de commande de lecture, qui est commun pour les 16 queues QO,..., Q15 du module d'entrée MEO.25 Les 16 entrées de comptage + de l'ensemble CC sont reliées respectivement aux 16 bits de l'entrée WO du circuit logique d'arbitrage CLAO, alors que les 16 entrées de décomptage - sont reliées respectivement à 16 bits d'une sortie du circuit logique CR qui..DTD: constitue aussi la sortie RO du circuit logique d'arbitrage CLAO. Le circuit logique CR comporte: - 16 entrées de 12 bits reliées à 16 sorties de l'ensemble CC, correspondant aux sorties des 16 compteurs de cellules; - 16 sorties d'un bit fournissant respectivement 16 signaux logiques REQ 00-00,..., REQ 00-15, de requête de sortie, destinés respectivement aux circuits CSO,..., CS15; - 16 entrées d'un bit recevant respectivement 16 signaux logiques GRT 00-00,..., GRT 15-00, d'allocation de sortie, fournis respectivement par les circuits CSO,... CS15; Les 16 circuits d'allocation de sortie CSO,..., CS15, ont la même structure. Par exemple, le circuit CSO comporte 16 sorties, chacune étant reliée respectivement à des entrées des circuits de commande de lecture CEO,..., CE15 pour fournir respectivement l'un des signaux d'allocation de la sortie SO, notés GRTOO-01,..., GRTOO-15, respectivement au circuit logique CR de ces circuits de commande de lecture15 CEO,..., CE15. Le circuit CSO comporte en outre 16 entrées, chacune étant reliée respectivement à l'une des sorties des circuits de commande de lecture CSO,..., CS15, fournissant respectivement les signaux de requête REQOO-00,..., REQ15- 00. Par exemple, le circuit de commande de lecture CE15 reçoit des signaux d'allocation référencés GRTOO-15,... GRT15-15 indiquant respectivement l'allocation de la sortie SO,..., ou S15 pour lire l'une des queues du module ME15. Le circuit de commande de lecture CEO reçoit les signaux25 logiques référencés GRTOO-00,..., GRT15-00, indiquant respectivement l'allocation de la sortie SO,..., ou S15 pour lire l'une des queues du module d'entrée MEO. La figure 3 représente des chronogrammes illustrant le fonctionnement du circuit logique de requête, CR, du circuit de commande de lecture CEi correspondant à la ième entrée de la matrice, lorsqu'une cellule destinée à la sortie Sj va se voir allouer cette sortie Sj. Chaque période de cellule Tc est divisée en 16 intervalles de temps tOO, tOi,. , t15 pendant lesquels les sorties du circuit CR sont autorisées35 successivement à émettre un signal logique de niveau haut..DTD: 13 2709222 pour indiquer qu'une cellule requiert l'allocation d'une sortie. Par exemple, pendant l'intervalle tOO, ce circuit CR peut émettre un signal REQi-o00 au niveau haut indiquant que la queue correspondant à la sortie SO de la matrice contient une cellule destinée à cette sortie SO, et requérant donc l'allocation de cette sortie sO à ce module d'entrée MEi. Pendant l'intervalle toi, ce circuit CR peut émettre un signal REQi-Ol au niveau haut indiquant que la queue10 correspondant à la sortie Si contient une cellule destinée à la sortie Si de la matrice, et requérant donc l'allocation de cette sortie à ce module d'entrée MEi. Pendant l'intervalle de temps t02, ce circuit CR peut émettre un signal REQi-02 au niveau haut indiquant que la queue15 correspondant à la sortie S2 contient une cellule destinée à la sortie S2, et requérant donc l'allocation de la sortie S2 à ce module MEi. Pendant l'intervalle de temps tj, ce circuit CR peut émettre un signal REQi-j au niveau haut indiquant que l'une des queues du module d'entrée MEi20 contient une cellule destinée à la sortie Sj, et requérant donc l'allocation de la sortie Sj au module d'entrée MEi. Ces signaux sont reçus respectivement par les circuits CSO,..., CS15 d'attribution des sorties SO,..., S15. Chacun de ces circuits balaye les 16 entrées qu'ils possède, avec25 une priorité tournante: chaque circuit d'attribution balaye ses entrées avec un décalage par rapport aux autres circuits d'attribution de sortie, de façon à ne pas favoriser certaines sorties par rapport à d'autres. Les tableaux ci- dessous donnent à titre d'exemple l'ordre de balayage sur30 les entrées des circuits d'attribution CSO et CS1 pour deux périodes successives de cellule. Pendant une première période de cellule, le circuit d'attribution de sortie CSO détecte successivement les signaux suivants, s'ils sont au niveau haut:35 too toi t02....... t14 t15 REQ 00-00 01-00 02-00....... 14-00 15-00 Puis, pendant une seconde période de cellule, le circuit CSO détecte successivement les signaux suivants, s'ils sont au niveau haut: too toi t02....... t14 t15 REQ 01-00 02-00 03-00....... 15-00 00-00 etc... Pendant la même première période de cellule le circuit d'attribution CS1 détecte successivement les signaux suivants, s'ils sont au niveau haut: too toi t02....... t14 t15 REQ 01-01 02-01 03-01....... 15-01 00-01 Pendant la même seconde période, le circuit d'attribution CS1 détecte successivement les signaux suivants, s'ils sont au niveau haut: t toi01 tO2....... t14 t15 REQ 02-01 03-01 04-01....... 00-01 01-01 Sur la figure 3, le circuit d'allocation CSj balaye son entrée correspondant au signal de requête REQi-j pendant l'intervalle tj o, par exemple, il a un niveau haut indiquant que le module d'entrée MEi contient, dans l'une de ses queues, une cellule destinée à la sortie Sj. Le circuit CSj réagit en émettant un signal d'allocation GRTj-i, de niveau haut, pendant une fraction de l'intervalle de temps tj. Ce signal indique que la sortie Sj est allouée au module d'entrée MEi pour émettre une cellule pendant la prochaine période de cellule. Le circuit CR du circuit de commande de lecture CEi inhibe alors l'émission d'autres signaux de requête jusqu'à la fin de la période de cellule en cours.10 Les signaux REQi-14 et REQi-15, par exemple restent au niveau bas. D'autre part, le circuit CR commande la lecture de la cellule qui est en attente, en tête de queue, dans la queue Qj correspondant à la sortie Sj, dans le module d'entrée15 MEi. Cette commande est réalisée en envoyant un signal binaire sur l'un des 16 bits constituant la sortie RO du circuit d'arbitrage CLA. Ce signal logique a aussi pour effet de décrémenter le compteur de cellules, dans l'ensemble des 16 compteurs CC, correspondant à cette queue20 Qj. Cette lecture a lieu pendant la période de cellule qui suit celle o le signal d'allocation GRTj-i a été reçu par le circuit CR. Pendant cette même période de cellule, le circuit CSi d'allocation de la sortie Si reprend son balayage sur ses entrées.25 Les circuits d'allocation de sortie CSO,..., CS15, et les circuits logiques de requête CR sont des circuits logiques dont la réalisation est à la portée d'un Homme de l'Art à partir de la description ci-dessus. Selon une variante de réalisation, simplifiant le câblage entre les circuits d'allocation de sortie CS et les circuits logiques CR de requête et de commande de lecture, un même conducteur est utilisé pour le signal de requête REQi-j et pour le signal d'allocation de sortie GRTj-i émis en réponse à ce signal de requête. Ces deux signaux sont35 multiplexés temporellement à l'intérieur d'un même intervalle de temps égal à une fraction de la période de cellules. La matrice de commutation ainsi réalisée ne comporte aucun bus susceptible de provoquer une panne de l'ensemble de la matrice de commutation. Au contraire, une panne dans l'un des modules d'entrée MEO,..., ME15, ou bien sur l'une des entrées ou l'une des sorties du réseau d'interconnexion RI n'empêchele fonctionnement que d'une entrée ou d'une sortie de la matrice de commutation. Cette matrice de10 commutation résiste donc bien aux pannes et il n'est donc pas nécessaire de la doubler par une matrice redondante. REVENDICATIONS 1) Matrice de commutation à mode de transfert asynchrone pour acheminer des données binaires, de N entrées (El,..., E16) vers N sorties (S1,..., S16); ces données binaires étant reçues sous la forme de cellules ayant une longueur fixée correspondant à une durée constante appelée période de cellule; caractérisée en ce qu'elle comporte, pour chaque entrée: - des moyens (MEO,..., ME15) pour constituer N queues (QO,..., Q15) correspondant respectivement aux N sorties de la matrice, chaque cellule reçue par cette entrée étant inscrite dans une queue choisie en fonction d'informations d'acheminement associées à cette cellule et indiquant la sortie, de la matrice, qui est destinataire de cette cellule; et en ce qu'elle comporte: - un réseau d'interconnexion totale (RI) comportant N2 entrées couplées respectivement à N sorties des moyens pour constituer N queues, et comportant N sorties couplées respectivement aux N sorties (Si,..., S16) de la matrice; - des moyens d'arbitrage (CLA) commandant le réseau d'interconnexion totale (RI) en fonction du contenu des queues, pour acheminer vers chaque sortie de la matrice au25 plus une cellule pendant chaque période de cellule, cette cellule étant une cellule en tête de l'une des queues correspondant à cette sortie. 2) Matrice de commutation selon la revendication 1, caractérisée en ce que les moyens (MEO,..., ME15) pour constituer N queues comportent des moyens (RO,...) pour inscrire plusieurs fois une même cellule respectivement dans plusieurs queues (Q0,..., Q15) associées à une même entrée, lorsque les informations d'acheminement associées à cette cellule indiquent qu'elle est destinée à plusieurs sorties35 de la matrice. 3) Matrice de commutation selon la revendication 1, caractérisée en ce que les moyens d'arbitrage (CLA) comportent, pour chaque sortie de cette matrice:: - des moyens (CC, CR) de requête de cette sortie, permettant à chacune des N queues correspondant à cette sortie de requérir cette sortie lorsque cette queue contient au moins une cellule à transférer à cette sortie; - des moyens (CSO,..., CS15) d'allocation de cette sortie, sélectionnant l'une des queues correspondant à cette sortie et ayant émis une requête par les moyens de requête, cette sélection étant réalisée selon une priorité tournante; et en ce que les moyens de requête (CC, CR) associés à chaque sortie ont: - des liaisons (REQOO-00,..., REQ15-15) respectivement vers les moyens d'allocation de toutes les sorties; - des liaisons (GRTOO-00,..., GRT15-15) respectivement en provenance des moyens d'allocation de toutes les sorties.