FR 2706672 A1 19941223 FR 9405673 A 19940509 La présente invention concerne de façon générale un dispositif de mémoire à semiconducteurs, et elle concerne plus particulièrement un dispositif de mémoire à semiconducteurs qui comporte un amplifi- cateur de lecture pour amplifier des données qui sont lues dans une cellule de mémoire et qui sont appli- quées à un conducteur de bit (un conducteur de don- nées), cet amplificateur de lecture étant constitué par un circuit, tel qu'un inverseur CMOS, à travers lequel un courant ne circule pas en régime permanent. On connaît de façon classique un dispositif de mémoire à semiconducteurs, par exemple un dispo- sitif de mémoire vive statique (ou SRAM) ayant un amplificateur de lecture du type à détection de courant dans lequel on utilise un amplificateur diffé- rentiel. Cet amplificateur de lecture du type à détection de courant a une excellente fonction d'atta- que. Par conséquent, même si des conducteurs de bit sont prolongés lorsqu'on augmente l'aire d'une puce et la capacité, ce qui fait que la charge de connexion des conducteurs de bit et la charge de porte de transistors connectés aux conducteurs de bit sont augmentées, une opération de lecture peut être effec- tuée avec une vitesse élevée. Cependant, un niveau de courant élevé circule en régime permanent à travers un amplificateur différentiel qui forme l'amplificateur de lecture du type à détection de courant. Il existe donc un incon- vénient qui consiste en ce que la dissipation de puis- sance de l'amplificateur de lecture est augmentée. Au contraire, un courant ne circule pas en régime permanent à travers un inverseur CMOS qui est formé par un transistor MOS à canal p et un transistor MOS à canal n, dans un cas dans lequel une entrée de cet inverseur est à un état de niveau haut (H) ou un état de niveau bas (B). Par conséquent, si l'amplifi- cateur de lecture est formé en utilisant l'inverseur CMOS, on peut réduire sa dissipation de puissance. Cependant, du fait que l'inverseur CMOS a une fonction d'attaque médiocre et que l'opération de lecture ne peut pas être effectuée avec une vitesse élevée, l'inverseur CMOS est habituellement utilisé à titre d'amplificateur de lecture d'une mémoire SRAM ayant une faible capacité, mais il ne convient pas pour une mémoire SRAM ayant une grande capacité. Dans le cas o les conducteurs de bit sont prolongés lorsqu'on augmente la capacité de la mémoire SRAM, il est possible de diviser la matrice de mémoire (c'est-à-dire le réseau de cellules de mémoire). Ainsi, on peut diviser les conducteurs de bit. Si chacun des conducteurs de bit divisés est équipé de l'inverseur CMOS à titre d'amplificateur de lecture, il est possible de diminuer la charge pour chaque amplificateur de lecture. Par conséquent, dans ce cas, même si l'inverseur CMOS est utilisé pour l'amplifica- teur de lecture, l'opération de lecture peut être effectuée avec une vitesse élevée. Des mémoires SRAM dans chacune desquelles l'amplificateur de lecture est formé par un inverseur CMOS, de façon à permettre de réduire la dissipation de puissance de l'amplificateur de lecture, ont été considérablement développées au cours des dernières années. On a proposé récemment une mémoire SRAM dont l'amplificateur de lecture est formé par un inverseur CMOS, comme représenté sur la figure 1. En se référant à la figure 1, on note qu'une structure de puce 1 (une structure de mémoire vive statique, ou SRAM) comporte une matrice de mémoire 2 dans laquelle sont disposées des cellules de mémoire, un registre d'adresse 3 qui est destiné à recevoir des signaux d'adresse provenant d'une unité externe, un décodeur de ligne 4, un amplificateurséparateur de conducteur de mot 5, un décodeur de colonne 6, un circuit amplificateur de lecture 7, un amplificateur- séparateur de données de sortie 8 qui est destiné à émettre des données provenant du circuit amplificateur de lecture 7, sous la forme de données de sortie Dout dirigées vers une unité externe, un registre de don- nées d'entrée 9 qui est destiné à recevoir des données d'entrée Din qui proviennent d'une unité externe, un amplificateur d'écriture 10, un sélecteur de colonne 11, un amplificateur-séparateur d'horloge 12 qui est destiné à recevoir un signal d'horloge provenant d'une unité externe, un générateur d'impulsions 13 qui est destiné à générer un signal sous forme d'impulsions prédéterminé, sur la base du signal d'horloge qui est reçu par l'amplificateur-séparateur d'horloge 12, et un registre WE 14 qui est destiné à recevoir un signal de validation d'écriture WE qui est utilisé pour la commande d'écriture. Un signal d'adresse de ligne qui est inclus dans le signal d'adresse reçu par le regis- tre d'adresse 3, est décodé par le décodeur de ligne 4, et un signal de sélection de conducteur de mot est émis par le décodeur de ligne 4. L'amplificateur- séparateur de conducteur de mot 5 attaque des conduc- teurs de mot qui sont incorporés dans la matrice de mémoire 2, sur la base du signal de sélection de conducteur de mot qui est émis par le décodeur de ligne 5. Un signal d'adresse de colonne qui est inclus dans le signal d'adresse reçu par le registre d'adres- se 3, est décodé par le décodeur de colonne 6, et un signal de sélection de colonne est émis par le déco- deur de colonne 6. L'amplificateur de lecture 7 amplifie et émet des données se trouvant dans des cellules de mémoire qui sont couplées à une colonne (un conducteur de bit) identifiée par le signal de sélection de colonne qui est émis par le décodeur de colonne 6, parmi des cellules de mémoire qui sont identifiées par la même adresse de ligne dans la matrice de mémoire 2. Les données d'entrée Din qui sont reçues par le registre de données d'entrée 9 sont écrites dans la matrice de mémoire 2 par l'amplifica- teur d'écriture 10. Dans l'opération d'écriture, le sélecteur de colonne 11 sélectionne une colonne (un conducteur de bit) sur la base du signal de sélection de colonne qui est émis par le décodeur de colonne 6. Chacune des cellules de mémoire dans la mémoire SRAM qui est représentée sur la figure 1 est formée comme le montre la figure 2. En se référant à la figure 2, on note qu'une cellule de mémoire est couplée à des conducteurs de mot d'écriture WWL et /WWL, à des conducteurs de mot de lecture RWL et /RWL, à un conducteur de bit d'écriture WBL et à un conduc- teur de bit de lecture RBL (/WWL et /RWL représentent respectivement les conducteurs WWL et RWL qui sont indiqués sur les figures). La cellule de mémoire comporte des inverseurs CMOS 15, 16 et 17 et des portes de transmission 18, 19 et 20. Les portes de transmission 18, 19 et 20 sont respectivement formées par un jeu comprenant un transistor pMOS 21 et un transistor nMOS 24, par un jeu comprenant un transis- tor pMOS 22 et un transistor nMOS 25 et par un jeu comprenant un transistor pMOS 23 et un transistor nMOS 26. Dans cette cellule de mémoire, dans l'opéra- tion d'écriture, le conducteur de mot d'écriture WWL est à un niveau haut "H", le conducteur de mot d'écri- ture /WWL est à un niveau bas "B", le conducteur de mot de lecture RWL est au niveau bas "B" et le conduc- teur de mot de lecture /RWL est au niveau haut "H", ce qui fait que la porte de transmission 18 est dans un état passant et les portes de transmission 19 et 20 sont dans un état bloqué. Dans un cas dans lequel des données "H" ayant le niveau haut sont écrites dans la cellule de mémoire, après que le conducteur de bit d'écriture WBL a été placé au niveau haut '"H", de façon qu'un noeud 27 passe au niveau haut "H" et qu'un noeud 28 passe au niveau bas "B", les conducteurs de mot d'écriture WWL et /WWL sont respectivement commutés vers le niveau bas "B" et vers le niveau haut "H", de façon que la porte de transmission 18 soit bloquée (l'état bloqué) et que la porte de transmission 19 devienne passante (l'état passant). Il en résulte que les inverseurs CMOS 15 et 16 forment un circuit de bascule, ce qui fait que les noeuds 27 et 28 sont respectivement au niveau haut "H" et au niveau bas "B". Ainsi, les don- nées "H" ayant le niveau haut sont enregistrées dans la cellule de mémoire. Au contraire, dans un cas dans lequel des données "B" ayant le niveau bas "B" sont écrites dans la cellule de mémoire, après que le conducteur de bit d'écriture WBL a été placé au niveau bas "B", de façon que les noeuds 27 et 28 passent respectivement au niveau "B" et au niveau haut "H", les conducteurs de mot d'écriture WWL et /WWL sont respectivement commu- tés au niveau bas "B" et au niveau haut "H", ce qui fait que la porte de transmission 18 est bloquée (l'état bloqué) et la porte de transmission 19 devient passante (l'état passant). Il en résulte que les inverseurs CMOS forment une bascule, ce qui fait que les noeuds 27 et 28 sont respectivement au niveau bas "B" et au niveau haut "H". Ainsi, les données "B" ayant le niveau bas sont enregistrées dans la cellule de mémoire. De plus, dans l'opération de lecture, le conducteur de mot d'écriture WWL est au niveau bas "B", le conducteur de mot d'écriture /WWL est au niveau haut "H", le conducteur de mot de lecture RWL est au niveau haut "H" et le conducteur de mot de lecture /RWL est au niveau bas "B", ce qui fait que la porte de transmission 18 est dans l'état bloqué et les portes de transmission 19 et 20 sont dans l'état passant. Il en résulte que la cellule de mémoire dans l'opération de lecture peut être représentée par un circuit équivalent tel que celui que l'on voit sur la figure 3. Dans ce cas, lorsque les données "H" ayant le niveau haut sont écrites dans la cellule de mémoire, c'est-à-dire lorsque les noeuds 27 et 28 sont respectivement au niveau haut "H" et au niveau bas "B", comme représenté sur la figure 4, le conducteur de bit de lecture RBL est au niveau haut "H". Au contraire, lorsque les données "L" ayant le niveau bas sont écrites dans la cellule de mémoire, c'est-à-dire lorsque les noeuds 27 et 28 sont respectivement au niveau bas "B" et au niveau haut "H", comme représenté sur la figure 5, le conducteur de bit de lecture RBL est au niveau bas "L". Dans la mémoire SRAM ayant la structure ci- dessus, si chaque signal d'adresse de ligne a n bits, on peut identifier un ensemble de cellules de mémoire d'adresse de ligne par chaque signal d'adresse de ligne parmi 2n ensembles de cellules de mémoire i d'adresse de ligne. Si seulement 2 (i est inférieur à n) ensembles de cellules de mémoire d'adresse de ligne sont réellement incorporés dans la matrice de mémoire 2, il peut y avoir un cas dans lequel un ensemble de cellules de mémoire d'adresse de ligne qui est identifié par un signal d'adresse de ligne n'est pas inclus dans la matrice de mémoire 2, du fait que le nombre (2n) d'ensembles de cellules de mémoire d'adresse de ligne que l'on peut identifier avec l'adresse de ligne ayant n bits, est supérieur au nombre (2i) d'ensembles de cellules de mémoire d'adresse de ligne qui sont réellement incorporés dans la matrice de mémoire 2. Le problème suivant apparaît dans ce cas. L'amplificateur de lecture 7 est formé par un inverseur CMOS, comme représenté sur la figure 6. Ainsi, l'inverseur CMOS est formé par un transistor pMOS 29 et par un transistor nMOS 30 et tous deux sont connectés mutuellement en série entre un conducteur d'alimentation de tension haute VCC et un conducteur d'alimentation de tension basse VSS. Si un signal d'adresse de ligne qui identifie un ensemble de cellules de mémoire d'adresse de ligne qui n'est pas inclus dans la matrice de mémoire 2 est appliqué à la matrice de mémoire 2, le conducteur de bit de lecture RBL qui est connecté à l'amplificateur de lecture 7 est dans un état flottant. Il en résulte qu'un courant IA traverse l'inverseur CMOS qui forme l'amplificateur de lecture 7, comme représenté sur la figure 6. Ce courant IA est appelé un courant de traversée. Ce courant de traversée IA entraîne une augmentation de la puissance dissipée, une accélération de la dégrada- tion des caractéristiques des transistors, une pertur- bation du test en courant continu, etc. Il en résulte que les avantages décrits ci-dessus concernant l'utilisation de l'inverseur CMOS pour l'amplificateur de lecture sont annulés. Pour résoudre le problème ci-dessus, on peut proposer de connecter au conducteur de bit de lecture RBL un circuit de pile d'attaque de bus, qui est une sorte de circuit de bascule, comme représenté sur la figure 7. En se référant à la figure 7, on note que des cellules de mémoire 31 et 32 qui sont identifiées par des adresses de ligne différentes, sont connectées au conducteur de bit de lecture RBL. Un inverseur CMOS 33 qui forme l'amplificateur de lecture 7 et un cir- cuit de pile d'attaque de bus 34 qui est formé par des inverseurs CMOS 35 et 36, sont également connectés au conducteur de bit de lecture RBL. Le circuit de pile d'attaque de bus 34 commande le conducteur de bit de lecture RBL de façon que ce dernier soit maintenu au niveau haut "H" ou au niveau bas "B", même si une adresse de ligne identifiant un ensemble de cellules de mémoire d'adresse de ligne qui ne sont pas incluses dans la matrice de mémoire 2, est appliquée à la matrice de mémoire 2. Ainsi, le conducteur de bit de lecture RBL est toujours maintenu dans un état qui n'est pas l'état flottant. Il en résulte qu'aucun courant de traversée IA ne circule à travers l'inver- seur CMOS 33. Si par exemple des données "H" ayant le niveau haut sont lues dans la cellule de mémoire 31, les sorties des inverseurs CMOS 35 et 36 du circuit de pile d'attaque de bus 34 sont respectivement au niveau bas "B" et au niveau haut "H", ce qui fait qu'un noeud d'entrée/sortie 37 dans le circuit de pile d'attaque de bus 34 est fixé au niveau haut "H". De ce fait, jusqu'à ce que l'opération de lecture suivante soit effectuée, le conducteur de bit de lecture RBL est maintenu au niveau haut "H". Au contraire, si des données "B" ayant le niveau bas sont lues dans la cellule de mémoire 31, les sorties des inverseurs CMOS et 36 sont respectivement au niveau haut "H" et au niveau bas "B", ce qui fait que le noeud d'entrée/ sortie 37 est fixé au niveau bas "B". Il en résulte que jusqu'à ce que l'opération de lecture suivante soit effectuée, le conducteur de bit de lecture RBL est maintenu au niveau bas "B". Comme décrit ci-dessus, dans un cas dans lequel on utilise le circuit de pile d'attaque de bus 34, le conducteur de bit de lecture RBL peut toujours être maintenu au niveau haut "H" ou au niveau bas "B". Par conséquent, même si un signal d'adresse de ligne identifiant un ensemble de cellules de mémoire d'adresse de ligne qui ne sont pas incluses dans la matrice de mémoire 2, est appliqué à la matrice de mémoire 2, le conducteur de bit de lecture RBL n'est pas dans l'état flottant, ce qui fait que le courant de traversée IA ne circule pas à travers l'inverseur CMOS 33 qui forme l'amplificateur de lecture 7. Cependant, dans la mémoire SRAM qui comporte le circuit de pile d'attaque de bus 34 qui est repré- senté sur la figure 7, lorsque des données "H" sont lues dans la cellule de mémoire 31, ce qui fait que le conducteur de bit de lecture RBL est maintenu au niveau haut "H" et des données "B" sont ensuite lues dans la cellule de mémoire 32, un nouveau problème apparaît. On décrira ci-dessous ce problème en se référant à la figure 8. Sur la figure 8, on note que la cellule de mémoire 32 est formée par des inverseurs CMOS 38, 39 et 40 qui correspondent aux inverseurs CMOS 15, 16 et 17 qui sont représentés sur la figure 2. L'inverseur CMOS 40 est formé par un transistor pMOS 41 et par un transistor nMOS 42, et les inver- seurs CMOS 38 et 39 ont la même structure que l'inver- seur CMOS 40. Des portes de transmission correspondant aux portes de transmission 18, 19 et 20 représentées sur la figure 2 sont omises sur la figure 8. Dans le circuit de pile d'attaque de bus 34, l'inverseur CMOS 36 est formé par un transistor pMOS 43 et par un transistor nMOS 44, et l'inverseur CMOS 35 a la même structure que l'inverseur CMOS 36. Si le conducteur de bit de lecture RBL est maintenu au niveau haut "H", dans le circuit de pile d'attaque de bus 34, la sortie de l'inverseur CMOS 35 est au niveau bas "B", ce qui fait que le transistor pMOS 43 est dans l'état passant et le transistor nMOS 44 est dans l'état bloqué. De plus, si des données "B" sont enregistrées dans la cellule de mémoire 32, les noeuds 45 et 46 dans la cellule de mémoire 32 sont respectivement au niveau bas "B" et au niveau haut "H", ce qui fait que le transistor pMOS 41 est dans l'état bloqué et le transistor nMOS 42 est dans l'état passant. Par conséquent, dans un cas dans lequel des données "B" sont lues dans la cellule de mémoire 32, un courant IB circule du conducteur de bit de lecture RBL vers le conducteur d'alimentation de niveau de tension bas VSS, par l'intermédiaire du transistor nMOS 42 dans la cellule de mémoire 32, ce qui fait que le niveau du conducteur de bit de lecture RBL est abaissé pour passer du niveau haut "H" au niveau bas "B". Dans ce cas, un courant IC est fourni par le conducteur d'alimentation de niveau de tension bas VCC au conducteur de bit de lecture RBL, par l'intermé- diaire du transistor pMOS 43 dans le circuit de pile d'attaque de bus 34. Il en résulte que le temps néces- saire pour diminuer le niveau du conducteur de bit de lecture RBL depuis le niveau haut "H" jusqu'au niveau bas "B" est augmenté. De plus, lorsque des données "B" sont lues dans la cellule de mémoire 31, ce qui fait que le conducteur de bit de lecture RBL est maintenu au niveau bas "B", et des données "H" sont ensuite lues dans la cellule de mémoire 32, le même problème apparaît. On décrira ce problème ci-dessous en se référant à la figure 9. Sur la figure 9, on note que si le conduc- teur de bit de lecture RBL est maintenu au niveau bas "B", dans le circuit de pile d'attaque de bus 34, la sortie de l'inverseur CMOS 35 est au niveau haut "H", ce qui fait que le transistor pMOS 43 est dans l'état bloqué et le transistor nMOS est dans l'état passant. De plus, si des données "H" sont enregistrées dans la cellule de mémoire 32, les noeuds 45 et 46 dans la cellule de mémoire 32 sont respectivement au niveau haut "H" et au niveau bas "B", ce qui fait que le transistor pMOS 41 est dans l'état passant et le transistor nMOS 42 est dans l'état bloqué. Par consé- quent, lorsque des données "H" sont lues dans la cellule de mémoire 32, un courant ID est fourni par le conducteur d'alimentation de niveau de tension haut VCC au conducteur de bit de lecture RBL par l'intermé- diaire du transistor pMOS 41 dans la cellule de mémoire 32, ce qui fait que le niveau du conducteur de bit de lecture RBL est déplacé vers le haut, du niveau bas "B" vers le niveau haut "H". Cependant, dans ce cas, un courant IE circule à partir du conducteur de bit de lecture RBL vers le conducteur d'alimentation de niveau de tension bas VSS, par l'intermédiaire du transistor nMOS dans le circuit d'attaque de pile de bus 34. Il en résulte que le temps nécessaire pour déplacer vers le haut le niveau du conducteur de bit de lecture RBL, pour le faire passer du niveau bas "B" au niveau haut "H", est augmenté. Comme décrit ci-dessus, dans la mémoire SRAM qui est équipée du circuit de pile d'attaque de bus 34, comme représenté sur la figure 7, lorsque des données ayant un niveau de potentiel opposé au niveau de potentiel auquel le conducteur de bit de lecture RBL est maintenu par le circuit de pile d'attaque de bus 34, sont lues dans une cellule de mémoire, le temps qui est nécessaire pour inverser le niveau de poten- tiel du conducteur de bit de lecture RBL est augmenté. Il en résulte que l'on ne peut pas augmenter la vites- se de lecture. De plus, dans la mémoire SRAM qui est repré- sentée sur la figure 7, le niveau de potentiel de sortie de la cellule de mémoire 32 doit dépasser le niveau de potentiel de sortie de l'inverseur CMOS 36 dans le circuit de pile d'attaque de bus 34, pour qu'une condition de tension de seuil de l'inverseur CMOS 33 soit satisfaite. Par conséquent, les marges concernant les conditions de processus de fabrication de la mémoire SRAM et la marge de fonctionnement de la mémoire SRAM par rapport à la tension d'alimentation sont étroites. Un but général de la présente invention est donc de procurer un dispositif de mémoire à semicon- ducteurs nouveau et utile, dans lequel les inconvé- nients de l'art antérieur mentionnésprécédemment soient éliminés. Un but plus spécifique de la présente inven- tion est de procurer un dispositif de mémoire à semi- conducteurs dans lequel la vitesse de lecture puisse être augmentée, ce dispositif à semiconducteurs comportant un amplificateur pour amplifier des données qui sont lues dans une cellule de mémoire sélectionnée et qui sont appliquées à un conducteur de bit, et cet amplificateur étant constitué par un circuit tel qu'un inverseur CMOS. Les buts ci-dessus de la présente invention sont atteints au moyen d'un dispositif de mémoire à semiconducteurs comprenant un ensemble de cellules de mémoire; des moyens de sélection pour sélectionner une cellule de mémoire parmi l'ensemble de cellules de mémoire, conformément à une information d'adresse qui est fournie par une unité externe, avec une configura- tion dans laquelle il existe un cas o une cellule de mémoire qui est identifiée par l'information d'adresse fournie par l'unité externe n'est pas présente dans l'ensemble de cellules de mémoire; un conducteur de données auquel les cellules de l'ensemble de cellules de mémoire sont couplées, des données qui sont lues dans la cellule de mémoire sélectionnée par les moyens de sélection étant transmises par le conducteur de données, et le conducteur de données pouvant être dans un état flottant lorsqu'une cellule de mémoire qui est identifiée par une information d'adresse n'est pas présente dans l'ensemble de cellules de mémoire; un amplificateur, couplé au conducteur de données, pour amplifier les données qui sont transmises par le conducteur de données; un circuit de mémorisation, couplé au conducteur de données, pour mémoriser un niveau de potentiel de données qui a été appliqué au conducteur de données; et des moyens de commande, couplés aux moyens de mémorisation, pour commander les moyens de mémorisation de façon que le circuit de mémorisation soit inactif pendant une période prédé- terminée comprenant un intervalle de temps au cours duquel le conducteur de données reçoit les données qui sont lues dans la cellule de mémoire. Conformément à la présente invention, le circuit de mémorisation est inactif pendant la période prédéterminée comprenant un intervalle de temps au cours duquel le conducteur de données reçoit les données qui sont lues dans la cellule de mémoire. Par conséquent, même si des données ayant un niveau de potentiel opposé à un niveau de potentiel qui est mémorisé par le circuit de mémorisation, sont fournies au conducteur de données, on peut éviter qu'un courant ne circule entre le circuit de mémorisation et le conducteur de données. Ainsi, le niveau de potentiel du conducteur de données peut être changé rapidement lorsque des données ayant un niveau de potentiel opposé à un niveau de potentiel qui est mémorisé par le circuit de mémorisation sont appliquées au conduc- teur de données. Il en résulte que l'on peut augmenter la vitesse de lecture. D'autres buts, caractéristiques et avantages de la présente invention ressortiront de la descrip- tion détaillée qui suit, à lire en se référant conjointement aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique qui illustre une mémoire SRAM classique. La figure 2 est un schéma de circuit qui illustre une cellule de mémoire qui est incorporée dans la mémoire SRAM représentée sur la figure 1. La figure 3 est un schéma de circuit équiva- lent qui illustre la cellule de mémoire représentée sur la figure 2, dans une opération de lecture. La figure 4 est un schéma de circuit qui illustre un état de la cellule de mémoire représentée sur la figure 2, dans l'opération de lecture, dans laquelle des données de cellule de mémoire "H" sont enregistrées. La figure 5 est un schéma de circuit illus- trant un état de la cellule de mémoire représentée sur la figure 2, dans l'opération de lecture, dans laquel- le des données de cellule de mémoire "B" sont enregis- trées. La figure 6 est un schéma de circuit illustrant un problème de la mémoire SRAM classique qui est représentée sur la figure 1. La figure 7 est un schéma de circuit illus- trant un circuit ayant un conducteur de bit RBL auquel un circuit de pile d'attaque de bus est connecté. Les figures 8 et 9 sont des schémas de circuit illustrant des problèmes du circuit qui est représenté sur la figure 7. La figure 10 est un schéma synoptique illus- trant un dispositif de mémoire à semiconducteurs (SRAM) conforme à un mode de réalisation de la présen- te invention. La figure 11 est un schéma synoptique illus- trant en détail une partie du dispositif de mémoire à semiconducteurs qui est représenté sur la figure 10. La figure 12 est un schéma de circuit illus- trant en détail une partie du dispositif à semiconduc- teurs qui est représenté sur la figure 10. La figure 13 est un schéma de circuit illus- trant en détail une partie du dispositif à semiconduc- teurs qui est représenté sur la figure 10. La figure 14 est un schéma de circuit illus- trant un circuit amplificateur-séparateur qui forme un amplificateur de lecture de bloc. La figure 15 est un schéma de circuit illus- trant une opération du circuit amplificateur-sépara- teur qui forme l'amplificateur de lecture de bloc. La figure 16 est un schéma de circuit équivalent qui illustre le circuit amplificateur- séparateur formant l'amplificateur de lecture de bloc, lorsqu'il est activé. La figure 17 est un schéma de circuit illus- trant une opération du circuit amplificateur-sépara- teur formant l'amplificateur de lecture de bloc. La figure 18 est un schéma de circuit illustrant une structure à un bit d'un circuit de pile d'attaque de bus de bloc. La figure 19 est un schéma de circuit illus- trant une opération de la structure à un bit du circuit de pile d'attaque de bus de bloc. La figure 20 est un schéma de circuit illus- trant un circuit équivalent de la structure à un bit du circuit de pile d'attaque de bus de bloc, lorsqu'il est activé. La figure 21 est un schéma de circuit illus- trant une opération de la structure à un bit du circuit de pile d'attaque de bus de bloc. La figure 22 est un schéma de circuit illus- trant des relations entre des conducteurs de bit de bloc de lecture et desconducteurs de bit principaux de lecture. La figure 23 est un schéma de circuit illus- trant une partie d'un générateur d'impulsions. La figure 24 est un schéma de circuit illus- trant un signal de commande de pile d'attaque de bus de bloc BCL et un signal de commande de pile d'attaque de bus principal MCL. La figure 25 est un diagramme temporel illustrant des opérations de la mémoire SRAM qui est représentée sur la figure 10. On va maintenant présenter une description d'un mode de réalisation de l'invention, en se réfé- rant aux figures 10-25. Dans ce mode de réalisation, l'invention est appliquée à une mémoire SRAM. La figure 10 montre une partie essentielle d'une mémoire SRAM conforme au mode de réalisation de l'invention. La mémoire SRAM qui est représentée sur la figure 10 a une taille physique de 9 mots et de 4 bits, et une taille théorique de 18 mots et de 2 bits. En se référant à la figure 10, on note qu'une structure de puce 47 comporte des blocs de cellules de mémoire 48, 49 et 50, un registre d'adresse 51, un pré- décodeur 52, des décodeurs de ligne 53, 54 et 55, des décodeurs de bloc 56, 57 et 58, des amplificateurs de lecture de bloc 59, 60 et 61, un circuit de pile d'attaque de bus de bloc 62, un décodeur de colonne 63, un amplificateur de lecture principal 64, un circuit de pile d'attaque de bus principal 65, un amplificateur-séparateur de données de sortie 66, un registre de données d'entrée 67, un amplificateur d'écriture principal 68, un sélecteur de colonne 69, un amplificateur-séparateur d'horloge 70, un généra- teur d'impulsions 71 et un registre WE 72. Chacun des blocs de cellules de mémoire 48 et 49 a une capacité correspondant à la taille physi- que de 4 mots et 4 bits. Le bloc de cellules de mémoire 50 a une capacité correspondant à la taille physique de 1 mot et 4 bits. Le registre d'adresse 51 reçoit un signal d'adresse ayant 5 bits A5, A4, A3, A2 et A1, qui est fourni par une unité externe. Les bits A5 et A4 sont utilisés à titre de signal d'adresse de bloc pour identifier une adresse de bloc à sélection- ner, les bits A3 et A2 sont utilisés à titre de signal d'adresse de ligne pour identifier une adresse de ligne à sélectionner, et un bit Ai est utilisé à titre de signal d'adresse de colonne pour identifier une adresse de colonne à sélectionner. Le pré-décodeur 52 pré-décode le signal d'adresse de bloc (A5 et A4) et le signal d'adresse de ligne (A3 et A2) qui sont inclus dans le signal d'adresse (A5, A4, A3, A2 et A1), et il émet un signal d'adresse de bloc (A5, /A5, A4 et /A4) ayant une forme complémentaire et un signal d'adresse de ligne (A3, /A3, A2 et /A2) ayant une forme complémentaire. Chacun des décodeurs de ligne 53, 54 et 55 décode un signal d'adresse de ligne (A3, /A3, A2 et /A2) qui est fourni par le pré-décodeur 52, et il émet un signal de sélection de conducteur de mot. Chacun des décodeurs de bloc 56, 57 et 58 décode un signal d'adresse de bloc (A5, /A5, A4 et /A4) qui est fourni par le pré-décodeur 52, et il émet un signal de sélection de bloc. Les amplificateurs de lecture de bloc 59, 60 et 61 sont respectivement connectés aux blocs de cellules de mémoire 48, 49 et 50, et chacun des ampli- ficateurs de lecture de bloc 59, 60 et 61 amplifie des données qui sont lues dans l'un correspondant des blocs de cellules de mémoire 48, 49 et 50. Le circuit de pile d'attaque de bus de bloc 62 est connecté fonc- tionnellement à l'amplificateur de lecture de bloc 61, de façon qu'un courant ne circule pas en régime perma- nent dans un circuit amplificateur-séparateur qui forme l'amplificateur de lecture de bloc 61. Le décodeur de colonne 63 décode un signal d'adresse de colonne (A1) qui est inclus dans le signal d'adresse (AS, A4, A3, A2 et A1) qui est reçu par le registre d'adresse 51, et il émet un signal de sélection de colonne (A1 et /A1). L'amplificateur de lecture principal 54 amplifie des données provenant d'une cellule de mémoire, parmi des cellules de mémoire qui sont identifiées par une adresse de ligne dans l'un des blocs de cellules de mémoire 48, 49 et 50, dans une colonne qui est identifiée par un signal de sélec- tion de colonne (A1 et /A1) qui est émis par le décodeur de colonne 63. Le circuit de pile d'attaque de bus principal 65 est connecté fonctionnellement à l'amplificateur de lecture principal 64 de façon qu'un courant ne circule pas en régime permanent dans un circuit amplificateur-séparateur qui forme l'amplifi- cateur de lecture principal 64. Des données émises par l'amplificateur de lecture principal 64 sont prises à titre de données de sortie Dout dans l'amplificateur- séparateur de données de sortie 66. Le registre de données d'entrée 67 reçoit des données qui sont fournies par une unité externe, à titre de données d'entrée D in. L'amplificateur d'écriture 68 écrit les données d'entrée D. dans une cellule de mémoire in sélectionnée dans chacun des blocs de cellules de mémoire 48, 49 et 50. Le sélecteur de colonne 69 sélectionne une colonne dans chacun des blocs de cellules de mémoire 48, 49 et 50, sur la base du signal de sélection de colonne (Ai et /A1) qui est émis par le décodeur de colonne 63 dans l'opération d'écriture. L'amplificateur-séparateur d'horloge 70 reçoit un signal d'horloge CLK qui est fourni par une unité externe. Sur la base du signal d'horloge CLK qui est reçu par l'amplificateur-séparateur d'horloge 70, le générateur d'impulsions 71 génère des signaux sous forme d'impulsions, tels qu'un signal de commande de pile d'attaque de bus de bloc BCL qui est utilisé pour commander le circuit de pile d'attaque de bus de bloc 62, et un signal de commande de pile d'attaque de bus principal MCL qui est utilisé pour commander le circuit de pile d'attaque de bus principal 65. Le registre WE reçoit le signal de validation d'écriture * WE qui est utilisé pour commander l'opération d'écri- ture. La figure 11 montre en détail une partie de la mémoire SRAM représentée sur la figure 10, du point de vue de l'opération de lecture. En se référant à la figure 11, on note qu'un amplificateur-séparateur de commande de bloc 73 est incorporé pour le signal de commande de pile d'attaque de bus de bloc BCL, le générateur d'impulsions 71 et l'amplificateur-séparateur de commande de bloc 73 sont connectés par un conducteur de signal de commande de pile d'attaque de bus de bloc 74, et l'amplificateur- séparateur de commande de bloc 73 et le circuit de pile d'attaque de bus de bloc 62 sont connectés par un conducteur de signal de commande de pile d'attaque de bus de bloc 75. De plus, des amplificateurs-sépara- teurs de commande principaux 76 et 77 sont incorporés pour le signal de commande de pile d'attaque de bus principal MCL, le générateur d'impulsions 71 et l'amplificateur-séparateur de commande principal 76 sont connectés par un conducteur de signal de pile d'attaque de bus principal 78, les amplificateurs- séparateurs de commande principaux 76 et 77 sont connectés par un conducteur de signal de pile d'atta- que d'amplificateur-séparateur principal 79, et l'amplificateurséparateur de commande principal 77 et le circuit de pile d'attaque de bus principal 65 sont connectés par un conducteur de signal de pile d'attaque de bus principal 80. Des conducteurs de bit principaux MBL1, MBL2, MBL3 et MBL4 sont utilisés en commun par les blocs de cellules de mémoire 48, 49 et 50. La figure 12 montre en détail une partie de la mémoire SRAM qui est représentée sur la figure 10, du point de vue de l'opération de lecture, et cette partie comprend le bloc de cellules de mémoire 48, le décodeur de ligne 53, le décodeur de bloc 56, l'ampli- ficateur de lecture de bloc 59, l'amplificateur de lecture principal 64 et le circuit de pile d'attaque de bus principal 65. La figure 13 montre en détail une partie de la mémoire SRAM qui est représentée sur la figure 10, du point de vue de l'opération de lecture, et cette partie comprend les blocs de cellules de mémoire 49 et 50, les décodeurs de ligne 54 et 55, les décodeurs de bloc 57 et 58, les amplificateurs de lecture de bloc et 61 et le circuit de pile d'attaque de bus de bloc 63. Le bloc de cellules de mémoire 48 qui est représenté sur la figure 12 comporte des cellules de mémoire 81-96, des conducteurs de mot de lecture RWLll - RWL14, et des conducteurs de bit de bloc de lecture RBLl - RBL14. Le bloc de cellules de mémoire 49 qui est représenté sur la figure 13 comporte des cellules de mémoire 97 - 112, des conducteurs de mot de lecture RWL21 - RWL24, et des conducteurs de bit de lecture RBL21 - RBL24. Le bloc de cellules de mémoire qui est représenté sur la figure 13 comporte des cellules de mémoire 113 - 116, un conducteur de mot de lecture RWL31 et des conducteurs de bit de bloc de lecture RBL31 - RBL34. Chacune des cellules de mémoire 81 - 116 est formée de la même manière que celles qui sont repré- sentées sur la figure 2, et un conducteur de mot de lecture, des conducteurs de mot d'écriture et un conducteur de bit correspondant respectivement au conducteur de mot de lecture /RWL, aux conducteurs de mot d'écriture WWL et /WWL et au conducteur de bit d'écriture WBL représentés sur la figure 2, sont omis sur les figures 12 et 13. Le décodeur de ligne 53 qui est représenté sur la figure 12 comporte des circuits NON-ET 117 - , des inverseurs 121 - 124 et des circuits amplifi- cateurs-séparateurs 125 - 128. Les inverseurs 121 - 124 inversent respectivement les signaux de sortie des circuits NON-ET 117 - 120. Les circuits amplifica- teurs-séparateurs 125 - 128 attaquent respectivement les conducteurs de mot de lecture RWL1l - RWL14. Le décodeur de ligne 54 qui est représenté sur la figure 13 comporte des circuits NON-ET 129 - 132, des inver- seurs 133 - 136 et des circuits amplificateurs-sépara- teurs 137 - 140. Les inverseurs 133 - 136 inversent respectivement les signaux de sortie des circuits NON- ET 129 - 132. Les circuits amplificateurs-séparateurs 137-140 attaquent respectivement les conducteurs de mot de lecture RWL21 - RWL24. Le décodeur de ligne 55 qui est représenté sur la figure 13 comporte un circuit NON-ET 141, un inverseur 142 pour inverser un signal de sortie du circuit NON-ET 141, et un circuit amplificateur-séparateur 143 pour attaquer le conduc- teur de mot de lecture RWL31. Le décodeur de bloc 56 qui est représenté sur la figure 12 comporte un circuit NON-ET 144, un inverseur 145 pour inverser un signal de sortie du circuit NON-ET 144, et un circuit amplificateur- séparateur 146 pour émettre un signal de sélection de bloc BSL1. Le décodeur de bloc 57 qui est représenté sur la figure 13 comporte un circuit NON-ET 147, un inverseur 148 pour inverser un signal de sortie de la porte NON-ET 147 et un circuit amplificateur-sépara- teur 149 pour émettre un signal de sélection de bloc BSL2. Le décodeur de bloc 58 qui est représenté sur la figure 13 comporte un circuit NON- ET 150, un inverseur 151 pour inverser un signal de sortie du circuit NON- ET 150 et un circuit amplificateur-séparateur 152 pour émettre un signal de sélection de bloc BSL3. L'amplificateur de lecture de bloc 59 qui est représenté sur la figure 12 comporte des circuits amplificateurs-séparateurs 153 - 156 qui sont com- mandés par le signal de sélection de bloc BSL1 qui est émis par le décodeur de bloc 56, de façon à être actifs ou inactifs. L'amplificateur de lecture de bloc qui est représenté sur la figure 13 comporte des circuits amplificateurs-séparateurs 157 - 160 qui sont commandés par le signal de sélection de bloc BSL2 qui est émis par le décodeur de bloc 57, de façon à être actifs ou inactifs. L'amplificateur de lecture de bloc 61 qui est représenté sur la figure 13 comporte des circuits amplificateurs-séparateurs 161 - 164 qui sont commandés par le signal de sélection de bloc BSL3 qui est émis par le décodeur de bloc 58, de façon à être actifs ou inactifs. Chacun des circuits amplificateurs-sépara- teurs 153 - 164 est formé de la manière qui est repré- sentée sur la figure 14. En se référant à la figure 14, on note que chacun des circuits amplificateurs-séparateurs 153 - 164 est formé par des transistors pMOS 165 - 168, des transistors nMOS 169 - 172 et un inverseur 173. Dans chacun des circuits amplificateurs-séparateurs 153 - 164, lorsqu'un signal de sélection de bloc ayant le niveau haut "H" est appliqué à ce circuit, comme représenté sur la figure 15, le transistor pMOS 166 est dans l'état bloqué, le transistor nMOS 171 est dans l'état passant, le signal de sortie de l'inver- seur 173 est au niveau bas "B", le transistor pMOS 167 est dans l'état passant et le transistor nMOS 170 est dans l'état bloqué. Il en résulte que le circuit amplificateur-séparateur qui est représenté sur la figure 14 équivaut à la représentation de la figure 16. Ainsi, le transistor pMOS 165 et le transistor nMOS 169 forment un inverseur 174, et le transistor pMOS 168 et le transistor nMOS 172 forment un inver- seur 175. D'autre part, lorsqu'un signal de sélection de bloc ayant le niveau bas "B" est appliqué au circuit amplificateur-séparateur, le transistor 166 est dans l'état passant, le transistor nMOS 171 est dans l'état bloqué, le signal de sortie de l'inverseur 173 a le niveau haut "H", le transistor nMOS 167 est dans l'état bloqué, et le transistor nMOS 170 est dans l'état passant. Il en résulte que la grille du transistor pMOS 168 est au niveau haut "H", ce qui fait que le transistor pMOS 168 est dans l'état bloqué, la grille du transistor nMOS 172 est au niveau bas "B", ce qui fait que le transistor nMOS 172 est dans l'état bloqué, et la sortie du circuit amplifica- teur-séparateur est dans un état à haute impédance. Le circuit de pile d'attaque de bus de bloc 62 qui est représenté sur la figure 13 comporte des inverseurs 176 - 179 et des circuits amplificateurs - séparateurs 180 - 183 qui sont commandés par le signal de commande de pile d'attaque de bus de bloc BCL de façon à être actifs ou inactifs. Tous les inverseurs 176 - 179 et les circuits amplificateurs- séparateurs - 183 ont la même structure, et une partie à un bit du circuit de pile d'attaque de bus de bloc 62 est formée de la manière qui est représentée sur la figure 18. En se référant à la figure 18, on note que la partie à un bit du circuit de pile d'attaque de bus de bloc 62 est formée par des transistors pMOS 184 - 186, des transistors nMOS 187 - 189 et un inverseur 190. Lorsque le signal de commande de pile d'attaque de bus de bloc BCL a le niveau haut "H", comme repré- senté sur la figure 19, le transistor nMOS 186 est passant, le signal de sortie de l'inverseur 190 a le niveau bas "B", et le transistor pMOS 186 est passant, ce qui fait que la partie à un bit du circuit de pile d'attaque de bus de bloc 62 est activée de manière équivalente comme le montre la figure 20. D'autre part, lorsque le signal de commande de pile d'attaque de bloc BCL a le niveau bas "B", comme représenté sur la figure 21, le transistor nMOS 189 est bloqué, le signal de sortie de l'inverseur 190 a le niveau haut "H" et le transistor pMOS 186 est dans l'état bloqué. Il en résulte qu'un noeud 191 qui est représenté sur la figure 21 est dans un état à haute impédance. Dans le mode de réalisation présent, le signal d'adresse de ligne est formé par deux bits A2 et A3, ce qui fait que le signal d'adresse de ligne peut identifier une adresse de ligne parmi quatre adresses. Chacun des blocs de cellules de mémoire 48 et 49 comporte quatre adresses de ligne correspondant au signal d'adresse de ligne. Il en résulte que les conducteurs de bit de bloc RBLil - RBL14 et RBL21 - RBL24 des blocs de cellules de mémoire 48 et 49 ne sont habituellement pas dans l'état flottant dans l'opération de lecture. Par conséquent, les blocs de cellules de mémoire 48 et 49 ne comportent aucun circuit de pile d'attaque de bus de bloc. L'amplificateur de lecture principal 64 qui est représenté sur la figure 12 comporte des circuits amplificateurs-séparateurs 192 - 195 qui sont comman- dés par le signal de sélection de colonne (Ai et /A1), de façcon à être actifs ou inactifs. Chacun des cir- cuits amplificateurs-séparateurs 192 - 195 est formé de la même manière que chacun de ceux qui forment les amplificateurs de lecture de bloc 59 61 qui sont représentés sur la figure 14. Dans ce cas, le signal de sélection de colonne qui est substitué au signal de sélection de bloc est appliqué au circuit amplifica- teur-séparateur, à titre de signal de commande. Le circuit de pile d'attaque de bus princi- pal 65 qui est représenté sur la figure 12 comporte des inverseurs 196 - 199 et des circuits amplifica- teurs-séparateurs 200 - 203 qui sont commandés par le signal de commande de circuit de pile d'attaque de bus principal MCL, de façon à être actifs ou inactifs. Tous les inverseurs 196 - 199 et les circuits amplifi- cateurs-séparateurs 200 - 203 ont la même structure, et la partie à un bit du circuit de pile d'attaque de bus principal 65 est formée de la même manière que celle du circuit de pile d'attaque de bus de bloc 62 qui est représenté sur la figure 18. Dans ce cas, le signal de commande de pile d'attaque de bus principal MCL qui est substitué au signal de commande de pile d'attaque de bus de bloc BCL, est appliqué, à titre de signal de commande, à la partie à un bit du circuit de pile d'attaque de bus principal 65. La figure 22 montre les relations entre les conducteurs de bit de bloc de lecture RBLll - RBL14, RBL21 - RBL24 et RBL31 - RBL34 et les conducteurs de bit principaux MBL1 - MBL4. Le générateur d'impulsions 71 est formé de la manière qui est représentée sur la figure 23. En se référant à la figure 23, on note que le générateur d'impulsions 71 comporte des inverseurs 204, 1051, 2052 -, 252n-2 et 2052n_1 qui sont connectés en série, un circuit NON-ET 206, et des circuits amplifi- cateurs-séparateurs 207 et 208. Le signal d'horloge est appliqué à l'inverseur 204, et les sorties des inverseurs 204 et 2052n1 sont connectées aux bornes 2n-1 d'entrée du circuit NON-ET 206. Des impulsions, ayant chacune une largeur correspondant à un retard qui dépend du nombre des inverseurs 2051 - 2052nl' sont émises par le circuit NON-ET 206. Les circuits amplificateurs-séparateurs 207 et 208 sont connectés à la sortie du circuit NON-ET 206, le signal de commande de pile d'attaque de bus de bloc BCL est émis par le circuit amplificateur-séparateur 207, et le signal de commande de pile d'attaque de bus principal MCL est émis par le circuit amplificateur-séparateur 208. La figure 24 montre les interconnexions pour le signal de commande de pile d'attaque de bus de bloc BCL qui doit être appliqué au circuit de pile d'atta- que de bus de bloc 62 et pour le signal de commande de pile d'attaque de bus principal MCL qui doit être appliqué au circuit de pile d'attaque de bus principal 65. En se référant à la figure 24, on note que le conducteur de signal de commande de pile d'attaque de bus de bloc 74, entre le générateur d'impulsions 71 et l'amplificateur- séparateur de commande de bloc 73, a une capacité de câblage C74, et le conducteur de signal de commande de pile d'attaque de bus de bloc 75 entre l'amplificateur-séparateur de commande de bloc 73 et le circuit de pile d'attaque de bus de bloc 62 a une capacité de câblage C75. De plus, le conducteur de signal de commande de pile d'attaque de bus principal 78 entre le générateur d'impulsions 71 et l'amplifica- teur-séparateur de commande principal 76 a une capacité de câblage C78, le conducteur de signal de commande de pile d'attaque de bus principal 79 entre les amplificateurs-séparateurs de commande principaux 76 et 77 a une capacité de câblage C79, et le conduc- teur de signal de commande de pile d'attaque de bus principal 80, entre l'amplificateur-séparateur de commande principal 70 et le circuit de pile d'attaque de bus principal 65 a une capacité de câblage C80. Le pré-décodeur 52 comporte des circuits amplificateurs-séparateurs 209 et 210. Un conducteur d'adresse de ligne 211 est connecté au circuit ampli- ficateur-séparateur 209 et il a une capacité de câblage C211. Un conducteur de signal d'adresse de bloc 212 est connecté au circuit amplificateur-sépara- teur 210 et il a une capacité de câblage C212. De plus, le conducteur de mot RWL31 a une capacité de câblage CRWL31, et un conducteur de signal de sélection de bloc 213 dans l'amplificateur de lecture de bloc 61 a une capacité de câblage C213. Le conducteur de bit principal MBL4 a une capacité de câblage CMBL4 et le conducteur de bit de bloc RBL34 a une capacité de câblage CRBL34. Dans la mémoire SRAM conforme au mode de réalisation présent, lorsqu'un conducteur de mot de lecture sélectionné est commandé de façon à être au niveau haut "H", le signal de commande de pile d'atta- que de bus de bloc BCL qui est appliqué au circuit de pile d'attaque de bus de bloc 62, est maintenu au niveau bas pendant une période qui comprend un inter- valle de temps au cours duquel des données sont lues et émises vers le conducteurs de bit de bloc de lecture (voir la figure 25, parties (C), (D) et (E)). L'instant auquel le signal de commande de pile d'atta- que de bus de bloc BCL qui est généré par le généra- teur d'impulsions 71 atteint le circuit de pile d'attaque de bus de bloc 62, est ajusté par le câblage dans la mémoire SRAM de façon que le circuit de pile d'attaque de bus de bloc 62 soit inactif pendant cette période (c'est-à-dire que le noeud d'entrée/sortie du circuit de pile d'attaque de bus de bloc 62 est dans l'état à haute impédance). Par conséquent, le circuit amplificateur-séparateur 207 du générateur d'impul- sions 71 est placé dans la mémoire SRAM de façon à avoir: k207 = k209, C74 = C211, k73 = k143 et CRWL31= C75, les termes k207, k209, k73 et k143 étant respec- tivement des coefficients de dépendance du circuit amplificateur-séparateur 207 du générateur d'impul- sions 71, du circuit amplificateur-séparateur 209 du pré-décodeur 52, de l'amplificateur-séparateur de commande de bloc 73 et du circuit amplificateur- séparateur 143 du décodeur de ligne 55. Chacun des coefficients de dépendance représentre la mesure dans laquelle le retard dépend d'une capacité de charge d'un circuit correspondant. De plus, le signal de commande de pile d'attaque de bus principal MCL est maintenu au niveau bas dans une période qui comprend un intervalle de temps au cours duquel les données qui sont lues et transmises au conducteur de bit de bloc de lecture dans un bloc de cellules de mémoire sélectionné, sont transmises aux conducteurs de bit principaux MBL1 - MBL4 par l'intermédiaire d'un amplificateur de lecture de bloc correspondant (voir la figure 25, parties (F) et (G)). L'instant auquel le signal de commande de pile d'attaque de bus principal MCL qui est généré par le générateur d'impulsions 71 atteint le circuit de pile d'attaque de bus principal 65, est ajusté par le câblage dans la mémoire SRAM, de façon que le circuit de pile d'attaque de bus principal 65 soit inactif dans cette période (c'est-à-dire que le noeud d'entrée/ sortie du circuit de pile d'attaque de bus principal 65 est dans l'étatà haute impédance). Par conséquent, les circuits amplificateurs- séparateurs de commande principaux 76 et 77 sont placés dans la mémoire SRAM de façon à avoir: k208 = k210, C78 = C212, k76 = k164, C79 = CMBL4' k77 = k152 et C80 = C213 les termes k208, k210, 176, k164, k77 et k152 étant respectivement des coefficients de dépendance du circuit amplificateur-séparateur 208 du générateur d'impulsions 71, du circuit amplificateur-séparateur 210 du pré-décodeur 52, de l'amplificateur- séparateur de commande principal 76, du circuit amplificateur- séparateur 164 de l'amplificateur de lecture de bloc 61, de l'amplificateur-séparateur de commande princi- pal 77 et du circuit amplificateur-séparateur 152 du décodeur de bloc 58. Les signaux dans la mémoire SRAM varient de la manière qui est représentée sur la figure 25. La partie (A) de la figure 25 montre le signal d'horloge CLK qui est fourni par une unité externe. La partie (B) de la figure 25 montre le signal de sortie (le signal d'adresse A5, /A5 - A2, /A2) du pré- décodeur 52. La partie (C) de la figure 25 montre un potentiel d'un conducteur de mot de lecture sélectionné RWL. La partie (D) de la figure 25 montre des potentiels des conducteurs de bit de bloc de lecture RBLl -RBL14' RBL21 RBL24 et RBL31 - RBL34 La partie (E) de la figure 25 montre le signal de commande de pile d'attaque de bus de bloc BCL dans le circuit de pile d'attaque de bus de bloc 62. La partie (F) de la figure 25 montre des potentiels des conduc- teurs de bit principaux MBL1 - MBL4. La partie (G) de la figure 25 montre le signal de commande de pile d'attaque de bus principal MCL dans le circuit de pile d'attaque de bus principal 65. Dans la mémoire SRAM conforme au mode de réalisation présent, lorsque le signal d'horloge CLK qui est fourni par l'unité externe a le niveau haut I", un signal d'adresse Ai - A5 est reçu par le registre d'adresse 51. Lorsque le niveau du signal d'horloge CLK est inversé pour passer du niveau haut "H" au niveau bas "B", le générateur d'impulsions 71 génère le signal de commande de pile d'attaque de bus de bloc BCL et le signal de commande de pile d'attaque de bus principal MCL. Lorsque le signal d'horloge CLK est maintenu au niveau bas "B", le signal d'adresse A5 - A2 qui est enregistré dans le registre d'adresse 51 est lu, un signal d'adresse de colonne Ai est décodé par le décodeur de colonne 63 et un circuit amplificateur-séparateur correspondant à la colonne sélectionnée (le conducteur de bit principal) parmi les circuits amplificateurs-séparateurs 192 - 195 de l'amplificateur de lecture principal 64 est activé. De plus, après qu'un signal d'adresse de ligne (A2 et A3) a été décodé par le pré-décodeur 52, l'adresse de ligne décodée fait l'objet d'un décodage supplémen- taire par les décodeurs de ligne 53 - 55. Un conduc- teur de mot de lecture qui est identifié par l'adresse de ligne sélectionnée, parmi les conducteurs de mot de lecture RWL14, - RWL- RWL -RW24 et RWL31 - RWL34 est commandé de façon à passer au niveau haut "H". Après qu'un signal d'adresse de bloc (A4 et A5) a été décodé par le prédécodeur 52, le signal d'adresse de bloc décodé fait l'objet d'un décodage supplémentaire par le décodeur de bloc 56 - 58. Un amplificateur de lecture de bloc correspondant au bloc de cellules de mémoire sélectionné, parmi les amplificateurs de lecture de bloc 59 - 61, est activé. Seules des don- nées lues et dirigées vers un conducteur de bit de bloc de lecture du bloc de cellules de mémoire sélec- tionné, parmi les conducteurs de bit de bloc de lecture, sont transmises vers les conducteurs de bit principaux MBL1 - MBL4 par l'intermédiaire d'un ampli- ficateur de lecture de bloc correspondant, et sont en outre transmises vers l'amplificateur-séparateur de données de sortie 66 par l'intermédiaire de l'ampli- ficateur de lecture principal 64. Dans le mode de réalisation présent, le signal de commande de pile d'attaque de bus de bloc BCL est commandé de façon à être au niveau bas "B" dans une période qui comprend un intervalle de temps au cours duquel les données qui se trouvent dans les cellules de mémoire 113 - 116 sont lues et transmises aux conducteurs de bit de bloc RBL31 - RBL34 (voir les parties (D) et (E) de la figure 25). Le circuit de pile d'attaque de bus de bloc 62 est inactif pendant cette période. Après que les données se trouvant dans les cellules de mémoire 113 - 116 ont été lues et transmises aux conducteurs de bit de bloc RBL31 - RBL34, le signal de commande de pile d'attaque de bus de bloc BCL est commandé de façon à être au niveau haut "H" (voir les parties (D) et (E) de la figure ). Par conséquent, à ce moment, le circuit de pile d'attaque de bus de bloc 62 est activé. Les niveaux de potentiel des conducteurs de bit de lecture RBL31 - RBL34 sont maintenus par le circuit de pile d'attaque de bus de bloc 62 à des valeurs correspondant aux données lues. Il en résulte que même si la cellule de mémoire 50 est sélectionnée ensuite, et un signal d'adresse de ligne identifiant une adresse de ligne qui n 'existe pas dans la cellule de mémoire 50 est fourni à celle-ci, le courant de traversée ne circule pas à travers les circuits amplificateurs-séparateurs 161 - 164 de l'amplificateur de lecture de bloc 61. De plus, le signal de commande de pile d'attaque de bus de bloc BCL qui est appliqué au circuit de pile d'attaque de bus 62 est commandé de façon à être au niveau bas "B" pendant une période qui comprend un intervalle de temps au cours duquel le conducteur de mot de lecture sélectionné est commandé de façon à être au niveau haut "H", et les données sont lues et transmises au conducteur de bit de bloc de lecture (voir les parties (C), (D) et (E) de la figure 25). Pendant cette période, le circuit de pile d'attaque de bloc 62 est inactif. Autrement dit, le noeud d'entrée/sortie est dans l'état à haute impé- dance. Il en résulte que même dans le cas de la lecture de données ayant un niveau de potentiel opposé au niveau de potentiel auquel les conducteurs de bit de bloc RBL31 - RBL34 sont maintenus, aucun courant ne circule à partir des circuits amplificateurs- séparateurs 180 - 183 du circuit de pile d'attaque de bus de bloc 62 vers les conducteurs de bit de bloc RBL31 - RBL34, et inversement. Conformément au mode de réalisation présent, le temps nécessaire pour inverser le niveau de poten- tiel des conducteurs de bit de bloc de lecture RBL31 - RBL34 n'est pas augmenté, ce qui fait que l'opération de lecture dans la mémoire SRAM peut être effectuée avec une vitesse élevée. Dans ce cas, le niveau de potentiel de sortie de la cellule de mémoire est supérieur au niveau de potentiel de sortie de chacun des circuits amplificateurs-séparateurs 180 - 183 du circuit de pile d'attaque de bus de bloc 62, ce qui fait qu'il n'est pas nécessaire de satisfaire la condition de tension de seuil des circuits amplificateurs-sépara- teurs 161-164 de l'amplificateur de lecture de bloc 61. Par conséquent, il est possible d'améliorer la marge concernant les conditions du processus de fabri- cation de la mémoire SRAM ainsi que la marge de fonc- tionnement de la mémoire SRAM par rapport à la tension d'alimentation. De plus, dans le mode de réalisation présent, le signal de commande de pile d'attaque de bus principal MCL est commandé de façon à être au niveau bas "B" pendant une période qui comprend un intervalle de temps au cours duquel des données présentes dans les cellules de mémoire 113 - 116 sont lues et transmises aux conducteurs de bit principaux MBL1 - MBL4 (voir les parties (F) et (G) de la figure ). Pendant cette période, le circuit de pile d'atta- que de bus principal 65 est inactif. Après que les données se trouvant dans les cellules de mémoire 113 - 116 ont été transmises aux conducteurs de bit princi- paux MBL1 - MBL4, le signal de commande de pile d'attaque de bus principal MCL est commandé de façon à être au niveau haut "H" (voir les parties (F) et (G) de la figure 25). Par conséquent, à ce moment, le circuit de pile d'attaque de bus principal 65 est activé et le niveau de potentiel des conducteurs de bit principaux de lecture MBL1 - MBL4 est maintenu, par le circuit de pile d'attaque de bus principal 65, à un niveau correspondant aux données lues. Il en résulte que même si un signal d'adresse de bloc identifiant une adresse de bloc qui ne sélectionne aucun des blocs de cellules de mémoire 48, 49 et 50 est appliqué à la mémoire SRAM, le courant de traver- sée ne circule pas à travers les circuits amplifica- teurs-séparateurs 192 - 195 de l'amplificateur de lecture principal 64. En outre, dans le mode de réalisation présent, le signal de commande de pile d'attaque de bus principal MCL est commandé de façon à être au niveau bas "B" pendant une période qui comprend un intervalle de temps au cours duquel des données lues qui sont appliquées au conducteur de bit de lecture de la cellule de mémoire sélectionnée, sont transmises vers les conducteurs de bit principaux MBL1 - MBL4 par l'intermédiaire d'un amplificateur de lecture de bloc correspondant (voir les parties (F) et (G) de la figure 25). Pendant cette période, le circuit de pile d'attaque de bus principal est inactif, c'est-à-dire que le noeud d'entrée/sortie du circuit de pile d'attaque de bus principal 65 est dans l'état à haute impédance. Il en résulte que même si des données ayant un niveau de potentiel opposé au niveau de potentiel auquel les conducteurs de bit principaux MBL1 - MBL4 sont maintenus, sont transmises vers les conducteurs de bit principaux MBL1 - MBL4, aucun courant ne cir- cule à partir des circuits amplificateurs-séparateurs - 203 du circuit de pile d'attaque de bus princi- pal 65 vers les conducteurs de bit principaux MBL1 - MBL4, et inversement. Par conséquent, conformément au mode de réalisation présent, le temps nécessaire pour inverser le niveau de potentiel du circuit de pile d'attaque de bus principal 65 n'est pas augmenté. L'opération de lecture peut donc être effectuée avec une vitesse élevée. Dans ce cas, le niveau de potentiel de sortie des conducteurs de bit de bloc RBL1l - RBL14, RBL21 - RBL24 ou RBL31 - RBL34 est supérieur au niveau de potentiel des circuits amplificateurs-séparateurs - 203 du circuit de pile d'attaque de bus princi- pal 65, ce qui fait qu'il n'est pas nécessaire de satisfaire la condition de tension de seuil des cir- cuits amplificateurs-séparateurs 192 - 195 de l'ampli- ficateur de lecture principal 64. Par conséquent, il est possible d'améliorer les marges des conditions de processus de fabrication de la mémoire SRAM ainsi que la marge de fonctionnement de la mémoire SRAM vis-à- vis de la tension d'alimentation. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comprend: un ensemble de cellules de mémoire (81, 82...); des moyens de sélec- tion (52-58, 63) pour sélectionner, conformément à une information d'adresse, une cellule de mémoire parmi l'ensemble de cellules de mémoire (81, 82...); un conducteur de données (MBL1...) auquel l'ensemble de cellules de mémoire sont connectées, des données qui sont lues dans la cellule de mémoire sélectionnée par les moyens de sélection étant transmises par ce conducteur de données; un amplificateur (64), connecté au conducteur de données, pour amplifier les données qui sont transmises par le conducteur de données; un circuit de mémorisation (65), connecté au conducteur de données, pour mémoriser un niveau de potentiel de données qui a été appliqué au conducteur de données; et des moyens de commande (71, 76-79) connectés au circuit de mémorisation (65), pour commander le circuit de mémorisation de façon que ce dernier soit inactif pendant une période prédéterminée comprenant un intervalle de temps au cours duquel le conducteur de données reçoit des données qui sont lues dans la cellule de mémoire. 2. Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce qu'il existe un cas dans lequel une cellule de mémoire qui est identifiée par l'information d'adresse n'est pas présente dans l'ensemble de cellules de mémoire (81, 82...) et le conducteur de données (MBL1...) peut être dans un état flottant lorsque la cellule de mémoire qui est identifiée par l'information d'adresse n'est pas présente dans l'ensemble de cellules de mémoire, et en ce que l'amplificateur (64) est un amplificateur de lecture à travers lequel un courant circule si le conducteur de données est dans l'état flottant. 3. Dispositif de mémoire à semiconducteurs selon la revendication 2, caractérisé en ce que l'amplificateur de lecture (65) comprend un inverseur CMOS. 4. Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que le circuit de mémorisation (65) comprend un circuit, formé par un nombre pair d'inverseurs qui sont connec- tés de manière cyclique, ayant un point d'entrée/ sortie qui est connecté au conducteur de données (MBL1...). 5. Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que les moyens de commande comprennent des moyens de généra- tion de signal (71) qui sont destinés à générer un signal de commande sur la base d'un signal d'horloge qui est fourni par une unité externe, et des moyens d'application (76, 77, 78, 79) qui sont destinés à appliquer le signal de commande au circuit de mémorisation (65), de façon que ce circuit de mémori- sation soit commandé sur la base du signal de com- mande. 6. Dispositif de mémoire à semiconducteurs selon la revendication 4, caractérisé en ce que les moyens de commande comprennent des moyens de généra- tion de signal (71) qui sont destinés à générer un signal de commande sur la base d'un signal d'horloge qui est fourni par une unité externe, et des moyens d'application (76, 77, 78, 79) qui sont destinés à appliquer le signal de commande au circuit de mémorisation (65), de façon que le point d'entrée/ sortie du circuit de mémorisation (65) soit commandé par le signal de commande pour être dans un état à haute impédance pendant la période prédéterminée comprenant l'intervalle de temps au cours duquel le conducteur de données reçoit les données qui sont lues dans la cellule de mémoire. 7. Dispositif de mémoire à semiconducteurs selon la revendication 5, caractérisé en ce que les moyens d'application (76, 77, 78, 79) comprennent une ligne de transmission (78, 79) par l'intermédiaire de laquelle le signal de commande est transmis au circuit de mémorisation (65), l'instant auquel le signal de commande atteint le circuit de mémorisation (65) étant commandé par une capacité de câblage de la ligne de transmission, de façon que le circuit de mémorisation (65) soit inactif pendant la période prédéterminée. 8. Dispositif de mémoire à semiconducteurs selon la revendication 6, caractérisé en ce que les moyens d'application (76, 77, 78, 79) comprennent une ligne de transmission (78, 79) par l'intermédiaire de laquelle le signal de commande est transmis au circuit de mémorisation (65), l'instant auquel le signal de commande atteint le circuit de mémorisation (65) étant commandé par une capacité de câblage de la ligne de transmission, de façon que le point d'entrée/sortie du circuit de mémorisation (65) soit dans l'état à haute impédance pendant la période prédéterminée. 9. Dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comprend: un ensemble de cellules de mémoire (81, 82...); des moyens de sélec- tion (52-58, 63) destinés à sélectionner, conformément à une information d'adresse qui est fournie par une unité externe, des cellules de mémoire parmi l'ensem- ble de cellules de mémoire (81, 82...), dans des conditions dans lesquelles il existe un cas o des cellules de mémoire identifiées par l'information d'adresse qui est fournie par l'unité externe ne sont pas présentes dans l'ensemble de cellules de mémoire; un ensemble de conducteurs de données (MBL1..., RBLl ) auxquels l'ensemble de cellules de mémoire sont connectées, des données qui sont lues dans les cellu- les de mémoire sélectionnées par les moyens de sélec- tion étant transmises par cet ensemble de conducteurs de données, dans des conditions dans lesquelles il y a une possibilité que certains des conducteurs de l'ensemble de conducteurs de données soient dans un état flottant lorsque des cellules de mémoire qui sont identifiées par l'information d'adresse ne sont pas présentes dans l'ensemble de cellules de mémoire (81, 82...); un amplificateur (64) connecté à chacun des conducteurs de l'ensemble de conducteurs de données, pour amplifier les données qui sont transmises par le conducteur de données considéré; un circuit de mémo- risation (62, 65) connecté à chaque conducteur de l'ensemble de conducteurs de données pouvant être dans l'état flottant lorsque les cellules de mémoire qui sont identifiées par l'information d'adresse ne sont pas présentes dans l'ensemble de cellules de mémoire, pour mémoriser un niveau de potentiel de données qui a été appliqué à chacun des conducteurs de données; et des moyens de commande (71, 73, 74, 76- 79), connectés au circuit de mémorisation, pour commander le circuit de mémorisation de façon que celui-ci soit inactif pendant une période prédéterminée comprenant un inter- valle de temps au cours duquel chacun des conducteurs de données reçoit des données qui sont lues dans une cellule de mémoire. 10. Dispositif de mémoire à semiconducteurs selon la revendication 9, caractérisé en ce que l'ensemble de conducteurs de données comprend des premiers conducteurs de données (MBL1...) et des seconds conducteurs de données (RBL1l...) qui partent de chacun des premiers conducteurs de données. 11. Dispositif de mémoire à semiconducteurs selon la revendication 10, caractérisé en ce que les moyens de commande comprennent des moyens de généra- tion de signal (71) qui sont destinés à générer un premier signal de commande et un second signal de commande sur la base d'un signal d'horloge qui est fourni par une unité externe, des premiers moyens d'application (76-79) pour appliquer le premier signal de commande au circuit de mémorisation (65) connecté à chacun des premiers conducteurs de données, et des seconds moyens d'application (73, 74) pour appliquer le second signal de commande au circuit de mémorisa- tion (62) connecté à chacun des seconds conducteurs de données, de façon que le circuit de mémorisation (65) qui est connecté à chacun des premiers conducteurs de données soit commandé par le premier signal de com- mande et que le circuit de mémorisation (62) qui est connecté à chacun des seconds conducteurs de données soit commandé par le second signal de commande. 12. Dispositif de mémoire à semiconducteurs selon la revendication 11, caractérisé en ce que les premiers moyens d'application comportent une première ligne de transmision (78, 79) par l'intermédiaire de laquelle le premier signal de commande est transmis au circuit de mémorisation (65) connecté à chacun des premiers conducteurs de données, l'instant auquel le premier signal de commande atteint le circuit de mémorisation (65) étant commandé par une capacité de câblage de la première ligne de transmission (78, 79), de façon que le circuit de mémorisation soit inactif pendant la période prédéterminée. 13. Dispositif de mémoire à semiconducteurs selon la revendication 12, caractérisé en ce que les seconds moyens d'application (73, 74) comportent une seconde ligne de transmision (74) par l'intermédiaire de laquelle le second signal de commande est transmis au circuit de mémorisation (62) connecté à chacun des seconds conducteurs de données, l'instant auquel le second signal de commande atteint le circuit de mémorisation (62) étant commandé par une capacité de câblage de la seconde ligne de transmission (74), de façon que le circuit de mémorisation soit inactif pendant la période prédéterminée.