FR 2707789 A1 19950120 FR 9408728 A 19940713 La présente invention concerne de façon générale les dispositifs de mémoire à semiconducteur et, plus particulièrement, un dispositif de mémoire à semiconducteur utilisé comme tampon numérique appliquant un retard à des données numériques et un procédé de lecture et d'écriture en relation avec le dispositif de mémoire à semiconducteur. Dans un appareil de traitement de données d'image, par exemple un télécopieur et un copieur numérique, qui manipule des données d'image numériques, on utilise une mémoire tampon de ligne pour mémoriser les données d'image. On utilise la mémoire tampon de ligne dans le but d'effectuer un traitement d'image comme par exemple d'améliorer le bord d'une image. On réalise cette amélioration en comparant les données d'image correspondant à une ligne particulière avec les données d'image correspondant à d'autres lignes qui comprennent une ou deux lignes avant la ligne considérée et une ou deux lignes après cette ligne. Aussi longtemps qu'on utilise la mémoire tampon de ligne en vue de l'application ci-dessus mentionnée, la mémoire tampon de ligne peut avoir pour seule fonction de lire et d'écrire à la même adresse. Toutefois, une mémoire tampon de ligne classique telle que représentée sur la figure 1 a pour fonction de lire et d'écrire à des adresses différentes. Par conséquent, la mémoire tampon de ligne classique comprenant un dispositif de mémoire à semiconducteur est dotée de deux accès, un pour la lecture et l'autre pour l'écriture. La figure 2 est un schéma de circuit montrant une cellule de mémoire qui comporte un accès de lecture et un accès d'écriture, la cellule de mémoire étant disposée dans la mémoire tampon de ligne classique qui est représentée sur la figure 1. Sur la figure 2, on constate en présence de transistors, entourés par des cercles, qui sont destinés à réaliser une cellule de mémoire du type à deux accès pour un dispositif de mémoire à semiconducteur, et qui s'ajoutent aux transistors nécessaires à la réalisation d'une cellule de mémoire à un seul accès. En raison de ces transistors supplémentaires, la mémoire tampon de ligne classique possède une aire qui est d'une fois et demie à trois fois plus grande que celle du dispositif de mémoire à semiconducteur doté d'un unique accès. Par conséquent, la mémoire tampon de ligne classique présente un coût de fabrication plus élevé que le dispositif de mémoire à semiconducteur possédant un unique accès. C'est un but général de l'invention de produire un dispositif de mémoire à semiconducteur amélioré et utile ainsi qu'un procédé de lecture et d'écriture, o le problème ci-dessus mentionné est éliminé. Un but plus particulier de l'invention est de produire un dispositif de mémoire à semiconducteur possédant une petite aire de puce, qui permet de réduire le coût de fabrication. Un autre but de l'invention est de produire un procédé de lecture et d'écriture de données pour le dispositif de mémoire à semiconducteur, par lequel on peut miniaturiser le dispositif de mémoire à semiconducteur. Selon un premier aspect de l'invention, il est proposé un dispositif de mémoire à semiconducteur possédant une unité de mémoire qui comprend des cellules de mémoire disposées suivant une matrice comprenant n rangées et m colonnes, o m>2 et n>l, chacune des cellules de mémoire ayant un unique accès et étant en mesure de mémoriser une donnée d'un mot unique comprenant au moins un bit, les cellules de mémoire qui sont disposées dans une colonne unique formant un bloc de cellules de mémoire, le dispositif de mémoire à semiconducteur comprenant: un moyen de sélection servant à sélectionner un groupe de deux cellules de mémoire, l'une venant d'un bloc de cellules de mémoire arbitraire et l'autre venant d'un bloc de cellules de mémoire différent; un moyen de lecture servant à lire le mot unique de donnée mémorisé dans l'une des deux cellules de mémoire, la donnée de mot unique de chacune des cellules de mémoire étant lue cycle par cycle; un moyen d'écriture servant à écrire la donnée de mot unique dans l'autre des cellules de mémoire au cours d'un unique cycle; et o une opération de lecture effectuée par le moyen de lecture et une opération d'écriture effectuée par le moyen d'écriture sur le groupe de deux cellules de mémoire sont exécutées au cours du même cycle, un autre groupe de deux cellules de mémoire étant sélectionné par le moyen de sélection, lorsque l'opération de lecture et l'opération d'écriture relatives à un cycle sont achevées, en vue de l'exécution d'un autre cycle de l'opération de lecture et de l'opération d'écriture, l'opération de lecture et l'opération d'écriture étant répétées au cours d'un nombre prédéterminé de cycles. Il est également prévu, selon un autre aspect de l'invention, un dispositif de mémoire à semiconducteur possédant un moyen de mémorisation qui comprend des cellules de mémoire disposées dans une matrice comprenant n rangées et m colonnes, o m>+2 et n>+l, chacune des cellules de mémoire ayant un unique accès et étant en mesure de mémoriser un unique mot de donnée comprenant au moins un bit, les cellules de mémoire disposées dans une unique colonne formant un bloc de cellules de mémoire, le dispositif de mémoire à semiconducteur comprenant: un moyen de sélection servant à sélectionner un groupe de cellules possédant respectivement des valeurs (s, t) et (s, t+1) de coordonnées matricielles consécutives, o 1 coordonnées matricielles des deux cellules de mémoire à sélectionner. De plus, il est proposé, selon un autre aspect de l'invention, un procédé d'écriture et de lecture de données pour un dispositif de mémoire à semiconducteur possédant un moyen de mémorisation qui comprend des cellules de mémoire disposées dans une matrice comprenant n rangées et m colonnes, o m>2 et n>l, chacune des cellules de mémoire ayant un unique accès et étant en mesure de mémoriser un unique mot de donnée comprenant au moins un bit, le procédé d'écriture et de lecture de données comprenant les opérations suivantes: a) sélectionner deux cellules de mémoire consécutives ayant des valeurs de coordonnées matricielles (s, t) et (s+1, t+1) dans la matrice, o 1 mémoire à sélectionner. Selon l'invention, chacune des cellules de mémoire prévues dans le dispositif de mémoire à semiconducteur peut être du type à un seul accès parce que la cellule de mémoire à lire et la cellule de mémoire dans laquelle il doit être écrit sont sélectionnées dans des blocs de cellules de mémoire différents, cette condition permettant d'effectuer l'opération de lecture et l'opération d'écriture en même temps, mais pour les cellules de mémoire disposées dans des blocs de cellules de mémoire différents. Ainsi, on peut miniaturiser le dispositif de mémoire à semiconducteur en obtenant un coût de fabrication réduit. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: la figure 1 est une illustration qui montre la structure d'un dispositif de mémoire à semiconducteur classique utilisé pour une mémoire tampon de ligne; la figure 2 est un schéma de circuit d'une partie du dispositif de mémoire à semiconducteur représenté sur la figure 1, o des cellules de mémoire du type à deux accès sont utilisées; la figure 3 est un schéma de principe simplifié d'un premier mode de réalisation d'un dispositif de mémoire à semiconducteur selon l'invention; la figure 4 est un schéma fonctionnel plus détaillé du premier mode de réalisation d'un dispositif de mémoire à semiconducteur selon l'invention; la figure 5 est un diagramme temporel servant à expliquer le fonction- nement du premier mode de réalisation de la figure 4; la figure 6 est un schéma fonctionnel détaillé d'un deuxième mode de réalisation d'un dispositif de mémoire à semiconducteur selon l'invention; la figure 7 est un schéma fonctionnel détaillé d'un troisième mode de réalisation d'un dispositif de mémoire à semiconducteur selon l'invention; la figure 8 est un diagramme temporel servant à expliquer le fonction- nement selon une variante du premier mode de réalisation de la figure 4; la figure 9A est un schéma de circuit montrant un exemple du circuit de sélection de sous-ligne de mot, notée "sub-WL", disposé dans les blocs de cellules de mémoire n 0 à n 2 de la figure 6; la figure 9B est un schéma de circuit montrant un exemple du circuit de sélection de sub- WL disposé dans le bloc de cellules de mémoire n 3 de la figure 6; la figure 10 est un schéma fonctionnel d'un dispositif de mémoire à semiconducteur selon l'invention, lequel dispositif est appliqué à un tampon de ligne; la figure 11 est un schéma fonctionnel d'un dispositif de mémoire à semiconducteur selon l'invention, dans lequel dispositif chaque cellule de mémoire comporte plusieurs bits; la figure 12 est un diagramme temporel servant à expliquer le fonctionnement du tampon de ligne de la figure 10; et la figure 13 est un diagramme temporel servant à expliquer une variante de fonctionnement du tampon de ligne de la figure 10. On va d'abord décrire un premier mode de réalisation d'un dispositif de mémoire à semiconducteur selon l'invention. La figure 3 est un schéma fonctionnel montrant ce premier mode de réalisation d'un dispositif de mémoire à semi- conducteur selon l'invention. Sur la figure 3, un moyen de mémorisation 8 comprend m (m>2) blocs de cellules de mémoire 1-0 à 1-M, chaque bloc de cellules de mémoire comprenant n (n>l1) cellules de mémoire. Chacune des (n. m) cellules de mémoire possède p (p>1) cellules de base qui sont chacune du type à un seul accès et qui mémorisent un bit unique, de façon à mémoriser une donnée d'un mot. Dans un mode de réalisation représenté sur la figure 11, le nombre p ci-dessus vaut "4", et le nombre n vaut également "4". Ainsi, le bloc de cellules de mémoire représenté sur la figure 11 est en mesure de mémoriser des données de 4 mots comprenant chacune 4 bits. Le moyen de mémorisation 8 possède m blocs de cellules de mémoire dotés de la structure ci-dessus mentionnée. Les cellules de base peuvent être des mémoires vives statiques (SRAM) ou des mémoires vives dynamiques (DRAM). On notera que les blocs de cellules de mémoire ci-dessus mentionnés 1-0 à 1-M pourront être ci-après appelés de façon globale des blocs de cellules de mémoire 1. On va maintenant décrire, en relation avec la figure 4, un premier mode de réalisation d'un dispositif de mémoire à semiconducteur selon l'invention. Le dispositif de mémoire à semiconducteur représenté sur la figure 4 comprend un circuit 2 de sélection de rangée, un circuit 3 de sélection de colonne, un circuit 4 générateur d'adresse, un circuit 5 d'entrée de données et un circuit 6 de sortie de données. Le circuit 2 de sélection de rangée sélectionne une rangée parmi n rangées formées par les blocs de cellules de mémoire 1. Le circuit 3 de sélection de colonne sélectionne l'un des blocs de cellules de mémoire 1. Le circuit 4 générateur d'adresse produit une donnée d'adresse en fonction d'un signal synchrone CK qui lui est fourni par un dispositif externe. La donnée d'adresse supérieure est fournie au circuit 2 de sélection de rangée, et la donnée d'adresse inférieure est fournie au circuit 3 de sélection de colonne. Le circuit 5 d'entrée de données applique des données d'écriture fournies par un dispositif externe à l'entrée du bloc sélectionné parmi les blocs de cellules de mémoire 1. Le circuit 6 de sortie de données délivre les données lues dans la cellule de mémoire à un dispositif externe. Le circuit 5 d'entrée de données et le circuit 6 de sortie de données réalise l'introduction et la délivrance de données relatives à la même adresse au cours d'un unique cycle en fonction du signal synchrone. On va maintenant décrire, en relation avec la figure 4, le détail du dispositif de mémoire à semiconducteur selon l'invention. Sur la figure 4, les parties qui sont identiques à des parties présentées sur la figure 3 et sur la figure 11 sont désignées par les mêmes numéros de référence, et leurs descriptions seront omises. La figure 4 montre un dispositif de mémoire à semiconducteur possédant seize cellules de mémoire MC n 1 à MC n F se répartissant en quatre blocs de cellules de mémoire 1-0 (indiqué par n' 1 sur la figure) à 1-3 (n 3 sur la figure). Chacune des cellules de mémoire MC n 1 à MC n F possède une cellule de base mémorisant une donnée de 1 bit (ci-après appelée la donnée de bit DO). Le bloc de cellules de mémoire n' 0 est formé par exemple par les cellules de mémoire MC n O, MC n 4, MC n 8 et MC n C, qui sont disposées suivant une colonne. Puisque chacune des cellules de mémoire mémorise une donnée de i bit, le circuit d'entrée de données 5 introduit et le circuit de sortie de données 6 délivre des données de i bit à chacun des blocs de cellules de mémoire 1. Par conséquent, le dispositif de mémoire à semiconducteur selon l'invention possède un unique circuit d'entrée de données et un unique circuit de sortie de données au contraire du dispositif de mémoire à semiconducteur représenté sur la figure 11 qui sera décrit ultérieurement. Dans le dispositif de mémoire à semiconducteur ci-dessus mentionné, la rangée qui part de la cellule de mémoire MC n O est appelée la rangée 1. La rangée qui part de la cellule de mémoire MC n 4 est appelée la rangée 2. La rangée qui part de la cellule de mémoire MC n 8 est appelée la rangée 3. La rangée qui part de la cellule de mémoire MC n C est appelée la rangée 4. La colonne qui part de la cellule de mémoire MC n O est appelée la colonne 1. La colonne qui part de la cellule de mémoire MC n i est appelée la colonne 2. La colonne qui part de la cellule de mémoire MC n 2 est appelée la colonne 3. La colonne qui part de la cellule de mémoire MC n 3 est appelée la colonne 4. Ainsi, par exemple, les coordonnées de position de la cellule de mémoire MC n 0 sont désignées par (rangée i x colonne 1); les coordonnées de position de la cellule de mémoire MC n 1 sont désignées par (rangée i x colonne 2); les coordonnées de position de la cellule de mémoire MC n 3 sont désignées par (rangée 1 x colonne 4); Ies coordonnées de position de la cellule de mémoire MC n 4 sont désignées par rangée 2 x colonne 1), les coordonnées de position de la cellule de mémoire MC n F sont désignées par (rangée 4 x colonne 4). Chacune des cellules de mémoire MC n 1 à MC n F est connectée à une paire de lignes de bit 10 prévue pour chacun des blocs de cellule de mémoire 1. Les paires de lignes de bit 10 sont respectivement connectées à des circuits de sélection de bloc d'écriture 11-0 à 11-3 et à des circuits de sélection de bloc de lecture 12-0 à 12-3. Chacun des circuits de sélection de bloc d'écriture 11-0 à 11-3 est connecté au circuit d'entrée de données 5 auquel la donnée de bit DO est fournie. Chacun des circuits de sélection de bloc de lecture 12-0 à 12-3 est connecté au circuit de sortie de données 6 par lequel la donnée de bits DO est délivrée. Les circuits de sélection de bloc d'écriture 11-0 à 11- 3 et les circuits de sélection de bloc de lecture 12-0 à 12-3 sont connectés au circuit 3 de sélection de colonne qui sera décrit ultérieurement. L'un des circuits de sélection de bloc d'écriture 11-0 à 11-3 est sélectionné par un signal de sélection de bloc d'écriture qui est fourni par le circuit 3 de sélection de colonne. La donnée de bit DO fournie par le circuit 5 d'entrée de données est envoyée à une des cellules de mémoire via les lignes de bit 10 de la colonne correspondant au circuit de sélection de bloc d'écriture qui a été sélectionné. Un des circuits de sélection de bloc de lecture 12-0 à 12-3 est sélectionné par un signal de sélection de bloc de lecture qui est fourni par le circuit 3 de sélection de colonne. La donnée de bit DO lue dans l'une des cellules de mémoire est envoyée au circuit 6 de sortie de données via les lignes de bit 10 de la colonne correspondant au circuit de sélection de bloc d'écriture qui a été sélectionné. Des circuits de précharge 13-0 à 13-3 sont connectés aux lignes de bit respectives de chacun des blocs de cellules de mémoire 1. L'action des circuits de précharge 13-0 à 13-3 commence lorsque le signal de sélection de bloc de lecture correspondant est fourni. Dans le présent mode de réalisation, le signal de sélection de bloc de lecture devant être fourni au circuit de sélection de bloc de lecture 12-0 correspondant au bloc de cellules de mémoire n 0 est également fourni au circuit de sélection de bloc de lecture 12-1 correspondant au bloc de cellules de mémoire n 1. Le signal de sélection de bloc de lecture devant être fourni au circuit de sélection de bloc de lecture 12-1 correspondant au bloc de cellules de mémoire n 1 est également fourni au circuit de sélection de bloc de lecture 12-2 correspondant au bloc de cellules de mémoire n 2. Le signal de sélection de bloc de lecture devant être fourni au circuit de sélection de bloc de lecture 12-2 correspondant au bloc de cellules de mémoire n 2 est également fourni au circuit de sélection de bloc de lecture 12-3 correspondant au bloc de cellules de mémoire n 3. Le signal de sélection de bloc de lecture devant être fourni au circuit de sélection de bloc de lecture 12-3 correspondant au bloc de cellules de mémoire n 3 est également fourni au circuit de sélection de bloc de lecture 12-0 correspondant au bloc de cellules de mémoire n 0. Des lignes de mot WL0 à WL3 sont également prévues pour une rangée respective de cellules de mémoire. Chacune des lignes de mot WL0 à WL3 est connectée à une borne d'entrée de l'un de plusieurs circuits de sélection de sous-ligne de mot, notée sub-WL, 14-0-0 à 14-3-3 prévus chacun pour l'une, respective, des cellules de mémoire MC n 1 à MC n' F. De plus, une borne d'entrée de chacun des circuits de sélection de sub-WL 14-0-0 à 14-3-3 est connectée au circuit 3 de sélection de colonne via l'une, respective, de plusieurs lignes BS0 à BS3 de signal de sélection de bloc. Une borne de sortie de chacun des circuits de sélection de sub-WL 14-0-0 à 14-3-3 est connectée aux sous-lignes de mot respectives SWL 0-0 à SWL 3-3 qui sont chacune connectée à l'une, respective, des cellules de mémoire MC n' 0 à MC n F. Il faut noter que, lorsque chacune des cellules de mémoire mémorise plusieurs bits, par exemple lorsque chacune des cellules de mémoire mémorise 4 bits, comme représenté sur la figure 11, quatre cellules de base sont connectées à chacune des sous-lignes de mot SWL 0-3 à SWL 3-3. Dans la structure ci-dessus mentionnée, par exemple, si un signal de sélection de rangée est fourni par le circuit 2 de sélection de rangée à la ligne de mot WLO, le signal de sélection de rangée est fourni aux circuits de sélection de sub-WL 14-0-0 à 14-0-3 correspondant à la rangée qui part de la cellule de mémoire MC n 0. Dans le même temps, si le signal de sélection de bloc est fourni par le circuit 3 de sélection de colonne à la ligne de signal de sélection de bloc BS0 prévue pour le bloc de cellules de mémoire n 0 correspondant à la colonne qui part de la cellule de mémoire MC n 0, seul le circuit de sélection de sub-WL 14- 0-0 placé à l'intersection de la ligne de mot WL0 et de la ligne de signal de sélection de bloc BS0 est activé. Par conséquent, une opération de lecture ou d'écriture sur la cellule de mémoire MC n 0 connectée au circuit de sélection sub-WL 14-0-0 qui a été activé peut être effectuée. On va maintenant décrire le fonctionnement du présent mode de réalisation. On va décrire une opération exécutée dans l'état du cycle 1 représenté sur la figure 5. Au cours du cycle.1, la ligne de mot WL0 est sélectionnée par le circuit 2 de sélection de rangée. Le signal de sélection de bloc d'écriture est fourni par le circuit 3 de sélection de colonne au circuit 11-0 de sélection de bloc d'écriture via la ligne de signal de sélection de bloc d'écriture WYO. De plus, le signal de sélection de bloc de lecture est fourni par le circuit 3 de sélection de colonne au circuit 12-1 de sélection de bloc de lecture via la ligne de signal de sélection de bloc de lecture RY1. En outre, le signal de sélection de bloc est fourni par le circuit 3 de sélection de colonne aux circuits de sélection de sub-WL 14-0-0 et 14-0-1 respectivement connectés aux cellules de mémoire MC n 0 et MC n 1 par l'intermédiaire des lignes de signal de sélection de bloc BS0 et BS1. Dans l'état ci-dessus mentionné, puisque le circuit de sélection de bloc d'écriture 11-0 et le circuit de sélection de bloc de lecture 12-1 sont dans l'état actif, et puisque la ligne de mot WL0 est également dans l'état actif, les circuits de sélection de sub-WL 14-0-0 et 14-0-1 sont tous deux dans l'état actif, si bien que les sous-lignes de mot SWL0-0 et SWL1-0 sont activées. Lorsque les éléments ci-dessus indiqués sont dans l'état actif, la donnée de bit DO, qui est la donnée mémorisée, est lue dans la cellule de mémoire MC n 1, et cette donnée lue est délivrée à un dispositif externe via le circuit 6 de sortie de données. Le signal de sélection de bloc de lecture qui est envoyé par le circuit de sélection de colonne au circuit de sélection de bloc de lecture 12-1 via la ligne de signal de sélection de bloc de lecture RY1 en vue de la sélection du circuit de sélection de bloc de lecture 13-1 est également envoyé au circuit de précharge 13-2. Par conséquent, le circuit de précharge 13-2 est activé, de sorte que les lignes de bit 10 prévues pour le bloc de cellules de mémoire n' 2 sont préchargées. De plus, la donnée de bit DO fournie par un dispositif externe via le circuit 5 d'entrée de données est écrite dans la cellule de mémoire MC n 0 du bloc de cellules de mémoire n 0 via le circuit de sélection de bloc d'écriture 11-0. A cet instant, une donnée d'entrée DI (1') relative à la cellule de mémoire MC n' 1 est également fournie par un dispositif externe, mais, toutefois, le circuit d'entrée de données 5 fournit la donnée d'entrée DI (1') à la cellule de mémoire MC n' 1 via la ligne de bit 10 lors du cycle 2 suivant, qui est représenté sur la figure 5. Comme on peut le voir sur la figure 5, dans le dispositif de mémoire à semiconducteur selon le présent mode de réalisation, une opération d'écriture de donnée se rapportant à la cellule de mémoire n(m-1) est effectuée lors du cycle n m pendant lequel une opération de lecture sur la cellule de mémoire n m est effectuée. Des opérations de lecture et d'écriture semblables sont répétées jusqu'à ce que le cycle 16 ait été exécuté. Comme ci-dessus mentionné, dans le présent mode de réalisation, les opérations de lecture et d'écriture relatives aux cellules de mémoire peuvent être exécutées dans le même cycle, bien que la cellule de mémoire de base comprenne un transistor du type à un seul accès. Par conséquent, le dispositif de mémoire à semiconducteur selon le présent mode de réalisation peut avoir une aire réduite par comparaison avec le dispositif de mémoire à semiconducteur classique du même type, si bien qu'on peut obtenir une vitesse de fonctionnement élevée et une consommation électrique faible pour le dispositif de mémoire à semiconducteur. Il faut noter que, alors que l'opération d'écriture de donnée est retardée d'un cycle du fait du circuit d'entrée de données 5 dans le mode de réalisation ci- dessus mentionné, il est possible d'obtenir, au lieu de ce qui était indiqué ci- dessus, que l'opération de lecture de données soit retardée d'un cycle par le circuit 6 de sortie de données. Un diagramme temporel relatif à ce cas est représenté sur la figure 8. Alors que, dans le mode de réalisation ci-dessus présenté, l'opération de lecture de donnée et l'opération d'écriture de donnée sont effectuées sur deux cellules de mémoire placées dans des blocs de cellules de mémoire adjacents, il est possible de choisir deux cellules de mémoire de façon arbitraire dans deux blocs de cellules de mémoire différents depuis la même rangée par l'envoi, dans des conditions appropriées, du signal de sélection de bloc, du signal de sélection de bloc de lecture et du signal de sélection de bloc d'écriture. De plus, alors que les opérations de lecture et d'écriture de données ont été décrites, dans un soucis de commodité, de façon à être exécutées séquentiel- lement par sélection de deux cellules de mémoire ayant des valeurs de coordonnées matricielles consécutives à l'aide du circuit 2 de sélection de rangée et du circuit 3 de sélection de colonne dans le présent mode de réalisation, la séquence d'opérations n'est pas limitée à cet ordre, et on peut sélectionner des cellules de mémoire arbitraires à partir de deuxblocs de cellules de mémoire adjacents pour l'opération exécutée dans le cycle suivant. En outre, le premier cycle relatif aux opérations de lecture et d'écriture peut commencer à partir de deux cellules de mémoire arbitraires et peut se terminer dans deux cellules de mémoire arbitraires. L'ordre de sélection des deux cellules de mémoire ne se répète pas nécessairement après qu'une séquence de sélection a été réalisée. On va maintenant décrire, en relation avec la figure 6, un deuxième mode de réalisation de l'invention. Sur la figure 6, les parties qui sont identiques à des parties présentées sur la figure 4 sont désignées par les mêmes numéros de référence, et leurs descriptions sont omises. Le deuxième mode de réalisation diffère du premier mode de réalisation en ce qui concerne les bornes d'entrée de circuits de sélection de sub- WL 20-0 à 20-3 prévus dans le bloc de cellules de mémoire n 3, et en ce qui concerne également des lignes de signal partant de la sortie du circuit de sélection de colonne 2. Dans la description ci-dessus présentée du premier mode de réalisation, les opérations de lecture et d'écriture de données ne sont pas limitées à des cellules de mémoire adjacentes. D'autre part, le deuxième mode de réalisation, de même qu'un troisième mode de réalisation qui sera décrit ultérieurement, se limite à effectuer les opérations de lecture et d'écriture de données sur des cellules de mémoire consécutives dans le même cycle. On va décrire le deuxième mode de réalisation en insistant sur la différence entre le premier mode de réalisation et le deuxième mode de réalisation. Sur la figure 6, une sortie d'un circuit de sélection de colonne 21 est connectée avec une ligne de signal Y0, laquelle est connectée à une entrée du circuit de sélection de bloc de lecture 12-0 prévu dans le bloc de cellules de mémoire n 0, au circuit de précharge 13-1 prévu dans le bloc de cellules de mémoire n' 1 et à une entrée du circuit de sélection de bloc d'écriture 11-3 prévu dans la cellule de mémoire n 3. La sortie du circuit 21 de sélection de colonne est également connectée à une ligne de signal Y1 connectée à une entrée du circuit de sélection de bloc de lecture 12-1 prévu dans le bloc de cellules de mémoire n 1, au circuit de précharge 13-2 prévu dans le bloc de cellules de mémoire né 2 et à une entrée du circuit de sélection de bloc d'écriture 11-0 prévu dans la cellule de mémoire n 0. La sortie du circuit de sélection de colonne 21 est également connectée à une ligne de signal Y2, elle-même connectée à une entrée du circuit de sélection de bloc de lecture 12-2 prévu dans le bloc de cellules de mémoire n 2, au circuit de précharge 13-3 prévu dans le bloc de cellules de mémoire n 3 et à une entrée du circuit de sélection de bloc d'écriture 11-1 prévu dans la cellule de mémoire n 1. La sortie du circuit 21 de sélection de colonne est également connectée à une ligne de signal Y3, elle-même connectée à une entrée du circuit de sélection de bloc de lecture 12-3 prévu dans le bloc de cellules de mémoire n* 3, au circuit de précharge 13-0 prévu dans le bloc de cellule de mémoire n 0 et à une entrée du circuit de sélectionde bloc d'écriture 11-2 prévu dans la cellule de mémoire n 2. On va maintenant décrire la connexion des circuits de sélection de sub- WL 20-0 à 20-3. La structure de chacun des circuits de sélection de sub- WL -0 à 20-3 est analogue à celle présentée sur la figure 7, c'est-à- dire que chacun des circuits de sélection de sub-WL 20-0 à 20-3 comprend un premier circuit ET, un deuxième circuit ET, et un circuit OU. Le premier circuit ET et le deuxième circuit ET sont connectés en parallèle. Les sorties du premier circuit ET et du deuxième circuit ET sont connectées au circuit OU. Chacun des circuits de sélection de sub-WL 20-0 à 20-3 possède 4 bornes d'entrée correspondant aux entrées des premier et deuxième circuits ET ci-dessus mentionnés. De la même façon que pour le premier mode de réalisation, une entrée du deuxième circuit ET de chacun des circuits de sélection de sub-WL -0 à 20-3 est connectée à la ligne de signal de sélection de bloc BS3. Une des entrées du premier circuit ET est connectée à la ligne de signal Y0. La ligne de mot WL0 est connectée à l'autre entrée du deuxième circuit ET du circuit de sélection de sub-WL 20-0 et la ligne de mot WL1 est connectée à l'autre entrée du premier circuit ET du circuit de sélection de sub-WL 20-0. La ligne de mot WL1 est connectée à l'autre entrée du deuxième circuit ET du circuit de sélection de sub-WL 20-1, et la ligne de mot WL2 est connectée à l'autre entrée du premier circuit ET du circuit de sélection de sub-WL 20-1. La ligne de mot WL2 est connectée à l'autre entrée du deuxième circuit ET du circuit de sélection de sub-WL 20-2, et la ligne de mot WL3 est connectée à l'autre entrée du premier circuit ET du circuit de sélection de sub-WL 20-2. La ligne de mot WL3 est connectée à l'autre entrée du deuxième circuit ET du circuit de sélection de sub-WL 20-3, et la ligne de mot WLO est connectée à l'autre entrée du premier circuit ET du circuit de sélection de sub-WL 20-3. Pour le reste, la structure du deuxième mode de réalisation est identique à celle du premier mode de réalisation, et on omettra sa description. Il faut noter que la structure particulière de chacun des circuits de sélection de sub-WL 20-0 à 20-3 n'est pas limitée à la structure cidessus mentionnée que représente la figure 7, et que l'on peut utiliser d'autres formes. On va maintenant décrire le fonctionnement du dispositif de mémoire à semiconducteur selon le deuxième mode de réalisation. Dans le deuxième mode de réalisation, les opérations de lecture et d'écriture de données sont effectuées pour deux blocs de cellules de mémoire consécutifs. Ainsi, l'opération d'écriture de donnée relative à l'une des cellules de mémoire prévues dans le bloc de cellules de mémoire n 0 est effectuée au cours d'un cycle associé à l'exécution de l'opération de lecture de donnée relative à l'une des cellules de mémoire prévues dans le bloc de cellules de mémoire n 1; l'opération d'écriture de donnée relative à l'une des cellules de mémoire prévues dans le bloc de cellule de mémoire n 1 est effectuée au cours d'un cycle associé à l'exécution de l'opération de lecture de donnée relative à l'une des cellules de mémoire prévues dans le bloc de cellules de mémoire n 2; l'opération d'écriture de donnée relative à l'une des cellules de mémoire prévue dans le bloc de cellules de mémoire n 2 est exécutée au cours d'un cycle associé à l'exécution de l'opération de lecture de donnée relative à l'une des cellules de mémoire prévues dans le bloc de cellules de mémoire n 3; l'opération d'écriture de donnée relative à l'une des cellules de mémoire prévues dans le bloc de cellules de mémoire n 3 est exécutée pendant un cycle associé à l'exécution de l'opération de lecture de donnée relative à l'une des cellules de mémoire prévues dans le bloc de cellules de mémoire n' 0. Dans le deuxième mode de réalisation, le signal de sélection de bloc d'écriture et le signal de sélection de bloc de lecture du premier mode de réalisation ci-dessus décrit n'ont pas besoin d'être produits, et, à leur place, on utilise un signal de sélection que l'on envoie à chacun des circuits de sélection de bloc d'écriture et des circuits de sélection de bloc de lecture via les lignes de signal Y0 à Y3 de façon à sélectionner les blocs de cellules de mémoire dans lesquels il faut écrire et lire. Dans le deuxième mode de réalisation, par exemple, l'opération d'écriture de donnée est exécutée sur la cellule de mémoire MC n' F tandis que l'opération de lecture de donnée relative à la cellule de mémoire MC n 0 est exécutée; dans le cycle suivant, l'opération d'écriture de donnée est exécutée sur la cellule de mémoire MC n' 0 tandis que l'opération de lecture de donnée relative à la cellule de mémoire MC n 1 est exécutée; dans le cycle suivant, l'opération d'écriture de donnée est exécutée sur la cellule de mémoire MC nô 1 tandis que l'opération de lecture de donnée relative à la cellule de mémoire MC n 2 est exécutée. L'opération effectuée sur les deux cellules de mémoire consécutives de la même rangée est identique à celle du premier mode de réalisation, et on omettra de la décrire. On va maintenant décrire un cas dans lequel l'opération d'écriture de donnée est exécutée sur la cellule de mémoire MC n 3 tandis que l'opération de lecture de donnée relative à la cellule de mémoire MC n 4 est exécutée. Le circuit 2 de sélection de rangée sélectionne et active la ligne de mot WL1. Comme ci-dessus mentionné, la ligne de mot WL1 est connectée à l'autre entrée du deuxième circuit ET du circuit de sélection de sub-WL 20-1, qui est également connectée à l'autre entrée du premier circuit ET du circuit de sélection de sub-WL 20-0. Lorsque la ligne de mot WL1 a été activée, un signal de sélection est fourni aux circuits de sélection de sub-WL 14-0-1, 14-1-1, 14-2-1, -1 et 20-0. Dans le même temps, le signal de sélection de bloc est fourni aux circuits de sélection de sub-WL 14-0-0 à 14-0-3 via la ligne de signal de sélection de bloc BS0, si bien que seul le circuit de sélection de sub-WL 14-0-1 est activé de façon à envoyer un signal à la sous-ligne de mot SWL 0-1. De plus, un signal de sélection est envoyé depuis le circuit de sélection de colonne 21 via la ligne de central YO. Par conséquent, le circuit de sélection de bloc de lecture 12-0 prévu pour le bloc de cellules de mémoire n' 0 et le circuit de sélection de bloc d'écriture 11-3 prévu pour le bloc de cellules de mémoire n 3 sont dans l'état actif. En outre, puisque la ligne de signal Y0 est connectée à la "première" entrée de chacun des circuits de sélection de sub-WL 20-0 à 20-3, et, puisque le circuit de sélection de sub-WL 20-0 reçoit le signal via la ligne de mot WL 1, le circuit de sélection de sub-WL 20-0 est également mis dans l'état actif afin d'envoyer un signal à la sous-ligne de mot SWL 3-0. Alors que le signal est également envoyé aux circuits de sélection de sub-WL 20-1 à 20-3 via la ligne de signal Y0, ces circuits de sélection de sub- WL ne sont pas activés, puisque les lignes de mot WL0, WL2 et WL3 ne sont pas dans l'état actif. Il faut noter que, même si le circuit de sélection de sub-WL 1-1 reçoit le signal via la ligne de mot activée WL1, le signal est fourni au deuxième circuit ET, et aucun signal n'est fourni à l'autre entrée du deuxième circuit ET. Par conséquent, aucun signal n'est envoyé à la sous-ligne de mot SWL 3-1 par le circuit de sélection de sub-WL 20-1. Avec le fonctionnement ci-dessus présenté, la donnée mémorisée dans la cellule de mémoire MC n 4 connectée à la sous-ligne de mot SWL 0-1 est envoyée au circuit de sortie de données 6 via les lignes de bit 10 et le circuit 12-0 de sélection de bloc de lecture. Au même moment, une donnée fournie par un dispositif externe est envoyée et mémorisée dans la cellule de mémoire MC n 3 connectée à la sous-ligne de mot SWL 3-0 via le circuit de sélection de bloc d'écriture 11-3 et les lignes de bit 10. On va maintenant décrire un cas dans lequel l'opération d'écriture de donnée est effectuée sur la cellule de mémoire MC n F prévue dans le bloc de cellules de mémoire n 0, tandis que l'opération de lecture de donnée relative à la cellule de mémoire MC n 0 prévue dans le bloc de cellule de mémoire n 0 est effectuée. Le circuit 2 de sélection de rangée sélectionne et active la ligne de mot WL0. Comme ci-dessus mentionné, la ligne de mot WL0 est connectée à l'autre entrée du deuxième circuit ET du circuit de sélection de sub-WL 20-0, et est également connectée à l'autre entrée du premier circuit ET du circuit de sélection de sub-WL 20-3. Lorsque la ligne de mot WL0 a été activée, un signal de sélection est fournie aux circuits de sélection de sub-WL 14-0- 0, 14-1-0, 14-2-0, 20-0 et 20-3. Au même moment, le signal de sélection de bloc est envoyé aux circuits de sélection de sub-WL 14-0-0 à 14-0- 3 via la ligne de signal de sélection de bloc BS0, si bien que seul le circuit de sélection de sub-WL 14-0-0 est activé de façon à envoyer un signal à la sous-ligne de mot SWL 0-0. De plus, un signal de sélection est envoyé depuis le circuit 21 de sélection de colonne via la ligne de signal YO. Par conséquent, le circuit de sélection de bloc de lecture 12- 0 prévu pour le bloc de cellules de mémoire n 0 et le circuit de sélection de bloc d'écriture 11-3 prévu pour le bloc de cellules de mémoire n 3 sont dans l'état actif. En outre, puisque la ligne de signal Y0 est connectée à la "première" entrée de chacun des circuits de sélection de sub-WL 20-0 à 20-3, et, puisque le circuit de sélection de sub-WL 20-3 reçoit le signal via la ligne de mot WL0, le circuit de sélection de sub-WL 20-3 est également activé pour envoyer un signal à la sous-ligne de mot SWL 3-3. Alors que le signal est également envoyé aux circuits de sélection de sub-WL 20-0 à 20-2 via la ligne de signal Y0, ces circuits de sélection de sub- WL ne sont pas activés puisque les lignes de mot WL1, WL2 et WL3 ne sont pas dans l'état actif. Il faut noter que, si le circuit de sélection de sub-WL 20-0 reçoit le signal via la ligne de mot activée WL0, ce signal est fourni au deuxième circuit ET, et il n'y a aucun signal appliqué à l'autre entrée du deuxième circuit ET. Par conséquent, aucun signal n'est envoyé à la sous-ligne de mot SWL 3-0 en provenance du circuit de sélection de sub-WL 20-0. Avec le fonctionnement ci-dessus décrit, la donnée mémorisée dans la cellule de mémoire MC n 0 connectée à la sous-ligne de mot SWL 0-0 est envoyée au circuit de données 6 via les lignes de bit 10 et le circuit de sélection de bloc de lecture 12-0. Dans le même temps, une donnée fournie par un dispositif externe est envoyée et mémorisée dans la cellule de mémoire MC n F connectée à la sous-ligne de mot SWL 3-3 via- le circuit 11-3 de sélection de bloc d'écriture et les lignes de bit 10. Comme ci-dessus mentionné, dans le dispositif de mémorisation à semiconducteur, grâce à la fixation d'un ordre pour les opérations de lecture et d'écriture de données, il n'est pas nécessaire de produire le signal de sélection de bloc d'écriture et le signal de sélection de bloc de lecture du premier mode de réalisation ci-dessus décrit, et, à leur place, on utilise un unique signal de sélection que l'on envoie à chacun des circuits de sélection de bloc d'écriture et des circuits de sélection de bloc de lecture via les lignes de signal Y0 à Y3 de façon à sélectionner les blocs de cellules de mémoire dans lesquels il faut écrire et lire. Par conséquent, il est possible de simplifier la structure du circuit 21 de sélection de colonne du deuxième mode de réalisation. Il faut noter que, même si l'opération de lecture de donnée est exécutée sur la cellule de mémoire possédant une valeur de coordonnée matricielle plus élevée dans la description ci-dessus présentée, il est possible que l'opération de lecture de donnée soit effectuée sur la cellule de mémoire ayant une valeur plus basse et que l'opération d'écriture de donnée soit effectuée sur la cellule de mémoire ayant une valeur de coordonnée matricielle plus grande. On va maintenant décrire, en relation avec la figure 7, un troisième mode de réalisation d'un dispositif de mémoire à semiconducteur selon l'invention. La figure 7 représente la structure du troisième mode de réalisation d'un dispositif de mémoire à semiconducteur selon l'invention. Sur la figure 7, les parties identiques à des parties présentées sur la figure 6 sont désignées par les mêmes numéros de référence, et leurs description sont omises. Sur la figure 7, les circuits de sélection de bloc de lecture 12-0 à 12-3, les circuits de sélection de bloc d'écriture 11-0 à 11-3, les circuits de précharge 13-0 à 13-3, les circuits de sélection de sub-WL 14-0-0 à 14-2-3, et les circuits de sélection de sub-WL 20-0 à 20-3, représentés sur les figures 4 ou 6, sont indiqués par des portes ou des éléments particuliers. Le troisième mode de réalisation diffère du deuxième mode de réalisation décrit ci- dessus en ce qui concerne la connexion des lignes de signal partant de la sortie d'un circuit 30 de sélection de colonne. Dans le deuxième mode de réalisation décrit ci-dessus, le signal de sélection de bloc est produit dans le circuit 21 de sélection de colonne, mais, toutefois, dans le troisième mode de réalisation, le signal de sélection de bloc est produit par des circuits OU 31, 32 et 33 et un inverseur 34 connectés aux lignes de signal Y0 à Y3, comme on peut le voir sur la figure 7. Les deux entrées du circuit OU 31 sont respectivement connectées aux lignes de signal Y0 et Y1, et la sortie du circuit OU 31 est connectée aux circuits de sélection de sub-WL 14-0-0 à 14-0-3 prévus dans le bloc de cellules de mémoire n' 0. Les deux entrées du circuit OU 32 sont respectivement connectées aux lignes de signal Y1 et Y2, et la sortie du circuit OU 32 est connectée aux circuits de sélection de sub-WL 14-1- 0 à 14-1-3 prévus dans le bloc de cellules de mémoire n 1. Les deux entrées du circuit OU 33 sont respectivement connectées aux lignes de signal Y2 et Y3, et la sortie du circuit OU 33 est connectée aux circuits de sélection sub-WL 14-2-0 à 14-2-3 prévus dans le bloc de cellule de mémoire n 2. L'entrée de l'inverseur 34 est connectée à la ligne de signal Y3, et sa sortie est connectée aux circuits de sélection de sub-WL 20-0 à -3 prévus dans le bloc de cellules de mémoire n 3. Dans la structure ci-dessus mentionnée, le signal de sélection de bloc est produit au moyen d'opérations des circuits OU 31, 32 et 33 et de l'inverseur 34. Les autres opérations effectuées dans les opérations de lecture et d'écriture de données du troisième mode de réalisation sont identiques à celles du deuxième mode de réalisation, et on omettra de les décrire. Une structure de circuit particulière pour chacun des circuits de sélection de sub-WL prévus dans les blocs de cellules de mémoire n 0 à n 2 des deuxième et troisième modes de réalisation est présentée sur la figure 9A. Une autre structure de circuit des circuits de sélection de sub-WL prévus dans le bloc de cellules de mémoire n' 3 est présentée sur la figure 9B. La figure 10 est un schéma fonctionnel d'un dispositif de mémoire à semiconducteur appliqué à un tampon de ligne. Le tampon de ligne présenté sur la figure 10 possède des cellules de mémoire permettant de mémoriser 5120 mots, chaque mot comprenant 8 bits. Les cellules de mémoire sont divisées en 32 blocs de cellules allant du n 0 au n 31, chaque bloc ayant 160 cellules de mémoire. La figure 11 représente un dispositif de mémoire à semiconducteur dans lequel chaque cellule de mémoire comprend 4 bits. Les cellules sont disposées suivant une matrice 4 x 4. On peut former le tampon de ligne représenté sur la figure 10 en faisant référence au dispositif à semiconducteur représenté sur la figure 11 et en faisant passer le nombre de bits de la cellule de mémoire de 4 à 8, en faisant passer le nombre de rangées de 4 à 160, et en faisant passer le nombre de colonne de 4 à 32. Dans le tampon de ligne représenté sur la figure 10, le reste de la structure est identique à celle du dispositif à semiconducteur de la figure 3, et les parties identiques à des parties représentées sur la figure 3 sont désignées par les mêmes numéros de référence. On va maintenant décrire le fonctionnement du tampon de ligne représenté sur la figure 10. Le tampon de ligne représenté sur la figure 10 effectue des opérations de lecture et d'écriture de données, de la même façon que les deuxième et troisième modes de réalisation ci-dessus décrits, en synchronisme avec un signal d'horloge CK qui est fourni au circuit 40 générateur d'adresse, de sorte qu'on concentrera la description suivante sur le fonctionnement global du tampon de ligne. On suppose que 5120 pixels sont compris dans une unique ligne de balayage (1H), et que le fonctionnement commence dans un état o aucune donnée n'est mémorisée dans aucune cellule de mémoire. La première donnée de pixels D(0), comprenant 8 bits, est mémorisée dans la cellule de mémoire prévue dans la première rangée du bloc de cellules de mémoire n 1 au cours du cycle 0, comme représenté sur la figure 12. Cette opération se répète jusqu'à ce que la donnée de pixels D(5119) soit mémorisée dans la cellule de mémoire prévue dans la 160e rangée du bloc de cellules de mémoire n 31. Une fois que l'opération d'écriture de donnée se rapportant à la donnée de pixels D(5119) s'est terminée, le circuit 40 générateur d'adresse est repositionné par un signal RST de façon à produire l'adresse "0". Au cours du cycle 0' faisant suite au cycle 5119, la première donnée de pixels D(0'), de la ligne de balayage suivante est mémorisée dans la cellule de mémoire prévue dans la première rangée du bloc de cellule de mémoire ne 0, et la donnée de pixels D(0) mémorisée dans la cellule de mémoire prévue dans la première rangée du bloc de cellules de mémoire n 0 est lue. Ces opérations sont répétées pour chacune des cellules de mémoire. Ainsi, le tampon de ligne présenté sur la figure 11 délivre des données correspondant à une unique ligne de balayage avec un retard correspondant à 1H, à savoir 5120 cycles. Par conséquent, le tampon de ligne représenté sur la figure 11 est une mémoire tampon du type FIFO (à savoir, premier entré, premier sorti), et est également un tampon de retard, associé à une unique ligne de balayage. De plus, comme représenté sur la figure 13, en modifiant la synchro- nisation de délivrance du signal courant au circuit 40 générateur d'adresse, on peut modifier le nombre de données de pixels incluses dans une seule ligne de balayage de façon à obtenir une valeur arbitraire, et on peut donc obtenir un tampon à retard pour n bits. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du dispositif et du procédé dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire à semiconducteur possédant un moyen de mémorisation qui comprend des cellules de mémoire (MC n 0 à MC n F) disposées suivant une matrice ayant n rangées et m colonnes, o m>2 et n> l, chacune des cellules de mémoire comprenant des cellules de base à un seul accès et étant en mesure de mémoriser une donnée de mot unique comprenant au moins 1 bit, les cellules de mémoire disposées suivant une unique colonne formant un bloc de cellules de mémoire, le dispositif de mémoire à semiconducteur étant caractérisé en ce qu'il comprend: des moyens de sélection (2, 3) servant à sélectionner un groupe de deux cellules de mémoire, une dans un bloc de cellules de mémoire arbitraire et l'autre dans un bloc de cellules de mémoire différent; des moyens de lecture (12-0 à 12-3, 10) servant à lire la donnée de mot unique mémorisée dans l'une desdites deux cellules de mémoire, la donnée de mot unique de chacune des cellules de mémoire étant lue cycle par cycle; des moyens d'écriture (11-0 à 11-3, 10) servant à écrire la donnée de mot unique dans l'autre des cellules de mémoire au cours d'un unique cycle; et o une opération de lecture effectuée par les moyens de lecture et une opération d'écriture effectuée par les moyens d'écriture sur le groupe de deux celilules de mémoire sont exécutées pendant le même cycle; un autre groupe de deux cellules de mémoire étant sélectionné par lesdits moyens de sélection, lorsque l'opération de lecture et l'opération d'écriture relatives à un cycle sont achevées, en vue de l'exécution d'un autre cycle de l'opération de lecture et de l'opération d'écriture, l'opération de lecture et l'opération d'écriture se répétant lors d'un nombre prédéterminé de cycles. 2. Dispositif de mémoire à semiconducteur selon la revendication 1, caractérisé en ce que lesdits moyens d'écriture comprennent des moyens de sélection de bloc d'écriture (11-0 à 11-3), respectivement connectés aux blocs de cellules de mémoire, afin de sélectionner, en fonction d'un signal de sélection de bloc d'écriture, un bloc de cellules de mémoire dans lequel est disposée ladite autre des deux cellules de mémoire dans laquelle une opération d'écriture doit être effectuée par lesdits moyens d'écriture; lesdits moyens de lecture comprennent des moyens de sélection de bloc de lecture (12-0 à 12-3), respectivement connectés aux blocs de cellules de mémoire, afin de sélectionner, en fonction d'un signal de sélection de bloc de lecture, un bloc de cellules de mémoire dans lequel est disposée la première citée desdites deux cellules de mémoire dans laquelle une opération de lecture doit être effectuée par lesdits moyens de lecture; et lesdits moyens de sélection comprennent des moyens de sélection de rangée (2) servant à sélectionner une rangée sur laquelle lesdites deux cellules de mémoire sont placées, et des moyens de sélection de colonne (3) servant à sélectionner au moins un bloc de cellules de mémoire dans lequel sont disposées les cellules de mémoire o les opérations de lecture et d'écriture doivent avoir lieu, lesdits moyens de sélection comprenant en outre des moyens servant à envoyer ledit signal de sélection de bloc d'écriture aux moyens de sélection de bloc d'écriture correspondant à un bloc de cellules de mémoire dans lequel est disposée ladite autre desdites deux cellules de mémoire o l'opération d'écriture doit avoir lieu, et des moyens servant à envoyer ledit signal de sélection de bloc de lecture auxdits moyens de sélection de bloc de lecture correspondant à un bloc de cellules de mémoire dans lequel est disposée la première citée desdites deux cellules de mémoire o une opération de lecture doit avoir lieu. 3. Dispositif de mémoire à semiconducteur selon la revendication 2, caractérisé en ce qu'il comprend en outre des moyens de précharge (13-0 à 13-3) servant à précharger une paire de lignes de bit (10) prévue pour chaque bloc de cellules de mémoire, ladite paire de lignes de bit étant connectée à chaque cellule de mémoire prévue dans un unique bloc de cellules de mémoire. 4. Dispositif de mémoire à semiconducteur selon la revendication 3, caractérisé en ce que ledit groupe de deux cellules de mémoire comprend des cellules de mémoire possédant des valeurs de coordonnées matricielles consécutives, les valeurs de coordonnées étant incrémentées d'une unité au cours de chaque cycle. 5. Dispositif de mémoire à semiconducteur selon la revendication 4, caractérisé en ce que lesdits moyens de précharge préchargent une paire de lignes de bit corespondant au bloc de cellules de mémoire dans lequel est disposée une cellule de mémoire dans laquelle une opération de lecture doit avoir lieu lors du cycle suivant. 6. Dispositif de mémoire à semiconducteur selon la revendication 1, caractérisé en ce que lesdits moyens de sélection de rangée comprennent des lignes de mot (WLO à WL3) prévues pour chaque rangée de la matrice, un signal de sélection de rangée étant envoyé par lesdits moyens de sélection de rangée à celle desdites lignes de mot qui correspond à la rangée dans laquelle sont disposées les cellules de mémoire o l'opération de lecture et l'opération d'écriture doivent avoir lieu; et lesdits moyens de sélection comprennent en outre des moyens de sélection de sous-ligne de mot (14-0-0 à 14-0-3), prévus pour chacune des cellules de mémoire, afin d'activer une sous-ligne de mot (SWL 0-0 à SWL 3-3) connectant lesdits moyens de sélection de sous-ligne de mot à la cellule de mémoire correspondante de façon que ladite cellule de mémoire correspondante soit activée, lesdits moyens de sélection de sous-ligne de mot activant ladite sous-ligne de mot lorsque le signal de sélection de rangée et le signal de sélection de bloc leur sont fournis en même temps. 7. Dispositif de mémoire à semiconducteur selon la revendication 6, caractérisé en ce qu'il comprend: des moyens (4) générateurs d'adresse, connectés auxdits moyens de sélection de rangée et auxdits moyens de sélection de colonne, afin de produire des données d'adresse correspondant aux valeurs de coordonnées matricielles devant être fournies auxdits moyens de sélection de rangée et auxdits moyens de sélection de colonne en fonction d'un signal synchrone fourni par un dispositif externe; des moyens (6) de sortie de données, connectés à chacun desdits moyens de sélection de bloc de lecture, afin de délivrer les données lues dans les cellules de mémoire; et des moyens (5) d'entrée de données, connectés aux moyens de sélection de bloc d'écriture, afin d'introduire, en provenance d'un dispositif externe, les données devant être écrites dans les cellules de mémoire. 8. Dispositif de mémoire à semiconducteur possédant un moyen de mémorisation qui comprend des cellules de mémoire (MC n 0 à MC n F) disposées suivant une matrice comprenant n rangées et m colonnes, o m>2 et n>l, chacune des cellules de mémoire comprenant une cellule de base à accès unique et étant en mesure de mémoriser une donnée de mot unique comprenant au moins 1 bit, des cellules de mémoire disposées dans une colonne unique formant un bloc de cellules de mémoire, le dispositif de mémoire à semiconducteur étant caractérisé en ce qu'il comprend: des moyens de sélection (2, 3) servant à sélectionner un groupe de cellules ayant respectivement des valeurs de coordonnées matricielles consécutives (s, t), et (s, t+l), o 1 coordonnées matricielles des deux cellules de mémoire à sélectionner. 9. Dispositif de mémoire à semiconducteur selon la revendication 8, caractérisé en ce que lesdits moyens d'écriture comprennent des moyens de sélection de bloc d'écriture (11-0 à 11-3), respectivement connectés aux blocs de cellules de mémoire, afin de sélectionner, en fonction d'un signal de sélection, un bloc de cellules de mémoire dans lequel est disposée ladite autre des deux cellules de mémoire o une opération d'écriture doit être effectuée par lesdits moyens d'écriture; lesdits moyens de lecture comprennent des moyens de sélection de bloc de lecture (12-0 à 12-3), respectivement connectés aux blocs de cellules de mémoire, afin de sélectionner, en fonction dudit signal de sélection, un bloc de cellules de mémoire dans laquelle est disposée la première citée desdites deux cellules de mémoire o une opération de lecture doit être effectuée par lesdits moyens de lecture; et lesdite moyens de sélection comprennent des moyens de sélection de rangée (2) servant à sélectionner une rangée dans laquelle est placée la cellule de mémoire o une opération de lecture doit avoir lieu, et des moyens de sélection de colonne (3) servant à sélectionner deux blocs de cellules de mémoire dans lesquels sont disposées les cellules de mémoire o une opération de lecture et une opération d'écriture doivent respectivement avoir lieu, lesdits moyens de sélection comprenant en outre des moyens servant à envoyer ledit signal de sélection auxdits moyens de sélection de bloc d'écriture correspondant au bloc de cellules de mémoire dans lequel est disposée la cellule de mémoire o une opération d'écriture doit avoir lieu, et aux moyens de sélection de bloc de lecture correspondant au bloc de cellules de mémoire dans lequel est disposée la cellule de mémoire o une opération de lecture doit avoir lieu. 10. Dispositif de mémoire à semiconducteur selon la revendication 9, caractérisé en ce qu'il comprend une paire de lignes de bit (10) prévue pour chaque bloc de cellules de mémoire, et des moyens de précharge (13- 0 à 13-3) servant à précharger celle desdites paires de lignes de bit qui correspond à un bloc de cellules de mémoire dans lequel est disposée la cellule de mémoire ayant une valeur de coordonnée matricielle faisant suite à celle de la cellule de mémoire en cours de lecture. 11. Dispositif de mémoire à semiconducteur selon la revendication 10, caractérisé en ce que lesdits moyens de précharge sont activés par ledit signal de sélection délivré par lesdits moyens de sélection de colonne. 12. Dispositif de mémoire à semiconducteur selon la revendication 11, caractérisé en ce que lesdits moyens de sélection de rangée comprennent des lignes de mot (WLO à WL3) prévues pour chaque rangée respective de la matrice, un signal de sélection de rangée étant envoyé depuis lesdits moyens de sélection de rangée à celle desdites lignes de mot qui correspond à la rangée dans laquelle est disposée la cellule de mémoire o une opération de lecture doit avoir lieu; et lesdits moyens de sélection comprennent en outre: des moyens de sélection de sous-ligne de mot (14-0-0 à 14-3-3), respectivement prévus pour les cellules de mémoire, afin d'activer une sous-ligne de mot (SWL 0-0 à SWL 3-3) connectant lesdits moyens de sélection de sous- ligne de mot à la cellule de mémoire correspondante, de façon que ladite cellule de mémoire correspondante soit activée, lesdits moyens de sélection de sous-ligne de mot activant ladite sous-ligne de mot lorsque le signal de sélection de rangée et le signal de sélection de bloc leur sont fournis en même temps. 13. Dispositif de mémoire à semiconducteur selon la revendication 12, caractérisé en ce que chacune desdites lignes de mot (WL1 à WL3) autres que celle prévue pour la première rangée est en outre connectée aux moyens de sélection de sous-ligne de mot correspondant à une cellule de mémoire possédant la valeur de coordonnée matricielle plus petite la plus rapprochée qui est prévue dans le bloc de cellules de mémoire correspondant à la meme colonne de la matrice, et la ligne de mot (WL0) prévue pour la première rangée est en outre connectée à la cellule de mémoire possédant la plus grande valeur de coordonnée matricielle qui est disposée dans le bloc de cellules de mémoire correspondant à la même colonne de la matrice. 14. Dispositif de mémoire à semiconducteur selon la revendication 13, caractérisé en ce que les moyens de sélection de sous-ligne de mot correspondant respectivement aux cellules de mémoire disposées dans chacun des blocs de cellules de mémoire sont connectées auxdits moyens de sélection de colonne via une ligne de signal de bloc respective, et une ligne de signal destinée à envoyer ledit signal de sélection auxdits moyens de sélection de bloc d'écriture prévus pour le bloc de cellules de mémoire correspondant à même colonne est en outre connectée aux moyens de sélection de sous-ligne de mot correspondant à chacune des cellules de mémoire disposées dans le bloc de cellules de mémoire correspondant à la même colonne, et en ce que: lesdits moyens de sélection de sous-ligne de mot activent la sous- ligne de mot correspondante lorsque le signal de sélection de rangée et le signal de sélection de bloc leur sont fournis en même temps ou bien lorsque le signal de sélection de rangée et le signal de sélection leur sont fournis en même temps. 15. Dispositif de mémoire à semiconducteur selon la revendication 14, caractérisé en ce qu'il comprend en outre: des moyens (4) générateurs d'adresse, connectés auxdits moyens de sélection de rangée et auxdits moyens de sélection de colonne, afin de produire des données d'adresse correspondant aux valeurs de coordonnées matricielles devant être fournies auxdits moyens de sélection de rangée et auxdits moyens de sélection de colonne en fonction d'un signal synchrone fourni par un dispositif externe; des moyens (6) de sortie de données, connectés à chacun desdits moyens de sélection de bloc de lecture, afin de délivrer les données lues dans les cellules de mémoire; et des moyens (5) d'entrée de données, connectés aux moyens de sélection de bloc d'écriture, afin d'introduire, depuis un dispositif externe, les données devant être écrites dans les cellules de mémoire. 16. Dispositif de mémoire à semiconducteur selon la revendication 8, caractérisé en ce que lesdits moyens d'écriture comprennent des moyens de sélection de bloc d'écriture, respectivement connectés aux blocs de cellules de mémoire, afin de sélectionner, en fonction d'un signal de sélection, un bloc de cellules de mémoire dans lequel est disposée ladite autre des deux cellules de mémoire o une opération d'écriture doit être effectuée par lesdits moyens d'écriture; lesdits moyens de lecture comprennent des moyens de sélection de bloc de lecture (12-0 à 12-3), respectivement connectés aux blocs de cellules de mémoire, afin de sélectionner, en fonction d'un signal de sélection, un bloc de cellules de mémoire dans lequel est disposée la première citée desdites deux cellules de mémoire o une opération de lecture doit être effectuée par lesdits moyens de lecture; et lesdits moyens de sélection comprennent des moyens (2) de sélection de rangée servant à sélectionner une rangée dans laquelle est disposée la cellule de mémoire o une opération de lecture doit avoir lieu, des moyens servant à envoyer ledit signal de sélection auxdits moyens de sélection de bloc d'écriture correspondant à un bloc de cellules de mémoire dans lequel est disposée la cellule de mémoire o une opération d'écriture doit avoir lieu, et aux moyens de sélection de bloc de lecture correspondant à un bloc de cellules de mémoire dans lequel est disposée la cellule de mémoire o une opération de lecture doit avoir lieu. 17. Dispositif de mémoire à semiconducteur selon la revendication 16, caractérisé en ce que lesdits moyens de sélection de rangée comprennent des lignes de mot prévues pour chaque rangée de la matrice, un signal de sélection de rangée étant envoyé depuis lesdits moyens de sélection de rangée à l'une desdites lignes de mot correspondant à la rangée dans laquelle est disposée la cellule de mémoire o une opération de lecture doit avoir lieu; lesdits moyens de sélection comprennent en outre des moyens de sélection de sous-ligne de mot, prévus pour chacune des cellules de mémoire, afin d'activer une sous-ligne de mot connectant lesdits moyens de sélection de sous- ligne de mot à la cellule de mémoire correspondante, de façon que ladite cellule de mémoire correspondante soit activée, lesdits moyens de sélection de sous-ligne de mot activant ladite sous-ligne de mot lorsque le signal de sélection de rangée et le signal de sélection leurs sont fournis en même temps; o le signal de sélection est fourni à chacun des moyens de sélection de sous-ligne de mot correspondant aux cellules de mémoire disposées dans deux blocs de cellules de mémoire dans lesquels sont disposées les cellules de mémoire o une opération d'écriture et une opération de lecture doivent avoir lieu. 18. Dispositif de mémoire à semiconducteur selon la revendication 17, caractérisé en ce qu'il comprend une paire de lignes de bit (10) prévue pour chaque bloc respectif de cellules de mémoire, et des moyens de précharge (13-0 à 13-3) servant à précharger celle desdites paires de lignes de bit qui correspond à un bloc de cellules de mémoire dans lequel est disposée la cellule de mémoire ayant la valeur de coordonnée matricielle qui fait suite à celle de la cellule de mémoire en cours de lecture. 19. Dispositif de mémoire à semiconducteur selon la revendication 17, caractérisé en ce que lesdits moyens de précharge sont activés par ledit signal de sélection délivré par lesdits moyens de sélection de colonne. 20. Dispositif de mémoire à semiconducteur selon la revendication 18, o chacune des lignes de mot (WL1 à WL3) autres que celle prévue pour la première rangée est en outre connectée aux moyens de sélection de sousligne de mot correspondant à une cellule de mémoire qui possède la valeur de coordonnée matricielle plus petite la plus rapprochée qui est disposée dans le bloc de cellules de mémoire correspondant à la même colonne de la matrice, et la ligne de mot (WLO) prévue pour la première rangée est en outre connectée à la cellule de mémoire ayant la valeur de coordonnée matricielle la plus grande qui est disposée dans le bloc de cellules de mémoire correspondant à la même colonne de la matrice. 21. Dispositif de mémoire à semiconducteur selon la revendication 19, caractérisé en ce que les moyens de sélection de sous-ligne de mot correspondant à chacune des cellules de mémoire disposées dans chacun des blocs de cellules de mémoire sont connectés auxdits moyens de sélection de colonne via une ligne respective de signal de bloc, et une ligne de signal destinée à envoyer ledit signal de sélection aux moyens de sélection de bloc d'écriture prévus pour le bloc de cellule de mémoire correspondant à la nème colonne est en outre connectée aux moyens de sélection de sous-ligne de mot correspondant à chacune des cellules de mémoire disposées dans le bloc de cellule de mémoire correspondant à la même colonne, et en ce que: lesdits moyens de sélection de sous-ligne de mot activent la sous- ligne de mot correspondante lorsque le signal de sélection de rangée et le signal de sélection de bloc leur sont fournis en même temps ou bien lorsque le signal de sélection de rangée et le signal de sélection leur sont fournis en même temps. 22. Procédé d'écriture et de lecture de données s'appliquant à un dispositif de mémoire à semiconducteur qui possède un moyen de mémorisation comprenant des cellules de mémoire (MC n 0 à MC n F) disposées dans une matrice comprenant n rangées et m colonnes o m>2 et n>l, chacune desdites cellules de mémoire comprenant une cellule de base à un seul accès et étant en mesure de mémoriser un unique mot de donnée comprenant au moins 1 bit, ledit procédé d'écriture et de lecture de données étant caractérisé en ce qu'il comprend les opérations suivantes: a) sélectionner deux cellules de mémoire, l'une dans une colonne arbitraire et l'autre dans une colonne différente; b) lire une donnée mémorisée dans la première citée desdites deux cellules de mémoire et écrire une donnée dans ladite autres desdites cellules de mémoire au cours d'un unique cycle; et c) répéter les opérations a) et b), lorsque l'opération b) a été achevée, les deux cellules de mémoire étant sélectionnées dans deux colonnes différentes à l'exclusion des colonnes dans lesquelles lesdites deux cellules de mémoire ont été sélectionnées lors de l'opération a) effectuée la précédente fois. 23. Procédé d'écriture et de lecture de données s'appliquant à un dispositif de mémoire à semiconducteur possédant un moyen de mémorisation qui comprend des cellules de mémoire (MC n 0 à MC n F) disposées dans une matrice qui comprend n rangées et n colonnes, o m>2 et n>l, chacune desdites cellules de mémoire comprenant une cellule de base à un seul accès et étant en mesure de mémoriser un unique mot de donnée comprenant au moins 1 bit, le procédé d'écriture et de lecture de données étant caractérisé en ce qu'il comprend les opérations suivantes: a) sélectionner deux cellules de mémoire consécutives ayant des valeurs de coordonnées matricielles (s, t) et (s+1, t+l) dans la matrice, o 1 lorsque t=l. b) lire la donnée de mot unique mémorisée dans l'une desdites deux cellules de mémoire, la donnée de mot unique de chacune desdites cellules de mémoire étant lue cycle par cycle; c) écrire la donnée de mot unique dans l'autre desdites cellules de mémoire au cours d'un unique cycle, une opération de lecture effectuée lors de l'opération b) et une opération d'écriture effectuée lors de l'opération c) étant effectuées au cours du même cycle; d) sélectionner un autre groupe de deux cellules de mémoire ayant des valeurs de coordonnées matricielles (s, t+l) et (s, t+2), lorsque l'opération de lecture et l'opération d'écriture relatives à un cycle sont achevées, afin d'effectuer un autre cycle de l'opération de lecture et de l'opération d'écriture, o s est incrémenté lorsque t atteint m, e) répéter les opérations b) à d) au cours d'un nombre prédéterminé de S cycles en incrémentant les valeurs de coordonnées matricielles des deux cellules de mémoire à sélectionner. 24. Procédé d'écriture et de lecture de données selon la revendication 23, caractérisé en ce que l'opération d'écriture est effectuée sur une cellule de mémoire disposée dans un bloc de cellules de mémoire correspondant à la (c-1)ème colonne; l'opération de lecture est effectuée sur une cellule de mémoire disposée dans un bloc de cellules de mémoire correspondant à la (c)ème colonne; une ligne de bit prévue pour les cellules de mémoire disposées dans le bloc de cellules de mémoire correspondant à la (c+1)ème colonne est préchargée pendant l'opération de lecture devant être effectuée; o 1 (c+1)=1, lorsque c=m.