FR 2699350 A1 19940617 FR 9312077 A 19931011 La présente invention se rapporte à des circuits intégrés semi- conducteurs et, plus particulièrement, à un circuit de conversion de niveau, incorporé dans un circuit du type Logique FET à Couplage Direct (que l'on appellera ci-après DCFL). En général, un circuit logique DCFL est un circuit logique construit en connectant des transistors à effet de champ, directement, en série ou en parallèle Dans ce circuit logique, des FET semi-conducteurs en Ga As métallique (que l'on appellera ci-après MESFET) ou des transistors à grande mobilité des électrons (que l'on appellera ci-après HEMT) sont employés en tant que transistors constituants Ce circuit logique est souvent attaqué par une alimentation en courant à -2 V Plus particulièrement, lorsque des signaux logiques entrent et sortent entre un circuit intégré semi-conducteur et un circuit externe, le niveau de ECL (Logique à Emetteurs Couplés) o le niveau haut VH est de -0,9 V et le niveau bas VL est de -1,7 V est employé en tant que niveau d'entrée/sortie des signaux logiques Le circuit intégré semi-conducteur a usuellement une structure o l'alimentation en courant à -2 V pour l'entrée et la sortie au niveau de ECL est fournie de l'extérieur Par conséquent, l'alimentation à -2 V elle-même est employée dans le circuit logique DCFL incorporé dans le circuit intégré semi-conducteur. Un circuit logique DCFL fonctionne suffisamment à une tension d'attaque de 1 V Par exemple, quand la tension de l'alimentation en courant à -2 V, qui est fournie de l'extérieur du circuit intégré semi-conducteur, est divisée à l'intérieur du circuit en 1 V entre la tension d'alimentation en courant VDD (OV) et VMM (-1 V) et 1 V entre la tension d'alimentation en courant VMM (-1 V) et VTT (-2 V), et que le circuit logique DCFL est attaqué à la tension d'attaque de 1 V, il y a réduction de la dissipation de puissance du circuit intégré semi-conducteur par diminution de la tension d'alimentation en courant et si l'on emploie un HEMT dans ce circuit logique, on évite également une augmentation du temps de retard. Cependant, quand on divise la tension de l'alimentation en courant à -2 V en deux parties, comme décrit ci-dessus, et que des circuits logiques prédéterminés sont attaqués respectivement par les tensions d'alimentation en courant VMM et VTT et par les tensions d'alimentation en courant VDD et VMM, le niveau d'entrée/sortie du circuit logique du côté plus basse tension, attaqué par les tensions d'alimentation en courant VMM et VTT est à un niveau haut VH d'environ -1,3 V et à un niveau bas VL d'environ -1,9 V D'autre part, le niveau d'entrée/sortie du circuit logique du côté plus haute tension attaqué, par les tensions d'alimentation en courant VDD et VMM est à un niveau haut VH d'environ - 0,3 V et à un niveau bas VL d'environ -0,9 V Par conséquent, les niveaux d'entrée/sortie sont défavorablement différents entre le circuit logique du côté plus haute tension et le circuit logique du côté plus basse tension Alors, dans le circuit intégré semi-conducteur conventionnel du type circuit logique DCFL, un circuit logique convertissant un niveau d'entrée/sortie (que l'on appellera ci-après également circuit de conversion de niveau) est prévu entre le circuit logique du côté plus basse tension et le circuit logique du côté plus haute tension. La figure 9 (a) est un schéma illustrant la construction logique d'un circuit logique DCFL conventionnel ayant un circuit de conversion du niveau, et la figure 9 (b) est un schéma illustrant un circuit spécifique du circuit logique DCFL Sur les figures, un circuit logique DCFL 200 comporte un inverseur 1 côté plus basse tension qui est attaqué par l'alimentation en courant VTT à -2 V et l'alimentation en courant VMM à -1 V, un inverseur 3 côté plus haute tension attaqué par l'alimentation en courant VMM à -1 V et l'alimentation en courant VDD à O V et un inverseur 2 de conversion de niveau qui transmet la sortie de l'inverseur 1 du côté plus basse tension à l'inverseur 3 du côté plus haute tension pour la conversion du niveau Là, les circuits sont conçus de manière qu'un noeud prédéterminé dans le circuit logique 200 devienne l'alimentation en courant VMM à -1 V par suite de l'alimentation en courant VDD à O V et de l'alimentation en courant VTT à -2 V qui sont fournies de l'extérieur. Comme le montre la figure 9 (b), un transistor de charge Q 4 et un transistor de commutation Q 5, constituant l'inverseur 1 côté plus basse tension, sont connectés en série entre l'alimentation en courant VTT à -2 V et l'alimentation en courant VMM à -1 V La porte du transistor Q 5 disposée du côté alimentation en courant VTT à -2 V et le noeud de connexion entre les transistors Q 4 et Q 5 forment, respectivement, un noeud d'entrée EN et un noeud de sortie NI de l'inverseur 1. Un transistor de charge Q 6 et un transistor de commutation Q 7, constituant l'inverseur 3 côté plus haute tension, sont connectés en série entre l'alimentation en courant VDD à O V et l'alimentation en courant VMM à -1 V. La porte du transistor Q 7 disposée du côté alimentation en courant VMM à -1 V et le noeud de connexion entre les transistor Q 6 et Q 7 forment, respectivement, un noeud d'entrée N 2 et un noeud de sortie SOR de l'inverseur 3. Un transistor de charge QI et un transistor de commutation Q 2, l'inverseur 2 de conversion de niveau, sont connectés en série entre l'alimentation en courant VDD à O V et l'alimentation en courant VTT à - 2 V La porte du transistor Q 2 qui est placée dans l'alimentation en VTT en courant à -2 V et le noeud de connexion entre les deux transistors forment, respectivement, le noeud d'entrée NI de l'inverseur de conversion de niveau 2 (le noeud de sortie de l'inverseur 1) et le noeud de sortie N 2 de l'inverseur 2 (le noeud d'entrée de l'inverseur 3) Dans le transistor de commutation Q 2, la résistance source à drain à l'état ou circuit (que l'on appellera ci-après résistance en circuit) est égale à peu près au dixième de la résistance source à drain du transistor de charge Q 1. Ici, comme on l'a décrit ci-dessus, on emploie, pour les transistors Qi,Q 2,Q 4 à Q 7, des MESFET en Ga As ou des HEMT Dans ces transistors, contrairement à un transistor métal oxyde semi-conducteur (MOS), il y a une jonction de Schottky entre la porte et la source (drain) et la tension à la barrière de Schottky est aux environs de 0,7 V Par ailleurs, les transistors Ql,Q 4 et Q 6 sont des transistors du type à appauvrissement et les transistors Q 2, Q 5 et Q 7 sont des transistors du type à enrichissement. La figure 10 (a) est pne vue en coupe transversale illustrant la structure d'un MESFET en Ga As conventionnel Sur cette figure, le MESFET 5 a une structure dans laquelle une électrode de source 6 et une électrode de drain 8 sont disposées sur une couche 5 b en Ga As du type N qui est disposée sur un substrat semi-isolant 5 a en Ga As et un espace prédéterminé est présent entre une électrode de porte 7 et les électrodes de source et de drain 6 et 8 Une jonction de Schottky se trouve entre l'électrode de porte 7 et la couche 5 a en Ga As du type n. La figure 10 (b) est une vue en coupe transversale illustrant la structure d'un transistor HEMT conventionnel Sur cette figure, un HEMT 15 a une structure dans laquelle une couche i 5 b en Ga As non dopé et une couche 15 c en Al Ga As dopé de Si sont disposées en succession sur un substrat semi-isolant i 5 a en Ga As Une électrode de source 16 et une électrode de drain 18 sont disposées sur la couche 15 c en Al Ga As et une électrode de porte 17 est disposée entre les électrodes 16 et 18 en étant espacée d'elles Comme dans le MESFET, une jonction de Schottky se trouve entre l'électrode de porte 17 et la couche 15 c en Al Ga As. On décrira maintenant le fonctionnement. Quand le noeud d'entrée EN de l'inverseur 1 est au niveau haut VH (-1,3 V), le niveau bas VL (-1,9 V) est émis au noeud de sortie Ni Alors, l'inverseur 2 reçoit ce niveau bas VL et émet le niveau haut VH (-0,3 V) Après introduction de ce niveau haut VH à l'inverseur 3, le noeud de sortie N 3 est au niveau bas V L (-0,9 V). D'autre part, quand le noeud d'entrée EN de l'inverseur 1 est au niveau bas VL (-1,9 V), le niveau haut VH (-1,3 V) sort au noeud de sortie NI Ainsi, le niveau au noeud de sortie N 2 de l'inverseur 2 est inversé au niveau bas VL (-1,8 V) Après introduction de ce niveau bas VL à l'inverseur 3, le noeud de sortie N 3 de l'inverseur 3 est au niveau haut VH (-0,3 V). Le niveau haut VH et le niveau bas VL au noeud de sortie de l'inverseur 2, dans les opérations ci-dessus décrites, sont respectivement aux environs de -0,3 V et -1,8 V comme décrit ci-dessous Plus particulièrement, quand le niveau bas VL (-1,9 V) est introduit au noeud d'entrée Ni de l'inverseur 2, c'est-à-dire la porte du transistor Q 2, celui-ci est hors circuit Là, un courant s'écoulant à travers le transistor Qi s'écoule à peine entre le drain et la source du transistor Q 2 et il s'écoule en un trajet de courant à travers la porte du transistor Q 7 à partir du drain du transistor Qi jusqu'à la source du transistor Q 7 Par conséquent, le niveau haut auquel l'inverseur 2 émet est à -0,3 V, c'est-à-dire plus haut que la tension de source du transistor Q 7 (-1 V), par la tension de la barrière de Schottky (environ 0,7 V). Quand le niveau haut VH (-1,3 V) est introduit au transistor Q 2, celuici est mis en circuit avec pour résultat une faible résistance source à drain qui est aux environs d'un dixième de la résistance source à drain du transistor Qi Par conséquent, la tension au noeud de sortie N 2 de l'inverseur 2 est à une valeur obtenue en divisant la différence de tension 2 V entre l'alimentation en courant VDD à OV et l'alimentation en courant VTT à -2 V par les résistances source à drain des transistors Q 2 et QI. Plus particulièrement, en supposant que la résistance source à drain du transistor de charge QI est R 1 (=i Or), qu'une autre résistance en circuit du transistor de commutation Q 2 est R 2 (=r), la tension V 2 au noeud de sortie de l'inverseur 2 est représentée comme suit: V 2 =-2 + 2 x R 2/(R 1 +R 2) 2 + 2 x r/l Ir _-1,8 Par conséquent, le niveau bas auquel l'inverseur 2 émet est d'environ -1,8 V. Comme on l'a décrit ci-dessus, le niveau à la sortie de l'inverseur 2 de conversion de niveau, comprenant les transistors Qi et Q 2, est au niveau haut VH aux environs de -0,3 V et au niveau bas VL aux environs de -1,8 V Par suite, l'oscillation de tension logique est d'environ 1,5 V. Cependant, comme le circuit logique DCFL fonctionne traditionnellement avec une oscillation de tension logique d'environ 0,6 V, si le circuit fonctionne avec une oscillation de tension logique d'environ 1,5 V, comme dans le cas de l'inverseur de conversion de niveau 2 ci-dessus décrit, cela diminue défavorablement la vitesse de fonctionnement En d'autres termes, dans l'inverseur 2, lors de l'inversion de sa sortie, des charges électriques sont stockées et drainées de la porte du transistor Q 7 ou analogue par les transistors Qi et Q 2 Cependant, si cette oscillation de tension logique de l'inverseur 2 augmente, les temps requis pour charger et décharger la porte du transistor Q 7 se trouvent défavorablement augmentés en réponse à une augmentation de l'oscillation de la tension logique et donc l'inverseur 2 ne fonctionne plus à vitesse rapide. La figure 1 de la demande de brevet publiée au Japon No 63-90918 révèle un circuit logique DCFL o un élément de charge Rl et un FET 1 de commutation sont connectés en série entre l'alimentation VDD à plus haute tension et l'alimentation en courant VSS à plus basse tension La porte du FET forme le noeud d'entrée et le noeud de connexion entre le FET et l'élément de charge forme le noeud de sortie Une résistance de charge R 2 et un FET 2 sont connectés en série l'un avec l'autre et en parallèle avec l'élément de charge Rl et le contrôle de contre- réaction négative du FET 2 est produit par le FET 3 de la sortie du circuit logique afin d'obtenir à la fois une grande vitesse de commutation et une marge de fonctionnement qui sont une relation de compromis Cependant, dans ce circuit logique, comme l'élément de commutation ou le trajet de contre-réaction pour les signaux doit charger la résistance de l'élément de charge, la construction du circuit pour l'ajustement du niveau de sortie est compliquée, ce qui augmente défavorablement la surface occupée par le circuit logique sur le substrat De plus, dans ce circuit logique, le niveau bas est augmenté en diminuant la valeur de résistance de l'élément de charge 1, ce qui augmente la dissipation de puissance dans le circuit. La présente invention a pour objet de procurer un circuit intégré semi- conducteur fonctionnant à une grande vitesse, en réduisant l'oscillation de tension logique d'un circ;uit de conversion de niveau, sans augmenter la dissipation de puissance et sans compliquer le circuit. Selon un premier aspect de la présente invention, dans le circuit intégré semi-conducteur, un noeud de sortie d'un circuit de conversion de niveau, attaqué par une première alimentation en courant et une seconde alimentation en courant à une tension différente, est bloqué à une tension supérieure à la tension au niveau bas qui est détentiinée selon la division de résistance d'un élément de charge et d'un élément de commutation qui sont connectés en série dans le circuit de conversion de niveau Par conséquent, l'oscillation de tension logique à la sortie du circuit de conversion de niveau est réduite, ce qui diminue les temps de charge et de décharge d'un noeud dentrée d'un circuit logique à un stade ultérieur du circuit de conversion de niveau Par suite, le circuit logique fonctionne à vitesse rapide Un circuit pour bloquer la tension au noeud de sortie est obtenu en connectant une diode en parallèle avec l'élément de charge. Dans l'état o le noeud de sortie est bloqué à une tension prédéterminée, aucun courant ne s'écoule à travers l'élément de charge, ce qui empêche le courant électrique d'être perdu. Selon un second aspect de la présente invention, dans le circuit intégré semi-conducteur, un élément de chute de tension, tel qu'une diode pour produire une tension à un niveau constant entre ses extrémités lors de sa mise en circuit, est inséré entre un élément de charge qui est connecté à la seconde alimentation en courant et un élément de commutation qui est connecté à la première alimentation en courant Par conséquent, quand l'élément de commutation est mis en circuit, la tension au noeud de sortie à l'autre côté extrême de l'élément de charge est décalée au second côté de l'alimentation en courant à partir d'une tension déterminée selon la division de résistance par la résistance de l'élément de charge et une résistance a l'état en circuit de l'élément de commutation, ce qui réduit l'oscillation de tension logique à la sortie du circuit de conversion de niveau Par suite, les temps requis pour charger et décharger un noeud d'entrée ou analogue des circuits logiques sont écourtés ce qui augmente la vitesse de fonctionnement Ce circuit logique fonctionnant à vitesse rapide est obtenu en connectant de plus l'élément de chute de tension, tel qu'une diode à une construction conventionnelle de circuit L'élément de chute de tension est connecté en série avec les autres éléments, ce qui n'augmente pas le courant de fonctionnement. Selon un troisième aspect de la présente invention, dans le circuit intégré semi-conducteur, un transistor de charge, ayant une largeur prédéterminée de porte, ou un certain nombre de transistors de charge qui sont connectés en parallèle, sont employés en tant qu'élément de charge de façon que la tension au noeud d'entrée du circuit de conversion de niveau puisse être une tension idéale quand l'élément de commutation est mis en circuit Par conséquent, le circuit de conversion de niveau fonctionne avec l'oscillation appropriée de tension logique. Selon un quatrième aspect de la présente invention, dans le circuit intégré semi-conducteur, on emploie un transistor de charge en tant qu'élément de chute de tension Par conséquent, la tension produite lors de la mise en circuit est plus importante que celle d'une diode, ce qui réduit encore l'oscillation de tension logique. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: les figures 1 (a) et 1 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit logique du type DCFL en tant que circuit intégré semi-conducteur selon un premier mode de réalisation de la présente invention; les figures 2 (a) et 2 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit NON-OU en tant qu'exemple du circuit logique des figures 1 (a) et 1 (b) selon un deuxième mode de réalisation de la présente invention; les figures 3 (a) et 3 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit logique du type DCFL selon un troisième mode de réalisation de la présente invention; les figures 4 (a) et 4 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique dun circuit NON-OU en tant qu'exemple du circuit logique des figures 3 (a) et 3 (b) selon un quatrième mode de réalisation de la présente invention; les figures 5 (a) et 5 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit logique du type DCFL pour ajuster une oscillation de tension logique du circuit logique des figures 3 (a) et 3 (b) selon un cinquième mode de réalisation de la présente invention; les figures 6 (a) et 6 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit logique du type DCFL pour ajuster une oscillation de tension logique du circuit logique des figures 3 (a) et 3 (b) selon un sixième mode de réalisation de la présente invention, la figure 6 (c) étant un schéma illustrant la structure d'un transistor constituant le circuit logique; les figures 7 (a) et 7 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit logique du type DCFL selon un septième mode de réalisation de la présente invention; les figures 8 (a) et 8 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit NON-OU en tant qu'exemple du circuit logique des figures 7 (a) et 7 (b) selon un huitième mode de réalisation de la présente invention; les figures 9 (a) et 9 (b) sont des schémas illustrant, respectivement, une construction logique et un circuit spécifique d'un circuit logique DCFL de l'art antérieur; et la figure 10 (a) est une vue en coupe transversale illustrant une structure d'un élément d'un MESFET conventionnel et la figure 10 (b) est une vue en coupe transversale illustrant une structure, d'un élément d'un HEMT conventionnel. Les figures 1 (a) et (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit logique du type DCFL en tant que circuit intégré semi-conducteur selon un premier mode de réalisation de la présente invention Sur les figures 1, les mêmes chiffres de référence que ceux des figures 9 (a) et 9 (b) désignent des pièces identiques ou correspondantes du circuit logique conventionnel 200 Un inverseur de conversion de niveau 10, incorporé dans un circuit logique 101 du type DCFL selon ce mode de réalisation, comporte un circuit de blocage 10 a qui bloque le noeud de sortie N 2 aux environs de -1,4 V quand le transistor de commutation Q 2 est mis en circuit. Dans ce circuit de blocage 1 ia, des diodes Dl et D 2, dont chacune a une tension de barrière de Schottky d'environ 0,7 V, sont connectées en série entre le noeud de sortie N 2 et l'alimentation en courant VDD à O V Les diodes respectives Dl et D 2 sont des diodes de Schottky, c'est- à-dire qu'elles ont une jonction métal à semi-conducteur. On décrira maintenant le fonctionnement. L'inverseur 1 côté plus basse tension et l'inverseur 3 côté plus haute tension fonctionnent de la même manière qu'on l'a décrit ci-dessus et seule la description sera donnée du fonctionnement de l'inverseur de conversion de niveau 10. Dans ce circuit logique 101 de ce mode de réalisation, les tensions VH au niveau haut et VL au niveau bas auxquelles émet l'inverseur 10 de conversion de niveau sont, respectivement, d'environ -0,3 V et -1,4 V Plus particulièrement, quand VL au niveau bas (-1,9 V) est introduite au noeud d'entrée Ni de l'inverseur 10 de conversion de niveau, le transistor de commutation Q 2 est hors circuit et comme dans le cas du circuit conventionnel, la tension à son noeud de sortie N 2 est de -0,3 V, ce qui est plus important que la tension de source du transistor Q 7 (-IV), par la tension à la barrière de Schottky (environ 0,7 V) Quand une tension VH au niveau haut (-1,3 V) est introduite au noeud d'entrée Ni de l'inverseur de converssion de niveau 10, le transistor de commutation Q 2 est mis en circuit avec pour résultat une faible résistance source à drain qui est à peu près de un dixième de la résistance source à drain du transistor de charge Qi. Là, la tension au noeud de sortie N 2 de l'inverseur convertisseur de niveau 10 est établie à -1,8 V par la résistance source à drain du transistor Q 2 et la résistance source à drain du transistor QI Si la tension entre l'anode de la diode Dl et la cathode de la diode D 2 est plus du double de la tension directe de la diode, un courant s'écoule le long dun trajet allant de l'alimentation en courant VDD à OV à l'alimentation en courant VTT à -2 V par les diodes Dl et D 2 et le transistor Q 2 Alors, le niveau de sortie de l'inverseur convertisseur de niveau 10 est aux environs de -1,4 V, c'est-à-dire plus faible que la tension d'alimentation en courant VDD (OV) d'une tension qui est le double de celle de la chute de tension directe de la diode. Ainsi, dans ce mode de réalisation, l'inverseur 10 comporte le transistor de charge Qi et le transistor de commutation Q 2 qui sont connectés en série entre la tension d'alimentation VDD à OV et la tension d'alimentation VTT à-2 V et les diodes Dl et D 2 connectées en série l'une à l'autre et en parallèle avec le transistor de charge Qi Par conséquent, quand le transistor de commutation Q 2 est mis en circuit, la tension au noeud de sortie N 2 de l'inverseur 10 se trouve bloquée à une tension plus faible que l'alimentation en courant VDD à OV d'environ le double de la tension à la barrière de Schotdty de la diode de façon que la tension VL au niveau bas soit d'environ -1,4 V, ce qui réduit l'oscillation de tension logique aux environs de 1,l V Par suite, les temps de charge et de décharge du noeud d'entrée de l'inverseur 3 se trouvent écourtés, ce qui augmente les vitesses de fonctionnement du circuit logique De plus, le circuit de blocage i Qa pour bloquer la tension au noeud de sortie est un circuit de construction simple avec les diodes Dl et D 2 connectées en parallèle avec le transistor de charge QI Quand le noeud de sortie N 2 est bloqué à une tension prédéterminée, aucun courant ne s'écoule à travers le transistor de charge QI, ce qui empêche également une consommation inutile de courant électrique. Les figures 2 (a) et 2 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit NON-OU d'un circuit logique du type DCFL selon un deuxième mode de réalisation de la présente invention Sur les figures, les mêmes chiffres de référence que ceux des figures 1 (a) et l(b) désignent des pièces identiques ou correspondantes Le chiffre de référence 102 désigne un circuit NON-OU d'un type de circuit DCFL selon ce mode de réalisation Un inverseur 1 ' côté plus basse tension, ayant la même construction que l'inverseur 1 côté plus basse tension, est attaqué par l'alimentation en courant VNIM à -1 V et l'alimentation en courant VTT à -2 V, qui comprend un MESFET de charge Q 4 ' et un MESFET de commutation 5 ' qui sont connectés en série entre l'alimentation en courant VMM à -1 V et l'alimentation en courant VTT à -2 V Un MESFET de commutation Q 2 ' est connecté en parallèle avec le MESFET de commutation Q 2 et il fait partie d'un inverseur 20 de conversion du niveau La porte du MESFET Q 2 ' est connectée à un noeud de sortie de l'inverseur 1 ' côté plus basse tension. Ce circuit NON-OU ayant cette structure a les mêmes effets que le circuit logique du premier mode de réalisation. Les figures 3 (a) et 3 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit logique du type DCFL selon un troisième mode de réalisation de la présente invention Sur les figures, les mêmes chiffres de référence que ceux des figures 1 (a) et 1 (b) désignent des pièces identiques ou correspondantes du circuit logique 101 du premier mode de réalisation Un inverseur 30 de conversion de niveau, utilisant un circuit logique 103 du type DCFL, comprend le transistor de charge QI connecté entre le noeud de sortie N 2 et l'alimentation en courant VDD à O V et une diode D 3 et le transistor de commutation Q 2 connecté en série entre le noeud de sortie N 2 et l'alimentation en courant VTT à -2 V La sortie de l'inverseur 1 côté plus basse tension est appliquée à une porte du transistor de commutation Q 2 La diode D 3, avec une jonction Schottky métal à semi-conducteur est à une tension directe d'environ 0,7 V. On donnera maintenant une description du fonctionnement. L'inverseur 1 côté plus basse tension et l'inverseur 3 côté plus haute tension fonctionnent de la même façon que ce qui a été décrit ci-dessus et on ne décrira que le fonctionnement de l'inverseur convertisseur de niveau 30. Dans le circuit logique 103 de ce mode de réalisation, la sortie de l'inverseur convertisseur de niveau 30 comprenant le transistor QI et Q 2 et la diode D 3 a un niveau haut VH d'environ -0,3 V et un niveau bas VL d'environ -1,2 V Plus particulièrement, quand le niveau bas VL (-1,9 V) est appliqué au noeud d'entrée Ni de l'inverseur convertisseur de niveau 30, le transistor de commutation Q 2 est mis hors circuit et, comme dans le circuit conventionnel , la tension au noeud de sortie N 2 de l'inverseur 30 est d'environ -0,3 V, c'est- à-dire plus haute que la tension de source du transistor Q 7 (-IV), du fait de la tension de barrière de Schottky (environ 0,7 V) Quand le niveau haut VH (-1,3 V) est appliqué au noeud d'entrée Ni de l'inverseur convertisseur de niveau , le transistor de commutation Q 2 est mis en circuit avec pour résultat une faible résistance source à drain qui est aux environs du dixième de la résistance source à drain du transistor Qi. Là, la tension directe entre l'anode et la cathode de la diode D 3 est denviron 0,7 V et, par conséquent, la tension de 2-0,7 = 1,3 V est divisée par la résistance source à drain du transistor QI et la résistance source à drain du transistor Q 2 Plus particulièrement, en supposant que la résistance source à drain du transistor de charge Qi est R 1 (= 1 Or),qu'une autre résistance en circuit du transistor de commutation Q 2 est R 2 (=r), la tension V 2 au noeud de sortie N 2 de l'inverseur 30 est représentée comme suit: V 2 = 1,3 + 1,3 x R 2/(RI+R 2) = 1,3 + 1,3 x r/l r -, -,2 Par conséquent, le niveau bas auquel l'inverseur 30 émet au noeud de sortie N 2 est d'environ -1,2 V, ce qui réduit l'oscillation de tension logique aux environs de 0,9 V. Ainsi, dans ce mode de réalisation, comme la diode D 3 est connectée en série avec le transistor de commutation Q 2 entre le noeud de sortie N 2 de l'inverseur convertisseur de niveau 30 et l'alimentation en courant VTT à -2 V, quand le transistor de commutation Q 2 est mis en circuit, la tension au noeud de sortie N 2, qui se trouve à une extrémité du transistor de charge Qi, augmente de la tension directe de la diode D 3 et l'oscillation de tension logique à la sortie de l'inverseur convertisseur de niveau 30 est réduite selon la tension accrue Par suite, les temps de charge et de décharge du noeud d'entrée N 2 de l'inverseur 3 côté plus haute tension sont écourtés, ce qui augmente la vitesse de fonctionnement de l'inverseur 30 De plus, comme ce circuit logique fonctionnant à vitesse rapide est obtenu uniquement grâce à l'addition de la diode D 3, qui est connectée en série entre le transistor de charge Qi et le il transistor de commutation Q 2, au circuit conventionnel 200, il n'y a pas d'augmentation du courant de fonctionnement. Les figures 4 (a) et 4 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit NON-OU d'un circuit logique du type DCFL selon un quatrième mode de réalisation de la présente invention Sur les figures, les mêmes chiffres de référence que ceux des figures 3 (a) et 3 (b) désignent des pièces identiques ou correspondantes à celles du troisième mode de réalisation Le chiffre de référence 104 désigne un circuit NON-OU d'un circuit logique du type DCFL selon ce mode de réalisation Dans ce circuit 104 du type NON-OU, le transistor de commutation Q 2 ' est de plus connecté en parallèle au transistor de commutation Q 2 de l'inverseur convertisseur de niveau 30 du troisième mode de réalisation et le noeud de sortie de r'inverseur 1 ' côté plus basse tension est connecté à la porte du transistor Q 2 '. Dans le circuit NON-OU ayant cette structure selon ce quatrième mode de réalisation, lorsqu'au moins l'une des sorties des inverseurs côté plus basse tension 1 et 1 ' est au niveau bas, le niveau haut et le niveau bas à la sortie de l'inverseur convertisseur de niveau 40 sont respectivement à -0,3 V et -1,2 V comme dans le cas du troisième mode de réalisation Quand les deux sorties des inverseurs côté plus basse tension 1 et 1 ' sont au niveau haut, le niveau bas auquel l'inverseur 40 émet est un peu plus bas que celui du troisième mode de réalisation. Plus particulièrement, quand les deux sorties des inverseurs côté plus basse tension 1 et 1 ' sont au niveau haut, 1,3 V, obtenue en soustrayant la tension directe de la diode D 3 ( 0,7 V) de la différence de tension ( 2 V) entre les alimentations en courant VDD et VTT, est divisée par la résistance source à drain du transistor de charge QI et la valeur combinée des résistances source à drain des transistors de commutation Q 2 et Q 2 ' qui sont connectés en parallèle. Là, en supposant que la résistance source à drain du transistor de charge QI est R 1 (=l Or), les résistances en circuit des transistors de commutation Q 2 et Q 2 ' sont R 2 ( r), la tension V 2 au noeud de sortie N 2 de l'inverseur 40 est représentée comme suit: V 2 -1,3 + 1,3 x R 2/2 / (RI + R 2/2) 1,3 + 1,3 x 0,5 r/10,5 r, -1,23 Par conséquent, le niveau bas auquel l'inverseur convertisseur de niveau émet est d'environ -1,23 V. Les figures 5 (a) et 5 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit logique du type DCFL selon un cinquième mode de réalisation de la présente invention Sur les figures, un inverseur convertisseur de niveau 50 utilisant un circuit logique 105 du type DCFL comporte des transistors de charge Qla et Qlb ayant une largeur prédéterminée de porte, qui sont connectés en parallèle l'un à l'autre en tant qu'éléments de charge, donc la tension au noeud de sortie N 2 peut être une tension idéale Le restant du montage est identique à celui du troisième mode de réalisation. Dans le cinquième mode de réalisation présentant cette construction, l'inverseur convertisseur de niveau 50 fonctionne à une tension mieux appropriée que dans le cas du troisième mode de réalisation. Les figures 6 (a) et 6 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit logique du type DCFL selon un sixième mode de réalisation de la présente invention La figure 6 (c) est une vue en perspective expliquant la structure d'un transistor de charge Qlc employé dans le circuit logique Sur les figures, un inverseur convertisseur de niveau 60 utilisant un circuit logique 106 du type DCFL comporte un transistor de charge Qlc ayant une largeur de porte Wg, comme cela est illustré à la figure 6 (c) de manière que la tension au noeud de sortie N 2 puisse être une tension idéale quand le transistor de commutation Q 2 est mis en circuit Le reste de la construction est identique au troisième mode de réalisation Sur la figure 6 (c), les mêmes chiffres de référence que ceux de la figure 10 (a) désignent des pièces identiques ou correspondantes. Dans le sixième mode de réalisation présentant cette construction, la résistance source à drain de la charge Qlc est établie à une valeur souhaitée par la largeur de porte Wg et l'inverseur 60 fonctionne de manière mieux appropriée que dans le cas du troisième mode de réalisation. Les figures 7 (a) et 7 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit logique du type DCFL selon un septième mode de réalisation de la présente invention Sur les figures, un inverseur convertisseur de niveau 70 utilisant un circuit logique 107 du type DCFL comporte un transistor de charge Q 3 du type à appauvrissement à la place de la diode D 3 utilisant l'inverseur convertisseur de niveau dans le circuit logique 103 selon le troisième mode de réalisation Ce transistor Q 3 est produit par la même méthode que le transistor Qi de façon à être de la même grandeur que celui-ci. On décrira maintenant le fonctionnement. Dans ce circuit logique 107, le niveau à la sortie de l'inverseur convertisseur de niveau 70 comprenant les transistors QI à Q 3 est à -0, 3 V du niveau haut VH et aux environs de -0,95 V du niveau bas VL. Plus particulièrement, lorsque le niveau bas VL (-1,9 V) est appliqué au noeud d'entrée Ni de l'inverseur 70, comme dans le cas du circuit logique 103 du troisième mode de réalisation, la tension au noeud de sortie N 2 est d'environ -0,3 V, ce qui est plus important que la tension de source du transistor Q 7 (-1 V) du fait de la tension de barrière de Schottky (environ 0,7 V) Quand le niveau haut VH (-1,3 V) est appliqué au noeud d'entrée Ni de l'inverseur 70, le transistor de commutation Q 2 de l'inverseur 70 est mis en circuit avec pour résultat une faible résistance source à drain qui est à peu près un dixième de la résistance source à drain du transistor de charge QI Là, on divise 2 V entre l'alimentation VDD en courant de O V et l'alimentation VTT en courant de -2 V par la résistance RI (= 10 r) du transistor de charge QI, la résistance R 3 (i Or) du transistor de charge Q 3 et la résistance à l'état passant R 2 (=r) du transistor de commutation Q 2 afin de produire la tension drain à source d'environ 0,95 V, respectivement, des transistors QI et Q 3 et la tension drain à source d'environ 0,1 V du transistor Q 2 Par suite, le niveau bas auquel l'inverseur 70 émet est d'environ -0,95 V, ce qui réduit l'oscillation de tension logique à 0,65 V, très près de l'oscillation de tension idéale de 0,6 V. Dans ce mode de réalisation, en employant le transistor Q 3 à la place de la diode D 3 selon le troisième mode de réalisation, l'oscillation de tension logique est réduite pour être proche de l'oscillation de tension logique idéale, en plus des avantages du troisième mode de réalisation. Les figures 8 (a) et 8 (b) sont des schémas illustrant, respectivement, un circuit spécifique et une construction logique d'un circuit NON-OU d'un circuit logique du type DCFL selon un huitième mode de réalisation de la présente invention Sur les figures, les mêmes chiffres de référence que ceux des figures 7 (a) et 7 (b) désignent des pièces identiques ou correspondantes au septième mode de réalisation Le chiffre de référence 108 désigne un circuit NON-OU d'un circuit logique du type DCFL selon ce mode de réalisation Dans ce circuit NON-OU 108, le transistor de commutation Q 2 ' est de plus connecté en parallèle avec le transistor de commutation Q 2 de l'inverseur convertisseur de niveau selon le septième mode de réalisation et la porte du transistor Q 2 ' est connectée au noeud de sortie de l'inverseur côté plus basse tension 1 '. Dans ce circuit NON-OU 108 présentant cette construction, quand on moins l'une des sorties der inverseurs côté plus basse tension 1 et 1 ' est au niveau bas, le niveau haut et le niveau bas auxquels l'inverseur convertisseur de niveau 80 émet sont, respectivement, de -0,3 V et -0,95 V, comme dans le cas du septième mode de réalisation Quand les deux sorties des inverseurs côté plus basse tension 1 et 1 ' sont au niveau haut, cependant, le niveau bas auquel l'inverseur convertisseur de niveau 80 émet est un peu plus bas que celui du septième mode de réalisation Plus particulièrement, quand les deux sorties des inverseurs côté plus basse tension 1 et l' sont au niveau haut, on divise 2 V entre l'alimentation en courant VDD et l'alimentation en courant VTT par la résistance source à drain du transistor de charge QI et une résistance combinée formée des résistances source à drain des transistors de commutation Q 2 et Q 2 ' qui sont connectés en parallèle l'un avec l'autre. Là, en supposant que la résistance source à drain du transistor de charge Qi est Ri (=l Or), la résistance source à drain du transistor de charge Q 3 est R 3 (=i Or) et les résistances à l'état passant des transistors de commutation Q 2 et Q 2 ' sont R 2 (=r), la tension V 2 au noeud de sortie N 2 de l'inverseur 80 peut être représentée comme suit: V 2 = -2 + 2 x (R 2/2 + (R 2/2 + R 3) / (RI + R 2/2 + R 3) 2 + 2 x ( 0,5 r + l Or) / (l Or + 0,5 r + l Or) 0,98. Par conséquent, dans ce circuit NON-OU 108, également, le niveau bas qu'émet l'inverseur convertisseur de niveau 80 est d'environ -0,98 V, ce qui réduit l'oscillation de tension logique à 0,68 V, très près de l'oscillation de tension logique idéale de 0,6 V. Par ailleurs, tandis qu'un circuit employant un transistor de charge ayant une largeur de porte prédéterminée en tant qu'élément de charge selon le cinquième mode de réalisation ou un circuit employant un certain nombre de transistors de charge connectés en parallèle en tant qu'éléments de charge s'applique aux troisième et quatrième modes de réalisation ci-dessus décrits, un tel circuit est également employé dans les septième et huitième modes de réalisation. REVENDICATIONS 1.Circuit semi-conducteur du type comportant une première alimentation en courant, une seconde alimentation en courant ayant une tension différente de celle de la première alimentation en courant, une troisième alimentation en courant produisant une tension intermédiaire, entre les première et seconde alimentations en courant, un premier circuit logique attaqué par la première alimentation en courant et la troisième alimentation en courant, un second circuit logique attaqué par la seconde alimentation en courant et la troisième alimentation en courant, un circuit convertisseur de niveau pour convertir un signal à la sortie dudit premier circuit logique et le transmettre audit second circuit logique, caractérisé en ce que: le circuit convertisseur de niveau ( 10) comprend: un élément de charge (QI) connecté entre un noeud de sortie (N 2) du circuit convertisseur de niveau( 10) et la seconde alimentation en courant (VDD), un élément de commutation (Q 2) connecté entre ledit noeud de sortie (N 2) et la première alimentation en courant (VTT) et mis en circuit ou hors circuit par les signaux à la sortie du premier circuit logique ( 1), et un circuit de blocage (l Oa) pour bloquer le noeud de sortie (N 2) à une tension plus haute qu'une tension au niveau bas déterminée selon la division de résistance par la résistance de l'élément de charge (Qi) et la résistance en circuit de l'élément de commutation (Q 2). 2 Circuit selon la revendication 1, caractérisé en ce que le circuit de blocage (l Oa) comprend deux diodes Schottky (Dl, D 2) qui sont connectées en série l'une avec l'autre et en parallèle avec l'élément de charge (Qi). 3 Circuit selon la revendication 1, caractérisé en ce que le circuit de conversion de niveau est un circuit NON-OU ( 20) comprenant un premier transistor (Q 2) ayant une porte et un second transistor (Q 2 ') ayant une porte, connectés en parallèle l'un à l'autre et servant d'élément de commutation, ledit premier circuit logique comprenant deux inverseurs ( 1, 1 ') ayant des bornes respectives de sortie qui sont connectées respectivement à la porte du premier transistor (Q 2) et à la porte du second transistor (Q 2 '). 4 Circuit semi-conducteur du type comportant une première alimentation en courant, une seconde alimentation en courant ayant une tension différente de celle de la première, une troisième alimentation en courant produisant une tension intermédiaire entre la première alimentation en courant et la seconde alimentation en courant, un premier circuit logique attaqué par la première alimentation en courant et la troisième alimentation en courant, un second circuit logique attaqué par la seconde alimentation en courant et la troisième alimentation en courant, un circuit convertisseur de niveau pour convertir le signal à la sortie du premier circuit logique et le transmettre au second circuit logique, caractérisé en ce que: le circuit convertisseur de niveau comprend: un élément de charge (Q 1) connecté entre un noeud de sortie (N 2) dudit circuit convertisseur de niveau et la seconde alimentation en courant (VDD), un élément de commutation (Q 2) dont une extrémité est connectée à la première alimentation en courant (VTT), mis en circuit et hors circuit par les signaux à la sortie du premier circuit logique ( 1); et un élément de chute de tension connecté entre le noeud de sortie (N 2) et l'autre extrémité de l'élément de commutation (Q 2) pour faire baisser une tension à un niveau constant entre ses deux extrémités lors de la mise en circuit. Circuit selon la revendication 4, caractérisé en ce que l'élément de chute de tension est une diode (D 3). 6 Circuit selon la revendication 5, caractérisé en ce que le circuit convertisseur de niveau est un circuit NON-OU ( 40) comportant un premier transistor (Q 2) ayant une porte et un second transistor (Q 2 ') ayant une porte, connectés en parallèle l'un à l'autre et servant d'élément de commutation et ledit premier circuit logique comprend deux inverseurs ( 1 et 1 ') ayant des bornes respectives de sortie qui sont respectivement connectées à la porte du premier transistor (Q 2) et à la porte du second transistor (Q 2 '). 7 Circuit selon la revendication 4, caractérisé en ce que plusieurs transistors de charge (Qla, Qlb), ayant une largeur prédéterminée de porte, sont connectés en parallèle les uns aux autres en tant qu'élément de charge de manière que la tension au noeud de sortie (N 2) d'un circuit convertisseur de niveau ( 50) à l'état en circuit dudit élément de commutation (Q 2) soit une tension idéale. 8 Circuit selon la revendication 4, caractérisé en ce que l'élément de charge est un transistor de charge (Qlc) ayant une largeur de porte (Wg) telle qu'une tension au noeud de sortie (N 2) d'un circuit convertisseur de niveau ( 60) soit une tension idéale quand ledit élément de commutation (Q 2) est mis en circuit. 9 Circuit selon la revendication 4, caractérisé en ce que l'élément de chute de tension est un transistor de charge (Q 3). Circuit selon la revendication 9, caractérisé en ce que le circuit de conversion de niveau est un circuit NON-OU ( 80) comportant un premier transistor (Q 2) ayant une porte et un second transistor (Q 2 ') ayant une porte connectés en parallèle l'un à l'autre et servant d'élément de commutation et le premier circuit logique comprend deux inverseurs ( 1, 1 ') ayant des bornes respectives de sortie qui sont connectées respectivement à la porte dudit premier transistor (Q 2) et à la porte dudit second transistor (Q 2 '). 11 Circuit selon la revendication 9, caractérisé en ce que les transistors de charge (Qla, Qlb), ayant une largeur prédéterminée de porte, sont connectés en parallèle l'un avec l'autre en tant qu'élément de charge de manière qu'une tension au noeud de sortie (N 2) d'un circuit convertisseur de niveau ( 50) soit une tension idéale quand ledit élément de commutation (Q 2) est mis en circuit. 12 Circuit selon la revendication 9, caractérisé en ce que l'élément de charge est un transistor de charge (Qlc) ayant une largeur de porte (Wg) telle qu'une tension au noeud de sortie (N 2) d'un circuit convertisseur de niveau ( 60) soit une tension idéale quand ledit élément de commutation (Q 2) est mis en circuit.