FR 2707025 A1 19941230 FR 9307728 A 19930621 SYSTEME A BUS COMPORTANT UN NOMBRE REDUIT DE LIGNES L'invention concerne les systèmes électroniques-composés d'une pluralité d'unités communiquant entre elles par l'intermédiaire de liaisons de type bus. Classiquement, les bus sont constitués d'une pluralité de lignes spécialisées. Certaines de ces lignes servent à véhiculer des signaux dits fonctionnels tels que les signaux de commande, d'adresse, de donnée, ainsi que les signaux d'horloge dans le cas des systèmes synchrones. D'autres lignes du bus sont affectées à l'alimentation électrique des circuits qui composent les unités du système et ces lignes sont reliées à un générateur de tensions d'alimentation. Ainsi, un bus comportera donc au moins deux lignes d'alimentation dont une définit généralement la masse du système, les autres lignes d'alimentation étant portées à des potentiels définis en fonction des besoins de la technologie utilisée. Ainsi par exemple les bus conformes à la norme I2C sont constitués de quatre lignes: - une ligne "SDA" pour la transmission bidirectionnelle en série de signaux de commande, d'adresse et de donnée, - une ligne "SCL" pour transmettre un signal d'horloge, - une ligne "Vss" affectée à la masse et - une ligne "Vcc" prévue pour recevoir un potentiel d'alimentation positif. Ce bus standard I2C est utilisé par exemple pour réaliser des systèmes appliqués à l'électronique grand public ou à l'électronique automobile. Typiquement de tels systèmes sont composés d'un sous-système central à microprocesseur qui commande par l'intermédiaire du bus des unités périphériques. Comme exemple d'unités périphériques, on peut citer les mémoires programmables effaçables électriquement du type EEPROM qui permettent de sauvegarder des données en l'absence de tensions d'alimentation persistantes. Ces mémoires sont en particulier utilisées en électronique automobile pour mettre en oeuvre des fonctions décentralisées nécessitant une mémorisation non-volatile de données. C'est le cas par exemple des systèmes d'anti-blocage des roues ou pour commander des systèmes de sécurité ("AIR BAG") ou pour divers dispositifs électriques de réglage (auto-radio, positionnement des sièges...). Comme autres exemples d'utilisation des bus I2C, on peut citer également les systèmes utilisant des lecteurs de cartes à microprocesseur (cartes à puce). Bien entendu, le choix d'un standard de bus pour un système impose l'interface des unités qui le compose. Cela a également pour conséquence d'imposer le type de connecteur utilisable qui doit posséder un nombre de bornes au moins égal au nombre de lignes du bus. De même, les circuits intégrés spécialement conçus pour être compatibles avec le standard choisi devront aussi être munis du même nombre de bornes. Or, une part importante du coût de fabrication d'un système est due au coût des connecteurs utilisés et ce coût est directement lié au nombre de leurs bornes. Il est donc préférable que ce nombre soit aussi petit que possible. Ainsi, en prévoyant une seule liaison série pour véhiculer à la fois les commandes, les adresses et les données, la norme I2C permet de limiter à quatre le nombre de lignes du bus. Un autre avantage d'un faible nombre de lignes de bus est une meilleure fiabilité du système car en réduisant le nombre de bornes des connecteurs, on réduit proportionnellement les risques de défaillances des contacts électriques correspondants. De même, une réduction du nombre de lignes entraîne une réduction du coût des câblages qui peut être important dans le cas par exemple des applications automobiles. Un autre cas o une réduction du nombre de lignes est intéressante est celui o l'on cherche à libérer une borne d'un connecteur pour pouvoir accéder à une borne supplémentaire du circuit intégré prévue pour être insérée dans ce connecteur. Cette borne supplémentaire sera par exemple prévue pour brancher une ligne de test pouvant servir lors de la mise au point ou à l'installation du système. Aussi l'invention a pour but de rechercher des solutions permettant de réduire au maximum le nombre de lignes des bus de communication tout en restant compatibles avec un standard imposé, en particulier en conservant le protocole de communication prévu par ce standard. Dans ce but, l'invention a pour objet un système comportant un émetteur de signaux fonctionnels tels que signaux de donnée, d'adresse, de contrôle ou d'horloge, un circuit d'alimentation, une pluralité d'unités adaptées à un protocole et à un bus de communication d'un premier type, ledit bus du premier type comportant notamment deux lignes d'alimentation prévues pour véhiculer des potentiels d'alimentation délivrés par ledit circuit d'alimentation et au moins une ligne fonctionnelle prévue pour véhiculer un desdits signaux fonctionnels délivrés par ledit émetteur de signaux fonctionnels, ledit système étant caractérisé en ce qu'il comporte au moins un bus de communication d'un second type défini par une modification du bus du premier type selon laquelle sont supprimées lesdites lignes d'alimentation et est ajoutée une ligne fonctionnelle complémentaire alimentée par un signal fonctionnel complémentaire dudit signal fonctionnel et en ce qu'au moins une des unités du système est reliée à un bus de communication du second type par l'intermédiaire d'un circuit d'adaptation comportant un régénérateur d'alimentation pour produire à partir dudit signal fonctionnel et dudit signal fonctionnel complémentaire des potentiels d'alimentation régénérés. Comme en règle générale les niveaux haut et bas des signaux fonctionnels correspondent à des potentiels d'alimentation, l'invention peut s'appliquer à la plupart des bus standards existants sans qu'il soit nécessaire de modifier les niveaux du signal fonctionnel normalement disponible sur une des lignes du bus. Ainsi, selon une autre caractéristique de l'invention, le système comporte un circuit de conversion comprenant un amplificateur inverseur alimenté par lesdits potentiels d'alimentation, recevant en entrée ledit signal fonctionnel et fournissant en sortie ledit signal fonctionnel complémentaire. Selon un aspect particulier de réalisation, le régénérateur d'alimentation comporte un circuit redresseur à double alternance recevant en entrée ledit signal fonctionnel et ledit signal fonctionnel complémentaire et fournissant en sortie lesdits potentiels d'alimentation régénérés. Dans le cas o une amplification en courant ou en tension du signal fonctionnel s'avérerait nécessaire, on pourra prévoir selon une variante de réalisation de l'invention que le circuit de conversion comporte un amplificateur direct alimenté par les potentiels d'alimentation, recevant en entrée ledit signal fonctionnel et fournissant en sortie un signal fonctionnel amplifié, ce signal fonctionnel amplifié remplaçant le signal fonctionnel initial à l'entrée du circuit redresseur. Selon encore une autre variante de réalisation de l'invention, le régénérateur d'alimentation est muni de moyens pour ajuster les niveaux des potentiels qu'il fournit. Cette dernière disposition pourra s'avérer utile ou nécessaire dans les cas o les niveaux des potentiels d'alimentation des amplificateurs utilisés pour fournir le signal fonctionnel complémentaire et/ou le signal fonctionnel amplifié sont trop différents des niveaux des potentiels d'alimentation et/ou du signal fonctionnel utilisables par l'unité. L'invention trouve une application particulièrement avantageuse dans le cadre d'un système conforme aux standards I2C, en particulier lorsque la technologie MOS ou CMOS est utilisée. Le bus du second type obtenu conformément à l'invention ne comportant plus que trois lignes, il sera alors possible d'utiliser les connecteurs initialement prévus pour les composants discrets à trois bornes, tels que les transistors. On pourra par conséquent utiliser les outillages de packaging conventionnels développés depuis longtemps pour ce type de composant. Il en résultera une économie des coûts de fabrication due au faible prix des connecteurs et aux investissements d'outillage réduits. Selon d'autres aspects de l'invention, au moins une unité et le circuit d'adaptation associé fait partie d'un même circuit intégré, cette unité pouvant être une mémoire programmable effaçable électriquement du type EEPROM. L'invention concerne également l'application du système défini précédemment pour réaliser des systèmes utilisant des lecteurs de carte à microprocesseur. D'autres aspects et détails de réalisation apparaîtront dans la suite de la description en référence aux figures. - La figure 1 est un schéma d'ensemble d'un système conforme à l'invention; - la figure 2 représente un exemple de réalisation du circuit de conversion conforme à l'invention; - la figure 3 est une variante de réalisation du circuit de la figure 2; - la figure 4 représente un exemple de réalisation d'un circuit d'adaptation selon l'invention; - la figure 5 est une variante de réalisation du circuit de la figure 4; - la figure 6 représente un exemple de réalisation d'un redresseur à double alternance en technologie MOS; - la figure 7 représente des chronogrammes permettant d'expliquer le fonctionnement du circuit de la figure 6. La figure 1 représente un exemple de système conforme à l'invention. Le système est supposé être piloté par un sous-système central CSS organisé autour d'un premier bus de communication B1 sur lequel sont reliés un microprocesseur CPU et des unités Mi, M2 telles que mémoires vives, mémoires mortes, contrôleurs d'entrée-sortie ou interfaces de télécommunication. Selon l'exemple présenté, le système est du type synchrone, un générateur H de signaux d'horloge étant relié à certaines lignes spécialisées du bus B1. Enfin un circuit d'alimentation A relié à d'autres lignes spécialisées du bus B1 fournit les potentiels d'alimentation nécessaires aux divers circuits du système. Le processeur CPU et les unités Mi, M2 communiquent entre eux par l'intermédiaire du bus B1 selon un protocole de communication prédéterminé. Le bus Bl est par exemple conforme au standard I2C qui définit à la fois l'affectation des lignes du bus et le protocole de communication. Conformément à l'invention, le système comporte un second bus de communication B2 d'un second type et qui comporte un nombre de lignes inférieur à celui du bus Bi. Les bus B1 et B2 sont reliés entre eux par l'intermédiaire d'un circuit de conversion CC. Le système pourra comprendre également d'autres bus B3 du second type reliés chacun au bus B1 par l'intermédiaire de circuits de conversion associés CCl. Le système comporte également une pluralité d'unités U, Ult, U2, U3, U4 dont les interfaces d'entrée et de sortie sont supposées conformes au standard défini par-le bus B1. Ces unités U, U1-U4 sont reliées au second bus B2 par l'intermédiaire de circuits d'adaptation CA, CAl, CA2. Dans l'exemple représenté, certaines unités U2, U3, U4 sont reliées à un circuit d'adaptation commun CA2 par l'intermédiaire d'un troisième bus bl conforme au standard du bus B1. Toutes ces unités peuvent être réalisées sous la forme de circuits intégrés. On pourra utiliser avantageusement des circuits intégrés CI spécialement conçus pour incorporer l'unité U ainsi que le circuit d'adaptation CA associé. Comme nous le verrons plus en détail ultérieurement, les circuits de conversion et d'adaptation sont prévus pour que le bus B2 comporte un nombre de lignes inférieur à celui du bus B1 tout en permettant d'utiliser des unités U, U1-U4 conformes au protocole de communication du bus Bi. Cette réduction du nombre de lignes entraine donc une réduction des coûts de câblage mais aussi de connectique dans le cas o des circuits intégrés spécifiques sont utilisés. La figure 2 montre plus en détail un exemple de réalisation d'un circuit de conversion CC. Le bus B1 représenté schématiquement à gauche de la figure comporte un certain nombre de lignes fonctionnelles servant par exemple à transmettre des signaux de commande CT, d'adresse AD et de donnée DT ainsi que des signaux d'horloge tels que CKO. Dans le cas d'un bus I2C, les lignes CT, AD et DT se réduisent en une seule appelée SDA. Un générateur H de signaux d'horloge fournit les signaux d'horloge servant à la synchronisation du système comme par exemple le signal CKO. Dans le cas du bus-12C, il n'est prévu qu'un seul signal d'horloge SCL. Le bus B1 comporte enfin des lignes d'alimentation reliées à un circuit d'alimentation A fournissant les potentiels d'alimentation tels que EO et El nécessaires aux circuits du système. Dans le cas d'un bus I2C, on prévoit seulement deux lignes Vss et Vcc affectées respectivement à la masse et à un potentiel de 5 volts. A titre d'exemple non limitatif, le signal fonctionnel choisi pour remplacer les potentiels d'alimentation est un des signaux d'horloge CKO. Bien entendu, on pourrait choisir également un autre signal fonctionnel à condition bien sûr qu'il s'agisse d'un signal monodirectionnel allant du bus B1 vers le bus B2. Conformément à l'invention, le circuit de conversion CC permet de transformer le bus Bi en un bus B2 ayant un nombre de lignes inférieur d'au moins une unité. Ainsi, selon l'exemple représenté, les lignes d'alimentation affectées au potentiel EO et El sont supprimées, l'une d'entre elles étant remplacée par une ligne affectée au signal CKO* fournie par un amplificateur inverseur 1 du circuit de conversion CC. L'amplificateur inverseur 1 est alimenté par les potentiels EO et El et reçoit en entrée le signal d'horloge CKO. Le signal CKO* constitue donc un signal complémentaire au sens logique du signal d'horloge CKO. Dans le cas habituel o le signal CKO présente des niveaux bas et un niveau haut respectivement égaux aux deux potentiels EO et El, le signal d'horloge complémentaire CKO* possédera donc les mêmes niveaux bas et haut. Comme nous l'expliquerons en référence à la figure 4, les potentiels d'alimentation EO et El absents du bus B2 pourront être régénérés facilement à partir des signaux CKO et CKO*. Dans les cas o l'on ne pourrait pas utiliser directement le signal CKO pour régénérer les potentiels d'alimentation, on pourra adopter une variante de réalisation représentée à la figure 3. Selon cette variante, le signal CKO est remplacé par un signal CK1 fourni par un amplificateur direct du signal CKO. Pour cela, il suffit de prévoir dans le circuit de conversion CC un second amplificateur inverseur 2 monté en cascade avec le premier amplificateur inverseur 1, ce second amplificateur inverseur 2 étant également alimenté par les potentiels EO et El. Le signal de sortie de l'amplificateur inverseur 2 est donc un signal d'horloge amplifié CK1, en phase avec le signal d'horloge CKO et ses niveaux bas et haut seront donc imposés par les potentiels d'alimentation EO et El. Cette disposition permettra donc de diminuer la charge du générateur H, ce qui peut s'avérer utile si le générateur n'est pas dimensionné pour débiter un courant important comme ce pourrait être le cas pour certaines technologies ou si l'on prévoit de brancher un nombre important d'unités sur le bus B2. Cette disposition permet également de rendre indépendant les niveaux des signaux CKO* et CK1 de ceux du signal CKO. Il sera également possible de remplacer les potentiels EO et El du bus B1 par d'autres potentiels EO' et El' spécifiques issus du circuit d'alimentation A comme représenté schématiquement à la figure 1. En prévoyant par exemple des potentiels EO' et El' respectivement inférieur et supérieur à EO et El, on pourra compenser les chutes de tension provoquées par le régénérateur d'alimentation CA. La figure 4 représente un circuit d'adaptation CA adapté au circuit de conversion CC selon la figure 2. Le circuit d'adaptation CA est en grande partie constitué de simples interconnexions pour mettre en communication les lignes du bus B2 aux entrées correspondantes de l'unité U associée. En particulier, le signal d'horloge CKO est directement transmis à l'entrée d'horloge correspondante de l'unité U. Le circuit CA comporte un régénérateur d'alimentation 3 qui se réduit dans l'exemple décrit à un simple circuit redresseur 4 recevant en entrée le signal d'horloge CKO et le signal d'horloge complémentaire CKO*, les sorties du redresseur 4 fournissant les potentiels d'alimentation régénérés E2 et E3 qui sont ensuite appliqués aux entrées d'alimentation correspondantes de l'unité U. Une variante de réalisation du circuit A est représentée à la figure 5. Cette variante est adaptée au circuit de conversion de la figure 3. Dans ce cas, le régénérateur d'alimentation 3 comporte également un circuit redresseur 4 qui reçoit en entrée le signal d'horloge complémentaire CKO* et le signal d'horloge amplifié CK1. L'entrée d'horloge de l'unité U prévue pour recevoir le signal d'horloge CKO est reliée au signal d'horloge amplifié CK1, éventuellement par l'intermédiaire d'un élément 5 d'ajustement des niveaux. L'élément 5 est par exemple une résistance ou un montage à diodes destiné à limiter l'amplitude du signal CK1 dans le cas o les potentiels EO et El seraient trop différents des niveaux bas et haut acceptables pour l'entrée d'horloge de l'unité U. Pour la même raison, on pourra prévoir également des moyens tels que résistance ou diode 6, 7 pour atténuer les potentiels E2, E3 fournis par le redresseur 4, en particulier dans le cas o on utilise les potentiels auxiliaires EO' et El' mentionnés précédemment. La figure 6 représente un exemple de réalisation en technologie MOS du circuit redresseur 4. Il est constitué de deux transistors MOS à canal n, Ni, N2 ayant chacun leur drain relié à leur grille. Leurs sources sont reliées entre elles ainsi que leurs substrats. Les grilles des transistors Ni et N2 reçoivent respectivement le signal d'horloge CKO et le signal d'horloge complémentaire CKO*. Les sources des transistors Ni et N2 constituent la borne positive du redresseur tandis que leurs substrats constituent la borne négative. En variante, le signal CKO peut être remplacé par le signal amplifié CK1. Le fonctionnement du circuit de la figure 6 peut être expliqué en référence aux chronogrammes de la figure 7. Le chonogramme (a) représente le signal CKO ayant la forme de créneaux dont les niveaux bas et haut sont respectivement VO et Vl. Le chronogramme (b) représente le signal d'horloge complémentaire CK0O*, dans le cas de la réalisation de la figure 3. Le signal CK0O* varie alors entre les potentiels EO et El supposés différents respectivement des niveaux VO et V1. Bien entendu, on pourrait avoir aussi EO = VO et Vl = El. Le chronogramme (c) représente les potentiels E2 et E3 fournis par le redresseur. Comme on peut le constater sur la figure, le potentiel E2 est égal au plus faible des potentiels des signaux CK0O et CK0O* auxquels s'ajoute la chute de tension vd de la jonction p-n entre le substrat et le canal des transistors. Le potentiel E3 est égal au plus grand des potentiels des signaux CKO et CKO* auxquels il faut retirer la chute de tension Vds due à la résistance du canal des transistors. Par rapport à un pont redresseur à double alternance utilisant des diodes, le montage proposé présente donc l'avantage qu'une seule jonction p-n provoquant un seuil de tension de l'ordfe de 0,6 volt se trouve en série avec la charge. Les variations des signaux E2 et E3 à chaque alternance du signal d'horloge CKO sont dues essentiellement au fait que les potentiels EO et El sont respectivement différents de VO et Vl. Ce phénomène n'existe évidemment pas si ces potentiels sont respectivement égaux. En pratique, ces fluctuations n'ont que peu d'importance compte tenu de l'effet de filtrage dû à la capacité de structure C des circuits intégrés en technologie MOS. Le chronogramme (c) permet de mettre en évidence l'intérêt d'utiliser les potentiels auxiliaires EO' et El' si l'on veut pouvoir compenser facilement les chutes de tension Vds et vd. L'invention ne se limite pas aux seuls exemples de réalisation qui viennent d'être décrits. Elle peut au contraire être adaptée à d'autres types de bus, en particulier ceux comportant plusieurs lignes d'alimentation permettant de réduire davantage le nombre de lignes du bus du second type. REVENDICATIONS 1. Système comportant un émetteur (H) de signaux fonctionnels tels que signaux de donnée, d'adresse, de contrôle ou d'horloge, un circuit d'alimentation (A), une pluralité d'unités (M1, M2, U, U1-U4) adaptées à un protocole et à un bus de communication d'un premier type (B1), ledit bus du premier type (B1) comportant notamment deux lignes d'alimentation prévues pour véhiculer des potentiels d'alimentation (EO, El) délivrés par ledit circuit d'alimentation (A) et au moins une ligne fonctionnelle prévue pour véhiculer un desdits signaux fonctionnels (CKO) délivrés par ledit émetteur (H) de signaux fonctionnels, ledit système étant caractérisé en ce qu'il comporte au moins un bus de communication d'un second type (B2, B3) défini par une modification du bus du premier type (B1) selon laquelle sont supprimées lesdites lignes d'alimentation et est ajoutée une ligne fonctionnelle complémentaire alimentée par un signal fonctionnel complémentaire (CKO*) dudit signal fonctionnel (CKO) et en ce qu'au moins une des unités (U, U1-U4) du système est reliée à un bus de communication du second type (B2) par l'intermédiaire d'un circuit d'adaptation (CA, CAl, CA2) comportant un régénérateur d'alimentation (3) pour produire à partir dudit signal fonctionnel (CKO) et dudit signal fonctionnel complémentaire (CKO*) des potentiels d'alimentation régénérés (E2, E3, E4, E5). 2. Système selon la revendication 1, caractérisé en ce qu'il comporte un circuit de conversion (CC) comprenant un amplificateur inverseur (1) alimenté par lesdits potentiels d'alimentation (EO, El), recevant en entrée ledit signal fonctionnel (CKO) et fournissant en sortie ledit signal fonctionnel complémentaire (CKO*). 3. Système selon la revendication 2, caractérisé en que ledit régénérateur d'alimentation (3) comporte un circuit redresseur (4) à double alternance recevant en entrée ledit signal fonctionnel (CKO) et ledit signal fonctionnel complémentaire (CKO*) et fournissant en sortie lesdits potentiels d'alimentation régénérés (E2, E3). 4. Système selon la revendication 2, caractérisé en ce que ledit circuit de conversion (cc) comporte un amplificateur direct (1,2) alimenté par lesdits potentiels d'alimentation (EO, El), recevant en entrée ledit signal fonctionnel (CKO) et fournissant en sortie un signal fonctionnel amplifié (CK1) et en ce que ledit régénérateur d'alimentation (3) comporte un circuit redresseur (4) à double alternance recevant en entrée ledit signal fonctionnel complémentaire (CKO*) et ledit signal fonctionnel amplifié (CK1). 5. Système selon l'une des revendications 1 à 4, caractérisé en ce que ledit régénérateur d'alimentation (3) est muni de moyens (5, 6, 7) pour ajuster les niveaux des potentiels qu'il fournit. 6. Système selon l'une des revendications 1 à 5, caractérisé en ce que ledit bus du premier type (B1) est conforme au standard I2C, ledit signal fonctionnel étant le signal d'horloge prévu par ledit standard. 7. Système selon l'une des revendications 1 à 6, caractérisé en ce qu'il comporte au moins un circuit intégré (CI) incorporant une desdites unités (U) ainsi que le circuit d'adaptation (CA) associé. 8. Système selon la revendication 7, caractérisé en ce que l'unité (U) contenue dans ledit circuit intégré (CI) est une mémoire programmable effaçable électriquement du type EEPROM. 9. Application du système selon l'une des revendications 1 à 8 pour réaliser des systèmes utilisant des lecteurs de carte à microprocesseur.