FR 2703179 A1 19940930 FR 9403347 A 19940322 MEMOIRE NON VOLATILE AVEC EFFACEMENT ET ECRITURE PAR UNE TENSION ELEVEE La présente invention concerne une mémoire non volatile et en particulier une mémoire morte programmable et effaçable par des moyens électriques (ou EEPROM) qui nécessite une tension élevée pour effacer des données et écrire des données dans la mémoire. La figure 9 est un schéma synoptique fonctionnel d'une mémoire EEPROM classique La référence 3 désigne un réseau de cellules de mémoire dans lequel un ensemble de conducteurs de données et un ensemble de conducteurs de bit (qui ne sont pas représentés) s'étendent sous la forme d'un treillis et dans lequel de nombreuses cellules (non représentées) pour l'enregistrement de données sont dispo- sées en une matrice dans la structure en treillis Les références 1 et 6 désignent respectivement un réseau de décodeurs de ligne et un réseau de décodeurs de colonne pour sélectionner la cellule de mémoire sur laquelle doit porter une opération d'écriture ou de lecture dans le réseau de cellules de mémoire 3, conformément à une adresse qui est fournie par un bus 13 La référence 9 désigne un circuit de génération de tension élevée qui est destiné à produire une tension élevée nécessaire pour effacer des données ou pour écrire des données dans la cellule de mémoire La référence 2 désigne un réseau de commutation de Vpp de ligne qui est destiné à appliquer une tension élevée produite par le circuit de génération de tension élevée 9 à un conducteur de signal sélectionné par le réseau de décodeurs de ligne 1, en connectant le circuit de génération de tension élevée 19 à ce conducteur de signal La référence 5 désigne un réseau de commutation de Vpp de colonne qui est destiné à appliquer la tension élevée au conducteur de signal qui est sélectionné par le réseau de décodeurs de colonne 6 La référence 4 désigne un réseau de mémorisation de colonne qui est destiné à enregistrer temporairement les données à écrire dans la cellule de mémoire La référence 7 désigne un amplifica- teur de lecture qui est utilisé au moment de la lecture des données dans le réseau de cellules de mémoire 3 La référence 8 désigne un circuit de commande pour commander l'ensemble de la mémoire EEPROM. La figure 10 montre la structure d'une partie du réseau de décodeurs de ligne 1, une partie du réseau de commutation de Vpp de ligne 2 et une partie du réseau de cellules de mémoire 3 correspondant à une seule ligne (une seule page) Les références la, 2 a et 3 a à 3 N désignent respectivement un seul décodeur de ligne dans le réseau de décodeurs de ligne 1, un seul élément de commutation de Vpp de ligne dans le réseau de commutation de Vpp de ligne 2, et une seule cellule de mémoire (il y a N cellules de mémoire) dans le réseau de cellules de mémoire 3. L'élément de commutation de Vpp de ligne 2 a comprend des transistors à canal N 21 et 22 et un conden- sateur 23 Le drain du transistor à canal N 21 est connec- té à une tension élevée Vpp La borne de grille du tran- sistor à canal N 21 est connectée à un conducteur de mot WL La source du transistor à canal N 21 est connectée à la fois au drain du transistor à canal n, connecté en diode, dans lequel la grille et le drain sont connectés ensemble et à l'une des électrodes du condensateur 23 La source du transistor à canal N 22 est connectée à la fois à la borne de grille du transistor N 21 et au conducteur de mot WL L'autre électrode du condensateur 23 est connectée à un conducteur d'horloge CLK. Chacune des cellules de mémoire 3 a à 3 N comprend un ensemble de paires de transistors, chaque paire compre- nant un transistor à canal N 32 (que l'on appelle un transistor de sélection) et un transistor de mémoire 34, et un transistor à canal N 31 (que l'on appelle un tran- sistor de sélection) dont la source est connectée aux grilles de commande des transistors de mémoire 34 respec- tifs de ces paires de transistors Chaque paire de tran- sistors enregistre un bit de données Dans chaque paire de transistors, un drain, une grille et une source du tran- sistor de sélection 32 sont respectivement connectés à un conducteur de bit BL correspondant, au conducteur de mot WL et à un drain du transistor de mémoire 34 Une source du transistor de mémoire 34 ayant une grille flottante est connectée à un conducteur de source SL Une grille de commande du transistor de mémoire 34 est connectée à la source du transistor de sélection 31, comme mentionné ci- dessus Un drain du transistor de sélection 31 est connec- té à un conducteur de grille de commande CGL Une grille du transistor de sélection 31 est connectée au conducteur de mot WL. On va maintenant décrire le fonctionnement de la mémoire Du fait que l'invention concerne une tension élevée qui est produite pendant l'effacement et l'écri- ture, on ne décrira que les opérations d'effacement et d'écriture. Lorsqu'une adresse à laquelle une réécriture de données est effectuée et des données à réécrire sont émises sur le bus 13 qui est représenté sur la figure 9, le réseau de décodeurs de colonne 6 sélectionne la posi- tion (une adresse de colonne) à laquelle l'écriture est effectuée, et il enregistre temporairement les données à écrire dans le réseau de mémorisation de colonne 4 Le réseau de décodeurs de ligne 1 décode une adresse de ligne et il sélectionne ainsi un seul conducteur de mot WL Le circuit de génération de tension élevée 9 produit une tension élevée Vpp et il l'applique aux deux réseaux de commutation de Vpp 2 et 5. On considérera le cas dans lequel le décodeur de ligne la qui est représenté sur la figure 10 est sélec- tionné Lorsque le décodeur de ligne la est sélectionné et une tension de source est émise sur le conducteur de mot WL, le transistor à canal N 21 de l'élément de commutation de Vpp de ligne 2 a conduit, ce qui a pour effet de pro- duire une tension qui est obtenue en soustrayant une tension de seuil (V TH) de la tension de grille présente sur la source de cet élément La sortie du circuit de génération de tension élevée 9 (un conducteur de signal Vpp) est connectée au drain du transistor à canal N 21. Lorsqu'un cycle d'effacement/réécriture com- mence, un signal d'horloge est appliqué au conducteur de signal d'horloge CLK Lorsque le signal d'horloge est au niveau bas, le transistor à canal N 21 est conducteur, comme mentionné ci-dessus, ce qui a pour effet de charger le condensateur 23 Lorsque le signal d'horloge prend le niveau haut, la charge présente dans le condensateur 23 circule vers le conducteur de mot WL par l'intermédiaire du transistor à canal N 22, qui est connecté en diode, ce qui a pour effet de placer au niveau haut le conducteur de mot WL et le potentiel de grille du transistor 21 Lorsque le signal d'horloge prend à nouveau le niveau bas, le condensateur 23 se charge par l'intermédiaire du transis- tor 21 A ce moment, du fait que le potentiel de grille du transistor 21 est supérieur à celui qui est obtenu au cours d'une opération précédente, la charge qui est emmagasinée dans le condensateur 23 est supérieure à celle de l'opération précédente Lorsque le signal d'horloge prend à nouveau le niveau "H", la charge accrue circule vers le conducteur de mot WL en passant par le transistor 22, ce qui place le potentiel du conducteur de mot WL au niveau haut Sous l'effet de la répétition d'une série de ces opérations, la tension sur le conducteur de mot WL devient finalement pratiquement égale à la tension élevée Vpp qui est fournie par le circuit de génération de ten- sion élevée 9 Les conducteurs de mot non sélectionnés restent à une tension de référence (que l'on désigne ci- après par O volt), du fait que les décodeurs de ligne qui sont connectés à ces conducteurs produisent O volt et le transistor 21 n'est donc pas conducteur. Dans le cycle d'effacement/écriture, les données présentes dans la cellule de mémoire pour laquelle l'opé- ration de réécriture est effectuée sont tout d'abord effacées On appelle effacement l'opération qui consiste à faire passer par exemple à leur état " 1 ' les données qui sont présentes dans la cellule de mémoire Dans le cycle d'effacement, le conducteur de grille de commande CGL de la cellule de mémoire sur laquelle l'opération de réécri- ture est effectuée est placé au niveau haut par l'opéra- tion du réseau de commutation de Vpp de colonne 5, qui est similaire à l'opération de l'élément de commutation de Vpp de ligne 2 a A ce moment, tous les conducteurs de bit BL sont à O volt Dans le cycle d'effacement/écriture, du fait que le conducteur de mot WL sélectionné est à la tension élevée, les transistors de sélection 31 et 32 représentés sur la figure 10, qui sont les transistors à canal n, conduisent, et une tension élevée est donc appli- quée à la grille de commande du transistor de mémoire 34, tandis que O volt est appliqué à son drain A ce moment, le conducteur de source SL est à O volt Lorsque de telles tensions sont appliquées au transistor de mémoire 34, un courant tunnel circule sous l'effet du champ électrique élevé entre son drain et sa grille de commande, ce qui a pour effet d'injecter des électrons dans la grille flot- tante et d'augmenter ainsi la tension de seuil du transis- tor de mémoire 34, c'est-à-dire d'élever le seuil de commutation du transistor de mémoire 34 Cet état est normalement l'état effacé (toutes les données sont dans l'état " 1 "). Dans le cycle d'écriture, le conducteur de grille de commande CGL est à O volt, tandis que le conduc- teur de bit BL est à une tension élevée ou à O volt conformément à une configuration de données d'un réseau de mémorisation de colonne 4 De façon similaire, du fait que les transistors de sélection 31 et 32 sont à une tension élevée, O volt est appliqué à la grille de commande du transistor de mémoire 34, tandis qu'une tension élevée est appliquée à son drain (sur lequel des données "'" sont écrites) A ce moment, le conducteur de source SL est dans l'état flottant Dans cet état, les électrons présents dans la grille flottante du transistor de mémoire 34 se dé- placent vers le drain sous la forme d'un courant tunnel, du fait d'un champ électrique élevé qui est produit entre la grille de commande et le drain, dans la direction opposée à celle dans laquelle il est produit dans le cycle d'effacement, ce qui réduit la tension de seuil du tran- sistor de mémoire 34, c'est-à-dire abaisse le seuil de commutation du transistor de mémoire 34, grâce à quoi un " 1 " ou un " O " est enregistré dans la cellule de mémoire. La figure 11 est une vue en plan montrant la configuration d'une partie d'élément de commutation de Vpp de ligne qui est formée sur une puce d'une mémoire EEPROM classique consistant en un dispositif MOS La figure 11 ne montre qu'une seule partie d'élément de commutation Vpp de ligne Dans une mémoire EEPROM réelle, de telles parties sont disposées en un nombre qui est égal au nombre de pages (lignes). Sur la figure 11, la référence 201 désigne un substrat en silicium de type P La référence 202 désigne une couche de silicium polycristallin (que l'on appelle ci-après couche de polysilicium) Les références 206 désignent des interconnexions en aluminium Les références 204 désignent des trous de contact s'ouvrant chacun dans une zone de diffusion Les références 205 désignent des trous de contact s'ouvrant chacun dans la couche de poly- silicium 202 Les références 207 a à 207 c désignent des zones de formation de dispositifs (que l'on appelle ci- après des champs) Le transistor à canal N 21 qui est représenté sur la figure 10 est formé dans le champ 207. Le condensateur 23 est formé dans le champ 207 b Le tran- sistor à canal N 22 est formé dans le champ 207 c. La mémoire EEPROM ayant cette structure exige une tension élevée pour effacer ou pour effacer et écrire des données, et elle est donc affectée par un problème qui consiste en une détérioration de la mémoire sous l'effet d'une tension élevée, par exemple une défaillance d'un conducteur de mot, occasionnée par la rupture d'une pelli- cule d'oxyde de grille (non représentée) On a donc proposé d'incorporer un moyen de limitation de tension, pour limiter la tension élevée à une plage appropriée dans la partie de sortie du circuit de génération de tension élevée Des exemples de telles mémoires EEPROM sont présentés ci-dessous. Le brevet japonais ouvert à l'examen du public n O hei 2-189799 décrit un dispositif de mémoire à semi- conducteurs de type non volatil dans lequel une tension, qui a été limitée par un dispositif de limitation consti- tué par une diode Zener, dans la partie de sortie de tension élevée d'une pompe de charge, et qui a ensuite été abaissée par un transistor connecté en série, est appli- quée à la grille de commande du transistor de mémoire. Dans le dispositif à semiconducteurs qui est décrit dans le brevet japonais ouvert à l'examen du public N O hei 4-133476, une électrode de grille est incorporée, avec interposition d'une pellicule d'isolant, sur la partie de jonction d'une jonction pn pour limiter la tension de la pompe de charge, et le potentiel de l'électrode de grille est changé pour obtenir une tension de limitation désirée. Le dispositif à semiconducteurs qui est décrit dans le brevet japonais ouvert à l'examen du public n' sho 64-8653 a une structure dans laquelle un ensemble de diodes Zener formées dans un caisson N sont connectées en série à la partie de sortie de la pompe de charge, pour limiter à une valeur prédéterminée la tension de sortie de la pompe de charge. Dans chacune des mémoires EEPROM classiques décrites ci-dessus, du fait que les moyens de limitation de tension élevée sont placés seulement dans la partie de sortie du circuit de génération de tension élevée (la pompe de charge), la tension sur le conducteur de mot peut ne pas être limitée à une tension appropriée, du fait que la tension de sortie du conducteur de mot (ou du conduc- teur de bit) est encore augmentée par l'élément de commu- tation de Vpp. Un but de la présente invention est donc de procurer une mémoire non volatile qui permette de limiter de façon fiable à une tension appropriée la tension élevée qui est appliquée à un conducteur de mot, et qui permette de réduire l'aire d'un dispositif de limitation de ten- sion. Pour atteindre les buts ci-dessus l'invention procure, dans l'un de ses aspects, une mémoire non vola- tile qui exige une tension élevée pour effacer et écrire des données, et qui comprend un réseau de cellules de mémoire dans lequel un ensemble de conducteurs de mot et un ensemble de conducteurs de bit s'étendent sous la forme d'un treillis, et dans lequel un grand nombre de cellules de mémoire sont formées avec une configuration matricielle dans la structure en treillis, des moyens de génération de tension élevée pour produire la tension élevée qui est nécessaire pour effacer des données et écrire des données dans la cellule de mémoire, des moyens de connexion de tension élevée, comprenant des éléments de commutation de Vpp qui sont respectivement incorporés sur les conducteurs de mot et les conducteurs de bit pour connecter sélecti- vement la tension élevée provenant des moyens de généra- tion de tension élevée aux conducteurs de mot et aux conducteurs de bit, et des moyens de limitation de tension élevée, comprenant des dispositifs de limitation qui sont respectivement connectés aux conducteurs de mot, dans le but de limiter à une valeur prédéterminée la valeur maximale de la tension élevée sur le conducteur de mot. Lorsque les dispositifs de limitation de tension sont respectivement placés sur les conducteurs de mot, comme dans le cas de la mémoire non volatile qui corres- pond au premier aspect de la présente invention, si on utilise un dispositif de limitation de tension classique formé en connectant en série un ensemble de diodes Zener, l'aire du dispositif de limitation de tension est augmen- tée De ce fait, une mémoire non volatile qui correspond au second aspect de la présente invention comprend la mémoire non volatile du premier aspect de la présente invention, qui est formée sur un substrat semiconducteur sous la forme d'un dispositif MOS, et elle est caracté- risée en ce que le dispositif de limitation de tension des moyens de limitation de tension élevée est formé en dispo- sant une électrode de grille dans une configuration dans laquelle elle est séparée d'une zone de substrat par une pellicule d'oxyde de grille, en diagonale par rapport à une zone diffusée ayant un type de conductivité opposé à celui de la zone de substrat, et elle est connectée au conducteur de mot avec la pellicule d'oxyde de grille intercalée entre eux, de manière que l'électrode de grille vienne en contact avec une partie d'une extrémité de la zone diffusée. Lorsque le dispositif de limitation de tension est directement placé sur le conducteur de mot, comme dans le cas du mode de réalisation décrit ci-dessus, si un réseau d'éléments de commutation de Vpp, un réseau de cellules de mémoire et un réseau de dispositifs de limita- tion de tension sont disposés dans cet ordre, la tension qui est appliquée à la cellule de mémoire qui se trouve près du réseau d'éléments de commutation de Vpp peut dépasser une tension de limitation prédéterminée, à cause de la résistance du conducteur de mot, bien que la tension qui est appliquée à la cellule de mémoire située près du réseau de dispositifs de limitation de tension puisse être limitée à la tension prédéterminée Par conséquent, une mémoire non volatile qui correspond au troisième aspect de la présente invention comprend la mémoire non volatile du premier aspect de la présente invention, et elle est caractérisée en ce que les dispositifs de limitation de tension des moyens de limitation de tension élevée sont connectés au voisinage des éléments de commutation de Vpp sur les conducteurs de mot. Dans la mémoire non volatile du premier aspect de la présente invention, du fait que les moyens de limi- tation de tension élevée sont respectivement placés sur les conducteurs de mot, la tension sur chacun des conduc- teurs de mot peut être limitée à une valeur appropriée. Dans la mémoire non volatile du second aspect de la présente invention, la mémoire non volatile est réali- sée sous la forme d'un dispositif MOS, et chacun des dispositifs de limitation de tension des moyens de limita- tion de tension élevée est formé en disposant une élec- trode de grille dans une configuration dans laquelle elle est séparée d'une zone de substrat par une pellicule d'oxyde de grille, en diagonale par rapport à une zone il diffusée ayant un type de conductivité opposé à celui de la zone de substrat, et elle est connectée au conducteur de mot avec la pellicule d'oxyde de grille entre eux, de manière que l'électrode de grille soit en contact avec une partie d'une extrémité de la zone diffusée. Dans la mémoire non volatile qui correspond au troisième aspect de la présente invention, du fait que les dispositifs de limitation de tension des moyens de limita- tion de tension élevée sont connectés au voisinage du réseau d'éléments de commutation de Vpp sur les conduc- teurs de mot, la tension qui est appliquée aux cellules de mémoire respectives peut être uniformisée et donc limitée à une valeur de limitation prédéterminée. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs La suite de la descrip- tion se réfère aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique fonctionnel d'un mode de réalisation d'une mémoire EEPROM qui corres- pond à un premier aspect de la présente invention; La figure 2 est un schéma de circuit montrant la structure associée à un seul conducteur de mot de la mémoire EEPROM de la figure 1; La figure 3 est un schéma de circuit montrant un exemple d'un dispositif de limitation de tension qui est représenté sur la figure 2; La figure 4 est un schéma de circuit montrant un autre exemple du dispositif de limitation de tension qui est représenté sur la figure 2; La figure 5 A est une vue en plan montrant la configuration d'un élément de commutation de Vpp de ligne et d'un dispositif de limitation de tension sur une puce dans un mode de réalisation de la mémoire EEPROM qui correspond à un second aspect de la présente invention, dans lequel la mémoire EEPROM est réalisée sous la forme d'un dispositif MOS; La figure 5 B est une coupe selon la ligne VB-VB de la figure 5 A; La figure 5 C est un schéma de circuit correspondant aux figures 5 A et 5 B; La figure 5 D est un schéma de circuit du dispo- sitif de limitation de tension; La figure 6 est une coupe agrandie du dispositif de limitation de tension qui est représenté sur la figure B; La figure 7 A est une vue en plan montrant la configuration de l'élément de commutation de Vpp de ligne et du dispositif de limitation de tension sur une puce dans un autre mode de réalisation de la mémoire EEPROM correspondant au second aspect de la présente invention, dans lequel la mémoire EEPROM est réalisée sous la forme d'un dispositif MOS; La figure 7 B est une coupe agrandie selon la ligne VIIB-VIIB de la figure 7 A, montrant le dispositif de limitation de tension; La figure 7 C est un schéma de circuit du dispo- sitif de limitation de tension; La figure 8 est un schéma synoptique qui illustre la configuration sur la puce de la mémoire EEPROM correspondant à un troisième aspect de la présente inven- tion; La figure 9 est un schéma synoptique fonctionnel d'une mémoire EEPROM classique; La figure 10 est un schéma de circuit montrant la structure qui est associée à un seul conducteur de mot dans la mémoire EEPROM qui est représentée sur la figure 9; et La figure 11 est une vue en plan montrant la configuration de l'élément de commutation de Vpp de ligne sur une puce dans la mémoire EEPROM classique qui est réalisée sous la forme d'un dispositif MOS. Premier mode de réalisation On va maintenant décrire un mode de réalisation de la présente invention. La figure 1 est un schéma synoptique montrant le fonctionnement d'une mémoire EEPROM qui correspond au premier aspect de la présente invention Les références 1 à 9 et 13 sur la figure 1 désignent des éléments identi- ques ou similaires à ceux qui sont représentés sur la figure 9 La mémoire EEPROM qui est représentée sur la figure 1 comprend en outre un réseau de dispositifs de limitation de tension 10 Le réseau de dispositifs de limitation de tension 10 est incorporé dans le but de limiter à une valeur prédéterminée la tension élevée présente sur le conducteur de mot Le réseau de disposi- tifs de limitation de tension 10 est constitué par des dispositifs de limitation de tension qui sont respective- ment connectés aux conducteurs de mot Les moyens de géné- ration de tension élevée sont constitués par le circuit de génération de tension élevée 9 Les moyens de connexion de tension élevée sont constitués par le réseau de commuta- tion de Vpp de ligne 2 et par le réseau de commutation de Vpp de colonne 5 Les moyens de limitation de tension élevée sont constitués par le réseau de dispositifs de limitation de tension 10. La figure 2 montre la partie du réseau de décodeurs de ligne 1, la partie du réseau de commutation de Vpp de ligne 2, la partie du réseau de dispositifs de limitation de tension 10 et la partie du réseau de cellu- les de mémoire 3 de la mémoire EEPROM représentée sur la figure 1, qui correspondent à une seule ligne (une seule page) La référence la désigne le décodeur de ligne La référence 2 a désigne l'élément de commutation de Vpp de ligne Les références 3 a à 3 N désignent les cellules de mémoire La référence 10 a désigne le dispositif de limita- tion de tension Comme mentionné ci-dessus, les disposi- tifs de limitation de tension sont respectivement connec- tés aux conducteurs de mot WL. La figure 3 montre un exemple du dispositif de limitation de tension l Oa Dans le dispositif de limita- tion de tension 10 a, un ensemble de diodes Zener 101 sont connectées en série pour déterminer la tension de limita- tion Lorsqu'une tension qui dépasse la tension de limita- tion est appliquée au conducteur de mot WL, les diodes Zener 101 conduisent et font tomber la tension sur le conducteur de mot WL au niveau de la tension de limita- tion. Pour former le dispositif de limitation de tension avec les diodes Zener qui sont représentées sur la figure 3, ces dernières doivent être connectées en série en un nombre qui est déterminé par la tension de limitation, ce qui augmente l'aire d'une puce. De ce fait, la figure 4, montre un autre exemple du dispositif de limitation de tension 10 a Ce dispositif de limitation de tension utilise une diode à jonction pn 102 avec une grille Dans ce dispositif de limitation de tension l Oa, on peut régler la tension de limitation au moyen de la tension qui est appliquée à la borne de grille de la diode à jonction pn 102. En ce qui concerne le conducteur de grille de commande CGL et les conducteurs de bit BL représentés sur la figure 2, auxquels l'ensemble de transistors de sélec- tion 31 et 32 sont respectivement connectés en parallèle, du fait que tous les conducteurs de signal autres que celui qui correspond au conducteur de mot sélectionné sont à O volt, la tension sur ces conducteurs de signal équivaut à celle qui est obtenue lorsque le dispositif de limitation de tension conforme à la présente invention est connecté Par conséquent, la connexion du dispositif de limitation de tension n'est pas nécessaire. Lorsque le dispositif de limitation de tension a est connecté à chacun des conducteurs de mot WL, la tension élevée sur le conducteur de mot peut être limitée de façon fiable à une valeur similaire à celle présente sur le conducteur de bit Par conséquent, il est possible d'éviter une dégradation des caractéristiques ou une défaillance des transistors de sélection, sous l'effet d'une augmentation excessive de la tension. Second mode de réalisation Ce mode de réalisation vise à réduire l'aire du dispositif de limitation de tension et il concerne une mémoire EEPROM qui correspond à un second aspect de la présente invention. La figure 5 A est une vue enplan de l'élément de commutation de Vpp de ligne et du dispositif de limitation de tension qui sont formés sur la puce de la mémoire EEPROM constituant un dispositif MOS La figure 5 B est une coupe selon la ligne VB-VB de la figure 5 A La figure 5 C est unschéma de circuit de la partie de la mémoire EEPROM qui est représentée sur la figure 5 A La figure 5 D montre un schéma de circuit du dispositif de limitation de ten- sion Les figures 5 A à 5 C se correspondent Les figures 5 A à 5 D montrent l'interrupteur de Vpp de ligne unique et le dispositif de limitation unique qui sont connectés au conducteur de mot unique WL Dans un circuit réel, de tels éléments de commutation de Vpp de ligne et de tels dispo- sitifs de limitation de tension sont alignés en un nombre correspondant à une page (ce nombre est le même que le nombre de lignes). Sur la figure 5 A, la référence 201 a désigne un substrat en silicium de type P sur lequel la mémoire EEPROM de ce mode de réalisation est formée La référence 202 désigne une couche de silicium polycristallin (que l'on appelle ci-après une couche de polysilicium) La référence 206 désigne une interconnexion en aluminium La référence 204 désigne un trou de contact qui s'ouvre dans une zone de diffusion La référence 205 désigne un trou de contact qui s'ouvre dans la couche de silicium polycris- tallin 202 Les références 207 a à 207 c désignent des zones de formation de dispositifs (que l'on appelle ci-après des champs) La structure qui est représentée sur les figures A à 5 D diffère de la structure classique représentée sur la figure 11 par le fait qu'une électrode de grille du dispositif de limitation de tension 10 a (voir les figures C et 5 D) est formée par une couche de polysilicium 202 a, indiquée à l'extrémité droite du substrat en silicium de type P 201 a, sur la représentation de la figure 5 A, dans le but de stabiliser la tension sur le conducteur de mot WL Cette couche de silicium polycristallin 202 a est connectée à un potentiel bas ou à la masse. Sur la figure 5 B, la référence 215 désigne une zone de substrat P La référence 211 désigne une pelli- cule d'isolant consistant en Si O qui est formée sous la forme d'une pellicule d'oxyde épais (que l'on appelle ci- après une pellicule d'oxyde-de champ) qui est utilisée pour l'isolation des dispositifs (pour éviter la formation d'un transistor MOS parasite) dans une zone autre que la zone de formation de dispositif La référence 211 a désigne une pellicule d'isolant consistant en Si O qui est formée à titre de pellicule d'oxyde mince (que l'on appelle ci- après une pellicule d'oxyde de grille) dans la zone de formation de dispositif La référence 214 désigne une couche diffusée P+ qui est formée pour l'isolation des dispositifs au-dessous de la pellicule d'oxyde de champ 211 La référence 213 désigne un isolant inter-couche qui consiste par exemple en verre phosphosilicaté (ou PSG) La référence 212 désigne des zones diffusées N à partir desquelles la source et le drain du transistor MOS (canal n) et l'une des électrodes du condensateur s'étendent vers un circuit externe Du fait que des injections d'ions dans la zone diffusée N 212 sont effectuées après la formation des couches de polysilicium 202 et 202 a et de la pellicule d'oxyde de champ 211, elle est formée dans une position dans laquelle des couches de polysilicium 202 et 202 a et la pellicule d'oxyde de champ 211 ne sont pas formées. La partie de la couche de polysilicium 202 qui est formée sur la pellicule d'oxyde de champ 211 forme l'interconnexion La partie de la couche de polysilicium 202 qui est formée sur les champs 207 a à 207 c forme l'électrode de grille (zone de formation de canal n) du transistor ou l'autre électrode du condensateur On utilise les interconnexions en aluminium 206 pour les interconnexions entre les dispositifs, et elles sont respectivement connectées à la zone diffusée N 212 et à la couche de polysilicium 202 à travers les trous de contact 204 et 205. Sur la figure 5 C, les références 21 et 22 désignent les transistors à canal n La référence 23 désigne le condensateur Les transistors à canal N 21 et 22 et le condensateur 23 constituent l'élément de commuta- tion de Vpp de ligne qui est représenté sur la figure 2. La référence 10 a désigne le dispositif de limitation de tension Pour simplifier l'explication, le dispositif de limitation de tension est représenté sur la figure 5 D sous la forme d'un transistor MOS ne comportant pas de source. Le transistor à canal N 21 est formé dans le champ 207 a. Le condensateur 23 est formé dans le champ 207 b Le transistor à canal N 22 est formé dans le champ 207 c Le dispositif de limitation de tension 10 a est formé à droite du champ 207 c et il est formé dans un champ 207 d, repré- senté sur la figure 6, que l'on décrira ultérieurement. La figure 6 est une coupe agrandie du dispositif de limitation de tension 10 a L'interconnexion en alumi- nium 206 est connectée au conducteur de mot WL auquel la tension élevée est appliquée L'interconnexion en alumi- nium 206 est également connectée à la zone diffusée N 212 par l'intermédiaire du trou de contact 204 A ce moment, du fait que la couche de polysilicium 202 a qui forme l'électrode de grille et qui a un potentiel bas (qui peut être le potentiel de la masse) est présente au voisinage de la zone diffusée 212, un claquage se produit dans une zone B et la tension est ainsi limitée En outre, du fait que la zone de substrat p 215 est connectée au potentiel de la masse dans une autre partie de cette zone, qui n'est pas représentée, les porteurs injectés dans la zone de substrat p 215 sont absorbés et ne créent aucune diffi- culté. Ainsi, dans ce mode de réalisation, le dispo- sitif de limitation de tension 10 a est formé en disposant l'électrode de grille 202 a dans une configuration dans laquelle elle est séparée de la zone de substrat 215 par la pellicule d'oxyde de grille 211 a, en diagonale par rapport à la zone diffusée 212 ayant un type de conducti- vité opposé à celui de la zone de substrat 215, et elle est connectée au conducteur de mot WL, avec interposition de la pellicule d'oxyde de grille 211 entre eux, de façon que l'électrode de grille 202 a soit en contact avec une partie d'une extrémité de la zone diffusée 212 Le substrat et la zone diffusée peuvent avoir des conducti- vités (type p type n) opposées à celles décrites ci- dessus. Dans la puce qui est représentée sur la figure A, dans laquelle le dispositif de limitation de tension 10 a du type décrit ci-dessus est incorporé, la longueur est augmentée d'environ 3 à 4 pm vers la droite, sur la représentation de la figure 5 A, par rapport à celle de la puce classique On peut ainsi réduire l'aire du dispositif de limitation de tension Le dispositif de limitation de tension 10 a ayant une telle aire réduite est particuliè- rement efficace dans le cas dans lequel il est incorporé pour chacun des conducteurs de mot WL. La couche de polysilicium qui constitue l'élec- trode de grille 202 a du dispositif de limitation de tension 10 a est normalement connectée à un potentiel bas ou à la masse S'il est nécessaire d'ajuster la tension de limitation, l'électrode de grille 202 a peut être connec- tée à un potentiel autre que O volt. Troisième mode de réalisation Les figures 7 A à 7 C montrent un autre mode de réalisation de la mémoire EEPROM qui correspond au second aspect de la présente invention La figure 7 A est une vue en plan montrant l'élément de commutation de Vpp de ligne et le dispositif de limitation de tension qui sont formés sur la puce La figure 7 B est une coupe agrandie selon la ligne VIIB-VIIB de la figure 7 A, montrant la partie de limitation de tension La figure 7 C est un schéma de cir- cuit du dispositif de limitation de tension 10 a Ce mode de réalisation diffère de la structure du second mode de réalisation représenté sur les figures 5 A-5 D par l'ajout d'une partie qui est indiquée par C sur les figures 7 A et 7 B Dans ce mode de réalisation, le dispositif de limita- tion de tension 10 a est représenté par un transistor MOS dont la grille et la source sont connectées à la masse, comme représenté sur la figure 7 C La figure 7 B montre le dispositif de limitation de tension 10 a sous une forme agrandie Sur la figure 7 B, la référence 212 a désigne une zone diffusée N La référence 214 a désigne une zone diffusée p ayant la même conductivité que le substrat La zone diffusée N 212 a remplit la fonction d'une source pour fournir des électrons à une zone B La zone diffusée p absorbe les porteurs majoritaires qui sont injectés dans cette zone Ceci permet d'absorber de façon fiable les porteurs majoritaires qui sont injectés dans la zone diffusée p 214, ce qui évite des défaillances telles qu'un fonctionnement défectueux d'autres dispositifs MOS ou un déverrouillage Une partie hachurée 208 qui est représentée sur la figure 7 A indique la zone diffusée p 214 a qui est représentée sur la figure 7 B. Quatrième mode de réalisation Dans le mode de réalisation qui est représenté sur la figure 1, le réseau de décodeurs de ligne 1, le réseau d'éléments de commutation de Vpp de ligne 2, le réseau de dispositifs de limitation de tension 10 et le réseau de cellules de mémoire 3 sont formés sur la puce de la mémoire EEPROM, dans cet ordre Une différence dans la disposition des réseaux sur la puce produit une différence dans l'effet du dispositif de limitation de tension On expliquera ceci de façon plus détaillée en se référant à la figure 8 La figure 8 montre un exemple de la disposi- * tion sur la puce dans laquelle le réseau de décodeurs de ligne, le réseau d'éléments de commutation de Vpp de ligne et le réseau de dispositifs de limitation de tension sont respectivement disposés dans des zones portant les désignations 701, 702 et 703 Cette disposition présente un problème qui est le suivant Bien que la tension sur le conducteur de mot WL qui est proche du réseau de dispo- sitifs de limitation de tension 703 puisse être limitée à une valeur désirée, la tension sur le conducteur de mot WL qui est proche du réseau d'éléments de commutation de Vpp de ligne 702 ne peut pas être limitée à une valeur désirée, du fait que la tension sur le conducteur de mot WL augmente, à cause de sa composante résistive, en direc- tion du réseau d'éléments de commutation de Vpp de ligne 702. Les exemples de disposition suivants élimineront le probème décrit cidessus Dans un premier exemple de disposition, le réseau d'éléments de commutation de Vpp de ligne, le réseau de dispositifs de limitation de tension et le réseau de décodeurs de ligne sont respectivement disposés dans les zones 701, 702 et 703 Dans un second exemple de disposition, le réseau de dispositifs de limi- tation de tension, le réseau d'éléments de commutation de Vpp de ligne et le réseau de décodeurs de ligne sont respectivement disposés dans les zones 701, 702 et 703 En d'autres termes, on élimine le problème décrit ci-dessus en disposant le réseau de dispositifs de limitation de tension près du réseau d'éléments de commutation de Vpp de ligne, d'une manière telle que le réseau de dispositifs de limitation de tension soit séparé du réseau d'éléments de commutation de Vpp de ligne, avec le réseau de cellules de mémoire entre eux De cette manière, du fait que le courant que l'on fait circuler pour limiter la tension ne passe pas par le conducteur de mot WL sur la cellule de mémoire, on peut éliminer un défaut d'uniformité de la tension sur le conducteur de mot qui est occasionné par sa composante résistive Dans l'exemple de configuration ci- dessus dans lequel le réseau d'éléments de commutation de Vpp de ligne et le réseau de dispositifs de limitation de tension sont respectivement placés dans les zones 701 et 702, le réseau de décodeurs de ligne est disposé dans la zone 703 Dans ce cas, la position du réseau de décodeurs de ligne n'a pas d'importance: il peut être disposé près des zones 701 et 702. Comme on peut le comprendre d'après la descrip- tion précédente, dans la mémoire non volatile qui corres- pond au premier aspect de la présente invention, du fait que les moyens de limitation de tension élevée sont placés sur chacun des conducteurs de mot, la tension élevée sur le conducteur de mot peut être limitée de manière fiable à une valeur appropriée Par conséquent, on peut éviter une dégradation des caractéristiques ou une défaillance des transistors de sélection, sous l'effet d'une augmentation excessive de la tension, et on peut ainsi faire en sorte que la mémoire non volatile ait une fiabilité élevée. Dans la mémoire non volatile qui correspond au second aspect de la présente invention, qui est réalisée sous la forme d'un dispositif MOS, le dispositif de limitation de tension est formé en disposant l'électrode de grille dans une configuration dans laquelle elle est séparée de la zone de substrat par la pellicule d'oxyde de grille, en diagonale par rapport à la zone diffusée ayant un type de conductivité opposé à celui du substrat, et elle est connectée au conducteur de mot avec la pellicule d'oxyde de grille entre eux, de façon que l'électrode de grille soit en contact avec une partie d'une extrémité de la zone diffusée Par conséquent, on peut réduire considé- rablement l'aire du dispositif de limitation de tension, et ce dernier peut être incorporé dans la mémoire non volatile, sans que la présence du dispositif de limitation de tension n'introduise une restriction dans l'autre partie de la mémoire non volatile. Dans la mémoire non volatile qui correspond au troisième aspect de la présente invention, du fait que les moyens de limitation de tension élevée sont connectés au voisinage du réseau d'éléments de commutation de Vpp sur les conducteurs de mot, on peut éliminer une différence dans la tension appliquée qui est générée dans les cellu- les de mémoire du fait de la résistance du conducteur de mot, et on peut uniformiser la tension qui est appliquée à chacune des cellules de mémoire, ce qui permet d'obtenir une mémoire non volatile ayant une fiabilité élevée. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1 Mémoire non volatile exigeant une tension élevée pour effacer et écrire des données, caractérisée en ce qu'elle comprend: un réseau de cellules de mémoire ( 3) dans lequel un ensemble de conducteurs de mot (WL) et un ensemble de conducteurs de bit (BL) s'étendent sous la forme d'un treillis et dans lequel un grand nombre de cellules de mémoire ( 3 a-3 n) sont formées avec une configu- ration matricielle dans cette structure en treillis; des moyens de génération de tension élevée ( 9) pour produire la tension élevée nécessaire pour effacer des données et écrire des données dans la cellule de mémoire ( 3 a-3 n); des moyens de connexion de tension élevée ( 2) comprenant des éléments de commutation de Vpp qui sont respectivement placés sur les conducteurs de mot (WL) et les conducteurs de bit (BL), pour connecter sélectivement la tension élevée provenant des moyens de génération de tension élevée ( 9) aux conducteurs de mot (WL) et aux conducteurs de bit (BL); et des moyens de limitation de tension élevée ( 10) comprenant des dispositifs de limitation de tension ( 10 a) qui sont respectivement connectés aux conducteurs de mot (WL) dans le but de limiter à une valeur prédéterminée la valeur maximale de la tension élevée sur le conducteur de mot (WL). 2 Mémoire non volatile selon la revendication 1, caractérisée en ce qu'elle est formée sur un substrat semiconducteur sous la forme d'un dispositif MOS, et en ce que le dispositif de limitation de tension ( 10 a) des moyens de limitation de tension élevée ( 10) est formé en disposant une électrode de grille ( 202 a) dans une configu- ration dans laquelle elle est séparée d'une zone de substrat ( 215) par une pellicule d'oxyde de grille ( 211 a), en diagonale par rapport à une zone diffusée ( 212) ayant un type de conductivité opposé à celui de la zone de substrat ( 215), et elle est connectée au conducteur de mot (WL), avec la pellicule d'oxyde de grille ( 211) entre eux, de façon que cette électrode de grille ( 202 a) soit en contact avec une partie d'une extrémité de la zone diffu- sée ( 212). 3 Mémoire non volatile selon la revendication 1, caractérisée en ce que le dispositif de limitation de tension ( 10 a) des moyens de limitation de tension élevée ( 10) est connecté au voisinage de l'élément de commutation de Vpp ( 2 a) sur le conducteur de mot (WL). 4 Mémoire non volatile selon la revendication 1, caractérisée en ce qu'elle est réalisée sous la forme d'un dispositif MOS, en ce que l'élément de commutation de Vpp ( 2 a) comprend des premier et second transistors ( 21, 22) et un condensateur ( 23), le drain du premier transis- tor ( 21) étant connecté à une tension élevée (Vpp), la borne de grille du premier transistor ( 21) étant connectée au conducteur de mot (WL), la source du premier transistor ( 21) étant connectée à la fois au drain du second transis- tor ( 22), dont la grille et le drain sont connectés ensem- ble en une configuration de diode, et à l'une des électro- des du condensateur ( 23), la source du second transistor ( 22) étant connectée à la fois à la borne de grille du premier transistor ( 21) et au conducteur de mot (WL), l'autre électrode du condensateur ( 23) étant connectée à un conducteur d'horloge (CLK), et en ce que le dispositif de limitation de tension ( 10 a) comprend un conducteur de grille qui est connecté à la source du second transistor et qui a un potentiel bas.