FR 2707790 A1 19950120 FR 9308837 A 19930712 MEMOIRE A DOUBLE ACCES La présente invention concerne les mémoires à double accès, c'est-à-dire qui comprennent une entrée et une sortie distinctes, et plus particulièrement les mémoires de type premier-entré/premier-sorti (FIFO). La figure 1 représente partiellement une structure de mémoire double accès classique. Cette mémoire comprend des cellules mémoire à double accès 10 disposées par colonnes. Comme cela est représenté, chaque cellule 10 comprend, par exemple, deux inverseurs 10-1 disposés tête- bêche. Chaque inverseur10 comprend une paire de transistors de sortie complémentaires (MOS à canaux N et P). L'entrée et la sortie de la cellule correspon- dent respectivement à l'entrée et à la sortie d'un premier des inverseurs. Le deuxième inverseur, dont la sortie est reliée à l'entrée de la cellule mémoire, comprend des transistors de sortie plus résistifs que ceux du premier inverseur, ce qui limite la consommation de courant lors d'une écriture dans la cellule. A chaque colonne de cellules est associée une ligne d'entrée Bi et une ligne de sortie Bo. L'entrée de chaque cel- lule 10 d'une colonne est reliée à la ligne d'entrée correspon- dante Bi par un transistor MOS à canal N M1. La sortie de chaque cellule 10 d'une colonne est reliée à la ligne de sortie Bo correspondante par un transistor MOS à canal N M2. Les grilles des transistors Ml d'une même rangée de cellules sont reliées à une ligne d'écriture W et les grilles des transistors M2 d'une même rangée de cellules sont reliées à une ligne de lecture R. Chaque ligne de sortie Bo est reliée à un potentiel d'alimentation haut Vdd par un transistor MOS à canal P MP1, dit transistor de précharge. Chaque ligne de sortie Bo est reliée à une sortie Bol de la mémoire par successivement un transistor MOS à canal N M3, un verrou 12 constitué d'inverseurs disposés tête-bêche, et une porte trois états 14. Les transistors MP1 et M3 sont commandés par un signal RC de lecture de colonne. Les portes trois états 14 sont comman- dées par un signal de validation EN qui, selon le cas, est égal au signal RC ou fixé par un dispositif externe, tel qu'un micro- processeur, qui lit la mémoire. Les transistors de précharge MP1 peuvent aussi être à canal N; dans ce cas ils sont commandés par 1 'inverse logique du signal RC. Dans une configuration classique courante, les lignes d'entrée Bi sont reliées directement, ou par l'intermédiaire d'amplificateurs suiveurs non représentés, à des lignes respec- tives d'un bus de données d'entrée Di. Les sorties Bol de la mémoire sont reliées aux lignes respectives d'un bus de sortie Do. Ainsi, à des bus de données Di et Do de n lignes, on associe des mémoires à double accès de n colonnes. Les lignes d'écriture W et de lecture R sont comman- dées par un décodeur d'adresses non représenté. Pour écrire dans la mémoire, un dispositif gérant le bus d'entrée Di présente une30 donnée sur le bus Di, émet une adresse (sur un bus d'adresses non représenté) qui sélectionne 1 'une des rangées de cellules, et active une ligne d'écriture de colonne WC (non représentée à la figure 1). Pour lire dans la mémoire, un dispositif qui gère le bus Do émet une adresse qui sélectionne l'une des rangées de cellules, active la ligne RC de lecture de colonne, et valide la ligne EN. Les mémoires à double accès du type de la figure 1 sont souvent utilisées dans des mémoires de type premier-entré/ premier-sorti (FIFO). Une mémoire FIFO ne comprend pas de bus d'adresses. Pour lire dans une mémoire FIFO, on active la ligne RC de lecture de colonne et on récupère la donnée que la mémoire présente alors sur sa sortie (Bol). Pour écrire dans la mémoire FIFO, on active la ligne WC d'écriture de colonne en présentant une donnée à son entrée (Bi). Une mémoire FIFO comprend généralement une mémoire à double accès du type de la figure 1 avec son décodeur d'adres- ses, les adresses étant fournies par un circuit de commande, relativement complexe, qui gère le mécanisme du "premier-entré/ premier-sorti" en fonction des signaux de lecture WC et d'écri- ture RC de colonne, fournis de l'extérieur. La figure 2 représente l'allure de divers signaux de la structure de la figure 1 lors de la lecture successive d'un "0" dans une première cellule et de deux fois un "1" dans une deuxième cellule. A des instants tl, t2 et t3 successifs, on décide d'effectuer les lectures susmentionnées. A 1 'instant tl, on active la ligne de lecture de colonne RC et une ligne Rl qui correspond à l'une des lignes de lecture R. Le transistor MP2 est rendu passant et transmet la sortie de la cellule 10 sur la ligne de sortie Bo. Le transistor MP1 est bloqué et la ligne Bo n'est pas forcée au potentiel Vdd. La cellule 10 lue stocke un "0", ce qui veut dire que l'entrée de la cellule est à "0" alors que sa sortie est à "1". Ainsi, la ligne Bo reste à "1". Le transistor M3 est rendu pas- sant et transmet l'état "1" de la ligne Bo sur l'entrée du ver- rou 12 qui inverse cet état. Ainsi, la sortie Bol, et la ligne correspondante du bus Do, passent ou restent à "0". Les lignes RC et Ri sont désactivées avant l'instant t2, ce qui rend conducteurs les transistors de précharge MP1 et bloque les tran- sistors de sortie M3. A l'instant t2, on décide de lire un "1" dans une deuxième cellule mémoire. La ligne RC est de nouveau activée et l'on active une ligne R2 correspondant à une autre ligne de lecture R. Cette fois-ci, la sortie de la cellule 10 lue est à "0". La ligne Bo passe lentement de Vdd à O en se déchargeant vers la sortie de la cellule 10 par le transistor M2, la sortie de la cellule 10 étant forcée à la masse par un transistor de la cellule. Le verrou 12 ne bascule que quand 1' état de la ligne Bo atteint un seuil de basculement Vt à un instant t2s. Ainsi, la sortie Bol passe à "1" avec un certain retard par rapport à l'instant t2. Avant l'instant t3, les lignes RC et R2 sont désactivées, ce qui entraine la remise à "1" des lignes de sortie Bo. A l'instant t3, on lit la même cellule qu'à l'instant t2. Les lignes RC et R2 sont de nouveau activées. Comme à 1 'instant t2, la ligne Bo passe progressivement de Vdd à O en se déchargeant par le transistor M2 vers la sortie de la cellule lue. Toutefois, entre l'instant t3 et l'instant t3s o l'état de la ligne Bo atteint la tension seuil Vt, le verrou 12, dont l'entrée était à 0, bascule à l'instant t3, et bascule de nou- veau à 1' instant t3s. Ceci entraîne, comme cela est représenté, un passage intempestif à "0" de la sortie Bol entre les instants t3 et t3s. On a également représenté, sous la référence Bix, l'allure d'une ligne d'entrée d'une deuxième mémoire à double accès dont l'entrée serait reliée au bus Do. L'état de cette ligne Bix varie de la même manière que la sortie correspondante Bol. Une mémoire du type de la figure 1, comme tout circuit CMOS, ne consomme du courant que lors des transitions des signaux qui y transitent. Ainsi, la consommation d'une telle mémoire est indûment augmentée du fait des passages à "0" intem- pestifs de la sortie Dol entre deux lectures d'un "1". La consommation est en outre d'autant plus grande que les lignes sur lesquelles transitent ces signaux sont longues. Ainsi, la consommation devient particulièrement importante si la sortie d'une première mémoire à double accès est reliée aux entrées de plusieurs autres mémoires à double accès. Un objet de la présente invention est de prévoir une structure de mémoire à double accès présentant une consommation particulièrement faible. Un autre objet de la présente invention est de prévoir une mémoire FIFO à consommation particulièrement faible et de structure particulièrement simple. Ces objets sont atteints grâce à une mémoire à double accès comprenant des cellules mémoire à double accès disposées en colonnes. Une ligne de sortie par colonne est reliée à chaque cellule de la colonne par un transistor de lecture commandé par une ligne de lecture respective. Des transistors de précharge relient les lignes de sortie à un potentiel de précharge corres- pondant à un premier état logique, ces transistors étant comman- dés par un état inactif d'un signal de sélection en lecture. Des transistors de sortie relient les lignes de sortie à une sortie de la mémoire. Une fausse cellule mémoire est associée à une fausse ligne de sortie et à un transistor de précharge, la sortie de oette fausse cellule étant à un deuxième état logique opposé audit premier état logique. Un faux transistor de lecture est commandé par l'état actif du signal de sélection en lecture et relie la sortie de la fausse cellule à la fausse ligne de sortie. Des moyens sont prévus pour commander lesdits transis- tors de sortie lorsque l'état de la fausse ligne de sortie atteint un seuil prédéterminé entre lesdits premier et deuxième états logiques. Selon un mode de réalisation de la présente invention, une ligne d'entrée par colonne est reliée à chaque cellule de la colonne par un transistor d'écriture commandé par une ligne d'écriture respective. La mémoire comprend, pour chaque ligne d'écriture, un transistor reliant cette ligne d'écriture à une entrée de la mémoire et commandé par 1' état actif d'un signal de sélection en écriture. Selon un mode de réalisation de la présente invention, les moyens pour commander les transistors de sortie comprennent une porte logique dont une première entrée est reliée à la fausse ligne de sortie par l'intermédiaire d'un inverseur et dont une deuxième entrée reçoit le signal de sélection en lecture. Selon un mode de réalisation de la présente invention, la fausse cellule comprend un transistor conducteur relié à un potentiel fixe correspondant audit deuxième état logique. Selon un mode de réalisation de la présente invention, la mémoire est une mémoire de type premier-entrée/premier-sorti comprenant: un premier registre à décalage rebouclé dont les sorties commandent respectivement les lignes de lecture, le décalage de ce registre étant commandé par 1' inverse du signal de sélection en lecture; et un deuxième registre à décalage rebouclé dont les sorties commandent respectivement lesdites lignes d'écriture, le décalage de ce registre étant commandé par 1 'inverse du signal de sélection en écriture. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente partiel- lement une structure de mémoire à double accès classique; la figure 2 représente l'allure de divers signaux de la mémoire de la figure 1 lors de cycles de lecture; la figure 3 représente partiellement un mode de réali- sation de structure de mémoire à double accès selon la présente invention; la figure 4 représente les allures de divers signaux de la mémoire de la figure 3 lors d'un cycle de lecture; la figure 5 représente un mode de réalisation selon la présente invention d'un circuit de commande des lignes de lecture et d'écriture d'une mémoire FIFO; et la figure 6 représente un exemple de circuit permet- tant de générer des signaux d'état d'une mémoire FIFO munie du circuit de commande de la figure 5. A la figure 3, des mêmes éléments qu' à la figure 1 sont désignés par des mêmes références. Selon l'invention, il est prévu une fausse cellule mémoire 10' pour 1 'ensemble des colonnes de cellules, la sortie de cette fausse cellule étant reliée à une fausse ligne de sortie Bo' par un transistor MOS à canal N M2'. La sortie de cette fausse cellule 10' est fixée en permanence à "0" par un transistor MOS à canal N 10-2, relié entre le transistor M2' et la masse, et dont la grille est reliée au potentiel Vdd. Les transistors M2' et 10-2 sont choisis avec les mêmes caractéris- tiques, respectivement, que les transistors M2 et le transistor de sortie à canal N d'une cellule mémoire. La fausse ligne de sortie Bo' est reliée au potentiel Vdd, comme les autres lignes de sortie Bo, par un transistor de précharge MP1 dont la grille est commandée par le signal de lecture de colonne RC. Contrairement aux transistors de lecture M2, la grille du transistor M2' de lecture de la fausse cellule est reliée à la ligne RC. Avec cette configuration, la fausse cellule 10' est "lue" en même temps que l'une quelconque des autres cellules et la fausse ligne de sortie Bo' se comporte exactement de la même manière que la ligne Bo de la vraie cellule lue. Les grilles des transistors de sortie M3, au lieu d'être reliées à la ligne RC, sont reliées à une ligne RC2 connectée à la sortie d'une porte ET 16. Une première entrée de la porte ET 16 est reliée à la ligne RC et l'autre à la fausse ligne de sortie Bo' par l'intermédiaire d'un inverseur 18. La figure 4 représente l'allure de divers signaux de la mémoire de la figure 3 lors de la lecture d'un "1" dans une cellule mémoire alors qu'un "1" a précédemment été lu dans une cellule de la même colonne. Ce cas correspond à l'instant t3 de la figure 2 o la sortie d'une mémoire classique présentait un passage à "0" intempestif. A l'instant t3, les lignes R et RC sont activées. Les transistors de précharge MP1 sont bloqués, le transistor M2' et le transistor M2 de la cellule à lire deviennent passants. La sortie de la fausse cellule 10' et la sortie de la cellule 10 à lire sont à "0", ce qui provoque, comme cela est représenté, une décharge progressive et synchrone des lignes de sortie Bo et Bo'. Lors d'une première phase de la décharge de la ligne Bo', la tension seuil Vt de l'inverseur 18 n'est pas atteinte; la sortie de la porte 16 reste à "0" et les transistors de sortie M3 restent bloqués. Cette première phase correspond à l'inter- valle o la sortie d'une mémoire classique présente un passage intempestif à "0", commne cela est représenté en pointillés pour la sortie Bol. Ce passage intempestif à "0" est évité, selon l'invention, grâce au fait que les transistors de sortie M3 restent bloqués pendant cette première phase. Lorsque l'état de la fausse ligne de sortie Bo' atteint la tension seuil Vt, la sortie de l'inverseur 18 passe à "1". Les deux entrées de la porte 16 sont alors à "1", ce qui provoque l'activation de la ligne RC2. Les transistors de sortie M3 deviennent passants, mais comme l'état de la ligne Bo, qui évolue comme celui de la ligne Bo', est en dessous de la tension seuil Vt, le verrou 12, dont l'entrée se trouvait à "0", ne bascule pas. En conséquence, la sortie Bol reste continûment à30 "1"". Lorsque les lignes R et RC sont désactivées, la ligne RC2 est aussitôt désactivée et les lignes Bo et Bo' sont de nouveau chargées au potentiel Vdd. Avec cette configuration, on supprime deux transi- tions, correspondant à un bref passage intempestif à "0", de chaque sortie de la mémoire lors de deux lectures consécutives d'un "l". Bien entendu, l'ajout d'une fausse cellule 10' et d'une fausse ligne de sortie Bo' entraine une consommation supplémentaire. Cette consommation est toutefois faible par rapport à ce que consommait classiquement un seul passage intem- pestif à "0" sur une sortie de la mémoire, car les sorties de la mémoire sont reliées à des lignes de longueur importante. Selon un mode de réalisation de la présente invention, chaque ligne d'entrée Bi est reliée à 1 'entrée de la mémoire par un transistor MOS à canal N M4. Les grilles des transistors M4 sont reliées à une ligne d'écriture de colonne WC. Comme on l'a précédemment indiqué, la ligne WC est une ligne qui sert à sélectionner la mémoire en écriture; elle est active en même temps que 1 'une quelconque des lignes d'écriture W. Avec cette configuration, tant que la mémoire n'est pas sélectionnée en écriture, les lignes d'entrée Bi sont déconnectées du bus Di et ne contribuent donc pas à augmenter la capacité des lignes du bus Di. La figure 5 représente un mode de réalisation de circuit de commande des lignes d'écriture W et de lecture R permettant, à l'aide d'une mémoire à double aocès, de réaliser une mémoire FIFO de structure particulièrement simple. La figure 5 illustre un exemple o l'on a six lignes de lecture R et six lignes de lecture W. Un circuit du type de la figure 5 est associé aux six lignes de lecture R et un autre circuit iden- tique est associé aux six lignes d'écriture W. On ne décrit ci-après que le circuit de commande associé aux lignes de lecture. Ce circuit de commande comprend un registre à décalage à six bascules 20 disposées en cascade, c'est-à-dire que la sortie de chaque bascule est reliée à l'entrée de la bascule suivante. Chaque sortie d'une bascule 20 est fournie à l'une des lignes de lecture R par une porte ET 22. Une deuxième entrée des portes ET 22 est reliée à la ligne de lecture de colonne RC qui est également reliée aux entrées d'horloge des bascules 20 par l'intermédiaire d'un inverseur 24. Un signal d'initialisation RST est fourni à chacune des bascules 20. L'activation de ce signal RST met & "1" la première bascule 20 et toutes les autres à "0". Le registre à décalage est rebouclé, c'est-à-dire que la sortie de la dernière bascule est reliée à l'entrée de la première bascule. Comme cela est représenté, les bascules 20 sont disposées de manière entrelacée, c'est- à-dire que la bascule de dernier rang (6) est disposée entre les bascules de premier rang (1) et deuxième rang (2), que la bascule d'avant dernier rang (5) est disposée entre les bascules de deuxième rang (2) et troisième rang (3)... Avec cette disposition, les connexions entre les bascules sont toutes de sensiblement la même longueur, quel que soit le nombre de bascules, ce qui évite que les bascules aient des délais de commutation différents. Initialement, par 1 'activation du signal RST, la bascule de rang 1 est à "1" et toutes les autres à "0". Quand la ligne RC est activée, la première rangée de cellules est sélec- tionnée en lecture. Lorsque la ligne RC est désactivée, le "1" qui était dans la première bascule 20 se propage dans la deuxième bascule. A la prochaine activation de la ligne RC, c'est la deuxième rangée de cellules qui est sélectionnée en lecture. Lorsque le "1" atteint la dernière bascule (6), il repasse dans la première bascule dès la désactivation suivante du signal RC. Un circuit de commande identique à celui de la figure est également associé aux lignes d'écriture W. Les lignes d'écriture W sont reliées aux sorties des portes ET 22 et la ligne d'écriture de colonne WC est reliée à l'entrée de l'inver- seur 24. Bien entendu, les rangs des bascules peuvent être changés si l'on souhaite lire les données stockées dans un ordre différent de celui de leur écriture. il On obtient ainsi une structure de mémoire FIFO parti- culièrement simple car les rangées de cellules sont directement sélectionnées par les registres à décalage sans qu'il soit nécessaire d'utiliser un système complexe classique de géné- ration d'adresses et de décodage de ces adresses. Bien entendu, il faut que les dispositifs qui écrivent ou lisent dans la mémoire FIFO puissent connaître l'état de remplissage de celle-ci. Pour cela, ces dispositifs ont besoin d'un signal FULL indiquant que la mémoire est pleine et éven- tuellement d'un signal FULL indiquant que la mémoire est à moitié pleine. La figure 6 représente schématiquement un circuit permettant d'obtenir de tels signaux FULL et FULL. Ce circuit comprend deux compteurs par L 30 et 32, L étant le nombre de rangées de cellules de la mémoire FIFO (6 dans l'exemple de la figure 5). Le compteur 30 est activé par la ligne d'écriture de colonne WC et le compteur 32 est activé par la ligne de lecture de colonne RC. Les deux compteurs 30 et 32 sont remis à zéro par le signal RST. Les sorties des compteurs 30 et 32 sont fournies à un soustracteur numérique 34 qui fournit la différence entre le contenu du compteur 30 et celui du compteur 32 (c'est-à-dire la différence entre le nombre de données écrites et le nombre de données lues). La sortie du soustracteur 34 est fournie à une entrée a de deux ccmparateurs 36 et 38. Une entrée b du comparateur 36 reçoit le nombre L-1 et une entrée b du comparateur 38 revoit le nombre L/2. Le compara- teur 36 fournit le signal d'état plein FULL lorsque le résultat de la soustraction dans le soustracteur 34 est égal à L-1 et le comparateur 38 active le signal d'état demi-plein FULL lorsque le résultat de la soustraction est égal à L/2. De nombreuses variantes et modifications de la pré- sente invention apparaîtront à l'homme du métier, notamment en ce qui concerne le choix des polarités des signaux et 1' adapta- tion qui en résulte des différents circuits. REVENDICATIONS 1. Mémoire à double accès comprenant: - des cellules mémoire à double accès (10) disposées en colonnes; - une ligne de sortie (Bo) par colonne reliée à chaque cellule de la colonne par un transistor de lecture (M2) commandé par une ligne de lecture respective (R); - des transistors de précharge (MP1) reliant les lignes de sortie (Bo) à un potentiel de précharge (Vdd) correspondant à un premier état logique, ces transistors étant commandés par un état inactif d'un signal (RC) de sélection en lecture; - des transistors de sortie (M3) reliant les lignes de sortie à une sortie (Bol) de la mémoire; caractérisée en ce qu'elle comprend: - une fausse cellule mémoire (10') associée à une fausse ligne de sortie (Bo') et à un transistor de précharge, la sortie de cette fausse cellule étant à un deuxième état logique opposé audit premier état logique; - un faux transistor de lecture (M2') commandé par l'état actif du signal de sélection en lecture (RC) et reliant la sortie de la fausse cellule à la fausse ligne de sortie; et - des moyens (16, 18) pour commander lesdits transis- tors de sortie (M3) lorsque l'état de la fausse ligne de sortie atteint un seuil prédéterminé entre lesdits premier et deuxième25 états logiques. 2. Mémoire à double accès selon la revendication 1, comprenant une ligne d'entrée (Bi) par colonne reliée à chaque cellule (10) de la colonne par un transistor d'écriture (M1) commandé par une ligne d'écriture (W) respective, caractérisée30 en ce qu'elle comprend, pour chaque ligne d'écriture, un tran- sistor (M4) reliant cette ligne d'écriture à une entrée de la mémoire et commandé par l'état actif d'un signal de sélection en écriture (WC). 3. Mémoire à double accès selon la revendication 1, caractérisée en ce que lesdits moyens pour commander les tran- sistors de sortie (M3) comprennent une porte logique (16) dont une première entrée est reliée à la fausse ligne de sortie (Bo') par l'intermédiaire d'un inverseur (18) et dont une deuxième entrée reçoit le signal de sélection en lecture (RC). 4. Mémoire à double accès selon la revendication 1, caractérisée en ce que ladite fausse cellule (10') comprend un transistor (10-2) conducteur relié à un potentiel fixe corres- pondant audit deuxième état logique. 5. Mémoire de type premier-entrée/premier-sorti selon la revendication 1, caractérisée en ce qu'elle comprend: - un premier registre à décalage rebouclé dont les sorties commandent respectivement les lignes de lecture (R), le décalage de ce registre étant commandé par l'inverse du signal de sélection en lecture (RC); et - un deuxième registre à décalage rebouclé dont les sorties commandent respectivement lesdites lignes d'écriture (W), le décalage de ce registre étant commandé par l'inverse du signal de sélection en écriture (WC).