FR 2702906 A1 19940923 FR 9402938 A 19940314 Système de cryptape/décryptage d'échantillons réparti parallèle La présente invention concerne un système de cryptage et de décryptage d'échantillons réparti parallèle. Un système de cryptage d'échantillons réparti (DSS) adapté pour crypter les données binaires constituées d'une suite de paquets de taille fixe, crypte et décrypte les données binaires selon la même méthode que celle utilisée dans un système de cryptage synchrone de trame (FSS). Toutefois, pour réaliser un cryptage effectif dans le système DSS, une méthode de synchronisation de l'état du crypteur avec l'état du décrypteur est de préférence différente de celle utilisée dans le système FSS. Dans le système DSS, la synchronisation s'effectue en prenant un échantillon représentant 1 'état du crypteur, en le transmettant au décrypteur pendant des intervalles de temps alloués dans chaque paquet, en le comparant à un échantillon généré à partir du décrypteur, et puis, si les deux échantillons diffèrent l'un de l'autre, en corrigeant l'état du décrypteur afin qu'il soit identique à l'état du crypteur. Conformément à une recommandation du Comité Consultatif International Télégraphique et Téléphonique (CCITT), ce système DSS est utilisé pour crypter une suite de cellules ATM (mode de transfert asynchrone) dans la couche physique à cellules d'un BISDN (réseau numérique à intégration de services à large bande). Les vitesses de transmission dans le système DSS sont des multiples de 155,520 mégaoctets par seconde dans le BISDN, et les vitesses de 155,520 mégaoctets par seconde, 622,080 mégaoctets par seconde ou 2488,320 mégaoctets par seconde présentent un intérêt particulier. Les vitesses de cryptage et de décryptage dans le système DSS sont identiques aux vitesses de transmission correspondantes, c'est-à- dire 155,520 mégaoctets par seconde, 622,080 mégaoctets par seconde ou 2488,320 mégaoctets par seconde L'inconvénient de réaliser le cryptage à ces vitesses de traitement élevées réside en ce qu'il faut des éléments à grande vitesse, ce qui augmente les coûts de production et la consommation d'énergie En outre, dans le cas d'une transmission à grande vitesse qui se situe au niveau des gigaoctets par seconde, le cryptage aux vitesses de transmission risque d'être impossible. La présente invention a par conséquent pour but de proposer un système de cryptage d'échantillons réparti parallèle pour transmettre des paquets de taille fixe, capable de crypter les données binaires à des vitesses inférieures aux vitesses de transmission. Un autre but de l'invention consiste à proposer un système de décryptage d'échantillons réparti parallèle pour la transmission de paquets de taille fixe, capable de décrypter les données binaires à des vitesses inférieures aux vitesses de transmission. Pour atteindre ces buts, le système de cryptage d'échantillons réparti parallèle, selon un premier aspect de la présente invention, comporte un générateur de registres à décalage parallèles destiné à générer des séquences parallèles en vue d'un cryptage parallèle, le générateur comprenant plusieurs registres à décalage et plusieurs additionneurs modulo 2, un moyen d'échantillonnage destiné à générer des échantillons à partir du générateur de registres à décalage parallèles en fonction d'intervalles de voies de transmission disponibles pour acheminer les échantillons, un moyen de cryptage parallèle destiné à exécuter une fonction de cryptage parallèle en additionnant modulo 2 des séquences parallèles provenant du générateur de registres à décalage parallèles à des séquences de données d'entrée parallèles, et un moyen multiplexeur destiné à multiplexer les séquences de données cryptées provenant du moyen de cryptage parallèle. De même, un système de décryptage d'échantillons réparti parallèle pour la transmission de paquets de taille fixe, selon un second aspect de la présente invention, comporte un moyen démultiplexeur destiné à démultiplexer les séquences de données cryptées multiplexées, un générateur de registres à décalage parallèles destiné à générer des séquences parallèles en vue d'un décryptage parallèle, le générateur comprenant plusieurs registres à décalage et plusieurs additionneurs modulo 2, un moyen d'échantillonnage destiné à générer des échantillons à partir du générateur de registres à décalage parallèles en fonction d'intervalles de voies de transmission disponibles pour acheminer les échantillons, un moyen comparateur relié au moyen d'échantillonnage pour comparer les échantillons transmis à partir du crypteur avec les échantillons générés par le moyen d'échantillonnage, un moyen de correction relié au moyen comparateur et destiné à effectuer une correction pour les échantillons à chaque temps de correction en fonction du résultat de la comparaison fourni par le moyen comparateur, et un moyen de décryptage parallèle destiné à exécuter un décryptage parallèle des séquences de données cryptées en additionnant modulo 2 des séquences parallèles provenant du générateur de registres à décalage parallèles aux séquences de données cryptées provenant du moyen démultiplexeur. Ce qui précède, ainsi que d'autres buts, caractéristiques et avantages de la présente invention ressortiront plus clairement de la description détaillée suivante, donnée à titre d'exemple nullement limitatif en référence aux dessins annexés dans lesquels: la figure 1 montre un format d'une séquence de données d'entrée série de l'art antérieur; la figure 2 A est un schéma-blocs fonctionnel d'un crypteur d'un système DSS de l'art antérieur; la figure 2 B est un schéma-blocs fonctionnel d'un décrypteur d'un système DSS de l'art antérieur; les figures 3 A et 3 B montrent un exemple de conversion d'un cryptage série en un cryptage parallèle de l'art antérieur, la figure 3 A montrant une partie cryptage série et la figure 3 B montrant une partie décryptage parallèle; la figure 4 montre un format de séquences de données d'entrée parallèles selon la présente invention; la figure 5 est un chronogramme de temps d'échantillonnage et de correction d'un système DSS parallèle selon l'invention; la figure 6 A est un schéma-blocs fonctionnel d'un crypteur parallèle d'un système DSS parallèle; la figure 6 B est un schéma-blocs fonctionnel d'un décrypteur parallèle d'un système DSS parallèle; la figure 7 montre une structure de données pour une transmission de cellules ATM; la figure 8 A montre un générateur de registres à décalage série pour un système DSS selon le CCITT; la figure 8 B montre un générateur de registres à décalage parallèles pour un système DSS selon le CCITT; et la figure 9 montre un mode de réalisation d'un décrypteur parallèle pour un cryptage de cellules ATM. En référence tout d'abord à la figure 1 qui montre un format d'une séquence de données d'entrée série, la séquence de données d'entrée série tbk} à crypter consiste en une suite de paquets dont chacun a une longueur de F binaires. Les échantillons prélevés à partir du crypteur sont transmis pendant J intervalles de temps d' échantillonnage a, c Y,, aj 1 (intervalle de temps en pointillés sur la figure 1) situés dans chaque paquet. En référence aux figures 2 A et 2 B qui représentent un système DSS série, un crypteur visible sur la figure 2 A comprend un générateur de registres à décalage (SRG) série 21, un circuit d'échantillonnage 22 et un circuit de cryptage 23 Le SRG série 21 comprend une machine SRG série 31 et un circuit générateur de séquence série 32 Un décrypteur visible sur la figure 2 B comprend un générateur de registres à décalage (SRG) série 25, un circuit d'échantillonnage 26, un circuit comparateur 28, un circuit de correction 24 et un circuit de décryptage 27 Ce SRG série 25 comprend également une machine SRG série 33 et un circuit générateur de séquence série 34 Le circuit comparateur 28 compare des échantillons prélevés à partir du décrypteur avec des échantillons prélevés à partir du crypteur Le circuit de correction 24 effectue la correction d'un état SRG du SRG série 25 du décrypteur en fonction du résultat de comparaison fourni par le circuit comparateur 28. Pour la machine SRG 31, la longueur L du SRG série 21 désigne le nombre de registres à décalage à l'intérieur du SRG 21 du crypteur, le vecteur d'état dk (dk dans le cas o le SRG appartient au décrypteur), désigne le vecteur de L indiquant des états de registres à décalage du SRG 21, et la matrice de transition d'état T désigne la matrice Lx L représentant la relation entre deux vecteurs d'état dk et dk_ 1 (ou dk et dk_ 1 pour le décrypteur) Par conséquent, la matrice de transition d'état T de la machine SRG 31 donne la relation dk = T dk-i (ou dk = Tak- l) ( 1) La caractéristique de la machine SRG est donc déterminée uniquement par la matrice de transition d'état T. Pour le circuit générateur de séquence 32 (ou 34) qui génère la séquence SRG série úSk} (ou k pour le décrypteur) du crypteur à additionner (ci- après, toutes les additions et multiplications sont des opérations modulo 2 à l'exception de celles indiquées en indices ou en exposants) à la séquence de données d'entrée {bk} pour un cryptage, le vecteur générateur h désigne le vecteur de L représentant la relation entre la séquence {Sk} (ou Sk) et le vecteur d'état dk (ou dk) Par conséquent, le vecteur générateur h du circuit générateur de séquence donne la relation Sk= ht-dk (ou k = ht dk) ( 2) La caractéristique du circuit générateur de séquence série est donc déterminée uniquement par le vecteur générateur h. Pour le circuit d'échantillonnage qui génère les échantillons représentant des états de registres à décalage An dans la machine SRG 31, zi (ou zi dans le cas du SRG du décrypteur), désigne l'échantillon à transmettre au ième intervalle de temps d'échantillonnage ai, i= 0,1,, J-1 dans le nième paquet de la figure 1, et le vecteur d'échantillonnage vi, i= 0,1,, J-l, désigne le vecteur de n L représentant la relation entre l'échantillon zn(ou zi) et le vecteur d' état dn F+Qi (ou dn F+ai) généré au temps d'échantillonnage n F+ai L'échantillon z peut par conséquent être exprimé par l'équation suivante. z= Vtdn F+ (o> J-i) V ( 3) La caractéristique du circuit d'échantillonnage est donc déterminée uniquement par les intervalles de temps d'échantillonnage et les vecteurs d'échantillonnage. Le circuit de cryptage 23 du crypteur crypte la séquence de données d'entrée (bk} en additionnant la séquence SRG série {Sk} provenant du SRG série 21 à la séquence de données d'entrée tbk} Le circuit de décryptage 27 du décrypteur décrypte la séquence de données cryptées {bk + Sk} en additionnant la séquence SRG série { k} provenant du SRG série 25 à la séquence de données cryptées {bk + Sk} Par conséquent, pour rendre la séquence de données décryptées tbk + sk + k} identique à la séquence de données d'entrée fbk}, la séquence SRG {sk} provenant du SRG décrypteur 25 doit être identique à la séquence SRG {(Sk} provenant du SRG crypteur 21 Cela signifie que l'état des registres à décalage de la machine SRG 31 du crypteur doit être identique à l'état des registres à décalage de la machine SRG 33 du décrypteur Lors de l'exécution du cryptage et/ou du décryptage, les intervalles de temps indiquant une limite de paquet, tels que des intervalles FAW (mot d'alignement de trame) et HEC (contrôle d'erreur d'en-tête) ne sont pas considérés. Le circuit comparateur 28 du -décrypteur compare l'échantillon zi prélevé à partir du crypteur avec ^n l'échantillon z iprélevé à partir de décrypteur Puis, si les deux échantillons sont identiques, le circuit comparateur 28 délivre une sortie O au circuit de correction 24 Sinon, le circuit comparateur 28 délivre une sortie 1 au circuit de n 2 i n correction 24 Si les deux échantillons znf et zi ne sont pas identiques, le circuit de correction 24 du décrypteur corrige l'état des registres à décalage du SRG décrypteur 25 afin qu'il soit identique à l'état des registres à décalage du SRG crypteur 21. Pour le circuit de correction 24, l'intervalle de temps de correction p, i= 0,1,, J-1, désigne la position de l'intervalle de temps pendant lequel, si les ièmes n 'An échantillons z i et z i ne sont pas identiques, l'état des registres à décalage du SRG décrypteur est corrigé, et le vecteur de correction ci, i= 0,1,, J-l, désigne le vecteur de L représentant la position du registre à décalage qui doit être corrigé. La caractéristique du circuit de correction 24 est donc déterminée uniquement par 1 'intervalle de temps de correction pi, i= 0,1,, J-l, et le vecteur de correction ci, i= 0,1,, J-1. n n Dans le cas o les échantillons zi et z ine sont pas identiques, l'état des registres à décalage dans la machine SRG série du décrypteur est corrigé en fonction du vecteur de correction ci au temps de correction n F+Pi En conséquence, la relation ( 1) peut être modifiée de la manière suivante. = T d +l + (zî+ z Dc i = 0, 1,, J-. ( 4) En référence maintenant aux figures 3 A et 3 B qui montrent un exemple de la conversion d'un cryptage série en un cryptage parallèle, la figure 3 A illustre un procédé de cryptage série et la figure 3 B un procédé de cryptage parallèle Pour mettre en oeuvre un système de cryptage réparti parallèle (système PDSS), la séquence de données d'entrée {bk} doit tout d'abord être multiplexée à N séquences parallèles de vitesse inférieure {b Jk}, j= 0,1,, N-1 Ensuite, la partie cryptage de la figure 2 A peut être redessinée sous la forme de la figure 3 A Si l'on transpose le procédé de cryptage série au multiplexeur N:1, on obtient son procédé de cryptage parallèle équivalent, représenté sur la figure 3 B Une série similaire de schémas peut être réalisée pour le procédé de décryptage Les procédés de cryptage et de décryptage parallèles résultants sont ensuite exécutés à 1/N fois la vitesse de cryptage et de décryptage série initiale (égale à la vitesse de transmission initiale), N pouvant être choisi pour être égal à n'importe quel nombre parmi des facteurs de la longueur F des paquets Il est alors possible d'obtenir les séquences de données d'entrée parallèles {b 1 k}, j= 0,1,, N-1, représentées sur la figure 4 à partir de la séquence de données d'entrée fbkl représentée sur la figure 1 Sur la -v figure 4, F est égale à F/N et les intervalles de temps en pointillés sont des intervalles de temps d'échantillonnage parallèles correspondant aux intervalles de temps d'échantillonnage ai, i= 0,1,, J-1 dans la séquence de données d'entrée série tbk} qi et ri désignent respectivement le quotient et le reste des intervalles de temps d'échantillonnage série a, i=Ol,, J-1, divisés par N. Ces intervalles de temps correspondent donc aux qiièmes intervalles de temps parallèles dans la rième séquence de données parallèles tbr k} Par conséquent, la valeur Nac L + 9 pour les intervalles de temps d'échantillonnage parallèles À correspond à la valeur de l'un des intervalles de temps d'échantillonnage série ai, i= 0,1,,J-1. Ensuite, le SRG série du décrypteur doit être transformé en SRG parallèle (PSRG) capable de générer N séquences parallèles {tj} (ou ft} pour le décrypteur) qui rendent le signal crypté parallèle et multiplexé identique au signal crypté et décrypté série. En expression mathématique, cela équivaut à transformer respectivement la matrice de transition d'état T provenant de la machine SRG série dans l'expression ( 1) et le vecteur générateur h provenant du circuit générateur de séquence série dans l'expression ( 2) en matrice de transition d'état PSRG Tp et en vecteur générateur parallèle h,, j= 0, 1, N-1, ce qui donne les expressions modifiées dk= Tp-dk-l (ou dk = Tp dk 1),; tk= hd dk (C>U dk). Un autre changement important à effectuer se situe dans le circuit d'échantillonnage Le procédé d'échantillonnage dépend des intervalles de temps d'échantillonnage parallèles SQ dans les séquences de données d'entrée parallèles {bjk}, j= 0,l,,N-l, représentées sur la figure 4 Dans le procédé d'échantillonnage parallèle, plusieurs échantillons peuvent être prélevés à la fois Par conséquent, les intervalles de temps d'échantillonnage parallèles de la figure 4 peuvent être redessinés sous la forme de la figure 5 en fonction du temps d'échantillonnage et du nombre d'échantillons prélevés pendant le temps d'échantillonnage La figure 5 est un chronogramme des temps d'échantillonnage et de correction du PDSS Sur la figure 5, ai, i=,l,,K-l, désigne les intervalles de temps d'échantillonnage parallèles et ces intervalles de temps sont disposés en fonction de leur longueur, excepté pour les intervalles de temps répétés parmi les intervalles de temps parallèles c&p représentés sur la ( 5) ( 6) figure 4 De même, m désigne le nombre d'échantillons prélevés aux intervalles de temps d'échantillonnage n An parallèles ai, i=O,1,,K-1, et zn (ou zi pour le décrypteur) Q=O,l,,m-1, désigne m échantillons prélevés aux intervalles de temps d'échantillonnage parallèles ai dans le nième paquet Il faut noter que ai et mi sont obtenus en fonction du format de données représenté sur la figure 4 et n n que les échantillons zn i, (ou zi,ú) doivent être identiques aux échantillons prélevés pendant les intervalles de temps d'échantillonnage correspondants dans la séquence de données série De même, viy, i= 0,l,,K-l, ú= 0,l,,mi-l, désigne le vecteur d'échantillonnage qui adopte la valeur échantillonnée n zni L'équation ( 3) peut donc être modifiée de la manière suivante. t = Vit' d +(ou Zn = Vjt a+), f = O, 1, K-l, I = 0, 1,2 m-i ( 7) Le procédé de comparaison dépend du procédé d'échantillonnage Par conséquent, le circuit comparateur doit être modifié afin de pouvoir comparer simultanément les mi échantillons prélevés au cours du procédé d'échantillonnage parallèle. Finalement, le procédé de correction dans le décrypteur doit être modifié en fonction du procédé d'échantillonnage. Etant donné que dans le procédé d'échantillonnage parallèle, mi échantillons zn, (ou zi) ú= 0, 1,,m-1, sont prélevés aux intervalles de temps d'échantillonnage parallèles ai, les corrections nécessaires pour les mi échantillons doivent être effectuées pendant le même intervalle de temps Pl appelé l'intervalle de temps de correction (voir figure 5) cij, 1 l i= 0,l,,K-i, Q= 0,l,,mi-1, désigne le vecteur de correction représentant des positions de correction des registres à décalage dans le PSRG décrypteur, dans le cas o n ^n les échantillons z i, et z i, ne sont pas identiques. L'équation ( 4) peut alors être modifiée de la manière suivante mi +,= Tp' + E( l+ zr)cç, i = 0, 1,, K ( 8) 1 = O Si l'on reporte toutes les modifications requises pour la mise en oeuvre parallèle du système DSS de la figure 2, on obtient le schéma-blocs modifié des figures 6 A et 6 B La figure 6 A montre le crypteur parallèle du système DSS parallèle et la figure 6 B montre le décrypteur parallèle Sur ces figures, le démultiplexeur 1:N prévu pour le crypteur et le multiplexeur N:1 prévu pour le décrypteur ne sont pas indiqués Comme le montre la figure 6 A, le crypteur parallèle comporte un générateur de registres à décalage parallèles (PSRG) 61 comprenant plusieurs registres à décalage et plusieurs additionneurs modulo 2, un circuit d'échantillonnage 62, un circuit de cryptage parallèle 63 et un multiplexeur N:l 64 Le PSRG 61 comprend une machine génératrice de registres à décalage 71 destinée à générer une matrice de transition d'état pour les registres à décalage et un circuit générateur de séquences parallèles 72 destiné à générer des séquences parallèles pour crypter des séquences de données d'entrée parallèles Le circuit d'échantillonnage 62 génère des échantillons à partir du générateur de registres à décalage parallèles 61 en fonction d'intervalles de voies de transmission disponibles pour acheminer les échantillons Le circuit de cryptage parallèle 63 exécute une fonction de cryptage parallèle en additionnant les séquences parallèles provenant du générateur de registres à décalage parallèles 61 aux séquences de données d'entrée Le multiplexeur N:l (MUX) 64 multiplexe les séquences de données cryptées provenant du circuit de cryptage parallèle 63 Comme le montre également la figure 6 B, le décrypteur parallèle comprend un démultiplexeur (DEMUX) 70, un générateur de registres à décalage parallèles 66, un circuit d'échantillonnage 67, un circuit comparateur 68, un circuit de correction 65 et un circuit de décryptage parallèle 69 Le générateur de registres à décalage parallèles (PSRG) 66 comporte plusieurs registres à décalage et plusieurs additionneurs modulo 2, et comprend une machine génératrice de registres à décalage 73 destinée à générer une matrice de transition d'état pour les registres à décalage, et un circuit générateur de séquences parallèles 74 destiné à générer des séquences parallèles pour le décryptage des séquences de données cryptées Le DEMUX 70 démultiplexe les séquences de données cryptées multiplexées Le circuit d'échantillonnage 67 génère des échantillons à partir du générateur de registres à décalage parallèles en fonction d'intervalles de voies de transmission disponibles pour acheminer les échantillons Le circuit comparateur 68 est relié au circuit d'échantillonnage 67 et compare les échantillons transmis à partir du crypteur avec les échantillons générés par le circuit d'échantillonnage 67. Le circuit de correction 65 est relié au circuit comparateur 68 et effectue une correction pour les échantillons à chaque temps de correction en fonction du résultat de comparaison transmis par le circuit comparateur 68 La sortie du circuit de correction 65 est appliquée au PSRG 66 Le circuit de décryptage parallèle 69 réalise le décryptage parallèle des séquences de données cryptées en additionnant les séquences parallèles provenant du PSRG 66 aux séquences de données cryptées provenant du DEMUX 70. Pour mettre en oeuvre le système PDSS représenté sur les figures 6 A et 6 B, il faut d'abord obtenir la matrice de transition d'état Tp et le vecteur générateur de séquences parallèles h, j= 0,1,,N-l du PSRG, l'intervalle de temps d'échantillonnage ai, i= 0,1,,K-l et le vecteur d'échantillonnage vi", i=dl,,K-l, ú= 0,l,,m 1-1 du circuit d'échantillonnage, et l'intervalle de temps de correction pi, et le vecteur de correction i= 0,1,,K-l, Q= 0,1,,mi-l du circuit de correction. La matrice de transition d'état Tp et le vecteur générateur de séquences parallèles h, peuvent être obtenus à partir de l'article de D W Choi, intitulé "Techniques de cryptage parallèle pour multiplexeur numérique" AT&T Tech J, pages 123 à 136, septembre/octobre 1986 De même, l'intervalle de temps d'échantillonnage ai et le vecteur d'échantillonnage v sont déterminés par la relation entre la séquence de données série de la figure 1 et la séquence de données parallèles de la figure 4 Par conséquent, il est important d'obtenir l'intervalle de temps de correction pi et le vecteur de correction c Lú. Pour obtenir l'intervalle de temps de correction pi et le vecteur de correction cj,ú, 8 k désigne le vecteur de distance d'état représentant la différence entre le vecteur d'état provenant du crypteur et le vecteur d' état provenant du décrypteur, ou plus précisément dk+ - ( 9) La synchronisation du PDSS est donc déterminée uniquement par la nullité de 8 k- En remarquant que l'expression pour dk dans l'équation ( 5) prend la forme de l'équation ( 8) uniquement lorsqu'une correction a lieu, et que cette correction intervient aux temps n F+ei, on peut modifier les équations ( 5) et ( 8) pour qu'elles adoptent respectivement les formes suivantes f 'd,? =Tp -1, 2, -±_-, K-i = T a; 5 d n Ti e-, l = 12,,K- 11, ( 1 O) i.Fb K mo-1 a _-= d (__ + ày Z (X+ 2 z Q)c o), 1 = O MOQ -I T ( i-' j+ zu ( 4-)c u 1, i = O 1 i= 1, 2,, K-1, ( 11) En combinant ces deux équations ainsi que l'équation ( 7) et la relation on obtient F,= T 1-f-' S n F_+. S,z F =(T C' o-j - 1 ' |(T Zvi c ( ' VlTP =), 1 = O 1 (Tp; Z t 'V 5 Tp) S i 2,, K-L l c 'est-à-dire ( 13) n V,_= - 8 ntt,ç-l 2 * S n D+ -' équation dans laquelle A est une matrice de correction dont l'expression est m K-t-i mc 52-1 K-I l-O- _ _( '2 m T (TK CK-2K 2 1) A^ =(T +t C-t,' Vt T K K p K 2 CK-='0 I 1 T 1 = 0 1 = 0 - -5 C * 1 T I (T p-" m + Z c' o, Ts- ) ' ' (T 1,'" O Z co,, vll PT + m 0- ( 12) ( 14) Par conséquent, une fois terminée la correction dans le nième paquet, la relation entre le vecteur de distance d'état finalement corrigé 8 et le vecteur de distance d'état initial 8,, devient = Ad Tp -Eo ( 15) Pour réaliser la synchronisation du crypteur et du décrypteur, il est nécessaire de faire du vecteur de distance d'état finalement corrigé un vecteur nul, quel que soit le vecteur de distance d'état initial 80, ce qui n'est possible qu'en faisant de la matrice de correction An* une matrice nulle Dans le cas o la longueur du SRG dans le PSRG est L, pour prédire l'état des L registres à décalage, le nombre d'échantillons en plus de L doit être transmis au décrypteur Etant donné qu'il est transmis J échantillons par paquet, le nombre d'échantillons transmis pour N paquets est n J Par conséquent, en supposant que W est le plus petit nombre entier tel que WJ est supérieur à L, la synchronisation du décrypteur peut être réalisée au moins W paquets après Le problème de synchronisation peut dont être redéfini comme un problème d'identification approprié de l'intervalle de temps de correction i et du vecteur de correction ci 4pour l'intervalle de temps d'échantillonnage ai, ainsi que du vecteur d'échantillonnage v 1,2 donné ci-dessus pour faire de la matrice Aw* une matrice nulle. La synchronisation peut être réalisée W paquets après, uniquement dans le cas o l'intervalle de temps d'échantillonnage ai, et le vecteur d'échantillonnage vj,2 relatifs au procédé d'échantillonnage satisfont aux conditions décrites dans le théorème suivant (En fait, dans le cas du système DSS série, si la synchronisation est réalisée W paquets plus tard, ai et vj Q satisfont automatiquement à la condition décrite dans le Théorème 1). Théorème 1 (condition d'échantillonnage) La matrice de discrimination est définie comme étant la matrice suivante. VO.%ai ' T V K:-K I-1 Tp I- ( 16) Vtos' T($w-l) Pac vt.o T(w-l)p'4 Et, (w-l)p 4-Q, V q T 4 Pl et c 4,9 ne peuvent donc exister pour faire de la matrice de correction Aw* une matrice nulle, que dans le cas o le rang de la matrice de discrimination A (à savoir la matrice WJ X L) est égal à la longueur L du SRG. En supposant maintenant que l'intervalle de temps d'échantillonnage ai et le vecteur d'échantillonnage v 1,2 satisfont au Théorème 1, le Théorème 2 suivant décrit la manière de choisir l'intervalle de temps de correction pi et le vecteur de correction cj 2 concernant le procédé de correction pour réaliser une synchronisation après W paquets. Théorème 2 (condition de correction) Dans le cas o la matrice de discrimination est du même rang que L, on peut réaliser une matrice non singulière Lx L A en excluant certaines rangées parmi les J premièresrangées de la matrice de discrimination A La matrice AW* devient alors une matrice nulle si, pour des intervalles de temps de correction arbitraires pi, on choisit les vecteurs de correction de la manière suivante C Il = -e u u 4 e = O, 1,K-2, (w-1)s d I = -, K-1,( 17) équation dans laquelle ei, i=O,l,,L-1, est le vecteur unitaire dont le ième élément est 1 et les autres O, Iij, est l'indice de la rangée de la matrice A, et u Lúj est l'un ou l'autre de 1 et O. On applique finalement les résultats dérivés ci-dessus pour réaliser des mises en oeuvre parallèles du DSS adopté par le CCITT Conformément au document du CCITT sur le cryptage de cellules ATM, le DDS (ci-après désigné CCITT-DSS) utilise le SRG représenté sur la figure 8 A pour crypter la séquence de données d'entrée série qui consiste en une suite de cellules ATM de 53 octets ( 424 binaires: F= 424) comme celle illustrée sur la figure 7 Comme on peut le voir sur la figure 7, 2 (J= 2) échantillons St_ 211 et S par cellule ATM sont prélevés à partir du crypteur et transmis pendant deux intervalles de temps d'échantillonnage contigus O = 32 et ai= 33 au décrypteur La vitesse de transmission de la cellule ATM est de 155,520 mégaoctets par seconde, 622,080 mégaoctets par seconde, ou 2488,320 mégaoctets par seconde. Pour la mise en oeuvre parallèle du CCITT-DSS (ou du CCITT-PDSS, en abrégé), on détermine tout d'abord N, le chiffre de parallélisme Parmi les sous-multiples de 424, on choisit 8 pour N, étant donné que ce chiffre correspond également au traitement parallèle au niveau octet F devient alors égale à 53 (=F/N) et la vitesse de cryptage est de 19, 44 mégaoctets par seconde (= 155,520/8), 77,76 mégaoctets par seconde (= 622,080/8), ou 311,04 mégaoctets par seconde ( 2488,320/8). En référence maintenant aux figures 8 A et 8 B, la figure 8 A représente le SRG série et la figure 8 B le SRG parallèle. Le SRG parallèle génère huit séquences parallèles útkj, j= 0,1,, 7 Dans ce cas, la longueur L de PSRG est 31, et la matrice de transition d'état Tp et le vecteur générateur hi, j= 0,1,,7, sont respectivement 1, j 1 29, ( 18) Tp = l tjl X 3 J, tu= 1, (, j) = ( 30, 0) or ( 30,3), O, Sinon ho=l 1000000000000000000000000000000 l, ( 19 a) hi=l 0010100000000000000001000000000 l ( 19 b) h 2 = l O 100000-t 0000000000000000000000 l 19 h 3 =l 0001010000101000010000001000000 l ( 19 d) h 4 =l 0010000000000000100000000000000 lV ( 19) h 5 =l 0100001000000000000010000000000 l ( 19 f) h 6 =l 0001000000100000010000001000000 ll, ( 19 g) h=lO O O 0001010000100000010 O O O O O 100 lt ( 19 h) Ensuite, pour mettre en oeuvre le circuit d'échantillonnage, il faut obtenir l'intervalle de temps d'échantillonnage ai et le vecteur d' échantillonnage vi En remarquant que la séquence multiplexée de huit séquences parallèles (ttk}, j= 0,1,,7 doit être identique à la séquence SRG série {Sk}, on peut trouver que les échantillons St_ 211 et st du SRG crypteur dans le CCITT-DSS série correspondent respectivement aux échantillons t 5 t-27 et t 1 t du PSRG crypteur dans le DSS parallèle, et sont transmis pendant les mêmes intervalles de temps dans les Oième et lière séquences de données parallèles (K= 1, m= 2) Dans ce cas, l'intervalle de temps d'échantillonnage parallèle a E devient 4, et les vecteurs d'échantillonnage v O o O et v 01 sont les suivants. vo 15,o =(T-z)ths (a) =l 111001001011011011011011111 iil 1 i t, Vul =hi v 1,1 =hl ( 20 b) =l 001010000000000000000,1000000000 O O It. Finalement, pour mettre en oeuvre le circuit de correction, on considère l'intervalle de temps de correction Ni et le vecteur de correction ci Dans ce cas, étant donné que L= 31 et J= 2, on a W= 16 En appliquant ces chiffres ainsi que les expressions ( 20 a) et ( 20 b) à l'expression ( 16), on peut trouver que la matrice de discrimination (matrice 32 x 31) est du rang 31 De même, en excluant la Oième rangée de la matrice de discrimination A, on peut obtenir la matrice non singulière 31 x 31 A En appliquant cette matrice non singulière ainsi que l'intervalle de temps de correction O = 5 (cela signifie que la correction a lieu immédiatement après le prélèvement des échantillons) à l'expression ( 17), on peut obtenir les vecteurs de correction suivants. { Coo = lO 11011100011100101110110 t 110011 lt, (( 1 tcl = l 1 O 1 O 1 O O 1 O O 1 O O O 1 1 i O 11 1 1 1 O O O OOlt ( 21) En utilisant les vecteurs d'échantillonnage des expressions ( 20 a) et ( 20 b), les vecteurs de correction de l'expression ( 21), l'intervalle de temps d'échantillonnage & O = 4 et l'intervalle de temps de correction 60 = 5, on peut mettre en oeuvre le décrypteur parallèle pour le CCITT-PDSS représenté sur la figure 9 Sur la figure 9, les quadrilatères désignent des registres à décalage, les symboles) désignent des additionneurs modulo 2 et les numéros de référence 91 et 92 désignent des portes ET qui font partie du circuit de correction 65 Le bloc en traits discontinus représente une mise en oeuvre du circuit du vecteur d'échantillonnage v 00 qui génère les échantillons d'état du PSRG décrypteur t t_ 27 La structure du crypteur pour le CCITT-PDSS est identique à celle du décrypteur représenté sur la figure 9, excepté pour le circuit de correction et le circuit comparateur. Bien que la description précédente ait porté sur un mode de réalisation préféré de la présente invention, il est bien entendu que celle-ci n'est pas limitée à l'exemple particulier décrit et illustré ici, et l'homme de l'art comprendra aisément qu'il est possible d'y apporter de nombreuses variantes et modifications sans pour autant sortir du cadre de 1 ' invention. REVENDICATIONS 1 Système de cryptage d'échantillons réparti parallèle pour la transmission de paquets de taille fixe, caractérisé en ce qu'il comprend un générateur de registres à décalage parallèles ( 61) destiné à générer des séquences parallèles en vue d'un cryptage parallèle, le générateur comprenant plusieurs registres à décalage et plusieurs additionneurs modulo 2, un moyen d'échantillonnage ( 62) destiné à générer des échantillons des séquences parallèles provenant du générateur de registres à décalage parallèles ( 61) en fonction d'intervalles de voies de transmission disponibles pour acheminer les échantillons, un moyen de cryptage parallèle ( 63) destiné à exécuter une fonction de cryptage parallèle en additionnant modulo 2 des séquences parallèles provenant du générateur de registres à décalage parallèles à des séquences de données d'entrée parallèles, et un moyen multiplexeur ( 64) destiné à multiplexer les séquences de données cryptées provenant du moyen de cryptage parallèle. 2 Système de cryptage selon la revendication 1, caractérisé en ce que le générateur de registres à décalage parallèles comprend une machine génératrice de registres à décalage ( 71) destinée à générer une matrice de transition d'état (Tp) pour les registres à décalage, et un moyen générateur de séquences parallèles ( 72) destiné à générer des séquences parallèles en vue du cryptage des séquences de données d'entrée. 3 Système de cryptage selon la revendication 2, caractérisé en ce que le moyen de cryptage parallèle ( 63) comprend plusieurs additionneurs modulo 2. 4 Système de décryptage d' échantillons réparti parallèle pour la transmission de paquets de taille fixe, caractérisé en ce qu'il comprend un moyen démultiplexeur ( 70) destiné à démultiplexer les séquences de données cryptées multiplexées, un générateur de registres à décalage parallèles ( 66) destiné à générer des séquences parallèles en vue d'un décryptage parallèle, le générateur comprenant plusieurs registres à décalage et plusieurs additionneurs modula 2, un moyen d'échantillonnage ( 67) destiné à générer des échantillons des séquences parallèles provenant du générateur de registres à décalage parallèles ( 66) en fonction d'intervalles de voies de transmission disponibles pour acheminer les échantillons, un moyen comparateur ( 68) relié au moyen d'échantillonnage en vue de comparer les échantillons transmis à partir du crypteur avec les échantillons générés par le moyen d'échantillonnage ( 67), un moyen de correction ( 65) relié au moyen comparateur en vue d'effectuer une correction pour les échantillons à chaque temps de correction en fonction du résultat de comparaison fourni par le moyen comparateur, et un moyen de décryptage parallèle ( 69) destiné à réaliser un décryptage parallèle des séquences de données cryptées en additionnant modulo 2 des séquences parallèles provenant du générateur de registres à décalage parallèles aux séquences de données cryptées provenant du moyen démultiplexeur ( 70). Système de décryptage selon la revendication 4, caractérisé en ce que le générateur de registres à décalage parallèles ( 66) comprend une machine génératrice de registres à décalage ( 73) destinée à générer une matrice de transition d'état (Tp) pour les registres à décalage, et un moyen générateur de séquences parallèles ( 74) destiné à générer des séquences parallèles pour le décryptage des séquences de données cryptées. 6 Système de décryptage selon la revendication 5, caractérisé en ce que le moyen comparateur ( 68) comprend plusieurs additionneurs modulo 2. 7 Système de décryptage selon la revendication 6, caractérisé en ce que le moyen de correction ( 65) comprend plusieurs portes ET ( 91, 92) dont chacune possède une entrée à laquelle est appliquée une impulsion d'échantillonnage, et une entrée reliée à la sortie de l'un des additionneurs modulo 2. 8 Système de décryptage selon la revendication 7, caractérisé en ce que le moyen de décryptage parallèle ( 69) comprend plusieurs additionneurs modula 2.