FR 2702061 A1 19940902 FR 9402212 A 19940225 La présente invention concerne un dispositif de traitement d'informations comprenant des systèmes duplex. Plus particulièrement, la présente invention concerne un perfectionnement du système d'enregistrement/lecture du système de mémoire duplex, un perfectionnement du système de commande de mémoire duplex dans le système de carte à unités centrales de traitement duplex, et en outre un perfectionnement du système à multiprocesseurs comprenant une pluralité d'unités centrales de traitement et une pluralité de mémoires, qui sont connectées entre elles par l'intermédiaire d'un bus de raccordement des unités centrales de traitement. La figure 10, annexée à la présente demande, est un schéma illustrant un système de commande de mémoire de l'art antérieur, décrit dans la demande de brevet japonais publiée sous le N* 1-169557 Sur cette figure, les chiffres de référence 10 la 101 d désignent des unités centrales de traitement, qui exécutent un traitement d'opérations ou analogue conformément à une procédure prescrite, décrite sous la forme d'un programme Les chiffres de référence 104 et 105 désignent des mémoires qui mémorisent les données ou analogues, qui sont traitées par les unités centrales de traitement l Ola 101 d Le chiffre de référence 102 désigne un dispositif de commande de mémoire commandant les mémoires 104 et 105 Le chiffre de référence 103 désigne un dispositif d'écriture ou d'eenrisgrement en duplex prévu dans le contrôleur de mémoire 102 pour commander l'enregistrement en duplex. Ce dispositif comprend seize groupes, c'est-à- dire groupe O groupe 15, et chaque groupe comprend quatre unités centrales de traitement et deux mémoires, qu'elles possèdent conjointement. On va donner une description du fonctionnement. Lorsqu'une instruction commandée par une unité centrale de traitement commande un enregistrement en duplex pour l'enregistrement simultané de la même information dans deux mémoires, l'une des unités centrales de traitement l Ola 101 d envoie pour l'enregistrement en duplex au dispositif d'enregistrement en duplex 103, dans le contrôleur de mémoire 102 Lorsque le dispositif d'enregistrement en duplex 103 reçoit le signal d'enregistrement en duplex, il produit une adresse d'enregistrement désignée pour le dispositif de mémoire 104 ainsi qu'une adresse d'enregis- trement en duplex correspondante pour l'autre mémoire 105, et envoie simultanément des demandes d'enregistrement aux mémoires 104 et 105 Par conséquent, l'information devant être mémorisée dans le dispositif de mémoire peut être mémorisée dans les deux mémoires, au moyen d'une opération d'enregistrement en une seule fois. La figure 11, annexée à la présente demande, représente un schéma servant à expliquer un système de l'art antérieur pour commander un transfert de données à un système de mémoire duplex, décrit dans la demande de brevet japonais publiée sous le N O He 3-144739 Sur cette figure, les chiffres de référence 201 et 204 désignent des unités centrales de traitement exécutant un traitement d'opérations ou analogue conformément à la procédure prescrite, qui est décrite sous la forme d'un programme. Les chiffres de référence 202 et 205 désignent des mémoires mémorisant des données ou analogues et qui sont traitées par les unités centrales de traitement 201 et 204 Les chiffres de référence 203 et 209 désignent un dispositif de transfert d'informations entre systèmes, pour le transfert d'une information entre deux systèmes d'une unité centrale de traitement, séparés par une ligne en trait mixte sur la figure Le chiffre de référence 206 désigne un bus de transmission de données servant à transmettre des données par l'intermédiaire de l'unité CPU 201, de la mémoire 202 et du dispositif 203 de transfert d'informations entre les systèmes Le chiffre de référence 207 désigne un bus de transmission de données pour la transmission de données par l'intermédiaire de l'unité CPU 204, de la mémoire 205 et du dispositif 209 de transfert d'informations entre les systèmes Le chiffre de référence 208 désigne un circuit de transmission d'informations entre des systèmes, qui est contenu dans le dispositif 203 de transfert d'informations entre systèmes Le chiffre de référence 212 désigne un bus de transmission de données entre systèmes, qui communique des données entre les dispositifs 203 et 209 de transfert d'informations entre systèmes Le chiffre de référence 210 désigne un circuit tampon, dans lequel sont enregistrées des données émises par le circuit 208 de transmission d'informations entre systèmes, par l'intermédiaire 212 de transmission de données entre systèmes Le chiffre de référence 211 désigne un circuit de transmission d'informa- tions d'enregistrement pour l'enregistrement d'une information à partir de l'unité centrale de traitement 201 dans un système à l'état actif (désigné ci-après sous l'ex- pression système ACT) à la mémoire 205 de l'unité centrale de traitement 204, dans un système non à l'état actif (désigné ci-après comme étant le système SDBY) Le chiffre de référence 213 désigne un circuit de comparaison de données servant à comparer les données lues à partir du système ACT, avec l'information lue à partir du système STBY. On va donner une description du fonctionnement. Lorsqu'un accès d'enregistrement de données à la mémoire 202 du système ACT est produit par l'unité centrale de traitement 201 du système ACT, une adresse de mémoiredes données devant être enregistrées, et un signal d'enregis- trement sont transmis à la mémoire 202 par l'intermédiaire du bus de transmission de données 206, et sont également envoyés au dispositif 203 de transfert d'informations entre systèmes et sont verrouillés à l'intérieur du circuit 208 de transmission d'informations entre systèmes Ces signaux sont également transmis au dispositif 209 de transfert d'informations entre systèmes, du système STBY, par l'in- termédiaire du bus 212 de transmission de données entre systèmes et sont enregistrés dans le circuit tampon 210, d'une manière synchronisée avec des impulsions d'horloge du système ACT Ces signaux sont lus à partir du circuit tampon 210 d'une manière indépendante du fonctionnement du bus de transmission de données du système ACT, mais d'une manière synchronisée avec les impulsions d'horloge du système STBY, et sont envoyés au bus de transmission de données 207 par L'intermédiaire du circuit 211 de transmission d'informations d'enregistrement, afin d'être enregistrés dans la mémoire 205 du système STBY. Lorsqu'un accès de lecture de données à la mémoire 202 du système ACT est exécuté à partir de l'unité centrale de traitement 201 du système ACT, une adresse de mémoire et un signal de lecture sont transférés à la mémoire 202 par l'intermédiaire du bus de transmission de données 206, et s-o N t c o m m u N i q u é S Eau dispositif 203 de transfert d'informations entre systèmes et sont verrouillés à l'intérieur du circuit 208 de transmission d'informations entre systèmes La mémoire 202 communique les données qui sont lues à partir de l'adresse de mémoire reçue, de la mémoire à l'unité centrale de traitement 201 par l'intermédiaire du bus de transmission de données 206, et communique ces mêmes données au dispositif 203 de transmission d'informations entre systèmes, et ces données sont verrouillées à l'intérieur du circuit 208 de transmission d'informations entre systèmes. Ces signaux sont également communiqués au dispositif 209 de transfert d'informations entre systèmes par l'intermédiaire du bus 212 de transmission de données entre systèmes, et sont enregistrés dans le circuit tampon 210 synchronisé avec les signaux d'horloge du système ACT Ces signaux sont lus à partir du circuit tampon 210 indépendamment du fonctionnement du bus de transmission de données du système ACT, mais sont synchronisés avec les signaux d'horloge du système STBY, et les données lues sont verrouillées à l'intérieur du circuit de comparaison de données 213. L'adresse de mémoire et le signal lu sont envoyés au bus de transmission de données 207 par l'intermédiaire du circuit de comparaison de données 213 et sont introduits dans la mémoire 205 Étant donné que l'accès est un accès de lecture, les données lues provenant de la mémoire 205 et introduites dans le système STBY sont envoyées au bus de transmission de données 207 et sont verrouillées à l'intérieur du circuit de comparaison de données 213 Les données lues du système ACT et les données lues du système STBY sont comparées par le circuit de comparaison de données 213, et lorsqu'il n'y a pas coïncidence, une signalisation d'interruption est envoyée à l'unité centrale de traitement du système ACT. La figure 12, annexée à la présente demande, montre un système à multiprocesseur de l'art antérieur Sur cette figure, les chiffres de référence 301 a et 301 b désignent une unité centrale de traitement, qui exécute un traitement d'opérations ou analogue conformément à une procédure prescrite décrite sous la forme d'un programme. Les chiffres de référence 302 a et 302 b désignent des mémoires mémorisant des données ou analogues, traitées respectivement par les unités centrales de traitement 301 a et 301 b Le chiffre de référence 303 désigne un bus qui raccorde les unités centrales de traitement 301 a et 301 b par l'intermédiaire des portes de bus 305 a et 305 b Le chiffre de référence 304 désigne un dispositif d'arbitrage de bus servant à arbitrer l'occupation du bus 303 de raccordement des unités centrales de traitement en exécutant une commande d'ouverture/fermeture des portes de bus 305 a et 305 b Les chiffres de référence 305 a et 305 b désignent des portes de bus, qui transmettent ou ne transmettent pas les données I/O (entrée/sortie) des unités centrales de traitement 301 a et 301 b respectivement au bus 303 de raccordement des unités centrales de traitement Le chiffre de référence 306 a et 306 b désignent des décodeurs d'adresses servant à décoder les données de sortie respectivement des unités centrales de traitement 30 la et 301 b et transmettre ces données au dispositif d'arbitrage de bus 304 Les chiffres de référence 307 a et 307 b désignent des signaux de demandes d'accès en mémoire, qui sont délivrés respectivement par les décodeurs d'adresses 306 a et 306 b Les chiffres de référence 308 a et 308 b désignent des signauxi de commande de portes de bus, qui sont délivrés par le dispositif d'arbitrage de bus 304. On va décrire le fonctionnement. Lorsque l'unité CPU 301 a accède à la mémoire 302 a ou 302 b, l'unité centrale de traitement 301 a envoie une adresse pour la mémoire 302 a ou 302 b Le décodeur d'adres- ses 306 a décode l'adresse et délivre un signal de demande d'accès en mémoire 307 a au dispositif d'arbitrage de bus 304 Ensuite, le dispositif d'arbitrage de bus 304 permet à l'unité 301 a d'accéder à une mémoire et délivre un signal de commande de porte de bus 308 a sauf si l'autre unité centrale de traitement 301 b est en cours d'accès à la mémoire 302 a ou 302 b, c'est-à-dire sauf si le décodeur d'adresses 306 b est en train de délivrer un signal de demande d'accès en mémoire 307 b au dispositif d'arbitrage de bus 304, ce qui a pour effet que la porte 305 a du bus est ouverte de manière à ouvrir le bus 303 de raccordement des unités centrales de traitement, pour l'unité centrale de traitement 301 a Au contraire, lorsque l'unité centrale de traitement 301 b a déjà accédé à la mémoire 302 a ou 302 b, le dispositif d'arbitrage de bus 304 ne permet pas à l'unité centrale de traitement 301 a d'accéder à une mémoire et délivre le signal de commande de porte de bus 308 a une fois que l'accès réalisé par l'unité centrale de traitement 301 b est achevé. Le système de commande de mémoire du dispositif de traitement d'informations de l'art antérieur est exécuté comme cela a été décrit précédemment, et le dispositif d'enregistrement en duplex doit produire une adresse d'en- registrement en duplex également pour l'autre mémoire, cette adresse correspondant à l'adresse d'enregistrement de la mémoire désignée En outre il faut prévoir des bus de raccordement des unités centrales de traitement, en un nombre égal à celui des mémoires, ce qui accroît la quantité du matériel. Dans le système de commande de transfert de données servant à transférer des données à la mémoire en duplex dans le dispositif de traitement d'informations de l'art antérieur décrit précédemment, le contenu en mémoire lu à partir de la mémoire du système STBY est utilisé uniquement lorsqu'il est comparé au contenu présent dans la mémoire du système ACT, qui est temporairement mémorisé dans le circuit tampon, et il est impossible que l'unité centrale de traitement du système ACT lise de façon arbitraire le contenu de la mémoire du système STBY En outre, étant donné que le système de commande de transfert des données utilise un tampon, l'enregistrement en mémoire dans l'autre système 'prend beaucoup plus de temps que dans l'autre système, et l'identité du contenu en mémoire n'est pas garantie pendant le temps de retard entre les deux systèmes, ce qui entraîne un défaut de fonctionnement. En outre, dans le système à multiprocesseurs du dispositif de traitement d'informations de l'art antérieur, agencé comme cela a été décrit précédemment, alors qu'une unité centrale de traitement située d'un côté accède à une mémoire, l'unité centrale de traitement située de l'autre côté est obligée d'attendre un accès de façon inconditionnelle, ce qui entraîne une réduction de la capacité de traitement par unité de temps. Un but de la présente invention est de fournir un dispositif de traitement d'informations, qui comprend une pluralité de mémoires connectées par l'intermédiaire d'un bus unique de raccordement des unités centrales de traitement et ne nécessite qu'une faible quantité de matériel pour exécuter un enregistrement en duplex, et qui puisse lire arbitrairement le contenu de la mémoire individuelle. Un autre but de la présente invention est de fournir un dispositif de traitement d'informations, qui garantit l'identité des contenus en mémoire des deux systèmes. Un autre but de la présente invention est de fournir un dispositif de traitement d'informations dans un système à multiprocesseur, qui permette d'atténuer la réduction de la capacité de traitement par unité de temps. D'autres buts et avantages de la présente invention apparaîtront à la lecture de la description détaillée qui va suivre; mais on comprendra que la description détaillée et la forme de réalisation spécifique sont indiquées uniquement à titre d'illustration étant donné que de nombreux changements et modifications dans le cadre de l'invention apparaîtront à l'évidence aux spécialistes de la technique, à la lecture de cette description détaillée. Conformément à un premier aspect de la présente invention, un dispositif de traitement d'informations dans un système à processeur comportant des unités centrales de traitement et des mémoires,, comprend des mémoires duplex raccordées à un bus unique de raccordement des unités centrales de traitement La même information est enregistrée simultanément dans des mémoires duplex, et l'information peut être lue de façon indépendante à partir des mémoires respectives Un seul bus de raccordement des unités centrales de traitement suffit pour des mémoires multiples, et l'enregistrement en duplex et la lecture individuelle sont exécutés avec une faible quantité de matériel. Conformément à un second aspect de l'invention, un dispositif de traitement d'informations utilise une carte de mémoire d'une unité centrale de traitement conçue de telle sorte que les accès à des mémoires, c'est-à-dire la sélection de mémoires duplex lors de l'enregistrement et la sélection de l'une des mémoires respectives lors de la lecture, sont exécutées par un circuit de sélection de microplaquettes, qui commande l'enregistrement simultané dans les mémoires duplex et la lecture individuelle des mémoires respectives en fonction de la zone d'adresses à laquelle appartient l'adresse qui est délivrée par l'unité centrale de traitement C'est pourquoi, il n'est pas nécessaire de produire, pour l'autre mémoire, une adresse d'enregistrement en duplex correspondant à une adresse d'enregistrement désignée pour la mémoire désignée, ce qui a pour effet que l'enregistrement en duplex et la lecture individuelle sont exécutés en utilisant une faible quantité de matériel. Selon un troisième aspect de la présente invention, les accès à des mémoires respectives sont exécutés au moyen du signal de sélection de bloc La sélection des mémoires duplex lors de l'enregistrement et la solution de l'une des mémoires respectives lors de la lecture sont exécutées avec un système de sélection de microplaquette, et le circuit de sélection de micropla- quette indique l'enregistrement simultané de la mémoire duplex ou la lecture individuelle de mémoire respective par les moyens d'enregistrement/lecture, ce qui a pour effet que la zone de mémoire est complètement utilisée pour exécuter l'enregistrement en duplex et la lecture individuelle. Conformément à un quatrième aspect de la présente invention, dans un système dans lequel des cartes à unités centrales de traitement, contenant chacune une unité centrale de traitement et une mémoire, sont prévues en double, lorsqu'une information est enregistrée dans les mémoires d'une carte, cette information est également enregistrée dans l'autre carte, et le contenu de la mémoire de la première carte et le contenu de la mémoire de la seconde carte sont lus respectivement à des adresses différentes Lorsqu'un enregistrement est exécuté dans la première carte, un enregistrement est également exécuté dans l'autre carte, et la lecture du contenu de la mémoire dans la carte du premier système et la lecture du contenu de la mémoire dans la carte de l'autre système sont également exécutées à des adresses différentes, ce qui a pour effet que les contenus en mémoire de la carte du premier système et de la carte de l'autre système sont connus réciproquement par la carte du système située de l'autre côté. Conformément à un cinquième aspect de la présente invention, une pluralité de cartes contenant des unités centrales de traitement sont raccordées réciproquement entre elles par l'intermédiaire d'une porte de bus La mémoire est divisée en deux zones, dont l'une correspond à l'enregistrement en duplex ou à la lecture du premier système, et dont l'autre correspond à la lecture de l'autre système, et une partie de production du signal de sélection de la microplaquette produit un signal d'enregistrement en mémoire ou un signal de lecture de mémoire à partir du résultat du décodage de l'adresse de mémoire et du signal d'enregistrement Par conséquent, la sélection de mémoires duplex lors de l'enregistrement et la sélection de mémoires individuelles lors de la lecture sont exécutées en fonction du signal de sélection de microplaquette La commande de la partie de production du signal de sélection de microplaquette et de la porte de bus est exécutée au moyen il d'un circuit de commande de porte conformément à un signal d'enregistrement ou à un signal de lecture qui est délivré par l'unité centrale de traitement des cartes respectives. C'est pourquoi, il est possible de connaître le contenu en mémoire de l'autre système, et il est également possible d'exécuter l'enregistrement simultané de ces mêmes données dans la mémoire du premier système et dans la mémoire de l'autre système, ce qui fixe l'identité du contenu de la mémoire. Conformément à un sixième aspect de la présente invention, une pluralité de cartes à unité centrale de traitement sont connectées entre elles par l'intermédiaire d'une porte de bus La mémoire est subdivisée en trois zones, à savoir une zone correspondant à l'enregistrement en duplex, une zone correspondant à la lecture du premier système et une zone correspondant à la lecture de l'autre système, une partie de production du signal de sélection de microplaquette produit un signal d'enregistrement en mémoire et un signal de lecture de la mémoire à partir du résultat du décodage de l'adresse de mémoire Par conséquent, la sélection de mémoires duplex lors de l'enre- gistrement et la sélection de mémoires individuelles lors de la lecture sont exécutées en fonction du signal de sélection de microplaquettes La commande de la partie de production du signal de sélection de microplaquette et de la porte du bus est exécutée par un circuit de commande de porte conformément à un signal d'enregistrement ou un signal de lecture, qui est délivré par l'unité centrale de traitement des cartes respectives C'est pourquoi, il est possible de connaître le contenu de la mémoire de l'autre système, et il est également possible d'exécuter l'enregis- trement simultané des mêmes données dans la mémoire du premier système et dans la mémoire de l'autre système, ce qui a pour effet que l'identité du contenu de la mémoire est fixée et en outre que le matériel est simplifié à un certain degré. Conformément à un septième aspect de la présente invention, dans un système à multiprocesseurs dans lequel une pluralité d'unités centrales de traitement et u N e pluralité de mémoires sont connectées par l'intermédiaire d'un bus de raccordement des unités centrales de traitement, l'accès simultané par des unités centrales de traitement respectives à différentes mémoires est autorisé en fonction des combinaisons des mémoires auxquelles accèdent les unités centrales de traitement respectives. C'est pourquoi, la réduction de la capacité de traitement par unité de temps est fortement atténuée. Conformément à un huitième aspect de la présente invention, il est prévu une porte bidirectionnelle au centre du bus de raccordement des unités centrales de traitement, c'est-à-dire qu'il est prévu deux décodeurs d'adresses pour le décodage des sorties d'adresses provenant des deux unités centrales de traitement et un dispositif d'arbitrage de bus qui exécute une commande d'ouverture/fermeture des deux portes de bus et de la porte bidirectionnelle conformément aux sorties des décodeurs d'adresses Lorsque deux unités centrales de traitement accèdent simultanément à des mémoires différentes, les mémoires, qui correspondent aux unités centrales de traitement respectives, sont séparées l'une de l'autre. C'est pourquoi, dans un système contenant deux unités centrales de traitement et deux mémoires, lorsqu'une unité centrale de traitement accède à la mémoire de son propre système, l'autre unité centrale de traitement peut accéder simultanément à la mémoire de l'autre système. Conformément à un neuvième aspect de la présente invention, une porte bidirectionnelle est prévue entre deux mémoires particulières raccordées au bus de raccordement des unités centrales de traitement, et par conséquent il est prévu deux décodeurs d'adresses qui décodent des adresses délivrées par les deux unités centrales de traitement, et un dispositif d'arbitrage de bus qui exécute une commande d'ouverture/fermeture des deux portes de bus et de la porte bidirectionnelle conformément aux signaux de sortie délivrés par les décodeurs d'adresses, de sorte que lorsque les deux unités centrales de traitement accèdent simultanément aux différentes mémoires, les mémoires sont divisées en deux groupes appartenant aux unités centrales de traitement respectives C'est pourquoi, lorsqu'une unité centrale de traitement accède à une mémoire particulière, l'autre unité centrale de traitement peut accéder simultanément à des mémoires plus proches de cette mémoire. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: la figure 1 est un schéma représentant un système duplex de mémoire dans un dispositif de traitement d'informations selon une première forme de réalisation de la présente invention; la figure 2 est un schéma montrant une carte de mémoire située dans une unité centrale de traitement correspondant à la figure 1; la figure 3 est un schéma montrant un système duplex de mémoire dans un dispositif de traitement d'informations selon une seconde forme de réalisation de la présente invention; la figure 4 est un schéma illustrant une carte de mémoire dans une unité centrale de traitement correspondant à la figure 3; la figure 5 est un schéma illustrant un système de commande duplex d'une mémoire dans un dispositif de traitement d'informations selon une troisième forme de réalisation de la présente invention; la figure 6 est un schéma illustrant l'agencement d'une carte de mémoire selon une troisième forme de réalisation de la présente invention; la figure 7 est un schéma montrant une réalisation d'une carte de mémoire selon une quatrième forme de réalisation de la présente invention; la figure 8 est un schéma représentant un système à multiprocesseurs dans un dispositif de traitement d'informations selon une cinquième forme de réalisation de la présente invention; la figure 9 est un schéma montrant un système à multiprocesseurs dans un dispositif de traitement d'infor- mations selon une sixième forme de réalisation de la présente invention; la figure 10, dont il a déjà été fait mention, est un schéma représentant un système de commande de mémoire conformément à un système de traitement d'informations de l'art antérieur; la figure 11, dont il a déjà été fait mention, est un schéma illustrant un système de transfert de données servant à transférer des données au système de mémoire duplex de l'art antérieur; et la figure 12, dont il a déjà été fait mention, est un schéma illustrant un système à multiprocesseurs de l'art antérieur. Forme de réalisation 1 La figure 1 représente un dispositif de traitement d'informations correspondant à une première forme de réalisation de la présente invention Cette forme de réalistion est conçue de manière à réduire la quantité de matériel dans le cas o la mémoire est en duplex afin d'améliorer la fiabilité Sur la figure, le chiffre de référence 1101 désigne une unité centrale de traitement servant à exécuter un traitement d' opérations conformément à une procédure prescrite, décrite dans un programme Les chiffres de référence 1104 et 1105 désignent des mémoires duplex prévues pour l'unité centrale de traitement 1101 Le chiffre de référence 1106 désigne un circuit de production de signal de sélection de microplaquette servant à délivrer un signal de sélection de microplaquette, qui rend actives les mémoires 1104 et 1105 Les moyens de commande d'enre- gistrement/lecture 1001, qui autorisent simultanément l'en- registrement du même signal dans les mémoires duplex 1104, 1105 et autorisent la lecture de la même information à partir des fonctions respectives de mémoires telles que ce circuit 1001 de production du signal de sélection de microplaquette Le chiffre de référence 1108 désigne un bus de raccordement de l'unité centrale de traitement servant à transmettredes données entre l'unité centrale de traitement 1101 et les mémoires 1104, 1105 et entre l'unité centrale de traitement 1101 et le circuit 1106 de production du signal de sélection de microplaquette Les chiffres de référence 1109, 1110 désignent des signaux d'exécution d'accès, qui sont délivrés par les mémoires 1104, 1105 lorsque les accès sont exécutés Le chiffre de référence 1111 désigne une partie de production du signal d'accusé de réception de données, qui délivre un signal d'accusé de réception de données 1107 lorsque la mémoire 1104, 1105 (ou les deux), qui est activée par le circuit 1106 de production du signal de sélection de microplaquette, délivre le signal d'exécution d'accès 1109, 1110 (ou les deux) Dans la partie 1111 de production du signal d'accusé de réception de données, le chiffre de référence lllla désigne une porte OU à deux entrées, à laquelle le signal d'exécution d'accès 1109 provenant de la mémoire 1104 est envoyé avec une phase positive, et le signal de sélection de microplaquette délivré par le circuit 1106 du signal de sélection de microplaquette est introduit avec une phase inverse Le chiffre de référence llllb désigne une porte OU à deux entrées, à laquelle le signal d'exécution d'accès 1110 délivré par la mémoire 1105 est introduit avec une phase positive et le signal de sélection de microplaquette délivré par le circuit 1106 de production du signal de sélection de microplaquette est introduit avec une phase inverse Le chiffre de référence 1111 c désigne une porte ET à deux entrées, à laquelle sont envoyés les signaux de sortie des deux portes OU d'entrée tl 11 a et 111 b, et qui délivrent un signal d'accusé de réception de données 1107. La figure 2 représente une carte de mémoire située dans l'unité centrale de traitement 1101 dans le cas d'une adresse à quatre bits, dans cette première forme de réalisation Dans ce cas, la zone des adresses 0000 0111 représente la lecture et l'enregistrement en duplex dans la mémoire 1104, et la zone des adresses 1000 1111 repré- sente la lecture de la mémoire 1105. On va décrire le fonctionnement Lorsqu'une unité centrale de traitement 1101 exécute un enregistrement en duplex des mêmes données dans les mémoires 1104, 1105, elle délivre l'adresse d'enregistrement double (l'adresse possé- dant un bit MSB (bit de poids maximum) égal à " O " sur la figure 1) et un signal d'enregistrement Le circuit 1106 de production du signal de sélection de microplaquette décode ces signaux et délivre un signal de sélection de microplaquette aux deux mémoires Les mémoires 1104, 1105 reçoivent ce signal de sélection de microplaquette et des données d'enregistrement, qui doivent être enregistrées dans l'adresse de mémoire, qui est reçue à partir du bus 1108 de raccordement de l'unité centrale de traitement, et délivre des signaux d'exécution d'accès 1102, 1110 La partie 1111 de production du signal d'accusé de réception de données délivre le signal d'accusé de réception de données 1107 uniquement lorsque ces signaux sont tous deux délivrés De cette manière, l'enregistrement des mêmes données dans les deux mémoires est exécuté au moyen d'une opération d'enregistrement en une étape, c'est- à-dire qu'un enregistrement simultané est exécuté. Ensuite, lorsque l'unité centrale de traitement 1101 lit le contenu de la mémoire 1104, l'unité centrale de traitement 1101 délivre l'adresse de lecture de la mémoire 1104 (sur la figure 1, l'adresse incluant un bit MSB égal à 0), et également un signal de lecture Le circuit 1106 de production du signal de sélection de microplaquette décode ces signaux et délivre un signal de sélection de microplaquette uniquement à la mémoire 1104 En réponse au signal de sélection de microplaquette, la mémoire 1104 signale une adresse de lecture correspondant à l'adresse de mémoire, qui est reçue de la part du bus 1108 de raccordement de l'unité centrale de traitement à l'unité centrale de traitement 1101, en transmettant cette adresse dans le bus 1108 de raccordement de l'unité centrale de traitement, et délivre également un signal d'exécution d'accès 1109 L'autre mémoire 1105 n'exécute aucune opération étant donné qu'elle ne reçoit pas le signal de sélection de microplaquette La partie 1111 de production du signal d'accusé de réception de données délivre le signal d'accusé de réception de données 1107 en réponse au signal d'exécution d'accès 1109, ce qui a pour effet que le contenu de la mémoire 1104 peut être lu. Ensuite, lorsque l'unité centrale de traitement 1101 lit le contenu *de la mémoire 1105, elle délivre une adresse de lecture de la mémoire 1105 (sur la figure 1, l'adresse contenant un bit MSB égal à 1), et un signal de lecture Le circuit 1106 de production du signal de sélection de microplaquette décode ces signaux et envoie un signal de sélection de microplaquette uniquement à la mémoire 1105 Ensuite, l'opération est exécutée de la même manière que l'opération de lecture de la mémoire 1104 et seul le contenu de la mémoire 1105 est lu. Conformément à cette première forme de réalisation de la présente invention, plusieurs mémoires sont raccordées à un seul bus de raccordement de l'unité centrale de traitement, et les mémoires sont sélectionnées pour la lecture ou l'enregistrement avec un système de sélection de microplaquette C'est-à-dire que la carte des mémoires est agencée de telle sorte que le fait que la mémoire est prévue pour la lecture ou non est déterminé en fonction du fait que le bit MSB de l'adresse de lecture est " O "ou " 1 "et que l'enregistrement en duplex est immédiatement exécuté lorsque le bit MSB de l'adresse d'enregistrement est " 0 " C'est pourquoi, il n'est pas nécessaire de produire, pour l'enregistrement en duplex dans l'autre mémoire, une adresse qui correspond à l'adresse d'enregistrement désignée de la mémoire désigne. En outre, il n'est pas nécessaire de prévoir une pluralité de bus de raccordement de l'unité centrale de traitement en un nombre égal à celui des mémoires, et que seul un bus de raccordement de l'unité centrale de traitement est nécessaire, ce qui requiert une quantité plus faible de matériel pour l'exécution de l'enregistrement en duplex. Bien que dans la première forme de réalisation décrite précédemment, la carte de mémoire soit subdivisée en deux zones, la carte de mémoire peut être subdivisée en trois zones, par exemple une zone pour l'enregistrement en double, une zone pour la lecture de la mémoire 1104, et une zone pour la lecture de la mémoire 1105, et ce avec les mêmes effets que ceux obtenus comme cela a été décrit précédemment. Forme de réalisation 2 Bien que, dans la première forme de réalisation décrite précédemment, l'adresse de lecture pour les deux mémoires soit divisée en deux zones, un circuit à ports d'entrée/sortie peut être prévu pour constituer un système de commutation de bloc à la place du système de sélection de microplaquette Dans ce cas, bien qu'une instruction pour commuter un bloc soit nécessaire, l'espace mémoire peut être utilisé d'une manière efficace et suffisante. On va décrire ci-après une seconde forme de réalisation de la présente invention Sur la figure 3, le chiffre de référence 1101 désigne une unité centrale de traitement, qui exécute un traitement d'opérations conformément à une procédure prescrite, qui est décrite dans un programme Les chiffres de référence 1104, 1105 désignent des mémoires duplex pour l'unité centrale de traitement 1101, et le chiffre de référence 1106 désigne un circuit de production du signal de sélection de microplaquette, qui délivre un signal de sélection de microplaquette pour activer les mémoires 1104, 1105 Le chiffre de référence 1108 désigne un bus de raccordement de l'unité centrale de traitement servant à transmettre des données entre l'unité centrale de traitement 1101 et les mémoires 1104, 1105 et entre l'unité centrale de traitement 1101 et le circuit 1106 de production du signal de sélection de microplaquette Les chiffres de référence 1109, 1110 désignent des signaux d'exécution d'accès, qui sont délivrés par les mémoires 1104, 1105 lorsque les accès sont exécutés Le chiffre de référence 1111 désigne une partie de production de signal d'accusé de réception de données, qui délivre un signal d'accusé de réception de données 1107 lorsque la mémoire 1104, 1105 (ou les deux), qui est activée par le circuit 1106 de production de signal de sélection de microplaquette, délivre le signal d'exécu- tion d'accès 1109, * 1110 (ou les deux) Le chiffre de référence 1112 désigne un circuit de verrouillage de désignation de bloc pour appliquer la commutation de bloc à toutes les zones d'adresses des mémoires 1104, 1105 Le chiffre de référence 1002 désigne des moyens de commande d'enregistrement/lecture qui comprennent le circuit de verrouillage de désignation de bloc 1112 et le circuit 1106 de production du signal de sélection de microplaquette. La figure 4 représente une carte de n K Imême ou toapngme située dans l'unité centrale de traitement 1101 dans le cas d'une adresse à quatre bits, dans cette forme de réalisation de la présente invention Lorsque le signal de désignation de bloc est " O ", toutes les zones de l'adresse 0000 1111 représentent une lecture ou un enregistrement en double pour la mémoire 1104, et lorsque le signal de désignation de bloc est " 1 ", toutes les zones des adresses 0000 1111 représentent la lecture ou l'enregistrement double pour la mémoire 1105. On va décrire le fonctionnement Lorsqu'une unité centrale de traitement 1101 lit le contenu de la mémoire 1104, il exécute un accès de lecture après l'enregistrement de la donnée 110 " dans le circuit de verrouillage de désignation de bloc 1112 La partie 1106 de production du signal de sélection de microplaquette délivre un signal de sélection de microplaquette 1109 à la mémoire 1104, sur la base du fait que le signal de sortie du circuit de verrouillage de désignation de bloc 1112 est " O ", et que l'accès est un accès de lecture, et l'opération mise en oeuvre ensuite est exécutée de la même manière que dans la première forme de réalisation En d'autres termes, la mémoire 1104 reçoit le signal de sélection de microplaquette et, en réponse à ce signal, transmet les données lues à partir de l'adresse de mémoire correspondant à l'adresse qui est reçue à partir du bus 1108 de raccordement de l'unité centrale de traitement, en transmettant les mêmes données au bus 1108 de raccordement de l'unité centrale de traitement et en informe l'unité centrale de traitement 1101 Ensuite, il délivre également le signal d'exécution d'accès 1109 La mémoire 1105 ne reçoit aucun signal de sélection de microplaquette et n'exécute aucune opération La partie 1111 de production du signal d'accusé de réception de données délivre le signal d'accusé de réception de données 1107 lors de la réception du signal d'exécution d'accès 1109, ce qui a pour effet que le contenu de la mémoire 1104 peut être lu. D'autre part, lorsque l'unité centrale de traitement 1101 lit le contenu de la mémoire 1105, tout d'abord la donnée " 1 " est enregistrée dans le circuit de verrouillage de désignation de bloc 1112, puis un accès de lecture est exécuté Le circuit 1106 de production du signal de sélection de microplaquette délivre le signal de sélection de microplaquette 1110 à la mémoire 1105 étant donné que le signal de sortie du circuit de verrouillage de désignation de bloc 1112 est " 1 " et également étant donné que l'accès est une adresse de lecture, et ensuite une opération semblable à celle exécutée dans la première forme de réalisation est exécutée. Lorsque l'unité centrale de traitement 1101 exécute l'enregistrement en duplex, il n'est pas nécessaire d'enregistrer des données particulières dans le circuit de verrouillage de désignation de bloc 1112, et même lorsque l'un quelconque de " O " ou " 1 " est enregistré dans le circuit de verrouillage de désignation de bloc 1112, le circuit 1106 de production du signal de sélection de microplaquette envoie un signal de sélection de microplaquette aux deux mémoires 1104, 1105 étant donné que l'accès est un accès d'enregistrement indépendamment du signal de sortie du circuit de verrouillage de désignation de bloc 1112, et ensuite, une opération similaire à celle mise en oeuvre dans la première forme de réalisation est exécutée C'est-à-dire que les mémoires 1104, 1105 reçoivent le signal de sélection de microplaquette et enregistrent les données d'enregistrement à l'adresse de mémoire qui est reçue du bus 1108 de raccordement de l'unité centrale de traitement, et délivre les signaux d'exécution d'accès 1109, 1110 La partie 1111 de production du signal d'accusé de réception de données délivre le signal d'accusé de réception de données 1107 pour la première fois lorsque ces deux signaux sont délivrés, ce qui permet d'enregistrer les mêmes données dans les deux mémoires au moyen d'une opération d'enregistrement en une seule fois. La construction décrite précédemment est particulièrement efficace dans le cas o la mémoire 1104 est utilisée lors d'une opération usuelle et que la mémoire 1105 est utilisée à la place de la mémoire 1104, lorsqu'il se produit une obstruction. Comme cela a été décrit précédemment, dans cette seconde forme de réalisation, un port d'entrée/sortie est ajouté à la première forme de réalisation pour exécuter un système de commutation de bloc, et au moyen de la délivrance d'une instruction pour la commutation d'un bloc, il est possible d'exécuter un enregistrement double et de réaliser une lecture individuelle en utilisant de façon efficace et suffisante l'espace de mémoire. Forme de réalisation 3 La figure 5 représente un dispositif de traitement d'informations conforme à une troisième forme de réalisation de la présente invention Cette forme de réalisation exécute une lecture individuelle du contenu de la mémoire, et ce librement pour son système propre et pour l'autre système Sur la figure, des parties respectives séparées par une ligne en trait mixte représentent respectivement des cartes à unité centrale de traitement. Cette carte à unité centrale de traitement forme un système à unité centrale de traitement qui comporte une unité centrale de traitement et des mémoires ou analogues sur une plaquette à circuits imprimés Dans le système respectif de cartes à unité centrale de traitement, les chiffres de référence 1201, 1204 désignent des unités centrales de traitement dont chacune exécute un traitement d'opérations conformément à une procédure prescrite, décrite dans un programme Les chiffres de référence 1202 et 1205 désignent des mémoires qui sont contenues respectivement dans ces deux unités centrales de traitement 1201, 1204 Les chiffres de référence 1206, 1207 désignent des bus de transmission de données qui raccordent les unités centrales de traitement 1201 et 1204 et les deux mémoires 1202, 1205. Le chiffre de référence 1212 désigne un bus de transmission de données entre systèmes, qui raccorde le système contenant l'unité centrale de traitement 1201 et le système contenant l'unité centrale de traitement 1204 Les chiffres de référence 1214, 1217 désignent des portes de bus raccordant ou débranchant respectivement le bus 1212 de transmission des données entre systèmes et les bus de transmission de données 1206, 1207 Les chiffres de référence 1215, 1208 désignent respectivement des circuits de production de signaux de sélection de microplaquette, servant à produire des signaux de sélection de microplaquette activant respectivement les mémoires 1202, 1205 Les chiffres de référence 1216, 1219 désignent un dispositif de commande de portes servant à commander l'ouverture/la fermeture des portes respectives de bus 1214, 1217 Le chiffre de référence 1003 désigne des moyens d'enregistrement/lecture, qui comprennent le circuit 1215 de production de sélection de microplaquette et le circuit de commande de porte 1216, pour l'enregistrement de la même information de façon sûre sur la carte à unité centrale de traitement de l'autre système, lorsqu'il enregistre une information dans la mémoire située dans la carte à unité centrale de traitement du premier système, et de ce fait permet la lecture du contenu de la mémoire située dans la carte de son propre système et le contenu en mémoire situé dans la carte de l'autre système de façon indépendante au moyen d'adresses séparées Le chiffre de référence 1004 désigne des moyens d'enregistrement/lecture comprenant le circuit 1218 de production du signal de sélection de microplaquette et la partie 1219 de commande de porte pour l'enregistrement de la même information de façon sûre sur la carte à unité centrale de traitement de l'autre système, lorsqu'il en résulte une information dans la mémoire située dans la carte à unité centrale de traitement de son propre système, ce qui a pour effet que la lecture du contenu en mémoire dans la carte du premier système et la lecture du contenu dans la mémoire situé dans la carte de l'autre système, peut être exécutée de façon indépendante au moyen d'adresses séparées Les chiffres de référence 1220, 1221 désignent des signaux d'enregistrement en mémoire, qui sont délivrés par les circuits 1215, 1218 de production du signal de sélection de microplaquette aux mémoires respectives 1202, 1225 Les chiffres de référence 1222, 1223 désignent des signaux de lecture de mémoire, qui sont délivrés par les circuits 1215, 1218 de production du signal de sélection de microplaquette aux mémoires respectives 1202, 1205 Les chiffres de référence 1224, 1225 désignent d'autres signaux d'accès au système, qui sont délivrés par les contrôleurs de portes 1216, 1219 respectivement aux contrôleurs de portes 1219, 1216, situés de l'autre côté Les chiffres de référence 1226, 1227 désignent des signaux de commande de porte de bus, qui sont envoyés respectivement par les contrôleurs de portes 1216, 1219 aux portes de' bus 1214, 1217 Les chiffres de référence 1228, 1229 désignent d'autres signaux de communication d'accès au système, qui sont envoyés par les contrôleurs de portes 1216 et 1219 respectivement aux circuits 1215, 1218 de production du signal de sélection de microplaquette. La figure 6 représente une carte de mémoire située dans chaque mémoire du système, dans cette troisième forme de réalisation A la zone d'adresse allant de X à X+Y-1 sont affectés un enregistrement double et une lecture de leur propre système, tandis qu'à la zone d'adresse allant de X+Y à X+Y-1 est affectée la lecture de l'autre système En d'autres termes, la carte de mémoire est divisée en deux zones, à savoir la zone prévue pour l'enregistrement double et la lecture de son propre système, et la zone pour la lecture de l'autre système. On va donner une description du fonctionnement. La carte de mémoire de l'unité centrale de traitement dans chaque système est conçue comme cela est représenté sur la figure 6 Lorsque l'unité centrale de traitement du système présent d'un côté (par exemple l'unité centrale de traitement 1204 du système STBY) produit une adresse indiquant l'enregistrement de données dans la mémoire 1205 de son propre système, sur une carte de mémoire, l'adresse de mémoire et le signal d'enregistrement sont envoyés au circuit 1218 de production du signal de sélection de microplaquette et au contrôleur de porte 1219 par l'intermédiaire du bus de transmission d'adresses 1207 Le circuit 1218 de production du signal de sélection de microplaquette décode ces signaux et délivre le signal d'enregistrement en mémoire 1221 L'adresse de mémoire et les données d'enregistrement sont envoyées à la mémoire 1205 par l'intermédiaire du bus de transmission de données 1207 à partir de l'unité centrale de traitement 1204, et l'enregistrement est exécuté au moyen de ces données et du signal d'enregistrement en mémoire 1221. Simultanément, le contrôleur de porte 1219 décode ces signaux et délivre le signal 1225 d'accès à l'autre système et ferme la porte 1217 de raccordement du bus en délivrant le signal de commande de porte 1227 Le contrôleur de porte 1207 de l'autre système, c'est-à-dire le système ACT, reçoit le signal d'accès 1225 de l'autre système en provenance du contrôleur de porte 1219, et délivre le signal de porte 1226 de manière à fermer la porte de bus 1214 dans l'hypothèse o l'unité centrale de traitement 1201 n'accède pas à la mémoire 1202, ce qui a pour effet que les données d'enregistrement d'adresses en mémoire et le signal d'enregistrement, qui sont délivrés par l'unité centrale de traitement 1204, sont introduits dans le circuit 1215 de production du signal de sélection de microplaquette par l'intermédiaire du bus de transmission de données 1207, de la porte de bus 1217, du bus 1212 de transmission de données entre systèmes, de la porte de bus 1214 et du bus de transmission de données 1206 Le circuit 1215 de production du signal de sélection de microplaquettes produit de ce fait le signal d'enregis- trement en mémoire 1220 et exécute l'enregistrement, dans la mémoire 1202, les mêmes données que celles qui sont enregistrées dans la mémoire 1205 C'est de cette manière qu'est réalisé l'enregistrement en duplex dans la mémoire. Ensuite, lorsque l'unité centrale de traitement 1204 cherche à connaître le contenu de la mémoire 1205 de son propre système, elle envoie une adresse dans une zone d'adresses à laquelle la lecture de son propre système est affectée dans la carte de mémoire de la figure 6, ce qui a pour effet que l'adresse en mémoire et le signal de lecture sont envoyés au circuit 1218 de production du signal de sélection de microplaquette et au contrôleur de porte 1219 par l'intermédiaire du bus de transmission de données 1207. Tout d'abord, le circuit 1218 de production du signal de sélection de microplaquette décode ces signaux et envoie le signal de lecture de mémoire 1223, et, en réponse à l'adresse de mémoire qui est introduite par l'intermédiaire du bus de transmission de données 1207 et au signal de lecture 1223, la mémoire 1205 signale les données lues de l'unité centrale de traitement 1204, en les transférant dans le bus de transmission de données 1207 Ensuite, le contrôleur de porte 1219 exécute de façon similaire un décodage, mais estime qu'il s'agit de la lecture dans son propre système, et par conséquent ne délivre aucun signal. D'autre part, lorsque l'unité centrale de traitement 1204 cherche à connaître le contenu de la mémoire 1202 de l'autre système, il délivre une adresse dans une zone d'adresses, dans laquelle est affectée la lecture de l'autre système, sur une carte de mémoire représentée sur la figure 6, ce qui a pour effet que l'adresse de mémoire et le signal de lecture sont envoyés par l'intermédiaire du bus de transmission de données 1207 au circuit 1218 de production du signal de sélection de microplaquette et au contrôleur de porte 1219 Tout d'abord, le circuit 1218 de production du signal de sélection de microplaquette décode ces signaux, et de ce fait identifie qu'il s'agit de la lecture de l'autre système, et ne délivre aucun signal Ensuite, le contrôleur de porte 1219 décode de façon similaire les mêmes données et délivre le signal d'accès 1225 de l'autre système au contrôleur-de porte 1216 et délivre le signal de commande de porte 1227 pour fermer la porte de bus 1217 Le contrôleur de porte 1216 de l'autre système reçoit le signal d'accès de l'autre système et délivre le système de commande de porte 1226 pour fermer la porte de bus 1214 dans l'hypothèse o l'unité centrale de traitement 1201 n'accède pas à la mémoire 1202, et en outre envoie l'autre signal 1228 de communication de l'accès de l'autre système au circuit 1215 de production du signal de sélection de microplaquette L'adresse de mémoire et le signal de lecture délivré par l'unité centrale de traitement 1204 sont envoyés au circuit 1215 de production du signal de sélection de microplaquette par l'intermédiaire du bus de transmission de données 1207, de la porte de bus 1217, du bus 1212 de transmission de données entre systèmes, de la porte de bus 1214 et du bus de transmission de données 1206 Le circuit 1215 de production du signal de sélection de microplaquette délivre le signal de lecture de mémoire 1222 en réponse à ces signaux et au signal 1228 de communication de l'accès de l'autre système, délivré par le contrôleur de porte 1216, et la mémoire 1202 transmet les données de lecture à l'unité centrale de traitement 1204, en la transférant au bus de transmission de données 1206 par l'intermédiaire de la porte de bus 1214, du bus 1212 de transmission de données entre systèmes, de la porte de bus 1217 et du bus de transmission de données 1207. Comme cela a été décrit précédemment, conformément à cette forme de réalisation, la carte de mémoire est conçue et divisée en une zone d'adresses servant à exécuter l'enregistrement en double ou la lecture de son propre système, et une zone d'adresses pour exécuter la lecture de l'autre système, et la commande d'ouverture/ fermeture de la porte de bus, qui connecte ou déconnecte le bus de transmission de données entre systèmes et la commande de sélection des mémoires des systèmes respectifs sont exécutées en réponse au signal d'enregistrement ou de lecture et au signal d'adresse, qui sont délivrés par l'unité centrale de traitement, ce qui a pour effet que la lecture du contenu de la mémoire du premier système et de l'autre système peuvent être exécutées librement C'est pourquoi, il est possible d'identifier lequel des systèmes en duplex a présenté une anomalie dans l'exécution du contrôle de somme ou analogue, de manière à commuter le système double, ce qui empêche l'apparition d'une défaillance du système En outre, étant donné qu'une mémoire, dans laquelle l'enregistrement ou la lecture doit être exécutée, est sélectionnée avec un système de sélection de microplaquette, l'enregistrement en mémoire pour le premier système et l'enregistrement en mémoire pour l'autre système peut être exécuté simultanément, c'est-à- dire que l'enregistrement simultané est autorisé, et que l'identité des contenus en mémoire est toujours garantie. Forme de réalisation 4 Dans la forme de réalisation décrite précédem- ment, la zone d'adresses pour l'enregistrement en duplex et la zone d'adresses pour la lecture du premier système sont identiques et diffèrent du point de vue du matériel, pour le signal d'enregistrement et le signal de lecture dans le bus de transmission de données, mais il est également possible d'utiliser une carte de mémoire telle que représentée sur la figure 7, dans laquelle les adresses pour l'enregistrement double et les adresses pour la lecture du premier système sont également séparées les unes des autres, ce qui permet, du point de vue du matériel, de former le système uniquement pour la lecture de l'adresse. La figure 7 représente une carte des mémoires dans des systèmes respectifs conformément à une quatrième forme de réalisation de la présente invention, dans laquelle la zone d'adresses allant de X à X+Y-1 concerne l'enregistrement en double, la zone d'adresses allant de X+Y à X+ZZ-1 concerne la lecture dans le système propre, et la zone d'adresses allant de X+ 2 Y à X+ 3 Y-1 concerne la lecture pour l'autre système. La structure en blocs du dispositif de cette quatrième forme de réalisation est la même que celle représentée sur la figure 5, hormis qu'un signal, qui est envoyé au circuit de production du signal de sélection de microplaquette et au contrôleur de porte, est uniquement le signal d'adresse. On va donner une description du fonctionnement. Les cartes de mémoire situées dans l'unité centrale de traitement de systèmes respectifs sont désignées comme cela est représenté sur la figure 7 Lorsque l'unité centrale de traitement située d'un côté (par exemple l'unité centrale de traitement 1204 du système STBY) produit une adresse indiquant un enregistrement de données dans la mémoire 1205 de son propre système sur une carte de mémoire, l'adresse de mémoire est envoyée au circuit 1218 de production du signal de sélection de microplaquette et au contrôleur de porte 1219 par l'intermédiaire du bus de transmission de données 1207 Le circuit 1218 de production du signal de sélection de microplaquette décode ces signaux et délivre un signal d'enregistrement en mémoire 1221 Les adresses de mémoire et les données d'enregistrement sont envoyées à la mémoire 1205 par l'intermédiaire du bus de transmission de données 1207 à partir l'unité centrale de traitement 1204, et l'enregistrement est exécuté sur la base de ces données du signal d'enregistrement en mémoire 1221 Simultanément, le contrôleur de porte 1219 décode les signaux et délivre le signal 1225 d'accès de l'autre système ainsi que le signal de commande de porte 1227 pour fermer la porte de bus 1217 Le contrôleur de porte 1216 du système ACT en tant qu'autre système reçoit le signal 1225 d'accès de l'autre système de la part du contrôleur de porte 1219, et délivre le signal de porte 1226 pour fermer la porte de bus 1214 dans l'hypothèse o l'unité centrale de traitement 1201 n'est pas en cours d'accès à la mémoire 1202, ce qui a pour effet que les adresses de mémoire et les données d'enregistrement délivrées par l'unité centrale de traitement 1204 sont envoyées au circuit 1215 de production du signal de sélection de microplaquette, par l'intermé- diaire du bus de transmission de données 1207, de la porte de bus 1217, du bus 1212 de transmission de données entre systèmes, de la porte de bus 1214 et du bus de transmission de données 1206 Le circuit 1215 de production du signal de sélection de microplaquette produit de ce fait un signal d'enregistrement en mémoire 1220 et enregistre les mêmes données que celles qui sont enregistrées dans la mémoire 1205 Ainsi est exécuté l'enregistrement en duplex dans les mémoires duplex. Ensuite, lorsque l'unité centrale de traitement 1204 cherche à connaître le contenu de la mémoire 1205 de son propre système, elle délivre une adresse dans la zone d'adresses pour la lecture de son propre système, sur la carte de mémoire de la figure 7, ce qui a pour effet qu'une adresse de mémoire et un signal de lecture sont envoyés par l'intermédiaire du bus de transmission de données 1207 au circuit 1218 de production du signal de sélection de microplaquette et au contrôleur de porte 1219 Tout d'abord, le circuit 1218 de production du signal de sélection de microplaquette décode ces signaux de manière à délivrer le signal de lecture de mémoire 1223, à une mémoire 1205, qui reçoit ce signal 1223, envoie son contenu au bus de transmission de données 1207, en réponse à l'adresse de mémoire qui est introduite par l'intermédiaire du bus de transmission de données 1207 et en informe l'unité centrale de traitement 1204 Ensuite, le contrôleur de porte 1219 effectue un décodage de façon similaire et évalue de ce fait qu'il s'agit de la lecture de son propre système et ne délivre aucun signal. D'autre part, lorsque l'unité centrale de traitement 1204 cherche à connaître le contenu de la mémoire 1202 de l'autre système, il délivre une adresse pour la lecture de l'autre système sur la carte de mémoire de la figure 7, ce qui a pour effet que l'adresse de mémoire et le signal de lecture sont envoyés par l'intermédiaire du bus de transmission de données 1207 au circuit 1218 de production du signal de sélection de microplaquette et au contrôleur de porte 1219 Tout d'abord, le circuit 1218 de production du signal de sélection de microplaquette décode ces signaux, et de ce fait évalue s'il s'agit de la lecture de l'autre système et ne délivre aucun signal Ensuite, le contrôleur de porte 1219 exécute de façon similaire le décodage et envoie le signal 1225 d'accès de l'autre système au contrôleur de porte 1216 ainsi que le signal de commande de porte 1227 pour fermer la porte de bus 1217 Le contrôleur de porte 1216 de l'autre système reçoit le signal d'accès de l'autre système et délivre le signal de commande de porte 1226 pour fermer la porte de bus 1214 dans l'hypothèse o l'unité 1201 n'est pas en train d'accéder à la mémoire 1202, et en outre délivre le signal 1228 de communication d'accès de l'autre système au circuit 1215 de production du signal de sélection de microplaquette L'adresse de mémoire et le signal lu, qui sont délivrés par l'unité centrale de traitement 1204, et le signal de lecture sont envoyés au circuit 1215 de production du signal de sélection de microplaquette par l'intermédiaire du bus de transmission de données 1207, de la porte de bus 1217, du bus 1212 de transmission de données entre systèmes, de la porte de bus 1214 et du bus de transmission de données 1206 Le circuit 1215 de production du signal de sélection de microplaquette délivre le signal de lecture de mémoire 1222 en réponse à ces signaux et au signal 1228 de communication d'accès de l'autre système délivré par le contrôleur de porte 1216, et la mémoire 1202 transfère les données lues sur le bus de transmission de données 1206 et en informe l'unité centrale de traitement 1204 par l'intermédiaire de la porte de bus 1214, du bus 1212 de transmission de données entre systèmes, de la porte de bus 1217 et du bus de transmission de données 1207. Comme cela a été décrit précédemment, conformément à cette forme de réalisation, la carte de mémoire est agencée et divisée en une zone d'adresses pour l'exécution de l'enregistrement en duplex, une zone d'adresses pour l'exécution d'une lecture de son propre système, et une zone d'adresses pour l'exécution de la lecture de l'autre système, et la commande d'ouverture/de fermeture de la porte de bus raccordant ou déconnectant le bus de transmission de données entre systèmes, et la commande de sélection des mémoires des systèmes respectifs sont exécutées au moyen des signaux d'adresses délivrés par l'unité centrale de traitement, ce qui a pour effet que les contenus en mémoire du premier système et de l'autre système peuvent être lus librement, et que le matériel est également simplifié à un certain degré. Forme de réalisation 5 On va décrire une cinquième faorme de réalisation en référence aux dessins La figure 8 représente un dispositif de traitement d'informations correspondant à une cinquième forme de réalisation de la présente invention. Cette forme de réalisation permet qu'une pluralité d'unités centrales de traitement exécutent l'accès simultané aux mémoires lorsqu'une pluralité d'unités centrales de traitement et une pluralité de mémoires sont raccordées à un seul bus de raccordement des unités centrales de traitement Sur la figure, les chiffres de référence 1301 a, 1301 b désignent des unités centrales de traitement exécutant un traitement d'opérations conformément à la procédure prescrite, qui est décrite dans un programme, les chiffres de référence 1302 a, 1302 b désignent des mémoires mémorisant des données traitées par les unités centrales de traitement 1301 a, 1301 b, et les chiffres de référence 1303 a, 1303 b désignent des bus de raccordement des unités centrales de traitement, qui raccordent les unités centrales de traitement 1301 a, 1301 b par l'intermédiaire des portes de bus 1305 a, 1305 b Les chiffres de référence 1305 a, 1305 b désignent des portes de bus servant à transmettre des données d'entrée/sortie des unités centrales de traitement 1301 a, 1301 b aux bus 1303 a, 1303 b des unités centrales de traitement, lorsqu'ils sont ouverts Les chiffres de référence 1306 a, 1306 b désignent des décodeurs d'adresses servant à décoder les données de sortie des unités centrales de traitement 1301 a, 1301 b et transmettre ces données au dispositif d'arbitrage de bus 1304 Le chiffre de référence 1309 désigne une porte bidirectionnelle raccordant ou déconnectant les bus 1303 a, 1303 b des unités centrales de traitement Le chiffre de référence 1304 désigne un dispositif d'arbitrage de bus servant à arbitrer l'occupation des bus 1303 a, 303 b des unités centrales de traitement au moyen de l'exécution de la commande d'ouverture/fermeture des portes de bus 1305 a, 1305 b et de la porte bidirectionnelle 1309 Le chiffre de référence 1305 désigne des moyens de commande d'accès qui, incluant le dispositif d'arbitrage de bus 1304 et les dédodeurs d'adresses 1306 a, 1306 b, permettent aux mémoires des unités centrales de traitement respectives d'exécuter l'accès simultané en fonction de la combinaison des mémoires auxquelles accèdent les unités centrales de traitement respectives En outre, les chiffres de référence 1307 a, 1307 b désignent respectivement des signaux de demande d'accès en mémoire, qui sont délivrés par les décodeurs d'adresses 1306 a, 1306 b à partir du décodage des données de sortie des unités centrales de traitement 1301 a, 1301 b Les chiffres de référence 1308 a, 1308 b désignent des signaux de commande des portes de bus, qui sont délivrés par le dispositif d'arbitrage de bus 1304 Le chiffre de référence 1310 désigne un signal de commande de porte bidirectionnelle, qui est délivré dans le dispositif d'ar- bitrage de bus 1304 Les chiffres de référence 1311 a, 1311 b désignent des signaux communiquant des numéros de mémoire, qui sont délivrés par les décodeurs d'adresses respectifs 1306 a, 1306 b. On va décrire le fonctionnement Lorsqu'une unité centrale de traitement 1301 a accède à la mémoire 1302 a, le décodeur d'adresses 1306 a envoie le signal de demande d'accès en mémoire 1307 a au dispositif d'arbitrage de bus 1304 et informe le dispositif d'arbitrage de bus 1304 du fait que la demande d'accès en mémoire est exécutée par le signal 1311 a de communication des numéros de mémoire Le dispositif d'arbitrage de bus 1304 permet à l'unité centrale de traitement 1301 a d'exécuter un accès d'une mémoire au moyen de la délivrance d'un signal 1308 a de commande de porte de bus pour fermer la porte de bus 1305 a, et sans délivrance du signal de commande de porte de bus bidirectionnel 1310, ce qui maintient la porte de bus bidirectionnel 1309 à l'état ouvert, lorsque l'autre unité centrale de traitement 1301 a n'accède pas à la mémoire 1302 a, c'est-à-dire lorsque le décodeur d'adresses 1312 b ne délivre pas le signal de demande d'accès en mémoire 1307 b au dispositif d'arbitrage de bus 1304, ou que l'unité centrale de traitement 1301 b est en train d'accéder à la mémoire 1302 b Au contraire, lorsque l'unité centrale de traitement 1301 b est déjà en train d'accéder à la mémoire 1302 a, étant donné que le signal de commande de porte de bus bidirectionnel 1310 est délivré et que la porte bidirectionnelle 1309 est fermée, le dispositif d'arbitrage de bus 1304 ne permet pas à l'unité centrale de traitement 1301 a d'accéder à une mémoire et permet à l'unité centrale de traitement 1301 a d'accéder à une mémoire une fois que l'accès de l'unité centrale de traitement 1301 b est terminé La combinaison, avec laquelle les deux unités centrales de traitement peuvent exécuter un accès simultané, est un cas o l'unité centrale de traitement 1301 a accède à la mémoire 1302 a et o l'unité centrale de traitement 1301 b accède à la mémoire 1302 b comme cela est représenté dans le tableau 1 suivant. Tableau 1 Unité centrale de traitement CPU la Mémoire 2 a Mémoire 2 b Mémoire 2 a Seule l'unité cen Seule l'unité cen- trale de traite trale de traite- C ment située d'un ment située d'un côté peut réaliser côté peut réaliser P l'accès l'accès U Mémoire 2 b Les deux unités Seule l'unité cen- centrales de trai trale de traite- 1 tement peuvent ment située d'un b exécuter l'accès côté peut réaliser l'accès Comme cela a été décrit précédemment, conformément à cette forme de réalisation, dans le cçs o deux unités centrales de traitement et deux mémoires sont raccordées à un bus unique de raccordement des unités centrales de traitement, une porte de bus bidirectionnel est prévue au centre du bus de raccordement des unités centrales de traitement de sorte que le bus unique de raccordement des unités centrales de traitement est séparé en deux parties C'est pourquoi, lorsque l'unité centrale de traitement est en train d'accéder à la mémoire de son propre système, l'autre unité centrale de traitement peut accéder à l'autre mémoire du système, et la réduction de la capacité de traitement par unité de temps peut être réduite à un degré important. Forme de réalisation 6 Bien que dans la cinquième forme de réalisation décrite précédemment, deux mémoires soient raccordées aux bus 1303 a, 1303 b de raccordement des unités centrales de traitement, un dispositif de traitement d'informations possédant un agencement semblable peut être également prévu dans le cas o on utilise trois ou un plus grand nombre de mémoires. On va décrire une sixième forme de réalisation de l'invention en référence aux dessins Sur la figure 9, les chiffres de référence 1301 a, 1301 b désignent des unités centrales de traitement qui exécutent un traitement d'opé- rations conformément à une procédure prédéterminée décrite dans un programme Les chiffres de référence 1302 a, 1302 b, 1302 z désignent des mémoires servant à mémoriser des données traites par les unités centrales de traitement 1301 a, 1301 b Les chiffres de référence 1303 a, 1303 b, et 1303 z désignent des bus de raccordement des unités centrales de traitement servant à raccorder des unités centrales de traitement 1301 a, 1301 b par l'intermédiaire des portes de bus 1305 a, 1305 b Les chiffres de référence 1305 a, 1305 b désignent des portes de bus pour le transfert des données d'entrée/sortie des unités centrales de traitement 1301 a, 1301 b aux bus de raccordement des unités centrales de traitement, lorsqu'ils sont ouverts Les chiffres de référence 1306 a, 1306 b désignent des décodeurs d'adresses servant à décoder les données de sorties des unités centrales de traitement 1301 a, 1301 b et transmettent le résultat décodé au dispositif d'arbitrage de bus 1304. Les chiffres de référence 1309 a,, 1309 y désignent des portes bidirectionnelles établissant une liaison ou un débranchement entre des bus adjacents 1303 a, 1303 b, 1303 z d'unités centrales de traitement Le chiffre de référence 1304 désigne un dispositif d'arbitrage de bus servant à arbitrer l'occupation du bus 1303 de raccordement des unités centrales de traitement en réalisant la commande d'ouverture/fermeture des portes bidirectionnelles 1309 a, 1309 b,, 1309 y Le chiffre de référence 1006 désigne des moyens de commande d'accès, qui comprennent le dispositif d'arbitrage de bus 1304 et les décodeurs d'adresses 1306 a, 1306 b, de manière à permettre aux unités centrales de traitement un accès simultané aux différentes mémoires en fonction de la combinaison des mémoires auxquelles accèdent les unités centrales de traitement respectives Les chiffres de référence 1307 a, 1307 b désignent les signaux de demande d'accès en mémoire, qui sont délivrés par les décodeurs d'adresses 1306 a, 1306 b au moyen du décodage des données de sortie des unités centrales de traitement respectives 1301 a, 1301 b Les chiffres de référence 1308 a, 1308 b désignent des signaux de commande de portes de bus, qui sont délivrés par le dispositif d'arbitrage de bus 1304 Les chiffres de référence 1310 a, 1310 y désignent des signaux de commande de portes bidirectionnelles, qui sont délivrés par le dispositif d'arbitrage de bus 1304. Les chiffres de référence 1311 a, 1311 b désignent des signaux de communication de numéros de mémoire, qui sont délivrés par les décodeurs d'adresses respectifs 1306 a, 1306 b. On va décrire le fonctionnement Lorsque l'unité centrale de traitement 1301 a accède à la mémoire 1302 a, le décodeur d'adresses 1306 a envoie un signal de demande d'accès en mémoire 1307 a au dispositif d'arbitrage de bus 1304 et signale qu'il demande un accès à la mémoire 1302 a au moyen du signal 1311 a de communication du numéro de mémoire Le dispositif d'arbitrage de bus 1304 permet à l'unité centrale de traitement 1301 a d'accéder à une mémoire en délivrant le signal 1308 a de commande de la porte de bus de manière à fermer la porte de bus 1305 a, sans délivrance des signaux 1310 a,, 1310 y de commande de portes de bus bidrectionnelle afin de maintenir ouverte les portes de bus bidirectionnelles 1309 a,, 1309 y, lorsque l'autre unité centrale de traitement 1301 b n'est pas en train d'accéder à la mémoire 1302 a, en d'autres termes lorsque le décodeur d'adresses 1306 b ne délivre pas un signal de demande d'accès en mémoire 1307 b au dispositif d'arbitrage de bus 1304, ou que l'unité centrale de traitement 1301 b est en cours d'accès à l'une quelconque des mémoires 1302 b,, 1302 z Au contraire, lorsque l'unité centrale de traitement 1301 b est en cours d'accès à la mémoire 1302 a, étant donné qu'il s'agit d'un état dans lequel les signaux 1310 a,, 1310 y de commande de portes de bus bidirectionnelles sont délivrés de manière à fermer les portes bidirectionnelles 1309 a,, 1309 y, le dispositif d'arbitrage d e b u S 1304 ne permet pas à l'unité centrale de traitement 1301 a d'accéder à la mémoire et permet à l'unité centrale de traitement 1301 b d'accéder à la mémoire une fois que l'accès de l'unité centrale de traitement 1301 b est achevé. Dans cette forme de réalisation, la combinaison, avec laquelle les deux unités centrales de traitement peuvent effectuer un accès simultané, est celle représentée dans le tableau 2. Tableau 2 Unité centrale de traitement CPU la mémoi mémoi mémoi mémoi- mémoi mémoi- re 2 a re 2 b re 2 c re 2 d re 2 y re 2 z C mémoire 2 a X X x X X mémoire 2 b O X X X X X P mémoire 2 c O O X X X X mémoire 2 d O O O X X X U mémoire 2 y O O O O X X b mémoire 2 z O O O O O X O: l'accès simultané est possible X: l'accès simultané est impossible Comme cela a été décrit précédemment, conformément à cette forme de réalisation, dans le cas o deux unités centrales de traitement et trois ou un plus grand nombre de mémoiras sont raccordées à un seul bus de raccordement des unités centrales de traitement, des portes de bus bidirectionnelles sont prévues entre des mémoires respectives raccordées au bus de raccordement des unités centrales de traitement, et ce bus de raccordement des unités centrales de traitement est subdivisé en des parties qui correspondent aux unités de mémoire respectives C'est pourquoi, dans l'état o une unité centrale de traitement accède à une mémoire, l'autre unité centrale de traitement peut accéder à n'importe quelle mémoire qui est plus proche de cette unité que de la première unité centrale de traitement, et la réduction de la capacité de traitement par unité de temps peut être atténuée à un degré important. REVENDICATIONS 1 Dispositif de traitement d'informations, caractérisé en ce qu'il comprend: une unité centrale de traitement ( 1101), des première et seconde mémoires ( 1104,1105), un bus unique ( 1108) relié à l'unité centrale de traitement auquel lesdites première et seconde mémoires ( 1104, 1105) sont raccordées pour le transfert d'une adresse de mémoire et d'un signal de commande enregistrement/lecture, qui sont délivrés par ladite unité centrale de traitement ( 1101), et des moyens ( 1001, 1106) pour commander l'enregis- trement/la lecture dans lesdites première et seconde mémoires, pour le décodage de ladite adresse de mémoire et dudit signal de commande d'enregistrement/lecture pour amener à la fois lesdites première et seconde mémoires ( 1104, 1105) dans un état permettant l'enregistrement, ou amener uniquement l'une desdites première et seconde mémoires dans un état permettant la lecture. 2 Dispositif de traitement d'informations selon la revendication 1, caractérisé en ce que les adressés de mémoire délivrées par ladite unité centrale de traitement ( 1101) sont des adresses différentes pour les première et seconde mémoires, lesdits moyens d'enregistrement/lecture ( 1001, 1106) exécutent une commande desdites deux première et seconde mémoires dans un état permettant l'enregistrement lorsque ladite adresse de mémoire appartient à une première zone d'adresses et que ledit signal de commande d'enregistrement/lecture indique l'enregistrement, ladite p r e m i, è re mémoire ( 1104) est amenée dans un état permettant la lecture lorsque ladite adresse de mémoire appartient à une première zone d'adresses et que ledit signal de commande d'enregistrement/lecture indique35 la lecture, et ladite seconde mémoire ( 1105) est placée dans un état permettant la lecture lorsque ladite adresse de mémoire fait partie d'une seconde zone d'adresses et que ledit signal de commande d'enregistrement/lecture indique la lecture. 3 Dispositif de traitement d'informations selon la revendication 1, caractérisé en ce que les adresses de mémoire délivrées par ladite unité centrale de traitement ( 1101) sont les mêmes adresses pour lesdites première et seconde mémoires, ladite unité centrale de traitement ( 1101) délivre un signal de désignation de bloc, désignant l'une ou l'autre desdites première et seconde mémoires en plus de l'adresse de mémoire et du signal de commande d'enregistre- ment/lecture, lesdits moyens d'enregistrement/lecture ( 1001, 1106) exécutent une commande pour: amener l'ensemble desdites deux première et seconde mémoires ( 1104, 1105) dans un état permettant l'enregistrement lorsque ledit signal de commande d'en- registrement/lecture indique l'enregistrement, et amener ladite première mémoire ( 1104) dans un état permettant la lecture lorsque ledit signal de désignation de bloc désigne ladite première mémoire et que ledit signal de commande d'enregistrement/lecture indique la lecture, et amener ladite seconde mémoire ( 1105) dans un état permettant la lecture lorsque ledit signal de désignation de bloc désigne ladite adresse de la seconde mémoire et que30 ledit signal de comiande d'enregistrement/lecture irxdxque la lecture. 4 Dispositif de traitement d'informations caractérisé en ce qu'il comprend une première carte à unité centrale de traitement ( 1201) et une seconde carte à unité centrale de traitement ( 1204), contenant respectivement une unité centrale de traitement ( 1201, 1204), une mémoire ( 1202, 1205) et un bus de transmission de données ( 1206, 1207) raccordant ladite unité CPU et ladite mémoire, un bus unique de transmission de données ( 1212) entre systèmes, qui raccorde lesdites première et seconde cartes à unité centrale de traitement, des premiers moyens formant porte ( 1214) et des seconds moyens formant porte ( 1217) servant à connecter / déconnecter ledit bus de transmission de données entre systèmes et respectivement l'un desdits 'premier et second bus de transmission de données, des moyens de commande de portes ( 1216, 1219) contenus respectivement dans ladite première carte à unité centrale de traitement et dans ladite seconde carte à unité centrale de traitement, pour le décodage du signal de sortie d'adresse à partir respectivement de ladite première unité centrale de traitement et de ladite seconde unité centrale de traitement, et pour placer lesdits premiers moyens formant porte ( 1214) et lesdits seconds moyens formant porte ( 1217) à l'état fermé lorsque le résultat décodé indique que l'enregistrement de données doit être exécuté par l'uneou l'autre desdites première et seconde unités centrales de traitement dans les deux dites première et seconde mémoires, placer lesdits premiers moyens formant porte ( 1214) et lesdits second moyens formant porte ( 1217) à l'état fermé lorsque le résultat décodé indique que la lecture des données doit être exécutée par l'une ou l'autre desdites première et seconde unités centrales de traitement, dans la mémoire de l'autre carte à unité centrale de traitement, et placer lesdits premiers moyens formant porte ( 1214) et lesdits seconds moyens formant porte ( 1217) à l'état ouvert lorsque le résultat décodé indique que la lecture de données doit être exécutée par au moins l'une ou l'autre desdites première et seconde unité centrale de traitement, avec lecture des données à partir de la mémoire de la carte de l'unité centrale de traitement de son propre système, des moyens de commande d'enregistrement/lecture ( 1003) contenus respectivement dans lesdites première et seconde cartes à unité centrale de traitement, pour le décodage de l'adresse délivrée respectivement par ladite première unité centrale de traitement et par la seconde unité centrale de traitement, et pour placer les deux dites première et seconde mémoires ( 1202, 1205) dans des états permettant l'enregis- trement lorsque le résultat décodé indique que l'enregis-15 trement de données doit être exécuté par l'une ou l'autre desdites première et seconde unités centrales de traitement dans les deuxdites première et seconde mémoires, amener ladite mémoire située de l'autre côté dans un état permettant la lecture lorsque le résultat décodé indique que la lecture des données doit être exécutée par l'une ou l'autre desdites première et seconde unités centrales de traitement dans la mémoire de la carte à unité centrale de traitement située de l'autre côté, et amener la mémoire du premier système dans un état permettant la lecture lorsque le résultat décodé indique que la lecture des données doit être exécutée par au moins l'une ou l'autre desdites première et seconde unités centrales de traitement à partir de la mémoire de la carte à unité centrale de traitement du système lui-même, et amener seulement l'une desdites première et seconde mémoires dans un état permettant la lecture. Dispositif de traitement d'informations selon la revendication 4, caractérisé en ce que lesdites première et seconde mémoires ( 1202, 1205) possèdent respectivement une première zone d'adresses ( 60000- 0111) pour exécuter un enregistrement en duplex et la lecture automatique de leur propre système, et une seconde zone d'adresses ( 1000-1111) pour exécuter l'autre lecture d'adresses, lesdites première et seconde unités centrales de traitement délivrant un signal de commande d'enregistizemet/ lecture en plus de l'adresse de la mémoire, lesdits moyens de commande de portes ( 1216, 1219) amènent lesdits premiers moyens formant porte ( 1214) et lesdits seconds moyens formant porte ( 1217) à l'état fermé, et lesdits moyens de commande d'enregistrement/lecture amènent lesdites deux première et seconde mémoires dans des états permettant l'enregistrement lorsque l'adresse de mémoire délivrée par l'une ou l'autre desdites première et seconde unités centrales de traitement ( 1201, 1204) appar- tient à ladite première zone d'adresses et ledit signal de commande d'enregistrement/lecture délivré par l'une ou l'autre desdites première et seconde unités centrales de traitement indique l'enregistrement, lesdits moyens de commande de portes ( 1216, 1219) placent lesdits premiers moyens formant porte ( 1214) et lesdits seconds moyens formant porte ( 1217) dans l'état ouvert, et lesdits moyens de commande d'enregistrement/ lecture amène uniquement la carte de leur propre système dans un état permettant l'enregistrement lorsque le signal de sortie d'adresse de mémoire provenant de l'une ou l'autre desdites première et seconde unités centrales de traitement ( 1201, 1204) appartient à ladite première zone d'adresse et que lesdits moyens de commande d'enregistre- ment/lecture indiquent la lecture, et lesdits moyens de commande de portes ( 1216, 1219) amènent les premiers moyens formant porte ( 1214) et les seconds moyens formant porte ( 1217) dans l'état fermé, et les moyens de commande d'enregistrement/lecture amènent uniquement la mémoire de l'autre système dans un état permettant la lecture lorsque l'adresse de mémoire appartient à la seconde zone d'adresses et que les moyens de commande d'enregistrement/lecture indiquent la lecture. 6 Dispositif de traitement d'informations selon la revendication 4 caractérisé en ce que les première et seconde mémoires ( 1202, 1205) possèdent les mêmes zones d'adresses, qui sont subdivisées en des première, seconde et troisième zones d'adresses (X à X+Y-1, X+Y à X+ 2 Y-1, X+ 2 Y à X+ 3 Y-1), les moyens de commande de portes placent les premiers moyens formant porte et les seconds moyens formant porte à l'état fermé, et les moyens de commande d'enregis- trement/lecture amènent les mémoires des deux cartes à unité centrale de traitement dans des états permettant l'enregistrement lorsque l'adresse de mémoire appartient à la première zone d'adresses, les moyens de commande de porte ( 1216, 1219) placent au moins les moyens formant portes de leur propre système à l'état ouvert, et les moyens d'enregistrement/ lecture amènent uniquement les mémoires de la carte du système propre dans des états permettant l'enregistrement lorsque l'adresse de mémoire appartient à la seconde zone d'adresses, et les moyens de commande de portes ( 1216, 1219) placent les premiers moyens formant porte et les seconds moyens formant porte à l'état fermé et les moyens de commande d'enregistrement/lecture amènent uniquement la mémoire de la carte à unité centrale de traitement de l'autre système dans l'état permettant l'enregistrement30 lorsque l'adresse de mémoire fait partie de la troisième zone d'adresses. 7 Dispositif de traitement d'informations, caractérisé en ce qu'il comporte: une première unité centrale de traitement ( 1201) et une seconde unité centrale de traitement ( 1204), une porte de bus unique ( 1212) d' u N i t é s c e N t r a 1 e S de traitement, qui raccorde lesdites première et seconde unités centrales de traitement, une première porte de bus ( 1214) et une seconde porte de bus ( 1217) connectant ou déconnectant respecti- vement chacune des première et seconde unités centrales de traitement et la porte de bus unique, des première et seconde mémoires ( 1202, 1205) raccordées au bus unique reliant les unités centrales de traitement, lesdites mémoires possédant des adresses différentes, des moyens formant porte prévus entre le noeud de connexion de la première mémoire et du bus de raccordement des unités centrales de traitement et le noeud de connexion de la seconde mémoire et du bus de raccordement des unités centrales de traitement, des moyens de commande d'accès ( 1216, 1219) pour commander des moyens formant porte de telle sorte que les moyens formant porte sont dans un état ouvert, lorsque l'une ou l'autre des première et seconde unités centrales de traitement délivrent une adresse de la mémoire de l'unité centrale de traitement, qui délivre l'adresse elle- même. 8 Dispositif de traitement d'informations selon la revendication 7, caractérisé en ce que lesdits moyens formant porte comprennent une porte bidirectionnelle raccordée respectivement entre deux noeuds de connexion de ladite porte du bus u N i q u e d'u N i t és centrales de traitement et lesdites deux mémoires, et lesdits moyens de commande ( 1216, 1219) d'accès comprennent un premier décodeur d'adresses ( 1216) et un second décodeur d'adresses ( 1219) qui décodent les adresses délivrées par la première unité centrale de traitement et la seconde unité centrale de traitement, et un dispositif d'arbitrage de bus qui exécute la commande d'ouverture/fermeture de ladite première porte de bus, de ladite seconde porte de bus et de la porte bidirectionnelle de bus conformément au signal de sortie du décodeur d'adresses. 9 Dispositif de traitement d'informations, caractérisé en ce qu'il comprend une première unité centrale de traitement ( 1301 a) et une seconde unité centrale de traitement ( 1301 b), un bus unique ( 1303 a, 1303 b) de raccordement des unités centrales de traitement qui établit la liaison entre les première et seconde unités centrales de traitement ( 1301 a, 1301 b), une pluralité de mémoires ( 1302 a, 1302 b) raccordées au bus unique de liaison des unités centrales de traitement, une pluralité de moyens formant portes ( 1309) branchés entre les noeuds de connexion du bus de raccordement des unités centrales de traitement avec la pluralité de mémoires, et des moyens de commande d'accès ( 1305 a, 130 (b) qui, lorsque l'une ou l'autre desdites première et seconde unités centrales de traitement délivre une adresse de l'une requise parmi ladite pluralité de màmnires, cimtdent les mwyens formant portes de sorte que seuls les moyens formant portes raccordent et branchent entre elles la mémoire sélectionnée et la mémoire qui est la plus proche de la mémoire sélectionnée du côté de l'autre unité centrale de traitement, alors que tous les autres moyens formant portes sont à l'état fermé. Dispositif de traitement d'informations selon la revendication 9, caractérisé en ce que il est prévu N mémoires ( 1302 a,, 1302 z), il est prévu (n-1) unités de moyens formant portes ( 1309 a,, 1309 y), qui sont branchées entre n unités de noeuds de connexion raccordant le bus de raccor- dement des unités centrales de traitement auxdites N unités de mémoires, et des moyens de commande d'accès ( 1305 a, 1305 b) comprenant un premier décodeur d'adresses et un second décodeur d'adresses, qui décodent les adresses qui sont délivrées par lesdites première et seconde unités centrales de traitement, et un dispositif d'arbitrage de bus ( 1304) servant à réaliser une commande d'ouverture/fermeture10 desdites première et seconde portes de bus, et (n-1) unités de portes de bus bidirectionnelles conformément à la sortie desdits premier et second décodeur d'adresses.