FR 2709899 A1 19950317 FR 9310599 A 19930907 Procédé de détection d'une perte de synchronisation dans un réseau numérique de communication et terminal pour la mise en oeuvre du procédé. La présente invention concerne un procédé de détection d'une perte de synchronisation logique entre un terminal émetteur de données et un terminal récepteur de réseau numérique de communication. On notera que l'invention ne concerne pas la détection, analogique, de la phase des bits de données reçus, qui servirait à asservir un oscillateur fixant les instants de lecture des bits reçus en entrée du récepteur. Sur une liaison de transmission de données, il peut se produire des perturbations engendrant des erreurs dans la réception des données. Si ces données sont numériques, elles peuvent être protégées par un mot de code assurant une redondance pour ces données. Cependant, un code détecteur et correcteur d'erreurs ne peut, dans le récepteur, corriger les erreurs que dans la mesure o elles sont en nombre limité. Sinon, le récepteur invalide tout un bloc de données. Or, lorsqu'il s'agit d'une transmission de données par cellules, séparées, d'un groupe d'octets, comme en transmission selon la technique de Multiplexage par Transfert Asychrone (ATM), une cellule émise peut être perdue sans que cela ne soit immédiatement détecté. Si le flux des données transmises par les cellules successives a préalablement traversé un circuit embrouilleur, un circuit débrouilleur recevant les données sortant du récepteur sera alors désynchronisé logiquement par rapport au circuit embrouilleur car il - 2- sera en retard d'une cellule, c'est-à-dire qu'il tentera, sans succès, de débrouiller les bits de la cellule suivant celle qui a été perdue, au moyen d'une clé électronique prévue pour la cellule perdue. Cette perte de synchronisation logique empêche ainsi le débrouillage, donc l'exploitation, des cellules suivant celle qui a été perdue, jusqu'à ce qu'un algorithme de détection d'un tel défaut entame une procédure pour resynchroniser le débrouilleur, en déterminant puis annulant le retard ci-dessus. Entre temps, de nombreuses cellules restent inexploitables et, s'il s'agit d'une transmission de données qui doivent être exploitées immédiatement, comme la parole numérisée, les données non débrouillées sont définitivement perdues, ce qui peut engendrer un silence de durée perceptible, inacceptable. La présente invention vise à pallier cet inconvénient. A cet effet, elle concerne tout d'abord un procédé de détection d'une perte de synchronisation logique entre deux terminaux, l'un émetteur et alimentant un canal de données, l'autre, récepteur, d'un réseau numérique de communication, caractérisé par le fait qu'il comporte les étapes suivantes: - on réserve, dans le canal de données, un canal de synchronisation dans lequel l'émetteur émet une séquence déterminée de mots de code d'émission, - le récepteur lit, au rythme d'arrivée des mots de code d'émission, une séquence de mots de code de réception identique à la séquence d'émission et compare les mots de code d'émission et de réception, - 3- - en cas de défaut d'identité de mots de code d'émission et de réception, le récepteur engendre un signal de perte de synchronisation logique pour resynchroniser les deux terminaux. On détecte ainsi immédiatement, au niveau physique de la transmission, la perte de synchronisation logique, alors que, si cette même détection devait être effectuée par interprétation du flux des données transmises, elle interviendrait avec retard et serait souvent incertaine. Avantageusement, lors de la comparaison de deux mots de code d'émission et de réception, on détermine leurs positions respectives dans les deux séquences et on compare ces positions pour fournir un signal de resynchronisation représentatif d'un décalage entre lesdites positions. La resynchronisation peut ainsi être immédiate. Avantageusement encore, à l'émission, on réunit les bits du canal de données et les bits du canal de synchronisation dans des octets successifs. Comme les composants logiques usuels transmettent les bits par octets, on peut utiliser une seule chaine de transmission pour les deux canaux. L'invention présente un intérêt tout particulier dans le cas o, à l'émission, on embrouille les données, et o, à la réception, on débrouille les données sous la commande éventuelle du signal de perte de synchronisation logique et du signal de resynchronisation. -4- L'invention concerne aussi un terminal d'un réseau numérique de communication, caractérisé par le fait qu'il est agencé pour la mise en oeuvre du procédé de l'invention et qu'il comporte des moyens séquenceurs pour insérer, dans un canal de transmission de données, un canal de synchronisation pour transmettre une séquence déterminée de mots de code d'émission. Dans le cas de liaisons bidirectionnelles, le terminal ci-dessus comporte avantageusement d'autres moyens séquenceurs, pour extraire, d'un autre canal de données, un autre canal de synchronisation et recevoir une autre séquence déterminée de mots de code d'émission, ainsi que des moyens comparateurs agencés pour recevoir des mots de code d'émission et des mots de code de réception et engendrer un signal de perte de synchronisation logique en cas de défaut d'identité des mots de code d'émission et de réception. L'invention sera mieux comprise à l'aide de la description suivante de la forme de réalisation préférée de l'émetteur et du récepteur faisant application du procédé selon l'invention, en référence au dessin annexé, sur lequel: - la figure 1 est un diagramme par blocs d'une liaison reliant un émetteur à un récepteur mettant en oeuvre le procédé de l'invention, - la figure 2 représente, en fonction du temps t, des cellules de données transmises selon la technique ATM, - la figure 3 est un schéma par blocs d'un circuit émetteur de synchronisation logique selon l'invention, -5- - la figure 4 est un schéma par blocs d'un circuit récepteur détecteur de perte de synchronisation logique selon l'invention et - la figure 5 illustre, en fonction du temps t, la façon selon laquelle sont regroupés les bits transmis. Le procédé de l'invention est, dans cet exemple, mis en oeuvre dans une liaison de transmission de parole numérisée, embrouillée et transmise sur un réseau numérique utilisant le principe de la transmission par Multiplexage par Transfert Asynchrone (ATM). Les bits des données à transmettre proviennent d'un terminal émetteur et y traversent un circuit embrouilleur 1, représenté sur la figure 1, commandant, à travers un circuit de synchronisation logique 2, un émetteur 3 relié à une ligne 4 du réseau numérique de communication 84. Un terminal récepteur comporte un récepteur 5, relié en entrée à la ligne 4, dont la sortie attaque un détecteur 6 de perte de synchronisation logique entre l'émetteur 3 et le récepteur 5. Le détecteur 6 fournit, à un circuit débrouilleur 7, les bits de données reçus ainsi qu'un signal 8 de perte de synchronisation logique, si tel est le cas, accompagné ici d'un signal de resynchronisation 9 indiquant la grandeur du décalage logique correspondant. De façon connue, l'émetteur 3 reçoit un flux continu de bits et, dans cet exemple, les émet par paquets, ou cellules 10 représentées sur la figure 2, constitués, très schématiquement, d'un champ 11 de données et d'un champ 12 de signaux de service et d'adresse. Les - 6 - cellules 10 arrivent à des instants aléatoires au récepteur 5 qui, par une mémoire tampon, restitue un flux continu de données. On comprendra bien que le découpage, temporaire, en cellules 10 du flux de données, pour leur transport sur la liaison physique 4, est effectué d'une façon systématique qui ne prend pas en compte la signification de ces données, liée à l'application, ou exploitation, prévue. En d'autres termes, si, comme expliqué plus loin, les données sont rangées dans une suite de motifs pour leur exploitation, ces motifs successifs seront, pour être logés dans les cellules 10 successives, découpés de façon a priori variable d'un motif au suivant, en fonction des longueurs relatives d'un motif et du champ de données 11 des cellules 10. Dans la présente application, l'embrouilleur 1 reçoit des bits de parole numérisée issus d'un codeur non représenté et, de façon connue, transcode le flux de bits en un flux embrouillé de bits, au moyen d'un clé électronique commandant un circuit de transcodage pouvant prendre un grand nombre d'états se reproduisant de façon cyclique et constituant un motif de transcodage , de longueur connue, ici bien supérieure à celle d'une cellule 10. Les bits du motif 20 sont, ici, émis à rythme fixe par blocs de sept bits, dans un canal de données 19 (figure 3), vers un registre tampon 21 à accès parallèle/parallèle, en entrée du circuit 2. Les sept sorties correspondantes du registre 21 sont reliées à un multiplexeur 22 à huit entrées adressé par trois bits 23 - 7 - de poids faible d'un compteur 26 piloté par un circuit d'horloge 27. Trois bits suivants 24, de poids intermédiaires, du compteur 26 adressent un multiplexeur 28 à huit entrées recevant les huit bits suivants 25, de poids fort, du compteur 26, qui constituent un mot de code d'émission, ou nombre de synchronisation d'émission. Un canal de synchronisation 29 prend naissance en sortie du multiplexeur 28 et parvient à la huitième entrée du multiplexeur 22. La sortie du multiplexeur 22 fournit à l'émetteur 3 les bits à émettre. En sortie du récepteur 5, le détecteur 6 stocke temporairement chaque octet reçu dans un registre tampon 61 à accès parallèle/parallèle, représenté sur la figure 4. Sept sorties, correspondant aux positions mémoires du registre 61 qui contiennent les sept bits de données embrouillées, sont reliées aux entrées d'un multiplexeur 2 62 relié en sortie au débrouilleur 7. Un registre à décalage 63, à huit sorties parallèles, reçoit le canal de synchronisation 29, c'est-à-dire le huitième bit du registre 61, et avance au rythme d'un signal d'horloge 64, issu d'un compteur d'une base de temps 65 asservie au rythme des bits issus du récepteur 5. Le signal 64 commande aussi la mémorisation dans le registre tampon 61. La figure 5 illustre, en fonction du temps t, la façon dont les bits du canal de données 19 et du canal de signalisation 29 sont groupés et apparaissent en sortie du registre 61. Le multiplexeur 62 est adressé par la base de temps 65 à un rythme sept fois plus rapide que celui du signal 64, afin d'assurer l'adaptation de vitesse, entre le - 8- récepteur 5 et le débrouilleur 7, nécessitée par l'extraction du bit du canal de synchronisation 29. Un compteur 66 avance, sous la commande de la base de temps 65, au rythme d'un signal 67, huit fois moindre que celui du signal d'horloge 64. Le compteur 66 est initialisé, en début de transmission de données, par l'envoi d'un signal START, 70, constitué, ici, de deux des mots de synchronisation, éventuellement plus, mais qui ne diffèrent pas d'une unité, ce qui permet à un circuit 69 de détecter la réception du signal START, 70, et d'initialiser le compteur 66. Le compteur 66 comporte huit sorties fournissant un mot de code de réception, ici un nombre de synchronisation de réception, qui sont reliées au soustracteur 68, relié par ailleurs aux huit sorties du registre 63. Le soustracteur 68 fournit le signal 8, sous forme d'un bit indiquant, à l'état activé, que le résultat de la soustraction entre le nombre de code d'émission (25) et le nombre de code de réception est différent de zéro. Il fournit au débrouilleur 7, en supplément, le résultat lui-même sous forme d'un signal 9 de resynchronisation. Les sorties du soustracteur 68 fournissant les signaux 8 et 9 sont validées par le signal d'horloge 67, qui présente un facteur de forme de 1/8 afin de limiter cette validation à la seule période du signal 64 pour laquelle les huit bits 25 d'un même nombre de synchronisation d'émission sont, en l'absence de défaut de transmission, mémorisés dans le registre 63. Le fonctionnement des circuits ci-dessus va maintenant être expliqué. -9- Les données embrouillées issues de l'embrouilleur 1 sont transmises à l'émetteur 3 par le multiplexeur 22 du circuit 2, qui assure l'adaptation de rythme nécessitée par le fait qu'il insère, dans chaque octet émis, un bit de synchronisation (25) issu du compteur 26, à chaque fois que les trois bits de poids faible 23 effectuent un cycle d'adressage du multiplexeur 22, soit huit pas d'avance du compteur 26. Au début de chaque tel cycle, les trois bits 24 adressent une autre entrée du multiplexeur 28, si bien que les huit bits 25 de poids fort sont lus au bout de huit cycles, soit 64 pas d'avance du compteur 26. Le nombre représenté par les huit bits de poids fort 25, qui est le mot de code ou nombre de synchronisation destiné au récepteur 5, est alors incrémenté d'une unité et est transmis, comme expliqué ci-dessus, lors des 64 pas suivants. Le compteur 26 repasse par un même état après émission des 256 combinaisons possibles des bits de poids fort 25. L'émetteur 3 et le récepteur 5 assurent, de façon connue, la transmission du flux de données au moyen des cellules 10. Le registre 61 du détecteur 6 recevant les octets, le bit (25) du canal de synchronisation 29 est à chaque fois mémorisé dans le registre 63. Après réception des huit bits 25 appartenant à un même nombre émis, les sorties du soustracteur 68 sont validées par le signal 67 pendant une période du signal 64, si bien que le comparateur 68 lit, au rythme d'arrivée des mots de code d'émission, la séquence, qui suit une progression prédéterminée ici à pas unitaire, des mots de code de réception. Cette séquence, constituée par les nombres successifs apparaissant en sortie du compteur 66, est identique à la séquence d'émission et le comparateur 68 compare les mots de code d'émission et de réception. -10- En cas de défaut d'identité entre le nombre du mot de code d'émission représenté par les huit bits 25 et celui du mot de code de réception prévu, fourni par le compteur 66, le signal de perte de synchronisation 8 passe à l'état actif et le signal 9 fournit la valeur du retard du compteur de réception 66 par rapport aux poids forts 25 du compteur d'émission 26. Une unité dans cette différence correspond donc à un bloc de 64 pas du compteur 26, c'est-à-dire à la longueur de huit octets nécessaire pour transmettre un nombre d'un mot de code d'émission (25). On détecte et corrige ainsi un retard pouvant atteindre 255 blocs de huit octets. On remarquera qu'il est possible de détecter et mesurer un retard inférieur à un bloc de huit octets en prévoyant un registre 63 étendu à deux octets et en comparant les bits 25 homologues dans chacun des deux octets, au moyen de huit portes OU exclusif (non représentées) servant de comparateur. Le bit de plus faible poids de chaque octet de bits 25 occupe dans le registre 63, en tenant compte cependant du décalage progressif dû à l'avance du registre 63, la position pour laquelle le OU exclusif correspondant fournit en permanence un niveau logique 1 en sortie, indiquant une discordance permanente. En effet, ce bit de poids le plus faible change d'état d'un nombre de mot de code au suivant, alors que tout autre des sept autres bits 25 reste inchangé au moins une fois après un changement d'état du nombre. La détection de la position du poids le plus faible des bits 25 peut ainsi s'effectuer en un peu plus d'une période du signal d'horloge 64. Connaissant le décalage de cette position par rapport à la position normale, on -11- peut alors alimenter les huit entrées correspondantes du soustracteur 68 à travers respectivement huit multiplexeurs à huit entrées, non représentés. Ces multiplexeurs sont adressés par trois bits représentant ce décalage, afin d'appliquer au soustracteur 68 un octet de bits 25 correctement cadré, c'est-à-dire correspondant à un même nombre de synchronisation, octet pouvant présenter un décalage compris entre 0 et 7 bits par rapport à sa position prévue (registre 63 tel que représenté, à seulement un octet). La valeur du décalage correspondant peut alors être fournie avec le signal de resynchronisation 9, pour augmenter la précision de l'information qu'il fournit. Les signaux 8 et 9 servent aussi à resynchroniser le détecteur 6, pour rétablir la bonne réception physique des données. De plus, dans cette application, le signal 8 sert à commander le débrouilleur 7 pour qu'il entame une procédure de resynchronisation. Une telle procédure est connue et n'est donc pas décrite ici. Dans cet exemple, le signal 9 de resynchronisation permet au débrouilleur 7 de se resynchroniser de façon déterministe, donc rapide, puisqu'il suffit, pour retrouver sa position correcte dans le motif d'embrouillage/débrouillage, de corriger sa position erronée par la valeur de son retard, ou décalage. Dans le cas o, comme ici, le risque majeur est la perte d'une cellule 10, le champ de données 11 des cellules a une taille, en nombre d'octets, qui est un multiple entier du nombre d'octets, ici huit octets, nécessaire pour transmettre les huit bits 25 du canal de synchronisation 29. Ainsi, le décalage, en cas de défaut, est égal à ce multiple entier, ce qui facilite la correction du défaut. -12- Il aurait aussi pu être prévu, contrairement à ce qui a été indiqué initialement, de transmettre le motif 20 dans un nombre entier déterminé de cellules 10, pouvant par exemple transmettre huit octets chacune dans le champ 11. C'est-à-dire qu'il est avantageux d'émettre les données par paquets d'un nombre déterminé de cellules 10 en synchronisant les motifs 20 et les cellules 10, par exemple en choisissant une longueur de motif 20 qui soit un multiple entier de la longueur du champ 11, afin que la perte d'une cellule 10 n'affecte qu'un seul motif 20, en une position prédéterminée parmi plusieurs. Afin d'augmenter le débit offert aux données de l'embrouilleur 1, il aurait pu être prévu de n'insérer le bit du mot de synchronisation d'émission que dans un nombre limité d'octets transmis, par exemple tous les huit octets, afin de transmettre 63 bits de parole, contre 56 précédemment, dans chaque bloc de huit octets. Il aurait aussi pu être prévu de réserver au canal de synchronisation 29 au moins un emplacement de bit uniquement dans des octets déterminés séparés les uns des autres par un nombre déterminé d'octets. En particulier, on aurait pu prévoir de transmettre plusieurs bits du canal de synchronisation 29 dans certains des octets transmis, éventuellement huit bits, quitte, comme ci-dessus, à réserver les autres octets aux données de l'embrouilleur 1. En d'autres termes, le canal de synchronisation 29 peut être multiplexé de façon spatiale et/ou temporelle avec le canal de données 19, d'une façon fixe ou variable connue du détecteur 6. Dans le cas o des transmissions dans un sens et l'autre devraient pouvoir être établies entre les deux terminaux, chacun comporterait avantageusement les moyens d'émission 1-3 et les moyens de réception 5-7. -13- On comprendra que le format du champs de données 11 décrit, ici huit ensembles de un octet de bits, n'est donné qu'à titre d'exemple et que des ensembles de bits de taille autre que l'octet peuvent être choisis et regroupés en tout nombre souhaité pour constituer le champ de données d'une cellule. -14- REVENDICATIONS 1. Procédé de détection d'une perte de synchronisation logique entre deux terminaux, l'un émetteur et alimentant un canal de données (19), l'autre, récepteur, d'un réseau numérique de communication, caractérisé par le fait qu'il comporte les étapes suivantes: - on réserve, dans le canal de données (19), un canal de synchronisation (29) dans lequel l'émetteur émet une séquence déterminée de mots de code d'émission (25), - le récepteur lit, au rythme d'arrivée des mots de code d'émission (25), une séquence de mots de code de réception (66) identique à la séquence d'émission (25) et compare les mots de code d'émission et de réception, - en cas de défaut d'identité de mots de code d'émission (25) et de réception (66), le récepteur engendre un signal de perte de synchronisation logique (8) pour resynchroniser les deux terminaux. 2. Procédé selon la revendication 1, dans lequel les mots de code successsifs sont des nombres (25) dont les valeurs suivent une progression prédéterminée. 3. Procédé selon l'une des revendications 1 et 2, dans lequel, lors de la comparaison de deux mots de code d'émission (25) et de réception (66), on détermine leurs positions respectives dans les deux séquences et on compare ces positions pour fournir un signal de resynchronisation (9) représentatif d'un décalage entre lesdites positions. 4. Procédé selon l'une des revendications 1 à 3, dans lequel, à l'émission, on réunit les bits du canal de -15- données (19) et les bits du canal de synchronisation (29) dans des octets successifs. 5. Procédé selon la revendication 4, dans lequel on réserve au canal de synchronisation (29) au moins un emplacement de bit uniquement dans des octets déterminés séparés les uns des autres par un nombre déterminé d'octets. 6. Procédé selon l'une des revendications 1 à 5, dans lequel les données (19, 29) sont émises par paquets d'un nombre déterminé de cellules (10) de huit octets. 7. Procédé selon l'une des revendications 3 à 6, dans lequel, à l'émission, on embrouille les données et, à la réception, on débrouille les données sous la commande éventuelle du signal de perte de synchronisation logique (8) et du signal de resynchronisation (9). 8. Terminal d'un réseau numérique de communication, caractérisé par le fait qu'il est agencé pour la mise en oeuvre du procédé de la revendication 1 et qu'il comporte des moyens séquenceurs (22, 26-28) pour insérer, dans un canal (19) de transmission de données, un canal de synchronisation (29) pour transmettre une séquence déterminée de mots de code d'émission. 9. Terminal selon la revendication 8, dans lequel, les moyens séquenceurs comportent des moyens mémoires (26,28) pour fournir des bits représentatifs des mots de code d'émission (25) et un multiplexeur (22) agencé pour recevoir alternativement des bits du canal de données (19) et des bits des moyens mémoires (26). -16- 10. Terminal selon l'une des revendications 8 et 9, dans lequel il est prévu un circuit embrouilleur (1) de sortie. 11. Terminal selon l'une des revendications 8 à 10, dans lequel il est prévu d'autres moyens séquenceurs (63, 65, 69), pour extraire, d'un autre canal de données (19), un autre canal de synchronisation (29) et recevoir une autre séquence déterminée de mots de code d'émission (25),ainsi que des moyens comparateurs (68) agencés pour recevoir des mots de code d'émission (25) et des mots de code de réception (66) et engendrer un signal de perte de synchronisation logique (8) en cas de défaut d'identité des mots de code d'émission (25) et de réception (66). 12. Dispositif selon la revendication 11 dans lequel, les mots de code successifs (25; 66) étant des nombres rangés selon une progression à pas fixe, les moyens comparateurs comportent un soustracteur (68) agencé pour fournir un signal (9) représentatif de la différence entre les mots de code comparés (25, 66). 13. Dispositif selon l'une des revendications 11 et 12, dans lequel il est prévu un circuit débrouilleur (7) de sortie.