FR 2699755 A1 19940624 FR 9215522 A 19921222 CIRCUIT DE DEMARRAGE ET DE SECURITE CONTRE LES COUPURES D'ALIMENTATION, POUR CIRCUIT INTEGRE L'invention concerne les circuits intégrés, et plus précisément un circuit de démarrage permettant d'assurer temporairement l'inhibition de certaines fonctions du circuit intégré au moment de la mise sous tension En effet, dans certains circuits logiques, des fonctionnements erronés peuvent être engendrés du fait de l'insuffisance de la tension d'alimentation Pour éviter ces fonctionnements erronés, on préfère inhiber complètement certaines fonctions du circuit intégré pendant la mise sous tension. On utilise pour cela un circuit de démarrage qui produit un créneau de tension débutant au moment de la mise sous tension et se prolongeant au moins jusqu'à ce que la tension d'alimentation ait atteint une valeur suffisante Ce créneau est appliqué à une entrée d'inhibition de chacun des circuits dont le fonctionnement doit être inhibé temporairement. Typiquement, pour une tension d'alimentation nominale de 5 volts, on s'arrange pour produire un créneau d'inhibition qui démarre au moment de la mise sous tension et qui se poursuit en général pendant une durée de quelques millisecondes à quelques dizaines de millisecondes après que la tension d'alimentation ait dépassé un seuil d'environ 3 à 3, 3 volts, acceptable pour le fonctionnement du circuit intégré. Un circuit de démarrage semble par exemple indispensable pour les circuits à mémoire non volatile électriquement programmable et effaçable (EEPROM), et tout particulièrement lorsque cette mémoire est organisée en mots de plusieurs bits écrits ou effacés en parallèle En effet, il y a alors un risque de programmation indésirable de la mémoire par suite d'instructions non fiables données pendant le début de la mise sous tension du circuit Ceci est critique dans le cas par exemple de circuits de carte à puce à mémoire EEPROM o le contenu de la mémoire doit être parfaitement fiable. En général, dans les circuits de démarrage de l'art antérieur, la tension de sortie du circuit de démarrage, c'est-à-dire la tension qui est appliquée à une entrée d'inhibition d'un circuit dont le fonctionnement doit être interdit, suit les évolutions suivantes: au début elle suit d'assez près la tension d'alimentation, puis, lorsque la tension d'alimentation dépasse un seuil déterminé, une temporisation est déclenchée de sorte que le signal d'inhibition dure alors un certain temps, après quoi il s'interrompt Si la tension d'alimentation varie ensuite et redescend momentanément au dessous du seuil, le signal d'inhibition peut réapparaître, et il suit alors les variations de la tension d'alimentation, mais sans redéclenchement d'une temporisation. On s'est aperçu que dans certains cas, la fiabilité du circuit intégré restait insuffisante. Pour améliorer cette fiabilité, l'invention propose un circuit de démarrage, dans un circuit intégré alimenté par une tension d'alimentation Vcc, le circuit de démarrage comprenant des moyens pour produire un signal d'inhibition lorsque la tension d'alimentation n'a pas encore atteint un premier seuil de tension, ce signal d'inhibition étant appliqué à une entrée d'inhibition d'un circuit dont on veut inhiber le fonctionnement pendant la mise sous tension du circuit intégré, ce circuit de démarrage étant caractérisé en ce qu'il comporte en outre des moyens pour redéclencher un- signal d'inhibition lorsque la tension d'alimentation Vcc chute d'au moins une valeur déterminée, ceci même si la tension d'alimentation reste alors au dessus du premier seuil. Le circuit de démarrage agit donc aussi comme circuit -de sécurité contre les variations non négligeables de la tension d'alimentation. Typiquement, pour une tension Vcc nominale de 5 volts, le premier seuil est de préférence le même que dans l'art antérieur, à savoir environ 3 à 3,3 volts La chute de tension qui fait redéclencher le signal d'inhibition est de préférence d'environ 1 volt Si la tension d'alimentation nominale Vcco est 5 volt, cela correspond alors à un redéclenchement du signal d'inhibition pour un deuxième seuil d'environ 4 volts. Tout particulièrement dans le cas de circuits à mémoire EEPROM organisée en mots de plusieurs bits, on s'est aperçu qu'un tel circuit était plus fiable que les circuits de démarrage de l'art antérieur Le signal d'inhibition inhibe alors les circuits d'écriture dans la mémoire, mais il n'est pas nécessaire qu'il inhibe les circuits de lecture. De préférence, des moyens de temporisation sont prévus pour que le signal d'inhibition se prolonge pendant une certaine durée après que la tension d'alimentation ait dépassé le premier seuil et après le redéclenchement sous l'effet d'une chute de tension. Cette durée est brève et peut être de l'ordre de quelques millisecondes Après cette durée, le signal d'inhibition s'interrompt. Le circuit de démarrage selon l'invention comporte de préférence: un premier et un second détecteurs de dépassement de seuil, fournissant tous deux un signal de dépassement si la tension d'alimentation dépasse le seuil, une première porte logique recevant les signaux issus de ces deux détecteurs et basculant lorsque les deux circuits fournissent un signal de dépassement, un détecteur de chute de tension de l'alimentation, fournissant un signal impulsionnel si la tension d'alimentation chute d'au moins une valeur déterminée, la sortie de ce détecteur de chute de tension étant connectée à une première entrée de la première porte logique pour faire basculer celle-ci momentanément en sens inverse, la sortie de la première porte fournissant un signal de contrôle du signal d'inhibition. De préférence encore, le premier détecteur de dépassement de seuil est relié à la première entrée de la première porte logique, et le deuxième détecteur de dépassement est relié à une deuxième entrée de cette porte, le deuxième détecteur peut être inhibé par un signal de redéclenchement, et il est prévu une deuxième porte logique recevant d'une part la sortie de la première porte et Oa'autre part la sortie du circuit de détection de chute de tension, cette deuxième porte fournissant le signal de redéclenchement lorsqu'elle reçoit le signal impulsionnel alors que la tension d'alimentation est au dessus du seuil. La sortie de la première porte logique est de préférence reliée à un inverseur, et une capacité est de préférence placée entre cette sortie et une masse La sortie de l'inverseur fournit le signal d'inhibition, et la capacité sert à établir un retard entre le moment o la première porte bascule et le moment o l'inverseur bascule et interrompt le signal d'inhibition. De préférence encore, le deuxième détecteur comporte des moyens pour retarder l'émission d'un signal de dépassement de seuil par rapport au moment o la tension d'alimentation dépasse ce seuil, et par rapport à la fin du signal de redéclenchement. Le circuit de détection de chute de tension comporte de préférence un premier transistor à très faible tension de seuil ayant son drain et sa grille reliés à la tension d'alimentation et sa source reliée à une capacité de stockage, et un deuxième transistor à canal P dont la tension de seuil est sensiblement égale à la chute de tension dont on veut détecter le dépassement, ce deuxième transistor ayant sa source reliée à la source du premier transistor et à la capacité, sa grille reliée à la tension d'alimentation, et son drain constituant la sortie du circuit de détection de chute de tension. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels: la figure 1 représente un circuit intégré comportant un circuit de démarrage; la figure 2 représente un schéma bloc du circuit de démarrage selon l'invention; la figure 3 représente un schéma détaillé de ce circuit; la figure 4 représente un diagramme temporel du signal d'inhibition en présence de variations de la tension d'alimentation. Le circuit de démarrage CD, qu'on peut aussi appeler circuit d'inhibition temporaire, est connu également sous le nom anglais de "Power On Reset Circuit"; il fait partie d'un circuit intégré IC, par exemple un circuit de carte à mémoire comportant une mémoire MNV, de type EEPROM. La mémoire peut être écrite ou effacée grâce à un automate d'écriture CW La mémoire doit être protégée contre une écriture d'informations erronées, en particulier lorsque la tension d'alimentation est trop faible, et ceci surtout si la mémoire est organisée en mots de plusieurs bits Le circuit de démarrage fournit un signal d'inhibition INH qui est appliqué à une entrée d'inhibition du circuit CW, pour interdire son fonctionnement dans ce cas. Un schéma simplifié du circuit de démarrage selon l'invention est représenté à la figure 2. Le circuit de démarrage comprend deux circuits D 51 et DS'l de détection de dépassement d'un seuil de tension V 51; V 51 peut être typiquement de 3 volts à 3,3 volts, pour une alimentation nominale Vcc O de 5 volts. Ces circuits D 51 et DS'l fournissent chacun un niveau logique en fonction de la valeur de la tension d'alimentation réelle Vcc par rapport à V 51 Ces niveaux logiques sont appliqués aux deux entrées d'une première porte logique Pi La porte Pl, de préférence une porte NOR, bascule lorsque les deux détecteurs fournissent un niveau logique bas indiquant le dépassement de VSI par Vcc Le deuxième détecteur DS'l comporte de préférence des moyens pour retarder le changement d'état de sa sortie après l'instant o Vcc dépasse effectivement V 51. Des circuits non représentés sur la figure 2 peuvent être prévus pour s'assurer que les niveaux logiques sur les entrées de la porte Pl sont tous deux au niveau haut au démarrage du circuit. Le signal de détection de dépassement issu du circuit DS'1 peut être neutralisé par un signal extérieur Le niveau logique bas émis par le circuit DS'I peut donc être inhibé (remplacé par un niveau logique haut ou par un état de haute impédance> même si Vcc est toujours supérieur à V 51. La sortie de la porte Pl constitue un signal logique SC qui est un signal de contrôle du signal d'inhibition INH qu'on cherche à produire Elle est appliquée à l'entrée d'un inverseur Il dont la sortie S fournit le signal INH Une capacité Ci est placée entre la sortie de la porte Pl et une masse, pour retarder la transition vers le bas du signal INH par rapport à la transition logique vers le haut du signal SC. Si on résume ce qui vient d'être dit: la porte Pl fournit un niveau logique bas pendant le démarrage, et INH est donc au niveau logique haut pendant ce temps, jusqu'à ce que Vcc dépasse le seuil VSI; alors, éventuellement après un retard introduit par le détecteur DS'1, le signal SC passe au niveau haut, mais le signal INH ne passe pas tout de suite à zéro grâce à la capacité Cl L'interruption du signal d'inhibition dure donc tant que Vcc reste inférieure à V 51 et une certaine durée au delà (en général quelques nanosecondes). Un circuit DCH, de détection d'une chute de tension importante de Vcc est prévu Ce circuit est relié entre Vcc et une des entrées de la porte Pl, ici la première entrée, reliée à la sortie du circuit de détection D 51. Le circuit DCH fournit une impulsion brève lorsque Vcc descend d'une quantité supérieure à une valeur déterminée Vl L'impulsion brève est un front montant qui fait basculer la porte Pl, celle-ci ayant à ce moment ses deux entrées au niveau logique bas. Ce basculement a pour conséquence la décharge rapide de la capacité Ci et donc le démarrage d'une impulsion d'inhibition INH On sait réaliser l'étage de sortie de la porte Pl pour que la décharge de Ci après transition négative de la porte soit beaucoup plus rapide que la charge après transition positive. D'autre part, une deuxième porte logique P 2 (dans cet exemple une porte NON-ET) reçoit d'une part la sortie de la porte Pl et d'autre part la sortie du circuit de détection DCH qui est en même temps la sortie du circuit D 51 La sortie de cette porte P 2 est au niveau logique haut pendant le démarrage normal du circuit intégré (parce que soit la sortie de la porte Pl est au niveau bas, soit la sortie du circuit D 51 est au niveau bas), et elle est également au niveau haut pendant le fonctionnement normal du circuit intégré, c'est-à-dire lorsque Vcc ne subit pas de chute brusque de tension; en effet, la sortie du circuit D Sl reste alors au niveau bas. Mais si le circuit de détection de chute de tension de Vcc fournit une impulsion brève au niveau haut, en fonctionnement normal, c'est- à-dire alors que le signal SC est au niveau haut, alors la porte P 2 bascule, et elle fournit une impulsion de redéclenchement ou réinitialisation RDCL Cette impulsion RDCL (créneau vers le bas) est appliquée au deuxième circuit de détection de seuil DS'l pour neutraliser sa sortie malgré le fait que Vcc soit supérieur à V 51. Le deuxième circuit DS'l cesse alors de maintenir au niveau bas la deuxième entrée de la porte Pl et permet même, par des moyens non représentés à la figure 2, de mettre cette entrée au niveau haut. Aussitôt après la fin de l'impulsion brève issue du circuit DCH, la porte P 2 revient à son état initial, le détecteur DS'l cesse de recevoir le signal de neutralisation RDCL, et il reprend sa fonction normale de détecteur de dépassement de seuil de Vcc. On a alors atteint une situation qui est la même qu'au moment o, après la mise sous tension, Vcc atteint le seuil V 51 les deux détecteurs D 51 et DS'1 fournissent un niveau logique bas, avec toutefois de préférence un certain retard pour DS'l par rapport au moment o le signal de redéclenchement RDCL se termine. La porte Pl bascule à nouveau, et au bout d'une durée liée à la valeur de la capacité Cl, le signal d'inhibition INH est à nouveau interrompu. Si on résume cette partie du fonctionnement du circuit de démarrage: lorsque Vcc chute d'au moins une valeur Vl déterminée (par exemple 1 volt), définie par le détecteur DCH, une impulsion brève est émise par le circuit DCH; cette impulsion fait basculer les portes Pl et P 2 Le signal d'inhibition INH démarre. Simultanément, le détecteur de seuil DS'1 est neutralisé Puis le détecteur DS'l retrouve sa fonction normale et tout se passe comme dans le cas d'une mise sous tension Le signal INH subsiste jusqu'à ce que DS'1 ait fourni à nouveau un niveau logique bas et que l'inverseur Il ait rebasculé. Le circuit de démarrage selon l'invention agit donc aussi comme circuit de sécurité en cas de chute importante de la tension d'alimentation (par exemple Vcc passe à 4 volt au lieu de sa valeur nominale 5 volts), et ceci même si la tension d'alimentation ne descend pas au dessous du seuil normal V 51 de remise en route du circuit. On va maintenant décrire un mode de réalisation très détaillée du circuit selon l'invention, en référence à la figure 3. Ce circuit est réalisé à l'aide de transistors MOS de trois types différents: des transistors à canal N enrichis, des transistors à canal P enrichis, et des transistors à canal N natifs Les transistors natifs ont une tension de seuil très proche de zéro, et les transistors enrichis ont en valeur absolue une tension de seuil plus élevée que les transistors natifs, par exemple 1 ou 1,1 volt Les transistors à canal N natifs ont pour zone de canal entre source et drain le substrat semiconducteur de type P dans lequel sont formés tous les transistors à canal N du circuit intégré, sans dopage supplémentaire du canal Les transistors enrichis ont une implantation d'impuretés supplémentaire dans leur canal, de type P pour les transistors à canal N et de type N pour les transistors à canal P. Les tensions de seuil des transistors sont utilisées pour établir les seuils de déclenchement du signal d'inhibition. Le premier détecteur de dépassement de seuil D 51 comprend trois transistors à canal N enrichis Tl, T 2, T 3, en série entre Vcc et la masse, et un quatrième transistor T 4 Tl a sa grille et son drain reliés à Vcc; T 2 a sa grille et son drain reliés à la source de Tl; T 3 a sa grille reliée à celle de T 2 et son drain à la source de T 2, sa source étant à la masse T 4 a sa grille reliée au drain de T 3 et sa source à la masse Le drain de T 4 constitue la sortie du détecteur D 51 et est relié à la première entrée de la porte NOR Pi T 4 est rendu conducteur lorsque Vcc dépasse un seuil V 51 qui est approximativement égal à la somme des tensions de seuil des transistors à canal N enrichis Tl, T 2, T 4 Le transistor T 3, de petite taille, sert surtout à polariser les transistors Tl et T 2. Le détecteur DS'l comporte quatre transistors T'1, T'2, T'3, T'4, qui sont montés pratiquement comme les il transistors Tl, T 2, T 3, T 4 respectivement Toutefois, la grille de T'3 n'est pas reliée à celle de T'2 mais elle est commandée par un inverseur I 2 placé en sortie de la porte NAND P 2, ceci en vue de la neutralisation de la sortie de DS'l Une capacité C 2 connectée entre le drain de T'2 et la masse permet d'assurer la polarisation des transistors T'4 et T'2 pendant la montée de Vcc à la mise sous tension La sortie du détecteur DS'1, prélevée sur le drain de T'4, est reliée à la deuxième entrée de la porte Pl. De plus, on prévoit de préférence une capacité C 3 entre la grille de T'2 raccordée à la source de T'l et la masse. Cette capacité C 3 permet également d'assurer la polarisation des transistors T'l et T'2 pendant la montée de Vcc à la mise sous tension. Cette capacité C 3 peut être déchargée par un transistor T 5 qui vient la court-circuiter lorsque le signal de redéclenchement RDCL est émis par la porte P 2. Le transistor T 5 est commandé par l'inverseur I 2. Une capacité C 4 est de préférence placée entre l'entrée de l'inverseur I 2 et la masse, pour retarder légèrement le blocage des transistors T 5 et T'3 par rapport à la fin du signal de redéclenchement en sortie de la porte P 2 On assure ainsi une durée de neutralisation suffisante pour le détecteur DS'1. Le détecteur de chute de tension DCH comporte un transistor N natif T 6 en série avec un transistor P T 7, et une capacité C 5 T 6 a son drain et sa grille reliés à Vcc; T 7 a sa source reliée à la source de T 6, sa grille reliée à Vcc, et son drain constitue la sortie du détecteur, reliée à la première entrée de la porte Pl et reliée également à une entrée de la porte P 2 Le substrat du transistor T 7 est relié à sa source La capacité C 5 est reliée entre la source du transistor T 6 (c'est-à-dire aussi de T 7) et la masse. Lorsque Vcc monte et atteint sa valeur nominale, le transistor T 7 à canal P ne peut qu'être bloqué, sa source étant à un potentiel plus faible que sa grille. Le transistor T 6 au contraire est conducteur tant que la capacité C 5 est déchargée; la capacité C 5 se charge donc, pratiquement jusqu'à Vcc puisque le transistor T 6 a une tension de seuil très proche de zéro. Tant que Vcc conserve sa valeur nominale Vcc O, par exemple 5 volts, la capacité C 5 reste chargée à cette valeur nominale Vcc O Elle ne peut pas se décharger dans T 7 qui est bloqué Mais si Vcc baisse au dessous de Vcc O, le transistor T 6 se bloque, empêchant toute décharge de la capacité vers la source à Vcc; C 5 conserve donc la tension Vcc O Et si la tension Vcc baisse d'au moins une valeur Vl égale à la tension de seuil du transistor P, par exemple 1 volt, alors T 7 se met à conduire (puisque sa grille passe suffisamment au dessous de son drain) La capacité C 5 se décharge alors brusquement dans le transistor T 4 qui est conducteur. L'impulsion de tension qui en résulte sur la première entrée des portes Pl et P 2 est l'impulsion brève qu'on a mentionnée en référence à la figure 2 et qui provoque la réinitialisation d'un signal d'inhibition INH. Sur la figure 3, on voit encore un transistor T 8 à canal P, connecté entre Vcc et la deuxième entrée de la porte Pl, et commandé par la sortie de la porte Pl Ce transistor permet de maintenir à l'état logique haut (et non un état flottant) la deuxième entrée de la porte Pl pendant la présence du signal d'inhibition INH Le transistor T 8 est suffisamment petit par rapport à T'4 pour que la mise en conduction de T'4 fasse basculer la porte Pl (lorsque T 4 est aussi conducteur bien entendu). La figure 4 représente l'évolution du signal d'inhibition INH pour un exemple d'évolution de la tension Vcc: lors de la mise en route, Vcc croît et le signal INH croît en suivant sensiblement Vcc Lorsque Vcc atteint V 51, la porte Pl bascule, éventuellement avec un léger retard dû à la présence des capacités C 2 et C 3 Puis, l'inverseur Il bascule à son tour, avec également un retard dû à la capacité Cl Le signal INH retombe alors à zéro La durée du signal d'inhibition à la mise en route est la somme de la durée que met Vcc à atteindre V 51 et une durée ti qui correspond aux retards introduits par les capacités. Pendant cette durée la tension Vcc a en principe atteint sa valeur nominale Vcc O, mais de toutes façons le circuit intégré est autorisé à fonctionner dès la retombée à zéro du signal INH. Si la tension d'alimentation Vcc baisse ensuite d'une valeur supérieure à Vl, le signal d'inhibition est instantanément redéclenché Le seul retard au déclenchement est dû au temps de réponse des portes Pl et Il et au temps de décharge de la capacité Ci, mais on peut prévoir que ce dernier est beaucoup plus faible que le temps de charge Il suffit de concevoir le dernier étage de Pl en conséquence, avec un gros transistor à canal N et un petit transistor à canal P. Le signal INH suit alors les variations de tension de Vcc Bien entendu, si Vcc descend au dessous du seuil VSI, on se retrouve dans la configuration classique d'une remise en route générale (comme au démarrage). Mais si Vcc reste au dessus de V 51, le signal d'inhibition subsiste et suit les variations de Vcc pendant une durée qui est sensiblement la même durée ti qu'on a mentionnée précédemment, résultant des retards introduits par les diverses capacités; la durée peut même être plus longue si on tient compte des temps de décharge puis recharge de la capacité C 4 au moment de la réinitialisation. REVENDICATIONS 1 Circuit de démarrage pour un circuit intégré alimenté par une tension d'alimentation Vcc, comprenant des moyens pour produire un signal d'inhibition (INH) lorsque la tension d'alimentation n'a pas encore atteint un premier seuil de tension (V 51), ce signal d'inhibition étant appliqué à une entrée d'inhibition d'un circuit dont on veut inhiber le fonctionnement pendant la mise sous tension du circuit intégré, ce circuit de démarrage étant caractérisé en ce qu'il comporte en outre des moyens (DCH, P 2) pour redéclencher un signal d'inhibition lorsque la tension d'alimentation Vcc chute d'au moins une valeur déterminée (Vl), ceci même si la tension d'alimentation Vcc reste alors au dessus du premier seuil (V 51). 2 Circuit de démarrage selon la revendication 1, caractérisé en ce que des moyens de temporisation (Cl, C 2, C 3, C 4) sont prévus pour que le signal d'inhibition se prolonge pendant une certaine durée après que la tension d'alimentation ait dépassé le premier seuil et après le redéclenchement sous l'effet d'une chute de tension d'alimentation. 3 Circuit selon la revendication 2, caractérisé en ce que la durée est de quelques millisecondes. 4 Circuit selon l'une des revendications 1 à 3, caractérisé en ce qu'il comporte: un premier et un second détecteurs de dépassement de seuil (DSI, DS'1), fournissant tous deux un signal de dépassement si la tension d'alimentation dépasse le seuil (V 51), une première porte logique (Pi) recevant les signaux issus de ces deux détecteurs et basculant lorsque les deux circuits fournissent un signal de dépassement, un détecteur (DCH) de chute de tension de l'alimentation, fournissant un signal impulsionnel si la tension d'alimentation chute d'au moins une valeur déterminée, la sortie de ce détecteur de chute de tension étant connectée à une première entrée de la première porte logique pour faire basculer celle-ci momentanément en sens inverse, la sortie de la première porte fournissant un signal de contrôle du signal d'inhibition. Circuit selon la revendication 4, caractérisé en ce que le premier détecteur de dépassement de seuil (D Sl) est relié à la première entrée de la première porte logique (Pl), et le deuxième détecteur de dépassement est relié à une deuxième entrée de cette porte, en ce que le deuxième détecteur (DS'1) peut être inhibé par un signal de redéclenchement (RDCL), et en ce qu'il est prévu une deuxième porte logique (P 2) recevant d'une part la sortie de la première porte et d'autre part la sortie du circuit de détection de chute de tension (DCH), cette deuxième porte fournissant le signal de redéclenchement lorsqu'elle reçoit le signal impulsionnel alors que la tension d'alimentation est au dessus du seuil (V 51). 6 Circuit selon la revendication 5, caractérisé en ce que la sortie de la première porte logique est reliée à un inverseur (Il). 7 Circuit selon la revendication 6, caractérisé en ce qu'une capacité (Ci) est placée entre cette sortie et une masse. 8 Circuit selon la revendication 7, caractérisé en ce que le deuxième détecteur comporte des moyens (C 2, C 3) pour retarder l'émission d'un signal de dépassement de seuil par rapport au moment o la tension d'alimentation dépasse ce seuil, et par rapport à la fin du signal de redéclenchement (RDCL). 9 Circuit selon l'une des revendications précédentes, caractérisé en ce que le circuit de détection de chute de tension (DCH) comporte un premier transistor (T 6) à très faible tension de seuil ayant son drain et sa grille reliés à la tension d'alimentation et sa source reliée à une capacité de stockage (C 5), et un deuxième transistor (T 7) à canal P dont la tension de seuil est sensiblement égale à la chute de tension dont on veut détecter le dépassement, ce deuxième transistor ayant sa source reliée à la source du premier transistor et à la capacité de stockage, sa grille reliée à la tension d'alimentation, et son drain constituant la sortie du circuit de détection de chute de tension. Circuit selon l'une des revendications précédentes, caractérisé en ce que la tension d'alimentation a une valeur nominale de 5 volts, le premier seuil (V 51) est d'environ 3 à 3,3 volts, et la chute de tension déterminée qui fait redéclencher le signal d'inhibition est d'environ 1 volt. 11 Circuit selon l'une des revendications précédentes, caractérisé en ce que le signal d'inhibition (INH) est appliqué à une entrée d'inhibition d'un circuit d'écriture de mémoire EEPROM.