FR 2699023 A1 19940610 FR 9214861 A 19921209 La présente invention est relative aux circuits à retard et se rapporte plus particulièrement à un circuit à retard contrôlé. Le développement d'équipements portables, en particulier dans le domaine des télécommunications, conduit à la nécessité de disposer de circuits intégrés fonctionnant à l'intérieur d'une plage plus large de tensions d'alimentation ( 2,7 volts à 5,5 volts) que les dispositifs classiques ( 5 volts +/ 10 %). La construction des circuits numériques CMOS repose sur une horloge à deux systèmes anti-recouvrement de sorte que les variations des valeurs de non recouvre- ment influent sur les performances de tels circuits. Le but de la présente invention est de créer un dispositif à retard indépendant de la valeur de la tension d'alimentation pour réduire au minimum les variations de la valeur anti-recouvrement et d'assurer de bonnes perfor- mances du circuit malgré des variations importantes de la tension d'alimentation. Elle a donc pour objet un circuit à retard com- prenant au moins une cellule à retard formée d'une source de courant connectée entre les drains de deux transistors à effet de champ dont les grilles sont connectées l'une à l'autre pour constituer l'entrée de la cellule et un inverseur relié à l'une ou l'autre des bornes de la source de courant selon que le retard doit affecter le front avant ou le front arrière du signal à retarder, un conden- sateur de définition d'un temps de retard proportionnel à la tension d'alimentation et inversement proportionnel au courant délivré par la source de courant étant connecté entre l'entrée de l'inverseur et la masse, caractérisé en ce qu'il comporte en outre un circuit de régulation du courant délivré par la source de courant pour le rendre proportionnel à la tension d'alimentation du circuit. Ainsi qu'on le montrera dans la description qui va suivre, ce dispositif à retard dépend seulement de la capacité et du rapport du miroir de courant qui sont bien maîtrisés en technologie CMOS. L'invention sera mieux comprise à la lecture de la description qui va suivre, faite en référence aux dessins annexés, donnés uniquement à titre d'exemple et sur lesquels: Les Fig l A, 1 B sont des schémas électriques représentant un moyen connu pour engendrer un retard avec un circuit CMOS; Les Fig l C, 1 D sont des diagrammes de signaux en des points particuliers des circuits des Fig 1 A, 1 B respectivement; La Fig 2 est un schéma électrique d'un dispo- sitif suivant l'invention pour engendrer un courant proportionnel à la tension d'alimentation; La Fig 3 est un schéma électrique plus dé- taillé d'un mode de réalisation du dispositif à retard suivant l'invention; La Fig 4 est un diagramme montrant les formes d'ondes de signaux en différents points du circuit de la Fig 3; La Fig 5 est un schéma électrique de mise en oeuvre à l'aide de dispositifs CMOS du circuit de la Fig 3; La Fig 6 représente la réalisation physique utilisée pour contrôler la durée d'anti-recouvrement d'un système d'horloge à deux phases utilisé dans un circuit numérique CMOS. La Fig 1 représente un moyen pour générer un retard à l'aide d'un circuit CMOS Il s'agit d'un circuit comprenant un transistor PO à canal P dont la grille est connectée à l'entrée du circuit et dont le drain est relié à une source de courant I connectée par ailleurs au drain d'un transistor NO à canal N dont la grille est connectée à l'entrée du circuit et dont la source est connectée à la masse. Le drain du transistor Po est en outre connecté à un inverseur INV dont la sortie forme la sortie du circuit et dont l'entrée est connectée à un condensateur C relié à la masse. Le signal IN est appliqué à l'entrée de l'inver- seur CMOS réalisé au moyen du transistor PO, du transistor NO, de la source de courant I connectée entre le drain du transistor PO et le drain du transistor NO, du condensa- teur C connecté entre le drain du transistor PO et la masse et de l'inverseur INV proprement dit dont l'entrée Vc est connectée au drain du transistor PO. Comme représenté à la Fig l C, l'agencement précité permet de retarder le front montant du signal IN. En effet, le front montant du signal OUT de l'inverseur INV est retardé d'un temps Te par rapport au front montant du signal d'entrée IN en raison du temps de charge du condensateur C. En connectant le condensateur C et l'entrée de l'inverseur INV au drain du transistor NO comme représenté à la Fig l B, le circuit étant par ailleurs identique à celui de la Fig l A, c'est le front descendant du signal IN qui est retardé Les signaux du circuit de la Fig l B sont représentés à la Fig 1 D. Dans les deux cas, un front du signal à la sortie OUT de l'inverseur INV est retardé d'une valeur Te C k Vdd Te = -à ( 1) I o I est le courant de la source de courant, k Vdd, la tension de seuil de l'inverseur et C la valeur de la capacité du condensateur. La valeur de k dépend principalement du rapport de taille des deux transistors de l'inverseur. Un inconvénient de cette solution réside dans le fait que le retard généré varie proportionnellement à la tension d'alimentation et à la capacité C. La solution proposée permet de rendre le courant I proportionnel à la tension d'alimentation Vdd et à la capacité C. Le schéma représenté à la Fig 2 représente le moyen utilisé pour rendre le retard indépendant de la tension d'alimentation Il comporte principalement un amplificateur différentiel AMPLO dont une entrée est connectée entre deux résistances Ri, R 2 d'un diviseur de tension branché entre la tension d'alimentation Vdd et la masse. L'autre entrée de l'amplificateur différentiel AMPLO est connectée à la masse par l'intermédiaire de trois condensateurs en parallèle Cl, Cu, Ci, un interrup- teur Si étant interposé entre les condensateurs Cl et Cu, un interrupteur 52 étant connecté aux bornes du condensa- teur Cl et un interrupteur 53 étant interposé entre les condensateurs Cu et Ci. Le condensateur Cl a une capacité nettement supérieure à celle du condensateur Cu, le rapport entre ces deux capacités étant de l'ordre de 10 Le condensateur Ci a également une capacité supérieure à celle du conden- sateur Cu. L'interrupteur Si est commandé par le signal d'horloge CK tandis que les interrupteurs 52 et 53 sont tous deux commandés par le signal CKB complémentaire du signal d'horloge. La sortie de l'amplificateur AMPLO est connectée à une source de courant PO branchée entre la tension d'alimentation Vdd et la borne du condensateur Cl reliée aux interrupteurs Si et 52. Le principe consiste à engendrer un courant I O proportionnel à la tension d'alimentation Vdd et à la capacité C Pendant le signal d'horloge CK, les condensa- teurs Cl et Cu sont mis en parallèle et connectés à la source de courant I O Le condensateur Cl fixe le courant débité par la source de courant Le condensateur Cu établit la tension à réguler A la fin du signal d'horloge CK, la valeur de la tension aux bornes des condensateurs précités est: I O T/2 Vcl Cl + Cu o T est la période du signal d'horloge CK. Durant le signal d'horloge CKB, le condensateur Cl est court-circuité et le condensateur Cu est connecté en parallèle au condensateur Ci La tension résultant aux bornes des condensateurs Ci et Cu est comparée à la valeur Vdd/2 ou à une autre fraction appropriée de Vdd, engendrée au moyen du diviseur de tension à résistances Rl, R 2, par l'amplificateur différentiel AMPLO qui engendre une tension d'erreur. Cette tension d'erreur commande la valeur de I O qui croît si la tension aux bornes du condensateur Ci est trop faible et décroît si la tension aux bornes Ci est trop élevée A l'équilibre, la tension aux bornes du condensateur Ci est stabilisée à Vdd/2, ce qui signifie qu'il n'y a plus de redistribution de charge entre les condensateurs Ci et Cu. A cet effet, le condensateur Cu doit être chargé à la tension Vdd/2 à la fin du signal d'horloge CK Comme expliqué ci-dessus, à la fin du signal d'horloge CK, la charge aux bornes du condensateur Cu est I O T/2 Vc Cl + Cu lorsque Vdd Va ceci donne Vdd I O T/2 2 C 1 + Cu Vdd (Cl + Cu) IO T L'utilisation d'une copie de ce courant I O dans le circuit engendrant un signal retardé donne C k Vdd Te = T Vdd (Cl + Cu) c Te = T k (Cl + Cu) La relation ci- dessus montre que le retard engendré est maintenant indépendant de la tension d'ali- mentation et dépend seulement de la période de l'horloge qui est précise, du rapport de capacités C/(C 1 + Cu) dont la précision dépend essentiellement du soin de réalisation et du rapport k des dispositifs N et P formant l'inver- seur. La Fig 3 représente un mode de réalisation de la présente invention pour engendrer un signal dont le front positif est retardé par rapport au signal d'entrée Le circuit comporte un circuit 1 réalisé à partir de conden- sateurs Cl, Cu, Ci, de commutateurs Si, 52,53, d'un ampli- ficateur AMPLO et d'un transistor Pl, qui assure la production d'un courant proportionnel à la tension d'ali- mentation Ce circuit est entouré par le rectangle en trait mixte 1 sur la Fig 3. Des interrupteurs 54 et 55 associés à des condensateurs C 2 et Ci 2 permettent de maintenir sur le condensateur Ci 2 la tension présente sur la grille du transistor Pl pendant la charge des condensateurs Cu + Cl et d'engendrer à travers un transistor P 2, une copie précise du courant IO pendant la décharge des condensa- teurs Cu + Cl Le circuit comporte en outre un circuit 2 formant cellule de retard, représentée par le rectangle en trait mixte 2 à la Fig 3 Des transistors Ni et N 2 forment un miroir de courant, N 2 agissant comme source de courant dans la cellule de retard 2 Le reste du circuit corres- pond au circuit de la Fig l A. La Fig 4 représente un diagramme des formes d'ondes des signaux en divers points du circuit de la Fig 3. On voit sur cette figure le signal d'horloge CK, le complément CKB du signal d'horloge, la tension Vcl sur le condensateur Cl, la tension Vcu sur le condensateur Cu, la tension Vgspl-Vdd appliquée à la paire de transistors Ni, N 2, le signal d'entrée IN, la tension Vc aux bornes du condensateur C du circuit à retard, la tension OUT à la sortie du circuit à retard. La Fig 5 représente un premier mode de mise en oeuvre possible du dispositif suivant l'invention avec des circuits CMOS, dont la construction est décrite en réfé- rence à la Fig 3. Sur cette figure le circuit 1 de génération d'un courant proportionnel à la tension d'alimentation comporte les trois condensateurs Cl, Ci et Cu du circuit de la Fig 3 En revanche, les interrupteurs 51, 52 et 53 sont matérialisés respectivement par des transistors MOS FET N 51, N 52 et NSO dont la source et le drain correspondent aux contacts fixes et la grille correspond au contact mobile. Les grilles du transistor N 51 est connectée au signal d'horloge CK tandis que les grilles des transistors N 52 et NSO sont connectées au signal CKB complémentaire du signal d'horloge CK. L'amplificateur différentiel AMPLO est matéria- lisé par les transistors NAO, NA 1, NA 2 et PAO, P Al. La grille du transistor N Al est connectée au condensateur Ci La source de ce transistor est reliée au trajet source-drain du transistor P Al connecté à la tension d'alimentation Vdd et dont la grille est connectée au drain. Le drain du transistor NAI est connecté au drain du transistor NAO dont la grille est connectée à la sortie Vdd d'un diviseur de tension délivrant une tension Le point commun du drain des transistors NAO, N Al est connecté au trajet source-drain du transistor NA 2 qui reçoit sur sa grille une tension de polarisation Bias. La source du transistor NAO est connecté au trajet source-drain d'un transistor PAO dont la source est connectée à la tension Vdd et dont la grille est connectée au drain de celui-ci. Vdd Le diviseur de tension délivrant la tension est constitué par deux transistors MOS FET PA 2, PA 3 dont les trajets source-drain sont connectés en série entre la tension d'alimentation Vdd et la masse et dont les grilles sont court-circuitées avec les drains. La sortie de l'amplificateur différentiel AMPLO est connectée à la grille du transistor MOS FET Pl dont le trajet source-drain est connecté entre la tension Vdd et le condensateur Cl En outre, la grille du transistor PA 3 est connectée à la grille du transistor NAO. La grille du transistor Pl est en outre connec- tée, par l'intermédiaire du trajet source-drain d'un tran- sistor N 53 matérialisant l'interrupteur 54 du circuit de la Fig 3, à une borne d'un condensateur C 2 dont l'autre borne est connectée à la masse. La grille du transistor N 53 est connectée au signal d'horloge CK. Le condensateur C 2 est connecté à une borne d'un condensateur Ci 2 par l'intermédiaire d'un transistor N 54 matérialisant l'interrupteur 55 et dont la grille est commandée par le signal CKB. Le condensateur Ci 2 dont l'autre borne est connectée à la masse est de plus relié à la grille d'un transistor P 2 à canal P dont le trajet source-drain est connecté entre la tension d'alimentation Vdd et le trajet source-drain d'un transistor Ni à canal N dont la source est connectée à la masse et dont la grille est court- circuitée avec le drain. La grille du transistor Ni est à son tour reliée à la grille d'un transistor N 2 dont le trajet source-drain est connecté entre les transistors PO et NO de la cellule à retard 2 connectés en série entre la tension d'alimenta- tion Vdd et la masse. Les grilles des transistors PO et NO sont connectées ensemble pour recevoir le signal d'entrée IN à retarder. Enfin, comme déjà décrit en référence aux Fig l A et 3, l'inverseur INV et son condensateur C associé sont connectés à la source du transistor N 2 pour obtenir, dans ce cas, un retard sur le front montant du signal d'entrée IN. La Fig 6 représente un mode de réalisation physique utilisé pour commander la durée anti-recouvrement d'un système d'horloge à deux phases utilisé dans un circuit numérique CMOS. Ce circuit comporte deux cellules à retard 3, 4 dont la structure est analogue à celle de la cellule à retard 2 du circuit de la Fig 5 et dont les composants sont affectés des mêmes références avec l'indice 3 et 4 correspondant. Le circuit comporte en outre un circuit 5 de génération d'un courant I proportionnel à la tension d'alimentation Vdd commun aux deux cellules à retard 3 et 4. Le circuit 5 est en tous points identique au circuit 1 de la Fig 3 à l'exception du fait qu'il comporte deux transistors P 23 et P 24 associés respectivement à des transistors N 13 et N 14 des miroirs de courant correspon- dants. Ainsi le circuit 5 applique aux deux cellules à retard 3 et 4 le même courant proportionnel à la tension d'alimentation. La cellule 3 est considérée comme étant la cellule "maître" tandis que la cellule 4 est la cellule "esclave". Les entrées des deux cellules à retard 3 et 4 sont connectées aux sorties de deux portes NON-OU 6 et 7 à deux entrées. La porte NON-OU 6 a une de ses entrées connectée à un signal d'horloge d'entrée CLOCKIN tandis que la porte NON-OU 7 reçoit sur une de ses entrées le signal CLOCKIN inversé par un inverseur 8. L'autre entrée de la porte NON-OU 6 est connec- tée à la sortie de l'inverseur INV 4 de la cellule à retard 4 tandis que l'autre entrée de la porte NON-OU 7 est connectée à la sortie de l'inverseur INV 3 de la cellule à retard 3. Compte tenu du fait que les cellules à retard 3 et 4 introduisent dans le présent exemple un retard cons- tant, indépendant des variations de la tension d'alimenta- il tion du circuit, les signaux d'horloge générés par le circuit, obtenus à partir de signaux d'entrée en opposi- tion de phase, possèdent une durée d'anti-recouvrement constante en présence de variations de la tension d'ali- mentation. Le circuit proposé a été développé pour comman- der un générateur d'horloge CMOS à deux phases anti- recouvrement mais il peut avoir d'autres applications, soit dans le domaine du circuit numérique, soit dans celui des circuits analogiques nécessitant la génération de signaux retardés insensibles aux variations de la tension d'alimentation. REVENDICATIONS 1 Circuit à retard comprenant au moins une cellule à retard formée d'une source de courant (I) connectée entre les drains de deux transistors à effet de champ (PO, NO) dont les grilles sont connectées l'une à l'autre pour constituer l'entrée de la cellule et un inverseur (INV) relié à l'une ou l'autre des bornes de la source de courant (I) selon que le retard doit affecter le front avant ou le front arrière du signal à retarder, un condensateur (C) de définition d'un temps de retard (Te), proportionnel à la tension d'alimentation et inversement proportionnel au courant (I) délivré par la source de courant, étant connecté entre l'entrée de l'inverseur (INV) et la masse, caractérisé en ce qu'il comporte en outre un circuit (CI, Cu, Sl,53, AMPLO, Pi) de régulation du courant délivré par la source de courant pour le rendre proportionnel à la tension d'alimentation du circuit. 2 Circuit à retard suivant la revendication 1, caractérisé en ce qu'il comporte des moyens (Cl, Cu, Sl) de génération pendant une première période d'horloge (CK) d'une tension (Vc) liée par une relation prédéterminée avec le courant délivré par la source de courant (IO) et des moyens (AMPLO, Ci,52, 53) de comparaison pendant une seconde période d'horloge (CKB) complémentaire de la première période d'horloge, de la tension (Ve) liée au courant délivré par la source de courant à une fraction (Vdd/2) de la tension d'alimentation et d'émission d'un signal d'erreur de commande de ladite source de courant en vue d'obtenir l'égalité entre la tension (Vc) liée au courant délivré par la source de courant et ladite frac- tion de la tension d'alimentation du circuit. 3 Circuit à retard suivant la revendication 2, caractérisé en ce que les moyens de génération de la tension (Vc) liée avec le courant délivré par la source de courant comprennent un premier et second condensateurs (Cl, Cu) connectés en parallèle à la source de courant (IO) par l'intermédiaire d'un premier interrupteur (Si) commandé par le premier signal d'horloge (CK), le premier condensateur (Cl) fixant le courant débité par la source de courant tandis que le second condensateur (Cu) de plus petite capacité que le premier établit la tension (Vc) à comparer avec la fraction (Vdd/2) de la tension d'alimen- tation. 4 Circuit à retard suivant la revendication 3, caractérisé en ce que les moyens de comparaison de la tension (Vc) liée au courant délivré par la source de courant à la fraction (Vdd/2) de la tension d'alimentation comprennent un troisième condensateur (Ci) connecté en parallèle avec le second condensateur (Cu) par l'intermé- diaire d'un interrupteur ( 53) commandé par le second signal d'horloge (CKB), un interrupteur ( 52) commandé par le second signal d'horloge (CKB) prévu pour la mise en court-circuit du premier condensateur (Cl), et un amplifi- cateur différentiel (AMPLO) de comparaison de la fraction (Vdd/2) de la tension d'alimentation avec une tension résultant de la redistribution de charge entre le second condensateur (Cu) et le troisième condensateur (Ci) au cours de la seconde période d'horloge (CKB). Circuit à retard suivant l'une des revendica- tions 1 à 4, caractérisé en ce que la source de courant connectée entre les drains des deux transistors à effet de champ (PO,NO) est un transistor à effet de champ (N 2) d'un miroir de courant (N 1,N 2) dont l'autre transistor à effet de champ (Ni) est connecté à la sortie d'un circuit (C 2,C 3, Ci 2, 54,55, P 2) de recopie exacte du courant (IO) proportionnel à la tension d'alimentation (Vdd) du cir- cuit. 6 Circuit à retard suivant l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il est réalisé en technologie CMOS. 7 Générateur d'horloge à deux phases anti- recouvrement, caractérisé en ce qu'il comporte un circuit à retard suivant l'une des revendications 1 à 6, compre- nant deux cellules à retard ( 3,4), un circuit ( 5) de génération d'un courant proportionnel à la tension d'ali- mentation (Vdd) commun aux deux cellules à retard et en ce qu'aux entrées de ces deux cellules sont respectivement connectées les sorties de portes NON-OU ( 6,7) recevant sur une de leurs entrées respectivement un signal d'entrée d'horloge (CLOCKIN) et son inverse, l'autre entrée de chaque porte ( 6,7) étant connectée à la sortie de la cellule à retard ( 4,3) dont l'entrée est connectée à la sortie de l'autre porte ( 7,6).