FR 2707059 A1 19941230 FR 9407447 A 19940617 La présente invention concerne un circuit générateur d'impulsions d'horloge pour des circuits logiques avec des étages de découplage commandés par des impulsions d'horloge, qui sont connectés au circuit générateur d'impulsions d'horloge par des lignes de signaux d'horloge. De tels circuits logiques commandés par des impulsions d'horloge sont aussi appelés circuits logiques dynamiques ou synchronisés. Dans ces circuits, la vitesse de traitement dépend non seulement du retard de propagation du signal à travers les étages logiques individuels, mais aussi de la période du signal d'horloge. A l'intérieur d'une seule unité d'horloge, plusieurs étages logiques peuvent coopérer sous la forme d'une unité de circuit fonctionnelle, le traitement à l'intérieur de cette unité de circuit étant asynchrone en fonction du retard de propagation dépendant de la technologie des étages logiques individuels. L'entrée et la sortie des données, synchronisées par des impulsions d'horloge, dans les étages logiques individuels ou dans les unités de circuits, sont commandées par des étages de découplage, la configuration du système d'horloge et des étages de découplage assurant qu'il ne se produit aucune collision de données avec d'autres étages à l'entrée ou à la sortie. Le système d'horloge commute les étages de découplage dans un état de "mise en circuit" et dans un état de "mise hors circuit" et assure que les étages de découplage associés aux étages logiques ou aux unités de circuits qui doivent être séparés, particulièrement avec des étages logiques ou des unités de circuits connectés en série, ne sont jamais en circuit simultanément. Un système d'horloge connu qui atteint la synchronisation souhaitée en connexion avec des étages de découplage commandés par des impulsions d'horloge est constitué par l'horloge à deux phases ne se recouvrant pas. Il peut être obtenu, par exemple, à partir d'un signal d'horloge de fréquence supérieure en appliquant des opérations logiques. Les horloges ne se recouvrant pas peuvent aussi être formées à partir d'un signal d'horloge d'égale fréquence en évaluant les retards de propagation inévitables des étages logiques. Dans une publication fondamentale de Carver Mead et Lynn Conway, "Introduction to VLSI Systems", "Addison- Wesley Publishing Company", 1980, pages 229 à 233, particulièrement sur la figure 7.6 (a) à la page 229, un exemple de circuit est décrit pour générer l'horloge à deux phases ne se recouvrant pas par le second procédé. La partie de non recouvrement peut encore être agrandie, et donc rendue moins sensible aux tolérances du circuit ou des horloges, en ajoutant des inverseurs dans les lignes d'horloges respectives. Un tel générateur d'impulsions d'horloge à deux phases est représenté dans le document EP-A-0 418 419 " "=ITT case M. F. Ullrich 14"), figure 1. "Elektronikpraxis", dans son no 1 de janvier 1983, à la page 91, décrit un circuit générateur d'impulsions d'horloge avec un circuit de verrouillage qui commute la ligne du signal d'horloge dans un état de niveau défini au moyen d'un signal de verrouillage, voir le préambule de la revendication 1. Le circuit de verrouillage sert à assurer que lors de la coupure et du re-démarrage, seules les impulsions complètes sont délivrées comme des signaux d'horloge, de telle sorte que le rapport marque/espace reste défini avec précision. Des étages de découplage à commande par impulsions d'horloge particulièrement appropriés sont des étages logiques avec des dispositifs de commutation supplémentaires pour les signaux d'horloge. L'exemple le plus simple est un inverseur cadencé consistant en quatre transitors à canal p et n connectés en série. Un autre étage de découplage est une porte de transfert formée à partir d'une paire de transistors à canal n et p connectés en parallèle, qui est connectée dans la ligne de signal sous la forme d'un commutateur électronique en série. D'autres étages de découplage commandés par impulsions d'horloge sont familiers aux spécialistes de la technique considérée, et sont donc des systèmes d'horloge avec plus de deux phases d'horloge. Les étages de découplage commandés par impulsions d'horloge présentent l'inconvénient que si le signal d'horloge n'apparaît pas, les sorties des étages de découplage passent lentement dans un état de tension de flottement qui, en fonction des courants de fuite présents, se trouve plus ou moins au milieu entre les potentiels d'alimentation positif et négatif. Les étages logiques ou les unités de circuits connectés à la sortie de l'étage de découplage considèrent alors un potentiel de commande qui n'est pas défini dans l'état de fonctionnement normal avec un niveau 1 ou 0, et qui est traversé uniquement brièvement au cours d'un changement de signal. Il peut en résulter des états de fonctionnement indéfinis et cela peut conduire à des perturbations qui se produisent déjà au cours de l'état de fonctionnement sans horloge ou uniquement ultérieurement lorsque les horloges sont mises en circuit à nouveau. Ceci est particulièrement perturbant si les étages logiques ou les unités de circuit connectés à la sortie de l'étage de découplage sont placés par ce potentiel de commande flottant dans une condition dans laquelle un courant dérivé en régime permanent circule entre les sources d'alimentation positive et négative. Ce courant dérivé ne se produit pas dans la séquence d'opérations normales, ou bien il se produit uniquement très brièvement au cours des flancs de commutation lorsque le signal de commande passe d'un état logique à un autre. Un courant dérivé en régime permanent peut alors devenir si important que l'alimentation en tension associée, peut-être interne, sera surchargée. En mettant les horloges hors circuit, au moins dans certaines parties d'un circuit intégré, une réduction du courant doit être effectuée par l'intermédiaire d'un mode d'attente dans lequel la majeure partie du circuit reste dans un état d'économie du courant, c'est-à-dire dans un état sans horloge. La mise hors circuit des horloges est aussi avantageuse lors de la mise en circuit de la tension d'alimentation lorsque l'horloge n'est pas établie jusqu'à ce que la tension d'alimentation soit suffisamment élevée. Si un courant dérivé non commandé circule au cours de cette phase de démarrage, le démarrage sera retardé et la source de tension d'alimentation peut, dans le pire des cas, adhérer à une valeur de tension faible due à la surcharge. En outre, lors de la mise en circuit, une configuration interne (= remise à l'état d'alimentation) est généralement amorcée qui doit être terminée avant l'établissement des horloges. Le but de l'invention telle que revendiquée dans la revendication 1 est donc de fournir un circuit pour des circuits logiques commandés par des impulsions d'horloge, qui empêche des circulations du courant dérivé dans le circuit logique dans la condition sans horloge. D'autres caractéristiques avantageuses de l'invention sont définies dans les revendications dépendantes. Le but est atteint en fournissant un circuit de verrouillage qui, en conjonction avec le circuit générateur d'impulsions d'horloge et dans un mode de verrouillage, force les lignes de signaux d'horloge dans un état dans lequel les sorties des étages de découplage sont connectées par l'intermédiaire d'un potentiel de verrouillage qui correspond au premier ou au second potentiel logique. Cette connexion trans- versale conduit les entrées des étages logiques ou des unités de circuits connectées à la sortie de l'étage de découplage, à être commandées avec un potentiel défini 0 ou 1. Ainsi, il ne peut en résulter aucun état de fonctionnement indéfini, et la circulation du courant dérivé dans les circuits individuels est empêchée de manière sûre. Un autre avantage de la commande forcée des étages de découplage est que tous les étages de découplage sont dans un état de conduction, de telle sorte qu'une configuration directe de tout le circuit est possible. Ceci permet une fonction de remise à zéro très rapide, car les états logiques peuvent se propager par l'intermdiaire des étages de découplage conducteurs sans retard d'horloge. En fonction du signal d'entrée, tous les états logiques des étages individuels sont définis. Cependant, il ne doit pas y avoir de collisions de données aux noeuds de circuits individuels. Enfin, le verrouillage d'horloge forcé permet aux circuits logiques dynamiques d'être traités comme des circuits logiques statiques dans un état sans horloge dans des buts d'essai, par exemple pour mesurer la consommation de puissance au repos. L'invention et ses modes de réalisation préférés seront décrits maintenant plus en détail en se référant aux dessins annexés dans lesquels: la figure 1 représente schématiquement une partie d'un circuit CMOS cadencé de l'art antérieur; la figure 2 est un schéma de circuit d'un mode de réalisation préféré de l'invention se présentant sous la forme d'un générateur d'impulsions d'horloge à deux phases avec un circuit de verrouillage; la figure 3 est un diagramme des temps représentant quelques formes d'ondes de signaux de l'agencement de circuit de la figure 2; la figure 4 représente un circuit équivalent à celui de la figure 1, utilisant des portes de transfert pour les étages de découplage; la figure 5 est un diagramme des temps représentant les formes d'ondes d'une horloge à deux phases sans recouvrement sous l'action du circuit de verrouillage conforme à l'invention; la figure 6 représente l'application de l'invention à un circuit diviseur d'impulsions d'horloge, et la figure 7 est un diagramme des temps représentant quelques formes d'ondes de signaux du circuit de la figure 6. La figure 1 représente un exemple d'un circuit logique cadencé simple, c'est-à-dire de la combinaison en séries d'unpremier inverseur cadencé nl, d'un premier inverseur non cadencé n2, d'un second inverseur cadencé n3, et d'un second inverseur non cadencé n4. Les étages individuels ont une configuration classique. Le premier inverseur cadencé ni contient une combinaison série de deux transistors à canal p et de deux transistors à canal n. Les bornes de grille des deux transistors complémentaires extérieurs sont connectées ensemble et forment l'entrée pour le signal d'entrée si. Les bornes de grille des transistors internes à canal p et n sont alimentées par la première paire de signaux d'horloge en opposition de phase CI, CIQ. La seconde paire associée de signaux d'horloge ne se recouvrant pas est formée par les deux signaux d'horloge CO, COQ, qui sont appliqués aux deux entrées d'horloge du second inverseur cadencé n3. Ce dernier est identique au premier inverseur cadencé nl. La sortie du premier inverseur cadencé ni est formée par le noeud des deux transistors internes. Lorsque les deux transistors cadencés sont en circuit, c'est-à-dire sont conducteurs, la tension de sortie ul est à un potentiel élevé ou bas, en fonction de l'état logique du signal d'entrée sl. Le potentiel élevé, l'état logique 1, correspond en général à la tension d'alimentation positive VDD, et le potentiel bas, l'état logique 0, au potentiel d'alimentation inférieur VSS, généralement le potentiel de la masse. Dans un but de simplicité, les signaux d'horloge seront appelés ci-après horloges CI, CIQ, CO, et COQ. En outre, au lieu des paires de signaux d'horloge respectives, seule l'horloge associée non inversée sera délivrée à l'occasion. L'entrée d'un étage logique non cadencé qui est formé ici par le premier inverseur non cadencé n2, est connectée à la sortie du premier inverseur cadencé nl. Dans le cas le plus simple, cet inverseur est formé par la combinaison série d'un transistor à canal p et d'un transistor à canal n entre les tensions d'alimentation positive et négative VDD, VSS. La capacité d'entrée de l'inverseur n2 est illustrée sous la forme d'une capacité équivalente cl. L'entrée de signal du second inverseur cadencé n3, dont la tension de sortie u2 est appliquée à l'entrée du second inverseur non cadencé n4, qui fournit le signal s2 sur sa borne de sortie, est couplée à la sortie du premier inverseur non cadencé n2. La charge capacitive sur la borne de sortie du second inverseur cadencé n3 est illustrée par une capacité équivalente c2 connectée à cette sortie. Puisque le premier inverseur cadencé ni est cadencé avec la première horloge CI, CIQ, et puisque le second inverseur cadencé n3 est cadencé avec la seconde horloge CO, COQ, le premier inverseur cadencé nl peut uniquement conduire lorsque le second inverseur cadencé n3 est hors circuit. Et le second inverseur cadencé n3 peut uniquement conduire lorsque le premier inverseur cadencé ni est hors circuit. Pour la petite partie de non recouvrement du système d'horloge à deux phases, les deux inverseurs cadencés nl, n3, sont hors circuit. Sur la figure 1, les deux inverseurs cadencés ni, n3 effectuent une fonction logique et de découplage combinées, et servent donc d'étages de découplage. A la suite de l'interaction des étages de découplage en conjonction avec l'horloge à deux phases sans recouvrement, le signal d'entrée ni peut atteindre, et modifier l'état logique du premier inverseur non cadencé n2 uniquement lorsque ce dernier est découplé à partir du second inverseur non cadencé n4. Sinon, l'information du second inverseur non cadencé n4 est perdue car le signal d'entrée si, quels que soient les états logiques du premier inverseur non cadencé n2 et du second inverseur cadencé n3, peut être appliqué directement au second inverseur non cadencé n4. Dans l'état "hors circuit" des inverseurs cadencés ni et n3, les potentiels de sortie ul et u2, qui sont établis au cours de la phase d'horloge de conduction, sont maintenus et, par conséquent, stockés par les capacités équivalentes cl et c2, respectivement. Cependant, étant donnés les courants de fuite inévitables, les potentiels respectifs ul et u2 varient, de telle sorte que l'état "hors circuit" ne doit pas durer trop longtemps si les tensions de sortie ul et u2 doivent varier uniquement de manière non significative. Si les tensions de sortie ut et u2 se déplacent dans la plage moyenne de la tension d'alimentation, les tensions de seuil des transistors à canal p et n des inverseurs non cadencés n2 et n4, respectivement, seront dépassées, et un premier courant dérivé il ainsi qu'un second courant dérivé i2 circuleront dans le premier inverseur non cadencé n2 et dans le second inverseur non cadencé n4, respectivement. Conformément à l'invention, ces courants dérivés ii, i2 doivent être empêchés de manière sûre. Un problème similaire se pose dans des circuits de mémoires dynamiques, mais là le problème est éliminé au moyens de circuits à réaction qui maintiennent le potentiel à l'entrée des étages de la mémoire. Un circuit qui est très semblable à celui de la figure 1 est représenté sur la figure 4. Il correspond à la combinaison en séries des quatre inverseurs ni à n4 de la figure 1, chacun des inverseurs cadencés ni, n3, étant remplacé par la combinaison série d'un inverseur non cadencé et d'une porte de transfert tri, tr2. La porte de transfert réalise donc la fonction de découplage de l'inverseur cadencé. L'invention enseigne que les niveaux des lignes d'horloge tl (voir figure 2) sont établis par le circuit générateur d'impulsions d'horloge de telle manière que tous les étages de découplage ni, n3 ou tri, tr2, sont commutés dans l'état conducteur. Dans le circuit logique L de la figure 2 et dans les étages de découplage représentés sur les figures 1, 2 et 4, les entrées d'horloge CI et CO doivent être alimentées par un 1, et les entrées d'horloge CIQ et COQ par un 0. Ainsi, tous les étages de découplage sont conducteurs. Dans un système d'horloge avec plus de deux horloges, les potentiels de verrouillage doivent aussi commuter tous les étages de découplage dans l'état conducteur. Si un étage de découplage ne nécessite pas de signaux d'horloge en opposition de phase, il suffit, naturellement, d'appliquer ce signal d'horloge qui entraîne l'état conducteur. La figure 2 illustre par l'exemple d'un générateur d'impulsions d'horloge à deux phases tt, la façon dont le circuit générateur d'impulsions d'horloge peut forcer les quatre lignes d'horloge tl pour le circuit logique L commandé par des impulsions d'horloge dans l'état de verrouillage au moyen d'un circuit de verrouil- lage simple V. Un générateur d'impulsions d'horloge tg génère une horloge du système cl sous la forme d'un signal à onde carrée avec un rapport marque/espace de 1:1. Cette horloge du système alimente le générateur tt d'horloges à deux phases, qui génère un système d'horloges à deux phases sans recouvrement consistant en quatre signaux d'horloge, c'est-à-dire deux paires de signaux d'horloge en opposition de phase CI, CIQ, et Co, COQ. Au moyen d'un inverseur, une horloge inversée cl' du système est formée à partir de l'horloge cl du système. Elle alimente la première entrée d'une première porte ET gl, dont la sortie est couplée à une cascade de trois inverseurs. La sortie de cette cascade d'inverseurs fournit l'horloge CO. L'horloge du système cl est appliquée à la première entrée d'une seconde porte ET g2, dont la sortie est couplée à une cascade de trois inverseurs qui fournit l'horloge CI à sa sortie. Un inverseur fait passer l'horloge CO à l'horloge COQ, qui est aussi ré- appliquée à une seconde entrée de la seconde porte ET g2. De manière similaire, un inverseur fait passer l'horloge CI à l'horloge CIQ, qui est aussi ré-appliquée à une seconde entrée de la première porte ET gl. Le retard de propagation à travers les quatre inverseurs et le blocage/non blocage des horloges au moyen des portes gl, g2 assure que la partie sans recouvrement des deux paires de signaux d'horloge CO, COQ, et CI, CIQ est suffisamment grande, voir aussi la figure 3. Dans le mode de réalisation de la figure 2, le circuit de verrouillage V consiste en un simple supplément au générateur tt d'horloges à deux phases. La fonction de commande de l'état de verrouillage est effectuée par un signal de verrouillage v qui commande les trajets de signaux pour les deux horloges Ci, CO par l'intermédiaire de deux portes. Le signal de sortie de la première porte ET gl et le signal de verrouillage v sont combinés par une première porte NON-OU g3, dont la sortie commande la cascade d'inverseurs pour l'horloge CO. De manière similaire, le signal de sortie de la seconde porte ET g2 et le signal de verrouillage v sont combinés par une seconde porte NON-OU g4, dont la sortie commande la cascade d'inverseurs pour l'horloge CI. Le signal de verrouillage v, en conjonction avec les deux portes NON-OU g3, g4, conduit les première et seconde horloges Ci, co à passer à l'état de verrouillage, ici le niveau 1, lorsque le signal de verrouillage v se produit. Ceci correspond à la condition de déclenchement pour les étages de découplage de la figure 1, de la figure 2, et de la figure 4. La configuration des portes comme le circuit de verrouillage V de la figure 2 représente un mode de réalisation particulièrement avantageux pour la mise en oeuvre en technologie CMOS. Il est naturellement à la portée de l'homme de l'art de fournir d'autres circuits pour le circuit de verrouillage ou d'effectuer le verrouillage en un autre point du circuit générateur d'impulsions d'horloge respectif utilisé. Le signal de verrouillage v peut être appliqué par d'autres souscircuits, dans cet exemple un dispositif de commande st, ou à partir d'une source externe. Dans le mode de réalisation de la figure 2, le dispositif de commande st produit un signal de remise à zéro res lors de la mise en circuit du réseau d'alimentation ou un signal d'attente sb si un mode d'attente doit être amorcé. Chacun de ces signaux res, sb déclenche le signal de verrouillage v au moyen d'une troisième porte NON-OU g5 et d'un cinquième inverseur n5. Les flancs avant et arrière du signal de remise à zéro res et du signal d'attente sb sont généralement indéfinis dans le temps et peuvent changer de direction de nombreuses fois. Cependant, pour le traitement du signal interne dans le circuit logique L, un temps de coupure défini est nécessaire dans de nombreux cas, qui sera appelé en phase dans le système d'horloge utilisé. Cette synchronisation est accomplie sur la figure 2 au moyen d'un étage de synchronisation sy. Le signal de verrouillage v est appliqué à un étage de retard dt qui fournit à sa sortie un niveau 1 de son signal d'entrée qui est prolongé par quelques périodes d'impulsion d'horloge. Les niveaux courts 0 sont supprimés par cet étage. L'entrée et la sortie de l'étage de retard dt sont chacune connectées à une entrée d'une quatrième porte NON-OU g6, dont la sortie alimente un sixième inverseur n6 ayant sa sortie couplée à l'entrée d'un troisième inverseur cadencé n7. Déjà lors de sa première apparition, le signal de verrouillage v est ainsi présenté à l'entrée du troisième inverseur cadencé n7, qui est commandé par l'horloge CI. L'inverseur n7 est suivi par un autre, quatrième, inverseur cadencé n8 qui est commandé par l'horloge CO. Pour obtenir l'amplification et le découplage des signaux, deux autres étages inverseurs suivent, qui fournissent un signal de remise à zéro interne resi à leur sortie. Le flanc de coupure du signal de remise à zéro interne resi est donc bloqué à la seconde horloge CO, le retard de propagation par l'intermédiaire des deux inverseurs suivants devant être ajouté. L'étage de retard dt conduit le flanc de coupure du signal de remise à zéro interne resi à être retardé de quelques périodes d'impulsion d'horloge Ci et Co au flanc de coupure de déclenchement du signal de verrouillage v, et à être synchronisé avec l'horloge CO. Les formes d'ondes du signal considéré sont représentées schématiquement sur les figures 3 et 5. La figure 3 représente les formes d'ondes de signaux pour la génération du signal d'horloge dans le générateur tt d'horloges à deux phases de la figure 2. Les deux premières lignes représentent l'horloge cl du système et l'horloge inversée cl' du système. Les deux lignes suivantes représentent la seconde paire de signaux d'horloge CO, COQ, et les deux lignes suivantes la première paire de signaux d'horloge CI, CIQ. L'avant dernière ligne représente l'établissement du signal de verrouillage v à l'instant tv, et la dernière ligne représente l'axe des temps t. Sur le diagramme, la flèche continue indique la direction de l'action à partir de l'événement d'amorce du changement de signal. Les flèches en pointillés désignent aussi un événement d'amorce et son action, mais les signaux, en prin- cipe, se déplacent uniquement à travers un seul étage logique, tel qu'un inverseur, de telle sorte que le retard de propagation est court. Le flanc arrière de l'horloge inversée cl' du système à l'entrée 1 de la première porte ET gl, par exemple, déclenche le flanc arrière de l'horloge Co, comme indiqué par la flèche 1. Entre-temps, l'horloge CIQ à l'entrée 2 est au niveau 1. Le flanc avant de l'horloge COQ, qui est ré-appliquée à la seconde entrée de la seconde porte ET g2, déclenche le flanc arrière de l'horloge CI, comme indiqué par la flèche 2. Entre- temps, l'horloge COQ à l'entrée 2 est au niveau 1. Le flanc arrière de l'horloge du système cl déclenche le flanc arrière de l'horloge CI par l'intermédiaire de la première entrée de la seconde porte ET g2, comme indiqué par la flèche 3. L'horloge CIQ, qui est ré- appliquée à la seconde entrée de la première porte ET gl, déclenche le flanc avant de l'horloge CO, comme indiqué par la flèche 4. La situation dans le cas de la flèche 5 est exactement identique à la situation dans le cas de la flèche 1- ceci complète le cycle d'horloge à deux phases. La figure 3 illustre la façon dont l'horloge à deux phases sans recouvrement est obtenue à partir de l'horloge cl du système à onde carrée en tirant avantage des retards de propagation et en utilisant des circuits à porte appropriés. L'action du signal de verrouillage v, qui passe de l'état 0 à l'état 1 à l'instant de verrouillage tv, est indiquée par les flèches 6 et 7. A l'instant tv, la première paire de signaux d'horloge CI, CIQ est dans le faux état de tension. Au moyen de la seconde porte NON- OU g4, dont une entrée est alimentée par le signal de verrouillage v, l'état de tension est changé comme indiqué par la flèche 6. La seconde paire de signaux d'horloge CO, COQ a le potentiel correct à l'instant de verrouillage tv, de telle sorte que l'état de tension n'est pas changé au moyen de la première porte NON-OU g3, comme indiqué par la flèche 7. L'état de verrouillage est amplifié dans les horloges individuelles par une ligne épaissie. La figure 4 est un équivalent du circuit de la figure 1, comme décrit ci-dessus. Les deux portes de transfert tri, tr2, ayant chacune un inverseur non cadencé qui leur est associé, correspondent aux deux inverseurs d'horloge ni, n3 de la figure 1. Lorsque la première porte de transfert tri est hors circuit, et si cette condition dure pendant un laps de temps prolongé, un courant dérivé peut circuler dans l'inverseur n2 si aucun verrouillage d'horloge n'est prévu conformément à l'invention. La même chose s'applique à la porte de transfert tr2 et aux deux inverseurs suivants. La figure 5 représente quelques formes d'ondes de signaux du mode de réalisation de la figure 2 dans un diagramme des temps. Elle illustre le fonctionnement du circuit de verrouillage V et de l'étage de synchronisation sy en connexion avec un système générateur d'horloge à deux phases, de telle sorte que le principe peut être facilement appliqué à d'autres systèmes d'horloge. Dans les formes d'ondes de signaux, les zones marquées avec une croix allongée représentent des états indéfinis de signaux dans lesquels des changements d'état sont possibles. Les parties a à c illustrent la phase de début de mise en circuit (= mode de remise à l'état d'alimentation), et les parties d à f le mode d'attente. Dans l'intervalle de temps 0 à 1, la tension d'alimentation est encore si faible que tous les signaux sont à un niveau zéro. Dans l'intervalle de temps 1 à 4, les parties du circuit peuvent être déjà en fonctionnement car la tension d'alimentation a augmenté, de telle sorte que certains signaux peuvent assumer un état indéfini. Le signal de remise à zéro res doit donc être dans l'état stable 1 dès que possible. ceci est atteint à l'instant 3, de telle sorte qu'à partir de cet instant, les horloges CI, CIQ, CO, COQ sont aussi dans l'état de verrouillage. Ceci se produit que l'horloge du système cl soit déjà présente ou non présente. Dans l'intervalle 1 à 3, le signal de remise à zéro instable force les horloges dans l'état de verrouillage uniquement à l'occasion. Le mode stable de l'horloge du système cl est obtenu à l'instant 4. Par rapport à l'intervalle de temps 1 à 3, l'intervalle de temps 3 à 4 peut être relativement long. Entre les instants 3 et 5, l'état de verrouillage est stable et tous les états ou signaux logiques à l'exception de l'autre horloge du système cl sont "gelés". Dans la partie b, la phase de début est terminée lorsque le signal deremise à zéro retourne dans son état 0 entre les instants 5 et 6. Ceci peut se produire d'une manière plutôt indéfinie. Le signal de remise à zéro interne rsi reste dans sont état stable 1 à la suite du retard interne. Puisque, sur la figure 2, le signal de verrouillage v est, dans le cas du début, verrouillé au signal de remise à zéro res, les horloges CI, CIQ, Co, COQ sont aussi indéfinies dans l'intervalle de temps 5 à 6. C'est seulement à partir de l'instant 6 que le générateur tt d'horloges à deux phases fournit l'horloge à deux phases sans recouvrement, à nouveau de la manière appropriée. Le flanc de coupure défini du signal de remise à zéro interne se produit à l'instant 7 et est déclenché dans l'étage de synchronisation sy par le flanc avant de l'horloge CO, voir flèche 8. Ceci complète la condition de début pour toutes les zones du circuit. Le fonctionnement normal est interrompu à l'instant 8 par un mode d'attente qui est amorcé par le signal d'attente sb. Toute instabilité de ce signal qui peut alors se présenter est terminée à l'instant 9, de telle sorte qu'à partir de cet instant au plus tard, les signaux d'horloge CI, CIQ, CO, COQ passent à l'état de verrouillage stable. L'horloge du système cl est indépendante de ceci; par exemple, elle peut se poursuivre de manière interrompue à partir de l'instant 4. L'état d'attente est terminé dans la partie e entre les instants 10 et 11 lorsque le signal d'attente retourne à l'état 0. Le signal de remise à zéro interne resi, qui dépend du signal d'attente, reste dans l'état stable 1 à cause du retard interne. L'horloge à deux phases sans recouvrement recommence à fonctionner régulièrement à l'instant 11. Le flanc avant indéfini du signal de remise à zéro interne resi dans les intervalles de temps 1 à 3 et 8 à 9 correspond à l'état indéfini du signal de verrouillage v, dont les états de temps courts 1 activent le circuit de verrouillage V temporairement. Ceci ouvre directement l'étage de synchronisation sy pour le signal de verrouillage v. A l'instant 12, l'état d'attente est terminé pour tout le circuit lorsque le signal de remise à zéro interne resi passe à l'état 0 d'une manière définie. Cette transition est amorcée dans l'étage de synchronisation sy par le flanc avant de l'horloge CO, voir flèche 9. Après l'instant 12, tous les sous- circuits retournent à l'état de fonctionnement cadencé normal. La figure 6 représente un exemple d'un circuit dans lequel le schéma de verrouillage d'horloge et le signal de remise à zéro interne resi sont utilisés. C'est un diviseur d'impulsions d'horloge qui délivre comme signal de sortie s8 une horloge de la moitié de la fréquence de l'horloge à deux phases Ci, CO. Le signal de sortie s8 est obtenu en inversant un signal intermédiaire s7, dont la forme d'onde est représentée sur la figure 7. Une impulsion négative d'un signal de déclenchement tr déclenche, par l'intermédiaire d'une cinquième porte NON-OU g7, une impulsion positive s3 qui est appliquée par l'intermédiaire d'une sixième porte NON-OU g8 à un inverseur cadencé ni, qui est commutée par l'horloge CI, voir aussi la figure 7. L'agencement des inverseurs connectés en série nl, n2, n3, n4 est identique au circuit de la figure 1 et, par conséquent, n'a pas besoin d'être expliqué à nouveau. La sortie s7 du second inverseur cadencé n3 est appliquée à une septième porte NON-OU g9, dont la sortie s9 est ré-appliquée à une autre entrée de la sixième porte NON-OU g8. Une boucle de réaction est ainsi fournie qui génère l'horloge de sortie souhaitée s8 au moyen de l'inverseur n4. La fonction du diviseur est interrompue par le signal de remise à zéro interne resi, qui attire le signal s3 au niveau 0 au moyen de la porte NON-OU g7, rendant ainsi le signal de déclenchement tr inefficace. Simultanément, conformément à l'invention, l'état de verrouillage pour les étages de découplage nI, n3, est établi. Dans l'état de verrouillage, les premier et second inverseurs cadencés ni, n3 sont conducteurs, de telle sorte que au lieu du mode d'attente considéré, un oscillateur en anneau très actif avec un signal de sortie s8 haute fréquence sera formé par la réaction. Ce trajet de réaction non souhaité est bloqué par le signal de remise à zéro interne resi par l'intermédiaire de la septième porte NON-OU g9. Un niveau 1 du signal de remise à zéro interne resi force le signal de réaction s9 à un niveau 0, grâce à quoi la réaction est empêchée. Le fonctionnement du circuit de la figure 6 est illustré sur la figure 7 par quelques formes d'ondes de signaux. Comme sur la figure 5, les flèches continues et en pointillés indiquent l' événement de début et le signal sur lequel il agit, respectivement. Dans le système d'horloges à deux phases, seules les horloges CI et CO sont représentées. A l'instant du verrouillage tv, l'horloge à deux phases Ci, CO passe dans son état de verrouillage. Dans un but de clarté, la partie intermédiaire indéfinie, voir sur la figure 5 les intervalles de temps 1 à 3 ou 8 à 9, n'est pas représentée. L'effet de blocage du signal de remise à zéro interne resi sur le trajet de réaction est illustré par la forme d'onde de signal s9, qui suppose un niveau 0 à l'instant du verrouillage tv. REVENDICATIONS 1. Circuit générateur d'impulsions d'horloge pour des circuits logiques (L) qui sont connectés par des lignes (tl) de signaux d'horloge au circuit générateur d'impulsions d'horloge (tt), qui délivre des signaux d'horloge (CI, CIQ, CO, COQ) et qui contient un circuit de verrouillage (V) pour forcer, au cours d'un mode de verrouillage commandé par un signal de verrouillage (v, res, sb), les lignes de signaux d'horloge (tl) dans un état dans lequel les circuits logiques (L) sont connectés à un premier niveau logique (1, 0), caractérisé en ce que les circuits logiques (L) contiennent, au moins en partie, des circuits logiques dynamiques avec des étages de découplage (ni, n3; tri, tr2) commandés par des impulsions d'horloge qui, dans le mode de verrouillage, sont placés par les potentiels respectifs des lignes de signaux d'horloge (tl) dans un état de fonctionnement sans courant dérivé qui reste stable pour toute la durée du mode de verrouillage. 2. Circuit générateur d'impulsions d'horloge selon la revendication 1, caractérisé en ce que le signal de verrouillage (v) est bloqué à un signal de remise à zéro (res) qui est généré par un dispositif de commande (st) au cours d'une phase de début de mise en circuit (a, b). 3. Circuit générateur d'impulsions d'horloge selon la revendication 1, caractérisé en ce que le signal de verrouillage (v) est bloqué à un signal d'attente (sb) qui est généré par un dispositif de commande (st) dans un mode d'attente (d, e). 4. Circuit générateur d'impulsions d'horloge selon la revendication 1 dans lequel le circuit de verrouillage (V) contient pour chaque ligne de signaux d'horloge (ti) ou pour chaque paire de lignes de signaux d'horloge au moins un circuit logique (g3, g4) pour combiner le signal d'horloge respectif (CI, CIQ, Co, COQ) et le signal de verrouillage (v, res, sb). 5. Circuit générateur d'impulsions d'horloge selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le signal de verrouillage (v, res, sb) est appliqué à un étage de synchronisation (sy) qui génère un signal de remise à zéro interne (resi) ayant un flanc de coupure défini synchronisé avec l'un des signaux d'horloge (CO). 6. Circuit générateur d'impulsions d'horloge selon la revendication 5, caractérisé en ce que l'étage de synchronisation (sy) contient un circuit de suppression d'interférence (dt, g6, n6, n7, n8) pour le signal de verrouillage (v) qui supprime l'effet des états instables du signal de verrouillage sur le circuit logique (L), particulièrement par la synchronisation du flanc de coupure du signal de remise à zéro interne (resi).