FR 2703849 A1 19941014 FR 9304263 A 19930409 DISPOSITIF DE PROTECTION CONTRE LES DECHARGES ELECTROSTATIQUES POUR CIRCUITS INTEGRES La présente invention concerne la protection des entrées des circuits intégrés contre les décharges pouvant apparaître lors de leur manipulation Les circuits intégrés à protéger sont des circuits MOS, c'est-à-dire comportant un substrat en semiconducteur dopé sur lequel sont formés des transistors MOS (métal-oxyde-semiconducteur), certains des transistors ayant leur entrée de commande de grille reliée à un plot d'entrée du circuit L'invention s'applique notamment aux circuits de type CMOS (MOS complémentaires). Lors des manipulations du circuit, des charges électrostatiques peuvent apparaître sur le plot d'entrée et risquent de provoquer une décharge (typiquement quelques milliers de volts pendant quelques nanosecondes) pouvant détruire l'oxyde de grille des transistors. Le transistor MOS utilise l'effet du champ électrique à travers un oxyde de faible épaisseur pour réaliser une transformation en courant de la tension présente sur la grille L'intégration croissante des technologies conduit à réduire cette épaisseur d'oxyde pour obtenir un meilleur pouvoir amplificateur du transistor au détriment de sa capacité à supporter de fortes tensions Les entrées des circuits intégrés CMOS sont généralement constituées des grilles de commande des transistors MOS et présentent à la fois une grande impédance et une forte sensibilité aux décharges électrostatiques. Afin de satisfaire aux lois de l'intégration, on réalise aujourd'hui des oxydes de grille de plus en plus minces dont les tensions de claquage sont désormais inférieures à 20 volts pour les technologies les plus avancées. Les premiers dispositifs de protection ont utilisé le régime d'avalanche de diodes montées en inverse entre les plots d'entrée et les bornes d'alimentation Vss et Vcc Tant que la tension d'avalanche de ces diodes est restée inférieure à la tension de claquage de l'oxyde de grille des transistors MOS, l'énergie de la décharge électrostatique a pu être dissipée dans les diodes Malheureusement, lors des évolutions technologiques, les tensions d'avalanche de ces diodes n'ont pas diminué autant que les tensions de claquage des oxydes de grille des transistors Une solution fréquemment retenue est alors l'adjonction en série entre le plot d'entrée et la grille du transistor d'une résistance qui réalisera une constante de temps avec la capacité du transistor MOS. L'utilisation de transistors MOS bloqués en dérivation sur l'entrée constitue également une alternative intéressante Lors de la décharge électrostatique, la tension s'élève sur le drain, jusqu'au régime d'avalanche de la jonction Dans le cas d'une diffusion N+ pour le drain, les trous alors créés par avalanche diffusent dans le substrat L'émission de ces trous provoque une chute de potentiel au niveau de la diffusion source qui se comporte alors comme l'émetteur d'un transistor bipolaire devenu passant Cet effet correspond au régime de conduction du transistor MOS par "snap-back" Le transistor devient passant et évacue l'énergie L'avantage de cette solution à transistors est que l'évacuation de l'énergie peut s'effectuer pour des tensions plus basses que dans le cas des diodes Mais lorsque le courant d'avalanche devient trop élevé, il y a un risque de destruction du transistor de protection. Un but de l'invention est d'améliorer les dispo- sitifs de protection connus pour permettre une évacuation plus efficace des décharges électrostatiques tout en réduisant les risques d'endommagement du dispositif. Dans ce but, l'invention propose un dispositif de protection contre les décharges électrostatiques pour un circuit intégré, le circuit intégré comportant un substrat en semiconducteur dopé sur lequel est formé au moins un transistor MOS ayant son entrée de commande de grille reliée à un plot d'entrée, le dispositif de protection comprenant un transistor MOS bloqué formé sur le substrat et connecté entre ladite entrée de commande de grille et une borne de référence du circuit intégré, et étant caractérisé en ce qu'il comprend en outre un thyristor formé sur le substrat et connecté entre le plot d'entrée et la borne de référence, l'électrode de commande de ce thyristor étant constituée par une zone du substrat de telle sorte que le thyristor puisse être amorcé par un courant de porteurs de charge produit dans le substrat par avalanche lorsqu'une élévation de tension se produit entre le substrat et la borne du transistor MOS bloqué connectée à ladite entrée commande de grille. Lorsque la tension s'élève sur le plot d'entrée, la tension aux bornes du thyristor augmente en même temps que celle aux bornes du transistor MOS Lorsque cette tension devient suffisante pour créer par avalanche des paires électron-trou au niveau de la jonction du transistor MOS, des porteurs de charges migrent vers la zone du substrat qui constitue l'électrode de commande du thyristor Celui-ci devient alors passant pour évacuer l'énergie de la décharge. L'amorçage du thyristor peut s'effectuer pour un courant de porteurs de charges relativement faible de sorte qu'on réduit sensiblement les risques d'endommagement du tran- sistor MOS En outre, l'évacuation de l'énergie de la décharge par un thyristor déclenché est plus efficace que dans les dispositifs antérieurs o elle résulte principalement d'un courant d'avalanche. D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après d'un exemple de réalisation préféré mais non limitatif Aux dessins annexés: la figure 1 est un schéma électrique d'un circuit intégré incorporant un dispositif selon l'invention; les figures 2 et 3 sont des vues schématiques, respectivement en coupe et en vue de dessus, d'un dispositif selon l'invention; et la figure 4 est un graphique montrant une caractéristique courant-tension du dispositif des figures 2 et 3. Sur la figure 1, on a représenté symboliquement un circuit intégré réalisé sur un substrat commun (silicium) et comportant un circuit CMOS 5 et un dispositif de protection 6 selon l'invention Le circuit CMOS 5 comprend des transistors MOS 7, 8 alimentés entre une borne de référence 9 à un potentiel Vss et une borne de référence 11 à un potentiel Vcc La borne 9 est typiquement une borne de masse (Vss = O V) et la borne Il est une borne d'alimentation positive (Vcc = + 5 V) Les transistors MOS 7, 8 ont des oxydes de grille minces (typiquement 20 nm) et certains d'entre eux ont leur entrée de commande de grille 12 reliée à un plot d'entrée 13 par, l'intermédiaire du dispositif de protection 6. Le dispositif de protection comprend un transistor MOS 14 connecté entre l'entrée de commande de grille 12 et la borne de masse 9, et un thyristor 16 connecté entre le plot d'entrée 13 et la borne de masse 9. Dans le cas o le substrat 20 est de type P-, c'est- à-dire dopé avec des impuretés de type accepteur d'électrons (par exemple substrat en silicium avec 1015 atomes de bore par cm 3), le transistor 14 est de type NMOS (figure 2) Son drain 17, connecté à l'entrée de commande de grille 12, est constitué par une diffusion de type N+ formée dans le substrat 20, et sa source 18, connectée à la borne de masse 9, est constituée par une autre diffusion de type N+ formée dans le substrat 20 Ces deux diffusions correspondent à un dopage du semiconducteur avec des impuretés de type donneur d'électrons (par exemple silicium avec 1020 atomes de phosphore par cm 3) La grille 19 du transistor 14, réalisée en silicium polycristallin, est également connectée à la borne de masse 9, de sorte que le transistor NMOS 14 est bloqué. Le thyristor 16 comprend un puits 21 formé dans le substrat et dopé N avec des impuretés de type donneur d'électrons (par exemple silicium avec 1016 atomes de phosphore par cm 3), dans lequel est formée l'anode 22 du thyristor, connectée au plot d'entrée 13, qui est constituée par une diffusion de type P+ (par exemple silicium avec 1020 atomes de bore par cm 3) La cathode 23 du thyristor 16, connectée à la borne de masse 9, est constituée par une diffusion de type N+ formée dans le substrat 20 entre le puits 21 et le drain 17 du transistor NMOS 14 Une autre diffusion 24 de type N+ est formée dans le puits 21 à côté de l'anode 22 et connectée au plot 13 pour polariser le puits du thyristor. L'électrode de commande 26 du thyristor 16 est constituée par la zone du substrat 20 située entre le puits 21 et la cathode 23 du thyristor. Le substrat 20 est maintenu au potentiel Vss par une prise 27 constituée par une diffusion de type P+ formée dans le substrat Le puits 21 du thyristor est situé entre cette diffusion 27 et le transistor NMOS 14. Sur la figure 2, on a représenté symboliquement les résistances et les transistors bipolaires formant le schéma équivalent du thyristor 16 Le matériau semiconducteur du dispositif de protection est recouvert d'une couche d'oxyde épais 28 laissant exposées les zones devant être connectées à d'autres parties du circuit Pour connecter les diffusions 22 et 24 du thyristor au plot d'entrée 13, on utilise une métallisation 29 qui recouvre, par dessus l'oxyde 28, sensiblement toute la région située entre l'anode 22 et la cathode 23 du thyristor Cette métallisation 29 est en contact avec les diffusions 22, 24 et connectée au plot d'entrée 13. Une vue de dessus schématique du dispositif de pro- tection est représentée à la figure 3 On voit que le dispo- sitif, notamment le transistor NMOS 14 et le thyristor 16, a un agencement général en anneau sur le substrat, dont la partie centrale n'est pas représentée pour faciliter la lec- ture du dessin Les diffusions de type N+ 17,18,23,24 sont représentées par des contours en tirets Les diffusions de type P+ 22, 27 sont représentées par des contours en traits pleins Le puits de type N 21 est représenté par un contour en traits mixtes La grille en silicium polycristallin 19 du transistor NMOS est représentée par une zone hachurée Enfin la métallisation 29, ainsi que les métallisations 31, 32 et 33 formant contacts respectivement pour les diffusions 17 (drain du transistor 14), 18 (source-du transistor 14) et 27 (prise du substrat 20), sont représentées par des zones à hachures interrompues Le transistor NMOS 14 occupe la partie centrale de l'agencement en anneau La diffusion 17 formant le drain de ce transistor et sa métallisation 31 sont interrompues sur un côté de l'anneau pour permettre une connexion commune à la borne de masse 9 de la grille 19 et de la source 18 du transistor 14 et de la cathode 23 du thyristor 16, dans une zone repérée par le numéro 34. Sur le côté opposé de l'anneau, le puits 21 se prolonge par une excroissance 36 qui s'étend jusqu'à une plage de contact 37 De façon non représentée, cette plage de contact 37 est connectée à l'entrée de commande de grille 12 et à une autre plage de contact 38 faisant partie de la métallisation 31 relative au drain du transistor NMOS 14. L'excroissance 36 du puits 21 forme une résistance de l'ordre de 1 kn reliant l'entrée de commande de grille 12 au plot d'entrée 13 qui est connecté directement au puits N 21 par la diffusion N+ 24 (voir figure 1). Lorsque des charges électrostatiques apparaissent sur le plot d'entrée 13, il se produit une élévation de tension entre le substrat 20 au potentiel Vss et le drain 17 du transistor NMOS 14 A partir d'un certain seuil de tension, des paires électron-trou sont créées par avalanche au niveau de la jonction PN entre le drain et le substrat. Il en résulte un courant de trous qui diffusent dans le substrat Compte tenu de la résistivité du substrat et du fait que la prise 27 est plus éloignée du drain 17 que la zone 26 formant l'électrode de déclenchement du thyristor 16, les trous parviennent à cette zone 26 avant d'être évacués par la prise 27 (flèche F aux figures 1 et 2) Cette dépolarisation locale du substrat dans la zone 26 provoque un amorçage du thyristor 16 qui devient passant avec une très faible résistivité pour évacuer l'énergie de la décharge L'évacuation de l'énergie est particulièrement efficace lorsqu'on adopte la configuration en anneau représentée à la figure 3 Le fait que la métallisation 29 recouvre la zone située entre le puits 21 et la cathode 23 du thyristor améliore encore l'évacuation de l'énergie par l'effet supplémentaire du transistor à effet de champ à oxyde épais ainsi créé entre le puits N et la cathode N+. La résistance 36 connectée entre le plot d'entrée et l'entrée de commande de grille sert à limiter l'augmentation de la tension sur le drain du transistor NMOS avant l'amorçage du thyristor. La caractéristique courant-tension d'un dispositif de protection selon l'invention est présentée à la figure 4, o les abscisses indiquent la tension U en volts entre le plot d'entrée 13 et la borne de masse 9, et o les ordonnées indiquent, en coordonnées logarithmiques, l'intensité I en ampères d'un courant injecté au niveau du plot d'entrée Ce relevé électrique a été obtenu en forçant une rampe de courant I, ce qui permet de mieux visualiser le déclen- chement du thyristor et son point de maintien comme indiqué sur la figure 4 respectivement par les points A et B Cette caractéristique montre que la surtension apparaissant sur le plot d'entrée n'excède pas 11 volts et qu'un courant de 100 m A peut être supporté par la structure sans dégradation. Lors d'une décharge électrostatique, le même mécanisme de protection par court-circuit est mis en oeuvre. Le dispositif selon l'invention convient particu- lièrement pour des circuits intégrés de type CMOS car cette technologie suppose déjà la formation de puits N dans un substrat P pour réaliser les transistors MOS complémentaires, de sorte que la réalisation du thyristor 16 ne nécessite pas une étape de procédé additionnelle pour réaliser le puits 21 Bien entendu, si le circuit comporte plusieurs plots d'entrée, on prévoira un dispositif de protection pour chaque plot d'entrée. REVENDICATIONS 1 Dispositif de protection contre les décharges électrostatiques pour un circuit intégré, le circuit intégré comportant un substrat ( 20) en semiconducteur dopé sur lequel est formé au moins un transistor MOS ( 7, 8) ayant son entrée de commande de grille ( 12) reliée à un plot d'entrée ( 13), le dispositif de protection ( 6) comprenant un tran- sistor MOS bloqué ( 14) formé sur le substrat et connecté entre ladite entrée de commande de grille ( 12) et une borne de référence ( 9) du circuit intégré, et étant caractérisé en ce qu'il comprend en outre un thyristor ( 16) formé sur le substrat et connecté entre le plot d'entrée ( 13) et la borne de référence ( 9), l'électrode de commande ( 26) de ce thyristor étant constituée par une zone du substrat ( 20) de telle sorte que le thyristor ( 16) puisse être amorcé par un courant de porteurs de charge produit dans le substrat par avalanche lorsqu'une élévation de tension se produit entre le substrat ( 20) et la borne ( 17) du transistor MOS bloqué ( 14) connectée à ladite entrée commande de grille ( 12). 2 Dispositif selon la revendication 1, caractérisé en ce que le substrat ( 20) est dopé avec des impuretés d'un premier type, en ce que le thyristor ( 16) comprend un puits ( 21) formé dans le substrat ( 20) et dopé avec un second type d'impuretés, une première électrode ( 22) constituée par une diffusion du premier type d'impuretés formée dans le puits ( 21) et connectée au plot d'entrée ( 13), et une seconde électrode ( 23) constituée par une diffusion du second type d'impuretés formée dans le substrat ( 20) et connectée à la borne de référence ( 9), en ce que le transistor MOS bloqué ( 14) comprend une grille ( 19) reliée à la borne de réfé- rence ( 9), une première électrode ( 17) constituée par une diffusion du second type d'impuretés formée dans le substrat ( 20) et connectée à l'entrée de commande de grille ( 12), et une seconde électrode ( 18) constituée par une diffusion du second type d'impuretés formée dans le substrat ( 20) et connectée à la borne de référence ( 9), et en ce que la seconde électrode ( 23) du thyristor est située entre le puits ( 21) et la première électrode ( 17) du transistor MOS bloqué. 3 Dispositif selon la revendication 2, caractérisé en ce qu'une diffusion ( 24) du second type d'impuretés est formée dans le puits ( 21) du thyristor et connectée au plot d'entrée ( 13). 4 Dispositif selon la revendication 2 ou 3, caractérisé en ce qu'une diffusion ( 27) du premier type d'impuretés est formée dans le substrat ( 20) et reliée à la borne de référence ( 9), le puits ( 21) du thyristor étant situé entre cette diffusion ( 27) du premier type d'impuretés et le transistor MOS bloqué ( 14). Dispositif selon l'une quelconque des revendications 2 à 4, caractérisé par une métallisation ( 29) connectée au plot d'entrée ( 13), cette métallisation étant en contact avec la première électrode ( 22) du thyristor ( 16) et recouvrant sensiblement toute la région située entre les première et seconde électrodes ( 22, 23) du thyristor. 6 Dispositif selon l'une quelconque des revendi- cations 2 à 5, caractérisé par une résistance ( 36) connectée entre le plot d'entrée ( 13) et l'entrée de commande de grille ( 12). 7 Dispositif selon la revendication 6, caractérisé en ce que ladite résistance ( 36) est constituée par une zone du puits ( 21) du thyristor. 8 Dispositif selon l'une quelconque des revendications 2 à 7, caractérisé en ce que le transistor MOS bloqué ( 14) et le thyristor ( 16) ont un agencement général en anneau sur le substrat ( 20). 9 Dispositif selon la revendication 8, caractérisé en ce que le transistor MOS bloqué ( 14) occupe la partie centrale de l'agencement en anneau.