FR 2688904 A1 19930924 FR 9205286 A 19920429 La présente invention concerne un dispositif à semi-conducteur et, en particulier, un circuit de génération d'une tension de référence d'un dispositif à semi-conducteur. Des circuits de génération d'une tension de référence sont largement utilisés dans des dispositifs de conversion numérique/analogique (N/A) à semi- conducteur et un circuit de génération d'une tension de référence indépendante des variations de la température et du procédé de fabrication devient progressivement nécessaire dans les circuits intégrés MOS Par conséquent, on a conçu un circuit à tension constante utilisant un transistor bipolaire ou un circuit utilisant la différence de tension de seuil d'un transistor MOS du type à enrichissement ou à appauvrissement Ces circuits usuels peuvent réduire la variation d'une tension de référence provoquée par les variations de la température et du procédé de fabrication mais nécessitent un traitement additionnel. De plus, la dissipation de puissance dans un tel circuit de génération d'une tension de référence devient très importante. La figure 1 illustre un exemple d'un circuit de génération d'une tension de référence selon une _ \ ___ _ _ r-', t montée entre une source de tension Vcc et une tension de référence Vref, est raccordée à une diode composée de plusieurs transistors PMOS entre la tension de référence Vref et la masse Vss Alors, comme la tension de référence Vref est proportionnelle à la tension de seuil Vt d'un transistor MOS, la tension de référence Vref fluctue selon les variations d'une tension de seuil de transistor MOS dues aux variations de la température et du Drocédé de fabrication. technique usuelle Sur la figure 2, le circuit comprend une résistance R montée entre une source de tension Vcc et une tension de référence Vref, une diode MOS composée d'un transistor PMOS ayant une électrode de source raccordée à une tension de référence Vref et une électrode de porte connectée à son électrode de drain, ainsi qu'un transistor NMOS ayant une électrode de drain raccordée à l'électrode de drain de la diode MOS et une électrode de porte connectée à la tension de référence Vref ainsi qu'une électrode de source connectée à la masse Vss Par conséquent, le circuit génère une tension de référence Vref utilisant la boucle de rétroaction par le transistor NMOS, circuit dans lequel la tension de référence Vref est constituée par la somme de la tension de seuil Vt du transistor PMOS et la chute de tension dans le transistor NMOS Si la température monte et si alors la tension de référence Vref chute, la résistance du transistor NMOS augmente par rapport à la chute de tension, élevant ainsi la tension de référence Vref Cependant, la valeur de la tension de référence Vref varie sensiblement selon les variations de la tension de la source de tension. Ainsi, un objet de la présente invention est un circuit de génération d'une tension de référence d'un dispositif à semi- conducteur insensible aux variations de la température et du procédé de fabrication. Un autre objet de la présente invention est un circuit de génération d'une tension de référence d'un dispositif à semi-conducteur insensible aux variations d'une tension de source de tension. Pour atteindre l'objet de la présente invention, le circuit de génération d'une tension de référence comprend: un moyen de génération d'un courant de référence; un moyen -de génération d'une tension de référence pour générer une tension de référence constituée par le produit du courant de référence et de la résistance d'un moyen résistif par montage du moyen résistif entre la borne de sortie du moyen de génération de la tension de référence et la masse, le moyen résistif étant constitué par le montage en série d'une diode MOS et d'un transistor MOS commandés par la tension de référence et un circuit à miroir de courant pour entrer le courant proportionnel au courant de référence, généré à partir du moyen de génération du courant de référence dans le moyen de génération de la tension de référence. Le circuit de génération d'une tension de référence, de la présente invention rend insensible la tension de référence aux variations de la température et du procédé de fabrication. Les susdits objets et d'autres avantages de la présente invention seront mieux compris à l'aide de la description détaillée du mode de réalisation préféré de la présente invention en référence aux dessins annexés sur lesquels: la figure 1 illustre un exemple d'un circuit de génération d'une tension de référence d'un dispositif usuel à semi- conducteur; la figure 2 illustre un autre exemple d'un circuit de génération d'une tension de référence d'un dispositif usuel à semi- conducteur; la figure 3 est un schéma de circuit d'un circuit de génération d'une tension de référence d'un dispositif à semi- conducteur selon la présente invention et 4 2688904 la figure 4 est une courbe représentant les variations d'un courant de référence par rapport à une source de puissance du circuit de génération de tension de référence selon la présente invention. En référence à la figure 3, un circuit de génération d'une tension de référence selon la présente invention comprend: un circuit de génération de courant de référence 10 pour la génération d'un courant de référence insensible aux variations de la température et du procédé et constitué d'un transistor PMOS MP 4 dont l'électrode de source est raccordée à la tension d'une source de puissance Vcc et dont l'électrode de porte est raccordée à la masse, d'un transistor NMOS MN 3 dont l'électrode de drain est raccordée à l'électrode de drain du transistor PMOS MP 4 et dont l'électrode de source est raccordée à la masse, d'un transistor NMOS MN 2 dont l'électrode de porte est raccordée à l'électrode de drain du transistor NMOS MN 3 et dont l'électrode de source est raccordée à l'électrode de porte du transistor NMOS MN 3, d'une résistance Ri raccordée à l'électrode source du transistor NMOS MN 2 et d'un transistor NMOS MN 4 dont l'électrode de drain est raccordée à la résistance Ri et dont les électrodes de source et de porte sont l'une et l'autre raccordées à la masse; un miroir de courant 20 pour appliquer une symétrie de miroir au courant de référence, miroir constitué par un transistor PMOS M Pl dont l'électrode de source est raccordée à une tension de source de tension et dont les électrodes de porte et de drain sont raccordées à l'électrode de drain du transistor NMOS MN 2 et par un transistor PMOS NP 2 dont l'électrode de source est raccordée à la tension de la source de tension et dont l'électrode de porte est raccordée à l'électrode de gâchette du transistor PMOS M Pl et 2688904 un circuit de génération d'une tension de référence 30 constitué par un transistor PMOS MP 3 dont l'électrode de source est raccordée à l'électrode de drain du transistor PMOS MP 2, à un substrat et à un noeud de sortie de la tension de référence, dont les électrodes de porte et de drain sont interconnectées et un transistor NMOS MNI dont l'électrode de drain est raccordée à l'électrode de drain du transistor PMOS MP 3, dont l'électrode de porte est raccordée au noeud de sortie et dont l'électrode de source est raccordée à la masse. Dans le circuit illustré sur la figure 3, le courant de référence Iref peut être représenté par la formule suivante: Iref= (Vt MN 3 Vt MN 4) /R 1 o l"Vt MU 3 " et "Vt,,4 " désignent les tensions de seuil des transistors NMOS respectifs MN 3 et MN 4. Dans l'équation ci-dessus, le courant de référence Iref est proportionnel à la différence de tension de seuil des transistors NMOS MN 3 et MN 4. Ainsi, Iref est insensible aux variations de la température et du procédé et est indépendant de la tension de la source de tension. Lorsque le courant de référence Iref traverse le miroir de courant 20, une tension de référence Vref est déterminée par le courant de référence Iref indépendamment de la tension de source de tension De même, la tension de référence Vref est déterminée par la somme des tensions de seuil du transistor PMOS MP 3 et du transistor NMOS MN 1. La figure 4 représente le courant de référence en fonction de la tension de la source de tension du circuit de génération du courant de référence, figure sur laquelle on peut noter que le 6 2688904 courant augmente linéairement jusqu'à 2 volts mais qu'un courant constant est généré ensuite. De plus, les variations de la tension de référence selon la température du circuit de génération de tension de référence selon la présente invention sont comme suit: Par conséquent, le circuit de génération de tension de référence selon la présente invention est insensible aux variations de la température et du procédé et est indépendant des variations de la tension de source de tension De plus, un masquage spécial ou un traitement additionnel n'est pas nécessaire. température art antérieur présente invention (OC) (V) (V) -5 1,4725 1,3965 + 25 1,4006 1,3972 + 50 1,3396 1,3968 + 100 1,2198 1,3905 7 2688904 REVENDICATIONS 1) Circuit de génération de tension de référence comprenant: un moyen ( 10) pour la génération d'un courant de référence Iref; un moyen de génération d'une tension de référence ( 30) pour générer une tension de référence (Vref) constituée par le produit dudit courant de référence et de la résistance d'un moyen résistif par montage dudit moyen résistif entre la borne de sortie dudit moyen de génération de tension de référence ( 30) et la masse, ledit moyen résistif étant constitué par le montage en série d'une diode MOS et d'un transistor MOS commandés par ladite tension de référence et un circuit de miroir de courant ( 20) pour générer un courant proportionnel audit courant de référence généré par ledit moyen de génération de courant de référence ( 30) vers ledit moyen de génération de tension de référence ( 30). 2) Circuit de génération de tension de référence selon la revendication 1, dans lequel ladite diode MOS est constituée par un premier transistor PMOS (MP 3) dont les électrodes de porte et de drain sont interconnectées et dont la source et le substrat sont raccordés en commun à ladite tension de référence. 3) Circuit de génération de tension de référence selon la revendication 2, dans lequel ledit transistor MOS est un premier transistor NMOS (M Nl) dont l'électrode de porte est raccordée à ladite tension de référence, dont l'électrode de drain est raccordée à ladite électrode de drain dudit premier transistor PMOS (MP 3) et dont l'électrode de source est raccordée à la masse. 4) Circuit de génération de tension de référence selon la revendication 1, dans lequel ledit circuit de miroir de courant ( 20) permet à un courant plus faible que ledit courant de référence dudit circuit de génération de courant de référence ( 10) de traverser ledit circuit de génération de tension de référence ( 30) selon les caractéristiques des transistors formant ledit circuit de miroir de courant. ) Circuit de génération de tension de référence selon l'une quelconque des revendications 2 et 4, dans lequel ledit circuit de miroir de courant comprend: un second transistor PMOS (MP 1) dont l'électrode de source est raccordée à ladite tension de source de tension et dont l'électrode de drain est montée en commun avec l'électrode de porte et un troisième transistor PMOS (MP 2) dont l'électrode de source est raccordée à ladite tension de source de tension, dont l'électrode de porte est raccordée à l'électrode de porte dudit second transistor PMOS (MP 1) et dont l'électrode de drain est raccordée à l'électrode de source dudit premier transistor PMOS (MP 3). 6) Circuit de génération de tension de référence selon la revendication 5, dans lequel ledit circuit de génération du courant de référence ( 10) comprend un quatrième transistor PMOS (MP 4) dont l'électrode de source est raccordée à ladite tension de source de tension et dont l'électrode de porte est raccordée à la masse; un second transistor NMOS (MN 3) dont l'électrode de drain est raccordée à l'électrode de drain dudit quatrième transistor PMOS (MP 1) et dont l'électrode de source est raccordée à la masse; un troisième transistor NMOS (MN 2) dont l'électrode de drain est raccordée à l'électrode de drain dudit second transistor PMOS (MP 1) dudit circuit de miroir de courant, dont l'électrode de porte est 9 2688904 raccordée à l'électrode de drain dudit second transistor NMOS (MN 3) et dont l'électrode de source est raccordée à l'électrode de porte dudit second transistor NMOS; une résistance (R 1) raccordée à l'électrode de source dudit troisième transistor NMOS (MN 2) et un quatrième transistor NMOS (MN 4) dont les électrodes de source et de porte sont l'une et l'autre raccordées à la masse et dont l'électrode de drain est raccordée à ladite résistance (Rl). 7) Circuit de génération de tension de référence comprenant un moyen de génération d'une tension de référence ( 30) recevant un courant constant de référence Iref et générant une tension de référence constituée par le produit dudit courant de référence et de la résistance du moyen résistif par montage dudit moyen résistif entre la borne de sortie dudit moyen de génération de tension de référence et la masse, ledit moyen résistif étant constitué par le montage en série d'une diode MOS et d'un transistor MOS commandés par ladite tension de référence. 8) Circuit de génération de tension de référence selon la revendication 7, dans lequel ladite diode MOS est un transistor PMOS (MP 3) dont les électrodes de porte et de drain sont interconnectées et dont la source et le substrat sont raccordés en commun à ladite tension de référence. 9) Circuit de génération de tension de référence selon la revendication 7, dans lequel ledit transistor MOS (M Nl) est un transistor NMOS dont l'électrode de porte est raccordée à ladite tension de référence, dont l'électrode de drain est raccordée à l'électrode de drain dudit transistor PMOS et dont l'électrode de source est raccordée à la masse.