FR 2692072 A1 19931210 FR 9206871 A 19920605 La présente invention concerne une bascule bistable à commande de réinitialisation. L'invention s'applique notamment à une bascule à retard (bascule D) réalisée en technologie CMOS (métal- oxyde semi-conducteur complémentaire) Une telle bascule comporte habituellement un étage maître et un étage esclave cadencés par des signaux d'horloge décalés. Chaque étage est constitué par une cellule de mémorisation comportant deux portes logiques montées en parallèle, l'une de ces deux portes étant montée en rétroaction par rapport à l'autre pour assurer la fonction de mémorisation Pour compenser les courants de fuite et assurer ainsi la stabilité de l'information mémorisée, la porte logique montée en rétroaction est réalisée à partir de transistors MOS à canal résistif, c'est-à-dire comportant un canal et une grille relativement longs Ces transistors à canal résistif occupent une surface importante sur un circuit intégré, et on cherche donc en général à réduire leur nombre pour obtenir les fonctionnalités recherchées avec un circuit compact. La réinitialisation de la bascule D doit s'opérer simultanément sur les deux étages à partir d'un même signal de commande Classiquement, l'étage maître comporte une porte NON ET montée en rétroaction par rapport à une porte inverseuse, et la réinitialisation de cet étage maître est assurée par l'une des entrées de cette porte NON ET recevant le signal de commande de réinitialisation actif à l'état 0 Cette porte NON ET nécessite quatre transistors MOS à canal résistif et est donc relativement encombrante en termes de surface de circuit intégré En outre, il est nécessaire de compléter cette porte NON ET par d'autres éléments logiques destinés à éviter les conflits d'écriture à l'entrée de la porte inverseuse. Au vu de ce qui précède, le but de la présente invention est de proposer une bascule bistable, notamment du type à retard, occupant une surface réduite, afin d'augmenter la densité d'implantation d'un circuit intégré comprenant des bascules de ce type. Suivant l'invention, ce but est atteint par une bascule bistable comprenant au moins une borne d'entrée, une borne de sortie, une borne de commande de réinitialisation et une cellule de mémorisation, dans laquelle la cellule de mémorisation comprend un premier inverseur ayant une entrée pouvant recevoir un signal d'écriture dépendant d'un signal d'entrée fourni à la borne d'entrée et une sortie, caractérisée en ce que la cellule de mémorisation comprend un second inverseur ayant une entrée reliée à la sortie du premier inverseur et une sortie reliée à l'entrée du premier inverseur, et en ce que la bascule comprend en outre un premier commutateur commandé par un signal de réinitialisation pour relier sélectivement l'entrée du premier inverseur à une borne de référence de la bascule et imposer ainsi un état logique déterminé à l'entrée du premier inverseur lorsque le signal de réinitialisation est à un état actif, et un second commutateur commandé par le signal de réinitialisation et disposé pour empêcher que l'entrée du premier inverseur puisse recevoir un signal d'écriture à un état logique inverse dudit état déterminé lorsque le signal de réinitialisation est à son état actif. Ainsi, la porte logique montée en rétroaction dans la cellule de mémorisation est un inverseur qui ne nécessite typiquement que deux transistors à canal résistif La bascule a donc un encombrement en surface inférieur à celui des bascules classiques La fonction de réinitialisation est réalisée par les deux commutateurs, le premier imposant la réinitialisation de la cellule tandis aue le second empêche les conflits de signaux à l'entrée du premier inverseur. D'autres particularités et avantages de la présente invention apparaîtront dans la description détaillée ci-après d'un exemple de réalisation préféré et non limitatif, lue conjointement au dessin annexé dans lequel l'unique figure représente un schéma électrique d'une bascule selon l'invention. La figure illustre une bascule à retard (bascule D) à commande de réinitialisation réalisée selon l'invention Les entrées et sorties de cette bascule sont les suivantes: borne de référence 1 recevant la tension d'alimentation positive VDD du circuit représentative de l'état logique 1; borne de référence 2 recevant la tension de la masse VSS représentative de l'état logique O; borne d'entrée 3 recevant le signal binaire d'entrée D de la bascule; borne de sortie 4 délivrant le signal binaire de sortie Q de la bascule; borne de commande de réinitialisation 5 recevant un signal binaire de réinitialisation NRESET actif à l'état logique O; bornes d'horloge maître l Oa, l Ob recevant respectivement un signal d'horloge maître HM et l'inverse logique NHM de ce signal d'horloge maître; et bornes d'horloge esclave 16 a, 16 b recevant respectivement un signal d'horloge esclave HE et l'inverse logique NHE de ce signal d'horloge esclave. La bascule comprend un étage maître 6 et un étage esclave 17 constitués chacun par une cellule de mémorisation L'entrée de l'étage maître 6 est reliée à la borne d'entrée 3 de la bascule par l'intermédiaire d'une porte 9 et d'un interrupteur 10 La -sortie de l'étage maître 6 est reliée à l'entrée de l'étage esclave 17 par l'intermédiaire d'un interrupteur 16 La sortie de l'étage esclave 17 est reliée à la borne de sortie 4 de la bascule par l'intermédiaire d'un inverseur 20. La porte 9, dont la structure sera détaillée plus loin, produit un signal d'écriture qui est l'inverse logique du signal d'entrée D et, dans certaines conditions, transmet ce signal d'écriture vers l'interrupteur 10 L'interrupteur 10 est constitué de façon classique par un transistor MOS à canal N dont la grille reçoit le signal d'horloge maître HM et par un transistor MOS à canal p dont la grille reçoit le signal d'horloge maître inversé NHM, ces deux transistors étant montés avec leurs canaux en parallèle L'interrupteur 10 est donc ouvert lorsque HM = O et fermé lorsque HM = 1. La cellule de mémorisation 6 formant l'étage maître comprend un premier inverseur 7 dont l'entrée est reliée à l'interrupteur 10 et un second inverseur 8 dont l'entrée est reliée à la sortie du premier inverseur 7 et dont la sortie est reliée à l'entrée du premier inverseur 7 Comme expliqué précédemment, le second inverseur 8 monté en rétroaction est constitué de façon classique par des transistors MOS à canal résistif pour compenser les courants de fuite dans la cellule 6. La sortie du premier inverseur 7 est en outre reliée à l'interrupteur 16 qui est du même type que l'interrupteur 10 avec un transistor MOS à canal N dont la grille reçoit le signal d'horloge esclave HE et un transistor MOS à canal p dont la grille reçoit le signal d'horloge esclave inversé NHE L'interrupteur 16 est donc ouvert lorsque HE = O et fermé lorsque HE = 1. L'étage esclave 17 est constitué par une cellule de mémorisation comprenant classiquement une porte NON ET 18 ayant une première entrée reliée à l'interrupteur 16, une seconde entrée reliée à la borne de commande de réinitialisation 5 et une sortie reliée à la borne de sortie 4 de la bascule par l'intermédiaire de l'inverseur 20 L'étage esclave 17 comprend en outre un inverseur 19 monté en rétroaction par rapport à la porte NON ET 18 avec son entrée reliée à la sortie de la porte NON ET 18 et sa sortie reliée à la première entrée de la porte NON ET 18 L'inverseur 19 est constitué par des transistors MOS à canal résistif pour compenser les courants de fuite dans l'étage esclave 17. Les signaux d'horloge maître et esclave HM, HE sont des signaux de même fréquence, décalés temporellement pour assurer le fonctionnement en maître- esclave des deux étages 6, 17, et non recouvrants à l'état haut pour éviter tout problème de transparence de la bascule Typiquement, le signal d'horloge maître HM peut avoir un rapport cyclique de 0,5 et le signal d'horloge esclave HE peut être l'inverse logique de ce signal HM. La réinitialisation de l'étage esclave 17 est effectuée par l'intermédiaire de la seconde entrée de la porte NON ET 18 Lorsque le signal de réinitialisation est actif (NRESET = 0), l'étage esclave 17 est à l'état 1 sur sa sortie et le signal de sortie Q est réinitialisé à l'état 0 Cet état de l'étage esclave 17 se maintient jusqu'à ce que la commande de réinitialisation disparaisse et qu'un signal à l'état 1 parvienne à la première entrée de la porte NON ET 18 par l'intermédiaire de;l'interrupteur 16. Pour la réinitialisation simultanée de l'étage maître 6, la bascule comprend un premier commutateur 14 constitué, dans l'exemple représenté, par un transistor à effet de champ MOS à canal p 14 dont la grille est reliée à la borne de commande de réinitialisation 5 Le canal du transistor 14 est monté entre la borne de référence 1 à la tension VDD et l'entrée du premier inverseur 7 de l'étage maître 6 Lorsque NRESET est à l'état actif, le commutateur 14 est fermé et l'état logique 1 est imposé à l'entrée de l'inverseur 7, de sorte que la sortie de l'étage maître 6 est réinitialisée à l'état 0. La bascule comprend en outre un second commutateur 13 disposé pour empêcher que l'entrée du premier inverseur 7 puisse recevoir un signal d'écriture à l'état logique O inverse de celui imposé par le premier commutateur 14 lorsque le signal de réinitialisation NRESET est actif Dans l'exemple représenté, le second commutateur 13 est un transistor à effet de champ MOS à canal N inclus dans la porte 9, dont la grille est reliée à la borne de commande de réinitialisation 5. La porte 9 comprend, outre le second commutateur 13, deux transistors à effet de champ MOS de polarités différentes 11, 12 dont les grilles respectives sont reliées à la borne d'entrée 3 de la bascule Le transistor MOS à canal p 11 a sa source reliée à la borne de référence 1 à la tension VDD et son drain relié à l'interrupteur 10 Le transistor MOS à canal N 12 a son canal monté en série avec celui du transistor 13 formant le second commutateur entre la borne de référence 2 à la tension VSS et l'interrupteur 10 Dans l'exemple représenté, le transistor à canal N 12 a son drain relié à la borne de référence 2 et sa source reliée au drain du transistor-commutateur 13 dont la source est reliée à l'interrupteur 10 On observe qu'en faisant abstraction du commutateur 13, la porte 9 a la structure classique d'un inverseur CMOS Le signal d'écriture pouvant être adressé à l'entrée de l'étage maître 6 lorsque l'interrupteur 10 est fermé est l'inverse du signal d'entrée D Toutefois, lors d'une commande de réinitialisation, le commutateur 13 est ouvert (NRESET = 0), ce qui empêche la transmission d'un signal d'écriture à l'état O qui pourrait créer un conflit de données à l'entrée de l'inverseur 7 et occasionner un court- circuit entre les bornes de référence 1, 2. La bascule à retard représentée à la figure a une compacité optimale car elle utilise un nombre minimum de transistors à canal résistif qui sont des composants élémentaires encombrants en surface En comparaison avec une bascule sans commande de réinitialisation, l'ajout de cette commande ne nécessite, dans l'exemple préféré, que deux transistors supplémentaires (les commutateurs 13 et 14) qui ne sont pas à canal résistif. Bien qu'on ait décrit l'invention en référence à un exemple préféré, on comprendra que cet exemple n'est pas limitatif et que diverses variantes peuvent lui être apportées sans sortir du cadre de l'invention. Ainsi, une bascule à un seul étage peut incorporer l'invention, qui n'est pas limitée à une bascule D à deux étages fonctionnant en mode ma tre- esclave Par ailleurs, l'invention n'est évidemment pas limitée à l'agencement particulier des composants logiques représentés à la figure Par exemple, le signal d'écriture adressé à l'entrée de la cellule de mémorisation 6 peut, en variante, être égal au signal d'entrée D non inversé, le second commutateur 13 étant alors simplement interposé pour empêcher la transmission de ce signal D lorsque le signal de commande de réinitialisation est actif. REVENDICATIONS 1 Bascule bistable comprenant au moins une borne d'entrée ( 3), une borne de sortie ( 4), une borne de commande de réinitialisation ( 5) et une cellule de mémorisation ( 6), dans laquelle la cellule de mémorisation ( 6) comprend un premier inverseur ( 7) ayant une entrée pouvant recevoir un signal d'écriture dépendant d'un signal d'entrée (D) fourni à la borne d'entrée ( 3) et une sortie, caractérisée en ce que la cellule de mémorisation ( 6) comprend un second inverseur ( 8) ayant une entrée reliée à la sortie du premier inverseur ( 7) et une sortie reliée à l'entrée du premier inverseur ( 7), et en ce que la bascule comprend en outre un premier commutateur ( 14) commandé par un signal de réinitialisation (NRESET) pour relier sélectivement l'entrée du premier inverseur ( 7) à une borne de référence ( 1) de la bascule et imposer ainsi un état logique déterminé à l'entrée du premier inverseur ( 7) lorsque le signal de réinitialisation (NRESET) est à un état actif, et un second commutateur ( 13) commandé par le signal de réinitialisation (NRESET) et disposé pour empêcher que l'entrée du premier inverseur ( 7) puisse recevoir un signal d'écriture à un état logique inverse dudit état déterminé lorsque le signal de réinitialisation (NRESET) est à son état actif. 2 Bascule conforme à la revendication 1, caractérisée en ce que le premier commutateur est un transistor à effet de champ ( 14) dont la grille est reliée à la borne de commande de réinitialisation ( 5) et dont le canal est monté entre l'entrée du premier inverseur ( 7) et ladite borne de référence ( 1). 3 Bascule conforme à l'une des revendications 1 ou 2, caractérisé en ce que le second commutateur est un transistor à effet de champ ( 13) dont la grille est reliée à la borne de commande de réinitialisation ( 5), en ce que la borne d'entrée ( 3) est reliée aux grilles de deux transistors à effet de champ de polarités différentes ( 11, 12) agencés pour former le signal d'écriture par inversion du signal d'entrée (D), et en ce que le canal du transistor à effet de champ ( 13) formant le second commutateur est monté en série avec le canal d'un de ces deux transistors à effet de champ de polarités différentes ( 12) pour empêcher la transmission du signal d'écriture lorsque le signal de réinitialisation (NRESET) est à son état actif. 4 Bascule conforme à l'une des revendications 1 à 3, caractérisée en ce que le premier commutateur ( 14) et le second commutateur ( 13) sont deux transistors à effet de champ de polarités différentes dont les grilles respectives sont reliées à la borne de commande de réinitialisation ( 5). Bascule conforme à l'une des revendications 1 à 4, formant une bascule à retard, caractérisée en ce que ladite cellule de mémorisation ( 6) forme un étage maître de la bascule à retard, l'entrée du premier inverseur ( 7) étant reliée à un premier interrupteur ( 10) commandé par des premiers signaux d'horloge (HM, NHM), et en ce que la bascule à retard comprend en outre un étage esclave ( 17) comprenant une porte NON ET ( 18) avant une première entrée reliée à la sortie du premier inverseur ( 7) par l'intermédiaire d'un second interrupteur ( 16) commandé par des seconds signaux d'horloge (HE, NHE) décalés temporellement par rapport aux premiers signaux d'horloge (HM, NHM), une seconde entrée reliée à la borne de commande de réinitialisation ( 5) et une sortie reliée à la borne de sortie ( 4) de la bascule, et un inverseur ( 19) ayant une entrée reliée à la sortie de la porte NON ET ( 18) et une sortie reliée à la première entrée de la porte NON ET ( 18).