FR 2695224 A1 19940304 FR 9310430 A 19930901 :1 SYNTHETISEUR LOGIQUE La présente invention concerne un synthétiseur logique qui est destiné à produire une liste de réseau qui contient une information concernant des éléments logiques consistant en macro-cellules, et qui est conçu de façon à mettre l'accent sur la simplicité de l'implantation et sur les connexions entre les éléments logiques. La figure 12 est un schéma synoptique montrant une architecture d'un synthétiseur logique de l'art antérieur Comme le montre la figure 12, une description de fonctions logiques qui définit des conditions de connexions logiques et qui provient d'un fichier de description de fonctions 5, est chargée dans un synthé- tiseur logique 1 Le fichier de description de fonctions 5 est un fichier qui contient une description de fonctions logiques dans laquelle des fonctions de circuit du synthé- tiseur logique que l'utilisateur désire sont décrites en- langage HDL (Hardware Description Language). Le synthétiseur logique convertit la description de fonctions logiques qui est reçue à partir du fichier de description de fonctions 5 en une logique correspondant à des fonctions ET, OU, etc, et il comprime en outre la logique pour fournir la formule logique optimale DI à une unité d'optimisation 2. L'unité d'optimisation 2 reçoit la formule logique Dl et des exigences de restriction D 7 concernant une propriété de circuit désirée par l'utilisateur, qui sontdécritesdans un fichier d'exigences de restriction 7. On appelle ici propriété de circuit une propriété concer- nant la vitesse de fonctionnement, l'aire du circuit,lacon- sommation, etc Dans le but d'obtenir la propriété de circuit satisfaisant les exigences de restriction D 7, l'unité d'optimisation utilise des macro-cellules qui sont enregistrées dans une bibliothèque de macro-cellules, et elle produit une liste de réseau D 2 pour mettre en oeuvre la formule logique Dl, de façon à l'émettre vers une unité de régulation de sortance 3 Les macro-cellules sont des blocs fonctionnels logiques qui sont désignés et enregis- trés à l'avance par l'utilisateur dans la bibliothèque de macro-cellules 6 La liste de réseau D 2 définit une infor- mation concernant des éléments logiques constitués par les macro-cellules, et une information concernant des conne- xions entre eux L'unité de régulation de sortance 3 reçoit la liste de réseau D 2 et chaque macro-cellule dans la liste de réseau D 2, elle change la liste de réseau D 2 de façon à satisfaire des exigences de restriction de sortance qui sont enregistrées dans la bibliothèque de macro-cellules 6, et elle émet une liste de réseau D 3 vers une unité de régulation de conditions temporelles 4. Après avoir reçu la liste de réseau D 3, l'unité de régulation de conditions temporelles 4, qui est simi- laire à l'unité de régulation de sortance 3, régule les conditions temporelles correspondant à un temps d'établis- sement et un temps de maintien d'une bascule, de façon à changer la liste de réseau D 3 et à produire une liste de réseau finale D 4. Sur la base de la liste de réseau D 4, une unité d'implantation existante effectue une procédure d'implan- tation (interconnexion d'implantation) pour des macro- cellules, et un circuit logique consistant en macro- cellules est ainsi fabriqué. La figure 13 est un schéma montrant un exemple d'implantation de macrocellules qui est basé sur une liste de réseau produite par le synthétiseur logique de l'art antérieur (une liste qui équivaut à la liste de réseau D 4 sur la figure 1) Comme représenté sur la figure 13, un train (d'implantation) de macro-cellules 8 (qui est constitué ici par des trains 8 a, 8 b et 8 c) contient des macro-cellules 10 ( 10 a à 10 c, 10 d à 10 f, 10 g à l Oi) qui sont disposées dans les trains respectifs. Les macro-cellules 10 b et 10 d ont leurs traver- sées respectives Ilb et lld, et aucune des macro-cellules restantes n'a une traversée 11 On appelle "traversée" une région de traversée d'interconnexion qui s'étend dans une macro-cellule. Des régions d'interconnexion 9 a et 9 b sont établies entre les trains de macro-cellules respectifs 8 a, 8 b et 8 b, 8 c, et des interconnexions de connexion de cellules 12 ( 12 a à 12 d ici) sont en outre établies dans les régions d'interconnexion 9, pour réaliser une conne- xion entre des macro-cellules 10 séparées. Dans la conception et la définition de la struc- ture d'un circuit combinatoire, le synthétiseur logique de l'art antérieur utilisera probablement, dans de nombreux cas, des macro-cellules ayant un petit nombre de traver- sées, ou aucune traversée, du fait qu'il produit une liste de réseau en mettant l'accent sur l'optimisation de l'aire occupée par les circuits et de la vitesse de fonctionne- ment Il est donc probable que le synthétiseur logique de l'art antérieur produira une liste de réseau exigeant un faible nombre total de traversées. Lorsque la structure d'un circuit logique est définie sur la base d'une liste de réseau exigeant d'avoir un faible nombre total de traversées, des interconnexions connectant des cellules, qui sont formées avec un chemin détourné dans les régions d'interconnexion 9, augmentent en nombre, comme c'est le cas pour une interconnexion connectant des cellules, 12 c, qui est connectée entre les macro-cellules l Ob et 10 h sur la figure 13 Ceci a pour conséquence une charge d'interconnexion élevée, avec des effets nuisibles tels que l'absence des propriétés de retard désirées, etc; dans le cas le plus défavorable, il apparaît le problème qui consiste en ce que des intercon- nexions sont laissées non connectées, et il est impossible de réaliser l'implantation. Le synthétiseur logique de l'art antérieur présente donc l'inconvénient consistant en ce qu'il ne produit pas une liste de réseau qui convient pour une procédure d'implantation. Conformément à l'invention, un synthétiseur logique comprend des moyens d'application de description de fonctions logiques, qui sont destinés à appliquer une description de fonctions logiques qui définit des condi- tions de connexions logiques; des moyens de génération de liste de réseau qui reçoivent la description de fonctions logiques de façon à générer une liste de réseau qui définit une information d'éléments, concernant des éléments logiques constitués par des macro-cellules, et une information de connexion concernant des connexions de ces éléments, sur la base de la description de fonctions logiques; et des moyens de simplification d'implantation qui reçoivent la liste de réseau, qui évaluent comme étant BONNE ou MAUVAISE une aptitude à l'implantation d'un circuit logique constitué par les macro- cellules qui sont définies dans la lise de réseau, sur la base d'une réfé- rence prédéterminée, et qui remplacent les macro-cellules définies par la liste de réseau par d'autres macro- cellules, sans changer la logique de l'ensemble du circuit logique, lorsque l'aptitude à l'implantation est évaluée comme étant MAUVAISE, de façon à produire une liste de réseau d'après laquelle l'aptitude à l'implantation est évaluée comme étant BONNE. Il est préférable que les moyens de simplifica- tion d'implantation comprennent des moyens d'évaluation d'aptitude à l'implantation qui reçoivent la liste de réseau et qui calculent une valeur d'évaluation liée au nombre de traversées du circuit logique qui est constitué par les macro-cellules définies par la liste de réseau, pour évaluer l'aptitude à l'implantation comme étant BONNE ou MAUVAISE, sur la base de la valeur d'évaluation; et des moyens de remplacement de macro-cellules, recevant une liste de réseau MAUVAISE, conformément à laquelle l'apti- tude à l'implantation est évaluée comme étant MAUVAISE par les moyens d'évaluation d'aptitude à l'implantation, et remplaçant les macrocellules définies par la liste de réseau MAUVAISE par d'autres macrocellules, sans changer la logique du circuit logique d'ensemble, de façon à produire une liste de réseau conformément à laquelle l'aptitude à l'implantation est évaluée comme étant BONNE. Il est préférable que la valeur d'évaluation soit un rapport entre le nombre total de traversées, FN, de toutes les macro-cellules qui sont définies par la liste de réseauetlenombre totaldebroches d'entrée, PN 1, de tous les éléments logiques définis par la liste de réseau, c'est-à-dire (FN/PN 1); et que les moyens d'évalua- tion d'aptitude à l'implantation évaluent l'aptitude à l'implantation comme étant BONNE lorsque le rapport (FN/PN 1) est supérieur ou égal à une valeur spécifiée, ou comme étant MAUVAISE lorsqu'il est inférieur à la valeur spécifiée. Il est préférable que chacune des macro-cellules soit réalisée sous la forme d'une combinaison de paires de transistors; que la valeur d'évaluation soit un rapport de la différence entre le nombre total de paires de transis- tors, TN, de toutes les macro-cellules qui sont définies par la liste de réseau, et le nombre total de broches d'entrée/sortie, PNO 1, de tous les éléments logiques qui sont définis par la liste de réseau, c'est-à-dire (TN - PN 01), au nombre total de broches d'entrée, PN 1, de tous les éléments logiques qui sont définis par la liste de réseau, c'est-à-dire d'évaluation d'aptitude à l'implantation évaluent l'apti- tude à l'implantation comme étant BONNE lorsque le rapport ((TN PN 01)/PN 1) est supérieur ou égal à une valeur spécifiée, ou comme étant MAUVAISE lorsqu'il est inférieur à la valeur spécifiée. Il est préférable que chacune des macro-cellules soient réalisée sous la forme d'une combinaison de paires de transistors, dans laquelle un nombre spécifié de paires de transistors est défini comme étant une seule porte de circuit; que la valeur d'évaluation soit un rapport du nombre total de portes de circuits, GN, de toutes les macro-cellules qui sont définies par la liste de réseau, au nombre total de broches d'entrée, PN 1, de tous les éléments logiques qui sont définis par la liste de réseau, c'est-à-dire (GN/PN 1); et que les moyens d'évaluation d'aptitude à l'implantation évaluent l'aptitude à l'implantation comme étant BONNE lorsque le rapport (GN/PN 1) est supérieur ou égal à une valeur spécifiée, ou comme étant MAUVAISE lorsqu'il est inférieur à la valeur spécifiée. Il est préférable que le remplacement des macro- cellules par les moyens de remplacement de macro-cellules soit un processus consistant à déterminer une macro- cellule qui doit être remplacée, et à remplacer la macro- cellule par une macro-cellule ayant un plus grand nombre de traversées. Il est préférable que les moyens de remplacement de macro-cellules comprennent des moyens de détermination de macro-cellules remplacées qui prévoient la configuration optimale de macro-cellules sur la base de la liste de réseau, pour déterminer la macro-cellule à remplacer à chaque intervalle de macro-cellules spécifié dans une rangée des macro- cellules disposées dans la configuration optimale prévue. Il est préférable que le synthétiseur logique comprenne en outre une bibliothèque de macro-cellules dans laquelle est enregistrée une information concernant des détails de macro-cellules qui comprennent au moins le nombre de traversées des macro-cellules; que les moyens d'évaluation d'aptitude à l'implantation se réfèrent à la bibliothèque de macro-cellules pour trouver la valeur d'évaluation; et que les moyens de remplacement de macro- cellules se réfèrent à la bibliothèque de macro-cellules pour effectuer le remplacement des macro-cellules. Il est préférable que la bibliothèque de macro- cellules contienne une information enregistrée concernant diverses macrocellules dont la fonction logique et la propriété de circuit sont identiques, et qui ne diffèrent que par le nombre de traversées; et que le remplacement des macro-cellules par les moyens de remplacement de macro-cellules soit un processus qui consiste à remplacer la macro-cellule devant être remplacée, par une macro- cellule ayant une fonction logique et une propriété de circuit identiques, et ayant seulement un plus grand nombre de traversées. Il est préférable que la bibliothèque de macro- cellules contienne une information enregistrée concernant diverses macrocellules ayant une fonction logique identique et qui diffèrent par le nombre de traversées; et que le remplacement des macro-cellules par les moyens de remplacement de macro-cellules soit un processus qui consiste à remplacer la macro-cellule devant être rempla- cée, par une macro-cellule ayant la même fonction logique et ayant un plus grand nombre de traversées. Il est préférable que la bibliothèque de macro- cellules contienne une information enregistrée concernant diverses macrocellules qui diffèrent en ce qui concerne la fonction logique et le nombre de traversées; et que le remplacement des macro-cellules par les moyens de rempla- cement de macro-cellules soit un processus qui consiste à remplacer la macro-cellule devant être remplacée, par une macro-cellule ayant une fonction logique différente et ayant un plus grand nombre de traversées, sans changer la logique de l'ensemble du circuit logique qui est défini par la liste de réseau. Il est préférable que la propriété de circuit soit une propriété comprenant une vitesse de fonctionne- ment, une aire occupée et une consommation, concernant chaque élément logique formé par des macro-cellules. Il est préférable que les moyens de génération de liste de réseau comprennent des moyens de génération de formule logique qui reçoivent la description de fonc- tions logiques pour produire une formule logique basée sur la description de fonctions logiques; et des moyens de production de liste de réseau, recevant la formule logique et se référant à la bibliothèque de macro-cellules pour produire une liste de réseau basée sur la formule logique, de façon que la propriété de circuit, une condition de sortance et une condition temporelle satisfassent leurs exigences spécifiées respectives. Les moyens de simplification d'implantation du synthétiseur logique qui sont définis dans la revendica- tion 1 de la présente invention reçoivent une liste de réseau qui est générée par les moyens de génération de liste de réseau, ils évaluent comme étant BONNE ou MAUVAISE une aptitude à l'implantation d'un circuit logique constitué par des macro-cellules exigées par la liste de réseau, sur la base d'une référence spécifiée, ils remplacent des macro-cellules par d'autres, sans changer la logique du circuit logique d'ensemble, lorsque l'aptitude à l'implantation est évaluée comme étant MAUVAISE, et ils produisent une liste de réseau conformé- ment à laquelle l'aptitude à l'implantation est évaluée comme étant BONNE Ainsi, même si la liste de réseau qui est généréepar les moyens de génération de liste de réseau n'est pas bonne, une liste de réseau qui est produite par les moyens de simplification d'implantation est toujours corrigée pour donner une bonne liste, conformément à laquelle l'aptitude à l'implantation est bonne. Plus précisément, les moyens d'évaluation d'aptitude à l'implantation qui sont définis dans la revendication 2 évaluent l'aptitude à l'implantation comme étant BONNE ou MAUVAISE sur la base d'une valeur d'évalua- tion qui est liée au nombre de traversées d'un circuit logique constitué par des macro-cellules qui sont exigées par la liste de réseau On utilise la valeur d'évaluation du fait que lorsque le nombre de traversées est plus grand, un processus d'interconnexion qui fait partie d'une procédure d'implantation devient plus simple. Encore plus précisément, comme défini dans la revendication 3, on utilise pour la valeur d'évaluation un rapport du nombre total de traversées de toutes les macro- cellules exigées par la liste de réseau, FN, au nombre total de broches d'entrée de tous les éléments logiques qui sont exigés par la liste de réseau, PN 1, c'est-à-dire (FN/PN 1) On utilise la valeur d'évaluation du fait qu'une simplification de l'implantation exige un nombre accru de traversées, puisqu'une augmentation du nombre total de broches d'entrée, PN 1, augmente de façon correspondante le nombre d'interconnexions pour les unités d'entrée. Un but de la présente invention est donc de procurer un synthétiseur logique qui produise une liste de réseau conformément à laquelle on peut simplifier une procédure d'implantation. D'autres buts, caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs La suite de la descrip- tion se réfère aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique qui illustre une architecture d'un synthétiseur logique d'un mode de réalisation préféré de l'invention; La figure 2 est un schéma synoptique qui illustre des détails d'une unité de simplification d'implantation de la figure 1; La figure 3 est un organigramme qui illustre le fonctionnement de l'unité de simplification d'implantation de la figure 1; La figure 4 est un schéma de circuit qui montre un exemple d'une liste de réseau qui est fournie à l'unité de simplification d'implantation de la figure 1; La figure 5 est un schéma qui illustre un exemple de formation de la liste de réseau de la figure 4; La figure 6 est un schéma qui illustre un exemple de configuration d'une macro-cellule constituant une porte NON-ET à deux entrées; La figure 7 est un schéma qui illustre un exemple de configuration d'une porte NON-ET à deux entrées; La figure 8 est un schéma qui illustre un exemple de configuration d'une porte ET à deux entrées; La figure 9 est un schéma de circuit qui illustre un exemple dans lequel des macro-cellules sont remplacées par d'autres; La figure 10 est un schéma de circuit qui illustre un exemple dans lequel des macro-cellules sont remplacées par d'autres; La figure 11 est un schéma qui illustre un exemple d'implantation basée sur une liste de réseau qui est générée dans le synthétiseur logique de la figure 1; il La figure 12 est un schéma synoptique qui illustre une architecture d'un synthétiseur logique de l'art antérieur; et La figure 13 est un schéma montrant un exemple d'implantation d'une liste de réseau qui est générée dans le synthétiseur logique de la figure 12. La figure 1 est un schéma synoptique illustrant une architecture d'un synthétiseur logique d'un mode de réalisation préféré de l'invention Comme indiqué sur la figure 1, une unité de régulation de conditions tempo- relles est suivie par une unité de simplification d'implantation 13, qui est nouvellement incorporée à la suite de l'unité de régulation de conditions temporelles. L'unité de simplification d'implantation 13 travaille sur une liste de réseau D 4 qui est reçue de l'unité de régula- tion de conditions temporelles 4, pour évaluer une apti- tude à l'implantation dans la liste de réseau D 4 Si l'aptitude à l'implantation n'est pas bonne, l'unité de simplification d'implantation se réfère à une macro- cellule qui est enregistrée dans une bibliothèque de macro-cellules, et elle remplace la macro-cellule pour changer la liste de réseau D 4, de façon à pouvoir obtenir une liste de réseau D 13 ayant une bonne aptitude à l'implantation Les autres composants sont similaires à ceux qui sont représentés sur la figure 12, et leur description est donc omise. La figure 2 est un schéma synoptique qui illustre la structure interne de l'unité de simplification d'implantation 13 L'unité de simplification d'implanta- tion 13 comprend une unité d'évaluation de nombre de traversées 14 et une unité de remplacement de macro- cellules 15. A la réception d'une liste de réseau D 3, l'unité d'évaluation de nombre de traversées 14 se réfère à la bibliothèque de macro-cellules 6 pour calculer le nombre total de traversées, FN, et pour évaluer une aptitude à l'implantation, bonne ou mauvaise, sur la base du nombre total de traversées FN Dans le cas o l'aptitude est BONNE, l'unité d'évaluation de nombre de traversées 14 produit la liste de réseau D 3, absolument inchangée, sous la forme d'une liste de réseau D 13, tandis que dans le cas d'une évaluation MAUVAISE, l'unité d'évaluation fournit la liste de réseau D 3 à l'unité de remplacement de macro- cellules 15. L'unité de remplacement de macro-cellules 15 remplace la macro-cellule ayant un petit nombre (y compris 0) de traversées par une macro-cellule ayant un plus grand nombre de traversées, jusqu'à ce que le nombre total de traversées, FN, pour lequel une évaluation BONNE peut être obtenue, soit atteint dans la liste de réseau D 3, de manière à changer la liste de réseau D 3, et ensuite l'unité de remplacement produit pour la liste de réseau D 13 une liste de réseau D 15 ayant une bonne aptitude à l'implantation. A ce moment, une unité de détermination de macro-cellules remplacée 16, qui est contenue dans l'unité de remplacement de macro-cellules 15, détermine une macro- cellule à remplacer par une autre cellule ayant un plus grand nombre de traversées. La figure 3 est un organigramme qui illustre le traitement dans l'unité de simplification d'implantation 13 La figure 4 est un schéma de circuit montrant un exemple de la liste de réseau D 3. Comme représenté sur la figure 4, la liste de réseau D 3 comprend une information d'éléments concernant des éléments logiques 31 à 36, et une information de connexion relative à ces éléments L'information d'élé- ments concernant chacun des éléments logiques 31 à 36 comprend l'information logique relative à la fonction ET, OU, etc, et des symboles d'identification de macro- cellules constituant des éléments logiques Par exemple, bien qu'une porte-NON-ET 31 et une porte NON-ET 35 aient la même information logique, elles n'utilisent pas néces- sairement les mêmes sortes de macro-cellules; elles utili- sent quelquefois des macro-cellules qui diffèrent mutuel- lement en ce qui concerne la propriété de circuit et le nombre de traversées Dans ce cas, la porte NON-ET 31 a des symboles d'identification de macro-cellule qui diffè- rent de ceux de la porte NON-ET 35 La propriété de circuit qui est mentionnée ici est une propriété concer- nant les possibilités d'attaque, la vitesse de fonctionne- ment, l'aire du circuit,la consommationetc L'information de circuit concernant la propriété de circuit, le nombre de traversées, etc, est enregistrée dans la bibliothèque de macro-cellules 6 en correspondance avec les symboles d'identification de macro-cellule. Ainsi, on peut obtenir le nombre de broches d'entrée de chaque élément logique au moyen de l'informa- tion de connexion qui est contenue dans la liste de réseau D 3, et on peut obtenir le nombre de traversées de chaque élément logique en se référant à la bibliothèque de macro- cellules 6, sur la base des symboles d'identification de macro-cellule dans la liste de réseau D 3. On décrira le traitement de l'unité de simplifi- cation d'implantation 13 en se référant à la figure 3. En premier lieu, à l'Etape Si, l'unité d'évalua- tion de nombre de traversées 14 détermine le nombre total de traversées, FN, de toutes les macro-cellules dans la liste de réseau D 3, sur la base de la liste de réseau D 3 et de la bibliothèque de macro-cellules 6, et elle déter- mine le nombre total de broches d'entrée, PN 1, de tous les éléments logiques dans la liste de réseau D 3. Ensuite, la valeur d'évaluation A est déterminée conformément à la formule suivante: = (nombre total de traversées, FN)/(nombre total de broches d'entrée, PN 1) ( 1) Comme on peut le voir, la raison pour laquelle on utilise le nombre total de broches d'entrée, PN 1, pour le dénominateur d'une fraction qui exprime la valeur d'évaluation à, consiste en ce que plus le nombre total de broches d'entrée, PN 1, est grand, plus le nombre total de traversées, FN, doit être grand pour atteindre une bonne aptitude à l'implantation, du fait que le nombre total de broches d'entrée de tous les éléments logiques dans la liste de réseau D 3 équivaut au nombre total de mailles à connecter. Ensuite, à l'Etape 52, l'unité d'évaluation de nombre de traversées 14 compare la valeur d'évaluation t avec un coefficient de comparaison O (qui est une cons- tante) Si AÄ O passe à l'Etape 53. A l'Etape 53, l'unité de détermination de macro- cellule remplacée 16 dans l'unité de remplacement de macro-cellule 15, détermine une macro-cellule à remplacer par une autre ayant un plus grand nombre de traversées On décrira en détail, dans le contexte de la liste de réseau D 3 qui est représentée sur la figure 4, une procédure de détermination mentionnée ci-dessus. Dans le cas de la liste de réseau D 3 qui est représentée sur la figure 4, si les éléments logiques 31 à 36 sont formés par des macro- cellules respectives 81 à 86, les macro-cellules 81 à 86 sont efficacement disposées de façon adjacente les unes aux autres dans un train de cellules 80, comme représenté sur la figure 5, du fait de conditions de connexions d'entrée/sortie des éléments logiqies 31 à 36. En tenant compte de ceci, on peut estimer que dans un dispositif correspondant à une implantation exis- tante, les macro-cellules 81 à 86 sont probablement disposées de la manière qui est représentée sur la figure Dans ces conditions, dans un circuit correspondant par exemple à la liste de réseau D 3, lorsque trois traversées supplémentaires doivent être ajoutées dans le train de cellules 80 pour obtenir une bonne aptitude à l'implanta- tion, on détermine que les macro-cellules 81, 83 et 85 doivent être remplacées Ceci vient du fait que l'intro- duction de traversées à des intervalles de macro-cellules appropriés est bien meilleure en ce qui concerne l'effica- cité des interconnexions, que la formation de traversées entre des macro-cellules adjacentes. Ainsi, l'unité de détermination de macro-cellule remplacée 16 dans l'unitéde remplacement de macro-cellule , estime la configuration optimale de macro-cellules sur la base de la liste de réseau D 3, et elle détermine ensuite les macro-cellules à remplacer par d'autres, de façon que les macro-cellules dans une configuration estimée puissent être remplacées par celles ayant un plus grand nombre de traversées, à des intervalles de macro- cellules appropriés. A l'Etape 54, l'unité de remplacement de macro- cellule 15 remplace les macro-cellules qui ont été déter- minées comme devant être remplacées par d'autres, par l'unité de détermination de macro-cellule remplacée 16, et ces macro-cellules sont remplacées par celles qui ont un plus grand nombre de traversées On décrira en détail ci-dessous le remplacement de macro-cellules. Les figures 6 et 7 sont des schémas qui illus- trent un modèle d'une macro-cellule qui constitue une porte NON-ET à deux entrées Sur les figures 6 et 7, les références 24 et 24 ' désignent des macro-cellules qui constituent respectivement des portes NON-ET La macro- cellule 24 utilise trois paires de transistors, T Pl à TP 3, dans chacune desquelles un transistor formé dans une région Tl et un transistor formé dans une région T 2 sont associés, de façon à constituer une porte NON-ET De façon similaire, la macro-cellule 24 ' utilise trois paires de transistors T Pl à TP 3 pour constituer une porte NON-ET, et elle comprend en outre une paire de transistors, TP 4, n'ayant aucune fonction logique. On notera que la macro-cellule 24 ' diffère de la macro-cellule 24 simplement par le fait qu'elle comprend la paire de transistors supplémentaire TP 4, mais ses éléments logiques et sa propriété de circuit sont exacte- ment les mêmes que ceux de la macro-cellule 24. La référence 28 désigne une électrode de grille des transistors, la référence 26 désigne des interconne- xions qui sont destinées à former une porte NON-ET (mais l'interconnexion 26 dans la paire de transistors TP 4 n'est pas utilisée pour former la porte NON-ET), et la référence 27 désigne une région de formation de traversée De plus, la référence 29 désigne une couche d'interconnexion de source d'alimentation et la référence 30 désigne une couche d'interconnexion de masse. Bien que ceci ne soit pas représenté en détail, la porte NON-ET à deux entrées de la macro-cellule 24 ou 24 ' ayant la structure mentionnée ci-dessus, comprend les paires de transistors T Pl et TP 2, ayant deux broches d'entrée A et B à leurs entrées de grilles respectives et la paire de transistors TP 3 ayant une broche de sortie Y à sa sortie de drain. * On réalise l'interconnexion d'une macro-cellule en utilisant habituellement des première et seconde inter- connexions qui sont formées dans des couches mutuellement différentes; on utilise la première interconnexion pour effectuer l'interconnexion dans la macro-cellule 24 (ou 24 '), tandis qu'on utilise la seconde interconnexion pour effectuer l'interconnexion avec les broches d'entrée A et B et avec la broche de sortie Y On utilise également la seconde interconnexion pour effectuer l'interconnexion de passage des traversées. Ainsi, les paires de transistors T Pl à TP 3 dans la macro-cellule 24 et les paires de transistors T Pl à TP 3 dans la macro-cellule 24 ' utilisent les première et seconde interconnexions, et par conséquent il n'y a pas de place pour former des traversées en utilisant la seconde interconnexion Au contraire, la paire de transistors TP 4 dans la macro-cellule 24 ' n'a pas besoin de broches d'entrée et de sortie, et du fait que les interconnexions internes 26 ' avec l'interconnexion de source d'alimenta- tion 29 et l'interconnexion de masse 30 sont formées par la première interconnexion, on peut former les traversées avec la seconde interconnexion. Pour les raisons ci-dessus, lorsque la macro- cellule 24 (nombre de traversées = 0) qui constitue la porte NON-ET représentée sur la figure 6 est celle qui doit être remplacée, la macrocellule 24 est remplacée par la macro-cellule 24 ' (nombre de traversées = 1) sur la figure 7, dans le but d'augmenter le nombre de traversées. De cette manière, une macro-cellule qui est déterminée comme devant être remplacée, est remplacée par une autre macro-cellule ayant une structure identique, mais comportant une région de traversée supplémentaire, de façon que le remplacement d'une macro-cellule puisse être effectué en augmentant seulement le nombre de traversées, sans changer une propriété de circuit telle que la capacité d'attaque, le retard, des exigences, etc, ainsi qu'un élément logique qui est constitué par la macro- cellule. Cependant, la macro-cellule qui comporte seule- ment la région de traversée supplémentaire n'est générale- ment pas utilisée et doit être formée spécialement. Il existe habituellement plusieurs sortes de macro-cellules constituant le même élément logique, du fait de la nécessité de diverses propriétés de circuit, et les diverses macro-cellules diffèrent généralement les unes des autres en ce qui concerne le nombre de traver- sées Par conséquent, une macro-cellule à remplacer peut être remplacée par une macro-cellule ayant un plus grand nombre de traversées, mais constituant un élément logique identique Dans ce cas, bien qu'il y ait l'inconvénient qui consiste en ce que la propriété de circuit est changée, il n'est pas nécessaire de former spécialement une macro- cellule dans laquelle seule une région de traversée est incorporée en supplément. De plus, en général, une porte ET à deux entrées contient plus de paires de transistors qu'une porte NON-ET à deux entrées, et par conséquent le nombre de traversées est augmenté La figure 8 est un schéma qui illustre un exemple de macro-cellule constituant une porte ET à deux entrées. Comme représenté sur la figure 8, la porte ET à deux entrées est constituée par quatre paires de transis- tors, T Pl à TP 4, dans chacune desquelles un transistor formé dans une région Tl et un transistor formé dans une région T 2 sont associés La référence 28 désigne une électrode de grille d'un transistor, la référence 26 désigne une interconnexion pour former la porte ET, la référence 29 désigne une couche d'interconnexion de source d'alimentation, et la référence 30 désigne une couche d'interconnexion de masse. Bien qu'elle ne soit pas représentée en détail, la structure de porte ET à deux entrées mentionnée ci- dessus comporte deux broches d'entrée A et B à une entrée de grille de chacune des paires de transistors T Pl et TP 2, et elle comporte une broche de sortie Y à une sortie de drain de la paire de transistors TP 4 Par conséquent, la paire de transistors TP 3 n'a aucune broche d'entrée et de sortie En outre, chaque interconnexion 26 connectée à la paire de transistors TP 3 est formée par la première inter- connexion Du fait qu'il n'y a pas d'effet nuisible si la seconde interconnexion est formée dans une région de formation de la paire de transistors TP 3, une traversée est formée dans cette région. Si la porte NON-ET à deux entrées qui est repré- sentée sur la figure 6 est une macro-cellule à remplacer par une autre, on peut utiliser la caractéristique mentionnée ci-dessus pour remplacer une macro-cellule en remplaçant la porte NON-ET à deux entrées par la porte ET à deux entrées ayant un plus grand nombre de traversées, sans changer la logique du circuit complet. A titre d'exemple, la figure 9 montre une variante simple dans laquelle des portes NON-ET 31 et 32 représentées sur la figure 4 sont respectivement rempla- cées par des portes ET 41 et 42 Les références 47 et 48 sur la figure 9 désignent un inverseur Cependant, le fait d'incorporer nouvellement les inverseurs 47 et 48 dans la structure qui est représentée sur la figure 9 conduit à augmenter de deux le nombre total de broches d'entrée PN 1 Pour remédier à cette situation, les inver- seurs 47, 48 et une porte NON-OU 33 (qui sont tous entou- rés par une ligne en pointillés), sont remplacés par une seule porte ET 43 Finalement, comme représenté sur la figure 10, les portes NON-ET 31, 32 et la porte NON-OU 33 sont remplacées respectivement par les portes ET 41, 42 et 43, sans changer le nombre total des broches d'entrée, PN 1. De cette manière, une macro-cellule à remplacer peut être remplacée par une macro-cellule ayant un plus grand nombre de traversées et une logique différente, sans changer la logique du circuit complet. Comme on l'a décrit, la liste de réseau D 13 qui est produite par l'unité de simplification d'implantation 13 contient toujours le nombre total de traversées à un niveau auquel une aptitude à l'implantation reçoit une évaluation BONNE C'est la raison pour laquelle une implantation efficace telle que celle qui est représentée sur la figure 11, peut être réalisée sans qu'une inter- connexion soit laissée non connectée, et sans qu'une interconnexion ne prenne un chemin détourné entre des cellules dans le cas o une unité d'implantation existante accomplit une procédure d'implantation basée sur la liste de réseau D 13 Sur la figure 11, des caractères alphanumé- riques 8 d à 8 f désignent des trains de macro-cellules, des caractères 9 c et 9 d désignent des régions d'interconne- xion, des caractères 10 j à 10 S désignent des macro- cellules, des caractères llj, 111, lin, llo et lir désignent des traversées, et des caractères 12 e à 12 g désignent des interconnexions entre cellules Bien que la valeur d'évaluation A qui est utilisée à l'Etape 52 soit désignée comme étant FN/PN 1, ceci n'est pas limitatif; elle peut par ailleurs être {(nombre total de paires de transistors, TN) (nombre total de broches d'entrée/sortie, PN 01)1/(nombre total de broches d'entrée, PN 1) Ceci est basé sur la propriété selon laquelle le nombre total de traversées, FN, est approximativement égal à la différence entre le nombre total de paires de transistors, TN, et le nombre total de broches d'entrée/sortie, PNO 1. On peut également prendre pour la valeur d'évaluation a (nombre de portes de circuit, GN)/(nombre total de broches d'entrée, PN 1) Une porte de circuit est formée par le nombre minimal de paires de transistors qui est nécessaire pour former un seul élément logique de base Par exemple, si l'élément logique de base est une porte NON-ET, trois paires de transistors forment une seule porte de circuit. Comme décrit ci-dessus, et conformément à la présente invention, des moyens de simplification d'implan- tation évaluent une aptitude à l'implantation dans un circuit logique constitué par des macro-cellules qui sont déterminées conformément à une liste de réseau, et ils déterminent si cette aptitude à l'implantation est BONNE ou MAUVAISE, et si l'évaluation indique que l'aptitude à l'implantation est MAUVAISE, les moyens de simplification d'implantation accomplissent une procédure pour remplacer des macro- cellules dans la liste de réseau par d'autres macro-cellules, sans changer la logique du circuit logique complet, de façon à produire une nouvelle liste de réseau conformément à laquelle l'aptitude à l'implantation reçoit l'évaluation BONNE, de façon qu'il soit toujours possible de produire une liste de réseau qui simplifie une procé- dure d'implantation. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1 Synthétiseur logique, caractérisé en ce qu'il comprend: des moyens d'application de description de fonctions logiques ( 5) destinés à appliquer une descrip- tion de fonctions logiques qui définit des conditions de connexions logiques; des moyens de génération de liste de réseau ( 1, 2, 3, 4) qui reçoivent la description de fonc- tions logiques de façon à générer une liste de réseau qui définit une information d'éléments concernant des éléments logiques constitués par des macro-cellules, et une infor- mation de connexion concernant des connexions de ces éléments, sur la base de la description de fonctions logiques; et des moyens de simplification d'implantation ( 13) qui reçoivent la liste de réseau, qui évaluent comme étant BONNE ou MAUVAISE une aptitude à l'implantation d'un circuit logique qui est constitué par les macro-cellules qui sont définies par la liste de réseau, en se basant sur une référence prédéterminée, et qui remplacent les macro- cellules définies par la liste de réseau par d'autres macro-cellules, sans changer la logique du circuit logique complet, lorsque l'aptitude à l'implantation est évaluée comme étant MAUVAISE, pour produire une liste de réseau conformément à laquelle l'aptitude à l'implantation est évaluée comme étant BONNE. 2 Synthétiseur logique selon la revendication 1, caractérisé en ce que les moyens de simplification d'implantation ( 13) comprennent: des moyens d'évaluation d'aptitude à l'implantation ( 14) qui reçoivent la liste de réseau, et qui calculent une valeur d'évaluation liée au nombre de traversées du circuit logique constitué par les macro-cellules qui sont définies par la liste de réseau, de façon à évaluer l'aptitude à l'implantation comme étant BONNE ou MAUVAISE, sur la base de la valeur d'évaluation précitée; et des moyens de remplacement de macro-cellule ( 15) qui reçoivent une liste de réseau MAUVAISE conformé- ment à laquelle l'aptitude à l'implantation est évaluée comme étant MAUVAISE par les moyens d'évaluation d'apti- tude à l'implantation ( 14), et qui remplacent les macro- cellules définies par la liste de réseau MAUVAISE, par d'autres macro-cellules, sans changer la logique du circuit logique complet, de façon à produire une liste de réseau conformément à laquelle l'aptitude à l'implantation est évaluée comme étant BONNE. 3 Synthétiseur logique selon la revendication 2, caractérisé en ce que la valeur d'évaluation est un rapport du nombre total de traversées, FN, de toutes les macro-cellules définies par la liste de réseau, au nombre total de broches d'entrée, PN 1, de tous les éléments logiques qui sont définis par la liste de réseau, c'est-à- dire (FN/PN 1); et les moyens d'évaluation d'aptitude à l'implantation ( 14) évaluent l'aptitude à l'implantation comme étant BONNE lorsque le rapport (FN/PN 1) est supé- rieur ou égal à une valeur spécifiée, ou comme étant MAUVAISE lorsque ce rapport est inférieur à la valeur spécifiée. 4 Synthétiseur logique selon la revendication 2, caractérisé en ce que chacune des macro-cellules est réalisée sous la forme d'une combinaison de paires de transistors (TP 1-TP 3); la valeur d'évaluation est un rapport de la différence entre le nombre total de paires de transistors, TN, de toutes les macro-cellules qui sont définies par la liste de réseau, et du nombre total de broches d'entrée/sortie, PNO 1, de tous les éléments logiques définis par la liste de réseau, c'est-à-dire (TN-PN 01), au nombre total de broches d'entrée, PN 1, de tous les éléments logiques définis par la liste de réseau, c'est-à-dire (TN PNO 1)/PN 1; et les moyens d'évaluation d'aptitude à l'implantation ( 14) évaluent l'aptitude à l'implantation comme étant BONNE lorsque le rapport ((TN - PN 01)/PN 1) est supérieur ou égal à une valeur spécifiée, ou comme étant MAUVAISE lorsque ce rapport est inférieur à la valeur spécifiée. Synthétiseur logique selon la revendication 2, caractérisé en ce que chacune des macro-cellules est réalisée sous la forme d'une combinaison de paires de transistors (TP 1-TP 3), dans laquelle un nombre spécifié de paires de transistors est défini comme une seule porte de circuit; la valeur d'évaluation est un rapport du nombre total de portes de circuit, GN, de toutes les macro- cellules qui sont définies par la liste de réseau, au nombre total de broches d'entrée, PN 1, de tous les éléments logiques qui sont définis par la liste de réseau, c'est-à-dire (GN/PN 1); et les moyens d'évaluation d'apti- tude à l'implantation ( 14) évaluent l'aptitude à l'implan- tation comme étant BONNE lorsque le rapport (GN/PN 1) est supérieur ou égal à une valeur spécifiée, ou comme étant MAUVAISE lorsqu'il est inférieur à la valeur spécifiée. 6 Synthétiseur logique selon la revendication 3, caractérisé en ce que le remplacement des macro- cellules par les moyens de remplacement de macro-cellule ( 15) est un processus qui consiste à déterminer une macro- cellule qui doit être remplacée, et à remplacer cette macro-cellule par une macro-cellule ayant un plus grand nombre de traversées. 7 Synthétiseur logique selon la revendication 6, caractérisé en ce que les moyens de remplacement de macro-cellule ( 15) comprennent des moyens de détermination de macro-cellule remplacée ( 16) qui prévoient la configu- ration optimale de macro-cellules sur la base de la liste de réseau, pour déterminer la macro-cellule à remplacer à chaque intervalle de macro-cellule spécifié dans une rangée des macro-cellules disposée selon la configuration optimale prévue. 8 Synthétiseur logique selon la revendication 7, caractérisé en ce qu'il comprend en outre une bibliothèque de macro-cellules ( 6) qui conserve une infor- mation enregistrée concernant des détails de macro- cellules qui contient au moins le nombre de traversées des macrocellules; les moyens d'évaluation d'aptitude à l'implantation ( 14) se réfèrent à la bibliothèque de macro-cellules ( 6) pour trouver la valeur d'évaluation; et les moyens de remplacement de macro-cellule ( 15) se réfèrent à la bibliothèque de macro-cellules ( 6) pour effectuer le remplacement des macro-cellules. 9 Synthétiseur logique selon la revendication 8, caractérisé en ce que la bibliothèque de macro-cellules conserve une information enregistrée concernant diverses macro-cellules identiques en ce qui concerne la fonction logique et la propriété de circuit, et qui ne diffèrent qu'en ce qui concerne le nombre de traversées; et le remplacement des macro-cellules par les moyens de rempla- cement de macro-cellule ( 15) est un processus qui consiste à remplacer la macro-cellule devant être remplacée, par une macro-cellule identique en ce qui concerne la fonction logique et la propriété de circuit, et ayant seulement un nombre plus élevé de traversées. Synthétiseur logique selon la revendication 8, caractérisé en ce que la bibliothèque de macro-cellules ( 6) conserve une information enregistrée concernant diverses macro-cellules qui sont identiques en ce qui concerne la fonction logique et qui diffèrent par le nombre de traversées; et le remplacement des macro- cellules par les moyens de remplacement de macro-cellule ( 15) est un processus qui consiste à remplacer la macro- cellule devant être remplacée, par une macro-cellule ayant une fonction logique identique et ayant un plus grand nombre de traversées. 11 Synthétiseur logique selon la revendication 8, caractérisé en ce que la bibliothèque de macro-cellules ( 6) conserve une information enregistrée concernant diverses macro-cellules qui diffèrent en ce qui concerne la fonction logique et le nombre de traversées; et le remplacement des macro-cellules par les moyens de rempla- cement de macro-cellule ( 15) est un processus qui consiste à remplacer la macro-cellule devant être remplacée, par une macro-cellule ayant une fonction logique différente et ayant un nombre plus élevé de traversées, sans changer la logique du circuit logique complet qui est défini par la liste de réseau. 12 Synthétiseur logique selon la revendication 9, caractérisé en ce que la propriété de circuit est une propriété qui comprend une vitesse de fonctionnement, une aire occupée et une corsommation de chaque élément logique constitué par des macro-cellules. 13 Synthétiseur logique selon la revendication 12, caractérisé en ce que les moyens de génération de liste de réseau comprennent: des moyens de génération de formule logique ( 1) qui reçoivent la description de fonc- tions logiques de façon à produire une formule logique basée sur la description de fonctions logiques; et des moyens de production de liste de réseau ( 2, 3, 4) qui reçoivent la formule logique et qui se réfèrent à la bibliothèque de macro-cellules ( 6) pour produire la liste de réseau sur la base de la formule logique, de façon que la propriété de circuit, une condition de sortance et une condition temporelle satisfassent leurs exigences spécifiées respectives.