FR 2696299 A1 19940401 FR 9311389 A 19930924 La présente invention concerne de façon générale un circuit de synthétiseur de fréquence à boucle à verrouillage de phase Plus particulièrement, la présente invention concerne un circuit de détection de 5 verrouillage de phase qui détermine si oui ou non la fréquence d'un signal de sortie est verrouillée en calculant la différence entre une fréquence de référence spécifique et la fréquence du signal de sortie. Récemment, des dispositifs de communication mobiles tels que des téléphones portables et que des téléphones mobiles etc ont été adoptés de plus en plus en tant que modes préférés de communication téléphonique mobile par le grand public Afin de15 répondre à la demande concernant une communication claire haute qualité, ces systèmes nécessitent une capacité d'accord de signal à vitesse élevée perfectionnée Cette exigence a reçu une réponse à ce jour au moyen de l'utilisation générale d'un circuit de synthétiseur de fréquence à boucle à verrouillage de phase Ce circuit de synthétiseur de fréquence à boucle à verrouillage de phase assure une précision de détection de signal de télécommunication en utilisant un circuit de verrouillage de phase de signal afin de25 minimiser autant que possible le temps de verrouillage de phase. La figure 1 représente un circuit de synthétiseur de fréquence à boucle à verrouillage de phase classique tel que celui que l'on peut trouver dans un dispositif30 de communication mobile Le circuit de synthétiseur de fréquence à boucle à verrouillage de phase inclut un diviseur de fréquence de référence 91, un pré- étalonneur 92, un diviseur de fréquence de comparaison 93, un comparateur de phase 94, une pompe de charge 95, un filtre passe-bas 96 et un oscillateur commandé en tension 97 Le diviseur de référence 91 divise une fréquence pré-établie d'un signal d'horloge CLK en provenance d'un oscillateur à quartz 98 et génère un signal de référence LDR. Le signal de référence généré LDR est émis en sortie sur le comparateur de phase 94 Des données de fréquence pré-établies DA et un signal de commutation de canal LE en provenance d'un circuit externe sont couplés sur le diviseur de comparaison 93 Le diviseur de comparaison 93 est muni d'un compteur de programme. Les données pré-établies DA sont écrites ou chargées sur le diviseur de comparaison 93 conformément au signal de canal d'entrée LE En outre, le diviseur de comparaison 93 divise un signal de sortie en provenance du pré-étalonneur 92 conformément aux données pré- établies DA et émet en sortie les données divisées sur le comparateur de phase 94 en tant que signal de comparaison LDP. Le comparateur de phase 94 compare la phase du signal de référence LDR à celle du signal de comparaison LDP Lorsque la phase du signal de référence LDR est en avance par rapport à la phase du signal de comparaison LDP, le comparateur de phase 94 émet en sortie un signal de différence de phase >R correspondant à la différence de phase, lequel est appliqué sur la pompe de charge 95. Dans le même temps, lorsque la phase du signal de comparaison LDP est en avance par rapport à la phase du signal de référence LDR, le comparateur de phase 94 émet en sortie un signal de comparaison de phase e P qui correspond également à la différence de phase sur l'entrée de la pompe de charge 95 La pompe de charge émet en sortie un signal de tension analogique en tant que signal de sortie "Do" conformément aux signaux de différence de phase e R et >P sur le filtre passe-bas 96. Le filtre passe-bas 96 lisse le signal de sortie Do en provenance de la pompe de charge 95 et ôte les composantes haute fréquence du signal Do Le filtre passe-bas 96 émet ensuite en sortie le signal traité sur l'oscillateur commandé en tension 97 en tant que signal de tension commandée VT L'oscillateur commandé en tension 97 émet en sortie un signal de sortie "fv" présentant une fréquence qui est proportionnelle à la tension du signal de tension commandée VT Ce signal de sortie "fv" est divisé par le rapport de division pré- établi au moyen du pré-étalonneur 92 Le signal divisé est pour finir appliqué en retour sur le diviseur de comparaison 93. Le circuit de synthétiseur de fréquence à boucle à verrouillage de phase fonctionne d'une façon telle que le signal de sortie "fv" en provenance de l'oscillateur commandé en tension 97 converge vers une fréquence spécifique établie conformément aux données pré- établies DA En d'autres termes, lorsqu'un signal de commutation de canal LE est couplé au diviseur de comparaison 93 tandis que le signal de sortie "fv" a été convergé jusqu'à la fréquence pré-établie, de nouvelles données DA sont écrites ou chargées sur le diviseur de comparaison 93 Le rapport de division est ensuite modifié conformément aux données nouvellement chargées DA de telle sorte qu'un nouveau signal de comparaison LDP soit émis en sortie depuis le diviseur de comparaison 93. Les phases du signal de référence LDR et du signal de comparaison LDP divergent en phase moyennant des signaux de différence de phase -R et e P émis en sortie depuis le comparateur de phase 94 sur la pompe de charge 95 La tension du signal de tension commandée VT est modifiée conformément à la modification de la tension du signal de sortie "Do" en provenance de la pompe de charge 95 Ainsi, le signal de sortie "fv" en provenance de l'oscillateur commandé en tension 97 converge jusqu'à une fréquence basée sur les données de fréquence nouvellement pré-établies DA. Compte tenu de la description de circuit produite ci-avant, une inquiétude critique quant au traitement du signal "fv" consiste à déterminer si oui ou non le signal "fv" a convergé jusqu'à une certaine fréquence basée sur les données pré-établies DA Afin de traiter cette inquiétude, le circuit de synthétiseur de fréquence à boucle à verrouillage de phase inclut un circuit de détection de verrouillage tel que par exemple représenté sur la figure 2 Le circuit de détection de verrouillage 80 inclut des bascules de données numériques 81 à 83, une porte ET 84 et un inverseur 85 Les signaux de différence de phase 4 R, TOP en provenance du comparateur de phase 94 représenté sur la figure 1 sont inversés pour former un signal de différence de phase "a" comme représenté sur la figure 2. Le signal de différence de phase inversé "a" est couplé à une borne d'entrée de données de la bascule de données numériques 81 Un signal d'horloge "i" en provenance du diviseur de référence 91 est couplé à une borne d'entrée d'horloge de la bascule de données numériques 81 Comme représenté sur la figure 3, la bascule de données numériques 81 maintient ou bloque un signal de différence de phase courant "a" en réponse à la montée du signal d'horloge "i" et le transmet en sortie en tant que signal de sortie "b" à la porte ET 84 Le signal de sortie "b" est couplé à la porte ET 84 en tant que signal de différence de phase "a" Lorsqu'à la fois le signal de différence de phase "a" et le signal de sortie "b" croissent jusqu'à un état logique haut, la porte ET 84 émet en sortie un signal "c" dans une bascule de données numériques 82 au niveau de l'étage suivant. Le signal de sortie "c" en provenance de la porte ET 84 est ensuite couplé à la borne d'entrée de données de la bascule de données numériques 82 tandis que le signal d'horloge "i" est couplé à une borne d'entrée d'horloge de la bascule de données numériques 82 Comme représenté sur la figure 3, la bascule de données numériques 82 inverse le signal de sortie "c" conformément à la montée du signal d'horloge "i", le bloque et le transmet en tant que signal de sortie "d" à la bascule de données numériques 83 au niveau de l'étage suivant. En d'autres termes, lorsque le signal de différence de phase "a" est à un niveau logique haut pendant une période temporelle plus longue que l'intervalle temporel séparant les montées de deux signaux d'horloge successifs "i", la bascule de données numériques 82 émet alors en sortie un signal logique de niveau bas en tant que signal de sortie "d" Lorsque le signal de différence de phase "a" est à un niveau logique haut et qu'il présente une largeur d'impulsion inférieure à l'intervalle temporel entre les montées de deux signaux d'horloge consécutifs "i", la bascule de données numériques 82 émet en sortie un signal de niveau logique haut en tant que signal de sortie "d". Le signal de sortie "d" est ensuite couplé à la borne d'entrée de données de la bascule de données numériques 83, le signal de différence de phase inversé "a" étant couplé à une borne d'entrée d'horloge au moyen d'un inverseur 85 Comme représenté sur la figure 3, la bascule de données numériques 83 bloque le signal de sortie "d" conformément au front descendant du signal de différence de phase "a" et l'émet en sortie en tant que signal de sortie LD En d'autres termes, lorsque le signal de différence de phase "a" chute jusqu'à un niveau logique bas pendant une durée correspondant à la période pendant laquelle le signal de sortie "d" est lui-même à un niveau logique bas, la bascule de données numériques 83 émet en sortie un signal de sortie de niveau logique bas LD. En outre, lorsque le signal de différence de phase "a" reste à un niveau haut pendant une période temporelle plus longue que la période temporelle séparant les montées de deux signaux d'horloge consécutifs "i", la bascule de données numériques 83 émet en sortie le signal LD à un niveau bas, lequel, comme représenté sur la figure 3, indique un état pour lequel la fréquence du signal de sortie "fv" est non verrouillée. Lorsque le signal de différence de phase "a" chute jusqu'à un niveau logique bas pendant une durée correspondant à la période pendant laquelle le signal de sortie "d" est à un niveau haut, la bascule de données numériques 83 émet en sortie un signal LD de niveau logique haut En d'autres termes, lorsqu'une largeur d'impulsion de niveau haut du signal de différence de phase "a" est inférieure à la période temporelle séparant les montées de deux signaux d'horloge consécutifs "i", la bascule de données numériques 83 émet en sortie un signal de sortie de niveau logique LD Le signal LD est à son tour indicatif d'un état pour lequel la fréquence du signal de sortie "fv"' est verrouillée. Par ailleurs, lorsque le signal de sortie LD est émis en sortie à un niveau logique bas depuis le circuit de détection d'horloge 80, le circuit de synthétiseur de fréquence à boucle à verrouillage de phase détermine que le signal de sortie "fv" est dans la condition non verrouillée C'est-à-dire que lorsque le signal LD est émis en sortie à un niveau logique haut, le circuit de synthétiseur de fréquence à boucle à verrouillage de phase détermine que le signal de sortie "fv" est dans la condition verrouillée. Malheureusement, les circuits de détection de verrouillage classiques tels que le type décrit ci- avant 80 détectent la condition verrouillée ou non verrouillée de la fréquence seulement pendant la période pendant laquelle le signal de différence de phase "a" est généré dans un état haut Pendant la période temporelle correspondant à la durée pendant laquelle le signal de différence de phase "a" est à un niveau haut, la détection d'une condition verrouillée est mise en oeuvre au moyen du circuit conformément au nombre de montées des signaux d'horloge "i". Par conséquent, afin d'augmenter la précision de détection pour détecter la condition verrouillée ou non verrouillée du signal de sortie "fv" en provenance du circuit de synthétiseur de fréquence à boucle à verrouillage de phase, le cycle des signaux d'horloge "i" doit être raccourci Cependant, une différence de phase peut exister entre les signaux LDP, LDR bien que le signal "fv" indique qu'une condition verrouillée existe même si de fait cette condition n'existe pas. Lorsque le cycle des signaux d'horloge "i" est établi de telle sorte qu'il est trop court, la condition non verrouillée peut être détectée de façon erronée même si la fréquence est verrouillée Par conséquent, il est difficile d'améliorer la précision de l'opération de détection de verrouillage du fait que ces circuits classiques utilisent des signaux de différence de phase OR, e P. Un objet essentiel de la présente invention consiste à proposer un circuit de synthétiseur de fréquence à boucle à verrouillage de phase qui permette de détecter une condition de phase verrouillée moyennant une précision élevée sans utiliser des signaux de différence de phase émis en sortie depuis un comparateur de phase. Afin d'atteindre l'objet mentionné ci-avant, un oscillateur commandé en tension entre un signal de tension commandée et émet en sortie un signal de sortie présentant une fréquence qui correspond à une tension du signal de tension commandée pour le circuit de synthétiseur de fréquence à boucle à verrouillage de phase selon la présente invention Un diviseur de fréquence de référence divise un signal d'horloge et émet en sortie le signal d'horloge divisé en tant que signal de référence Un circuit de diviseur de fréquence de comparaison divise le signal de sortie en provenance de l'oscillateur commandé en tension et émet en sortie le signal de sortie divisé en tant que signal de comparaison Un comparateur de phase détecte la différence de phase entre le signal de référence en10 provenance du comparateur de phase et le signal de comparaison et il émet en sortie un signal de différence de phase. Une pompe de charge émet en sortie un signal de tension conformément au signal de différence de phase émis en sortie depuis le comparateur de phase Un filtre passe-bas lisse le signal de tension émis en sortie depuis la pompe de charge et ôte les composantes haute fréquence du signal de tension commandée puis émet en sortie le signal de tension sur l'oscillateur commandé en tension Un circuit de comparaison et de détection de fréquence compare la différence en fréquences entre le signal de référence et le signal de comparaison et émet en sortie un signal de détection de verrouillage qui indique une fréquence verrouillée seulement lorsque la différence en fréquences est dans une plage de valeurs prédéterminées. Les caractéristiques de la présente invention qui sont considérées comme étant nouvelles sont mises en exergue avec leurs particularités dans ce qui suit. L'invention ainsi que ses objets et que ses avantages sera mieux comprise par report à la description qui suit du mode de réalisation particulier, description que l'on lira en relation avec les dessins annexés parmi lesquels: la figure 1 est un schéma fonctionnel qui représente un circuit de synthétiseur de fréquence à boucle à verrouillage de phase classique; la figure 2 est un schéma fonctionnel qui représente un circuit de détection de condition de phase verrouillée classique; la figure 3 est un schéma de forme d'onde qui représente les opérations mises en oeuvre au moyen du circuit de détection de condition de phase verrouillée classique; la figure 4 est un schéma fonctionnel d'un circuit de synthétiseur de fréquence à boucle à verrouillage de phase d'un mode de réalisation selon la présente invention; la figure 5 est un schéma de circuit qui représente une section de comparaison de fréquence d'un premier comparateur de fréquence; la figure 6 est un schéma de circuit qui représente une section de comparaison de fréquence d'un second comparateur de fréquence; la figure 7 est un schéma de forme d'onde qui représente les opérations mises en oeuvre par la section de comparaison de fréquence du premier comparateur de fréquence; la figure 8 est un schéma de forme d'onde qui représente les opérations mises en oeuvre par la section de comparaison de fréquence du second comparateur de fréquence; la figure 9 est un schéma de circuit d'une section de détection de différence en fréquences du premier comparateur de fréquence; la figure 10 est un schéma de circuit d'une section de détection de différence en fréquences du second comparateur de fréquence; la figure il est un schéma de forme d'onde qui représente les opérations mises en oeuvre par la section de détection de différence en fréquences du premier comparateur de fréquence; la figure 12 est un schéma de forme d'onde qui représente l'opération mise en oeuvre par la section de détection de différence en fréquences du second comparateur de fréquence; la figure 13 est un schéma de circuit d'un circuit de détermination; la figure 14 est un schéma de forme d'onde qui représente les opérations mises en oeuvre par le circuit de détermination; la figure 15 est un schéma de circuit d'une pompe de charge; la figure 16 est un schéma de forme d'onde qui représente les opérations lorsque la fréquence pré- établie est augmentée; la figure 17 est un schéma de forme d'onde qui représente les opérations lorsque la fréquence pré- établie est diminuée; et la figure 18 est un schéma de forme d'onde qui représente la modification d'un signal de sortie en provenance du synthétiseur de fréquence à boucle à verrouillage de phase lorsque la fréquence pré-établie est modifiée. Un mode de réalisation particulier d'un circuit de synthétiseur de fréquence à boucle à verrouillage de phase selon la présente invention est décrit Une boucle à verrouillage de phase typique est un circuit à retour négatif en fréquence qui peut être conçu pour maintenir une fréquence d'un signal de sortie à une fréquence pré-établie Un circuit 20 représenté sur la figure 4 comporte une telle boucle à verrouillage de phase La fréquence d'un signal d'horloge CLK en provenance d'un oscillateur à quartz 22 et la fréquence d'un signal de sortie "fv" en provenance d'un oscillateur commandé en tension 26 sont respectivement divisées puis les phases des deux signaux sont comparées l'une à l'autre Un signal de retour "Do" est généré par une première pompe de charge contenue dans la boucle à verrouillage de phase en réponse à la comparaison La fréquence du signal de sortie "fv" il converge jusqu'à la fréquence pré-établie en réponse au signal "Do". Le circuit 20 du mode de réalisation inclut en outre un premier circuit de comparaison de fréquence 31 A qui compare directement la fréquence d'un signal de référence LDR généré à partir du signal d'horloge CLK à celle du signal de sortie "fv" Le circuit 20 inclut également un second circuit de comparaison de fréquence 31 B qui compare directement la fréquence d'un signal LDP résultant du signal de sortie "fv" à celle du signal d'horloge Sur la base de la comparaison effectuée par les deux circuits 31 A, 31 B, un circuit de détermination 52 provoque le fonctionnement d'une seconde pompe de charge 68 en coopération avec la première pompe de charge 28 contenue dans la boucle- à verrouillage de phase, d'o l'accélération de la convergence de la fréquence du signal de sortie jusqu'à la fréquence pré-établie La figure 4 représente un circuit de synthétiseur de fréquence à boucle à20 verrouillage de phase 20 de ce mode de réalisation Un signal d'horloge CLK présentant une fréquence pré- établie en provenance d'un oscillateur à quartz 22 est couplé à un diviseur ae fréquence de référence 21 Le diviseur de référence 21 divise le signal d'horloge CLK sur la base du rapport de division pré- établi et émet en sortie un signal de référence respectif LDR comme représenté sur la figure 16. En outre, le diviseur de référence 21 inclut un registre à décalage qui fonctionne de façon synchrone avec le signal d'horloge CLK et qui émet en sortie un second signal de référence DLDRI comme représenté sur la figure 16 Le second signal DLDR 1 présente la même fréquence que celle du signal de référence DLR et il est émis en sortie moyennant une avance d'une phase d'horloge du signal d'horloge CLK par rapport au signal de référence LDR. Un circuit de diviseur de fréquence de comparaison 23 est formé au moyen d'un pré-étalonneur 24 et d'un diviseur de fréquence de comparaison 25 Le pré- étalonneur 24 divise la fréquence d'un signal de sortie "fv" en provenance d'un oscillateur commandé en tension 26 par un rapport de division pré-établi afin de générer un signal divisé SG 22 puis il l'émet en sortie pour le diviseur de comparaison 25 Le diviseur de comparaison 25 est formé par un compteur de programme et il divise encore le signal divisé SG 22 Le signal divisé SG 22 est émis en sortie en tant que signal de référence LDP. Le diviseur de comparaison 25 génère et émet en sortie un second signal de comparaison DLD Pl comme représenté sur la figure 16 en plus du signal de comparaison LDP Le second signal de comparaison DLD Pl présente la même fréquence que celle du signal de comparaison LDP et il est émis en sortie moyennant une avance d'une phase d'horloge du signal d'horloge CLK par rapport au signal de référence LDP Le second signal de comparaison DLD Pl est généré au moyen d'un registre à décalage disposé dans le diviseur de comparaison 25 Le signal de référence DLR et le signal de comparaison LDP sont couplés à un comparateur de phase 27. Le comparateur de phase 27 compare les phases des signaux LDR et LDP Lorsque la phase du signal de référence LDR est en avance par rapport à celle du signal de comparaison LDP, le comparateur de phase 27 émet en sortie un signal de différence de phase de niveau bas îR présentant une largeur d'impulsion proportionnelle à la différence de phase entre les signaux LDR et LDP, comme représenté sur la figure 16. Lorsque la phase du signal de référence LDR est retardée par rapport à celle du signal de comparaison LDP, le comparateur de phase 27 émet en sortie un signal de différence de phase PP de niveau bas, lequel présente une largeur d'impulsion qui est proportionnelle à la différence de phase entre le signal LDR et le signal LDP, comme représenté sur la figure 17. La première pompe de charge contenue dans la boucle à verrouillage de phase représentée sur la figure 4 est maintenant décrite en détail Les signaux de différence de phase 4 R et 4 P sont couplés sur une première pompe de charge 28 Comme représenté sur la figure 15, la pompe de charge 28 inclut un transistor PNP Tri, un transistor NPN Tr 2, des résistances Ri à R 4 et un circuit d'inverseur 29 Les collecteurs des transistors Tri et Tr 2 sont mutuellement connectés. L'émetteur du transistor Tri est connecté à une source d'alimentation de tension de niveau haut Vcc. L'émetteur du transistor Tr 2 est connecté à une source d'alimentation de tension de niveau bas ou selon une variante, à la masse Le signal de différence de phase 4 R est couplé à la base du transistor Trl par l'intermédiaire de la résistance R 2 La base du transistor Tri est connectée à la source d'alimentation Vcc par l'intermédiaire de la résistance Ri Par conséquent, lorsque le signal de différence de phase e R, bien que présentant un niveau haut, est couplé à la base du transistor Tri, le transistor Tri devient non conducteur. Le signal de différence de phase P est couplé à la base du transistor Tr 2 par l'intermédiaire de l'inverseur 29 et de la résistance R 4 La base du transistor Tr 2 est connectée à la source d'alimentation de tension de niveau bas GND par l'intermédiaire de la résistance R 3 Lorsque le signal de différence de phase 1 P qui présente un niveau haut est couplé à la base du transistor Tr 2, le transistor Tr 2 devient non conducteur. Comme décrit ci-avant, lorsque la phase du signal de référence LDR représenté sur la figure 16 est avancée par rapport à celle du signal de comparaison LDP, le signal de différence de phase OR, bien qu'étant à un niveau bas et que présentant une largeur d'impulsion qui est proportionnelle à la différence de phase entre LDR et LDP, est émis en sortie par intermittence depuis le comparateur de phase 27 Dans le même temps, le signal de différence de phase IP est à un niveau haut Le transistor Tr 2 devient non conducteur d'o l'obtention d'un niveau haut pour le signal de différence de phase EP, le résultat étant que le transistor Trl est activé par intermittence en réponse à des modifications du signal de différence de phase e R. Il résulte de cela que le niveau de tension des signaux de sortie "Do" en provenance des collecteurs des transistors Trl et Tr 2 croît Comme représenté sur la figure 17, lorsque la phase du signal de référence LDR est retardée par rapport à celle du signal de comparaison LDP, le comparateur de phase 27 émet en sortie par intermittence un signal de différence de phase de niveau bas e P présentant une largeur d'impulsion qui est proportionnelle à la différence de phase entre le signal LDR et le signal LDP Dans le même temps, le signal de différence de phase e R est à25 un niveau haut Le transistor Tr I devient non conducteur conformément au signal de différence de phase b R et le transistor Tr 2 est activé par intermittence conformément au signal de différence de phase OR Il résulte de cela que le niveau de tension des signaux de sortie "Do" en provenance des collecteurs des transistors Trl, Tr 2 est abaissé. Le signal de sortie "Do" en provenance de la première pompe de charge 28 est couplé sur un filtre passe-bas 30 Le filtre passe-bas 30 ôte les composantes haute fréquence du signal de sortie "Do" en lissant efficacement la forme d'onde du signal et il émet en sortie le signal traité en tant que signal de tension commandée VT sur l'oscillateur commandé en tension 26 L'oscillateur commandé en tension 26 émet en sortie un signal de sortie "fv" présentant une fréquence correspondant à la tension du signal de tension commandée VT Le signal de sortie "fv" est ensuite appliqué en retour sur le diviseur de comparaison 25 par l'intermédiaire du pré-étalonneur 24 Les premier et second comparateurs de fréquence sont maintenant décrits en détail par report aux figures 4 à 8. Comme représenté sur la figure 4, un signal divisé SG 22 en provenance du pré-étalonneur 24, un signal de comparaison LDP en provenance du diviseur de comparaison 25, un signal de référence LDR en provenance du diviseur de référence 21 et un signal d'horloge CLK en provenance de l'oscillateur à quartz 22 sont couplés à un circuit de comparaison de fréquence 31 Le circuit de comparaison 31 est formé par des premier et second comparateurs de fréquence 31 A, 31 B Le premier comparateur 31 A est formé par une section de comparaison de fréquence 32 et par une section de détection de différence en fréquences 33 Le second comparateur 31 B est formé par une section de comparaison de fréquence 34 et par une section de détection de différence en fréquences 35. Comme représenté sur la figure 5, la section de comparaison 32 du premier comparateur 31 A inclut des circuits d'inverseurs 36 à 38, une porte NON-ET (parfois appelée porte NAND) 39 et un compteur 40 Le signal de référence LDR est inversé par le circuit d'inverseur 36 afin de générer un signal de référence XLDR, lequel est couplé à une première borne d'entrée de la porte NON-ET 39 Un signal de sortie LDPO en provenance du compteur 40 est couplé à une seconde borne d'entrée de la porte NON-ET 39 La porte NON-ET 39 émet en sortie un produit logique du signal de référence XLDR et du signal de sortie LDPO en tant que signal de sortie SG 36. Le signal de sortie SG 36 est émis en sortie en tant que signal decomparaison de fréquence LD Pl par l'intermédiaire d'inverseurs 37 et 38 Par conséquent, comme représenté sur la figure 7, lorsque le signal de référence XLDR et le signal de sortie LDPO sont tous deux à un niveau logique haut, le signal de comparaison de fréquence LD Pl est à un niveau logique bas En outre, lorsqu'au moins un signal de référence, soit XLDR, soit le signal de sortie LDPO, est à un niveau logique bas, le signal de comparaison de fréquence LD Pl passe au niveau logique haut. Comme représenté sur la figure 5, le compteur 40 divise encore le signal divisé SG 22 en provenance du circuit pré-étalonneur 24 Son rapport de division est établi de manière à être égal à celui du diviseur de fréquence de comparaison 25 Le signal de sortie SG 34 en provenance de l'inverseur 37 est couplé au compteur 40 Puis le compteur 40 divise l'impulsion du signal divisé SG 22 et émet en sortie un signal impulsionnel de niveau logique bas en tant que signal de sortie LDPO. Le compteur 40 non seulement est remis à l'état initial chaque fois que le signal de référence XLDR commute à un niveau logique bas mais il émet également en sortie un signal impulsionnel de niveau logique bas en tant que signal de sortie LDPO. Par conséquent, comme représenté sur la figure 7, pendant la durée pendant laquelle le signal de sortie LDPO est à un niveau logique bas, le signal LDPO est émis en sortie de façon synchrone avec l'impulsion du signal de référence XLDR Le fonctionnement du compteur de remise à l'état initial 40 est réalisé par le signal de sortie SG 34 en provenance de l'inverseur 37 conformément à l'impulsion respective du signal de référence XLDR La condition consistant en ce que la fréquence du signal de sortie LDPO est égale ou inférieure à celle du signal de référence XLDR est générée selon que la fréquence du signal de comparaison LDP est égale ou inférieure à celle du signal de référence LDR, ce qui fait que la fréquence du signal de comparaison est détectée En outre, seulement une impulsion de niveau logique haut synchronisée avec l'impulsion du signal de référence XLDR est émise en sortie en tant que signal de comparaison LDP 1. Pendant l'émission en sortie du signal LDPO, lequel n'est pas synchronisé avec le signal de référence XLDR, la valeur comptée du compteur 40 est remise à l'état initial en entrant un signal de sortie de niveau logique bas SG 34 en provenance de l'inverseur 37 en relation avec une sortie de niveau logique bas du signal LDPO Par conséquent, la condition consistant en ce que la fréquence du signal de sortie LDPO est supérieure à celle du signal de référence XLDR est détectée Pendant la période temporelle Ati séparant la descente du signal de sortie LDPO, lequel n'est pas synchronisé avec l'impulsion du signal de référence XLDR, et la descente suivante du signal de référence LDPO, lequel est synchronisé avec le signal de référence XLDR, une information devient disponil Je, laquelle information détermine de fait la différence en fréquences entre les signaux LDP et LDR Plus la période Atl est longue, plus le rapport de la fréquence du signal de comparaison LDP sur la fréquence du signal de référence LDR est élevé. La section de comparaison de fréquence 34 du second comparateur de fréquence 31 B représenté sur la figure 4 inclut des circuits d'inverseurs 41 à 43, une porte NON-ET 44 et un compteur 45, comme représenté sur la figure 6 Le signal de comparaison LDP est inversé par l'inverseur 41 afin de générer un signal de comparaison XLDP qui est couplé à une première borne d'entrée de la porte NON-ET 44 Un signal de sortie LDRO du compteur 45 est couplé à une seconde borne d'entrée de la porte NON-ET 44 La porte NON-ET 44 émet en sortie un signal SG 41 en tant que produit logique du signal de comparaison XLDP et du signal LDRO. Le signal de sortie SG 41 est émis en sortie en tant que signal de comparaison de fréquence LDR 1 au travers des inverseurs 42, 43 Par conséquent, comme représenté sur la figure 8, lorsque le signal de comparaison XLDP et le signal de sortie LDRO sont à un niveau logique haut, le signal de comparaison LDR 1 est à un niveau logique bas Lorsqu'au moins un signal pris parmi le signal de comparaison XLDP et le signal de sortie LDRO est à un niveau logique bas, le signal de comparaison de fréquence LDRI est à un niveau logique haut. La figure 6 montre que le compteur 45 divise le signal d'horloge CLK en provenance de l'oscillateur à quartz 22 Son rapport de division est établi de manière à être égal à celui du diviseur de fréquence de référence 21 Un signal de sortie SG 39 en provenance de l'inverseur 42 est couplé au compteur 45 Le compteur divise l'impulsion du signal d'horloge CLK et émet en sortie un signal impulsionnel de niveau logique bas en tant que signal de sortie LDRO. Le compteur 45 est remis à l'état initial chaque fois qu'à la fois le signal de sortie SG 39 en provenance de l'inverseur 42 et le signal de comparaison XLDP sont à un niveau logique bas Suite à une remise à l'état initial, le compteur 45 émet en sortie une impulsion de niveau logique bas en tant que signal de sortie LDRO Par conséquent, comme représenté sur la figure 8, lorsque l'impulsion de niveau logique bas du signal de sortie LDRO est émise en sortie de façon synchrone avec l'impulsion du signal de comparaison XLDP, le compteur 45 est remis à l'état initial suite à l'entrée du signal de sortie SG 39, lequel est lui-même à un niveau logique bas qui résulte de l'impulsion du signal XLDP Le circuit détecte lorsque la fréquence du signal de comparaison XLDP est égale ou supérieure à celle du signal de sortie LDRO en provenance du compteur 45 dans ce cas. En d'autres termes, le circuit tel que représenté dans le présent mode de réalisation détecte lorsque la fréquence du signal de comparaison LDP est supérieure à celle du signal de référence LDR Seulement une impulsion de niveau logique haut synchronisée avec une impulsion du signal de comparaison XLDP est émise en sortie depuis la section de comparaison de fréquence 34 en tant que signal de comparaison de fréquence LDR 1. Comme représenté sur la figure 8, lorsque l'impulsion du signal de sortie LDRO devient asynchrone par rapport au signal de comparaison XLDP, le compteur 45 est remis à l'état initial en entrant un signal de sortie de niveau logique bas SG 39 en provenance de l'inverseur 42 sur le compteur 45 C'est de cette manière que le circuit détecte lorsque la fréquence du signal de comparaison XLDP est inférieure à celle du signal de sortie LDRO. En d'autres termes, le circuit détecte la condition constituée par le fait que la fréquence du signal de comparaison LDP est infé, eure à celle du signal de référence LDR La période temporelle spécifique 4 t 2 entre un, soit la descente du signal de sortie LDRO, lorsque LDRO est asynchrone par rapport au signal de comparaison XLDP, et deux, soit la descente du signal LDRO, lorsque LDRO est synchrone par rapport au signal XLDP, constitue de fait par elle-même une information concernant la différence en fréquences entre les signaux LDP et LDR Par conséquent, plus la période temporelle At 2 est longue, plus la fréquence du signal de comparaison LDP est inférieure à celle du signal de référence LDR. La section de détection de différence en fréquences 33 du premier comparateur de fréquence 31 A est décrite par report à la figure 9 Comme représenté sur la figure 9, la section de détection de différence en fréquences 33 du premier comparateur de fréquence 31 A est formée par une bascule de données 46 et par un inverseur 47 qui est connecté à une borne de sortie inversée XQ de la bascule de données 46 Un signal de sortie en provenance de la borne de sortie inversée XQ est couplé à une borne de données D de la bascule de données 46. Le signal de comparaison de fréquence LD Pl de la section de comparaison de fréquence 32 est couplé à une borne d'horloge CK Un signal de référence LDR est inversé par le circuit d'inverseur 48 comme représenté sur la figure 4 afin de générer un signal de référence XLDR, lequel est entré sur une borne d'établissement "SET" de la bascule de données 46 Lorsqu'un signal de référence de niveau logique bas XLDR est entré sur la bascule de données 46, un signal de sortie en provenance de la borne de sortie inversée XQ est établi à un niveau logique bas. Comme représenté sur la figure 11, lorsqu'un signal de référence de niveau logique haut XLDR est couplé à la bascule de données 46, la bascule de données 46 verrouille le signal de sortie en provenance de la borne de sortie inversée XQ chaque fois qu'une impulsion du signal de comparaison LD Pl est entrée dessus La bascule de données 46 émet en sortie le signal de sortie en provenance de la borne de sortie inversée XQ en tant que second signal de différence en fréquences XTCP par l'intermédiaire de l'inverseur 47. Par conséquent, lorsque le signal de référence XLDR est à un niveau logique bas, le signal de sortie en provenance de la borne de signal de sortie inversée XQ lui-même est également à un niveau logique bas Ce second signal de différence en fréquences XTCP est représenté graphiquement sur la figure 11. Lorsqu'une impulsion a qui n'est pas synchronisée avec l'impulsion du signal de référence XLDR est entrée pendant une durée pendant laquelle le signal de référence XLDR est à un niveau logique haut, le signal de sortie de niveau logique bas en provenance de la borne de sortie inversée XQ est verrouillé par la5 bascule de données 46 Il résulte de cela que le second signal de différence en fréquences XTCP chute jusqu'à un niveau logique bas pendant la période temporelle tl, c'est-à-dire depuis la montée de l'impulsion a jusqu'à la descente du signal de référence consécutif XLDR Ce niveau logique bas du second signal de différence en fréquences XTCP indique que la fréquence du signal de comparaison LDP est supérieure à celle du signal de référence LDR. La section de détection de différence en fréquences 35 du second circuit du comparateur de fréquence 31 B est décrite par report à la figure 10. Comme représenté sur la figure 10, la section de détection de différence en fréquences 35 du second comparateur de fréquence 31 B est formée par une bascule de données 49 et par un circuit d'inverseur 50 connecté à la borne de sortie inversée XQ La sortie en provenance de la borne de sortie inversée XQ est couplée à une borne de données D de la bascule de données 49 Un signal de comparaison de fréquence LDRî en provenance de la section de comparaison de fréquence 34 est couplé à une borne d'horloge CK de la bascule de données 49. Un signal de référence XLDP est couplé à la borne d'établissement "SET" de la bascule de données 49 Le signal de comparaison LDP en provenance du diviseur de fréquence de comparaison 25 est inversé par un circuit d'inverseur 51 afin de générer le signal de référence XLDP, comme représenté sur la figure 4 Lorsque le signal de comparaison de niveau bas XLDP est couplé à la bascule de données 49, le signal de sortie en provenance de la borne de sortie inversée XQ est établi à un niveau logique bas. La bascule de données 49 verrouille le signal de sortie en provenance de la borne de sortie inversée XQ aux instants o une impulsion du signal de comparaison de fréquence LDR 1 est entrée sur la bascule 49 en même temps qu'un signal de comparaison de niveau logique haut Le signal de sortie en provenance de la borne de sortie inversée XQ est émis en sortie en tant que premier signal de différence en fréquences XTCR au travers de l'inverseur 50. Par conséquent, comme représenté sur la figure 12, lorsque le signal de comparaison XLDP est à un niveau logique bas, le signal de sortie en provenance de la borne de sortie inversée XQ de la bascule de données 49 chute jusqu'à un niveau logique bas et le premier signal de différence en fréquences XTCR croît jusqu'à un niveau logique haut En outre, lorsqu'une impulsion p du signal de comparaison de fréquence LDR 1 asynchrone par rapport au signal XLDP est entrée sur la bascule de données 49 à l'instant o le signal de comparaison XLDP est à un niveau logique haut, la bascule de données 49 verrouille le signal de sortie de niveau logique bas en provenance de la borne de sortie inversée XQ. Il résulte de cela que le signal de sortie en provenance de la borne XQ croît jusqu'à un niveau logique haut Par conséquent, le premier signal de différence en fréquences XTCR est maintenu à un niveau logique bas pendant la période temporelle 4 t 2 qui part de la montée p et qui va jusqu'à la descente du signal de comparaison suivant XLDP Ce premier signal de différence en fréquences de niveau bas XTCR indique que la fréquence du signal de comparaison LDP est inférieure à celle du signal de référence LDR. Comme représenté sur la figure 4, les signaux de sortie XTCP et XTCR en provenance des sections de détection de différence en fréquences 33, 35 sont couplés respectivement à un circuit de détermination 52 Comme représenté sur la figure 13, le circuit de détermination 52 est formé par des bascules de données 53 à 56, par des portes NON-ET 57, 58, par une porte NON-OU (parfois appelée porte NOR) 59 et par des circuits d'inverseur 61 à 66 Un premier signal de différence en fréquences XTCR est couplé à une borne de données D de la bascule de données 53. Un second signal de comparaison DLD Pl en provenance du diviseur de fréquence de comparaison 25 est couplé à une borne d'horloge CK de la bascule de données 53 par l'intermédiaire des inverseurs 61, 62. La bascule de données 53 verrouille le premier signal de différence en fréquences XTCR et l'émet en sortie depuis sa borne de sortie Q chaque fois qu'une impulsion du second signal de comparaison DLD Pl est entrée sur elle Il résulte de cela que lorsque l'impulsion du second signal de comparaison DLD Pl est entrée sur la bascule de données 53 à un instant o le premier signal de différence en fréquences XTCR est à un niveau logique bas, la bascule de données 53 émet en sortie un signal de sortie de niveau logique bas depuis la borne de sortie Q. Une borne de données D d'une bascule de données 54 est connectée à la borne de sortie Q de la bascule de données 53 agencée au niveau de l'étage précédent Un second signal de comparaison DLD Pl est couplé à une borne d'horloge CK de la bascule de données 54 par l'intermédiaire des circuits d'inverseur 61, 62 De cette manière, la bascule de données 54 verrouille un signal transféré sur la borne de données D et l'émet en sortie depuis sa borne de sortie Q chaque fois que l'impulsion du second signal de comparaison DLD Pl est entrée. Il résulte de cela que lorsque l'impulsion suivante du second signal de comparaison DLD Pl est transmise sur la bascule de données 54, la bascule de données 54 verrouille le premier signal de différence en fréquences de niveau logique bas XTCR précédemment verrouillé par la bascule 53 au niveau de l'étage précédent Les signaux de sortie en provenance des bascules de données 53, 54 sont couplés respectivement à la porte NON-ET 57 et un signal de sortie LOCKR en provenance de la porte NON-ET 57 est couplé sur la porte NON-OU 59. Un second signal de différence en fréquences XTCP est couplé à une borne de données D de la bascule de données 55 Un second signal de référence DLDRI en provenance du diviseur de fréquence de référence 21 est couplé à une borne d'horloge CK de la bascule de données 55 par l'intermédiaire d'inverseurs 63, 64 Par conséquent, la bascule de données 55 verrouille le second signal de fréquence XTCP et l'émet en sortie depuis la borne de sortie Q chaque fois que l'impulsion du second signal de référence DLDR 1 est transmise. Lorsque l'impulsion du second signal de référence DLDR 1 est entrée sur la bascule 55 à l'instant o le second signal de différence en fréquences XTCP est à un niveau logique bas, la bascule de données 55 émet en sortie un signal de sortie de niveau logique bas depuis la borne de sortie Q. ne borne de données D de la bascule de données 56 est connectée à la borne de sortie Q de la bascule de données 55 agencée au niveau de l'étage précédent Un second signal de référence DLDRI est couplé à une borne d'horloge CK de la bascule de données 56 par l'intermédiaire des circuits d'inverseur 63 et 64 Par conséquent, la bascule de données 56 verrouille le signal transmis sur la borne de données D et l'émet en sortie depuis une borne de sortie Q d'elle-même chaque fois que l'impulsion du second signal de référence DLDR 1 est transmise. Il résulte de cela que lorsque l'impulsion suivante du second signal de référence DLDR 1 est transmise sur la bascule de données 56, la bascule de données 56 verrouille à un niveau logique bas le second signal de différence en fréquences XTCP qui a été précédemment verrouillé par la bascule de données 55 agencée au niveau de l'étage précédent Les signaux de sortie en provenance des bascules de données 55, 56 sont respectivement couplés à une porte NON-ET 58 Un signal de sortie LOCKP en provenance de la porte NON-ET 58 est couplé à la porte NON-OU 59 Un signal de sortie en provenance de la porte NON-OU 59 est émis en sortie en tant que signal de détection de verrouillage LD au travers des inverseurs 65 et 66. Par conséquent, comme représenté sur la figure 14, lorsque au moins l'un des signaux de sortie LOCKR et LOCKP en provenance des portes NON-ET 57 et 58 est à un niveau logique haut, un signal de détection de verrouillage de niveau logique bas LD est émis en sortie Lorsqu'à la fois le signal de sortie LOCKR et le signal de sortie LOCKP sont à un niveau logique bas, un signal de détection de verrouillage de niveau logique haut LD est émis en sortie En d'autres termes, lorsqu'au moins un signal pris parmi le premier signal de différence en fréquences XTCR et le second signal de différence en fréquences XTCP chute jusqu'à un niveau logique bas, le signal de détection de verrouillage DL chute également jusqu'à un niveau logique bas. Lorsque le premier signal XTCR et le second signal XTCP croissent tous deux jusqu'à un niveau logique haut, le signal de détection de verrouillage LD croît de façon similaire jusqu'à un niveau logique haut. C'est-à-dire que lorsque la différence en fréquences entre le signal de comparaison LDP et le signal de référence LDR est générée, le signal de détection de verrouillage LD -chute jusqu'à un niveau logique bas. Lorsqu'aucune différence en fréquences entre eux n'est générée, le signal de détection de verrouillage LD croît jusqu'à un niveau logique haut. Par conséquent, lorsque le signal de détection de verrouillage LD passe d'un niveau logique haut à un niveau logique bas, ceci indique que la phase de la fréquence est modifiée de l'état verrouillé à l'état non verrouillé Par ailleurs, lorsque le signal de détection de verrouillage LD passe du niveau logique bas au niveau logique haut, ceci indique que la phase passe de l'état non verrouillé à l'état verrouillé La seconde pompe de charge 68 est décrite par report aux figures 4 et 15. Comme représenté sur la figure 4, le signal de détection de verrouillage LD en provenance du circuit de détermination 52 est transmis à une seconde pompe de charge 68 Comme représenté sur la figure 15, la seconde pompe de charge 68 inclut un transistor PNP Tr 3, un transistor NPN Tr 4, des résistances R 5 à R 8, une porte NON-ET 69, une porte NON-OU 70 et des circuits d'inverseur 71 à 73 Les collecteurs des transistors Tr 3 et Tr 4 sont mutuellement connectés Les collecteurs des transistors Tr 3 et Tr 4 situés dans la pompe de charge 28 sont respectivement connectés aux collecteurs des transistors PNP et NPN Trl et Tr 2. Un émetteur du transistor Tr 3 est connecté à la source d'alimentation de tension de niveau haut Vcc Un émetteur du transistor Tr 4 est connecté à la source d'alimentation de tension de niveau bas ou masse GND. Une base du transistor Tr 3 est connectée à une borne de sortie de la porte NON-ET 69 par l'intermédiaire de la résistance R 6 Le signal de différence de phase OR est couplé à la porte NON-ET 69 par l'intermédiaire de l'inverseur 71 tandis que le signal de détection de verrouillage LD lui est couplé par l'intermédiaire de l'inverseur 72 Une base du transistor Tr 3 est connectée à la source d'alimentation de tension de niveau haut Vcc par l'intermédiaire de la résistance R 5. Par conséquent, lorsqu'un signal de niveau logique haut est émis en sortie depuis la porte NON-ET 69, le transistor Tr 3 devient non conducteur La base du transistor Tr 4 est connectée à une borne de sortie de la porte NON-OU 70 par l'intermédiaire de la résistance R 8 Le signal de différence de phase PP est couplé à la porte NON-OU 70 par l'intermédiaire des inverseurs 29 et 73 Le signal de détection de verrouillage LD est pareillement couplé à la porte NON-OU 70 Une base du transistor Tr 4 est connectée à la source d'alimentation de tension de niveau bas ou masse GND par l'intermédiaire de la résistance R 7 Lorsqu'un signal de sortie de niveau logique bas est émis en sortie depuis la porte NON-OU 70, le transistor Tr 4 devient non conducteur. Une seconde pompe de charge présentant essentiellement la même configuration que la pompe de charge représentée sur la figure 15 fonctionne de telle sorte que lorsque le signal de détection de verrouillage LD est à un niveau logique haut, un signal de niveau logique bas est alors transmis à la porte NON-ET 69 par le circuit d'inverseur 72 tandis que le signal de détection de verrouillage de niveau logique haut LD est transmis à un niveau logique haut jusqu'à la porte NON-OU 70 Puis un signal de niveau logique haut est émis en soi' îe depuis la porte NON-ET 69 indépendamment du niveau du signal de différence de phase 4 R En conséquence de quoi le transistor Tr 3 devient non conducteur. Un signal de niveau logique bas est émis en sortie depuis la porte NON- OU 70 indépendamment du niveau du signal de différence de phase e P de telle sorte que le transistor Tr 4 devienne non conducteur Par conséquent, lorsque le signal de détection de verrouillage LD est à un niveau logique haut, la seconde pompe de charge 68 devient inopérante. Par ailleurs, lorsque le signal de détection de verrouillage LD est à un niveau logique bas, un signal de niveau logique haut est transmis jusqu'à la porte NON-ET 69 par l'intermédiaire de l'inverseur 72 et un signal de détection de verrouillage de niveau logique bas LD est transmis jusqu'à la porte NON-OU 70 Dans le même temps, comme représenté sur la figure 16, lorsque la phase du signal de référence LDR est en avance par rapport à celle du signal de comparaison LDP, le signal de différence de phase de niveau logique bas q R qui présente une largeur d'impulsion correspondant à la différence de phase est émis en sortie depuis le comparateur de phase 27. Dans le même temps, le signal de différence de phase 5 P en provenance du comparateur de phase 27 est à un niveau logique haut La porte NON-ET 69 émet en sortie un signal de sortie qui est en phase par rapport au signal de différence de phase e R tandis que la porte NON-OU 70 émet en sortie un signal de sortie de niveau logique bas conformément aux signaux de différence de phase e R et TOP Il résulte de cela que le transistor Tr 4 devient non conducteur en réponse au signal de sortie de niveau logique bas en provenance de la porte NON-OU 70 tandis que le transistor Tr 3 est conducteur par intermittence en réponse aux variations du signal de sortie en provenance de la porte NON-ET 69. Les opérations de commutation état passant/état bloqué du transistor Tr 3 sont synchronisées avec le fonctionnement du transistor Trl de la pompe de charge 28 C'est-à-dire que lorsque le transistor Tr 3 devient conducteur, le transistor Trl devient également conducteur Lorsque le transistor Tr 3 devient non conducteur, le transistor Trl devient également non conducteur Par conséquent, lorsque la phase du signal de référence LDR est en avance par rapport à celle du signal de comparaison LDP à l'instant o le signal de détection de verrouillage LD est à un niveau logique bas, la seconde pompe de charge 68 ainsi que la pompe de charge 28 fonctionnent toutes deux ensemble Dans ce cas, un signal de tension analogique de sortie "Do" en provenance des pompes de charge 28 et 68 subit en conséquence une rapide croissance d'amplitude et il est filtré au travers du filtre passe-bas 30 et il sert de boucle de commande de retour pour l'oscillateur commandé en tension 26. Lorsque la phase du signal de référence LDR est retardée par rapport à celle du signal de comparaison LDP comme représenté sur la figure 17 et lorsque le signal de détection de verrouillage est à un niveau bas, le comparateur de phase 27 émet en sortie un signal de différence de phase e P présentant la largeur d'impulsion correspondant à la différence de phase entre LDR et LDP. Dans le même temps, le signal de différence de phase OR est à un niveau logique haut Ce signal de différence de phase de niveau logique haut i R est inversé par l'inverseur 71 et est transmis jusqu'à la porte NON- ET 69 Le signal en phase avec le signal de différence de phase e P est transmis jusqu'à la porte NON-OU 70 par l'intermédiaire des inverseurs 29 et 73. Par conséquent, la porte NON-ET 69 émet en sortie un signal de niveau logique haut tandis que la porte NON- OU 70 émet en sortie un signal de niveau logique haut intermittent Il résulte de cela que le transistor Tr 4 devient par intermittence conducteur en réponse au signal de sortie en provenance de la porte NONOU 70 tandis que le transistor Tr 3 devient non conducteur en réponse au signal de sortie en provenance de la porte NON-ET 69. L'opération de commutation état passant/état bloqué du transistor Tr 4 est synchrone par rapport au fonctionnement du transistor Tr 2 de la pompe de charge 28 Lorsque le transistor Tr 4 devient conducteur, le transistor Tr 2 devient pareillement conducteur Lorsque le transistor Tr 4 devient non conducteur, le transistor Tr 2 devient également non conducteur Moyennant un retard de phase du signal de référence LDR par rapport au signal de comparaison LDP à un instant o le signal de détection de verrouillage LD est à un niveau logique bas, la seconde pompe de charge 68 ensemble avec la pompe de charge 28 sont toutes deux en fonctionnement. Dans ce cas, le signal de tension analogique de sortie "Do" en provenance des pompes de charge 28 et 68 subit en conséquence une rapide diminution d'amplitude, est filtré par l'intermédiaire du filtre passe- bas 30 et sert de boucle de commande de retour pour l'oscillateur commandé en tension 26. Le fonctionnement du circuit de synthétiseur de fréquence à boucle à verrouillage de phase présentant la configuration décrite ci-avant est maintenant décrit par report aux figures 16 à 18. Comme représenté sur la figure 18, le rapport de division du préétalonneur 24 est modifié de telle sorte que la fréquence du signal de sortie "fv" croît depuis la fréquence pré-établie "fvl" jusqu'à la fréquence "fv 2 " L'alternance du rapport de division fait que la fréquence du signal de comparaison LDP est réduite par rapport à celle du signal de référence LDR, comme représenté sur la figure 16 L'impulsion du signal de comparaison LDP commence à présenter une différence de phase parrapport à l'impulsion du signal de référence LDR Le comparateur de phase 27 émet en sortie par intermittence le signal de différence de phase de niveau logique bas OR. Lorsque la fréquence du signal de comparaison LDP est inférieure à celle du signal de référence LDR, le signal de comparaison de fréquence LDR 1 est émis en sortie depuis la section de comparaison de fréquence 34 du second comparateur de fréquence 31 B. Un premier signal de différence en fréquences de niveau logique bas XTCR est alors émis en sortie depuis la section de détection de différence en fréquences 35. Par conséquent, le circuit de détermination 52 verrouille le signal de niveau bas XTCR de façon synchrone par rapport au second signal de comparaison DLDP 1 Le circuit de détermination 52 détermine que le signal de sortie "fv" est dans la condition de non verrouillage de fréquence et émet en sortie un signal de détection de verrouillage de niveau logique bas LD.5 A ce niveau, puisque la fréquence du signal de comparaison LDP est inférieure à celle du signal de référence LDR, le second signal de différence en fréquences XTCP croît jusqu'à un niveau logique haut. Ce signal de détection de verrouillage LD est transmis jusqu'à la seconde pompe de charge 68 La seconde pompe de charge 68 est activée de façon synchrone par rapport à la pompe de charge 28 Les transistors Trl, Tr 3 des pompes de charge 28, 68 deviennent conducteurs ou non conducteurs en réponse à l'impulsion du signal de différence de phase a R Par conséquent, la tension de sortie "Do" émise en sortie sur le filtre passe-bas 30 subit une rapide diminution de fréquence. En réponse à la montée de la tension de sortie "Do" (c'est-à-dire la montée du signal de tension commandé VT), la fréquence du signal de sortie "fv" s'approche de la fréquence pré-établie "fv 2 " par rapport à la fréquence pré-établie "fvl". Eventuellement, le signal "fv" dépasse la fréquence25 pré-établie fv 2 Pareillement, la fréquence du signal de comparaison LDP est en avance par rapport au signal de référence LDR et la phase du signal de comparaison LDP est en avance également par rapport au signal de référence LDR Par conséquent, le signal de différence30 de phase de niveau logique bas a P est émis en sortie depuis le comparateur de phase 27 en relation avec la différence de phase entre le signal de comparaison LDP et le signal de référence LDR. Lorsque la fréquence du signal de comparaison LDP devient supérieure à celle du signal de référence LDR, le signal de comparaison de fréquence LD Pl est émis en sortie depuis la section de comparaison de fréquence 32 du second comparateur de fréquence 31 A Puis le second signal de différence en fréquences de niveau logique bas XTCP est émis en sortie depuis la section de détection de différence en fréquences 33. Par conséquent, le circuit de détermination 52 verrouille de fait le second signal de différence en fréquences de niveau logique bas XTCP de façon synchrone avec le second signal de référence DLDR 1 Le circuit de détermination 52 détermine que le signal de sortie fv est dans la condition de fréquence non verrouillée et émet en sortie le signal de détection de verrouillage de niveau logique bas LD Ce signal de détection de verrouillage LD est émis en sortie sur la seconde pompe de charge 68. La seconde pompe de charge 68 opère en continu de façon synchrone avec la pompe de charge 28 Les transistors Tr 2, Tr 4 des pompes de charge 28, 68 deviennent conducteurs ou non conducteurs en réponse aux impulsions du signal de différence de phase AP Par conséquent, l'amplitude de la tension de sortie "Do" émise en sortie sur le filtre passe-bas 30 est abaissée Par conséquent, la fréquence du signal de sortie "fa O " de l'oscillateur commandé en tension 26 est abaissée de manière à converger vers la fréquence pré- établie fv 2. Conformément au fonctionnement décrit ci-avant, le signal de sortie "fv" en provenance de l'oscillateur commandé en tension 26 est de façon répétée supérieur ou inférieur à la fréquence pré-établie "fv 2 " Le signal de détection de verrouillage de niveau logique bas LD est émis en sortie jusqu'à ce que signal de sortie hrfv"l converge vers la fréquence pré-établie "fv 2 " Cependant, lorsque le signal de sortie "fv" s'approche de la fréquence pré-établie "fv 2 ", les premier et second signaux de différence en fréquences XTCR, XTCP croissent jusqu'à un niveau logique haut ce qui fait que le circuit de détermination 52 détermine si oui ou non la fréquence est encore non verrouillée. Par conséquent, comme représenté sur la figure 16, la détermination consistant à savoir si oui ou non le signal de sortie '"fv"l converge vers la fréquence pré- établie "fv 2 " peut être réalisée avec précision du fait d'une comparaison directe de leurs fréquences Ceci est encore le cas lorsque la différence de phase entre "fv" et "fv 2 " devient nominale pendant le sur-dépassement et le sous-dépassement répété de "fv" par rapport à 'fv 2 ". De façon similaire, comme représenté sur la figure 18, lorsque la fréquence du signal de sortie "fv" est modifiée par rapport à la fréquence pré-établie "fv 2 " jusqu'à la fréquence pré-établie "fvl", la détermination consistant à savoir si oui ou non le signal de sortie '"fv" converge vers la fréquence pré- établie "fvl" peut être déterminée avec précision. Selon ce mode de réalisation, les premier et second comparateurs de fréquences 31 A et 31 B comparent la fréquence du signal de référence LDR à celle du signal de comparaison LDP Le premier comparateur 31 A détecte si oui ou non la fréquence du signal de comparaison LDP est supérieure à celle du signal de référence LDR Le second comparateur 31 B détecte si oui ou non la fréquence du signal de comparaison LDP est inférieure à celle du signal de référence LDR. Lorsque le circuit de détermination 52 détermine que la fréquence du signal de comparaison LDP diffère de celle du signal de référence LDR, il émet en sortie un signal de détection de verrouillage de niveau logique bas LD en tant que signal de non verrouillage. Lorsque le circuit de détermination 52 détermine que la fréquence du signal de comparaison LDP est égale à celle du signal de référence LDR, il émet en sortie un signal de détection de verrouillage de niveau logique haut LD en tant que signal de verrouillage Par conséquent, lorsque la fréquence du signal de comparaison LDR et celle du signal de référence LDR sont directement comparées l'une à l'autre afin de détecter la condition de verrouillage ou de non verrouillage de fréquence, la détection du verrouillage peut être détectée avec précision à la différence du procédé classique dans lequel la phase du signal de comparaison LDP est comparée à celle du signal de référence LDR afin de détecter la condition de verrouillage ou de non verrouillage de fréquence.10 Lorsque la seconde pompe de charge 68 est conçue pour être activée dans la condition de non verrouillage de fréquence conformément au signal de verrouillage LD, le signal de tension "Do" peut être rapidement décalé jusqu'à une tension correspondant à la condition de verrouillage Il résulte de cela que la période temporelle pour le verrouillage de la fréquence peut être raccourcie Cette opération d'accord haute vitesse du dispositif de communication mobile incluant ce synthétiseur de fréquence à boucle à verrouillage de phase peut être réalisée. Bien que seulement un mode de réalisation de la présente invention ait été décrit ici, il apparaîtra à l'homme de l'art que la présente invention peut être mise en oeuvre selon bon nombre d'autres formes25 spécifiques sans que l'on s'écarte du cadre et de l'esprit de l'invention. Par exemple, dans ce mode de réalisation selon la présente invention, la seconde pompe de charge 68 est activée lorsque le signal de détection de verrouillage30 LD est à un niveau logique bas en réponse aux fonctionnements de la porte NON-ET 69 et le porte NON- OU 70 Un circuit de porte tel qu'une porte de transfert peut être utilisé en lieu et place du circuit présenté ci-avant Les signaux de différence de phase a R, a P, dans ce cas, sont transmis sur les bases des transistors Tr 3, Tr 4 seulement lorsque le signal de détection de verrouillage LD est à un niveau logique bas En outre, un commutateur analogique 9 peut être connecté au filtre passe-bas 30 en parallèle comme représenté sur la figure 4. Le commutateur 9 peut être conçu de manière à fermer le circuit lorsque le signal de détection de verrouillage LD est à un niveau logique bas ou à ouvrir le circuit lorsque le signal LD est à un niveau logique haut Telle que configurée de la manière décrite ci- avant, la tension de sortie "Do" en provenance de la10 pompe de charge 28 en tant que signal de tension commandée VT est directement couplée à l'oscillateur commandé en tension 26 pendant la condition de non verrouillage de phase Par conséquent, du fait que la fréquence du signal de sortie "fv" en provenance de l'oscillateur commandé en tension 26 peut être rapidement décalée jusqu'à une nouvelle fréquence pré- établie, la période temporelle de verrouillage de la fréquence peut être raccourcie. En outre, le commutateur 9 et la seconde pompe de charge 68 peuvent être utilisés ensemble La période temporelle pour verrouiller la fréquence est dans ce cas encore raccourcie Bien que le signal de détection de verrouillage LD soit u -lisé en tant que signal de commande pour commander la seconde pompe de charge 68 et le commutateur 9, le signal LD peut être utilisé en tant que signal de commande pour commander un indicateur qui permet l'observation visuelle de la condition de verrouillage ou de non verrouillage de fréquence. REVENDICATIONS 1 Circuit de synthétiseur de fréquence à boucle à verrouillage de phase ( 20) pour détecter et générer un signal cadencé à une fréquence prédéterminée, le circuit étant caractérisé en ce qu'il comprend; un oscillateur commandé en tension ( 26) pour produire un signal oscillant; une horloge ( 22) pour produire un signal cadencé; un moyen de division de fréquence de référence ( 21) pour diviser le signal d'horloge en un signal de fréquence de référence; un diviseur de fréquence de comparaison ( 25) pour recevoir le signal de sortie en provenance de l'oscillateur commandé en tension ( 26) et pour diviser ledit signal sortie en un signal de comparaison; un comparateur de phase ( 27 pour détecter une différence de phase entre le signal de fréquence de référence et le signal de comparaison et pour transmettre un signal de différence de phase en réponse à la différence de phase; une première pompe de charge ( 28) pour transmettre un signal de tension en réponse au signal de différence de phase en provenance du comparateur de phase ( 27); un filtre passe bas ( 30) pour lisser le signal de tension en provenance de la première pompe de charge ( 28) afin d'en ôter des composantes haute fréquence, le filtre passe-bas ( 30) générant le signal de tension commandé et le transmettant à l'oscillateur commandé en tension ( 26); et un circuit de détermination de verrouillage de fréquence pour comparer une fréquence du signal de fréquence de référence à celle du signal de comparaison, ledit circuit de détermination transmettant un signal de détection de verrouillage lorsque la différence en fréquences entre le signal de fréquence de référence et le signal de comparaison s'inscrit dans une plage de valeur pré-établie. 2 Circuit de synthétiseur de fréquence à boucle à verrouillage de phase ( 20) selon la revendication 1, caractérisé en ce qu'il comprend en outre une seconde pompe de charge ( 68) connectée à la première pompe de charge ( 28) de manière à communiquer avec pour recevoir le signal de détection d'horloge, ladite seconde pompe de charge ( 68) étant désactivée en réponse à la réception du signal de détection de verrouillage et étant activée afin d'émettre en sortie un signal de tension pour la première pompe de charge ( 28) lorsque ladite seconde pompe de charge ( 68) reçoit un signal de détection de non verrouillage. 3 Circuit de synthétiseur de fréquence à boucle à verrouillage de phase ( 20) selon la revendication 1, caractérisé en ce qu'il comprend en outre un commutateur analogique ( 9) connecté en parallèle au25 filtre passe-bas ( 30) pour recevoir le signal de détection de verrouillage, ledit commutateur analogique ( 9) étant ouvert en réponse à la réception du signal de détection de verrouillage et étant fermé en réponse à la réception du signal de détection de non verrouillage. 4 Circuit de synthétiseur de fréquence à boucle à verrouillage de phase ( 20) selon la revendication 1, caractérisé en ce qu'il comprend en outre: - une seconde pompe de charge ( 68) connectée à la première pompe de charge ( 28) pour recevoir le signal de détection de verrouillage, ladite seconde pompe de charge ( 68) étant désactivée en réponse à la réception 5 du signal de détection de verrouillage et étant activée pour émettre en sortie un signal de tension pour la première pompe de charge ( 28) lorsque ladite seconde pompe de charge ( 68) reçoit un signal de détection de non verrouillage; et10 un commutateur analogique ( 9) connecté en parallèle au filtre passe-bas ( 30) pour recevoir le signal de détection de verrouillage, le commutateur analogique ( 9) étant ouvert en réponse à la réception du signal de détection de verrouillage et étant fermé en réponse à la réception du signal de détection de non verrouillage. Circuit de synthétiseur de fréquence à boucle à verrouillage de phase ( 20) selon la revendication 1, caractérisé en ce que le circuit de détermination de20 verrouillage de fréquence inclut: un premier comparateur de fréquence ( 31 A) pour recevoir le signal de référence et le signal de comparaison et pour transmettre un premier signal de détection lorsque la fréquence du signal de comparaison est supérieure à celle du signal de référence; un second comparateur de fréquence ( 31 B) pour recevoir le signal de référence et le signal de comparaison et pour transmettre un second signal de détection lorsque la fréquence du signal de référence est supérieure à celle du signal de comparaison; et un second circuit de détermination de fréquence pour transmettre le signal de détection de non verrouillage lorsqu'au moins l'un des premier et second signaux de détection est transmis depuis les premier et35 second comparateurs de fréquence. 6 Circuit de synthétiseur de fréquence à boucle à verrouillage de phase ( 20) selon la revendication 5, caractérisé en ce que ledit moyen de division de fréquence de comparaison inclut: un premier moyen de circuit pré-étalonneur ( 24) pour diviser le signal de sortie en provenance de l'oscillateur commandé en tension ( 26) et pour émettre en sortie un signal de division; et un diviseur de fréquence de comparaison ( 25) pour diviser le signal de division en provenance du pré- étalonneur ( 24). 7 Circuit de synthétiseur de fréquence à boucle à verrouillage de phase ( 20) selon la revendication 5, caractérisé en ce que le premier comparateur de fréquence ( 31 A) comprend: une première section de comparaison de fréquence ( 32) pour comparer le signal de référence et le signal de division en provenance du moyen de circuit de pré- étalonneur ( 24), ladite première section de comparaison de fréquence ( 32) étant activée pour déterminer si oui ou non un nombre prédéterminé d'impulsions du signal de division sont comptées avant réception d'une impulsion suivante en provenance du signal de fréquence de référence, d'o la détection de si oui ou non une différence en fréquences entre les deux signaux existe, ladite différence étant déterminée conformément à une différence temporelle entre l'impulsion du signal de référence et une impulsion du signal de division en provenance du pré-étalonneur ( 24); et une première section de différence en fréquences ( 33) pour détecter la différence en fréquences entre un premier signal de référence dérivé du signal de fréquence de référence et la sortie de la première section de comparaison de fréquence ( 32), o ladite différence en fréquences détectée est convertie en un premier signal de différence en fréquences; et une seconde section de comparaison de fréquence ( 34) pour recevoir le signal d'horloge et le signal de comparaison en provenance du diviseur de fréquence de comparaison ( 25), ladite section de comparaison de fréquence ( 34) fonctionnant pour déterminer si oui ou non un nombre prédéterminé d'impulsions du signal d'horloge sont comptées avant réception d'un impulsion suivante en provenance de la seconde section de comparaison de fréquence ( 34), ce qui permet à ladite section de comparaison de fréquence ( 34) de détecter si oui ou non une différence en fréquences entre les deux signaux existe, ladite différence en fréquences étant déterminée sur la base de la différence entre l'impulsion du second signal de comparaison et l'impulsion du signal d'horloge; et une seconde section de détection de différence en fréquences ( 35) pour détecter la différence en fréquences entre un second signal de référence dérivé du signal de comparaison et le signal de sortie en provenance de la seconde section de comparaison de fréquence ( 34), ladite seconde section de comparaison de fréquence ( 34) étant activée pour déterminer si oui ou non un nombre prédéterminé d'impulsions du signal de division en provenance du pré-étalonneur ( 24) sont comptées avant réception d'une impulsion suivante en provenance du signal de référence, ladite différence en fréquences étant déterminée conformément à une différence temporelle entre l'impulsion du signal de référence et une impulsion du signal de division en30 provenance du pré-étalonneur ( 24). 8 Circuit de synthétiseur de fréquence à boucle à verrouillage à phase ( 20) pour détecter et générer un signal cadencé à une fréquence prédéterminée, le circuit étant caractérisé en ce qu'il comprend;35 un oscillateur commandé en tension ( 26) pour produire un signal oscillant; une horloge ( 22) pour produire un signal cadencé; un diviseur de fréquence de référence ( 21) pour diviser le signal d'horloge en un signal de fréquence de référence; un moyen de circuit pré-étalonneur ( 24) pour recevoir le signal de sortie en provenance de l'oscillateur commandé en tension ( 26) et pour émettre en sortie un signal de division; un diviseur de fréquence de comparaison ( 25) pour recevoir le signal de sortie en provenance de l'oscillateur commandé en tension ( 26) et pour diviser ledit signal sortie en un signal de comparaison; un comparateur de phase ( 27 pour détecter une différence de phase entre le signal de fréquence de référence et le signal de comparaison et pour transmettre un signal de différence de phase en réponse à la différence de phase; une première pompe de charge ( 28) pour transmettre un signal de tension en réponse au signal de différence de phase en provenance du comparateur de phase ( 27); un filtre passe bas ( 30) pour lisser le signal de tension en provenance de la première pompe de charge ( 28) afin d'en ôter des composantes haute fréquence, le filtre passe-bas ( 30) générant le signal de tension commandé et le transmettant à l'oscillateur commandé en tension ( 26); un premier comparateur de fréquence ( 31 A) pour recevoir le signal de sortie divisé en provenance du pré-étalonneur ( 24) et le signal de comparaison et pour transmettre un premier signal de détection lorsque la fréquence du signal de comparaison est supérieure à celle du signal de référence; un second comparateur de fréquence ( 31 B) pour recevoir le signal d'horloge et le signal de comparaison et pour transmettre un second signal de détection lorsque la fréquence du signal de référence est supérieure à celle du signal de comparaison; un circuit de détermination ( 52) pour transmettre le signal de détection non verrouillée; une seconde pompe de charge ( 68) connectée à la première pompe de charge ( 28) pour recevoir le signal de détection de verrouillage, ladite seconde pompe de charge ( 68) étant désactivée suite à la réception dudit signal de détection de verrouillage et étant activée afin de générer un signal de tension en coopération avec la première pompe de charge ( 28) suite à la10 réception d'un signal de détection de non verrouillage; et un commutateur analogique ( 9) connecté en parallèle au filtre passe-bas ( 30) pour recevoir le signal de détection de verrouillage, le commutateur analogique ( 9) étant ouvert en réponse à la réception du signal de détection de verrouillage et étant fermé en réponse à la réception du signal de détection de non verrouillage.