FR 2692402 A1 19931217 FR 9306988 A 19930610 DISPOSITIF A SEMICONDUCTEURS COMPORTANT DES COUCHES SEMICONDUCTRICES DE DIFFERENTS TYPES DE CONDUCTIVITE ET PROCEDE DE FABRICATION La présente invention concerne un dispositif à semiconducteurs qui peut commander des états de conduction et de blocage de courant par la tension d'une électrode de commande. La figure 25 est une coupe montrant la structure d'un transistor VDMOS 100 de type classique, qui est un dispositif à semiconducteurs qui commande des états de conduction et de blocage de courant par la tension d'une électrode de commande Une couche épitaxiale de type N 1 est formée sur une surface supérieure d'un substrat de type n+ 8, tandis que des régions de diffusion de type p 2 sont formées sélectivement sur une surface supérieure de la couche épitaxiale de type N 1 En outre, des régions de diffusion de type N 3 sont formées sélectivement dans les régions de diffusion de type p 2. Une électrode de grille 5 enveloppée dans une pellicule d'oxyde 4 est formée au-dessus de la surface supérieure de la couche épitaxiale de type N 1, et de parties des régions de diffusion de type p 2 qui se trouvent entre la couche épitaxiale et les régions de diffusion de type N 3 En outre, une électrode de source 6 est formée de façon à être connectée aux régions de diffusion de type p 2 et aux régions de diffusion de type n 3, tout en étant isolée de l'électrode de grille 5 par la pellicule d'oxyde 4 D'autre part, une électrode de drain 7 est connectée au substrat de-type N 8. Lorsque l'électrode de grille 5 et l'électrode de source 6 sont aux mêmes potentiels et lorsque le poten- tiel de l'électrode de drain 7 est augmenté par rapport à celui de l'électrode de source 6 dans le transistor VDMOS ayant la structure indiquée ci-dessus, des polarisa- tions inverses sont appliquées entre les régions de diffu- sion de type p 2 et la couche épitaxiale de type N 1. Par conséquent, des couches de désertion qui se développent à partir des frontières entre les régions de diffusion de type p 2 et la couche épitaxiale de type n 1, s'étendent vers la couche épitaxiale de type N 1, pour tenir la tension Le transistor VDMOS 100 est donc maintenu dans un état bloqué. La figure 26 illustre le transistor VDMOS clas- sique 100 dans la condition dans laquelle le potentiel de l'électrode de grille 5 est augmenté par rapport à celui de l'électrode de source 6 Si l'on suppose que l'élec- trode de source 6 est mise à la masse et que des poten- tiels positifs +V 1 et +V 2 sont respectivement appliqués aux électrodes de grille et de drain 5 et 7, les régions de surface des régions de diffusion de type p 2 qui se trouvent entre les régions de diffusion de type N 3 et la couche épitaxiale de type N 1 sont inversées pour prendre une conductivité de type N et former des canaux Un courant électronique Ie commence alors à circuler à partir de l'électrode de source 6 vers l'électrode de drain 7 à travers les canaux Le transistor VDMOS 100 passe donc dans un état de conduction de courant (état conducteur). Lorsque le potentiel de l'électrode de grille 5 est à nouveau réduit par rapport à celui de l'électrode de source 6, les canaux qui sont formés dans les régions de surface des régions de diffusion de type p 2 se trouvant entre les régions de diffusion de type n+ 3 et la couche épitaxiale de type N 1 disparaissent pour interrompre le courant électronique Ie, ce qui fait que le transistor VDMOS 100 passe à nouveau à l'état bloqué. Dans le dispositif à semiconducteurs classique ayant la structure mentionnée ci-dessus, la résistance (résistance à l'état conducteur) du transistor VDMOS 100 dans un état conducteur est formée par la combinaison en série de résistances de canal Rch qui qui apparaissent dans les canaux, d'une résistance d'accumulation Ra qui apparaît dans une couche d'accumulation qui est formée dans une partie de la couche épitaxiale de type N 1 à proximité de l'électrode de grille 5, d'une résistance de transistor à effet de champ à jonction Rj qui est formée dans une partie de la couche épitaxiale de type N 1 qui se trouve entre les régions de diffusion de type p 2, et dune résistance épitaxiale Répi qui est formée dans la direction transversale de la couche épitaxiale de type n 1. Ces résistances sont expliquées en détail ci- après Lorsque le potentiel Vi de l'électrode de grille 5 est augmenté par rapport à celui de l'électrode de source 6, des couches d'inversion de type N sont formées dans des parties de surface des régions de diffusion de type p 2 qui se trouvent entre la couche épitaxiale de type N 1 et les régions de diffusion de type N 3, immédiatement au- dessous de l'électrode de grille 5, sous l'influence d'un champ électrique de l'électrode de grille 5 Dans de telles couches d'inversion, des électrons circulent le long des surfaces des régions de diffusion de type p 2 en faisant apparaître des résistances, que l'on définit comme étant les résistances de canal Rch. A ce moment, des électrons sont accumulés sur une partie de surface de la couche épitaxiale de type N 1 immédiatement au-dessous de l'électrode de grille 5, sous l'influence du champ électrique de l'électrode de grille , pour former une couche d'accumulation Dans cette couche d'accumulation, des électrons-circulent le long de la couche épitaxiale de type N 1, en produisant une résistance, que l'on définit comme étant la résistance d'accumulation Ra. Lorsque le potentiel (V 2) de l'électrode de drain 7 est augmenté par rapport à celui de l'électrode de source 6, des couches de désertion s'étendent à partir des régions de diffusion de type p 2 vers la couche épitaxiale de type N 1 Lorsque des électrons circulent à partir d'une partie centrale de la partie de la surface de la couche épitaxiale de type N 1 qui se trouve entre les régions de diffusion de type p 2, en direction de l'élec- trode de drain 7, les couches de désertion rétrécissent la région de circulation des électrons Une résistance qui est ainsi formée est définie comme étant la résistance de transistor à effet de champ à jonction Rj De façon géné- rale, ceci indique une résistance qui se forme à partir de la surface de la couche épitaxiale de type N 1, en direc- tion des profondeurs de diffusion des régions de diffusion de type p 2. La résistance épitaxiale Répi apparaît lorsque des électrons circulent dans la couche épitaxiale de type n 1 Bien que des parties qui se trouvent immédiatement au-dessous des régions de diffusion de type p 2 aient de faibles densités de courant électrique, la résistance épitaxiale Répi dépend en général notablement de la résis- tivité, de l'épaisseur et de l'aire de la couche épita- xiale de type N 1 La résistance du substrat de type N 8 est suffisamment inférieure aux résistances précitées pour être négligeable. La résistance épitaxiale Répi dépend de la résistivité et de l'épaisseur de la couche épitaxiale de type N 1, tandis que la tension que peut tenir le transistor VDMOS 100 est également considérablement influencée par la structure de cette partie Lorsque la résistivité et l'épaisseur de la couche épitaxiale de type n 1 sont réduites dans le but de réduire la résistance à l'état conducteur, il n'est pas possible de maintenir à une valeur élevée la tension que le transistor est capable de tenir dans un état bloqué. D'autre part, il est possible de réduire les résistances de canal Rch, la résistance d'accumulation Ra et la résistance de transistor à effet de champ à jonction Rj, en réduisant les largeurs des régions de diffusion de type p 2 et de l'électrode de grille 5, les profondeurs des régions de diffusion de type p 2, etc Cependant, du fait qu'une telle mesure exerce également une influence sur la tension que peut tenir le transistor dans un état bloqué, il est nécessaire d'optimiser le processus et les dimensions nominales. Une telle optimisation du processus et des dimensions nominales est restreinte par la précision d'un appareil de fabrication, en ce qui concerne la structure du dispositif à semiconducteurs classique, et il est difficile d'améliorer davantage les caractéristiques. Un dispositif à semiconducteurs conforme à la présente invention comprend une première couche de semi- conducteur d'un premier type de conductivité ayant une surface supérieure qui comporte au moins un sillon, au moins une seconde couche de semiconducteur d'un second type de conductivité, ayant une surface à nu qui est mise à nu sur la surface supérieure de la première couche de semiconducteur d'une manière telle qu'une ligne frontière définie entre cette couche et la première couche de semi- conducteur sur la surface supérieure de la première couche de semiconducteur, soit pratiquement perpendiculaire à la direction longitudinale du sillon, une pellicule isolante de commande qui est formée au moins sur une surface supé- rieure du sillon, et une électrode de commande qui est formée sur la pellicule isolante de commande. Il est préférable que la seconde couche de semi- conducteur soit formée sélectivement sur la surface supé- rieure de la première couche de semiconducteur. Il est préférable que la seconde couche de semi- conducteur soit formée sous la forme d'un ruban. Il est préférable qu'un ensemble des sillons précités soient formés parallèlement les uns aux autres. Il est préférable que des espaces entre l'ensem- ble de sillons soient suffisamment étroits pour qu'une couche de désertion qui s'étend dans une partie de la première couche de semiconducteur sous les sillons, couvre des espaces entre des sillons adjacents. Il est préférable qu'un ensemble des secondes couches de semiconducteur précitées soient établies de manière que le sillon soit formé au moins sur une partie de surface de la première couche de semiconducteur qui se trouve entre les secondes couches de semiconducteur. Il est préférable que le dispositif à semicon- ducteurs de l'invention comprenne en outre une troisième couche de semiconducteur du premier type de conductivité, qui est formée sélectivement sur une surface supérieure de l'une au moins des couches de semiconducteur comportant le sillon, et que la pellicule isolante de commande soit également formée sur des parties des secondes couches de semiconducteur qui se trouvent entre les première et troisième couches de semiconducteur. Il est préférable que la troisième couche de semiconducteur soit formée sélectivement sur des surfaces supérieures des deux secondes couches de semiconducteur entre lesquelles se trouve le sillon. Il est préférable que le sillon soit formé de façon à s'étendre vers les surfaces supérieures des secondes couches de semiconducteur. Il est préférable que le sillon soit formé de façon à s'étendre vers une surface supérieure de la troisième couche de semiconducteur - Il est préférable que le sillon soit formé seulement sur la surface supérieure de la première couche de semiconducteur. Il est préférable que le dispositif à semicon- ducteurs de l'invention comprenne en outre une première électrode qui est isolée de l'électrode de commande et qui est connectée aux seconde et troisième couches de semi- conducteur, et une seconde électrode qui est connectée électriquement à la première couche de semiconducteur. Il est préférable que le dispositif à semicon- ducteurs de l'invention comprenne en outre une quatrième couche de semiconducteur du premier type de conductivité, qui est formée entre la première couche de semiconducteur et la seconde électrode, et qui a une concentration en impuretés plus élevée que celle de la première couche de semiconducteur. Il est préférable que le dispositif à semicon- ducteurs de l'invention comprenne en outre une cinquième couche de semiconducteur du second type de conductivité, qui est formée entre la quatrième couche de semiconducteur et la seconde électrode. Il est préférable que les secondes couches de semiconducteur se présentent sous la forme d'îlots sur la surface supérieure de la première couche de semiconduc- teur. Il est préférable que chaque troisième couche de semiconducteur soit formée de façon à comprendre une partie de chaque sillon. Il est préférable que les couches de semiconduc- teur se présentent sous la forme d'îlots sur la surface supérieure de la première couche de semiconducteur. Il est préférable que la troisième couche de semiconducteur soit formée sur une seule des deux couches de semiconducteur qui se trouvent de part et d'autre de la surface de la première couche de semiconducteur. Il est préférable que le dispositif à semicon- ducteurs de l'invention comprenne en outre une quatrième couche de semiconducteur du premier type de conductivité, qui est formée entre la première couche de semiconducteur et la seconde électrode, et qui a une concentration en impuretés plus élevée que celle de la première couche de semiconducteur. Il est préférable que le dispositif à semicon- ducteurs de l'invention comprenne en outre une cinquième couche de semiconducteur du second type de conductivité qui est formée entre la quatrième couche de semiconducteur et la seconde électrode. Il est préférable que les secondes couches de semiconducteur se présentent sous la forme d'îlots sur la surface supérieure de la première couche de semiconduc- teur. Il est préférable que l'une des secondes couches de semiconducteur et une autre des secondes couches de semiconducteur soient formées en damier sur la surface supérieure de la première couche de semiconducteur. Il est préférable que le sillon atteigne l'autre des deux secondes couches de semiconducteur qui se trouvent de part et d'autre de la surface de la première couche de semiconducteur. Il est préférable que les secondes couches de semiconducteur se présentent sous la forme d'îlots sur la surface supérieure de la première couche de semiconduc- teur. Il est préférable que l'une des secondes couches de semiconducteur et une autre des secondes couches de semiconducteur soient formées en damier sur la surface supérieure de la première couche de semiconducteur. Il est préférable que le dispositif à semi- conducteurs de l'invention comprenne en outre une troisième couche de semiconducteur dû second-type de conductivité, et que la seconde couche de semiconducteur soit formée de façon à comprendre le sillon, la première couche de semiconducteur soit formée sélectivement sur une surface supérieure de la troisième couche de semiconduc- teur, et la pellicule isolante de commande soit également formée sur une partie de la première couche de semicon- ducteur qui se trouve entre les seconde et troisième couches de semiconducteur. Il est préférable que le dispositif à semicon- ducteurs de l'invention comprenne en outre une première électrode qui est isolée de l'électrode de commande et qui est connectée aux première et seconde couches de semicon- ducteur, et une seconde électrode qui est connectée électriquement à la troisième couche de semiconducteur. Il est préférable que le dispositif à semicon- ducteurs de l'invention comprenne en outre une quatrième couche de semiconducteur du second type de conductivité, qui est formée entre la troisième couche de semiconducteur et la seconde électrode, et qui a une concentration en impuretés plus élevée que celle de la troisième couche de semiconducteur. Il est préférable que le dispositif à semicon- ducteurs de l'invention comprenne en outre une cinquième couche de semiconducteur du premier type de conductivité, qui est formée entre la quatrième couche de semiconducteur et la seconde électrode. Il est préférable que la première couche de semiconducteur se présente sous la forme d'un îlot sur une surface supérieure de la troisième couche de semiconduc- teur. Il est préférable que le sillon soit également formé sur la première couche de semiconducteur et la troisième couche de semiconducteur, sur une surface supérieure de la troisième couche de semiconducteur. La présente invention porté également sur un procédé de fabrication d'un dispositif à semiconducteurs comprenant les étapes suivantes: (a) on forme un masque ayant une ouverture sur une première couche de semiconduc- teur d'un premier type de conductivité, (b) on forme un sillon sur la surface de la première couche de semiconduc- teur, à travers le masque, (c) on forme une pellicule - isolante de commande sur la surface de la première couche de semiconducteur, (d) on forme une électrode de commande sur la pellicule isolante de commande, dans le sillon et au voisinage de celui-ci, et (e) on introduit une impureté d'un second type de conductivité dans la première couche de semiconducteur, en utilisant l'électrode de commande à titre de masque, à travers la pellicule isolante de com- mande, pour former sélectivement une seconde couche de semiconducteur du second type de conductivité. Le procédé de fabrication d'un dispositif à semiconducteurs conforme à l'invention comprend de préfé- rence les étapes suivantes: (f) on forme sélectivement une troisième couche de semiconducteur du premier type de conductivité sur la surface de la seconde couche de semi- conducteur, (g) on forme une première électrode qui est isolée de l'électrode de commande et qui est connectée aux seconde et troisième couches de semiconducteur, et (h) on forme une seconde électrode qui est connectée électrique- ment à la première couche de semiconducteur. Dans la structure de base du dispositif à semi- conducteur de l'invention, un courant qui circule à travers la première couche de semiconducteur et la seconde couche de semiconducteur, traverse une couche d'accumula- tion et un canal qui sont formés immédiatement au-dessous de la première couche de semiconducteur Dans la structure de base du dispositif à semiconducteurs de l'invention, le sillon qui est formé sur la surface supérieure de la il première couche de semiconducteur augmente l'aire de section droite de la couche d'accumulation ou du canal, observée dans la direction de circulation du courant, ce qui a pour effet de réduire une résistance d'accumulation ou de canal. En outre, le courant circule aisément le long de la paroi du sillon, grace à quoi la distance de la circu- lation du courant dans une région, qui peut aisément occasionner une résistance de transistor à effet de champ à jonction, de la première couche de semiconducteur, à proximité de la seconde couche de semiconducteur, est notablement réduite La valeur de la résistance de transistor à effet de champ à jonction est donc réduite. Dans un premier mode du dispositif à semiconduc- teurs conforme à la présente invention, un courant circule à partir de la troisième couche de semiconducteur vers la première couche de semiconducteur, à travers un canal qui est formé au voisinage de la surface de la seconde couche de semiconducteur, et à travers une couche d'accumulation qui est formée au voisinage de la surface supérieure de la première couche de semiconducteur Le sillon qui est formé sur la surface de la première couche de semiconducteur augmente l'aire de section droite de la couche d'accumula- tion, observée dans la direction de la circulation du courant, ce qui a pour effet de réduire la résistance d'accumulation En outre, le courant circule aisément le long de la paroi du sillon, ce qui a pour effet de réduire la distance de la circulation du courant dans la région, qui peut aisément occasionner la résistance de transistor à effet de champ à jonction, de la première couche de semiconducteur, au voisinage de la seconde couche de semiconducteur La valeur de la résistance de transistor à effet de champ à jonction est donc réduite. En particulier lorsque le sillon est formé sur une partie d'une troisième couche de semiconducteur, en direction d'une partie d'une autre troisième couche de semiconducteur, à travers les première et seconde couches de semiconducteur qui se trouvent entre les troisièmes couches, l'aire de section droite d'un canal qui est formé au voisinage de la surface de la seconde couche de semi- conducteur, observée dans la direction de circulation du courant, est augmentée, grace à quoi la résistance de canal est également réduite. Dans un second mode du dispositif à semiconduc- teurs conforme à la présente invention, le courant circule entre les troisième et quatrième couches de semiconduc- teur, à travers un canal qui est formé au voisinage de la surface de la seconde couche de semiconducteur Un premier sillon qui est formé dans une partie de surface de la seconde couche de semiconducteur se trouvant entre les troisième et quatrième couches de semiconducteur, augmente l'aire de section droite du canal, observée dans la direc- tion de la circulation du courant, ce qui a pour effet de réduire la résistance de canal En outre, le courant circule également entre les première et quatrième couches de semiconducteur à travers un canal qui est formé au voisinage de la surface de la seconde couche de semicon- ducteur Un second sillon qui est formé sur une partie de surface de la seconde couche de semiconducteur, se trou- vant entre les première et quatrième couches de semicon- ducteur, augmente l'aire de section droite du canal, observée dans la direction de la circulation du courant, ce qui a pour effet de réduire la résistance de canal. Dans un troisième mode du dispositif à semicon- ducteurs conforme à la présente invention, le courant circule entre les seconde et quatrième couches de semi- conducteur à travers un canal qui est formé au voisinage de la surface de la première couche de semiconducteur Le sillon qui est formé sur la surface supérieure de la première couche de semiconducteur augmente l'aire de section droite du canal, observée dans la direction de la circulation du courant, ce qui a pour effet de réduire la résistance de canal En particulier, lorsque le sillon atteint la quatrième couche de semiconducteur, il est possible de réduire la résistance d'une électrode de circulation de courant qui est formée par la quatrième couche de semiconducteur. Dans chacun des premier, à troisième modes de la présente invention, lorsqu'une couche de désertion, qui s'étend lorsque la première ou seconde couche de semicon- ducteur contient une couche d'inversion sous l'électrode de commande, couvre avantageusement les sillons, on observe une réduction d'une composante, qui est orientée perpendiculairement à l'électrode de commande, d'un champ électrique dans la couche d'inversion qui est formée sous l'électrode de commande La mobilité des électrons qui circulent dans la couche d'accumulation est ainsi améliorée. Conformément à la présente invention, comme décrit ci-dessus, le sillon est formé sur la surface supérieure de la première couche de semiconducteur, grâce à quoi il est possible de réduire la résistance d'accumu- lation, la résistance de canal ou la résistance de tran- sistor à effet de champ à jonction, pour le courant qui circule entre les première et seconde couches de semicon- ducteur, pour obtenir ainsi un dispositif à semiconduc- teurs ayant une faible résistance à l'état conducteur, sans dégrader la tension que peut tenir le dispositif dans un état bloqué, et sans l'exigence d'une précision élevée d'un appareil de fabrication En outre, il est possible d'obtenir un dispositif à semiconducteurs ayant une faible tension de maintien et une valeur élevée du courant maximal qu'il est possible de commander. En outre, conformément au procédé de fabrication d'un dispositif à semiconducteurs conforme à l'invention, il est possible de procurer un procédé convenant pour la fabrication du dispositif à semiconducteurs mentionné précédemment. Un but de la présente invention donc d'obtenir un dispositif à semiconducteurs ayant une faible résis- tance à l'état conducteur, sans dégrader la tension que peut tenir le dispositif dans un état bloqué, et sans l'exigence d'une précision élevée d'un appareil de fabri- cation. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs La suite de la descrip- tion se réfère aux dessins annexés dans lesquels La figure i est une vue en perspective partielle montrant un premier mode de réalisation de la présente invention; La figure 2 est une coupe locale montrant le premier mode de réalisation de la présente invention; La figure 3 est une vue en perspective partielle illustrant le fonctionnement du premier mode de réalisa- tion de la présente invention; La figure 4 est une vue en perspective partielle illustrant le fonctionnement du premier mode de réalisa- tion de la présente invention; La figure 5 est une vue en perspective partielle montrant une forme modifiée du premier mode de réalisation de la présente invention; Les figures 6 à il sont des coupes illustrant des étapes d'un procédé de fabrication du dispositif à semiconducteurs conforme au premier mode de réalisation de la présente invention; La figure 12 est une coupe locale montrant un second mode de réalisation de la présente invention; La figure 13 est une vue en perspective partielle montrant un troisième mode de réalisation de la présente invention; La figure 14 est une vue en perspective par- tielle montrant un quatrième mode de réalisation de la présente invention; La figure 15 est une vue en perspective par- tielle montrant une autre forme modifiée de la présente invention; La figure 16 est une vue en perspective par- tielle illustrant le fonctionnement de l'autre forme modifiée de la présente invention; La figure 17 est une vue en perspective par- tielle montrant un cinquième mode de réalisation de la présente invention; La figure 18 est une vue en perspective par- tielle montrant encore une autre forme modifiée de la présente invention; La figure 19 est une vue en plan montrant un sixième mode de réalisation de la présente invention; La figure 20 est une vue en plan montrant un septième mode de réalisation de la présente invention; La figure 21 est une vue en plan montrant un huitième mode de réalisation de la présente invention; La figure 22 est une vue en plan montrant le huitième mode de réalisation de la présente invention; La figure 23 est une vue en plan montrant un neuvième mode de réalisation de la présente invention; La figure 24 est une vue en plan montrant le neuvième mode de réalisation de la présente invention; La figure 25 est une coupe locale illustrant un dispositif à semiconducteurs classique; et La figure 26 est une coupe locale illustrant le dispositif à semiconducteurs classique. Premier mode de réalisation La figure 1 est une vue en perspective partielle montrant un transistor VDMOS 101, qui est un dispositif à semiconducteurs conforme à un premier mode de réalisation de la présente invention Une couche épitaxiale de type n 1 est formée sur une surface supérieure d'un substrat de type N 8, tandis qu'un ensemble de régions de diffusion de type p 2 sont formées sélectivement sur une surface supérieure de la couche épitaxiale de type N 1, sous la forme de rubans En outre, des régions de diffusion de type N 3 sont formées sélectivement sous la forme de rubans dans les régions de diffusion de type p 2. Une électrode de grille 5 qui est enveloppée dans une pellicule d'oxyde 4, est formée sur la surface supérieure de la couche épitaxiale de type N 1, et des parties des régions de diffusion de type p 2 qui se trouvent entre la couche épitaxiale et les régions de diffusion de type n+ 3. Une électrode de source 6 est isolée de l'élec- trode de grille 5 par la pellicule d'oxyde 4 et elle est connectée aux régions de diffusion de type p 2 et aux régions de diffusion de type N 3 D'autre part, une élec- trode de drain 7 est connectée au substrat de type N 8. Dans la couche épitaxiale de type N 1, des sillons 9 sont formés sur une partie de surface qui se trouve entre les régions de diffusion de type p 2 adja- centes La pellicule d'oxyde 4, l'électrode de grille 5 et l'électrode de source 6, qui sont formées en réalité sur les sillons 9, sont partiellement omises sur la figure 1 dans le but d'illustrer les structures de ces sillons 9. La figure 2 est une coupe selon la ligne A-A' de la figure 1 qui est destinée à faire apparaître plus clairement les structures des sillons 9 Ces sillons 9 s'étendent dans la couche épitaxiale de type N 1, dans une direction perpendiculaire à des lignes frontières qui sont définies entre la couche épitaxiale de type N 1 et les régions de diffusion de type p 2. Dans un état bloqué, le transistor VDMOS 101 fonctionne de façon similaire au dispositif à semiconduc- teurs classique Lorsque l'électrode de grille 5 et l'électrode de source 6 sont aux mêmes potentiels, et lorsque le potentiel de l'électrode de drain 7 est augmenté par rapport à celui de l'électrode de source 6, des polarisations inverses sont appliquées aux régions de diffusion de type p 2 et à la couche épitaxiale de type n 1 Des couches de désertion qui sont ainsi formées aux frontières entre les régions de diffusion de type p 2 et la couche épitaxiale de type N 1 s'étendent en direction de la couche épitaxiale de type N 1, pour tenir la ten- sion. La figure 3 montre des électrons qui circulent lorsque le potentiel de l'électrode de grille 5 est augmenté par rapport à celui de l'électrode de source 6. Si l'on suppose que l'électrode de source 6 est mise à la masse et que des potentiels positifs +V 1 et +V 2 sont respectivement appliqués aux électrodes de grille et de drain 5 et 7, des parties de surface des régions de diffu- sion de type p 2 qui se trouvent entre les régions de diffusion de type N 3 et la couche épitaxiale de type n 1 sont inversées pour prendre la conductivité de type N et former des canaux Un courant d'électrons Ie commence à circuler de l'électrode de source 6 vers l'électrode de drain 7 à travers les canaux La figure 3 montre également le courant d'électrons Ie qui circule lorsque le transis- tor VDMOS 101 passe dans un état conducteur Sur la figure 3, des cercles contenant des signaux négatifs désignent des électrons Ceci s'applique également à d'autres dessins. La résistance à l'état conducteur du transistor VDMOS 101 est formée par la connexion en série de résis- tances de canal Rch, d'une résistance d'accumulation Ra, d'une résistance de transistor à effet de champ à jonction Rj et d'une résistance épitaxiale Répi, de façon similaire au transistor VDMOS classique 100 Du fait que la couche épitaxiale de type N 1 comporte les sillons 9, l'aire d'une surface frontière entre la couche épitaxiale de type N 1 et la pellicule d'oxyde 4 est augmentée Ceci entraîne donc une réduction de la résistance d'accumula- tion Ra, qui est occasionnée par une couche d'accumulation formée au voisinage de la surface de la couche épitaxiale de type N 1 En outre, dans une partie de la couche épitaxiale de type N 1 qui se trouve entre les régions de diffusion de type p 2, le courant circule aisément vers l'électrode de drain 7 le long des surfaces de paroi des sillons 9 Par conséquent, une distance notable de circu- lation du courant à travers la partie de la couche épita- xiale de type N 1 qui se trouve entre les régions de diffusion de type p 2 est ainsi réduite, ce qui fait que la résistance de transistor à effet de champ à jonction Rj est réduite par les profondeurs des sillons 9 dans cette partie de la couche épitaxiale de type N 1 Il est donc possible de réduire la somme (Ra + Rj) de la résistance d'accumulation Ra et de la résistance de transistor à effet de champ à jonction Rj. Lorsque le potentiel de l'électrode de grille 5 est à nouveau réduit par rapport à celui de l'électrode de source 6, les canaux qui sont formés par les parties de surface des régions de diffusion de type p 2 se trouvant entre les régions de diffusion de type N 3 et la couche épitaxiale de type N 1 disparaissent, ce qui interrompt le courant d'électrons Ie, de façon similaire au transis- tor VDMOS classique 100, grâce à quoi le transistor VDMOS 101 passe à nouveau dans un état bloqué. * La figure 4 illustre schématiquement une partie située autour d'un sillon 9, pour faire apparaître plus clairement la circulation du courant d'électrons Ie Dans un but de simplification, la pellicule d'oxyde 4 et l'électrode de grille 5, qui sont formées en réalité sur le sillon 9, sont omises, tandis que les régions de diffu- sion de type p 2 et les régions de diffusion de type N 3 sont représentées par des lignes en pointillés. Le courant d'électrons Ie qui sort des régions de diffusion de type p 2 entre dans une couche d'accumu- lation qui est formée le long de la surface de paroi du sillon 9 par l'électrode de grille 5 (non représentée sur la figure 4) dans la couche épitaxiale de type N 1 En comparaison avec l'art antérieur, l'aire de section droite de la couche d'accumulation est augmentée, lorsqu'on l'observe dans la direction du courant d'électrons Ie, grâce à quoi la résistance d'accumulation Ra est réduite. En outre, le courant d'électrons Ie circule vers l'électrode de drain 7 le long de la surface de paroi du sillon 9, grâce à quoi la distance notable de sa circula- tion dans la partie de la couche épitaxiale de type N 1 qui se trouve entre les régions de diffusion de type p 2, est réduite au point que la résistance de transistor à effet de champ à jonction Rj est réduite par la profondeur du sillon 9. Conformément au premier mode de réalisation, la couche épitaxiale de type N 1 comporte ainsi les sillons 9, grâce à quoi il est possible de réduire la résistance à l'état conducteur, tout en limitant l'épaisseur et la concentration en impuretés de la couche épitaxiale de type n 1. Lorsque l'espace entre les régions de diffusion de type p 2 adjacentes est réduit dans le dispositif à semiconducteurs classique, la résistance de transistor à effet de champ à jonction Rj est augmentée, du fait que l'aire de section droite de la couche épitaxiale de type n 1 est réduite en ce qui concerne le courant qui circule dans les couches d'accumulation, vers la surface infé- rieure de la couche épitaxiale de type N 1 Cependant, dans le premier mode de réalisation, dans la partie de la couche épitaxiale de type N 1 qui se trouve entre les régions de diffusion de type p 2 adjacentes, introduisant dans la structure la résistance de transistor à effet de champ à jonction Rj, le courant circule à travers les surfaces de paroi des sillons 9 Par conséquent, il n'apparaît pratiquement aucun problème en relation avec la résistance de transistor à effet de champ à jonction Rj, même si les configurations des régions de diffusion de type p 2 sont davantage réduites, et par conséquent il est possible d'améliorer la densité d'intégration. La couche épitaxiale de type N comportant les sillons 9 peut être adaptée à des dispositifs à semicon- ducteurs ayant d'autres structures Par exemple, la figure 5 est une vue en perspective partielle montrant la struc- ture d'un dispositif IGBT 102 conforme à une version modifiée de la présente invention. Ce dispositif IGBT 102 a une structure identique à celle du transistor VDMOS 101 dans une partie supérieure d'une couche épitaxiale de type N 1 Cependant, une couche de type N 13 est formée sous la couche épitaxiale de type N 1, tandis qu'une électrode de drain 7 est connectée à cette couche de type N 13 par l'intermédiaire d'un substrat de type p+ 10. Dans un état de fonctionnement du dispositif IGBT 102, la conductivité électrique est modulée dans la couche épitaxiale de type N 1 par l'injection de trous à partir du substrat de type p 10, ce qui permet d'obtenir une faible résistance à l'état conducteur Bien que la couche épitaxiale de type N 1 ait une résistance élevée dans le dispositif IGBT de puissance 102, cette résistance de la couche épitaxiale de type N 1 est réduite par la modulation de conductivité, grâce à quoi la présente invention permet d'obtenir un effet important. De façon similaire au transistor VDMOS 101, la résistance à l'état conducteur du dispositif IGBT 102 est également formée par la connexion en-série de résistances de canal Rch, d'une résistance d'accumulation Ra, d'une résistance de transistor à effet de champ à jonction Rj et d'une résistance épitaxiale Répi Dans un état conduc- teur, la plupart des trous qui sont injectés à partir du substrat de type p 10 traversent la couche épitaxiale de type N 1 pour atteindre ensuite une électrode 6 en traversant les régions de diffusion de type p 2, sans circuler dans une couche d'accumulation et des canaux. Cependant, la modulation de conductivité dépend de la valeur d'un courant d'électrons qui est fourni au substrat de type p 10, et les électrons circulent dans la couche d'accumulation et les canaux Par conséquent, la modulation de conductivité dépend essentiellement de la résistance de canal Rch, qui est la résistance offerte au courant d'électrons, et de la résistance d'accumulation Ra On comprend donc clairement que la résistance à l'état conducteur du dispositif IGBT 102 peut également être réduite efficacement par la formation de sillons 9 dans la couche épitaxiale de type N 1, et par la réduction des résistances de canal Rch et de la résistance d'accumula- tion Ra. Les figures 6 à 11 sont des coupes qui montrent un procédé de fabrication d'un dispositif à semiconduc- teurs qui comprend une couche épitaxiale de type N 1 comportant de tels sillons 9, et on décrira ce procédé en se référant au transistor VDMOS 101. On dépose une couche épitaxiale de type N 1 sur un substrat de type N 8 qui est par exemple en silicium et qui est orienté selon le plan ( 100), et on forme une pellicule de nitrure de silicium 21 sur la couche épita- xiale On définit un motif par photolithographie dans la pellicule de nitrure de silicium 21 et on l'utilise à titre de masque pour la gravure anisotrope de la couche épitaxiale de type N 1 avec KOH ou autre, pour former ainsi des sillons 9 (figure 6). On retire la pellicule de nitrure de silicium 21 et on forme une pellicule d'oxyde 22, par oxydation ther- mique On forme une pellicule de silicium polycristallin sur l'oxyde, et on lui applique une opération d'attaque sélective pour laisser une électrode de grille 5 le long des sillons 9 et au voisinage de ceux-ci (figure 7). On injecte ensuite du bore en utilisant l'élec- trode de grille 6 à titre de masque, et on forme sélecti- vement des régions de diffusion de type p 2 dans la couche épitaxiale de type N 1, par recuit Une pellicule d'oxyde 23 se forme pendant une telle opération de recuit (figure 8). On définit un motif par photolithographie dans la pellicule d'oxyde 23, on injecte de l'arsenic en utili- sant à titre de masques la pellicule d'oxyde 23 et l'élec- trode de grille 5, et on forme des régions de diffusion de type n+ 3 dans les régions de diffusion de type p 2, par recuit (figure 9). On forme ensuite une pellicule d'oxyde 24 pour former entièrement une pellicule d'oxyde 4, enveloppant l'électrode de grille 5 en association avec la pellicule d'oxyde 22 On enlève sélectivement la pellicule d'oxyde 24 pour mettre à nu les régions de diffusion de type p 2 et les régions de diffusion de type N, et on effectue une pulvérisationc cathodique avec de l'aluminium pour former une électrode de source 6 En-outre, on forme une élec- trode de drain 7 sur la surface arrière du substrat de type n+ 8, par dépôt sous vide (figure 10). Alors que les figures 6 à 10 montrent des étapes de fabrication en considérant une coupe à travers l'un des sillons 9, la figure 11 montre une autre coupe à travers une partie qui ne comporte pas un tel sillon 9. Second mode de réalisation La figure 12 est une vue en perspective partielle montrant un transistor VDMOS 103 conforme à un second mode de réalisation de la présente invention Dans le second mode de réalisation, des sillons 9 qui sont formés dans une partie d'une couche épitaxiale de type n 1 qui se trouve entre des régions de diffusion de type p 2, atteignent des parties des régions de diffusion de type p 2 qui se trouvent entre la couche épitaxiale de type n 1 et des régions de diffusion de type N 3. Dans ce cas, des largeurs de grille sont augmen- tées de façon équivalente dans les régions de diffusion de type p 2, grâce à quoi il est possible de réduire non seulement une résistance d'accumulation Ra et une résis- tance de transistor à effet de champ à jonction Rj, mais également des résistances de canal Rch Il est donc possi- ble de réduire encore davantage la résistance à l'état conducteur. Troisième mode de réalisation La figure 13 est une coupe montrant un troisième mode de réalisation de la présente invention, dans une partie située le long de sillons 9 qui sont formés sur la région de diffusion de type p 2, cette partie étant observée dans la direction d'un courant d'électrons Ie. Lorsqu'un ensemble de tels sillons 9 sont formés entre des régions de diffusion de type p 2 à des intervalles relati- vement grands, une couche de désertion 20, qui s'étend lorsque la région de diffusion de type p 2 présente une couche d'inversion, est formée avec un profil qui suit très bien celui des sillons 9, comme représenté sur la figurelz 3. Cependant, lorsque les sillons 9 sont formés d'une manière si fine qu'une partie de la région de diffu- sion de type p 2 qui se trouve entre chaque paire de sillons 9 adjacents ne mesure pas plus de 10 nm de largeur, comme représenté sur la figure 12, les parties de la région de diffusion de type p 2, qui se trouvent entre les sillons 9 sont placées dans un état de désertion complète. Bien qu'une couche d'accumulation N soit formée dans une partie de surface de la région de diffusion de type p 2, à proximité d'une électrode de grille 5, une composante d'un champ électrique qui est formé dans la couche d'inversion, perpendiculairement à la surface de l'électrode de grille 5, est atténuée par l'effet qui est occasionné par la désertion de la région de diffusion de type p 2 qui se trouve entre les sillons 9 De plus, le champ électrique perpendiculaire à un courant d'électrons Ie est réduit dans la couche d'inversion, grâce à quoi la mobilité d'électrons qui forment le courant d'électrons Ie est augmentée Il est donc possible de réduire encore davantage une résistance de canal Rch. Il est clair qu'une telle formation plus fine des sillons 9 est également efficace pour le dispositif IGBT 102 qui est représenté sur la figure 5. Quatrième mode de réalisation La figure 14 est une vue en perspective partielle montrant la structure d'un dispositif EST (thyristor à commutation d'émetteur) 104 conforme à un quatrième mode de réalisation de la présente invention Ce dispositif EST 104 a une structure identique à celle du dispositif IGBT 102 représenté sur la figure 4, dans une partie inférieure d'une couche épitaxiale de type N 1. D'autre part, des régions de diffusion de type p 2 sont formées sélectivement dans une surface supérieure de la couche épitaxiale de type N 1, tandis que des régions de diffusion de type N 3 a et 3 b sont formées sélectivement dans des surfaces supérieures des régions de diffusion de type p 2. Des sillons 9 sont formés dans des parties des régions de diffusion de type N 3 a et 3 b et dans des parties de surface supérieure des régions de diffusion de type p 2 qui se trouvent entre elles Une électrode de grille 5 qui est enveloppée par une pellicule d'oxyde 4 est formée au-dessus de la couche épitaxiale de type N 1 elle-même et des régions de diffusion de type p 2, de la région de diffusion de type N 3 b et des sillons 9 qui se trouvent entre les régions 2 et la région de diffusion de type N 3 b. Une électrode de source 6 est connectée aux régions de diffusion de type p 2 et à la région de diffu- sion de type N 3 a, tandis qu'une électrode de drain 7 est connectée à la surface arrière d'un substrat de type p Chacun des sillons 9 a une structure identique à celle qui est représentée sur la figure 2, lorsqu'on considère une section perpendiculaire à la direction longitudinale. Le dispositif EST 104 fonctionne dans un état de connexion série d'une région de fonctionnement en thyris- tor qui est formée par la région de diffusion de type n 3 a, les régions de diffusion de type p 2, la couche épitaxiale de type N 1 et le substrat de type p 10, et d'un transistor MOS à canal N 30 qui est formé par les régions de diffusion de type N 3 a et 3 b et par les parties des régions de diffusion de type p 2 qui se trouvent entre elles Un courant d'électrons qui circule dans la région de fonctionnement en thyristor est entiè- rement fourni par le transistor 30, grâce à quoi il est possible de faire passer de manière fiable la région de fonctionnement en thyristor dans un état bloqué, en bloquant le transistor 30, tout en réduisant la résistance à l'état conducteur du dispositif EST 104 par un fonction- nement en thyristor Il est donc possible d'attaquer de manière simple le dispositif EST 104. Lorsque les sillons 9 sont formés au moins dans des parties des régions de diffusion de type p 2 qui se trouvent entre les régions de diffusion de type N 3 a et 3 b, de façon similaire au premier mode de réalisation, la largeur de grille du transistor MOS à canal N 30 est effectivement augmentée, ce qui fait que sa résistance à l'état conducteur peut être réduite_ D'autre part, la densité de courant dans un état conducteur du dispositif EST 104 dépend fortement du courant qui peut circuler dans le transistor 30, grâce à quoi la résistance à l'état conducteur du dispositif EST 104 peut être réduite. En particulier lorsque les sillons 9 sont formés de façon à atteindre les régions de diffusion de type n 3 a et 3 b, comme représenté sur la figure 14, il est possi- ble de réduire plus avantageusement la résistance d'une électrode de circulation de courant du transistor 30. La figure 15 est une vue en perspective par- tielle montrant un dispositif EST 105 conforme à une autre forme modifiée de la présente invention En plus de la structure du dispositif EST 104, ce dispositif EST 105 comporte des sillons 9 également dans des parties des régions de diffusion de type p 2 qui se trouvent entre la région de diffusion de type N 3 b et une couche épitaxiale de type N 1 La région de diffusion de type n+ 3 b, la couche épitaxiale de type N 1 et les parties de la région de diffusion de type p 2 qui se trouvent entre elles forment un transistor MOS à canal N 31 Ce transistor est capable de fournir un courant d'électrons à un substrat de type p 10 dans un état conducteur (le transistor 31 est également conducteur), pour amorcer ainsi un fonctionne- ment en thyristor Par conséquent, lorsque les sillons 9 sont également formés dans les parties des régions de diffusion de type p 2 qui se trouvent entre la région de diffusion de type N 3 b et la couche épitaxiale de type n 1, comme dans le dispositif EST 105, le courant que peut fournir le transistor 31 est augmenté au point qu'il est possible de réduire une tension de maintien dans le fonctionnement en thyristor. La figure 16 est une vue en perspective par- tielle montrant une partie qui se trouve autour de l'un des sillons 9 qui sont formés dans le dispositif EST 105. On notera que la présente invention est applicable non seulement à un élément qui achemine un courant vers des parties inférieures des sillons 9, mais également à un élément qui achemine un courant seulement le long de surfaces latérales des sillons 9, c'est-à-dire un élément horizontal ayant une structure MOS. Dans le quatrième mode de réalisation également, il est possible de réduire davantage la résistance de canal Rch en formant de façon beaucoup plus fine les sillons 9, pour réduire à quelques dizaines de nanomètres les largeurs des parties de la région de diffusion de type p 2 qui se trouvent entre les sillons 9, de façon similai- laire au second mode de réalisation. Cinquième mode de réalisation La figure 17 est une vue en perspective par- tielle montrant la structure d'un dispositif MCT (thyris- tor commandé par un transistor MOS) 106 conforme à un cinquième mode de réalisation de la présente invention Le dispositif MCT 106 a une structure similaire à celle du dispositif IGBT 102 représenté sur la figure 4, mais une région de diffusion de type p 11 est formée à la place des régions de diffusion droites de type p et de type N 2 et 3 du dispositif IGBT 102. Dans une telle structure, une région de fonc- tionnement en thyristor qui est formée par une région de diffusion de type N 3, une région de diffusion de type p 2, une couche épitaxiale de type N 1 et un substrat de type p+ 10, est placée dans un état conducteur de façon que le dispositif MCT 106 passe également dans un état conducteur. Une opération de passage à l'état conducteur est effectuée en débloquant un transistor MOS à canal N 32 qui est formé par la région de diffusion de type N 3, la couche épitaxiale de type N 1 et une partie de la région de diffusion de type p 2 qui se trouve entre elles Lors- que le transistor 32 est placé à l'état conducteur, un courant d'électrons est fourni au substrat de type p+ 10, pour amorcer la région de fonctionnement en thyristor. Une opération de blocage est effectuée en bloquant un autre transistor MOS à canal p 33 qui est formé par les régions de diffusion de type p 2 et 11 et par une partie de la couche épitaxiale de type N 1 qui se trouve entre elles Lorsque le transistor 33 devient conducteur, un courant de trous qui est injecté dans la région de diffusion de type N 3 à partir de la région de diffusion de type p 2, est dérivé de façon à provoquer une extinction de la condition d'amorçage de la région de fonctionnement en thyristor. Dans le cinquième mode de réalisation, des sillons 9 sont formés dans la couche épitaxiale de type n 1 qui fait fonction d'électrode de circulation de courant pour le transistor 32, ce qui a pour effet de réduire la résistance à l'état conducteur du transistor 32 Par conséquent, la région de fonctionnement en thyristor entre aisément dans un mode de fonctionnement en thyristor, et il est possible de réduire sa tension de maintien. Dans un état bloqué, un canal du transistor 33 est formé dans la surface supérieure de la couche épita- xiale de type N 1, c'est-à-dire les sillons 9, grâce à quoi sa résistance de canal est réduite, et il est possi- ble d'augmenter le courant de commande maximal (courant maximal qu'il est possible de bloquer). En d'autres termes, il est possible d'augmenter l'étendue de la région de fonctionnement en thyristor, par la réduction de la résistance à l'état conducteur du tran- sistor 33, grâce à quoi il est possible de réduire la résistance à l'état conducteur du dispositif MCT 106. La figure 18 est une vue en perspective par- tielle montrant un dispositif MCT 107 conforme à encore une autre forme modifiée de la présente invention Des sillons 9 sont formés de façon à atteindre une région de diffusion de type p 11, pour réduire ainsi la résistance d'une électrode de circulation de courant d'un transistor 33, de façon similaire au transistor 32, grâce à quoi on peut augmenter encore plus efficacement le courant de commande maximal. Dans le cinquième mode de réalisation également, il est possible de former les sillons 9 d'une manière beaucoup plus fine, pour réduire à quelques dizaines de nanomètres la largeur des parties de la couche épitaxiale de type N 1 qui se trouvent entre les sillons, ce qui permet de réduire encore davantage la résistance de canal dans ces parties. Sixième mode de réalisation La figure 19 est une vue en plan montrant des dispositifs à semiconducteurs conformes à un sixième mode de réalisation de la présente invention Le sixième mode de réalisation correspond au transistor VDMOS 101 (repré- senté sur la figure 1) ou au dispositif IGBT 102 (repré- senté sur la figure 4) conformes au premier mode de réali- sation Dans chacun des dispositifs à semiconducteurs, un substrat de type N 8 (non représenté) ou un substrat de type p 10 (non représenté) est formé sous une couche épitaxiale de type N 1 Bien qu'une pellicule d'oxyde 4, une électrode de grille 5 et une électrode de source 6 soient omises sur la figure 19 dans un but de simplifica- tion, l'électrode de source 6 est connectée à une région de diffusion de type p 2 et à une région de diffusion de type n+ 3 dans une région 61 entourée par des lignes en pointillés. Alors que les régions de diffusion de type p et de type N 2 et 3 sont réalisées sous la forme de rubans dans le transistor VDMOS 101 et le dispositif IGBT 102, les régions de diffusion de type p et de type N 2 et 3 ont des structures de cellules dans le sixième mode de réalisation Le fonctionnement de ce mode de réalisation est donc similaire à celui décrit en relation avec le premier mode de réalisation, et on obtient un effet simi- laire. En particulier en ce qui concerne un élément VDMOS, on a reconnu que l'on pouvait réduire encore davan- tage la résistance à l'état conducteur dans une structure de cellule, en comparaison avec une structure générale en forme de ruban, et il est préférable d'employer le sixième mode de réalisation ayant des structures de cellules. Septième mode de réalisation La figure 20 est une vue en plan montrant un septième mode de réalisation de la présente invention Le septième mode de réalisation correspond au transistor VDMOS 103 (représenté sur la figure 13) conforme au troisième mode de réalisation Un substrat de type N 8 (non représenté) est formé sous une couche épitaxiale de type N 1 Bien qu'une pellicule d'oxyde 4, une électrode de grille 5 et une électrode de source 6 soient omises sur la figure 20 dans un but de simplification, l'électrode de source 6 est connectée à des régions de diffusion de type p et de type N 2 et 3 dans une région 61 qui est entourée par des lignes en pointillés. Alors que les régions de diffusion de type p et de type N 2 et 3 sont réalisées sous la forme de rubans dans le transistor VDMOS 103, les régions de diffusion de type p et de type n+ 2 et 3 du septième mode de réalisa- tion ont des structures de cellules Le fonctionnement du septième mode de réalisation est donc similaire à celui décrit ci-dessus en relation avec le second mode de réali- sation, et on obtient un effet similaire. Comme décrit ci-dessus, un élément VDMOS est de préférence réalisé conformément au septième mode de réali- sation ayant des structures de cellules. Huitième mode de réalisation Les figures 21 et 22 sont des vues en plan mon- trant des dispositifs à semiconducteurs conformes à un huitième mode de réalisation de la présente invention Les dispositifs à semiconducteurs conformes au huitième mode de réalisation correspondent respectivement au dispositif EST 104 (représenté sur la figure 14) et au dispositif EST (représenté sur la figure 15) conformes au quatrième mode de réalisation Ainsi, des couches de type N 13 (non représentées) et des substrats de type p 10 (non repré- sentés) sont formés sous des couches épitaxiales de type N 1 Bien que des pellicules d'oxyde 4, des électrodes de grille 5 et des électrodes de source 6 soient omises sur les figures 21 et 22 dans un but de simplification, les électrodes de source 6 sont connectées à des régions de diffusion de type p et de type N 2 et 3 dans des régions 62 qui sont entourées par des lignes en pointillés. Alors que les régions de diffusion de type p et de type N 2, 3 a et 3 b se présentent sous la forme de rubans dans les dispositifs EST 104 et 105, ces régions ont des structures de cellules dans le huitième mode de réalisation Le fonctionnement du huitième mode de réali- sation est donc similaire à celui décrit ci-dessus en relation avec le quatrième mode de réalisation, et on obtient un effet similaire. Neuvième mode de réalisation Les figures 23 et 24 sont des vues en plan mon- trant des dispositifs à semiconducteurs conformes à un neuvième mode de réalisation de la présente invention Les dispositifs à semiconducteurs conformes au neuvième mode de réalisation correspondent respectivement au dispositif MCT 106 (représenté sur la figure 17) et au dispositif MCT 107 (représenté sur la figure 18) correspondant au cinquième mode de réalisation Ainsi, des couches de type n 13 (non représentées) et des substrats de type p 10 (non représentés)sont formés sous des couches épitaxiales de type N 1 Bien que des pellicules d'oxyde 4, des électrodes de grille 5 et des électrodes de source 6 soient omises sur les figures 23 et 24 dans un but de simplifica- tion, les électrodes de source 6 sont connectées à des régions de diffusion de type p 2 et Il dans des régions 63 qui sont entourées par des lignes en pointillés. Alors que les régions de diffusion de type p et de type n+ 2, 11 et 13 sont réalisées sous la forme de rubans dans les dispositifs MCT 106 et 107, de telles régions ont des structures de cellules dans le neuvième mode de réalisation Les structures qui sont représentées sur les figures 23 et 24 ne diffèrent donc des dispositifs MCT 106 et 107 que par le fait que les régions de diffu- sion de type p 2 et 11 sont réalisées sous la forme d'îlots, de façon que des régions de diffusion de type n 3 aient une disposition en damier dans les régions préci- tées Le fonctionnement du neuvième mode de réalisation est donc similaire à celui décrit ci-dessus en relation avec le cinquième mode de réalisation, et on obtient un effet similaire. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1 Dispositif à semiconducteurs, caractérisé en ce qu'il comprend: une première couche d'un semiconduc- teur d'un premier type de conductivité ( 1) ayant une surface supérieure dans laquelle est formé au moins un sillon ( 9); au moins une seconde couche de semiconducteur ( 2) d'un second type de conductivité, ayant une surface à nu qui est mise à nu sur la surface supérieure de la première couche de semiconducteur ( 1) d'une manière telle qu'une ligne frontière qui est définie entre la seconde couche de semiconducteur et la première couche de semi- conducteur, sur la surface supérieure de la première couche de semiconducteur, soit pratiquement perpendicu- laire à la direction longitudinale du sillon ( 9); une pellicule isolante de commande ( 4) formée sur au moins une surface supérieure du sillon ( 9); et une électrode de commande ( 5) formée sur la pellicule isolante de commande ( 4). 2 Dispositif à semiconducteurs selon la reven- dication 1, caractérisé en ce que la seconde couche de semiconducteur ( 2) est formée sélectivement sur la surface supérieure de la première couche de semiconducteur ( 1). 3 Dispositif à semiconducteurs selon la reven- dication 2, caractérisé en ce que la seconde couche de semiconducteur ( 2) est réalisée sous la forme d'un ruban. 4 Dispositif à semiconducteurs selon la reven- dication 3, caractérisé en ce qu'un ensemble de sillons ( 9) sont formés parallèlement les uns aux autres. Dispositif à semiconducteurs selon la reven- dication 4, caractérisé en ce que les espaces entre les sillons ( 9) sont si étroits qu'une couche de désertion qui s'étend dans une partie de la première couche de semicon- ducteur ( 1) sous les sillons ( 9) couvre des intervalles entre des sillons adjacents. 6 Dispositif à semiconducteurs selon la reven- dication 1, caractérisé en ce qu'il comporte un ensemble de secondes couches de semiconducteur ( 2), et en ce que le sillon ( 9) est formé au moins sur une partie de surface de la première couche de semiconducteur ( 1) qui se trouve entre les secondes couches de semiconducteur ( 2). 7 Dispositif à semiconducteurs selon la reven- dication 6, caractérisé en ce qu'il comprend en outre une troisième couche de semiconducteur du premier type de conductivité ( 3) qui est formée sélectivement sur une surface supérieure de l'une au moins des secondes couches de semiconducteur ( 2) entre lesquelles se trouve le sillon ( 9), la pellicule isolante de commande ( 4) étant également formée sur les secondes couches de semiconducteur ( 2) qui se trouvent entre les première ( 1) et troisième ( 3) couches de semiconducteur. 8 Dispositif à semiconducteurs selon la reven- dication 7, caractérisé en ce que la troisième couche de semiconducteur ( 3) est formée sélectivement sur des surfaces supérieures des deux secondes couches de semi- conducteur ( 2) entre lesquelles se trouve le sillon ( 9). 9 Dispositif à semiconducteurs selon la reven- dication 8, caractérisé en ce que le sillon ( 9) est formé de façon à s'étendre vers les secondes couches de semiconducteur ( 2). 10 Dispositif à semiconducteurs selon la reven- dication 9, caractérisé en ce que le sillon ( 9) est formé de façon à s'étendre vers une surface supérieure de la troisième couche de semiconducteur ( 3). 11 Dispositif à semiconducteurs selon la reven- dication 8, caractérisé en ce que le sillon ( 9) est formé seulement sur la surface supérieure de la première couche de semiconducteur ( 1). 12 Dispositif à semiconducteurs selon la reven- dication 11, caractérisé en ce qu'il comprend en outre: une première électrode ( 6) qui est isolée de l'électrode de commande ( 5) et qui est connectée aux seconde et troisième couches de semiconducteurs ( 2, 3), et une seconde électrode ( 7) qui est connectée électriquement à la première couche de semiconducteur ( 1). 13 Dispositif à semiconducteurs selon la revendication 8, caractérisé en ce que chaque troisième couche de semiconducteur ( 3) est formée de façon à comprendre une partie du sillon ( 9). 14 Dispositif à semiconducteurs selon la revendication 7, caractérisé en ce que la troisième couche de semiconducteur ( 3) est formée sur une seule des deux couches de semiconducteur ( 2) entre lesquelles se trouve la surface de la première couche de semiconducteur ( 1). Dispositif selon la revendication 14, caractérisé en ce qu'il comprend également une première électrode, isolée de l'électrode de commande et reliée aux secondes couches de semiconducteur, et une seconde électrode reliée à la première couche de semiconducteur. 16 Dispositif à semiconducteurs selon la revendication 12 ou 15, caractérisé en ce qu'il comprend en outre une quatrième couche de semiconducteur du premier type de conductivité ( 13) qui est formée entre la première couche de semiconducteur ( 1) et la seconde électrode ( 7), et qui a une concentration en impuretés plus élevée que celle de la première couche de semiconducteur ( 1). 17 Dispositif à semiconducteurs selon la revendication 12 ou 15, caractérisé en ce qu'il comprend en outre une quatrième couche de semiconducteur du second type de conductivité ( 10) qui est formée entre la première couche de semiconducteur ( 13) et la seconde électrode ( 7). 18 Dispositif à semiconducteurs selon la revendication 14, caractérisé en ce que le sillon ( 9) atteint l'autre des deux secondes couches de semiconducteur ( 2) entre lesquelles se trouve la surface de la première couche de semiconducteur ( 1). 19 Dispositif à semiconducteurs selon la revendication 11, 13, 14 ou 18, caractérisé en ce que les secondes couches de semiconducteur ( 2) se présentent sous la forme d'îlots sur la surface supérieure de la première couche de semiconducteur ( 1). Dispositif à semiconducteurs selon la revendication 19, caractérisé en ce que une seconde couche de semiconducteur ( 2) et l'autre seconde couche de semiconducteur ( 2) sont disposées en damier sur la surface supérieure de la première couche de semiconducteur. 21 Dispositif à semiconducteurs selon la revendication 6, caractérisé en ce qu'il comprend en outre une troisième couche de semiconducteur du second type de conductivité ( 10), et en ce que la seconde couche de semiconducteur ( 2) est formée de façon à comprendre le sillon ( 9), la première couche de semiconducteur ( 1) est formée sélectivement sur une surface supérieure de la troisième couche de semiconducteur ( 10), et la pellicule isolante de commande ( 4) est également formée sur une partie de la première couche de semiconducteur ( 1) qui se trouve entre la troisième ( 3) couche de semiconducteur et l'une des deux secondes couches de semiconducteur qui comporte le sillon. 22 Dispositif à semiconducteurs selon la revendication 21, caractérisé en ce qu'il comprend en outre: une première électrode ( 6) qui est isolée de l'électrode de commande ( 5) et qui est connectée à la première couche de semiconducteur et à l'autre seconde couche de semiconducteur, et une seconde électrode ( 7) qui est connectée électriquement à la troisième couche de semiconducteur ( 10). 23 Dispositif à semiconducteur selon la revendication 22, caractérisé en ce qu'il comprend en outre une quatrième couche de semiconducteur du premier type de conductivité ( 13) qui est formée entre la troisième couche de semiconducteur ( 1) et la seconde électrode ( 7), et qui a une concentration en impuretés plus élevée que celle de la troisièime couche de semiconducteur. 24 Dispositif à semiconducteur selon la revendication 22, caractérisé en ce qu'il comprend en outre une quatrième couche de semiconducteur du premier type de conductivité ( 10) qui est formée entre la troisième couche de semiconducteur ( 13) et la seconde électrode ( 7). Dispositif à semiconducteurs selon la revendication 21, caractérisé en ce que plusieurs sillons ( 9) sont formés sur la première couche de semiconducteur ( 1) et sur la troisème couche de semiconducteur ( 10), sur une surface supérieure de la troisième couche de semiconducteur ( 10). 26 Dispositif selon la revendication 25, caractérisé en ce qu'il comprend de plus une première électrode isolée de l'électrode de commande et reliée à la première couche de semiconducteur et à l'autre des deux dites secondes couches de semiconducteur à sillon et une seconde électrode, reliée à la troisième couche. 27 Dispositif à semiconducteurs selon la revendication 21 ou 25, caractérisé en ce que la première couche de semiconducteur ( 1) se présente sous la forme d'un îlot sur une surface supérieure de la troisième couche de semiconducteur. 28 Procédé de fabrication d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: (a) on forme un masque ayant une ouverture sur une première couche de semiconducteur d'un premier type de conductivité ( 1); (b) on forme un sillon ( 9) sur la surface de la première couche de semiconducteur ( 1), à travers le masque; (c) on forme une pellicule isolante de commande ( 4) sur une surface de la première couche de semiconducteur ( 1); (d) on forme une électrode de commande ( 5) sur la pellicule isolante de commande ( 4) dans le sillon ( 9) et au voisinage de celui- ci; et (e) on introduit une impureté d'un second type de conductivité dans la première couche de semiconducteur ( 1), en utilisant l'électrode de commande ( 5) à titre de masque à travers la pellicule isolante de commande ( 4), pour former sélectivement une seconde couche de semiconducteur du second type de conductivité ( 2). 29 Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 28, caractérisé en ce qu'il comprend en outre les étapes suivantes: (f) on forme sélectivement une troisième couche de semiconducteur du premier type de conductivité ( 3) sur la surface de la seconde couche de semiconducteur ( 2); (g) on forme une première électrode ( 6) qui est isolée de l'électrode de commande ( 5) et qui est connectée aux seconde et troisième couches de semiconducteur ( 2, 3); et (h) on forme une seconde électrode ( 7) qui est connectée électriquement à la première couche de semiconducteur ( 1).