FR 2694425 A1 19940204 FR 9309357 A 19930729 DECODEUR ET PROCEDE DE DECODAGE DE CODES A LONGUEUR VARIABLE La présente invention concerne un décodeur à longueur variable, et en particulier un décodeur à lon- gueur variable conçu pour décoder des codes à longueur variable par consultation d'une table. On a employé en traitement d'image un système de codage d'images à rendement élevé, pour comprimer le volume de données par l'utilisation de la redondance de signaux d'image Dans ce système de codage à rendement élevé, on exécute un traitement de codage à longueur variable pour réduire encore davantage le volume de don- nées Le codage à longueur variable réduit le volume total de codes en attribuant des codes ayant de courtes lon- gueurs de données à des données d'entrée dont la fréquence d'apparition est statistiquement élevée, et en attribuant des codes ayant de grandes longueurs de données à des données d'entrée dont la fréquence d'apparition est statistiquement faible. La figure 17 montre une structure d'un dispo- sitif destiné à coder des données d'image, et la figure 18 montre une structure d'un dispositif destiné à décoder des données d'image comprimées. Sur la figure 17, un dispositif de traitement de Transformation en Cosinus Discrète (ou DCT) 100 applique un traitement de transformation en cosinus discrète (ou traitement DCT) à des données d'image, pour fournir un coefficient de transformée en cosinus discrète à partir-de ces données Le coefficient de transformée en cosinus discrète correspond à une composante de fréquence spatiale de l'image Ce traitement de transformation en cosinus discrète extrait une redondance spatiale des données d'image Un quantificateur 200 quantifie le coefficient de transformée en cosinus dicrète pour fournir un index de quantification qui est constitué par des données de lon- gueur fixe La redondance extraite est ainsi éliminée Un codeur à longueur variable 300 code l'index de quantifi- cation constitué par des données de longueur fixe, pour former les codes de longueur variable Les données d'image comprimées sont ainsi obtenues. Sur la figure 18, un décodeur à longueur varia- ble 400 décode les données comprimées qui sont représen- tées par les codes de longueur variable, pour fournir les données de longueur fixe, et il les applique à titre d'index de quantification Un quantificateur inverse 500 applique la quantification inverse à l'index de quantifi- cation pour fournir le coefficient de transformée en cosinus discrète, qui correspond à la composante de fréquence spatiale de l'image Un dispositif de traitement de transformation en cosinus dicrète inverse 600 applique un traitement de transformation orthogonale (traitement de transformation en cosinus discrète inverse) au coefficient de transformée en cosinus discrète, pour reproduire les données d'image. Dans le traitement de décodage de l'image qui est décrit ci-dessus, on utilise le décodeur à longueur variable 400 pour décoder les données comprimées qui sont constituées par les codes de longueur variable, pour fournir l'index de quantification constitué par les don- nées de longueur fixe. La figure 19 est un schéma synoptique montrant une structure d'un décodeur à longueur variable de l'art antérieur Ce décodeur à longueur variable accomplit le traitement de décodage au moyen d'une opération de consul- tation de table. Un circuit d'entrée de code de longueur variable reçoit un code de longueur variable qui est transmis en série par une ligne de signal Ll Le circuit d'entrée de code de longueur variable 10 convertit le code de longueur variable, qui est appliqué en série, en un code de lon- gueur variable en un format parallèle, et il applique le code de longueur variable parallèle à une borne d'entrée d'adresse A d'une table de décodage 20, par l'intermé- diaire d'une ligne de signal L 2 Le circuit d'entrée de code de longueur variable 10 applique un signal de com- mande CNT à la table de décodage 20 par l'intermédiaire d'une ligne de signal L 5. La table de décodage 20 réagit au signal de com- mande CNT en décodant le code de longueur variable et en appliquant les données de longueur fixe à une ligne de signal L 3, par l'intermédiaire de sa borne de sortie de données D Simultanément à cette opération, la table de décodage 20 applique la longueur de code du code de lon- gueur variable au circuit d'entrée de code de longueur variable 10, par l'intermédiaire d'une ligne de signal L 4. La ligne de signal L 2 a une largeur de ligne de signal qui correspond à la longueur de code maximale des codes de longueur variable. La figure 20 montre la table de décodage qui est contenue dans le décodeur à longueur variable de l'art antérieur La table de décodage 20 comprend une mémoire de table 21 dans laquelle est enregistrée une table de correspondance qui est représentée sur la figure 21 Cette table de correspondance représente la correspondance entre les codes de longueur variable, les codes de longueur fixe et les longueurs de code des codes de longueur variable. On appellera de façon générale information de code les données de longueur fixe et les longueurs de code des codes de longueur variable correspondants. En pratique, chaque élément d'information de code comprenant les données de longueur fixe et la lon- gueur de code est enregistré à l'adresse qui est indiquée par le code de longueur variable correspondant, dans l'espace d'adresse de la mémoire de table 21. Par exemple, aux adresses "l XXXXXXXXXX" sont enregistrées les données de longueur fixe " O " et la lon- gueur de code " 1 ", et aux adresses " 011 XXXXXXXX" sont enregistrées les données de longueur fixe " 1 " et la lon- gueur variable " 3 " "X" représente ici " O " ou " 1 " Les données de longueur fixe " 32 " et la longueur de code " 11 " sont enregistrées à l'adresse " 00000011000 " Dans l'exem- ple de la figure 21, la longueur de code maximale des codes de longueur variable est égale à 11. La mémoire de table 21 sur la figure 20 reçoit le code de longueur variable parallèle à titre de signal d'adresse, par l'intermédiaire de la ligne de signal L 2, ayant une largeur de ligne de signal de 11 bits Lorsque le code de longueur variable qui est reçu a une longueur de code plus courte que la longueur de code maximale, un ou plusieurs bits d'ordre supérieur, qui correspondent au code de longueur variable appliqué, parmi les 11 bits AO-A 10 du signal d'adresse, sont des bits valides, et le ou les bits restants, c'est-à-dire un ou plusieurs bits d'ordre inférieur, sont des bits invalides. Par exemple, si le code de longueur variable est " 1 ", seul le bit d'ordre supérieur AO du signal d'adresse est le bit valide, et les dix bits d'ordre inférieur Al-A 10 sont des bits invalides Si le code de longueur variable est " 011 ", les trois bits d'ordre supérieur AO, Ai et A 2 du signal d'adresse sont les bits valides, et les huit bits restants A 3-A 1 O sont des bits invalides. Par conséquent, pour obtenir une information de code correcte correspondant au code de longueur variable qui est appliqué, indépendamment de la valeur des bits invalides, il est nécessaire d'enregistrer la même infor- mation de code à toutes les adresses, qui sont communes aux bits d'ordre supérieur valides, dans l'espace d'adres- se de la mémoire de table 21. Par exemple, des données de longueur fixe " O " et une longueur de code " 1 " sont enregistrées dans 2 adres- ses " 10000000000 ", " 10000000001 ", et " 11111111111 ". Des données de longueur fixe " 1 " et une longueur de code " 3 " sont enregistrées aux 28 adresses " 01100000000 ", " 01100000001 ", et " 01111111111 " Des données de lon- gueur fixe " 32 " et une longueur de code " 11 " sont enregis- trées à une adresse " 00000011000 ". On décrira ci-dessous, en se référant à la figure 22, un exemple de fonctionnement du décodeur à longueur variable de la figure 19. A titre d'exemple, un code de longueur variable " 1001101100000111 " est appliqué en série par la ligne de signal L 1 au circuit d'entrée de code de longueur variable 10 Le circuit d'entrée de code de longueur variable 10 applique en parallèle à la table de décodage 11 bits d'ordre supérieur " 10011011000 " du code de longueur variable série, à titre de signal d'adresse La table de décodage 20 réagit au signal de commande CNT en lisant les données de longueur fixe " O " et la longueur de code " 1 " à l'adresse " 10011011000 " dans la mémoire de table 21 (figure 20) La longueur de code " 1 " est appli- quée par la ligne de signal L 4 au circuit d'entrée de code de longueur variable 10. Le circuit d'entrée de code de longueur variable abandonne le premier bit " 1 " dans le code de longueur variable série, sur la base de la longueur de code " 1 ", et il applique en parallèle les 11 bits suivants " 00110110000 " à la table de décodage 20, à titre de signal d'adresse. Sous l'effet du signal de commande CNT, la table de décodage 20 lit les données de longueur fixe " 3 " et la longueur de code " 4 " à l'adresse " 0011011000 " dans la mémoire de table 21 La longueur de code " 4 " est appliquée par la ligne de signal L 4 au circuit d'entrée de code de longueur variable 10. Le circuit d'entrée de code de longueur variable abandonne les 4 bits d'ordre supérieur " 0011 " dans le code de longueur variable série, sur la base de la lon- gueur de code " 4 ", et il applique en parallèle à la table de décodage 20 les Il bits suivants " 0110000011 l" à titre de signal d'adresse La table de décodage 20 réagit au signal de commande CNT en lisant les données de longueur fixe " 1 " et-la longueur de code " 3 " à l'adresse " 01100000111 " dans la mémoire de table 21. De cette manière, les données de longueur fixe et les longueurs de code correspondant aux codes de longueur variable sont fournies séquentiellement par la table de décodage 20, par l'opération de consultation de table. Avec la table de décodage du décodeur à longueur variable de l'art antérieur, comme décrit ci-dessus, certains seulement des bits, c'est-àdire les bits d'ordre supérieur, du signal d'adresse sont déterminés par le code de longueur variable, dans le cas de l'application du code de longueur variable dont la longueur de code est infé- rieure à la longueur de code maximale, et les bits d'ordre inférieur restants deviennent invalides Il est donc nécessaire d'enregistrer la même information de code à un ensemble d'adresses dans la mémoire de table 21, et par conséquent un espace d'adresse supplémentaire est exigé. Si l'on suppose que la longueur de code maximale des codes de longueur variable est N, la mémoire de table 21 exige un espace d'adresse de 2 N mots Par exemple, dans le cas du code de longueur variable qui est représenté sur la figure 21, la-longueur de code maximale est de 11 bits, et le nombre des codes est de 33 Malgré ceci, avec la structure de la table de décodage 20 qui est représentée sur la figure 20, la mémoire de table 21 exige un espace d'adresse de 2 = 2048 mots Par conséquent, l'espace d'adresse exigé est très grand, en comparaison avec le nombre des codes. La mémoire ayant le grand espace d'adresse a une grande étendue, et elle consomme également une puissance élevée En particulier dans le cas o le décodeur à longueur variable est formé par un circuit intégré à semi- conducteur, la raison ci-dessus empêche d'obtenir un niveau d'intégration élevé pour le décodeur à longueur variable En outre, on ne peut pas obtenir un niveau d'intégration élevé pour le dispositif de décodage d'image qui contient le décodeur à longueur variable. Un but de l'invention est donc de procurer un décodeur à longueur variable dans lequel on puisse réduire un espace d'adresse d'une mémoire de table qui est exigée pour enregistrer des codes de longueur variable. Un autre but de l'invention est de procurer un décodeur à longueur variable qui ait une étendue d'enre- gistrement supplémentaire réduite pour l'enregistrement de codes de longueur variable ayant des longueurs de code inférieures à une longueur de code maximale, et ayant des dimensions de circuit réduites, convenant pour l'obtention d'un niveau d'intégration élevé. Un autre but encore de l'invention est de procurer un décodeur à longueur variable dans lequel on puisse enregistrer de multiples sortes de tables dans un petit espace d'adresse. Un autre but encore de l'invention est de procurer un décodeur à longueur variable dans lequel un code de longueur variable soit décodé par logiciel. Un décodeur à longueur variable conforme à l'invention comprend un dispositif de mémoire, un circuit de sélection de bloc de mémoire et un sélecteur de bits. Le dispositif de mémoire a un espace d'adresse qui est divisé en un ensemble de blocs, et il contient une table représentant la correspondance entre un ensemble de codes de longueur variable et un ensemble d'articles d'information qui sont utilisés pour décoder les codes respectifs de l'ensemble de codes de longueur variable. L'ensemble de codes de longueur variable et l'ensemble d'articles d'information dans la table sont classés en un ensemble de groupes sur la base de premières chaînes de bits, chacune d'elles étant formée par un ou plusieurs bits prédéterminés dans chaque code de longueur variable L'ensemble de groupes correspond respectivement à l'ensemble de blocs. Le dispositif de mémoire enregistre chaque article d'information dans chaque groupe à une adresse dans le bloc correspondant qui est indiquée par une seconde chaîne de bits qui est formée par un ou plusieurs bits du code de longueur variable correspondant La seconde chaîne de bits est déterminée indépendamment de celles qui se trouvent dans les autres groupes. Le circuit de sélection de blocs de mémoire sélectionne des blocs quelconques de l'ensemble de blocs dans le dispositif de mémoire, sur la base de la première chaîne de bits du code de longueur variable qui est appliqué. Le sélecteur de bits réagit à un signal de sortie du circuit de sélection de blocs de mémoire en sélectionnant la second chaîne de bits qui correspond au code de longueur variable appliqué, et il l'applique à titre de signal d'adresse. Dans le décodeur à longueur variable, l'ensemble de codes de longueur variable sont classés dans l'ensemble de groupes sur la base des premières chaînes de bits (champs de bits) des codes de longueur variable respec- tifs, et les groupes respectifs sont attribués aux diffé- rents blocs dans le dispositif de mémoire Chaque article d'information dans chaque groupe est enregistré à l'adres- se dans le bloc correspondant qui est indiquée par la seconde chaîne de bits (champ de bits) du code de longueur variable correspondant. Par conséquent, le bloc est sélectionné sur la base de la première chaîne de bits du code de longueur variable qui est appliqué, et l'adresse dans le bloc sélectionné est désignée sur la base de la seconde chaîne de bits du code de longueur variable Il en résulte que le nombre d'adresses qui enregistrent la même information diminue. Du fait que l'adresse dans le dispositif de mémoire est désignée en utilisant une partie des bits du code de longueur variable, comme décrit ci-dessus, il est possible de réduire l'espace d'adresse qui est exigé pour enregistrer la table Ainsi, en utilisant une propriété spécifique de la chaîne de code (chaîne de bits) du code de longueur variable, on utilise efficacement l'espace d'adresse du dispositif de mémoire. Un décodeur à longueur variable conforme à un autre aspect de l'invention comprend un dispositif de mémoire, un circuit de sélection de régions, un circuit de sélection de blocs de mémoire et un sélecteur de bits. Le dispositif de mémoire comporte un espace d'adresse qui contient un ensemble de régions, chacune d'elles étant divisée en un ensemble de blocs, et il conserve de multiples sortes de tables, chacune d'elles indiquant la correspondance entre un ensemble de codes de longueur variable et un ensemble d'articles d'information qui sont respectivement utilisés pour décoder l'ensemble de codes de longueur variable. Les régions de l'ensemble de régions correspon- dent respectivement aux multiples sortes de tables. L'ensemble de codes de longueur variable et l'ensemble d'articles d'information dans chaque table sont classés en un ensemble de groupes sur la base de premières chaînes de bits, chacune d'elles étant formée par un ou plusieurs bits prédéterminés de chaque code de longueur variable. L'ensemble de groupes correspond respectivement à l'ensem- ble de blocs dans la région correspondante. Le dispositif de mémoire conserve chaque article d'information dans chaque groupe et dans chaque table, dans le bloc correspondant dans la région correspondante, à une adresse qui est indiquée par une seconde chaîne de bits qui est formée par un ou plusieurs bits du code de longueur variable correspondant La seconde chaîne de bits est déterminée indépendamment de celles qui se trouvent dans les autres groupes. Le circuit de sélection de régions réagit à un signal prédéterminé en sélectionnant des régions quelcon- ques de l'ensemble de régions dans le dispositif de mémoire, de façon à sélectionner des sortes quelconques parmi les multiples sortes de tables. Le circuit de sélection de blocs de mémoire sélectionne des blocs quelconques de l'ensemble de blocs dans la région sélectionnée du dispositif de mémoire, sur la base de la première chaîne de bits du code de longueur variable qui est appliqué. Le sélecteur de bits réagit à un signal de sortie du circuit de sélection de blocs de mémoire en sélectionnant la seconde chaîne de bits correspondant au code de longueur variable qui est appliqué, et il l'appli- que à titre de signal d'adresse au dispositif de mémoire. Le décodeur à longueur variable permet d'enre- gistrer les multiples sortes de tables dans le petit espace d'adresse. il Un décodeur à longueur variable conforme à encore un autre aspect de l'invention comprend un dispo- sitif de mémoire, un circuit de sélection de blocs de mémoire et un sélecteur de bits. Le dispositif de mémoire a un espace d'adresse qui est divisé en un ensemble de blocs, et il conserve une table représentant la correspondance entre un ensemble de codes de longueur variable et un ensemble d'articles d'information qui sont respectivement utilisés pour décoder l'ensemble de codes de longueur variable. L'ensemble de codes de longueur variable et l'ensemble d'articles d'information dans la table sont classés en un ensemble de groupes, sur la base de premiè- res chaînes de bits, chacune d'elles étant formée par un ou plusieurs bits prédéterminés de chaque code de longueur variable L'ensemble de groupes correspond respectivement à l'ensemble de blocs. Le dispositif de mémoire conserve chaque article d'information dans chaque groupe à une adresse, dans le bloc correspondant, qui est indiquée par une seconde chaîne de bits qui est formée par un ou plusieurs bits du code de longueur variable correspondant La seconde chaîne de bits est déterminée indépendamment de celles des autres groupes. Le circuit de sélection de blocs de mémoire sélectionne des blocs quelconques de l'ensemble de blocs dans le dispositif de mémoire sur la base de la première chaîne de bits du code de longueur variable appliqué, par une décision conditionnelle, prise par logiciel. Le sélecteur de bits réagit à un signal de sortie du circuit de sélection de blocs de mémoire en sélectionnant la seconde chaîne de bits correspondant au code de longueur variable appliqué, et il l'applique au dispositif de mémoire à titre de signal d'adresse. Ce décodeur à longueur variable permet de décoder les codes de longueur variable, en procédant par logiciel. Conformément à l'invention, et comme décrit ci- dessus, l'adresse dans le dispositif de mémoire est désignée en utilisant une partie des bits du code de longueur variable, ce qui permet de réduire l'espace d'adresse qui est nécessaire pour enregistrer la table. Par conséquent, le décodeur à longueur variable peut avoir un circuit de dimensions réduites et une faible consomma- tion de puissance, ce qui convient pour l'obtention d'un niveau d'intégration élevé. Ces buts, caractéristiques, aspects et avantages de la présente invention, ainsi que d'autres, ressortiront davantage de la description détaillée qui suit de modes de réalisation, donnés à titre d'exemples non limitatifs La suite de la description se réfère aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique montrant la structure d'ensemble d'un décodeur à longueur variable d'un premier mode de réalisation de l'invention; La figure 2 est un schéma synoptique montrant la structure d'une table de décodage qui est utilisée dans le décodeur à longueur variable de la figure 1; La figure 3 montre un espace d'adresse d'une mémoire de table qui est incluse dans une table de décodage représentée sur la figure 2; La figure 4 montre un exemple d'une table de correspondance représentant la correspondance entre des codes de longueur variable et des articles d'information de code; La figure 5 montre une information de code qui est enregistrée dans un bloc dans la mémoire de table; La figure 6 montre une information de code qui est enregistrée dans un autre bloc dans la mémoire de table; La figure 7 montre une information de code qui est enregistrée dans encore un autre bloc dans la mémoire de table; La figure 8 montre une information de code qui est enregistrée dans un bloc restant dans la mémoire de table; La figure 9 est un schéma de circuit montrant un exemple d'une structure d'un circuit de sélection de blocs de mémoire; La figure 10 montre une table de vérité du circuit de sélection de blocs de mémoire de la figure 9; La figure Il montre un exemple de la structure d'un sélecteur de bits; La figure 12 montre un autre exemple de la structure du sélecteur de bits; La figure 13 est un schéma synoptique montrant la structure d'une table de décodage qui est utilisée dans le décodeur à longueur variable d'un second mode de réali- sation de l'invention; La figure 14 montre un espace d'adresse d'une mémoire de table qui est incluse dans la table de décodage qui est représentée sur la figure 13; La figure 15 est un organigramme montrant un exemple de fonctionnement d'un circuit de génération de signal de commutation de code; La figure 16 est un organigramme montrant un traitement qui est accompli par logiciel dans un décodeur à longueur variable d'un troisième mode de réalisation de l'invention; La figure 17 est un schéma synoptique montrant la structure d'un dispositif qui accomplit un traitement de codage de données d'image; La figure 18 est un schéma synoptique montrant la structure d'un dispositif qui accomplit une opération de décodage de données d'image comprimées; La figure 19 est un schéma synoptique montrant la structure d'ensemble d'un décodeur à longueur variable de l'art antérieur; La figure 20 est un schéma synoptique montrant une table de décodage qui est utilisée pour le décodeur à longueur variable de la figure 19; La figure 21 montre un exemple d'une table de correspondance qui représente la correspondance entre des codes de longueur variable et une information de code; et La figure 22 montre un exemple de fonctionnement d'un décodeur à longueur variable. ( 1) Premier mode de réalisation La figure 1 est un schéma synoptique montrant la structure d'un décodeur à longueur variable d'un premier mode de réalisation Le décodeur à longueur variable de la figure 1 diffère du décodeur à longueur variable de la figure 19 par les structures de tables de décodage 20 a et Les autres structures sont similaires à celles qui sont représentées sur la figure 19. La figure 2 est un schéma synoptique montrant la structure de la table de décodage 20 a La table de déco- dage 20 a comprend une mémoire de table 21 a, un circuit de sélection de blocs de mémoire 22 et un sélecteur de bits 23. La mémoire de table 21 a a un espace d'adresse qui est divisé en un ensemble de blocs Dans ce mode de réalisation, comme représenté sur la figure 3, l'espace d'adresse dans la mémoire de table 21 a est divisé en quatre blocs BAO, B Al, BA 2 et BA 3. La mémoire de table 21 a est constituée par exemple par une mémoire morte (ou ROM) Cette mémoire morte comporte des entrées d'adresse à 7 bits, et elle mémorise des données correspondant à 128 mots La largeur ou le nombre de bits de chaque mot de données est de 10 bits. Sur la figure 2, la ligne de signal L 2 reçoit un code de longueur variable-parallèle de 11 bits BO-Bl O, provenant du circuit d'entrée de code de longueur variable sur la figure 1 Les 6 bits d'ordre supérieur BO-B 5 du code de longueur variable sont appliqués au circuit de sélection de blocs de mémoire 22, et tous les bits BO-Bl O du code de longueur variable sont appliqués au sélecteur de bits 23. Le circuit de sélection de blocs de mémoire 22 réagit aux 6 bits BO- B 5 du code de longueur variable en générant un signal de sélection de blocs de mémoire BSL à 2 bits Le signal de sélection de blocs de mémoire BSL est appliqué à la mémoire de table 21 a, sous la forme des 2 bits d'ordre supérieur AO et Ai du signal d'adresse Le signal de sélection de blocs de mémoire BSL est également appliqué au sélecteur de bits 23. Le sélecteur de bits 23 réagit au signal de sélection de blocs de mémoire BSL en sélectionnant 5 bits parmi les 11 bits BO-Bl O du code de longueur variable, et il applique les 5 bits sélectionnés à la mémoire de table 21 a, sous la forme des 5 bits d'ordre inférieur A 2-A 6 du signal d'adresse. Sur la base des 2 bits d'ordre supérieur AO et Ai du signal d'adresse, un bloc est sélectionné parmi les quatre blocs BAO-BA 3 dans la mémoire de table 21 a. L'adresse est désignée dans chaque bloc sur la base des 5 bits d'ordre inférieur A 2-A 6 du signal d'adresse Sous l'effet du signal de commande CNT, une information de code est lue à l'adresse dans le bloc sélectionné, et elle est appliquée par l'intermédiaire de la borne de sortie de données D aux lignes de signal L 3 et L 4. La mémoire de table 21 a conserve une table de correspondance, qui est représentée par exemple sur la figure 4 La table de correspondance représente la corres- pondance entre les codes de longueur variable et l'infor- mation de code (données de longueur fixe et longueurs de code). Les codes de longueur variable et l'information de code qui se trouvent dans la table de correspondance de la figure 4 sont classés en groupes allant d'un premier à un quatrième, G 1-G 4, conformément à la règle suivante Onconsidère ici que le bit d'extrémité gauche du code de longueur variable ayant la longueur de code maximale ( 11 bits) est le bit d'ordre supérieur (le bit de plus fort poids) B O et que le bit d'extrémité droite est le bit d'ordre inférieur (le bit de moindre poids) B 10. Le code de longueur variable ayant les quatre bits d'ordre supérieur B O B qui satisfont la relation 0 3 suivante est classé dans le premier groupe G 1. O + B 1 + B 2 + B 3 O ( 1) Le code de longueur variable ayant les 5 bits d'ordre supérieur B O B 4 qui satisfont les relations suivantes est classé dans le second groupe G 2. B O + B 1 +B 2 + B 3 = 0et B 4 = 1 ( 2) Le code de longueur variable ayant les 6 bits d'ordre supérieur B O B 5 qui satisfont les relations suivantes est classé dans le troisième groupe G 3. B O + Bl B 2 +B 3 + B 4 = 0 et B 5 = 1 ( 3) Le code de longueur variable ayant les 6 bits d'ordre supérieur B O B 5 qui satisfont la relation suivante est classé dans le quatrième groupe G 4. B O + B 1 +B 2 + B 3 + B 4 + B 5 = O ( 4) Les premier à quatrième groupes G 1, G 2, G 3 et G 4 sont respectivement attribués aux blocs BA 0, BA 1, BA 2 et BA 3 dans la mémoire de table 21 a. Chaque article d'information de code dans le premier groupe G 1 est enregistré à l'adresse dans le bloc BAO qui est désignée par les 5 bits d'ordre supérieur B O B 4 du code de longueur variable correspondant Chaque article d'information de code dans le second groupe G 2 est enregistré à l'adresse dans le bloc B Al qui est désignée par les 5 bits B 4 B 8 du code de longueur variable correspondant Chaque article d'information de code dans le troisième groupe G 3 est enregistré à l'adresse dans le bloc BA 2 qui est désigné par les 5 bits B 6 Bl du code 6 10 de longueur variable correspondant Chaque article d'information dans le quatrième groupe G 4 est enregistré à l'adresse dans le bloc BA 3 qui est désignée par les 5 bits B 6 B 10 du code de longueur variable correspondant. Les figures 5, 6, 7 et 8 montrent l'information de code qui est enregistrée dans les blocs BAO, BA 1, BA 2 et BA 3 dans la mémoire de table 21 a. Comme le montre à titre d'exemple la figure 5, aux adresses "l XXXX" dans le bloc BAO sont enregistrées les données de longueur fixe " 000000 " (= " O ") et les longueurs de code " 0001 " (= " 1 ") Aux adresses " 011 XX" sont enregistrées les données de longueur fixe " 000001 " (= " 1 ") et les longueurs de code " 0011 " (= " 3 "). Comme le montre à titre d'exemple la figure 6, aux adresses " 111 XX" dans le bloc BA 1 sont enregistrées les données de longueur fixe " 000111 " (= " 7 ") et les longueurs de code " 0111 " (= " 7 ") De plus, aux adresses " 110 XX" dans le bloc B Al sont enregistrées les données de longueur fixe " 001000 " (= " 8 ") et les longueurs de code " 0111 " (= " 7 "). Comme le montre à titre d'exemple la figure 7, aux adresses " 11 XXX" dans le bloc BA 2 sont enregistrées les données de longueur fixe " 001101 " (= " 13 ") et les données de longueur de code " 1000 " (= " 8 ") Aux adresses " 10 XXX" dans le bloc BA 2 sont enregistrées les données de longueur fixe " 001110 (= " 14 ") et les longueurs de code " 1000 " (= " 8 "). Comme le montre à titre d'exemple la figure 8, aux adresses " 11111 " dans le bloc BA 3, sont enregistrées les données de longueur fixe " 011001 " (= " 25 ") et la longueur de code " 1011 " (= " 11 ") A l'adresse " 11110 " dans le bloc BA 3 sont enregistrées les données de longueur fixe " 011010 " (= " 26 ") et la longueur de code " 1011 " (= " 11 "). Comme dédrit ci-dessus, chaque article d'infor- mation de code comprenant les données de longueur fixe et la longueur de code, est enregistré à l'adresse qui est désignée par les 5 bits du code de longueur variable correspondant. La figure 9 est un schéma de circuit montrant un exemple de la structure du circuit de sélection de blocs de mémoire 22 La figure 10 montre une table de vérité du circuit de sélection de blocs de mémoire 22. Le circuit de sélection de blocs de mémoire 22 qui est représenté sur la figure 9 comprend une porte NON-OU 221, des portes ET 222, 223 et 224, des portes OU 225 et 226, et des inverseurs 227 et 228. * Si le code de longueur variable qui est appliqué appartient au premier groupe Gi, l'un au moins des bits B O B 3 du code de longueur variable a la valeur " 1 " De ce fait, la porte NON-OU 221 génère un signal de sortie de valeur "'", et les portes ET 222, 223 et 224 génèrent des signaux de sortie de valeur " O " Il en résulte que les deux sorties des portes OU 225 et 226 sont à " O " Par conséquent, le bit AO du signal de sélection de blocs BSL devient " O ", et le bit Ai devient également " O " De ce fait, le bloc BAO est sélectionné. Si le code de longueur variable appliqué appar- tient au second groupe G 2, chacun des bits B O B 3 du code de longueur variable est égal à " O ", et le bit B 4 est égal à " 1 " De ce fait, la porte NON-OU 221 génère un signal de sortie de valeur " 1 ", et la porte ET 222 génère un signal de sortie de valeur " 1 " Les portes ET 223 et 224 génèrent des signaux de sortie de valeur " O " Il en résulte que le signal de sortie de la porte OU 225 est égal à " 1 ", et le signal de sortie de la porte OU 226 est égal à " O " Par conséquent, le bit A O du signal de sélection de blocs BSL devient "'", et le bit Ai devient " 1 " Le bloc BAI est ainsi sélectionné. Si le code de longueur variable qui est appliqué appartient au troisième groupe G 3, chacun des bits B B 4 du code de longueur variable est égal à "'", et le bit B 5 est égal à " 1 " De ce fait, la porte NON-OU 221 produit un signal de sortie de valeur " 1 ", et la porte ET 223 produit un signal de sortie de valeur " 1 " Les sorties des portes ET 222 et 224 produisent des signaux de sortie de valeur " 0 " Par conséquent, le signal de sortie de la porte OU 225 est égal à " O ", et le signal de sortie de la porte OU 226 est égal à " 1 " Il en résulte que le bit AO du signal de sélection de blocs BSL devient " 1 " et le bit Ai devient " O " Le bloc BA 2 est ainsi sélectionné. Si le code de longueur variable qui est appliqué appartient au quatrième groupe G 4, chacun des bits B B 5 du code de longueur variable est égal à " O " De ce fait, la porte NON-OU 221 produit un signal de sortie de valeur " 1 ", et la porte ET 224 produit un signal de sortie de valeur " 1 " Les sorties des portes ET 222 et 223 produi- sent des signaux de sortie de valeur "O" Il en résulte que le signal de sortie de la porte OU 225 est égal à 'vl", et le signal de sortie de la porte OU 226 est égal à " 1 ". Par conséquent, le bit AO du signal de sélection de blocs BSL devient " 1 ", et le bit Ai devient " 1 " Le bloc BA 3 est ainsi sélectionné. La figure Il montre un exemple de la structure du sélecteur de bits 23, qui comprend un décodeur 230 et des sélecteurs 231, 232, 233, 234 et 235. Le décodeur 230 décode les 2 bits AO et Ai du signal de sélection de blocs, et il fixe à " 1 " l'un des signaux de sélection Si, 52, 53 et 54 Chacun des sélec- teurs 23 I-235 comporte quatre bornes d'entrée Il, I 2, I 3 et I 4, ainsi qu'une borne de sortie Chaque sélecteur réagit aux signaux de sélection Sl-54 en sélectionnant l'un des signaux qui sont appliqués sur les bornes d'entrée I 1-I 4, et il applique ce signal sur la borne de sortie. Les bornes d'entrée Il, I 2 et I 3 du sélecteur 231 reçoivent respectivement les bits B 0, B 4 et B 6 du code de longueur variable Les bornes d'entrée Il, I 2 et I 3 du sélecteur 232 reçoivent respectivement les bits Bi, B 5 et B 7 du code de longueur variable Les bornes d'entrée Il, I 2 et I 3 du sélecteur 233 reçoivent respectivement les bits B 2, B 6 et B 8 du code de longueur variable Les bornes d'entrée Il, I 2 et I 3 du sélecteur 234 reçoivent respecti- vement les bits B 3, B 7 et B 9 du code de longueur variable. Les bornes d'entrée Il, I 2 et I 3 du sélecteur 235 reçoi- vent respectivement les bits B 4, B 8 et BI O du code de longueur variable La borne d'entrée I 4 de chaque sélec- teur reçoit le même bit que la borne d'entrée I 3. Les bits qui sont émis par les sélecteurs 231-235 sont appliqués à la mémoire de table 21 a, sous la forme des bits A 2-A 6 du signal d'adresse. Lorsque les deux bits AO et Ai du signal de sélection de blocs sont égaux à " O ", le signal de sélec- tion Si est égal à " 1 " Par conséquent, les sélecteurs 23 I-235 fournissent respectivement les bits B 0-B 4 Lorsque les bits A O et Ai du signal de sélection de blocs sont respectivement égaux à h O " et " 1 ", le signal de sélection 52 est égal à 'l" Par conséquent, les sélecteurs 231-235 fournissent respectivement les bits B 4-B 8. Lorsque les bits AO et Ai du signal de sélection de blocs sont respectivement égaux à "'" et " O ", le signal de sélection 53 est égal à " 1 " Par conséquent, les sélec- teurs 231-235 fournissent respectivement les bits B 6-B 1 O. Lorsque les deux bits A O et Ai du signal de sélection de blocs sont égaux à " 1 ", le signal de sélection 54 est égal à " 1 " De ce fait, les sélecteurs 231-235 fournissent respectivement les bits B 6-B 1 O. La figure 12 montre un autre exemple de la structure du sélecteur de bits 23 Le sélecteur de bits 23 de la figure 12 comprend des sélecteurs 241- 245 Chacun des sélecteurs 241-245 reçoit les bits AO et Ai du signal de sélection de blocs Chaque sélecteur réagit aux bits A O et Ai en sélectionnant l'un des signaux qui sont appliqués aux bornes d'entrée Il, I 2, I 3 et I 4, et il applique ce signal à la borne de sortie. Alors que le sélecteur de bits 23 de la figure 11 comporte le détecteur 230 qui est commun aux cinq sélecteurs 231-235, le sélecteur de bits 23 de la figure 12 comporte cinq sélecteurs 241-245 ayant chacun une fonc- tion de décodage Le fonctionnement du sélecteur de bits 23 de la figure 12 est similaire au fonctionnement du sélecteur de bits 23 de la figure 11. On décrira ci-dessous le fonctionnement de la table de décodage 20 a qui est représentée sur la figure 2. Si le code de longueur variable à décoder est par exemple " 011 ", le code de longueur variable " 01 l" est appliqué aux trois bits d'ordre supérieur de la ligne de signal L 2, et des données invalides à huit bits sont appliquées aux bits restants Ces données invalides com- prennent une partie ou la totalité du code de longueur variable qui sera décodé par la suite. On suppose ici que la ligne de signal L 2 reçoit le code " 01100000111 " Les 6 bits d'ordre supérieur BO - B 5 (" 011000 ") du code de longueur variable sur la ligne de signal L 2 sont appliqués au circuit de sélection de blocs 22, et tous les bits BO B 10 (" 01100000111 ") sont appli- qués au sélecteur de bits 23. Sous l'effet de ces bits BO B 5, le circuit de sélection de blocs 22 fixe respectivement à "'" et "'" les 2 bits A O et Ai du signal de sélection de blocs BSL Le bloc BAO dans la mémoire de table 21 a est ainsi sélectionné (voir la figure 3) Sous la dépendance du signal de sélection de blocs BSL, le sélecteur de bits 23 sélec- tionne 5 bits BO B 4 (" 011000 ") parmi les bits BO et B 10, et il les applique à titre de signal d'adresse à la mémoire de table 21 a L'adresse " 01100 " dans le bloc BAO est ainsi désignée Il en résulte que les données de longueur fixe " 000001 " (= " 1 ") et la longueur de code " 0011 " (= " 3 ") sont lues à l'adresse " 01100 ". Bien que l'on ait décrit un exemple du traite- ment de décodage en considérant le cas dans lequel le code de longueur variable " 011 " appartient au premier groupe Gi, d'autres codes de longueur variable sont traités d'une manière similaire. Le décodeur à longueur variable classique exige la mémoire de table 21 ayant un espace d'adresse de 2048 mots pour enregistrer la table de correspondance qui est représentée sur la figure 21 D'autre part, le décodeur à longueur variable de ce mode de réalisation exige la mémoire de table 21 a ayant un espace d'adresse de 128 mots seulement, pour enregistrer la table de correspondance qui est représentée sur la figure 4. Comme décrit ci-dessus, la capacité de la mémoire de table 21 a qui est utilisée dans ce mode de réalisation est égale au seizième de la capacité de la mémoire de table 21 classique En outre, la mémoire de table 21 a a la même structure de largeur de mots que la mémoire de table 21, et par conséquent le nombre total de bits de la mémoire de table 21 a est égal au seizième du nombre total de bits de la mémoire de table classique 21. Dans le mode de réalisation ci-dessus, le circuit de sélection de blocs de mémoire 22 applique les mêmes signaux de sélection de blocs BSL à la mémoire de table 21 a et au sélecteur de bits 23 Il est cependant possible d'appliquer à la mémoire de table 21 a et au sélecteur de bits 23 des signaux différents représentatifs de classes des groupes. Bien que dans le mode de réalisation ci-dessus la mémoire de table 2 la soit constituée par une mémoire morte, cette mémoire de table 2 la peut également être constituée par une mémoire vive (ou RAM). Dans le mode de réalisation ci-dessus, les blocs BAO, B Al, BA 2 et BA 3 dans la mémoire de table 21 a sont commutés par les bits d'ordre supérieur dans l'adresse de la mémoire de table 21 a, mais la commutation par les bits d'ordre supérieur n'est pas essentielle A titre d'exem- ple, on peut commuter les blocs en utilisant les bits d'ordre inférieur et d'ordre le plus bas dans la mémoire de table 21 a. ( 2) Second mode de réalisation La figure 13 est un schéma synoptique montrant la structure d'une table de décodage qui est utilisée dans un décodeur à longueur variable d'un second mode de réali- sation La structure d'ensemble du décodeur à longueur variable du second mode de réalisation est similaire à celle qui est représentée sur la figure 1. Un décodeur à longueur variable 20 b comprend une mémoire de table 21 b, un circuit de sélection de blocs de mémoire 22 et un sélecteur de bits 23 La mémoire de table 21 b est formée par une mémoire morte La mémoire morte a une entrée d'adresse à 8 bits, et elle contient des don- nées de 256 mots La largeur de chaque mot de données est de 10 bits. L'espace d'adresse dans la mémoire de table 21 b comprend un ensemble de régions, et chacune d'elles est divisée en un ensemble de blocs Dans ce mode de réali- sation, comme représenté sur la figure 14, l'espace d'adresse de la mémoire de table 21 b comprend deux régions Ri et R 2, et chacune d'elles est divisée en quatre blocs BAO, B Al, BA 2 et BA 3. Le bit A 7 du signal d'adresse est utilisé pour sélectionner l'une des deux régions Ri et R 2 dans la mémoire de table 21 b Les bits A O et Ai du signal d'adres- se sont utilisés pour sélectionner l'un des quatre blocs BAO BA 3 dans chaque région Les cinq bits A 2 A 6 du signal d'adresse sont utilisés pour désigner l'adresse dans chaque bloc. Les régions Ri et R 2 dans la mémoire de table 21 b enregistrent respectivement différentes sortes de tables de correspondance Dans la région Ri, la table de correspondance, par exemple celle qui est représentée sur la figure 4, est enregistrée de façon similaire à la mémoire de table 21 a du premier mode de réalisation Dans la région R 2 est enregistrée une table de correspondance qui diffère de celle qui est représentée sur la figure 4. De façon similaire à la table de correspondance de la figure 4, la table de correspondance qui est enregistrée dans la région R 2 est divisée en groupes allant d'un premier groupe à un quatrième groupe, Gi G 4, qui sont respectivement enregistrés dans les blocs BAO BA 3. L'information de code que la mémoire de table 21 b fournit aux lignes de signal L 3 et L 4, est appliquée à un circuit de génération de signal de commutation de code Le circuit de génération de signal de commutation de code 30 génère le signal de commutation de code CSW sur la base de l'information de code, et il l'applique à la mémoire de table 21 b, sous la forme du bit A 7 du signal d'adresse Sous l'effet du signal de commutation de code CSW, la table de correspondance qui est enregistrée dans la région Ri ou R 2 est sélectionnée, et la table de correspondance sélectionnée est utilisée pour le décodage du code de longueur variable. Le circuit de sélection de blocs de mémoire 22 et le sélecteur de bits 23 ont des structures similaires à celles du circuit de sélection de blocs de mémoire 22 et du sélecteur de bits 23 qui sont représentés sur la figure 2. La figure 15 est un organigramme montrant un exemple de fonctionnement du circuit de génération de signal de commutation de code 30 Sur la figure, la table de correspondance qui est enregistrée dans la région Ri est désignée par CT 1, et la table de correspondance qui est enregistrée dans la région R 2 est désignée par CT 2. En premier lieu, le circuit de génération de signal de commutation de code 30 fixe le signal de commu- tation de code CSW à " O " Ceci a pour effet de sélection- ner la table de correspondance CT 1 qui est enregistrée dans la région Ri (étape Si) Ensuite, le circuit de génération de signal de commutation de code 30 fixe le signal de commutation de code CSW à " 1 " Ceci a pour effet de sélectionner la table de correspondance CT 2 qui est enregistrée dans la région R 2 (étape 52). Le circuit de génération de signal de commuta- tion de code 30 fixe le signal de commutation de code CSW à " O " si les données de longueur fixe qui sont fournies par la mémoire de table 21 b sont les données "EOB" (fin de segment) Dans ces conditions, la table de correspondance CT 1 est sélectionnée à nouveau (étape Si) D'autre part, à l'étape 53, si la mémoire de table 21 b fournit des données de longueur fixe autres que "OEB", le circuit de généra- tion de signal de commutation de code 30 maintient le signal de commutation de code CSW à " 1 " La table de correspondance CT 2 est ainsi sélectionnée (étape 52). De cette manière, la table de correspondance CT 2 est sélectionnée de façon répétée après la sélection de la table de correspondance CT 1, et avant que la mémoire de table 21 b n'émette les données de longueur fixe indiquant la condition de fin de segment "EOB". Le décodeur à longueur variable qui comprend la table de décodage 20 b est utilisé lorsque de multiples sortes de codes de longueur variable, qui doivent être décodés en utilisant différentes tables de correspondance, sont appliquées en temps partagé Par exemple, la table de correspondance CT 1 pour décoder une première sorte de codes de longueur variable est enregistrée dans la région Rl dans la mémoire de table 21 b, et la table de corres- pondance CT 2 pour décoder une seconde sorte de codes de longueur variable est enregistrée dans la région R 2 dans la mémoire de table 21 b. En pratique, une information de code correspon- dant à la première sorte de codes de longueur variable est enregistrée dans le bloc correspondant dans la région Ri, et une information de code correspondant à la seconde sorte de codes de longueur variable est enregistrée dans le bloc correspondant dans la région R 2. Le signal de commutation de code CSW indique la sorte (c'est-à-dire la première ou la seconde) du code de longueur variable qui est appliqué Si les sortes des codes de longueur variable qui sont appliqués doivent être commutées conformément à une règle prédéterminée, le circuit de génération de signal de commutation de code 30 génère les signaux de commutation de code CSW conformément à la même règle Si les sortes des codes de longueur variable qui sont appliqués doivent être déterminées conformément à l'information de code qui est décodée, le circuit de génération de signal de commutation de code 30 génère les signaux de commutation de code CSW sur la base de l'information de code qui est fournie par la mémoire de table 21 b. Dans le décodeur à longueur variable du mode de réalisation ci- dessus, lorsque les multiples sortes de codes de longueur variable sont appliquées en temps partagé, les sortes de tables de correspondance à utiliser sont commutées par la sélection des régions dans la mémoire de table 21 b, sous la dépendance des signaux de commutation de code CSW On peut donc décoder les multi- ples sortes de codes de longueur variable en utilisant la mémoire de table 21 b unique. ( 3) Troisième mode de réalisation Une table de décodage d'un décodeur à longueur variable d'un troisième mode de réalisation est constituée par un microprocesseur ou un processeur de signal numéri- que Dans ce cas, les fonctions du circuit de sélection de blocs de mémoire 22 et du sélecteur de bits 23 qui sont représentées sur la figure 2 sont remplies par des traite- ments réalisés par logiciel. La figure 16 est un organigramme montrant un traitement qui est destiné à remplir la même fonction que le circuit de sélection de blocs de mémoire 22 On suppose que la mémoire de table 21 a enregistre la table de corres- pondance qui est représentée sur la figure 4 La table de correspondance est divisée en groupes allant du premier au quatrième, conformément aux règles qu'expriment les rela- tions ( 1) ( 4). La table de décodage reçoit les codes de lon- gueur variable du format de longueur de code maximale, comprenant le code de longueur variable à décoder Si le code de longueur variable à décoder a une longueur de code inférieure à la longueur de code maximale, les bits d'ordre supérieur du code de longueur variable du format de longueur de code maximale constituent le code de longueur variable effectif, et les bits d'ordre inférieur sont les bits invalides. En premier lieu, on détermine si les 4 bits d'ordre supérieur BO-B 3 sont tous égaux à " O " (étape S 11). Si l'un quelconque des 4 bits d'ordre supérieur B 0-B 3 est égal à " 1 ", le bloc BAO est sélectionné (étape 512). A l'étape 511, si les 4 bits d'ordre supérieur BO-B 3 sont tous égaux à " O ", on détermine si le cinquième bit B 4 est égal à " O " ou non (étape 513) Si le cinquième bit B 4 est égal à " 1 ", le bloc B Al est sélectionné (étape 514). A l'étape 513, si le cinquième bit B 4 est égal à " O ", on détermine si le sixième bit B 5 est égal à " O " ou non (étape 515) Si le sixième bit B 5 est égal à " 1 ", le bloc BA 2 est sélectionné (étape 516). A l'étape 515, si le sixième bit B 5 est " O ", le bloc BA 3 est sélectionné (étape 517). Chaque décision conditionnelle qui est repré- sentée sur la figure 16 peut être exécutée par une instruction de branchement conditionnel parmi des instruc- tions qui sont enregistrées dans le microprocesseur ou le processeur de signal numérique. Sous l'effet de la sélection du bloc dans le traitement qui est représenté sur la figure 16, le code de longueur variable appliqué est décalé de façon appropriée conformément au groupe, en utilisant un circuit de décalage qui est incorporé dans le microprocesseur ou le processeur de signal numérique Le code de longueur variable décalé est appliqué à la mémoire de table 21 a, à titre de signal d'adresse, ce qui permet d'accéder à l'adresse dans la mémoire de table 21 a. Comme décrit ci-dessus, le traitement par logiciel permet au décodeur à longueur variable d'avoir des fonctions similaires à celles du premier mode de réalisation. Dans ce cas également, la mémoire de table 2 la exige un espace d'adresse ayant seulement 128 mots, pour le décodage des codes de longueur variable Le nombre de bits exigés est donc égal au seizième de celui de la mémoire de table de l'art antérieur. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1 Décodeur à longueur variable pour le décodage de codes de longueur variable, caractérisé en ce qu'il comprend: des moyens de mémoire ( 21 a) ayant un espace d'adresse divisé en un ensemble de blocs (BAO-BA 3), pour enregistrer une table indiquant la correspondance entre un ensemble de codes de longueur variable et un ensemble d'articles d'information qui sont utilisés pour décoder respectivement cet ensemble de codes de longueur variable; l'ensemble de codes de longueur variable et l'ensemble d'articles d'information dans la table étant class:s en un ensemble de groupes (G 1-G 4) sur la base de premières chaînes de bits (B O B 5), chacune d'elles étant formée par un ou plusieurs bits de chaque code de longueur variable, cet ensemble de groupes (G 1-G 4) correspondant respective- ment à l'ensemble de blocs (BAO-BA 3); les moyens de mémoire ( 21 a) enregistrant chacun des articles d'informa- tion dans chaque groupe à une adresse qui est indiquée par une seconde chaîne de bits qui est formée par un ou plusieurs bits du code de longueur variable correspondant, dans le bloc correspondant; cette seconde chaîne de bits étant déterminée indépendamment de la seconde chaîne de bits dans les autres groupes; des moyens de sélection de blocs de mémoire ( 22) pour sélectionner des blocs quelcon- ques de l'ensemble de blocs (BAO-BA 3) dans les moyens de mémoire ( 21 a), sur la base de la première chaîne de bits (BO-B 5) du code de longueur variable qui leur est appli- qué; et des moyens de sélection de bits ( 23) pour sélec- tionner la seconde chaîne de bits correspondant au code de longueur variable qui leur est appliqué, sous la dépen- dance d'un signal de sortie (BSL) des moyens de sélection de blocs de mémoire ( 22), et pour l'appliquer aux moyens de mémoire ( 21 a), à titre de signal d'adresse (A 2-A 6). 2 Décodeur à longueur variable selon la reven- dication 1, caractérisé en ce que chacun des articles d'information comprend des données de longueur fixe et une longueur de code du code de longueur variable correspon- dant. 3 Décodeur à longueur variable selon la reven- dication 1, caractérisé en ce que la première chaîne de bits comprend un nombre prédéterminé de bits d'ordre supérieur de chaque code de longueur variable, et l'ensem- ble de groupes (G 1-G 4) sont déterminés sur la base du nombre de bits ayant continuellement la même valeur à partir d'un premier bit dans la première chaîne de bits. 4 Décodeur à longueur variable selon la reven- dication 1, caractérisé en ce que les moyens de sélection de blocs de mémoire ( 22) sélectionnent des blocs quelcon- ques parmi l'ensemble de blocs (BAO-BA 3) dans les moyens de mémoire ( 21 a), par une décision conditionnelle qui est prise par logiciel. Décodeur à longueur variable selon la reven- dication 4, caractérisé en ce que la décision condition- nelle prise par logiciel comprend une décision concernant le fait qu'un nombre prédéterminé de bits d'ordre supé- rieur ont une valeur prédéterminée ou non. 6 Décodeur à longueur variable pour le décodage de codes de longueur variable, caractérisé en ce qu'il comprend: des moyens de mémoire ( 21 b) ayant un espace d'adresse qui comprend un ensemble de régions (Ri, R 2), chacune d'elles étant divisée en un ensemble de blocs (BAO-BA 3), pour enregistrer de multiples sortes de tables, chacune d'elles indiquant la correspondance entre un ensemble de codes de longueur variable et un ensemble d'articles d'information qui sont utilisés pour décoder respectivement l'ensemble de codes de longueur variable; l'ensemble de régions (Ri, R 2) correspondant respective- ment aux multiples sortes de tables, l'ensemble de codes de longueur variable et l'ensemble d'articles d'informa- tion dans chacune des tables étant classés en un ensemble de groupes (G 1-G 4) sur la base de premières chaînes de bits (BO-B 5), chacune d'elles-étant formée par un ou plusieurs bits de chaque code de longueur variable, l'ensemble de groupes (G 1-G 4) correspondant respectivement à l'ensemble de blocs (BAO-BA 3) dans la région correspon- dante; les moyens de mémoire ( 21 b) enregistrant chacun des articles d'information précités dans chaque groupe à chaque table à une adresse qui est indiquée par une seconde chaîne de bits formée par un ou plusieurs bits du code de longueur variable correspondant, dans le bloc correspondant dans la région correspondante, cette seconde chaîne de bits étant déterminée indépendamment de la seconde chaîne de bits dans les autres groupes; des moyens de sélection de régions ( 30) pour sélectionner une région -quelconque de l'ensemble de régions (Ri, R 2) dans les moyens de mémoire ( 21 b), pour sélectionner l'une quelcon- que des multiples sortes de tables, sous la dépendance d'un signal prédéterminé; des moyens de sélection de blocs de mémoire ( 22) pour sélectionner un bloc quelconque parmi l'ensemble de blocs (BAO-BA 3) dans la région sélectionnée dans les moyens de mémoire ( 21 a), sur la base de la première chaîne de bits (B 0-B 5) du code de longueur variable qui leur est appliqué; et des moyens de sélection de bits ( 23) pour sélectionner la seconde chaîne de bits correspondant au code de longueur variable qui leur est appliqué, sous la dépendance d'un signal de sortie (BSL) des moyens de sélection de blocs de mémoire ( 22), et pour l'appliquer aux moyens de mémoire ( 21 b) sous la forme d'un signal d'adresse (A 2-A 6). 7 Décodeur à longueur variable selon la reven- dication 6, caractérisé en ce que chacun des articles d'information comprend des données de longueur fixe et une longueur de code du code de longueur variable correspon- dant. 8 Décodeur à longueur variable selon la reven- dication 6, caractérisé en ce que la première chaîne de bits comprend un nombre prédéterminé de bits d'ordre supérieur de chaque code de longueur variable, et l'ensem- ble de groupes (G 1-G 4) sont déterminés sur la base du nombre de bits ayant continuellement la même valeur à partir d'un premier bit dans la première chaîne de bits. 9 Décodeur à longueur variable selon la reven- dication 7, caractérisé en ce que le signal prédéterminé comprend des données de longueur fixe qui sont lues dans les moyens de mémoire ( 21 b). Procédé de décodage pour décoder des codes de longueur variable, caractérisé en ce qu'il comprend les étapes suivantes: on prépare une table indiquant la correspondance entre un ensemble de codes de longueur variable et un ensemble d'articles d'information qui sont utilisés pour décoder respectivement l'ensemble de codes de longueur variable; on classe en un ensemble de groupes (G 1-G 4) l'ensemble de codes de longueur variable et l'ensemble d'articles d'information dans la table précité, sur la base d'une première chaîne de bits (BO-B 5) qui est formée par un ou plusieurs bits prédéterminés de chaque code de longueur variable; on détermine la correspondance de l'ensemble de groupes (G 1-G 4) avec un ensemble de blocs (BAO-BA 3) qui sont inclus dans les moyens de mémoire ( 21 a); on enregistre chaque article d'information dans chaque groupe à une adresse qui est indiquée par une seconde chaîne de bits qui est formée par un ou plusieurs bits du code de longueur variable correspondant, dans le bloc correspondant dans les moyens de mémoire ( 21 a), cette seconde chaîne de bits étant déterminée indépendamment des secondes chaînes de bits dans les autres groupes; on sélectionne un bloc quelconque de l'ensemble de blocs (BAO-BA 3) dans les moyens de mémoire ( 21 a), sur la base de la première chaîne de bits (BO-B 5) du code de longueur variable qui leur est appliqué; et on sélectionne la seconde chaîne de bits correspondant au code de longueur variable appliqué, sur la base du résultat de la sélection précitée, et on l'applique aux moyens de mémoire ( 21 a) à titre de signal d'adresse (A 2-A 6), pour lire l'article d'information correspondant. 11 Procédé selon la revendication 10, caracté- risé en ce que chacun des articles d'information comprend des données de longueur fixe et une longueur de code du code de longueur variable correspondant. 12 Procédé selon la revendication 10, caracté- risé en ce que la première chaîne de bits comprend un nombre prédéterminé de bits d'ordre supérieur de chaque code de longueur variable, et l'étape de classement en groupes comprend l'étape qui consiste à classer l'ensemble de codes de longueur variable et l'ensemble d'articles d'information dans l'ensemble de groupes (G 1-G 4) sur la base du nombre de bits ayant continuellement la même valeur à partir d'un premier bit dans la première chaîne de bits. 13 Procédé selon la revendication 10, caracté- risé en ce que l'étape de sélection d'un bloc quelconque de l'ensemble de blocs comprend l'étape qui consiste à sélectionner un bloc quelconque de l'ensemble de blocs (BAO-BA 3) par une décision conditionnelle prise par logiciel. 14 Procédé de décodage pour décoder des codes de longueur variable, caractérisé en ce qu'il comprend les étapes suivantes: on prépare de multiples sortes de tables indiquant chacune la correspondance entre un ensem- ble de codes de longueur variable et un ensemble d'arti- cles d'information qui sont utilisés pour décoder respec- tivement l'ensemble de codes de longueur variable; on classe en un ensemble de groupes (G 1-G 4) l'ensemble de codes de longueur variable et l'ensemble d'articles d'information, sur la base d'une première chaîne de bits (B O B 5) qui est formée par un ou plusieurs bits prédéter- minés de chaque code de longueur variable; on détermine la correspondance des multiples sortes de tables avec un ensemble de régions (Ri, R 2) qui sont incluses dans des moyens de mémoire ( 21 b); on enregistre chaque article d'information dans chaque groupe dans chaque table à une adresse qui est indiquée par une seconde chaîne de bits formée par un ou plusieurs bits du code de longueur variable correspondant, dans le bloc correspondant dans la région correspondante des moyens de mémoire ( 21 a), cette seconde chaîne de bits étant déterminée indépendamment des secondes chaînes de bits dans les autres groupes; on sélectionne une région quelconque parmi l'ensemble de régions (Ri, R 2) dans les moyens de mémoire ( 21 a), pour sélectionner une table quelconque parmi les multiples sortes de tables; on sélectionne un bloc quelconque parmi un ensemble de blocs (BAO-BA 3) dans la région sélectionnée dans les moyens de mémoire ( 21 b), sur la base de la première chaîne de bits (BO-B 5) du code de longueur variable qui leur est appliqué; et on sélectionne la seconde chaîne de bits correspondant au code de longueur variable appliqué, sur la base du résultat de la sélection de l'ensemble de blocs, et on l'applique aux moyens de mémoire ( 21 b) à titre de signal d'adresse (A 2-A 6), pour lire l'article d'information correspondant. Procédé selon la revendication 14, caracté- risé en ce que chacun des articles d'information comprend des données de longueur fixe et une longueur de code du code de longueur variable correspondant. 16 Procédé selon la revendication 14, caracté- risé en ce que la première chaîne de bits comprend un nombre prédéterminé de bits d'ordre supérieur de chaque code de longueur variable, et l'étape de classement en groupes comprend l'étape qui consiste à classer l'ensemble de codes de longueur variable et l'ensemble d'articles d'information dans l'ensemble de groupes (G 1-G 4) sur la base du nombre des bits ayant continuellement la même valeur à partir d'un premier bit dans la première chaîne de bits.