FR 2687498 A1 19930820 FR 9301835 A 19930218 La présente invention concerne de façon générale un appareil à mémoire, et elle concerne plus précisément un appareil à mémoire à accès séquentiel ayant des unités de charge préalable et dans lequel des données sont écrites séquentiellement et lues séquentiellement dans plusieurs cellules de mémoire disposées sous forme matricielle. Dans les systèmes numériques de traitement, on utilise couramment des dispositifs à mémoire du type à file (FIFO) pour conserver les informations (par exemple des signaux numériques d'image) La figure 1 représente une telle mémoire à file de la technique antérieure La mémoire à file de la figure 1 comporte une matrice 10 de cellules de mémoire dans laquelle sont disposées 64 cellules de mémoire M Cmn (m = 0, 7; N = 0, 7) contenant chacune des données d'un bit, sous forme d'une matrice 8 x 8, une unité 20 d'écriture des données séquentielles d'entrée DI dans la matrice 10, un pointeur 21 d'adresse d'écriture destiné à pointer sur un emplacement particulier de la matrice 10 des cellules de mémoire (une ligne de mot d'écriture WW Ln lui correspond) dans lequel sont écrites les données séquentielles d'entrée DI, une unité 30 de lecture des données DO de la matrice 10 qui est destinée à transmettre les données séquentielles DO, et un pointeur 31 d'adresse de lecture destiné à pointer sur un emplacement particulier de la matrice 10 de-cellules de mémoire (une ligne RW Ln de mot de lecture lui est associée) à partir duquel les données de sortie DO sont lues Dans l'unité de lecture 30 de la mémoire, un amplificateur de détection de mémoire (non représenté sur la figure 1) détecte les niveaux de sortie des cellules de la matrice 10, et les données de la matrice 10 qui sont mesurées subissent une amplification. Lorsqu'un signal de remise à zéro RSTWB de faible niveau est transmis, le pointeur 21 d'adresse d'écriture est initialisé afin qu'il remplace l'adresse d'écriture de la matrice 10 pour désigner la cellule MCOO de la mémoire. En synchronisme avec le signal d'horloge d'écriture WCK qui est transmis au pointeur 21 d'adresse d'écriture et à l'unité d'écriture 20, la cellule de mémoire M Cmn est sélectionnée pour l'écriture du premier élément des données d'entrée DI, et le pointeur 21 d'adresse d'écriture donne un signal de sélection de ligne WB Sm à l'unité d'écriture , le signal de sélection de ligne WB Sm indiquant la ligne de bit d'écriture WB Lm de la matrice 10 dans laquelle se trouve la cellule choisie de mémoire M Cmn En outre, en synchronisme avec le signal d'horloge d'écriture WCK, le pointeur 21 d'adresse d'écriture transmet un signal de niveau élevé à la ligne de mot d'écriture WW Ln connectée à la cellule de mémoire M Cmn de la matrice 10. Lorsqu'un signal de remise à zéro RSTRB de faible niveau est transmis, le pointeur d'adresse de lecture 31 est initialisé afin que l'adresse de lecture de la matrice désigne à nouveau la cellule de mémoire MCOO En syn- chronisme avec le signal d'horloge de lecture RCK (qui est transmis au pointeur 31 d'adresse de lecture et à l'unité de lecture 30), la cellule de mémoire M Cmn dans laquelle est lu l'élément initial des données de sortie DO est sélectionnée, et le pointeur d'adresse de lecture 31 transmet un signal de sélection de ligne RB Sm à l'unité de lecture 30, le signal de sélection de ligne RB Sm indiquant la ligne de bit de lecture RB Lm de la matrice 10 dans laquelle se trouve la cellule choisie M Cmn En outre, en synchronisme avec le signal d'horloge de lecture RCK, le pointeur d'adresse de lecture 31 transmet un signal de niveau élevé à la ligne de mot de lecture RW Ln qui est connectée à la cellule M Cmn de la matrice 10. Dans la mémoire à file décrite précédemment, on a utilisé un procédé connu de charge préalable afin de lire rapidement les données de la mémoire à file Dans ce procédé de charge préalable, des unités de charge préalable appliquent une tension électrique aux lignes de bit de lecture RB Lm avant lecture des données de la mémoire Par exemple, les demandes publiées et mises à l'inspection publique de brevet japonais N O 1-137 491 et 61-271 683 décrivent de tels procédés de charge préalable qui sont appliqués à la mémoire à file. La figure 2 représente le fonctionnement de la mémoire à file classique représentée sur la figure 1 et comprenant les unités précitées de charge préalable Dans la suite, l'expression "flanc antérieur d'un signal" désigne la partie d'un signal dans laquelle ce signal passe d'un faible niveau à un niveau élevé, et l'expression "flanc postérieur d'un signal" désigne la partie d'un signal dans laquelle ce signal passe d'un niveau élevé à un faible niveau. Dans la mémoire à file représentée sur la figure 2, un signal de charge préalable PRC est mis à un niveau élevé avant le début d'un cycle de lecture RCO dans lequel des données sont lues dans la cellule M Cmn, et toutes les lignes de bit de lecture RBLO à RBL 7 connectées à la matrice 10 sont préréglées à une tension prédéterminée. Après que le signal d'horloge de lecture RCK est passé du faible niveau au niveau élevé, le signal de charge préalable PRC de niveau élevé passe à un faible niveau, si bien que la charge préalable des huit lignes de bit de lecture est terminée A la suite du flanc postérieur du signal de charge préalable PRC, le signal transmis par le pointeur d'adresse de lecture 31 à la ligne de mot de lecture RW Ln passe d'un faible niveau à un niveau élevé A la suite du flanc antérieur de ce signal, les données de la cellule M Cmn connectée à la ligne de mot de lecture RW Ln sont transmises à la ligne de bit de lecture RB Lm Une des huit lignes de bit de lecture RBLO à RBL 7 est sélectionnée par le signal de sélection de ligne de bit RB Sm provenant du pointeur 31 d'adresse de lecture La tension de la ligne de bit sélectionnée est détectée et amplifiée par l'ampli- ficateur de détection de l'unité de lecture 30 si bien que les données DO de sortie sont lues par l'unité 30 de lecture Après apparition d'un signal de fin de détection, le signal transmis à la ligne de mot de lecture RW Ln est remis à un faible niveau A la suite du flanc postérieur du signal de la ligne de mot de lecture, un flanc antérieur du signal de charge préalable PRC apparaît si bien que la charge préalable des huit lignes de bit de lecture RBLO à RBL 7 est réalisée afin que les données soient lues séquen- tiellement dans la matrice 10 En d'autres termes, lorsque le signal de la ligne de mot de lecture passe à un faible niveau, le signal de charge préalable passe à un niveau élevé afin qu'il assure la charge préalable des huit lignes de bit de lecture, et les données sont alors lues dans la cellule suivante MC(m+l)n. En conséquence, dans la mémoire classique décrite précédemment, il est nécessaire de charger préalablement toutes les lignes de bit de lecture RBLO à RBL 7 à la tension prédéterminée pour la lecture des données de l'une des cellules de la matrice En outre, la mémoire classique utilise une quantité d'énergie électrique relativement grande pour la lecture des données Ainsi, pour chaque cycle de lecture, la mémoire classique nécessite un temps d'accès pour la lecture des données ainsi qu'un temps de charge préalable de toutes les lignes de bit de lecture, et le temps total de lecture est relativement grand. La présente invention a donc pour objet de façon générale la réalisation d'une mémoire perfectionnée à accès séquentiel dans laquelle les problèmes précités sont éliminés. Elle a aussi pour objet plus précis la réalisation d'un appareil à mémoire à accès séquentiel dans lequel des données peuvent être lues dans une mémoire à accès séquen- tiel à une plus grande vitesse de lecture par utilisation d'un cycle de lecture dont la durée est inférieure à celle d'une mémoire classique et par utilisation d'une quantité d'énergie électrique relativement faible pour la lecture des données, par rapport à la mémoire classique Cet objet de l'invention est atteint par réalisation d'un appareil à mémoire à accès séquentiel qui comporte une matrice de cellules de mémoire dans laquelle plusieurs cellules forment une matrice m x n, et qui est divisée en "m" blocs contenant chacun un ensemble de "n" cellules de mémoire, une partie d'écriture destinée à écrire séquentiellement des données dans les cellules de mémoire de la matrice à l'aide d'un ensemble de lignes de bit d'écriture, chaque ligne de bit d'écriture étant connectée à l'un des blocs de la matrice, une partie de lecture destinée à lire séquen- tiellement les données des cellules de la matrice à l'aide d'un ensemble de lignes de bit de lecture, chaque ligne de bit de lecture étant connectée à l'un des blocs de la matrice, et une partie de charge préalable destinée à prérégler l'une des lignes de bit de lecture à une tension prédéterminée lorsque des données sont lues dans l'un des blocs de la matrice Dans cet appareil, lorsqu'un premier cycle de lecture est exécuté pour la lecture de données d'une cellule d'un premier bloc et un second cycle de lecture est exécuté à la suite du premier cycle, pour la lecture de données d'une cellule d'un second bloc consé- cutif au premier bloc, la partie de charge préalable prérègle une ligne de bit de lecture connectée au second bloc à la tension prédéterminée pendant le premier cycle de lecture avant que les données ne soient lues dans la cellule du second bloc Selon l'invention, il est ainsi possible de lire les données dans la matrice à une plus grande vitesse de lecture par utilisation d'un cycle de lecture de plus courte durée et d'une plus petite quantité d'énergie électrique, par rapport à la mémoire classique. D'autres objets et caractéristiques de l'invention seront mieux compris à la lecture de la description de modes de réalisation, faite en référence aux dessins annexés sur lesquels: la figure 1 est un diagramme synoptique représentant une mémoire à file de la technique antérieure; la figure 2 est un diagramme des temps destiné à la description du fonctionnement de la mémoire à file repré- sentée sur la figure 1; la figure 3 est un diagramme synoptique d'un mode de réalisation préféré d'appareil à mémoire à accès séquentiel selon l'invention; la figure 4 est un schéma d'une unité de charge préalable destinée à prérégler une ligne de bit de lecture RBLO de l'appareil de la figure 3 à une tension prédéterminée; la figure 5 est un schéma représentant l'une des sept unités de charge préalable destinées à prérégler sept lignes de bit de lecture de l'appareil à une tension prédéterminée; la figure 6 est un diagramme des temps illustrant le fonctionnement de l'appareil ayant les unités de charge préalable représentées sur les figures 3 à 5 lorsqu'aucun signal de remise à zéro n'est transmis; et la figure 7 est un diagramme des temps destiné à la description des opérations exécutées par l'appareil ayant les unités de charge préalable des figures 3 à 5 lorsqu'un signal de remise à zéro est transmis. On décrit maintenant un mode de réalisation préféré de l'appareil à mémoire à accès séquentiel selon la pré- sente invention, en référence aux figures 3 à 5. La figure 3 représente un appareil à mémoire à accès séquentiel selon la présente invention La figure 4 repré- sente une unité de charge préalable 32 m (m = O) destinée à prérégler une ligne de bit de lecture RBLO de l'appareil représenté sur la figure 3 à une tension prédéterminée La figure 5 représente l'une des sept unités de charge préalable 32 m, destinées au préréglage de sept lignes de bit de lecture RB Lm (m = 1, 7) de l'appareil représenté sur la figure 3 à une tension prédéterminée L'appareil à mémoire à accès séquentiel de la présente invention com- prend les huit unités de charge préalable 32 m représentées sur les figures 4 et 5. Comme l'indique la figure 3, l'appareil à mémoire comporte une matrice de cellules de mémoire dans laquelle 64 cellules de mémoire M Cmn (m = 0, 7; N = 0, 7) contenant chacune une information d'un bit sont disposées sous forme d'une matrice 8 x 8 La matrice est divisée en huit blocs de mémoire MBO à MB 7 contenant chacun huit cellules de mémoire Ainsi, l'un des huit blocs de mémoire M Bm (M = 0, 7) de la matrice contient huit cellules de mémoire M Cm O à M Cm 7 Chacun des huit blocs de mémoire M Bm est connecté à l'unité d'écriture 20 par l'une des huit lignes de bit d'écriture WB Lm et est connecté à l'unité de lecture 30 par l'une des huit lignes de bit de lecture RB Lm. Au cours d'un cycle de lecture dans lequel des données sont lues dans l'une des cellules de mémoire MC(m-1)n qui est connectée à la ligne de bit de lecture RBL(m-1), l'une des unités de charge préalable, comme indiqué sur la figure 5, assure le préréglage de la ligne de bit de lecture RB Lm à une tension prédéterminée de niveau élevé en fonction du signal de sélection de ligne de bit RBS(m-1) de niveau élevé correspondant à la ligne de bit de lecture RBL(m-1) qui précède la ligne de bit de lecture ainsi préréglée RB Lm lorsqu'aucun signal de remise à zéro de faible niveau n'est transmis au pointeur 31 d'adresse de lecture Lorsqu'un signal de remise à zéro de faible niveau RSTRB est transmis au pointeur 31 d'adresse de lecture, l'unité de lecture 30 et le pointeur 31 sont initialisés pour l'établissement de l'adresse de lecture de la matrice sur la cellule de mémoire MCOO Lorsque l'unité de lecture 30 et le pointeur 31 d'adresse de lecture sont initialisés par le signal de remise à zéro, l'unité de charge préalable 32 m (m = 0) représentée sur la figure 4 assure le préréglage de la ligne de bit de lecture RBLO, connectée à la cellule MCOO, à la tension prédéterminée de niveau élevé en fonction du signal de sélection de ligne de bit RB 57 de niveau élevé qui correspond à la ligne de bit de lecture RBL 7 qui précède la ligne de bit de lecture préréglée RBLO. Dans l'appareil à mémoire à accès séquentiel repré- senté sur la figure 3, l'unité d'écriture 20, le pointeur 21 d'adresse d'écriture, l'unité de lecture 30, et le pointeur 31 d'adresse de lecture, qui sont les mêmes que les parties correspondantes du dispositif classique repré- senté sur la figure 1, sont désignés par les mêmes réfé- rences numériques et leur description est donc omise En outre, dans l'appareil à mémoire à accès séquentiel repré- senté sur la figure 3, les signaux sont transmis aux parties respectives de l'appareil de la même manière que dans l'appareil classique représenté sur la figure 1, comme décrit précédemment. Pour le préréglage de la ligne de bit de lecture RBLO à une tension prédéterminée, l'unité de charge préalable 32 m (m = 0) représentée sur la figure 4 est couplée à la ligne de bit de lecture RBLO de l'appareil représenté sur la figure 3 Comme l'indique la figure 4, un signal RB 57 de sélection de ligne de bit est transmis à une première borne d'un circuit NON-ET 51 par un inverseur 41. Ce signal de sélection de ligne de bit RB 57 est utilisé pour la sélection de la ligne de bit de lecture RBL 7 qui précède la ligne de bit de lecture ainsi préréglée RBLO dans l'appareil représenté sur la figure 3 Un signal de remise à zéro RSTRB (transmis au pointeur 31 d'adresse de lecture) est transformé par deux inverseurs 42 et 43 en un signal IRSTRB, et ce signal IRSTRB est transmis à une seconde borne du circuit NON-ET 51 Le signal de sortie du circuit NON-ET 51 est transmis à une première borne d'un circuit NON-ET 52 Le signal d'horloge de lecture RCK est transformé par un inverseur 44 en un signal IRCKPB, et ce signal IRCKPB est transmis à une seconde borne du circuit NON-ET 52 Le signal de sortie du circuit NON-ET 52 est transformé par un inverseur 45 en un signal de charge préalable PRCO Ce signal de charge préalable PRCO est transmis à la grille d'un transistor à effet de champ (FET) à canal N TRO La tension prédéterminée Vd d'une alimenta- tion est appliquée au drain du transistor TRO, et la ligne de bit de lecture RBLO est connectée à la source du transistor TRO. Lors du préréglage de la ligne de bit de lecture RB Lm à une tension prédéterminée, chacune des sept unités de charge préalable 32 m (m = 1, 7) représentées sur la figure 5 est couplée à l'une des sept lignes de bit de5 lecture RB Lm (m = 1, 7) de l'appareil représenté sur la figure 3 Comme l'indique la figure 5, le signal de sélec- tion de ligne de bit RBS(m-1) est transmis à une première borne d'un circuit NON-ET 53 Ce signal de sélection de ligne de bit RBS(m-1) est utilisé pour la sélection de la ligne de bit de lecture RBL(m-1) qui précède la ligne de bit de lecture RB Lm, afin que les données de l'une des cellules du bloc de mémoire MC(m-1) soient lues Un signal de remise à zéro RSTRB est transformé par deux inverseurs 42 et 43 en un signal IRSTRB, et ce signal IRSTRB est transmis à une seconde borne du circuit NON-ET 53 Le signal d'horloge de lecture RCK est transformé par un inverseur 44 en un signal IRCKPB, et ce signal IRCKPB est transmis à une troisième borne du circuit NON-ET 53 Le signal de sortie du circuit NONET 53 est transformé par un inverseur 46 en un signal de charge préalable PR Cm (m = 1, 7) Ce signal de charge préalable PR Cm est transmis à la grille d'un transistor à effet de champ (FET) T Rm (m = 1, 7) à canal n Une tension prédéterminée Vd d'une alimentation est appliquée au drain du transistor T Rm, et la ligne de bit de lecture RB Lm est connectée à la source du transistor T Rm. On décrit maintenant, en référence aux figures 6 et 7, les opérations de l'appareil à mémoire ayant les huit unités de charge préalable décrites précédemment. La figure 6 représente des exemples d'opérations de l'appareil à mémoire à accès séquentiel comprenant les unités de charge préalable 32 m représentées sur la figure 5 lorsqu'aucun signal de remise à zéro RSTRB n'est transmis au pointeur 31 d'adresse de lecture Au cours des opéra- tions de l'appareil à mémoire à accès séquentiel représenté sur la figure 6, un cycle de lecture RC 1 dans lequel les données de la cellule MC 10 sont lues est exécuté et un cycle de lecture RC 2, dans lequel les données sont lues dans la cellule MC 20, est exécuté consécutivement, après la fin du cycle de lecture RC 1. Au cours du cycle de lecture RC 1 représenté sur la figure 6, après qu'un flanc antérieur du signal d'horloge de lecture RCK a été introduit, le signal de sélection de ligne de bit RB 51 passe d'un faible niveau au niveau élevé. Le signal RB 51 de sélection de ligne de bit de niveau élevé parvient à l'unité de lecture 30 si bien que des données10 sont lues dans la cellule de mémoire M Cl O du bloc MB 1. Lorsque le signal d'horloge de lecture RCK passe à un faible niveau, le signal IRCKPB passe d'un faible niveau à un niveau élevé A la suite du flanc antérieur du signal IRCKPB, le signal de charge préalable PRC 2 passe d'un faible niveau à un niveau élevé Ce signal PRC 2, à ce moment, est le seul signal qui est mis à un niveau élevé parmi les huit signaux de charge préalable PRC O à PRC 7 A la suite du signal de charge préalable de niveau élevé PRC 2, la ligne de bit de lecture RBL 2, connectée aux huit cellules de mémoire MC 2 N (n = 0, 7) du bloc de mémoire MB 2, est préréglée à la tension de niveau élevé Vd. Dans le cycle suivant de lecture RC 2 représenté sur la figure 6, après qu'un flanc antérieur du signal d'hor- loge de lecture RCK a été transmis, le signal de sélection de ligne de bit RB 51 de niveau élevé passe à un faible niveau, et le signal de sélection de ligne de bit RB 52 passe d'un faible niveau au niveau élevé Ce signal de sélection RB 52 parvient à l'unité de lecture 30 si bien que des données à 1 bit sont lues dans la cellule MC 20 du bloc de mémoire MB 2 La tension de la ligne de mot de lecture RWLO reste à ce moment au niveau élevé Dans l'unité de lecture 30, la tension de la ligne de bit de lecture RBL 2 est détectée et amplifiée par l'amplificateur de détection de la mémoire si bien que les données DO de sortie, corres- pondant à la tension de la ligne de bit de lecture RBL 2, sont transmises par l'unité de lecture 30. il Lorsque le signal d'horloge de lecture RCK passe à un faible niveau, le signal IRCKPB passe d'un faible niveau à un niveau élevé A la suite du flanc antérieur du signal IRCKPB, le signal de charge préalable PRC 3 passe d'un faible niveau à un niveau élevé Ce signal PRC 3 est à ce moment le seul signal qui a un niveau élevé parmi les huit signaux de charge préalable PRC O à PRC 7 La ligne de bit de lecture RBL 3, qui est connectée aux huit cellules de mémoire MC 3 N (n = 0, 7) du bloc MB 3, est préréglée à la tension de niveau élevé Vd. La figure 7 représente des exemples d'opérations de l'appareil à mémoire à accès séquentiel ayant les huit unités de charge préalable 32 m représentées sur les figures 4 et 5, lorsqu'un signal de remise à zéro RSTRB est trans- mis au pointeur 31 d'adresse de lecture Dans les opéra- tions de l'appareil à mémoire représenté sur la figure 7, un cycle de lecture RC 3, au cours duquel des données sont lues dans la cellule de mémoire MC 30, est exécuté, et un cycle de lecture RC 4 est exécuté ensuite, après la fin du cycle de lecture RC 3 Au cours du cycle de lecture RC 4, une opération de lecture de données dans la cellule de mémoire MC 40 est transformée en une opération de lecture de données de la cellule MCOO du fait de la présence du signal de remise à zéro RSTRB qui est transmis. Comme l'indique la figure 7, le signal de remise à zéro de niveau élevé RSTRB passe au faible niveau pendant l'opération de lecture des données dans la cellule de mémoire MC 30, et ce signal de remise à zéro de faible niveau RSTRB est transmis au pointeur 31 d'adresse de lecture Lorsque le signal de remise à zéro RSTRB de faible niveau est transmis, le signal IRSTRB de niveau élevé passe à un faible niveau Il est prévu initialement de lire des données de la cellule de mémoire MC 40 dans le cycle de lecture RC 4, et le signal de charge préalable PRC 4 est déjà passé à un niveau élevé pour le préréglage de la ligne de bit de lecture RBL 4 à la tension prédéterminée Cependant, à la suite du flanc postérieur du signal IRSTRB, le signal de charge préalable de niveau élevé PRC 4 passe à un faible niveau si bien que la charge préalable de la ligne de bit de lecture RBL 4 est interrompue Lors de l'apparition du flanc postérieur du signal IRSTRB, un signal de charge préalable PRCO passe d'un faible niveau à un niveau élevé si bien que la ligne de bit de lecture RBLO est préréglée à la tension prédéterminée de niveau élevé afin que les données soient lues dans la cellule de mémoire MCO 0. Ainsi, dans le cas du cycle de lecture RC 4 repré- senté sur la figure 7, l'opération de lecture des données dans la cellule de mémoire MC O O qui vient d'être changée est réalisée de la manière déjà décrite en référence à la figure 6 Lorsqu'un signal de remise à zéro de faible niveau RSTRB est transmis au pointeur d'adresse de lecture 31 avant lecture des données de la cellule MC 30 dans le cycle de lecture RC 3, l'opération déjà décrite est exécutée. Dans le mode de réalisation d'appareil à mémoire à accès séquentiel décrit précédemment, l'une des unités de charge préalable représentées sur les figures 4 et 5 assure le préréglage de l'une des huit lignes de bit de lecture RBLO à RBL 7 à la tension prédéterminée avant la lecture des données de l'une des cellules du bloc de mémoire connecté à la ligne de bit de lecture précédente Ainsi, il est possible d'utiliser une plus petite quantité d'énergie électrique, pour la lecture des données de la matrice, par rapport à l'appareil classique En outre, dans le mode de réalisation décrit précédemment, la charge préalable de la ligne de bit de lecture, nécessaire pour le cycle suivant de lecture, est exécutée pendant le cycle précédent de lecture Le temps total du cycle de lecture de l'appareil selon l'invention nécessaire à la lecture des données d'un bit dans une cellule de mémoire, peut donc être réduit par rapport à celui de l'appareil classique Il est donc possible de lire les données de la matrice de mémoire à une vitesse plus grande par utilisation d'une plus courte durée de cycle de lecture et par consommation d'une plus petite quantité d'énergie électrique, par rapport à l'appareil classique de mémoire. On a décrit un mode de réalisation d'appareil à mémoire du type à file Cependant, l'invention s'applique aussi à d'autres mémoires de type séquentiel dans les- quelles les données sont écrites séquentiellement et lues séquentiellement dans des éléments de mémorisation de données. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux appareils à mémoire qui viennent d'être décrits uniquement à titre d'exemples non limitatifs, sans sortir du cadre de l'invention. REVENDICATIONS 1 Appareil à mémoire, du type qui comprend une matrice ( 10) de cellules de mémoire, dans laquelle plusieurs cellules de mémoire sont disposées sous forme d'une matrice m x N et sont réparties en "m" blocs contenant chacun un ensemble de "n" cellules de mémoire, un dispositif d'écriture ( 20, 21) destiné à écrire séquentiellement des données dans des cellules de la matrice par un ensemble de lignes de bit d'écriture, chacune des lignes de bit d'écriture étant connectée à l'un des blocs de la matrice, et un dispositif de lecture ( 30, 31) destiné à lire séquentiellement les données des cellules de la matrice par un ensemble de lignes de bit de lecture, chacune des lignes de bit de lecture étant connectée à l'un des blocs de la matrice de cellules, caractérisé en ce que l'appareil comporte en outre un ensemble de dispositifs de charge préalable ( 32 m), destinés chacun à prérégler l'une des lignes de bit de lecture (RB Lm) à une tension prédéterminée lorsque des données sont lues par le dispositif de lecture ( 30, 31) dans l'un des blocs (M Bm) de la matrice de cellules, et dans lequel, lorsqu'un premier cycle de lecture est exécuté pour la lecture de données d'une cellule de mémoire d'un premier bloc parmi les blocs (M Bm) de la matrice et qu'un second cycle de lecture est exécuté à la suite du premier cycle de lecture pour la lecture de données d'une cellule d'un second bloc consécutif au premier bloc de la matrice, l'un des dispositifs de charge préalable ( 32 m) prérègle une ligne de bit de lecture connectée au second bloc, à la tension prédéterminée, pendant le premier cycle de lecture, avant la lecture des données de la cellule du second bloc. 2 Appareil selon la revendication 1, caractérisé en ce que l'un des dispositifs de charge préalable ( 32 m) prérègle la ligne de bit de lecture connectée au second bloc à une tension prédéterminée lorsqu'un signal de sélection de ligne de bit, utilisé pour la sélection de la ligne de bit de lecture connectée au premier bloc, est transmis. 3 Appareil selon la revendication 1, dans lequel l'un des dispositifs de charge préalable ( 32 m) prérègle une ligne de bit de lecture, connectée à un bloc prédéterminé (MC 0) parmi les blocs (M Cm) de la matrice, à la tension prédéterminée, lorsqu'un signal de remise à zéro utilisé pour l'initialisation du dispositif de lecture ( 30, 31) est transmis. 4 Appareil selon la revendication 1, caractérisé en ce que, lorsqu'un signal de sélection de ligne de bit, utilisé pour la sélection de la ligne de bit de lecture connectée au premier bloc, est transmis pendant le premier cycle de lecture et un signal de remise à zéro utilisé pour l'initialisation du dispositif de lecture ( 30, 31) est transmis après transmission du signal de sélection de ligne de bit, l'un des dispositifs de charge préalable ( 32 m) prérègle une ligne de bit de lecture, connectée à un bloc prédéterminé (MBO) parmi les blocs (M Bm) de la matrice de cellules, à la tension prédéterminée. Appareil selon la revendication 1, caractérisé en ce que le dispositif de charge préalable ( 32 m) comporte une première unité de charge préalable couplée à une première ligne prédéterminée de bit de lecture (RBLO) et un ensemble de secondes unités de charge préalable couplées respecti- vement aux autres lignes de bit de lecture (RB Lm), la première unité de charge préalable préréglant la première ligne de bit de lecture (RBLO), qui correspond à un bloc prédéterminé (MBO) parmi les blocs (M Bm) de la matrice de cellules de mémoire, à la tension prédéterminée, lorsqu'un signal de remise à zéro, utilisé pour l'initialisation du dispositif de lecture ( 30, 31), est transmis. 6 Appareil selon la revendication 1, dans lequel le dispositif de charge préalable ( 32 m) comporte une première unité de charge préalable, couplée à une première ligne de bit de lecture prédéterminée (RBLO), et des secondes unités de charge préalable couplées respectivement aux autres lignes de bit de lecture (RB Lm), l'une des secondes unités de charge préalable préréglant une ligne de bit de lecture connectée au second bloc à la tension prédéterminée lors- qu'un signal de sélection de ligne de bit utilisé pour la sélection de la ligne de bit connectée au premier bloc est transmis. 7 Appareil selon la revendication 1, caractérisé en ce que le dispositif de charge préalable ( 32 m) comporte une première unité de charge préalable couplée à une première ligne prédéterminée de bit de lecture (RBLO) et des secondes unités de charge préalable couplées respectivement aux autres lignes de bit de lecture (RB Lm), et en ce que, lorsqu'un signal de sélection de ligne de bit utilisé pour la sélection de la ligne de bit de lecture connectée au premier bloc est transmis pendant le premier cycle de lecture et un signal de remise à zéro utilisé pour l'ini- tialisation du dispositif de lecture est transmis après transmission du signal de sélection de ligne de bit, la première unité de charge préalable prérègle la première ligne de bit de lecture (RBLO), correspondant à un bloc prédéterminé (MBO) parmi les blocs (M Bm) de la matrice de cellules, à la tension prédéterminée. 8 Appareil selon la revendication 1, caractérisé en ce que le dispositif d'écriture ( 20, 21) comporte une unité d'écriture ( 20) couplée aux lignes de bit d'écriture (WB Lm) et un pointeur d'adresse d'écriture ( 21) couplé à l'unité d'écriture ( 20), et en ce qu'un signal de sélection de ligne de bit utilisé pour la sélection d'une ligne de bit d'écriture parmi les lignes de bit d'écriture (WB Lm) est transmis par le pointeur d'adresse d'écriture ( 21) à l'unité d'écriture ( 20). 9 Appareil selon la revendication 1, caractérisé en ce que le dispositif de lecture ( 30, 31) comporte une unité de lecture ( 30) couplée aux lignes de bit de lecture (RB Lm) et un pointeur d'adresse de lecture ( 31) couplé à l'unité de lecture ( 30), et en ce qu'un signal de sélection de ligne de bit utilisé pour la sélection d'une ligne de bit de lecture parmi les lignes de bit de lecture (RB Lm) est transmis par le pointeur d'adresse de lecture ( 31) à l'unité de lecture ( 30). 10 Appareil selon la revendication 9, caractérisé en ce que l'un des dispositifs de charge préalable ( 32 m) prérègle la ligne de bit de lecture connectée au second bloc à la tension prédéterminée lorsque le signal de sélection de ligne de bit utilisé pour la sélection de la ligne de bit de lecture connectée au premier bloc est transmis du pointeur d'adresse de lecture à l'unité de lecture.