FR 2687488 A1 19930820 FR 9214400 A 19921130 "Dispositif pour mémoire à semi-conducteurs avec un circuit de génération d'un signal d'horloge pour des lignes de bit séparées". La présente invention a pour objet un dispositif pour mémoire à semi-conducteurs, et plus particulièrement un circuit de génération d'un signal d'horloge pour des lignes de bit séparées dans un dispositif pour mémoire à semi-conducteurs avec des amplificateurs de détection partagés.10 Dans la pratique contemporaine de développement des dispositifs à semi-conducteurs, il y a un effort continu pour accroître la densité des éléments contenus dans le dispositif tout en réduisant l'amplitude de la tension d'alimentation, en augmentant la vitesse de fonctionnement, et en conservant un fonctionnement stable. Les dispositifs pour mémoire à semi- conducteurs comportant de multiples zones de cellule de mémoire auxquelles on accède par une unique porte20 d'entrée/sortie ne peuvent pas mémoriser dans les cellules de mémoire individuelles un niveau logique haut ayant le niveau de la tension d'alimentation à cause de la chute de tension associée aux transistors d'isolation Cela tient à ce que, lors de la25 mémorisation des bits de donnée à des niveaux logiques hauts, le niveau de tension d'alimentation exact ne peut pas être fourni avec précision aux cellules de mémoire individuelles parce que les signaux d'horloge appliqués aux grilles des transistors d'isolation n'ont que des tensions égales à la tension d'alimentation. En conséquence, la tension procurée à une zone de cellule de mémoire individuelle est diminuée de la tension de seuil du transistor d'isolation correspondant Une solution à ce problème a été de survolter l'amplitude des signaux d'horloge jusqu'à des niveaux excédant la tension d'alimentation d'au moins la tension de seuil des transistors d'isolation. Toutefois, les circuits de survoltage conventionnels sont susceptibles d'être inadéquats dans les dispositifs pour mémoire à semi-conducteurs les plus récents. Ces dispositifs fonctionnent généralement à des tensions d'alimentation plus basses, par exemple de 3,3 à 5 volts, et même à 1,5 volts Bien que ces nouveaux dispositifs soient plus intégrés et requièrent donc des transistors plus petits avec des dimensions de canal réduites et en conséquence des tensions de seuil inférieures, les tensions de fonctionnement drastiquement inférieures sont susceptibles d'annuler l'effet bénéfique de la baisse des tensions de seuil En outre, les circuits de survoltage fonctionnent moins efficacement avec des tensions d'alimentation inférieures En conséquence, la technique des circuits de survoltage doit être améliorée afin d'obtenir une intégration plus grande des dispositifs pour mémoire à semi-conducteurs. En conséquence, un bit de la présente invention est de procurer un circuit de génération d'un signal d'horloge pour des lignes de bit séparées dans un dispositif pour mémoire à semi-conducteurs hautement intégré utilisant une tension d'alimentation de bas niveau. Un autre but de la présente invention est de procurer un dispositif pour mémoire à semi-conducteurs hautement intégré, capable de transférer des niveaux logiques hauts de données à des cellules de mémoire individuelles à la tension exacte de la tension d'alimentation. Un autre but est de procurer un circuit pour transférer les données à une tension de données efficace lorsque les données sont écrites dans les cellules de mémoire d'une mémoire hautement intégrée. Ces buts, ainsi que d'autres, peuvent être atteints selon les principes de la présente invention, avec un dispositif pour mémoire à semi-conducteurs utilisant une tension d'alimentation de niveau bas. Selon la présente invention, un dispositif pour mémoire à semiconducteurs est caractérisé en ce qu'il comporte: une pluralité de lignes de bit couplées pour transférer les données présentant des premiers états logiques à une première tension, des moyens de porte présentant une tension de seuil pour isoler des lignes de bit sélectionnées parmi les lignes de bit, et des moyens pour recevoir une seconde tension différant en amplitude de la première tension d'au moins la tension de seuil, et pour appliquer cette deuxième tension à la commande des moyens de porte. Ainsi, les transistors d'isolation séparent les lignes de bit adjacentes et un circuit recevant une tension élevée fournie par un générateur de tension élevée inclus dans la microplaquette procure au transistor d'isolation une tension présentant un niveau supérieur à la tension d'alimentation d'une quantité d'au moins égale à la tension de seuil du transistor d'isolation. La présente invention sera mieux comprise et nombre de ses avantages seront plus apparents en se référant à la description qui suit, illustrée par les dessins ci-joints dans lesquels les composants identiques ou similaires ont les mêmes références numériques: la figure 1 est un diagramme fonctionnel illustrant un dispositif pour mémoire à semi- conducteurs avec des amplificateurs de détection et leurs circuits périphériques, la figure 2 est un circuit conventionnel de génération de signal d'horloge pour isoler les lignes de bit dans un dispositif pour mémoire à semi- conducteurs, la figure 3 est un circuit de génération d'un signal d'horloge pour isoler les lignes de bit selon un premier mode de réalisation réalisé selon les principes de la présente invention, et la figure 4 est un circuit de génération d'un signal d'horloge pour l'isolation des lignes de bit selon un second mode de réalisation des principes de la présente invention. La figure 1 montre la structure du circuit connu de lignes de bit d'un dispositif pour mémoire à semi-conducteurs Ce circuit comporte des amplifica- teurs de détection 3 et 6 du type p et du type n partagés par des zones 1 et 8 de cellule de mémoire adjacentes droite et gauche Pour la lecture et l'écriture de données dans une cellule de mémoire individuelle dans la zone de cellule de mémoire gauche 1, la paire de lignes de bit BL 2 et BL 2 connectée avec la zone 8 de cellule de mémoire droite est isolée de la paire de lignes de bit B Li et BL 1 connectée avec la zone 1 de cellule de mémoire gauche sélectionnée L'i- solation est obtenue par l'enclenchement des transis- tors d'isolation 11 et 12 de l'étage d'isolation 10 en générant un signal d'horloge e ISO 1 de niveau logi- que haut, et la coupure des transistors d'isolation 21 et 22 de l'étage d'isolation 20 en générant un signal d'horloge e I 502 de niveau logique bas, de sorte qu'un fonctionnement sélectif d'amplification ou d'écriture est obtenu Au contraire, pour sélectionner une cellu- le de mémoire dans la zone 8 de cellule de mémoire droite, l'inverse des opérations précédentes doit être effectué. Pendant les opérations d'écriture, si un ni- veau logique haut des signaux d'horloge d'isolation e ISO 1, e I 502 pour isoler les lignes de bit est égal au niveau de la tension d'alimentation Vcc, le niveau des données mémorisées dans la cellule de mémoire sélec- tionnée ne peut pas être le niveau exact Vcc à cause de la chute de tension se produisant dans les canaux des transistors d'isolation 11, 12, 21 et 22 En cons- équence, des bits de donnée présentant un niveau logi- que haut ne peuvent pas être mémorisés dans les cellu- les de mémoire sélectionnées au niveau exact Vcc, puisque les signaux d'horloge d'isolation '>I 501 et e I- 502 appliqués aux grilles des transistors d'isolation ont seulement une amplitude égale au niveau de tension Vcc. Pour remédier au problème ci-dessus, Hita- chi, Ltd a proposé un générateur de signal d'horloge de séparation de lignes de bit montré sur la figure 2. Voir à ce sujet Analysis of the Hitachi, Ltd HM 511000 l Mxl CMOS DRA Ms, imprimé chez MOSAID, mars 1988, page 58 La figure 2 montre un signal d'adresse d'entrée qui provoque l'auto-survoltage de l'amplitude de la tension des noeuds B et C de sorte que le niveau de tension de sortie de signal d'horloge de séparation des lignes de bit BI excède Vcc, (par exemple Vcc + a) La valeur a est supérieure au moins à la tension de seuil des transistors d'isolation 11, 12, 21 et 22 montrés sur la figure 1 de sorte que les cellules de mémoire sélectées peuvent être alimentées avec le ni- veau de tension exact Vcc Toutefois, ce générateur de signal d'horloge de séparation de lignes de bit ne procure pas un survoltage adéquat dans les dispositifs de mémoire hautement intégrés fonctionnant à des ten- sions d'alimentation basses, et en conséquence n'est pas satisfaisant pour être utilisé dans des dis- positifs fabriqués selon la pratique de développement contemporaine de dispositif à semi-conducteurs. La figure 3 représente un diagramme schéma- tique d'un premier mode de réalisation de la présente invention comportant un premier inverseur, ou premier amplificateur, 31 pour recevoir un signal de sélection de bloc et utilisant une tension d'amplitude haute Vpp appliquée de manière externe comme une source de ten- sion constante, et un second inverseur, ou second am- plificateur, 32 pour recevoir la sortie du premier in- verseur 31 et utilisant la tension d'amplitude haute Vpp comme source de tension constante, pour générer un signal d'horloge e ISO, lequel isole les lignes de bit pendant une opération de détection sélective. Un circuit générateur de haute tension pour générer une tension d'amplitude haute Vpp est usuelle- ment disposé sur la microplaquette monolithique usuel- le pour mémoire dynamique à accès direct à semi- conducteur, c'est pourquoi le générateur n'est pas re- présenté sur les dessins ci-joints Le générateur de tension haute génère une tension Vpp dont l'amplitude est approximativement 2 Vcc au moyen d'un pompage de charge qui agit en réponse à des signaux d'horloge de pompage issus d'un oscillateur La tension d'amplitude haute Vpp peut être générée par un circuit comportant un oscillateur, un amplificateur, une capacité et un transistor de transfert NMOS pour transférer la ten- sion générée dans la capacité (Métal Oxyde Silicium). Un circuit agencé selon la figure 3 est pré- vu pour générer chacun des signaux d'horloge d'isola- tion OISO 1 et e I 502 de la figure 1 Pour écrire une donnée dans la zone de cellule 1 de cellule de mémoire gauche sélectionnée, le passage de transmission de donnée doit être isolé de la zone 8 de cellule de mé- moire droite en fournissant un signal d'horloge d'iso- lation écrite dans les cellules de la zone de cellule de mé- moire. La figure 4 représente un deuxième mode de réalisation de la présente invention Ce circuit génè- re un signal de sélection de bloc, un signal d'horloge d'isolation de lignes de bit, et un signal d'égalisa- tion Le circuit comporte une commande de Vpp 40 pour procurer une tension d'amplitude haute Vpp en réponse à trois signaux d'adresse #1, #2 et #3, une commande de signal de sélection de bloc 50 pour générer un si- gnal de sélection de bloc en réponse à la sortie d'am- plitude haute Vpp délivrée sur le noeud 101 par la commande 40, une commande d'horloge d'isolation de li- gnes de bit 60 pour produire un signal d'horloge d'i- solation e ISO avec une amplitude égale à Vpp pour iso- ler les lignes de bit en réponse à la sortie de la commande de Vpp 40 Un circuit de commande de signal d'égalisation 70 génère le signal d'égalisation DEQ en réponse à la sortie de la commande de Vpp 40 Le si- gnal d'égalisation OEQ est activé avant et après la détection des lignes de bit pour valider les circuits d'égalisation 2, 7, lesquels positionnent les lignes de bit sélectées avec des amplitudes égales à un même niveau de tension Les signaux d'horloge d'isolation de lignes de bit droite et gauche de la figure 1 sont générés au niveau Vpp Si tous les signaux d'adresse sont fournis à un état logique haut, le noeud 101 si- tué entre la commande de Vpp et la commande de signal de sélection de bloc 50, la commande 60 d'horloge d'i- solation des lignes de bit, et la commande 70 de si- gnal d'égalisation ne sont pas connectées avec la ten- sion de référence du sol, et en conséquence sont char- gées à la tension d'amplitude Vpp par le transistor PMOS 42, qui se trouve alors dans un état électrique- ment conducteur Alors, le signal d'horloge d'isola- tion PISO en sortie du circuit de commande 60 a une tension d'amplitude Vpp et le signal d'égalisation "EQ généré par le circuit de commande 70 est fourni avec une tension d'amplitude Vcc. Comme indiqué ci-dessus, les modes de réali- sation des circuits décrits dans les paragraphes pré- cédents procurent des signaux de sortie qui augmentent le niveau de tension du signal d'horloge d'isolation de lignes de bit en utilisant une tension élevée pro- duite par un générateur de tension élevée résidant sur la microplaquette de sorte que les données peuvent être effectivement écrites dans les cellules de mémoi- re d'un disposition pour mémoire hautement intégré en utilisant une tension d'alimentation de fonctionne- ment En outre, les circuits décrits peuvent égaliser les paires de lignes de bit avant, aussi bien qu'a- près, l'exécution de l'opération de détection. R E V E N D I C A T I O N S 1) Dispositif pour mémoire à semi- conducteurs, caractérisé en ce qu'il comporte une pluralité de lignes de bit couplées pour le transfert de données présentant un premier niveau logique à une première tension, des moyens de porte présentant une tension de seuil pour isoler certaines des lignes de bit, et des moyens pour recevoir une seconde tension différant en amplitude de la première tension d'au moins la tension de seuil, et pour appliquer cette seconde tension à la commande des moyens de porte. 2) Dispositif pour mémoire à semi- conducteurs selon la revendication 1, caractérisé en ce que la tension d'alimentation n'est pas supérieure à 3,3 volts. 3) Dispositif pour mémoire à semi- conducteurs selon la revendication 2, caractérisé en ce que les moyens de porte comportent un transistor MOS présentant une tension de seuil. 4) Dispositif pour mémoire à semi- conducteurs selon la revendication 1, caractérisé en ce que pour recevoir un signal de sélection de bloc les moyens de réception d'une seconde tension sont disposés entre la zone de cellule de mémoire et l'amplificateur de détection. ) Dispositif pour mémoire à semi- conducteurs caractérisé en ce qu'il comporte une première zone de cellule de mémoire, une seconde zone de cellule de mémoire séparée de la première zone de cellule de mémoire, une première paire de lignes de bit pour accéder à la première zone de cellule de mémoire avec des données présentant un premier état logique à une première tension, une seconde paire de lignes de bit pour accéder à la seconde zone de cellule de mémoire avec des données présentant un premier état logique avec une première tension, un circuit d'égalisation pour égaliser les différences de potentiel entre les lignes de bit comportant la première paire de lignes de bit et pour égaliser des différences de potentiel entre des lignes de bit comportant la seconde paire de lignes de bit, une première grille de séparation présentant une tension de seuil, et connectant la première zone de cellule de mémoire à la première paire de lignes de bit en réponse à un premier signal d'horloge, une seconde grille de séparation présentant la même tension de seuil, et connectant la seconde zone de cellule de mémoire à la seconde paire de lignes de bit en réponse un second signal d'horloge, et des moyens d'alimentation pour recevoir une deuxième tension présentant une amplitude différant de la première tension d'au moins la tension de seuil, et pour procurer sélectivement le premier signal d'horloge avec une amplitude égale à la seconde tension et le second signal d'horloge avec une amplitude égale à la seconde tension, en fonction du signal de sélection de bloc. 6) Dispositif pour mémoire à semi- conducteurs selon la revendication 5, caractérisé en ce que la seconde tension n'est pas supérieure à 3,3 volts. 7) Dispositif pour mémoire à semi- conducteurs caractérisé en ce qu'il comporte: une pluralité de paire de lignes de bit pour des- données présentant un premier état logique ayant une première amplitude, il des moyens d'égalisation pour égaliser les différences de potentiel entre les paires de lignes de bit, des moyens d'amplification et de détection pour détecter les données présentes dans les paires de lignes de bit, des moyens de séparation présentant une chute de tension de seuil pour isoler sélectivement les paires de lignes de bit des moyens d'amplification en fonction des signaux d'isolation, et des moyens pour, en réponse à un signal d'adresse, fournir aux grilles de séparation des signaux d'isolation à une première tension ayant une seconde amplitude différant de la première amplitude d'au moins la tension de seuil, et pour procurer aux moyens d'égalisation une seconde tension ayant la première amplitude. 8) Dispositif pour mémoire à semi- conducteurs selon la revendication 7, caractérisé en ce que la tension d'alimentation n'est pas supérieure à 3,3 volts. 9) Dispositif pour mémoire à semi- conducteurs caractérisé en ce qu'il comporte une première zone de cellule de mémoire, une première paire de lignes de bit pour accéder à la première zone de cellule de mémoire avec des données qui ont un premier état logique ayant une première amplitude, des premiers moyens de porte de séparation présentant une tension de seuil, pour connecter la première paire de lignes de bit à la première zone de cellule de mémoire en réponse à des premiers signaux d'horloge de séparation, et des moyens de commande de l'horloge de séparation des lignes de bit pour recevoir une seconde tension ayant une seconde amplitude différant en valeur de la première amplitude d'au moins la tension de seuil, et pour générer les premiers signaux d'horloge de séparation au niveau de la seconde amplitude. ) Dispositif pour mémoire à semi- conducteurs selon la revendication 9, caractérisé en ce qu'il comporte des moyens pour générer la seconde tension. 11) Dispositif pour mémoire à semi- conducteurs selon la revendication 10, caractérisé en ce que les moyens de génération pour générer la seconde tension sont des moyens de pompage de charge. 12) Dispositif pour mémoire à semi- conducteurs selon la revendication 9, caractérisé en ce qu'il comporte: une seconde zone de cellule de mémoire, une seconde paire de lignes de bit pour accéder à la seconde zone de cellule de mémoire avec les données, des seconds moyens de gille de séparation présentant la tension de seuil, pour connecter la seconde paire de lignes de bit à la seconde zone de cellule de mémoire en réponse en réponse à des seconds signaux d'horloge de séparation, et des moyens de commande d'horloge de séparation des lignes de bit pour générer des seconds signaux d'horloge de séparation ayant la seconde amplitude. 13) Dispositif pour mémoire à semi- conducteurs selon la revendication 12, caractérisé en ce qu'il comporte un étage d'entrée/sortie couplé entre la première paire de lignes de bit et la seconde paire de lignes de bit. 14) Dispositif pour mémoire à semi- conducteurs selon la revendication 9, caractérisé en ce que la seconde amplitude n'est pas supérieure à 3,3 volts. ) Dispositif pour mémoire à semi- conducteurs selon la revendication 12, caractérisé en ce qu'il comporte en outre des moyens pour générer des signaux intermédiaires ayant la seconde amplitude en réponse à des signaux d'adresse. 16) Dispositif pour mémoire à semi- conducteurs selon la revendication 15, caractérisé en ce qu'il comporte des moyens de commande d'horloge de séparation des lignes de bit pour générer les premiers signaux d'horloge de séparation en réponse aux signaux intermédiaires. 17) Dispositif pour mémoire à semi- conducteurs selon la revendication 16, caractérisé en ce qu'il comporte: des moyens pour, en réponse aux signaux d'égalisation, égaliser les différences de potentiel entre les lignes de bit de la première paire de lignes de bit et égaliser les différences de potentiel entre les lignes de bit de la seconde paire de lignes de bit, et des moyens de commande de signal d'égalisation pour générer les signaux d'égalisation à la première amplitude en réponse aux signaux intermédiaires. 18) Dispositif pour mémoire à semi- conducteurs selon la revendication 17, caractérisé en ce que les moyens de commande d'horloge de séparation des lignes de bit comportent: des moyens inverseurs pour recevoir les signaux intermédiaires, et une paire de transistors disposés en série, connectée entre une borne de tension élevée et une borne de tension de référence, chacun des transistors recevant une sortie d'une différente paire de moyens inverseurs, et procurant les premiers signaux d'horloge de séparation à une jonction entre la paire de transistors disposés en série. 19) Dispositif pour mémoire à semi- conducteurs selon la revendication 10, caractérisé en ce que les moyens de commande d'horloge de séparation de lignes de bit comportent une paire d'inverseurs disposés en série commandée par la seconde tension. ) Dispositif pour mémoire à semi- conducteurs caractérisé en ce qu'il comporte une première zone de cellule de mémoire, une seconde zone de cellule de mémoire, une première paire de lignes de bit pour accéder à la première zone de cellule de mémoire avec des données ayant un premier état logique à une première tension, une seconde paire de lignes de bit pour accéder à la seconde zone de cellule de mémoire avec des données ayant un premier état logique à une première tension, des premiers moyens d'amplification pour amplifier et procurer les données sur la première paire de lignes de bit, des seconds moyens d'amplification pour amplifier et procurer les données sur la seconde paire de lignes de bit, des premiers moyens de porte de séparation présentant une tension de seuil, pour connecter la premier paire de lignes de bit aux premiers moyens d'amplification en réponse à des premiers signaux d'horloge de séparation, des seconds moyens de porte de séparation présentant la tension de seuil, pour connecter la seconde paire de lignes de bit aux seconds moyens d'amplification en réponse à des seconds signaux d'horloge de séparation et, des moyens de commande d'horloge de séparation de lignes de bit pour recevoir une seconde tension qui diffère en amplitude de la première tension de la tension de seuil, et pour générer des premiers signaux d'horloge de séparation et des seconds signaux d'horloge de séparation ayant la seconde tension, et une porte d'entrée/sortie couplée avec les premiers moyens d'amplification et les seconds moyens d'amplification.