FR 2687489 A1 19930820 FR 9201849 A 19920213 BUS DE CONNEXION DE CARTES D'EXTENSION À UN SYSTÈME INFORMATIOUE ET PROCÉDÉ DE TEST La présente invention concerne un bus de système informatique, auquel sont reliés en parallèle des connecteurs destinés à recevoir des cartes d'extension, et en particulier un bus répondant à la norme ISA (du terme anglo-saxon "Industry Standard Architecture" signifiant architecture normalisée pour l'industrie). La figure 1 illustre schématiquement un bus ISA sur lequel sont reliés en parallèle des connecteurs SL 1, SL 2, S Ln Le bus ISA comprend une pluralité de lignes parmi les- quelles on a représenté des lignes de données SD, des lignes d'adresses SA et LA, des lignes de sélection en écriture IOW#, SMEMW#, MEMW#, des lignes de sélection en lecture IOR#, SMEMR#, MEMR#, une ligne AEN d'inhibition de périphérique, une ligne MASTER# de prise de contrôle du bus, et une ligne RESETDRV de15 remise à zéro des cartes d'extension. Toutes ces lignes sont couplées à une unité centrale (CPU) sauf la ligne RESETDRV qui est pilotée par un circuit 10. Ce circuit 10 remet à zéro les cartes à la mise sous tension et éventuellement à la fin d'une étape de test des cartes Le symbole "#" signifie que la ligne est active lorsqu'elle est à l'état logique "O" Les fonctions de ces lignes seront décrites ultérieurement dans la mesure o leur description permet de comprendre la présente invention Une description plus détaillée des fonctions de ces lignes ainsi que d'autres non représentées sont décrites dans tout ouvrage concernant la norme ISA. Dans de nombreux systèmes informatiques utilisant le bus ISA, tels que certains microordinateurs, les lignes d'adres- ses SA permettent d'accéder à deux catégories d'éléments, à savoir, une mémoire système (comprenant de la mémoire éventuel- lement prévue sur des cartes d'extension), et des périphériques accessibles par des accès d'entrée/sortie (I/O), qui peuvent également comprendre de la mémoire. Le premier bloc de 1 Mégaoctet (l Mo) de la mémoire système est adressable par 20 lignes d'adresses SAO à SA 19 et sa sélection en lecture ou en écriture est déterminée par les lignes SMEMR# et SMEMW# Ces lignes SMEM sont unidirectionnel- les, c'est-à-dire que leur état est fixé par un seul élément, l'unité centrale dans ce cas Pour adresser la mémoire système au-delà de i Mo, en plus des lignes SA, on utilise des lignes d'adresses supplémentaires LA 17 à LA 23 Les lignes MEMR# et MEMW# déterminent la sélection en lecture ou en écriture de la mémoire système au-delà de l Mo Ces lignes MEM sont bidirection- nelles, c'est-à-dire que leur état peut être fixé par plusieurs éléments, ici les cartes d'extension ou l'unité centrale. Les dix lignes SAO à SA 9 qui véhiculent des valeurs de OO Oh à 3 F Fh (h indiquant que les nombres sont hexadécimaux) permettent aussi d'adresser les périphériques Dans ce cas, pour distinguer un accès à un périphérique d'un accès à la mémoire système, on utilise les lignes IOW# et IOR# au lieu des lignes SMEM ou MEM Ces lignes Io sont également bidirectionnelles. Les états des lignes bidirectionnelles MEM et IO peuvent être fixés par une carte d'extension dite maître Pour devenir maître, une carte d'extension active la ligne MASTER# précédemment mentionnée avant d'activer les lignes MEM ou IO. 5 Pour adresser un périphérique, la ligne AEN précédem- ment mentionnée doit être à O et l'écriture ou la lecture est effectuée en mettant à O la ligne IOW# ou la ligne IOR# respectivement La ligne AEN est unidirectionnelle et son état est déterminé par l'unité centrale Pour adresser la mémoire10 système, l'état de la ligne AEN est quelconque et l'écriture ou la lecture est effectuée en mettant à O l'une des lignes SMEMW# et MEMW# ou l'une des lignes SMEMR# et MEMR# respectivement La ligne AEN sert à différencier un accès à un périphérique d'un accès à un dispositif à accès direct (DMA) Lors d'un accès à un dispositif DMA, on utilise également les lignes IOW# et IOR# mais la ligne AEN est mise à 1 En ce qui concerne la ligne AEN, on ne s'intéresse ci-après qu' aux accès aux périphériques, mais on retiendra que l'état 1 de la ligne AEN entraîne l'inhibition de ces périphériques.20 Ci- après, on entendra par adresse d'entrée/sortie une adresse émise lorsqu'on accède à un périphérique (AEN=O et IOW# ou IOR#=O) et par adresse système une adresse émise lorsqu'on accède à la mémoire système (SMEMR#, SMEMW#, MEMR# ou MEMW#=O). Avec la connexion en parallèle des cartes sur le bus ISA, il est important, en lecture, que plusieurs cartes ne répondent pas en même temps à une adresse en présentant des données sur les lignes de données SD, car cela entraînerait un conflit sur ces lignes pouvant provoquer des erreurs de lecture des données présentées, voire endommager les amplificateurs de sortie de ces cartes Pour un bon fonctionnement du bus ISA, il faut que toutes les cartes connectées répondent à des adresses spécifiques différentes d'entrée/sortie et système. Or, il n'est pas exclu que des cartes répondant à des mêmes adresses soient installées Par exemple, un utilisateur peut décider d'ajouter sur le bus ISA une deuxième carte de communication série, une première carte étant classiquement déjà installée Si l'utilisateur oublie d'indiquer à sa deuxième carte série à quelles adresses elle doit répondre, ce qui se fait généralement en plaçant des cavaliers sur la carte, il se 5 peut très bien que sa deuxième carte ait les mêmes réglages ou "configuration" que la première Dans ce cas, lorsqu'il accédera en lecture à sa première carte série, la deuxième répondra éga- lement et les deux cartes présenteront des données simultanément sur les lignes de données SD Ce cas de figure peut se présenter souvent lorsqu'un utilisateur inexpérimenté veut étendre les possibilités de sa machine en rajoutant des cartes d'extension. Il est possible avec le bus ISA de déterminer la nature des cartes d'extension connectées Pour cela, classique- ment, on émet les adresses d'entrée/sortie et système supposées15 être utilisées par les cartes et on observe à quelles adresses il y a des réponses sur les lignes de données On sait que des cartes usuelles telles qu'une carte vidéo, une carte de communi- cation série, une carte de contrôleur de disque répondent à des adresses spécifiques normalisées Toutefois, il est impos- sible de déterminer dans quel connecteur une carte déterminée se trouve Cet inconvénient est particulièrement gênant si beaucoup de cartes sont installées, car l'utilisateur ne pourra pas distinguer les cartes et ne saura donc pas o connecter les dispositifs à relier à ces cartes. La figure 2 illustre schématiquement une configuration de bus plus récente selon la norme EISA (du terme anglo-saxon "Enhanced-ISA" signifiant ISA amélioré), résolvant la détermina- tion de la position des cartes Le bus EISA est supposé être compatible avec le bus ISA et il comprend un grand nombre de lignes supplémentaires On a représenté en particulier les 32 lignes de données Do à D 31 et 32 lignes d'adresses verrouilla- bles LAO à LA 31 complétant les lignes SD et SA du bus ISA Les connecteurs sont ici désignés SLEJ, SLE 2 SL Ex A chaque con- necteur est associée une ligne d'inhibition de périphérique spécifique AEN 1, AEN 2, AE Nx, reliée à une sortie d'un déco- deur d'adresses 20 Ce décodeur d'adresses 20 fixe les états des lignes AEN 1 AE Nx en fonction des états des lignes d'adresses LA 8 à LA 15 et de la ligne AEN du bus ISA. Chacune des cartes répondant à la norme EISA est munie d'un bloc de mémoire dédié adressable en tant que périphérique par des adresses d'entrée/sortie supérieures à 3 F Fh codées sur douze lignes, LA( à LA 11 Quatre lignes supplémentaires LA 12 à LA 1 S sont utilisées par le décodeur 20 pour sélectionner l'un ou10 l'autre de 16 connecteurs EISA en transmettant l'état de la ligne AEN vers les lignes AEN 1 AE Nx correspondantes Tous les connecteurs sont sélectionnés (AENJ AE Nx = AEN) lorsque les lignes LA 1 O à LA 15 sont toutes à 0, ce qui est le cas lorsqu'on effectue un accès à un périphérique classique (sur dix lignes d'adresses) Dans le cas contraire, les lignes LA 12 à LA 15 permettent de sélectionner un seul connecteur à la fois pour accéder au bloc de mémoire dédié d'une carte insérée dans ce connecteur Pour des raisons qu'il n'est pas utile d'évoquer ici, pour certaines combinaisons logiques des lignes LA 8 et LA 9,20 tous les connecteurs sont inhibés (c'est pour cette raison que ces lignes sont aussi décodées par le décodeur 20). Ainsi, dans un bloc de mémoire dédié d'une carte EISA, on peut stocker des informations sur la carte qui seront ensuite lues par le système Le système connaîtra du même coup la posi- tion de la carte grâce aux états des lignes LA 12 à LA 15 de l'adresse émise pour accéder à ce bloc Toutefois, le bus EISA ne permet pas non plus de détecter des conflits d'adressage. De plus, il n'est pas possible de détecter les positions de cartes ISA placées dans les connecteurs. Un objet de la présente invention est de prévoir un bus compatible avec les bus ISA et EISA, permettant de déceler des conflits d'adressage et d'empêcher ces conflits. Un autre objet de la présente invention est de prévoir un tel bus permettant aussi de déterminer les positions respec- tives de cartes ISA connectées au bus. Ces objets sont atteints grâce à un bus ISA ou EISA muni d'un dispositif commandé par une unité centrale pour ne transmettre qu'à des connecteurs définis par l'unité centrale les états de lignes de commande spécifiques dont la fonction est de rendre un élément relié au bus accessible ou non. La présente invention vise plus particulièrement un système informatique comprenant un bus dont: des lignes d'adresses et des lignes de données sont reliées en parallèle à un ensemble de connecteurs prévus pour recevoir chacun l'une quelconque parmi des cartes d'extension disponibles; et des lignes de commande sont reliées en parallèle aux connecteurs sauf au moins une ligne de commande spécifique susceptible d'activer un connecteur en rendant accessibles par le bus des circuits d'une carte disposée dans le connecteur; le système informatique comprenant en outre des moyens programmables par l'intermédiaire du bus pour transmettre l'état de la ligne de commande spécifique à des connecteurs choisis. Selon un mode de réalisation de la présente invention, ladite au moins une ligne de commande spécifique comprend une ligne d'inhibition de périphérique et une ligne de sélection en lecture de mémoire système. Selon un mode de réalisation de la présente invention, lesdits moyens programmables comprennent: une porte logique par ligne de commande spécifique et par connecteur, dont une pre- mière entrée est reliée à la ligne de commande spécifique et dont la sortie est reliée au connecteur; et un registre compre- nant une sortie par connecteur reliée à une deuxième entrée de chaque porte associée au connecteur. Selon un mode de réalisation de la présente invention, ladite au moins une ligne de commande comprend une ligne bidi- rectionnelle de sélection en lecture de mémoire Le système comprend en outre: pour chaque connecteur, un dispositif d'aiguillage qui relie le connecteur soit directement à la ligne bidirectionnelle si une carte dans le connecteur active une ligne de prise de contrôle du bus spécifique au connecteur, soit à la sortie de la porte logique associée à la ligne de prise de contrôle; et une porte logique dont chaque entrée est reliée à une ligne spécifique de prise de contrôle et dont la sortie est reliée à une ligne générale de prise de contrôle qui sert de façon classique à indiquer une prise de contrôle du bus par l'une des cartes d'extension, cette sortie prenant un état actif si au moins une des lignes spécifiques de prise de contrôle est active. Selon un mode de réalisation de la présente invention, le registre est relié aux lignes de données et à un décodeur d'adresses lui-même relié aux lignes d'adresses, à une ligne d'inhibition de périphérique, et à une ligne de sélection en écriture de périphérique, d'o il résulte que le registre est accessible en tant que périphérique. La présente invention prévoit en outre un procédé de test d'éventuelles cartes d'extension insérées dans des connecteurs d'un système informatique selon ce qui précède Le procédé comprend les étapes suivantes: a) activer séquentiel- lement l'un des connecteurs; b) effectuer un test du connecteur activé consistant à faire par le bus une série d'adressages susceptibles d'entraîner une réponse d'une carte d'extension à au moins l'un des adressages; c) vérifier si un connecteur activé fournit une réponse à un adressage pour lequel il a déjà été constaté une réponse d'un autre connecteur; d) dans l'affirmative, marquer le connecteur activé; et e) lorsque tous les connecteurs ont été testés, activer seulement les connecteurs non marqués ou signaler qu'il est survenu un conflit d'adresses. Selon un mode de réalisation de la présente invention, le procédé comprend les étapes suivantes: à l'étape a), écrire dans un registre des données comprenant des bits tous identiques sauf un; à l'étape b), effectuer des tests classiques de détec- tion d'une carte et de détermination de sa nature, et mémoriser les informations classiques de la nature de la carte ainsi que les plages d'adresses auxquelles la carte répond; à l'étape c), vérifier si ces plages chevauchent des plages mémorisées pour les cartes précédentes; et à l'étape d), écrire une donnée dans une case mémoire correspondant au connecteur activé. Selon un mode de réalisation de la présente invention, le procédé comprend, à l'étape b), l'étape consistant à mémori- ser un numéro correspondant au connecteur activé. Selon un mode de réalisation de la présente invention, le registre est verrouillé à l'étape e) afin qu'il ne soit plus possible d'y écrire ultérieurement. Selon un mode de réalisation de la présente invention, par une action prédéterminée d'un utilisateur lors d'une des étapes, les informations mémorisées pour les différentes cartes ainsi que des informations classiques sur le système informati- que sont envoyées sur une imprimante. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention sont exposés en détail dans la description suivante de modes de réalisation particuliers, faite en relation avec les figures jointes parmi lesquelles: la figure 1, précédemment décrite, illustre schémati- quement un bus selon la norme ISA relié en parallèle à plusieurs connecteurs de cartes d'extension; la figure 2, précédemment décrite, illustre schémati- quement un bus selon la norme EISA; la figure 3 illustre un mode de réalisation de bus selon la présente invention; et la figure 4 illustre un autre mode de réalisation de bus selon la présente invention. A la figure 3, on retrouve des mêmes éléments qu'à la figure 1 désignés par des mêmes références Selon la présente invention, chaque connecteur S Li (i=l, 2, n), au lieu d'être relié en parallèle sur la ligne SMEMR# de sélection en lecture de mémoire système et sur la ligne AEN d'inhibition de périphé- rique, est relié à une ligne AEN Ii d'inhibition et à une ligne SMEMR#i de sélection spécifiques au connecteur La ligne AEN Ii est reliée à la sortie d'une porte OU Ai et la ligne SMEMR#i est reliée à la sortie d'une porte OU Si Les lignes AEN et SMEMR# classiques sont ici reliées respectivement à une entrée de chaque porte A et à une entrée de chaque porte S Une ligne 5 d'activation SEN#i spécifique à chaque connecteur S Li est reliée aux entrées restantes des portes Si et Ai associées Les états des lignes SEN# sont établis par un registre 30. Avec cette configuration, si une ligne d'activation SEN#i est à 1, le connecteur S Li correspondant est inhibé pour un accès en lecture ou écriture de périphérique (AEN Ii = 1) et inhibé pour un accès en lecture du premier bloc de l Mo de la mémoire système (SMEMR#i = 1) Lorsque la ligne SEN#j d'un con- necteur S Lj est à 0, les états respectifs des lignes AEN et SMEMR# sont transmis au connecteur et une carte insérée dans ce connecteur se comporte de manière classique par rapport au bus. Ainsi, on pourra activer ou inhiber des connecteurs SL choisis en écrivant une donnée numérique adéquate dans le regis- tre 30 L' utilité de pouvoir activer des connecteurs choisis, notamment un connecteur à la fois, sera compris ultérieurement.20 Comme on le verra ci-dessous, les écritures dans le registre 30 se font par l'intermédiaire du bus ISA et peuvent être effectuées par tout dispositif connecté au bus, par exemple l'unité centrale du système. Le registre 30 comprend des bascules qui mémorisent respectivement les états des lignes de données SD lorsque le registre est sélectionné en écriture par l'état O d'une ligne W# Les états mémorisés dans les bascules sont respectivement fournis sur les lignes SEN# Le registre 30 peut aussi être sélectionné en lecture par l'état O d'une ligne R# L'état de la30 ligne W# est transmis par une porte OU 32, dont le rôle sera compris ultérieurement, à une entrée de sélection en écriture du registre 30 Les lignes W# et R# sont reliées à un décodeur d'adresses 34 recevant les lignes d'adresses SAO à SA 9, les lignes IOW#, IOR# de validation d'écriture ou de lecture dans un périphérique et la ligne AEN d' inhibition de périphérique Avec cette configuration, le registre 30 est adressable en tant que périphérique, et le décodeur 34 sera prévu pour répondre à une adresse d'entrée/sortie non déjà utilisée dans le système. 5 La présente invention permet de détecter les emplace- ments des cartes d'extension ainsi que des possibles conflits d'adresses dus à des cartes mal configurées tout en préservant une compatibilité avec la norme ISA Pour cela, lors d'une initialisation d'un système informatique incorporant le bus ISA10 modifié de la figure 3, on procède selon les étapes suivantes: écrire des données dans le registre 30 activant séquentiellement un des connecteurs SL à la fois (dans l'exemple de la figure 3, tous les bits sauf 1 des données écrites sont à 1); émettre en lecture les adresses d'entrée/sortie et système qu'une carte d'extension est supposée utiliser, effec- tuer des tests classiques de détermination de la nature de la carte et mémoriser des informations classiques correspondant à la nature de la carte, les plages d'adresses auxquelles la carte répond et un numéro correspondant au connecteur activé; comparer les plages d'adresses auxquelles ètte carte répond à des plages mémorisées pour les cartes précédentes et marquer le connecteur associé (par exemple en écrivant un 1 dans une case mémoire spécifique) si la carte répond effective-25 ment à des adresses comprises dans une plage d'adresses précédemment mémorisée; et lorsque tous les connecteurs ont été testés, écrire dans le registre 30 une donnée n'activant que les connecteurs non marqués (la donnée étant, par exemple, constituée des bits30 mémorisés pour marquer ou non les connecteurs). Ainsi, lorsque l'on aura effectué ces étapes, on aura mémorisé des informations indiquant la nature des cartes ainsi que leurs emplacements respectifs dans les connecteurs On aura également désactivé toutes les cartes ayant engendré des con- il flits d'adresses et on pourra signaler, par exemple en affichant un message sur un écran, quelles cartes (les cartes marquées) ont engendré des conflits Une fois ces étapes effectuées, le bus modifié selon la présente invention se comporte comme un bus ISA classique pour les cartes n'engendrant pas de conflit, car les lignes AEN Ii et SMEMR#i correspondant à chacune de oes cartes retrouvent leur connexion normale aux lignes AEN et SMEMR#. De préférence, pour que le système informatique retrouve des cartes d'extension vierges à la fin de ces étapes de test, les cartes seront remises à zéro en activant la ligne RESETDRV Cette remise à zéro peut être effectuée dans certains systèmes informatiques classiques en écrivant un 1 à une adresse d'entrée/sortie spécifique, par exemple 461 h Cette remise à zéro est de préférence effectuée à chaque fin de test d'une carte, afin que la carte suivante à tester se retrouve à un état vierge correspondant à l'état de la carte à la mise sous tension. Les étapes de test sus-mentionnées peuvent être effectuées par un programme d'initialisation, couramment appelé POST (du terme anglo-saxon "Power-On- Self-Test"), dont les modifications néoessaires peuvent être apportées par tout programmeur. Comme le registre 30 reste accessible en tant que périphérique, il se peut que son contenu soit modifié intempes- tivement lors d'une écriture ultérieure Le rôle de la porte OU 32 précédemment mentionnée est d'éviter cela L'une des entrées de la porte 32 est reliée à la ligne W# connectée au décodeur 34, et l'autre reçoit un signal LOCK fourni par une bascule supplémentaire 36 du registre 30 L'état de cette bascule 36 est établi par une ligne de données SD prédéterminée Ainsi, la dernière donnée écrite dans le registre 30 lors de la dernière étape susmentionnée, comprendra un bit prédéterminé à 1 qui sera écrit dans la bascule 36 Le signal LOCK sera donc à 1 et inhibira la transmission de l'état du signal W#, ce qui empêche toute autre écriture du registre 30 Bien entendu, le registre sera classiquement remis à zéro dès l'initialisation du système. La configuration de la figure 3 permet de détecter des conflits d'adresses pour les périphériques et le premier bloc de l Mo de la mémoire système Si l'on veut détecter des conflits d'adresses de la mémoire système au-delà de 1 Mo, il faut traiter la ligne MEMR# de la même manière que la ligne SMEMR#10 dans la figure 3 Toutefois, la ligne MEMR# est bidirection- nelle, notamment son état peut être fixé par une carte d'exten- sion Une simple insertion d'une porte OU entre la ligne MEMR# et la connexion correspondante d'un connecteur SL ne suffit pas. La figure 4 représente partiellement la configuration de la figure 3 à laquelle on a rajouté des circuits permettant de détecter des conflits d'adresses de la mémoire système au-delà de l Mo tout en préservant la compatibilité entre les bus ISA ou EISA. Chaque connecteur S Li, au lieu d'être relié en parallèle sur la ligne MASTER# de prise de contrôle du bus et sur la ligne MEMR# de sélection en lecture de la mémoire système au-delà de l Mo, est relié à une ligne MASTER#i de prise de con- trôle et à une ligne MEMR#i de sélection spécifiques au connec- teur Chaque ligne MASTER#i est reliée à une entrée d'une porte ET 40 dont la sortie est reliée à la ligne MASTER# classique. Chaque ligne MEMR#i est reliée à un dispositif d'aiguillage Ki piloté par la ligne MASTER#i du même connecteur. Lorsque la ligne MASTER#i est inactive (à 1), la ligne MEMR#i est aiguillée sur la sortie d'une porte OU Mi dont une entrée est reliée à la ligne MEMR# classique et une autre entrée à la ligne SEN#i de commande simultanée des portes OU Ai et Si de la figure 3 Lorsque la ligne MASTER#i est active (à 0), la ligne MEMR#i est aiguillée directement sur la ligne MEMR# classique. Normalement, pendant les étapes de test une carte n'est pas censée prendre le contrôle du bus et chaque ligne MASTER#i reste inactive Alors, la ligne MASTER# classique est inactive et chaque ligne MEMR#i est reliée à la porte OU Mi 5 selon la même configuration que les lignes AEN Ii et SMEMR#i et les portes OU Ai et Si Ainsi, lors des étapes de test, comme pour le premier bloc de l Mo de la mémoire système, on peut aussi vérifier s'il existe des conflits d'adresses pour la mémoire système au-delà de l Mo. Lors du fonctionnement normal après les étapes de test, si une carte d'extension dans un connecteur S Lj active sa ligne MASTER#j pour devenir maître, le dispositif d'aiguillage Kj est commuté et l'état de la ligne MEMR#j (fixé dans ce cas par la carte dans le connecteur S Lj) est transmis vers la ligne MEMR# classique En outre, l'état de la ligne MASTER#j est transmis à la ligne MASTER# classique grâce à la porte ET 40. Dans le bus ISA on dispose de 16 lignes de données. Ainsi, avec les configurations des figures 3 et 4, on pourra prévoir au plus 15 connecteurs SL, étant donné que l'une des20 lignes sert à fixer le signal LOCK Bien entendu, la présente invention s'adapte également à un bus EISA Il suffit alors de fournir à chacune des portes Ai le signal AE Ni fourni par le décodeur 20 de la figure 2 à la place du signal AEN Le registre pourra alors être un registre à 32 bits dont les états sont fixés par les 32 lignes de données D du bus EISA, ce qui permet- tra de sélectionner jusqu'à 31 connecteurs. La présente invention peut avantageusement être utili- sée avec un programme d'initialisation (POST) d'un microordina- teur, qui, lors d'une action spécifique d'un opérateur, fait envoyer des informations mémorisées par le programme vers une imprimante. L'action de l'opérateur peut être, par exemple, la frappe d'une séquence spécifique de touches de clavier lorsqu'il met sous tension la machine On peut également prévoir un bouton supplémentaire à côté du bouton de mise sous tension; l'opéra- teur manipule alors les deux boutons à la fois lorsqu'il veut une impression des informations mémorisées. Ces informations peuvent être des informations classi- ques, telles que la quantité de mémoire système disponible sur le microordinateur, la nature des cartes d'extension installées, les versions des divers programmes gérant le matériel (BIOS, BIOS vidéo) stockés dans des mémoires ROM, le contenu de fi- chiers déterminant comment la machine doit être initialisée ou "configurée" ainsi que les numéros de connecteur des cartes installées et des cartes désactivées en raison de possibles conflits. Ces informations peuvent être précieuses pour un dépanneur, qui pourra déterminer si vraiment il y a une éven- tuelle panne ou si la machine est correctement configurée pour utiliser le matériel installé En effet, la plupart des "pannes" proviennent d'une mauvaise configuration. La présente invention a été décrite avec trois possi- bilités d'inhibition de connecteur, à savoir, l'inhibition d'accès à des périphériques et l'inhibition de lecture de la mémoire système en-dessous et au-dessus de 1 MÈ Bien entendu, l'homme du métier pourra ne choisir que l'une des possibilités d' inhibition. L'invention est susceptible de nombreuses variantes et modifications qui apparaîtront à l'homme du métier Notamment, les portes A et S peuvent être remplacées par des portes NON-ET, les signaux d'activation SEN étant alors actifs lorsqu'ils sont à 1 De même, la fonction des portes M et des dispositifs d'ai- guillage K peut être réalisée par de nombreuses combinaisons decircuits logiques. REVENDICATIONS 1 Système informatique comprenant un bus (ISA, EISA) dont des lignes d'adresses (SA) et des lignes de données (SD) sont reliées en parallèle à un ensemble de connecteurs prévus pour recevoir chacun l'une quelconque parmi des cartes d'extension disponibles; et des lignes de commande sont reliées en parallèle aux connecteurs sauf au moins une ligne de commande spécifique (AEN, SMEMR#, MEMR#) susceptible d'activer un connecteur en rendant accessibles par le bus des circuits d'une carte disposée dans le connecteur; le système informatique comprenant en outre des moyens programmables (A, S, M, 30) par l'intermédiaire du bus pour transmettre l'état de la ligne de commande spécifique à des15 connecteurs choisis. 2 Système informatique selon la revendication 1, caractérisé en ce que ladite au moins une ligne de commande spé- cifique comprend une ligne d'inhibition (AEN) de périphérique et une ligne de sélection en lecture (SMEMR#) de mémoire. 3 Système informatique selon la revendication 1, caractérisé en ce que lesdits moyens programmables comprennent: une porte logique (A, S, M) par ligne de commande spécifique et par connecteur (SL), dont une première entrée est reliée à la ligne de commande spécifique et dont la sortie est reliée au connecteur; et un registre ( 30) comprenant une sortie (SEN#) par connecteur reliée à une deuxième entrée de chaque porte associée au connecteur. 4 Système informatique selon la revendication 3, caractérisé en ce que ladite au moins une ligne de commande comprend une ligne bidirectionnelle (MEMR#) de sélection en lecture de mémoire et en ce que le système comprend: pour chaque connecteur (S Li), un dispositif d'aiguil- lage (Ki) qui relie le connecteur soit directement à la ligne bidirectionnelle si une carte dans le connecteur active une ligne (MASTER#i) de prise de contrôle du bus spécifique au connecteur, soit à la sortie de la porte logique (Mi) associée à la ligne de prise de contrôle; et une porte logique ( 40) dont chaque entrée est reliée à une ligne spécifique de prise de contrôle et dont la sortie est reliée à une ligne générale de prise de contrôle (MASTER#) qui sert de façon classique à indiquer une prise de contrôle du bus par l'une des cartes d'extension, cette sortie prenant un état actif si au moins une des lignes spécifiques de prise de contrôle est active. Système informatique selon la revendication 3, caractérisé en ce que le registre ( 30) est relié aux lignes de données (SD) et à un décodeur d'adresses ( 34) lui-même relié aux lignes d'adresses (SA), à une ligne d'inhibition (AEN) de péri- phérique, et à une ligne de sélection en écriture (IOW#) de périphérique, d'o il résulte que le registre est accessible en tant que périphérique. 6 Procédé de test d'éventuelles cartes d'extension insérées dans des connecteurs (SL) d'un système informatique selon la revendication 1, caractérisé en ce qu'il comprend les étapes suivantes: a) activer séquentiellement l'un des connecteurs (S Li); b) effectuer un test du connecteur activé consistant à faire par le bus une série d'adressages susceptibles d'entraîner une réponse d'une carte d'extension à au moins l'un des adres- sages; c) vérifier si un connecteur activé fournit une répon- se à un adressage pour lequel il a déjà été constaté une réponse d'un autre connecteur; d) dans l'affirmative, marquer le connecteur activé; et e) lorsque tous les connecteurs ont été testés, acti- ver seulement les connecteurs non marqués ou signaler qu'il est survenu un conflit d'adresses. 7 Procédé de test selon la revendication 6, caracté- risé en ce qu'il comprend les étapes suivantes: à l'étape a), écrire dans un registre ( 30) des données comprenant des bits tous identiques sauf un; à l'étape b), effectuer des tests classiques de détection d'une carte et de détermination de sa nature, et mémo- riser les informations classiques de la nature de la carte ainsi que les plages d'adresses auxquelles la carte répond; à l'étape c), vérifier si ces plages chevauchent des plages mémorisées pour les cartes précédentes; et à l'étape d), écrire une donnée dans une case mémoire correspondant au connecteur activé. 8 Procédé selon la revendication 6, caractérisé en ce qu'il comprend, à l'étape b), l'étape consistant à mémoriser un numéro correspondant au connecteur activé. 9 Procédé selon la revendication 7, caractérisé en ce que le registre ( 30) est verrouillé à l'étape e) afin qu'il ne soit plus possible d'y écrire ultérieurement. Procédé selon la revendication 7, caractérisé en ce que, par une action prédéterminée d'un utilisateur lors d'une des étapes, les informations mémorisées pour les différentes cartes ainsi que des informations classiques sur le système informatique sont envoyées sur une imprimante.