FR 2685818 A1 19930702 FR 9207651 A 19920623 1 - Transistor à couches minces pour un dispositif formant mémoire à semiconducteur et procédé de fabrication de celui-ci La présente invention concerne un transistor à couches minces pour un dispositif formant mémoire à semiconducteur et le procédé de fabrication de celui-ci, et notamment un transistor du type connu sous le nom de PMOS à couches minces pour une mémoire vive statique, ou "SRAM", à configuration de cellule à 6 transistors, et le procédé de fabrication de celui-ci. Récemment, utilisant des chaînes de fabrication en série de mémoires vives dynamiques, ou "DR Mr", les fabricants de circuits intégrés de mémoire à semiconducteur se sont efforcés d'augmenter la production de mémoire vives statiques par suite de la deman- de croissante pour ces mémoires et de l'instabilité du prix des mémoires vives dynamiques L'augmentation de la demande pour les mémoires vives statiques est due au fait qu'elles ont des caractéristiques uniques telles qu'une vitesse éle- vée, une faible consommation de puissance, pas d'impératifs de rafraîchissement et qu'elles permettent une conception symplifiée du système dans lequel elles sont employées, et est également due à la tendance aux ordinateurs multifonc- tion de haute qualité, miniaturisés et de faible poids Ce- pendant, du fait que les mémoires vives statiques ont une structure de cellule plus compliquée que celle des mémoires vives dynamiques, la densité d'intégration de ces mémoires est en retard d'une génération sur celle de ces dernières. Les mémoires vives statiques actuelles se divisent en configurations de cellule à 4 transistors et à 6 transis- tors Le type à 4 transistors est supérieur en capacité de mémorisation et emploie une cellule de mémoire à transistors -2- NMOS ayant un élément de circuit en silicium polycristallin, ou "polysilicium", comme charge à haute résistance et des circuits périphériques du type CMOS Pour des raisons de dimensions de la microplaquette, ou "puce", du circuit in- tégré, ce sont principalement des mémoires vives statiques de 256 Kb (kilobinaires, ou "kilobits") qui sont produites, si l'on ne tient pas compte des mémoires vives statiques à faible consommation à configuration entièrement à tran- sistors CMOS C'est pourquoi récemment un transistor à cou- ches minces superposées changeant la charge en polysilicium à haute résistance en une charge pour transistor PMOS a été adoptée pour réduire la consommation de puissance et concer- ver des dimensions de puce comparables à celles des mémoires classiques à cellules à 4 transistors ("Symposium on VLSI Technology", 1990, pages 19 à 24). Cependant, les régions de source, de drain et de canal d'un transistor à couches minces classique sont disposées dans une structure bidimensionnelle, ce qui fait qu'elles occupent des surfaces relativement grandes Il en résulte que le transistor à couches minces tel qu'il est utilisé dans une structure bidimensionnelle ne permet pas d'obtenir la haute densité d'intégration ni la grande capacité de mé- morisation d'une mémoire vive statique classique. L'invention a, par conséquent, pour but de fournir un transistor à couches minces amélioré pour un dispositif for- mant mémoire à semiconducteur. L'invention a également pour but de fournir le procédé qui convient le mieux pour fabriquer le transistor à couches minces mentionné ci-dessus. Pour atteindre un but de l'invention, il est prévu un transistor à couches minces comprenant: une première couche conductrice formée sur une première couche isolante et dopée avec des impuretés d'un premier type de conduction; -3- une deuxième couche isolante recouvrant la première cou- che conductrice; une ouverture formée dans la deuxième couche isolante for- mée sur la première couche conductrice; une couche de semiconducteur formée sur la surface de la première couche conductrice exposée dans l'ouverture et sur la surface d'une partie prédéterminée de la deuxième couche isolante; une mince couche isolante de grille recouvrant la couche de semiconducteur; une deuxième couche conductrice formée sur la mince couche isolante de grille dans l'ouverture et autour de celle-ci; une première région d'impuretés formée dans une première partie de la couche de semiconducteur en conctact avec la première couche conductrice dans le fond de l'ouverture et dopée avec des impuretés du premier type de conduction; une deuxième région d'impuretés formée dans une deuxième partie de la couche de semiconducteur sur la deuxième couche isolante et dopée avec des impuretés du premier type de con- duction; et une région de canal définie entre les première et deuxième régions d'impuretés dans la couche de semiconducteur. Pour atteindre l'autre but, le transistor à couches min- ces selon l'invention est fabriqué par un procédé comprenant les étapes consistant à: former une première couche conductrice dopée avec des im- puretés d'un premier type de conduction sur une première couche isolante; recouvrir la première couche conductrice d'une deuxième couche isolante; former une ouverture dans la deuxième couche isolante for- mée sur la première couche conductrice; -4- former une couche de semiconducteur sur la surface de la première couche conductrice exposée dans l'ouverture et sur la surface d'une partie prédéterminée de la deuxième couche isolante; recouvrir la couche de semiconducteur d'une mince couche isolante de grille et former simultanément une première ré- gion d'impuretés dans une première partie de la couche de semiconducteur en contact avec la première couche conductri- ce exposée, au moyen de la diffusion vers le haut des impu- retés présentes dans la première couche conductrice; former une deuxième couche conductrice sur la mince couche isolante de grille dans l'ouverture et autour de celle-ci; et former une deuxième région d'impuretés dans une deuxième partie de la couche de semiconducteur qui ne recouvre pas la deuxième couche conductrice formée sur la deuxième couche isolante, au moyen d'un procédé de dopage par impuretés. Les buts et avantages de l'invention mentionnés plus haut, ainsi que d'autres, apparaîtront mieux à la lumière de la description d'un mode de réalisation préféré de l'in- vention donnée ci-après en relation avec les dessins annexés, dans lesquels: la figure IA est une vue de dessus d'un transistor à cou- ches minces classique pour un dispositif formant mémoire à semiconducteur; la figure 1 B est une vue en coupe droite d'un transistor à couches minces suivant la ligne a-a représentée sur la figure 1 A; la figure 2 A est une vue de dessus d'un transistor à cou- ches minces pour un dispositif formant mémoire à semiconduc- teur selon l'invention; la figure 2 B est une vue en coupe droite d'un transistor à couches minces suivant la ligne a-a représentée sur la figure 2 A; et les figures 3 A à 3 E illustrent le procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon l'invention. On décrit maintenant la fabrication d'un transistor à couches minces pour un dispositif classique formant mémoire à semiconducteur avant de décrire le mode de réalisation de l'invention. Classiquement, en référence aux figures 1 A et 1 B, un motif d'une première couche conductrice 2 de polysilicium prévue comme plage de contact de drain d'un transistor PMOS à couches minces est formée sur une première couche isolante 1 et, ensuite, une deuxième couche isolante 3 est formée. Après qu'une ouverture, par exemple un trou traversant, ou "trou de contact", 4 est formée dans la deuxième couche iso- lante 3, une couche de semiconducteur constituée par du si- licium amorphe 5 est déposée et ensuite mise en forme de motif Après qu'une couche isolante de grille 6 du transis- tor à couches minces a été formée sur la couche de semicon- ducteur 5, une deuxième couche conductrice 7 constituée de polysilicium est déposée sur la couche isolante de grille 6 et ensuite mise en forme de motif C'est ainsi qu'une élec- trode de grille de transistor à couches minces est formée pour recouvrir la couche de semiconducteur 5 dans une zone prédéterminée située sur la deuxième couche isolante 3 En- suite, des impuretés du type P sont introduites par implan- tation ionique, ou "injection d'ions", dans la partie de la couche de semiconducteur 5 non recouverte par la deuxième couche conductrice 7 pour être auto-alignées, ce qui forme -les régions de source et de drain 5 a et 5 b du transistor PMOS à couches minces La couche de semiconducteur comprise entre les régions de source et de drain 5 a et 5 b est prévue comme région de canal 5 c du transsistor PMOS à couches minces. -6- On voit que puisque le transistor PMOS à couches minces pré- vu comme charge d'une mémoire vive statique classique est formé dans un plan, à deux dimensions, une aire prédétermi- née de la surface de la puce doit lui être affectée, ce qui empêche d'obtenir la haute densité d'intégration et la gran- de capacité de mémorisation d'une mémoire vive statique classique. Par conséquent, dans l'invention, il est prévu une struc- ture tridimensionnelle afin de réduire l'aire occupée par un transistor PMOS à couche minces dans une mémoire vive statique La figure 2 A est une vue de dessus d'un transistor à couches minces tridimensionnel selon l'invention, et la figure 2 B est une vue en coupe droite suivant la ligne a-a de la figure 2 A La différence entre l'invention et l'art antérieur consiste en ce qu'une couche de semiconducteur formée sur la paroi intérieure d'un trou de contact de drain du transistor PMOS à couches minces est employée comme ré- gion de canal 5 c, et une couche de semiconducteur formée sur le fond du trou de contact 4 est employée comme région de source 5 a Le motif de la deuxième couche conductrice 7 prévue comme électrode de grille est formé pour recouvrir le trou de contact En outre, la région de source 5 a est formée par la diffusion vers le haut d'impuretés du type P, à savoir d'impuretés d'un premier type de conduction in- troduites dans une première couche conductrice 2 prévue com- me plage de contact de source Selon la structure décrite ci-dessus, la dimension du canal peut être ajustée pour être égale au diamètre ou à la profondeur du trou de contact. Par conséquent, l'aire occupée est réduite d'environ 40 % par rapport à l'aire occupée par un transistor PMOS à cou- ches minces classique De plus, le degré de liberté dans la réalisation des interconnexions est grandement augmenté. Le procédé de fabrication d'un mode de réalisation pré- 7- féré du transistor à couches minces selon l'invention com- prend les étapes illustrées par les figures 3 A à 3 E. En référence à la figure 3 A, on voit qu'une première couche conductrice 2 de 50 à 200 nm d'épaisseur (du poly- silicium, ou silicium non cristallin, par exemple) est dépo- sée sur une première couche isolante planarisée 1 formée sur un substrat de semiconducteur (non représenté) Ensuite, des impuretés du type P sont introduites par implantation ionique avec une concentration de 1013 à 5 xû 15 /cu?, cette opération étant suivie de la formation du motif de la pre- mière couche conductrice 2 au moyen d'un procédé ordinaire de photogravure. En référence à la figure 3 B, on voit qu'une deuxième couche isolante 3 est formée sur le motif de la première couche conductrice 2 Ensuite, un trou de contact de 0,2 à 0,8 Fe M de diamètre est formé dans la deuxième couche isolante 3 au-dessus de la première couche conductrice 2 au moyen d'un procédé ordinaire de photogravure, pour expo- ser la première couche conductrice 2. En référence à la figure 3 C, on voit qu'une couche de semiconducteur 5 de 10 à 100 nm d'épaisseur est déposée sur la deuxième couche isolante 3, dans laquelle le trou de contact 4 est formé, et ensuite le motif de la couche de semiconducteur 5 est formé au moyen d'un procédé ordinaire de photogravure Ensuite, une couche isolante de grille 6 de la même épaisseur ( 1 o à 100 nm) servant de couche d'oxy- de est formée sur la couche de semiconducteur 5 par un pro- cédé de dépôt chimique en phase vapeur A ce moment, les impuretés du type P sont diffusées vers le haut à partir de la première couche conductrice 2 dans la couche de semi- conducteur 5, de telle manière qu'une région d'impuretés du type P, à savoir la région de source 5 a, soit formée dans -8- la couche de semiconducteur 5, en contact avec la première couche conductrice 2. En référence à la figure 3 D, on voit qu'une deuxième couche conductrice 7 de 50 à 200 nm d'épaisseur (de poly- silicium ou de silicium amorphe, par exemple) est déposée sur la couche isolante de grille 6 et ensuite des impuretés du type N ou du type P sont introduites dans la deuxième couche conductrice 7 avec une concentration de 104 à 106 /cm 2. Le motif de la deuxième couche conductrice 7 est formé par un procédé ordinaire de photogravure et est prévu comme élec- trode de grille Ensuite, avant d'éliminer une couche de photorésist utilisée pour former le motif de la deuxième couche conductrice 7, des impuretés du type P sont introdui- tes par implantation ionique avec une concentration de 1013 à 5 x 10 I/cid dans la partie de la couche de semiconducteur 5 non recouverte par la deuxième couche conductrice 7, en for- mant ainsi une région d'impuretés du type P, à savoir la région de drain 5 b Ou encore, comme cela est illustré par la figure 3 D-1, après que le photorésist 8 a été éliminé, une couche de photorésist 8 a est formée et, ensuite, une ouverture 8 b est formée dans celle-ci Ensuite, par l'inter- médiaire de l'ouverture 8 b, une région d'impuretés du type P b' est formée dans une région prédéterminée de la couche de semiconducteur 5. En référence à la figure 3 E, on voit que le transistor PMOS à couches minces est achevé en éliminant le photorésist ( 8 ou 8 a) Une région de canal 5 c d'un tel transistor PMOS à couches minces est réalisée sous la forme d'une couche de semiconducteur formée sur les parois intérieures du trou de contact 4, et sous la forme d'une couche de semiconduc- teur dans laquelle les impuretés du type P ne sont pas im- plantées par le motif de la deuxième couche conductrice 7. -9- Comme plus haut, dans la mémoire vive statique selon l'invention ayant une charge constituée par un transistor PMOS à couches minces en silicium amorphe, grâce au fait que la région de contact de la source du transistor PMOS à couches minces est recouverte et que la deuxième couche conductrice est prévue comme électrode de grille, la couche de semiconducteur formée sur les parois latérales du trou de contact est prévue comme région de canal pour former un transistor à couches minces tridimensionnel, de telle ma- nière que l'aire occupée par le transistor à couches minces soit réduite pour augmenter la densité d'intégration et la capacité de mémorisation d'une mémoire vive statique, ainsi que le degré de liberté pour la réalisation des intercon- nexions. Si l'invention a été illustrée et décrite en relation avec des modes de réalisation préférés de celle-ci, l'homme de métier n'en comprendra pas moins que diverses modifica- tions de forme et de détail peuvent lui être apportées sans sortir du cadre de l'invention tel qu'il est défini par les revendications annexées. - Revendications 1 Transistor à couches minces pour un dispositif formant mémoire à semiconducteur, caractérisé en ce qu'il comprend une première couche conductrice ( 2) formée sur une pre- mière couche isolante ( 1) et dopée avec des impuretés d'un premier type de conduction; une deuxième couche isolante ( 3) recouvrant ladite pre- mière couche conductrice ( 2); une ouverture ( 8 b) formée dans ladite deuxième couche iso- lante ( 3) formée sur ladite première couche conductrice ( 2); une couche de semiconducteur ( 5) formée sur la surface de ladite première couche conductrice ( 2) exposée dans la- dite ouverture ( 8 b) et sur la surface d'une partie prédé- terminée de ladite deuxième couche isolante ( 3); une mince couche isolante de grille ( 6) recouvrant ladite couche de semiconducteur ( 5); une deuxième couche conductrice ( 7) formée sur ladite min- ce couche isolante de grille ( 6) dans l'ouverture ( 8 b) et autour de celle-ci; une première région d'impuretés formée dans une première partie de ladite couche de semiconducteur ( 5) en contact avec ladite première couche conductrice ( 2) au fond de la- dite ouverture ( 8 b) et dopée avec les impuretés du premier type de conduction; une deuxième région d'impuretés formée dans une deuxième partie de ladite couche de semiconducteur ( 5) sur ladite deuxième couche isolante ( 3) et dopée avec les impuretés du premier type de conduction; et une région de canal ( 5 c) définie entre lesdites première et deuxième régions d'impuretés dans ladite couche de semi- conducteur ( 5). il - 2 Transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 1, caracté- risé en ce que la dimension de ladite région de canal ( 5 c) est déterminée par le diamètre ou la profondeur de ladite ouverture ( 8 b). 3 Transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 1, caracté- risé en ce que les impuretés d'un premier type de conduction sont des impuretés du type P. 4 Transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 1, carac- térisé en ce que les impuretés de ladite première région d'impuretés diffusent vers le haut à partir de ladite pre- mière couche conductrice ( 2). Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur, carac- térisé en ce qu'il comprend les étapes consistant à: former une première couche conductrice ( 2) dopée avec des impuretés d'un premier type de conduction sur une première couche isolante ( 1); recouvrir ladite première couche conductrice ( 2) avec une deuxième couche isolante ( 3); former une ouverture ( 8 b) dans ladite deuxième couche iso- lante ( 3) formée sur ladite première couche conductrice ( 2); former une couche de semiconducteur ( 5) sur la surface de ladite première couche conductrice ( 2) exposée dans la- dite ouverture ( 8 b) et sur la surface d'une partie prédé- terminée de ladite deuxième couche isolante ( 3); recouvrir ladite couche de semiconducteur ( 5) avec une 12 - mince couche isolante de grille ( 6) et former simultanément une première région d'impuretés dans une première partie de ladite couche de semiconducteur ( 5) en contact avec la- dite première couche conductrice exposée ( 2), au moyen de la diffusion vers le haut des impuretés contenues dans la- dite première couche conductrice ( 2); former une deuxième couche conductrice ( 7) sur ladite min- ce couche isolante de grille ( 6) dans ladite ouverture ( 8 b) et autour de celle-ci; et former une deuxième région d'impuretés dans une deuxième partie de ladite couche de semiconducteur ( 5) qui ne recou- vre pas ladite deuxième couche conductrice ( 7) formée sur ladite deuxième couche isolante ( 3), au moyen d'un procédé de dopage par impuretés. 6 Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que ladite première couche conductrice ( 2) est constituée de silicium polycris- tallin dopé avec des impuretés du type P. 7 Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que la première couche conductrice ( 2) est constituée de silicium amorphe dopé avec des impuretés du type P. 8 Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que la concentration d'impuretés dans ladite première couche conductrice ( 2) est de 1013 à 5 x 1015/cid. 13 - 9 Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que l'épaisseur de ladite deuxième couche isolante ( 3) est de 200 à l 000 nm. Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que le diamètre de ladite ouverture ( 8 b) est de 0,2 à 0,8 micromètre. 11 Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que ladite couche de semiconducteur ( 5) a une épaisseur de 10 à 150 nm et est constituée de silicium amorphe. 12 Procédé de fabrication d'un transistor à couches minces pour un dipositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que l'épaisseur de ladite couche isolante de grille ( 6) est de 10 à 1000 nm. 13 Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que la deuxième couche conductrice ( 7) est constituée de silicium polycristallin dopé avec des impuretés du type P. 14 Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que la concentration d'impuretés dans la région d'impuretés formée dans ladite couche de semiconducteur ( 5) est de 1013 à 5 xl O 15/cm 2. 14 - Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que ladite deuxième couche de semiconducteur ( 7) est constituée de silicium po- lycristallin dopé avec des impuretés du type P. 16 Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que ladite deuxième couche conductrice ( 7) est constituée de silicium amorphe. 17 Procédé de fabrication d'un transistor à couches minces poour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que ledit procédé de dopage par impuretés est une implantation d'ions utilisant ladite deuxième couche conductrice ( 7) comme masque. 18 Procédé de fabrication d'un transistor à couches minces pour un dispositif formant mémoire à semiconducteur selon la revendication 5, caractérisé en ce que ledit procédé de dopage par impuretés est une implantation d'ions utilisant un motif prédéterminé de photorésist comme masque.