FR 2688362 A1 19930910 FR 9206228 A 19920521 La présente invention concerne un circuit d'attaque d'un dispositif à semi-conducteur et, plus particulièrement, un circuit d'attaque formé d'un Bi CMOS de façon à obtenir une basse consommation de puissance et un fonctionnement à grande vitesse. En général, dans un circuit à haut niveau d'intégration (LSI) possédant des fonctions analogique et numérique, soit une logique intégrée à injection (I 2 L) soit un procédé métal-oxyde-semi-conducteur complémentaire (CMOS) est utilisé pour réaliser chaque type de fonction Dans notre cas, afin de réaliser la fonction numérique à l'aide d'un dispositif I 2 L, le niveau de sortie crête-à-crête d'un étage de sortie est limité Aussi, comme pour des fonctions analogiques et afin d'obtenir un haut gain pour un étage d'amplification utilisant un dispositif CMOS, la largeur de canal d'un transistor MOS doit être agrandie ce qui augmente la taille de la puce. A cause de ces problèmes, un circuit Bi CMOS dans lequel les fonctions analogique et numérique sont combinées, est adopté dans des composants LSI. Les circuits d'attaque usuels peuvent être classés, de façon globale, selon leur utilisation de dispositifs CMOS ou de dispositifs bipolaires mais le procédé usuel de construction de circuit est difficile à adapter à un circuit intégré possédant, à la fois, des fonctions analogique et numérique. Par la suite, un circuit d'attaque usuel Bi CMOS sera décrit en référence aux figures 1 et 2. La figure 1 est un synoptique d'un circuit d'attaque usuel Bi CMOS formé de trois unités fonctionnelles raccordées les unes aux autres -Dans ce cas, le circuit comprend une unité logique il raccordée à une borne d'entrée 14, une unité de compensation de tension d'inversion 12 et une unité d'attaque 13 raccordée à une borne de sortie 18 De même, les unités citées ci-dessus sont raccordées par l'intermédiaire de chemins de connexion internes respectifs 15, 16 et 17. En référence à la figure 2 illustrant le schéma détaillé de circuit du circuit d'attaque usuel Bi CMOS cité ci-dessus, on décrira le fonctionnement du circuit. Lorsque le niveau de tension à la borne d'entrée 14 est au niveau "haut", le chemin 16 est au niveau "bas" et le chemin 15 est au niveau "haut". Ainsi, des transistors Q 3 et Q 2 sont rendus passants de façon à ce que le niveau de tension de la sortie 18 devienne un niveau "haut" logique selon la relation de Vcc-(Vbe 1 +Vbe 2) Pendant ce temps, si le signal à la borne d'entrée 14 est un niveau "bas", le chemin 16 passe au niveau "haut" et le chemin 15 passe au niveau "bas" de façon à ce que des transistors Ql et Q 2 soient bloqués et que les transistors Q 3 et Q 4 soient rendus passants Alors, le niveau logique de la borne de sortie 18 est "bas" selon la relation Vbe 4 +Vce 3 A ce moment là, une résistance Ri fonctionne en tant que moyen de compensation de tension d'inversion limitant la tension de polarisation pour empêcher un inverseur, formé par des transistors MOS M 3 et M 4, d'être soumis à un fonctionnement électrique instable en raison de l'application de la tension de polarisation dans la jonction base-émetteur des transistors Q 3 et Q 4. Dans le circuit d'attaque Bi CMOS usuel décrit ci-dessus, la résistance Ri est utilisée en tant qu'unité de compensation de tension d'inversion 12 entre une unité logique il et une unité d'attaque 13. Cependant, lorsque le circuit intégré est formé d'une pastille via un procédé de fabrication de dispositif à semi-conducteur, la résistance Ri occupe une zone relativement grande de la pastille De plus, comme le chemin de décharge base-émetteur du transistor Q 3 est formé par la résistance Ri et par le transistor MOS M 2, la constante de temps de décharge est grande ce qui crée un problème pour l'obtention d'un fonctionnement du circuit à grande vitesse La présente invention concerne ainsi un circuit d'attaque Bi CMOS dans lequel le moyen de compensation de tension d'inversion est formé de dispositifs MOS possédant une impédance d'entrée élevée et une densité d'intégration plus élevée qu'avec une résistance, obtenant ainsi une excellente vitesse de fonctionnement du circuit et pouvant réduire la taille de la puce de semi-conducteur. Pour atteindre le susdit objet de la présente invention, on prévoit un circuit d'attaque Bi CMOS comprenant: un moyen logique de conversion d'un signal d'entrée en un niveau logique; un moyen d'attaque à fort courant pour attaquer le niveau logique avec un fort courant et formé de dispositifs bipolaires et un moyen logique d'amélioration de la vitesse formé de dispositifs possédant une caractéristique de grande impédance d'entrée et placé entre le moyen logique et le moyen d'attaque à fort courant pour réduire le temps de décharge du moyen d'attaque à fort courant. Les susdits objets et d'autres avantages de la présente invention deviendront plus évidents à l'aide de la description détaillée du mode de réalisation préféré de la présente invention en référence aux dessins annexés sur lesquels: la figure 1 est un synoptique d'un circuit d'attaque Bi CMOS usuel; la figure 2 est un schéma détaillé de circuit du circuit d'attaque Bi CMOS usuel de la figure 1; la figure 3 est un synoptique d'un circuit d'attaque Bl CMOS selon la présente invention et les figures 4 A et 4 B illustrent des modes de réalisation préférés du circuit d'attaque Bi CMOS selon la présente invention illustrée sur la figure 3. La figure 3 est un synoptique d'un circuit d'attaque Bi CMOS selon la présente invention et représentant trois blocs fonctionnels et leurs raccordements respectifs Ici, le circuit comprend une unité logique 31 raccordée à une borne d'entrée 34, une unité logique d'amélioration de la vitesse 32 et une unité d'attaque à fort courant 33 raccordée à une borne de sortie 37 et des unités respectives sont raccordées l'une à l'autre via des chemins de connexion internes 35 et 36. En référence à la figure 4 A comprenant le synoptique de la figure 3 selon la présente invention, le circuit et le fonctionnement de la présente invention seront décrits ci-dessous Ici, le circuit comprend une unité logique 31 raccordée à une borne d'entrée 34 et composée de deux inverseurs CMOS, une unité logique d'amélioration de la vitesse 32 composée d'un circuit possédant une fonction d'inversion logique, ici un inverseur CMOS et une unité d'attaque à fort courant 33, raccordée à une borne de sortie 37 et composée de trois transistors bipolaires et de trois dispositifs de charge Ces unités sont raccordées l'une à l'autre via des chemins de connexion 35 et 36 Ainsi, un signal traité est entré par la borne d'entrée 34 et est converti en un signal à niveau logique via l'unité logique 31 avant d'être sorti via le chemin de connexion 35 Alors, le signal à niveau logique, sortant par le chemin 35, est introduit, à la fois, dans l'unité logique d'amélioration de la vitesse 32 et dans l'unité d'attaque à fort courant 33 En d'autres termes, le signal d'entrée est appliqué à une ligne d'électrode des gâchettes montées en commun des dispositifs MOS M 5 et M 6 constituant l'unité logique d'amélioration de la vitesse 32 pour traverser l'inverseur CMOS puis le signal de sortie est appliqué à l'unité d'attaque 33 à fort courant via le chemin 36. Ici, l'unité logique d'amélioration de la vitesse 32 est constituée de dispositifs CMOS possédant une caractéristique de forte impédance d'entrée de façon à réduire la constante de temps de décharge puis à accélérer la décharge de l'unité d'attaque à fort courant 33 pour augmenter la vitesse de fonctionnement de l'unité d'attaque à fort courant 33 Le signal introduit à l'entrée de l'unité logique 31 et de l'unité logique d'amélioration de la vitesse 32 est généré en sortie en tant que courant d'attaque sur la borne de sortie 37 via l'unité d'attaque 33. Ensuite, le fonctionnement du circuit électrique du circuit d'attaque Bi CMOS va être décrit. Lorsque le niveau de tension du signal à la borne d'entrée 34 est "haut", le chemin 35 est au niveau "haut" et le chemin 36 est au niveau "bas". Ainsi, les transistors Ql et Q 2 deviennent tous les deux passants et les transistors Q 3 et Q 4 sont bloqués de façon à ce que la tension à la borne de sortie 37 devienne Vcc-(Vbel+Vb,2), représentant un niveau "haut" logique Pendant ce temps, si le niveau de tension du signal à la borne d'entrée 34 est "bas", le chemin 35 est au niveau "bas" et le chemin 36 est au niveau "haut" ce qui bloque les transistors QI et Q 2 et rend passants les transistors Q 3 et Q 4 de façon à ce que la tension de VID 4 +VC 53 at) soit générée à la borne de sortie 37, la rendant "basse". Sur la figure 4 B illustrant un autre mode de réalisation de la présente invention, bien que la ligne d'entrée de l'unité logique d'amélioration de la vitesse 32 soit raccordée à l'étage d'entrée de l'unité logique CMOS 31 composée des transistors MOS Mi et M 2, un signal possédant le même niveau logique que celui du mode de réalisation illustré sur la figure 4 A est fourni à l'unité logique d'amélioration de la vitesse 32 de façon à ce qu'un fonctionnement et une sortie identiques de circuit soient obtenus. Par conséquent, selon la présente invention, comme l'inverseur CMOS est utilisé en tant qu'unité logique d'amélioration de la vitesse 32 au lieu de la résistance usuelle occupant une grande partie de la zone du composant, le circuit de la présente invention favorise l'obtention d'une haute densité dans un dispositif à semi-conducteur De plus, comme le circuit de décharge du transistor Q 3 est formé d'un dispositif MOS M 6 possédant une grande impédance d'entrée, la constante de temps de décharge est diminuée, ce qui entraîne une augmentation de la vitesse de décharge de façon à ce que la vitesse de fonctionnement du circuit devienne beaucoup plus grande que celle d'un circuit usuel. REVENDICATIONS 1) Circuit d'attaque Bl CMOS comprenant un moyen logique ( 31) pour convertir un signal d'entrée en un niveau logique; un moyen d'attaque à fort courant ( 33) pour attaquer ledit niveau logique avec un fort courant et formé de dispositifs bipolaires et un moyen logique d'amélioration de la vitesse ( 32) interposé entre ledit moyen logique ( 31) et ledit moyen d'attaque à fort courant ( 33) et formé de dispositifs possédant une caractéristique de grande impédance d'entrée pour la réduction du temps de décharge dudit moyen d'attaque à fort courant ( 33). 2) Circuit d'attaque Bi CMOS selon la revendication 1, dans lequel ledit moyen logique ( 31) est formé par un montage en série de deux inverseurs CMOS. 3) Circuit d'attaque Bi CMOS selon la revendication 1, dans lequel ledit moyen logique d'amélioration de la vitesse ( 32) est formé d'un circuit possédant une fonction d'inversion logique. 4) Circuit d'attaque Bi CMOS selon la revendication 3, dans lequel ledit moyen logique d'amélioration de la vitesse ( 32) est composé d'un inverseur CMOS. ) Circuit d'attaque Bi CMOS selon la revendication 2 ou 4, dans lequel l'étage d'entrée dudit inverseur CMOS dudit moyen logique d'amélioration de la vitesse ( 32) est raccordé à la borne d'entrée dudit moyen logique ( 31). 6) Circuit d'attaque Bi CMOS selon l'une quelconque des revendications 2 et 4, dans lequel l'étage d'entrée desdits inverseurs CMOS dudit moyen 8 2688362 logique d'amélioration de la vitesse ( 32) est raccordé à l'étage de sortie dudit moyen logique ( 31). 7) Circuit d'attaque Bi CMOS selon l'une quelconque des revendications 1 et 3, dans lequel des dispositifs MOS dudit inverseur CMOS dudit moyen logique d'amélioration de la vitesse ( 32) sont utilisés en tant que circuit de décharge du transistor bipolaire formant ledit moyen d'attaque à fort courant ( 33).