FR 2693287 A1 19940107 FR 9208235 A 19920703 La présente invention concerne un procédé pour effectuer des calculs numériques dans un circuit électronique L'invention concerne également une unité arithmétique pour la mise en oeuvre de ce procédé. Un objectif principal de l'évolution des technologies utilisées dans les circuits intégrés est d'augmenter les vitesses de traitement Un domaine particulièrement concerné par cette évolution est le traitement numérique de données, notamment par les micro- contrôleurs ou micro-processeurs et les processeurs de traitement de signal Ces types de circuit comportent toujours une Unité Arithmétique et Logique (UAL), qui constitue souvent le chemin critique des données déterminant la fréquence maximale à laquelle peut fonctionner le circuit. Beaucoup de circuits actuels comportent une UAL qui effectue des calculs logiques ou arithmétiques entre deux opérandes à 32 bits, et génère un résultat sur 32 bits Cependant, certains calculs peuvent s'effectuer sur des opérandes à 16 bits (non nécessité de la précision maximale, gestion d'opérandes logiques sur 16 bits, etc). L'UAL ne fonctionne plus alors que sur 16 bits, et une moitié de celle- ci reste donc inactive: seule la moitié de la puissance de calcul de l'UAL est alors utilisée. Une des fonctionnalités les plus contraignantes en termes de temps de calcul est l'addition/soustraction arithmétique, et plus particulièrement la propagation de la retenue dans une telle opération. La façon la plus classique de réaliser une addition binaire sur N bits entre deux opérandes A (An-1 An-2 AI AO) et B (Bn-1 Bn-2 Bl BO) consiste à propager la retenue linéairement, d'un bit vers le bit suivant, en utilisant des additionneurs élémentaires Les additionneurs élémentaires effectuent, pour chaque bit, les deux opérations suivantes Si = Ai-Bi-Ci-l Ci = (Ai Bi) + ("Ai-Bi) Ci-1) avec: Ai, Bi: i- ème bit de l'opérande A, respectivement B Si i-ème bit du résultat de l'addition (S=A+B); Ci retenue générée par l'addition élémentaire en position i; ""' OU exclusif logique ET logique; et "+": OU logique. Par cette méthode, on peut estimer le temps nécessaire pour réaliser une addition binaire sur N bits par: T(N) = N x Tl, o Tl représente le temps nécessaire à chaque additionneur élémentaire pour calculer la retenue Ci en fonction de Ci-l, Ai, Bi On voit que ce temps est entièrement déterminé par le mode de propagation en série de la retenue. Toutefois, la fonction "propagation de retenue" peut être réalisée de façon plus rapide: la propagation en série est remplacée par une propagation en parallèle Il existe cependant différentes façons de réaliser cette parallélisation: de nos jours, les principales méthodes utilisées dans les circuits réalisés en technologie CMOS sont: sélection de retenue, discrétisation de la propagation par utilisation d'opérateurs de concaténation. La méthode par sélection de retenue (Carry Select) consiste à subdiviser l'opération sur N bits en utilisant par exemple trois sous-blocs additionneurs fonctionnant chacun sur N/2 bits (on suppose ici N pair). Le premier sous-bloc additionneur effectue l'addition en mode de propagation de retenue linéaire sur les N/2 bits de poids faible des opérandes pendant que les deux autres sous-blocs additionneurs effectuent parallèlement l'addition sur les N/2 bits de poids fort des opérandes, le deuxième sous-bloc supposant que la retenue sortante du premier sous-bloc vaut O tandis que le troisième sous-bloc suppose que cette retenue vaut 1 Ensuite, la retenue sortant effectivement du premier sous-bloc additionneur commande un multiplexeur qui permet de sélectionner celui des deux résultats issus des deuxième et troisième sous- blocs additionneurs qu'il convient de considérer Certains des calculs se réalisant en parallèle, le temps de calcul d'une addition N bit par la méthode de sélection de retenue peut être estimé par: T'(N) = N/2 * T'I + T'0 o T'l est égal au T 1 de l'additionneur élémentaire à propagation linéaire et T'0 est le temps nécessaire à la sélection entre les deux résultats possibles pour la retenue intermédiaire Si on néglige T'0, T'(N) (Carry Select) est de l'ordre de la moitié de T(N) (propagation linéaire) Notons que le principe "Carry Select" peut être généralisé pour optimiser le temps de propagation: on peut scinder une addition sur N bits en plusieurs additions sur des nombres de bits distincts Par exemple, une addition sur 32 bits peut être réalisée avec cinq sous-blocs de taille croissante: 3, 5, 6, 8, 10. Typiquement, avec un tel additionneur "Carry Select", une addition sur 32 bits s'effectue en 1,4 fois moins de temps qu'avec l'équivalent à propagation linéaire. Une méthode encore plus performante pour réaliser une addition sur N bits consiste à utiliser les principes de base décrits par BRENT et KUNG ("A Regular Layout for Parallel Adders" IEEE Transactions on Computers, Vol C-31, n 3, Mars 1982): l'addition binaire sur N bits peut être transformée en un calcul parallèle en utilisant l'opérateur de concaténation "o" défini par: (gl,pl) o (gr, pr) = (gl+pl gr,pl pr). Considérons, pour chaque bit en position i, les termes: "generate": gi = Ai Bi; et "propagate": pi = Ai-Bi La retenue sortante pour chaque bit est alors: Ci = Gi pour i = 0,, N-1 avec (Gi,Pi) = (gi,pi) pour i = O; et (Gi,Pi) = (gi,pi) o (Gi-l,Pi-1) pour O (Gi,m; Pi,m) = (gi,pi) o (Gi-l,m; Pi-l,m) si i > m. Le calcul de (Gi,Pi) s'effectue donc à partir de deux termes (Gi,m; Pi, m) et (Gm-l,0; Pm-1, 0) qui sont fonctionnellement du même type: ils sont fonction de i-m+l (respectivement m) bits d'entrée consécutifs et nécessitent i-m (respectivement m+l) applications de l'opérateur "o". En conséquence, ils peuvent être calculés par le même type de circuit. On peut donc améliorer la décomposition de BRENT et KUNG classique dans lequel chaque bloc de génération de retenue est divisé de façon récursive en deux sous-blocs d'égale dimension m = N/2 L'amélioration passe par une division récursive en sous-blocs de dimension inégale et par l'utilisation de circuits d'amplification: ceci minimise le délai de propagation des retenues Les fondements de ce principe d'optimisation ont été publiés en 1986 par B W Y WEI, C THOMPSON, Y-F CHEN dans l'article "Time-Optimal Design of a CMOS Adder" (publication IEEE de 1986 n CH 2331-7/86/0000/0186 $ 01 00 à la suite de la conférence ACSC-85: Asilomar Circuit System and Computer, page 186) La mise en oeuvre de cet algorithme conduit à des temps d'addition qui ne dépendent pas linéairement du nombre de bits (par exemple, une addition sur 32 bits est seulement 1,15 fois plus lente qu'une addition sur 16 bits). Typiquement, avec un tel additionneur, une addition sur 32 bits s'effectue en 2,3 fois moins de temps qu'avec l'équivalent à propagation de retenue linéaire. Lorsqu'on souhaite qu'un même opérateur à propagation de retenue linéaire d'une unité arithmétique et logique assure sélectivement soit une opération sur 32 bits soit deux opérations parallèles sur 16 bits, on peut le réaliser sous la forme d'un opérateur à 32 bits en montant un multiplexeur de sélection entre les additionneurs élémentaires de rangs respectifs 15 et 16. La commande du multiplexeur de sélection permet alors de sélectionner si la retenue entrante dans le demi- opérateur correspondant aux 16 bits de poids fort est la retenue sortante du demi-opérateur correspondant aux 16 bits de poids faible fournie à une entrée du multiplexeur de sélection, auquel cas on réalise une addition "normale" sur 32 bits; ou si cette retenue entrante est un bit de retenue extérieur fourni à une autre entrée du multiplexeur de sélection, auquel cas on réalise deux additions parallèles indépendantes sur 16 bits. Cette solution simple peut aussi être appliquée à un additionneur à sélection de retenue, avec la restriction suivante: pour insérer facilement un multiplexeur de sélection de mode ( 32 bits ou 2 x 16 bits) il faut que le bit de rang 15 se situe à la sortie d'un des sous- blocs de ce type d'opérateur La commande de ce multiplexeur pourra ainsi être facilement adaptée pour que la retenue entrante du demi- opérateur correspondant aux 16 bits de poids fort soit: ou la retenue sortante de l'autre demi- opérateur on réalise alors une addition sur 32 bits; ou un bit de retenue extérieur on réalise alors deux additions parallèles indépendantes sur 16 bits. Cette solution impose cependant une contrainte pour le choix optimal de la taille des sous-blocs. Mais, dans une UAL de type BRENT et KUNG optimisée, une telle façon de sélectionner les modes de fonctionnement de l'opérateur ne peut pas être appliquée sans perdre le bénéfice de la mise en oeuvre de cet algorithme: cela reviendrait à réaliser deux additionneurs de type BRENT et KUNG montés en série qui, lorsqu'ils fonctionneraient en mode 32 bits auraient un temps de propagation de retenue nettement supérieur à celui d'un simple additionneur de type BRENT et KUNG à 32 bits (typiquement 1,5 fois supérieur). Il existe donc un besoin pour un procédé permettant, en appliquant un algorithme de propagation de retenue optimal, notamment l'algorithme de BRENT et KUNG optimisé, de réaliser avec un même opérateur soit une opération sur n+m bits soit deux opérations parallèles respectivement sur N bits et sur m bits, avec N = m = 16 dans un exemple typique. Le but de la présente invention est de répondre à ce besoin. L'invention propose ainsi un procédé pour effectuer des calculs numériques au moyen d'un opérateur adapté pour recevoir deux opérandes à N bits et produire un résultat à N bits, l'opérateur comportant un circuit de préconditionnement, un générateur de retenues et un circuit de sommation montés en cascade, dans lequel le circuit de préconditionnement comprend N cellules montées en parallèle, chacune de ces N cellules recevant deux bits de même rang des deux opérandes à N bits et produisant des première et deuxième combinaisons logiques de ces deux bits de même rang, dans lequel le générateur de retenues reçoit les combinaisons logiques issues du circuit de préconditionnement et un bit de retenue entrante et calcule N bits de retenue, et dans lequel le circuit de sommation comprend N additionneurs élémentaires montés en parallèle, chacun de ces N additionneurs élémentaires recevant une des premières combinaisons logiques issue d'une cellule correspondante du circuit de préconditionnement et un des bits de retenue issu du générateur de retenues et produisant l'un des bits du résultat à N bits en effectuant une opération logique OU exclusif entre cette première combinaison logique et ce bit de retenue, caractérisé en ce qu'on utilise une des N cellules du circuit de préconditionnement comme cellule de sélection pour commander sélectivement deux modes de fonctionnement de l'opérateur, à savoir un premier mode de fonctionnement dans lequel le nombre à N-1 bits constitué par les bits du résultat à N bits sauf le bit dont le rang correspond à celui de la cellule de sélection est le résultat d'une opération effectuée sur les deux nombres à N-1 bits constitués chacun par les bits d'un des opérandes à N bits sauf le bit dont le rang correspond à celui de la cellule de sélection, et un deuxième mode de fonctionnement dans lequel les deux nombres constitués respectivement par les bits du résultat à N bits dont le rang est inférieur à celui de la cellule de sélection et par les bits du résultat à N bits dont le rang est supérieur à celui de la cellule de sélection sont les résultats de deux opérations effectuées en parallèle respectivement sur les deux nombres constitués chacun par les bits d'un des opérandes à N bits dont le rang est inférieur à celui de la cellule de sélection et sur les deux nombres constitués chacun par les bits d'un des opérandes à N bits dont le rang est supérieur à celui de la cellule de sélection. On utilise ainsi de façon optimale les ressources de calcul de l'opérateur Dans le cas typique o N = 33 et o la cellule de sélection est la 17-ième cellule (ou cellule de rang 16) du circuit de préconditionnement, le procédé permet de diminuer sensiblement de 50 % le temps nécessaire à l'exécution d'un programme traitant des opérandes à 16 bits et pour lequel deux opérations sur 16 bits peuvent être effectuées simultanément. L'invention permet ainsi de réaliser un opérateur optimisé à 33 bits, notamment un additionneur du type BRENT et KUNG, qui, par une commande appropriée de la cellule de sélection et sans modification du fonctionnement du générateur de retenues, permet soit de considérer la cellule de sélection comme transparente et de réaliser ainsi des opérations sur 32 bits, soit de considérer la cellule de sélection comme un délimiteur qui sépare l'additionneur en deux sous- additionneurs indépendants qui réalisent des additions sur 16 bits, qui force la retenue entrante dans le sous- additionneur sur 16 bits de poids le plus fort, et qui délivre en sortie la retenue sortante du sous-additionneur sur 16 bits de poids le plus faible. Cette solution comporte les avantages suivants on conserve la régularité de l'implantation des cellules qui constituent le générateur de retenues dans l'implémentation Brent et Kung optimisée (pas d'ajout de cellules de multiplexage, par exemple, qui briserait cette régularité); l'augmentation de surface reste minime ( 1/32 soit 3,12 %); on utilise le même algorithme d'optimisation pour scinder le générateur de retenues à 33 bits en blocs de dimensions inégales; la perte en temps de propagation pour un calcul sur 33 bits (conduisant à un résultat sur 32 bits) est négligeable: de l'ordre de 1,9 % (elle serait de 1/32 soit 3, 12 % pour le passage d'un additionneur à propagation de retenue linéaire de 32 bits à 33 bits, sans compter le temps de traversée du multiplexeur supplémentaire). Suivant le second aspect de l'invention, une unité arithmétique comprenant un opérateur à N bits du type exposé ci-dessus est caractérisée en ce que, N et m désignant des nombres entiers tels que N + 1 + m = N les n premiers bits des deux opérandes à N bits sont fournis aux cellules correspondantes du circuit de préconditionnement par l'intermédiaire de deux registres d'entrée à N bits, les m derniers bits des deux opérandes à N bits sont fournis aux cellules correspondantes du circuit de préconditionnement par l'intermédiaire de deux registres d'entrée à m bits, les N premiers bits du résultat à N bits sont adressés à un registre de sortie à N bits par les additionneurs élémentaires correspondants du circuit de sommation, et les m derniers bits du résultat à N bits sont adressés à un registre de sortie à m bits par les additionneurs élémentaires correspondants du circuit de sommation, et en ce que la (n+l)-ième cellule du circuit de préconditionnement est une cellule de sélection pouvant commander sélectivement deux modes de fonctionnement de l'opérateur, à savoir un premier mode de fonctionnement dans lequel le nombre à N + m = N-1 bits constitué par la réunion des bits des deux registres de sortie est le résultat d'une opération effectuée sur les deux nombres à N + m = N-1 bits constitués chacun par la réunion des bits d'un registre d'entrée à N bits et des bits d'un registre d'entrée à m bits, et un deuxième mode de fonctionnement dans lequel les deux nombres constitués respectivement par les bits du registre de sortie à N bits et par les bits du registre de sortie à m bits sont les résultats de deux opérations effectuées en parallèle respectivement sur les deux nombres constitués chacun par les bits des deux registres d'entrée à N bits et sur les deux nombres constitués chacun par les bits des deux registres d'entrée à m bits. Cette unité arithmétique est conçue pour la mise en oeuvre du procédé ci-dessus. D'autres particularités et avantages de l'invention apparaîtront dans la description ci-après d'un exemple de réalisation préféré et non limitatif, lue conjointement aux dessins annexés, dans lesquels: la figure 1 est un schéma synoptique d'une unité arithmétique selon l'invention; et la figure 2 est un schéma électrique d'une cellule d'un circuit de préconditionnement inclus dans l'unité arithmétique de la figure 1. En référence à la figure 1, une unité arithmétique selon l'invention comprend un opérateur 10 adapté pour recevoir deux opérandes à N bits A 32 A 31 AO, B 32 B 31 BO et produire un résultat à N bits 532 531 50. Dans l'exemple représenté, on a N = 33. L'opérateur 10 comporte un circuit de préconditionnement 11, un générateur de retenues 12 et un circuit de sommation 13 montés en cascade. Le circuit de préconditionnement 11 comprend N cellules identiques 100 à 132 montées en parallèle Chacune de ces N cellules 100 à 132 reçoit deux bits de même rang AO,BO à A 32,B 32 des deux opérandes à N bits et produit deux combinaisons logiques p 0,g O à p 32,g 32 de ces deux bits de même rang déterminées par huit signaux binaires de commande NPO à NP 3, NGO à NG 3. La figure 2 représente un exemple de cellule utilisable dans le circuit de préconditionnement 11 Cette cellule comprend un module 20 commandé par les signaux NPO à NP 3 pour produire la première combinaison logique pi et un module identique 50 commandé par les signaux NGO à NG 3 pour produire la deuxième combinaison logique gi Le module comprend huit lignes à transistors MOS 21 à 28 reliées à la sortie de la cellule délivrant la première combinaison logique pi Ai et Bi désignant les deux bits de rang correspondant des deux opérandes à N bits, on désigne par N Ai et N Bi les inverses logiques des bits Ai et Bi obtenus par une simple porte inverseuse non représentée La ligne 21 reçoit le signal binaire de commande NP 3 et comporte les trajets source-drain de deux transistors MOS à canal p 31, 41 dont les grilles reçoivent respectivement les bits N Ai et N Bi La ligne 22 reçoit le signal binaire de commande NP 2 et comporte les trajets source-drain de deux transistors MOS à canal p 32, 42 dont les grilles reçoivent respectivement les bits N Ai et Bi La ligne 23 reçoit le signal binaire de commande N Pl et comporte les trajets source-drain de deux transistors MOS à canal p 33, 43 dont les grilles reçoivent respectivement les bits Ai et N Bi La ligne 24 reçoit le signal binaire de commande NPO et comporte les trajets source-drain de deux transistors MOS à canal p 34, 44 dont les grilles reçoivent respectivement les bits Ai et Bi La ligne 25 reçoit le signal binaire de commande NPO et comporte les trajets source-drain de deux transistors MOS à canal N 35, 45 dont les grilles reçoivent respectivement les bits N Ai et N Bi La ligne 26 reçoit le signal binaire de commande N Pl et comporte les trajets source-drain de deux transistors MOS à canal N 36, 46 dont les grilles reçoivent respectivement les bits N Ai et Bi La ligne 27 reçoit le signal binaire de commande NP 2 et il comporte les trajets source- drain de deux transistors MOS à canal N 37, 47 dont les grilles reçoivent respectivement les bits Ai et N Bi La ligne 28 reçoit le signal binaire de commande NP 3 et comporte les trajets source-drain de deux transistors MOS à canal N 38, 48 dont les grilles reçoivent respectivement les bits Ai et Bi Ainsi, la sortie pi du module 20 est la combinaison logique suivante pi = NPO N Ai N Bi + N Pl N Ai Bi + NP 2 Ai N Bi ( 1) + NP 3 Ai Bi o "+" désigne l'opération logique OU et " " l'opération logique ET. De même, le module 50 délivre une combinaison logique gi égale à gi = NGO N Ai N Bi + NG 1 N Ai Bi + NG 2 Ai N Bi ( 2) + NG 3 Ai Bi Les combinaisons logiques pi, gi produites par les cellules 100 à 132 peuvent donc être sélectionnées en fixant les valeurs des signaux de commande NPO à NP 3, NGO à NG 3. Le générateur de retenues 12 reçoit les combinaisons logiques issues du circuit de préconditionnement 11 et un bit de retenue entrante Cin et calcule N bits de retenue CO à C 32 Le générateur de retenues 12 est réalisé de la manière décrite dans l'article "Time-Optimal Design of a CMOS Adder" mentionné plus haut de façon à mettre en oeuvre l'algorithme de BRENT et KUNG optimisé sur N = 33 bits Le dernier bit de retenue C 32 calculé par le générateur de retenues 12 est égal au bit de retenue sortante Cout de l'opérateur 10. Le circuit de sommation 13 comprend N additionneurs élémentaires 200 à 232 montés en parallèle. Chacun de ces N additionneurs élémentaires 200 à 232 est constitué par une porte OU exclusif recevant une des premières combinaisons logiques p O à p 32 issue d'une cellule correspondante du circuit de préconditionnement 11 et un des bits de retenue Cin, CO à C 31 issu du générateur de retenues 12 et produisant l'un des bits SO à 532 du résultat à N bits Le bit de rang O du résultat à N bits est égal à p Or Cin, o "A I désigne l'opération logique OU exclusif, tandis que le bit de rang i>O du résultat à N bits est égal à pi'Ci-l. L'unité arithmétique représentée à la figure 1 comprend en outre deux registres d'entrée à N bits 1,2, deux registres d'entrée à m bits 3, 4, un registre de sortie à N bits 5 et un registre de sortie à m bits 6 N et m sont des nombres entiers tels que n+l+m = N Dans l'exemple représenté, N étant impair (N = 33), on a n = m = (N-1)/2 = 16 Les N premiers bits AO à A 15, BO à B 15 (bits de poids faible) des deux opérandes à N bits sont fournis aux cellules correspondantes 100 à 115 du circuit de préconditionnement Il par l'intermédiaire des deux registres d'entrée à N bits 1, 2 Les m derniers bits A 17 à A 32, B 17 à B 32 (bits de poids fort) des deux opérandes à N bits sont fournis aux cellules correspondantes 117 à 132 du circuit de préconditionnement 11 par l'intermédiaire des deux registres d'entrée à m bits 3, 4 Les N premiers bits SO à 515 du résultat à N bits sont adressés au registre de sortie à N bits 5 par les additionneurs élémentaires correspondants 200 à 215 du circuit de sommation 13 Les m derniers bits 517 à 532 du résultat à N bits sont adressés au registre de sortie à m bits 6 par les additionneurs élémentaires correspondants 217 à 232 du circuit de sommation 13. La (n+l)-ième cellule, ou cellule de rang n, du circuit de préconditionnement 11 est utilisée comme cellule de sélection 116 pour commander sélectivement deux modes de fonctionnement de l'opérateur 10, qui sont détaillés ci- après. Dans un premier mode de fonctionnement à N-1 bits, le nombre à N + m = N-1 bits 532 531 517 515 514 SO constitué par la réunion des bits de deux registres de sortie 5, 6 est le résultat d'une opération effectuée sur le nombre à N + m = N-1 bits A 32 A 31 A 17 A 15 A 14 AO constitué par la réunion des bits du registre d'entrée à N bits 1 et des bits du registre d'entrée à m bits 3 et sur le nombre à N + m = N 1 bits B 32 B 31 B 17 B 15 B 14BO constitué par la réunion des bits du registre d'entrée à N bits 2 et des bits du registre d'entrée à m bits 4 Le nombre à N-1 bits 532 531 517 515 514 50 constitué par les bits du résultat à N bits sauf le bit 516 dont le rang correspond à celui de la cellule de sélection 116 est alors le résultat d'une opération effectuée sur les deux nombres à N-1 bits A 32 A 31 A 17 A 15 A 14 AO et B 32 B 31 B 17 B 15 B 14 BO constitués chacun par les bits d'un des opérandes à N bits sauf le bit A 16, B 16 dont le rang correspond à celui de la cellule de sélection 116. Dans le deuxième mode de fonctionnement à N et m bits, les deux nombres 515 514 50 et 532 531 517 constitués respectivement par les bits du registre de sortie à N bits 5 et par les bits du registre de sortie à m bits 6 sont les résultats de deux opérations effectuées en parallèle respectivement sur les deux nombres A 15 A 14 AO et B 15 B 14 BO constitués chacun par les bits d'un des deux registres d'entrée à N bits 1, 2 et sur les deux nombres A 32 A 31 A 17 et B 32 B 31 B 17 constitués chacun par les bits d'un des deux registres d'entrée à m bits 3, 4 Les deux nombres 515 514 50 et 532 531 517 constitués respectivement par les bits du résultat à N bits dont le rang est inférieur à celui de la cellule de sélection 116 et par les bits du résultat à N bits dont le rang est supérieur à celui de la cellule de sélection 116 sont alors les résultats de deux opérations effectuées en parallèle respectivement sur les deux nombres à N bits A 15 A 14 AO, B 15 B 14 BO constitués chacun par les bits d'un des opérandes à N bits dont le rang est inférieur à celui de la cellule de sélection 116 et sur les deux nombres à m bits A 32 A 31 A 17, B 32 B 31 B 17 constitués chacun par les bits d'un des opérandes à N bits dont le rang est supérieur à celui de la cellule de sélection 116. Pour que l'opérateur 10 effectue des additions, chacune des cellules 100 à 115; 117 à 132 du circuit de préconditionnement 11 autres que la cellule de sélection 116 est commandée de façon que ses combinaisons logiques pi,gi soient telles que pi = Ai^Bi et gi = Ai Bi Ceci est obtenu en imposant NPO = NP 3 = NG O = NG 1 = NG 2 = O et N Pl = NP 2 = NG 3 = 1 (formules 1 et 2) pour chacune de ces cellules 100 à 115; 117 à 132 Dans ces conditions, on sélectionne le premier mode de fonctionnement de l'opérateur 10 en commandant la cellule de sélection 116 de façon que sa première combinaison logique p 16 soit égale à 1 et que sa deuxième combinaison logique g 16 soit égale à 0, et on sélectionne le deuxième mode de fonctionnement de l'opérateur 10 en commandant la cellule de sélection 116 de façon que ses combinaisons logiques p 16, g 16 soient égales à 0. La sélection entre les deux modes de fonctionnement peut alors s'effectuer, par exemple, en imposant soit NPO = N Pl = NP 2 = NP 3 = 1 et NG O = NG 1 = NG 2 = NG 3 = 0 pour la cellule de sélection 116 dans le premier mode, soit NPO = N Pl = NP 2 = NP 3 = O et NG O = NG 1 = NG 2 = NG 3 = O pour la cellule de sélection 116 dans le deuxième mode. Mais lorsque l'opérateur 10 effectue des additions, il est préférable de commander en outre la cellule de sélection 116 de façon que p 16 = A 16 ^B 16 (NPO = NP 3 = 0, N Pl = NP 2 = 1) et que g 16 = A 16 B 16 (NG O = NG 1 = NG 2 = 0, NG 3 = 1) On sélectionne alors le premier mode de fonctionnement de l'opérateur 10 en affectant des valeurs inverses l'une de l'autre aux deux bits A 16, B 16 des opérandes à N bits, et on sélectionne le deuxième mode de fonctionnement de l'opérateur 10 en affectant des valeurs nulles aux deux bits A 16, B 16 des opérandes à N bits Ceci permet d'adresser les mêmes signaux binaires de commande NPO à NP 3, NG O à NG 3 aux N cellules du circuit de préconditionnement 11 Dans le deuxième mode de fonctionnement, la valeur du bit 516 du résultat à N bits s'interprète alors comme étant la retenue sortante de l'addition effectuée sur les deux nombres à n bits A 15 A 14 AO et B 15 B 14 BO, etla valeur du bit de retenue sortante C 32 = Cout s'interprète comme étant la retenue sortante de l'addition effectuée sur les deux nombres à m bits A 32 A 31 A 17 et B 32 B 31 B 17 Le bit de retenue entrante Cin adressé au générateur de retenues 12 représente la retenue qui vient s'ajouter, soit au résultat sur N-1 bits 532 531 517 515 514 50 dans le premier mode de fonctionnement, soit au résultat sur N bits 515 514 50 fourni au registre de sortie 5 dans le deuxième mode de fonctionnement Pour que l'opérateur 10 effectue des additions dans son deuxième mode de fonctionnement en ajoutant en outre un deuxième bit de retenue entrante C 2 à l'addition effectuée sur les deux nombres A 32 A 31 A 17, B 32 B 31 B 17 présentés dans les registres d'entrée à m bits 3, 4, on affecte des valeurs égales à celle de ce deuxième bit de retenue entrante C 2 aux deux bits A 16 et B 16. Pour que l'opérateur 10 effectue des soustractions (du type A B), chacune des cellules à 115; 117 à 132 du circuit de préconditionnement 11 autres que la cellule de sélection 116 est commandée de façon que ses combinaisons logiques pi,gi soient telles que pi = Ai-N Bi et gi = Ai N Bi Ceci est obtenu en imposant N Pl =NP 2 = NGO = NG 1 = NG 3 = O et NPO = NP 3 = NG 2 = 1 (formules 1 et 2) pour chacune de ces cellules 100 à 115; 117 à 132 Dans ces conditions, on sélectionne le premier mode de fonctionnement de l'opérateur 10 en commandant la cellule de sélection 116 de façon que sa première combinaison logique p 16 soit égale à 1 et que sa deuxième combinaison logique g 16 soit égale à O et en forçant le bit de retenue entrante Cin à 1, et on sélectionne le deuxième mode de fonctionnement de l'opérateur 10 en commandant la cellule de sélection 116 de façon que sa première combinaison logique p 16 soit égale à O et que sa deuxième combinaison logique g 16 soit égale à 1, Cin restant forcée à 1. La sélection entre les deux modes de fonctionnement peut alors s'effectuer, par exemple, en imposant soit NPO = N Pl = NP 2 = NP 3 = 1 et NGO = NG 1 = NG 2 = NG 3 = O pour la cellule de sélection 116 dans le premier mode, soit NPO = N Pl = NP 2 = NP 3 = O et NGO = NG 1 = NG 2 = NG 3 = 1 pour la cellule de sélection 116 dans le deuxième mode. Mais comme dans le cas de l'addition, on préfère généralement que, lorsque l'opérateur 10 effectue des soustractions, la cellule de sélection 116 reçoive des signaux binaires de commande NPO à NP 3, NGO à NG 3 identiques à ceux adressés aux autres cellules 100 à 115, 117 à 132 du circuit de préconditionnement 11 On sélectionne alors le premier mode de fonctionnement de l'opérateur 10 en affectant des valeurs identiques aux deux bits A 16 et B 16 des opérandes à N bits, et on sélectionne le deuxième mode de fonctionnement de l'opérateur 10 en affectant des valeurs 1 et O respectivement aux deux bits A 16 et B 16 des opérandes à N bits Dans le deuxième mode de fonctionnement, la valeur du bit 516 du résultat à N bits s'interprète alors comme étant la retenue sortante de la soustraction effectuée entre les deux nombres à N bits A 15 A 14 AO et B 15 B 14 BO, et la valeur du bit de retenue sortante C 32 = Cout s'interprète comme étant la retenue sortante de la soustraction effectuée entre les deux nombres à m bits A 32 A 31 A 17 et B 32 B 31 B 17. Dans son deuxième mode de fonctionnement, on peut en outre commander l'opérateur 10 pour qu'il effectue des opérations différentes sur les nombres à N bits présentés dans les registres d'entrée 1, 2 et sur les nombres à m bits présentés dans les registres d'entrée à m bits 3, 4. Ainsi, l'opérateur 10 peut être commandé pour effectuer, dans son deuxième mode de fonctionnement, une addition entre les deux nombres A 15 A 14 AO, B 15 B 14 BO présentés dans les registres d'entrée à N bits 1, 2 et une soustraction entre les deux nombres A 32 A 31 A 17, B 32 B 31 B 17 présentés dans les registres d'entrée à m bits 3, 4 On commande alors les cellules 100 à 115 du circuit de préconditionnement 11 de façon que leurs combinaisons logiques pi, gi soient telles que pi = Ai^Bi et gi = Ai Bi (NPO = NP 3 = NG O = NG 1 = NG 2 = 0,r N Pl = NP 2 = NG 3 = 1), on commande les cellules 117 à 132 du circuit de préconditionnement 11 de façon que leurs combinaisons logiques pi,gi soient telles que pi = Ai^N Bi et gi = Ai N Bi (NPO = NP 3 = NG 2 = 1, N Pl = NP 2 = NG O = NG 1 = NG 3 = 0) et on commande la cellule de sélection 116 de façon que sa première combinaison logique p 16 soit égale à zéro (par exemple NPO = N Pl = NP 2 = NP 3 = 0) et que sa deuxième combinaison logique g 16 soit égale à 1 (par exemple NG O = NG 1 = NG 2 = NG 3 = 1). De façon semblable, l'opérateur 10 peut être commandé pour effectuer, dans son deuxième mode de fonctionnement, une soustraction entre les deux nombres A 15 A 14 A 0, B 15 B 14 B O présentés dans les registres d'entrée à N bits 1, 2 et une addition entre les deux nombres A 32 A 31 A 17, B 32 B 31 B 17 présentés dans les registres d'entrée à m bits 3, 4 On commande alors les cellules 100 à 115 du circuit de préconditionnement 11 de façon que leurs combinaisons logiques pi,gi soient telles que pi = Ai^N Bi et gi = Ai N Bi (NPO = NP 3 = NG 2 = 1, N Pl = NP 2 = NG O = NG 1 = NG 3 = 0) et en forçant le bit de retenue entrante Cin à 1, on commande les cellules 117 à 132 du circuit de préconditionnement 11 de façon que leurs combinaisons logiques p 17 à p 32 soient telles que pi =Ai^Bi et gi =Ai Bi (NPO = NP 3 = NG O = NG 1 = NG 2 = 0, N Pl = NP 2 = NG 3 = 1), et on commande la cellule de sélection 116 de façon que ses combinaisons logiques p 16, g 16 soient égales à O (par exemple NPO = N Pl = NP 2 = NP 3 = NG O = NG 1 = NG 2 = NG 3 = 0). L'opérateur 10 peut également être commandé pour effectuer des opérations logiques entre des bits individuels du premier opérande à N bits A 32 A 31 A O et des bits individuels correspondants du deuxième opérande à N bits B 32 B 31 B O L'unité arithmétique constitue alors une unité arithmétique et logique (UAL) Pour cela, on commande les N cellules 100 à 132 du circuit de préconditionnement 11 de façon que leurs deuxièmes combinaisons logiques g O à g 32 soient toutes égales à une valeur prédéterminée, qu'on affecte aussi à Cin. Par exemple l'opérateur 10 peut effectuer les opérations logiques suivantes entre des bits correspondants des opérandes à N bits: ET (Si = Ai Bi pour i différent de 16) avec gi = g 16 = Cin = O (NG O = NG 1 = NG 2 = NG 3 = 0), pi = Ai Bi (NPO = N Pl = NP 2 = 0, NP 3 = 1) et p 16 indifférent; OU (Si = Ai+Bi pour i différent de 16) avec gi = g 16 = Cin = 1 (NG O = NG 1 = NG 2 = NG 3 = 1), pi = N Ai N Bi (NPO = 1, N Pl = NP 2 = NP 3 = 0) et p 16 indifférent; et OU exclusif (Si = Ai^Bi pour i différent de 16) avec gi = g 16 = Cin = O (NG O = NG 1 = NG 2 = NG 3 = 0), pi = Ai^Bi (NPO = NP 3 = 0, N Pl = NP 2 = 1) et p 16 indifférent. Bien qu'on ait décrit l'invention en référence à un exemple de réalisation préféré, on comprendra que cet exemple n'est pas limitatif et que diverses variantes peuvent lui être apportées sans sortir du cadre de l'invention. Ainsi, on a décrit l'invention dans le cas préféré d'une UAL à N = 33 bits pouvant effectuer soit une opération sur 32 bits, soit deux opérations parallèles sur n = m = 16 bits, mais l'invention peut également s'appliquer avec N impair quelconque et N = m = (N-1)/2, voire avec N, N et m quelconques pourvu que N = N + 1 + ni. REVENDICATIONS 1 Procédé pour effectuer des calculs numériques au moyen d'un opérateur ( 10) adapté pour recevoir deux opérandes à N bits (A 32 A 31 A 0, B 32 B 31 B 0) et produire un résultat à N bits ( 532 531 50), l'opérateur ( 10) comportant un circuit de préconditionnement ( 11), un générateur de retenues ( 12) et un circuit de sommation ( 13) montés en cascade, dans lequel le circuit de préconditionnement ( 11) comprend N cellules ( 100 à 132) montées en parallèle, chacune de ces N cellules recevant deux bits de même rang (A 0,B O à A 32, B 32) des deux opérandes à N bits et produisant des première et deuxième combinaisons logiques (p 0,g O à p 32, g 32) de ces deux bits de même rang, dans lequel le générateur de retenues ( 12) reçoit les combinaisons logiques issues du circuit de préconditionnement et un bit de retenue entrante (Cin) et calcule N bits de retenue (C O à C 32), et dans lequel le circuit de sommation ( 13) comprend N additionneurs élémentaires ( 200 à 232) montés en parallèle, chacun de ces N additionneurs élémentaires recevant une des premières combinaisons logiques (p O à p 32) issue d'une cellule correspondante du circuit de préconditionnement et un des bits de retenue (Cin, CO à C 31) issu du générateur de retenues et produisant l'un des bits (SO à 532) du résultat à N bits en effectuant une opération logique OU exclusif entre cette première combinaison logique (p O à p 32) et ce bit de retenue (Cin, CO à C 31), caractérisé en ce qu'on utilise une des N cellules du circuit de préconditionnement ( 11) comme cellule de sélection ( 116) pour commander sélectivement deux modes de fonctionnement de l'opérateur ( 10), à savoir un premier mode de fonctionnement dans lequel le nombre à N-1 bits ( 532 531 817 515 514 80) constitué par les bits du résultat à N bits sauf le bit ( 516) dont le rang correspond à celui de la cellule de sélection ( 116) est le résultat d'une opération effectuée sur les deux nombres à N-1 bits (A 32 A 31 A 17 A 15 A 14 A 0, B 32 B 31 B 17 B 15 B 14 B 0) constitués chacun par les bits d'un des opérandes à N bits sauf le bit (A 16, B 16) dont le rang correspond à celui de la cellule de sélection ( 116), et un deuxième mode de fonctionnement dans lequel les deux nombres ( 515 514 50, 532 531 517) constitués respectivement par les bits du résultat à N bits dont le rang est inférieur à celui de la cellule de sélection ( 116) et par les bits du résultat à N bits dont le rang est supérieur à celui de la cellule de sélection ( 116) sont les résultats de deux opérations effectuées en parallèle respectivement sur les deux nombres (A 15 A 14 AO, B 15 B 14 BO) constitués chacun par les bits d'un des opérandes à N bits dont le rang est inférieur à celui de la cellule de sélection ( 116) et sur les deux nombres (A 32 A 31 A 17, B 32 B 31 B 17) constitués chacun par les bits d'un des opérandes à N bits dont le rang est supérieur à celui de la cellule de sélection ( 116). 2 Procédé conforme à la revendication 1, caractérisé en ce que N est impair et la cellule de sélection ( 116) est la cellule de rang (N-1)/2 du circuit de préconditionnement ( 11). 3 Procédé conforme à la revendication 2, dans lequel N = 33. 4 Procédé conforme à l'une des revendications 1 à 3, caractérisé en ce que, pour que l'opérateur ( 10) effectue des additions, on commande au moins chacune des cellules ( 100 à 115; 117 à 132) du circuit de préconditionnement ( 11) autres que la cellule de sélection ( 116) de façon que sa première combinaison logique (p O à p 15; p 17 à p 32) soit obtenue par une opération logique OU exclusif entre les deux bits de rang correspondant (AO, BO à A 15, B 15; A 17, B 17 à A 32, B 32) des deux opérandes à N bits et que sa deuxième combinaison logique (g O à gi 5; g 17 à g 32) soit obtenue par une opération logique ET entre les deux bits de rang correspondant (AO, BO à A 15, B 15; A 17, B 17 à A 32, B 32) des deux opérandes à N bits, on sélectionne le premier mode de fonctionnement de l'opérateur ( 10) en commandant la cellule de sélection ( 116) de façon que sa première combinaison logique (p 16) soit égale à 1 et que sa deuxième combinaison logique (g 16) soit égale à 0, et on sélectionne le deuxième mode de fonctionnement de l'opérateur ( 10) en commandant la cellule de sélection ( 116) de façon que ses combinaisons logiques (p 16, G 16) soient égales à 0. Procédé conforme à la revendication 4, caractérisé en ce que, pour que l'opérateur ( 10) effectue des additions, on commande en outre la cellule de sélection ( 116) de façon que sa première combinaison logique (p 16) soit obtenue par une opération logique OU exclusif entre les deux bits de rang correspondant (A 16, B 16) des deux opérandes à N bits et que sa deuxième combinaison logique (g 16) soit obtenue par une opération logique ET entre les deux bits de rang correspondant (A 16, B 16) des deux opérandes à N bits, on sélectionne le premier mode de fonctionnement de l'opérateur ( 10) en affectant des valeurs inverses l'une de l'autre aux deux bits (A 16, B 16) des opérandes à N bits ayant le même rang que la cellule de sélection ( 116), et on sélectionne le deuxième mode de fonctionnement de l'opérateur ( 10) en affectant des valeurs nulles aux deux bits (A 16, B 16) des opérandes à N bits ayant le même rang que la cellule de sélection ( 116). 6 Procédé conforme à la revendication 5, caractérisé en ce que, pour que l'opérateur ( 10) effectue des additions dans son deuxième mode de fonctionnement en ajoutant un deuxième bit de retenue entrante (C 2) à l'addition effectuée sur les deux nombres (A 32 A 31 A 17, B 32 B 31 B 17) constitués chacun par les bits d'un des opérandes à N bits dont le rang est supérieur à celui de la cellule de sélection ( 116), on affecte des valeurs égales à celle de ce deuxième bit de retenue entrante (C 2) aux deux bits (A 16, B 16) des opérandes à N bits ayant le même rang que la cellule de sélection ( 116). 7 Procédé conforme à l'une des revendications 1 à 6, caractérisé en ce que, pour que l'opérateur ( 10) effectue des soustractions, on commande au moins chacune des cellules ( 100 à 115; 117 à 132) du circuit de préconditionnement ( 11) autres que la cellule de sélection ( 116) de façon que sa première combinaison logique (p O à p 15; p 17 à p 32) soit obtenue par une opération logique OU exclusif entre le bit de rang correspondant (AO à A 15; A 17 à A 32) d'un premier opérande à N bits et l'inverse du bit de rang correspondant (BO à B 15; B 17 à B 32) du deuxième opérande à N bits et que sa deuxième combinaison logique (g O à g 15; g 17 à g 32) soit obtenue par une opération logique ET entre le bit de rang correspondant (AO à A 15; A 17 à A 32) du premier opérande à N bits et l'inverse du bit de rang correspondant (BO à B 15; B 17 à B 32) du deuxième opérande à N bits, on sélectionne le premier mode de fonctionnement de l'opérateur ( 10) en commandant la cellule de sélection ( 116) de façon que sa première combinaison logique (p 16) soit égale à 1 et que sa deuxième combinaison logique (g 16) soit égale à O et en forçant le bit de retenue entrante (Cin) à 1, et on sélectionne le deuxième mode de fonctionnement de l'opérateur ( 10) en commandant la cellule de sélection ( 116) de façon que sa première combinaison logique (p 16) soit égale à O et que sa deuxième combinaison logique (g 16) soit égale à 1, le bit de retenue entrante (Cin) restant forcé à 1. 8 Procédé conforme à la revendication 7, caractérisé en ce que, pour que l'opérateur ( 10) effectue des soustractions, on commande en outre la cellule de sélection ( 116) de façon que sa première combinaison logique (p 16) soit obtenue par une opération logique OU exclusif entre le bit de rang correspondant (A 16) du premier opérande à N bits et l'inverse du bit de rang correspondant (B 16) du deuxième opérande à N bits et que sa deuxième combinaison logique (g 16) soit obtenue par une opération logique ET entre le bit de rang correspondant (A 16) du premier opérande à N bits et l'inverse du bit de rang correspondant (B 16) du deuxième opérande à N bits, on sélectionne le premier mode de fonctionnement de l'opérateur ( 10) en affectant des valeurs identiques aux deux bits (A 16, B 16) des opérandes à N bits ayant le même rang que la cellule de sélection ( 116), et on sélectionne le deuxième mode de fonctionnement de l'opérateur ( 10) en affectant respectivement les valeurs 1 et O aux deux bits (A 16, B 16) des opérandes à N bits ayant le même rang que la cellule de sélection ( 116). 9 Procédé conforme à l'une des revendications 1 à 8, caractérisé en ce que, pour que l'opérateur ( 10) effectue, dans son deuxième mode de fonctionnement, une addition entre les deux nombres (AI 5 A 14 AO, B 15 B 14 BO) constitués chacun par les bits d'un des opérandes à N bits dont le rang est inférieur à celui de la cellule de sélection ( 116) et une soustraction entre les deux nombres (A 32 A 31 A 17, B 32 B 31 B 17) constitués chacun par les bits d'un des opérandes à N bits dont le rang est supérieur à celui de la cellule de sélection ( 116), on commande chacune des cellules ( 100 à 115) du circuit de préconditionnement ( 11) dont le rang est inférieur à celui de la cellule de sélection ( 116) de façon que sa première combinaison logique (p O à pi 5) soit obtenue par une opération logique OU exclusif entre les deux bits de rang correspondant (AO, BO à A 15, B 15) des deux opérandes à N bits et que sa deuxième combinaison logique (g O à g 15) soit obtenue par une opération logique ET entre les deux bits de rang correspondant (AO, BO à A 15, B 15) des deux opérandes à N bits, on commande chacune des cellules ( 117 à 132) du circuit de préconditionnement ( 11) dont le rang est supérieur à celui de la cellule de sélection ( 116) de façon que sa première combinaison logique (p 17 à p 32) soit obtenue par une opération logique OU exclusif entre le bit de rang correspondant (A 17 à A 32) d'un premier opérande à N bit et l'inverse du bit de rang correspondant (B 17 à B 32) du deuxième opérande à N bits et que sa deuxième combinaison logique (g 17 à g 32) soit obtenue par une opération logique ET entre le bit de rang correspondant (A 17 à A 32) du premier opérande à N bits et l'inverse du bit de rang correspondant (B 17 à B 32) du deuxième opérande à N bits, et on commande la cellule de sélection ( 116) de façon que sa première combinaison logique (p 16) soit égale à zéro et que sa deuxième combinaison logique (gl 6) soit égale à 1. Procédé conforme à l'une des revendications 1 à 9, caractérisé en ce que pour que l'opérateur ( 10) effectue, dans son deuxième mode de fonctionnement, une soustraction entre les deux nombres (A 15 A 14 AO, B 15 B 14 B 0) constitués chacun par les bits d'un des opérandes à N bits dont le rang est inférieur à celui de la cellule de sélection ( 116) et une addition entre les deux nombres (A 32 A 31 A 17, B 32 B 31 B 17) constitués chacun par les bits d'un des opérandes à N bits dont le rang est supérieur à celui de la cellule de sélection ( 116), on commande chacune des cellules ( 100 à 115) du circuit de préconditionnement ( 11) dont le rang est inférieur à celui de la cellule de sélection ( 116) de façon que sa première combinaison logique (p O à p 15) soit obtenue par une opération logique OU exclusif entre le bit de rang correspondant (AO à A 15) d'un premier opérande à N bits et l'inverse du bit de rang correspondant (BO à B 15) du deuxième opérande à N bits et que sa deuxième combinaison logique (g O à g 15) soit obtenue par une opération logique ET entre le bit de rang correspondant (AO à A 15) du premier opérande à N bits et l'inverse du bit de rang correspondant (BO à B 15) du deuxième opérande à N bits, on commande chacune des cellules ( 117 à 132) du circuit de préconditionnement ( 11) dont le rang est supérieur à celui de la cellule de sélection ( 116) de façon que sa première combinaison logique (p 17 à p 32) soit obtenue par une opération logique OU exclusif entre les deux bits de rang correspondant (A 17, B 17 à A 32, B 32) des deux opérandes à N bits et que sa deuxième combinaison logique (g 17 à g 32) soit obtenue par une opération logique ET entre les deux bits de rang correspondant (A 17, B 17 à A 32, B 32) des opérandes à N bits, et on commande la cellule de sélection ( 116) de façon que ses combinaisons logiques (p 16, g 16) soient égales à 0. 11 Procédé conforme à l'une des revendications 1 à 10, caractérisé en ce que, pour que l'opérateur ( 10) ettectue des opérations logiques entre les bits individuels d'un premier opérande à N bits et les bits individuels du deuxième opérande à N bits, on commande les cellules ( 100 à 132) du circuit de préconditionnement ( 11) de façon que leurs deuxièmes combinaisons logiques (go à g 32) soient toutes égales à une valeur prédéterminée qu'on affecte aussi au bit de retenue entrante (Cin), les bits de retenue (CO à C 32) produits par le générateur de retenues ( 12) ayant alors tous également cette valeur prédéterminée. 12 Unité arithmétique, comprenant un opérateur ( 10) adapté pour recevoir deux opérandes à N bits (A 32 A 31 A 0, B 32 B 31 B 0) et produire un résultat à N bits ( 532 531 50), l'opérateur ( 10) comportant un circuit de préconditionnement ( 11), un générateur de retenues ( 12) et un circuit de sommation ( 13) montés en cascade, dans laquelle le circuit de préconditionnement ( 11) comprend N cellules ( 100 à 132) montées en parallèle, chacune de ces N cellules recevant deux bits de même rang (AO,B O à A 32, B 32) des deux opérandes à N bits et produisant des première et deuxième combinaisons logiques (p O,g O à p 32, g 32) de ces deux bits de même rang, dans laquelle le générateur de retenues ( 12) reçoit les combinaisons logiques issues du circuit de préconditionnement et un bit de retenue entrante (Cin) et calcule N bits de retenue (CO à C 32), et dans laquelle le circuit de sommation ( 13) comprend N additionneurs élémentaires ( 200 à 232) montés en parallèle, chacun de ces N additionneurs élémentaires recevant une des premières combinaisons logiques (p O à p 32) issue d'une cellule correspondante du circuit de préconditionnement et un des bits de retenue (Cin, CO à C 31) issu du générateur de retenues et produisant l'un des bits ( 50 à 532) du résultat à N bits en effectuant une opération logique OU exclusif entre cette première combinaison logique (p O à p 32) et ce bit de retenue (Cin, CO à C 31), caractérisée en ce que, N et mni désignant des nombres entiers tels que N + 1 + m = N, les N premiers bits (A O à A 15, B O à B 15) des deux opérandes à N bits sont fournis aux cellules correspondantes ( 100 à 115) du circuit de préconditionnement ( 11) par l'intermédiaire de deux registres d'entrée à N bits ( 1, 2), les m derniers bits (A 17 à A 32, B 17 à B 32) des deux opérandes à N bits sont fournis aux cellules correspondantes ( 117 à 132) du circuit de préconditionnement ( 11) par l'intermédiaire de deux registres d'entrée à m bits ( 3, 4), les N premiers bits (SO à 515) du résultat à N bits sont adressés à un registre de sortie à N bits ( 5) par les additionneurs élémentaires correspondants ( 200 à 215) du circuit de sommation ( 13), et les m derniers bits ( 517 à 532) du résultat à N bits sont adressés à un registre de sortie à m bits ( 6) par les additionneurs élémentaires correspondants ( 217 à 232) du circuit de sommation ( 13), et en ce que la (n+l)-ième cellule du circuit de préconditionnement ( 11) est une cellule de sélection ( 116) pouvant commander sélectivement deux modes de fonctionnement de l'opérateur ( 10), à savoir un premier mode de fonctionnement dans lequel le nombre à n + m = N-1 bits ( 532 531 517 515 514 50) constitué par la réunion des bits des deux registres de sortie ( 5, 6) est le résultat d'une opération effectuée sur les deux nombres à N + m = N-1 bits (A 32 A 31 A 17 A 15 A 14 A 0, B 32 B 31 B 17 B 15 B 14 B 0) constitués chacun par la réunion des bits d'un registre d'entrée à N bits ( 1, 2) et des bits d'un registre d'entrée à m bits ( 3, 4), et un deuxième mode de fonctionnement dans lequel les deux nombres ( 515 514 50, 532 531 517) constitués respectivement par les bits du registre de sortie à N bits ( 5) et par les bits du registre de sortie à m bits ( 6) sont les résultats de deux opérations effectuées en parallèle respectivement sur les deux nombres (A 15 A 14 A 0, B 15 B 14 B 0) constitués chacun par les bits d'un des deux registres d'entrée à N bits ( 1, 2) et sur les deux nombres (A 32 A 31 A 17, B 32 B 31 B 17) constitués chacun par les bits d'un des deux registres d'entrée à m bits ( 3, 4). 13 Unité arithmétique conforme à la revendication 12, caractérisée en ce que N est impair et n = m = (N 1)/2. 14 Unité arithmétique contorme à la revendication 13, dans laquelle N = 33.