FR 2693057 A1 19931231 FR 9307854 A 19930628 La présente invention se rapporte à un circuit intégré à semi- conducteurs utilisant des techniques Bi CMOS pour fabriquer un transistor MOS (métal oxyde semi-conducteur) et un transistor bipolaire sur la même pastille et, plus particulièrement, à un circuit logique à semi-conducteurs approprié à un fonctionnement très rapide. La figure 31 montre un circuit sélecteur typique de l'art antérieur tel que décrit par Neil H E Weste, Kamran Eshraghian "Principles of CMOS VLSI Design" voir page 202 Sur la figure 31, M Pl à MP 6 désignent des transistors PMOS, MN 1 à MN 6 désignent des transistors NMOS; V Il désigne une première borne d'entrée; VI 2 désigne une deuxième borne d'entrée; VI 3 désigne une troisième borne d'entrée; VI 4 désigne une quatrième borne d'entrée; VOUT 1 désigne une première borne de sortie; VDD désigne une première alimentation en courant à 5,0 V; GND désigne une seconde alimentation en courant à O V; et CLI désigne une première capacité de charge. Les transistors M Pl et MN 1 forment un premier circuit inverseur INVI et les transistors MP 2 et MN 2 forment un second circuit inverseur l NV 2 Les premier et second circuits inverseurs INVI et INV 2 servent de circuit tampon pour le signal introduit à la borne d'entrée VII De même, les transistors MP 3 et MN 3 forment un troisième circuit inverseur INV 3 et les transistors MP 4 et MN 4 forment un quatrième circuit inverseur INV 4 Les troisième et quatrième circuits inverseurs INV 3 et INV 4 servent de circuit tampon pour un signal introduit à la borne d'entrée V 12 Les transistors PMOS MP 5, MP 6 et les transistors NMOS MN 5, MN 6 forment un circuit de transistor de passage P Tl. On décrira ci-dessous le fonctionnement du circuit sélecteur de la figure 31 Un signal au niveau haut produit une tension de 5,0 V et un signal au niveau bas produit une tension de 0 V Le seuil entre les niveaux logiques haut et bas est de 2,5 V Le signal inversé par rapport à celui appliqué à la troisième borne d'entrée Vi 3 est appliqué à la quatrième borne d'entrée VI 4 Le transistor PMOS dont la tension de seuil est de -0,5 V devient passant quand la tension à son électrode de porte est plus faible que celle de son électrode de source de 0,5 V ou plus Le transistor NMOS qui a une tension de seuil de 0,5 V devient passant quand la tension à son électrode de porte est plus importante que celle à son électrode de source de 0,5 V ou plus Quand un signal au niveau bas est appliqué à la troisième borne d'entrée VI 3, le troisième NMOS MN 5 devient non passant et le transistor PMOS MP 5 devient non passant car un signal au niveau haut est appliqué à la quatrième borne d'entrée VI 4 tandis que le transistor PMOS MP 6 et le transistor NMOS MN 6 deviennent passants A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 2, le transistor PMOS MP 3 devient non passant et le transistor NMOS NM 3 devient passant, donc le circuit inverseur INV 3 émet un signal au niveau bas Comme l'entrée du circuit inverseur INV 4 est au niveau bas, le transistor NMOS MN 4 devient non passant et le transistor PMOS MP 4 devient passant, donc la capacité de charge CL 1 à la borne de sortie VOU Tl se charge à la tension d'alimentation VDD ( 5,0 V) par le transistor PMOS MP 6 et le transistor NMOS MN 6 Ainsi, la borne de sortie VOUT 1 est au niveau haut Si, un signal au niveau bas est appliqué à la borne d'entrée VI 2, le transistor PMOS MP 3 devient passant et le transistor NMOS MN 3 devient non passant, donc le circuit inverseur INV 3 émet un signal au niveau haut Comme l'entrée du circuit inverseur INV 4 est au niveau haut, le transistor NMOS MN 4 devient passant et le transistor PMOS MP 4 devient non passant, donc la capacité de charge CL 1 de la borne de sortie VOUT 1 se décharge à la tension GND ( O V) par le transistor PMOS MP 6 et le transistor NMOS MN 6 Ainsi, la borne de sortie VOUT 1 se trouve au niveau bas. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, le transistor NMOS MN 5 devient passant, et le transistor PMOS MP 5 devient passant car un signal au niveau bas est appliqué à la quatrième borne d'entrée VI 4 tandis que le transistor PMOS MP 6 et le transistor NMOS MN 6 deviennent non passants A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Ii, le transistor PMOS M Pl devient non passant et le transistor NMOS MN 1 devient passant donc le circuit inverseur INV 1 émet un signal au niveau bas Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor NMOS MN 2 devient non passant et le transistor PMOS MP 2 devient passant, donc la capacité de charge CL 1 de la borne de sortie VOUT 1 se charge à la tension d'alimentation VDD ( 5,0 V) par le transistor PMOS MP 5 et le transistor NMOS MN 5 Ainsi, la borne de sortie VOUT 1 est au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée VI 1, le transistor PMOS M Pl devient passant et le transistor MNOS MN 1 devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor NMOS MN 2 devient passant et le transistor PMOS MP 2 devient non passant, donc la capacité de charge CL 1 de la borne de sortie VOUT 1 se décharge à la tension GND (O V) par le transistor PMOS MP 5 et le transistor MNOS MN 5 Ainsi, la borne de sortie VOUT 1 est au niveau bas. Le circuit de la figure 31 est un circuit sélecteur à deux entrées qui répond au signal appliqué à la troisième borne d'entrée V 13 pour émettre sélectivement soit le signal appliqué à la borne d'entrée V Il ou le signal appliqué à la borne d'entrée VI 2 Des transistors répondant au signal appliqué à l'électrode de porte pour transmettre ou interrompre le signal appliqué à l'électrode de source (ou de drain) comme les transistors PMOS MP 5, MP 6 et les transistors NMOS MN 5, MN 6 sont appelés des transistors de passage. Dans le circuit intégré à semi-conducteurs conventionnel ayant l'agencement ci-dessus, le circuit inverseur INV 2 ou INV 4 charge et décharge la capacité de charge CL 1 par le circuit de transistors de passage PT 1 pour déterminer le niveau logique de la borne de sortie VOUT 1 La résistance à l'état passant du circuit inverseur INV 2 ou INV 4 et la résistance à l'état passant des transistors de passage MP 5, MP 6, MN 5, MN 6 formant le circuit des transistors de passage PT 1 sont connectées en série entre la première alimentation en courant VDD ou la seconde alimentation GND et la borne de sortie VOUTI. Cela provoque une grande résistance du trajet de charge et de décharge de la capacité de charge CL 1 et par suite, il faut du temps pour déterminer le niveau logique de la borne de sortie VOUT 1. Selon la présente invention, un circuit intégré à semi-conducteurs comprend: au moins un circuit de transistors de passage comportant un certain nombre de bornes d'entrée recevant différents signaux d'entrée, au moins une borne de commande recevant un signal de commande et un certain nombre de transistors à porte isolée, chacun ayant une première électrode, une deuxième électrode et une électrode de commande, les premières électrodes des transistors à porte isolée étant connectées aux bornes correspondantes d'entrée, les électrodes de commande des transistors à porte isolée étant connectées à la borne correspondante de commande, le circuit des transistors de passage répondant au signal de commande appliqué à la borne de commande pour émettre sélectivement l'un des signaux d'entrée donnés par les bornes d'entrée; et au moins un circuit d'attaque comportant une borne de sortie pour émettre un signal de sortie en réponse à la sortie du circuit de transistors de passage et au moins un transistor bipolaire ayant une électrode de commande connectée directement à toutes les deuxièmes électrodes des transistors à porte isolée, une première électrode connectée à un potentiel prédéterminé et une deuxième électrode connectée à la borne de sortie. Le circuit de transistors de passage émet sélectivement l'un des signaux d'entrée donnés par les diverses bornes d'entrée en réponse au signal de commande et l'électrode de commande du transistor bipolaire du circuit d'attaque reçoit directement le signal sélectionné Le transistor bipolaire répond au signal introduit pour devenir passant et permettre au courant de s'écouler de la première électrode connectée au potentiel prédéterminé à travers la deuxième électrode de manière que la borne de sortie soit établie au potentiel prédéterminé en une courte période de temps. Une grande force dentraînement du transistor bipolaire permet à la borne de sortie d'entrer au potentiel prédéterminé en une courte période de temps en réponse à un signal d'entrée choisi par le signal de commande parmi les divers signaux d'entrée introduits aux bornes d'entrée du circuit de transistors de passage On obtient un circuit logique qui fonctionne à des vitesses rapides. De préférence, le circuit d'attaque comprend de plus un transistor MNOS dont l'électrode de drain est connectée à la borne de sortie, dont l'électrode de source est connectée à un second potentiel plus faible que le potentiel prédéterminé et dont l'électrode de porte reçoit le signal logiquement inversé par rapport à un signal à la sortie des secondes électrodes des transistors à porte isolée et le transistor bipolaire du circuit d'attaque comporte un transistor bipolaire du type NPN dont l'électrode de collecteur est connectée au potentiel prédéterminé, l'électrode de base est connectée directement aux secondes électrodes des transistors à porte isolée et l'électrode d'émetteur est connectée à la borne de sortie. Le transistor NMOS du circuit d'attaque, dont l'électrode de commande reçoit le signal logiquement inversé par rapport au signal à la sortie des secondes électrodes des transistors à porte isolée, effectue l'opération passant/non passant à l'état inversé du transistor bipolaire du type NPN Ainsi, quand le transistor bipolaire du type NPN devient passant en réponse au signal introduit, le transistor NMOS devient non passant Cela permet au courant de s'écouler de la première électrode du transistor bipolaire NPN connectée au potentiel prédéterminé par la seconde électrode de manière que la borne de sortie soit établie au potentiel prédéterminé en une courte période de temps. Quand le transistor bipolaire NPN devient non passant, le transistor NMOS devient passant, donc la borne de sortie arrive au second potentiel. Une grande force d'entraînement du transistor bipolaire permet à la borne de sortie d'arriver au potentiel prédéterminé ou au second potentiel en une courte période de temps en réponse aux signaux d'entrée appliqués aux bornes d'entrée du circuit des transistors de passage Un circuit logique qui fonctionne à des vitesses rapides peut être obtenu. De préférence, le potentiel prédéterminé comporte un premier potentiel et un second potentiel plus bas que le premier potentiel; le au moins un transistor bipolaire comporte un certain nombre de transistors bipolaires; et les transistors bipolaires comprennent au moins un transistor bipolaire du type NPN dont le collecteur est connecté au premier potentiel, dont la base est connectée aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connecté à la borne de sortie et au moins un transistor bipolaire PNP dont le collecteur est connecté au second potentiel, dont la base est connectée aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connecté à la borne de sortie. Dans le circuit d'attaque, le transistor bipolaire NPN, en devenant passant en réponse au signal à la sortie des secondes électrodes des transistors à porte isolée du circuit des transistors de passage, établit la borne de sortie au premier potentiel en une courte période de temps De même, le transistor bipolaire PNP, en devenant passant en réponse au signal à la sortie des secondes électrodes des transistors à porte isolée du circuit des transistors de passage, établit la borne de sortie au second potentiel en une courte période de temps. Une force importante d'entraînement du transistor bipolaire permet à la borne de sortie d'entrer au premier ou second potentiel en une courte période de temps en réponse aux signaux d'entrée appliqués aux bornes d'entrée du circuit des transistors de passage Un circuit logique qui fonctionne à des vitesses rapides peut ainsi être obtenu. De préférence, le circuit d'attaque comporte de plus: un inverseur dont l'entrée est connectée aux secondes électrodes des transistors à porte isolée et un autre transistor bipolaire du même type de conductivité que le transistor bipolaire dont l'électrode de commande est connectée à une sortie de l'inverseur, une première électrode est connectée à la borne de sortie et une seconde électrode est connectée à un second potentiel différent du potentiel prédéterminé. Dans le circuit d'attaque, le transistor bipolaire, en devant passant en réponse au signal à la sortie des secondes électrodes des transistors à porte isolée du circuit des transistors de passage, établit la borne de sortie au potentiel prédéterminé en une courte période de temps De même, un autre transistor bipolaire, en devenant passant en réponse au signal à la sortie des secondes électrodes des transistors à porte isolée du circuit de transistors de passage, établir la borne de sortie au second potentiel en une courte période de temps. Une force importante d'entraînement des transistors bipolaires permet à la borne de sortie d'entrer au potentiel prédéterminé ou au second potentiel en une courte période de temps en réponse aux signaux d'entrée appliqués aux bornes d'entrée du circuit des transitors de passage Un circuit logique qui fonctionne à des vitesses rapides peut ainsi être obtenu. De préférence, le circuit intégré à semi-conducteurs comprend de plus un second circuit d'attaque comportant une seconde borne de sortie, et un transistor bipolaire ayant une électrode de commande recevant un signal logiquement différent du signal à la sortie du circuit des transistors de passage, une première électrode connectée au potentiel prédéterminé et une seconde électrode connectée à la seconde borne de sortie, le second circuit d'attaque répondant au signal introduit pour émettre un signal de sortie logiquement différent du signal à la sortie du circuit d'attaque. Le second circuit d'attaque reçoit le signal à un niveau logiquement différent de celui du signal à la sortie du circuit des transistors de passage, c'est- à-dire un signal au niveau bas si la sortie du circuit des transistors de passage est au niveau haut dans la logique binaire et inversement, pour émettre le signal de sortie à un niveau logiquement différent de celui du circuit d'attaque, en réponse au niveau logique du signal introduit. Une force importante d'entraînement du transistor bipolaire permet aux bornes de sortie des divers circuits d'attaque d'entrer au potentiel prédéterminé en une courte période de temps en réponse aux signaux d'entrée appliqués aux bornes d'entrée du circuit des transistors de passage Un circuit logique qui fonctionne à des vitesses rapides peut ainsi être obtenu. De préférence, le circuit dattaque comporte de plus un second transistor à porte isolée ayant une première électrode connectée au potentiel prédéterminé et une seconde électrode connectée à l'électrode de commande du transistor bipolaire, le second transistor à porte isolée devenant passant tandis que le transistor bipolaire devient passant pour établir l'électrode de commande du transistor bipolaire au potentiel prédéterminé. Le transistor bipolaire du circuit d'attaque devient passant en réponse au signal à la sortie des secondes électrodes des transistors à porte isolée du circuit des transistors de passage pour établir la borne de sortie au potentiel prédéterminé Dans certains cas, le potentiel prédéterminé ne peut être obtenu du fait de l'influence des transistors à porte isolée du circuit des transistors de passage Le transistor à porte isolée du circuit d'attaque élimine cette influence, donc la borne de sortie peut être établie au potentiel prédéterminé. Le circuit intégré à semi-conducteurs de la présente invention empêche l'influence de la tension de seuil produite par les transistors à porte isolée du circuit des transistors de passage Une grande force d'entraînement du transistor bipolaire permet à la borne de sortie d'entrer au potentiel prédéterminé en une courte période de temps en réponse aux signaux d&entrée appliqués aux bornes d'entrée du circuit des transistors de passage Un circuit logique qui fonctionne à des vitesses rapides peut ainsi être obtenu. De préférence, le circuit d'attaque comprend de plus: un second transistor à porte isolée dont la première électrode est connectée à un second potentiel différent du potentiel prédéterminé et la seconde électrode est connectée à l'électrode de commande du transistor bipolaire, le second transistor à porte isolée devenant passant tandis que le transistor bipolaire devient non passant pour établir l'électrode de commande du transistor bipolaire au second potentiel. Dans le circuits d'attaque, tandis que le transistor bipolaire devient non passant en réponse au signal à la sortie des secondes électrodes des transistors à porte isolée du circuit des transistors de passage, la borne de sortie peut être établie au second potentiel différent du potentiel prédéterminé Dans certains cas, le second potentiel ne peut être obtenu étant donné l'influence des transistors à porte isolée du circuit des transistors de passage Le transistor à porte isolée du circuit d'attaque élimine l'influence, donc la borne de sortie peut être établie au second potentiel. Le circuit intégré à semi-conducteurs de la présente invention empêche l'influence de la tension de seuil produite par les transistors à porte isolée du circuit des transistors de passage Une force importante d'entraînement du transistor bipolaire permet à la borne de sortie d'entrer au potentiel prédéterminé en une courte période de temps en réponse aux signaux d'entrée appliqués aux bornes d'entrée du circuit des transistors de passage Un circuit logique qui fonctionne à des vitesses rapides peut ainsi être obtenu. De préférence, le circuit d'attaque comprend de plus: un second transistor à porte isolée ayant une première électrode connectée à l'électrode de commande du transistor bipolaire, une électrode de commande connectée au potentiel prédéterminée et une seconde électrode connectée à la seconde électrode du transistor bipolaire. Le transistor à porte isolée du circuit d'attaque devient passant quand le transistor bipolaire devient passant L'électrode de commande et la seconde électrode du transistor bipolaire peuvent être établies au même potentiel Cela permet au potentiel et à la borne de sortie de s'approcher du potentiel prédéterminé. Le circuit intégré à semi- conducteurs de la présente invention permet d'éliminer l'influence de la tension basse-émetteur du transistor bipolaire Une force importante d'entraînement du transistor bipolaire permet à la borne de sortie d'entrer au potentiel prédéterminé en une courte période de temps en réponse aux signaux d'entrée appliqués aux bornes d'entrée du circuit des transistors de passage On obtient ainsi un circuit logique qui fonctionne à des vitesses rapide. De préférence, le circuit d'attaque comprend de plus: un moyen de chute de tension ayant une première extrémité connectée à l'électrode de commande du transistor bipolaire et une seconde extrémité connectée à la seconde électrode du transistor bipolaire. Le moyen de chute de tension du circuit d'attaque permet à l'électrode de commande et à la seconde électrode du transistor bipolaire d'entrer au même potentiel quand le transistor bipolaire devient passant L'influence de la tension basse-émetteur du transistor bipolaire est allégée et le potentiel à la borne de sortie peut s'approcher du potentiel prédéterminé. Le circuit intégré à semi-conducteurs de la présente invention permet d'éliminer l'influence de la tension basse-émetteur du transistor bipolaire Une force importante deentraînement du transistor bipolaire permet à la borne de sortie d'entrer au potentiel prédéterminé en une courte période de temps en réponse aux signaux d'entrée appliqués aux bornes d'entrée du circuit des transistors de passage Un circuit logique qui fonctionne à des vitesses rapides peut ainsi être obtenu. La présente invention a pour objet de procurer un circuit logique qui soit capable de charger et décharger rapidement une capacité de charge connectée à une borne de sortie pour fonctionner à des vitesses rapides dans un circuit intégré à semi-conducteurs. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: la figure 1 est un schéma d'un circuit sélecteur à deux entrées selon un premier mode de réalisation préféré de la présente invention; la figure 2 est un schéma d'un circuit sélecteur à deux entrées selon un deuxième mode de réalisation préféré de la présente invention; la figure 3 est un schéma d'un circuit sélecteur à deux entrées selon un troisième mode de réalisation préféré de la présente invention; la figure 4 est un schéma d'un circuit sélecteur à trois entrées selon un quatrième mode de réalisation préféré de la présente invention; la figure 5 est un schéma d'un circuit sélecteur à deux entrées selon un cinquième mode de réalisation préféré de la présente invention; la figure 6 est un schéma d'un circuit sélecteur à deux entrées selon un sixième mode de réalisation préféré de la présente invention; la figure 7 est un schéma d'un circuit sélecteur à deux entrées selon un septième mode de réalisation préféré de la présente invention; la figure 8 est un schéma d'un circuit sélecteur à deux entrées selon un huitième mode de réalisation préféré de la présente invention; la figure 9 est un schéma d'un circuit sélecteur à deux entrées selon un neuvième mode de réalisation préféré de la présente invention; la figure 10 est un schéma d'un circuit NON-OU exclusif selon un dixième mode de réalisation préféré de la présente invention; la figure 11 est un schéma d'un circuit NON-OU exclusif selon un onzième mode de réalisation préféré de la présente invention; la figure 12 est un schéma du circuit sélecteur à deux entrées selon un douzième mode de réalisation préféré de la présente invention; la figure 13 est un schéma d'un circuit sélecteur à deux entrées selon un treizième mode de réalisation préféré de la présente invention; la figure 14 est un schéma d'un circuit sélecteur à deux entrées selon un quatorzième mode de réalisation préféré de la présente invention; la figure 15 est un schéma d'un circuit sélecteur à deux entrées selon un quinzième mode de réalisation préféré de la présente invention; la figure 16 est un schéma d'un circuit sélecteur à deux entrées selon un seizième mode de réalisation préféré de la présente invention; la figure 17 est un schéma d'un circuit sélecteur à deux entrées selon un dix-septième mode de réalisation préféré de la présente invention; la figure 18 est un schéma d'un circuit sélecteur à deux entrées selon un dix-huitième mode de réalisation préféré de la présente invention; la figure 19 est un schéma d'un circuit sélecteur à deux entrées selon un dix- neuvième mode de réalisation préféré de la présente invention; la figure 20 est un schéma dun circuit sélecteur à deux entrées selon un vingtième mode de réalisation préféré de la présente invention; la figure 21 est un schéma d'un circuit sélecteur à deux entrées selon un vingt-unième mode de réalisation préféré de la présente invention; la figure 22 est un schéma dun circuit sélecteur à deux entrées selon un vingt-deuxième mode de réalisation préféré de la présente invention; la figure 23 est un schéma d'un circuit sélecteur à deux entrées selon un vingt-troisième mode de réalisation préféré de la présente invention; la figure 24 est un schéma dun circuit sélecteur à deux entrées selon un vingt-quatrième mode de réalisation préféré de la présente invention; la figure 25 est un schéma dun circuit sélecteur à deux entrées selon un vingt-cinquième mode de réalisation préféré de la présente invention; la figure 26 est un schéma dun circuit sélecteur à deux entrées selon un vingt-sixième mode de réalisation préféré de la présente invention; la figure 27 est un schéma d'un circuit NON-OU exclusif selon un vingt-septième mode de réalisation préféré de la présente invention; la figure 28 est un schéma d'un circuit NON-OU exclusif selon un vingt- huitième mode de réalisation préféré de la présente invention; la figure 29 est un schéma d'un circuit NON-OU exclusif selon un vingt-neuvième mode de réalisation préféré de la présente invention; la figure 30 est un schéma d'un circuit NON-OU exclusif selon un trentième mode de réalisation préféré de la présente invention; et la figure 31 est un schéma dun circuit sélecteur conventionnel à deux entrées. En se référant à la figure 1, un circuit intégré à semi-conducteurs selon un premier mode de réalisation préféré de la présente invention sera décrit ci- après La figure 1 est un schéma dun circuit sélecteur à deux entrées du premier mode de réalisation préféré de la présente invention Sur la figure 1, M Pl à MP 8 désignent des transistors PMOS; MN 1 à MN 9 désignent des transistors NMOS; BN 1 désigne un premier transistor bipolaire du type NPN; V Il désigne une première borne d'entrée; VI 2 désigne une deuxième borne dentrée; V 13 désigne un troisième borne d'entrée; V 14 désigne une quatrième borne dentrée; VOU Ti désigne une première borne de sortie; VDD désigne une première alimentation en courant à 5,0 V; GND désigne une seconde alimentation en courant à O V; et CLI désigne une première capacité de charge. Le transistor M Pl du type PMOS et le transistor MN 1 du type NMOS forment un premier circuit inverseur INVI et le transistor MP 2 du type PMOS et le transistor MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INV 1 et INV 2 servent de circuit tampon d'un signal introduit à la borne d'entrée VIL De même, le transistor MP 3 du type PMOS et le transistor MN 3 du type MNOS forment un troisième circuit inverseur INV 3 et le transistor MP 4 du type PMOS et le transistor MN 4 du type MNOS forment un quatrième circuit inverseur INV 4 Les troisième et quatrième circuits inverseurs INV 3 et INV 4 servent de circuit tampon d'un signal introduit à la borne d'entrée V 12 Les transistors MP 5, MP 6 du type PMOS et les transistors MN 5, MN 6 du type NMOS forment un circuit des transistors de passage PT 1 et les transistors MP 7, MP 8 du type PMOS et les transistors MN 7, MN 8 du type NMOS formentun circuit transistor de passage PT 2 Le transistor bipolaire BN 1 du type NPN et le transistor MN 9 du type NMOS forment un circuit d'attaque Le drain ou la source des transistors NM 5, NM 6 du type NMOS et des transistors MP 5, MP 6 du type PMOS du circuit des transistors de passage PT 1 est connecté à la base du transistor bipolaire BN 1 du type NPN du circuit d'attaque. On décrira ci-dessous le fonctionnement du circuit sélecteur à deux entrées de la figure 1 Un signal à un niveau haut produit une tension de 5,0 V et un signal à un niveau bas produit une tension de O V Le seuil entre les signaux logiques haut et bas est de 2,5 V Un signal inversé par rapport à celui appliqué à la troisième borne d'entrée VI 3 est appliqué à la quatrième borne d'entrée V 14. Les transistors M Pl à MP 8 du type PMOS qui ont une tension de seuil de -0,5 V deviennent passants quand la tension à leur électrode de porte est plus faible que celle à leur électrode de source de 0,5 V ou plus Les transistors MN 1 à MN 9 du type MNOS qui ont à une tension de seuil de 0,5 V deviennent passants quand la tension à leur électrode de porte est plus haute que celle à leur électrode de source de 0,5 V ou plus Le transitor bipolaire BN 1 du type NPN devient passant quand la tension à sa base est plus haute que celle à son émetteur de 0,8 V ou plus. Quand un signal au niveau bas est appliqué à la troisième borne d'entrée V 13, les transistors MN 5 et MN 7 du type NMOS deviennent non passants et les transistors MP 5 et MP 7 du type PMOS deviennent non passants car un signal au niveau haut est appliqué à la quatrième borne d'entrée V 14 tandis que les transistors MP 6, MP 8 du type PMOS et les transistors MN 6, MN 8 du type NMPS deviennent passants. A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 2, le transistor MP 3 du type PMOS devient non passant et le transistor MN 3 1 i du type NMOS devient passant, donc le circuit inverseur INV 3 émet un signal au niveau bas Alors, l'électrode de porte du transistor MN 9 du type NMOS entre au niveau bas par le transistor MP 8 du type PMOS et le transistor MN 8 du type NMOS Comme l'entrée du circuit inverseur INV 4 est au niveau bas, le transistor MN 4 du type NMOS devient non passant et le transistor MP 4 du type PMOS devient passant, donc la base du transistor bipolaire BN 1 du type NPN passe au niveau haut par le transistor MP 6 du type PMOS et le transistor MN 6 du type NMOS Le transistor MN 9 du type MNOS dont la porte est au niveau bas devient non passant et le transistor bipolaire BN 1 du type NPN, dont la base est au niveau haut, devient passant La capacité de charge CLL de la borne de sortie VOUTI se charge à des vitesses rapides jusqu'à 4,2 V, ce qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension base-émetteur ( 0,8 V ou moins) du transistor bipolaire Ainsi, la borne de sortie VOU Ti est au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée VI 2, le transistor MP 3 du type PMOS devient passant et le transistor NM 3 du type NMOS devient non passant, donc le circuit inverseur INV 3 émet un signal au niveau haut Alors, l'électrode de porte du transistor MN 9 du type NMOS passe au niveau haut par le transistor MP 8 du type PMOS et le transistor MN 8 du type NMOS Comme l'entrée du circuit inverseur INV 4 est au niveau haut, le transistor MP 4 du type PMOS devient non passant et le transistor MN 4 du type NMOS devient passant, donc l'électrode de base du transistor bipolaire BN 1 du type NPN passe au niveau bas par le transistor MP 6 du type PMOS et le transistor MN 6 du type NMOS Le transistor MN 9 du type NMOS dont l'électrode de porte est au niveau haut devient passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau bas devient non passant La capacité de charge C Li de la borne de sortie VOU Ti se décharge à O V à vitesse rapide Ainsi, la borne de sortie VOU Ti est au niveau bas. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, les transistors MP 6, MP 8 du type PMOS deviennent non passants et les transistors NM 6, NM 8 du type NMOS deviennent non passant car un signal au niveau bas est appliqué à la quatrième borne d'entrée VI 4 tandis que les transistors MN 5, MN 7 du type NMOS et les transistors MP 5, MP 7 du type PMOS deviennent passants. A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient non passant et le transistor MNI du type NMOS devient passant donc le circuit inverseur INVI émet un signal au niveau bas Alors, l'électrode de porte du transistor MN 9 du type NMOS passe au niveau bas par le transistor MP 7 du type PMOS et le transistor MN 7 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type NMOS devient non passant et le transistor MP 2 du type PMOS devient passant, donc l'électrode de base du transistor bipolaire BN 1 du type NPN passe au niveau haut par le transistor MP 5 du type PMOS et le transistor MN 5 du type NMOS Le transistor MN 9 du type NMOS, dont la porte est au niveau bas, devient non passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau haut devient passant La capacité de charge CL 1 de la borne de sortie VOUTL se charge à des vitesses rapides jusqu'à 4,2 V, ce qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension base-émetteur ( 0,8 V) ou moins du transistor bipolaire Ainsi, la borne de sortie VOUT 1 se trouve au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient passant et le transistor MN 1 du type NMOS devient non passant donc le circuit inverseur INV 1 émet un signal au niveau haut Alors, la porte du transistor MN 9 du type MNOS introduit le niveau haut au transistor MP 7 du type PMOS et au transistor MN 7 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MP 2 du type PMOS devient non passant et le transistor MN 2 du type NMOS devient passant donc la base du transistor bipolaire BNI du type NPN passe au niveau bas par le transistor NP 5 du type PMOS et le transistor MN 5 du type NMOS Le transistor MN 9 du type NMOS dont la porte est au niveau haut devient passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau bas devient non passant La capacité de charge CL 1 de la borne de sortie VOUTI est déchargée à O V à des vitesses rapides Ainsi, la borne de sortie VOU Ti se trouve à un niveau bas. Le circuit de la figure 1 est un circuit sélecteur à deux entrées qui répond au signal de commande appliqué à la troisième borne d'entrée VB 3 pour émettre sélectivement soit le signal appliqué à la borne d'entrée V Il ou le signal appliqué à la borne d'entrée VI 2 Le circuit de la figure 1 est adapté à ce que la base du transistor bipolaire BN 1 du type NPN et la porte du transistor MN 9 du type MNOS, c'est-à-dire la sortie du circuit des transistors de passage P Tl et la sortie du circuit des transistors de passage PT 2, émettent constamment des signaux complémentaires Ce ne sont que le transistor bipolaire BN 1 du type NPN et le transistor NM 9 du type NMOS qui sont attaqués par les circuits inverseurs INVI à INV 4 par le circuit transistor de passage PT 1 ou PT 2 pour charger et décharger le circuit de charge CLI de la borne de sortie VOUT 1. En se référant à la figure 2, le circuit intégré à semi-conducteurs selon un second mode de réalisation préféré de la présente invention sera décrit ci- après La figure 2 est un schéma d'un circuit sélecteur à deux entrées selon le second mode de réalisation préféré de la présente invention Sur la figure 1, M Pl à MP 4 désignent des transistors PMOS; MN 1 à MN 9 désignent des transistors NMOS; B Nl désigne un premier transistor bipolaire NPN; V Il désigne une première borne d'entrée; VI 2 désigne désigne une deuxième borne d'entrée; V 13 désigne une troisième borne d'entrée; VI 4 désigne une quatrième borne d'entrée; VOU Tl désigne une première borne de sortie; VDD désigne une première alimentation en courant à 5,0 V; GND désigne une seconde alimentation en courant à O V; et CLI désigne une première capacité de charge. Le transistor M Pl du type PMOS et le transistor NM 1 du type NMOS forment un premier circuit inverseur INVI et le transistor MP 2 du type PMOS et le transistor MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INV 1 et INV 2 servent de circuit tampon pour un signal introduit à la borne d'entrée V Il De même, le transistor MP 3 du type PMOS et le transistor MN 3 du type NMOS forment un troisième circuit inverseur INV 3 et le transistor MP 4 du type PMOS et le transistor MP 4 du type NMOS forment un quatrième circuit inverseur INV 4 Les troisième et quatrième circuits inverseurs INV 3 et INV 4 servent de circuit tampon d'un signal introduit à la borne d'entrée VI 2 Les transistors MN 5 et MN 6 du type NMOS forment un circuit des transistors de passage PT 3 et les transistors NM 7 et NM 8 du type NMOS forment un circuit des transistors de passage PT 4 Le transistor bipolaire BNI du type NPN et le transistor MN 9 du type NMOS forment un circuit d'attaque Le drain ou source des transistors MN 5, MN 6 du type NMOS du circuit des transistors de passage PT 3 est connecté à la base du transistor bipolaire BN 1 du type NPN du circuit d'attaque. Le fonctionnement du circuit sélecteur à deux entrées de la figure 2 sera décrit ci-dessous Un signal au niveau haut produit une tension de 5,0 V et un signal au niveau bas produit une tension de O V Le seuil entre les niveaux logiques haut et bas est de 2,5 V Le signal inversé par rapport à celui appliqué à la troisième borne d'entrée VI 3 est appliqué à la quatrième borne d'entrée VI 4. Les transistors M Pl à MP 4 du type PMOS qui ont une tension de seuil de -0,5 V deviennent passants quand la tension à leur électrode de porte est plus basse que celle de leur électrode de source de 0,5 V ou plus Les transistors NM 1 à NM 9 du type NMOS qui ont une tension de seuil de 0,5 V deviennent passants quand la tension à leur électrode de porte est plus haute que celle à leur électrode de source de 0,5 V ou plus Le transistor bipolaire BN 1 du type NPN devient passant quand la tension à son électrode de base est plus haute que celle de l'électrode d'émetteur de 0,8 V ou plus. Quand un signal au niveau bas est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5 et MN 7 du type NMOS deviennent non passants et les transistors MN 6 et MN 8 du type NMOS deviennent passants car un signal au niveau haut est appliqué à la quatrième borne d'entrée V 14 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 2, le transistor MP 3 du type PMOS devient non passant et le transistor MN 3 du type MNOS devient passant, donc le circuit inverseur INV 3 émet un signal au niveau bas Alors, l'électrode de porte du transistor MN 9 du type NMOS passe au niveau bas par le transistor NM 8 du type NMOS Comme l'entrée du circuit inverseur INV 4 est au niveau bas, le transistor MP 4 du type PMOS devient passant et le transistor MN 4 du type NMOS devient non passant, donc la base du transistor bipolaire BN 1 du type NPN est à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 6 du type NMOS ou bien passe au niveau haut par le transistor MN 6 du type MNOS Le transistor MN 9 du type NMOS dont la porte est au niveau bas devient non passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau haut devient passant La capacité de charge CL 1 de la borne de sortie VOUT 1 se charge à des vitesses rapides jusqu'à 3, 7 V ce qui est plus faible que le potentiel à la base du transistor bipolaire BN 1 de la quantité de la tension base-émetteur ( 0,8 V ou moins) Ainsi, la borne de sortie VOUT 1 est au niveau haut Si un signal au niveau bas est appliqué à la borne d'entrée V 12, le transistor MP 3 du type PMOS devient passant et le transistor MN 3 du type NMOS devient non passant, donc le circuit inverseur INV 3 émet un signal au niveau haut A Lors, l'électrode de porte du transistor NM 9 du type NMOS est à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 8 du type NMOS ou bien passe au niveau haut par le transistor NM 8 du type NMOS. Comme l'entrée du circuit inverseur INV 4 est au niveau haut, le transistor MP 4 du type PMOS devient non passant et le transistor MN 4 du type NMOS devient passant, donc la base du transistor bipolaire BN 1 du type NPN passe au niveau bas par le transistor MN 6 du type NMOS Le transistor MN 9 du type NMOS dont la porte est au niveau haut devient passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau bas devient non passant La capacité de charge CL 1 à la borne de sortie VOUTI se décharge à O V à des vitesses rapides Ainsi, la borne de sortie VOUTI se trouve au niveau bas. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée V 13, les transistors MN 5, MN 7 du type NMOS deviennent passants et les transistors MN 6, MN 8 du type NMOS deviennent non passants car un signal au niveau bas est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 1, le transistor M Pl du type PMOS devient non passant et le transistor MNI du type NMOS devient passant donc le circuit inverseur INVI émet un signal au niveau bas Alors, l'électrode de porte du transistor MN 9 du type MNOS passe au niveau bas par le transistor MN 7 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type NMOS devient non passant et le transistor MP 2 du type PMOS devient passant donc la base du transistor bipolaire BN 1 du type NPN est à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil du transistor MN 5 du type MNOS ou bien passe au niveau haut par le transistor MN 5 du type MNOS Le transistor MN 9 du type NMOS dont la porte est au niveau bas devient non passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau haut devient passant La capacité de charge C Li à la borne de sortie VOUT 1 se charge à des vitesses rapides jusqu'à 3,7 V, ce qui est plus faible que le potentiel à la base du transistor bipolaire BN 1 de la quantité de sa tension base-émetteur ( 0,8 V) ou moins Ainsi, la borne de sortie VOU Ti se trouve au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient passant et le transistor MNI du type NMOS devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Alors, la porte du transistor MN 9 du type NMOS se trouve à une tension de 4,5 V qui est plus faible que la tension dalimentation VDD ( 5,0 V) de la quantité de la tension de seuil ( 0, 5 V) du transistor MN 7 du type NMOS ou bien passe au niveau haut par le transistor MN 7 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MP 2 du type PMOS devient non passant et le transistor NM 2 du type NMOS devient passant, donc la base du transistor bipolaire BN 1 du type NPN passe au niveau bas par le transistor NM 5 du type NMOS Le transistor NM 9 du type MNOS dont la porte est au niveau haut devient passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau bas devient non passant La capacité de charge CLI de la borne de sortie VOUTI se décharge à O V à des vitesses rapides Ainsi, la borne de sortie VOUTI se trouve au niveau bas. Le circuit de la figure 2 est un circuit sélecteur à deux entrées qui répond au signal appliqué à la troisième borne d'entrée VB 3 pour sélectivement émettre soit le signal appliqué à la borne d&entrée V Il ou le signal appliqué à la borne d'entrée VI 2 Le circuit logique du deuxième mode de réalisation préféré est obtenu en formant les circuits des transistors de passage avec uniquement les transistors du type NMOS du circuit logique du premier mode de réalisation préféré Le circuit de la figure 2 est adapté à ce que la base du transistor bipolaire BN 1 du type NPN et la porte du transistor MN 9 du type NMOS, c'est- à-dire la sortie du circuit des transistors de passage PT 3 et la sortie du circuit des transistors de passage PT 4 émettent des signaux complémentaires constamment de la même manière que dans le premier mode de réalisation préféré Ce n'est que le transistor bipolaire BN 1 du type NPN et le transistor MN 9 du type NMOS qui sont attaqués par les circuits inverseurs INV 1 à INV 4 par le circuit des transistors de passage PT 1 ou PT 4 pour charger et décharger la capacité de charge CLI à la borne de sortie VOUT 1 Il faut noter que les circuits des transistors de passage PT 3 et PT 4 ne comprennent que les transistors MN 5 à MN 8 du type MNOS contrairement aux circuits des transistors de passage PT 1 et PT 2 Ainsi, un signal au niveau haut a une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD de la quantité de la tension de seuil des transistors MN 5 à MN 8 du type NMOS est appliqué à la base du transistor bipolaire BN 1 du type NPN et à la porte du transistor MN 9 du type NMOS. Comme la tension de base commence à diminuer à partir de 4,5 V dans l'opération de mise hors circuit du transistor bipolaire BN 1 du type NPN, la durée de mise hors circuit du transistor bipolaire BN 1 du type NPN est écourtée en comparaison au premier mode de réalisation préféré et ainsi le circuit sélecteur à deux entrées peut fonctionner à des vitesses encore plus rapides. En se référant à la figure 3, le circuit intégré à semi-conducteurs selon un troisième mode de réalisation préféré de la présente invention sera décrit ci- dessous La figure 3 est un schéma de circuit sélecteur à deux entrées du troisième mode de réalisation préféré selon la présente invention Sur la figure 3, M Pl à MP 8 désignent des transistors PMOS; MN 1 à MN 9 désignent des transistors MNOS; BN 1 désigne un premier transistor bipolaire du type NPN; V Il désigne une première borne d'entrée; VI 2 désigne une deuxième borne d'entrée; V 13 désigne une troisième borne d'entrée; VOUT 1 désigne une première borne de sortie; VDD désigne une première alimentation en courant à ,0 V; GND désigne une seconde alimentation en courant à O V; et CL 1 désigne une première capacité de charge Le transistor M Pl du type PMOS et le transistor MN 1 du type NMOS forment un premier circuit inverseur INV 1 et le transistor NP 2 du type PMOS et le transistor MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INV 1 et INV 2 servent de circuit tampon pour un signal introduit à la borne d'entrée V Il De même, le transistor MP 3 du type PMOS et le transistor MN 3 du type NMOS forment un troisième circuit inverseur INV 3 et le transistor MP 4 du type PMOS et le transistor MN 4 du type NMOS forment un quatrième circuit inverseur INV 4 Les troisième et quatrième circuits inverseurs INV 3 et INV 4 servent de circuit tampon d'un signal introduit à la borne d'entrée VI 2 Le transistor MP 6 du type PMOS et le transistor MN 5 du type MNOS forment un circuit des transistors de passage PT 5 et le transistor MP 8 du type PMOS et le transistor MN 7 du type PMOS forment un circuit des transistors de passage PT 6 Le transistor bipolaire BN 1 du type NPN et le transistor MN 9 du type NMOS forment un circuit d'attaque Le drain ou source du transistor MN 5 du type MNOS et du transistor MP 6 du type PMOS du circuit des transistors de passage PT 5 est connecté à la base du transistor bipolaire BN 1 du type NPN du circuit d'attaque. Le fonctionnement du circuit sélecteur à deux entrées de la figure 3 sera décrit ci-dessous Un signal au niveau haut produit une tension de 5,0 V et un signal au niveau bas produit une tension de O V Le seuil entre les signaux logiques haut et bas est de 2,5 V Les transistors M Pl à MP 4, MP 6, MP 8 du type PMOS qui ont une tension de seuil de -0,5 V deviennent passants quand la tension à leur porte est plus faible que celle à leur source, de 0,5 V ou plus Les transistors MN 1 à MN 4, MN 5, MN 7 du type MNOS qui ont une tension de seuil de 0,5 V deviennent passants quand la tension à leur porte est plus haute que celle à leur source, de 0,5 V ou plus Le transistor bipolaire BN 1 du type NPN devient passant quand la tension à sa base est plus haute que celle à son émetteur de 0,8 V ou plus. Quand un signal au niveau bas est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5 et MN 7 du type MNOS deviennent non passants et les transistors MP 6 et MP 8 du type PMOS deviennent passants A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 2, le transistor MP 3 du type PMOS devient non passant et le transistor MN 3 du type MNOS devient passant, donc le circuit inverseur INV 3 émet un signal au niveau bas Alors, la porte du transistor MN 9 du type MNOS se trouve à une tension de 0,5 V qui est plus haute que la tension de O V, de la quantité de la tension de seuil de 0,5 V du transistor MP 8 du type NMOS, par le transistor MP 8 du type PMOS Comme l'entrée du circuit inverseur INV 4 est au niveau bas, le transistor MP 4 du type PMOS devient passant et le transistor NM 4 du type NMOS devient non passant donc la base du transistor bipolaire BN 1 du type NPN passe au niveau haut par le transistor MP 6 du type PMOS Le transistor MN 9 du type NMOS dont la porte est à une tension de 0,5 V devient non passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau haut devient passant La capacité de charge CL 1 de la borne de sortie VOUTI se charge à des vitesses rapides jusqu'à 4,2 V qui est plus faible que le potentiel à l'électrode de base de la quantité de sa tension base-émetteur ( 0,8 V ou moins) ainsi la borne de sortie VOUT 1 se trouve au niveau haut. Si un signal au niveau bas est appliqué à la borne d&entrée V 12, le transistor MP 3 du type PMOS devient passant et le transistor MN 3 du type NMOS devient non passant, donc le circuit inverseur IV 3 émet un signal au niveau haut Ainsi, l'électrode de porte du transistor MN 9 du type NMOS passe au niveau haut par le transistor MN 8 du type NMOS Comme l'entrée du circuit inverseur INV 4 est au niveau haut, le transistor MP 4 du type PMOS devient non passant et le transistor MN 4 du type NMOS devient passant donc l'électrode de base du transistor bipolaire BN 1 du type NPN se trouve à une tension de 0,5 V par le transistor MN 6 du type MNOS Le transistor MN 9 du type MNOS dont la porte est au niveau haut devient passant et le transistor bipolaire BN 1 du type NPN dont la base est à 0,5 V devient non passant La capacité de charge C Li à la borne de sortie VOUTI se décharge à OV à grande vitesse Ainsi, la borne de sortie VOU Ti se trouve au niveau bas. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5 et MN 7 du type NMOS deviennent passants et les transistors MP 6 et MP 8 du type PMOS deviennent non passants A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Il, le transistors M Pl du type PMOS devient non passant et le transistor MN 1 du type NMOS devient passant, donc le circuit inverseur INV 1 émet un signal au niveau bas Alors, l'électrode de porte du transistor MN 9 du type NMOS passe au niveau bas par le transistor MN 7 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type MNOS devient non passant et le transistor MP 2 du type PMOS devient passant, donc la base du transistor bipolaire BNI du type NPN est à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 5 ou passe au niveau haut par le transistor MN 5 du type NMOS Le transistor MN 9 du type NMOS dont l'électrode de porte est au niveau bas devient non passant et le transistor bipolaire BNI du type NPN dont la base est au niveau haut devient passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se charge à vitesse rapide jusqu'à 3,7 V, ce qui est plus faible que le potentiel à la base du transistor bipolaire BN 1 de la quantité de la tension base-émetteur ( 0,8 V ou moins) Ainsi, la borne de sortie VOU Tl est au niveau haut Si un signal au niveau bas est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient passant et le transistor MN 1 du type NMOS devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Alors, l'électrode de porte du transistor MN 9 est à une tension de 4,5 V qui est plus faible que la tension d'alimentation ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 8 du type NMOS ou bien passe au niveau haut par le transistor MN 7 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MP 2 du type PMOS devient non passant et le transistor NM 2 du type NMOS devient passant donc la base du transistor bipolaire BN 1 du type NPN passe au niveau bas par le transistor MN 5 du type MNOS Le transistor MN 9 du type NMOS dont la porte est au niveau haut, devient passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau bas devient non passant La capacité de charge CL 1 à la borne de sortie VOUTI se décharge à O V à vitesse rapide Ainsi, la borne de sortie VOU Ti esauniveaubas. Le circuit de la figure 3 est un circuit sélecteur à deux entrées qui répond au signal appliqué à la troisième borne d'entrée VI 3 pour sélectivement émettre soit le signal appliqué à la borne d'entrée V Il ou le signal appliqué à la borne d'entrée VI 2 Le circuit logique du troisième mode de réalisation préféré est obtenu en formant les circuits transistors de passage avec des transistors du type NMOS et du type PMOS selon le circuit logique du premier mode de réalisation préféré Le circuit de la figure 3 est adapté à ce que la base du transistor bipolaire B Nl du type NPN et la porte du transistor NM 9 du type NMOS, c'est- à-dire la sortie du circuit des transistors de passage PT 5 et la sortie du circuit des transistors de passage PT 6 émettent constamment des signaux complémentaires de la même manière que dans le premier mode de réalisation préféré Ce ne sont que le transistor bipolaire BN 1 du type NPN et le transistor MN 9 du type NMOS qui sont attaqués par les circuits inverseurs INV 2 à INV 4 par le circuit des transistors de passage PT 5 ou PT 6 pour charger et décharger la capacité de charge C Ll de la borne de sortie VOU Ti. En se référant à la figure 4, on décrira ci-après le circuit intégré à semi- conducteurs selon un quatrième mode de réalisation préféré de la présente invention La figure 4 est un schéma de circuit sélecteur à trois entrées selon le quatrième mode de réalisation préféré La figure 4 montre un exemple de l'application extensive du circuit sélecteur à deux entrées du second mode de réalisation préféré à trois entrées Le circuit sélecteur à trois entrées est obtenu par le fait que le signal au niveau haut n'est appliqué qu'à une borne d'entrée VI 8 pour sélection du signal appliqué à une borne d'entrée VII, à une borne d'entrée VI 7 pour la sélection du signal appliqué à une borne d'entrée VI 2 et à une borne d'entrée V 16 pour la sélection du signal appliqué à une borne d'entrée VI 5 Sur lafigure 4, M Pl à MP 4, MP 10, MP 11 désignent des transistors PMOS; MN 1 à MN 13 désignent des transistors MNOS; BN 1 désigne un premier transistor bipolaire du type NPN; VII désigne une première borne d'entrée; VI 2 désigne une deuxième borne d'entrée; VI 5 désigne une troisième borne d'entrée; VI 6 désigne une quatrième borne d'entrée; VI 7 désigne une cinquième borne d'entrée; VI 8 désigne une sixième borne d'entrée; VOUT 1 désigne une première borne de sortie; VDD désigne une première alimentation en courant à ,0 V; GND désigne une seconde alimentation en courant à O V; et CL 1 désigne une première capacité de charge Le transistor M Pl du type PMOS et le transistor MN 1 du type NMOS forment un premier circuit inverseur INV 1 et le transistor MP 2 du type PMOS et le transistor MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INV 1 et INV 2 servent de circuit tampon pour un signal introduit à la borne d'entrée VIL De même, le transistor MP 3 du type PMOS et le transistor MN 3 du type NMOS forment un troisième circuit inverseur INV 3 et le transitor MP 4 du type PMOS et le transistor MN 4 du type PMOS forment un quatrième circuit inverseur INV 4 Les troisième et quatrième circuits inverseurs INV 3 et INV 4 servent de circuit tampon pour un signal introduit à la borne d'entrée VI 2 De même, le transistor MP 10 du type PMOS et le transistor MN 10 du type MNOS forment un cinquième circuit inverseur INV 6 et le transistor M Pl 1 du type PMOS et le transistor N Mll du type NMOS forment un sixième circuit inverseur INV 7 Les cinquième et sixième circuits inverseurs INV 6 et INV 7 servent de circuit tampon pour un signal introduit à la borne d'entrée VI 5 Les transistors MN 5, MN 6, MN 12 du type MNOS forment un circuit des transistors de passage PT 7 et les transistors MN 7, MN 8, MN 13 du type MNOS forment un circuit des transistors de passage PT 8 Le drain ou source des transistors MN 5, MN 6, MN 12 du circuit des transistors de passage PT 7 est connecté à la base du transistor bipolaire BN 1 du type NPN du circuit d'attaque. En se référant à la figure 5, on décrira ci-après le circuit intégré à semi- conducteurs selon un cinquième mode de réalisation préféré de la présente invention La figure 5 est un schéma d'un circuit sélecteur à deux entrées selon ce cinquième mode de réalisation préféré de la présente invention Sur la figure , M Pl à MP 4 désignent des transistors PMOS; MN 1 à MN 4, MN 14 désigne des transistors NMOS; BN 1 désigne un premier transistor bipolaire NPN; BN 2 désigne un second transistor bipolaire NPN; VII désigne une première borne d'entrée; VI 2 désigne une deuxième borne d'entrée; VI 3 désigne une troisième borne d'entrée; VI 4 désigne une quatrième borne d'entrée; VOUT 1 désigne une première borne de sortie; VOUT 2 désigne une seconde borne de sortie; VDD désigne une première alimentation en courant à 5,0 V; GND désigne une seconde alimentation en courant à O V; CL 1 désigne une première capacité de charge et CL 2 désigne une seconde capacité de charge Le transistor M Pl du type PMOS et le transistor MN 1 du type NMOS forment un premier circuit inverseur INV 1 et le transistor MP 2 du type PMOS et le transistor MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INV 1 et INV 2 servent de circuit tampon pour un signal introduit à la borne d'entrée V Il De même, le transistor MP 3 du type PMOS et le transistor MN 3 du type NMOS forment un troisième circuit inverseur INV 3 et le transistor MP 4 du type PMOS et le transistor MN 4 du type NMOS forment un quatrième circuit inverseur INV 4 Les troisième et quatrième circuits inverseurs INV 3 et INV 4 servent de circuit tampon pour un signal introduit à la borne d'entrée VI 2 Les transistors MN 5 et MN 6 du type NMOS forment un circuit de transistors de passage PT 3 et les transistors MN 7 et MN 8 forment un circuit de transistors de passage PT 4 Le transistor bipolaire BN 1 du type NPN et le transistor MN 9 du type MNOS forment un premier circuit d'attaque, et le transistor bipolaire BN 2 du type NPN et le transistor MN 14 du type NMOS forment un second circuit d'attaque L'électrode de drain ou de source des transistors MN 5, MN 6 du circuit des transistors de passage PT 3 est connectée à la base du transistor bipolaire BN 1 du premier circuit d'attaque L'électrode de drain ou de source des transistors MN 7, MN 8 du circuit des transistors de passage PT 4 est connectée à la base du transistor bipolaire BN 2 du second circuit d'attaque. Le fonctionnement du circuit sélecteur à deux entrées de la figure 5 sera décrit ci-dessous Un signal au niveau haut produit une tension de 5,0 V et un signal au niveau bas produit une tension de O V Le seuil entre les niveaux logiques haut et bas est de 2,5 V Le signal inversé par rapport au signal appliqué à la troisième borne d'entrée V 13 est appliqué à la quatrième borne d'entrée VI 4 Les transistors M Pl à MP 4 du type PMOS qui ont une tension de seuil de -0,5 V deviennent passants quand la tension à la porte est plus faible que la tension à la source de 0,5 V ou plus Les transistors MN 1 à MN 9, MN 14 du type MNOS qui ont une tension de seuil de 0,5 V deviennent passants quand la tension à leur électrode de porte est plus importante que celle de leur électrode de source de 0,5 V ou plus Les transistors bipolaires BN 1 et BN 2 deviennent passants quand la tension à leur base est plus haute que celle de leur émetteur de 0,8 V ou plus. Lorsqu'un signal au niveau bas est appliqué à la troisième borne VI 3, les transistors NM 5 et NM 7 du type NMOS deviennent non passants et les transistors MN 6 et MN 8 du type MNOS deviennent passants car un signal au niveau haut est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 2, le transistor MP 3 du type PMOS devient non passant et le transistor MN 3 du type NMOS devient passant donc le circuit inverseur INV 3 émet un signal au niveau bas Alors, l'électrode de porte du transistor MN 9 du type NMOS et l'électrode de base du transistor bipolaire BN 2 du type NPN passent au niveau bas par le transistor MN 8 du type NMOS Comme l'entrée du circuit inverseur INV 4 est au niveau bas, le transistor MP 4 devient passant et le transistor MN 4 devient non passant donc la base du transistor bipolaire BN 1 et la porte du transistor MN 14 sont à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la tension de seuil VDD ( 5,0 V) du transistor MN 6 du type NMOS ou passe au niveau haut par le transistor MN 6 Le transistor MN 9 du type NMOS dont la porte est au niveau bas devient non passant et le transistor bipolaire BN 1 dont la base est au niveau haut devient passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se charge à des vitesses rapides jusqu'à 3,7 V, ce qui est plus faible que le potentiel à la base du transistor bipolaire BN 1 de la quantité de sa tension base-émetteur ( 0,8 V ou moins) Ainsi, la borne de sortie VOUT 1 est au niveau haut Le transistor NM 14 du type NMOS dont la porte est au niveau haut devient passant et le transistor bipolaire BN 2 du type NPN dont la base est au niveau bas devient non passant La capacité de charge CL 2 à la borne de sortie VOUT 2 est déchargée à O V à des vitesses rapides Ainsi, la borne de sortie VOUT 2 est au niveau bas. Si un signal au niveau bas est appliqué à la borne d'entrée VI 2, le transistor MP 3 devient passant et le transistor MN 3 devient non passant donc le circuit inverseur INV 3 émet un signal au niveau haut Alors, l'électrode de porte du transistor MN 9 du type NMOS et l'électrode de base du transistor bipolaire BN 2 du type NPN sont à une tension de 4,5 V qui est plus faible que la tension d'alimentation ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 8 du type MNOS ou bien passe au niveau haut par le transistor MN 8 du type MNOS Comme l'entrée du circuit inverseur INV 4 est au niveau haut, le transistor MP 4 devient non passant et le transistor MN 4 devient passant, donc la base du transistor bipolaire BN 1 du type NPN et la porte du transistor MN 14 du type NMOS passent au niveau bas par le transistor MN 6 du type MNOS Le transistor MN 9 du type MNOS dont la porte est au niveau haut devient passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau bas devient non passant La capacité de charge C Li à la borne de sortie VOU Ti se décharge à O V à vitesse rapide Ainsi, la borne de sortie VOUTI est au niveau bas Le transistor MN 14 du type MNOS dont la porte est au niveau bas devient non passant et le transistor bipolaire BN 2 du type NPN dont la base est au niveau haut devient passant La capacité de charge CL 2 à la borne de sortie VOUT 2 est chargée à vitesse rapide jusqu'à 3,7 V, ce qui est plus faible que le potentiel à la base du transistor bipolaire BN 2 de la quantité de la tension base- émetteur ( 0,8 V ou moins) Ainsi la borne de sortie VOUT 2 est au niveau haut. Quand un signal au niveau haut est appliqué à la troisième borne d'entré VI 3, les transistors MN 5 et MN 7 deviennent passants et les transistors MN 6 et MN 8 deviennent non passants car un signal au niveau bas est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient non passant et le transistor MN 1 du type MNOS devient passant, donc le circuit inverseur INV 1 émet un signal au niveau bas Alors, l'électrode de porte du transistor MN 9 du type MNOS et l'électrode de base du transistor bipolaire BN 2 du type NPN passent au niveau bas par le transistor MN 7 du type MNOS. Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type NMOS devient non passant et le transistor MP 2 du type PMOS devient passant donc la base du transistor bipolaire BN 1 du type NPN et la porte du transistor MN 14 du type NMOS sont à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 5 ou bien passe au niveau haut par le transistor MN 5. Le transistor MN 9 du type NMOS dont la porte est au niveau bas devient non passant et le transistor bipolaire du type NPN dont la base est au niveau haut devient passant La capacité de charge CLI de la borne de sortie VOU Tl est chargée à vitesse rapide jusqu'à 3,7 V, ce qui est plus faible que le potentiel à la base du transistor bipolaire BNP de la quantité de sa tension base-émetteur ( 0,9 V ou moins) Ainsi, la borne de sortie VOU Ti est au niveau haut Le transistor MN 14 du type MNOS dont la porte est au niveau haut devient passant et le transistor bipolaire BN 2 du type NPN dont la base est au niveau bas devient non passant La capacité de charge CL 2 à la borne de sortie VOUT 2 se décharge à O V à vitesse rapide Ainsi la borne de sortie VOUT 2 se trouve au niveau bas. Si un signal au niveau bas est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient passant et le transistor MN 1 du type NMOS devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Alors, la porte du transistor MN 9 du type NMOS et la base du transistor bipolaire BN 2 du type NPN sont à une tension de 4,5 V qui est plus faible que la tension dalimentation ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor NM 7 du type NMOS ou bien passe au niveau haut par le transistor NM 7 Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MP 2 du type PMOS devient non passant et le transistor MN 2 du type NMOS devient passant, donc la base du transistor bipolaire B Nl du type NPN et la porte du transistor MN 14 du type NMOS passent au niveau bas par le transistor NM 15 du type NMOS Le transistor MN 9 du type MNOS dont la porte est au niveau haut devient passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau bas devient non passant La capacité de charge CLL à la borne de sortie VOU Tl est déchargée à O V à rapide vitesse Ainsi, la borne de sortie VOU Ti se trouve au niveau bas Le transistor MN 14 du type MNOS dont la porte est au niveau bas devient non passant et le transistor bipolaire BN 2 du type NPN dont la base est au niveau haut devient passant La capacité de charge CL 2 à sa borne de sortie VOUT 2 est chargée à vitesse rapide jusqu'à 3,7 V, ce qui est plus faible que le potentiel à la base du transistor bipolaire BN 2 de la quantité de la tension base-émetteur ( 0,8 V ou moins). Ainsi, la borne de sortie VOUT 2 se trouve au niveau haut. Le circuit de la figure 5 est un circuit sélecteur à deux entrées qui répond au signal appliqué à la troisième borne d'entrée V 13 pour émettre sélectivement soit le signal appliqué à la borne d'entrée V Il ou le signal appliqué à la borne d'entrée V 12 Le circuit sélecteur à deux entrées du cinquième mode de réalisation préféré est adapté à ce que les signaux complémentaires soient émis dans le circuit logique du second mode de réalisation préféré Deux sorties complémentaires du circuit sélecteur à deux entrées peuvent être obtenues par un simple agencement o un circuit d'attaque est ajouté à l'agencement du second mode de réalisation préféré car les circuits des transistors de passage PT 3 et PT 4 émettent des signaux complémentaires dans le second mode de réalisation préféré. En se référant à la figure 6, le circuit intégré à semi-conducteurs selon un sixième mode de réalisation préféré de la présente invention sera décrit ci- après La figure 6 est un schéma du circuit sélecteur à deux entrées du sixième mode de réalisation préféré de la présente invention Sur la figure 6, M Pl à MP 4, MP 15, MP 16, désignent des transistors PMOS; MNI à MN 9 désignent des transistors NMOS; BN 1 désigne un premier transistor bipolaire du type NPN; V Il désigne une première borne d'entrée; VI 2 désigne une deuxième borne d'entrée; V 13 désigne un troisième borne d'entrée; VI 4 désigne une quatrième borne d'entrée; VOUT 1 désigne une première borne de sortie; VDD désigne une première alimentation en courant à 5,0 V; GND désigne une seconde alimentation en courant à O V; et CLI désigne une première capacité de charge Le transistor M Pl du type PMOS et le transistor MN 1 du type NMOS forment un premier circuit inverseur INV 1, et le transistor MP 2 du type PMOS et le transistor MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INV 1 et INV 2 servent de circuit tampon pour un signal introduit à la borne d'entrée V Il De même, le transistor MP 3 du type PMOS et le transistor MN 3 du type NMOS forment un troisième circuit inverseur INV 3 et le transistor MP 4 du type PMOS et le transistor MN 4 du type NMOS forment un quatrième circuit inverseur INV 4 Les troisième et quatrième circuits inverseurs INV 3 et INV 4 servent de circuit tampon d'un signal introduit à la borne d'entrée VI 2 Les transistors MN 5 et MN 6 du type NMOS forment un circuit de transistors de passage PT 3 et les transistors MN 7 et MN 8 du type NMOS forment un circuit de transistors de passage PT 4 Le transistor bipolaire BN 1 du type NPN et le transistor MN 9 du type NMOS forment un premier circuit d'attaque L'électrode de drain ou de source des transistors MN 5, MN 6 du circuit des transistors de passage PT 3 est connectée à la base du transistor bipolaire B Nl du type NPN du premier circuit d'attaque. Le fonctionnement du circuit sélecteur à deux entrées de la figure 6 sera décrit ci-dessous Un signal au niveau haut applique une tension de 5,0 V et un signal au niveau bas applique une tension de O V Le seuil entre les signaux logiques haut et bas est de 2,5 V Le signal inversé par rapport à celui appliqué à la troisième borne d'entrée V 13 est appliqué à la quatrième borne d'entrée VI 4. Les transistors PMOS qui ont une tension de seuil de -0,5 V deviennent passants quand la tension à leur électrode de porte est plus faible que celle de l'électrode de source de 0,5 V ou plus Les transistors NMOS qui ont une tension de seuil de 0,5 V deviennent passants quand la tension de leur électrode de porte est plus forte que celle de l'électrode de source de 0,5 V ou plus Le transistor bipolaire du type NPN devient passant quand la tension à sa base est plus haute que celle de son émetteur de 0,8 V ou plus. Quand un signal au niveau bas est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5 et MN 7 du type MNOS deviennent non passants et les transistors MN 6 et MN 8 du type MNOS deviennent passants car un signal au niveau haut est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V 12, le transistor MP 3 du type PMOS devient non passant et le transistor MN 3 du type NMOS devient passant donc le circuit inverseur INV 3 émet un signal au niveau bas Alors, l'électrode de porte du transistor MN 9 du type NMOS entre au niveau bas par le transistor MN 8 du type NMOS Comme l'entrée du circuit inverseur INV 4 est au niveau bas, le transistor MP 4 du type NMOS devient passant et le transistor MN 4 du type NMOS devient non passant donc la base du transistor bipolaire BN 1 du type NPN a une tension d'alimentation en courant VDD ( 5,0 V) ou entre au niveau haut par le transistor MN 6 du type NMOS et le transistor M P 15 du type PMOS Alors, le transistor MP 16 du type PMOS devient non passant. Le transistor MN 9 du type NMOS dont la porte est au niveau bas devient non passant et le transistor bipolaire BN 1 du type NPN dont la base est au niveau haut devient passant La capacité de charge C Ll à la borne de sortie VOUTI est chargée à vitesse rapide jusqu'à 4,2 V ce qui est plus faible que le potentiel à la base du transistor bipolaire BN 1 de la quantité de la tension base-émetteur ( 0,8 V) ou moins Ainsi, la borne de sortie VOUTI est au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée VI 2, le transistor MP 3 du type PMOS devient passant et le transistor IMN 3 du type NMOS devient non passant donc le circuit inverseur INV 3 émet un signal au niveau haut Alors, la porte du transistor MN 9 du type NMOS reçoit la tension d'alimentation ( 5,0 V) ou entre au niveau haut par le transistor NM 8 du type NMOS et le transistor M P 16 du type PMOS Alors le transistor MP 15 du type PMOS devient non passant Comme l'entrée du circuit inverseur INV 4 est au niveau haut, le transistor MP 4 du type PMOS devient non passant et le transistor MN 4 du type NMOS devient passant donc la base du transistor bipolaire BN 1 passe au niveau bas par le transistor MN 6 du type NMOS Le transistor MN 9 du type NMOS dont la porte est au niveau haut devient passant et le transistor bipolaire BN 1 dont la base est au niveau bas devient non passant. La capacité de charge CLI à la borne de sortie VOUT 1 se décharge à O V à vitesse rapide A Insi, la borne de sortie VOUT 1 est au niveau bas. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5 et MN 7 du type NMOS deviennent passants et les transistors MN 6 et MN 8 du type NMOS deviennent non passants car un signal au niveau bas est appliqué à la quatrième borne d'entrée VI 4 En même temps, si un signal au niveau haut est appliqué à la borne d'entrée VI 1, le transistor M Pl du type PMOS devient non passant et le transistor MN 1 du type NMOS devient passant donc le circuit inverseur INV 1 émet un signal au niveau bas Alors, la porte du transistor MN 9 du type NMOS passe au niveau bas par le transistor MN 7 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type NMOS devient non passant et le transistor MP 2 du type PMOS devient passant donc la base du transistor bipolaire BN 1 a la tension d'alimentation VDD ( 5,0 V) ou passe au niveau haut par le transistor MN 5 du type NMOS et le transistor MP 15 du type PMOS. Alors, le transistor MP 16 du type PMOS devient non passant Le transistor MN 9 du type NMOS dont la porte est au niveau bas devient non passant et le transistor bipolaire BN 1 dont la base est au niveau haut devient passant La capacité de charge CLI à la borne de sortie VOUT 1 est chargée à vitesse rapide jusqu'à 4,2 V ce qui est plus faible que le potentiel à la base du transistor bipolaire BN 1 de la quantité de sa tension base émetteur ( 0,8 V ou moins). Ainsi, la borne de sortie VOUTI est au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée VI 1, le transistor M Pl du type PMOS devient passant et le transistor MN 1 du type NMOS devient non passant donc le circuit inverseur INVI émet un signal au niveau haut Alors, la porte du transistor MN 9 du type NMOS a la tension d'alimentation ( 5,0 V) ou passe au niveau haut par le transistor MN 7 du type NMOS et le transistor MP 16 du type PMOS Alors, le transistor MP 15 du type PMOS devient non passant Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MP 2 du type PMOS devient non passant et le transistor MN 2 du type NMOS devient passant donc la base du transistor bipolaire BN 1 passe au niveau bas par le transistor MN 4 Le transistor MN 9 dont la porte est au niveau haut devient passant et le transistor bipolaire BN 1 dont la base est au niveau bas devient non passant La capacité de charge CL 1 à la borne de sortie VOUTI est déchargée à O V à vitesse rapide Ainsi, la borne de sortie VOUT 1 est au niveau bas. Le circuit de la figure 6 est un circuit sélecteur à deux entrées qui répond au signal appliqué à la troisième borne d'entrée V 13 pour émettre sélectivement soit le signal appliqué à la borne d'entrée V Il ou le signal appliqué à la borne d'entrée VI 2 Avec les circuits de transistors de passage ne comprenant que les transistors NMOS, le signal au niveau haut ( 5,0 V) devient le signal à la tension de 4,5 V qui est plus faible que la tension de 5,0 V de la quantité de la tension de seuil ( 0,5 V) des transistors du type NMOS et le signal à 4,5 V est transmis. Le circuit sélecteur à deux entrées du sixième mode de réalisation préféré est cependant adapté à appliquer la pleine quantité de la tension dalimentation en connectant les transistors MP 15 et MP 16 du type PMOS entre les bornes de sortie des circuits transistors de passage et d'alimentation Les transistors MP 15 et MP 16 servent également à attaquer à vitesse rapide le transistor bipolaire BN 1 du type NPN et le transistor NM 9 du type MNOS qui sont connectés aux bornes de sortie des circuits des transistors de passage PT 3 et PT 4. En se référant à la figure 7, le circuit intégré à semi-conducteurs selon un septième mode de réalisation préféré de la présente invention sera décrit ci- après La figure 7 est un schéma du circuit sélecteur à deux entrées selon ce septième mode de réalisation préféré La figure 7 montre un exemple de l'agencement o les transistors de passage ne comprennent que des transistors PMOS Sur la figure 7, M Pl à MP 8 désignent des transistors PMOS; MN 1 à MN 4, MN 9, MN 15, MN 16 désignent des transistors MTNOS; BN 1 désigne un premier transistor bipolaire NPN; V Il désigne une première borne d'entrée; VI 2 désigne une deuxième borne d'entrée; V 13 désigne une troisième borne d'entrée; VI 4 désigne une quatrième borne d'entrée; VOUTI désigne une première borne de sortie; VDD désigne une première alimentation en courant à ,0 V,; GND désigne une seconde alimentation en courant à O V; et CL 1 désigne une première capacité de charge Les transistors MP 5 et MP 6 du type PMOS forment un circuit de transistors de passage PT 9 et les transistors MP 7 et MP 8 du type PMOS forment un circuit de transistors de passage PT 10 Le transistor bipolaire BN 1 du type NPN et le transistor MN 9 du type MNOS forment un circuit dattaque L'électrode de drain ou de source des transistors MP 5, MP 6 du type PMOS du circuit des transistors de passage PT 9 est connectée à la base du transistor bipolaire B Nl du circuit d'attaque. Le signal au niveau bas (OV) devient le signal à une tension de 0,5 V qui est plus haute que la tension de O V de la quantité de la tension de seuil ( 0,5 V) des transistors MP 5 à MP 8 et le signal à 0,5 V est transmis Le circuit sélecteur à deux entrées de la figure 7 est cependant adapté à appliquer la pleine quantité de la tension d'alimentation en connectant les transistors MN 15 et M N 16 du type NMOS entre les bornes de sortie des circuits de transistors de passage PT 9, PT 10 et l'alimentation en courant Les transistors MIN 15 et MN 16 servent également à attaquer le transistor bipolaire BN 1 et le transistor NM 9 à vitesse rapide, lesquels sont connectés aux bornes de sortie des circuits de transistors de passage PT 9 et PT 10. En se référant à la figure 8, le circuit intégré à semi-conducteurs de la présente invention selon un huitième mode de réalisation sera décrit ci-après La figure 8 est un schéma du circuit sélecteur à deux entrées de ce huitième mode de réalisation préféré Sur la figure 8, MP 17 désigne un transistor PMOS les éléments de la figure 8 qui sont identiques ou qui correspondent à ceux de la figure 2 sont désignés par les mêmes références Le transistor MP 17 du type PMOS a saporte à la masse, sa source connectée à labase du transistor bipolaire BN 1 du type NPN et son drain connecté à l'émetteur du transistor bipolaire BNI. Le fonctionnement du circuit sélecteur à deux entrées de la figure 8 sera décrit ci-dessous Un signal à un niveau haut produit une tension de 5,0 V Le seuil entre les signaux logiques haut et bas est de 2,5 V Le signal inversé par rapport au signal appliqué à la troisième borne d'entrée V 13 est appliqué à la quatrième borne d'entrée V 14 Les transistors PMOS qui ont une tension de seuil de -0,5 V deviennent passants quand la tension à leur porte est plus basse que celle de leur source de 0,5 V ou plus Les transistors MNOS qui ont une tension de seuil de 0,5 V deviennent passants quand la tension à leur porte est plus haute que celle à leur source de 0,5 V ou plus Le transistor bipolaire du type NPN devient passant quand la tension à sa base est plus haute que celle à son émetteur de 0,8 V. Quand un signal au niveau bas est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5 et MN 7 du type NMOS deviennent non passants et les transistors MN 6 et MN 8 du type MNOS deviennent passants car un signal au niveau haut est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 2, le transistor MP 3 du type PMOS devient non passant et le transistor MN 3 du type NMOS devient passant, dont le circuit inverseur INV 3 émet un signal au niveau bas Alors, l'électrode de porte du transistor MN 9 du type MNOS passe au niveau bas par le transistor MN 8 du type MNOS Comme l'entrée du circuit inverseur INV 4 est au niveau bas, le transistor MP 4 du type PMOS devient passant et le transistor MN 4 du type NMOS devient non passant, donc l'électrode de base du transistor bipolaire BN 1 du type NPN se trouve à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil du transistor MN 6 du type NMOS ou bien passe au niveau haut par le transistor MN 6 Le transistor MN 9 du type NMOS dont l'électrode de porte est au niveau bas devient non passant et le transistor bipolaire BN 1 du type NPN dont l'électrode de base est au niveau haut devient passant La capacité de charge CL 1 de la borne de sortie VOUT 1 se charge à 4,5 V àdes vitesses rapides A ce moment, le transistor MP 17 du type PMOS est passant et sert à charger le potentiel à l'émetteur du transistor bipolaire BN 1 du type NPN jusqu'au potentiel à sa base Ainsi, la borne de sortie VOUT 1 se trouve au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée VI 2, le transistor MP 13 du type PMOS devient passant et le transistor MN 3 du type NMOS devient non passant donc le circuit inverseur INV 3 émet un signal au niveau haut Alors, l'électrode de porte du transistor NM 9 du type NMOS se trouve à une tension de 4,5 V qui est plus faible que la tension d'alimentation ( 5,0 V) de la quantité de la tension de seuil du transistor MN 8 du type NMOS ou bien passe au niveau haut par le transistor MN 8 Comme l'entrée du circuit inverseur INV 4 est au niveau haut, le transistor MP 4 du type PMOS devient non passant et le transistor MN 4 du type MNOS devient passant, donc la base du transistor bipolaire BN 1 du type NPN passe au niveau bas par le transistor NM 6 du type NMOS A ce moment, le transistor MP 17 du type PMOS devient non passant Le transistor MN 9 du type NMOS dont l'électrode de porte est au niveau haut devient passant et le transistor bipolaire BN 1 du type NPN dont l'électrode de base est au niveau bas devient non passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se décharge à O V à des vitesses rapides Ainsi, la borne de sortie VOUTI se trouve au niveau bas. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5 et MN 7 du type NMOS deviennent passants et les transistors MN 6 et MN 8 du type MNOS deviennent non passants car un signal au niveau bas est appliqué à une quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 1, le transistor M Pl du type PMOS devient non passant et le transistor MIN 1 du type MNOS devient passant donc le circuit inverseur INV 1 émet un signal au niveau bas Alors, l'électrode de porte du transistor MIN 9 du type NMOS passe au niveau bas par le transistor MN 7 du type MNOS Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type MNOS devient non passant et le transistor MP 2 du type PMOS devient passant donc l'électrode de base du transistor bipolaire B Nl du type NPN se trouve à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil du transistor MN 5 du type MNOS ou bien passe au niveau haut par le transistor MN 5 du type NMOS Le transistor MN 9 du type NMOS dont l'électrode de porte est au niveau bas devient non passant et le transistor bipolaire BN 1 du type NPN dont l'électrode de base est au niveau haut devient passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se charge à 4,5 V à des vitesses rapides A ce moment, le transistor MP 17 du type PMOS est passant et il sert à charger le potentiel à l'émetteur du transistor bipolaire BN 1 du type NPN jusqu'au potentiel à sa base Ainsi, la borne de sortie VOUTI est *au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée VI 1, le transistor M Pl du type PMOS devient passant et le transistor M Nl du type NMOS devient non passant donc le circuit inverseur INV 1 émet un signal au niveau haut Alors, l'électrode de porte du transistor MN 9 du type NMOS se trouve à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 7 du type MNOS ou bien passe au niveau haut par le transistor MN 7 Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MP 2 du type PMOS devient non passant et le transistor MN 2 du type NMOS devient passant, donc l'électrode de base du transistor bipolaire BN 1 du type NPN passe au niveau bas par le transistor MN 5 du type NMOS A ce moment, le transistor MP 17 du type PMOS devient non passant Le transistor MN 9 du type NMOS dont l'électrode de porte est au niveau haut devient passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau bas devient non passant La capacité de charge CLI à la borne de sortie VOUT 1 se décharge à O V à des vitesses rapides Ainsi, la borne de sortie VOUT 1 se trouve au niveau bas. Le circuit de la figure 8 est un circuit sélecteur à deux entrées qui répond au signal appliqué à la troisième borne d'entrée VI 3 pour émettre sélectivement soit le signal appliqué à la borne d'entrée V Il ou le signal appliqué à la borne d'entrée VI 2 La tension à l'électrode d'émetteur est fixée à une tension plus faible que celle à l'électrode de base de 0,8 V ou moins lorsque le transistor bipolaire BN 1 du type NPN est passant Dans le huitième mode de réalisation préféré, cependant, le transistor MP 17 du type PMOS dont l'électrode de porte est connectée à la seconde alimentation en courant GND, est connecté aux électrodes de base et d'émetteur du transistor bipolaire B Nl afin d'équilibrer les tensions des électrodes d'émetteur et de base. En se référant à la figure 9, le circuit intégré à semi-conducteurs selon un neuvième mode de réalisation préféré de la présente invention sera décrit ci- après La figure 9 montre un schéma du circuit sélecteur à deux entrées de ce neuvième mode de réalisation préféré Sur la figure 9, RI désigne une résistance Les éléments de la figure 9 qui sont identiques à ou qui correspondent à ceux de la figure 2, sont désignés par les mêmes références Le circuit sélecteur à deux entrées du neuvième mode de réalisation préféré diffère de celui du deuxième mode de réalisation préféré par le fait que la résistance RI est connectée aux électrodes de base et d'émetteur du transistor bipolaire B Nl afin d'équilibrer les tensions aux électrodes de base et d'émetteur La tension à la borne de sortie VOU Tl est plus basse que celle à l'électrode de base du transistor bipolaire BN 1 de la quantité de la tension base-émetteur ( 0, 8 V ou moins) dans le circuit sélecteur à deux entrées du deuxième mode de réalisation préféré En reliant la résistance RI aux électrodes de base et d'émetteur du transistor BN 1, cela empêche l'influence de la tension base-émetteur du transistor bipolaire du type NPN sur la tension de sortie. En se référant à la figure 10, on décrira ci-après le circuit intégré à semi- conducteurs selon un dixième mode de réalisation préféré de la présente invention La figure 10 est un schéma d'un circuit NON OU exclusif selon ce dixième mode de réalisation préféré Sur la figure 10, M Pl et MP 2 désignent des transistors du type PMOS; M Nl à MN 9 désignent des transistors du type NMOS; BN 1 désigne un premier transistor bipolaire du type NPN; V Il désigne une première borne d'entrée; V 13 désigne une troisième borne d'entrée; VI 4 désigne une quatrième borne d'entrée; VOU Tl désigne une première borne de sortie; VDD désigne une première alimentation en courant à 5,0 V; GND désigne une seconde alimentation en courant à O V; et C Ll désigne une première capacité de charge Le transistor M Pl du type PMOS et le transistor M Nl du type NMOS forment un premier circuit inverseur INVI et le transistor MP 2 du type PMOS et le transistor MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs IN Vl et INV 2 servent de circuit tampon d'un signal introduit à la borne d'entrée V Il Les transistors MN 5 et MN 6 du type NMOS forment un circuit de transistors de passage PT 3 et les transistors MN 7 et MN 8 du type NMOS forment un circuit de transistors de passage PT 4 Le transistor bipolaire BN 1 du type NPN et le transistor NM 9 du type NMOS forment un circuit d'attaque Le drain ou la source des transistors MN 5, MN 6 du type NMOS du circuit des transistors de passage PT 3 est connecté à l'électrode de base du transistor bipolaire BN 1 du circuit d'attaque. On décrira ci-dessous le fonctionnement du circuit NON-OU exclusif de la figure 10 Un signal à un niveau haut produit une tension de 5,0 V et un signal à un niveau bas produit une tension de O V Le seuil entre les signaux logiques aux niveaux haut et bas est de 2,5 V Le signal inversé par rapport au signal appliqué à la troisième borne d'entrée VB 3 est appliqué à la quatrième borne d'entrée VI 4 Les transistors M Pl et MP 2 du type PMOS qui sont à une tension de seuil de -0,5 V deviennent passants quand la tension à leur électrode de porte est plus basse que celle à leur électrode de source de 0,5 V ou plus Les transistors MN 1 et MN 9 du type NMOS qui sont à une tension de seuil de 0,5 V deviennent passants quand la tension à leur électrode de porte est plus élevée que celle à leur électrode de source de 0,5 V ou plus Le transistor bipolaire du type NPN devient passant quand la tension à son électrode de base est plus haute que celle à son émetteur de 0,8 V ou plus. Lorsqu'un signal au niveau bas est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5 et MN 7 du type NMOS deviennent non passants et les transistors MN 6 et MN 8 du type NMOS deviennent passants car un signal au niveau haut est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient non passant et le transistor MN 1 du type NMOS devient passant, donc le circuit inverseur INV 1 émet un signal au niveau bas Alors, l'électrode de base du transistor bipolaire BN 1 passe au niveau bas par le transistor MN 6 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MP 2 du type PMOS devient passant et le transistor MN 2 du type NMOS devient non passant, donc l'électrode de porte du transistor MN 9 du type NMOS se trouve à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil 0,5 V du transistor MN 8 du type NMOS ou bien passe au niveau haut par le transistor MN 8 du type NMOS Le transistor MN 9 du type MNOS dont l'électrode de porte est au niveau haut devient passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau bas devient non passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se décharge à O V à des vitesses rapides Ainsi, laborne de sortie VOUT 1 se trouve au niveau bas. Si un signal au niveau bas est appliqué à la borne d'entrée VI 1, le transistor M Pl du type PMOS devient passant et le transistor MN 1 du type MNOS devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Alors, l'électrode de base du transistor bipolaire BN 1 du type NPN se trouve à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 6 du type NMOS ou bien passe au niveau haut par le transistor MN 6 du type NMOS. Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MP 2 du type PMOS devient non passant et le transistor MN 2 du type NMOS devient passant, donc l'électrode de porte du transistor MN 9 du type NMOS passe au niveau bas par le transistor MN 8 du type NMOS Le transistor MN 9 du type MNOS dont l'électrode de porte est au niveau bas devient non passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau haut devient passant La capacité de charge CL 1 à la borne de sortie VOUTI se charge à des vitesses rapides jusqu'à 3,7 V, ce qui est plus faible que le potentiel à l'électrode de base du transistor bipolaire BNI de la quantité de sa tension base-émetteur ( 0,8 V ou moins) Ainsi, la borne de sortie VOUTI passe au niveau haut. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5, MN 7 du type NMOS deviennent passants et les transistors MN 6, MN 8 du type NMOS deviennent non passants car un signal au niveau bas est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient non passant et le transistor MN 1 du type NMOS devient passant dont le circuit inverseur INVI émet un signal au niveau bas Alors, l'électrode de porte du transistor MN 9 du type NMOS passe au niveau bas par le transistor MN 7 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type NMOS devient non passant et le transistor MP 2 du type PMOS devient passant, donc l'électrode de base du transistor bipolaire BN 1 du type NPN se trouve à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil du transistor MN 5 du type MNOS ou bien passe au niveau haut par le transistor MN 5 Le transistor MN 9 du type NMOS dont l'électrode de porte est au niveau bas devient non passant et le transistor bipolaire BN 1 du type NPN dont l'électrode de base est au niveau haut devient passant La capacité de charge C Li de la borne de sortie VOUTI se charge à des vitesses rapides jusqu'à 3,7 V, ce qui est plus faible que le potentiel à l'électrode de base du transistor bipolaire BN 1 de la quantité de sa tension base- émetteur ( 0,8 V ou moins) Ainsi, la borne de sortie VOUT 1 se trouve au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient passant et le transistor M Nl du type NMOS devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Alors, l'électrode de porte du transistor MN 9 du type MNOS se trouve à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 7 du type NMOS ou bien passe au niveau haut par le transistor MN 7 Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MP 2 du type PMOS devient non passant et le transistor MN 2 du type MNOS devient passant, donc l'électrode de base du transistor bipolaire BN 1 passe au niveau bas par le transistor MN 5 du type NMOS Le transistor MN 9 du type NMOS dont l'électrode de porte est au niveau haut devient passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau bas devient non passant La capacité de charge CL 1 à la borne de sortie VOUT 1 est déchargée à O V à des vitesses rapides Ainsi, la borne de sortie VOUT 1 se trouve au niveau bas. Dans le circuit NON-OU exclusif de la figure 10, les circuits DE transistors de passage PT 3 et PT 4 ne comprennent que les transistors du type NMOS Le circuit de la figure 10 est adapté à ce que l'électrode de base du transistor bipolaire BN 1 et l'électrode de porte du transistor NM 9, c'est-à-dire la sortie du circuit des transistors de passage PT 3 et la sortie du circuit des transistors de passage PT 4 émettent constamment des signaux complémentaires. Ce ne sont que le transistor bipolaire BN 1 et le transistor MN 9 du type NMOS qui sont attaqués par les circuits inverseurs INV 1 et INV 2 par le circuit de transistors de passage PT 3 ou PT 4 pour charger et décharger la capacité de charge CL 1 à la borne de sortie VOUT 1 Il faut noter que les circuits de transistors de passage PT 3 et PT 4 ne comprennent que les transistors MN 5 à MN 8 du type NMOS contrairement aux circuits de transistors de passage PT 1 et PT 2 Ainsi, le signal au niveau haut, ayant une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD de la quantité de la tension de seuil des transistors MN 5 à MN 8 du type MNOS, est appliqué à l'électrode de base du transistor bipolaire BN 1 du type NPN et à l'électrode de porte du transistor MN 9 du type MNOS Comme la tension de base commence à diminuer de 4,5 V dans l'opération de mise hors circuit du transistor bipolaire BN 1, la durée de mise hors circuit du transistor BN 1 est écourtée en comparaison avec le premier mode de réalisation préféré et ainsi le circuit NON-OU exclusif peut fonctionner à des vitesses rapides. Le circuit NON-OU exclusif de la figure 10 selon ce dixième mode de réalisation préféré est obtenu en appliquant la sortie du circuit inverseur INV 1 au transistor MN 6 du type NMOS et en appliquant la sortie du circuit inverseur INV 2 au transistor MN 8 du type NMOS dans le circuit logique du second mode de réalisation préféré La sortie est au niveau haut uniquement quand les deux signaux appliqués aux bornes dentrée V Il et VB 3 sont au niveau haut ou bas,ce qui est la caractéristique du circuit NON-OU exclusif. En se référant à la figure 11, le circuit intégré à semi-conducteurs selon un onzième mode de réalisation préféré de la présente invention sera décrit ci- après La figure 11 est un schéma du circuit NON-OU exclusif de ce onzième mode de réalisation préféré Sur la figure 11, MP 1, MP 2 et MP 18 désignent des transistors du type PMOS; MN 1, MN 5, MN 6, MN 9 et MN 18 désignent des transistors MNOS; BN 1 désigne un premier transistor bipolaire du type NPN; V Il désigne une première borne d'entrée; V 13 désigne une troisième borne d'entrée; VI 4 désigne une quatrième borne d'entrée; VOUT 1 désigne une première borne de sortie; VDD désigne une première alimentation en courant de 5,0 V,; GND désigne une seconde alimentation en courant de O V; et CL 1 désigne une première capacité de charge Le transistor M Pl du type PMOS et le transistor MNI du type NMOS forment un premier circuit inverseur INV 1 et le transistor MP 2 du type PMOS et le transistor MN 2 du type MNOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INV 1 et INV 2 servent de circuit tampon pour un signal appliqué à la borne d'entrée VIL Les transistors MN 5 et MN 6 du type NMOS forment un circuit de transistors de passage PT 3 Le transistor bipolaire BN 1 du type NPN et le transistor NM 9 du type NMOS forment un circuit d'attaque Le drain ou source des transistors MN 5 et MN 6 du circuit des transistors de passage PT 3 est connecté à l'électrode de base du transistor bipolaire BN 1 du circuit d'attaque. L'on décrira ci-dessous le fonctionnement du circuit NON-OU exclusif de la figure 11 Un signal au niveau haut produit une tension de 5,0 V et un signal au niveau bas produit une tension de O V Le seuil entre les signaux logiques au niveaux haut et bas est de 2,5 V Le signal inversé par rapport à celui appliqué à la troisième borne d'entrée VI 3 est appliqué à la quatrième borne d'entrée V 14 Les transistors MP 1, MP 2 et MP 18 du type PMOS qui ont une tension de seuil de -0,5 V deviennent passants quand la tension à leur électrode de porte est plus basse que celle de leur électrode de source de 0,5 V ou plus Les transistors NM 1, NM 5, NM 6, NM 9 et NM 8 du type NMOS qui ont une tension de seuil de 0,5 V deviennent passants quand la tension à leur électrode de porte est plus haute que celle à leur électrode de source de 0,5 V ou plus Le transistor bipolaire BN 1 du type NPN devient passant quand la tension à son électrode de base est plus haute que celle à son électrode d'émetteur de 0,8 V ou plus. Quand un signal au niveau bas est appliqué à la troisième borne d'entrée V 13, le transistor NM 5 du type NMOS devient non passant et le transistor NM 6 du type NMOS devient passant car un signal au niveau haut est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 1, le transistor M Pl du type PMOS devient non passant et le transistor MN 1 du type NMOS devient passant, donc le circuit inverseur INVI émet un signal au niveau bas Alors, l'électrode de base du transistor bipolaire BN 1 passe au niveau bas par le transistor MN 6 du type NMOS Comme le signal au niveau bas est également appliqué au circuit inverseur INV 8, le transistor MP 18 du type PMOS devient passant et le transistor MN 18 du type NMOS devient non passant, donc l'électrode de porte du transistor MN 9 du type MNOS passe au niveau haut Le transistor MN 9 dont l'électrode de porte est au niveau haut devient passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau bas devient non passant La capacité de charge CL 1 à la borne de sortie VOUTI se décharge à O V à des vitesses rapides Ainsi, la borne de sortie VOU Tl se trouve au niveau bas. Si un signal au niveau bas est appliqué à la borne d'entrée Vil, le transistor N Pl du type PMOS devient passant et le transistor N Ml du type NMOS devient non passant, donc le circuit inverseur INVI émet un signal au niveau haut Alors, l'électrode de base du transistor bipolaire BN 1 se trouve à une tension de 4,5 V par le transistor MN 6 du type NMOS Comme le signal au niveau haut est également appliqué au circuit inverseur INV 8, le transistor MP 18 du type PMOS devient non passant et le transistor MN 18 du type NMOS devient passant donc l'électrode de porte du transistor MN 9 du type NMOS passe au niveau bas Le transistor MN 9 du type NMOS dont l'électrode de porte est au niveau bas devient non passant et le transistor bipolaire BN 1 du type NPN dont l'électrode de base est à une tension de 4,5 V devient passant La capacité de charge CL 1 à la borne de sortie VOU Tl se charge à 3,7 V à des vitesses rapides Ainsi, la borne de sortie VOUT 1 se trouve au niveau haut. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, le transistor MN 5 du type NMOS devient passant et le transistor NM 6 du type NMOS devient non passant car un signal au niveau bas est appliqué à la quatrième borne d'entrée V 14 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 1, le transistor M Pl du type PMOS devient non passant et le transistor MN 1 du type NMOS devient passant, donc le circuit inverseur INV 1 émet un signal au niveau bas Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type NMOS devient non passant et le transistor MP 2 du type PMOS devient passant, l'électrode de base du transistor bipolaire B Nl du type NPN et la borne d'entrée du circuit inverseur INV 8 se trouvent à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil du transistor MN 5 du type NMOS par le transistor MN 5 Comme l'entrée du circuit inverseur INV 8 est au niveau haut, le transistor NM 18 du type NMOS devient passant et le transistor MP 18 du type PMOS devient non passant, donc l'électrode de porte du transistor MN 9 du type NMOS passe au niveau bas Le transistor MN 9 du type NMOS passe au niveau bas Le transistor MN 9 du type NMOS dont l'électrode de porte est au niveau bas devient non passant et le transistor bipolaire BN 1 du type NPN dont l'électrode de base est au niveau haut devient passant La capacité de charge CL 1 à la borne de sortie VOUTI se charge à des vitesses rapides jusqu'à 3,7 V, ce qui est plus faible que le potentiel à l'électrode de base du transistor bipolaire BN 1 de la quantité de sa tension base-émetteur ( 0,8 V ou moins) Ainsi, la borne de sortie VOUT 1 se trouve au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée VII, le transistor M Pl du type PMOS devient passant et le transistor MN 1 du type NMOS devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MN 2 du type NMOS devient passant et le transistor MP 2 du type PMOS devient non passant, donc l'électrode de base du transistor BN 1 et la borne dentrée du circuit inverseur INV 8 passent au niveau bas par le transistor MN 5 Comme l'entrée du circuit inverseur INV 8 est au niveau bas, le transistor MN 18 du type NMOS devient non passant et le transistor MP 18 du type PMOS devient passant, donc lélectrode de porte du transistor MN 9 du type NMOS passe au niveau haut Le transistor MN 9 dont l'électrode de porte est au niveau haut devient passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau bas devient non passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se décharge à O V à des vitesses rapides Ainsi, la borne de sortie VOUT 1 se trouve au niveau bas. Le circuit de la figure 11 est un circuit NON-OU exclusif qui émet le signal au niveau haut uniquement quand les signaux appliqués aux bornes d'entrée V Il et VI 3 sont au niveau haut ou bas La sortie du circuit des transistors de passage PT 3 est introduite au circuit inverseur INV 8 et la sortie du circuit inverseur INV 8 est utilisée en tant que signal inversé du circuit des transistors de passage PT 3 Ce ne sont que le transistor bipolaire BN 1 et le transistor MN 9 du type NMOS qui chargent et déchargent la capacité de charge CL 1 à la borne de sortie VOUT 1. En se référant à la figure 12, le circuit intégré à semi-conducteurs selon un douzième mode de réalisation préféré de la présente invention sera décrit ci- après La figure 12 est un schéma d'un circuit sélecteur à deux entrées selon ce douzième mode de réalisation préféré de la présente invention Sur la figure 12, M Pl à MP 6 désignent des transistors du type PMOS; MN 1 à MN 6 désignent des transistors du type NMOS; BN 1 désigne un transistor bipolaire du type NPN; B Pl désigne un transistor bipolaire du type PNP; VII désigne une première borne d'entrée; V 12 désigne une seconde borne d'entrée; V 13 désigne une troisième borne d'entrée; V 14 désigne une quatrième borne d'entrée; VOUT 1 désigne une première borne de sortie; VDD désigne une première alimentation en courant à 5,0 V; GND désigne une seconde alimentation en courant à O V et CL 1 désigne une première capacité de charge Le transistor M Pl du type PMOS et le transistor MN 1 du type NMOS forment un premier circuit inverseur INV 1 et le transistor MP 2 du type PMOS et le transistor MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INV 1 et INV 2 servent de circuit tampon d'un signal introduit à la borne d'entrée V Il De même, le transistor MP 3 du type PMOS et le transistor MN 3 du type NMOS forment un troisième circuit inverseur INV 3 et le transistor MP 4 du type PMOS et le transistor MN 4 du type NMOS forment un quatrième circuit inverseur INV 4 Les troisième et quatrième circuits inverseurs INV 3 et INV 4 servent de circuit tampon d'un signal introduit à la borne d'entrée V 12. Les transistors MP 5, MP 6 du type PMOS et les transistors MN 5, MN 6 du type MNOS forment un circuit de transistors de passage PT 1 Le transistor bipolaire BN 1 et le transistor bipolaire B Pl forment un circuit d'attaque Le drain ou source des transistors MN 5, MN 6 du type NMOS et MP 5 et MP 6 du type PMOS du circuit des transistors de passage PT 1 est connecté à l'électrode de base du transistor bipolaire BN 1 et du transistor bipolaire B Pl du type PNP du circuit d'attaque. Le fonctionnement du circuit sélecteur à deux entrées de la figure 12 sera décrit ci-dessous Un signal à un niveau haut produit une tension de 5,0 V et un signal à un niveau bas produit une tension de 0 V Le seuil entre les signaux logiques haut et bas est de 2,5 V Le signal inversé par rapport à celui appliqué à la troisième borne d'entrée V 13 est appliqué à la quatrième borne d'entrée VI 4 Les transistors M Pl à MP 6 du type PMOS qui ont une tension de seuil de -0,5 V deviennent passants quand la tension à leur électrode de porte est plus basse que celle de leur électrode de source de 0,5 V ou plus Les transistors MN 1 à MN 6 du type NMOS qui ont une tension de seuil de 0,5 V deviennent passants quand la tension à l'électrode de porte est plus haute que celle de l'électrode de source de 0,5 V ou plus Le transistor bipolaire BN 1 devient passant quand latension à son électrode de base est plus haute que celle de son électrode d'émetteur de 0,8 V ou plus Le transistor bipolaire B Pl du type PNP devient passant quand la tension à sa base est plus basse que celle à son émetteur de 0,8 V ou plus. Quand un signal au niveau bas est appliqué à la troisième borne d'entrée VI 3, le transistor MN 5 du type NMOS devient non passant et le transistor MP 6 devient passant Comme un signal au niveau haut est appliqué à la quatrième borne d'entrée VI 4, le transistor MP 5 devient non passant et le transistor MN 6 devient passant. A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V 12, le transistor MP 3 du type PMOS devient non passant et le transistor MN 3 du type NMOS devient passant, donc le circuit inverseur INV 3 émet un signal au niveau bas Comme l'entrée du circuit inverseur INV 4 est au niveau bas, le transistor MN 4 du type NMOS devient non passant et le transistor MP 4 du type PMOS devient passant, donc les électrodes de base du transistor bipolaire BN 1 du type NPN et du transistor bipolaire B Pl du type PNP passent au niveau haut par le transistor MP 6 du type NMOS et le transistor MN 6 du type NMOS Le transistor B Pl dont l'électrode de base est au niveau haut devient non passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau haut devient passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se charge à des vitesses rapides à 4,2 V, ce qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension base-émetteur ( 0,8 V ou moins) du transistor bipolaire Ainsi, la borne de sortie VOUT 1 se trouve au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée VI 2, le transistor MP 3 du type PMOS devient passant et le transistor NM 3 du type NMOS devient non passant, donc le circuit inverseur INV 3 émet un signal au niveau haut Comme l'entrée du circuit inverseur INV 4 est au niveau haut, le transistor MP 4 du type PMOS devient non passant et le transistor MN 4 du type NMOS devient passant, donc les électrodes de base des transistors bipolaires BN 1 du type NPN et B Pl du type PNP passent au niveau bas par le transistor MP 6 du type PMOS et le transistor MN 6 du type NMOS Le transistor bipolaire B Pl dont l'électrode de base est au niveau bas devient passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau bas devient non passant La capacité de charge CLI à la borne de sortie VOUT 1 est déchargée à 0,8 V à des vitesses rapides Ainsi, la borne de sortie VOU Ti se trouve au niveau bas. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, le transistor MN 5 du type NMOS devient passant et le transistor MP 6 du type PMOS devient non passant Comme un signal au niveau bas est appliqué à la quatrième borne d'entrée VI 4, le transistor MP 5 du type PMOS devient passant et le transistor MN 6 du type MNOS devient non passant. A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient non passant et le transistor MN 1 du type NMOS devient passant, donc le circuit inverseur INVI émet un signal au niveau bas Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type NMOS devient non passant et le transistor MP 2 du type PMOS devient passant, donc les électrodes de base du transistor bipolaire BN 1 du type NPN et B Pl du type PNP passent au niveau haut par le transistor MP 5 du type PMOS et le transistor MN 5 du type NMOS Le transistor bipolaire B Pl dont l'électrode de base est au niveau haut devient non passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau haut devient passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se charge à des vitesses rapides jusqu'à 4,2 V, ce qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension base-émetteur ( 0,8 V ou moins) du transistor bipolaire Ainsi, la borne de sortie VOUT 1 se trouve au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée VI 1, le transistor M Pl du type PMOS devient passant et le transistor MN 1 du type MNOS devient non passant, donc le circuit inverseur INVI émet un signal au niveau haut Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MP 2 du type PMOS devient non passant et le transistor MN 2 du type NMOS devient passant, donc les électrodes de base du transistor bipolaire BN 1 du type NPN et du transistor bipolaire B Pl du type PNP passent au niveau bas par le transistor MP 5 du type PMOS et le transistor MN 5 du type NMOS Le transistor bipolaire B Pl dont l'électrode de base est au niveau bas devient passant et le transistor bipolaire BNI dont l'électrode de base est au niveau bas devient non passant La capacité de charge C Li à la borne de sortie VOUTI se décharge à 0,8 V à des vitesses rapides Ainsi, la borne de sortie VOUT 1 se trouve au niveau bas. Le circuit de la figure 2 est un circuit sélecteur à deux entrées qui répond au signal de commande appliqué à sa troisième borne d'entrée VI 3 pour émettre sélectivement soit le signal appliqué à la borne d'entrée VI 1 ou le signal appliqué à la borne d'entrée VI 2 La sortie du circuit de transistors de passage PT 1 n'est connectée qu'aux électrodes de base du transistor bipolaire BN 1 du type NPN et du transistor bipolaire B Pl du type PNP éliminant la nécessité d'un circuit pour émettre les signaux complémentaires comme dans le premier mode de réalisation Ce ne sont que le transistor bipolaire BN 1 et le transistor bipolaire B Pl qui sont attaqués par les circuits inverseurs INV 1 à INV 4 par les transistors de passage PT 1 pour charger et décharger la capacité de charge CL 1 à la borne de sortie VOUT 1. En se référant à la figure 13, le circuit intégré à semi-conducteurs selon un treizième mode de réalisation préféré de la présente invention sera décrit ci- après La figure 13 est un schéma du circuit sélecteur à deux entrées de ce treizième mode de réalisation préféré Sur la figure 13, M Pl à MP 4 désignent des transistors PMOS; MN 1 à MN 8 désignent des transistors NMOS; BN 1 désigne un premier transistor bipolaire NPN; BN 2 désigne un second transistor bipolaire NPN; B Pl désigne un premier transistor bipolaire PNP; BP 2 désigne un second transistor bipolaire PNP; V Il désigne une première borne d'entrée; VI 2 désigne une deuxième borne d'entrée; VI 3 désigne une troisième borne d'entrée; VI 4 désigne une quatrième borne d'entrée; VOUT 1 désigne une première borne de sortie; VOUT 2 désigne une seconde borne de sortie; VDD désigne une première alimentation en courant à 5,0 V; GND désigne une seconde alimentation en courant à O V; CL 1 désigne une première capacité de charge; et CL 2 désigne une seconde capacité de charge Les transistors M Pl du type PMOS et MN 1 du type NMOS forment un premier circuit inverseur INV 1 et les transistors MP 2 du type PMOS et MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INV 1 et INV 2 servent de circuit tampon d'un signal introduit à la borne d'entrée VIL De même, les transistors MP 3 du type PMOS et MN 3 du type MNOS forment un troisième circuit inverseur INV 3 et les transistors MP 4 du type PMOS et MN 4 du type MNOS forment un quatrième circuit inverseur INV 4 Les troisième et quatrième circuits inverseurs INV 3 et INV 4 servent de circuit tampon d'un signal introdouit à la borne d'entrée VI 2 Les transistors MN 5 et MN 6 du type NMOS forment un circuit de transistors de passage PT 3 et les transistors MN 7 et MN 8 du type MNOS forment un circuit de transistors de passage PT 4 Les transistors bipolaires BN 1 du type NPN et B Pl du type PNP forment un premier circuit d'attaque et les transistors bipolaires BN 2 du type NPN et BP 2 du type PNP forment un second circuit d'attaque L'électrode de drain ou de source des transistors MN 5, MN 6 du type MNOS du circuit de transistors de passage PT 3 est connectée à l'électrode de base du transistor bipolaire B Nl du type NPN et du transistor bipolaire B Pl du type PNP du premier circuit d'attaque. L'électrode de drain ou de source des transistors MN 7, MN 8 du type MNOS du circuit de transistors de passage PT 4 est connectée à l'électrode de base du transistor bipolaire BN 2 du type NPN et du transistor bipolaire BP 2 du type PNP du second circuit dattaque. Le fonctionnement du circuit sélecteur à deux entrées de la figure 13 sera décrit ci-dessous Un signal au niveau haut produit une tension de 5,0 V et un signal au niveau bas produit une tension de O V Un seuil entre les signaux logiques haut et bas est de 2,5 V Le signal inversé par rapport à un signal appliqué à la troisième borne d'entrée V 13 est appliqué à la quatrième borne dentrée VI 4 Les transistors M Pl à MP 4 du type PMOS qui sont à une tension de seuil de -0,5 V deviennent passants quand la tension à leur électrode de porte est plus basse que celle à leur électrode de source de 0,5 V ou plus Les transistors MN 1 à MN 8 qui ont une tension de seuil de 0,5 V deviennent passants quand la tension à leur électrode de porte est plus haute que celle de leur électrode de source de 0,5 V ou plus Les transistors bipolaires B Nl et BN 2 du type PNP deviennent passants quand la tension à leur électrode de base est plus haute que celle à leur électrode d'émetteur de 0,8 V ou plus. Quand un signal au niveau bas est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5 et MN 7 du type NMOS deviennent non passants et les transistors MN 6 et MN 8 du type NMOS deviennent passants car un signal au niveau haut est appliqué à la quatrième borne dentrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 2, le transistor MP 3 du type PMOS devient non passant et le transistor MN 3 du type NMOS devient passant, donc le circuit inverseur INV 3 émet un signal au niveau bas Alors, les électrodes de base des transistors bipolaires BN 2 du type NPN et BP 2 du type PNP passent au niveau bas par le transistor NM 8 du type NMOS Comme l'entrée du circuit inverseur INV 4 est au niveau bas, le transistor MP 4 du type PMOS devient passant et le transistor MN 4 du type NMOS devient non passant, donc les électrodes de base du transistor bipolaire BN 1 du type NPN et du transistor bipolaire B Pl du type PNP sont à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 6 du type NMOS ou bien passe au niveau haut par le transistor MN 6 du type NMOS Le transistor bipolaire B Pl dont l'électrode de base est au niveau haut devient non passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau haut devient passant La capacité de charge C Ll à la borne de sortie VOUT 1 se charge à des vitesses rapides jusqu'à 3,7 V, ce qui est plus faible que le potentiel à l'électrode de base du transistor bipolaire BN 1 de la quantité de sa tension base-émetteur ( 0,8 V ou moins). Ainsi, la borne de sortie VOUT 1 se trouve au niveau haut Le transistor bipolaire BP 2 du type PNP dont l'électrode de base est au niveau bas devient passant et le transistor bipolaire BN 2 du type NPN dont l'électrode de base est au niveau bas devient non passant La capacité de charge CL 2 à la borne de sortie VOUT 2 se décharge à 1,3 V à des vitesses rapides Ainsi, la borne de sortie VOUT 2 se trouve au niveau bas. Si un signal au niveau bas est appliqué à la borne d'entrée VI 2, le transistor MP 3 du type PMOS devient passant et le transistor MN 3 du type NMOS devient non passant, donc le circuit inverseur INV 3 émet un signal au niveau haut Alors, les électrodes de base du transistor bipolaire BN 2 et du transistor bipolaire BP 2 sont à une tension de 4,5 V qui est plus faible que la tension dalimentation en courant ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 8 du type NMOS ou bien passe au niveau haut par ce transistor MN 8 Comme l'entrée du circuit inverseur INV 4 et au niveau haut, le transistor MP 4 du type PMOS devient non passant et le transistor MN 4 du type NMOS devient passant, donc les électrodes de base du transistor bipolaire BN 1 du type NPN et du transistor bipolaire B Pl du type PNP passent au niveau bas par le transistor MN 6 Le transistor bipolaire BP 1 dont l'électrode de base est au niveau bas devient passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau bas devient non passant La capacité de charge CLI à la borne de sortie VOUT 1 se décharge à 1,3 V à des vitesses rapides Ainsi, la borne de sortie VOUTI se trouve au niveau bas Le transistor bipolaire BP 2 du type PNP dont l'électrode de base est au niveau haut devient non passant et le transistor bipolaire BN 2 dont l'électrode de base est au niveau haut devient passant La capacité de charge CL 2 à la borne de sortie VOUT 2 se charge à des vitesses rapides jusqu'à 3,7 V, ce qui est plus faible que le potentiel à l'électrode de base du transistor bipolaire BN 2 de la quantité de sa tension base-émetteur ( 0,8 V ou moins) Ainsi, la borne de sortie VOUT 2 se trouve au niveau haut. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, les transistors MN 5 et MN 7 du type NMOS deviennent passants et les transistors MN 6 et MN 8 du type NMOS deviennent non passants car un signal au niveau bas est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient non passant et le transistor MN 1 du type NMOS devient passant, donc le circuit inverseur INV 1 émet un signal au niveau bas Alors, les électrodes de base du transistor bipolaire BN 2 du type NPN et du transistor bipolaire BP 2 du type PNP passent au niveau bas par le transistor MN 7 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type NMOS devient non passant et le transistor MP 2 du type PMOS devient passant, donc les électrodes de base du transistor bipolaire BN 1 et du transistor bipolaire B Pl se trouvent à une tension de 4,5 V qui est plus faible que la tension dalimentation VDD ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 5 du type NMOS ou bien passent au niveau haut par ce transistor MN 5 Le transistor bipolaire B Pl dont l'électrode de base est au niveau haut devient non passant et le transistor bipolaire BN 1 dont l'électrode de base est au niveau haut devient passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se charge à des vitesses rapides jusqu'à 3,7 V ce qui est plus faible que le potentiel à l'électrode de base du transistor bipolaire BN 1 de la quantité de sa tension base-émetteur ( 0,8 V ou moins). Ainsi, la borne de sortie VOUTI se trouve au niveau haut Le transistor bipolaire BP 2 dont l'électrode de base est au niveau bas devient passant et le transistor bipolaire BN 2 dont l'électrode de base est au niveau bas devient non passant La capacité de charge CL 2 à la borne de sortie VOUT 2 se décharge à 1,3 V à des vitesses rapides Ainsi, la borne de sortie VOUT 2 se trouve au niveau bas. Si un signal au niveau bas est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient passant et le transistor MN 1 du type NMOS devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Alors, les électrodes de base du transistor bipolaire BN 2 et du transistor bipolaire BP 2 se trouvent à une tension de 4,5 V qui est plus faible que la tension d'alimentation ( 5,0 V) de la tension de seuil ( 0,5 V) du transistor MN 7 du type NMOS ou bien passent au niveau haut par le transistor MN 7 du type NMOS Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MP 2 du type PMOS devient non passant et le transistor MN 2 du type NMOS devient passant, donc les électrodes de base du transistor bipolaire BN 1 et du transistor bipolaire B Pl passent au niveau bas par le transistor NM 5 du type NMOS Le transistor bipolaire B Pl dont l'électrode de base est au niveau bas devient passant et le transistor bipolaire B Nl dont l'électrode de base est au niveau bas devient non passant La capacité de charge CLI à la borne de sortie VOU Tl se décharge à 1,3 V à des vitesses rapides Ainsi, la borne de sortie VOUTI est au niveau bas Le transistor bipolaire BP 2 dont l'électrode de base est au niveau haut devient non passant et le transistor bipolaire BN 2 dont l'électrode de base est au niveau haut devient passant La capacité de charge CL 2 à la borne de sortie VOUT 2 se charge à des vitesses rapides jusqu'à 3,7 V, ce qui est plus faible que le potentiel à l'électrode de base du transistor bipolaire BN 2 de la quantité de sa tension base-émetteur ( 0,8 ou moins) Ainsi, la borne de sortie VOUT 2 se trouve au niveau haut. Le circuit de la figure 13 est un circuit sélecteur à deux entrées qui répond au signal appliqué à la troisième borne d'entrée V 13 pour émettre sélectivement le signal appliqué à la borne d'entrée V Il ou le signal appliqué à la borne d'entrée VI 2 Le circuit sélecteur à deux entrées du treizième mode de réalisation préféré est obtenu de manière que des signaux complémentaires soient émis dans le circuit logique du douzième mode de réalisation. En se référant à la figure 14, on décrira ci-après le circuit intégré à semi- conducteurs selon un quatorzième mode de réalisation préféré de la présente invention La figure 14 est un schéma du circuit sélecteur à deux entrées de ce quatorzième mode de réalisation préféré Sur la figure 14, MN 7 et MN 8 désignent des transistors MNOS qui forment un circuit de transistors de passage PT 4; MP 15 désigne un transistor PMOS dont l'électrode de porte est connectée à l'électrode de drain des transistors MN 7 et MN 8, ce qui forme la sortie du circuit de transistors de passage PT 4 Des éléments de la figure 14 qui sont identiques ou correspondent à ceux de la figure 12 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du quatorzième mode de réalisation préféré diffère de celui du douzième mode de réalisation préféré par le fait que le circuit du quatorzième mode de réalisation comprend le circuit de transistors de passage PT 4 et le transistor MP 15 du type PMOS Le circuit de transistors de passage PT 4 émet le signal logiquement inversé par rapport au signal à la sortie du circuit de transistors de passage PT 3 et le signal inversé est appliqué à l'électrode de porte du transistor MP 15 du type PMOS Ainsi, quand le transistor bipolaire BN 1 du type NPN dont l'électrode de base est au niveau haut devient passant, le transistor MP 15 du type PMOS devient également passant Cela allège l'influence de la tension de seuil des transistors MN 5, MN 6 du type NMOS, donc l'électrode de base du transistor bipolaire BN 1 se trouve à la tension d'alimentation VDD La capacité de charge CL 1 est chargée à des vitesses plus rapides La tension de sortie au niveau haut est accrue. En se référant à la figure 15, le circuit intégré à semi-conducteurs selon un quinzième mode de réalisation préféré de la présente invention sera décrit ci- dessous La figure 15 est un schéma du circuit sélecteur à deux entrées de ce quinzième mode de réalisation préféré Sur la figure 15, MN 7 et MN 8 désignent des transistors NMOS qui forment un circuit de transistors de passage PT 4; et MP 16 désigne un transistor PMOS dont l'électrode de porte est connectée à l'électrode de drain des transistors MN 5 et MN 6 du type NMOS, ce qui forme la sortie d'un circuit de transistors de passage PT 3 Les éléments de la figure 15 qui sont identiques ou qui correspondent à ceux de la figure 14 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du quinzième mode de réalisation préféré diffère de celui du quatorzième par le fait que l'électrode de porte du transistor MP 16 du type PMOS est connectée à la sortie du circuit de transistors de passage PT 3 dans le circuit du quinzième mode de réalisation préféré. En se référant à la figure 16, le circuit intégré à semi-conducteurs selon un seizième mode de réalisation préféré de la présente invention sera décrit ci- dessous La figure 16 est un schéma du circuit sélecteur à deux entrées de ce seizième mode de réalisation préféré Sur la figure 16, MP 5 et MP 6 désignent des transistors PMOS formant un circuit de transistors de passage PT 9; MP 7 et MP 8 désignent des transistors PMOS formant un circuit de transistors de passage PT 10; et MN 15 désigne un transistor NMOS dont l'électrode de porte est connectée à l'électrode de drain des transistors MP 7 et MP 8, ce qui forme la sortie du circuit de transistors de passage PT 10 Les éléments de la figure 16 qui sont identiques à ou qui correspondent à ceux de la figure 12 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du seizième mode de réalisation préféré diffère de celui du douzième par le fait que le circuit du seizième mode de réalisation préféré comprend les circuits de transistors de passage PT 9, PT 10 et le transistor PMOS MP 15 Le circuit de transistors de passage PT 10 émet le signal logiquement inversé par rapport au signal à la sortie du circuit de transistors de passage PT 9 et le signal inversé est appliqué à l'électrode de porte du transistor NM 15 du type NMOS Ainsi, quand le transistor bipolaire B Pl du type PNP dont l'électrode de base est au niveau bas devient passant, le transistor MN 15 devient également passant Cela allège l'influence de la tension de seuil des transistors MP 5, MP 6 du type PMOS, donc l'électrode de base du transistor bipolaire B Pl du type PNP se trouve à une tension de O V La capacité de charge CL 1 se décharge rapidement La tension de sortie au niveau bas diminue. En se référant à la figure 17, le circuit intégré à semi-conducteurs selon un dix-septième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 17 montre un schéma du circuit sélecteur à deux entrées de ce dix-septième mode de réalisation préféré Sur la figure 17, MP 5 et MP 6 désignent des transistors PMOS qui forment un circuit de transistors de passage PT 9; MP 7 et MP 8 désignent des transistors PMOS qui forment un circuit de transistors de passage PT 10; et MN 16 désigne un transistor NMOS dont l'électrode de porte est connectée à l'électrode de drain des transistors MP 5 et MP 6, ce qui forme la sortie du circuit de transistors de passage PT 9 Les éléments de la figure 17 qui sont identiques à ou qui correspondent à ceux de la figure 16 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du dix-septième mode de réalisation préféré diffère de celui du seizième par le fait que l'électrode de porte du transistor MNL 6 du type NMOS est connectée à la sortie du circuit de transistors de passage PT 9 dans le circuit du dix-septième mode de réalisation préféré. En se référant à la figure 18, le circuit intégré à semi-conducteurs selon un dix-huitième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 18 est un schéma du circuit sélecteur à deux entrées de ce dix-huitième mode de réalisation préféré selon la présente invention Sur la figure 18, MP 17 désigne un transistor PMOS dont les électrodes de source et de drain sont connectées aux électrodes de base et d'émetteur d'un transistor bipolaire BN 1 Les éléments de la figure 18 qui sont identiques à ou qui correspondent à ceux de la figure 12 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du dix-huitième mode de réalisation préféré diffère de celui du douzième par le fait que le circuit du dix-huitième mode de réalisation préféré comprend le transistor MP 17 du type PMOS Quand le transistor bipolaire BN 1 dont l'électrode de base est au niveau haut devient passant, le transistor MP 17 devient également passant pour servir à charger le potentiel à l'électrode d'émetteur du transistor bipolaire BN 1 jusqu'au potentiel à sa base Les autres opérations du circuit sélecteur à deux entrées sont identiques à celles du douzième mode de réalisation. En se référant à la figure 19, le circuit intégré à semi-conducteurs selon un dix-neuvième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 19 est un schéma du circuit sélecteur à deux entrées de ce dix-neuvième mode de réalisation préféré Sur la figure 19, Ri désigne une résistance ayant des première et seconde extrémités qui sont connectées à la base et à l'émetteur d'un transistor bipolaire BN 1 du type NPN Les éléments de la figure 19 qui sont identiques ou qui correspondent à ceux de la figure 12 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du dix- neuvième mode de réalisation préféré de la présente invention diffère de celui du douzième par le fait que le circuit du dix-neuvième mode de réalisation préféré comprend la résistance RL Quand le transistor bipolaire BN 1 du type NPN dont la base est au niveau haut devient passant, la résistance Ri sert à charger le potentiel à l'émetteur du transistor BN 1 au potentiel à sa base Quand le transistor bipolaire B Pl dont l'électrode de base est au niveau bas devient passant, la résistance Ri sert à décharger le potentiel à l'émetteur du transistor B Pl au potentiel à sa base Le reste du fonctionnement du circuit sélecteur à deux entrées est identique à celui du douzième mode de réalisation préféré. En se référant à la figure 20, le circuit intégré à semi-conducteurs selon un vingtième mode de réalisation préféré de la présente invention sera décrit ci- après La figure 1 est un schéma de circuit sélecteur à deux entrées de ce vingtième mode de réalisation préféré Sur la figure 1, MP 19 désigne un transistor PMOS; et BN 2 désigne un transistor bipolaire du type NPN qui forme un circuit d'attaque avec un transistor bipolaire BN 1 du type NPN Les éléments de la figure 20 qui sont identiques ou qui correspondent à ceux de la figure 2 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du vingtième mode de réalisation préféré diffère de celui du deuxième mode de réalisation préféré par le fait que le circuit d'attaque comporte des transistors bipolaires du même type de conductivité dans le circuit de ce vingtième mode de réalisation préféré Le transistor M P 19 du type PMOS a son électrode de porte qui reçoit la sortie du circuit de transistors de passage PT 3 et ses électrodes de source et de drain qui sont connectées aux électrodes de collecteur et de base du transistor bipolaire BN 2 du type NPN Le transistor MP 19 devient passant quand le transistor bipolaire BN 2 devient passant pour soulager la saturation du transistor bipolaire BN 2 Le reste du fonctionnement du circuit sélecteur à deux entrées est identique à ce qui a été décrit pour le deuxième mode de réalisation préféré. En se référant à la figure 21, le circuit intégré à semi-conducteurs selon un vingt-unième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 21 est un schéma du circuit sélecteur à deux entrées de ce vingt-et-unième mode de réalisation préféré Sur la figure 21, MN 19 désigne un transistor MNOS et BP 1, BP 2 désignent des transistors bipolaires du type PNP qui forment un circuit d'attaque Deséléments de la figure 21 qui sont identiques ou qui correspondent à ceux de la figure 2 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du vingt-et-unième mode de réalisation préféré diffère de celui du deuxième mode de réalisation préféré par le fait que le circuit dattaque comporte des transistors bipolaires de même type de conductivité dans ce circuit du vingt-et- unième mode de réalisation préféré Le transistor M N 19 a son électrode de porte qui reçoit la sortie du circuit de transistors de passage PT 4 et ses électrodes de source et de drain qui sont connectées aux électrodes de collecteur et de base du transistor bipolaire BP 1 Le transistor MN 19 devient passant quand le transistor B Pl devient passant pour alléger la saturation du transistor bipolaire BP 1 Le reste du fonctionnement du circuit sélecteur à deux entrées est identique à ce qui a été décrit pour le deuxième mode de réalisation préféré. En se référant à la figure 22, le circuit intégré à semi-conducteurs selon un vingt-deuxième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 22 est un schéma du circuit sélecteur à deux entrées de ce vingt-deuxième mode de réalisation préféré Sur la figure 22, MP 19 et MP 20 désignent des transistors PMOS; BN 2 désigne un transistor bipolaire NPN qui forme un premier circuit d'attaque avec un transistor bipolaire BN 1 du type NPN; et BN 4 désigne un transistor bipolaire NPN qui forme un second circuit d'attaque avec un transistor bipolaire BN 3 du type NPN Des éléments de la figure 22 qui sont identiques à ou qui correspondent à ceux de la figure 5 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du vingt- deuxième mode de réalisation préféré diffère de celui du cinquième par le fait que le circuit d'attaque comporte les transistors bipolaires du même type de conductivité Les transistors MP 19 et MP 20 ont une électrode de porte qui reçoit la sortie des circuits de transistors de passage PT 3 et PT 4 et des électrodes de source et de drain qui sont connectées aux électrodes de collecteur et de base des transistors bipolaires BN 2 et BN 4 Les transistors MP 19 et MP 20 deviennent passants quand les transistors bipolaires BN 2 et BN 4 deviennent passants, respectivement pour alléger la saturation des transistors bipolaires BN 2 et BN 4 Le reste du fonctionnement du circuit sélecteur à deux entrées est identique à ce qui a été décrit pour le cinquième mode de réalisation préféré. En se référant à la figure 23, le circuit intégré à semi-conducteurs selon un vingt-troisième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 23 est un schéma du circuit sélecteur à deux entrées de ce vingt-troisième mode de réalisation préféré Sur la figure 23, MP 19 désigne un transistor du type PMOS et BN 2 désigne un transistor bipolaire du type NPN qui forme un circuit d'attaque avec un transistor bipolaire BN 1 du type NPN. Les éléments de la figure 23 qui sont identiques à ou qui correspondent à ceux de la figure 6 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du vingt-troisième mode de réalisation préféré diffère de celui du sixième mode de réalisation préféré par le fait que le circuit d'attaque comporte des transistors bipolaires du même type de conductivité dans ce circuit du vingt- troisième mode de réalisation préféré Le transistor MP 19 a son électrode de porte qui reçoit la sortie du sortie de transistors de passage PT 3 et ses électrodes de source et de drain qui sont connectées aux électrodes de collecteur et de base du transistor bipolaire BN 2 Le transistor MP 19 devient passant quand le transistor bipolaire BN 2 devient passant pour alléger la saturation du transistor BN 2 Le reste du fonctionnement du circuit sélecteur à deux entrées est identique au cas du sixième mode de réalisation préféré. En se référant à la figure 24, le circuit intégré à semi-conducteurs selon un vingt-quatrième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 24 est un schéma du circuit sélecteur à deux entrées de ce vingt-quatrième mode de réalisation préféré Sur la figure 24, MP 19 désigne un transistor PMOS; et BN 2 désigne un transistor bipolaire NPN qui forme un circuit d'attaque avec un transistor bipolaire BN 1 du type NPN Les éléments de la figure 24 qui sont identiques ou qui correspondent à ceux de la figure 7 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du vingt- quatrième mode de réalisation préféré diffère de celui du septième par le fait que le circuit d'attaque comporte des transistors bipolaires du même type de conductivité Le transistor MP 19 a son électrode de porte qui reçoit la sortie du circuit de transistors de passage PT 9 et ses électrodes de source et de drain qui sont connectées aux électrodes de collecteur et de base du transistor bipolaire BN 2 du type NPN Le transistor NP 19 devient passant quand le transistor bipolaire BN 2 devient passant pour alléger la saturation de ce transistor BN 2. Le reste du fonctionnement du circuit sélecteur à deux entrées est identique au cas du septième mode de réalisation préféré. En se référant à la figure 25, le circuit intégré à semi-conducteurs selon un vingt-cinquième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 25 est un schéma du circuit sélecteur à deux entrées de ce vingt-cinquième mode de réalisation préféré Sur la figure 25, MP 19 désigne un transistor PMOS, et BN 2 désigne un transistor bipolaire du type NPN qui forme un circuit d'attaque avec un transistor bipolaire B Nl du type NPN Les éléments de la figure 25 qui sont identiques ou qui correspondent à ceux de la figure 8 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du vingt-cinquième mode de réalisation préféré diffère de celui du huitième mode de réalisation préféré par le fait que son circuit d'attaque comporte des transistors bipolaires du même type de conductivité Le transistor MP 19 a son électrode de porte qui reçoit la sortie du circuit de transistors de passage PT 3 et ses électrodes de source et de drain qui sont connectées aux électrodes de collecteur et de base du transistor bipolaire BN 2 Le transistor M P 19 devient passant quand le transistor bipolaire BN 2 devient passant pour alléger la saturation du transistor bipolaire BN 2 Le reste du fonctionnement du circuit sélecteur à deux entrées est identique à celui du huitième mode de réalisation préféré. En se référant à la figure 26, le circuit intégré à semi-conducteurs selon un vingt-sixième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 26 est un schéma du circuit sélecteur à deux entrées du vingt- sixième mode de réalisation préféré de la présente invention Sur la figure 26, MP 19 désigne un transistor PMOS; et BN 2 désigne un transistor bipolaire NPN qui forme un circuit d'attaque avec un transistor bipolaire BN 1 du type NPN. Les éléments de la figure 26 qui sont identiques ou qui correspondent à ceux de la figure 9 sont désignés par les mêmes références Le circuit sélecteur à deux entrées du vingt-sixième mode de réalisation préféré diffère de celui du neuvième par le fait que le circuit d'attaque comporte des transistors bipolaires du même type de conductivité Le transistor MP 19 a son électrode de porte qui reçoit la sortie du circuit de transistors de passage PT 3 et ses électrodes de source et de drain qui sont connectées aux électrodes de collecteur et de base du transistor bipolaire BN 2 Le transistor MP 19 devient passant quand le transistor bipolaire BN 2 devient passant pour alléger la saturation du transistor BN 2 Le reste du fonctionnement du circuit sélecteur à deux entrées est identique au cas du neuvième mode de réalisation préféré. En se référant à la figure 27, le circuit intégré à semi-conducteurs selon un vingt-septième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 27 est un schéma de circuit du circuit NON-OU exclusif du vingt-septième mode de réalisation préféré de la présente invention. Sur la figure 27, M Pl et MP 2 désignent des transistors PMOS; MN 1 à MN 6 désignent des transistors NMOS; BN 1 désigne un premier transistor bipolaire NPN; B Pl désigne un premier transistor bipolaire PNP; V Il désigne une première borne d'entrée; VB 3 désigne une troisième borne d'entrée; VI 4 désigne une quatrième borne d'entrée; VOUT 1 désigne une première borne de sortie; VDD désigne une première alimentation en courant à 5,0 V; GND désigne une seconde alimentation en courant à OV et CL 1 désigne une première capacité de charge Les transistors M Pl du type PMOS et MN 1 du type NMOS forment un premier circuit inverseur INV 1 et les transistors MP 2 du type PMOS et MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INVI et INV 2 servent de circuit tampon d'un signal introduit à la borne d'entrée V Il Les transistors MN 5 et MN 6 du type MNOS forment un circuit de transistors de passage PT 3 Le transistor bipolaire BN 1 et le transistor bipolaire B Pl forment un circuit d'attaque L'électrode de drain ou de source des transistors MN 5, MN 6 est connectée à l'électrode de base du transistor bipolaire BN 1 et du transistor bipolaire BP 1. Le fonctionnement du circuit NON-OU exclusif de la figure 27 sera décrit ci-dessous Un signal au niveau haut produit une tension de 5,0 V et un signal au niveau bas produit une tension de O V Le seuil entre les signaux logiques haut et bas est de 2,5 V Le signal inversé par rapport à celui appliqué à la troisième borne d'entrée V 13 est appliqué à la quatrième borne d'entrée VI 4. Les transistors du type PMOS qui ont une tension de seuil de -0,5 V deviennent passants quand la tension à leur électrode de porte est plus basse que celle à leur électrode de source de 0,5 V ou plus Les transistors NMOS qui ont une tension de seuil de 0,5 V deviennent passants quand la tension à leur électrode de porte est plus haute que celle à leur électrode de source de 0,5 V ou plus Le transistor bipolaire BN 1 du type NPN devient passant quand la tension à son électrode de base est plus haute que celle à son électrode d'émetteur de 0,8 V ou plus Le transistor bipolaire B Pl du type PNP devient passant quand la tension à son électrode de base est plus basse que celle à son émetteur de 0,8 V ou plus. Quand un signal au niveau bas est appliqué à la troisième borne d'entrée VI 3, le transistor MN 5 du type NMOS devient non passant et le transistor MN 6 du type NMOS devient passant car un signal au niveau haut est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée VI 1, le transistor M Pl du type PMOS devient non passant et le transistor NM 1 du type NMOS devient passant, donc le circuit inverseur INV 1 émet un signal au niveau bas Alors, les électrodes de base du transistor bipolaire BN 1 et du transistor bipolaire B Pl passent au niveau bas par le transistor MN 6 du type NMOS Le transistor bipolaire BN 1 dont l'électrode de base est au niveau bas devient non passant et le transistor bipolaire B Pl dont l'électrode de base est au niveau bas devient passant La capacité de charge CLI à la borne de sortie VOUTI se décharge à des vitesses rapides jusqu'à 0,8 V, ce qui est plus élevé que la seconde tension d'alimentation GND de la quantité de la tension base- émetteur ( 0,8 V ou moins) Ainsi, la borne de sortie VOUTI se trouve au niveau bas. Si un signal au niveau bas est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient passant et le transistor MNI du type NMOS devient non passant, donc le circuit inverseur INI émet un signal au niveau haut Alors, les électrodes de base du transistor bipolaire BN 1 du type NPN et du transistor bipolaire B Pl du type PNP se trouvent à une tension de 4,5 V par le transistor MN 6 du type NMOS Le transistor bipolaire B Nl dont l'électrode de base est à une tension de 4,5 V devient passant et le transistor bipolaire B Pl dont l'électrode de base est à une tension de 4,5 V devient non passant La capacité de charge CLL à la borne de sortie VOUTI se charge à 3,7 V à des vitesses rapides. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, le transistor MN 5 du type MNOS devient passant et le transistor MN 6 du type NMOS devient non passant car un signal au niveau bas est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient non passant et le transistor M Nl du type NMOS devient passant, donc, le circuit inverseur INVI émet un signal au niveau bas Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type NMOS devient non passant et le transistor MP 2 du type PMOS devient passant, donc les électrodes de base du transistor bipolaire BN 1 et du transistor bipolaire B Pl se trouvent à une tension de 4,5 V qui est plus faible que la tension d'alimentation VDD ( 5,0 V) de la quantité de la tension de seuil du transistor MN 5 par le transistor MN 5 Le transistor bipolaire BN 1 dont l'électrode de base est au niveau haut devient passant et le transistor bipolaire B Pl dont l'électrode de base est au niveau haut devient non passant La capacité de charge C Li à la borne de sortie VOUT 1 se charge à des vitesses rapides jusqu'à 3,7 V, ce qui est plus faible que le potentiel à la base du transistor bipolaire BNI de la quantité de sa tension base-émetteur ( 0,8 V ou moins) Ainsi, la borne de sortie VOUTI se trouve au niveau haut. Si un signal au niveau bas est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient passant et le transistor MNI du type NMOS devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MN 2 du type NMOS devient passant et le transistor MP 2 du type PMOS devient non passant, donc les électrodes de base du transistor bipolaire BN 1 et du transistor bipolaire B Pl passent au niveau bas par le transistor MN 5 du type NMOS Le transistor bipolaire BN 1 dont l'électrode de base est au niveau bas devient non passant et le transistor bipolaire B Pl dont l'électrode de base est au niveau bas devient passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se décharge à 0,8 V à des vitesses rapides Ainsi, la borne de sortie VOUT 1 se trouve au niveau bas. Le circuit de la figure 27 est un circuit NON-OU exclusif qui émet un signal au niveau haut uniquement quand les signaux appliqués aux bornes d'entrée V Il et VI 3 sont au niveau haut ou bas Le circuit NON-OU exclusif de ce vingt-septième mode de réalisation préféré est obtenu de façon que l'élément du côté abaissement comprennent le transistor bipolaire B Pl du type PNP dans le circuit logique du onzième mode de réalisation préféré. En se référant à la figure 28, le circuit intégré à semi-conducteurs selon un vingt-huitième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 28 est un schéma du circuit NON-OU exclusif de ce vingt-huitième mode de réalisation préféré Dans le circuit de la figure 28, un transistor NMOS est connecté au transistor bipolaire PNP du circuit NON-OU exclusif du vingt-septième mode de réalisation préféré La tension à l'électrode d'émetteur est fixée à une tension plus faible que celle de l'électrode de base de 0,8 V ou moins lorsque le transistor bipolaire B Pl du type PNP est passant. Dans le circuit NON-OU exclusif de ce vingt-huitième mode de réalisation préféré, un transistor MN 17 du type NMOS, dont l'électrode de porte est connectée à la première alimentation en courant VDD, est connecté aux électrodes de base et d'émetteur du transistor B Pl afin d'équilibrer les tensions aux électrodes de base et d'émetteur. En se référant à la figure 29, le circuit intégré à semi-conducteurs selon un vingt-neuvième mode de réalisation préféré de la présente invention sera décrit ci-après La figure 29 est un schéma du circuit NON-OU exclusif de ce vingt-neuvième mode de réalisation préféré Sur la figure 29, MP 1, MP 2 et MP 18 désignent des transistors PMOS; MN 1, MN 2, MN 5, MN 6 et MN 18 désignent des transistors MNOS; BN 1 désigne un premier transistor bipolaire NPN; BN 2 désigne un second transistor bipolaire NPN; V Il désigne une première borne d'entrée; VI 3 désigne une troisième borne dentrée; V 14 désigne une quatrième borne d'entrée; VOU Tl désigne une première borne de sortie; VDD désigne une première alimentation en courant à 5,0 V; GND désigne une seconde alimentation en courant à O V; et CL 1 désigne une première capacité de charge Le transistor M Pl du type PMOS et le transistor NM 1 du type NMOS forment un premier circuit inverseur INV 1 et le transistor MP 2 du type PMOS et le transistor MN 2 du type NMOS forment un second circuit inverseur INV 2 Les premier et second circuits inverseurs INV 1 et INV 2 servent de circuit tampon d'un signal introduit à la borne d'entrée VI 1 Les transistors MN 5 et MN 6 du type NMOS forment un circuit de transistors de passage PT 3. On décrira ci-dessous le fonctionnement du circuit NON-OU exclusif de la figure 29 Un signal au niveau haut produit une tension de 5,0 V et un signal au niveau bas produit une tension de O V Le seuil entre les niveaux logiques haut et bas est de 2,5 V Le signal inversé par rapport à celui appliqué à la troisième borne d'entrée VI 3 est appliqué à la quatrième borne d'entrée VI 4 Les transistors MP 1, MP 2 et MP 18 du type PMOS qui ont une tension de seuil de -0,5 V deviennent passants quand la tension à leur électrode de porte est plus basse que celle à leur électrode de source de 0,5 V ou plus Les transistors MN 1, MN 2, MN 5, MN 6 et MN 18 du type NMOS qui ont une tension de seuil de 0,5 V deviennent passants quand la tension à leur électrode de porte est plus haute que celle de leur électrode de source de 0,5 V ou plus Les transistors bipolaires BN 1 et BN 2 du type NPN deviennent passants quand la tension à leur électrode de base est plus haute que celle à leur électrode d'émetteur de 0,8 V ou plus. Quand un signal au niveau bas est appliqué à la troisième borne d'entrée V 13, le transistor MN 5 du type NMOS devient non passant et le transistor MN 6 du type NMOS devient passant car un signal au niveau haut est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient non passant et le transistor MN 1 du type NMOS devient passant, donc le circuit inverseur INV 1 émet un signal au niveau bas Alors, l'électrode de base du transistor bipolaire BN 1 du type NPN passe au niveau bas par le transistor NM 6 du type NMOS Le transistor MP 18 du type PMOS devient passant et le transistor MN 18 du type MNOS devient non passant, donc le transistor bipolaire BN 2 du type NPN devient passant Le transistor bipolaire BN 1 du type NPN, dont la base est au niveau bas, devient non passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se décharge à O V à des vitesses rapides. Ainsi, la borne de sortie VOUT 1 est au niveau bas. Si un signal au niveau bas est appliqué à la borne d'entré VI 1, le transistor M Pl du type PMOS devient passant et le transistor MN 1 du type NMOS devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Alors, l'électrode de base du transistor bipolaire BN 1 du type NPN se trouve à une tension de 4,5 V par le transistor MN 6 du type NMOS Le transistor MP 18 du type PMOS devient non passant et le transistor MN 18 du type NMOS devient passant, donc le transistor bipolaire BN 2 du type NPN devient non passant Le transistor BN 1 du type NPN? dont l'électrode de base est à une tension de 4,5 V, devient passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se charge à 3,7 V à vitesse rapide. Quand un signal au niveau haut est appliqué à la troisième borne d'entrée VI 3, le transistor MN 5 du type NMOS devient passant et le transistor MN 6 du type NMOS devient non passant car un signal au niveau bas est appliqué à la quatrième borne d'entrée VI 4 A ce moment, si un signal au niveau haut est appliqué à la borne d'entrée V Il, le transistor M Pl du type PMOS devient non passant et le transistor MN 1 du type NMOS devient passant donc le circuit inverseur INV 1 émet un signal au niveau bas Comme l'entrée du circuit inverseur INV 2 est au niveau bas, le transistor MN 2 du type NMOS devient non passant et le transistor MP 2 du type PMOS devient passant, donc l'électrode de base du transistor bipolaire BN 1 du type NPN est à une tension de 4,5 V qui est plus faible que la tension d'alimentation en courant VDD ( 5,0 V) de la quantité de la tension de seuil ( 0,5 V) du transistor MN 5 du type NMOS par ce transistor MN 5 Le transistor MN 18 du type MNOS devient passant et le transistor MP 18 du type NMOS devient non passant, donc le transistor bipolaire BN 2 devient non passant Le transistor bipolaire BN 1, dont l'électrode de base est au niveau haut, devient passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se charge à vitesse rapide jusqu'à 3, 7 V, ce qui est plus faible que le potentiel à l'électrode de base du transistor bipolaire BN 1 de la quantité de sa tension base- émetteur ( 0,8 V ou moins) Ainsi, la borne de sortie VOUT 1 se trouve au niveau haut. Si un signal au niveau bas est appliqué à la borne dentrée VI 1, le transistor M Pl du type PMOS devient passant et le transistor MN 1 du type NMOS devient non passant, donc le circuit inverseur INV 1 émet un signal au niveau haut Comme l'entrée du circuit inverseur INV 2 est au niveau haut, le transistor MN 2 devient passant et le transistor MP 2 devient non passant, donc l'électrode de base du transistor bipolaire BN 1 passe au niveau bas par le transistor MN 5 du type NMOS Le transistor MN 18 du type NMOS devient non passant et le transistor MP 18 du type PMOS devient passant donc le transistor bipolaire BN 2 devient passant Le transistor bipolaire BN 1, dont l'électrode de base est au niveau bas, devient non passant La capacité de charge CL 1 à la borne de sortie VOUT 1 se décharge à O V à de grandes vitesses Ainsi, la borne de sortie VOUT 1 se trouve au niveau bas. Le circuit de la figure 29 est un circuit NON-OU exclusif qui émet le signal au niveau haut uniquement quand les deux signaux appliqués aux bornes d'entrée V Il et VI 3 sont au niveau haut ou bas Les transistors bipolaires BN 1 et BN 2 du type NPN sont utilisés pour attaquer les éléments des côtés augmentation et diminuation. En se référant à la figure 30, le circuit intégré à semi-conducteurs selon un trentième mode de réalisation préféré de la présente invention sera décrit ci- après La figure 30 est un schéma du circuit NON-OU exclusif de ce trentième mode de réalisation préféré Sur la figure 30, MP 18 désigne un transistor PMOS; MN 18 désigne un transistor NMOS; et B Pl et BP 2 désignent des transistors bipolaires PNP Les éléments de la figure 30 qui sont identiques ou qui correspondent à ceux de la figure 29 sont désignés par les mêmes références. Le transistor MP 18 du type PMOS et le transistor MN 18 du type NMOS forment un circuit inverseur INV 8 Le circuit inverseur INV 8 et les transistors bipolaires B Pl et BP 2 du type PNP forment un circuit dattaque Tandis qu'un signal au niveau haut est introduit à l'électrode de base du transistor bipolaire BP 2 et à l'entrée du circuit inverseur INV 8 qui forment l'entrée du circuit d'attaque, l'électrode de base du transistor bipolaire B Pl passe au niveau bas, donc le transistor B Pl devient passant La capacité de charge CLI se charge jusqu'à la tension d'alimentation ( 5,0 V) à des vitesses rapides Ainsi, la borne de sortie VOUTI se trouve au niveau haut Tandis qu'un signal au niveau bas est appliqué à l'électrode de base du transistor bipolaire BP 2 et à l'entrée du circuit inverseur INV 8 qui forme l'entrée du circuit d'attaque, la tension de base du transistor bipolaire BP 2 passe au niveau bas, donc le transistor bipolaire BP 2 devient passant La capacité de charge CL 1 se décharge à des vitesses rapides jusqu'à un niveau qui est la somme du potentiel de base et de la tension base- émetteur du transistor bipolaire BP 2 Ainsi, la borne de sortie VOUT 1 est au niveau bas Le reste du fonctionnement du circuit NON-OU exclusif de la figure est identique à ce qui a été décrit pour le circuit de la figure 29. REVENDICATIONS 1 Circuit intégré à semi-conducteurs, caractérisé en ce qu'il comprend: au moins un circuit de transistors de passage (PT 1) comportant un certain nombre de bornes d'entrée recevant différents signaux d'entrée, au moins une borne de commande recevant un signal de commande et un certain nombre de transistors à porte isolée, chacun ayant une première électrode, une seconde électrode et une électrode de commande, lesdites premières électrodes desdits transistors à porte isolée étant connectées aux bornes correspondantes d'entrée, lesdites électrodes de commande desdits transistors à porte isolée étant connectées à la borne correspondante de commande, ledit circuit de transistors de passage répondant audit signal de commande appliqué à ladite borne de commande pour émettre sélectivement l'un desdits signaux d'entrée appliqués par lesdites bornes d'entrée; et au moins un circuit d'attaque (BN 1, MN 9)comportant une borne de sortie pour émettre un signal de sortie en réponse à la sortie dudit circuit de transistors de passage et au moins un transistor bipolaire ayant une électrode de commande connectée directement à toutes lesdites secondes électrodes desdits transistors à porte isolée, une première électrode connectée à un potentiel prédéterminé et une seconde électrode connectée à ladite borne de sortie. 2 Circuit selon la revendication 1, caractérisé en ce que les transistors à porte isolée (M Pl à MP 8, MN 1 à MN 9) dudit circuit de transistors de passage comportent des transistors MOS. 3 Circuit selon la revendication 2, caractérisé en ce que les transistors MOS du circuit de transistors de passage (PT 1) comprennent des transistors MOS du même type de conductivité. 4 Circuit selon la revendication 2, caractérisé en ce que les bornes d'entrée du circuit de transistors de passage comprennent des première et seconde bornes et les transistors MOS du circuit de transistors de passage comprennent: un transistor PMOS (MP 5) dont la première électrode est connectée à la première borne d'entrée, dont l'électrode de commande est connectée à la borne de commande et dont la seconde électrode est connectée directement à l'électrode de commande du transistor bipolaire; et un transistor MNOS (MN 5) dont la première électrode est connectée à la seconde borne d'entrée, dont l'électrode de commande est connectée à la borne de commande à laquelle est connectée l'électrode de commande du transistor PMOS et dont la seconde électrode est connectée directement à l'électrode de commande du transistor bipolaire. Circuit selon la revendication 2, caractérisé en ce que: les bornes d'entrée du circuit de transistors de passage (PT 1) comprennent des première et seconde bornes d'entrée, ladite au moins une borne de commande du circuit de transistors de passage (PT 1) comporte des première et seconde bornes de commande; et les transistors à porte isolée dudit circuit de transistors de passage comprennent: un premier transistor PMOS (MP 5) dont la première électrode est connectée à la première borne d'entrée, dont l'électrode de commande est connectée à la première borne de commande et dont la seconde électrode est connectée directement à l'électrode de commande du transistor bipolaire, un premier transistor NMOS (MN 5) dont la première électrode est connectée à la première borne d'entrée, dont l'électrode de commande est connectée à la seconde borne de commande et dont la seconde électrode est connectée directement à l'électrode de commande du transistor bipolaire, un second transistor NMOS (MN 6) ayant une première électrode connectée à la seconde borne d'entrée, une électrode de commande connectée à la première borne de commande et une seconde électrode connectée directement à l'électrode de commande du transistor bipolaire; et un second transistor PMOS (MP 6) ayant une première électrode connectée à la seconde borne d'entrée, une électrode de commande connectée à la seconde borne de commande et une seconde électrode connectée directement à l'électrode de commande du transistor bipolaire. 6 Circuit selon la revendication 1, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor NMOS (MN 9) dont le drain est connecté à la borne de sortie, la source est connectée à un second potentiel plus faible que le potentiel prédéterminé et la porte reçoit le signal logiquement inversé par rapport à un signal à la sortie des secondes électrodes des transistors à porte isolée et en ce que: le transistor bipolaire du circuit d'attaque comporte: un transistor bipolaire NPN (BN 1) dont le collecteur est connecté au potentiel prédéterminé, la base est connectée directement aux secondes électrodes des transistors à porte isolée et l'émetteur est connecté à ladite borne de sortie. 7 Circuit selon la revendication 6, caractérisé en ce qu'il comprend de plus: un certain nombre de secondes bornes d'entrée correspondant aux bornes d'entrée du circuit de transistors de passage pour recevoir les signaux logiquement inversés des signaux appliqués aux bornes d'entrée; et un second circuit de transistors de passage (PT 2) comportant une seconde borne de commande correspondant à la borne de commande du premier circuit de transistor de passage (PT 1) pour recevoir le même signal que le signal de commande appliqué à ladite borne de commande correspondante et un certain nombre de transistors à porte isolée, chacun ayant une première électrode, une seconde électrode et une électrode de commande, lesdites premières électrodes des transistors à porte isolée étant connectées aux secondes bornes correspondantes d'entrée, les électrodes de commande des transistors à porte isolée étant connectées à la seconde borne de commande correspondante, les secondes électrodes des transistors à porte isolée étant connectées directement à l'électrode de porte du transistor NMOS. 8 Circuit selon la revendication 7, caractérisé en ce que: les bornes d'entrée du circuit de transistors de passage (PT 1, PT 2) comprennent: une borne d'entrée positive recevant un premier signal d'entrée; et une borne d'entrée négative recevant le signal logiquement inversé par rapport audit signal d'entrée. 9 Circuit selon la revendication 6, caractérisé en ce qu'il comprend de plus: un inverseur (INV 1) ayant une entrée connectée aux secondes électrodes des transistors à porte isolée du circuit de transistors de passage en commun et une sortie connectée à l'électrode de porte du transistor NMOS. Circuit selon la revendication 9, caractérisé en ce que les bornes d'entrée du circuit de transistors de passage (PT 1) comprennent: une première borne d'entrée recevant un premier signal d'entrée; et une seconde borne d'entrée recevant le signal logiquement inversé par rapport audit signal d'entrée. 11 Circuit selon la revendication 7, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor à porte isolée (MN 9) dont la première électrode est connectée au potentiel prédéterminé et dont la seconde électrode est connectée à l'électrode de commande du transistor bipolaire, ledit transistor à porte isolée devenant passant tandis que le transistor bipolaire devient passant pour établir l'électrode de commande dudit transistor bipolaire audit potentiel prédéterminé. 12 Circuit selon la revendication 7, caractérisé en ce que le circuit d'attaque comporte de plus: un transistor à porte isolée (MN 9) dont la première électrode est connectée au second potentiel et dont la seconde électrode est connectée à l'électrode de commande du transistor bipolaire, ledit transistor à porte isolée devenant passant tandis que ledit transistor bipolaire devient non passant pour établir ladite électrode de commande dudit transistor bipolaire audit second potentiel. 13 Circuit selon la revendication 7, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor à porte isolée (MN 9) dont la première électrode est connectée à l'électrode de commande du transistor bipolaire, dont l'électrode de commande est connectée au potentiel prédéterminé et dont la seconde électrode est connectée à la seconde électrode du transistor bipolaire. 14 Circuit selon la revendicaton 7, caractérisé en ce que le circuit d'attaque comprend de plus: un moyen de chute de tension (Rl) ayant une première extrémité connectée à l'électrode de commande du transistor bipolaire et une seconde extrémité connectée à la seconde électrode du transistor bipolaire. Circuit selon la revendication 9, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor à porte isolée (MN 9) ayant une première électrode connectée au potentiel prédéterminé et une seconde électrode connectée à l'électrode de commande du transistor bipolaire, ledit transistor à porte isolée devenant passant tandis que ledit transistor bipolaire devient passant pour établir ladite électrode de commande dudit transistor bipolaire audit potentiel prédéterminé. 16 Circuit selon la revendication 9, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor à porte isolée (MN 9) ayant une première électrode connectée au second potentiel et une seconde électrode connectée à l'électrode de commande du transistor bipolaire, ledit transistor à porte isolée devenant passant tandis que ledit transistor bipolaire devient non passant pour établir ladite électrode de commande dudit transistor bipolaire audit second potentiel. 17 Circuit selon la revendication 9, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor à porte isolée (MN 9) ayant une première électrode connectée à l'électrode de commande du transistor bipolaire, une électrode de commande connectée au potentiel prédéterminé et une seconde électrode connectée à la seconde électrode dudit transistor bipolaire. 18 Circuit selon la revendication 9, caractérisé en ce que le circuit d'attaque comprend de plus: un moyen de chute de tension (Rl) ayant une première extrémité connectée à l'lectrode de commande du transistor bipolaire et une seconde extrémité connectée à la seconde électrode du transistor bipolaire. 19 Circuit selon la revendication 6, caractérisé en ce que le circuit de transistors de passage comprend des premier et second circuits de transistors de passage, ledit premier circuit de transistors de passage (PT 1) comportant: une première borne d'entrée recevant un premier signal d'entrée; une seconde borne d'entrée recevant un second signal d'entrée; au moins une première borne de commande recevant ledit signal de commande, un premier transistor à porte isolée ayant une première électrode connectée à ladite première borne d'entrée et une électrode de commande connectée à la première borne de commande correspondante; et un second transistor à porte isolée ayant une première électrode connectée à la seconde borne d'entrée et une électrode de commande connectée à la première borne de commande correspondante, ledit premier circuit de transistors de passage répondant audit signal de commande appliqué à ladite première borne de commande pour émettre sélectivement l'un desdits premier et second signaux d'entrée desdites première et seconde bornes d'entrée, ledit second circuit de transistors de passage (PT 2) comprenant une troisième borne d'entrée recevant le signal logiquement inversé dudit premier signal d'entrée, une quatrième borne d'entrée recevant le signal logiquement inversé dudit second signal d'entrée, au moins une seconde borne de commande recevant ledit signal de commande, un troisième transistor à porte isolée ayant une première électrode connectée à ladite troisième borne dentrée et une électrode de commande connectée à la seconde borne de commande correspondante, et un quatrième transistor à porte isolée ayant une première électrode connectée à ladite première borne d'entrée et une électrode de commande connectée à la seconde borne de commande correspondante, ledit second circuit de transistors de passage répondant audit signal de commande appliqué à ladite seconde borne de commande pour sélectivement émettre l'un desdits signaux appliqués par lesdites troisième et quatrième bornes d'entrée, et en ce que ledit au moins un circuit d'attaque comporte des premier et second circuits d'attaque, ledit premier circuit d'attaque comprenant: une première borne de sortie pour émettre un signal en réponse au signal à la sortie dudit premier circuit transistor de passage, un premier transistor bipolaire (BN 1) dont l'électrode de commande est connectée directement aux secondes électrodes des premier et second transistors à porte isolée, dont une première électrode est connectée au potentiel prédéterminée et dont une seconde électrode est connectée à la première borne de sortie, et un premier transistor MNOS (MN 9) dont le drain est connecté à la première borne de sortie, dont la source est connectée au second potentiel et dont la porte est connectée aux secondes électrodes des troisième et quatrième transistors à porte isolée, ledit second circuit d'attaque comportant: une seconde borne de sortie pour émettre un signal en réponse au signal à la sortie dudit second circuit de transistors de passage, un second transistor bipolaire (BN 2) dont l'électrode de commande est connectée directement aux secondes électrodes des troisième et quatrième transistors à porte isolée, dont la première électrode est connectée au potentiel prédéterminé et dont la seconde électrode est connectée à la seconde borne de sortie, et un second transistor MNOS (MN 14) dont le drain est connecté à la seconde borne de sortie, dont la source est connectée au second potentiel et dont la porte est connectée aux secondes électrodes des premier et second transistors à porte isolée. Circuit selon la revendication 19, caractérisé en ce que le circuit d'attaque comprend de plus: un cinquième transistor à porte isolée dont la première électrode est connectée au potentiel prédéterminé, dont la seconde électrode est connectée à l'électrode de commande du premier transistor bipolaire (BN 1), ledit cinquième transistor à porte isolée devenant passant tandis que ledit transistor bipolaire devient passant pour établir ladite électrode de commande dudit premier transistor bipolaire audit potentiel prédéterminé, et un sixième transistor à porte isolée dont la première électrode est connectée au potentiel prédéterminé et dont la seconde électrode est connectée à l'électrode de commande dudit second transistor bipolaire (BN 2), ledit sixième transistor à porte isolée devant passant tandis que ledit second transistor bipolaire devient passant pour établir ladite électrode de commande dudit second transistor bipolaire audit potentiel prédéterminé. 21 Circuit intégré selon la revendication 19, caractérisé en ce que le circuit d'attaque comprend de plus: un cinquième transistor à porte isolée dont la première électrode est connectée au second potentiel et la seconde électrode est connectée à l'électrode de commande du premier transistor bipolaire (BN 1), le cinquième transistor à porte isolée devenant passant tandis que ledit premier transistor bipolaire devient non passant pour établir ladite électrode de commande dudit transistor bipolaire audit second potentiel, et un sixième transistor à porte isolée ayant une première électrode connectée au second potentiel et une seconde électrode connectée à l'électrode de commande du second transistor bipolaire (BN 2), ledit sixième transistor à porte isolée devenant passant tandis que ledit second transistor bipolaire devient non passant pour établir ladite électrode de commande dudit second transistor bipolaire audit second potentiel. 22 Circuit selon la revendication 19, caractérisé en ce que le circuit d'attaque comprend de plus: un cinquième transistor à porte isolée ayant une première électrode connectée à l'électrode de commande du premier transistor bipolaire (BN 1), une électrode de commande connectée au premier potentiel prédéterminé et une seconde électrode connectée à la seconde électrode du premier transistor bipolaire, et un sixième transistor à porte isolée ayant une première électrode connectée à l'électrode de commande du second transistor bipolaire (BN 2), une électrode de commande connectée au potentiel prédéterminé et une seconde électrode connectée à la seconde électrode du second transistor bipolaire. 23 Circuit selon la revendication 19, caractérisé en ce que le circuit d'attaque comporte de plus: un premier moyen de chute de tension (Ri) ayant une première extrémité connectée à l'électrode de commande du premier transistor bipolaire (BN 1) et une seconde extrémité connectée à la seconde électrode du premier transistor bipolaire, et un second moyen de chute de tension (RI) ayant une première extrémité connectée à l'électrode de commande du second transistor bipolaire (BP 1) et une seconde extrémité connectée à la seconde électrode dudit second transistor bipolaire. 24 Circuit selon la revendication 1, caractérisé en ce que: le potentiel prédéterminé comporte un premier potentiel et un second potentiel plus faible que ledit premier potentiel, ledit au moins un transistor bipolaire comporte un certain nombre de transistors bipolaires, les transistors bipolaires comprennent au moins un transistor bipolaire du type NPN (BN 1) dont le collecteur est connecté au premier potentiel, la base est connectée aux secondes électrodes des transistors à porte isolée et l'émetteur est connecté à la borne de sortie et au moins un transistor bipolaire PNP (BP 1) dont le collecteur est connecté au second potentiel, la base est connectée aux secondes électrodes des transistors à porte isolée et l'émetteur est connecté à la borne de sortie. 25 Circuit selon la revendication 24, caractérisé en ce que ledit au moins un circuit de transistors de passage comporte des premier et second circuits de transistors de passage, ledit premier circuit de transistors de passage comprenant: une première borne d'entrée recevant un premier signal d'entrée, une seconde borne recevant un second signal d'entrée, au moins une première borne de commande recevant le signal de commande, un premier transistor à porte isolée (MN 5) dont une première électrode est connectée à la première borne d'entrée et une électrode de commande est connectée à la première borne de commande correspondante, et un second transistor à porte isolée (MN 6) dont une première électrode est connectée à la seconde borne d'entrée et une électrode de commande est connectée à la première borne de commande correspondante, ledit premier circuit de transistors de passage répondant audit signal de commande appliqué à ladite première borne de commande pour émettre sélectivement l'un desdits premier et second signaux d'entrée introduits par lesdites première et seconde bornes d'entrée, ledit second circuit de transistors de passage comprenant: une troisième borne d'entrée recevant le signal logiquement inversé par rapport audit premier signal d'entrée, une quatrième borne d'entrée recevant le signal logiquement inversé par rapport audit second signal d'entrée, au moins une seconde borne de commande recevant ledit signal de commande, un troisième transistor à porte isolée (MN 7) dont la première électrode est connectée à la troisième borne d'entrée et dont l'électrode de commande est connectée à la seconde borne de commande correspondante, et un quatrième transistor à porte isolée (MN 8) dont la première électrode est connectée à la quatrième borne d'entrée et dont l'électrode de commande est connectée à la seconde borne correspondante de commande, ledit second circuit transistor de passage répondant audit signal de commande appliqué à ladite seconde borne de commande pour émettre sélectivement l'un desdits signaux introduits par lesdites troisième et quatrième bornes d'entrée, et en ce que ledit au moins un circuit d'attaque comporte des premier et second circuits d'attaque, ledit premier circuit d'attaque comprenant: une première borne de sortie pour émettre un signal en réponse au signal à la sortie dudit premier circuit de transistors de passage, au moins un premier transistor bipolaire du type NPN (BN 1) dont le collecteur est connecté au premier potentiel, dont la base est connectée directement aux secondes électrodes des premier et second transistors à porte isolée et dont l'émetteur est connecté à la première borne de sortie, et au moins un premier transistor bipolaire du type PNP (BP 1) dont le collecteur est connecté au second potentiel, dont la base est connectée directement aux secondes électrodes des premier et second transistors à porte isolée et dont l'émetteur est connecté à la première borne de sortie, ledit second circuit d'attaque comportant: une seconde borne de sortie pour émettre un signal en réponse au signal à la sortie dudit second circuit transistor de passage, au moins un second transistor bipolaire NPN (BN 2) dont le collecteur est connecté au premier potentiel, dont la base est connectée directement aux secondes électrodes des troisième et quatrième transistors à porte isolée et dont l'émetteur est connecté à la seconde borne de sortie, et au moins un second transistor bipolaire du type PNP (BP 2) dont le collecteur est connecté au second potentiel, dont la base est connectée directement aux secondes électrodes des troisième et quatrième transistors à porte isolée et dont l'émetteur est connecté à la seconde borne de sortie. 26 Circuit selon la revendication 25, caractérisé en ce que: le circuit d'attaque comporte de plus: un cinquième transistor à porte isolée dont la première électrode est connectée au premier potentiel et dont la seconde électrode est connectée à la base du premier transistor bipolaire du type NPN, (BN 1) ledit cinquième transistor à porte isolée devant passant, tandis que ledit premier transistor bipolaire NPN devient passant pour établir ladite base dudit premier transistor bipolaire NPN audit premier potentiel, et un sixième transistor à porte isolée dont la première électrode est connectée au premier potentiel et dont la seconde électrode est connectée à la base du second transistor bipolaire NPN (BN 2), ledit sixième transistor à porte isolée devenant passant tandis que le second transistor bipolaire du type NPN devient passant pour établir ladite base dudit second transistor bipolaire NPN audit premier potentiel. 27.Circuit selon la revendication 25, caractérisé en ce que: le circuit d'attaque comporte de plus: un cinquième transistor à porte isolée ayant une première électrode connectée au second potentiel et une seconde électrode connectée à la base dudit premier transistor bipolaire NPN, ledit cinquième transistor à porte isolée devenant passant, tandis que ledit premier transistor bipolaire NPN (BN 1) devient non passant pour établir ladite base dudit premier transistor bipolaire NPN audit second potentiel, et un sixième transistor à porte isolée ayant une première électrode connectée au second potentiel et une seconde électrode connectée à la base dudit second transistor bipolaire NPN (BN 2), ledit sixième transistor à porte isolée devenant passant tandis que ledit second transistor bipolaire NPN devient non passant pour établir ladite base dudit second transistor bipolaire NPN audit second potentiel. 28 Circuit selon la revendication 25, caractérisé en ce que le circuit d'attaque comprend de plus: un cinquième transistor à porte isolée ayant une première électrode connectée à la base du premier transistor bipolaire NPN (BN 1), une électrode de commande connectée au premier potentiel et une seconde électrode connectée à l'émetteur du premier transistor bipolaire NPN, et un sixième transistor à porte isolée ayant une première électrode connectée à la base du second transistor bipolaire NPN (BN 2), une électrode de commande connectée au premier potentiel et une seconde électrode connectée à l'émetteur du second transistor bipolaire NPN. 29 Circuit selon la revendication 25, caractérisé en ce que le circuit d'attaque comprend de plus: un cinquième moyen de chute de tension ayant une première extrémité connectée à la base du premier transistor bipolaire NPN (BN 1) et une seconde extrémité connectée à l'émetteur du premier transistor bipolaire NPN, et un second moyen de chute de tension ayant une première extrémité connectée à la base du second transistor bipolaire NPN(BN 2) et une seconde extrémité connectée à l'émetteur du second transistor bipolaire NPN. Circuit selon la revendication 1, caractérisé en ce que le circuit d'attaque comprend de plus: un inverseur (INV 8) ayant une entrée connectée aux secondes électrodes des transistors à porte isolée, et un autre transistor bipolaire (BN 2) du même type de conductivité que le transistor bipolaire précité ayant une électrode de commande connectée à une sortie dudit inverseur, une première électrode connectée à la borne de sortie et une seconde électrode connectée à un second potentiel différent du potentiel prédéterminé. 31 Circuit selon la revendication 30, caractérisé en ce qu'il comprend de plus: un certain nombre de secondes bornes d'entrée correspondant aux bornes d'entrée du circuit de transistors de passage pour recevoir les signaux logiquement inversés par rapport aux signaux d'entrée appliqués aux bornes d'entrée correspondantes, et un second circuit de transistors de passage (PT 3) comportant une borne de commande correspondant à la borne de commande du premier circuit transistor de passage pour recevoir le même signal que ledit signal de commande appliqué à la borne de commande correspondante, et un certain nombre de transistors à porte isolée, chacun ayant une première électrode, une seconde électrode et une électrode de commande, les premières électrodes des transistors à porte isolée étant connectées aux secondes bornes correspondantes dentrée, les électrodes de commande des transistors à porte isolée étant connectées à la borne correspondante de commande, les secondes électrodes des transistors à porte isolée étant connectées directement à la base dudit autre transistor bipolaire. 32 Circuit selon la revendication 31, caractérisé en ce que les bornes d'entrée du circuit de transistors de passage (PT 3) comprennent: une première borne d'entrée recevant un premier signal d'entrée, et une seconde borne d'entrée recevant le signal logiquement inversé par rapport audit signal d'entrée. 33 Circuit selon la revendication 30, caractérisé en ce qu'il comprend de plus: un inverseur (INV 8) ayant une entrée connectée aux secondes électrodes des transistors à porte isolée du circuit de transistors de passage en commun et une sortie connectée à la porte dudit autre transistor bipolaire. 34 Circuit selon la revendication 33, caractérisé en ce que les bornes d'entrée du circuit de transistors de passage (PT 3) comprennent: une première borne d'entrée recevant un premier signal d'entrée, et une seconde borne d'entrée recevant le signal logiquement inversé par rapport au signal d'entrée. 35 Circuit selon la revendication 30, caractérisé en ce que ledit au moins un circuit de transistors de passage (PT 3) comprend des premier et second circuits de transistors de passage, ledit premier circuit de transistors de passage comprenant: une première borne d'entrée recevant un premiersignal d'entrée, une seconde borne d'entrée recevant un second signal d'entrée, une première borne de commande recevant le signal de commande, un premier transistor à porte isolée ayant une première électrode connectée à la première borne d'entrée et une électrode de commande connectée à la première borne correspondante de commande, un second transistor à porte isolée ayant une première électrode connectée à la seconde borne d'entrée et une électrode de commande connectée à la première borne de commande correspondante, ledit premier circuit de transistors de passage répondant audit signal de commande appliqué à ladite borne de commande pour émettre sélectivement l'un desdits premier et second signaux d'entrée appliqués par les première et seconde bornes d'entrée, ledit second circuit de transistors de passage comprenant: une troisième borne d'entrée recevant le signal logiquement inversé par rapport au signal d'entrée, une quatrième borne d'entrée recevant le signal logiquement inversé par rapport à la seconde borne d'entrée, au moins une seconde borne de commande recevant le signal de commande, un troisième transistor à porte isolée ayant une première électrode connectée à la troisième borne d'entrée et une électrode de commande connectée à la seconde borne de commande correspondante, et un quatrième transistor à porte isolée ayant une première électrode connectée à la quatrième borne d'entrée et une électrode de commande connectée à la seconde borne de commande correspondante, ledit second circuit de transistors de passage répondant au signal de commande appliqué à la borne de commande pour émettre sélectivement l'un des signaux à l'entrée desdites troisième et quatrième bornes d'entrée, et en ce que ledit au moins un circuit d'attaque comporte des premier et second circuits d'attaque, ledit premier circuit d'attaque comprenant: une première borne de sortie émettant un signal répondant au signal à la sortie dudit premier circuit transistor de passage, un premier transistor bipolaire (BN 1) dont l'électrode de commande est connectée directement aux secondes électrodes desdits premier et second transistors à porte isolée, dont une première électrode est connectée au potentiel prédéterminé et dont une seconde électrode est connectée à la première borne de sortie, un premier inverseur ayant une entrée connectée aux secondes électrodes des premier et second transistors à porte isolée, et un second transistor bipolaire (BN 2) du même type de conductivité que le premier ayant une électrode de commande connectée à une sortie dudit premier inverseur, une première électrode connectée à la première borne de sortie et une seconde électrode connectée au second potentiel, ledit second circuit d'attaque comprenant: une seconde borne de sortie pour émettre un signal répondant au signal à la sortie dudit second circuit transistor de passage, un troisième transistor bipolaire (BP 1) ayant une électrode de commande connectée directement aux secondes électrodes des troisième et quatrième transistors à porte isolée, une première électrode connectée au potentiel prédéterminé et une seconde électrode connectée à la seconde borne de sortie, un second inverseur ayant une entrée connectée aux secondes électrodes des premier et second transitors à porte isolée, et un quatrième transistor bipolaire (BP 2) du même type de conductivité que le troisième transistor bipolaire ayant une électrode de commande connectée à une sortie dudit second inverseur, une première électrode connectée à ladite seconde borne de sortie et une seconde électrode connectée audit second potentiel. 36 Circuit selon la revendication 31, caractérisé en ce que le circuit d'attaque comprend de plus un transistor à porte isolée (MN 9) ayant une première électrode connectée au potentiel prédéterminé et une seconde électrode connectée à l'électrode de commande du transistor bipolaire, ledit transistor à porte isolée devenant passant tandis que ledit transistor bipolaire devient passant pour établir ladite électrode de commande dudit transistor bipolaire audit potentiel prédéterminé. 37 Circuit selon la revendication 31, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor à porte isolée (MN 9) ayant une première électrode connectée au second potentiel et une seconde électrode connectée à l'électrode de commande du transistor bipolaire, ledit transistor à porte isolée devenant passant tandis que ledit transistor bipolaire devient non passant pour établir ladite électrode de commande dudit transistor bipolaire audit second potentiel. 38 Circuit selon la revendication 31, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor à porte isolée (MIN 9) ayant une première électrode connectée à l'électrode de commande du transistor bipolaire, une électrode de commande connectée au potentiel prédéterminé et une seconde électrode connectée à la seconde électrode du transistor bipolaire. 39 Circuit selon la revendication 31, caractérisé en ce que le circuit d'attaque comprend de plus: un moyen de chute de tension (Ri) ayant une première extrémité connectée à l'électrode de commande du transistor bipolaire et une seconde extrémité connectée à la seconde électrode du transistor bipolaire. Circuit selon la revendication 33, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor à porte isolée (MN 9) dont la première électrode est connectée au potentiel prédéterminé et la seconde électrode est connectée à l'électrode de commande du transistor bipolaire, ledit transistor à porte isolée devenant passant tandis que ledit transistor bipolaire devient passant pour établir ladite électrode de commande dudit transistor bipolaire audit potentiel prédéterminé. 41 Circuit selon la revendication 33, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor à porte isolée (MN 9) ayant une première électrode connectée au second potentiel et une seconde électrode connectée à l'électrode de commande du transistor bipolaire, ledit transistor à porte isolée devenant passant tandis que ledit transistor bipolaire devient non passant pour établir ladite électrode de commande dudit transistor bipolaire audit second potentiel. 42 Circuit selon la revendication 33, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor à porte isolée (MN 9) ayant une première électrode connectée à l'électrode de commande du transistor bipolaire, une électrode de commande connectée au potentiel prédéterminé et une seconde électrode connectée à la seconde électrode dudit transistor bipolaire. 43 Circuit selon la revendication 33, caractérisé en ce que le circuit d'attaque comprend de plus: un moyen de chute de tension (RI) ayant une première extrémité connectée à l'électrode de commande du transistor bipolaire et une seconde extrémité connectée à la seconde électrode du transistor bipolaire. 44 Circuit selon la revendication 35, caractérisé en ce que le circuit dattaque comprend de plus: un cinquième transistor (MN 5) à porte isolée ayant une première électrode connectée au potentiel prédéterminé et une seconde électrode connectée à l'électrode de commande du premier transistor bipolaire, ledit cinquième transistor à porte isolée devenant passant tandis que ledit premier transistor bipolaire devient passant pour établir ladite électrode de commande dudit premier transistor bipolaire audit potentiel prédéterminé, et un sixième transistor (MN 6) à porte isolée ayant une première électrode connectée au potentiel prédéterminé et une seconde électrode connectée à l'électrode de commande du troisième transistor bipolaire, ledit sixième transistor à porte isolée devenant passant tandis que le troisième transistor bipolaire devient passant pour établir ladite électrode de commande dudit troisième transistor bipolaire audit potentiel prédéterminé. Circuit selon la revendication 35, caractérisé en ce que le circuit d'attaque comprend de plus: un cinquième transistor (MN 5) à porte isolée ayant une première électrode connectée au second potentiel et une seconde électrode connectée à l'électrode de commande du premier transistor bipolaire, ledit cinquième transistor à porte isolée devenant passant tandis que ledit premier transistor bipolaire devient non passant pour établir ladite électrode de commande dudit premier transistor bipolaire audit second potentiel, et un sixième transistor (MN 6) à porte isolée ayant une première électrode connectée au second potentiel et une seconde électrode connectée à l'électrode de commande du troisième transistor bipolaire, ledit sixième transistor à porte isolée devenant passant, tandis que ledit troisième transistor bipolaire devient non passant pour établir ladite électrode de commande dudit troisième transistor bipolaire audit second potentiel. 46 Circuit selon la revendication 35, caractérisé en ce que: le circuit d'attaque comprend de plus: un cinquième transistor (MN 5) à porte isolée ayant une première électrode connectée à l'électrode de commande du premier transistor bipolaire, une électrode de commande connectée au potentiel prédéterminé et une seconde électrode connectée à la seconde électrode dudit premier transistor bipolaire, et un sixième transistor (MN 6) à porte isolée ayant une première électrode connectée à l'électrode de commande du second transistor bipolaire, une électrode de commande connectée au potentiel prédéterminé et une seconde électrode connectée à la seconde électrode dudit second transistor bipolaire. 47 Circuit selon la revendication 35, caractérisé en ce que le circuit d'attaque comprend de plus: un premier moyen de chute de tension (Ri) ayant une première extrémité connectée à l'électrode de commande du premier transistor bipolaire et une seconde extrémité connectée à la seconde électrode du premier transistor bipolaire, et un second moyen de chute de tension (Ri) ayant une première extrémité connectée à l'électrode de commande du troisième transistor bipolaire et une seconde extrémité connectée à la seconde électrode du troisième transistor bipolaire. 48 Circuit selon la revendication 1, caractérisé en ce qu'il comprend de plus: un second circuit d'attaque comportant une seconde borne de sortie et un transistor bipolaire dont l'électrode de commande reçoit le signal logiquement différent du signal à la sortie du circuit de transistors de passage, une première électrode connectée au potentiel prédéterminé et une seconde électrode connectée à la seconde borne de sortie, ledit second circuit d'attaque répondant au signal dentrée pour émettre un signal de sortie logiquement différent du signal à la sortie dudit circuit d'attaque. 49 Circuit selon la revendication 1, caractérisé en ce que le circuit d'attaque comprend de plus: un second transistor à porte isolée ayant une première électrode connectée au potentiel prédéterminé et une seconde électrode connectée à l'électrode de commande du transistor bipolaire, ledit second transistor à porte isolée devenant passant tandis que ledit transistor bipolaire devient passant pour établir ladite électrode de commande dudit transistor bipolaire audit potentiel prédéterminé. Circuit selon la revendication 49, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor NMOS (MN 14) ayant un drain connecté à la borne de sortie, une source connectée à un second potentiel plus bas que ledit potentiel prédéterminé et une porte recevant le signal logiquement inversé par rapport à celui à la sortie des secondes électrodes des transistors à porte isolée, et le transistor bipolaire du circuit d'attaque comprend: un transistor bipolaire NPN (BN 2) ayant un collecteur connecté au potentiel prédéterminé, une base connectée directement aux secondes électrodes des transistors à porte isolée et un émetteur connecté à la borne de sortie. 51 Circuit selon la revendication 49, caractérisé en ce que ledit au moins un transistor bipolaire comporte un certain nombre de transistors bipolaires, et les transistors bipolaires comprennent au moins un transistor bipolaire (BN 1) NPN dont le collecteur est connecté au potentiel prédéterminé, dont la base est connectée aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connecté à la borne de sortie et au moins un transistor bipolaire PNP (BN 1) dont le collecteur est connecté à un second potentiel plus bas que le potentiel prédéterminé, dont la base est connectée aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connecté à la borne de sortie. 52 Circuit selon la revendication 49, caractérisé en ce que le circuit d'attaque comprend de plus: un inverseur (PM 18) dont l'entrée est connectée aux secondes électrodes des transistors à porte isolée, un second transistor bipolaire du même type de conductivité que le transistor bipolaire ayant une électrode de commande connectée à une sortie dudit inverseur, une première électrode connectée à ladite borne de sortie et une seconde électrode connectée à un second potentiel différent du potentiel prédéterminé. 53 Circuit selon la revendication l,caractérisé en ce que: le circuit d'attaque comprend de plus: un second transistor à porte isolée ayant une première électrode connectée à un second potentiel différent du potentiel prédéterminé et une seconde électrode connectée à l'électrode de commande dudit transistor bipolaire, ledit second transistor à porte isolée devenant passant tandis que ledit transistor bipolaire devient non passant pour établir ladite électrode de commande dudit transistor bipolaire audit second potentiel. 54 Circuit selon la revendication 53, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor NMOS dont le drain est connecté à la borne de sortie, dont la source est connectée au second potentiel et dont la porte reçoit le signal logiquement inversé par rapport à un signal à la sortie des secondes électrodes des transistors à porte isolée, et le transistor bipolaire du circuit d'attaque comporte: un transistor bipolaire NPN dont le collecteur est connecté au potentiel prédéterminé, dont la base est connectée directement aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connecté à la borne de sortie. Circuit intégré selon la revendication 53, caractérisé en ce que: ledit au moins un transistor bipolaire comporte un certain nombre de transistors bipolaires, et les transistors bipolaires comprennent au moins un transistor bipolaire NPN dont le collecteur est connecté au potentiel prédéterminé, dont la base est connectée aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connecté à la borne de sortie et au moins un transistor bipolaire PNP dont le collecteur est connecté au second potentiel, dont la base est connectée aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connectée à la borne de sortie. 56 Circuit selon la revendication 53, caractérisé en ce que le circuit d'attaque comprend de plus: un inverseur ayant une entrée connectée aux secondes électrodes des transistors à porte isolée, et un second transistor bipolaire du même type de conductivité que le transistor bipolaire ayant une électrode de commande connectée à une sortie dudit inverseur, une première électrode connectée à la borne de sortie et une seconde électrode connectée au second potentiel. 57 Circuit selon la revendication 1, caractérisé en ce que le circuit d'attaque comprend de plus: un second transistor (MN 14) à porte isolée ayant une première électrode connectée à l'électrode de commande du transistor bipolaire, une électrode de commande connectée au potentiel prédéterminée et une seconde électrode connectée à la seconde électrode du transistor bipolaire. 58 Circuit selon la revendication 57, caractérisé en ce que: le circuit d'attaque comprend de plus: un transistor NMOS (MN 14) ayant un drain connecté à la borne de sortie, une source connectée au second potentiel plus bas que le potentiel prédéterminé et une base recevant le signal logiquement inversé par rapport à un signal à la sortie des secondes électrodes des transistors à porte isolée, et le transistor bipolaire du circuit d'attaque comprend: un transistor bipolaire NPN dont le collecteur est connecté au potentiel prédéterminé, dont la base est connectée directement aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connectée à la borne de sortie. 59 Circuit selon la revendication 57, caractérisé en ce que ledit au moins un transistor bipolaire comporte un certain nombre de transistors bipolaires, et les transistors bipolaires comprennent au moins un transistor bipolaire NPN (BN 1) dont le collecteur est connecté au premier potentiel, dont la base est connectée aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connecté à la borne de sortie et au moins un transistor bipolaire PNP (BP 1) dont le collecteur est connecté à un second potentiel plus bas que le potentiel prédéterminé, dont la base est connectée aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connecté à la borne de sortie. Circuit selon la revendication 57, caractérisé en ce que: le circuit d'attaque comprend de plus: un inverseur (INV 8) ayant une entrée connectée aux secondes électrodes des transistors à porte isolée, et un second transistor bipolaire du même type de conductivité que le transistor bipolaire ayant une électrode de commande connectée à une sortie dudit inverseur, une première électrode connectée à ladite borne de sortie et une seconde électrode connectée à un second potentiel différent du potentiel prédéterminé. 61 Circuit selon la revendication 1, caractérisé en ce que: le circuit d'attaque comprend de plus un moyen de chute de tension (Rl) ayant une première extrémité connectée à l'électrode de commande du transistor bipolaire et une seconde extrémité connectée à la seconde électrode du transistor bipolaire. 62 Circuit selon la revendication 61, caractérisé en ce que le circuit d'attaque comprend de plus: un transistor NMOS dont le drain est connecté à la borne de sortie, dont la source est connectée à un second potentiel plus bas que le potentiel prédéterminé et dont la porte reçoit le signal logiquement inversé par rapport à un signal à la sortie des secondes électrodes des transistors à porte isolée, et le transistor bipolaire du circuit d'attaque comporte: un transistor bipolaire NPN (BN 1, BN 2) dont le collecteur est connecté au potentiel prédéterminé, dont la base est connectée directement aux secondes électrodes des transistors à porte isolée et dont l'émetteur est connecté à la borne de sortie. 63 Circuit selon la revendication 61, caractérisé en ce que ledit au moins un transistor bipolaire comporte un certain nombre de transistors bipolaires, et les transistors bipolaires comprennent au moins un transistor bipolaire NPN (BN 1) ayant un collecteur connecté au potentiel prédéterminé, une base connectée aux secondes électrodes des transistors à porte isolée et un émetteur connecté à la borne de sortie et au moins un transistor bipolaire PNP (BP 1) ayant un collecteur connecté à un second potentiel plus bas que ledit potentiel prédéterminé, une base connectée aux secondes électrodes des transistors à porte isolée et un émetteur connecté à la borne de sortie. 2693057 64 Circuit selon la revendication 61, caractérisé en ce que le circuit d'attaque comprend de plus un inverseur (INV 8) ayant une entrée connectée aux secondes électrodes des transistors à porte isolée, et un second transistor bipolaire (BP 2) du même type de conductivité que le transistor bipolaire précité ayant une électrode de commande connectée à une sortie dudit inverseur, une première électrode connectée à une borne de sortie et une seconde électrode connectée à un second potentiel différent du potentiel prédéterminé.