FR 2687828 A1 19930827 FR 9205411 A 19920430 Dispositif de mémoire rémanente à semiconducteurs et pro- cédé de programmation à temps d'exécution minimal de celui- ci La présente invention a trait à un dispositif de mémoire rémanente à semiconducteurs et à un procédé de programmation à temps d'exécution minimal de celui-ci, et plus particulièrement à une mémoire morte programmable effaçable électriquement possédant des cellules à struc- ture NON ET et à un procédé pouvant réduire au minimum le temps d'exécution de programmation de données utili- sant celle -ci. La Figure 1 est une vue en plan représentant une cellule à structure NON ET classique de la première géné- ration et un circuit équivalent de celle-ci La Figure 2 représente les conditions de tension de commande durant l'opération de lecture et le diagramme temporel de la tension de commande durant des opérations d'effacement et de programmation d'une mémoire rapide possédant la cellule à structure NON ET de la première génération. La condition de fonctionnement d'une cellule sélectionnée lors d'un effacement et d'une programmation dans la mémoire rapide classique de première génération est la suivante Tout d'abord, durant un effacement, en appliquant une tension d'effacement ( 17 V) à la grille CL 5 d'une cellule sélectionnée CT 5, et OV au drain de la cel lule, des électrons sont injectés depuis le drain dans une grille flottante par percement F- N (Fowler-Nordheim), de sorte que la tension de seuil de la cellule devient positive. Lors d'une programmation, en appliquant O V à la grille de la cellule sélectionnée CT 5 et une tension de programmation ( 22 V) à son drain, des électrons sont émis depuis la grille flottante vers le drain de la cellule par percement F-N, de sorte que la tension de seuil de la cel- lule devient négative (Cf IEEE Journal of Solid-State Circuits, Octobre 1989, pages 1238-1243) Par conséquent, durant un effacement et une programmation, une contrainte est continuellement imposée à la mince couche d'oxyde de grille pour un percement sur le côté drain de la cellule, ce qui affecte l'endurance (le nombre de cycles d'écriture) et la capacité de conservation de données (la caractéristi- que de conservation de la charge d'une grille flottante) de la cellule En particulier, si la dimension de la cel- lule est de plus en plus miniaturisée en obtenant des densités d'enregistrement plus élevées et des capacités plus grandes, la caractéristique fiable décrite ci-dessus de la cellule est de plus en plus détériorée. Les Figures 3 A et-3 B sont des vues en coupe sché- matique d'une cellule pour illustrer les opérations d'effa- cement et de programmation d'une mémoire rapide ayant une cellule à structure NON ET classique de la seconde génération. Dans la mémoire rapide de seconde génération, durant un effacement (Figure 3 A), O V est appliqué à une grille CG d'une cellule sélectionnée, et une tension d'ef- facement ( 20 V) est appliquée à un substrat SU, à une source S, et à un drain D, de sorte que des électrons sont-émis depuis une grille flottante FG de la cellule vers le substrat SU, ce qui rend négative la tension de seuil de la cellule Durant une programmation (Figure 3 B), une tension de programme ( 18 V) est appliquée à la grille CG de la cellule sélectionnée et OV est appliqué au substrat SU, à la source S et au drain D, de sorte que des électrons sont injectés depuis le substrat SU à la grille flottante SG de la cellule, ce qui rend positive la tension de seuil de la cellule Ainsi, la condition de fonctionnement est contraire à celle de la mémoire rapide de première géné- ration, et l'injection et l'émission d'électrons ne sont pas limitées au drain de la cellule, mais apparaissent à travers sa grille flottante, le substrat, la source ainsi que le drain Par conséquent, un courant de fuite à travers la mince couche d'oxyde de grille pour un percement qui est provoqué par une contrainte durant un effacement et une programmation peut être réduit, améliorant ainsi grandement la fiabilité de la cellule En plus de ceci, la tension de seuil de la cellule est négative durant un effacement, et le problème du sureffacement est résolu (CF Symposium on VLSI Technology / 1990, pages 129 et 130). Cependant, comme représenté sur la Figure 4 A, puisque la caractéristique de répartition de tension de seuil de la cellule programmée se dégrade par suite de variations de tension élevées provoquées par la variation de paramètres de traitement durant la programmation de la cellule dans la mémoire rapide de la seconde génération, un phénomène de surprogrammation se produit En d'autres termes, même si seulement une cellule est surprogrammée à l'intérieur d'une succesion de cellules d'une mémoire rapide à structure NON ET, toute la succession de cellules n'est pas lue Par conséquent, certains moyens pour empê- cher une surprogrammation sont nécessaires pour maintenir la condition de programmation à temps d'exécution minimal. Lorsque la programmation est répétée, par l'in- termédiaire de la vérification de programme comme représen- té sur la Figure 4 B, on peut remarquer que la tension de seuil d'une cellule est uniformément répartie. Ainsi, classiquement, des états de données pro- grammées d'une EEPROM rapide sont vérifiés et la repro- grammation de données est effectuée par un contrôleur de vérification extérieur qui accomplit l'algorithme repré- senté sur la Figure 5,afin de réduire au minimum le temps d'exécution de la programmation de données L'algorithme de vérification de programme de données charge les données selon un mode de page et verrouille les données d'entrée. Ensuite, après la programmation des données verrouillées dans chaque cellule d'une ligne de cellules sélectionnées, les données sont lues pour vérifier l'état de programmation des données Lorsque les données lues sont les mêmes qu'une valeur attendue, la programmation est achevée Par ailleurs, lorsque les données lues diffèrent de la valeur attendue, comme représenté sur la Figure 6, les bits de données correspondant à une cellule qui est tombée en panne lors de la programmation d'un "l" sont maintenues à " 1 ", et les bits de données correspondant à une cellule dans la- quelle un bit de données " 1 " ou " O " est normalement pro- grammé,sont mis à zéro Les données traitées comme décrit ci-dessus sont ajustées de façon répétitive selon le mode de page, et les données ajustées sont reprogrammées dans chaque cellule de la succession de cellules sélectionnée Après répétition de la programmation, les données sont lues pour vérifier l'état programmé de chaque cellule, de sorte que l'opération de programmation est achevée lorsque la programmation se trouve dans l'état normal Sinon, le processus cyclique de lecture des données et de programma- tion des données corrigées est répété comme décrit ci- dessus lorsque la programmation se trouve dans un état anormal (cf IEEE Journal of Solid-State Circuits, Avril 1991, pages 492-496). Cependant, selon l'algorithme de vérification classique précédent, le traitement dans lequel des données programmées par un contrôleur extérieur sont lues et vé- rifiées, et ensuite chargées à nouveau pour une reprogram- mationdoit être effectué de façon répétitive jusqu'à ce que l'état programmé normal de chaque cellule soit détecté, ce qui altère les performances du système global. La présente invention a pour objet de résoudre les problèmes classiques précités Par conséquent, un des buts de la présente invention est de proposer un dis- positif de mémoire rémanente à semiconducteurs qui peut effectuer automatiquement une programmation de données en un temps d'exécution minimal par un chargement automa- tique non répétitif de données. Un autre but de la présente invention est de proposer un dispositif de mémoire rémanente à semiconduc- teurs qui peut éviter un phénomène de surprogrammation de données. Un autre but de la présente invention est de proposer un procédé de programmation à temps d'exécution minimal d'un dispositif de mémoire rémanente à semiconduc- teurs, qui peut effectuer automatiquement une programma- tion de données en un temps d'exécution optimal à l'inté- rieur d'une puce. Afin d'atteindre ces buts, ainsi que d'autres, de la présente invention, on prévoit un dispositif de mé- moire rémanente à semiconducteurs qui comporte: un réseau de cellules de mémoire disposé sous forme de matrice possédant des cellules NON ET constituées par une pluralité de cellules de mémoire connectées en série dont chacune est formée par empilage d'une couche de stockage de charge et d'une grille de commande sur un substrat semiconducteur, et apte à un effacement électri- que par l'échange mutuel d'une charge entre la couche de stockage de charge et le substrat; un circuit de verrouillage de données pour déli- vrer des données de programme à des lignes de-transmission de bit du réseau de cellules de mémoire; un circuit d'alimentation à tension élevée pour délivrer une tension élevée prédéterminée aux lignes de transmission de bits du réseau de cellules de mémoire conformément à l'état des données du circuit de verrouil- lage de données; un circuit constituant une source de courant pour délivrer un courant de vérification aux lignes de transmission de bits du réseau de cellules de mémoire afin de confirmer l'état programmé de données après une programmation des données dans le réseau de cellules de mémoire; des moyens de vérification de programme pour in- verser l'état de données du circuit de verrouillage de données en réponse au fait que le courant de vérification délivré aux lignes de transmission de bit circule ou non à travers la cellule de mémoire, lorsque le courant de vérification est appliqué à la grille de commande de la cellule de mémoire qui doit être vérifiée dans le réseau de cellules de mémoire; et un circuit de détection d'état de programme pour générer un signal de détection d'état de programme en réponse à l'opération d'inversion de l'état de données du circuit de verrouillage de données par le circuit de contrôle de programme. La présente invention propose également un pro- cédé de programmation à temps d'exécution minimal d'un dispositif de mémoire rémanente à semiconducteurs qui effectue un mode de page par bloc,dans lequel une plura- lité de successions de cellules à structure NON ET sont effacées par blocs, et des données d'entrée verrouillées dans une mémoire-tampon de page sont simultanément pro- grammées dans des cellules d'une rangée de cellules sélec- tionnée, procédé qui comporte les étapes consistant à vérifier le programme qui délivre une tension de commande de vérification et un courant de vérification à chaque cellule de la ligne de cellules sélectionnées contrôle l'état programmé des données dans chaque cellule et inverse uniquement les données de la mémoire-tampon de page correspondant à une cellule possédant des données normalement programmées parmi les cellules programmées de données en réponse à l'opération de vérification; une reprogrammation qui reprogramme les données de la mémoire-tampon de page corrigées par ladite étape de vérification de programme de chaque cellule de la ligne de cellules sélectionnées; et répéter automatiquement les étapes de vérifica- tion et de reprogrammation jusqu'à ce que l'inversion de données correspondante de la mémoire-tampon de page soit complètement effectuée en programmant normalement les données dans la celluleaprès quoi la programmation de données est effectuée parmi chaque cellule de la ligne de cellules sélectionnée; de telle sorte qu'une programmation de données d'une longueur de page peut être optimalisée avec seulement une opération d'entrée non répétitive de données extérieures et sans surprogrammation. Les buts précités et autres avantages de la pré- sente invention ressortiront mieux de la description détail- lée du mode de réalisation préféré de la présente invention en référence aux dessins annexés sur lesquels: la Figure 1 est une vue en plan d'une succession de cellules à structure NON ET d'une EEPROM rapide classi- que de la première génération et de son schéma de circuit équivalent; la Figure 2 représente des formes d'onde de ten- sion appliquées durant des opérations de lecture, d'effa- cement et de programmation de la succession de cellules à structure NON ET de la première génération; les Figures 3 A et 3 B sont des vues schématiques pour représenter les opérations d'effacement et de pro- grammation d'une EEPROM rapide de seconde génération; les Figures 4 A et 4 B sont des représentations graphiques représentant la caractéristique de répartition de tension de seuil d'une cellule programmée par rapport à la variation de tension de programme de la EEPROM rapide de la seconde génération avec et sans vérification, res- pectivement; la Figure 5 est un organigramme représentant l'algorithme de vérification de programme de la EEPROM rapide de la seconde génération; la Figure 6 est une vue représentant l'état programmé conformément à l'algorithme de vérification de programme de la Figure 5; la Figure 7 est un schéma de circuit d'un réseau de cellules et d'un circuit de détection dans une EEPROM rapide de la seconde génération selon la présente invention; et la Figure 8 est une table représentant l'état de forme d'onde de chaque partie de la Figure 7 durant la programmation de données et de la vérification de l'état programmé. En référence à la Figure 7 qui représente le réseau de cellules d'une mémoire rapide possédant une structure de cellule de type NON ET ainsi que le circuit de détection d'état de programme selon la présente invention, chaque ligne de transmission de bit 5 B Ll-BL 1024 est reliée à une cellule à structure NON ET CE d'une unité de succes- sion constituée d'un transistor de sélection de succession ST, huit transistors de cellules C Tl-CT 8, et un transistor de sélection de masse GT, qui sont connectés en série. Le transistor de sélection de succession ST et le transis- tor de sélection de masse GT possèdent une structure de transistor MOS, et leurs grilles sont respectivement reliées à des lignes de sélection SL 1 et SL 2 Chaque transistor de cellule CT-CT 8 possède une structure de transistor MOS du type à épuisement avec une grille flottante entre une grille de commande et un substrat, et chaque grille de commande est respectivement reliée à des lignes de commande C Ll-CL 8 Egalement, chaque ligne de transmission de bits B Ll-BL 1024 est reliée à des circuits d'alimentation à tension élevée respectifs HV pour délivrer une tension de programmation à potentiel élevé à la ligne de transmission de bitsdurant une programmation de données, des circuits bascules de ligne de transmission de bits res- pectifs LT dans lesquels des données entrées extérieure- ment seront chargées, un circuit de source de courant CS pour délivrer un courant de vérification durant une vérifi- cation de programme, et des unités de vérification de pro- gramme respectives PC pour inverser les données d'un cir- cuit bascule de ligne de transmission de bits LT en réponse à une programmation insuffisante durant une vérification de programme. Le circuit d'alimentation de tension élevée HV est un circuit de pompage de tension élevée commune qui est constitué de transistors PT 1 et PT 2 et d'un condensa- teur de pompage C Le drain du transistor PT 1 est relié à une tension d'alimentation de programmation Vpp, sa grille est reliée à la ligne de transmission de bits BL 1, et sa source est reliée à la grille du transistor PT 2. Le drain du transistor PT 2 est relié à sa grille et à une borne du condensateur de pompage C, et sa source est également reliée à la ligne de transmission de bits BL 1. Le condensateur de pompage C décharge la charge stockée à l'intérieur par l'intermédiaire du transistor PT 2 dans la ligne de transmission de bits B Ll lorsqu'un signal d'horloge O pp appliqué à l'autre borne du condensateur de pompage C devient haut, délivrant ainsi une tension d'effacement ( 10 V) ou une tension de blocage de programme ( 10 V) à la ligne de transmission de bits BL 1. Le circuit bascule de ligne de transmission de bits TT est constitué de deux inverseurs INV 1 et INV 2, et d'un transistor de transfert TTI Les inverseurs INVI et INV 2 sont connectés de telle sorte que l'entrée d'un inverseur est reliée à la sortie de l'autre inverseur. La grille du transistor de transfert TT 1 est reliée à la source d'un signal d'horloge 01, une première borne de courant de celui-ci (drain ou source) est reliée à la ligne de transmission de bits, et une seconde borne de courant de celui-ci (source du drain) est reliée à l'en- trée de l'inverseur INV 2 Par conséquent, le circuit bascule de ligne de transmission de bits LT entre et ver- rouille des données extérieures imposées sur la ligne de transmission de bits par l'intermédiaire du transistor de transfert TT 1 qui est rendu conducteur durant un po- tentiel élevé du signal d'horloge 01. Le circuit de source de courant CS est constitué d'une pluralité de circuits de sortie OS reliés à des li- gnes de transmission de bits respectives et d'un circuit de fixation de courant de référence commun RC, qui sont reliés entre eux sous la forme d'un circuit miroir de courant bien connu de manière à fixer un courant de réfé- rence pour tous les circuits de sortie OS L'unité de fixa- tion de courant de référence commune RC est constituée d'un transistor MOS à canal p Ml et de transistors MOS à canal N M 2 et M 3 montés en série entre une première ten- sion d'alimentation Vcc et une seconde tension d'alimen- tation Vss (masse) Le drain et la grille du transistor MOS à canal p Ml sont reliés l'un à l'autre La grille du transistor MOS à canal N M 2 est relie à la source d'une tension de référence Vref, la grille du transistor MOS à canal N M 3 est reliée à la source d'un signal d'horloge 02 Chaque circuit de sortie OS est constitué d'un tran- sistor MOS à canal p M 4 et d'un transistor MOS à canal n M 5 connectés en série entre la première tension d'alimen- tation Vcc et les lignes de transmission de bits respecti- ves La grille du transistor MOS à canal p M 4 est reliée à la grille du transistor MOS à canal p Ml, et la grille du transistor MOS à canal N M 5 est également reliée à la source du signal d'horloge 02 Par conséquent, le cir- cuit de source de courant CS est déclenché lorsque le signal d'horloge 02 devient haut, de sorte que le courant de drain du transistor MOS à canal p M 4 est délivré à la ligne de transmission de bits B Ll en tant que courant de vérification qui est proportionnel au courant de drain du transistor MOS à canal p Ml,multiplié par le rapport de la largeur à la hauteur des transistors MOS Ml et M 4. L'unité de vérification de programme PC est cons- tituée d'un transistor MOS M 6 dont le drain est relié à l'entrée de l'inverseur INV 1 du circuit bascule de ligne de transmission de bits LT, sa source est reliée à une seconde tension d'alimentation (Vss ou masse), et sa grille est reliée à la ligne de transmission de bits. Ainsi, lorsque le courant de vérification appliqué à la ligne de transmission de bits ne circule pas vers la masse à travers la cellule à structure NON ET ayant le courant de vérification appliqué à une cellule sélection- née, le potentiel de la ligne de transmission de bits devient haut, de sorte que le transistor MOS M 6 (l'unité de vérification de programme) est rendu conducteur, qui à son tour abaisse le niveau d'entrée de l'inverseur INV 1 du circuit bascule LT à un potentiel bas (masse). Par conséquent, lorsque la programmation de la cellule sélectionnée est insuffisante, l'unité de vérification de programme PC vérifie la programme insuffisante, inver- sant ainsi les données du circuit bascule de ligne de transmission de bits LT. 1024 cellules à structure NON ET décrites ci-des- sus CE forment un bloc, et chaque bloc possède huit pages d'information, c'est-à-dire 8 kilo-octets de données La longueur d'une page est 1024 bits Par exemple, une mé- moire rapide de 4 Mbits comprend 512 blocs Une telle mémoire rapide peut programmer des données selon un mode de page de bloc Ici, un bloc de circuits bascules de li- gne de transmission de bits LT constituent une mémoire- tampon de page PB. Sur la Figure 7, le symbole de référence PS désigne un circuit de détection d'état de programme Le circuit de détection d'état de programme PS délivre un signal de détection normal lorsque toutes les cellules sélectionnées sont programmées de façon optimale, ou un signal de détection anormal si une cellule est insuf- fisamment programmée Le circuit de détection de programme PS possède un transistor MOS à canal p M 7 servant de moyen élévateur de tension PU pour élever la tension d'un noeud Ni et un transistor MOS à épuisement M 8 utilisé en tant que charge élévatrice de tension La source du transistor MOS à canal p M 7 est reliée à la source d'une première tension d'alimentation Vcc, sa grille est reliée à un signal d'horloge 03 et son drain est relié à la source du tran- sistor MOS à épuisement M 8 La grille et le drain du transistor MOS à épuisement M 8 sont reliés entre eux, et également reliés au noeud NI Une pluralité de transistors MOS à canal N DP 1-DP 1024 servant de moyens abaisseurs de tension PB sont reliés en parallèle entre le noeud Nl et la seconde tension d'alimentation Vss (masse) La grille de chaque transistor MOS est reliée à une sortie inversée Q de circuits bascules de ligne de transmission de bits respectifs LT Le noeud Ni est relié, par l'intermédiaire d'un inverseur INV 3, à une borne d'une grille NON OU G qui est une porte de sortie L'autre borne de la porte NON OU G est reliée à la source d'un signal d'horloge 04. Par conséquent, le circuit de détection d'état de programme PS génère un signal d'horloge à potentiel éle- vé 05 lorsque tous les transistors abaisseurs de tension P Dl-PD 1024 sont rendus non conducteurs dans le mode véri- fication Les colonnes COL 2-COL 1024 ont la même structure que la colonne COLI. Les opérations de programme et de vérification du dispositif de mémoire rémanente à semiconducteurs de la présente invention représenté sur la Figure 7 seront décrites en référence au tableau de la Figure 8. Pour commencer, afin de programmer des données à l'intérieur d'un réseau de cellules, une opération d'ef- facement est tout d'abord effectuée par blocs Ici, durant l'effacement, lorsque OV est appliqué à la grille de com- mande de chaque cellule, et qu'une tension d'effacement ( 20 V) est appliquée au substrat, à la source et au drain, des électrons sont émis depuis la grille flottante de la cellule vers le substrat, de sorte que la tension de seuil de la cellule devient négative Lorsque l'effacement est achevé, des données extérieures sont entrées, et les don- nées d'entrée sont chargées dans le circuit bascule de ligne de transmission de bits LB A cet instant, le chargement est effectué avec un niveau logique haut (ni- veau Vcc) pour un chargement avec des données " 0 " ( Vth), avec un niveau logique bas (niveau de la masse) pour charger des données " 1 " (+ Vth) Les données sont chargées dans le circuit bascule de ligne de transmission de bits LT lorsque le signal d'horloge 01 devient haut Si les données chargées dans le circuit bascule de ligne de transmission de bits LT sont à un niveau logique haut, le circuit d'alimentation à tension élevée HV opère, fixant ainsi la tension de la ligne de transmission de bits BL à IOV qui est la tension de blocage de programme. Par conséquent, comme représenté par exemple sur la Figure 7, puisque la différence de potentiel entre la grille et le drain d'un transistor de cellule sélectionné CT 6 est insuffisante pour provoquer un percement FN, le transistor de cellule sélectionné CT 6 maintient continûment une tension de seuil négative (-Vth). Par ailleurs, si la donnée chargée dans lé cir- cuit bascule de ligne de transmission de bits LT est à un niveau logique bas, le circuit d'alimentation à tension élevée HV ne fonctionne pas, maintenant ainsi la tension de la ligne de transmission de bits BL à OV Ainsi, puis- que le percement F-N n'est pas excité par la différence de potentiel entre la grille et le drain du transistor de cellule choisie CT 6, des électrons sont injectés dans la grille flottante, de sorte que la tension de seuil de la cellule devient positive (+Vth) Cependant, si un bit de données " 1 " est insuffisamment programmé, la cellule sélec- tionné CT 6 ne peut pas obtenir une tension de seuil posi- tive prédéterminée Une telle opération de programme est simultanément effectuée par pages selon un mode de page. Par conséquent, 8 opérations de programmation sont effec- tuées pour programmer un bloc ( 1024 x 8) -Pour vérifier la programmation après achèvement de l'opération de pro- grammation, le circuit de source de courant CS fonctionne en réponse aux états élevés du signal d'horloge 02, de sorte qu'un courant de vérification est délivré à la ligne de transmission de bits BL A cet instant, les lignes de commande C Ll-CL 5, CL 7 et CL 8 des lignes de sélection SL 1 et SL 2 et les transistors de cellule non choisis C Tl- CT 5, CT 7 et CT 8 sont alimentés par une tension Vcc, et la ligne de commande CL 6 de la rangée de cellules sélectionnée est alimentée par une tension de vérification prédéterminée, par exemple, + 0,8 V Par conséquent, lorsque la tension de seuil du transistor de cellule sélectionnée CT 6 est négative (donnée = 0), le courant de vérification est dérivé à la masse par l'intermédiaire de la succession de cellules CE Ainsi, la ligne de transmission de bits B Ll conserve son niveau OV. Par ailleurs, lorsque la tension de seuil de la cellule sélectionnée est positive (c'est-à-dire, +Vth 0,8 V; données = 1), la ligne de transmission de bits B Ll devient haute puisque le courant de vérification ne circule pas à travers la succession de cellules CE Cependant, si la cellule programmée avec des données " 1 " est insuffisamment programmée, signifiant que la tension de seuil de la cel- lule est inférieure à + 0,8 V, le courant de vérification est dérivé à la masse, permettant à la ligne de transmis- sion de bits B Ll de conserver encore son niveau OV. Durant une telle opération de vérification, lors- que la ligne de transmission de bits de la cellule sélec- tionnée,sur laquelle une donnée " 1 " est programméeconserve un potentiel bas, le transistor MG, qui constitue le moyen de vérification de programme, ne peut pas être rendu con- ducteur, de sorte que la donnée n'est pas inversée dans le circuit bascule de ligne de transmission de bits LT. Par conséquent, une donnée " O " dans l'état de chargement initial est maintenue sur une sortie Q Egalement, puis- qu'une donnée " 1 " est maintenue sur la sortie inversée Q du circuit bascule de lignede transmission de bits LT, le transistor abaisseur de tension PB 1 du circuit de détection d'état de programme PS, dont la grille est reliée à la sortie Q conserve continûment son état passant Par consé- quent, une programmation normale n'est pas effectuée de sorte que le signal d'horloge 0 du circuit de détection d'état de programmation PS conserve un état à potentiel faible. Durant une reprogrammation, puisqu'une donnée " O " du circuit bascule de ligne de transmission de bits LT est délivrée à nouveau à la ligne de transmission de bits BLI durant un niveau haut du signal d'horloge 01, des électrons sont répétitivement injectés dans la grille flottante de la cellule sélectionnée qui est insuffisamment programmée Ainsi, la tension de seuil de la cellule de- vient plus positive Si la cellule sélectionnée n'est pas rendue passante par la tension de vérification (+ 0,8 V), par suite de l'élévation de la tension de seuil d'une cellule choisie pour devenir positive par répétition en succession des opérations de programmation, de vérification et de reprogrammation, le potentiel de la ligne de trans- mission de bits passe alors à un niveau logique haut, rendant ainsi conducteur le transistor MG Ainsi, une don- née " O " chargée sur la sortie Q du circuit bascule de ligne de transmission de bits LT est inverséeen une donnée " 1 ", et la donnée " 1 " de la sortie inversée est inversée en une donnée " O ", de sorte que le transistor abaisseur de tension PB 1 du circuit de détection d'état de programme PS est ren- du non passant Grâce à cette opération répétitive, lors- que tous les bits de données de la mémoire-tampon de page PB, c'est-à-dire, les signaux de sortie inversés Q, de tous les circuits bascules de la ligne de transmission de bits sont des données " O ", en d'autres termes, lorsque toutes les données "l" initialement entrées sont inversées en données " O ", le signal d'horloge 05 du circuit de dé- tection d'état de programmation PS passe à un niveau logi- que haut (niveau Vcc) Ainsi, les cellules sélectionnées par les données d'entrée sont programmées. Comme décrit ci-dessus, les opérations de program- me et de vérification sont automatiquement répétées par les données de la mémoire-tampon de page, avec seulement une opération non répétitive d'entrée de données et sans con- trôle extérieur, jusqu'à ce que toutes les cellules sélec- tionnées par la mémoire-tampon de page, c'est-à-dire des circuits bascules de ligne de transmission de bits et un circuit source de courant, sont programmées en un temps d'exécution minimal. Conformément à la présente invention, l'état programmé peut être rendu minimal sans être affecté par la variation de paramètres de traitement, une surprogram- mation est évitée par l'utilisation d'un potentiel de vérification, et une programmation en un temps minimal est automatiquement effectuée par une fonction de vérifi- cation intérieure En résultat, les performances de la puce peuvent être améliorées, et, à son tour, puisqu'un contrôle extérieur n'est pas nécessaire, une performance de l'ensemble du système utilisant une telle puce est améliorée De plus, la présente invention est applicable à des produits existants utilisant une mémoire-tampon de page d'une mémoire rapide classique possédant la fonction de mode de page. R E V E N D I C A T I O N S 1 Dispositif de mémoire rémanente à semiconducteurs, caractérisé en ce qu'il comporte: un réseau de cellules de mémoire disposées en ma- trice possédant une structure de cellule NON ET, formé par une pluralité de cellules de mémoire connectées en série dont chacune est formée par un empilage d'une cou- che de stockage de charge et d'une grille de -commande sur un substrat semiconducteur, et pouvant être effacé élec- triquement par l'échange mutuel d'une charge entre ladite couche de stockage de charge et ledit substrat, des moyens formant bascule de données (LT) pour entrer des données de programme dans des lignes de transmis- sion de bits (B Ll-BL 1024) dudit réseau de cellules de mémoi- re, des moyens d'alimentation en tension élevée HV pour délivrer une tension élevée prédéterminée auxdites lignes de transmission de bits dudit réseau de cellules de mémoire conformément à l'état des données desdits moyens formant bascule de données (LT), des moyens formant source de courant (CS) pour délivrer un courant de vérification auxdites lignes de transmission de bits dudit réseau de cellules de mémoire afin de confirmer l'état programmé de données, après pro- grammation desdites données dans ledit réseau de cellules de mémoire, des moyens de vérification de programme (PC) pour inverser l'état de données desdits moyens formant bascule de données (LT) en réponse au fait que ledit courant, de vérification délivré auxdites lignes de trans- mission de bits circule ou non à travers ladite cellule de mémoire programmée lorsque ladite tension de vérifica- tion est appliquée à ladite grille de commande de ladite cellule de mémoire qui doit être vérifiée dans ledit ré- seau de cellules de mémoire, et des moyens de détection d'état de programme (PS) pour générer un signal de détection d'état de programme en réponse à l'opération d'inversion de l'état de données desdits moyens formant bascule de données (LT) par les- dits moyens de vérification de programme. 2 Dispositif de mémoire rémanente à semiconducteurs selon la revendication 1, caractérisé en ce que lesdits moyens formant source de courant (CS) comportent: un transistor MOS à canal p (Ml) pour une source de courant de référence, dont la source est reliée à une première tension d'alimentation (Vcc), et dont le drain et la source sont réunis l'un à l'autre, un transistor MOS à canal N de charge (M 2) dont le drain est relié audit drain dudit transistor MOS à canal p (Ml) et dont la grille est reliée à une tension de ré- férence (Vref), un transistor MOS à canal N (M 3) pour une commu- tation, dont le drain est relié à ladite source dudit transistor MOS à canal N (M 2), dont la grille est reliée à un signal d'horloge ( 02) qui devient haut durant ladite opération de vérification et dont la source est reliée à une seconde tension d'alimentation (Vss), un transistor MOS à canal p (M 4) pour une sour- ce de courant de sortie, dont la source est reliée à la- dite première tension d'alimentation, et dont la grille est reliée à ladite grille dudit transistor MOS à canal p (Ml), et un transistor MOS à canal N (M 5) pour un commu- tateur de sortie, dont le drain est relié audit drain dudit transistor MOS à canal p (M 4) pour délivrer une sour- ce de courant, dont la source est reliée à ladite ligne de transmission de bits, et dont la grille est reliée audit signal d'horloge ( 02). 3 Dispositif de mémoire rémanente à semiconducteurs selon la revendication 1, caractérisé en ce que lesdits moyens de détection d'état de programme (PS) comportent des moyens élévateurs de tension (PU) qui sont montés entre ladite première tension d'alimentation et un noeud (Nl), et validés par un signal d'horloge de com- mande ( 03), des moyens abaisseurs de tension (PD) qui sont montés entre ledit noeud et ladite seconde tension d'ali- mentation, et rendus conducteurs et non conducteurs en réponse à l'opération d'inversion desdites données des- dits moyens formant bascule de données (LT), et des moyens de sortie (G) pour tamponner le potentiel dudit noeud et délivrer ledit potentiel de noeud tamponné en tant que signal de détection d'état de program- me conformément à un signal d'horloge de commande de sor- tie ( 04). 4 Dispositif de mémoire rémanente à semiconducteurs, caractérisé en ce qu' il comporte: un réseau de cellules de mémoire disposées en matrice possédant des successions de cellules NON ET constituées par une pluralité de cellules de mémoire con- nectées en série dont chacune est formée par empilage d'une couche de stockage de charge et d'une grille de commande sur un substrat semiconducteur, et pouvant être effacé électriquement par l'échange mutuel d'une charge en- tre ladite couche de stockage de charge et ledit substrat, une mémoiretampon de page (PB) pour entrer des colonnes de données de programme ayant une longueur de page dans des lignes de transmission de bits (B Ll-BL 1024) dudit réseau de cellules de mémoire, des moyens d'alimentation à tension élevée (HV) pour délivrer une tension élevée prédéterminée auxdites lignes de transmission de bits conformément à l'état de données de ladite mémoire-tampon de page (PB), des moyens formant source de courant (CS) pour délivrer un courant de vérification auxdites lignes de transmission de bits afin de confirmer l'état programmé après programmation de données sur une rangée de cellules sélectionnées dudit réseau de cellules de mémoire, des moyens de vérification de programme (PC) pour inverser des données correspondant à ladite mémoire- tampon de page en réponse au fait que ledit courant de vé- rification délivré à chaque ligne de transmission de bits circule ou non à travers*chaque cellule sélectionnée, lorsque ladite tension de vérification est appliquée à la ligne de commande de ladite rangée de cellules sélec- tionnées, et des moyens de détection d'état de programme (PS) pour générer un signal de détection d'état de programme en réponse à l'état des successions de données de ladite mémoire-tampon de page qui est modifié par lesdits moyens de vérification de programme (PC). 5 Procédé de programmation en un temps d'exécution minimal d'un dispositif de mémoire rémanente à semiconduc- teurs'qui accomplit un mode de page de bloc, selon lequel une pluralité de successions de cellules à structure NON ET sont effacées par blocs, et des données d'entrée intro- duites dans une mémoire-tampon de page (PB) sont simulta- nément programmées dans des cellules d'une rangée de cel- lules sélectionnées, ledit procédé étant caractérisé en ce qu'il comporte les étapes consistant en: une vérification de programme qui délivre une tension de commande de vérification et un courant de véri- fication à chaque cellule de ladite rangée de cellules sélectionnées, vérifie l'état programmé dans chaque cel- lule, et inverse uniquement les données de ladite mémoire- tampon de page correspondant à une cellule ayant des don- nées normalement programmées parmi lesdites cellules pro- grammées en réponse à ladite opération de vérification, une reprogrammation qui reprogramme lesdites données de ladite mémoire- tampon de page corrigées par ladite étape de vérification de programme dans chaque cellule de ladite rangée de cellules sélectionnée, et la répétition automatique desdites étapes de vérification et de reprogrammation jusqu'à ce que l'in- version des données correspondantes de ladite mémoire- tampon de page est complètement effectuée en programmant normalement lesdites données dans la cellule après quoi une programmation de données est effectuée parmi chaque cellule de ladite rangée de cellules sélectionnée, de telle sorte qu'une programmation de données d'une longueur de page peut être exécutée en un temps minimal avec seulement une opération d'entrée non répéti- tive de données extérieures et sans surprogrammation.