FR 2694463 A1 19940204 FR 9209795 A 19920730 AMPLIFICATEUR DIFFÉRENTIEL CMOS À CONTRE-RÉACTION DE MODE COMMUN La présente invention concerne le domaine des amplifi- cateurs à entrée et sortie différentielles réalisés en technolo- gie MOS à transistors complémentaires (CMOS) utilisant des tran- sistors à canal N et des transistors à canal P.5 La figure l A représente très schématiquement un tel amplificateur à entrée et sortie différentielles Un amplifi- cateur différentiel 10 est muni de deux entrées symétriques e+ et e et de deux sorties symétriques S+ et S- Généralement, il est prévu entre les sorties S+ et S une charge (résistive ou10 capacitive) comprenant un point milieu M Les tensions S+ et S- sont symétriques par rapport à la tension VM au point milieu M. Un circuit de ce type est alimenté entre une borne d' alimenta- tion haute Vdd et une borne d'alimentation basse Vss Si VM est proche d'une de ces valeurs limites, cela réduit considérable- ment l'excursion de tension en sortie On souhaite donc que VM soit proche d'une tension optimale de mode commun, VCM, qui doit avoir une valeur voisine de (Vdd-Vss)/2. On utilise souvent ce type d'amplificateur dans des circuits dits à capacités commutées Un exemple d'un tel circuit, constituant un intégrateur classique, est illustré en figure 1 B Ce circuit connu ne sera pas décrit en détail On notera qu'il comprend des interrupteurs commutés à haute fré- quence dont certains, marqués 1, sont commutés pendant une première phase d'un signal d'horloge et dont d'autres, marqués 2, sont commutés pendant une phase complémentaire du signal d'horloge Des capacités de contre-réaction, Cr, sont connectées en permanence entre entrées et sorties complémentaires de l'am- plificateur différentiel 10 Des capacités commutées Ca et Cb ont des valeurs très inférieures à celles des capacités de contre-réaction Cr. La figure 2 représente à titre d'exemple, un mode de réalisation d'un amplificateur à entrée et sortie différentiel- les à deux étages Dans ce qui suit, on désignera par MN des transistors MOS à canal N et par MP des transistors MOS à canal P. L'étage différentiel d'entrée comprend deux transis- tors MOS MN 1 et MN 2 recevant respectivement sur leur grille les signaux d'entrée différentiels e+ et e- Les drains des transis- tors d'entrée sont reliés par l'intermédiaire de charges respec- tives à la tension d'alimentation haute Vdd On a illustré un étage de type cascode comprenant deux transistors cascode MN 3 et MN 4 dont la grille est connectée à une source de polarisation Pl et deux transistors de charge MP 5 et MP 6 dont la grille est connectée à une source de polarisation P 2 De façon plus détail- lée, la source de MN 3 est reliée au drain de MN 1, les drains de MP 5 et de MN 3 sont reliés et la source de MP 5 est reliée à Vdd. De même, la source de MN 4 est reliée au drain de MN 2, les drains de MN 4 et de MP 6 sont interconnectés et la source de MP 6 est reliée à Vdd Les grilles de MN 3 et MN 4 reçoivent la polarisa- tion Pl et les grilles de MP 5 et MP 6 reçoivent la polarisation P 2. Les sorties de cet étage différentiel d'entrée, prises aux points communs des drains des transistors MN 3 et MP 5 et des transistors MN 4 et de MP 6, respectivement, sont amplifiées par un étage différentiel de sortie comprenant des transistors M 275 et MP 8 dont les sources sont reliées à Vdd et les drains à la tension d'alimentation basse Vss par l'intermédiaire d'une sour- ce de courant respective MN 9 et MN 10 Les grilles des transis- tors MN 9 et MN 10 sont reliées à une tension de polarisation P 3 qui est également appliquée à la grille d'un transistor M Nll10 connecté entre les sources communes des transistors MN 1 et MN 2 et la tension Vss Les sorties différentielles S et S+ du cir- cuit correspondent respectivement aux drains des transistors MP 7 et MP 8. Dans le cadre d'une technologie CMOS à substrat P, chacun des transistors MOS à canal P est réalisé dans un caisson N et le caisson est relié à la source du transistor, c'est-à- dire, dans de nombreux cas à la tension Vdd. On a également représenté dans la figure le point milieu M entre des impédances de sortie égales Zi et Z 2 Toute dissymétrie entre les entrées e+ et e par rapport à une tension prédéterminée de mode commun VCM entraîne un décalage de la tension VM au point M par rapport à la tension de mode commun choisie VCM. Des condensateurs CI et C 2 agissent en tant que circuit de stabilisation et sont connectés respectivement entre les drains des transistors MN 1 et MP 7 et entre les drains des transistors MN 2 et MP 8. L'homme de l'art notera que le circuit décrit est seulement illustratif d'un double étage différentiel et que de nombreuses variantes peuvent y être apportées Par exemple, on pourra supprimer les transistors cascodes MN 3 et MN 4 mais alors il conviendra de rajouter une résistance série aux condensateurs de stabilisation Cl et C 2 De nombreuses autres variantes peu- vent être prévues pour améliorer le circuit quant à sa consom- mation, ou à sa sensibilité aux variations de température. Etant donné la possibilité de décalage de la tension VM par rapport à la tension VCM, on prévoit généralement dans l'art antérieur des circuits de recentrage de la tension VM dits circuits de contre- réaction de mode commun Dans l'art anté-5 rieur, cette contre-réaction est prévue sur l'étage de sortie ce qui présente plusieurs inconvénients parmi lesquels on peut mentionner: l'apparition d'une boucle de contre-réaction parasite entre l'étage de sortie et l'étage d'entrée ce qui oblige à prévoir des circuits de stabilisation supplémentaires, la consommation de l'étage de contre- réaction qui n'est pas négligeable puisqu'elle doit fournir des courants de l'ordre de grandeur des courants dans l'étage de sortie. Ainsi, un objet de la présente invention est de pré- voir un circuit de contre-réaction de mode commun palliant les inconvénients susmentionnés. Pour atteindre cet objet, la présente invention pré- voit d'associer un circuit de contre-réaction de mode commun à l'étage d'entrée de l'amplificateur différentiel, un transistor20 MOS maintenu en permanence à un état passant étant disposé en parallèle sur chacun des transistors d'entrée. Plus particulièrement, la présente invention prévoit un amplificateur CMOS à entrée et sortie différentielles à au moins deux étages dans lequel l'étage d'entrée comprend deux25 branches dont chacune comprend un transistor d'entrée dont la première borne est reliée à une tension d'alimentation haute par une charge respective et dont les deuxièmes bornes sont reliées à la tension d'alimentation basse par une charge commune Un étage de contre-réaction de mode commun comprend une charge connectée à la tension d'alimentation haute, un premier tran- sistor connecté entre cette charge et la borne commune des transistors d'entrée, ce premier transistor étant polarisé à la tension de mode commun souhaitée, et un deuxième transistor connecté entre ladite charge et la tension d'alimentation basse et dont la grille est reliée à un potentiel indicatif de la ten- sion moyenne de 1 'étage de sortie Un transistor supplémentaire est en parallèle sur chacun des transistors d' entrée, ces tran- sistors supplémentaires ayant leurs grilles à la tension de mode5 commun souhaitée. Selon un mode de réalisation de la présente invention, les charges des branches d'entrée et de l'étage de contre-réac- tion sont constituées de transistors MOS à grille commune. Selon un mode de réalisation de la présente invention, les charges des transistors d'entrée de l'étage d'entrée comprennent en outre des transistors en montage cascode. Selon un mode de réalisation de la présente invention, les transistors d'entrée sont des transistors MOS à canal N de même que les transistors supplémentaires. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: les figures 1 et 2 décrites précédemment illustrent l'état de la technique; et la figure 3 représente un mode de réalisation d'un circuit selon la présente invention. la figure 3 représente un étage d'entrée associé à un étage de contre-réaction de mode commun comprenant des tran- sistors MP 21, MP 22 et MP 23 montés selon un schéma relativement classique pour l'homme de métier à savoir que les transistors MP 21 et MP 22 sont connectés sensiblement en étage différentiel, leurs sources étant interconnectées et reliées à la tension d'alimentation haute Vdd par l'intermédiaire d'un transistor de charge MP 23 dont la grille est interconnectée avec les grilles des transistors MP 5 et MP 6 Le drain du transistor MP 21 est relié aux sources communes des transistors MN 1 et MN 2 et sa grille est connectée à la tension de mode commun recherchée VCM Le drain du transistor MP 22 est relié à la tension d'ali- mentation basse Vss et sa grille est reliée au point milieu M. De préférence, le transistor MP 23 a une surface dans un rapport kl avec celle des transistors MP 5 et MP 6 de sorte que, quand chacun des transistors MP 5 et MP 6 est traversé par un courant Il, le transistor MP 23 est traversé par un courant klx Il kl5 peut par exemple être choisi de l'ordre de 1 De même, le tran- sistor MN 11 est choisi dans un rapport de surface déterminé k 2 avec les transistors MN 9 et MN 10 pour limiter le courant dans l'étage d'entrée de sorte que, quand il passe I 2 dans chacun des transistors MN 9 et MN 10, il passe un courant de l'ordre de k 2 x I 210 dans le transistor MN 11 k 2 est par exemple choisi de l'ordre de 2,5. L'étage de contre-réaction décrit précédemment fonc- tionne de la façon suivante Quand les tensions e+ et e sont équilibrées par rapport à VCM et que VM = VCM, le courant dans le transistor M N 11 est égal à k 2 x I 2 et provient de la somme des courants dans les transistors MN 1 et MN 2 ( 21) et du courant dans le transistor MP 21 Le courant de ce transistor MP 21 est égal à klx Il/2 puisque le courant Il dans le transistor MP 23 se répartit également entre les transistors MP 21 et MP 22 qui ont alors le même potentiel de grille Si les potentiels des deux entrées e+ et e se décalent tous les deux dans le même sens (et non pas symétriquement comme ils le font normalement) les ni- veaux de sortie S+ et S se décalent dans la même direction et la tension VM n'est plus égale à la tension VCM Si par exemple e+ et e se décalent positivement, VM croît d'o il résulte que le transistor MP 22 devient moins conducteur et que davantage du courant de drain du transistor MP 23 passera par le transistor MP 21 Puisque la somme des courants dans MN 1, MP 21 et MN 2 est constante et fixée par la polarisation du transistor MN 11, cette augmentation du courant dans le transistor MP 21 entraînera une diminution du courant dans les transistors MN 1 et MN 2 ce qui assure la compensation (ou contre-réaction) recherchée. Néanmoins, ce schéma simple et relativement classique présente un inconvénient rédhibitoire En effet, il ne fonc- tionne pas et bloque le système dans le cas o les deux tensions e+ et e chutent simultanément à la valeur basse Vss Ceci peut se produire par exemple par suite de l'arrivée d'un parasite sur les conducteurs d'entrée, situation qui est loin d'être rare en pratique. 5 Ce blocage résulte du fait que, si les deux entrées es et e chutent à Vss, les deux transistors MN 1 et MN 2 se blo- quent, ce qui entraîne le blocage des transistors MP 7 et MP 8 et donc la chute de la tension VM à une valeur proche de Vss Le transistor MP 22 est alors dans un état de conduction complète et10 dérive pratiquement tout le courant en provenance du transistor MP 23 Une fois cet état amorcé, il se maintient car le potentiel des entrées e+ et e ne peut pas remonter assez haut pour repo- lariser correctement l'étage d'entrée En effet, les contre- réactions qui existent toujours en pratique dans un montage15 d'amplificateur différentiel auront un effet prépondérant par rapport à la croissance progressive des entrées e+ et e- Ceci est en particulier le cas dans des circuits de type à capacités commutées o les impédances de contre-réaction entre entrées et sorties de l'amplificateur différentiel (voir les capacités Cr20 de la figure 1 B) ont des valeurs élevées et o les tensions es et e 7 résultent de la charge de capacités (Ca en figure 1 B) de petite valeur On a donc bien un état de blocage. C'est sans doute en raison de cet inconvénient que l'on ne trouve pas dans l'art antérieur de circuit de compen- sation de mode commun à l'étage d'entrée d'un amplificateur différentiel à plusieurs étages. La présente invention propose drutiliser un circuit de contre-réaction de mode commun disposé au niveau de l'étage d'entrée en évitant la situation de blocage susmentionnée.30 Pour atteindre ce résultat, la présente invention propose de disposer en parallèle sur chacun des transistors d'entrée MN 1 et MN 2 de l'étage d'entrée un transistor en paral- lèle, respectivement MN 31 et MN 32, les grilles de ces transis- tors parallèles étant connectées à la tension de référence de mode commun VCM. Ainsi, si les deux tensions e+ et e chutent, les branches de l'étage différentiel d'entrée restent passantes par l'intermédiaire des transistors MN 31 et MN 32 et l'on ne trouve pas le phénomène de descente simultanée à zéro des deux sorties5 S+ et S- La tension VM au point M reste supérieure à un seuil déterminé notamment par la surface relative des transistors MN 31 et MN 32 par rapport aux transistors MN 1 et MN 2. Bien entendu, la présente invention est susceptible de nombreuses variantes et modifications qui apparaîtront à l'homme de l'art Notamment, les transistors MOS à canal N et à canal P pourraient être intervertis à condition d'intervertir également les tensions d'alimentation haute et basse Vss et Vdd. REVENDICATIONS 1 Amplificateur CMOS à entrée et sortie différen- tielles à au moins deux étages, caractérisé en ce qu'il comprend un circuit de contre- réaction de mode commun appliqué sur son étage d'entrée, un transistor MOS (MN 31, MN 32) maintenu en permanence à un état passant étant disposé en parallèle sur chacun des transistors d'entrée (MN 1, MN 2). 2 Amplificateur CMOS à entrée et sortie différentiel- les à au moins deux étages dans lequel l'étage d'entrée comprend deux branches dont chacune comprend un transistor d'entrée (MN 1, MN 2) dont la première borne est reliée à une tension d'alimen- tation haute (Vdd) par une charge respective et dont les deu- xièmes bornes sont reliées à la tension d'alimentation basse (Vss) par une charge commune (M Nll), caractérisé en ce qu'il comprend: un étage de contre-réaction de mode commun comprenant une charge (MP 23) connectée à la tension d'alimentation haute, un premier transistor (MP 21) connecté entre cette charge et la borne commune des transistors d'entrée, ce premier transistor étant polarisé à la tension de mode commun souhaitée (VCM), et un deuxième transistor (MP 22) connecté entre ladite charge et la tension d'alimentation basse (Vss) et dont la grille est reliée à un potentiel (VM) indicatif de la tension moyenne de l'étage de sortie, et un transistor supplémentaire (MN 31, MN 32) en parallèle sur chacun des transistors d'entrée (MN 1, MN 2), ces transistors supplémentaires ayant leurs grilles à la tension de mode commun souhaitée (VCM). 3 Amplificateur différentiel selon la revendication 2, caractérisé en ce que les charges des branches d'entrée et de 1 'étage de contre- réaction sont constituées de transistors MOS à grille commune (MP 5, MP 6, MP 23). 4 Amplificateur différentiel selon la revendication 3, caractérisé en ce que les charges des transistors d'entrée de l'étage d'entrée comprennent en outre des transistors en montage cascode (MN 3, MN 4). 5 Amplificateur différentiel selon la revendication 4, caractérisé en ce que les transistors d'entrée sont des tran- sistors MOS à canal N de même que les transistors supplémen- taires (MN 31, MN 32).