FR 2689656 A1 19931008 FR 9302501 A 19930304 La présente invention concerne de façon générale le domaine de la gestion de puissance de circuits intégrés; en particulier, la présente invention concerne le domaine de circuits de gestion de puissance susceptibles de mettre des circuits intégrés dans un état de consommation réduite de puissance. L'arrière-plan qui a mené à la présente invention est le suivant Avec l'apparition du marché des ordinateurs portables est apparu un souhait d'un nouvel ordinateur personnel (PC) qui fonctionne à très faible puissance Alors que le marché des ordinateurs personnels a récemment tenté de passer à des tensions d'alimentation de 3 volts au lieu de 5 volts, la réduction de consommation de puissance s'est focalisée sur le domaine des périodes au cours desquelles la microplaquette est dans un état d'activité faible ou nulle De façon idéale, tant qu'une microplaquette n'est pas active, il serait bénéfique de réduire la consommation de puissance, en fonctionnant ainsi à une puissance plus faible que si la microplaquette était constamment en train de tirer de la puissance Un procédé permettant d'atteindre une faible consommation de puissance dans des microplaquettes consiste à employer des circuits de gestion de puissance Les circuits de gestion de puissance mettent la microplaquette dans un état qui ne tire que peu de courant ou ne tire aucun courant même si la tension d'alimentation reste couplée à la microplaquette Cet état sera appelé l'état de réduction d'alimentation, simplifié en état débranché, même si le débranchement est en fait partiel, comme indiqué plus loin L'utilisation des circuits de gestion de puissance est particulièrement avantageuse lorsqu'une microplaquette n'est pas en cours d'activité. Un type de circuit de gestion de puissance de l'art antérieur utilise des compteurs extérieurs pour détecter l'activité des microplaquettes Ces compteurs sont habituellement des horloges qui dépendent du dernier accès à la microplaquette Ces horloges agissent comme bascules qui peuvent être déclenchées de nouveau, de sorte qu'il est permis à la microplaquette d'être débranchée lorsqu'il ne se produit aucune activité pendant un laps de temps prédéterminé. Un problème qui se pose avec un tel schéma de gestion de puissance est qu'il faut une commande externe du circuit de gestion de puissance (c'est-à- dire par l'intermédiaire du compteur) Lorsque les compteurs externes signalent que la microplaquette peut être mise dans le mode débranché, un commutateur externe interrompt l'alimentation Par conséquent, le fait d'entrer dans le mode débranché est commandé de l'extérieur En outre, ces circuits de gestion de puissance ne sont pas transparents au logiciel qui commande la microplaquette Dès lors que l'alimentation a été interrompue et que la microplaquette est entrée dans l'état débranché, tout statut interne est perdu. Lorsque la microplaquette est branchée de nouveau, il faut restaurer tout le statut perdu. Un autre problème posé par les circuits de gestion de puissance de l'art antérieur est que toute forme de restauration, par logiciel ou par matériel (par exemple une broche) restaure habituellement le mode débranché Puisque les restaurations par logiciels se produisent dans la plupart des logiciels d'application et dans le système d'exploitation du disque (DOS), le mode débranché est rapidement perdu et il dépend à nouveau de l'intervention du système d'entrée/sortie de base (BIOS) du système d'exploitation du disque ou du logiciel d'application de maintenir le mode En outre, une restauration de la microplaquette provoque la perte du statut Par conséquent, une restauration lance la microplaquette à un état par défaut différent de l'état interne (c'est- à-dire du statut) de la microplaquette avant la restauration Ces bits différents de statut doivent être rétablis après leur restauration. D'autres circuits de gestion de puissance de l'art antérieur, par exemple le PC 8477 de National Semiconductors incluent un mode débranché qui exige que le mode soit rétabli lors du réveil de la microplaquette En outre, des circuits de gestion de puissance de l'art antérieur ne permettent pas à l'utilisateur de programmer si les oscillateurs cristallins inclus dans les microplaquettes sont en fonction ou hors fonction lorsque le reste de la microplaquette est débranché Typiquement, tous les circuits de gestion de puissance de l'art antérieur mettent l'oscillateur hors fonction et posent donc, lors du nouveau branchement, des problèmes de temps de restitution et de démarrage. Un autre type de circuit de gestion de puissance de l'art antérieur, comme ceux qui sont employés par le 82077 AA de Intel réduit la puissance à des niveaux très bas, mais exige que le BIOS, le DOS ou le logiciel d'application commande quand la microplaquette est placée dans l'état débranché En outre, ces circuits de gestion de puissance exigent un logiciel considérable et un temps considérable pour rétablir l'état interne de la machine à sa condition précédant le débranchement Enfin, l'oscillateur cristallin est débranché avec le reste de la microplaquette Lorsque l'oscillateur cristallin est débranché, le recouvrement n'est pas bien commandé et le temps de recouvrement pourrait être très long. La présente invention résout les problèmes mentionnés ci-dessus en fournissant un appareillage et un procédé permettant à une microplaquette de surveiller sa propre activité et d'entrer dans l'état débranché et d'en sortir d'une manière qui est transparente au logiciel qui commande la microplaquette En outre, la présente invention permet à l'oscillateur de fonctionner, ce qui rend effectivement instantané le temps de recouvrement. En résumé, la présente invention inclut une définition d'un état prédéterminé, dans lequel la microplaquette pourrait être débranchée sans conséquence gênante, et une surveillance de la microplaquette pour déterminer quand la microplaquette est dans cet état prédéterminé La présente invention inclut aussi un procédé et un appareillage de mise de la microplaquette dans un état de consommation réduite de puissance lorsque la microplaquette est dans 'l'état prédéterminé. La présente invention inclut aussi un procédé et un appareillage permettant de présenter au système externe, lorsque la microplaquette est dans l'état de consommation réduite de puissance, une interface telle que la microplaquette apparait au système externe comme étant branchée En outre, la présente invention inclut un procédé et un appareillage de branchement de la microplaquette sur une demande appropriée de fonctionnement lorsque la microplaquette a été mise dans l'état de consommation réduite de puissance. La présente invention inclut aussi un procédé et un appareillage permettant d'interrompre le circuit de génération de signaux d'horloge ou de le laisser en fonction dans l'état débranché. De façon plus spécifique, l'invention, propose selon un premier aspect, un procédé de réduction d'alimentation (simplifiée en "débranchement")automatique d'une micropla- quette dans lequel la microplaquette interagit avec un système externe et peut être dans une série d'états de fonctionnement, caractérisé en ce qu'il comprend les étapes consistant à: surveiller ladite microplaquette pour déterminer sur ladite microplaquette est dans un état prédéterminé, ladite étape de surveillance étant réalisée par ladite microplaquette; et mettre ladite microplaquette dans un état de consommation réduite de puissance lorsque ladite étape de surveillance détermine que ladite microplaquette est dans ledit état prédéterminé, ladite étape de mise en état de consommation réduite étant réalisée par ladite microplaquette. Le procédé peut comprendre l'étape consistant à présenter audit système externe, lorsque ladite microplaquette est dans l'état de consommation réduite de puissance, une interface telle que la microplaquette apparaît audit système externe comme étant branchée. Le procédé peut comprendre l'étape consistant à brancher ladite microplaquette sur une demande appropriée de fonctionnement lorsque ladite microplaquette a été mise dans ledit état de consommation réduite de puissance. Ledit état prédéterminé peut être défini par l'utilisateur. Selon un deuxième aspect, l'invention propose un procédé de réduction d'alimentation (simplifiée en "dé- branchement") automatique d'une microplaquette dans lequel la microplaquette interagit avec un système externe et peut être dans une série d'états de fonctionnement, caractérisé en ce qu'il comprend les étapes consistant à: surveiller ladite microplaquette pour déterminer sur ladite microplaquette est dans un état prédéterminé, ladite étape de surveillance étant réalisée par ladite microplaquette; mettre ladite microplaquette dans un état de consommation réduite de puissance lorsque ladite étape de surveillance détermine que ladite microplaquette est dans ledit état prédéterminé, ladite étape de mise en état de consommation réduite étant réalisée par ladite microplaquette; présenter audit système externe, lorsque ladite microplaquette est dans l'état de consommation réduite de puissance, une interface telle que la microplaquette apparait audit système externe comme étant branchée; et brancher ladite microplaquette sur une demande appropriée de fonctionnement lorsque ladite microplaquette a été mise dans ledit état de consommation réduite de puissance. Ce procédé peut comprendre en outre les étapes consistant à: déterminer si ladite microplaquette est entrée dans l'un desdits états de fonctionnement de la série, et remettre ladite microplaquette dans ledit état de consommation réduite après l'écoulement d'un laps de temps prédéterminé si ladite microplaquette n'est pas entrée dans l'un desdits états de fonctionnement de la série. Ce procédé selon la revendication peut comprendre l'étape consistant à remettre ladite microplaquette dans ledit état de consommation réduite de puissance, lorsque ladite microplaquette a été branchée, dès lors qu'un laps de temps prédéterminé s'est écoulé si ladite microplaquette est dans ledit état prédéterminé. Le procédé peut comprendre l'étape consistant à permettre à un oscillateur de ladite microplaquette de fonctionner pendant ledit état de consommation réduite de puissance d'une manière telle que ladite microplaquette est rythmée instantanément lors de la sortie dudit état de consommation réduite de puissance. Ladite étape de branchement de ladite microplaquette peut, dans le cadre de ce procédé, se produire aussi lorsque ladite microplaquette est restaurée. Selon un troisième aspect, l'invention propose un procédé de réduction d'alimentation (simplifiée en "dé- branchement") automatique d'une microplaquette dans lequel la microplaquette interagit avec un système externe et peut être dans une série d'états de fonctionnement, caractérisé en ce qu'il comprend les étapes consistant à définir un état prédéterminé de fonctionnement de ladite microplaquette; surveiller ladite microplaquette pour déterminer sur ladite microplaquette est dans un état prédéterminé, ladite étape de surveillance étant réalisée par ladite microplaquette; mettre ladite microplaquette dans un état de consommation réduite de puissance lorsque ladite étape de surveillance détermine que ladite microplaquette est dans ledit état prédéterminé, ladite étape de mise en état de consommation réduite étant réalisée par ladite microplaquette; présenter audit système externe, lorsque ladite microplaquette est dans l'état de consommation réduite de puissance, une interface telle que la microplaquette apparait audit système externe comme étant branchée; et brancher ladite microplaquette sur une demande appropriée de fonctionnement lorsque ladite microplaquette a été mise dans ledit état de consommation réduite de puissance. Le procédé peut comprendre l'étape consistant à placer ladite microplaquette dans un mode de débranchement automatique d'une manière telle que ladite microplaquette peut être placée dans ledit état de consommation réduite de puissance lorsque ladite microplaquette est dans ledit état prédéterminé. Ladite étape de lancement de ladite microplaquette peut inclure l'étape d'envoi d'au moins un ordre à ladite microplaquette. Selon un quatrième aspect, l'invention propose un pro- cédé de réduction d'alimentation (simplifiée en "débranche- ment") automatique d'une microplaquette pourvu d'une logique centrale et d'une logique non centrale, dans lequel ladite microplaquette interagit avec un système externe et peut être dans une série d'états de fonctionnement, caractérisé en ce qu'il comprend les étapes consistant à: définir un état dans lequel ladite microplaquette peut être mise dans un état de consommation réduite de puissance; mettre ladite microplaquette dans l'état de consommation réduite de puissance d'une manière telle que ledit système externe peut accéder à ladite logique non centrale sans faire sortir la microplaquette dudit état de consommation réduite de puissance; brancher ladite microplaquette lorsque ladite logique centrale de ladite microplaquette est demandée par ledit système externe. Selon un cinquième aspect, l'invention propose un appareillage de réduction d'alimentation (simplifiée en "débranchement") automatique d'une microplaquette caractérisé en ce qu'il comprend un moyen de surveillance de ladite microplaquette pour déterminer si ladite microplaquette est dans un état prédéterminé, ledit moyen de surveillance étant sur ladite microplaquette; et un moyen de mise de ladite microplaquette dans un état de consommation réduite de puissance lorsque ledit moyen de surveillance détermine que ladite microplaquette est dans ledit état prédéterminé, ledit moyen de mise en état de consommation réduite étant sur ladite microplaquette. Ces buts, particularités et avantages de la présente invention ainsi que d'autres seront compris plus complètement à partir de la description détaillée qui suit des dessins annexés d'un mode de réalisation préféré de l'invention qui ne doivent cependant pas être pris dans un sens limitatif lié à ce mode de réalisation spécifique mais dont le seul but est l'explication et la compréhension. La Figure 1 est un schéma logique décrivant le procédé de la présente invention. La Figure 2 est un schéma fonctionnel de la microplaquette de la présente invention. La Figure 3 est un schéma fonctionnel du système d'ordinateur de la présente invention. La Figure 4 est un schéma fonctionnel du dispositif de commande de disque de la présente invention. La Figure 5 est un schéma fonctionnel du bloc logique de débranchement de la présente invention. Les Figure 6 A et 6 B illustrent le registre d'accès et la logique à l'état inactif, ou IDLE, de la présente invention. La Figure 7 illustre la logique de commande automatique de débranchement de la présente invention. La Figure 8 illustre le mode de réalisation actuellement préféré de l'ordre de mise en mode débranché de la présente invention. La Figure 9 illustre le mode de réalisation actuellement préféré du registre de choix de fréquence de données (ou registre DSR) de la présente invention. La Figure 10 illustre la logique d'éveil automatique de la présente invention. La Figure 11 illustre la logique de sas et d'horloge du mode de réduction d'alimentation (simplifiée en "débran- chement") du circuit de gestion de puissance de la pré- sente invention. On va maintenant décrire un procédé et un appareillage qui permettent à une microplaquette de surveiller sa propre activité et d'entrer dans un état débranché ou d'en sortir Dans la description qui suit, de nombreux détails spécifiques, par exemple des numéros de broches, des noms de signaux, des nombres de bits, des nombres d'octets, etc, sont exposés afin de permettre une compréhension complète de l'invention Il sera cependant évident pour l'homme de l'art que la présente invention peut être mise en oeuvre sans ces détails spécifiques Dans d'autres cas, des opérations bien connues n'ont pas été décrites pour éviter d'obscurcir inutilement la présente invention. La présente invention concerne le domaine des circuits logiques de gestion de la puissance qui peuvent mettre automatiquement une microplaquette dans l'état débranché L'état débranché se réfère, selon la présent invention, à un état de la logique dans lequel un courant faible ou nul est tiré par les circuits de la microplaquette Bien que les circuits ne tirent qu'un courant faible, ou même nul, la tension d'alimentation reste appliquée à la totalité de la logique, et des circuits choisis sont "vivants" pour surveiller l'activité externe afin de déterminer l'instant d'éveil En outre, la tension d'alimentation soutient certaines informations de statut interne de sorte que la microplaquette retient, lorsqu'elle s'éveille, suffisamment d'informations concernant son état avant le débranchement pour procéder à la nouvelle activité sans que le système externe ne soit conscient de ce que la microplaquette a été débranchée De cette manière, le débranchement de la microplaquette est transparent pour le système externe. il On décrira en premier lieu le procédé de la présente invention, à l'aide de la Figure 1 qui est un schéma logique de celui-ci, et, de façon globale, la microplaquette correspondante selon la présente invention, à l'aide de la Figure 2 qui en est un schéma fonctionnel. La Figure 1 illustre le procédé, conforme à la présente invention, de débranchement automatique d'une microplaquette d'une manière qui est transparente au système externe (par exemple le logiciel commandant la plaquette) En se référant à la Figure 1, le procédé de la présente invention inclut une surveillance de la microplaquette pour déterminer quand la microplàquette peut être débranchée Ceci est représenté à la case, ou bloc, 101, c'està-dire surveillance de la microplaquette quant à l'état de débranchement Puis, la microplaquette est mise dans l'état débranché (case 102) tout en fournissant au système externe, par l'intermédiaire de l'interface normale d'application, un statut qui fait apparaître que la microplaquette est branchée (Un statut séparé est prévu pour indiquer le mode débranché) Dès lors qu'elle est dans l'état débranché, la microplaquette surveille sa propre activité et attend qu'une demande appropriée soit envoyée à la microplaquette Lors de l'apparition d'une telle demande, la microplaquette est à nouveau branchée (case 103) (c'est-à-dire que la microplaquette "s'éveille"). La surveillance de la microplaquette pour déterminer si elle peut être débranchée comprend deux opérations séparées En premier lieu, il faut définir un état tel que la microplaquette peut, lorsque la microplaquette est dans cet état, être débranchée sans conséquence gênante sans interférer avec le fonctionnement de la microplaquette Une microplaquette peut être débranchée sans conséquence gênante si le débranchement de la microplaquette ne provoque pas d'interférence avec le fonctionnement actuel de la microplaquette ou avec ses capacités de retenir son état Cet état est soumis à la discrétion du concepteur de la microplaquette L'état pourrait être défini comme étant l'état pendant lequel aucune activité ne se produit en liaison avec la microplaquette. En revanche, l'état peut être défini comme étant tel que la microplaquette peut être débranchée lorsque la microplaquette n'est pas dans cet état L'état peut par exemple être défini comme étant seulement l'activité qui est liée au but ou à la fonction de la microplaquette, par opposition à une activité concernant le statut de la microplaquette Par exemple, dans le cas d'un dispositif de commande de disques souples, l'activité liée à la fonction d'une microplaquette inclurait la mise en oeuvre d'un accès à une unité de disque Cependant, un accès à un registre de la microplaquette du dispositif de commande de disque souple, dans le but de déterminer si la microplaquette est actuellement en train d'effectuer une lecture à accès sériel sur une unité de disque, serait considéré comme un statut Ainsi, si une microplaquette est active et que cette activité concerne la fonction ou le but de la microplaquette, il ne lui serait pas permis de se débrancher. Généralement, l'état débranché d'une microplaquette peut être l'état inactif (c'est-à-dire l'état dans lequel la microplaquette est inactive) Ce qui constitue l'état inactif d'une microplaquette dépend tant de la microplaquette que de la conception. En outre, il n'est pas nécessaire que la microplaquette soit inactive en totalité, au point que tout accès à la microplaquette soit impossible Une microplaquette typique est représentée à la Figure 2 En se référant à la Figure 2, la microplaquette 200 comprend une logique d'interface 201 servant d'interface entre la microplaquette 200 et d'autres microplaquettes La logique d'interface 201 est couplée au reste de la microplaquette 200 et communique avec ce reste en utilisant le bus 202 La microplaquette 200 inclut aussi une logique centrale 203 qui exerce les fonctions de commande pour la microplaquette 200 La logique centrale 203 peut inclure une logique de microcode et de commande nécessaire à la microplaquette pour exercer sa fonction désignée Dans la logique de commande de la logique centrale 203 pourraient être inclues des unités d'exécutions, des unités d'ordres, des registres d'ordres, etc La microplaquette 200 inclut également une logique non centrale 204 à laquelle la microplaquette 200 peut accéder par l'intermédiaire du bus 202 Des microplaquettes externes ou un circuit couplé à la microplaquette 200 peuvent aussi accéder à la logique non centrale 204 (par l'intermédiaire des broches) La logique non centrale 204 est généralement une petite partie de la microplaquette 200 La logique non centrale 204 peut inclure la logique nécessaire pour maintenir le statut ou état de la microplaquette et inclut typiquement des registres ou d'autres composants de mémorisation La logique non centrale 204 peut aussi inclure une logique qui n'est pas spécifiquement reliée à la logique centrale, de façon que le débranchement de la logique non centrale ne constituerait pas un débranchement "entraînant des conséquences gênantes" En outre, la logique non centrale 204 peut devoir rester "vivante" afin que la microplaquette 200 paraisse éveillée au système externe; cette logique non centrale 204 ne devrait consommer qu'une puissance faible, ou même nulle si elle est conçue de façon appropriée La microplaquette 200 inclut également une logique de gestion de puissance 205 qui est responsable de la surveillance de l'activité de la microplaquette et de la mise de cette microplaquette 200 dans l'état débranché ou hors de celui-ci La microplaquette 200 pourrait inclure la logique de générateur de signaux d'horloge et/ou l'oscillateur 206 utilisé pour rythmer la microplaquette 200 La logique d'horloge 206 pourrait être commandée par un signal d'horloge externe La logique de générateur de signaux d'horloge et/ou l'oscillateur 206 pourraient également être inclus dans la logique de gestion de puissance 205. L'état inactif d'une microplaquette, par exemple une microplaquette 200 de la Figure 2, est l'état dans lequel la logique centrale de la microplaquette n'est pas nécessaire Par conséquent, lorsqu'une microplaquette n'est pas dans l'état inactif, l'utilisation de la logique centrale est soit imminent soit directement demandé Une microplaquette ne peut pas se débrancher sans conséquence gênante s'il existe une activité liée à la logique centrale En revanche, la logique non centrale qui contient le statut de la microplaquette et commande la lecture de broches externes n'a aucune interaction avec le fonctionnement de la logique centrale et ne contribue pas à celui-ci. Ainsi, il n'est pas nécessaire que la logique centrale de la microplaquette soit active pour qu'un accès à la logique non centrale soit possible et que celle-ci soit utilisable Par conséquent, lorsqu'il existe une activité hors logique centrale, la microplaquette peut être débranchée. En se référant à nouveau à la Figure 1, l'état débranché peut être l'état dans lequel il n'existe aucune activité centrale Par exemple, lorsqu'une microplaquette n'exécute aucun ordre ou aucune séquence d'ordres, la logique de gestion de puissance peut être susceptible de débrancher la microplaquette Par conséquent, pour définir l'état débranché, il faut déterminer l'ensemble minimal d'activités de la microplaquette pour lesquelles le centre est nécessaire, ou pour lesquelles il faut pouvoir y accéder Ceci est l'activité minimale nécessaire pour maintenir la microplaquette éveillée (c'est-à-dire en dehors de l'état débranché). Lorsqu'a été défini ou déterminé l'ensemble minimal d'activités de la microplaquette pour lesquelles une microplaquette doit rester éveillée, la logique de gestion de puissance de la présente invention surveille la microplaquette pour déterminer si ces activités se produisent (par exemple, s'il existe une activité liée au centre) La surveillance de l'activité de la microplaquette peut prendre des formes diverses En utilisant une logique simple, la logique de gestion de puissance peut accéder à des registres d'ordres et de commandes qui indiquent une activité de plaquette selon des désignations de bits spécifiques (par exemple un 1 ou un O logique) ou des configurations spécifiques de bits La logique de gestion de puissance peut également surveiller des signaux spécifiques qui indiquent une activité de plaquette par le fait qu'ils sont ou non dans un état logique spécifique (par exemple haut, bas, etc) La sortie de la logique commande la mise éventuelle de la microplaquette dans l'état débranché Si la sortie de la logique indique qu'il existe actuellement une activité de microplaquette, la logique de gestion de puissance ne met pas la microplaquette dans l'état débranché En revanche, si la sortie de la logique indique qu'il n'existe aucune activité de microplaquette, la logique de gestion de puissance met la microplaquette dans l'état débranché. Dès lors que la microplaquette est débranchée, la microplaquette présente une interface au système externe dans lequel la microplaquette fonctionne. Typiquement, c'est un système d'ordinateur L'interface permet à la microplaquette de paraître prête à recevoir des ordres du système externe, même si la microplaquette est dans le mode débranché Pour certaines microplaquettes, le fait de paraître prêtes à recevoir des ordres signifie qu'un registre ou un emplacement de mémorisation de microplaquettes contient une valeur (c'est-à-dire une désignation de bits ou d'octets) à laquelle accède le système externe Lors de l'accès au registre ou à l'emplacement de mémorisation, le système externe détermine que la microplaquette est prête à recevoir des ordres Paraître prête à recevoir des ordres pourrait aussi être indiqué par là fait qu'un signal est haut ou bas et par l'indication de ceci au système externe Par conséquent, pour qu'une microplaquette paraisse prête à recevoir des ordres, toutes lesvaleurs de signaux ou de registres qui indiqueraient au système externe un état de préparation de la part des microplaquettes doivent être les mêmes. (Ceci n'exclut pas qu'il existe un signal ou un statut spécial indiquant que la microplaquette est débranchée). En outre, l'interface permet un accès à la logique non centrale sans que la microplaquette ne quitte l'état débranché Ainsi, l'interface permet à la microplaquette d'accepter une entrée dans un registre quelconque, et une donnée quelconque qui est écrite dans la microplaquette et retenue et se reflète dans le fonctionnement lorsque la microplaquette s'éveille En outre, tous les registres d'interface du système peuvent encore être lus Il faut noter qu'aucun statut n'est perdu ni modifié pendant le débranchement Par conséquent, lorsque les registres sont lus, ils contiennent la valeur qu'ils avaient avant l'entrée dans l'état de débranchement, à l'exception de toutes valeurs de statuts modifiées par le système externe pendant le débranchement et de toutes valeurs de statuts de broches modifiées volontairement par la microplaquette elle-même En outre, les broches d'interface du système sur la microplaquette sont laissées actives afin de surveiller les accès au système qui pourraient éveiller la microplaquette. Ainsi, pour le système externe, la microplaquette apparait vivante et prête à recevoir des ordres tandis qu'elle est débranchée. Pendant l'état débranché, la présente invention permet de programmer un état, soit débranché, soit actif, de l'oscillateur interne, indépendamment d'un débranchement éventuel de la microplaquette Si un oscillateur cristallin est sur la microplaquette, l'oscillateur reste branché tandis que le reste de la microplaquette est débranché Ceci permet à la microplaquette de s'éveiller rapidement parce que la microplaquette n'a pas à attendre que l'oscillateur cristallin se stabilise au lancement. Une application typique qui utilise l'oscillateur cristallin fonctionne de la manière suivante: l'oscillateur serait programmé pour être branché en permanence et la microplaquette est programmée en vue d'un débranchement automatique (c'est-à-dire un débranchement lorsqu'il n'existe aucune activité). Lorsque la microplaquette se débranche, l'oscillateur continue à fonctionner, en consommant approximativement 2 m A Lorsque la microplaquette s'éveille, le temps de recouvrement est minimal Si le système passe dans le mode d'attente à économie de puissance (à la demande de l'utilisateur ou par dépassement du temps du système), la logique de gestion de puissance du système externe arrête l'oscillateur cristallin afin d'économiser toute la puissance possible Dans ce cas, c'est l'utilisateur ou le système qui effectue la commande de gestion de puissance, et la transparence vis-à-vis du logiciel d'applications n'est plus nécessaire Un recouvrement à partir de cet état exige que la mise en fonction de l'oscillateur par le logiciel précède suffisamment l'éveil de la microplaquette pour permettre un recouvrement du cristal Le programme selon lequel l'oscillateur interne est, soit débranché, soit actif, est commandé par une logique (par exemple un signal) du circuit de gestion de puissance Si une microplaquette est rythmée par un oscillateur externe, tout circuit d'oscillateur cristallin interne peut être interrompu pour économiser la puissance Le temps de recouvrement de la microplaquette dépend dans ce cas des caractéristiques de la source externe Si la source externe reste active pendant que la microplaquette est débranchée, le temps de recouvrement est minimal. La microplaquette est branchée (c'est-à-dire s'éveille) à partir de l'état débranché sur une demande appropriée de fonctionnement provenant du système externe (case 103 à la Figure 1) La microplaquette pourrait également être branchée en réponse à un signal de restauration Pour l'éveil, la demande doit être envoyée au centre ou à l'activité centrale. Certains systèmes externes, par exemple des systèmes de support d'unités de disque souple et d'autres programmes d'applications, sont très sensibles à tous retards dans l'écriture du premier octet d'un ordre, et leur dépassement de temps est très court pendant cette période Ainsi, lors du branchement de la microplaquette, une microplaquette qui n'est pas prête et validée pour recevoir des ordres à un instant quelconque pendant le débranchement ne serait pas toléré par ces programmes Cependant, tous les programmes doivent tolérer un retard après l'émission du premier octet d'ordre Ce retard est généralement dû à la vérification, par le microcode d'une microplaquette, du statut de la microplaquette et de ses liaisons Le logiciel externe doit tolérer ce retard Les codes BIOS actuels permettent des dépassements de temps de deux secondes pour compenser ce retard Cette tolérance vis-à-vis d'un retard constitue une excellente fenêtre pour cacher le laps de temps de recouvrement. De plus, lors du branchement, l'oscillateur doit être mis en fonction s'il avait été interrompu par la logique de gestion de puissance Le recouvrement à partir de l'état arrêté est lent et sujet à des "pertes d'informations" Ces deux problèmes peuvent être cachés pendant le temps de recouvrement. Dans le mode de réalisation actuellement préféré, dès lors que la microplaquette est éveillée, elle reste branchée pendant un intervalle de temps prédéterminé. Si aucun ordre n'est exécuté pendant ce laps de temps, la microplaquette revient dans son mode débranché En revanche, si un ordre a été exécuté ou est en cours d'exécution, la microplaquette reste éveillée La longueur du laps de temps est réglée par l'utilisateur selon le temps nécessaire au logiciel d'applications DOS ou BIOS, après une restauration ou après un branchement de la microplaquette, pour permettre au logiciel d'applications DOS ou BIOS de commencer l'exécution d'un ordre quelconque qui a été entré à la microplaquette et qui a amené la microplaquette hors du mode débranché. Après avoir décrit le procédé de la présente invention, à l'aide de la Figure 1 qui est un schéma logique de celui-ci, et, de façon globale, la microplaquette de la présente invention, à l'aide de la Figure 2 qui en est un schéma fonctionnel, on va maintenant décrire le mode de réalisation préféré de mise en oeuvre de l'invention en se référant aux Figures 3, 4 et 5 qui sont, respectivement, des schémas fonctionnels du système d'ordinateur, du dispositif de commande de disque, et du bloc logique de débranchement de la présente invention. La Figure 3 représente le mode de réalisation préféré de la présente invention dans un dispositif de commande qui constitue une interface entre un ordinateur numérique et un enregistreur à disque magnétique ou un autre moyen de mémoire En se référant à la Figure 3, le dispositif de commande de disque magnétique de la présente invention, représenté comme dispositif de commande 302, constitue une interface entre un ordinateur numérique 305 et une unité de disque 306 L'ordinateur numérique 305 est couplé au dispositif de commande 302 par l'intermédiaire au bus de données 303, du bus d'adresses 304 et du bus de commande 308 Le dispositif de commande 302 est couplé à l'unité de disque 306 par l'intermédiaire d'une série de lignes de commande, de données et d'adresses 307. La Figure 4 est un schéma fonctionnel général du dispositif de commande 400 de l'unité de disque souple (dispositif de commande appelé FDC dans ce qui suit) de la présente invention De façon générale, le FDC 400 comprend une logique 401 d'interface de bus, des registres 406 à 413 d'interfaces d'ordinateur serveur, une interface 402 d'une unité de disque souple (unité de disque appelée FDD dans ce qui suit), une interface sérielle 403 de données, une logique 404 de microcode et de commande, un ensemble 405 formant le générateur de signaux d'horloge et la logique de débranchement. Dans le mode de réalisation actuellement préféré, la logique 401 d'interface de bus présente une interface entre le FDC 400 et l'ordinateur numérique en recevant un signal de choix de microplaquette CS, un signal de commande de lecture RD, un signal de commande d'écriture WR, des bits d'adresse AO à A 3 pour choisir l'un des registres 406 à 413 et un signal DACK d'accusé de réception d'accès direct à la mémoire (DMA) pour qualifier les signaux RD et WR pendant des cycles DMA. Le bus de données DBO-7 transfère des données vers des registres 406 à 413 d'interfaces d'ordinateur serveur et à partir de ceux-ci La direction du transfert des données entre DBO-7 et les registres 406 à 413 est indiquée par les sections de bus près desquelles sont tracées des flèches. Le registre d'entrée numérique (DIR) 413 contient le statut d'opérations d'entrées numériques Le DIR 413 reçoit un signal de lecture (RDDIR), de la logique 401 d'interface de bus, et un statut de broche d'interface FDD à partir de l'interface 402 de la FDD et envoie des données sur le bus de données DBO-7. Le registre de sortie numérique (DOR) 412 contient le choix d'unité, des bits de validation de moteurs (MEO-3), un bit de restauration, et un bit de déclenchement de DMA Le DOR 412 reçoit de la logique 401 d'interface de bus un signal de commande de lecture et d'écriture Les bits de validation de moteur MEO-3 et les choix d'unité de disque sont couplés entre le DOR 412 et l'interface 402 de FDD En outre, un signal de restauration du DOR est couplé entre le DOR 412 et la logique 405 de débranchement. Des registres de statuts A ( 410) et B ( 411) sont des mémoires mortes et surveillent l'état de l'interruption ainsi que de plusieurs broches d'interfaces de disques Les deux registres 410 et 411 n'envoient des données que sur DBO-7 et reçoivent, de la logique 401 d'interface de bus, des signaux de commande de lecture (RSRA et RSRB respectivement) En outre, les registres 410 et 411 reçoivent de l'interface 402 de FDD le statut de broche d'interface de FDD. Le dispositif FIFO, c'est-à-dire premier entré- premier sorti, 409 reçoit tous les transferts de paramètres d'ordres et de données de disques Le FIFO 409 entre et sort des données sur DBO-7 en réponse à des signaux d'écriture et de lecture (RD/WR FIFO) provenant de la logique 401 d'interface de bus Les signaux RD/WR FIFO sont également couplés à la logique de débranchement 405 Le FIFO 409 reçoit de la logique 405 de débranchement un signal de restauration et, de la logique 404 de microcode et de logique de commande, un signal de commande de lecture/écriture (RW) Le FIFO 409 transfère aussi des données sur un bus interne de données interne 414. Le registre principal de statut (MSR) est un registre à mémoire morte et il est utilisé pour commander l'entrée d'ordre et la sortie de résultat pour tous les ordres Le MSR 408 envoie des données sur DBO- 7 en réponse à un signal de commande de lecture (RD MSR) provenant de la logique 401 d'interface de bus qui est également entré dans la logique 405 de débranchement Le MSR 408 reçoit de la logique 404 de microcode et de commande un signal de lecture/écriture de microcode (MCODE R/W) pour que le MSR 408 transfère des données sur le bus interne de données 414 Le statut MSR provenant du MSR 408 est envoyé à la logique 405 de débranchement. Le registre 407 de choix de fréquence de données et de commande de configuration (DSR/CCR) est un registre réservé à l'écriture qui est utilisé pour commander la fréquence de données et qui assure que les synchronisations d'excitation ne sont pas violées Le DSR/CCR 407 reçoit des données de DBO-7 en réponse à un signal de commande d'écriture (W DSR) provenant de la logique 401 d'interface de bus Un signal de données de DSR est également envoyé du DSR/CCR 407 à la logique 405 de débranchement. Le registre d'entraînement de commande de bande (TDR) 406 fournit un signal de commande d'entraînement de bande à l'interface 403 de données sérielles Le TDR 406 accède à DBO-7 en réponse à des signaux de commande de lecture et d'écriture (R/W) provenant de la logique 401 d'interface de bus. L'interface FDD 402 constitue l'interface entre le FDC 400 et l'unité de disque souple L'interface 402 de FDD reçoit les validations de moteur et les choix d'unité venant du DOR 412, des signaux de commande venant de la logique 404 de microcode et de commande et le signal d'état de débranchement (PD-STATE) venant de la logique de débranchement 405 L'interface de FDD 402 dispose aussi d'accès au bus interne de données 404 L'interface de FDD fournit les validations de moteur (MEO-3), les choix d'unité (DSO-3), le signal de commande de direction (DIR) pour la commander de la direction de mouvement de la tête, les impulsions d'étapes (STEP), le signal de commande de choix de tête (HDSEL), un signal de mode (MFM) également utilisé pour programmer le mode d'exécution à la restauration, une signal de commande de choix de densité (DENSEL) et un signal de commande de validation d'écriture (WE) pour l'unité de disque souple Le fonctionnement de ces signaux est connu dans l'art L'interface de FDD reçoit, de l'unité de disque souple, un signal de ligne de commande de piste (TRKO) indiquant que la tête est à la piste 0, le signal de protection d'écriture (WP) indiquant si l'unité est protégée en écriture, un signal de commande de changement de disque (DSKCHG), un signal d'inversion (INVERT) et un signal d'index (INDEX) indiquant le début d'une piste à partir Le fonctionnement de ces signaux est connu dans l'art. L'interface 403 de données sérielles constitue une interface sérielle de données entre le FDC 400 et l'unité de disque souple L'interface 403 de données sérielles peut accéder au bus interne de données 414 et recevoir des signaux de commande venant de la logique 404 de microcode et de commande et le signal PDSTATE venant de la logique de débranchement 405 L'interface 403 de données sérielles envoie des données sérielles à l'unité (WRDATA) et lit des données sérielles dans le disque (RDDATA) L'interface 403 de données sérielles reçoit aussi un signal de choix de mode PLLO qui commande les caractéristiques de réponse de PLL. La logique 404 de microcode et de commande est responsable de la commande du fonctionnement du FDC 400 pour assurer que sa fonction est exercée La logique 404 de commande engendre des signaux à la logique 402 d'interface de la FDD, à l'interface 403 de données sérielles, à la logique 405 de débranchement (sous forme de MCODE CNTRL) et au FIFO 409 La logique de commande 404 reçoit un statut de broche d'interface de la FDD venant de l'interface FDD 402, et le signal PDSTATE venant de la logique 405 de débranchement La logique de commande accède au bus interne de données 414 et reçoit de sources extérieures le signal de compte terminal (TC) pour terminer le transfert au disque actuel, et un signal d'identité (IDENT) pour choisir le mode d'interface La logique de commande 404 engendre aussi un signal d'interruption (INT) à la logique 405 de débranchement et, pour un usage externe, en même temps qu'un signal de demande de DNA (DQR). En plus des connexions mentionnées ci-dessus, la logique de débranchement 405 accède au bus interne de données ( 414), reçoit un signal de restauration (RESET) et des liaisons de signaux d'horloge Xl et X 2 et envoie des signaux IDLE et PD. Le dispositif de commande de l'unité de disque souple, ou FDC, 400 est divisé en deux zones générales. Une première partie est formée par une logique 401 d'interface de bus et les registres 406 à 413 Toute cette logique est une logique statique, de sorte qu'aucun signal d'horloge n'est appliqué et qu'aucune puissance n'est tirée s'il n'est réalisé aucun accès à ces registres Pour cette raison, dans le mode de réalisation actuellement préféré, ces blocs n'ont pas à être débranchés et sont toujours prêts à un accès même dans l'état débranché Le reste de la logique reçoit des signaux d'horloge, ou en d'autres termes: elle est rythmée (c'est-à- dire dynamique) Cependant, la logique restante peut être, soit dynamique, soit statique, et il s'agit d'un choix de conception Il faut noter que la logique statique tire de la puissance lorsqu'elle est rythmée puisque la puissance d'un CMOS est engendrée par des courants capacitifs de déplacement. C'est ce courant qui doit être interrompu pendant le mode débranché. La logique 405 de débranchement atteint une transparence vis-à- vis du logiciel en débranchant le FDC 400 lorsqu'il n'est pas en train d'exécuter un ordre ou d'attendre l'exécution d'un ordre Ainsi, la logique 405 de débranchement met le FDC 400 en mode débranché lorsqu'il est dans l'état inactif Dans le mode de réalisation actuellement préféré, le FDC 400 est dans l'état inactif lorsqu'il attend un ordre, qu'il n'existe aucune interruption d'activité, que l'horloge de charge de tête est à zéro et qu'aucun moteur ou aucun entraînement n'est en fonction Lorsque la logique 405 de débranchement met le FDC 400 dans le mode débranché, le FDC 400 parait branché pour le logiciel et pour le système Le FDC 400 est susceptible d'accepter une entrée dans un registre quelconque et tous les registres d'interface du système peuvent encore être lus Seuls des accès à des registres spécifiques, ou la mise en fonction d'un bit de validation de moteur, éveillent la microplaquette En outre, lorsque la logique 405 de débranchement met le FDC 400 dans le mode débranché, aucun statut n'est perdu ni modifié (à l'exception d'une modification volontaire réalisée pendant le débranchement) Ceci permet au FDC 400 de reprendre là o il a quitté avant d'entrer dans l'état débranché. Il faut noter que, de toutes les commandes d'accès aux huit registres 406 à 413 de l'interface de système, seules celles du FIFO 409 et du MSR 408 sont reliées à la logique 405 de débranchement Ce sont les deux seuls registres dont l'accès éveille les microplaquettes à partir de l'état débranché Diverses parties des contenus de bits d'autres registres sont reliées à la logique 405 de débranchement et certaines combinaisons peuvent affecter la logique 405 de débranchement comme indiqué plus loin. La Figure 5 représente de façon détaillée la logique de débranchement représentée par la case 405 à la Figure 4 La logique 500 de débranchement comprend REGACCESS 501, la logique IDLE 502, la logique 503 de débranchement automatique, la logique 504 d'éveil automatique, l'horloge 505 de débranchement minimal, la logique 506 de commande de débranchement (ou de PD), le SAS 507 de mode PD, et l'ensemble 509 générateur de signaux d'horloge et oscillateur Les liaisons individuelles des signaux de chacun de ces blocs seront décrites plus loin en liaison avec la logique individuelle associée à chacun de ces blocs. La logique 500 de débranchement débranche le FDC en interrompant les signaux d'horloge internes (engendrés par le générateur 509 de signaux d'horloge) et en appliquant aux circuits le signal d'état de débranchement (PD-STATE) Dans le mode de réalisation actuellement préféré, ceci inclut la logique de microcode et de commande et l'interface de données sérielles Le circuit analogique PLL, certains circuits PLA et de détection sont également traités de cette manière Le générateur 509 de signaux d'horloge est prévu pour travailler de façon cyclique vers un état désigné et rester dans cet état lorsque le signal PDSTATE est actif et pour reprendre ensuite lorsque ce signal est enlevé. Le générateur de signaux d'horloge reçoit les signaux d'horloge Xl et X 2 et les bits de fréquence de données du DSR et engendre les signaux d'horloge internes pour le FDC L'oscillateur cristallin, qui fait partie du circuit 509 de générateur de signaux d'horloge, reçoit un signal propre (c'est-à-dire un bit de commande) pour commander l'état d'activité ou non de l'oscillateur, indépendamment du signal PDSTATE Dans le mode de réalisation actuellement préféré, ce bit est le bit 5 du DSR Le bit de commande séparé permet à l'utilisateur de choisir de laisser en fonction l'oscillateur pendant le mode de débranchement ou d'interrompre l'oscillateur pendant le mode de débranchement Dans le mode de réalisation actuellement préféré, si l'utilisateur décide de mettre hors fonction l'oscillateur, l'utilisateur est forcé de fournir un oscillateur externe pour rythmer le système lors du branchement Si l'utilisateur fournit de toutes façons un oscillateur externe, le FDC 400 économise la consommation de puissance de l'oscillateur en le mettant toujours hors fonction Si un cristal est attaché au système utilisateur, la logique 500 de débranchement permet à l'oscillateur de fonctionner pendant le débranchement en vue d'un recouvrement instantané (c'est-à-dire d'une transparence). La logique 501 REG_ACCESS reçoit les signaux de validation des moteurs (c'est-à-dire des bits), les signaux de lecture et d'écriture (RD/WR) du FIFO et les signaux de lecture (RD) du MSR En réponse à ces signaux, la logique 501 REGACCESS détermine si l'un des moteurs des unités du disque souple est validé, si une opération de lecture ou d'écriture accède actuellement en direct au FIFO et si le registre d'ordre MSR est en cours de lecture La logique 501 envoie un signal (REGACCESS) à la logique 503 de débranchement automatique qui détermine, en réponse au signal, s'il y a lieu de mettre le FDC en état débranché La logique 501 envoie aussi le signal à la logique 504 d'éveil automatique. La logique IDLE 502 reçoit les signaux de statut d'ordre (MSR 0-7), le signal INTPENDING indiquant qu'une interruption est en attente et le signal d'horloge HEADLOADED indiquant que le temps de l'horloge de charge de tête est dépassé En réponse à ces entrées, la logique IDLE 502 envoie un signal (IDLE) à la logique 503 de débranchement automatique et à la logique 504 d'éveil automatique. La logique 506 de commande de PD est responsable de placer le FDC dans le mode débranché La logique 503 de débranchement automatique et la logique 504 d'éveil automatique signalent à la logique 506 de débranchement de mettre à un ou de restaurer respectivement la bascule qui produit le signal PDSTATE, en amenant ainsi la microplaquette à être mise dans le mode de débranchement ou à en être sortie respectivement Dans le mode de réalisation actuellement préféré, cette bascule est également mise à un par le bit PD du DSR (bit 6) et restaurée par l'un quelconque des signaux de restauration La logique d'éveil automatique 504 envoie aussi un signal AUTOPD STATUS sur le bus interne de données 508. L'horloge 505 de minimum de débranchement reçoit le choix de retard d'horloge depuis le sas 507 de mode PD, la sortie de l'horloge interne de microcode, et le signal PDSTATE depuis la logique 506 de commande PD et engendre un signal (BD MIN TIMER DONE) indiquant que l'horloge a dépassé son temps Ce signal est envoyé tant à la logique 506 de commande de PD qu'à la logique 503 de débranchement automatique. Le mode de débranchement est chargé dans le sas 507 de mode PD par la logique de microcode et de commande Comme indiqué plus loin, la présente invention supporte les deux modes de débranchement, tant automatique que direct En réponse à l'entrée du mode de débranchement dans le sas, le sas de mode PD engendre un signal (PD MODE ENABLE) de validation de mode de débranchement à la logique 503 de débranchement automatique, un signal de choix de retard d'horloge à une horloge 505 et à une broche d'invalidation trois- états de la FDD pour valider les broches FDD. Après avoir décrit le mode de réalisation préféré de mise en oeuvre de l'invention en se référant aux Figures 3, 4 et 5 qui sont, respectivement, des schémas fonctionnels du système d'ordinateur, du dispositif de commande de disque, et du bloc logique de débranchement, on va maintenant décrire successivement les différents modes de débranchement permis par ce mode de réalisation préféré de la présente invention, les états débranchés, et, finalement, les modes d'éveil correspondants. Deux modes de débranchement, le mode de débranchement direct et le mode de débranchement automatique, sont supportés dans le mode de réalisation actuellement préféré Le débranchement direct se produit lorsqu'un résultat direct d'un effet de programmation est de débrancher la microplaquette avec un retard faible ou nul, ou une dépendance faible ou nulle vis-à-vis d'autres facteurs (c'est-à-dire l'activité de microplaquette) Un débranchement automatique apparaît lorsqu'une logique de gestion de puissance surveille le FDC quant à certaines conditions et selon un mode programmé précédemment. Dès que le mode de débranchement automatique est validé, une horloge à retard minimal programmée (voir Figure 11) commence à compter Si les validations de moteurs ne sont pas actives et que le FDC est inactif, lorsque le temps prédéterminé a été atteint par l'horloge, la logique de gestion de puissance débranche le FDC Si l'une quelconque des validations de moteur est active ou que la microplaquette n'est pas inactive lorsque l'horloge à retard minimal a dépassé son temps, le FDC attend que toutes les validations de moteur soient inactives et que le FDC soit inactif avec d'entrer dans le débranchement Une invalidation du mode automatique de débranchement annule les horloges et maintient la microplaquette hors de l'état de débranchement automatique. Une nouvelle programmation de la fréquence de données relance les horloges afin d'assurer que le retard complet est vu Dans le mode de réalisation actuellement préféré, le programmation du bit des débranchement du DSR a priorité sur les modes de débranchement automatique et sur son retard minimal. Ceci est décrit de façon plus détaillée en liaison avec la Figure 10. Les Figure 5, 6 A et 6 B représentent respectivement la logique ACCESSREGISTER et la logique IDLE nécessaires pour détecter l'état de la microplaquette pour entrer dans l'état de débranchement automatique et pour sortir de l'état de débranchement automatique (c'est-à-dire un éveil automatique) A la Figure 6 A, la logique ACCESSREGISTER détecte s'il existe un accès au FIFO ou une lecture du MSR Ces accès éveillent le FDC La logique ACCESSREGISTER comprend des portes OU 601 et 602 La porte OU 602 reçoit les bits de validation de moteur notés comme ME 0-3 et engendrent un signal d'accès de validation de moteur (ME-ACT) Ce signal est l'une des entrées à la porte OU 601 La porte OU 601 reçoit aussi les signaux de lecture et d'écriture du FIFO et le signal de lecture du MSR En réponse à ces signaux, la porte OU 601 engendre le signal ACCESSREG. Les logiques ACCESSREGISTER et IDLE déterminent s'il existe un accès de registre qui éveillera le FDC. S'il existe une lecture ou écriture du FIFO du FDC, indiquée par le fait que des signaux RDFIFO et WRFIFO sont hauts, le signal d'accès aux registres ACCESSREG venant de la porte OU 601 sera logiquement haut, indiquant l'accès au FIFO De même, si le registre d'ordre du MSR est en cours de lecture, ce qui est indiqué par le fait que RDMSR est haut, le signal ACCESSREG venant de la porte OU 601 sera aussi logiquement haut, ce qui indique que le registre MSR est en cours de lecture Dans le mode de réalisation actuellement préféré, ces deux registres sont les seuls dont l'accès amène la microplaquette à s'éveiller Des accès à tous les autresregistres n'éveillent pas le FDC. Cependant, certains bits mis à un dans d'autres registres provoquent l'éveil de la microplaquette Dans ces cas, les bits sont surveillés directement, sans que l'accès au registre ne soit entièrement surveillé Un exemple de ce type de surveillance est représenté à la Figure 6 A o les bits de validation de moteur (MEO-3) sont tous couplés à des entrées de la porte OU 602. Dans le mode de réalisation actuellement préféré, si l'un quelconque des bits de validation de moteur est un 1 logique, ce qui indique qu'un moteur d'entraînement du disque souple est validé, le signal actif de validation de moteur (ME-ACT) est haut et est entré dans la porte OU 601 En réponse à l'entrée haute, la porte OU 601 sort le signal ACCESSREG au niveau haut. Une surveillance directe d'autres bits de ce type est accomplie de la même manière D'autres bits de ce type qui sont surveillés incluent le bit 6 du DSR (débranchement manuel), le bit 7 du DSR (DSR RESET) et le bit 2 du DOR (DOR RESET). Le signal ACCESSREG est entré dans la logique de débranchement automatique et dans la logique de réveil automatique Lorsque le signal ACCESSREG est haut, la logique de débranchement automatique ne met pas le FDC en débranchement De plus, si le FDC est dans le mode débranché, le fait que le signal ACCESSREG est haut amène la logique d'éveil automatique à brancher le FDC. La Figure 6 B représente le mode de réalisation actuellement préféré de la logique nécessaire pour engendrer le signal IDLE La logique de génération du signal IDLE consiste en une porte ET 603, et une porte ET 604 et un tampon 605 couplés à la broche IDLE 606. Les entrées à la porte ET 603 sont les bits O à 7 du MSR La sortie de porte ET 603 est le signal MSRIDLE et c'est une entrée à la porte ET 604 Les deux autres entrées de la porte ET 604 sont le signal INTERRUPTPENDING et le signal HEADLOADED et ce sont tous deux des entrées inversées (les signaux doivent être un zéro logique pour qu'une porte ET 604 sorte un un logique) La sortie de la porte ET 604 est le signal IDLE La sortie de la porte ET 604 est également l'entrée au tampon 605 La sortie du tampon 605 est couplée à la broche IDLE 606. Le signal IDLE est envoyé depuis la porte ET 604. Dans le mode de réalisation actuellement préféré, le signal IDLE devient haut lorsque l'entrée MSRIDLE de la porte ET 604 est haut et que les deux entrées INTERRUPTPENDING et HEADLOADED de la porte ET 604 sont basses Le signal INTERRUPTPENDING devient haut quand une interruption est en cours au FDC Lorsque l'interruption a été traitée, le signal INTERRUPTPENDING devient bas Le signal HEADLOADED est haut tandis que le FDC est en train d'accéder au disque et il reste ensuite haut pendant un certain temps, le temps étant réglé par un retard programmable. La sortie du signal IDLE de la porte ET 604 ne peut devenir haute que si le temps de l'horloge synchronisée avec le chargement de la tête de l'unité de disque est temps expiré (temps dépassé), et que le signal HEADLOADED est bas De plus, le signal IDLE ne peut devenir haut que si le signal IDLE du MSR (MSR-IDLE) devient bas Le signal MSR_IDLE devient haut lorsque les bits O à 6 du MSR sont tous bas (c'est- à-dire logique 0) et que le bit 7 du MSR est haut (c'est-à- dire un 1 logique) Il faut noter que le bit RQM est O (bit 7 du MSR) si le FDC est en mode de débranchement manuel (c'est-à-dire direct) par l'intermédiaire du bit 6 du DSR Ceci empêche le FDC d'être dans l'état de débranchement automatique puisque MSRIDLE est bas, ce qui oblige le signal IDLE de la porte ET 604 à être bas. Ainsi, l'état inactif est défini comme étant celui dans lequel il n'existe aucune interruption en cours et aucun effet d'ordre (ordre occupé et unités non occupées) et que le temps de l'horloge de tête est dépassé Dans le mode de réalisation également préféré, l'état inactif se produit lorsque le signal IDLE est haut Lorsque le signal IDLE est bas, la logique de débranchement automatique ne met pas le FDC en état débranché De plus, si le FDC est dans le mode de débranchement, le fait que le signal IDLE est bas amène la logique d'éveil automatique à éveiller le FDC En se référant à nouveau à la Figure 6 B, il faut noter que le signal IDLE est également pris, par l'intermédiaire du tampon 605, vers la broche IDLE 606 pour pouvoir être utilisé de façon externe en tant que signal conditionnel d'une logique externe de débranchement de suspension. La logique 700 de commande de débranchement automatique est représentée à la Figure 7 La logique 700 de commande est constituée par les portes OU 701, 702 et 705, la porte ET 703, les bascules R/S 704 et 706, le tampon 707 et la broche PD 708 En se référant à la logique de commande 700, DOR RESET, DSRRESET et PINRESET sont couplés aux entrées de la porte OU 701. La sortie de la porte OU 701, le signal ALLRESET, est envoyée à la logique générale de restauration et est couplée à l'une des entrées de la porte OU 702 Les autres entrées de la porte OU 702 sont le signal IDLE, le signal ACCESSREG et le signal PDSTATE Le signal IDLE, cependant, est inversé comme entrée de la porte OU 702 Le signal PDSTATE est également une entrée du tampon 707 La sortie du tampon 707 est couplée à PDPIN 708 La porte OU 705 reçoit à ses entrées le signal PDMODE ENABLE et le signal ALLRESET Le signal PDMODE ENABLE est inversé La sortie de la porte OU 705 est couplée à l'entrée R de la bascule 706 La sortie Z de la bascule 706 est le signal PD CNTR DONE et est couplée à l'entrée de la porte ET 703 Les autres entrées de la porte ET 703 sont couplées à la sortie de la porte ET 708 et aux signaux MANPD (bit 6 du DSR) Ces deux signaux sont des entrées inversées à la porte ET 703 La sortie de la porte OU 702 est aussi couplée à l'entrée R de la bascule 704 La sortie Z de la bascule 704 est le signal de débranchement automatique AUTO PD et est couplée à la logique de débranchement (Figure 5). En se référant à la Figure 7, la logique de commande 700 engendre un signal à la logique de commande de puissance (Figure 5) en l'amenant à mettre la microplaquette FDC dans le mode de débranchement lorsque la sortie Z de la bascule 704 devient haute, même momentanément Les entrées de la PORTE OU 702 dictent les conditions qui empêchent la microplaquette d'entrer dans l'état débranché: lorsque ALLRESET est haut, lorsque IDLE est bas, lorsque ACCESSREG est haut ou lorsque PDSTATE est haut Si l'une quelconque de ces conditions est vraie, la sortie de la porte OU 702 est haute et la bascule 704 est restaurée par son entrée R (les entrées R et S ne sont validées que lorsque l'entrée E de la bascule 704 est haute Si l'entrée E est basse, les entrées R et S sont ignorées. * Dans le mode de réalisation préféré, le changement d'état de la bascule 704 n'est validé que lorsque l'horloge interne PH Il est haute) S'il est vrai que toutes les conditions ci-dessus sont absentes, l'entrée R de la bascule 704 est maintenue basse et le passage de la porte ET 703 au niveau haut est validé dès lors que les autres entrées sont également vraies Si la sortie de la porte OU 702 est haute, ceci oblige la sortie de la porte ET 703 à être basse, ce qui maintient à un niveau logique bas l'entrée S de la bascule 704, ce qui empêche la microplaquette d'entrer dans l'état débranché. S'il existe une restauration programmée du DOR ou du DSR (c'est- à-dire DORRESET ou DSRRESET respectivement) ou que la broche de restauration est mise au niveau haut, ce qui indique que la microplaquette FDC doit être restaurée, la porte OU 701 engendre un signal ALL_RESET qui est logiquement haut. Le niveau haut du signal ALLRESET amène la sortie de la porte OU 702 à être haute, en restaurant la bascule 704 par son entrée R (lorsque PH Il devient haut) Il faut noter que le signal ALLRESET entraîne aussi la restauration de la microplaquette du FDC. Si le signal IDLE est bas ou que le signal ACCESSREG est haut, la sortie de la porte OU 702 est haute et, comme décrit plus haut, le signal AUTOPD est maintenu bas, ce qui empêche la microplaquette d'entrer dans l'état débranché. Si la sortie de la porte OU 702 est basse, le passage au niveau haut de la sortie de la porte ET 703 est validé, ce qui peut mettre la microplaquette dans l'état débranché Il existe deux autres entrées à la porte ET 703 qui doivent être dans l'état correct pour que ceci se produise En premier lieu, le signal MANPD provenant du bit 6 du DSR doit être bas Un débranchement manuel, programmé par l'intermédiaire du registre DSR, a priorité par rapport au mode de débranchement automatique (Comme indiqué ci-dessus, le signal IDLE est également pris bas dans ce cas, ce qui oblige la sortie de la porte OU 702 à être un un et qui restaure la bascule 704 de débranchement automatique) De plus, le signal de compteur de débranchement indiquant un comptage terminé, PDCNTRDONE doit être un un logique pour valider le passage en mode de débranchement automatique Le signal PDCNTR_DONE vient à la sortie Z de la bascule 706. Dans le mode de réalisation actuellement préféré, si le temps de l'horloge de débranchement est terminé (c'est-à-dire que son temps est dépassé) comme indiqué par le signal PD MIN TIMER DONE sur l'entrée S de la bascule 706 et si la sortie de la porte OU 705 est un zéro logique (c'est-à-dire bas), la sortie Z de la bascule 706 est haute, ce qui amène la porte ET 703 à être haute (en supposant que les autres entrées de la porte ET 703 sont basses) Ceci amène la bascule 703 à produire le signal AUTOPD, en plaçant ainsi la microplaquette du FDC en état débranché La sortie de la porte OU 705 est basse lorsqu'il n'existe aucune restauration, ce qui est indiqué par le fait que le signal ALLRESET est bas, et le mode de débranchement automatique est validé, comme indiqué par le niveau haut du signal PD MODE ENABLE Le signal PD MODE ENABLE est inversé sur l'entrée de la porte OU 705. Il faut noter que l'ordre des instants d'arrivée des entrées sur la porte ET 703 est sans importance La sortie de la porte ET 702 pourrait être un niveau bas logique constant lorsque le signal PDCNTRDONE devient haut, en amenant la microplaquette à entrer dans l'état de débranchement du fait de cet événement A l'inverse, le signal PDCNTRDONE pourrait haut depuis longtemps, et ce pourrait être le passage au niveau haut du signal IDLE qui provoquerait le débranchement automatique. Dans le mode de réalisation actuel, dès lors que le signal AUTOPD est haut, la logique existante rend le signal PDSTATE haut dès que PHI 2 devient actif Les signaux PHI 1 et PHI 2 sont les signaux principaux d'horloge, qui ne se recouvrent pas, pour toute la microplaquette Maintenant que PDSTATE est devenu haut, il amène la sortie de la porte OU 702 à devenir haute, en restaurant la bascule 704 et amenant le signal AUTOPD à redevenir bas AUTOPD n'est haut que pendant une période de PHI 1, mais ceci est suffisant pour mettre la microplaquette dans son état débranché. Ainsi, la logique de commande 700 détermine l'instant o le FDC doit être mis en état de débranchement automatique Dans le mode de réalisation actuellement préféré, le débranchement automatique ne commence que si le FDC est inactif, si aucune restauration d'aucun type n'est présente, si aucun accès à un registre (ou aucune activation de validation de moteur) n'est en cours, si le FDC n'est pas actuellement dans l'état débranché, si le FDC n'est pas programmé pour un débranchement manuel (c'est-à-dire si le cas o le bit 6 du DSR est mis à un), et si le temps de l'horloge de débranchement minimal PD est dépassé. Lorsque toutes ces conditions sont remplies, la logique de commande 700 engendre un signal qui met la microplaquette FDC dans l'état débranché. Le statut PDSTATE est également amené sur une broche appelée PD pour être utilisé en logique externe. La broche PD est active pour les deux modes, automatique ou manuel, de débranchement Dans le mode de réalisation actuellement préféré, l'état logique de la broche IDLE distingue les deux modes Si la broche IDLE est un O logique, la microplaquette FDC est en mode de débranchement manuel Si la broche IDLE est un 1 logique, la microplaquette FDC est dans le mode de débranchement automatique. La logique de commande de débranchement utilisée pour placer réellement le FDC dans l'état débranché est la même que celle qui est utilisée par le 82077 AA du cessionnaire auquel il a été fait référence dans l'introduction, dans la partie concernant l'arrière plan de l'invention La logique de commande de débranchement comprend une bascule, la sortie de la bascule étant le signal PDSTATE Cette bascule est restaurée par une forme quelconque de restauration (c'est-à-dire le ALLRESET représenté à la Figure 7). Elle est aussi mise à un en mettant à un le bit MANPD du DSR (Figure 10) Lorsque la microplaquette est placée dans le mode débranché, le noyau du FDC est restauré en premier lieu pendant quelques cycles d'horloge pour mettre la microplaquette dans un état connu de repos, et les signaux d'horloge (PH Il et PHI 2) sont ensuite arrêtés dans un état qui maintient la microplaquette gelée dans cet état et aussi à un état de consommation réduite de puissance Lors de la sortie de l'état débranché au moyen d'une restauration, les horloges sont relancées pendant la restauration et un fonctionnement normal reprend à partir de la condition restaurée. Dans le mode de réalisation actuellement préféré, une autre entrée de mise à un et de restauration est ajoutée à la bascule PDSTATE (AUTOPD et AUTOWAKE, respectivement) Celles-ci mettent à un et restaurent l'état PD comme précédemment Une restauration du noyau n'affecte pas la condition IDLE De plus, le microcode ne modifie pas le statut important de la microplaquette qui est mémorisé dans des registres qui ne peuvent être restaurés Le microcode utilise un bit de statut fourni par la logique de débranchement automatique (décrite en liaison avec la Figure 6) pour effectuer cette détermination Finalement le débranchement de l'oscillateur cristallin est rendu indépendant du reste de l'état débranché de la microplaquette Ceci aussi sera décrit dans une section ultérieure. On a maintenant décrire de façon précise, à l'aide des figures 8 et 9 respectivement, l'ordre de mode de débranchement, puis la gestion de puissance de l'oscillateur cristallin. A la Figure 8 est représenté l'ordre de mode de débranchement du mode de réalisation actuellement préféré qui est l'ordre envoyé à la logique de microcode et de commande du FDC pour entrer dans le mode de débranchement automatique: cet ordre définit le mode exact de débranchement automatique. En se référant à la Figure 8, dans le mode de réalisation actuellement préféré, lors de l'écriture de l'ordre à la microplaquette FDC, si l'emplacement de bit AUTOPD est mis à 0, le mode de débranchement automatique est invalidé Si l'emplacement du bit AUTOPD est mis à 1, le mode de débranchement automatique est validé. En outre, si l'emplacement de bit est MIN DLY est mis à un zéro et que le bit AUTO_PD est mis à un 1, le temps minimal de branchement est de 10 ms En revanche, si le bit MIN DLY est mis à 1 et que le bit AUTOPD est mis à 1, le temps minimal de branchement est de 0,5 secondes. Le troisième bit de l'ordre de mode de débranchement est le bit d'invalidation de la logique Trois-Etats de la FDD Ce bit est ignoré si le bit de validation AUTOPD est un zéro Si le bit AUTOPD est un un et que le bit d'invalidation de la logique Trois- Etats est un zéro, les sorties qui se raccordent à l'unité de disque souple (FDD) sont mises dans un état de haute impédance lorsque la microplaquette passe à l'état débranché Ceci empêche tout courant d'être tiré des broches de sortie de la microplaquette si la puissance de la FDD est enlevée. Si le bit de validation AUTOPD est un 1 et que les bits d'invalidation de la logique Trois-Etats est un 1, les sorties de l'interface de l'unité de disque souple restent validées et elles commandent l'unité de disque souple pendant l'état de débranchement. L'entrée dans la Phase des Résultats s'effectue après l'ordre de mode de débranchement La Phase des Résultats renvoie les valeurs des emplacements de bits MIN DLY, AUTOPD, et validation de logique Trois-Etats. Dans le mode de réalisation actuellement préféré, les deux bits de poids fort de la Phase de Résultats sont mis à 0 pour la distinguer de l'ordre de la même valeur des versions antérieures de cette microplaquette qui renvoie un statut d'ordre illégal de 80 hex. Dans le mode de réalisation actuellement préféré, le mode de débranchement est initialisé à l'état "invalidé" par une restauration par matériel Dans le mode de réalisation actuellement préféré, des restaurations par logiciel n'ont aucun effet sur les paramètres de l'ordre de mode de débranchement Il faut que le mode de débranchement ne soit pas affecté par des restaurations de logiciel pour maintenir une transparence vis-à-vis d'un logiciel d'applications puisqu'un tel logiciel émet souvent des restaurations par logiciel. La gestion de la puissance amenée à l'oscillateur cristallin, en d'autres termes de son alimentation, selon la présente invention sera expliquée, comme mentionné précédemment, en se basant en particulier sur la Figure 9. La présente invention permet à l'oscillateur interne 402 d'être programmé afin d'être soit débranché soit actif indépendamment de l'état de puissance de la microplaquette de FDC. Dans le mode actuel préféré, la programmation de l'état en fonction ou hors fonction de l'oscillateur est accomplie par l'intermédiaire du bit "PDOSC" (bit 5) du DSR Le mode de réalisation actuellement préféré du registre de choix de fréquence de données (DSR) est représenté à la Figure 9. Dans le mode de réalisation actuellement préféré, lorsque le bit PDOSC est un O (par défaut), l'oscillateur est branché pendant l'état débranché. Lorsque ce bit est programmé à un 1, l'oscillateur est arrêté pendant le débranchement Des restaurations par matériel effacent ce bit et le ramènent à O Des restaurations par logiciel n'ont aucun effet sur ce bit. Le bit PDOSC commande seul l'alimentation de l'oscillateur Le DSR et le mode de débranchement automatique n'ont aucun effet sur l'alimentation de l'oscillateur Si la microplaquette FDC est utilisée avec un oscillateur cristallin interne, il est classique de laisser le bit PDOSC dans l'état de défaut d'un zéro (poursuite de l'alimentation de l'oscillateur) en permanence Ceci permet à l'oscillateur de continuer à fonctionner même pendant les états débranchés et rend rapide et transparent le recouvrement de la microplaquette à partir de son état débranché. Le logiciel externe du système peut mettre à l'arrêt l'oscillateur cristallin si des économies de puissance sont souhaitées, mais le logiciel doit alors commander également la reprise de l'alimentation Il est difficile de rendre cette commande transparente au logiciel d'application Dans tous les cas, lorsque l'oscillateur cristallin interne est utilisé, il est recommandé que le bit PDOSC ne soit mis à un que pendant le mode débranché (la broche PD est haute), lorsque la microplaquette n'exige pas une entrée d'horloge Si une source externe d'oscillateur est utilisée, le bit PDOSC peut rester mis à un en permanence afin d'économiser la puissance de l'oscillateur, environ 2 m A. Mettre à un le bit PDOSC n'exerce également aucun effet sur l'entrée d'horloge de la microplaquette du FDC (c'est-à-dire la broche Xl) L'entrée de signaux d'horloge est invalidée séparément lorsque la microplaquette FDC est débranchée Cette séparation de commande permet à l'oscillateur d'être débranché lorsqu'une source externe est utilisée ou permet à l'oscillateur de fonctionner lorsque la restauration de la microplaquette est débranchée Dans l'art antérieur, l'état de l'oscillateur coïncidait toujours avec l'état, débranché ou non, de la microplaquette. Après les modes de débranchement, on va maintenant décrire l'état débranché c'est-à-dire les registres, les broches sur la microplaquette du FDC et le comportement de l'oscillateur pendant l'état débranché. Dans le mode débranché, la logique de gestion de puissance maintient la transparence vis-à-vis des logiciels en ne restaurant le bit RQM (bit 7) du MSR. Puisque le système externe du mode de réalisation actuellement préféré vérifie le statut du bit RQM avant d'envoyer des ordres, la microplaquette FDC semble prête à recevoir l'ordre suivant. En ce qui concerne les registres, ceux-ci sont divisés en deux classes dans le but de définir l'état débranché: ceux qui éveillent la microplaquette lorsqu'un accès s'y effectue et ceux qui n'éveillent pas la microplaquette lorsqu'un accès s'y effectue Le tableau 1 ci-dessus indique les registres auxquels il est possible d'accéder sans éveiller le FDC dans le mode de réalisation actuellement préféré Les registres qui ne sont pas listés dans ce tableau éveillent le FDC en cas d'accès. TABLEAU 1 Adresses Registres AT Registres PS/2 O STA R/O 1 STB R/O 2 DOR R/W DOR R/W 3 TDR R/W TDR R/W 4 DSR W/O DSR W/O 6 7 DIR R/O DIR R/O 7 CCR W/O CCR W/O Il faut noter que l'entrée d'une d'écriture dans le DOR n'éveille pas par elle-même la microplaquette du FDC Cependant, dans le mode de réalisation actuellement préféré, l'entrée d'une écriture d'un bit actif (haut) quelconque de validation de moteur, ou d'une écriture d'un bit actif (bas) de restauration de DOR éveille le FDC Il faut également noter que l'entrée d'une écriture dans le DSR n'éveille pas la microplaquette sauf si le bit de restauration de DSR est mis à un. Des accès aux registres ci-dessus, en tenant compte des exceptions mentionnées, peuvent être accomplis à tout instant pendant l'état débranché sans modifier l'état de la microplaquette Ceci est dû au fait que ces registres sont statiques pas nature et ne varient donc pas lorsqu'ils sont débranchés Le statut lu dans la microplaquette reflète l'état vrai dans la mesure du possible, en tenant compte du fait que certains bits reflètent la valeur à une broche d'entrée dont le tampon d'entrée est invalidé pendant l'état débranché comme décrit plus loin Les valeurs lues sont cohérentes avec une interface inactive Une donnée écrite dans la microplaquette est retenue et est reflétée dans ce fonctionnement lorsque la microplaquette s'éveille Des accès aux registres n'exigent pas de consommation additionnelle de puissance pendant l'accès réel (par rapport à la consommation de puissance débranchée), mais le FDC revient rapidement à son état de faible consommation de puissance lorsque l'accès est achevé. Après la répartition des registres selon leur capacité à éveiller le microplaquette, on va maintenant distinguer, parmi les broches de la microplaquette du dispositif de commande de l'unité de disque, celles qui sont affectées par le débranchement et celles qui ne le son pas. Dans le mode de réalisation préféré, les broches du FDC sont divisées en deux catégories principales: les broches d'interface du système et les broches d'interface de l'unité de disque souple (FDD). Les broches de l'unité de disque souple sont invalidées pendant le débranchement de façon qu'aucune puissance ne soit tirée par l'intermédiaire de l'unité de disque souple par suite d'un niveau de tension appliqué à la broche à l'intérieur de la plage d'alimentation de puissance du FDC. En revanche, la majeure partie des broches de l'interface du système sont laissées actives afin de surveiller des accès du système qui pourraient éveiller la microplaquette. Le tableau 2 ci-dessous représente l'état des broches d'interface du système, pendant l'état débranché, pour le mode de réalisation actuellement préféré de l'invention. -Les broches d'interface du système qui ne sont pas affectées par le mode débranché sont désignées par "UC" Des broches d'entrée sont invalidées pour empêcher des courants internes d'être engendrés lorsque leurs valeurs d'entrée sont indéterminées. TABLEAU 2 Broches d'entrée Etat Broches de sortie Etat CS# UC DRQ UC (BAS) RD# UC INT UC (BAS) WR# UC PD UC (HAUT) A UC IDLE UC DB UC DB UC RESET UC IDENT UC DACK# INVALIDEE TC INVALIDEE X PROGRAMMABLE Toutes les boches de l'interface de l'unité de disque souple qui sont reliées directement à l'unité de disque souple lui-même sont soit invalidées soit en logique Trois-Etats. Celles qui sont listées comme étant en logique Trois-Etats (ou TRISTATED) peuvent être laissées invalidées en programmant à un le bit d'invalidation de TROIS-ETATS ou TRI-STATE DISABLE dans l'ordre de Mode de Débranchement Des sorties sont mises en trois états pour empêcher un courant de passer si l'alimentation de la FDD est interrompue. Des broches d'entrée sont invalidées pour empêcher des courants internes d'être engendrés lorsque leurs valeurs d'entrée sont indéterminées Des broches utilisées pour la commande de logique locale ou pour la programmation de microplaquette restent non affectées. Le tableau ci-dessous représente les broches d'interface FDD et leur statut courant pendant le mode de débranchement. TABLEAU 3 Broches d'entrée Etat Broches de sortie Etat RDDATA INVALIDEE ME Trois-Etats* WP INVALIDEE DS Trois-Etats* TRK O INVALIDEE DIR Trois-Etats* INDX INVALIDEE STEP Trois-Etats* DRV 2 INVALIDEE WRDATA Trois-Etats* DSKCHG INVALIDEE WE Trois-Etats* INVERT# UC HDSEL Trois-Etats* PLL 1 UC DENSEL Trois-Etats* DRATE Trois-Etats* MFM UC *Trois-Etats sauf si le bit TRISTATE DISABLE est un. Le FDC 400 utilise deux broches de statut de débranchement: IDLE et PD La broche IDLE indique quand la microplaquette est dans l'état inactif et peut être débranchée Si la microplaquette est débranchée par le bit DSR MAN_PD, la broche IDLE est basse dans l'état débranché Si la microplaquette est débranchée par le mode automatique, la broche IDLE est haute. La broche PD (débranchée) est active lorsque la microplaquette est dans le mode débranché Elle est activée par le mode de débranchement, qu'il soit automatique ou manuel La broche PD peut être utilisée pour débrancher tous les circuits périphériques du FDC. En particulier, si un oscillateur externe est utilisé, la broche PD peut être utilisée pour invalider la sortie de l'oscillateur Il faut noter que la broche X 1 n'a pas à être excitée lorsque la broche PD est haute. Ceci permet à des oscillateurs externes d'être invalidés ou d'être mis dans un mode d'économie de puissance sans affecter de façon dommageable la microplaquette. On va maintenant décrire le comportement de l'oscillateur pendant le débranchement. Le mode de réalisation actuellement préféré du FDC de la présente invention exige le fonctionnement d'une horloge à 24 M Hz La source de l'horloge peut être externe (par exemple par la broche Xl) ou ce peut être une source cristalline reliée entre les broches Xl et X 2 La source externe de signaux d'horloge est habituellement un oscillateur cristallinscellé La broche PD peut être utilisée pour débrancher un oscillateur cristallin externe dans ce but comme décrit précédemment. Si un oscillateur cristallin est utilisé, l'oscillateur reste branché tant que le reste de la microplaquette est débranché, en permettant au FDC de s'éveiller rapidement et sans conséquence gênante Le mode de débranchement automatique n'affecte pas le mode de débranchement de l'oscillateur Si l'utilisateur décide de débrancher l'oscillateur, le logiciel BIOS ou autre du système doit intervenir pour débrancher et brancher l'oscillateur Bien que ceci économise de la puissance, il est habituellement difficile de le rendre transparent au logiciel d'applications Cependant, le fait de disposer du bit de programmation PDOSC donne au logiciel externe du système le choix de la manière de traiter la gestion de puissance en fonction de la transparence au logiciel. Tandis que le FDC est dans l'état débranché, son entrée d'horloge est invalidée L'invalidation de l'entrée d'horloge évite la nécessité de commander l'entrée d'horloge, Xl, pendant le débranchement En invalidant l'entrée d'horloge, on évite toute dissipation interne de puissance due à une commande de Xl par une source externe, par son propre oscillateur cristallin, ou du fait qu'elle est laissée dans un niveau d'entrée indéterminé. Après les modes de débranchement et l'état débranché, on va maintenant décrire les modes d'éveil en se référant en particulier aux Figures 10 et 11. La Figure 10 représente la logique 1000 d'éveil automatique de la présente invention En se référant à la Figure 10, la logique 1000 d'éveil automatique comprend les portes ET 1001, 1006, 1007, les portes OU 1002 et 1003, la bascule R/S 1004 et le tampon 1005. La porte ET 1001 reçoit le signal AUTOPD et les signaux PHI 2 à ses entrées La sortie de la porte ET 1001 est couplée à l'entrée S de la bascule 1004. La porte OU 1002 reçoit le signal ALLRESET à son entrée et le signal MANPD à son autre entrée La sortie de la porte OU 1002 est couplée à l'entrée R de la bascule 1004. Les entrées de la porte OU 1003 sont le signal IDLE et le signal ACCESSREG Le signal IDLE est inversé. La sortie de la porte OU 1003, la sortie Z de la bascule 1004 et le signal PDSTATE sont des entrées à la porte ET 1006 La sortie de la porte ET 1006 est le signal automatique d'éveil qui va à la logique existante de débranchement La sortie Z de la bascule 1004 est également couplée au tampon 1005. Le tampon 1005 reçoit un signal de lecture de registre de microcode qui commande la sortie du statut de débranchement automatique au bus interne de données. La sortie Z de la bascule 1004 est également couplée à l'une des entrées de la porte S 1007 L'autre entrée de la porte ET 1007 est couplée au signal de restauration La sortie Z de 1004 est inversée à l'entrée de la porte ET 1007 La sortie de la porte ET 1007 est couplée au signal FIFORESET. Si la microplaquette entre dans l'état débranché par l'intermédiaire du mode automatique, la microplaquette peut être éveillée par une restauration ou par un accès approprié à certains registres Si une restauration est utilisée (par matériel ou par logiciel) le microcode passe par une séquence presque régulière de restauration Le statut de disque est initialisé Le mode FIFO est placé en mode par défaut lors d'une restauration par matériel ou d'une restauration par logiciel si l'ordre LOCK ne l'a pas bloqué Finalement, après un retard, l'interruption est émise Si l'accès s'effectue par les registres choisis, le FDC reprend son fonctionnement comme s'il n'avait jamais été débranché. La logique de commande d'éveil 1000 divise la bascule 1004 pour mémoriser le fait que la microplaquette est passée dans l'état de débranchement automatique La sortie Z de la bascule 1004 est le signal AUTOPD STATUS indiquant que la microplaquette du FDC est dans le mode de débranchement automatique. La sortie Z de la bascule 1004 est mise à un lorsque le signal AUTOPD est mis à un, ce qui indique que la microplaquette est en train d'entrer dans le débranchement automatique, et l'horloge PHI 2 est haute. L'état du AUTOPD est échantillonné à cet instant et il est maintenu jusqu'à restauration, même si le signal AUTOPD devient bas lorsque PDSTATE devient actif pendant l'état débranché Les signaux AUTOPD et PHI 2 amènent la porte ET 1001 à sortir un 1 logique à l'entrée S de la bascule 1004. Ceci amène la bascule 1004 à sortir un 1 au bit AUTOPD STATUS Ce bit de statut peut être lu ultérieurement par le microcode par l'intermédiaire du tampon 1005 lorsqu'il est validé par le signal de lecture de registre de microcode Ceci est effectué pour permettre à la microplaquette de prendre des décisions concernant le statut interne à mettre à jour et le statut qui doit rester Le bit AUTOPD STATUS est également couplé à une entrée de la porte ET 1006 de sorte que le signal d'éveil automatique est validé et envoyé lorsque ce bit est haut pendant le PDSTATE et qu'une condition d'éveil est telle que, soit IDLE est bas, soit ACCESSREG est haut (la sortie de la porte OU 1003 est haute) Le bit AUTOPD STATUS est également couplé à une entrée inversée de la porte ET 1007 d'une manière telle qu'un signal est engendré pour restaurer le FIFO si le bit est bas (non AUTO-PD) et en supposant qu'il existe une restauration (c'est-à-dire l'autre entrée de la porte ET 1007) Si la microplaquette est dans l'état de débranchement automatique, le FIFO n'est pas restauré (c'est-à-dire que FIFO RESET est maintenu inactif) Ceci permet que les accès au FIFO s'effectuent d'une manière normale pendant l'état de débranchement automatique Ceci permet aussi au bit RQM de rester actif, de sorte que le logiciel externe d'applications reste inconscient du fait que la microplaquette est dans l'état débranché (c'est-à-dire transparence au logiciel). Le bit AUTOPD STATUS peut être rendu bas par une forme quelconque de restauration ou par le fait que la microplaquette est dans le mode de débranchement manuel Dans l'un ou l'autre de ces cas, la porte OU 1002 engendre un 1 logique sur l'entrée R de la bascule 1004, en amenant la bascule 1004 à mettre le bit à O logique (c'est-à-dire bas). Ainsi, l'effet de la logique d'éveil 1000 est très simple Si la microplaquette est dans l'état de débranchement automatique, le signal AUTOPD STATUS est haut (c'est-à-dire un 1 logique) Si le signal IDLE change, si le signal ACCESSREG se produit, si les bits de validation du moteur sont hauts (c'est-à-dire que l'un quelconque d'entre eux est activé) (ACCESSREG = 1), un signal est alors envoyé à la logique de débranchement (cage 506 de la Figure 5) pour éveiller la microplaquette. Si le signal IDLE est un bas logique ou que le signal ACCESSREG est haut, la sortie de la porte OU 1003 est haute Ceci permet à la sortie de la logique d'éveil automatique provenant de la porte ET 1006 d'être haute, tant que le bit AUTOPD STATUS est haut et que le signal PDSTATE est haut Les signaux IDLE et ACCESSREG n'éveillent pas la microplaquette tant qu'il n'y a aucune activation d'une ou plusieurs des validations de moteurs, s'il n'y a pas de tentative du système externe de lire le contenu du SMR, ou s'il ne se produit pas un ordre de lecture ou d'écriture au registre d'ordres du FIFO. Lorsqu'il est éveillé, dans le mode de réalisation actuellement préféré, le FDC reste branché pendant au moins 10 ms ou 0,5 seconde (selon le bit MIN DLY) Seul le fait de mettre à un le bit de débranchement DSR est prioritaire vis-à-vis de ce retard minimal La synchronisation et la logique à cet effet sont constituées par la logique de sas et de signaux d'horloge du mode débranché représentée à la Figure 11. En se référant à la Figure 11, la logique de sas et de signaux d'horloge 1100 comprend un sas 1101, une porte ET 1102, des tampons trois-états 1103, une porte OU 1109, des compteurs 1105-07, un multiplexeur (MUX) 1108 et elle est couplée aux broches d'interface 1104 de la FDD. Le sas 1101 est chargé par la logique interne de microcode et de commande au moyen de données fournies par l'ordre de mode PD Dans le mode de réalisation actuellement préféré, trois bits sont définis: un bit de validation du mode PD (c'est-à-dire qu'il se déplace vers la logique de commande PD), un bit de choix du temps minimal de débranchement, c'est-à-dire 10 ms ou 500 ms, et un bit de validation ou d'invalidation selon que les broches d'interface de l'unité de disque souple (FDD) sont mises ou non dans un état de haute impédance Une logique représentative est donnée pour l'invalidation de sortie de tampon (ou commande à haute impédance) Si les broches d'interface de l'unité de disque souple doivent être invalidées, le sas 1101 met à zéro le bit trois-états de la FDD En supposant que le FDC est dans le mode débranché, comme indique par le fait que le signal PDSTATE est haut, la sortie de la porte ET 1002 est haute Une sortie haute de la porte ET 1102 signifie que les entrées aux tampons TROIS- ETATS 1103 sont invalidées ce qui met à un état de haute impédance les broches d'interface FDD. Le compteur 1105 divise le signal d'horloge interne (PHII et PHI 2) par 4 095 et engendre une base de temps qui est de l'ordre de 1 ms à une fréquence de données de 500 Kbps Cependant, cette base de temps est proportionnelle à la fréquence de données, de sorte qu'un diviseur programmable est placé après elle (compteur 1106) pour fournir un retard de 10 ms indépendant de la fréquence de données Le modulo du compteur 1106 est donné dans la table représentée à la Figure 11 Le signal d'horloge est en outre divisé par en utilisant le compteur 1107 pour fournir la deuxième option de retard de 0,5 seconde Les deux compteurs sont maintenus restaurés par le fait que le bit de validation de mode PD n'est pas mis à un, ni par le fait que l'état débranché existe, ni par toute forme de restauration Le bit de choix de retard d'horloge de mode PD, provenant du sas 1101, choisit le retard programmé en affirmant ou cessant d'affirmer le bit de retard d'horloge en tant qu'entrée SEL du MUX 1108 La sortie de choix du MUX 1108 qui en résulte est envoyée à la logique de commande PD. Dans le mode de réalisation actuellement préféré, la porte OU 1109 restaure les compteurs 1106 et 1107 s'il existe un signal de restauration (RESET), si le mode PD est invalidé ou si les signaux trois- états de la FDD sont bas. Dans le cadre de cette description du mode d'éveil on va détailler successivement le recouvrement de microcode et le recouvrement de l'oscillateur cristallin. Le procédé de recouvrement du microcode et le temps de recouvrement dépendent de la manière dont le FDC est mis dans l'état débranché et de la manière dont il a été éveillé Puisque l'oscillateur et le reste de la microplaquette sont débranchés séparément, les effets du temps de recouvrement de l'oscillateur sont ignorés. Lorsque la microplaquette entre dans l'état débranché par le mode de débranchement automatique, le MSR continue à contenir 80 hex (le bit RQM est mis à un) ce qui indique que le FDC est prêt à recevoir un ordre Ceci est la particularité déterminante qui maintient transparent au logiciel l'état débranché. Avant qu'un ordre ne puisse être écrit dans le FDC, il faut d'abord lire le MSR pour être sûr que le FDC est prêt à recevoir l'ordre La microplaquette détecte la lecture, suppose qu'elle prédit un ordre et commence le processus d'éveil Tandis que la microplaquette s'éveille, elle ne change pas l'état du MSR (c'est-à-dire que RQM reste un un), mais peut recevoir l'ordre dans le FIFO Si elle reçoit un ordre pendant son éveil, elle se rappelle l'ordre, elle efface le bit RQM dans le MSR pour empêcher l'écriture d'autres octets et elle agit sur l'ordre lorsque le microcode est totalement éveillé. Si, pour une raison quelconque, le MSR n'est pas appelé avant que l'ordre ne soit écrit, l'éveil se poursuit comme ci-dessus, le bit RQM étant effacé et l'octet d'ordre étant maintenu jusqu'à ce que le microcode soit prêt Bien que le FDC s'attende à ce qu'un ordre soit écrit dans le FIFO (c'est-à-dire que le bit DST dans le MSR est zéro), à cet instant, une lecture provenant du FIFO éveille la microplaquette et provoque le renvoi du statut "ordre illégal", comme ce serait le cas normalement Si un bit de validation de moteur du DOR est écrit comme actif, la microplaquette commence la séquence d'éveil de la même façon que si le MSR avait été appelé Le statut du MSR continue à montrer que la microplaquette est prête à recevoir un ordre, etc. Bien qu'il puisse falloir un certain temps pour que le microcode parvienne au point o il peut exécuter un ordre après son éveil, ce retard ne pose pas de problème Il existe dans le microcode une "boucle d'appel" qui se produit régulièrement lorsque la microplaquette est éveillée et qui peut provoquer un retard de l'exécution d'un ordre La boucle d'appel est une boucle de microcode qui existe dès lors que le FDC appelle toutes les excitations à des intervalles réguliers quant à leur statut lorsque le FDC n'est pas en train d'exécuter un ordre Dans le mode de réalisation actuellement préféré, cette boucle d'appel prend plusieurs dizaines de microsecondes Si un ordre est émis juste après l'entrée du microcode dans cette boucle, l'ordre est maintenu jusqu'à ce que la boucle soit terminée L'ordre est ensuite décodé Le logiciel externe doit tolérer ce retard de boucle d'appel Cette tolérance s'applique aussi au temps d'éveil du microcode après un débranchement automatique. On va maintenant décrire le recouvrement de l'oscillateur cristallin. Puisque le démarrage de l'oscillateur cristallin est trop long et que ses caractéristiques de recouvrement ne sont pas fiables, le mode de réalisation actuellement préféré du FDC ne supporte pas la gestion automatique de puissance d'oscillateur Le mode de débranchement automatique n'affecte par l'oscillateur cristallin La gestion de l'alimentation de l'oscillateur cristallin doit être effectuée par le logiciel du système. Si une source externe d'oscillateur est utilisée, la caractéristique de l'oscillateur cristallin interne n'est pas un élément déterminant Dans ce cas, l'oscillateur peut être débranché par le DSR pour économiser le courant Le temps de recouvrement du FDC dépend des caractéristiques de la source externe Si la source externe reste active tandis que la microplaquette du FDC est débranchée, le temps de recouvrement est minimisé La broche PD peut être utilisée pour interrompre la sortie de la source externe pour économiser de la puissance La microplaquette FDC n'exige pas de source de signaux d'horloge tandis que la broche PD est active. Dès lors que la broche PD devient basse, le signal d'horloge externe doit reprendre de façon que les oscillations ne s'arrêtent pas dès qu'elles ont commencé Un fonctionnement approprié du FDC ne peut pas être garanti si la source externe "est perdue" pendant plus d'l p Ins après avoir repris son oscillation Il faut noter que la source externe ne doit pas nécessairement commencer son oscillation dès que le signal PD devient bas La source externe doit seulement continue à osciller dès lors qu'elle a commencé. Alors que de nombreuses variantes et modifications de la présente invention ressortiront sans aucun doute à l'homme de l'art après avoir lu la description précédente, il faut comprendre que le mode de réalisation particulier représenté et décrit à titre d'illustration ne doit pas être considéré comme limitatif Par conséquent, des références aux détails du mode de réalisation préféré ne doivent pas limiter le cadre des revendications qui ne concernent elles- mêmes que les particularités considérées comme essentielles pour l'invention. Il a donc été décrit un procédé permettant à une microplaquette de se surveiller d'elle-même et d'entrer dans un état débranché ou d'en sortir d'une manière qui est transparente au logiciel qui gère la plaquette. REVENDICATIONS 1 Procédé de réduction d'alimentation automatique d'une microplaquette dans lequel la microplaquette intera git avec un système externe et peut être dans une série d'états de fonctionnement, caractérisé en ce qu'il comprend les étapes consistant à: surveiller ( 101) ladite microplaquette pour déterminer sur ladite microplaquette est dans un état prédéterminé, ladite étape de surveillance étant réalisée par ladite microplaquette; et mettre ( 102) ladite microplaquette dans un état de consommation réduite de puissance lorsque 'ladite étape de surveillance détermine que ladite microplaquette est dans ledit état prédéterminé, ladite étape de mise en état de consommation réduite étant réalisée par ladite microplaquette. 2 Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre l'étape consistant à présenter audit système externe, lorsque ladite microplaquette est dans l'état de consommation réduite de puissance, une interface telle que la microplaquette apparait audit système externe comme étant branchée. 3 Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre l'étape consistant à brancher ( 103) ladite microplaquette sur une demande appropriée de fonctionnement lorsque ladite microplaquette a été mise dans ledit état de consommation réduite de puissance. 4 Procédé selon la revendication 1, caractérisé en ce que ledit état prédéterminé est défini par l'utilisateur. Procédé de réduction d'alimentation (simplifiée en h"débranchement"r) automatique d'une microplaquette dans lequel la microplaquette interagit avec un système externe et peut être dans une série d'états de fonctionnement, caractérisé en ce qu'il comprend les étapes consistant à: surveiller ( 101) ladite microplaquette pour déterminer sur ladite microplaquette est dans un état prédéterminé, ladite étape de surveillance étant réalisée par ladite microplaquette; mettre ( 102) ladite microplaquette dans un état de consommation réduite de puissance lorsque ladite étape de surveillance détermine que ladite microplaquette est dans ledit état prédéterminé, ladite étape de mise en état de consommation réduite étant réalisée par ladite microplaquette; présenter audit système externe, lorsque ladite microplaquette est dans l'état de consommation réduite de puissance, une interface telle que la microplaquette apparait audit système externe comme étant branchée; et brancher ( 103) ladite microplaquette sur une demande appropriée de fonctionnement lorsque ladite microplaquette a été mise dans ledit état de consommation réduite de puissance. 6 Procédé selon la revendication 5, caractérisé en ce qu'il comprend en outre les étapes consistant à: déterminer si ladite microplaquette est entrée dans l'un desdits états de fonctionnement de la série, et remettre ladite microplaquette dans ledit état de consommation réduite après l'écoulement d'un laps de temps prédéterminé si ladite microplaquette n'est pas entrée dans l'un desdits états de fonctionnement de la série. 7 Procédé selon la revendication 5, caractérisé en ce qu'il comprend en outre l'étape consistant à remettre ladite microplaquette dans ledit état de consommation réduite de puissance, lorsque ladite microplaquette a été branchée, dès lors qu'un laps de temps prédéterminé s'est écoulé si ladite microplaquette est dans ledit état prédéterminé. 8 Procédé selon la revendication 5, caractérisé en ce qu'il comprend en outre l'étape consistant à permettre à un oscillateur de ladite microplaquette de fonctionner pendant ledit état de consommation réduite de puissance d'une manière telle que ladite microplaquette est rythmée instantanément lors de la sortie dudit état de consommation réduite de puissance. 9 Procédé selon la revendication 5, caractérisé en ce que ladite étape de branchement de ladite microplaquette se produit aussi lorsque ladite microplaquette est restaurée. Procédé de réduction d'alimentation (simplifiée en "débranchement") automatique d'une microplaquette, dans lequel la microplaquette interagit avec un système externe et peut être dans une série d'états de fonctionnement, caractérisé en ce qu'il comprend les étapes consistant à: définir un état prédéterminé de fonctionnement de ladite microplaquette; surveiller ( 101) ladite microplaquette pour déterminer sur ladite microplaquette est dans un état prédéterminé, ladite étape de surveillance étant réalisée par ladite microplaquette; mettre ( 102) ladite microplaquette dans un état de consommation réduite de puissance lorsque ladite étape de surveillance détermine que ladite microplaquette est dans ledit état prédéterminé, ladite étape de mise en état de consommation réduite étant réalisée par ladite microplaquette; présenter audit système externe, lorsque ladite microplaquette est dans l'état de consommation réduite de puissance, une interface telle que la microplaquette apparait audit système externe comme étant branchée; et brancher ( 103) ladite microplaquette sur une demande appropriée de fonctionnement lorsque ladite microplaquette a été mise dans ledit état de consommation réduite de puissance. 11 Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre l'étape consistant à placer ladite microplaquette dans un mode de débranchement automatique d'une manière telle que ladite microplaquette peut être placée dans ledit état de consommation réduite de puissance lorsque ladite microplaquette est dans ledit état prédéterminé. 12 Procédé selon la revendication 11, caractérisé en ce que ladite étape de lancement de ladite microplaquette inclut l'étape d'envoi d'au moins un ordre à ladite microplaquette. 13 Procédé de réduction d'alimentation (simpli- fiée en "débranchement") automatique d'une microplaquette pourvu d'une logique centrale et d'une logique non centra- le, dans lequel ladite microplaquette interagit avec un sys- tème externe et peut être dans une série d'états de fonction- nement, caractérisé en ce qu'il comprend les étapes consis- tant à: définir un état dans lequel ladite microplaquette peut être mise dans un état de consommation réduite de puissance; mettre ladite microplaquette dans l'état de consom- mation réduite de puissance d'une manière telle que le- dit système externe peut accéder à ladite logique non centrale sans faire sortir la microplaquette dudit étant de consommation réduite de puissance; brancher ladite microplaquette lorsque ladite logique centrale de ladite microplaquette est demandée par ledit système externe. 14 Appareillage ( 205, 500) de réduction d'alimenta- tion (simplifiée en "débranchement") automatique d'une mi- croplaquette caractérisé en ce qu'il comprend un moyen ( 503) de surveillance de ladite microplaquette pour déterminer si ladite microplaquette est dans un état prédéterminé, ledit moyen de surveillance étant sur ladite microplaquette; et un moyen ( 506) de mise de ladite microplaquette dans un état de consommation réduite de puissance lorsque ledit moyen de surveillance détermine que ladite microplaquette est dans ledit état prédéterminé, ledit moyen de mise en état de consommation réduite étant sur ladite microplaquette.