FR 2693581 A1 19940114 FR 9308427 A 19930708 La présente invention se rapporte à un dispositif de mémorisation à semi- conducteurs et, plus particulièrement, à un dispositif de mémorisation o sont incorporées une mémoire commune et une mémoire d'attributs Cette invention se rapporte également à une méthode permettant d'accéder à un tel dispositif de mémorisation à semi-conducteurs. La figure 5 montre un dispositif conventionnel portatif de mémorisation à semi- conducteurs Le dispositif de mémorisation a une mémoire commune 1 qui est formée d'une mémoire volatile comme une mémoire à accès aléatoire statique (SRAM) et une mémoire d'attributs 2 formée dune mémoire non- volatile comme une mémoire à accès aléatoire électriquement effaçable/programmable (EEPROM) La mémoire commune 1 sert à mémoriser les données traitées dans le système de mémoire, et la mémoire d'attributs 2 sert à mémoriser les données d'attributs du dispositif de mémorisation Quand la tension d'une ligne dentrée 14 devient égale à ou plus importante qu'une tension prescrite après que ce dispositif de mémorisation a été connecté à une unité terminale (non représentée) et ait reçu du courant de l'unité terminale par la ligne d'entrée 14, un circuit de contrôle dalimentation en courant 5 relie la ligne d'entrée 14 à une ligne d'alimentation en courant interne 15 et envoie un signal de protection de sauvegarde de mémoire à un niveau haut à une première borne d'entrée Si de signaux de sélection de puce de la mémoire commune 1 par une ligne de signaux 16. A cet état, l'unité terminale peut accéder à la mémoire commune 1 ou à la mémoire dattributs 2 Pour accéder à la mémoire d'attributs 2, un signal de validation de puce de mémoire sur une ligne 11 et un signal denregistrement sur une ligne 12 sont mis à un niveau bas Alors, un signal de sélection de puce au niveau bas est fourni à une borne d'entrée Si de signaux de sélection de puce de la mémoire dattributs 2 par un circuit porte 7 pour la sélection de la mémoire 2, tandis qu'un signal de sélection de puce au niveau haut est fourni à une seconde borne d'entrée 52 de sélection de puce de la mémoire commune 1 par un circuit porte 6 La mémoire d'attributs 2 est ainsi sélectionnée et l'unité terminale peut accomplir la lecture/écriture dans la mémoire d'attributs 2 par un bus dadresses 8, une ligne de signaux de validation décriture 9, une ligne de signaux de validation de sortie 10, un bus de données 13, un circuit tampon d'entrée 3 et un circuit tampon dentrée/sortie 4. Pour accéder à la mémoire commune 1, le signal de validation de puce de mémoire sur la ligne 11 et le signal d'enregistrement sur la ligne 12 sont mis au niveau bas et au niveau haut, respectivement Alors, le signal de sélection de puce au niveau bas est fourni à la seconde borne d'entrée 52 de signaux de sélection de puce de la mémoire commune 1 par le circuit porte 6 pour la sélection de la mémoire commune tandis que le signal de sélection de puce au niveau haut est fourni à la borne d'entrée Si de signaux de sélection de puce de la mémoire d'attributs 2 par le circuit porte 7 La mémoire commune 1 est ainsi choisie et l'unité terminale est validée pour accomplir l'écriture/lecture dans la mémoire commune 1 par le bus d'adresses 8, la ligne 9 de signaux de validation d&écriture, la ligne 10 de signaux de validation de sortie, le bus de données 13, le circuit tampon d'entrée 3 et le circuit tampon d'entrée/sortie 4. On décrira le fonctionnement dans le cas o l'alimentation en courant de l'unité est terminée à l'état arrêté ou bien o la tension de la ligne d'entrée 14 est plus basse que le niveau prescrit Dans un tel cas, le circuit de contrôle d'alimentation en courant 5 déconnecte la ligne d'entrée 14 et la ligne d'alimentation en courant interne 15 et fournit le signal de protection de sauvegarde de mémoire à un niveau bas à la première borne d'entrée Si de signaux de sélection de puce de la mémoire commune 1 par la ligne 16 pour la sauvegarde de la mémoire commune 1 A ce moment, du courant électrique est fourni à la mémoire commune 1, en provenance d'une batterie primaire 26 incorporée dans le dispositif de mémorisation, par une résistance 25 de protection contre un excès de courant, une diode 24 de prévention d'une charge inverse et la ligne d'alimentation en courant interne 15, ainsi les données stockées dans la mémoire commune 1 sont maintenues Comme la mémoire d'attributs 2 est une mémoire non-volatile, les données qui y sont stockées ne changent pas. Un signal de validation de sortie sur la ligne 10 est introduit par le circuit tampon d'entrée 3 et ensuite il est fourni, en tant que signal de validation de sortie de mémoire, à la mémoire d'attributs 2 par une ligne 19. Simultanément, ce signal est fourni à une borne DIR du circuit tampon d'entrée/sortie 4 pour effectuer un contrôle de direction du circuit tampon d'entrée/sortie 4 De même, le signal de validation de puce de mémoire sur la ligne 11 est appliqué à une borne G du circuit tampon d'entrée/sortie 4 et ce circuit 4 est établi à un état validé quand l'une de la mémoire commune 1 et de la mémoire d'attributs 2 est choisie, c'est-à-dire que le signal de validation de puce de mémoire est au niveau bas. Ainsi, dans le dispositif conventionnel de mémorisation, on peut accomplir librement la lecture/écriture dans la mémoire commune 1 ou la mémoire dattributs 2 en contrôlant le signal de validation de puce de mémoire sur la ligne 11 et le signal d'enregistrement 12 si la tension à la ligne d'entrée 14 est égale à ou plus importante que le niveau prescrit Par conséquent, il y a un risque que des données mémorisées qui sont irremplaçables ou de grande valeur soient modifiées, copiées ou falsifiées. Etant donné ce problème, la présente invention a pour objet de procurer un dispositif de mémorisation à semi-conducteurs permettant d'empêcher la copie, la falsification et la modification des données stockées. La présente invention a pour autre objet de procurer une méthode d'accès qui garantit que les données stockées dans un dispositif de mémorisation à semi-conducteurs pourront être protégées d'un copiage, d'une falsification ou d'une modification. Pour atteindre ces objectifs, selon un aspect de la présente invention, on prévoit un dispositif de mémorisation à semi-conducteurs qui comprend une mémoire commune pour la mémorisation de données traitées, une mémoire d'attributs pour la mémorisation de données d'attributs, un moyen formant tampon connecté en commun entre un bus de la mémoire commune et un bus de la mémoire d'attributs et un moyen de commande connecté en commun au bus de la mémoire commune et au bus de la mémoire d'attributs pour permettre l'accès à chacune de la mémoire commune et de la mémoire d'attributs et pour contrôler la connexion/l'isolement du moyen formant tampon. Selon un autre aspect de la présente invention, on prévoit une méthode d'accès à un dispositif de mémorisation à semi-conducteurs qui consiste à stocker au préalable un code d'identification dans une mémoire d'attributs incorporée dans le dispositif de mémorisation à semi- conducteurs, à déconnecter un bus d'une mémoire commune du dispositif de mémorisation à semi-conducteurs et une unité terminale l'un de l'autre lorsqu'un code secret est introduit de l'unité terminale, à assembler le code secret et le code d'identification l'un à l'autre, à connecter le bus de la mémoire commune à Punité terminale pour permettre l'accès à la mémoire commune si le code secret et le code d'identification coïncident et à maintenir le bus de la mémoire commune et runité terminale à l'état déconnecté pour empêcher l'unité terminale d'accéder à la mémoire commune si le code secret et le code d'identification ne coïncident pas. Dans le dispositif de mémorisation à semi-conducteurs selon la présente invention, le moyen de commande contrôle la connexion/isolement du moyen formant tampon et les accès à la mémoire commune et à la mémoire d'attributs. Dans la méthode d'accès au dispositif de mémorisation à semi- conducteurs selon la présente invention, lorsqu'un code secret est introduit d'une unité terminale, le code secret est assemblé au code d'identification précédemment mémorisé dans la mémoire d'attributs, tandis que le bus de la mémoire commune et l'unité terminale sont déconnectés l'un de l'autre, et le bus de la mémoire commune est connecté à l'unité terminale pour permettre l'accès à la mémoire commune si les deux codes coïncident, ou bien le bus de la mémoire commune et runité terminale sont maintenus à l'état déconnecté pour empêcher l'unité terminale d'accéder à la mémoire commune si les deux codes ne coincident pas. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: la figure 1 donne un schéma bloc d'un dispositif de mémorisation à semi-conducteurs selon un mode de réalisation de la présente invention; la figure 2 est un schéma des zones de mémoire d'une mémoire d'attributs utilisée dans le mode de réalisation de la figure 1; les figures 3 et 4 donnent des schémas blocs de portions essentielles d'autres modes de réalisation de la présente invention; et la figure 5 est un schéma bloc d'un dispositif de mémorisation à semi- conducteurs conventionnel. Dans un dispositif portatif de mémorisation à semi-conducteurs selon un mode de réalisation de la présente invention que l'on peut voir à la figure 1, un circuit tampon d'entrée 3 et un circuit tampon d'entrée/sortie 4 sont connectés en commun à une mémoire commune 1 qui est formée d'une mémoire volatile, telle qu'une SRAM, et une mémoire d'attributs 2 formée d'une mémoire non- volatile telle qu'une EEPROM Un circuit de commande 5 dalimentation en courant est connecté à la mémoire commune 1 par une ligne d'alimentation en courant interne 15 et une ligne d'entrée 14 est connectée au circuit de commande dalimentation en courant 5 Une batterie primaire 26 pour une opération de sauvegarde est connectée à la ligne d'alimentation en courant interne 15 par une diode 24 de prévention d'une charge inverse et une résistance 25 de protection contre un excès de courant Le circuit de commande 5 est connecté à une première borne d'entrée 51 de signaux de sélection de puce de la mémoire commune 1 par une ligne 16 Une ligne 11 de signaux de validation de puce de mémoire et une ligne 12 de signaux d'enregistrement sont connectées à chacun des circuits portes 6 et 7 Les bornes de sortie des circuits portes 6 et 7 sont connectées à une seconde borne d'entrée de signaux de sélection de puce 52 de la mémoire commune 1 et à une borne d'entrée de signaux de sélection de puce Si de la mémoire d'attributs, respectivement. Ce dispositif de mémorisation a une unité centrale de traitement (CPU) 27 qui constitue un moyen de commande selon la présente invention Les bus de la mémoire commune 1 et de la mémoire d'attributs 2 sont respectivement connectés aux orifices correspondants d'entrée/sortie de la CPU 27 En effet, une ligne 17 dadresse de mémoire de la mémoire commune 1 et de la mémoire d'attributs 2 est connectée à un orifice ADD de la CPU 27, une ligne 18 de signaux de validation d&écriture en mémoire est connectée à un orifice WE, une ligne 19 de signaux de validation de sortie de mémoire est connectée à un orifice OE, et un bus de données de mémoire 22 est connecté à un orifice DONNEE Une borne d'entrée de l'adresse du poids le plus fort ADDMSB de la mémoire d'attributs 2 est connectée à un orifice MSB de la CPU 27 et la seconde borne d'entrée 52 de signaux de sélection de puce de la mémoire commune 1 et la borne d'entrée SI de sélection de puce de la mémoire d'attributs 2 sont connectées à un orifice CEl et un orifice CE 2 de la CPU 27, respectivement. Les bornes de commande des circuits portes 6 et 7 sont respectivement connectées à un orifice Gi et un orifice G 2 pour la commande des portes par la CPU 27 Une borne G de chacun du circuit tampon d'entrée 3 et du circuit tampon d'entrée/sortie 4 est connectée à un orifice G 3 de la CPU 27 Quand un signal au niveau haut est émis à travers les orifices Gi, G 2 et l'orifice G 3, la borne correspondante de sortie du circuit tampon d'entrée 3, du circuit tampon d'entrée/sortie 4 et des circuits portes 6 et 7 est flottante Par ailleurs, la ligne 12 de signaux d'enregistrement est connectée à un orifice REG de la CPU 27 La CPU 27 a également un orifice CLK et un orifice RESTAURATION pour la réception d'un signal d'horloge et d'un signal de restauration dune unité terminale et un orifice INT pour émettre un signal d'interruption vers une unité terminale. La figure 2 montre des zones de mémoire de la mémoire d'attributs 2 Si un signal dadresse de poids fort 28 à la sortie de l'orifice MSB de la CPU 27 à la borne ADDMSB de la mémoire d'attributs 2 est au niveau bas, une zone de moitié inférieure AL devient une zone accessible Si le signal 28 est établi au niveau haut, une zone de la moitié supérieure AH devient une zone accessible. On suppose là qu'un code d'identification de carte 40 représentant ce dispositif de mémorisation à semi-conducteurs est mémorisé dans la zone supérieure AH. Le code 40 est enregistré et mémorisé dans la mémoire dattributs 2 par un programme de test ou analogue en un stade au cours de la fabrication du dispositif de mémorisation à semi-conducteurs Dans la zone inférieure AL, les données d'attributs nécessaires au moment de l'accès d'une unité terminale à la mémoire commune 1, c'est-à-dire les données représentant la sorte, la capacité et la vitesse d'accès de la mémoire commune 1, sont mémorisées. On décrira ci-dessous le fonctionnement de ce mode de réalisation Le dispositif de mémorisation est connecté à une unité terminale (non représentée) pour recevoir le courant de cette unité terminale par la ligne d'entrée 14 Quand la tension à la ligne 14 devient ensuite égale à ou plus importante qu'une tension prescrite, le circuit de commande 5 d'alimentation au courant relie la ligne d'entrée 14 à la ligne d'alimentation en courant interne 15 et envoie un signal de protection de sauvegarde de mémoire au niveau haut à la première borne d'entrée de signaux de sélection de puce Si de la mémoire commune 1 par la ligne 16. De même, le signal d'horloge et le signal de restauration sont fournis, par l'unité terminale, à l'orifice CLK et à l'orifice RESTAURATION de la CPU 27, respectivement Quand une libération de restauration de la CPU 27 est effectuée après une période prédéterminée de temps, la CPU 27 émet des signaux de commande de porte 31 et 33 au niveau bas par l'orifice Gi et l'orifice G 3 pour établir chacun du circuit porte 7, du circuit tampon dentrée 3 et du circuit tampon d'entrée/sortie 4 à un état connecté, et émet un signal de commande de porte 32 à un niveau haut par l'orifice G 2 pour établir le circuit porte 6 à un état isolé La CPU 27 émet également le signal d'adresse de poids fort 28 au niveau bas pour la mémoire d'attributs 2 par l'orifice MSB Tous les autres orifices sont mis à l'état flottant. L'unité terminale est ainsi validée pour accomplir la lecture/écriture dans la zone inférieure AL de la mémoire d'attributs 2 tandis qu'elle ne peut accéder à la zone supérieure AH de la mémoire d'attributs 2 ni à la mémoire commune 1. A cet état, un code secret 39 est introduit de l'unité terminale en utilisant un clavier, une carte ou analogues Comme le montre la figure 2, le code secret 39 est écrit dans la zone inférieure AL de la mémoire d'attributs 2 à une adresse prédéterminée, par un bus de données 13, le circuit tampon d'entrée/sortie 4 et le bus de données de mémorisation 22 Quand le cycle d'écriture du code secret 39 est terminé, l'unité terminale émet le signal de correspondance à un niveau haut par la ligne de signaux 12 La CPU 27 reçoit le signal d'enregistrement par l'orifice REG pour être informée de l'accomplissement de l'écriture du code secret 39. Alors, la CPU 27 établit les signaux de commande de porte 31 et 33 à la sortie de l'orifice Gi et de l'orifice G 3 au niveau haut pour établir le circuit porte 7, le circuit tampon d'entrée 3 et le circuit tampon d'entrée/sortie 4 à un état isolé A cet état, la CPU 27 émet le signal de sélection de puce au niveau bas, de l'orifice CE 2 à la borne Si de la mémoire d'attributs 2 et émet le signal de validation de sortie par l'orifice OE pour lire le code secret 39 inscrit dans la mémoire d'attributs 2 par le bus de données de mémoire 22 Par ailleurs, la CPU 27 établit le signal d'adresse de poids fort 28 au niveau haut, pour ainsi lire le code d'identification de carte 40 mémorisé au préalable dans la zone supérieure AH de la mémoire d'attributs 2 et assemble le code secret 39 avec le code 40 d'identification de carte. Après assemblage, la CPU 27 établie de nouveau le signal d'adresse de poids fort 28 au niveau bas et écrit l'information de coïncidence/non coïncidence 41 représentant le résultat de l'assemblage, dans la zone inférieure AL de la mémoire d'attributs 2 à une adresse prédéterminée, comme le montre la figure 2 Si le code d'identification de carte 40 et le code secret 39 coïncident, un code de permission désignant la permission d'accéder à la mémoire commune 1 est écrit en tant qu'information 41 de coincidence/non coïncidence. Si le code d'identification de carte 40 et le code secret 39 ne coïncident pas, un code d'inhibition désignant l'inhibition de l'accès à la mémoire commune 1 est écrit en tant qu'information 41 de coïncidence/non coïncidence. Par ailleurs, si les deux codes coïncident par suite de l'assemblage, la CPU 27 établit tous les signaux de commande de porte 31 à 33 à la sortie des orifices Gl à G 3 au niveau bas pour établir les circuits portes 6 et 7, le circuit tampon d'entrée 3 et le circuit tampon d'entrée/sortie 4 à l'état connecté et envoie le signal d'interruption à l'unité terminale par l'orifice INT L'unité terminale est ainsi validée pour accéder à la mémoire commune 1 ou à la mémoire d'attributs 2 La méthode d'accès, de l'unité terminale, dans ce cas, est la même que celle pour le dispositif conventionnel de mémorisation que l'on peut voir à la figure 5 et par conséquent ne sera pas décrite. D'autre part, dans le cas d'une non coïncidence entre les deux codes, la CPU 27 établit le signal de commande de porte 31 à la sortie par l'orifice Gi au niveau bas pour établir le circuit porte 7 à l'état connecté tout en maintenant les signaux de commande de porte 32 et 33 à la sortie de l'orifice G 2 et de l'orifice G 3 au niveau haut Simultanément, la CPU 27 applique également le signal d'interruption à l'unité terminale Dans ce cas, l'unité terminale ne peut accéder à la mémoire commune 1 ni à la mémoire d'attributs 2 car le circuit tampon d'entrée 3 et le circuit tampon d'entrée/sortie 4 sont à l'état isolé En effet, l'accès de l'unité terminale est inhibé à moins que l'on introduise le code secret correct. Dans le cas o l'alimentation en courant de l'unité terminale est arrêtée ou bien si la tension à la ligne d'entrée 14 est plus basse que le niveau prescrit, du courant électrique est fourni à la mémoire commune 1 par la batterie primaire 26 par la résistance 25 de protection contre un excès de courant, la diode 24 de prévention dune charge inverse et la ligne 15 d'alimentation en courant interne pour maintenir les données stockées dans la mémoire commune 1 Comme la mémoire d'attributs 2 est une mémoire non-volatile, les données qui y sont stockées ne changent pas. Une mémoire non-volatile, telle qu'une EEPROM, une FEEPROM, une ROM à masque ou une OTPROM peut être utilisée en tant que mémoire commune 1 Dans un tel cas, le circuit de commande d'alimentation en courant , la diode 24 de prévention d'une charge inverse, la résistance 25 de protection contre un excès de courant et la batterie primaire 26 pour le fonctionnement avec sauvegarde sont inutiles. On peut utiliser, pour la mémoire d'attributs 2, une FEEPROM du type à simple alimentation en courant de 5 V ainsi qu'une EEPROM De même, l'agencement peut être tel que, comme le montre la figure 3, une ligne 14 d'entrée du courant soit connectée à une borne Vpp d'une mémoire d'attributs 46 par un circuit de survoltage 47, le circuit de survoltage 47 étant commandé par une CPU 48 Dans ce cas, on peut utiliser, comme mémoire d'attributs, une OTPROM ou une FEEPROM du type à deux alimentations en courant Par exemple, le circuit de survoltage 47 émet directement une tension de 5 V de la ligne d'entrée 14 à la borne Vpp de la mémoire d'attributs 46 lors de la réception d'un signal de commande à bas niveau de la CPU 48 et survolte la tension à 5 V de la ligne d'entrée 14 à 12 V et applique cette tension survoltée à la borne Vpp de la mémoire d'attributs 46 lors de la réception d'un signal de commande au niveau haut de la CPU 48. Dans le mode de réalisation montré à la figure 1, une seule mémoire commune 1 est prévue Cependant, on peut prévoir, comme le montre la figure 4, un certain nombre de mémoires communes 5 ia à 5 ln Un décodeur d'adresse 53 est connecté à des secondes bornes dentrée 52 de signaux de sélection de puce des mémoires communes 51 a à 51 N par des circuits non inverseurs 52 a à 52 N et une ligne 11 de signaux de validation de puce de mémoire, une ligne 12 de signaux d'enregistrement et une ligne 54 de signaux d'adresse de sélection de puce sont connectées au décodeur d'adresse 53 L'une des mémoires communes la à 5 ln est sélectionnée sur la base d'un signal d'adresse introduit par la ligne 54 de signaux d'adresse et un signal de sélection de puce sort du décodeur d'adresse 53 vers la borne d'entrée 52 de la mémoire commune sélectionnée par le circuit inverseur correspondant Les bornes d'entrée 52 des mémoires communes 51 a à 51 N sont indépendamment connectées aux orifices correspondants C Ea à C En d'une CPU 56 pour permettre à la CPU 56 d'accéder à chaque mémoire commune sélectionnée à souhait. Dans le mode de réalisation montré à la figure 1, la CPU 27 accède à la mémoire d'attributs 2 De même, on peut accéder à la mémoire commune 1 de la même manière En effet, même si l'unité terminale est à un état de non accès, la CPU 27 dans le dispositif de mémorisation à semi- conducteurs peut avoir accès à la mémoire commune 1 Il est ainsi possible d'améliorer l'efficacité générale de traitement du système de mémorisation. Le dispositif de mémorisation à semi-conducteurs selon la présente invention est utilisé en étant directement connecté au bus de mémoire entre le dispositif de mémorisation et une unité terminale et par conséquent, il présente une compatibilité avec les dispositifs conventionnels de mémorisation et il a de meilleurs propriétés pour une large utilisation Bien que le dispositif portatif de mémorisation à semi-conducteurs soit montré à la figure 1, la présente invention n'est pas limitée à ce type portatif et elle peut s'appliquer à tout autre type de dispositif de mémorisation à semi-conducteurs. REVENDICATIONS 1 Dispositif de mémorisation à semi-conducteurs, caractérisé en ce qu'il comprend: une mémoire commune ( 1) pour mémoriser les données traitées; une mémoire dattributs ( 2) pour mémoriser les données d'attributs; des moyens formant tampons ( 3, 4) connectés en commun entre un bus de la mémoire commune et un bus de la mémoire d'attributs; et un moyen de commande ( 27) connecté en commun au bus de la mémoire commune et au bus de la mémoire d'attributs pour accéder à la mémoire commune et à la mémoire d'attributs et contrôler la connexion/l'isolement desdits moyens formant tampons. 2 Dispositif selon la revendication 1, caractérisé en ce que le moyen de commande ( 27) reçoit le signal d'adresse de poids fort de la mémoire d'attributs et contrôle la connexion/l'isolement des moyens formant tampons selon le niveau du signal d'adresse de poids fort pour former une zone dans ladite mémoire dattributs ( 2) ou l'accès de l'unité terminale est inhibé. 3 Dispositif selon la revendication 1, caractérisé en ce que lorsqu'un code secret est introduit de l'unité terminale par lesdits moyens formant tampons, le moyen de commande ( 27) isole les moyens formant tampons, ensuite il assemble le code secret avec un code d'identification mémorisé dans la mémoire d'attributs ( 2) et il établit les moyens formant tampons à létat connecté pour permettre à l'unité terminale d'accéder à la mémoire commune si le code secret et le code d'identification coïncident l'un avec l'autre et il maintient lesdits moyens formant tampons à l'état isolé pour empêcher l'unité terminale d'accéder à la mémoire commune si le code secret et le code d'identification ne coïcident pas. 4 Dispositif selon la revendication 1, caractérisé en ce que la mémoire commune ( 1) comprend une mémoire volatile et la mémoire d'attributs ( 2) comprend une mémoire non-volatile. Dispositif selon la revendication 1, caractérisé en ce que les moyens formant tampons comprennent un circuit tampon d'entrée ( 3) connecté aux bus d'adresse de la mémoire commune et de la mémoire d'attributs et un circuit tampon d'entrée/sortie ( 4) connecté au bus de données de la mémoire commune et de la mémoire d'attributs. il 6 Dispositif selon la revendication 1, caractérisé en ce qu'il comprend de plus: une batterie ( 26) pour fournir du courant électrique à la mémoire commune; et un circuit de commande ( 5) d'alimentation en courant pour fournir du courant électrique de la borne à la mémoire commune et pour fournir du courant électrique de la batterie à la mémoire commune si l'alimentation en courant de la borne est arrêtée. 7 Procédé pour accéder à un dispositif de mémorisation à semi- conducteurs, caractérisé en ce qu'il comprend les étapes de: mémoriser au préalable un code d'identification dans une mémoire d'attributs incorporée dans le dispositif de mémorisation à semi-conducteurs; déconnecter un bus d'une mémoire commune du dispositif de mémorisation à semi-conducteurs et d'une unité terminale lorsqu'un code secret est introduit de l'unité terminale; assembler le code secret et le code d'identification; et connecter le bus de la mémoire commune à l'unité terminale pour permettre laccès à la mémoire commune si le code secret et le code d'identification coincident et maintenir le bus de la mémoire commune et l'unité terminale à l'état déconnecté pour empêcher l'unité terminale d'accéder à la mémoire commune si le code secret et le code d'identification ne coïncident pas. 8 Procédé selon la revendication 7, caractérisé en ce que la connexion/déconnexion entre un bus de la mémoire d'attributs et l'unité terminale est contrôlée selon le niveau du signal d'adresse de poids fort pour former, dans la mémoire d'attributs, une première zone o l'accès de l'unité terminale est inhibé et une seconde zone accessible de l'unité terminale, le code d'identification étant mémorisé au préalable dans la première zone de la mémoire d'attributs. 9 Procédé selon la revendication 8, caractérisé en ce que le code secret introduit dans l'unité terminale est mémorisé dans la seconde zone de la mémoire d'attributs.