FR 2679368 A1 19930122 FR 9202507 A 19920303 Mémoire-tampon de sortie de données d'un dispositif de mé- moire à semiconducteurs. La présente invention a trait à un dispositif de mémoire à semiconducteurs, et plus particulièrement à une mémoire-tampon de sortie de données d'un dispositif de mémoire à semiconducteurs Avec le degré élevé d'intégra- tion et la vitesse élevée de dispositifs de mémoire à semiconducteurs apparaît la génération de bruit dans une puce, qui provoque un mauvais fonctionnement de celle-ci et réduit sa fiabilité Il existe de nombreuses raisons de génération de bruit dans une puce, mais le bruit généré durant une opération sur des données dans une mémoire- tampon de sortie de données est particulièrement grave. Le bruit généré au cours d'opérations sur des données est dû au passage brusque et énergique des données depuis des états logiques bas à des états logiques hauts et vice- versa. Par conséquent, un des buts de la présente inven- tion est de proposer une mémoire-tampon de sortie de don- nées pour réduire le bruit en commandant la pente de son signal de sortie lors de changements d'états logiques. Afin d'atteindre le but précité, une mémoire- tampon de sortie de données selon la présente invention comporte un circuit de commande de données possédant un moyen d'élévation de niveau sensible à un premier signal et un moyen d'élévation de niveau sensible à un second signal, et un premier moyen de commande pour régler la pente du premier signal afin qu'elle soit moins abrupte après avoir atteint le seuil du moyen d'élévation de niveau qu'avant, et un second moyen de commande pour régler la pente du second signal pour qu'elle soit moins abrupte après avoir atteint le seuil du moyen d'abaisse- ment de niveau qu'avant. Le but précité ainsi que d'autres avantages de la présente invention ressortiront mieux de la description détaillée du mode de réalisation préféré en référence aux dessins annexés, sur lesquels: la Figure 1 représente une mémoire- tampon de sortie de données classique. Les Figures 2 A et 2 B sont des diagrammes temporels de fonctionnement pour décrire le fonctionnement du circuit représenté sur la Figure 1. La Figure 3 représente schématiquement une mémoire- tampon de sortie de données selon la présente invention. La Figure 4 représente un mode de réalisation d'une mémoire-tampon de sortie de données selon la présente invention. Les Figures 5 A et 5 B sont des diagrammes temporels de fonctionnement pour décrire le fonctionnement du cir- cuit représenté sur la Figure 4. La Figure 6 représente un autre mode de réalisa- tion d'une mémoire-tampon de sortie de données selon la présente invention. Avant de décrire une mémoire-tampon de sortie de données selon la présente invention, une description d'une mémoire-tampon de sortie de données classique est donnée ci-après,en référence à la figure 1. La Figure 1 représente une mémoire-tampon de sortie de données classique Ici, une paire de données D et D sont des signaux de sortie provenant d'un amplifi- cateur de détection (non représenté) et le signal de va- lidation de sortie OE est un signal pour permettre une délivrance de la paire de données D et D. La mémoire-tampon de sortie de données représen- tée sur la Figure 1 comporte: une mémoire-tampon d'entrée de données constituée d'une porte NON ET 1 recevant les données D et un signal de validation de sortie OE, un inverseur 2 pour inverser le signal de sortie de la porte NON ET 1, un inverseur 5 constitué d'un transistor PMOS 3 ayant une électrode de grille recevant le signal de sortie de l'inverseur 2 et une électrode de source à laquelle est appliquée une source de tension Vcc et un transistor NMOS 4 possédant également une électrode de grille recevant le signal de sortie de l'inverseur 2, une électrode de source reliée à un potentiel de masse Vss, et une électrode de drain reliée à l'électrode de drain du transistor PMOS 3; une mémoire-tampon d'entrée de données avec inversion qui est constituée d'une porte NON ET 6 recevant les données inversées D et un signal de validation de sortie OE, et un inverseur 9 constitué d'un transistor PMOS 7 ayant une électrode de grille recevant le signal de sortie de la porte NON ET 6, une électrode de source à laquelle est appliquée une source de tension Vcc, et un transistor NMOS 8 ayant une électrode de grille recevant le signal de sortie de la porte NON ET 6, une électrode de source reliée à un potentiel de masse Vss, et une élec- trode de drain, reliée à l'électrode de drain du transistor PMOS 7; et un circuit de commande de sortie de données constitué d'un transistor PMOS 10 ayant une électrode de grille recevant le signal de sortie DOP de l'inverseur et une électrode de source à laquelle est appliquée une source de tension Vcc, et un transistor NMOS 11 ayant une électrode de grille recevant le signal de sortie DON de l'inverseur 9, une électrode de source reliée à un potentiel de masse Vss, et une électrode de drain re- liée à l'électrode de drain du transistor PMOS 10 et générant le signal de sortie de données Dout à travers le noeud commun entre le transistor NMOS 11 et le transistor PMOS 10. La Figure 2 A est un diagramme temporel de fonc- tionnement pour décrire le fonctionnement du circuit re- présenté sur la Figure 1 lorsque les données D passent d'un niveau logique bas à un niveau logique haut Le signal de validation de sortie précité OE est supposé être au niveau haut. Les données D au niveau logique haut passent au niveau logique bas par l'intermédiaire de la porte NON ET 1 et repassent à un niveau logique haut par l'intermédiaire de l'inverseur 2 Ceci rend conducteur le transistor NMOS 4 de l'inverseur 5, abaissant le signal de sortie DOP. La mémoire-tampon d'entrée de données inverse une donnée D au niveau logique haut à un niveau logique bas à travers la porte NON ET 1, inverse à nouveau le signal logique bas en un signal logique haut D par l'in- termédiaire de l'inverseur 2, et délivre un signal de sortie au niveau logique bas DOP en inversant le signal au niveau logique haut par l'intermédiaire de l'inverseur Simultanément, le signal de sortie DON de la mémoire- tampon d'entrée de données inversées devient également bas Le signal de sortie DOP au niveau logique bas rend conducteur le transistor PMOS 10 du circuit de commande de sortie de données, tandis que le signal de sortie au niveau logique bas DON rend non conducteur le transistor NMOS 11 Ceci se traduit par un signal de mémoire-tampon de sortie de données Dout sous la forme d'un signal au niveau logique haut. Ici, les données D sont retardées et délivrées par les temps de retard de porte respectifs de la porte NON ET 1, de l'inverseur 2, de l'inverseur 5, et des portes du circuit de commande de sortie de données. La Figure 2 B est un diagramme temporel de fonc- tionnement pour décrire le fonctionnement du circuit re- présenté sur la Figure 1 lorsque les données inversées D passent d'un niveau bas à un niveau haut Ici encore, le signal de validation de sortie OE est supposé être un signal de niveau haut. La mémoire-tampon d'entrée de données avec inversion inverse les données inversées D d'un niveau haut en un signal de niveau logique bas par l'intermé- diaire de la porte NON ET 6, inverse le signal au niveau logique bas D par l'intermédiaire de l'inverseur 9, déli- vrant un signal de sortie au niveau logique haut DON. Simultanément, le signal de sortie DOP de la mémoire-tampon d'entrée de données 5 devient également haut Le signal de sortie au niveau logique haut DON rend conducteur le transistor NMOS 11 du circuit de commande de sortie de données, tandis que le signal de sortie au niveau logique haut DOP rend non conducteur le transistor PMOS 10, modi- fiant le signal de sortie de données Dout en un signal logique bas. Ici, les données inversées D sont retardées et délivrées par les temps de retard de porte respectifs de la porte NON ET 6, de l'inverseur 9, et des portes du circuit de commande de sortie de données Par conséquent, comme représenté sur la Figure 2 A et la Figure 2 B, lors- que le signal de sortie DOP de l'inverseur 5 passe d'un niveau haut à un niveau bas ou lorsque le signal de sortie DON de l'inverseur 9 passe d'un niveau bas à un niveau haut, du fait des oscillations de tension des signaux de sortie DOP et DON et de leurs pentes correspondantes importantes, la pente du signal de sortie de données Dout passant d'un niveau bas à un niveau haut ou vice-versa à travers le canal important du transistor PMOS 10 ou du transistor NMOS 11 du circuit de commande de données est abrupte, qui se traduit par la génération de bruit. Ce bruit provoque un mauvais fonctionnement de la puce, et réduit sa fiabilité. Ici, les pentes des signaux de sortie DOP et DON sont déterminées par le degré selon lequel les canaux du transistor abaisseur 4 de l'inverseur 5 et du transis- tor élévateur 7 de l'inverseur 9, respectivement, sont ouverts. La description d'une mémoire-tampon de sortie de données selon la présente invention en référence aux dessins annexés est donnée ci-après. La Figure 3 illustre le concept d'une mémoire- tampon de sortie de données selon la présente invention. Sur la Figure 3, une mémoire-tampon de sortie de données selon la présente invention comporte en outre, en compa- raison du circuit représenté sur la Figure 1, un premier moyen de commande A relié à la borne de sortie de l'in- verseur 2 et à l'électrode de source du transistor NMOS 4, pour retarder la transition du signal de sortie DOP de l'inverseur 5 durant une transition de l'état haut à l'état bas, et un second moyen de commande B relié à la borne de sortie de la porte NON ET 6 et à l'électrode de source du transistor NMOS 7, pour retarder la transi- tion du signal de sortie DON de l'inverseur 9 durant une transition de l'état bas à l'état haut. La Figure 4 représente un mode de réalisation de la mémoire-tampon de sortie de données selon la pré- sente invention Sur la Figure 4, un premier moyen de commande 12 comporte un premier élément de retard 12 A et un premier moyen de commande de pente 12 B Le premier élément de retard 12 A comporte un premier inverseur 14 recevant un signal de sortie Dd de l'inverseur 2, et des second et troisième inverseurs 15 et 16 connectés en série avec le premier inverseur 14 Le premier moyen de commande de pente 12 B comporte un premier transistor NMOS 17 ayant une électrode de grille à laquelle est appliqué un signal de sortie 53 du troisième inverseur 16, une électrode de source reliée à un potentiel de masse Vss, et une électrode de drain reliée à une électrode de source d'un transistor NMOS 4, et un second transistor NMOS 18 ayant une électrode de grille à laquelle est appliquée une source de tension Vcc et des électrodes de drain et de source reliées respectivement aux électrodes de drain et de source du premier transistor NMOS 17 Ici, le second transistor NMOS 18 joue le rôle d'une source à courant constant. Un second moyen de commande 13 comporte un second élément de retard 13 A et un second moyen de commande de pente 13 B Le second élément de retard 13 A comporte un quatrième inverseur 19 recevant un signal de sortie Dd de la porte NON ET 6, et des cinquième et sixième inverseurs 20 et 21 connectés en série avec le quatrième inverseur 19 Le second moyen de commande de pente 13 B comporte un premier transistor PMOS 22 ayant une électrode de grille à laquelle est appliqué un signal de sortie 56 du sixième inverseur 21, une électrode de source à laquelle est appliquée une source de tension Vcc, et une électrode de drain reliée à l'électrode de source d'un transistor PMOS 7, et un second transistor PMOS 23 ayant une électrode de grille reliée à un potentiel de masse Vss et des électrodes de drain et de source reliées res- pectivement aux électrodes de drain et de source du premier transistor PMOS 22 Ici, le second transistor PMOS 23 joue le rôle d'une source à courant constant. Le nombre des inverseurs constituant les premier et second éléments de retard dans la structure qui précède peut également varier selon les caractéristiques des dis- positifs de mémoire ainsi que des dispositifs constituant les premier et second moyens de commande. La Figure 5 A est un diagramme temporel de fonc- tionnement pour décrire le fonctionnement du circuit représenté sur la Figure 4 lorsque les données A subissent une transition de l'état bas à l'état haut Ici, le signal de validation de sortie OE précité est également supposé être au niveau logique haut. Sur la Figure 5 A, lorsque le signal de sortie Dd passe du niveau bas au niveau haut, le transistor NMOS 4 conduit A cet instant, puisque les premier et second transistors NMOS 17 et 18 du premier moyen de commande de pente 12 B deviennent conducteurs, le signal de sortie DOP tombe à un niveau logique bas Par ailleurs, le premier élément de retard 12 A retarde le signal Dd d'un temps prédéterminé Td, tout en abaissant le signal de sortie 53 à un niveau logique bas, qui rend non con ducteur le premier transistor NMOS 17 et retarde la transition descendante du signal de sortie DOP à un niveau logique bas. Ici, la transition descendante du signal de sortie DOP s'effectue aussi rapidement que dans les cas classiques, jusqu'à la conduction du transistor PMOS 10. Cependant, après la transition du transistor PMOS 10, le premier transistor NMOS 17 se trouve dans un état "non conducteur", se traduisant par une chute lente des signaux de sortie vers un état logique bas Par conséquent, après que le transistor PMOS a été rendu conducteur, le signal de sortie Dout s'élève lentement vers un état logique haut. La Figure 5 B est un diagramme temporel de fonc- tionnement pour décrire le fonctionnement du circuit re- présenté sur la Figure 4 o les données inversées D su- bissent une transition de l'état bas à l'état haut Ici, il est supposé à nouveau que le signal de validation de sortie OE est au niveau logique haut. Sur la Figure 5 B, si le signal de sortie Dd passe d'un niveau haut à un niveau bas, le transistor PMOS 7 conduit A cet instant, puisque les premier et second transistors PMOS 22 et 23 du second moyen de commande de pente 13 B sont conducteurs, le signal de sortie DON s'élève à un niveau logique haut Par ailleurs, le second élément de retard 13 A retarde le signal Dd d'un temps spécifié Td, et retarde la transition ascendante du signal de sortie DON à un niveau logique haut en ren- dant conducteur le premier transistor PMOS 22. Ici, la transition ascendante du signal DON s'effectue aussi rapidement que dans des cas classiques, jusqu'à ce que le transistor NMOS 11 soit conducteur (c'est-à-dire jusqu'à l'instant Tl ou T 2) Cependant, après que le transistor NMOS 11 a été rendu conducteur, le premier transistor PMOS 22 est rendu non conducteur, se traduisant par une élévation lente du signal de sortie à un niveau logique haut Par conséquent, après que le transistor NMOS 11 est rendu conducteur, le signal de mémoire-tampon de sortie de données Dout tombe lentement à un état logique bas. La Figure 6 représente un autre mode de réalisa- tion d'une mémoire-tampon de sortie de données selon la présente invention Sur la Figure 6, un premier moyen de commande de pente comporte en outre, en comparaison avec le circuit de la Figure 4, un troisième transistor PMOS 24 ayant une électrode de grille reliée à la borne de sortie d'un second inverseur 15 et des électrodes de drain et de source sont connectées respectivement aux électrodes de source et de drain du premier transistor NMOS 17. De plus, un second moyen de commande de pente comporte en outre, en comparaison avec le circuit de la Figure 4, un troisième transistor NMOS 25 ayant une élec- trode de grille reliée à la borne de sortie d'un cinquième inverseur 20 et des électrodes de drain et de source reliées respectivement aux électrodes de source et de drain du premier transistor PMOS 22. Ici, les pentes de transition des signaux de sortie DOP et DON deviennent moins abruptes en provoquant le blocage de la paire du premier transistor NMOS et du troisième PMOS et celle de la paire du premier transistor PMOS et du troisième transistor NMOS plus tôt qu'à l'instant spécifié. Par conséquent, pour la transition descendante du signal de sortie DOP et la transition ascendante du signal de sortie DON, une mémoire- tampon de sortie de données selon la présente invention maintient la même vitesse que dans une mémoire-tampon de sortie de données classique, jusqu'à ce que le transistor PMOS 10 et le transistor NMOS 11 soient rendus conducteurs, mais permet ensuite des variations lentes, de sorte que le bruit est réduit sans affecter la vitesse de fonctionnement. Egalement, si la source de tension est élevée et la température ambiante faible, l'action de retard des premier et second éléments de retard précités s'effec- tue rapidement, de sorte que les pentes de transition des signaux de sortie DOP et DON deviennent moins abruptes que lorsque la source de tension est basse et la tempé- rature ambiante élevée De plus, le nombre d'éléments constituant les premier et second éléments de retard précités ainsi que la constitution des premier et second moyens de commande, peut varier à l'intérieur des limites des concepts techniques concernant la présente invention. R E V E N D I C A T I O N S 1 Mémoire-tampon de sortie de données caractérisée en ce qu'elle comporte: un circuit de commande de données constitué de moyens élévateurs ( 10) sensibles à un premier signal et des moyens abaisseurs ( 11) sensibles à un second signal; et un moyen de commande pour régler la pente dudit premier signal de manière qu'elle soit moins abrupte après avoir atteint le seuil dudit moyen élévateur ( 10) qu'avant d'avoir atteint le seuil dudit moyen élévateur ( 10). 2 Mémoire-tampon de sortie de données selon la revendication 1, caractérisée en ce que ledit moyen de commande comporte: un transistor élévateur ( 3) sensible à un signal de données; un transistor abaisseur ( 4) sensible également audit signal de données; un élément de retard ( 12 A) pour recevoir et retarder ledit signal de données; et un moyen de commande de pente ( 12 B) connecté en série avec ledit transistor abaisseur et sensible au signal de sortie dudit élément de retard et réglant la pente dudit premier signal. 3 Mémoire-tampon de sortie de données selon la revendication 2, caractérisée en ce que ledit élément de retard ( 12 A) comporte, connectés en série,des premier, second et troisième inverseurs ( 14, 15, 16) recevant ledit signal de données. 4 Mémoire-tampon de sortie de données selon la revendication 3, caractérisée en ce que ledit moyen de commande de pente ( 12 B) comporte un premier transistor NMOS ( 17) possédant une électrode de grille recevant le signal de sortie dudit élément de retard ( 12 A), une électrode de drain reliée à l'électrode de source dudit transistor abaisseur ( 4) et une électrode de source reliée au potentiel de la masse; et un second transistor NMOS ( 18) possédant une élec- trode de grille reliée à une source de tension, et une électrode de drain et une électrode de source respective- ment connectées à l'électrode de drain et à l'électrode de source dudit premier transistor NMOS ( 17). Mémoire-tampon de sortie de données selon la revendication 4, caractérisée en ce que ledit moyen de commande de pente ( 12 B) comporte en outre un transistor PMOS ( 24) ayant une électrode de grille recevant ledit signal de sortie dudit second inverseur ( 15), une élec- trode de drain et une électrode de source respectivement connectées à l'électrode de source et à l'électrode de drain dudit premier transistor NMOS ( 17). 6 Mémoire-tampon de sortie de données, caractérisée en ce qu'elle comporte: un circuit de commande de données constitué de moyens élévateurs ( 10) sensibles à un premier signal et des moyens abaisseurs ( 11) sensibles à un second signal; et des moyens de commande pour régler la pente dudit second signal pour qu'elle soit moins abrupte après avoir atteint le seuil desdits moyens abaisseurs ( 11) qu'avant d'avoir atteint le seuil desdits moyens abaisseurs ( 11). 7 Mémoire-tampon de sortie de données selon la re- vendication 6, caractérisée en ce que lesdits moyens de commande comportent: un transistor élévateur ( 7) sensible à un signal de données; un transistor abaisseur ( 8) sensible également audit signal de données; un élément de retard ( 13 A) pour recevoir et retarder ledit signal de données; et un moyen de commande de pente ( 13 B) connecté en série avec ledit transistor élévateur et sensible au signal de sortie dudit élément de retard et réglant la pente dudit second signal. 8 Mémoire-tampon de sortie de données selon la revendication 7, caractérisée en ce que ledit élément de retard comporte,connectés en série,des quatrième, cin- quième et sixième inverseurs ( 19, 20, 21) recevant ledit signal de données. 9 Mémoire-tampon de sortie de données selon la revendication 8, caractérisée en ce que ledit moyen de commande de pente ( 13 B) comporte: un premier transistor PMOS ( 22) ayant une élec- trode de grille recevant le signal de sortie dudit élément de retard ( 13 A) et une électrode de source connectée à l'électrode de source dudit transistor élévateur ( 7) et une électrode de source reliée à une source de tension et un second transistor PMOS ( 23) ayant une élec- trode de grille reliée au potentiel de masse et une élec- trode de drain et une électrode de source respectivement connectées à l'électrode de drain et à l'électrode de source dudit premier transistor PMOS ( 22). 10 Mémoire-tampon de sortie de données selon la revendication 9, caractérisée en ce que ledit moyen de commande de pente ( 13 B) comporte en outre un transistor NMOS ( 25) ayant une électrode de grille recevant le signal de sortie dudit second inverseur ( 20), et une électrode de drain ainsi qu'une électrode de source respectivement connectées à l'électrode de source et à 'électrode de drain dudit premier transistor PMOS ( 22). 11 Mémoire-tampon de sortie de données, caractérisée en ce qu'elle comporte: un circuit de commande de données constitué de moyens élévateurs ( 10) sensibles à un premier signal et des moyens abaisseurs ( 11) sensibles à un second signal; des premiers moyens de commande pour régler la pente dudit premier signal pour qu'elle soit moins abrupte après avoir atteint le seuil desdits moyens élé- vateurs qu'avant avoir atteint le seuil desdits moyens élévateurs; et des seconds moyens de commande pour régler la pente dudit second signal pour qu'elle soit moins abrupte après avoir atteint le seuil desdits moyens abaisseurs qu'avant avoir atteint le seuil desdits moyens abaisseurs. 12 Mémoire-tampon de sortie de données selon la revendication 11, caractérisée en ce que lesdits premiers moyens de commande comportent: un premier transistor élévateur ( 3) sensible à un signal de données; un premier transistor abaisseur ( 4) sensible audit signal de données; un premier élément de retard ( 12 A) pour recevoir et retarder ledit signal de données; et des premiers moyens de commande de pente ( 12 B) connectés en série avec ledit premier transistor élévateur et sensibles au signal de sortie dudit premier élément de retard et réglant la pente dudit premier signal. 13 Mémoire-tampon de sortie de données selon la revendication 12, caractérisée en ce que ledit premier élément de retard ( 12 A) comporteconnectés en série,des premier, second et troisième inverseurs ( 14, 15, 16) recevant ledit signal de données. 14 \ Mémoire- tampon de sortie de données selon la revendication 13, caractérisée en ce que lesdits premiers moyens de commande de pente ( 12 B) comportent: un premier transistor NMOS ( 17) ayant une élec- trode de grille recevant le signal de sortie dudit élément de retard ( 12 A) et une électrode de drain reliée à l'élec- trode de source dudit premier transistor abaisseur ( 4) et une électrode de source reliée au potentiel de masse et un second transistor NMOS ( 18) ayant une élec- trode de grille à laquelle est appliquée une source de tension et une électrode de drain ainsi qu'une électrode de source respectivement connectées à l'électrode drain et à l'électrode de source dudit premier transistor NMOS ( 17). Mémoire-tampon de sortie de données selon la revendication 14, caractérisée en ce que lesdits premiers moyens de commande de pente ( 12 B) comportent en outre un premier transistor PMOS ( 24) ayant une électrode de grille recevant le signal de sortie dudit second inver- seur ( 15) et une électrode de source ainsi qu'une élec- trode de drain respectivement connectées à l'électrode de drain et à l'électrode de source dudit premier transis- tor NMOS ( 17). 16 Mémoire-tampon de sortie de données selon la revendication 15, caractérisée en ce que lesdits seconds moyens de commande comportent: un second transistor élévateur ( 7) sensible à un signal de données; un second transistor abaisseur ( 8) sensible audit signal de données; un second élément de retard ( 13 A) pour recevoir et retarder l'entrée dudit signal de données; et des seconds moyens de commande de pente ( 13 B) connectés en série avec ledit transistor élévateur ( 7) sensible au signal de sortie dudit second élément de retard ( 13 A) et réglant la pente dudit second signal. 17 Mémoire-tampon de sortie de données selon la revendication 16, caractérisée en ce que ledit second élément de retard ( 13 A) comporte, connectés en série,des quatrième, cinquième et sixième inverseurs ( 19, 20, 21) recevant ledit signal de données. 18 Mémoire-tampon de sortie de données selon la revendication 17, caractérisée en ce que lesdits seconds moyens de commande de pente ( 13 B) comportent: un second transistor PMOS ( 22) ayant une élec- trode de grille recevant le signal de sortie dudit élément de retard ( 13 A) et une électrode de drain connectée à l'électrode de source dudit second transistor élévateur ( 7) et une électrode de source reliée à une source de tension; et un troisième transistor PMOS ( 23) ayant une électrode de grille reliée à un potentiel de masse et une électrode de drain ainsi qu'une électrode de source respectivement connectées à l'électrode de drain et à l'électrode de source dudit second transistor PMOS ( 22). 19 Mémoire-tampon de sortie de données selon la revendication 18, caractérisée en ce que lesdits seconds moyens de commande de pente ( 13 B) comportent en outre un troisième transistor NMOS ( 25) ayant une électrode de grille recevant le signal de sortie dudit cinquième inver- seur ( 20) et une électrode de drain ainsi qu'une élec- trode de source respectivement connectées à l'électrode de source et à l'électrode de drain dudit second transis- tor PMOS ( 22). Mémoire-tampon de sortie de données dans un dispositif à semiconducteurs, caractérisée en ce qu'elle comporte: des moyens formant mémoire-tampon de données pour tamponner des signaux de données; des moyens formant mémoire-tampon de données inversés pour tamponner des signaux de données inversés un circuit de commande de sortie de données ayant un transistor élévateur ( 10) sensible au signal de sortie desdits moyens formant mémoire-tampon de données et un transistor abaisseur ( 1) sensible au signal de sortie desdits moyens formant mémoire-tampon de données inver- sees; un premier moyen de commande pour régler la pente du signal de sortie desdits moyens formant mémoire- tampon de données de manière à être moins abrupte après avoir atteint le seuil dudit transistor élévateur ( 10) qu'avant avoir atteint le seuil dudit transistor élévateur ( 10); et des seconds moyens de commande pour régler la pente du signal de sortie desdits moyens formant mémoire- tampon de données inversées de manière qu'elle soit moins abrupte après avoir atteint le seuil dudit transis- tor abaisseur ( 11) qu'avant avoir atteint le seuil dudit transistor abaisseur ( 11). 21 Mémoire-tampon de sortie de données selon la revendication 20, caractérisée en ce que lesdits moyens formant mémoire-tampon de données comportent un premier moyen logique ( 1, 2) sensible au signal de commande spécifié et pour tamponner ledit signal de données; un premier transistor élévateur ( 3) sensible au signal de sortie dudit premier moyen logique; un premier transistor abaisseur ( 4) sensible au signal de sortie dudit premier moyen logique. 22 Mémoire-tampon de sortie de données selon la revendication 21, dans laquelle lesdits premiers moyens de commande ( 12) comportent: un premier élément de retard ( 12 A) pour recevoir et retarder ledit signal de données; et des premiers moyens de commande de pente ( 12 B) connectés en série avec ledit premier transistor abaisseur ( 4) et sensibles au signal de sortie dudit premier élé- ment de retard ( 12 A) et réglant la pente dudit premier signal. 23 Mémoire-tampon de sortie de données selon la revendication 22, caractérisée en ce que ledit premier élément de retard comporte,connectés en série,des pre- mier, second, et troisième inverseurs ( 14, 15, 16) recevant ledit signal de données. 24 Mémoire-tampon de sortie de données selon la revendication 23, caractérisée en ce que lesdits premiers moyens de commande de pente ( 12 B) comportent: un premier transistor NMOS ( 17) ayant une élec- trode de grille recevant le signal de sortie dudit élément de retard ( 12 A) et une électrode de drain connectée à l'électrode de source dudit premier transistor abaisseur ( 4) et une électrode de source connectée au potentiel de la masse; et un second transistor NMOS ( 18) ayant une élec- trode de grille reliée à une source de tension et une électrode de drain ainsi qu'une électrode de source respectivement connectées à l'électrode de drain et à l'électrode de source dudit premier transistor NMOS ( 17). Mémoire-tampon de sortie de données selon la revendication 24, caractérisée en ce que lesdits premiers moyens de commande de pente ( 12 B) comportent en outre un premier transistor PMOS ( 24) ayant une électrode de grille recevant le signal de sortie dudit second inver- seur ( 15) et une électrode de source ainsi qu'une élec- trode de drain respectivement connectées à l'électrode de drain et à l'électrode de source dudit premier tran- sistor NMOS ( 17). 26 Mémoire-tampon de sortie de données selon la revendication 25, caractérisée en ce que lesdits moyens formant mémoire-tampon de données inversées comportent un second moyen logique ( 6) sensible audit signal de commande spécifié et pour tamponner ledit signal de données inversé; un second transistor élévateur ( 7) sensible au signal de sortie dudit second moyen logique; et un second transistor abaisseur ( 8) sensible au signal de sortie dudit second moyen logique. 27 Mémoire-tampon de sortie de données selon la revendication 26, caractérisée en ce que lesdits seconds moyens de commande ( 13) comportent: un second élément de retard ( 13 A) pour recevoir et retarder l'entrée dudit signal de données; et des seconds moyens de commande de pente ( 13 B) connectés en série avec ledit second transistor élévateur ( 7) sensible au signal de sortie dudit second élément de retard ( 13 A) et réglant la pente dudit second signal. 28 Mémoire-tampon de sortie de données selon la revendication 27, caractérisée en ce que ledit second élément de retard ( 13 A) comporte,connectés en série,des quatrième, cinquième et sixième inverseurs ( 19, 20, 21) recevant ledit signal de données. 29 Mémoire-tampon de sortie de données selon la revendication 28, caractérisée en ce que lesdits seconds moyens de commande de pente ( 13 B) comportent: un second transistor PMOS ( 22) ayant une élec- trode de grille recevant le signal de sortie dudit élé- ment de retard ( 13 A) et une électrode de drain connectée à l'électrode de source dudit second transistor élévateur ( 7) et une électrode de source reliée à une source de tension; et un troisième transistor PMOS ( 23) ayant une électrode de grille reliée à un potentiel de masse et une électrode de drain ainsi qu'une électrode de source respectivement connectées à l'électrode de drain et à l'électrode de source dudit second transistor PMOS ( 22). Mémoire-tampon de sortie de données selon la revendication 29, caractérisée en ce que lesdits seconds moyens de commande de pente ( 13 B) comportent en outre un troisième transistor NMOS ( 25) ayant une électrode de grille recevant le signal de sortie dudit cinquième in- verseur ( 20) et une électrode de drain ainsi qu'une élec- trode de source respectivement connectées à l'électrode de source et à l'électrode de drain dudit second transistor PMOS ( 22).