FR 2679722 A1 19930129 FR 9209173 A 19920724 L'invention concerne une exécution entièrement parallèle d'un processeur à transformée de Walsh rapide ("FWT"), par exemple une structure de circuit sur une puce de silicium, pour l'exécution très rapide d'importantes trans- formées de Walsh rapides par calcul en parallèle de toutes les combinaisons, simultanément. Une transformée de Walsh est une opération mathématique qui convertit un jeu de M = 2 N nombres en un autre jeu de M nombres en les additionnant et/ou soustrayant en jeux prédéterminés de combinaisons Chaque jeu de combinaisons comprend, essentiellement, une sommation de la totalité de M nombres d'origine, mais avec leurs signes choisis en fonction d'un diagramme prédéterminé respectif. M jeux différents de combinaisons peuvent être calculés, lesquels correspondent à M diagrammes de signes prédéterminés qui ont la propriété souhaitable d'être orthogonaux, c'est-à- dire qu'une comparaison d'un diagramme de signe quelconque avec tout autre montre des signes identiques dans exactement la moitié des positions et des signes différents dans l'autre moitié. L'orthogonalité mutuelle des diagrammes de signes rend possible de décomposer le calcul de M combinaisons de M valeurs en un calcul de N x (M/2) sommes et N x (M/2) dif- férences, ce qui constitue une réduction notable du nombre d'additions et de soustractions, lequel passe de M 2 à M x N. Une structure efficace pour exécuter ces combinaisons est décrite plus en détail ci-dessous. La présente invention est particulièrement utile dans des techniques de communications par accès multiple par répartition en code ("CDMA") dans des systèmes de transmis- sions radiotéléphoniques quadrillés tels que le principe de démodulation CDMA renforcée basé sur des soustractions successives de signaux, dans l'ordre de force des signaux, de signaux de CDMA multiples, qui est décrit dans la demande de brevet des Etats-Unis d'Amérique N O 07/628 359, déposée le 17 Décembre 1990 Une forme de réalisation de la présente invention qui traite cent vingt-huit valeurs en série à seize bits est particulièrement utile dans un tel système. Les limites de capacité et d'autres aspects des systèmes de télécommunication CDMA sont décrits par Gilhousen et collaborateurs dans "On the Capacity of a Cellular CDMA System", IEEE Trans on Vehicular Technology, vol 40, pages 303-312 (Mai 1991) Comme indiqué dans la demande précitée, un système CDMA permet à des signaux de communication provenant de plusieurs utilisateurs de se chevaucher à la fois dans le temps et en fréquence En principe, chaque flux de données d'informations à transmettre est imprimé sur un flux de données de débit binaire beaucoup plus élevé, généré par un générateur de code pseudo- aléatoire Le flux de données d'informations et le flux de données de débit binaire élevé sont combinés par multiplication des deux flux binaires entre eux, ce qui est appelé codage, ou étalement du spectre du flux de données d'informations Chaque flux de données d'informations, ou canal, est affecté d'un code unique d'étalement qui, pour de nombreuses raisons, est avantageuse- ment un code de correction d'erreur sur les blocs. Plusieurs signaux d'informations codés sont transmis sur des ondes porteuses radiofréquence et reçus ensemble sous forme de signaux composites par des récepteurs. Chacun des signaux codés recouvre la totalité des autres signaux codés, ainsi que des signaux liés au bruit, à la fois en fréquence et en temps En mettant en corrélation un signal composite reçu avec l'un des codes uniques, on peut isoler et décoder le signal d'informations correspondant en utilisant le présent processeur FWT. L'invention procure, dans une forme de réalisa- tion, un processeur destiné à générer une transformée de Walsh en calculant sensiblement simultanément M combinaisons de M valeurs d'entrée, o M = 2 N et les valeurs d'entrée sont des valeurs binaires de compléments à deux Le processeur comprend N étages connectés électriquement en séquence, dans lequel chaque étage comprend un réseau en treillis de M conducteurs connectés électriquement suivant une confi- guration prédéterminée à un jeu de M/2 blocs additionneurs- soustracteurs, chaque bloc additionneur-soustracteur compor- tant des moyens destinés à calculer une somme et une dif- férence de deux valeurs respectives présentées par son réseau en treillis respectif et présentant la somme et la différence à des conducteurs respectifs du réseau en treillis de l'étage suivant Les valeurs d'entrée sont présentées au réseau en treillis du premier étage, en série, le bit le moins significatif en premier, et, sensiblement en synchronisme avec elles, la transformée de Walsh des valeurs d'entrée est produite en série par les blocs additionneurs-soustracteurs du Nième étage. Selon un aspect de l'invention, les moyens de calcul comprennent un additionneur série et un soustracteur série, et l'additionneur série comprend des moyens destinés à stocker un bit de report déterminé par l'additionneur, et le soustracteur série comprend des moyens destinés à stocker un bit de report déterminé par le soustracteur. Selon un autre aspect de l'invention, les moyens de calcul comprennent un additionneur/soustracteur série combiné comprenant des moyens destinés à stocker un bit de report d'additionneur et des moyens destinés à stocker un bit de report de soustracteur. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: la figure l A illustre une transformée de Walsh rapide à M points; la figure 1 B illustre une transformée de Walsh rapide à huit points; la figure 2 est un schéma simplifié d'un circuit d'un additionneur série qui peut être utilisé dans la réalisation d'une transformée de Walsh rapide; la figure 2 A est un schéma simplifié d'un circuit de soustracteur série qui peut être utilisé dans la réalisa- tion d'une transformée de Walsh rapide; la figure 3 est un schéma simplifié d'un circuit d'un additionneur/soustracteur série combiné; la figure 3 A est un schéma fonctionnel d'un commutateur à deux voies qui peut être utilisé dans l'additionneur/soustracteur série combiné; et la figure 4 illustre un réseau en treillis pour une transformée de Walsh rapide à seize points. Bien que la description suivante soit donnée dans un contexte de systèmes de télécommunications quadrillés mettant en jeu des radiotéléphones portables ou mobiles et/ou des réseaux de télécommunication personnels, il sera évident à l'homme de l'art que la présente invention peut être utilisée dans d'autres applications. Des appareils reposant sur la transformée de Walsh rapide et la transformée de Walsh rapide inverse dans un système quadrillé de télécommunications et des consi- dérations qui s'y rapportent sont décrits dans la demande N' 07/628 359 précitée Le présent processeur pour trans- formée de Walsh rapide (FWT) peut être utilisé avantageuse- ment en tant que le décodeur de blocs décrit dans cette demande Comme décrit plus en détail ci-dessous, un appareil conforme à 1 ' invention traite efficacement M valeurs binaires d'entrée présentées en série, le bit le moins significatif ("LSB") en premier, sur M conducteurs respectifs ou entrées. Comme décrit dans la demande précitée, des procédés supérieurs d'étalement du spectre d'un signal d'information utilisent un codage de correction d'erreur. Lorsqu'un bit d'information unique est expansé d'un rapport d'étalement R en une séquence pseudo-aléatoire de R bits, la largeur de bande est étalée sans gain de codage par correc- tion d'erreur; cette technique peut être appelée "simple étalement" Par ailleurs, l'étalement d'un bloc de P bits d'informations, o P > 1, en une séquence pseudo-aléatoire de P x R bits procure un gain de codage par correction d'erreur dans le même facteur d'étalement. Cette dernière technique est appelée "étalement intelligent", laquelle peut impliquer un codage de blocs orthogonal ou bi-orthogonal du signal d'information à transmettre Dans un codage orthogonal de blocs, P bits à transmettre sont convertis en l'un de M = 2 P mots de codes orthogonaux disponibles à 2 P bits Des jeux de mots de codes orthogonaux peuvent être construits comme décrit dans la demande précitée. Le décodage consiste en une mise en corrélation d'un signal reçu avec tous les éléments du jeu de mots de codes orthogonaux, et l'index du mot de code donnant la corrélation la plus élevée fournit l'information souhaitée. Par exemple, si une corrélation de signaux avec seize mots de codes à 16 bits à numéros d'index O à 15 produit la cor- rélation la plus élevée sur le dixième mot de code, l'infor- mation de signal souhaitée est le mot binaire à quatre bits 1010 (c'està-dire dix en binaire) Un tel code est également appelé un code de bloc orthogonal l 16,4 l et a un rapport d'étalement, R, de 16/4 = 4. Si les mots de codes complémentaires sont également utilisés (c'est-àdire les mots de codes dans lesquels tous les bits sont inversés), un bit d'information supplémentaire peut être transporté par mot de code Ainsi, cinq bits sont transportés par la transmission de l'un de seize mots de codes et de leur seize compléments, pour un total de trente- deux mots de codes Ce type de codage est connu sous le nom de codage bi- orthogonal Pour des rapports d'étalement plus élevés, on peut utiliser un code de bloc bi- orthogonal l 128,8 l, ayant un rapport d'étalement de 16:1 On peut évidemment utiliser des codes de blocs bi-orthogonaux l 256,9 l, l 512, 10 l, l 32768,16 l, En outre, un code d'embrouillage peut être ajouté par addition modulo-deux au code de bloc pour assurer que le codage est différent pour chaque signal Le code d'embrouil- lage peut même changer de façon aléatoire d'un bloc à un autre On appréciera qu'une addition modulo-deux d'un code de brouillage correspond, dans le domaine de Galois, à l'appli- cation d'une rotation d'axe Le code d'embrouillage peut être désembrouillé au récepteur en soumettant le code d'embrouil- lage correct à une addition modulo-deux pour aligner les axes une fois de plus avec les mots de codes. Surtout, un signal composite d'entrée peut être corrélé efficacement et simultanément avec tous les mots de codes de blocs orthogonaux dans un jeu par la transformée de Walsh rapide Dans le cas d'un code l 128,7 l par exemple, cent vingt-huit échantillons de signal composite d'entrée sont transformés en un spectre de Walsh à 128 points, dans lequel chaque point spectral représente la valeur de la corrélation du signal composite avec un mot de code respectif Les valeurs du spectre de Walsh représentent le degré de corré- lation entre le signal composite de 128 points reçu et chacun des cent vingt-huit mots de codes orthogonaux La valeur maximale dans le spectre de Walsh identifie le mot de code approprié, dont l'index transporte sept bits d'information (codage orthogonal) Si le signe peut également être iden- tifié, un total de huit bits est transporté (codage bi- orthogonal) Les valeurs des autres composantes spectrales sont dues au bruit et aux signaux embrouillés différemment présents dans le signal composite. On appréciera que dans des systèmes de télé- communications à accès multiple par répartition en code (CDMA) réels, on ne peut maintenir l'orthogonalité que lorsque l'alignement relatif (temps) entre les diagrammes de signes est strictement maintenu; dans des télécommunications mobiles, telles que des systèmes quadrillés, l'alignement de temps peut être difficile à réaliser, comme décrit dans la demande précitée Lorsque l'orthogonalité de code ne peut pas être garantie, les signaux résultant de bruits ou de para- sites peuvent être générés mais, en comparaison avec les énergies des signaux initialement codés, l'énergie des signaux parasites est habituellement faible. Néanmoins, du fait de l'orthogonalité mutuelle des diagrammes de signes, il est possible de décomposer le calcul de M combinaisons de M valeurs en un calcul de N x (M/2) sommes et N x (M/2) différences, ce qui est une réduction notable de M 2 à M x N additions et soustractions. Une telle décomposition est illustrée pour une transformée de Walsh rapide générale à M points, par un réseau 10 montré sur la figure 1 A On appréciera que la transformée de Walsh rapide FWT possède une structure qui rappelle celle de la transformée de Fourier rapide, et les deux algorithmes sont bien connus. Comme montré sur la figure 1 A, M valeurs d'entrée à SM_i, o M 2 16, sont combinées par paires dans un premier étage comportant un premier réseau en treillis 11-1 et un premier jeu 12-1 de blocs additionneurs-soustracteurs. Chaque bloc additionneur-soustracteur calcule la somme et la différence d'une paire respective de valeurs d'entrée; comme décrit ci-dessous, des paires d'additionneurs série et de soustracteurs série ou d'additionneurs/soustracteurs série combinés peuvent être utilisées pour exécuter ces calculs Le nombre de blocs additionneurs- soustracteurs, ou de paires d'additionneurs et de soustracteurs, utilisé dans le premier étage et chaque étage suivant est de M/2; par exemple, soixante-quatre paires, ou additionneurs/soustracteurs série combinés, sont utilisés dans chaque étage lorsque M = 128. Les M valeurs intermédiaires 1 I à IM_lqui sont produites par le premier étage sont combinées dans un deuxième étage comportant un deuxième réseau en treillis 11-2 et un deuxième jeu 12-2 de blocs additionneurs-soustracteurs, qui sont tous deux avantageusement identiques à ceux du premier étage Les M valeurs intermédiaires 2 IO à 2,M_l qui sont produites par le deuxième étage sont combinées dans un troisième étage comportant un troisième réseau en treillis et un troisième jeu de blocs additionneurs-soustracteurs qui sont avantageusement identiques à ceux des premier et deuxième étages, et ainsi de suite, jusqu'à l'étage final ou Nième étage comportant un Nième réseau en treillis ll-N et un Nième jeu 12-N de blocs additionneurs- soustracteurs Les signaux de sortie du dernier étage de blocs additionneurs- soustracteurs sont les composantes W O à W% 1 du spectre de Walsh Pour cent vingt-huit valeurs d'entrée, un processeur à transformée de Walsh rapide tel qu'illustré aurait sept étages. On appréciera que les valeurs d'entrée, les valeurs intermédiaires et les valeurs de sortie peuvent être identifiées par une convention arbitraire de numérotage, mais que les connexions entre les étages successifs d'opérations de blocs additionneurs-soustracteurs sont essentielles au calcul correct de la transformée FWT Selon une convention appropriée telle que celle illustrée sur la figure l A, des signaux d'entrée qui ont des valeurs d'index séparées par la moitié du nombre total, M, de valeurs d'entrée sont combinés. A titre d'exemple spécifique, la figure 1 B montre un réseau FWT pour M = 8, dans lequel des valeurs d'entrée qui sont espacées de quatre en valeur d'index (c'est-à-dire 50 et 54; si et S; 52 et 56; et 53 et 57) sont combinées dans le premier étage du premier réseau en treillis 11-1 ' et du premier jeu 12-1 ' de blocs additionneurs-soustracteurs. Les résultats des calculs de somme et de dif- férence exécutés par le premier jeu 12-1 de blocs additionneurssoustracteurs, qui peuvent être désignés l I O à TIM-1 (pour un premier "intermédiaire"), sont agencés dans l'ordre suivant pour être appliqués en entrée au deuxième étage de blocs additionneurs-soustracteurs: l IO = S + S/2 0 M/2 I 1 = SO SM/2 il-S + S 1 12 = 51 + 51 +M/2 1 13 = 51 S+/2 1 I -s + s 1 14 = 52 + 52 +M/2 etc. En utilisant cette convention, la sélection par le deuxième réseau en treillis de paires de premières valeurs intermédiaires à combiner par le deuxième étage en deuxièmes valeurs intermédiaires est effectuée selon exactement la même règle, c'est-à-dire que des premières paires intermédiaires, séparées, en valeur d'index, par M/2 sont introduites dans les circuits de somme/différence, ou blocs additionneurs- soustracteurs du deuxième étage Ainsi, le réseau montré sur la figure l B, 1 10 à 1 14 sont combinés par un deuxième jeu 12-2 'de blocs additionneurs-soustracteurs en 2 10 et 2 11; l I et 1 15 sont combinés en 2 12 et 2 I 3; 1 12 et 1 16 sont combinés en 2 14 et 2 15; et 1 13 et 1 17 sont combinés en 2 16 et 2 17 La même règle est utilisée pour le troisième étage et tous les étages suivants; dans l'exemple de réseau illustré sur la figure l B, le troisième étage comprend un troisième réseau en treillis 11-3 ' et un troisième jeu 12-3 ' de blocs addition- neurs-soustracteurs et il produit les valeurs de sortie W O à W 7. Conformément à un aspect de la présente inven- tion, des paires de circuits additionneurs en série et de circuits soustracteurs en série sont prévues dans les blocs additionneurssoustracteurs pour calculer les sommes et différences nécessaires, et ces circuits travaillent sur des valeurs binaires de compléments à deux présentées en série, le bit le moins significatif en premier La figure 2 montre un additionneur série convenable 120 comportant plusieurs portes NON-ET classiques 122-128, inverseurs 130-136 et commutateurs qui acceptent simultanément deux bits présentés sur chacune de deux entrées en série A, B, et un bit de report présenté sur une entrée de report C Comme indiqué sur la figure 2, le signal d'entrée B agit à la manière d'un signal de commande pour un commutateur SW-1 et le signal d'entrée C agit en tant que signal de commande pour un commutateur SW-2 Lorsque l'un ou l'autre des signaux de commande est actif (c'est-à-dire à un niveaut logique HAUT ou "I 1 l), le commutateur respectif, qui peut avantageusement être matérialisé par un transistor à effet de champ ("FET"), est placé dans la position " 1 " indiquée sur la figure On appréciera que l'additionneur 120 délivre avantageusement en sortie la somme à un bit des valeurs d'entrée A, B et C sur la sortie D et un nouveau bit de report sur la sortie E de report, pratiquement sans retard. Le nouveau bit de report présenté sur la sortie E de report est conduit par l'intermédiaire d'un commutateur SW-3, qui peut être un transistor FET déclenché entre chaque mot (qui peut être d'une longueur de seize bits comme décrit précédemment) pour une initialisation du bit de report, et il est stocké temporairement dans un élément de mémoire qui peut comprendre avantageusement un réseau logique dynamique M ayant une paire d'inverseurs 134, 136 et un trio de commu- tateurs SW-4, SW-5 et SW-6, qui peuvent également être des transistors FET et qui sont commandés par un signal d'horloge numérique convenable présenté à une entrée HORLOGE et synchronisé sur les bits présentés aux entrées A, B On comprendra que l'élément de mémoire de report peut également être matérialisé par d'autres dispositifs, tels qu'une bascule, un monostable ou une autre cellule de mémoire convenable Pour des signaux assez rapides, c'est-à-dire d'une durée inférieure à quelques dizaines de nanosecondes, le réseau M de mémoire est avantageusement réalisé en logique dynamique, laquelle utilise les retards de propagation il provenant d'une capacité propre d'une structure de silicium, pour sauvegarder une zone de circuit Le fonctionnement de l'additionneur série 120 a lieu de la manière suivante. Pour initialiser le contenu du réseau M de mémoire de report, les commutateurs SW-3 à SW-5 sont basculés par les signaux de commande REPORT S/R et HORLOGE vers les positions opposées à celles montrées sur la figure 2 juste avant la présentation des bits les moins significatifs, valides, sur les entrées A, B Pour un système dans lequel des bits d'entrée sont présentés à une fréquence de 13 mégahertz ( 13 M Hz), les commutateurs SW-3 à SW-5 (il n'est pas nécessaire que le commutateur SW-6 soit actionné à cet instant) peuvent être actionnés en environ 25 nanosecondes (c'est-à-dire un tiers d'une période de bit) avant les bits les moins significatifs (LSB) valides Lorsque les bits LSB valides sont présentés aux entrées A, B, les commutateurs SW-3 à SW- 5 reviennent dans les positions montrées sur la figure 2 Par conséquent, la valeur d'initialisation sur l'entrée F est chargée dans le réseau de mémoire de report M et présentée à l'entrée de report C en même temps que les bits LSB valides sont présentés sur les entrées A, B. Après avoir attendu la formation d'une somme valide et de bits de report valides sur les sorties D, E, pendant une période convenable, par exemple environ cinquante nanosecondes ou deux tiers d'une période de bit, les commu- tateurs SW-4 à SW-6 sont actionnés par le signal HORLOGE vers les positions opposées à celles montrées sur la figure 2 pour charger le nouveau bit de report dans le réseau de mémoire de report M Ces commutateurs sont ensuite ramenés dans les positions montrées pendant que les bits les moins signi- ficatifs suivants sont présentés sur les entrées A, B afin de présenter le nouveau bit de report sur l'entrée de report C. Cette séquence d'opérations se poursuit jusqu'à la formation de la somme valide et des valeurs de sortie de report à partir des bits les plus significatifs présentés sur les entrées A, B Dans le dernier tiers environ de cette période de bit, les signaux REPORT S/R et HORLOGE actionnent les commutateurs SW-3 à SW-5 pour initialiser la valeur de report comme décrit précédemment, rejetant ainsi le bit de report formé par la somme des bits les plus significatifs L'addi- tionneur est alors prêt pour la présentation des mots d'entrée suivants. On notera que les commutateurs SW-3 à SW-6 peuvent être actionnés à des temps légèrement différents comme demandé pour assurer un fonctionnement approprié du circuit, tout en étant attaqués par un générateur commun de signaux de temps Ces retards relatifs peuvent être aisément établis par l'utilisation de trajets dissipatifs en silicium polycristallin pour connecter les signaux de commande ou différents niveaux de seuil d'activation pour les commu- tateurs. Le contenu de la mémoire de report est norma- lement initialisé à " O " au commencement d'une séquence d'additions en série mais, selon un autre aspect de l'inven- tion, le bit de report peut être initialisé à " 1 " pour simplifier la réalisation d'un soustracteur série comme décrit ci-dessous. On appréciera que le soustracteur série destiné à calculer A-B peut être formé aisément par l'utilisation d'un additionneur série tel que celui montré sur la figure 2 et de moyens convenables pour rendre négatives les valeurs présentées à l'entrée B Ainsi, l'additionneur série calcule A+(-B) Cependant, le fait de rendre négative une valeur de complément à deux implique de prendre le complément du diagramme binaire, par exemple en le faisant passer à travers un inverseur, puis d'ajouter un, ce qui exige un autre additionneur série Dans certaines applications, l'accrois- sement de complexité associé à la présence d'un moyen destiné à rendre négative une valeur peut être hautement dés- avantageux. Selon un autre aspect de l'invention, plutôt que de rendre négative la valeur d'entrée B, il est prévu un soustracteur série 138 montré sur la figure 2 A dans lequel un inverseur 140 applique simplement le complément à la valeur d'entrée B (avec, pour résultat, que A + B est égal à un moins la valeur souhaitée A B) et le résultat est présenté à un additionneur série 120 dans lequel le bit de report est initialisé à UN plutôt qu'à ZERO (compensation du déficit) au moyen de la valeur d'entrée REPORT S/R et de l'entrée d'initialisation F. En outre, la similarité d'architecture entre les circuits additionneur et soustracteur permet leur combinaison avantageuse lorsque tous deux doivent fonctionner sur les mêmes valeurs d'entrée Une telle combinaison avantageuse est un réseau additionneur/soustracteur série combiné 160, qui est montré sur la figure 3 et qui bénéficie des avantages notables d'une étendue et d'une complexité de circuit réduites. De même que dans l'additionneur série montré sur la figure 2, l'additionneur/soustracteur série combiné 160 comprend plusieurs portes NON-ET classiques 162-176, inver- seurs 178-190 et commutateurs et il accepte simultanément deux bits présentés sur chacune des deux entrées en série A', B' et des bits de report pour les parties à additionneur et soustracteur du réseau 160, présentés sur des entrées de report CA' et CS', respectivement Comme indiqué sur la figure 3, l'entrée A' et son complément, A', produits par l'inverseur 178, agissent à la manière de signaux de commande pour un commutateur SW-1 ' qui connecte soit la valeur B', soit son complément, BI, formé par l'inverseur 180, à un conducteur Gl Lorsque A' est active (c'est-à-dire un niveau logique HAUT ou " 1 "), le commutateur SW-1 ' est basculé dans la position " 1 " indiquée, ce qui connecte B' au conducteur G'; lorsque A' est dans l'état HAUT, le commutateur SW-1 ' est basculé dans la position " O ", ce qui connecte B' au conducteur G' Par conséquent, la somme à un bit de A' et B' est présentée sur le conducteur G'; la somme ou son complé- ment formé par l'inverseur 182 est appliqué sur une borne de sortie DA' de l'additionneur conformément à l'état d'un commutateur à deux voies, de commande double, SW-2 ' et sur une borne de sortie de soustracteur DS' conformément à l'état d'un commutateur à deux voies, à commande double, SW-3 ', comme décrit plus en détail ci-dessous. Les commutateurs SW-1 ', SW-2 ' et SW-3 ' sont commandés par des signaux de commande doubles et se connec- tent dans l'une de deux directions; par exemple, le commutateur SW-1 ' se connecte dans une direction, par exemple sur la position " 1 ", lorsque A' = 1 et A' = 0, et dans l'autre direction, par exemple sur la position " O ", lorsque A' = o et A' = 1 Ces commutateurs peuvent être fabriqués avantageusement dans du silicium par des configurations de quatre transistors comme montré sur la figure 3 A Les transistors 1- 4, qui peuvent être des transistors à effet de champ FET, sont montés en deux paires connectées en parallèle de types opposés (c'est-à-dire des transistors FET 1, 3 du type P et des transistors FET 2, 4 de type N) qui sont connectées en parallèle et commandées, sur leurs grilles, par les signaux A' et A', respectivement En fonctionnement, A' = O rend conducteur le transistor FET 1 de type P et bloque le transistor FET 4 de type N, et A' = 1 rend conduc- teur le transistor FET 2 de type N et bloque le transistor FET 3 de type P Par conséquent, les transistors FET 1, 2 établissent un trajet à basse impédance entre les bornes X et Z et un trajet à haute impédance entre les bornes Y et Z. Lorsque A' = 1 et A' = 0, les transistors FET 3 et 4 conduisent et les transistors FET 1, 2 se bloquent, établis- sant un trajet à basse impédance entre les bornes Y et Z et un trajet àhaute impédance entre les bornes X et Z. Le montage ci-dessus assure un fonctionnement positif des commutateurs: si un seul type de transistor était utilisé, le changement d'état du commutateur, par exemple la mise en conduction d'un transistor, dépendrait des niveaux de tension du signal de commande et du signal commuté On appréciera également que d'autres composants pourraient être utilisés pour obtenir le comportement global de commutation sensiblement similaire à celui du montage montré De plus, la configuration montrée sur la figure 3 A peut être aisément utilisée, si cela est souhaité, pour tous les commutateurs du processeur. Les états des commutateurs SW-2 V, SW-3 ' sont déterminés par un réseau de report compenant les portes NON- ET 162-176, les inverseurs 184-190 et quatre commutateurs SW-4 ' à SW-7 ' qui sont commandés par un signal d'horloge numérique convenable présenté sur une entrée BIT HORLOGE de la manière décrite ci-dessus en association avec l'addition- neur série 120 On appréciera que les inverseurs 184, 186 agissent à la manière d'une bascule pour la valeur de report d'additionneur de même que le réseau M dans l'additionneur série 120 décrit ci-dessus, et que les inverseurs 188, 190 agissent à la manière d'une bascule pour la valeur de report de soustracteur d'une manière similaire. Similairement, les commutateurs SW-4 ' à SW-7 ' fonctionnent d'une façon sensiblement similaire à celle décrite ci-dessus en association avec les commutateurs SW-4 à SW-6 dans l'additionneur série 120, bien que, dans le réseau 160, il n'y ait aucune contrepartie du commutateur SW- 3 Pour initialiser le contenu des bascules de report, un état logique BAS est présenté à l'entrée MOT HORLOGE, et les commutateurs SW-4 ' à SW- 7 ' sont basculés par le signal de commande BIT HORLOGE vers les positions opposées à celles montrées sur la figure 3 juste avant la présentation des bits les moins significatifs valides sur les entrées A', B'. Lorsque les bits LSB sont présentés sur les entrées A', B', l'entrée MOT HORLOGE passe dans l'état HAUT (et reste dans l'état HAUT pendant la présentation des mots d'entrée) et les commutateurs SW-4 ' à SW-7 ' reviennent dans les positions montrées sur la figure 3 Par conséquent, l'entrée MOT HORLOGE a la priorité sur les valeurs de report produites par les portes 162-168 et 170-176, initialisant la valeur de report de l'additionneur et la valeur de report du soustrac- teur à zéro et à un, respectivement, et présentant ces valeurs aux entrées de report CA', CS' en même temps que les bits LSB valides sont présentés sur les entrées A', B'. Après avoir attendu un temps approprié pour la formation de bits valides de somme, de différence et de report sur les sorties DA', DS', EA' et ES', les commutateurs SW-4 ' à SW-7 ' sont actionnés par le signal BIT HORLOGE vers les positions opposées à celles montrées sur la figure 3 afin de charger les nouveaux bits de report dans les réseaux de mémoire de report Ces commutateurs sont ensuite ramenés dans les positions montrées pendant que les bits les moins significatifs suivants sont présentés sur les entrées A', B', afin de présenter les nouveaux bits de report sur les entrées de report CA', CS' Cette séquence d'opérations se poursuit jusqu'à la formation de signaux de sortie de somme valide et de report à partir des bits les plus significatifs présentés sur les entrées A', B' Sensiblement dans le dernier tiers de cette période de bit, les signaux MOT HORLOGE et BIT HORLOGE actionnent les commutateurs SW-4 ' à SW-7 ' pour initialiser la valeur de report comme décrit précédemment, rejetant ainsi les bits de report formés par la somme et la différence des bits les plus significatifs L'additionneur/soustracteur combiné est alors prêt à la présentation des mots d'entrée suivants on appréciera aussi que les commutateurs SW-4 ' à SW-7 ' peuvent être actionnés à des instants légèrement différents, comme décrit précédemment. En utilisant la structure illustrée sur la figure 3, la somme d'un bit de A', B' et CA' est produite à la borne de sortie DA', et la somme d'un bit de A', B' et CS' est produite à la borne de sortie DS', avec une étendue minimale de circuit et pratiquement aucun retard On appréciera que l'absence de retard évite la nécessité d'une mémoire entre les étages du processeur FWT. Hormis les paires de circuits addition- neurs/soustracteurs ou les additionneurs/soustracteurs combinés dans les jeux de blocs additionneurs/soustracteurs, des circuits exécutant la transformée de Walsh rapide peuvent utiliser des réseaux de câblage en treillis entre les jeux de blocs additionneurs/soustracteurs pour réaliser la sélection des paires correctes de valeurs Suivant la convention d'indexage choisie pour les valeurs d'entrée, le processeur FWT exige des réseaux en treillis correspondants, mais tous ces réseaux sont d'une complexité équivalente Un processeur FWT utilisant la convention illustrée sur les figures l A et 1 B peut cependant utiliser des réseaux en treillis 11-1, 11-2, etc, qui sont identiques dans chaque état, ce qui facilite notablement la fabrication des processeurs FWT sur un circuit intégré par un processus graphique classique de copie en répétition. Pour une faible consommation d'énergie et pour d'autres raisons, le processeur FWT est avantageusement fabriqué selon la technologie connue sous le nom de CMOS (structure complémentaire métal-oxyde-silicium); en parti- culier, une version de la technologie CMOS produisant au moins deux couches métalliques ou conductrices d'inter- connexion peut être préférable Cependant, il est bien entendu que le processeur FWT peut également être construit par d'autres processus de production de semiconducteurs appropriés à la réalisation d'une logique numérique Etant donné que ces technologies sont bien connues, elles ne seront pas décrites en détail ici. Dans une structure CMOS, les deux couches métalliques ou conductrices peuvent être avantageusement en superposition avec une couche intermédiaire de matière35 isolante, telle que du dioxyde de silicium ou un polyamide, pour former les réseaux en treillis qui connectent les jeux de blocs additionneurs/soustracteurs La figure 4 montre un exemple d'un premier réseau en treillis 11-1 " pour un réseau FWT 10 " à 16 points Les valeurs d'entrée 50 à 515, qui sont présentées sur le côté gauche de la figure 4, sont réordon- nées ou sélectionnées par la configuration des conducteurs pour une présentation au premier jeu de blocs additionneurs/soustracteurs 12-1 " comme décrit ci- dessus Le réseau en treillis représenté pourrait être reproduit efficacement et utilisé pour les trois autres réseaux en treillis du processeur FWT 10 ". Dans l'exemple représenté, les conducteurs pour les valeurs d'entrée 50 à 57 peuvent être placés dans une couche et les conducteurs pour les valeurs d'entrée 58 à 515 peuvent être placés dans la seconde couche On appréciera cependant que la géométrie des conducteurs ne doit pas nécessairement être linéaire comme illustré, pourvu que la remise en ordre souhaitée des valeurs d'entrée soit maintenue et que la considération principale dans le positionnement des conducteurs dans les couches est d'éviter la formation de ponts Comme décrit précédemment, un nombre utile de points pour un système CDMA peut être de cent vingt-huit, mais un tel nombre ne peut pas être montré clairement sur un schéma. Il est bien entendu que l'addition de deux mots à bit L peut produire un mot à bit (L + 1); par conséquent, des étapes destinées à éviter un débordement sont souhai- tables Par exemple, un certain espace en tête sur la longueur du mot d'entrée d'origine pourrait être autorisé, c'est-à-dire que la longueur du mot d'entrée pourrait être supérieure à la valeur d'entrée maximale Une autre étape qui pourrait être effectuée consiste à ignorer parfois un bit LSB des calculs. Des circuits additionneurs, soustracteurs et additionneurs/soustracteurs préférés, tels que ceux montrés sur les figures 2, 2 A et 3, produisent leurs bits de sortie pratiquement immédiatement, une caractéristique qui est exploitée conformément à l'invention de la manière suivante. Comme on le voit sur la figure l A, par exemple, les valeurs de sortie provenant du premier jeu 12-1 de blocs additionneurs/soustracteurs sont combinées dans le deuxième jeu 12-2 de blocs additionneurs/soustracteurs qui, comme décrit précédemment, peut être un jeu identique de circuits en série nécessitant que les valeurs d'entrée soient pré- sentées le bit le moins significatif en premier Etant donné que les bits LSB demandés pour les blocs addition- neurs/soustracteurs du deuxième étage sortent sans delai du premier étage, aucun registre intermédiaire ou autre élément de mémorisation intermédiaire n'est nécessaire entre les étages. De plus, les signaux de sortie transformés Wo-Wmi sortent en série des blocs addition- neurs/soustracteurs de l'étage final en cadence avec les valeurs d'entrée présentées en série, c'est-à-dire en synchronisme et pratiquement sans retard autre que celui résultant des retards de propagation logiques dans les éléments de circuit Par conséquent, une transformée de Walsh rapide complète est effectuée dans le temps demandé pour introduire en série les valeurs d'entrée dans le processeur FWT et pour recevoir les valeurs de sortie du processeur FWT. Dans le cas d'une longueur de mot de 16 bits et d'une cadence d'horloge en série de 16 M Hz, une transformée complète est réalisée pratiquement en une microseconde. Dans une forme de réalisation de la présente invention qui est utile dans le système de télécommunication CDMA décrit dans la demande précitée, cent vingt-huit valeurs d'entrée SO à 5127 à transformer sont introduites dans le premier réseau en treillis du premier étage sous forme de mots de 16 bits en série, le bit le moins significatif en premier Les mots de 16 bits sont présentés dans un format à 8 bits de compléments à deux (ou au plus de 9 bits), les positions les moins significatives étant occupées et toutes les positions les plus significatives non utilisées indiquant le bit de signe (c'est-à-dire que la valeur décimale -3 est représentée par 1111111111111101 plutôt que par O 000000011111101 Comme décrit précédemment, cette struc- turation évite un dépassement de capacité positif ou négatif dans les sept étages (car 128 = 27) du processeur FWT. Le premier réseau en treillis remet en ordre les valeurs d'entrée et les connecte au premier jeu de blocs additionneurs/soustracteurs pour les calculs de somme et de différence du premier étage Comme décrit précédemment, les jeux de blocs additionneurs-soustracteurs peuvent comprendre soixante-quatre additionneurs série et soixante-quatre soustracteurs série comme montré sur les figures 2 et 2 A, ou bien soixante-quatre additionneurs/soustracteurs série combinés comme montré sur la figure 3 Les cent vingt-huit sommes et différences résultantes émergent du premier jeu de blocs additionneurs/soustracteurs sous la forme des premiers mots -I à l à 16 bits en série, intermédiaires, et elles O 127 sont connectées au deuxième réseau en treillis du deuxième étage qui est une forme identique à celle du premier réseau en treillis. Les signaux de sortie remis en ordre du deuxième réseau en treillis sont appliqués aux entrées du deuxième jeu de blocs additionneurssoustracteurs, dont la forme est identique à celle du premier jeu, pour les calculs de somme et de différence du deuxième étage Les cent vingthuit sommes et différences résultantes émergent sous la forme des deuxièmes mots intermédiaires 2 I à 2 I à 16 bits, en O 127 série, et elles sont connectées au troisième réseau en série du troisième étage dont la forme est identique à celles des premier et deuxième réseaux en série, et ainsi de suite pour un total de sept étages afin d'achever la transformée qui est délivrée en sortie sous la forme de composantes spectrales W O à W 127. Il va de soi que de nombreuses modifications peuvent être apportées au processeur décrit et représenté sans sortir du cadre de l'invention. REVENDICATIONS 1 Processeur destiné à générer une transformée de Walsh en calculant à peu près simultanément M combinaisons de M valeurs d'entrée, o M = 2 N, N est un entier positif et les valeurs d'entrée sont des valeurs binaires de compléments à deux, caractérisé en ce qu'il comporte N étages connectés électriquement en séquence, chaque étage comportant un réseau en treillis ( 11) de M conducteurs connectés électriquement suivant un diagramme prédéterminé en un jeu de M/2 blocs additionneurs-soustracteurs ( 12), chaque bloc additionneur- soustracteur comportant des moyens destinés à calculer une somme et une différence de deux valeurs respectives pré- sentées par chaque réseau en treillis respectif de blocs additionneurssoustracteurs et présentant la somme et la différence à des conducteurs respectifs du réseau en treillis de l'étage suivant, les valeurs d'entrée étant présentées à un réseau en treillis d'un premier étage, en série, et le bit le moins significatif en premier, et, sensiblement en synchronisme avec ceci, la transformée de Walsh des valeurs d'entrée étant produite en série par les blocs additionneurs- soustracteurs d'un Nième étage. 2 Processeur selon la revendication 1, carac- térisé en ce que chaque réseau en treillis comporte M conduc- teurs disposés en superposition suivant une configuration dans au moins deux couches conductrices disposées sur un substrat semiconducteur, les couches conductrices étant séparées par une couche isolante. 3 Processeur selon la revendication 2, carac- térisé en ce que les configurations d'au moins deux des réseaux en treillis sont sensiblement identiques. 4 Processeur selon la revendication 1, carac- térisé en ce que les moyens de calcul comprennent un addi- tionneur série ( 120) et un soustracteur série ( 138), et l'additionneur série comprend des moyens destinés à mémoriser un bit de report déterminé par l'additionneur, et le sous- tracteur série comporte des moyens destinés à mémoriser un bit de report déterminé par le soustracteur. Processeur selon la revendication 4, carac- térisé en ce que chacun des moyens de mémorisation de bit de report comprend un réseau logique dynamique (M) comportant un premier commutateur (SW-4) destiné à connecter sélectivement le bit de report déterminé à un premier inverseur ( 136), un second inverseur ( 134) connecté en série et sélectivement au premier inverseur par un deuxième commutateur (SW-5), et un troisième commutateur (SW-6) destiné à connecter sélec- tivement le second inverseur à une entrée de report (C) de l'additionneur série ou du soustracteur série respectif des moyens de mémorisation de bit de report, les commutateurs étant actionnés sensiblement en synchronisme avec la présen- tation de bits audit additionneur série ou soustracteur série respectif. 6 Processeur selon la revendication 4, carac- térisé en ce que chacun des additionneur série et soustrac- teur série comprend des moyens (SW-3 à SW-5) destinés à initialiser les bits de report respectifs à des valeurs prédéterminées. 7 Processeur selon la revendication 6, carac- térisé en ce que le soustracteur série comprend un second additionneur série et un moyen ( 140) destiné à inverser l'une, prédéterminée, de deux valeurs respectives présentées par le réseau en treillis respectif du soustracteur. 8 Processeur selon la revendication 1, carac- térisé en ce que les moyens de calcul comprennent un additionneur/soustracteur série combiné ( 160) comprenant des moyens destinés à mémoriser un bit de report d'additionneur et des moyens destinés à mémoriser un bit de report de soustracteur. 9 Processeur selon la revendication 8, carac- térisé en ce que chacun des moyens de mémorisation de bit de report comprend un réseau logique dynamique (M) comportant un premier commutateur (SW-4 ', SW-5 ') destiné à connecter sélectivement le bit de report respectif à un premier inverseur ( 184, 188), un second inverseur ( 186, 190) connecté en série au premier inverseur, et un second commutateur (SW- 6 ', SW-7 ') destiné à connecter sélectivement le second inverseur à une entrée de report respective (A', CS'), les commutateurs étant actionnés sensiblement en synchronisme avec la présentation de bits à l'additionneur-soustracteur série combiné respectif des moyens de mémorisation de bits de report. Processeur selon la revendication 8, carac- térisé en ce que l'additionneur-soustracteur série combiné comprend des moyens (SW-3 ' à SW-5 ') destinés à initialiser le bit de report d'additionneur à une première valeur prédéter- minée et des moyens (SW-3 ' à SW-5 ') destinés à initialiser le bit de report de soustracteur à une seconde valeur prédéter- minée.