FR 2678451 A1 19921231 FR 9207791 A 19920625 DOMAINE DE L'INVENTION La présente invention concerne généralement un procédé de construction d'un circuit intégré qui fonctionne normalement sous une tension inférieure à 5 volts mais qui doit dans certaines circonstances servir d'interface entre des dispositifs fonctionnant sous une tension d'alimentation de 5 volts L'invention concerne aussi généralement un circuit d'attaque de sortie à puits flottant qui peut fonctionner avec des dispositifs utilisant une tension d'alimentation de 5 volts Plus particulièrement, cette invention concerne un étage de sortie bidirectionnel d'un CMOS qui est piloté sous 3,3 volts lorsqu'il est actif mais qui peut supporter une tension pouvant atteindre 5,0 volts lorsqu'il est hors- circuit. ARRIERE-PLAN DE L'INVENTION A mesure que les semi-conducteurs à oxyde métallique complémentaires (CMOS) deviennent de plus en plus petits, les tensions d'alimentation sont réduites de façon correspondante afin de réduire les effets nuisibles des tensions différentielles aux bornes de dispositifs de dimensions de plus en plus petites Cependant, cette réduction depuis une tension nominale de 5 volts jusqu'à une tension nominale de 3,3 volts n'a pas été adoptée simultanément par tous les fabricants De plus, cette réduction n'a pas été appliquée à tous les dispositifs avec lesquels d'autres dispositifs semi-conducteurs doivent être mis en communication Ainsi, une puce à circuit à grande intégration conçue pour fonctionner sous 3,3 volts pourrait servir d'interface à une autre puce fonctionnant sous volts. Une interface correcte exige des techniques de circuits ou de dispositifs spéciaux pour éviter les contraintes qui pourraient s'exercer sur des composants prévus pour fonctionner sous 3,3 volts Une solution alternative entraînerait des coûts supplémentaires résultant d'étapes de fabrication additionnelles nécessaires pour fabriquer des dispositifs aptes à supporter des tensions supérieures sur les circuits d'entrée/sortie du circuit intégré. La Figure 1 représente un circuit d'attaque de sortie CMOS typique Un tel circuit d'attaque de sortie est constitué par deux transistors, un transistor de rappel à la source Qi et un transistor de rappel à la masse Q 2 Les transistors Qi et Q 2 sont pilotés par des circuits de pré-attaque qui reçoivent des données et qui valident des signaux Les circuits de pré-attaque sont pour la plupart des étages de cadrage prévus pour cadrer des largeurs de dispositifs à puce (de l'ordre de quelques dizaines de microns) jusqu'à des largeurs de dispositifs dépassant celle d'une puce (de l'ordre d'un millier de microns) Les circuits de pré-attaque comportent en outre la logique destinée à recevoir un signal de validation qui entraîne l'accroissement de Ve donc le blocage de Qi et la baisse de Vn donc le blocage de Q 2 Dans leurs utilisations telles que décrites, VP peut être désigné comme une entrée logique positive et Vn peut être désigné comme une entrée logique négative. Les transistors Qi et Q 2 sont des transistors importants qui fournissent les courants associés à la dilatation de la largeur de puce Lorsque Qi et Qz sont l'un et l'autre hors-service, la tension de sortie VO peut varier librement entre O (zéro) volt et 3,3 volts, avec VP = 3,3 V et Vn = 0,0 V Cependant, si le circuit d'attaque de sortie est couplé à un circuit qui fonctionne sous une logique I de cinq volts, VO peut avoir tendance à dépasser 3,3 volts Ceci pose trois problèmes (énumérés sans ordre particulier) Tout d'abord, le transistor Qi devient passant puisque I V O VP I 2 I Vt P I (tension de seuil d'un dispositif PMOS) Ensuite, la diode parasite entre le drain de Qi et le puits est polarisée en sens direct Enfin, les tensions aux bornes de Q 2 sont à la fois VO Vn > 3,3 V et Vo Vt d 2 3,3 V. Le dernier de ces problèmes (concernant les tensions aux bornes de Q 2) peut être couramment résolu en ajoutant un transistor cascode Q 3 comme représenté sur la Figure 2. En dimensionnant correctement Q 3 et Q 2 la tension Vc peut être commandée de telle sorte qu'aucun des transistors Q 3 ou Q 2 ne soit soumis à une tension excessive Cependant, os l'adjonction de Q 3 ne contribue en aucune façon à résoudre les deux premiers problèmes. Il subsiste donc la nécessité de prévoir un étage de circuit d'attaque de sortie pour un CMOS qui peut fonctionner normalement sous une tension d'alimentation de 3,3 volts tout en communicant avec des dispositifs de circuits qui fonctionnent sous une tension d'alimentation de 5 volts. RESUME DE L'INVENTION L'invention dans sa forme la plus large consiste donc en un circuit d'attaque de sortie à puits flottant comportant: un transistor de rappel à la source comprenant une grille et un puits et ayant un circuit de source-drain connectant une première borne d'alimentation à un noeud de sortie, ladite grille étant connectée à une première tension de pilotage en push-pull par l'intermédiaire d'un circuit de grille, ledit puits étant connecté à ladite première borne d'alimentation par un circuit de puits; un transistor de rappel à la masse comprenant une grille ayant un circuit de source-drain connectant une deuxième borne d'alimentation à un noeud intérieur, ladite grille étant connectée à une deuxième tension de pilotage en push- pull; un transistor cascode comprenant une grille et ayant un circuit de source-drain connectant ledit noeud de sortie audit noeud intérieur; ladite grille étant connectée à ladite première borne d'alimentation; ledit circuit de grille comprenant une entrée connectée pour recevoir la tension sur ledit noeud de sortie qui agit pour permettre à la tension sur ladite grille dudit transistor de rappel à la source de suivre la tension sur ledit noeud de sortie si la tension sur ledit noeud de sortie dépasse la tension existant sur ladite première borne d'alimentation; ledit circuit de puits comprenant une entrée connectée pour recevoir la tension sur ledit noeud de sortie et qui agit pour permettre à la tension sur ledit puits dudit transistor de rappel à la source de suivre la tension sur ledit noeud de sortie si la tension sur ledit noeud de sortie dépasse la tension existant sur ladite première borne d'alimentation. Pour résoudre le problème qui réside dans le fait que Qi devient passant lorsque VO Vp dépasse sa tension de seuil, la présente invention consiste en un circuit VFG tel que représenté sur la Figure 4 Si VO aussi être désigné comme une borne d'alimentation. Cependant, si VO est supérieur à Vdd, la tension de VFG suivra V O et sera égale à V O De cette façon, le circuit VFG interdit à Qi de devenir passant lorsque VO est une logique 1 supérieure à 3,3 volts. De façon analogue, pour résoudre le problème qui réside dans la polarisation directe de la diode parasite de Qi, la présente invention consiste en un circuit VFW tel que représenté sur la Figure 5 Si Va est 5 Vdd, la tension de VFW sera égale à Vdd Cependant, si VO est supérieur à Vdd, VFW suivra Vb et sera égal à VO De cette façon, le circuit VFW interdit la polarisation directe de la diode parasite de Qi lorsque VO est une logique 1 supérieure à 3,3 volts. Ceci, ainsi que d'autres caractéristiques de la présente invention apparaîtront en se référant à la description qui va suivre faite en liaison avec les Figures annexées. BREVE DESCRIPTION DES FIGURES DES DESSINS Une compréhension plus détaillée de l'invention peut être obtenue à partir de la description qui va suivre d'un mode préféré de réalisation donné à titre d'exemple faite en liaison avec les dessins annexés dans lesquels la Figure 1 est un étage de circuit d'attaque de sortie à CMOS suivant un art antérieur; la Figure 2 est un étage de circuit d'attaque de sortie à CMOS suivant un autre art antérieur; la Figure 3 est un étage de circuit d'attaque de sortie bidirectionnel à CMOS d'un mode préféré de réalisation de la présente invention; la Figure 4 est un sous-circuit d'un étage de circuit d'attaque de sortie bidirectionnel à CMOS d'un mode préféré de réalisation de la présente invention; la Figure 5 est encore un autre sous-circuit d'un étage de circuit d'attaque de sortie bidirectionnel à CMOS d'un mode préféré de réalisation de l'invention. DESCRIPTION DETAILLEE D'UN MODE PREFERE DE REALISATION- La Figure 1 représente un étage de circuit d'attaque de sortie à CMOS connu L'étage de circuit d'attaque comporte un ensemble de circuits comprenant des circuits de DONNEES et des circuits de VALIDATION Les circuits de DONNEES et de VALIDATION alimentent des circuits de préattaque qui génèrent une paire de tensions, Vp et Vn compris entre 0,0 V et 3,3 V L'étage de circuit d'attaque comporte en outre un transistor Qi de rappel à la source et un transistor Q 2 de rappel à la masse Comme représenté, Qi peut être un dispositif à PMOS alors que Q 2 peut être un dispositif à NMOS Lorsque l'un et l'autre des transistors sont hors-circuit, la tension de sortie Vo peut varier librement entre O V et 3,3 V, avec VP égal à 3,3 V et Vn égal à 0,0 V. La Figure 3 représente un étage de circuit d'attaque de sortie suivant la présente invention Pour éviter que le transistor Q ne soit passant ce qui n'est pas souhaitable, l'étage de circuit d'attaque de sortie comporte un élément de circuit VFG représenté sur la Figure 4 Le terme VFG désigne une "grille flottante" Pour éviter une polarisation directe non souhaitable de la diode parasite entre le drain de Qi et le puits dans lequel elle s'établit, l'étage de circuit d'attaque de sortie comporte un élément de circuit VFW représenté sur la Figure 5 Le terme VFW désigne un "puits flottant". L'homme de l'art reconnaît qu'il n'y a aucune différence physique entre une source et un drain d'un transistor et par conséquent on peut correctement se référer à un circuit source-drain pour décrire sa structure physique. Pour l'élément de circuit VFG représenté sur la Figure 4, si Vo Dans ce cas, Vp est appliqué à Q 1 et le circuit d'attaque de sortie fonctionne de façon classique Si Vo > Vdd, Q 8 est alors passant et VFG devient égal à Vo De façon analogue, pour l'élément de circuit VFW représenté sur la Figure 5, si Vo Vdd, alors VFW = Vo Le signal VFW est utilisé dans l'élément de circuit VFG pour alimenter la tension de puits de Q 7 et de Qs. Lursque Vp est bas ( O v), l'étage de circuit d'attaque de sortie devrait élever Vo ( 3,3 v) Lorsque Vp est égal à 0 v, Q 6 est passant et le signal de VFG et ramené à O v Dans ces conditions, Vo sera porté à 3,3 v et par conséquent Q 7 et Qs seront bloqués. Lorsque Vp est élevé ( 3,3 v), la sortie peut être portée à une tension quelconque variant de O v à 5 v en fonction de conditions extérieures à l'étage de circuit d'attaque de sortie Il existe trois cas présentant un intérêt majeur: ( 1) Vo = O v Dans ce cas, le dispositif PMOS Q 7 est passant et connecte VFG à Vp qui est de 3,3 v Le dispositif Qs à NMOS est bloqué étant donné que la tension sur chacune de ses bornes est de 3,3 v Le dispositif Qa à PMOS est aussi bloqué. ( 2) Vo = 3,3 v Dans ce cas, les dispositifs PMOS Q 7 et Qa sont bloqués Le dispositif Q 6 à NMOS est passant, jusqu'à ce que VFG = Vp Vt = 3,3 v Vt Ainsi, la sortie du transistor Qi à PMOS (voir Figure 3) commandée par VFG sera légèrement passante Cependant, Q 1 est aussi connecté à Vdd = 3,3 v et ainsi, aucun courant ne circule Si VO est légèrement inférieur à 3,3 v, Q 7 est alors passant et élève VFG à la tension Vt = 3,3 v Si Vo est légèrement supérieur à 3,3 v, Q 6 est alors passant et élève VFG à Vo. ( 3) Vo = 5,0 r Dans ce cas, le transistor Qs à PMOS est passant et connecte VFG à Vo = 5,0 v Q 7 et Q 6 sont bloqués. La Figure 5 représente un mode préféré de réalisation du circuit VFW qui est analogue par certains aspects au circuit VFG Les différences entre le circuit VFG de la Figure 4 et le circuit VFW de la Figure 5 concernent principalement les transistors Qg et Ql I à PMOS Les transistors Q 12 et Qio à PMOS correspondent directement aux transistors Qs et Q 7 respectivement de l'élément de circuit VFG de la Figure 4. Tous les dispositifs MOS comportent, en association, des diodes parasites entre leur source/drain et le substrat sous-jacent ou puits Le rôle de la structure VFW est d'empêcher les diodes de devenir passantes étant donné que ces courants de diode peuvent provoquer un verrouillage ou du moins entraîner l'écoulement de courants parasites importants. Considérons le cas o Vo = Vdd = 3,3 V Dans ce cas, Q 9 et Qll augmentent VFW jusqu'à Vo Vt qui est approximativement la même tension que la polarisation directe qui rend passante les diodes de drain parasites. Qio et Q 12 sont alors bloqués Si Vo augmente en paliers jusqu'à 5,0 v le risque existe que les diodes associées à Qll et Qi 2 soient rendues passantes de façon permanente Le rôle de Qll et de Q 12 est de fournir le courant nécessaire pour charger VFW en parallèle avec Vo Qil est initialement le plus actif du fait de la faible polarisation de grille fournie par VFW; c'est-à-dire approximativement 0,6 V En plus de l'action à effet de champ MOSFET, Qi I fonctionne comme un dispositif PNP latéral à 3 accru et à faible Vbe. Une fois que Vo est sensiblement supérieur à Vdd (c'est-à- dire environ 3,9 V), Q 12 contribue alors davantage à l'alimentation en courant de VFW Le fonctionnement de Q 9 et de Qia est analogue à celui de Qll et de Q 12 pendant la mise en puissance initiale de la puce lorsque l'alimentation en Vdd elle-même augmente en paliers juisqu'à 3,3 V. Bien que la présente invention ait été décrite en rapport avec un mode préféré de réalisation, l'homme de l'art peut y apporter plusieurs modifications et cette application est prévue pour couvrir toutes adaptations ou variations de l'invention. REVENDICATIONS 1 Circuit d'attaque de sortie à CMOS à puits flottant comportant: a un transistor de rappel à la source (Qi) comprenant un circuit source- drain et une grille, une première extrémité du circuit source-drain étant connectée à une borne d'alimentation et une deuxième extrémité étant connectée à une borne de sortie; b un transistor de rappel à la masse (Q 2) comprenant un circuit source-drain et une grille, une première extrémité du circuit source-porte du transistor de rappel à la masse étant connectée à la masse, la grille du transistor de rappel à la masse étant connectée à une entrée logique négative; c un transistor cascode (Q 3) comprenant un circuit source-drain et une grille, le circuit source-drain étant connecté en série entre la deuxième extrémité du transistor de rappel à la source et la deuxième extrémité du transistor de rappel à la masse, la grille du transistor cascode étant connectée à la borne d'alimentation; d un circuit à puits flottant (VFW) comportant: i un premier et un deuxième transistors (Q 9 et Q 10) ayant chacun un circuit source-drain et une grille, les circuits source-drain des premier et deuxième transistors ayant chacun une première extrémité connectée à une borne d'alimentation (Vdd), une deuxième extrémité des circuits source-drain des premier et deuxième transistors, la grille du premier transistor (Q 9) et les puits du premier et du deuxième transistors étant connectés chacun à un noeud de circuit de puits flottant couplé au puits du transistor de rappel à la source; et ii un troisième et un quatrième transistors (Q 12 et Qll) ayant chacun un circuit source-drain et une grille, une première extrémité du circuit source-drain de chacun des troisième et quatrième transistors étant connectée à la borne de sortie (Vo), une deuxième extrémité du circuit source-drain de chacun des troisième et quatrième transistors et la grille du quatrième transistor étant chacune connectée au noeud de sortie du circuit de puits flottant, la grille du troisième transistor (Q 12) étant connectée à la borne d'alimentation (Vdd); et e un circuit à grille flottante comportant i un cinquième et un sixième transistors (Q 6 et Q 7) ayant chacun un circuit source-drain et une grille, les circuits source-drain des cinquième et sixième transistors ayant chacun une extrémité connectée à une entrée logique positive (Vp), l'autre extrémité des circuits source-drain des cinquième et sixième transistors étant chacune connectée à un noeud de sortie de circuit de grille flottante qui est connecté à la grille du transistor de rappel à la source (Qi), la grille du cinquième transistor étant connectée à la borne d'alimentation (Vdd), la grille du sixième transistor (Q 7) étant connectée à la borne de sortie (Vo), et le puits du sixième transistor (Q 7) étant connecté au noeud de sortie du circuit de puits flottant; et ii un septième transistor (Q 8) ayant un circuit source-drain et une grille, une première extrémité du circuit source-drain du septième transistor étant connectée à la borne de sortie (Vo), une deuxième extrémité du circuit source-drain du septième transistor étant connectée au noeud de sortie du circuit de grille flottante (VFG), la grille du septième transistor étant connectée à la borne d'alimentation, et le puits du sixième transistor (Q 7) étant connecté au noeud de sortie du circuit de puits flottant (VFW). 2 Circuit d'attaque de sortie selon la revendication 1, dans lequel le transistor de rappel à la masse, le transistor cascode et le cinquième transistor sont à canal N, les autres transistors étant à canal P. 3 Circuit d'attaque de sortie comportant: un transistor de rappel (Qi) à la source comprenant une grille et un puits et ayant un circuit source-drain connectant une première borne d'alimentation (Vdd) à un noeud de sortie, ladite grille étant connectée à une première tension pilote (Vp) en push-pull par l'intermédiaire d'un circuit de grille (circuit VFG), ledit puits étant connecté à ladite première borne d'alimentation par un circuit de puits (circuit VFW); un transistor de rappel à la masse (Q 2) comprenant une grille et ayant un circuit de source-drain connectant une deuxième borne d'alimentation à un noeud intérieur, ladite grille étant connectée à une deuxième tension pilote (Vn) en push-pull; il un transistor cascode (Q 3) comprenant une grille et ayant un circuit de source-drain connectant ledit noeud de sortie audit noeud intérieur; ladite grille étant connectée à ladite première borne d'alimentation (Vdd); ledit circuit de grille comprenant une entrée connectée pour recevoir la tension sur ledit noeud de sortie et qui agit pour permettre à la tension sur ladite grille dudit transistor de rappel à la source de suivre la tension sur ledit noeud de sortie si la tension sur ledit noeud de sortie dépasse la tension sur ladite borne d'alimentation; ledit circuit de puits comprenant une entrée connectée pour recevoir la tension sur ledit noeud de sortie et qui agit pour permettre à la tension sur ledit puits dudit transistor de rappel à la source de suivre la tension sur ledit noeud de sortie si la tension sur ledit noeud de sortie dépasse la tension sur ladite première borne d'alimentation. 4 Circuit selon la revendication 3, dans lequel ledit transistor de rappel à la source est un transistor MOS à canal P et ledit transistor de rappel à la masse est un transistor MOS à canal N. Circuit selon la revendication 4, dans lequel la tension sur ladite borne d'alimentation a une valeur positive d'environ 3,3 volts et la tension sur ladite deuxième borne d'alimentation est un potentiel de référence. 6 Circuit selon la revendication 4, dans lequel ledit circuit de grille comporte: un premier transistor (Q 6) comprenant un circuit source-drain connectant ladite première tension pilote (VFG) en push-pull à ladite grille dudit transistor de rappel à la source et ayant une grille connectée à ladite première borne d'alimentation; un deuxième transistor (Q 7) comprenant un circuit source-drain connectant ladite première tension pilote en push-pull à ladite grille dudit transistor de rappel à la source et ayant une grille connectée audit noeud de sortie (Vo); un troisième transistor (Q 8) comprenant un circuit source-drain connectant ledit noeud de sortie (Vo) à ladite grille (VFG) dudit transistor de rappel (Qi) à la source ayant une grille connectée à ladite première borne d'alimentation (Vdd); chacun desdits deuxième et troisième transistors (Q 7, Q 8) ayant un puits connecté audit puits (VFW) dudit transistor de rappel à la source. 7 Circuit selon la revendication 6, dans lequel lesdits deuxième et troisième transistors sont des transistors MOS à canal P et ledit premier transistor est un transistor MOS à canal N. 8 Circuit selon la revendication 4, dans lequel ledit circuit de puits comporte: un quatrième transistor (Q 9) comprenant un circuit source-drain connectant ledit puits dudit transistor de rappel à la source (Qi) à ladite première borne d'alimentation (Vdd) et ayant une grille connectée audit puits (VFW) dudit transistor de rappel à la source; un cinquième transistor (Ql O) comprenant un circuit source-drain connectant ledit puits (VFW) dudit transistor de rappel à la source (Qi) à ladite première borne d'alimentation (Vdd) et ayant une grille connectée audit noeud de sortie (Vo); un sixième transistor (Q 12) comprenant un circuit source-drain connectant ledit noeud de sortie (Vo) audit puits (VFW) dudit transistor de rappel à la source et ayant une grille connectée à ladite première borne d'alimentation (Vdd); un septième transistor (Q 1 l) comprenant un circuit source-drain connectant ledit noeud de sortie (Vo) audit puits dudit transistor de rappel à la source et ayant une grille connectée audit puits dudit transistor de rappel à la source. 9 Circuit selon la revendication 8, dans lequel lesdits quatrième, cinquième, sixième et septième transistors sont des transistors MOS à canal P. Circuit selon la revendication 8, dans lequel ledit circuit de grille comporte: un premier transistor (Q 6) comprenant un circuit source-drain connectant ladite tension pilote (Vp) en push-pull à ladite grille (VFG) dudit transistor de rappel à la source et ayant une grille connectée à ladite première borne d'alimentation (Vdd); un deuxième transistor (Q 7) comprenant un circuit source-drain connectant ladite première tension pilote en push-pull à ladite grille (VFG) dudit transistor de rappel à la source et ayant une grille connectée audit noeud de sortie (Vo); un troisième transistor (Q 8) comprenant un circuit source-drain connectant ledit noeud de sortie (Vo) à ladite grille (VFG) dudit transistor de rappel à la source et ayant une grille connectée à ladite première borne d'alimentation (Vdd); chacun desdits second et troisième transistors ayant un puits connecté audit puits dudit transistor de rappel à la source. 11 Circuit selon la revendication 10, dans lequel ledit premier transistor est un transistor MOS à canal N et lesdits deuxième, troisième, quatrième, cinquième, sixième et septième transistors sont des transistors MOS à canal P.