FR 2683412 A1 19930507 FR 9211649 A 19921001 Cette invention se rapporte à un procédé et à un appareil pour recevoir les données transmises sur un système de radiocommunication en mode paquet. Dans le présent mémoire descriptif, les signaux numérisés sont appelés données. Dans le système de communication radio numérique cellulaire européen connu sous le nom de groupe spécial mobile (GSM), chacun des canaux radio fréquence est divisé en tranches de temps d'approximativement une durée de 0,577 ms Le débit de modulation pour une porteuse GSM est de 270, 838 kbit/s ce qui signifie que la tranche de temps correspond à des durées de 156,25 bits Pendant cet intervalle de temps, la porteuse radio fréquence est modulée par un train de données, dont la quantité est appelée un "paquet" En d'autres termes, un paquet représente le contenu physique d'une tranche de temps Les tranches de temps sont groupées en ensembles de huit tranches de temps consécutives en tant qu'une trame d'accès multiple par répartition dans le temps (AMRT est un sigle pour accès multiple par répartition dans le temps) Un canal physique est défini en spécifiant à la fois un canal radio fréquence (ou dans le cas de saut de fréquence, une séquence de canaux radio fréquence) et un numéro de tranche de temps dans la trame d'accès multiple par répartition dans le temps Ainsi, pour un canal radio fréquence donné, le système peut disposer de huit canaux physiques. Il existe deux types principaux de canal logique à l'intérieur du système GSM connu respectivement comme canaux de trafic (CAT) et canaux de commande (CAC) Les canaux de trafic sont principalement destinés à véhiculer la parole codée ou les données utilisateurs, tandis que les canaux de commande véhiculent la signalisation et les données de synchronisation entre la station de base ou fixe et la station mobile. Un des canaux de commande, à savoir celui qu'on appelle le canal de commande rapide associé (FACCH) et émis en utilisant la capacité d'un canal de trafic Dans ce cas, un certain nombre de bits de chaque paquet des données du trafic sont "volés" pour utilisation par le FACCH Dans un paquet de trafic normal B, il existe deux indicateurs à bit unique qui indiquent respectivement si tous les bits pairs ou tous les bits impairs du paquet B ont été volés pour un bloc FACCH Particulièrement, dans des conditions de transmission perturbée, lorsqu'un ou plusieurs des indicateurs volés reçus ont été "inversés", il existe une possibilité qu'on ne puisse pas détecter le FACCH et, par suite, de ne pas pouvoir extraire les données FACCH ce qui peut avoir pour résultat des performances dégradées du récepteur. Le système GSM se caractérise également en ce que la parole codée et les données utilisateurs sont réordonnées et entrelacées sur un certain nombre de trames d'accès multiple par répartition dans le temps En fait, la parole et les données FACCH sont entrelacées de la même manière sur huit trames d'accès multiple par répartition dans le temps Ainsi, lorsqu'une instruction de décodage FACCH se produit, la donnée FACCH est extraite des bits impairs des quatre paquets reçus les plus récemment et des bits pairs des quatre paquets immédiatement précédents Du fait de l'alignement entre l'entrelacement de FACCH et des données vocales (à savoir les deux sont d'une profondeur de huit), la totalité d'un bloc vocal est totalement attribué aux données FACCH lorsque le vol pour le FACCH se produit. Toutefois, les canaux de données utilisateurs doivent être entrelacés sur 32 paquets Un bloc de 456 bits est séparé entre quatre ensembles de 114 bits Chacun de ces ensembles est entrelacé à une profondeur de 19, mais le début de chacun est décalé du précédent paquet par paquet, faisant que le bloc total est entrelacé pour être de trente-deux paquets A l'opposé de la situation dans le cas des données vocales, la longueur d'entrelacement plus longue signifie que le FACCH n'écrasera un bloc total de données utilisateurs, mais écrasera à la place partiellement une série de paquets à partir d'une séquence de blocs de données utilisateurs A l'opposé des données vocales, par suite, la totalité du bloc de données utilisateurs n'est pas perdu lorsque le vol destiné au FACCH se produit, mais à l'opposé, les données utilisateurs peuvent être récupérées en utilisant des techniques de correction d'erreur comme décrit ci-dessous. Le système GSM utilise un code de correction d'erreur sans voie de retour Les codes de correction d'erreur sans voie de retour sont des codes qui permettent la correction d'erreur par la station réceptrice sans nécessiter de retransmission L'exigence de base d'un code de correction d'erreur sans voie de retour est qu'une redondance suffisante soit inclus dans les données émises pour que la correction d'erreur puisse être accomplie au récepteur sans entrée supplémentaire à partir de l'émetteur Dans le système GSM, les données sont codées par convolution avant qu'elles soient émises Un détecteur de vraisemblance maximale, tel qu'un détecteur de Viterbi, est généralement utilisé pour décoder les données reçues codées par convolution Ce processus de décodage repose sur le fait que le contenu des informations de chaque symbole de données qui est décodé est réparti sur une multitude d'éléments de données (bits) Le récepteur comporte des moyens pour estimer la certitude (ou niveau de confiance) de la valeur de chaque bit reçu Ces mesures de confiances peuvent être utilisées pour déterminer la séquence la plus vraisemblable des symboles émis, et ainsi, le processus de décodage résiste bien à une certaine proportion de bits erronés reçus (on notera ici qu'il n'y a pas de codage ou de redondance associé aux indicateurs volés à bit unique). Conformément à un premier aspect de la présente invention, il est proposé un récepteur pour recevoir les données émises sur un système de radio communication en mode paquet, dans lequel les éléments de données se rapportant à un premier message sont entrelacés sur une multitude de paquets, et les éléments de données sélectionnés se rapportant au premier message sont remplacés par intermittence par des éléments de données se rapportant au second message et entrelacés sur une multitude de paquets, chaque paquet comportant un moyen d'indicateur qui peut être positionné pour indiquer si les éléments de données se rapportant au premier message ont été remplacés par les éléments de données du second message, le récepteur comprenant un moyen pour extraire et réordonner les éléments de données des données reçues afin de reconstituer le premier message, un moyen pour détecter le moyen d'indicateur sur un nombre prédéterminé de paquets, et un moyen pour extraire les éléments de données remplacés pour reconstituer le second message fonction de la proportion de moyens d'indicateur positionné détecté. Un récepteur en conformité avec la présente invention peut ainsi détecter lorsqu'un second message est présent dans les données reçues et répond par suite en extrayant automatiquement les éléments de données se rapportant au second message, lorsque nécessaire. Le moyen d'indicateur peut être un bit unique, par exemple avec un " 1 " indiquant que les éléments de données sélectionnés (bits) du paquet associé ont été volés par les éléments de données se rapportant au second message, tandis qu'un "O" indique que les éléments de données sélectionnés (bits) du paquet se rapportent au premier message (c'est-à- dire que les éléments de données d'origine n'ont pas été volés). De préférence, le nombre de paquets sur lequel les moyens d'indicateur sont détectés est égal à, et aligné avec, le nombre de paquets sur lequel les éléments de données se rapportant au second message sont entrelacés. Ainsi, dans le cas des données FACCH entrelacées sur huit paquets, les moyens d'indicateurs sont détectés sur huit paquets afin de déterminer si les données FACCH sont présentes, c'est-à-dire pour savoir si le vol destiné au FACCH s'est produit. Dans un mode de réalisation préféré, les moyens pour extraire les éléments de données remplacés sont prévus pour lancer l'extraction lorsque le nombre de moyens d'indicateur positionnés détectés est égal à ou supérieur à une valeur de seuil Par exemple, la valeur de seuil peut être supérieure à la moitié du nombre prédéterminé de paquets sur lequel les moyens d'indicateur sont détectés. Ainsi, dans le cas de données FACCH d'une profondeur de 8, la valeur de seuil est d'au moins 5 Par suite, l'extraction des données FACCH (décodage) peut être lancée si 5 ou plus moyens d'indicateur sont détectés sur les 8 paquets Dans ce cas, le seuil peut varier entre 5 et 8. Toutefois, plus bas sera le seuil, plus grande sera la possibilité de détecter un FACCH dans des conditions de transmission. De manière appropriée, un récepteur en conformité avec l'invention comporte des moyens pour mémoriser les moyens d'indicateur détectés pour chaque numéro prédéterminé de paquets sur lequel les moyens d'indicateur sont détectés. A titre d'exemple, les moyens pour la mémorisation peuvent comporter une mémoire vive (MEV), ou un ou plusieurs registres à décalage Dans un mode de réalisation préféré, deux registres à décalage sont employés et différents tris ou classements des moyens d'indicateur sont mémorisés respectivement dans les deux registres Le premier tri des moyens d'indicateur, lorsque positionnés, indique qu'un premier sous- ensemble d'éléments de données se rapportant au premier message ont été remplacés par des éléments de données se rapportant au second message Le second tri des moyens d'indicateur, lorsque positionnés, indique qu'un second ensemble d'éléments de données se rapportant au premier message ont été remplacés par des éléments de données se rapportant au second message Le premier ensemble des éléments de données peut comprendre les éléments de données se rapportant au premier message disposés à des emplacements alternés (par exemple impair) et le second ensemble des éléments de données comprend les éléments de données disposés à des emplacements intermédiaires (pair). Dans un mode de réalisation particulier, un des registres à décalage est prévu pour mémoriser plus de moyens d'indicateur que l'autre registre à décalage Plus précisément, un des registres à décalage mémorise deux fois plus de moyens d'indicateur que l'autre registre à décalage. Conformément à un autre aspect de la présente invention, il est proposé un procédé pour recevoir des données émises sur un système de radio communication en mode paquet, dans lequel les éléments de données se rapportant à un premier message sont entrelacés sur une multitude de paquets, et les éléments de données sélectionnés se rapportant au premier message sont remplacés par intermittence par les éléments de données se rapportant à un second message et entrelacés sur une multitude de paquets, chaque paquet comportant des moyens d'indicateur qui peuvent être positionnés pour indiquer si les éléments de données se rapportant au premier message ont été remplacés par les éléments de données du second message, lequel procédé comporte les étapes consistant à extraire et réordonner les éléments de données des données reçues pour reconstituer le premier message, détecter les moyens d'indicateur sur un nombre prédéterminé de paquets et extraire les éléments de données remplacés pour reconstituer le second message fonction de la proportion de moyens d'indicateur positionnés détectés. On notera ici que les premier et second messages peuvent être associés respectivement aux premier et second types de canaux, de manière spécifique, par exemple, dans le GSM les canaux de trafic (CAT) et les canaux de commande associés rapides (FACCH) Ainsi qu'utilisé ici, le terme "message" signifie un ensemble d'éléments de données (par exemple bits) sans tenir compte de la longueur ou du contenu d'information de celui-ci. Un mode de réalisation de l'invention sera maintenant décrit à l'aide d'un exemple, par référence aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique simplifié du trajet des données et des étages de désentrelacement et de décodage d'un récepteur comportant un détecteur FACCH en conformité avec la présente invention. La figure 2 est un schéma simplifié montrant de manière plus détaillée l'organisation de la mémoire vive (MEV) dans l'étage de désentrelacement du récepteur à la figure 1. La figure 3 est un graphique montrant l'effet du vol FACCH sur des CAT différemment entrelaçés. La figure 4 est un graphique illustrant les éléments de données d'un paquet. La figure 5 est un schéma synoptique montrant de manière plus détaillée le détecteur d'indicateur FACCH du récepteur à la figure 1, et La figure 6 est un schéma de circuit logique du détecteur FACCH de la figure 5. Le présent récepteur est destiné à recevoir des données codées entrelacées par convolution émises sur un système de radio communication en mode paquet, tel que GSM La fonction des parties du traitement de réception qui sera maintenant décrit consiste à accepter les canaux physiques à partir d'un égaliseur, à désentrelacer et ensuite à effectuer un décodage de convolution. En se référant à la figure 1, des paquets de données provenant de l'égaliseur sont entrés dans une mémoire de désentrelacement comprenant une mémoire vive (MEV) La mémoire vive de désentrelacement 1 comprend un segment 2 pour mémoriser les données provenant des canaux de trafic (CAT) et peut également comprendre d'autres segments (non représentés) pour mémoriser respectivement les données provenant des canaux de synchronisation (CAS) et des canaux de commande (CAC) autres que le FACCH. L'entrée provenant de l'égaliseur à des fins de processus de désentrelacement est un ensemble de paquets, chacun contenant 114 bits Plus précisément, chaque paquet contient 114 "décisions logicielles", à savoir une valeur pondérée indicative du niveau de confiance qui représente correctement le symbole de donnée reçu En d'autres termes, les symboles de données estimés peuvent être quantifiés à plus de niveaux qu'il y a de symboles dans l'ensemble de symbole de données, comprenant ce que l'on appelle alphabet Le nombre de niveaux de quantification est un choix de conception fonction de la précision requise. La partie du train de données provenant de l'égaliseur se rapportant aux paquets de trafic CAT est mémorisée dans la mémoire CAT 2 à l'aide d'un générateur d'adresse d'écriture la, qui sera maintenant décrit par référence à la figure 2 La mémoire vive utilisée pour la mémorisation des CAT est disposée de manière appropriée en pages de 128 mots, dont seulement 114 seront utilisés pour mémoriser les données CAT L'entrée de données provenant de l'égaliseur est essentiellement empilée séquentiellement dans la mémoire CAT 2 Ainsi, les 114 décisions logicielles d'un premier paquet a sont mémorisées à la page O dans le même ordre o elles ont été reçues Ainsi, la décision logicielle mémorisée à la position indiquée "Bit N O " à la figure 2, sera le premier bit (décision logicielle) du paquet a La décision logicielle mémorisée à la position indiquée "Bit no 1 " à la figure 2 sera le second bit du paquet a et ainsi de suite jusqu'à ce que la décision logicielle mémorisée à la position indiquée "Bit no 113 " à la figure 2 sera le dernier bit du paquet a. Lorsque tous les bits du premier paquet a sont mémorisés dans la première page de la mémoire CAT 2, les paquets suivants b, c, d sont mémorisés séquentiellement dans les pages immédiatement suivantes de la mémoire On notera ici que la longueur du mot est déterminée par la précision particulière des décisions logicielles utilisées Par exemple, la longueur de mot sera de 8 bits si des décisions logicielles à 8 bits doivent être utilisées. Dans le cas des canaux de données utilisateurs entrelacés sur 22 paquets, un ensemble complet de 22 paquets doit être écrit dans la mémoire CAT avant qu'un premier décodage de trafic significatif puisse se produire Après le premier décodage de trafic significatif, les quatre paquets suivant sont écrits dans les positions de paquet (no de page) 0, 1, 2 et 3 de la mémoire CAT 2 Les données précédemment conservées dans ces positions auront servi totalement pendant le décodage CAT précédent Après mémorisation de ces quatre paquets suivant, le prochain décodage CAT se produit Le processus de réception se poursuit en plaçant quatre paquets séquentiellement dans des positions contigues "libérées" à l'étape de décodage précédente En régime normal, par suite, les décodages des CAT se produisent à chaque quatre trames On notera ici que dans le cas de canaux de données vocales entrelacés sur huit paquets, les décodages des CAT se produisent également chaque quatre trames en régime normal Initialement, les huit paquets ont été écrits dans la mémoire CAT avant qu'un premier décodage significatif puisse se produire. Les décodages des CAT référencés comme ci-dessus sont mis en oeuvre au moyen d'un processus de désentrelacement fonctionnellement représenté au bloc 3 à la figure 2, lequel peut être considéré comme un générateur d'adresse commandé par un algorithme de désentrelacement prédéterminé Le processus de désentrelacement sort des blocs de données correspondant aux blocs émis à l'origine. Le processus de désentrelacement peut être considéré comme une mise en correspondance de bits de données L'entrée dans le processus est un ensemble de paquets, chacun contenant 114 bits La sortie du processus est un ensemble de blocs de données de CAT, chacun comprenant 456 bits. Ainsi, l'ordre dans lequel les bits mémorisés sont extraits de la mémoire CAT est déterminé par l'algorithme de désentrelacement. Les blocs de données sortis sont ensuite entrés dans un décodeur de Viterbi 4 qui décode les données codées par convolution sorties à partir du processus de il désentrelacement Si toute erreur quelconque est présente, le décodeur de Viterbi essaie de les corriger en utilisant un algorithme d'estimation de séquence de vraisemblance maximale Notre demande de brevet britannique en attente N O 9015854 4 (notre référence PAT 90012), dont les contenus sont ici incorporés par référence, décrit un décodeur de Viterbi de manière plus détaillée. Comme mentionné précédemment, les canaux de commande associés rapides (PACCU), qui véhiculent les données de signalisation (par exemple pour envoyer les messages de commutation), obtiennent l'accès à la ressource physique en "volant" à partir du canal de trafic auquel il a été attribué Pour un paquet de trafic normal, il existe deux indicateurs à bit unique qui indiquent si les données de trafic ont été volées pour un bloc FACCH voir la figure 4 Ces deux indicateurs indiquent respectivement si tous les bits pairs ou tous les bits impairs de ce paquet ont été volés Le bit volé pair est positionné à " 1 " si tous les bits pairs du paquet sont utilisés pour la signalisation par FACCH De manière similaire, le bit volé impair est positionné à " 1 " si tous les bits impairs du paquet sont utilisés pour la signalisation par FACCH Si le bit volé pair et le bit volé impair sont tous les deux à " O ", alors la totalité des bits à l'intérieur du paquet appartient au canal de trafic. Ainsi que représenté à la figure 4, le paquet GSN normal comprend une période de garde de 8,25 bits, 114 bits de données codés divisés en deux blocs égaux de 57 bits (transportant les données de trafic sous forme codée) Les bits restants sont utilisés comme bits de début et d'arrêt ( 3 bits chacun) aux extrémités des données codées, et comme séquence d'apprentissage de 26 bits située entre les deux blocs de bits de données codés utilisée dans le processus d'égalisation Les deux indicateurs volés à bit unique se produisent sur chaque côté de la séquence d'apprentissage. Un détecteur FACCH 5 surveille les indicateurs volés dans les paquets reçus de l'égaliseur Si un FACCH est détecté, un décodage FACCH sera lancé comme décrit de manière plus détaillée ci-dessous. Comme énoncé précédemment, les canaux FACCH sont entrelacés sur les 8 paquets Ceci signifie qu'un décodage FACCH peut se produire qu'après que 8 paquets aient été écrits dans la mémoire CAT 2 La position des 8 paquets contenant les données FACCH à l'intérieur de la mémoire vive 2 peut varier fonction du moment o le vol FACCH se produit réellement La fonction du désentrelaceur 3 pendant le décodage FACCH est de rétablir les blocs de données FACCH d'origine en produisant les adresses appropriées dans la séquence correcte de sorte que les données extraites de la mémoire CAT 2 correspondent au bloc de données FACCH, et en prenant en compte la profondeur relative de l'entrelacement, par exemple dans le cas de canaux de données, le décodage FACCH demande que les données TCH entrelacées soient d'une profondeur de 22, qui est quelquefois appelée CAT ( 22) Par ailleurs, dans le cas de canaux vocaux, le décodage FACCH demande une profondeur de 8 pour les données CAT entrelacées qui est quelquefois appelée CAT ( 8). Le détecteur FACCH 5 sera maintenant décrit de manière plus détaillée par référence à la figure 5. Les deux indicateurs à bits volés provenant de chaque paquet sorti par l'égaliseur sont entrés dans le détecteur Un démultiplexeur 6 dirige les indicateurs de bits volés alternés vers un registre à décalage à 8 bits 7 et un registre à décalage à 4 bits 8 Ainsi, les bits volés pairs sont mémorisés dans le registre 7, tandis que les bits volés impairs sont mémorisés dans le registre 8 Les contenus totaux du registre à décalage 8 et les bits mémorisés dans les quatre positions de bit de poids fort (c'est-à-dire les quatre bits à droite) dans le registre à décalage 7 sont entrés dans un circuit à vote majoritaire 9 Les entrées dans le circuit 9 représentent ainsi les bits volés impairs des quatre paquets reçus les plus récemment et les bits volés pairs des quatre paquets reçus précédemment Si le nombre d'entrées de " 1 " dans le circuit à vote majoritaire dépasse une quantité prédéterminée, alors une instruction est produite pour commencer un décodage FACCH Plus précisément, la valeur de seuil du circuit à vote majoritaire 9 peut être établie entre 5 et 8 de manière inclusive et, il est à noter que plus faible sera le seuil, plus grande sera la chance de détecter un FACCH dans des conditions de transmission perturbée Tout circuit logique approprié peut être utilisé pour le circuit à vote majoritaire 9. La figure 6 est un schéma de circuit illustrant la logique appropriée pour mettre en oeuvre un circuit à vote majoritaire à porte efficace pour effectuer le vote majoritaire de cinq à huit, comportant quinze portes OU lia à 11 o et seize portes ET 12 a à 12 p connectées à huit entrées parallèles 13 a à 13 h provenant des registres à décalage 7 et 8 (voir la figure 5) La sortie de la porte OU lia (ligne 14) sera à " O " si les quatre entrées i 3 a à i 3 d sont à " O ", mais la sortie de la porte OU lia (ligne 14) sera à " 1 " si une ou plusieurs des quatre entrées i 3 a à 13 d est à " 1 " La sortie de la porte OU Ild (ligne 15) sera à " 1 " si deux ou plus des cinq entrées i 3 a à 13 e sont à " 1 " Dans l'autre cas, la sortie de la porte OU llg (ligne 16) sera à O De manière similaire, la sortie de la porte OU Ilg (ligne 16) sera à " 1 " si trois ou plus des six entrées 13 a à 13 f sont à " 1 " Sinon, la sortie de la porte OU llg (ligne 16) sera à " O " De manière identique, la sortie de la porte OU llj sera à " 1 " si quatre ou plus des sept entrées 13 a à 13 g sont à " 1 " Sinon, la sortie de la porte OU llj (ligne 17) sera à " O " Finalement, la sortie de la porte OU lim et, ainsi, la sortie globale 18 du circuit à vote majoritaire 19 sera à " 1 " si cinq ou plus des huit entrées 13 a à 13 h sont à " 1 " Sinon, la sortie 18 sera à " O ". La sortie du circuit à vote majoritaire 9 est ainsi un seul bit, à savoir au niveau " 1 " ou au niveau " O ", respectivement indicatif du fait qu'un FACCH a été détecté ou pas La sortie du circuit 9 est entrée dans un générateur d'instruction de décodage FACCH 10 qui produira une instruction de décodage FACCH à chaque fois lorsque à la fois (a) le compte de paquets est approprié pour qu'un décodage FACCH puisse commencer (du fait qu'un décodage FACCH peut seulement commencer à des positions de paquet prédéterminées par rapport à un décodage CAT, comme décrit de manière plus détaillée ci-dessous) ET (b) l'entrée provenant du circuit à vote majoritaire 9 indique qu'un FACCH a été détecté Lorsqu'une instruction de décodage FACCH se produit, les données FACCH sont extraites à partir des bits impairs des quatre paquets reçus le plus récemment et des bits pairs des quatre paquets précédemment reçus par le désentrelaceur 3 comme décrit ci- dessus. En conformité avec le procédé décrit et revendiqué dans notre demande de brevet britannique en attente no (notre référence PAT 91016), le processus de désentrelacement FACCH peut être modifié de sorte qu'une décision logicielle "O" est écrite dans les emplacements mémoires de la mémoire CAT précédemment occupés par les bits se rapportant au bloc FACCH Une décision logicielle à valeur zéro indique qu'il n'y a pas de confiance, (c'est-à-dire une incertitude maximale) que le symbole de données reçu (bit) soit de " 1 " ou de " 0 " Le renvoi des décisions logicielles à zéro à l'étage de décodage FACCH peut être mis en oeuvre de deux manières comme suit Dans le premier cas, chaque fois qu'un bit est extrait de la mémoire CAT 2 pendant le décodage FACCH, l'adresse lue produite par le désentrelaceur est utilisée pour écrire en retour une décision logicielle à valeur zéro au même emplacement Ou bien encore, du fait que dans la pratique les données seront extraites très rapidement de la mémoire CAT 2, plutôt que d'effectuer la lecture/réécriture alternée, il peut être préférable de faire fonctionner deux fois les circuits de génération d'adresse de désentrelacement, en lisant les valeurs mémorisées pendant la première phase et en écrivant les zéros dans la seconde phase. Dans le GSM, il est prévu que, pour les canaux de données, les décodages FACCH soient décalés de deux paquets des décodages CAT ( 22) (tandis que les décodages FACCH et CAT ( 8) sont alignés) Un FACCH contribue sur un nombre variable de bits au décodage CAT ( 22) ultérieur dû à l'étalement des points de décodage, et des structures d'entrelacement différentes Après qu'un FACCH commence, on peut montrer que les bits { 9, 54, 93, 96, 96, 78, 30} contribuent respectivement aux décodages CAT ultérieurs 22, ainsi que représenté à la figure 3. Après que chaque vol FACCH ait commencé, le décodage FACCH se produit entre les second et troisième décodages CAT ( 22) (du fait qu'il est nécessaire de se reporter aux indicateurs volés sur les huit paquets précédents pour avoir des informations suffisantes pour savoir si un décodage FACCH est nécessaire) Par suite, le remplacement des données FACCH avec des décisions logicielles à valeur zéro peut être seulement effectué pour le troisième décodage CAT ( 22) et décodages ultérieurs CAT( 22), comme on peut le voir à partir de la figure 3 Le résultat de ceci est que 63 bits FACCH parmi 456 bits FACCH ne peuvent pas être effacés Ainsi, le codage est seulement efficace à 86 %. L'avantage de remplacer les données FACCH par une décision logicielle à valeur zéro après que le décodage FACCH s'est produit, est que la décision logicielle à valeur zéro sera ensuite incorporée dans le bloc de données CAT à l'étage de décodage de convolution ultérieur La décision logicielle à valeur zéro indique qu'il n'y a pas de confiance en ce que le bit émis (à savoir que le bit CAT d'origine qui a été volé) soit un " 1 " ou un " O " Le décodeur de Viterbi 4 aura par suite une chance augmentée de corriger l"'erreur" provoquée par le vol et ainsi une meilleure chance de le rétablir Par suite, les données FACCH ne seront pas soumises à un essai de décodage en tant que données de trafic On notera que les données FACCH devront essentiellement représenter un niveau de confiance erroné eu égard à un bit CAT émis, et si décodées comme données de trafic, dégraderont inévitablement la performance du taux d'erreurs sur les bits du décodeur de Viterbi. On notera ici que le seul moment o les bits de données peuvent simplement être déterminés comme volés par FACCH est lorsque le décodage FACCH se produit réellement Au moment o le décodage de trafic suivant se produit, du fait de l'interrelation complexe entre les différentes configurations d'entrelacement, on ne pourra pas déterminer directement o les bits de données ont été volés C'est la raison pour laquelle le présent procédé remplace les bits de données FACCH avec des décisions logicielles à valeur zéro comme partie du processus de décodage FACCH On comprendra que cet "effacement" des bits de données FACCH est avantageux lorsque les données FACCH et les données CAT sont entrelacées différemment que dans le cas des données utilisateurs, du fait qu'il est toujours possible de rétablir les données CAT lorsque le vol FACCH se produit, mais il n'y aura pas d'effet utile lorsque la totalité du bloc de données CAT est perdu dû au vol FACCH comme dans le cas des données vocales. A la vue de la description précédente, il sera évident aux spécialistes de la technique que diverses modifications peuvent être faites à l'intérieur de la portée de la présente invention Par exemple, plutôt que d'utiliser des registres à décalage, d'autres moyens mémoires tels que des mémoires vives même profondeur, comme dans le cas des données vocales. Dans ce cas, on devra noter que les décodages FACCH ne sont pas décalés des décodages CAT mais coïncident avec ceux-ci Toutefois, l'invention n'est pas limitée au GSK et au vol de FACCH, mais peut être appliquée dans tout système de radio communication en mode paquet quelconque dans lequel les éléments de données se rapportant à un premier message sont entrelacés sur un certain nombre de paquets et les éléments de données sélectionnés se rapportant au premier message sont remplacés élément par élément par des éléments de données se rapportant à un second message et entrelacés sur le même ou un ordre différent de paquets Le nombre de paquets sur lesquels les bits d'indicateur volés sont détectés sera généralement égal au nombre de paquets sur lesquels les éléments de données du second message sont entrelacés (et alignés avec ceux-ci) afin de pouvoir déterminer avec confiance qu'un second message est présent dans les données reçues et a besoin d'être extrait et si approprié, décodé. REVENDICATIONS: 1 Récepteur pour recevoir des données émises sur un système de radio communication en mode paquet, dans lequel les éléments de données se rapportant à un premier message sont entrelacés sur une multitude de paquets, et les éléments de données sélectionnés se rapportant au premier message sont remplacés par des éléments de données se rapportant à un second message et entrelacés sur une multitude de paquets, chaque paquet comportant un moyen d'indicateur qui peut être positionné pour indiquer si les éléments de données se rapportant au premier message ont été remplacés par les éléments de données du second message, le récepteur comprenant: un moyen pour extraire et réordonner les éléments de données des données reçues pour reconstituer le premier message, un moyen pour détecter les moyens d'indicateur sur un nombre prédéterminé de paquets, et un moyen pour extraire les éléments de données remplacés pour reconstituer le second message fonction de la proportion des moyens d'indicateur positionnés détectés. 2 Récepteur selon la revendication 1, dans lequel les paquets sur lesquels les moyens d'indicateur sont détectés sont alignés avec les paquets sur lesquels les éléments de données se rapportant au second message sont entrelacés. 3 Récepteur selon la revendication 1 ou la revendication 2, dans lequel le nombre de paquets sur lesquels les moyens d'indicateur sont détectés, est égal au nombre de paquets sur lesquels les éléments de données se rapportant au second message sont entrelacés. 4 Récepteur selon l'une quelconque des revendications précédentes, dans lequel les moyens pour extraire les éléments de données remplacés sont prévus pour lancer l'extraction lorsque le nombre de moyens d'indicateur positionnés détectés est égal à ou dépasse une valeur de seuil. Récepteur selon la revendication 4, dans lequel la valeur de seuil est supérieure à la moitié du nombre prédéterminé de paquets sur lesquels les moyens d'indicateur sont détectés. 6 Récepteur selon l'une quelconque des revendications précédentes, comportant des moyens pour mémoriser les moyens d'indicateur détectés pour chaque numéro prédéterminé de paquets sur lesquels les moyens d'indicateur sont détectés. 7 Récepteur selon la revendication 6, dans lequel les moyens pour mémoriser les moyens d'indicateur détectés comprennent au moins un registre à décalage. 8 Récepteur selon la revendication 7, dans lequel les moyens pour mémoriser les moyens d'indicateur détectés comprennent deux registres à décalage pour mémoriser respectivement deux tris différents de moyens d'indicateur, dans lequel un premier tri de moyens d'indicateur, lorsque positionnés, indique qu'un premier ensemble d'éléments de données se rapportant à un premier message a été remplacé par des éléments de données se rapportant à un second message, et le second tri des moyens d'indicateurs, lorsque positionnés, indique qu'un second ensemble d'éléments de données se rapportant au premier message a été remplacé par des éléments de données se rapportant au second message. 9 Récepteur selon la revendication 8, dans lequel le premier ensemble d'éléments de données comprend les éléments de données se rapportant au premier message disposés à des emplacements alternés et le second ensemble d'éléments de données comprend les éléments de données disposés à des emplacements alternés intermédiaires. Récepteur selon la revendication 8 ou la revendication 9, dans lequel un des registres à décalage est prévu pour mémoriser plus de moyens d'indicateur que l'autre registre à décalage. 11 Récepteur selon la revendication 10, dans lequel le premier registre à décalage est prévu pour mémoriser le premier tri de moyens d'indicateur pour les 2 N paquets les plus récemment reçus, et l'autre registre à décalage est prévu pour mémoriser le second tri de moyens d'indicateur pour les N paquets reçus le plus récemment. 12 Procédé pour recevoir des données émises sur un système de radio communication en mode paquet, dans lequel les éléments de données se rapportant à un premier message sont entrelacés sur une multitude de paquets, et les éléments de données sélectionnés se rapportant au premier message sont remplacés par des éléments de données se rapportant à un second message et entrelacés sur une multitude de paquets, chaque paquet comportant des moyens d'indicateur qui peuvent être positionnés pour indiquer si les éléments de données se rapportant au premier message ont été remplacés par des éléments de données du second message, lequel procédé comporte les étapes consistant à: extraire et réordonner les éléments de données des données reçues pour reconstituer le premier message, détecter les moyens d'indicateur sur un nombre prédéterminé de paquets, et extraire les éléments de données remplacés pour reconstituer le second message fonction de la proportion des moyens d'indicateur positionnés détectés. 13 Procédé pour recevoir des données selon la revendication 12, dans lequel les paquets sur lesquels les moyens d'indicateur sont détectés, sont alignés avec les paquets sur lesquels les éléments de données se rapportant à un second message sont entrelacés. 14 Procédé pour recevoir des données selon la revendication 12 ou la revendication 13, dans lequel le nombre de paquets sur lesquels les moyens d'indicateur sont détectés est égal au nombre de paquets sur lesquels les éléments de données se rapportant au second message sont entrelacés.