FR 2674968 A1 19921009 FR 9200219 A 19920110 La présente invention concerne un microcontrôleur et plus particulièrement un microcontrôleur perfectionné destiné à simplifier le matériel permettant d'accéder à une mémoire étendue. En vue de l'adoption d'une unité formant micro- contrôleur, par exemple pour son utilisation dans un contrôleur pour une cassette ou un dispositif de mémoire à disquettes, l'existence du câblage impose la présence d'une logique qui accroît le besoin en matériel en fonction du type de contrôleur Lorsque le contrôleur comprend un pro- cesseur intégré, qui peut programmer un microprogramme, on peut utiliser le contrôleur en modifiant le microprogramme et, dans ce cas, un microcontrôleur est nécessaire. En outre, lorsqu'une mémoire morte utilisée pour mémoriser une quantité prédéterminée du microprogramme est formée sur la microplaquette à semiconducteurs de l'unité formant microcontrôleur, le contrôleur exclusif pour la mi- croplaquette peut être créé et, à cet effet, il est écono- mique de choisir l'unité formant microcontrôleur monopuce actuellement disponible comportant une mémoire morte interne. De cette manière, dans une application standard, on utilise le dispositif à disquettes mentionné précédemment et on dispose à cet effet de l'unité formant microcontrôleur mo- nopuce contenant un microprogramme. Dans le cas de l'utilisation de l'unité formant microcontrôleur incluant l'utilisation d'une mémoire morte interne possédant une capacité donnée, il existe, dans l'agencement matériel, des possibilités pour accéder à une mémoire étendue, qui permette l'utilisation d'une mémoire externe étendue En général, étant donné que l'unité for- mant microcontrôleur monopuce possède une borne de raccor- dement d'une broche externe supplémentaire, un signal de commande, à savoir un signal à niveau haut ou bas, doit être délivré par cette broche pour sélectionner et comman- der le mode d'accès à la mémoire morte interne et un mode d'accès à la mémoire externe. C'est pourquoi, un but de la présente invention est de fournir des unités formant microcontrôleurs permet- tant d'accéder de façon sélective à une mémoire interne ou externe par l'intermédiaire d'une borne de lecture/enregis- trement de l'unité formant microcontrôleur, au lieu d'uti- liser une borne supplémentaire pour accéder à une mémoire externe étendue. Conformément à la présente invention, la néces- sité d'utiliser une borne additionnelle de sélection de mode pour accéder de façon sélective à la mémoire interne ou externe est supprimée et} en outre, cette sélection de mode peut être obtenue au moyen d'un signal appliqué à une borne déjà utilisée dans d'autres buts. Plus particulièrement, il est prévu une unité formant microcontrôleur permettant d'accéder à une mémoire externe étendue et comportant un bloc de commande de la mémoire externe, un bloc de commande externe de cadencement et une mémoire interne, caractérisée en ce qu'elle comprend un circuit de détection de remise à l'état ini- tial répondant à un signal externe de remise à l'état ini- tial pour initialiser ladite unité formant microcontrôleur et une horloge externe et pour détecter ensuite si l'unité formant microcontrôleur est ramenée à l'état initial ou non; un circuit de production de signaux d'horloge d'accès en mémoire, qui reçoit un signal de sortie délivré par le circuit de détection de remise à l'état initial pour produire un signal d'horloge de manière à accéder de façon sélective à une mémoire étendue interne ou externe; et un circuit de verrouillage recevant ledit signal d'horloge et un signal d'interface de mémoire pour appli- quer un signal de sélection d'accès en mémoire à chacune desdites unités formées par ledit bloc de commande de la mémoire externe, ledit bloc de commande externe de cadence- ment et ladite mémoire interne, une sélection de mémoire étant exécutée par ledit signal de remise à l'état initial et ledit signal d'interface de raccordement à la mémoire. D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci- après prise en référence aux dessins annexés, sur les- quels: la figure 1 représente un schéma-bloc montrant une unité formant microcontrôleur raccordée à une mémoire morte externe conformément à la présente invention; la figure 2 représente une forme de réalisation du schéma d'un circuit pour une unité formant microcontrô- leur conforme à la présente invention; et les figures 3 A-3 J représentent des formes d'ondes de signaux de cadencement destinées à illustrer le fonctionnement du circuit représenté sur la figure 2. En référence à la figure 1, on y voit représenté un schéma-bloc d'une unité formant microcontrôleur 1 com- prenant un circuit conforme à la présente invention, des- tiné à faire fonctionner une mémoère morte externe 2 raccordée à cette unité Le circuit de la figure 1, désigné d'une ma- nière générale par la référence 20, présente les caracté- ristiques de la présente invention et est représenté de fa- çon détaillée sur la figure 2. Le circuit 20 conforme à la présente invention délivre un signal EA à d'autres circuits de l'unité formant microcontrôleur, qui sont des circuits classiques bien connus en soi dans la technique. Le système de base de l'unité formant micro- contrôleur 1 est identique à une microplaquette à circuits intégrés MCU à 8 bits, No de série 8051, commercialisée par la société dite Intel Co Ltd. Cependant, contrairement à l'art antérieur clas- sique, l'unité MCU 1 comprend des moyens pour produire un signal de sélection de mémoire T servant à sélectionner une mémoire morte interne ou externe sans utiliser, ni néces- siter une broche additionnelle pour la délivrance du signal EA. Comme on le voit sur la figure 1, le circuit 20 produit un signal EA à l'intérieur de l'unité 1 Le cir- cuit 20 comprend un circuit 15 de détection de remise à l'état initial, qui sert à recevoir un signal d'horloge XTAL 1 et un signal de remise à l'état initial RESET Le circuit 15 agit de manière à détecter si l'unité MCU est ramenée à l'état initial ou non Un circuit 16 de produc- tion de signaux d'horloge d'accès en mémoire reçoit un si- gnal de sortie de la part du circuit 15 de détection de re- mise à l'état initial et produit un signal d'horloge per- mettant d'accéder de façon sélective à une mémoire interne ou externe Un circuit de verrouillage 17 reçoit le signal d'horloge de la part du circuit 16 et reçoit également des signaux d'interface de mémoire, à savoir un signal R/W, pour la production du signal EA. L'unité 1 possède la mémoire morte interne 11 telle que représentée sur la figure 1 La capacité de cette mémoire morteinterne est égale à 4 k octets et, au moment de l'utilisation de la mémoire morte externe 2, la capacité uti- lisable peut être accrue à 64 k octets. Cependant, lorsqu'une mémoire morte étendue est en outre prévue, une adresse d'accès à la mémoire morte interne et une adresse d'accès à la mémoire morte externe sont dési- gnées simultanément C'est pourquoi, une borne addition- nelle pour un signal de commande est nécessaire pour per- mettre un accès sélectif à l'une des deux adresses Cette borne supplémentaire pour le signal de commande est une borne EA de commande de sélection d'accès en mémoire. Lorsque le signal EA est positionné à " 1 ", la mémoire morte interne est sélectionnée, et lorsque le signal EA est posi- tionné à " O ", la mémoire morte externe est sélectionnée. Les explications, données ci-après, d'un exemple spécifique s'appliquent à l'objet de la présente invention dans le cas o le signal E prend la valeur " 1 " Dans le cas d'un signal EA ayant pour valeur " 1 ", l'accès est réa- lisé uniquement à une mémoire morte interne Il située dans l'unité formant micro-ordinateur Dans ces conditions, une valeur " O " du signal à niveau bas est envoyée à une borne de validation de sortie, O E, de la mémoire ROM 11 par l'intermédiaire d'un inverseur 12 De ce fait, la mémoire ROM interne passe à un état dans lequel elle est acces- sible. Simultanément, le signal EA est envoyé en tant que signal de commande à un bloc 13 de commande de la mé- moire externe et un bloc 14 de commande externe de cadence- ment. Dans le cas o le bloc 13 de commande de la mé- moire externe comprend un port pour le raccordement exté- rieur, le PORT O est un port de transmission d'adresses/données, tel qu'un multiplexeur, et le port PORT 2 est un port de transmission d'adresses. Le circuit du bloc 13 de commande de la mémoire externe n'est pas représenté de façon détaillée Le bloc de commande de la mémoire externe reçoit le signal EA à un ni- veau haut, à savoir " 1 ", et produit un signal qui invalide la mémoire morte externe 2, de sorte que l'accès ne peut pas être réalisé à cette mémoire. En outre, le signal EA est également envoyé au bloc 14 de commande externe de cadencement, présent dans l'unité 1, et ce bloc 14 commande le cadencement du cycle du bus à l'intérieur de l'unité 1 et produit un signal d'échantillonnage d'adresses ou un signal d'échantillonnage de données pour l'interface de mémoire, après détermination du fait que l'état du présent accès à une mémoire concerne une mémoire interne ou une mémoire externe. En résumé, lorsque le signal EA est positionné à " 1 " dans cette forme de réalisation, l'accès est réalisé à la mémoire morte interne qui possède une capacité de 4 k octets, et le mode du bloc 14 de commande externe de cadencement est commuté de manière à réaliser l'accès à la mémoire morte externe contenant plus de 4 k octets Lorsque le signal EA est positionné à " O ", comme on le voit sur la figure 1, la mémoire morte interne 11 passe à l'état inva- lidé Simultanément, le signal EA, qui possède le niveau bas, est envoyé au bloc 13 de commande de la mémoire ex- terne et au bloc 14 de commande externe de cadencement Par conséquent, une adresse de la mémoire morte externe corres- pondant à la capacité de la mémoire morteinterne est sélec- tionnée. Lorsque le bloc 14 du circuit de commande externe de cadencement reçoit le signal EA à niveau bas, la mémoire morte externe 2 est activée Le bloc 13 de commande de la mé- moire externe a accès à cette mémoire externe par l'intermédiaire du port, puis valide la mémoire ROM externe pour son utilisation. Il est important qu'un signal produit par une transition sélective de niveau du signal EA soit envoyé à un circuit associé Bien qu'une forme de réalisation du circuit 20 de la présente invention indiquée dans le schéma-bloc de la figure 1 soit représentée sur la figure 2, on comprendra que la présente invention n'est pas limi- tée à la forme de réalisation représentée sur la figure 2. En outre, comme cela sera expliqué plus loin, la présente invention n'est pas limitée à l'utilisation d'une entrée de signal spécifique appliquée à partir de l'extérieur de l'unité 1. Ci-après on va expliquer une forme de réalisation de la présente invention sur la base du circuit de la f i- gure 2 et des formes d'ondes de signaux de cadencement des figures 3 A-3 J. Le signal d'horloge principal XTAL 1 reçu à partir de l'extérieur de l'unité 1 est envoyé de la même manière aux différentes bornes d'application des signaux d'horloge de quatre bascules bistables de type D 202, 203, 204 et 205, qui font partie du circuit logique 15 de détection de remise à l'état initial La forme d'onde du signal d'horloge XTAL 1 est représentée sur la figure 3 A Lorsqu'un changement de niveau apparaît dans le signal RESET, c'est- à-dire une transition passant du niveau haut au niveau bas comme représenté par la forme d'onde de la figure 3 B, la première bascule bistable de type D 202 est alimentée par un signal " 1 " en tant que signal d'entrée, par l'intermédiaire d'un inverseur 201 Par conséquent, comme on le voit à partir des formes d'ondes des figures 3 C à 3 F, les différentes sorties Q 1 à Q 4 des bascules bistables de type D délivrent leurs signaux de sortie en cascade étant donné qu'une borne de sortie d'un étage amont est raccordée à une borne d'entrée d'un étage aval suivant, et ce en synchronisme avec le signal d'horloge XTAL 1. Le signal de remise à l'état initial utilisé dans la forme de réalisation qui fait l'objet de la présente in- vention est le signal servant à initialiser l'unité l elle-même, c'est-à-dire un signal passant du niveau bas au niveau haut. Dans le cas o le signal de remise à l'état ini- tial est appliqué d'une manière commandée par un utilisa- teur, pour remettre à l'état initial l'unité 1, c'est-à- dire pour initialiser cette unité, signal qui est visible sur la figure 3 A, une pluralité d'impulsions d'horloge doi- vent apparaître avant que le signal de remise à l'état ini- tial revienne au niveau haut. Dans la forme de réalisation de la présente in- vention représentée sur la figure 2 et sur les figures 3 A- 3 J, pour détecter la remise à l'état initial, si le signal de remise à l'état initial reste au niveau bas pendant une période correspondant à cinq impulsions d'horloge du signal d'horloge externe, le signal de remise à l'état initial du système passe à l'état actif. Comme cela est visible dans le circuit indiqué précédemment, pendant une durée pendant laquelle le signal de remise à l'état initial au niveau bas exécute une opéra- tion prédéterminée et passe ensuite à nouveau au niveau haut, chaque sortie des bascules bistables de type D rac- cordées à une porte ET 206 forme le signal à niveau haut de sorte que le système est ramené à l'état initial par un si- gnal RST qui est envoyé à chaque bloc du circuit de l'unité 1. Après l'écoulement d'un intervalle de temps pré- déterminé, c'est-à-dire une fois achevée l'initialisation, le signal de remise à l'état initial passe au niveau haut, comme cela est visible d'après la forme d'onde de la figure 3 B. A cet instant, la sortie de chaque bascule bis- table 202, 203, 204 et 205 passe à une valeur inverse et ces sorties sont amenées séquentiellement à un niveau bas. Le signal de remise à l'état initial RESET passe alors au niveau haut et, simultanément, le signal RST de remise à l'état initial du système passe au niveau bas. D'autre part, lorsque la sortie Q 3 de la troi- sième bascule bistable de type D 204 et la sortie inverse Q 2 de la seconde bascule bistable de type D 203 délivrent des signaux à niveau haut à une porte ET 207, cette der- nière délivre le signal à niveau haut correspondant à la forme d'onde de la figure 3 H. Lorsque l'unité 1 a été ramenée à l'état ini- tial, c'est-à-dire qu'elle a été initialisée, elle accède à la mémoire de manière à extraire un ordre à partir de la mémoire morte. A cet instant, le fait que la mémoire à laquelle l'accès doit être exécuté est la mémoire interne ou la mé- moire externe, est déterminé par l'état du signal R/W, qui fait partie des signaux d'interface de mémoire, et ce sans la présence de la borne EA supplémentaire. En outre, conformément à la présente invention, comme cela est visible sur la forme d'onde de la figure 3 I, un signal à niveau "haut" servant à placer le signal EA au niveau haut ou un signal à niveau "bas" servant à placer le signal EA au niveau bas est sélectionné et est combiné à ce signal R/W, et une fois que l'unité l est ramenée à l'état initial, ce signal sélectionné est appliqué au cir- cuit de verrouillage Ceci est utilisable avec l'état ef- fectif à niveau haut du signal d'horloge d'accès en mémoire EACLK. Le signal d'horloge d'accès en mémoire EACLK men- tionné précédemment est appliqué à une porte d'un élément MOS utilisé pour commuter le signal R/W, et donc cet élé- ment MOS passe à l'état conducteur Le signal R/W à niveau bas ou haut mentionné précédemment est appliqué au circuit de verrouillage 17 de sorte que le signal iÀ est délivré comme cela est indiqué par la forme d'onde de la figure 3 J. Si le signal R/W est au niveau haut, le signal EA est au niveau haut et inversement. Cependant, étant donné que le signal R/W et le signal de commande sont utilisés initialement dans un autre but et que la trans- mission du signal de l'élément MOS est interrompue en raison de l'absence du signal d'horloge d'accès en mémoire EACLK après l'opération indiquée précédemment, au niveau de n'importe quelle transition après cette opé- ration, le circuit de verrouillage 17 n'est pas influencé par le sigpal R/W. Par conséquent, le signal EA peut être produit d'une manière interne grâce à la seule utilisation du si- gnal de remise à l'état initial et du signal R/W, et le fonctionnement de l'unité 1 est exécuté d'une manière uniforme au moyen de l'envoi du signal EA. Il est possible de réaliser la commande d'accès en mémoire au moyen du signal déjà utilisé dans un autre but, à savoir le signal de remise à l'état initial et le signal R/W au niveau des bornes d'interface de mémoire si- tuées dans trois états, lorsque l'unité 1 est ramenée à l'état initial, sans l'utilisation de la borne addition- nelle pour sélectionner le signal EA. Conformément à la présente invention, dans le cas de l'utilisation d'une telle borne utilisée dans un autre but que la borne R/W possédant les trois états, lorsque l'adresse de la mémoire morte externe possédant la même capa- cité que la mémoire morte interne est désignée, la borne ex- clusive additionnelle n'est pas nécessaire En outre, il n'est pas nécessaire d'utiliser l'unité 1 additionnelle sans une mémoire morte. Bien que la présente invention ait été décrite en référence aux formes de réalisation préférées des diffé- rentes figures, il faut comprendre que l'on peut utiliser d'autres formes de réalisation semblables ou que l'on peut apporter des modifications et des additions à la forme de réalisation décrite pour exécuter la même fonction de la présente invention sans s'en écarter C'est pourquoi la présente invention n'est pas censée être limitée à une quelconque forme de réalisation. il REVENDICATIONS 1 Unité formant microcontrôleur ( 1) permettant d'accéder à une mémoire externe étendue ( 2), et comportant un bloc ( 13) de commande de la mémoire externe ( 2), un bloc ( 14) de commande externe de cadencement et une mémoire in- terne ( 11), caractérisée en ce qu'elle comprend un circuit ( 15, 201-206) de détection dedse à l'état initial répondant à un signal externe de remise à l'état initial RESET pour initialiser ladite unité formant microcontrô- leur ( 1) et une horloge externe et pour détecter ensuite si l'unité formant microcontrôleur est ramenée à l'état ini- tial ou non; un circuit ( 16) de production de signaux d'horloge d'accès en mémoire, qui reçoit un signal de sor- tie délivré par le circuit ( 15, 201-206) de détection derese à l'état initial pour produire un signal d'horloge de manière à accéder de façon sélective à une mémoire étendue interne ou externe; et un circuit de verrouillage ( 17) recevant ledit signal d'horloge et un signal d'interface de mémoire R/W pour appliquer un signal de sélection d'accès en mémoire EA à cha- cune desdites unités formées par ledit bloc ( 13) de com- mande de la mémoire externe ( 2), ledit bloc ( 14) de com- mande externe de cadencement et ladite mémoire interne ( 11), une sélection de mémoire étant exécutée par ledit si- gnal de remise à l'état initial RESET et ledit signal d'in- terface de mémoire R/W. 2 Unité selon la revendication 1, caractérisée en ce que ledit signal d' interface de mémoire R/W comprend un signal d'enregistrement/lecture. 3 Unité selon la revendication 1, caractérisée en ce que ledit circuit de détection ( 15) comprend: une pluralité de bascules bistables de type D ( 202-205), qui sont toutes alimentées en commun par un si- gnal d'horloge externe XTAL 1 pour produire un signal retardé correspondant à un niveau modifié dudit signal externe de remise à l'état initial RESET; et une porte ET ( 206) répondant à un signal de sor- tie de chacune desdites bascules bistables de type D ( 202, 205) pour produire un signal de remise à l'état initial RST 4 Unité selon la revendication 1, caractérisée en ce que ledit circuit ( 16) de production de signaux d'horloge d'accès en mémoire comprend une porte ET ( 207) complète pour recevoir séquentiellement des signaux d'entrée retardés, délivrés par ledit circuit ( 15) de dé- tection de remise à l'état initial. Unité selon la revendication 1, caractérisée en ce que ledit circuit de verrouillage ( 17) comprend: un élément MOS placé à l'état conducteur par un signal de sor- tie à niveau haut du circuit ( 16) de production de signaux d'horloge d'accès en mémoire, et une porte verrouillée par un signal de lecture/enregistrement R/W lorsque ledit élé- ment MOS est conducteur.