FR 2682785 A1 19930423 FR 9212340 A 19921015 La présente invention concerne le domaine de la vitesse des microprocesseurs compris à l'intérieur d'un ordinateur numérique et son but est, plus particulièrement, de permettre à un noyau de microprocesseur d'opérer, sur une base qui peut être choisie, à une fréquence qui est un multiple de celle des signaux d'horloge d'entrée aux bus d'adresses/de données. Typiquement, un système d'ordinateur contient un microprocesseur, un bus, et d'autres dispositifs périphériques Le microprocesseur exécute les opérations logiques sur les données du système d'ordinateur Le bus est utilisé par le microprocesseur et les dispositifs périphériques pour transférer des signaux de données, d'adresses et de commandes Les dispositifs périphériques peuvent être des dispositifs de mémorisation, des dispositifs d'entrée/sortie (E/S), et ainsi de suite Généralement, chaque élément du système d'ordinateur fonctionne à la même fréquence (c'est-à-dire le même type de cycle). Le microprocesseur inclut une unité de noyau pour traiter les données Le noyau est constitué par l'unité centrale de traitement (UCT), la mémoire de cache, etc. Le microprocesseur communique avec le bus en utilisant un dispositif de commande de bus Puisque toutes les opérations du système d'ordinateur se produisent à la même fréquence, les opérations logiques effectuées par le noyau le sont à la même fréquence que le transfert des signaux de données, d'adresses et de commandes sur le bus du système d'ordinateur Le dispositif de commande de bus assure cette synchronisation en engendrant les signaux de commande du bus. Certaines opérations logiques effectuées par l'unité de noyau, par exemple des opérations arithmétiques, exigent des cycles multiples pour être achevées Jusqu'à l'achèvement de ces opérations à cycles multiples, le bus reste inoccupé La présente invention permet à l'unité de noyau d'opérer à une vitesse plus rapide que le bus De cette manière, le bus est utilisé pour transférer plus fréquemment des données Par conséquent, des états de bus inoccupés sont minimisés et les opérations peuvent être réaliséhes plus rapidement. Lorsque l'on modifie le microprocesseur pour opérer à une vitesse plus rapide, il est avantageux de le modifier de manière à minimiser des modifications au reste du système d'ordinateur De cette manière, il faut simplement insérer le nouveau microprocesseur dans le système d'ordinateur sans modifier aucun des autres équipements du système (c'est-à-dire sans réaliser à nouveau totalement la carte) Il est également avantageux de maintenir à un minimum les modifications d'équipement afin que des applications préexistantes d'ordinateur puissent bénéficier d'une élévation du niveau des systèmes d'ordinateur sans qu'il soit nécessaire d'acheter de nouveaux composants du système en évitant ainsi des dépenses importantes. Pour répondre facilement à ces exigences, la présente invention réalise un microprocesseur qui peut fonctionner aussi bien à la vitesse du bus qu'à une vitesse supérieure à la vitesse du bus La présente invention permet aux spécifications de synchronisation du bus de rester les mêmes dans les deux modes De cette manière, des modifications au système complet d'ordinateur sont minimisées. L'avantage de la présente invention par rapport à l'art antérieur est qu'elle permet de modifier une structure de microprocesseur pour permettre au noyau d'opérer à une fréquence multiple de celle du bus avec un très faible nombre de modifications de structures seulement Ceci réduit de manière spectaculaire le temps de réalisation En outre, en utilisant cette technique, la majeure partie de la logique de commande du bus (environ 99 %) peut être réalisée en supposant un fonctionnement à la vitesse de bus seulement Cette approche permet aussi l'addition d'une logique de choix pour permettre à une simple pastille à attacher de choisir entre les modes rapide et lent d'opération. Cette structure à microplaquette unique peut donc être utilisée pour répondre aux exigences d'un grand nombre de types de microprocesseurs en utilisant une programmation de soudage de fils de la pastille de logique de choix. De façon plus spécifique il est réalisé selon un premier aspect de l'invention un microprocesseur à utiliser dans un système d'ordinateur, comprenant un bus prévu pour transférer des données, caractérisé en ce qu'il comprend: un moyen générateur de signaux d'horloge pour engendrer des signaux d'horloge de noyau et des signaux d'horloge de bus, lesdits signaux d'horloge de noyau étant à une première ou à une deuxième fréquence, lesdits signaux d'horloge de bus étant à ladite première fréquence, ladite deuxième fréquence étant plus rapide que ladite première fréquence; une unité sensible auxdits signaux d'horloge de noyau pour traiter lesdites données; et un moyen de commande de bus sensible auxdits signaux d'horloge de bus pour piloter lesdites données sur ledit bus. De préférence, le microprocesseur comprend en outre un moyen de commutation couplé audit moyen générateur de signaux d'horloge, ledit moyen de commutation étant prévu pour commuter ledit moyen générateur de signaux d'horloge pour engendrer lesdits signaux d'horloge de noyau à ladite première fréquence lorsque ledit moyen de commutation est dans une première position et à ladite deuxième fréquence lorsque ledit moyen de commutation est dans une deuxième position. De façon avantageuse, la largeur d'impulsion des signaux d'horloge de bus est la même que celle des signaux d'horloge de noyau. Selon une modalité ledit moyen générateur de signaux d'horloge peut comprendre: un moyen générateur de signaux d'horloge de noyau pour engendrer les signaux d'horloge de noyau en réponse au signal d'horloge global, d'une manière telle que la fréquence desdits signaux d'horloge de noyau est plus rapide que la fréquence du signal d'horloge global; et un moyen générateur de signaux d'horloge de bus couplé audit moyen générateur de signaux d'horloge de noyau, ledit moyen générateur de signaux d'horloge de bus étant prévu pour recevoir des signaux d'horloge de noyau et pour engendrer des signaux d'horloge de bus en réponse auxdits signaux d'horloge de noyau, ledit moyen générateur de signaux d'horloge de bus masquant lesdits signaux d'horloge de noyau pour engendrer lesdits signaux d'horloge de bus, d'une manière telle que lesdits signaux d'horloge de noyau ne sont pas affectés. Ledit moyen générateur de signaux d'horloge comprend alors de préférence une boucle verrouillée en phase. Selon une modalité, cette boucle de verrouillage de phase du moyen générateur de signaux d'horloge de noyau est constituée de: un moyen détecteur de phase prévu pour recevoir ledit signal d'horloge global et un signal de rétroaction, et pour engendrer en réponse à ceux-ci, un premier signal qui est une mesure de la différence de phase entre ledit signal d'horloge global et ledit signal de rétroaction; un moyen générateur de tension prévu pour engendrer un signal de commande de tension selon ledit premier signal; un moyen d'oscillateur commandé en tension pour engendrer lesdits signaux de noyau en réponse audit signal de commande de tension, la fréquence desdits signaux de noyau variant en fonction du niveau de ladite tension de rétroaction; et un moyen diviseur de tension pour engendrer ledit signal de rétroaction en réponse auxdits signaux d'horloge de noyau, la fréquence dudit signal de rétroaction étant un multiple de celle desdits signaux d'horloge de noyau, d'une manière telle que ledit oscillateur produit un signal dont la fréquence est N fois celle du signal d'horloge global. Ledit diviseur de fréquence peut comprendre: un premier moyen logique pour engendrer un signal de masquage en réponse à au moins un premier desdits signaux de noyau, ledit signal de masquage étant un premier état ou un deuxième état; et un deuxième moyen logique destiné à engendrer ledit signal de rétroaction en réponse audit premier signal de noyau et audit signal de masquage, d'une manière telle que ledit deuxième moyen logique engendre ledit signal de rétroaction lorsque ledit signal de masquage est dans ledit premier état et masque ledit signal de rétroaction lorsque ledit signal de masquage est dans ledit deuxième état. Ledit diviseur de fréquence peut engendrer lesdits signaux d'horloge de bus. Selon un deuxième aspect, l'invention réalise un microprocesseur à à utiliser dans un système d'ordinateur, comprenant un bus prévu pour transférer des données, caractérisé en ce qu'il comprend: un moyen générateur de signaux d'horloge pour engendrer des signaux d'horloge de noyau et des signaux d'horloge de bus, lesdits signaux d'horloge de noyau étant à une première ou à une deuxième fréquence, lesdits signaux d'horloge de bus étant à ladite première fréquence, ladite deuxième fréquence étant plus rapide que ladite première fréquence; un moyen de commutation couplé audit moyen générateur de signaux d'horloge, ledit moyen de commutation étant prévu pour commuter ledit moyen générateur de signaux d'horloge pour engendrer lesdits signaux d'horloge de noyau à ladite première fréquence lorsque ledit moyen de commutation est dans une première position et à ladite deuxième fréquence lorsque ledit moyen de commutation est dans une deuxième position. une unité sensible auxditx signaux d'horloge de noyau pour traiter lesdites données; et un moyen de commande de bus sensible auxdits signaux d'horloge de bus pour piloter lesdites données sur ledit bus. De préférence le microprocesseur comprend en outre un moyen générateur de blocage pour engendrer un signal de blocage afin d'empêcher une transition du dispositif de commande de bus depuis le début de l'ancien cycle vers la fin de l'ancien cycle. De façon avantageuse, ledit moyen de commutation invalide en mode normal ledit moyen générateur de blocage. Selon une modalité qui peut s'appliquer à l'un comme à l'autre des aspects de l'invention décrits ci- dessus, ladite deuxième fréquence est double de la première fréquence. Selon un troisième aspect, l'invention réalise un circuit inclus dans un microprocesseur synchronisé par un signal d'horloge global et prévu pour permettre à un noyau dudit microprocesseur de fonctionner à une fréquence égale à N fois la fréquence des bus d'adresses et de données, caractérisé en ce qu'il comprend: un moyen détecteur de phase prévu pour recevoir ledit signal d'horloge global et un signal de rétroaction, et pour engendre en réponse à ceux-ci, un premier signal qui est une mesure de la différence de phase entre ledit signal d'horloge global et ledit signal de rétroaction; un moyen générateur de tension prévu pour engendrer un signal de commande de tension selon ledit premier signal; un moyen d'oscillateur commandé en tension pour engendrer lesdits signaux de noyau en réponse audit signal de commande de tension, la fréquence desdits signaux de noyau variant en fonction du niveau de ladite tension de rétroaction; un premier moyen logique pour engendrer un signal de masquage en réponse à au moins un premier desdits signaux de noyau, ledit signal de masquage étant un premier état ou un deuxième état; et un deuxième moyen logique destiné à engendrer lesdits signaux d'horloge de bus en réponse audit premier signal de noyau et audit signal de masquage, d'une manière telle que ledit deuxième moyen logique engendre lesdits signaux d'horloge de bus lorsque ledit signal de masquage est dans ledit premier état et masque lesdits signaux de commande de bus lorsque ledit signal de masquage est dans ledit deuxième état, la fréquence desdits signaux de commande de bus étant un multiple de celle desdits signaux d'horloge de noyau, l'un desdits signaux de commande de bus étant ledit signal de rétroaction, d'une manière telle que ledit oscillateur produit des signaux d'horloge de noyau dont la fréquence est N fois la fréquence dudit signal d'horloge global. Selon une modalité particulière, ledit deuxième moyen logique peut engendrer ledit signal de masquage qui masque une fois sur deux lesdits signaux de commande de bus, d'une manière telle que ledit signal de rétroaction pilote ledit oscillateur afin de produire des signaux d'horloge de noyau dont la fréquence est double de celle du signal d'horloge global. Que cette modalité soit ou non réalisée, ledit circuit peut comprendre en outre un moyen de commutation pour commuter le noyau entre le mode normal et le mode plus rapide. et il peut comprendre en outre aussi un moyen générateur de blocage pour engendrer un signal de blocage pour empêcher une transition du dispositif de commande de bus depuis le début de l'ancien cycle vers la fin de l'ancien cycle: ledit moyen de commutation invalide alors, de préférence, en mode normal ledit moyen générateur de blocage. Selon un quatrième aspect, l'invention réalise un microprocesseur à utiliser dans un système d'ordinateur, comprenant un bus pour transférer les données, ledit microprocesseur comprenant un noyau de traitement desdites données; et un moyen de commande de bus pour piloter lesdites données et lesdits bus, caractérisé en ce que ledit noyau fonctionne plus vite que ledit bus, d'une manière telle que le bus peut s'adapter à une quantité de données supérieure à celle que traite ledit noyau. Les largeurs d'impulsions des impulsions d'horloge de la fréquence dudit bus est, de préférence, égale à la largeur d'impulsion des impulsions d'horloge de la fréquence dudit noyau. Les signaux d'horloge de bus sont alors, de façon avantageuse, des cycles opératoires de signaux d'horloge à cycle actif d'un quart de temps. La présente invention sera comprise de façon plus complète à partir de la description détaillée donnée ci-dessous et des dessins annexés des modes de réalisation préférés de l'invention, qui ne devraient pas cependant être considérés comme limitant l'invention à des modes de réalisation spécifiques mais comme étant simplement destinés à l'explication et à la compréhension. Les figures représentent: La Figure 1 une illustration de l'architecture du système d'ordinateur; la Figure 2 un schéma fonctionnel du microprocesseur du mode de réalisation actuellement préféré de la présente invention; la Figure 3 un schéma du générateur de signaux d'horloge du mode de réalisation actuellement préféré de la présente invention; la Figure 4 les signaux de synchronisation engendrés par le générateur de signaux d'horloge du mode de réalisation actuellement préféré de la présente invention. On va maintenant décrire un microprocesseur qui fonctionne de façon sélective à la même fréquence ou à une fréquence plus rapide que le bus deadresses/données Dans la description qui suit, de nombreux détails spécifiques sont indiqués, par exemple des numéros spécifiques de signaux et de portes, etc, afin de permettre une compréhension complète de la présente invention Il sera cependant évident pour l'homme de l'art que la présente invention peut être mise en oeuvre sans ces détails spécifiques Dans d'autres cas, des opérations et des composants d'ordinateur bien connus n'ont pas été décrits en détail pour éviter d'obscurcir inutilement la présente invention. On décrira d'abord une vue générale du système d'ordinateur de la présente invention. En se référant en premier lieu à la Figure 1, il y est représenté sous forme de schéma une vue générale d'un système d'ordinateur de la présente invention On comprendra qu'un grand nombre de détails du système n'ont pas été représentés à la Figure 1 qui est utilisable pour fournir une description générale du système d'ordinateur de la présente invention D'autres détails seront indiqués en référence à d'autres figures annexées selon les besoins de la description En outre, la présente invention est décrite en se référant à son mode de réalisation préféré; des variantes de modes de réalisation qui peuvent être conçues par l'homme de l'art sont considérées comme situées à l'intérieur du cadre des revendications indiquées ci-après. Comme représenté à la Figure 1, un système d'ordinateur du type utilisable par le mode de réalisation préféré de la présente invention comprend généralement un bus ou d'autres moyens de communications 101 pour communiquer les informations, un moyen de traitement 102 couplé au bus 101 pour traiter l'information, une mémoire vive (REM) ou un autre dispositif dynamique de mémorisation 104 (appelé classiquement une mémoire principale) couplé au bus 101 pour mémoriser une information et des instructions pour ledit moyen de traitement 102, une mémoire morte (ROM) ou un autre dispositif de mémorisation statique couplé au bus 101 pour mémoriser une information et des instructions statiques pour ledit moyen de traitement 102, un dispositif de mémorisation de données 107, par exemple un disque magnétique et une unité de disque, couplé audit bus 101 pour mémoriser une information et des instructions, un dispositif d'affichage 121, par exemple un tube à rayons cathodiques, un affichage à cristaux liquides, etc couplé au bus 101 pour afficher une information à l'utilisateur de l'ordinateur, un dispositif d'entrée alphanumérique 122 incluant des touches alphanumériques et autres, etc, couplé à un bus 101 pour communiquer une information et des choix d'ordres audit processeur 102 et pour commander le mouvement du curseur Finalement, le système comprend un dispositif 123 de création d'exemplaire original, par exemple un traceur ou une imprimante Post Script, pour fournir une représentation visuelle des images d'ordinateur Le dispositif de création de l'exemplaire original est couplé au processeur 102, à la mémoire principale 104, à la mémoire statique 106 et au dispositif de mémorisation de masse 107 par le bus 101. Evidemment, certaines implantations et utilisations de la présente invention peuvent ne pas exiger ni inclure tous les composants ci-dessus Par exemple, dans certaines implantations, un clavier et un dispositif de commande de curseur prévus pour l'entrée d'information dans le système peuvent ne pas être nécessaires Dans d'autres implantations, il peut ne pas être nécessaire de fournir un dispositif d'affichage pour afficher l'information. On va maintenant décrire une vue générale du microprocesseur selon la présente invention. La Figure 2 représente un schéma fonctionnel du microprocesseur, le processeur 200 utilisé par le mode de réalisation préféré de la présente invention Le processeur 200 est de préférence fabriqué sous forme de circuit intégré en utilisant un processus de semi- conducteur métal-oxyde (MOS) Le processeur 200 comprend généralement une unité de noyau 210 pour traiter les données, et un dispositif de commande de bus 220 pour commander une communication du processeur avec le bus du système d'ordinateur (Figure 1) et un générateur de signaux d'horloge 230 pour fournir la synchronisation fondamentale et la fréquence interne de fonctionnement du processeur 200 f Dans le mode de réalisation actuellement préféré, l'unité de noyau 210 fonctionne, sur une base qui peut être choisie, à une ou deux fois la vitesse du bus dans le système d'ordinateur L'unité de noyau 210 comprend des registres 211 de retenue et de mémorisation de valeurs de données, un décodeur d'instructions 212 pour interpréter les instructions successives (recherchées dans la mémoire) afin de déterminer l'opération que l'unité de noyau 210 doit exécuter, et une unité logique arithmétique (ALU) 213 pour effectuer les opérations selon les instructions, par exemple additionner, compléter, comparer, décaler, déplacer, etc sur des quantités contenues dans les registres 211 En outre, l'unité de noyau 210 comprend un compteur de programme 214 destiné à suivre l'emplacement actuel dans le programme d'exécution. Normalement, le compteur de programme 214 s'incrémente après chaque instruction Cependant, il peut atteindre une nouvelle valeur après une instruction de "saut" ou "branchement" L'indicateur de pile 215 et les drapeaux 216 (porter, zéro, signe) contiennent une information de statut qui est vérifiée dans le cas d'un branchement conditionnel La mémoire de cache 217 retient des valeurs récemment recherchées dans la mémoire en vue d'un accès plus rapide Les caractéristiques spécifiques du fonctionnement de ces éléments sont bien connues dans l'art. Le générateur de signaux d'horloge 230 engendre les signaux d'horloge pour le fonctionnement du processeur 200 et pour le bus du système d'ordinateur. Des générateurs séparés de signaux d'horloge pourraient être utilisés pour les signaux d'horloge de noyau et pour les signaux d'horloge de bus Dans le mode de réalisation actuellement préféré de l'invention, le générateur de signaux d'horloge 230 produit, sur une base qui peut être choisie, des signaux d'horloge de noyau à une fois ( 1 X) ou deux fois ( 2 X), la fréquence du bus Cependant, les enseignements de la présente invention pourraient être utilisés pour produire des signaux d'horloge de noyau dont la fréquence est un autre multiple de celle des signaux d'horloge de bus. Les signaux d'horloge de noyau synchronisent les opérations effectuées par l'unité de noyau 210 et le dispositif de commande de bus 220 Dans le mode de réalisation actuellement préféré, les signaux d'horloge de noyau engendrés sont de phase un, PH 1, et de phase deux, PH 2 Les signaux d'horloge de bus rythment le transfert de données qui se produit sur le bus du système d'ordinateur Des transferts de données se produisent dans deux phases de signaux d'horloge. Pendant une phase de sortie, une donnée est sortie vers le bus, alors que, pendant une phase d'entrée, une donnée est pilotée pour entrer dans le processeur 200 à partir du bus Dans le mode de réalisation actuellement préféré, les signaux d'horloge de bus engendrés par le générateur de signaux d'horloge 230, qui correspondent aux phases d'entrée et sortie, sont respectivement les signaux CLKOUT et CLKIN. Dans le mode de réalisation actuellement préféré, les signaux d'horloge de noyau 2 X sont à une fréquence de 66 M Hz et les signaux d'horloge de noyau 1 X sont à une fréquence de 33 M Hz Ces signaux d'horloge de noyau commandent le fonctionnement de l'unité de noyau 210 (Figure 2) et du dispositif de commande de bus 220 (Figure 2) Ainsi, pendant le mode 2 X du mode de réalisation actuellement préféré, l'unité de noyau 210 et le dispositif de commande de bus 220 fonctionnent à 66 M Hz Seule une petite partie du dispositif de commande de bus 220 sait que le bus fonctionne à 33 M Hz. En mode l X, les signaux d'horloge de bus CLKOUT et CLKIN sont les mêmes que les signaux d'horloge de noyau P Hi et PH 2 (à l'exception d'un faible retard). Dans le mode de réalisation actuellement préféré, tous les signaux sont à 33 M Hz Pendant le mode 2 X, les signaux d'horloge de bus CLKOUT et CLKIN, sont des signaux d'horloge à 33 M Hz à cycle opératoire d'l/4 de temps qui sont synchronisés avec un sur deux des signaux d'horloge de noyau PH 1 et PH 2 respectivement. Puisque ces signaux synchronisés d'horloge de bus entrant dans le dispositif de commande de bus 220, qui détermine la vitesse de fonctionnement général du bus, sont à la moitié de la fréquence des signaux d'horloge de noyau, le bus fonctionne à la moitié de la fréquence. Dans le mode de réalisation actuellement préféré de la présente invention, le générateur de signaux d'horloge 230 reçoit un signal d'horloge d'entrée, CLK et un signal de choix, SELECT Le signal CLK est un signal d'horloge externe dans le système d'ordinateur. Tous les paramètres externes de synchronisation sont spécifiés par rapport au bord montant de CLK Dans le mode de réalisation actuellement préféré, CLK est un signal à 33 M Hz Le signal SELECT indique la fréquence à laquelle les signaux d'horloge de noyau doivent être engendrés par le générateur de signaux d'horloge 230. Dans le mode de réalisation actuellement préféré, SELECT indique que les signaux d'horloge de noyau engendrés par le moyen générateur de signaux d'horloge le sont à un fréquence égale, soit à une fois, soit à deux fois, celle des signaux d'horloge de bus Le signal SELECT est dérivé d'une option d'attache dans le mode de réalisation actuellement préféré Cette possibilité de choix permet à une microplaquette unique de répondre aux exigences de plusieurs types de microprocesseur en utilisant une programmation par attache de fil sur la pastille d'attache de logique de choix. Le dispositif de commande de bus 220 commande le transfert de données entre le processeur 200 et le bus du système d'ordinateur (Figure 1) Puisque l'instant d'origine de phase élevée des phases de noyau en mode 2 X, PHI et PH 2, est utilisé par les signaux d'horloge de bus en mode 1 X, CLKOUT et CLKIN, et que les phases des signaux d'horloge de bus sont alignées avec le début et la fin des signaux d'horloge de noyau 2 X, le circuit de pilotage du bus à demie vitesse est minimisé. Lorsque l'unité d'exploitation de noyau 210 opère à deux fois la vitesse du bus, le dispositif de commande de bus 220 tend à effectuer une transition depuis l'ancien début de cycle vers l'ancienne fin de cycle Pour empêcher ceci, le dispositif de commande de brus 220 engendre un signal de blocage Le signal de blocage redéfinit les états de bus du dispositif de commande de bus Les signaux d'horloge de bus sont décalés par rapport au commencement du début de cycle 1 X et à la fin du cycle l X en utilisant un état d'attente Ceci permet à la synchronisation d'être la même Par conséquent, des pilotes de sorties additionnelles et des sas d'entrée ne sont pas nécessaires pour la présente invention pour interfacer le processeur 200 avec le bus de système d'ordinateur en mode 2 X. Le signal de blocage est engendré par le générateur de blocage 221 Le générateur de blocage 221 engendre le signal de blocage en ajoutant deux phases de retard au signal CLKOUT Ceci empêche le dispositif de commande de bus 220 d'effectuer une transition prématurée Le générateur de blocage est activé en utilisant le signal SELECT Une porte ET reçoit le signal SELECT et envoie un zéro logique lorsque le processeur 200 est en mode 1 X Cette sortie de zéro logique invalide le générateur de blocage 221. On va maintenant décrire une vue générale du générateur de signaux d'horloge de la présente invention. Dans le mode de réalisation actuellement préféré de la présente invention, le générateur de signaux d'horloge est une boucle verrouillée en phase (PLL) 300, comme représenté à la Figure 3 PLL 300 engendre tant les signaux d'horloge de noyau, PH 1 et PH 2, que les signaux d'horloge de bus CLKOUT et CLKIN Dans le mode de réalisation actuellement préféré, PLL 300 est une boucle verrouillée en phase 4 X qui engendre les signaux d'horloge de noyau à une fois ou deux fois la fréquence des signaux d'horloge de bus. En se référant à la Figure 3, PLL 300 comprend des tampons d'entrée 301 a et b, un détecteur de phase de fréquence 302, une pompe de charge 303, un filtre de boucle 304, un oscillateur commandé en tension (VCO) 305, un circuit diviseur par 2 306, des retards 307 a à d et 312, une bascule D 308, une porte OU 309, des portes ET 310 a et b et 311, un inverseur 313 et un circuit PH 2/PH 1 314. Les tampons d'entrée 301 a et b tamponnent les signaux sur leurs entrées et sortent les signaux sous forme inversée Le but des tampons est d'aligner les bords positifs de leurs signaux d'entrée d'une manière telle que le détecteur de fréquence de phase 302 peut déterminer la différence de phase entre les deux signaux Le détecteur de phase 302 examine simplement les bords négatifs tamponnés de signaux L'entrée du tampon d'entrée 301 a est couplée au signal d'horloge d'entrée, CLK Dans le mode de réalisation actuellement préféré, CLK est une entrée à 33 M Hz vers le processeur à partir d'une source extérieure de signaux d'horloge. La sortie du tampon 301 a est couplée à l'entrée Ref CLK de détecteur de phase de fréquence 302 L'entrée au tampon d'entrée 301 b est couplée au retard 312. L'entrée représente le signal de rétroaction pour PLL 300 La sortie du tampon 301 b est couplée à l'entrée de rétroaction du détecteur de phase de fréquence 306. Le détecteur de phase 302 compare les fréquences d'entrée provenant des tampons d'entrée 301 a et b et engendre une sortie qui est la mesure de la différence de phase entre les signaux Le détecteur de phase 302 possède deux sorties La sortie ADJUP est couplée à l'une des entrées de la pompe de charge 303 La sortie ADJDWN est couplée à l'autre entrée de la pompe de charge 303 Les sorties ADJUP et ADJDWN sont engendrées lorsque le bord du signal de rétroaction suit ou précède le bord du signal CLK respectivement. La pompe de charge 303 est couplée au filtre de boucle 304 et à l'entrée VCNTL du VCO 305 La pompe de charge 303 engendre un courant de charge ou de décharge et l'envoie aux éléments capacitifs du filtre de boucle 304 en réponse aux impulsions ADJUP ou ADJDWN provenant du détecteur de phase 302 respectivement Ce courant charge ou décharge les éléments capacitifs du filtre de boucle 304 en engendrant une tension de commande La tension de commande indique la mesure de la différence entre la fréquence d'entrée du signal CLK et le signal de rétroaction La tension de commande est couplée à l'entrée VCNTL du VCO 305. Le VCO 305 reçoit la tension de commande et un signal de validation EN et produit VCOUNT La sortie VCOUNT du VCO 305 est couplée à l'entrée CLK du diviseur par 2 306 Le VCO 305 est validé lorsque le système d'ordinateur est alimenté Lorsqu'il est validé, le VCO 305 engendre une fréquence VCOUNT en réponse à la tension de commande Si la fréquence du signal CLK n'est pas égale à la fréquence du signal de rétroaction, la fréquence engendrée par VCO 305 s'écarte dans la direction de la fréquence du signal CLK. Le diviseur par 2 306 produit deux sorties, PA et PB Ces sorties sont à la moitié de la fréquence de la sortie VCOUNT du VCO 305 et sont des impulsions qui ne se recouvrent pas Les sorties PA et PB sont couplées à des retards 307 b et d, respectivement Dans le mode de réalisation actuellement préféré, les retards 307 b et d comprennent des inverseurs La sortie du retard 307 b est couplée au retard 307 a, à l'une des entrées des portes ET 310 a, à l'entrée d'horloge de la bascule D 308 et à l'entrée de l'inverseur 313 La sortie du retard 307 d est couplée à l'entrée du retard 307 c et à l'une des entrées de la porte ET 310 b. Les retards 307 a et c comprennent des inverseurs dans le mode de réalisation actuellement préféré La sortie du retard 307 a est couplée à l'entrée EPH 2 du circuit P Hl/PH 2 314 La sortie du retard 307 c est couplée à l'entrée EPHI du circuit PH 1/PH 2 314. La bascule D 308 engendre une sortie Q lorsqu'elle est rythmée par le signal de sortie PA du diviseur par 2 306 tamponné par l'intermédiaire du retard 307 b La sortie Q est couplée à l'entrée D de la bascule D 308 La sortie de la bascule D 308 est couplée à l'une des entrées de la porte OU 309 L'autre entrée de la porte OU 309 est couplée au signal MODE. Dans le mode de réalisation actuellement préféré, le signal MODE indique si le générateur de signaux d'horloge 300 doit produire des signaux d'horloge de noyau dont la fréquence est égale à une fois ( 1 X) ou deux fois ( 2 X) celle des signaux d'horloge de bus La sortie de la porte OU 309 est couplée aux autres entrées de la porte ET 310 a et b La sortie de la porte entrées de la porte ET 310 a et b La sortie de la porte ET 310 b est le signal CLKOUT La sortie de la porte ET 310 a est couplée à l'une des entrées de la porte ET 311 L'autre entrée de la porte ET 311 est couplée à la sortie d'inverseur 313 La sortie de la porte ET 311 est le signal CLKIN La sortie de la porte ET 311 est aussi couplée à l'entrée du retard 312 Dans le mode de réalisation actuellement préféré, le retard 312 comprend une série d'inverseurs La sortie du retard 312 est inversée et couplée à l'entrée du tampon 301 b. Le circuit PH 1/PH 2 314 reçoit en tant qu'entrées les EPH 2 et EPH 1 et produit le signal d'horloge de noyau de phase 2, PH 2, et le signal d'horloge de noyau de phase 1, PH 1 En se référant à la Figure 3, l'entrée EPH 2 est couplée à l'entrée de l'inverseur 314 f et à la grille du transistor pnp 314 a La source du transistor 314 a est couplée à Vcc Le drain du transistor 314 a est couplée à la grille du transistor pnp 314 b, au drain du transistor 314 d et à la source du transistor 314 c La grille du transistor 314 d est couplée à Vcc, et la source est couplée à la sortie PH 1 La grille du transistor 314 c est couplée à la masse et son drain est couplé à la sortie PH 1 La source du transistor 314 b est couplée à Vcc et son drain est couplé à la sortie PH 2 et au drain du transistor npn 314 e La grille du transistor 314 e est couplée à la sortie de l'inverseur 314 f La source du transistor 314 e est couplée à la masse L'entrée EPH 1 est couplée à l'entrée de l'inverseur 3141 et à la grille du transistor pnp 314 g. La source du transistor 314 g est couplée à Vcc Le drain du transistor 314 g est couplée à la grille du transistor pnp 314 h, au drain du transistor 314 j et à la source du transistor 314 i La grille du transistor 314 j est couplée à Vcc et la source est couplée à la sortie PH 2 La grille du transistor 314 i est couplée à la masse et son drain est couplé à la sortie PH 2 La source du transistor 314 h est couplée à Vcc et son drain est couplé à la sortie PHI et au drain du transistor npn 314 k La grille du transistor 314 k est couplée à la sortie de l'inverseur 3141 La source du transistor 314 k est couplée à la masse Le but du circuit 314 est d'assurer que les signaux PH 2 et PHI ne se recouvrent pas Fonctionnellement, le circuit 314 permet à un signal de devenir bas avant que l'autre ne devienne haut Le fonctionnement de cette implantation est bien connu dans l'art. On va maintenant décrire le fonctionnement du système de la présente invention. Dans le mode de réalisation actuellement préféré, la PLL 300 produit des signaux d'horloge de noyau PH 2 et PHI et des signaux d'horloge de bus CLKIN et CLKOUT, signaux en réponse à une entrée du signal CLK Le signal CLK vient dans le générateur de signaux d'horloge 230 du processeur 200 (Figure 2) Le signal est tamponné par le tampon d'entrée 301 a et il entre dans le détecteur de phase 302 avec le signal de rétroaction de tampon (également tamponné) Le détecteur de phase 302 envoie soit un signal d'élévation, ADJUP, soit un signal d'abaissement ADJDWN La pompe de charge 303 reçoit les signaux et engendre un courant de charge ou de décharge et l'envoie aux éléments capacitifs du filtre 303 de boucle Ce courant charge ou décharge les éléments capacitifs du filtre 304 de boucle, en engendrant une tension de commande La tension de commande produite est couplée à l'entrée VCNTL à VCO 305. La tension de commande pilote la sortie de VCO 305 Lorsque la tension de commande augmente, la fréquence produite par VCO 305 s'élève Lorsque la tension de commande diminue, la fréquence produite par VCO 305 s'abaisse La sortie de VCO 305 est entrée dans le diviseur par 2 306 Le diviseur par 2 306 divise la fréquence de sortie du VCO 305 pour produire deux sorties, PA et PB, dans lesquelles chaque bord montant du signal CLK produit un bord, tant montant que descendant, pour le signal de sortie La fréquence de ces sorties est la moitié de celle de la sortie VCOUNT de VCO 305 et ce sont des impulsions sans recouvrement. Les signaux PA et PB sont respectivement les pilotes des signaux d'horloge de noyau de phase 2 PH 2, et des signaux d'horloge de noyau de phase 1 P Hl Le signal PA est retardé par les retards 307 b et 307 a et il est ensuite entré dans l'entrée EPH 2 du circuit 314. Le signal de sortie PB est retardé par le retard 307 d et il est ensuite entré dans le circuit 314 à l'entrée EPH 1 Les sorties du circuit 314 sont les signaux d'horloge de noyau, PH 2 et PHI. La sortie PA, essentiellement le signal PH 2 en tant que sortie provenant du retard 307 b, produit le signal de rétroaction de la PLL 300 par les portes ET 310 a et 311 et le retard 312 Le signal de rétroaction est le signal CLKIN produit par la PLL 300 La porte ET 310 a agit, soit pour "absorber" le signal de rétroaction, soit pour lui permettre de traverser selon son entrée provenant de la porte OU 309 En mode 2 X, la porte ET 310 a (et la porte ET 310 b) masquent un signal d'horloge sur deux Par conséquent, le signal de rétroaction qui est entré dans la porte ET 311 est d'une fréquence égale à la moitié du signal de rétroaction, c'est-à-dire le signal d'horloge de noyau PH 2, en mode 2 X L'inverseur 313 est l'autre entrée de la porte ET 311 et permet au signal de rétroaction de traverser la porte ET 311 lorsque le signal PHI, qui vient de la sortie PB du diviseur par 2 306 tamponné par le retard 307 d est bas Ceci assure une synchronisation appropriée entre les signaux d'horloge de noyau et les signaux d'horloge de bus. La sortie de la porte ET 311 est le signal CLKIN. En mode 1 X, puisque le signal de rétroaction peut passer à travers la porte ET 310 a, le signal CLKIN est de la même fréquence que le signal d'horloge de noyau PH 2 En mode 2 X, puisqu'une impulsion sur deux du signal de rétroaction est masquée, la fréquence du signal CLKIN est la moitié de celle du signal d'horloge du noyau PH 2 Il en est de même de la relation entre le signal CLKOUT et le signal de sortie de noyau P Hi, produit par-la porte ET 310 b. Le signal CLKIN, c'est-à-dire le signal de rétroaction, est retardé par le retard 312 et envoyé en rétroaction par l'intermédiaire de la PLL 300 par le tampon d'entrée 301 b En mode 2 X, puisque la fréquence de rétroaction est la moitié de celle du signal d'horloge d'entrée CLK, la pompe de charge 303 et le filtre 304 de boucle produisent une tension plus grande pour compenser la différence importante entre les fréquences des signaux CLK et CLKIN La forte tension de commande produite amène le VCO 305 à engendrer une fréquence plus élevée Une fréquence plus élevée provenant de 305 produit des signaux d'horloge de noyau PH 1 et PH 2 qui sont plus élevés De cette manière, les signaux d'horloge d'un noyau, PH 1 et PH 2, sont engendrés par la présente invention à deux fois ( 2 X) la fréquence du signal d'horloge. Le fonctionnement de la porte ET 310 a est commandé par la sortie de la porte OU 309 Un niveau haut actif du signal MODE commute la PLL 300 en mode 1 X et un signal actif bas commute la PLL 300 en mode 2 X. Par conséquent, lorsque la PLL est en mode 1 X, la sortie de la porte OU 309 est toujours un 1 logique. Ainsi, le signal de rétroaction traverse la porte ET 310 a sans être masqué En outre, le signal PH 1 traverse la porte ET 310 b en tant que signal CLKOUT Dans cette situation, les signaux CLKOUT et CLKIN sont de la même fréquence que les signaux d'horloge de noyau PH 1 et PH 2 Ainsi, le bus (Figure 1) fonctionne à la même fréquence que l'unité de noyau 210 (Figure 2). Lorsque la PLL est commutée en mode 2 X, la sortie de la porte OU 309 est déterminée par la sortie de la bascule D 308 Lorsque la sortie de la bascule D 308 est un 1 logique, un 1 logique apparaît à la porte ET 310 a et permet au signal de rétroaction de traverser. Lorsque la sortie de la bascule D 308 est un O logique, un 0 logique apparaît à la porte ET 310 a et la porte ET 310 a masque le signal de rétroaction, en l'empêchant ainsi de traverser la porte En outre, lorsque la sortie de la bascule D 308 est un O logique, la porte ET 310 b masque la sortie du signal CLKOUT. La bascule D 308 est ajoutée en tant que deuxième diviseur par 2 La bascule D 308 est ajoutée hors phase de façon à ne pas être dans le trajet critique La sortie du retard 307 b rythme la bascule D 308 Par conséquent, une impulsion sur deux de la sortie de retard 307 b produit une sortie logique 1 de la bascule D 308 Par conséquent, lorsque la PLL 300 est en mode 2 X, une impulsion sur deux de la sortie du retard 307 b produit une sortie logique 1 de la porte OU 309, en empêchant la porte ET 310 a de permettre au signal de rétroaction de traverser la porte ET 310 a En outre, dans cette situation, la porte ET 310 b empêche le signal P Hi de la traverser en tant que signal CLKOUT. Par conséquent, les deux signaux CLKOUT et CLKIN sont à une fréquence moitié de celle des signaux d'horloge de noyau PH 1 et PH 2 parce que la moitié des impulsions de signaux ont été masquées Cependant, bien qu'ils soient à une fréquence moitié, la synchronisation des signaux est exactement parce que les bords montants et descendants des signaux d'horloge de bus, CLKIN et CLKOUT sont alignés avec les bords montants et descendants des signaux d'horloge de noyau PH 2 et PH 1 respectivement Ceci permet à l'unité de noyau 210 (Figure 2) d'opérer à une vitesse double de celle du bus sans modifier la synchronisation. Les signaux de synchronisation engendrés en mode 1 X par la PLL 300 du mode de réalisation actuellement préféré sont représentés à la Figure 4 En se référant à la Figure 4, il y est représenté le signal d'horloge d'entrée CLK Le signal CLK est une entrée 1 X à 33 M Hz provenant du monde extérieur PH 1 et PH 2 sont des signaux d'horloge de noyau à 33 M Hz de phase 1 et de phase 2, respectivement, produits par le circuit PH 1/PH 2 314 Les signaux CLKOUT et CLKIN sont également des signaux d'horloge de bus à 33 M Hz qui sont synchronisés avec un sur deux des signaux d'horloge de noyau PH 1 et PH 2 respectivement. La Figure 4 représente aussi l'état de bus du système d'ordinateur de la présente invention en mode MX Le cycle de bus commence en Tl lorsque les adresses sont sorties vers le bus de système d'ordinateur quand la transition des signaux CLKOUT s'effectue vers le niveau haut Le dispositif de commande de bus 220 utilise ensuite une logique pour établir une transition de Tl à T 2 pendant les signaux d'horloge de noyau PH 2 de Tl Au début de T 2, une donnée est envoyée vers le bus du système d'ordinateur lors de la transition du signal CLKOUT vers le haut si le cycle est un cycle d'écriture; dans le cas contraire, rien ne se passe pendant l'état haut de CLKOUT Pendant T 2, une donnée est renvoyée par le bus de système d'ordinateur pendant la phase CLKIN La donnée est utilisée si un signal prêt indique que la donnée est bonne A cet état, la transition du dispositif de commande de bus 220 peut s'effectuer, soit vers un nouveau T 2, soit vers un nouveau Tl, soit vers un état d'attente selon le type de cycle. Les signaux de synchronisation engendrés par la PLL 300 du mode de réalisation actuellement préféré en mode 2 X sont représentés à la Figure 5 En se référant à la Figure 5, le signal d'horloge d'entrée CLK est représenté Le signal CLK est une entrée 1 X à 33 M Hz provenant du monde extérieur PH 1 et PH 2 sont des signaux d'horloge de noyau à 66 M Hz de phase 1 et de phase 2 respectivement produits par le circuit PH 2/PH 1 314 Les signaux CLKOUT et CLKIN sont des signaux d'horloge de bus à 33 M Hz à cycle opératoire d'un quart de temps qui sont synchronisés avec un signal sur deux parmi les signaux d'horloge de noyau PH 1 et PH 2 respectivement. La Figure 5 représente aussi l'état de bus (BUS STATE) du système d'ordinateur de la présente invention Le cycle de bus commence à l'adresse Tl (Tl ADDRESS) lorsque les adresses sont sorties vers le bus du système d'ordinateur à la transition des signaux CLKOUT vers le haut Il faut noter que Tl est divisé en deux états, Tl ADDRESS et Tl END (c'est-à-dire fin de Tl) Ceci ajoute effectivement un cycle d'attente à Tl puisque, pendant l'état Tl ADDRESS, la machine d'état du dispositif de commande -de bus 220 ne sait pas qu'elle est en Tl A Tl END, le dispositif de commande de bus 220 détermine qu'il est dans Tl Le dispositif de commande de bus 220 utilise ensuite une logique pour établir une transition de Tl à T 2 pendant les signaux d'horloge de noyau PH 2 de Tl END Au début de T 2, une donnée est envoyée sur le bus de système d'ordinateur lors de la transition vers le haut du signal CLKOUT si le cycle est un cycle d'écriture; dans le cas contraire, rien ne se produit pendant l'état haut de CLKOUT Pendant T 2 END (c'est-à-dire fin de T 2), une donnée est renvoyée du bus de système d'ordinateur pendant la phase CLKIN La donnée est utilisée si un signal prêt indique que la donnée est bonne Dans cet état, le dispositif de commande de bus 220 peut effectuer une transition, soit vers un nouveau T 2, soit vers un nouveau Tl, soit vers un état d'attente, selon le type de cycle. Alors que de nombreuses variantes et modifications de la présente invention ressortiront sans aucun doute à l'homme de l'art après avoir lu la description qui suit, il faut comprendre que le mode de réalisation particulier représenté et décrit à titre d'illustration ne doit en aucun cas être considéré comme limitatif Par conséquent, aucune référence à des détails des modes de réalisation préférés n'est prévue pour limiter le cadre des revendications qui ne décrivent elles-mêmes que les particularités qui sont considérées comme essentielles pour l'invention. REVENDICATIONS 1 Microprocesseur ( 200) à utiliser dans un système d'ordinateur ( 100), comprenant un bus ( 101) prévu pour transférer des données, caractérisé en ce qu'il comprend: un moyen générateur ( 230, 300) de signaux d'horloge pour engendrer des signaux d'horloge de noyau (PHI, PH 2) et des signaux d'horloge de bus (CLKIN, CLKOUT), lesdits signaux d'horloge de noyau (P Hl, PH 2) étant à une première ou à une deuxième fréquence ( 2 X), lesdits signaux d'horloge de bus (CLKIN, CLKOUT) étant à ladite première fréquence ( 1 X), ladite deuxième fréquence ( 2 X) étant plus rapide que ladite première fréquence ( 1 X); une unité ( 210) sensible aux dits signaux d'horloge de noyau (PHI, PH 2) pour-traiter lesdites données; et un moyen de commande ( 220) de bus ( 101) sensible aux dits signaux d'horloge de bus (CLKIN, CLKOUT) pour piloter lesdites données sur ledit bus ( 101). 2 Microprocesseur ( 200) selon la revendication 1, caractérisé en ce qu'il comprend en outre un moyen de commutation couplé audit moyen générateur ( 230, 300) de signaux d'horloge, ledit moyen de commutation étant prévu pour commuter ledit moyen générateur ( 230, 300) de signaux d'horloge pour engendrer lesdits signaux d'horloge de noyau (PHI, PH 2) à ladite première fréquence (l X) lorsque ledit moyen de commutation est dans une première position et à ladite deuxième fréquence ( 2 X) lorsque ledit moyen de commutation est dans une deuxième position. 3 Microprocesseur ( 200) selon la revendication 1, caractérisé en ce que la largeur d'impulsion des signaux d'horloge de bus (CLKIN, CLKOUT) est la même que celle des signaux d'horloge de noyau (PHI, PH 2). 4 Microprocesseur ( 200) selon la revendication 1, caractérisé en ce que ledit moyen générateur ( 230, 300) de signaux d'horloge comprend: un moyen générateur ( 230, 300) de signaux d'horloge de noyau (PH 1, PH 2) pour engendrer les signaux d'horloge de noyau (PH 1, PH 2) en réponse au signal d'horloge global, d'une manière telle que la fréquence desdits signaux d'horloge de noyau (PH 1, PH 2) est plus rapide que la fréquence du signal d'horloge global; et un moyen générateur ( 230, 300) de signaux d'horloge de bus (CLKIN, CLKOUT) couplé audit moyen générateur ( 230, 300) de signaux d'horloge de noyau (PH 1, PH 2), ledit moyen générateur ( 230, 300) de signaux d'horloge de bus (CLKIN, CLKOUT) étant prévu pour recevoir des signaux d'horloge de noyau (PH 1, PH 2) et pour engendrer des signaux d'horloge de bus (CLKIN, CLKOUT) en réponse aux dits signaux d'horloge de noyau (PH 1, PH 2), ledit moyen générateur ( 230, 300) de signaux d'horloge de bus (CLKIN, CLKOUT) masquant lesdits signaux d'horloge de noyau (PH 1, PH 2) pour engendrer lesdits signaux d'horloge de bus (CLKIN, CLKOUT), d'une manière telle que lesdits signaux d'horloge de noyau (PH 1, PH 2) ne sont pas affectés. 5 Microprocesseur ( 200) selon la revendication 4, caractérisé en ce que ledit moyen générateur ( 230, 300) de signaux d'horloge comprend une boucle verrouillée en phase. 6 Microprocesseur ( 200) selon la revendication , caractérisé en ce que la boucle de verrouillage de phase ( 300) du moyen générateur ( 230, 300) de signaux d'horloge de noyau (P Hi, PH 2) est constituée de: un moyen détecteur de phase ( 302) prévu pour recevoir ledit signal d'horloge global et un signal de rétroaction, et pour engendrer en réponse à ceux-ci, un premier signal qui est une mesure de la différence de phase entre ledit signal d'horloge global et ledit signal de rétroaction; un moyen générateur de tension ( 304) prévu pour engendrer un signal de commande de tension selon ledit premier signal; un moyen d'oscillateur ( 305) commandé en tension pour engendrer lesdits signaux de noyau en réponse audit signal de commande de tension, la fréquence desdits signaux de noyau variant en fonction du niveau de ladite tension de rétroaction; et un moyen diviseur de tension ( 306) pour engendrer ledit signal de rétroaction en réponse aux dits signaux d'horloge de noyau (PHI, PH 2), la fréquence dudit signal de rétroaction étant un multiple de celle desdits signaux d'horloge de noyau (PHI, PH 2), d'une manière telle que ledit oscillateur produit un signal dont la fréquence est N fois celle du signal d'horloge global. 7 Microprocesseur ( 200) selon la revendication 6 caractérisé en ce que ledit diviseur de fréquence ( 306) comprend: un premier moyen logique pour engendrer un signal de masquage en réponse à au moins un premier desdits signaux de noyau, ledit signal de masquage étant un premier état ( 1 X) ou un deuxième état ( 2 X); et un deuxième moyen logique destiné à engendrer ledit signal de rétroaction en réponse audit premier signal de noyau et audit signal de masquage, d'une manière telle que ledit deuxième moyen logique engendre ledit signal de rétroaction lorsque ledit signal de masquage est dans ledit premier état (l X) et masque ledit signal de rétroaction lorsque ledit signal de masquage est dans ledit deuxième état ( 2 X). 8 Microprocesseur ( 200) selon la revendication 6 caractérisé en ce que ledit diviseur de fréquence engendre lesdits signaux d'horloge de bus (CLKIN, CLKOUT). 9 Microprocesseur ( 200) à utiliser dans un système d'ordinateur ( 100), comprenant un bus ( 101) prévu pour transférer des données, caractérisé en ce qu'il comprend: un moyen générateur ( 230, 300) de signaux d'horloge pour engendrer des signaux d'horloge de noyau (PH 1, PH 2) et des signaux d'horloge de bus (CLKIN, CLKOUT), lesdits signaux d'horloge de noyau (PH 1, PH 2) étant à une première ou à une deuxième fréquence ( 2 X), lesdits signaux d'horloge de bus (CLKIN, CLKOUT) étant à ladite première fréquence (IX), ladite deuxième fréquence ( 2 X) étant plus rapide que ladite première fréquence ( 1 X); un moyen de commutation couplé audit moyen générateur ( 230, 300) de signaux d'horloge, ledit moyen de commutation étant prévu pour commuter ledit moyen générateur ( 230, 300) de signaux d'horloge pour engendrer lesdits signaux d'horloge de noyau (PH 1, PH 2) à ladite première fréquence ( 1 X) lorsque ledit moyen de commutation est dans une première position et à ladite deuxième fréquence ( 2 X) lorsque ledit moyen de commutation est dans une deuxième position. une unité ( 210) sensible aux dits signaux d'horloge de noyau (PH 1, PR 2) pour traiter lesdites données; et un moyen de commande ( 220) de bus ( 101) sensible aux dits signaux d'horloge de bus (CLKIN, CLKOUT) pour piloter lesdites données sur ledit bus ( 101). Microprocesseur ( 200) selon la revendication 9, caractérisé en ce qu'il comprend en outre un moyen générateur de blocage ( 221) pour engendrer un signal de blocage afin d'empêcher une transition du dispositif de commande ( 220) de bus depuis le début de l'ancien cycle vers la fin de l'ancien cycle. 11 Microprocesseur ( 200) selon la revendication , caractérisé en ce que - ledit moyen de commutation invalide en mode normal ledit moyen générateur de blocage ( 221). 12 Microprocesseur ( 200) selon l'une des revendications 1 ou 4, caractérisé en ce que ladite deuxième fréquence ( 2 X) est double de la première fréquence ( 1 X). 13 Circuit inclus dans un microprocesseur ( 200) synchronisé par un signal d'horloge global et prévu pour permettre à un noyau dudit microprocesseur ( 200) de fonctionner à une fréquence égale à N fois la fréquence des bus ( 101) d'adresses et de données, caractérisé en ce qu'il comprend: un moyen détecteur de phase ( 302) prévu pour recevoir ledit signal d'horloge global et un signal de rétroaction, et pour engendre en réponse à ceux-ci, un premier signal qui est une mesure de la différence de phase entre ledit signal d'horloge global et ledit signal de rétroaction; un moyen générateur de tension ( 304) prévu pour engendrer un signal de commande de tension selon ledit premier signal; un moyen d'oscillateur ( 305) commandé en tension pour engendrer lesdits signaux de noyau en réponse audit signal de commande de tension, la fréquence desdits signaux de noyau variant en fonction du niveau de ladite tension de rétroaction; un premier moyen logique pour engendrer un signal de masquage en réponse à au moins un premier desdits signaux de noyau, ledit signal de masquage étant un premier état ou un deuxième état; et un deuxième moyen logique destiné à engendrer lesdits signaux d'horloge de bus (CLKIN, CLKOUT) en réponse audit premier signal de noyau et audit signal de masquage, d'une manière telle que ledit deuxième moyen logique engendre lesdits signaux d'horloge de bus (CLKIN, CLKOUT) lorsque ledit signal de masquage est dans ledit premier état et masque lesdits signaux de commande de bus ( 101) lorsque ledit signal de masquage est dans ledit deuxième état, la fréquence desdits signaux de commande de bus ( 101) étant un multiple de celle desdits signaux d'horloge de noyau (P Hl, PH 2), l'un desdits signaux de commande de bus ( 101) étant ledit signal de rétroaction, d'une manière telle que ledit oscillateur produit des signaux d'horloge de noyau (PH 1, PH 2) dont la fréquence est N fois la fréquence dudit signal d'horloge global. 14 Circuit selon la revendication 13 caractérisé en ce que ledit deuxième moyen logique engendre ledit signal de masquage qui masque une fois sur deux lesdits signaux de commande de bus ( 101), d'une manière telle que ledit signal de rétroaction pilote ledit oscillateur afin de produire des signaux d'horloge de noyau (PH 1, PH 2) dont la fréquence est double de celle du signal d'horloge global. 15 Circuit selon la revendication 13 ou 14, caractérisé en ce qu'il comprend en outre un moyen de commutation pour commuter le noyau entre le mode normal et le mode plus rapide. 16 Circuit selon la revendication 13 ou 14, caractérisé en ce qu'il comprend en outre un moyen générateur de blocage ( 221) pour engendrer un signal de blocage pour empêcher une transition du dispositif de commande ( 220) de bus ( 101) depuis le début de l'ancien cycle vers la fin de l'ancien cycle. 17 Circuit selon la revendication 16 caractérisé en ce que ledit moyen de commutation invalide en mode normal ledit moyen générateur de blocage ( 221). 18 Microprocesseur ( 200) à utiliser dans un système d'ordinateur ( 100), comprenant un bus ( 101) pour transférer les données, ledit microprocesseur ( 200) comprenant un noyau de traitement desdites données; et un moyen de commande ( 220) de bus ( 101) pour piloter lesdites données et lesdits bus ( 101), caractérisé en ce que ledit noyau fonctionne plus vite que ledit bus ( 101), d'une manière telle que le bus ( 101) peut s'adapter à une quantité de données supérieure à celle que traite ledit noyau. 19 Microprocesseur ( 200) selon la revendication 18, caractérisé en ce que les largeurs d'impulsions des impulsions d'horloge de la fréquence dudit bus est égale à la largeur d'impulsion des impulsions d'horloge de la fréquence dudit noyau. Microprocesseur ( 200) selon la revendication 19, caractérisé en ce que les signaux d'horloge de bus (CLKIN, CLKOUT) ( 101) sont des cycles opératoires de signaux d'horloge à cycle actif d'un quart de temps.