FR 2680891 A1 19930305 FR 9210352 A 19920828 ARRIERE PLAN DE L'INVENTION 1 Domaine de l'invention La présente invention concerne le domaine de l'architecture de microprocesseur En particulier, la présente invention est un procédé et un dispositif pour fournir des interruptions transparentes pour le système avec adressage de la mémoire étendue. 2 Demande de brevet connexe Cette demande est connexe à la demande de brevet U S No 07/594 278 déposée le 9 octobre 1990, attribué à l'ayant droit de la présente demande, Intel Corporation, et intitulée interruption transparente pour le système (en anglais: Transparent System Interrupt). 3 Arrière-plan Dans la demande de brevet U S connexe en instance, on a divulgué un procédé et un dispositif pour fournir des interruptions transparentes pour le système qui ont une application particulière dans une architecture de microprocesseur Le procédé et le dispositif divulgués dans la demande de brevet U S. connexe en instance résolvent le problème inhérent aux microprocesseurs de l'art antérieur, en particulier ceux qui ont un mode de fonctionnement protégé ainsi qu'un mode réel, de l'impossibilité pour un intégrateur système ou pour un fabricant d'équipements originaux (OEM) de fournir des interruptions transparentes pour le système. Des interruptions transparentes pour le système sont des interruptions au niveau système qui ne peuvent être translatées ou écrasées par tout système d'exploitation ou toute application, permettant ainsi, à un intégrateur système utilisant le microprocesseur de fournir des interruptions qui fonctionneront de manière fiable dans tout environnement d'exploitation Selon le mode de réalisation préféré divulgué dans la demande de brevet U S connexe en instance, une interruption transparente pour le système est invoquée par l'assertion d'un signal électrique sur une broche externe de la puce de l'unité centrale (UC) d'un jeu de puces à base de microprocesseur. Suite à l'assertion d'un signal électrique sur une broche externe de la puce de l'unité centrale (UC), l'unité centrale (UC) "cartographie" une zone mémoire dynamique (RAM) dédiée normalement "non cartographiée" dans laquelle le programme utilitaire d'interruption transparente pour le système est stocké dans une zone pré-déterminée de l'espace mémoire principal, l'unité centrale UC sauvegarde l'état en cours de l'unité centrale (UC) dans un emplacement dédié de la RAM, et elle commence l'exécution du programme utilitaire d'interruption transparente pour le système Le programme utilitaire d'interruption transparente pour le système comprend typiquement des instructions qui sont uniques pour une application particulière des interruptions transparentes pour le système du système dans lequel la puce de l'unité centrale (UC) est installée La récupération de l'interruption transparente pour le système est accomplie suite à l'exécution d'une instruction "Reprendre" (en anglais Resume) provoquant la restauration de l'unité centrale transparente pour le système. Une application importante des interruptions transparentes pour le système est la mise en oeuvre des fonctions d'exploitation par lesquelles le processeur et/ou les autres dispositifs du système peuvent être arrêtés effectivement pendant des périodes de non- utilisation et ensuite redémarrés sans avoir besoin de passer par un programme de démarrage Cette fonction est particulièrement utile dans le cas d'ordinateurs fonctionnant sur batterie dans lesquels il est primordial d'économiser l'énergie Ainsi, par exemple, si un opérateur d'ordinateur est interrompu pendant le travail sur un programme d'application, le système peut être éteint pour prolonger la durée de vie de la batterie. Lorsque l'opérateur revient pour employer le système, il repart au même point dans le programme d'application comme si le système avait fonctionné pendant la période de temps intermédiaire L'opérateur n'a ni besoin de prendre une action quelconque pour sauvegarder des résultats du programme d'application avant l'interruption, ni de recharger le programme d'application lorsqu'il revient utiliser l'ordinateur. L'expérience a montré, en particulier pour l'exploitation de l'énergie, qu'il est souhaitable de pouvoir adresser l'espace entier d'adresses physiques et d'avoir accès à toutes les ressources du système lors de la mise à jour d'une interruption transparente pour le système Du fait des limitations d'accès aux adresses, des microprocesseurs de l'art antérieur traditionnel nécessitent typiquement une certaine forme d'adressage de la mémoire étendue pour adresser l'espace entier d'adresses physiques en mode réel d'exécution Pour le procédé et le dispositif divulgué dans la demande de brevet U S connexe en instance, on utilise un cartographe de mémoire étendue (EMS) de l'art antérieur pour accéder à la mémoire haute Le cartographe EMS de l'art antérieur comprend typiquement un registre de commande EMS et des jeux de registres page EMS multiples. Chaque jeu de registres page EMS comprend des registres page multiples Le cartographe EMS détermine l'adresse EMS en utilisant les bits d'adresses les plus basses N du système d'adressage et un registre page de l'un des jeux de registres page EMS Le registre de commande EMS commande quel est le jeu de registre page EMS utilisé Le bit suivant m d'adresse plus haute, de l'adressage système détermine quel registre page, d'un jeu de registres page EMS est utilisé Pour une description en détail du cartographe EMS de l'art antérieur, voir par exemple, la publication de l'ayant droit intitulée _i 38 _ SL Microprocessor Superset Programmer's Reference Manual, publié par Intel Corporation sous le numéro de publication 240 815 pages 4-32 à 4-39. L'utilisation du cartographe EMS de l'art antérieur pour accéder à la mémoire haute a au moins trois inconvénients: a) il ne permet pas aux interruptions transparentes pour le système d'être mises à jour de manière autonome; b) il nécessite plus de matériel; et c) il limite la portabilité du procédé et du dispositif qui fournit des interruptions transparentes pour le système, divulgués dans la demande de brevet U S. connexe en instance, sur d'autres jeux de puces à base de microprocesseur. RESUME DE L'INVENTION Ainsi, un but de la présente invention est de fournir une interruption transparente pour le système améliorée avec adressage de la mémoire étendue intégrée. Selon la présente invention, une interruption transparente pour le système est invoquée par l'assertion d'un signal électrique sur une broche externe de la puce de l'unité centrale (UC) d'un jeu de puces à base de microprocesseur Suite à l'assertion du signal électrique sur la broche externe de la puce de l'unité centrale (UC), l'unité centrale (UC) "cartographie" une zone mémoire dynamique (RAM) dédiée normalement "non cartographiée" dans laquelle le programme utilitaire transparent pour le système est stocké dans une zone pré- déterminée de l'espace mémoire principal, l'unité centrale sauvegarde l'état en cours de l'unité centrale (UC) dans un emplacement dédié de la mémoire RAM, étend les limites d'adressage mémoire et commence l'exécution du programme utilitaire transparent pour le système. Les limites d'adressage mémoire sont étendues en remplaçant le paramètre de limite de chaque descripteur du système microprocesseur pour être égal à l'adresse physique la plus haute du système microprocesseur De plus, l'exécution du programme utilitaire d'interruption transparente pour le système commence par la limite pré- déterminée égale aussi à l'adresse physique la plus haute du système microprocesseur Il en résulte que le30 programme utilitaire d'interruption transparente pour le système peut adresser l'espace mémoire physique entier, et avoir accès à toutes les ressources du système. Le programme utilitaire transparent pour le système comprend typiquement des instructions qui sont uniques pour une application particulière des interruptions transparentes pour le système du système dans lequel on a installé la puce de l'unité centrale (UC) La récupération de l'interruption transparente pour le système est accomplie par une instruction "Reprendre" provoquant la restauration de l'unité centrale était avant l'interruption transparente pour le système. BREVE DESCRIPTION DES DESSINS Les buts, les caractéristiques et les avantages de la présente invention seront explicités par la description détaillée qui suit du mode de réalisation préféré de l'invention en se référant aux dessins dans lesquels: la figure 1 est un bloc diagramme fonctionnel d'un exemple de système microprocesseur concrétisant la présente invention. la figure 2 est un bloc diagramme illustrant la traduction des adresses mémoire des modes d'adressage réels du système microprocesseur, en exemple, de la figure 1. la figure 3 est un organigramme fonctionnel du logiciel câble (en anglais microcode) pour l'interruption transparente pour le système avec adressage de la mémoire étendue intégrée de la présente invention. DESCRIPTION DETAILLEE Vue d'ensemble du système En se référant maintenant à la figure 1, il est montré un bloc diagramme illustrant un exemple d'un système microprocesseur concrétisant la présente invention Le système microprocesseur en exemple est brièvement décrit ci-dessous; cependant, il est bien entendu que la présente invention n'est pas limitée à cette conception microprocesseur particulière, et peut être incorporée dans virtuellement toute conception. Le système microprocesseur en exemple 10 comprend trois composants principaux désignés sous GENCPU, GENIO et GENVGA GENCPU est une unité de traitement centrale étendue; GENIO est une unité d'entrée/sortie sur une seule puce; et GENVGA est une interface graphique sur une seule puce Les trois composants communiquent entre eux et avec les autres composants du système (par exemple des connecteurs d'extension, le contrôleur de clavier, les contrôleurs disque) par le bus ISA 42. GENCPU comprend une unité centrale (UC) 12, un contrôleur mémoire 14, un contrôleur de mémoire cache 16, une logique de commande 18 du bus et des mémoires tampons en ligne L'unité centrale (UC) 12 est essentiellement R un "i 386 SX fabriqué par Intel Corporation, la société ayant droit de cette invention Dans cette description, on emploie une certaine terminologie concernant le microprocesseur "i 38 J SX", comme des noms de registres, une nomenclature de signaux, pour décrire la présente invention Une telle terminologie est comprise par des spécialistes du domaine de la conception de microprocesseur et ainsi ne sera pas expliquée en détail ici. En particulier, l'unité centrale (UC) 12 comprend une pluralité de registres de base (non montrés) Les contenus de ces registres d'architecture de base sont des tâches spécifiques et sont chargés automatiquement dans un nouveau contexte par une opération de commutation de tâche Ces registres d'architecture de base comprennent une pluralité de registres polyvalents visibles par le programmeur, une pluralité de registres de segments mémoires visibles par le programmeur et une pluralité de registres descripteurs de segments mémoires correspondants invisibles par le programmeur Les contenus des registres de segments mémoires visibles par le programmeur identifient les segments mémoires adressables couramment Le contenu des registres descripteurs de segments mémoire décrit les segments mémoire correspondants identifiés, adressables de manière courante Chaque registre descripteur de segments mémoire comprend une limite de segments mémoire et une adresse de base pour le segment mémoire correspondant20 identifié, adressable de façon courante. L'unité centrale 12 comprend aussi une pluralité de registres au niveau système (non montrés) Les contenus des registres au niveau système commandent l'opération de segmentation et le mécanisme de pagination et les autres unités sur la puce Les registres au niveau système comprennent une pluralité de registres de segments système et une pluralité de registres descripteurs de segments système correspondants Les contenus des registres de segments système identifient différentes tables systèmes Les contenus des registres descripteurs de segments système correspondants définissent différentes tables systèmes identifiées. Chaque registre descripteur de segments système comprend une limite des segments système et une adresse de base du il segment système pour la table système correspondante identifiée. De plus, l'unité centrale (UC) 12 comprend aussi des logiques (non montrées) pour exécuter une pluralité d'instructions Les instructions fonctionnent avec aucun, un, deux ou avec trois opérandes Un opérande réside soit dans l'instruction, dans un registre,soit dans un emplacement mémoire L'unité centrale (UC) 12 a deux modes de fonctionnement, un mode réel et un mode protégé Les différences principales entre le mode réel et le mode protégé sont comment une adresse logique est traduite en adresse linéaire, la taille de l'emplacement adresse, et la capacité de pagination L'adressage mémoire sera décrit en détail plus loin. L'unité centrale (UC) 12 comprend des logiques (non montrées) pour exécuter une pluralité d'interruptions de matériel (en anglais hardware) Des interruptions de matériel se produisent comme résultat d'un événement externe et sont classées en deux types: masquable et non masquable Des interruptions sont mises à jour après exécution de l'instruction en cours Lorsque le programme utilitaire d'interruption a terminé la mise à jour de l'interruption, l'exécution avance à l'instruction immédiatement après l'instruction interrompue Des interruptions masquables sont utilisées typiquement pour répondre à des événements matériels (hardware) externes asynchrones Des interruptions non masquables sont utilisées typiquement pour prendre en charge des événements à très haute priorité. Pour une description détaillée concernant les registres et la structure interne d'une unité centrale (UC) 12 voir i 386 SX Microprocessor, publié par Intel corporation sous le numéro de publication 240 187 et les publications connexes. GENIO comprend des ports parallèles (PIO) 22, deux ports séries (SIO) 24 a, 24 b, des unités horloge temps réel (RTC) 26, deux contrôleurs d'interruptions programmables (PIC) 28 a, 28 b, deux compteurs de temps programmables (PIT) 30 a, 30 b et deux contrôleurs d'accès mémoire directe (DMA) 32 a, 32 b GENGVA comprend un contrôleur graphique VGA 36, un contrôleur de mémoire vidéo 38 et une interface 40 pour une unité d'affichage à écran plat. De plus, en dehors de ces trois composants principaux, il y a la mémoire système 44, la mémoire cache 46, la mémoire vidéo 48, et une interface (PAL/DAC) pour un moniteur VGA conventionnel La mémoire système 44, la mémoire cache 46 et la mémoire vidéo 48 sont accessibles respectivement par le contrôleur de mémoire 14, le contrôleur de mémoire cache 16 et le contrôleur de mémoire vidéo 38 On peut aussi accéder à la mémoire vidéo 48 par le bus ISA 42, et les deux interfaces 40, 50. Pour une description détaillée concernant le microprocesseur "i 386 RSX" voir i 386 RSX Microprocessor Hardware Reference Manual, publié par Intel corporation sous le numéro de publication 240 332 et les publications connexes. Traduction des adresses Mémoire En se référant maintenant à la figure 2, il est montré un bloc diagramme illustrant une traduction des adresses mémoire pour les modes d'adressage réels du système microprocesseur en exemple à la figure 1 Le microprocesseur en exemple comprend une pluralité de modes d'adressage réels pour faciliter l'exécution efficace de programmes implantés dans différents langages de programmation Une adresse réelle est calculée à partir d'une valeur de base 58, une valeur de déplacement , ou la somme des valeurs de base 58 et des valeurs de déplacement 60 avec ou sans échelle dans chacun des trois cas La base, le déplacement, l'index et les valeurs d'échelles sont contenus dans les registres d'instruction polyvalents. L'adresse réelle et un sélecteur de segments contenu dans un des registres de segments 64 sont fournis à l'unité de segmentation 66 pour obtenir l'adresse linéaire correspondante En mode réel, le sélecteur de segments est décalé et additionné à l'adresse réelle pour former l'adresse linéaire De façon courante, l'adresse réelle et une limite de segments contenus dans le registre descripteur 72 du segment correspondant sont fournis à un comparateur 74 pour vérifier la limite d'adresse Une exception est générée si l'adresse réelle excède la limite du segment L'adresse physique est la même que l'adresse linéaire La taille du segment maximum est 64 Kbytes, et l'espace des adresses linéaires (physiques) adressable maximum est de 1 Mbytes En mode protégé, une adresse de base logique est additionnée à une adresse réelle pour obtenir l'adresse linéaire. L'adresse de base logique est contenue dans le registre descripteur de segments correspondant au registre de35 segments 64 contenant le sélecteur de segments L'adresse linéaire est soit tronquée soit envoyée à l'unité de pagination 68 pour obtenir l'adresse physique correspondante L'espace des adresses physiques maximum est de 16 Mbytes Avec pagination, l'espace des adresses linéaires maximum est de 4 Gbytes, et l'espace des adresses logiques maximum est de 64 Tbytes. Pour une description détaillée concernant la traduction d'adresse réelle voir i 386 SX Microprocessor, publié par Intel corporation sous le numéro de publication 240 187 et les publications connexes. Interruption Transparente pour le Système avec Adressage de la Mémoire Etendue Intégrée La présente invention est mise en oeuvre au moyen de trois améliorations de l'architecture microprocesseur de l'art antérieur conventionnel, par exemple, dans l'architecture du "i 386 " des ayantsdroit, comme suit: 1 Une nouvelle interruption appelée interruption de supervision système (SSI) permettant de supplanter le mécanisme entier de protection du système microprocesseur comprenant les limites d'adressage mémoire du système microprocesseur L'interruption SSI est non masquable et a une priorité plus haute que toutes les autres interruptions, y compris tout autre interruption non masquable L'interruption SSI est mise à jour par un programme utilitaire d'interruption SSI. 2 Une zone mémoire spéciale transparente pour le système appelée système d'exploitation RAM ou SMRAM (en anglais "System Management RAM ou SMRAM") pour stoker le programme utilitaire d'interruption SSI, l'état de l'unité centrale (UC) au moment o elle a été interrompue. 3 Une nouvelle instruction, appelée "Reprendre" (en anglais "Resume") pour replacer le système microprocesseur dans l'état o il était juste avant avoir été interrompu par une interruption SSI. En se référant maintenant à la figure 3, il est montré un organigramme illustrant le logiciel câble ( en anglais microcode) de l'interruption SSI de la présente invention Une interruption SSI est invoquée par l'assertion d'un signal électrique sur une broche externe d'une puce de l'unité centrale (UC) Suite à la détection du signal sur la broche externe de la puce de l'unité centrale (UC) (événement SSI), l'unité centrale (UC) "cartographie" la mémoire SMRAM comme une zone prédéterminée de l'espace mémoire principal, bloc 102 La mémoire SMRAM est normalement non "cartographiée" comme une partie de l'espace mémoire principal, la rendant ainsi inaccessible au système d'exploitation et aux applications De plus, l'unité centrale (UC) sauvegarde l'état de l'unité centrale (UC) dans l'espace mémoire SMRAM, bloc 104, elle commute l'unité centrale (UC) en mode réel, bloc 106, elle étend les limites d'adressage de la mémoire, bloc 107, elle ré-initialise les registres de commande du programme de l'unité centrale (UC), bloc 108, et elle démarre l'exécution du programme utilitaire d'interruption SSI, bloc 110 Le programme utilitaire d'interruption SSI comprend typiquement des instructions qui sont uniques pour une application particulière de l'interruption SSI du système dans lequel on a installé la puce de l'unité centrale (UC). La récupération par l'interruption SSI est accomplie suite à la reconnaissance d'un événement externe qui invoque l'instruction "Reprendre" (événement RSM) Suite à la détection d'un événement externe, l'unité centrale (UC) restaure l'état de l'unité centrale (UC) stocké dans la zone mémoire SMRAM, bloc 112, elle restaure les limites d'adressage mémoire, bloc 113, elle sort de la zone mémoire SMRAM et la "décartographie" comme une partie de l'espace mémoire principal, bloc 114, et elle continue l'exécution du système d'exploitation interrompu ou du programme d'application, bloc 116. Ces améliorations, à l'exception de l'extension et de la restauration des limites de l'adressage mémoire, comprenant une application spécifique de l'interruption SSI, l'interruption de l'exploitation de l'énergie (en anglais Power Management Interrupt PMI), sont décrites en détail dans la demande de brevet U S connexe en instance, qui est entièrement incorporée ici, à titre de référence. Les limites de l'adressage mémoire sont étendues, bloc 107, en remplaçant toutes les limites des segments stockés dans les registres descripteurs de segments par l'adresse physique la plus haute du système microprocesseur, FFFFFFF Fh pour le microprocesseur en exemple à la figure 1 Les limites de l'adressage mémoire sont restaurées, bloc 113, en remplaçant l'adresse physique la plus haute stockée dans les registres descripteurs de segments par leurs limites initiales de segments respectives De plus, L'unité centrale est ré- initialisée, bloc 108, avec une limite pré-déterminée égalant l'adresse physique la plus haute du système microprocesseur Ensuite, le programme utilitaire d'interruption SSI peut adresser la mémoire physique entière et avoir accès à toutes les ressources du système microprocesseur. Alors que le procédé de la présente invention a été décrit à présent dans les termes de son mode de réalisation préféré, les spécialistes reconnaîtront que le procédé de la présente invention n'est pas limité à la forme du mode de réalisation préféré décrit à présent Le procédé de la présente invention peut être appliqué avec des modifications et des transformations dans l'esprit et le but des revendications annexées Les spécifications et les dessins doivent être regardés, par conséquent, à titre d'illustration plutôt que dans un sens restrictif. REVENDICATIONS 1 Système microprocesseur amélioré comprenant une unité centrale (UC) ( 12) couplée au moins à une unité mémoire ( 44) pour exécuter un système d'exploitation et au moins un programme d'application comprenant une pluralité d'instructions d'unité centrale ( 12), ladite unité centrale ( 12) ayant de plus au moins deux modes d'exécution de programme, un mode réel, et un mode protégé, et au moins un mode d'adressage réel de mémoire avec au moins une limite de l'adressage mémoire, et au moins une interruption pour interrompre l'exécution du programme, dans lequel l'amélioration dudit système microprocesseur comprend: (a) lesdites unités mémoires ayant une zone mémoire dédiée pour stocker un programme de traitement d'interruption et des données d'état du processeur de ladite unité centrale (UC) ( 12), ladite zone mémoire dédiée n'étant pas cartographiée comme une partie de l'espace mémoire principal, rendant ainsi ladite zone mémoire dédiée inaccessible audit système d'exploitation et auxdits programmes d'application; (b) lesdites interruptions ayant une interruption de supervision système (SSI) pour interrompre l'exécution dudit système d'exploitation et desdits programmes d'application, pour entrer dans la zone mémoire dédiée et pour "cartographier" ( 102) ladite zone mémoire dédiée dans un segment pré-déterminé de l'espace mémoire principal, pour stocker ( 104) lesdites données d'état du processeur de ladite unité centrale (UC) ( 12) dans ladite zone mémoire dédiée, pour commuter ( 106) ladite unité centrale (UC) ( 12) dans ledit mode réel d'exécution, pour étendre ( 107) les limites de l'adressage mémoire desdits modes d'adressage réel de la mémoire, et pour débuter ( 108) l'exécution dudit programme de traitement d'interruption, ladite SSI n'étant pas masquable par ledit système d'exploitation et par lesdits programmes d'applications, et ladite SSI ayant une priorité plus haute que les autres interruptions; (c) lesdites instructions ayant une instruction "Reprendre" pour restaurer ( 112) lesdites données d'état du processeur sauvegardées, à partir de ladite zone mémoire dédiée vers ladite unité centrale (UC) ( 12), pour restaurer ( 114) les limites d'adressage desdits modes d'adressage réel, pour sortir ( 116) de ladite zone mémoire dédiée et pour "décartographier" ladite zone de mémoire dédiée dans l'espace mémoire principal, et pour reprendre ( 118) l'exécution dudit système d'exploitation et desdits programmes d'application; permettant ainsi à ladite unité centrale (UC) ( 12) d'être interrompue de manière fiable et à l'adressage de la mémoire étendue intégrée d'être affecté audit programme utilitaire d'interruption de manière transparente pour ledit système d'exploitation et pour lesdits programmes d'application. 2 Système microprocesseur amélioré selon la revendication 1, dans lequel ladite unité mémoire comprend une mémoire dynamique (RAM) sur la carte, et ladite zone mémoire dédiée est une partie de ladite mémoire dynamique RAM située sur la carte. 3 Système microprocesseur amélioré selon la revendication 1, dans lequel ladite unité mémoire comprend de la mémoire dynamique ( 44) située en dehors de la carte, couplée à un contrôleur ( 14) de mémoire dynamique RAM située sur la carte, et ladite zone mémoire dédiée est une partie de la mémoire dynamique RAM ( 44) située en dehors de la carte. 4 Système microprocesseur amélioré selon la revendication 1, dans lequel ladite unité centrale (UC) ( 12) comprend un moyen d'interruption pour le déclenchement desdites interruptions comprenant ladite SSI, ladite SSI étant déclenchée suite à la réception d'un signal électrique, ledit moyen d'interruption comprenant une interface pour recevoir ledit signal électrique. Système microprocesseur amélioré selon la revendication 4, dans lequel ladite interface est une broche d'un circuit externe. 6 Système microprocesseur amélioré selon la revendication 4, dans lequel le système microprocesseur comprend,en outre, un moyen de détection d'événement couplé à au moins une unité système dudit système microprocesseur et audit moyen d'interruption pour détecter un événement prédéterminé associé avec ladite unité système et pour générer pour ladite interface ledit signal électrique suite à ladite détection. 7 Système microprocesseur amélioré selon la revendication 1, dans lequel des emplacements de la mémoire physique de ladite unité mémoire cartographiés comme espace mémoire principal sont ordonnés en adresses de mémoire physique ( 70), ladite unité centrale UC ( 12) comprend au moins un registre descripteur de segments mémoire ( 72) pour stocker au moins une limite d'adressage de segments mémoire, lesdites limites d'adressage de segments mémoire ( 72) étant utilisées pour vérifier l'adressage mémoire dans lesdits modes d'adressage réels de la mémoire, et ladite SSI supplante des limites d'adressage mémoire en remplaçant lesdites limites des segments stockés par l'adresse mémoire physique la plus haute desdites unités mémoire. 8 Système microprocesseur amélioré selon la revendication 7, dans lequel ladite unité centrale ( 12) comprend un registre de commande de programme pour stocker une limite pré-déterminée; et ladite SSI initialise ladite limite pré- déterminée par ladite adresse mémoire physique la plus haute avant de démarrer l'exécution dudit programme de traitement d'interruption. 9 Système microprocesseur amélioré selon la revendication 7, dans lequel ladite SSI restaure lesdites limites d'adressage mémoire en remplaçant ladite adresse physique stockée la plus haute dans lesdits registres descripteurs de segments par les limites des segments mémoire stockées précédemment. Système microprocesseur amélioré selon la revendication 1, dans lequel l'unité centrale ( 12) comprend un moyen d'instruction pour exécuter lesdites instructions comprenant ladite instruction "Reprendre". 11 Dans un système microprocesseur comprenant une unité centrale (UC) ( 12) couplée au moins à une unité mémoire pour exécuter un système d'exploitation et au moins un programme d'application comprenant une plura- lité d'instructions d'unité centrale (UC) ( 12), ladite unité centrale (UC) ( 12) ayant en outre au moins deux modes d'exécution de programme, un mode réel et un mode protégé, et au moins un mode d'adressage réel avec au35 moins une limite de l'adressage mémoire, et au moins une interruption, un procédé pour interrompre de manière fiable ladite unité centrale (UC) ( 12) et pour fournir un adressage de la mémoire étendue intégrée à un programme utilitaire d'interruption d'une manière transparente pour ledit système d'exploitation et pour lesdits programmes d'application comprenant les étapes de: (a) stockage dudit programme de traitement d'interruption dans une zone mémoire dédiée de ladite unité mémoire, ladite zone mémoire dédiée étant non "cartographiée" comme une partie de l'espace mémoire principal rendant ainsi ladite zone mémoire dédiée inaccessible audit système d'exploitation et auxdits programmes d'application; (b) interruption de l'exécution dudit système d'exploitation et desdits programmes d'application suite à la réception d'une entrée pré- déterminée, ladite interruption étant impossible à masquer par ledit système d'exploitation et par lesdits programmes d'application et ayant une priorité plus haute que les autres interruptions; (c) commutation ( 102) et cartographie de ladite zone mémoire dédiée dans un segment pré- déterminé de l'espace mémoire principal; (d) stockage ( 104) des données d'état du processeur de ladite unité centrale (UC) ( 12) dans ladite zone mémoire dédiée; (e) commutation ( 106) de ladite unité centrale (UC) ( 12) en mode réel d'exécution; (f) extension ( 107) des limites d'adressage mémoire desdits modes d'adressage réels de la mémoire; (g) démarrage ( 108) de l'exécution dudit programme de traitement d'interruption; (h) restauration ( 112) desdites données d'état du processeur sauvegardées, à partir de ladite zone mémoire dédiée vers ladite unité centrale ( 12), et ladite restauration étant commandée par ledit programme utilitaire d'interruption; (i) restauration ( 114) des limites d'adressage mémoire desdits modes d'adressage réels; (j) sortie ( 116) de la zone mémoire dédiée et "décartographie" de ladite zone mémoire dédiée dans ledit espace mémoire principal; et (k) reprise ( 118) de l'exécution dudit système d'exploitation et desdits programmes d'application. 12 Procédé selon la revendication 11, dans -lequel ladite unité mémoire comprend de la mémoire dynamique (RAM) située sur la carte, et ladite zone mémoire dédiée est une partie de ladite mémoire RAM sur la carte. 13 Procédé selon la revendication 11, dans lequel ladite unité mémoire comprend de la mémoire dynamique RAM située hors de la carte couplée à un contrôleur de mémoire RAM située sur la carte, et ladite zone mémoire dédiée est une partie de la RAM située en dehors de la carte. 14 Procédé selon la revendication 11, dans lequel lesdites étapes (b) à (g) sont réalisées par un moyen d'interruption de ladite unité centrale (UC) ( 12) suite à la réception d'un signal électrique, ledit moyen d'interruption comprenant une interface pour recevoir ledit signal électrique. Procédé selon la revendication 14, dans lequel ladite interface est une broche d'un circuit externe. 16 Procédé selon la revendication 14, dans lequel ledit signal électrique est généré et fourni par ladite interface par un moyen de détection d'évènement couplé au moins à une unité système dudit système microprocesseur et audit moyen d'interruption faisant suite à la détection d'un événement pré-déterminé associé avec ladite unité système. 17 Procédé selon la revendication 11, dans lequel des emplacements mémoire physique ( 70) de ladite unité mémoire cartographiés comme espace mémoire principal sont ordonnés en adresses de mémoire physique, et lesdites limites des adresses mémoire sont écrasées en remplaçant des limites des segments mémoire par l'adresse mémoire physique la plus haute desdites unités mémoire; lesdites limites de segments mémoire étant stockées dans des registres descripteurs de segments mémoire de l'unité centrale, lesdites limites d'adressage de segments mémoire étant utilisées pour vérifier l'adressage mémoire dans lesdits modes d'adressage réels de la mémoire. 18 Procédé selon la revendication 17, dans lequel ladite étape d'exécution de démarrage dudit programme de traitement d'interruption comprend une étape initiale d'initialisation d'une limite pré-déterminée par ladite adresse mémoire physique la plus haute: ladite limite pré- déterminée étant stockée dans un registre de commande de programme de ladite unité centrale (UC) ( 12). 19 Procédé selon la revendication 17, dans lequel lesdites limites d'adressage mémoire sont restaurées en remplaçant ladite adresse la plus haute stockée dans des registres descripteurs de segments par les limites des segments stockées précédemment. Procédé selon la revendication 11, dans lequel lesdites étapes (h) à (k) sont réalisées par un moyen d'instruction de ladite unité centrale (UC) ( 12).