FR 2679068 A1 19930115 FR 9108677 A 19910710 La présente invention concerne un procédé de fabrication d'un transistor à effet de champ vertical. D'une manière générale, un transistor à effet de champ vertical se distingue d'un transistor à effet de champ classique par le fait que le canal conducteur s'étend globalement perpendiculairement au substrat, ce qui présente notamment l'avantage de permettre une meil- leure intégration d'un tel transistor dans des circuits intégrés. Dans les transistors à effet de champ verti- caux actuellement fabriqués, la grille de commande est formée soit par implantation ionique (transistors JFET), soit par dépôt métallique (transistors à base perméable) au fond de tranchées gravées dans le semi-conducteur. Sur le plan de la fabrication, une opération d'implantation ionique pour former la grille de commande d'un transistor à effet de champ vertical est moins déli- cate à réaliser qu'une opération de métallisation Sur le plan des performances, en particulier dans le domaine des vitesses de commutation, une grille de commande métalli- sée donne de meilleurs résultats qu'une grille formée par implantation ionique du fait de la moindre résistivité présentée par une grille métallisée Par contre, une grille formée par implantation ionique permet d'obtenir de bonnes caractéristiques de redressement. Le but de l'invention est de concevoir un nou- veau transistor à effet de champ vertical qui puisse bé- néficier des avantages d'un transistor o la grille de commande est formée par implantation ionique et d'un transistor o la grille est métallisée, sans en présenter les inconvénients et tout en procurant également des avantages propres à ce nouveau transistor. A cet effet, l'invention propose un procédé de fabrication d'un transistor à effet de champ vertical, caractérisé en ce qu'il consiste à former la grille de commande de ce transistor par réalisation d'une jonction sur laquelle on forme un siliciure de métal. D'une manière générale, la fabrication du transistor à effet de champ vertical à canal N ou P selon l'invention s'effectue par une suite d'opérations consistant: à déposer une couche de silicium polycristallin dopé N ou P suivant le type de conductivité voulu sur une face principale d'un substrat semi-conducteur tel qu'un substrat en silicium présentant une zone active formant une région de drain ayant un type de conductivité pré- déterminé correspondant au type de canal du transistor; à former dans la couche de silicium polycristallin, une région active de source, ayant le type de conductivité prédéterminé, en saillie sur la face principale du substrat; à former une région active de grille par implantation ionique d'ions ayant un type de conductivité opposé au type de conductivité prédéterminé dans le substrat de part et d'autre de la région de source pour réaliser une jonction; à déposer un isolant tel que de l'oxyde de silicium sur les parois latérales de la région de source; et à former un siliciure de métal sur les régions de grille et de source. D'une manière générale, pour former la région de source du transistor, le procédé consiste à déposer une couche photosensible sur la couche de silicium poly- cristallin dopé et à réaliser des opérations de masquage et de photogravure pour éliminer ensuite la couche photo- sensible et le silicium polycristallin de part et d'autre de la région de source. L'opération qui consiste à former les parties isolantes ou espaceurs sur les parois latérales de la source, consiste à déposer sur la face du substrat une couche d'oxyde de silicium sur une épaisseur e puis à réaliser une gravure anisotrope de cette couche également sur une épaisseur e pour ne laisser subsister de l'oxyde de silicium que sur les parois latérales de la source. L'opération qui consiste à former un siliciure de métal sur la région de grille et sur la région de source est avantageusement réalisée par un procédé sali- cide, connu en soi, mais elle peut aussi être réalisée par un dépôt sélectif d'un composé métallique. Enfin, les opérations d'implantation ionique pour former la région de grille et de formation des sili- ciures des régions de source et de grille sont réalisées d'une manière auto-positionnée par rapport à la source en saillie à la face principale du substrat Ainsi, il n'est pas nécessaire de recourir à l'utilisation de masques classiques qu'il faut positionner et aligner correctement au cours de manipulations délicates à réaliser. Un tel procédé de fabrication correspond glo- balement à la réalisation d'un transistor à effet de champ vertical simple ou élémentaire qui satisfait les objectifs visés par l'invention. A partir de cette structure élémentaire, l'invention prévoit également la possibilité de réaliser une version perfectionnée pour aboutir à un transistor ayant notamment de bonnes caractéristiques de fonctionne- ment en hyperfréquences. Aussi, le procédé selon l'invention consiste également, après l'étape de formation des espaceurs, à faire une attaque chimique de la zone dopée du substrat formant initialement la zone active de grille, afin de creuser un espace à la face inférieure des espaceurs, de manière à ce que lors de l'opération de dépôt sélectif de siliciure qui suit, du métal vienne combler ces espaces préalablement dégagés Après l'opération de dépôt sélec- tif de siliciure, une nouvelle implantation ionique de dopant de type de conductivité opposé au type de conduc- tivité prédéterminé est réalisée au travers du siliciure pour reformer la jonction de la région de grille. Ainsi, il est possible de réaliser un transis- tor à effet de champ vertical dont la grille de commande présente une résistivité moindre, ce qui permet d'améliorer les performances de fonctionnement d'un tel transistor. Selon un autre avantage d'un transistor fabri- qué selon le procédé conforme à l'invention chaque étape nécessaire à sa fabrication peut être réalisée selon des techniques classiques utilisées notamment pour la fabri- cation des transistors MOS o par analogie la zone active de grille est en saillie sur la face principale du substrat Il en résulte un transistor qui peut être faci- lement intégré dans des technologies MOS, notamment CMOS, pour former des composants mixtes JFET/CMOS par exemple. D'autres avantages, caractéristiques et dé- tails de l'invention ressortiront de la description ex- plicative qui va suivre faite en référence aux dessins annexés donnés uniquement à titre d'exemple, dans lesquels: la figure 1 est une vue schématique de principe de la structure de la grille de commande d'un transistor à effet de champ vertical selon l'invention, les figures 2 a à 2 d sont des vues en coupe schématiques montrant les principales étapes de fabrication d'un transistor à effet de champ à canal N conforme à l'invention selon une version élémentaire réalisée à partir d'un substrat ayant un type de conductivité N, la figure 3 est une vue en coupe d'un transistor à effet de champ vertical obtenu selon le procédé conforme à l'invention à partir d'un substrat ayant un type de conductivité P, les figures 4 a à 4 d sont des vues en coupe pour illus- trer les principales étapes d'une variante du procédé de fabrication conforme à l'invention d'un transistor à effet de champ vertical à canal N, et la figure 5 est une vue en coupe d'un transistor à effet de champ vertical obtenu selon la variante du procédé conforme à l'invention à partir d'un substrat ayant un type de conductivité P. D'une manière générale, en se reportant à la figure 1, il est représenté la structure de base d'une grille de commande d'un transistor à effet de champ ver- tical à canal N fabriqué selon le procédé conforme à l'invention. Un tel transistor à effet de champ vertical 1 est réalisé à partir d'un substrat semi-conducteur tel qu'un substrat 2 en silicium, et il comprend une région active de drain D réalisée dans le substrat 2, une région active de source S réalisée en saillie sur une face prin- cipale 2 a du substrat 2, et une région active de grille G réalisée au niveau de la face 2 a du substrat 2 de part et d'autre de la région de source S. On va décrire maintenant en référence aux fi- gures 2 a à 2 e le procédé de fabrication du transistor ayant la structure représentée à la figure 1. En se reportant à la figure 2 a, sur un substrat 2 en silicium préalablement dopé avec des impu- retés N pour lui donner un type de conductivité donné N, on dépose dans une première étape et d'une façon connue en soi, une couche 11 de silicium polycristallin sur une face principale 2 a du substrat 2. Dans une seconde étape illustrée également à la figure 2 a, on dépose une couche photosensible 12 sur la couche 11 de silicium polycristallin, puis on élimine par une opération de photolithogravure la couche photo- sensible 12 et la couche 11 de silicium polycristallin de part et d'autre de la source S qui se trouve ainsi en saillie à la surface du substrat 2. L'élimination de la couche 11 de silicium polycristallin est avantageusement réalisée par une opé- ration de gravure ionique réactive pour donner à la ré- gion de source S des parois latérales perpendiculaires à la face principale 2 a du substrat. Dans une troisième étape illustrée à la figure 2 b, on effectue une implantation ionique de dopant accep- teur de type P tel que du bore dans le substrat 2 de part et d'autre de la source S pour former la région de grille G avec la jonction J Cette implantation s'effectue d'une façon connue en soi, mais la source S en saillie est avantageusement utilisée comme masque lors de l'opération d'implantation Ainsi, l'implantation s'effectue d'une manière autopositionnée par rapport à la source S. A la fin de cette opération d'implantation, on effectue une opération de recuit pour diffuser plus pro- fondément les ions de bore à l'intérieur du substrat 2. Dans une quatrième étape illustrée à la figure 2 c, on réalise la protection des parois latérales de la source S que l'on recouvre d'un isolant tel que l'oxyde de silicium Si O 2. Pour cela, on dépose une couche 13 d'oxyde de silicium sur la face 2 a du substrat 2 sur une épaisseur e, et on effectue ensuite une gravure anisotrope égale- ment sur une épaisseur e pour obtenir l'élimination de l'oxyde de silicium sauf dans les parties adjacentes aux parois latérales de la source S Il est ainsi formé des parties isolantes dénommées espaceurs 14 qui ont notam- ment pour fonction de protéger la région de source S en saillie sur le substrat 2. Dans une cinquième étape illustrée à la figure 2 d, on procède à une nouvelle implantation ionique de type P pour augmenter le dopage de grille et à la sili- ciuration de la source S et de la grille G, cette der- nière opération s'effectuant avantageusement d'une manière auto-positionnée par rapport à la source S utili- see comme masque. L'opération de siliciuration qui peut être réalisée par tout procédé connu en soi, comme par exemple par dépôt sélectif d'un composé métallique sur la zone de grille G et sur la zone de source S à l'exception des espaceurs 14 qui recouvrent les parois latérales de la zone de source S, est de préférence réalisée par un pro- cédé salicide Un tel procédé consiste à déposer une couche métallique en titane par exemple sur la face prin- cipale 2 a du substrat 2, à réaliser une opération de recuit pour que le métal réagisse au contact des parties en silicium du substrat et de la source pour former un siliciure de titane Ti 52 sauf sur les parois latérales de la source 2 en oxyde de silicium, et à éliminer ensuite la couche de métal au niveau des espaceurs 14 On obtient ainsi les zones siliciurées de grille MG et de source MS. D'une manière générale, les principales étapes du procédé conforme à l'invention qui viennent d'être dé- crites en référence aux figures 2 a à 2 d permettent d'obtenir un transistor à effet de champ vertical ayant une structure élémentaire telle que celle représentée à la figure 2 d, c'est-à-dire un transistor dans lequel la région de grille G est formée par une implantation ionique dans le substrat et d'une siliciuration de la partie implantée. La figure 3 est une vue en coupe qui illustre schématiquement la structure d'un transistor à effet de champ vertical à canal N qui se différencie de celui re- présenté à la figure 2 d uniquement par le fait que le substrat 2 est un substrat ayant un type de conductivité P Dans ce cas, le procédé de fabrication du transistor tel que décrit précédemment comprend une étape prélimi- naire qui consiste à faire une implantation ionique dans le substrat 2 avec des impuretés de type N, telles que des ions phosphore, pour former la zone active de drain D, cette zone constituant ce qui est communément appelé un caisson. Selon une variante du procédé conforme à l'invention, il est possible de réaliser un transistor à effet de champ vertical perfectionné présentant une ré- sistance de grille inférieure pour lui conférer de meil- leures performances, notamment dans le domaine des hyper- fréquences Cette variante du procédé de fabrication est illustrée aux figures 4 a à 4 d décrites ci-après Les pre- mières étapes du procédé de fabrication jusqu'à la forma- tion des espaceurs 14 sont semblables à celles décrites précédemment en référence aux figures 2 a à 2 c, et la figure 4 a correspond globalement à la figure 2 d, à la10 nuance près que l'implantation ionique pour constituer la région de grille G n'est que superficielle. Ensuite, dans une étape telle qu'illustrée à la figure 4 b, on procède à l'élimination de cette zone implantée de manière à creuser le substrat 2 sous les espaceurs 14 situés de part et d'autre de la région de source S Cette élimination de la zone implantée est effectuée par une dissolution anodique qui est sélective par rapport à la partie dopée N du substrat 2 C'est pour cette raison qu'il a fallu faire une implantation ini- tiale avant la formation des espaceurs pour permettre cette attaque chimique. Enfin, dans une dernière étape représentée aux figures 4 c et 4 d, on effectue l'opération de siliciuration par dépôt sélectif avant d'effectuer une nouvelle implantation ionique de dopant accepteur de type P tel que du bore pour reformer à l'intérieur du substrat 2 la jonction J Cette implantation est choisie de façon à ne pas faire varier les performances de la source. Sur la figure 5, il est représenté un transis- tor à effet de champ vertical obtenu selon la variante du procédé, dans le cas o le substrat 2 est dopé P, ce qui nécessite, comme pour le transistor représenté à la fi- gure 3, de réaliser avant la gravure de la région de source S, une implantation ionique pour réaliser un cais- son de type N. Bien entendu, le procédé tel que décrit précé- demment pour la fabrication d'un transistor à effet de champ vertical à canal N s'applique également dans le cas d'un transistor à canal P en faisant aussi la nuance entre un substrat ayant un type de conductivité N ou P. D'une manière générale, chaque étape du pro- cessus de fabrication d'un transistor à effet de champ vertical selon l'invention fait intervenir des opérations qui sont couramment effectuées dans la fabrication des transistors, en particulier des transistors CMOS En effet, si on se reporte à la figure 3, le transistor à effet de champ vertical présente une structure qui, par analogie, est voisine d'un transistor PMOS dont la couche d'oxyde de silicium prévue entre la région active de grille et le substrat a été supprimée. Dans ces conditions, le transistor à effet de champ selon l'invention peut être facilement intégré dans des technologies MOS, en particulier CMOS, pour réaliser des composants mixtes, certaines opérations de fabrica- tion de plusieurs transistors différents pouvant être faites simultanément, comme par exemple la région active de source d'un transistor selon l'invention et la région active de grille d'un transistor PMOS. Il est à noter également une certaine analogie du transistor à effet de champ selon l'invention avec le transistor bipolaire tel que décrit dans le document FR-2 626 406 mais dont la région active de base est sup- primée, et qui est compatible avec la technologie MOS. Autrement dit, le transistor selon l'invention ne pré- sente que des avantages au niveau de la compatibilité de son mode de fabrication avec les techniques actuellement utilisées, ce qui facilite son implantation pour créer de nouveaux circuits intégrés. Bien entendu, l'invention n'est pas limitée aux exemples de fabrication tels que décrits précédem- ment En particulier, le procédé de fabrication peut être complété par des étapes additionnelles complémentaires, à la portée de l'Homme de Métier, pour donner au transistor des caractéristiques propres sans pour autant sortir du cadre de l'invention. il REVENDICATIONS 1 Procédé de fabrication d'un transistor à effet de champ à canal N ou P caractérisé en ce qu'il consiste: à déposer une couche de silicium polycristallin d'un certain type de conductivité sur une face principale d'un substrat semi-conducteur tel qu'un substrat en silicium présentant une zone active formant une région de drain ayant un type de conductivité prédéterminé correspondant au type de canal du transistor; à former dans la couche de silicium polycristallin, une région active de source, ayant le type de conductivité prédéterminé, en saillie sur la face principale du substrat; à former une région active de grille par implantation ionique d'ions ayant un type de conductivité opposé au type de conductivité prédéterminé, dans le substrat de part et d'autre de la région de source pour réaliser une jonction; à déposer un isolant tel que de l'oxyde de silicium sur les parois de la région de source; et à former un siliciure de métal sur les régions de grille et de source. 2 Procédé de fabrication selon la Revendica- tion 1, caractérisé en ce qu'il consiste pour former la région de source du transistor, à déposer une couche photosensible sur la couche de silicium polycristallin, à réaliser des opérations de masquage et de photogravure pour éliminer la couche photosensible et le silicium polycristallin de part et d'autre de la région de source. 3 Procédé de fabrication selon la Revendica- tion 1 ou 2, caractérisé en ce qu'il consiste pour former les parties isolantes ou espaceurs sur les parois laté- rales de la source, à recouvrir la face du substrat d'une couche d'oxyde de silicium sur une épaisseur e, puis à effectuer une gravure anisotrope dans cette couche d'oxyde de silicium sur une épaisseur e pour ne laisser subsister l'oxyde de silicium que sur les parois laté- rales de la source. 4 Procédé de fabrication selon l'une quel- conque des Revendications 1 à 3, caractérisé en ce qu'il consiste à former le siliciure de métal sur les régions de grille et de source par un procédé salicide, connu en soi. Procédé de fabrication selon l'une quel- conque des Revendications précédentes, caractérisé en ce que les opérations d'implantation ionique pour former la jonction de la région de grille et siliciuration des ré- gions de source et de grille sont réalisées d'une manière autopositionnée par rapport à la source en saillie sur le substrat. 6 Procédé de fabrication selon l'une quel- conque des Revendications précédentes, caractérisé en ce qu'il consiste, après avoir effectué le dépôt de l'isolant sur les parois latérales de la région de source, à éliminer la région de grille précédemment obte- nue par implantation ionique de façon à creuser le substrat à la surface inférieure de l'isolant des parois latérales de la région de source, à effectuer ensuite l'opération de dépôt sélectif de siliciure précitée de la région de grille et de la région de source, et à faire une nouvelle implantation ionique pour reformer la jonction de la région de grille. 7 Transistor à effet de champ vertical de type N ou P, comprenant dans un substrat semi-conducteur ( 2) une région active de drain (D) réalisée dans le substrat ( 2 >, une région active de source (S) réalisée en saillie sur une face principale ( 2 a) du substrat ( 2) de part et d'autre de la région source (S) fabriqué selon le procédé tel que défini par l'une quelconque des Revendi- cations précédentes, caractérisé en ce que la région active de grille (G) est constituée d'une jonction (J) formnée par implantation ionique et d'un siliciure de métal qui recouvre la jonction.