FR 2683078 A1 19930430 FR 9210327 A 19920827 "Mémoire morte à masque de type NON-ET" La présente invention concerne une mémoire morte à masque de type NON-ET comprenant un premier transistor et un second transistor de sélection de5 file présentant chacun un mode de diminution et un mode d'augmentation, ces transistors étant branchés en série avec une ligne de bits. Plus particulièrement, l'invention concerne des transistors de sélection de file d'une mémoire morte à masque de type NON-ET (appelée ci-après mémoire morte à masque). D'une façon générale, une mémoire morte à masque comprend un certain nombre de transistors en mode de diminution branchés en série avec un certain15 nombre de transistors en mode d'augmentation, par l'intermédiaire de couches de diffusion Un groupe de cellules branchées en série entre une ligne de bits et une borne de terre, est défini comme une file. La figure 1 représente une partie d'un circuit équivalent d'une mémoire morte à masque de type NON-ET comprenant un premier transistor et un second transistor de sélection de file branchés en série avec des lignes de bits, et des transistors n MOS (métal oxyde semi-conducteur) branchés en série25 entre les sources des transistors de sélection de file et la borne de terre pour servir de cellules de mémoire Les grilles des transistors de sélection de file d'une même rangée partagent une même ligne de sélection de file, et les grilles des cellules de mémoire d'une même rangée occupent la même ligne de mots. On décrira comme suit le fonctionnement de la mémoire morte à masque de type NON-ET Pour lire une cellule de mémoire sélectionnée donnée, on applique respectivement la tension de lecture de 1 V à la tension d'alimentation V,,, et la tension de terre 0 V aux lignes de bits et de mots sélectionnées La tension O (zéro) ou la tension V, est appliquée à la grille du transistor de sélection de file suivant que ce transistor de sélection de file est en mode de diminution ou d'augmentation Les lignes de mots non sélectionnées reçoivent la tension V,, Par suite, la cellule de mémoire sélectionnée du mode de diminution est mise en marche par l'application de la tension de terre à sa grille, de sorte que la ligne de bits transmet la tension de lecture en indiquant l'état logique " 1 " Au contraire, la cellule de mémoire sélectionnée du mode d'augmentation est coupée par l'application de la tension de terre à sa grille, de sorte que la ligne de bits est coupée de la tension de lecture en indiquant l'état logique " O " Ainsi, on utilise le transistor en mode de diminution dans l'état normalement conducteur et le transistor en mode d'augmentation dans l'état normalement coupé, pour indiquer respectivement l'état logique " 1 " et l'état logique " O ", par application de la tension de terre à la grille de la cellule de mémoire sélectionnée. En se référant à la figure 2 pour illustrer le dessin de réalisation du circuit équivalent de la figure 1, ce circuit comprend une ligne active 20 formée d'une zone de diffusion n+ dans un substrat semi- conducteur et prolongée dans une première direction, des lignes de sélection de file 22, 23, des lignes de mots 24, 25, 26 et une ligne de terre 28, ces lignes étant disposées sur la ligne active 20 parallèlement les unes aux autres suivant la première direction et prolongées dans une seconde direction, une ligne de bits 30 s'étendant sur les lignes de mots 24, 25, 26 dans la première direction, et une zone de contact 32 destinée à assurer le contact de la ligne active 20 et de la ligne de bits 30 Les références 34, 35, 36 indiquent des transistors MOS en mode de diminution. Pendant ce temps, lorsque la demande de dispositifs de mémoires à grande capacité a augmenté, on a réduit à une valeur de l'ordre de moins d'un micromètre la longueur de voie des transistors de sélection de file et des transistors de cellules dans le réseau de cellules Par suite, il arrive fré- quemment qu'un courant de fuite s'écoule dans les transistors de sélection de file non sélectionnés, en produisant ainsi des défauts de fonctionnement Ainsi, lorsqu'on réduit la taille d'une cellule, la longueur de voie de cette cellule et son profil de concen- tration de dopage sont très sensibles aux variations de l'environnement du processus de fabrication consis- tant par exemple en une formation de motif et une gravure à l'acide du silicium polycristalin ainsi qu'une implantation d'ions pour régler la tension de seuil Par suite, comme indiqué à la figure 2, si le transistor de sélection de file et le transistor de cellule ont la même taille, un courant de fuite s 'écoule dans le transistor de sélection de file non sélectionné, en produisant ainsi un défaut de fonctionnement lorsqu'on lit une cellule coupée Ce problème est encore plus critique lorsqu'on précharge les lignes de bits par la tension V, pour une lecture à grande vitesse. La présente invention a pour but de créer une mémoire morte à masque de type NON-ET qui effectue avec précision la fonction de lecture même si la taille des transistors de cellules est réduite à une valeur de l'ordre de moins d'un micromètre. A cet effet, la présente invention concerne un mémoire morte à masque de type NON-ET, caractérisée en ce qu'elle comprend un premier transistor et un second transistor de sélection de file présentant chacun un mode de diminution et un mode d'augmentation, ces transistors étant branchés en série avec une ligne de bits et la longueur de voie des transistors de sélection de file en mode d'augmentation étant supérieure à celle des transistors de sélection de file en mode de diminution; et un certain nombre de transistors de cel- lules branchés en série entre les transistors de sélection de file et une borne de terre. Selon une autre caractéristique de l'inven- tion la longueur de voie des transistors de sélection de file en mode d'augmentation est supérieure à celle des transistors de cellules. Selon une autre caractéristique enfin de l'invention, la longueur de voie du transistor de sélection de file en mode d'augmentation est choisie suffisamment grande pour qu'il ne se produise pas de perforation même si une tension de drain dépasse la tension d'alimentation. Pour mieux faire comprendre l'invention et pour montrer comment celle-ci peut être mise en oeuvre, on se référera maintenant, à titre d'exemple, aux dessins schématiques ci-joints dans lesquels la figure 1 est un schéma électrique des- tiné à illustrer une partie d'un circuit équivalent d'une mémoire morte à masque de type NON-ET; la figure 2 est un dessin de réalisation d'une mémoire morte à masque de type NON-ET de la figure 1, selon l'art antérieur; et la figure 3 est un dessin de réalisation d'une mémoire morte à masque de type NON-ET de la figure 1, selon la présente invention. En se référant à la figure 3, celle-ci représente une ligne active 40 formée d'une zone de diffusion n+ dans un substrat semi-conducteur, et s'étendant dans une première direction Des lignes de sélection de file 42, 43 et des lignes de mots 44, 45, 46 sont disposées sur la ligne active 40 parallèlement les unes aux autres suivant la première direction, et s'étendent dans une seconde direction Sur les lignes de mots est formée une ligne de bits 50 s'étendant dans la première direction Une zone de contact 52 est formée pour assurer le contact de la ligne active 40 et de la ligne de bits 50 Les références 54, 55, 56 désignent des transistors MOS en mode de diminution. Comme indiqué sur la figure, étant donné que la largeur du dessin de réalisation du transistor en mode d'augmentation est accrue dans la première direction, la longueur de voie des transistors de sélection de file en mode d'augmentation est supérieure à celle des autres transistors. On rend la longueur de voie dilatée suffi- samment grande pour ne pas provoquer la perforation même lorsque la tension de drain dépasse V,, Dans le cas d'un dispositif de plus de 16 Mega octets utilisant la tension de fonctionnement de 2,5 à 3, 5 volts, le transistor de sélection de file en mode d'augmentation est conçu pour présenter une longueur de voie supérieure d'environ 0,1 micromètre à celle des autres transistors de sélection de file Dans un autre cas c'est à dire celui d'un dispositif de moins de 4 Mega octets fonctionnant avec une tension de 4,5 à 5,5 volts, le transistor de sélection de file en mode d'augmentation est conçu pour présenter une longueur de voie supérieure d'environ 0,2 micromètre. On évite ainsi la perforation des transistors de sélection de file non sélectionnés, et par conséquent les défauts de fonctionnement dus à un courant de fuite. Comme décrit ci-dessus, la mémoire morte à masque de type NON-ET selon la présente invention utilise le transistor de sélection de file en mode d'augmentation avec une longueur de voie supérieure à celle des autres transistors de sélection de file, de sorte que, même si la longueur de voie effective des transistors et le profil de concentration de dopage de la dose utilisée dans la voie pour régler la tension de seuil, sont légèrement modifiés du fait des paramètres du processus de fabrication de la mémoire morte à masque, on évite la perforation des transis- tors de sélection de file en mode d'augmentation. Ainsi, aucun courant de fuite ne passe dans les files non sélectionnées pour éviter ainsi les défauts de fonctionnement De plus, l'un seulement des deux transistors de sélection de file présente la longueur de voie dilatée, ce qui permet ainsi d'assurer la fiabilité de la mémoire sans augmenter considérable- ment la surface du dessin de réalisation dans la direction de la longueur de file. Bien que l'invention ait été représentée et décrite plus particulièrement en se référant à sa forme préférée de réalisation spécifique, il appa- raîtra à l'évidence aux spécialistes de la question qu'on peut apporter, dans ce qui précède, des modifications de formes et de détails sans sortir du principe et du cadre de la présente invention. R E V E N D I C A T I O N S l) Mémoire morte à masque de type NON-ET, caractérisée en ce qu'elle comprend: un premier transistor et un second tran- sistor de sélection de file présentant chacun un mode de diminution et un mode d'augmentation, ces transis- tors étant branchés en série avec une ligne de bits et la longueur de voie des transistors de sélection de file en mode d'augmentation étant supérieure à celle des transistors de sélection de file ( 54, 55, 56) en mode de diminution; et un certain nombre de transistors de cel- lules branchés en série entre les transistors de sélection de file et une borne de terre. 2) Mémoire morte à masque de type NON-ET selon la revendication 1, caractérisée en ce que la longueur de voie des transistors de sélection de file en mode d'augmentation est supérieure à celle des transistors de cellules. 3) Mémoire morte à masque de type NON-ET selon la revendication 1, caractérisée en ce que la longueur de voie du transistor de sélection de file en mode d'augmentation est choisie suffisamment grande pour qu'il ne se produise pas de perforation même si une tension de drain dépasse la tension d'alimen- tation.