FR 2680429 A1 19930219 FR 9209908 A 19920811 "Circuit de transmission de données pour une mémoire dynamique à accès aléatoire d'un dispositif de mémoire à semi-conducteurs". La présente invention concerne un circuit de transmission de données destiné à être utilisé dans un dispositif de mémoire à semi- conducteurs pour écrire et lire des données dans une cellule de mémoire en fonction d'un signal de commande, ce circuit étant muni d'un certain nombre de cellules de mémoire, d'une paire de lignes de bits branchées respectivement à la cellule de mémoire, et d'un amplificateur de détection destiné à amplifier une différence de potentiel élec- trique entre les lignes de bits. Plus précisément, l'invention concerne un circuit de transmission de données pour une mémoire dynamique à accès aléatoire d'un dispositif de mémoire à semi-conducteurs, et en particulier un circuit de transmission de données adapté à un fonctionnement à grande vitesse ainsi qu'à une intégration très pous-20 sée. Lorsqu'on effectue une intégration de plus en plus poussée d'un dispositif de mémoire à semi- conducteurs, et lorsqu'on augmente sa capacité, il de- vient de plus en plus nécessaire d'obtenir une trans-25 mission à plus grande vitesse des données d'en- trée/sortie, ainsi que d'effectuer une transmission sans erreurs des données Pour répondre à ce besoin, il est bien connu des spécialistes de la question qu'on doit harmonieusement concilier une opération de détection rapide et correcte dans les lignes de bits pour les données à transmettre, de bonnes performances d'amplification de l'amplificateur de détection utili- sé pour amplifier une différence de potentiel sur les lignes de bits, et un agencement efficace de chaque élément de mémoire. L'un des circuits de transmission de données selon l'art antérieur est décrit à la figure 1, tandis que son diagramme des temps de fonctionnement est re- présenté à la figure 2 Le circuit de transmission de données de l'art antérieur comprend des cellules de mémoire 9, 10, des lignes de mots 11, 12, des lignes de bits (BL/BL) 15, 16, un amplificateur de détection 7 couplé aux lignes de bits, des transistors d'isola- tion 1 à 4 destinés à isoler les cellules de mémoire, des transistors d'entrée/sortie 5, 6 couplés aux li- gnes de bits, des lignes d'entrée/sortie 13, 14 cou- plées aux transistors d'entrée/sortie, et un amplifi- cateur de détection 8 couplé aux lignes d'entrée/sor- tie A chaque grille de commande des transistors d'en- trée/sortie 5, 6 est branchée une ligne de sélection de colonne (CSL). Pendant une opération de lecture des données stockées dans une cellule de mémoire 9, les transis- tors d'isolation 1, 2 couplés à cette cellule de mé- moire sont tous allumés, tandis que les autres transistors d'isolation 3, 4 sont coupés A ce moment, une ligne de mots il de la cellule de mémoire est sé- lectionnée pour transmettre les données sur la ligne de bits BL, et la différence de potentiel entre les lignes de bits BL et BL est ensuite amplifiée par l'amplificateur de détection 7 Les données transmises sur les lignes de bits 15, 16 sont en outre transmises aux lignes d'entrée/sortie 13, 14, en passant à tra- vers chaque transistor d'entrée/sortie 5, 6, par le choix de la ligne de sélection de colonne Le poten- tiel électrique des données dont le niveau a baissé du fait de la capacité parasite des lignes d'entrée/sor- tie, est ensuite relevé par l'amplificateur de détec- tion d'entrée/sortie 8 Les caractéristiques de ce circuit de transmission de données peuvent être telles que les lignes de bits 15, 16 et les lignes d'en- trée/sortie 13, 14 soient toutes disposées de manière à être couplées à chaque zone de drain et chaque zone de source des transistors d'entrée/sortie 5, 6 Par suite, la ligne de sélection de colonne (CSL) doit être choisie après une augmentation suffisante de la différence de potentiel dans les lignes de bits, ce qui conduit ainsi à une diminution de sa vitesse de fonctionnement du fait de l'existence d'un temps de retard de sorte que, comme indiqué à la figure 8, une valeur d'environ un volt de AVBL déclenche un état lo- gique haut Le potentiel électrique des données trans- mises sur les lignes d'entrée/sortie présente une chu- te de tension égale à chaque tension de seuil des transistors d'entrée/sortie 5, 6 De plus, lorsque les transistors d'entrée/sortie sont allumés, les lignes d'entrée/sortie 13, 14 et les lignes de bits 15, 16 sont branchées les unes aux autres en augmentant ainsi la capacité parasite Par suite, la différence de po- tentiel de chaque donnée transmise sur les lignes d'entrée/sortie est encore réduite de sorte que la fa- culté de détection de l'amplificateur de détection d'entrée/sortie 8 est considérablement détériorée. Un autre exemple de circuits de transmission de données selon l'art antérieur, tentant de résoudre l'inconvénient ci-dessus du circuit de la figure 1, est décrit à la figure 3 et connu d'après un document technique relatif à un dispositif de DRAM à 64 Mega octets publié par la Société Japonaise Hitachi au " 1990 Symposium of VLSI Circuit" Ce circuit comprend des cellules de mémoire 33, 34, des transistors d'iso- lation 21 à 24, des lignes de bits 39, 40 et des am- plificateurs de détection 32, 41 analogues à ceux du circuit de la figure 1 Cependant, l'une des différen- ces les plus importantes entre le circuit de la figure 1 et le circuit de la figure 3 peut venir du fait que les lignes de bits 39, 40 sont couplées respectivement à chaque grille des transistors de sortie 25, 26 Ain- si, on utilise non seulement une paire de lignes d'en- trée de données 35, 36 et une paire de lignes de sor- tie de données 37, 38, mais encore une paire de transistors d'entrée 29, 31 et une paire de transis- tors de sortie 25, 26 branchés en outre chacun aux li- gnes de bits ou aux lignes d'entrée/sortie Le circuit comprend en outre une paire de transistors de trans- mission 28, 30 reliant les lignes d'entrée 35, 36 aux transistors d'entrée 29, 31, et un transistor de dé- charge 27 couplant l'une ou l'autre extrémité des li- gnes de sortie 37, 38 à un potentiel de référence tel que par exemple le potentiel de la terre. En se référant à la figure 3, lorsqu'on lit des données stockées dans la cellule de mémoire 33, ces données sont amplifiées par l'amplificateur de dé- tection 32 par l'intermédiaire du transistor d'isola- tion 21 A ce moment, dès que la ligne de sélection de colonne (CSL) est choisie, le transistor de décharge 27 est allumé en allumant ainsi les transistors de sortie 25, 26 Cela déclenche ainsi le fonctionnement de l'amplificateur de détection 41 Ensuite, une dif- férence de courant de commande entre les transistors de sortie 25, 26, cette différence dépendant de la différence de potentiel des données dans les lignes de bits 39, 40, provoque la transmission de données dif- férentes sur les lignes de sortie 37, 38, ces données passant à travers l'amplificateur de détection de sor- tie 41 Pendant ce temps, lorsqu'on écrit des données dans la cellule de mémoire 33, dès que les données sont transmises sur les lignes d'entrée de données 35, 36, les transistors d'entrée 29, 31 sont allumés En- suite, dès que la ligne de sélection de colonne (CSL) est choisie, les transistors de transmission 28, 30 branchés aux lignes d'entrée de données 35, 36 sont également allumés de sorte qu'on effectue la transmis- sion des données en branchant les lignes d'entrée aux lignes de bits 39, 40. Ce circuit de transmission de données tel qu'il a été décrit ci-dessus, présente une plus grande vitesse de transmission de données comparativement à celui de la figure 1, car ses lignes de bits 39, 40 sont directement branchées à chaque grille du transis- tor de sortie Cependant, pendant une opération d'é- criture, un potentiel électrique de données est sou- vent soumis à une chute de tension égale à la somme totale des tensions de seuil des transistors d'entrée et des transistors de transmission, de sorte qu'il en résulte une amplification insuffisante de la-différen- ce de potentiel De plus, les lignes d'entrée et de sortie respectives sont nécessaires et l'on doit uti- liser un trop grand nombre de transistors pour effec- tuer l'opération d'entrée/sortie de données, ce qui constitue un inconvénient indésirable pour une inté- gration à grande échelle des dispositifs de mémoire à semi-conducteurs. La présente invention a donc pour but de créer un circuit de transmission de données capable d'effectuer une opération d'entrée/sortie de données à grande vitesse et une intégration à grande échelle dans un dispositif de mémoire à semi-conducteurs, ce qui permet ainsi d'éviter les inconvénients indiqués ci-dessus. A cet effet, selon un premier aspect de la présente invention, celle-ci concerne un circuit de transmission de données destiné à être utilisé dans un dispositif de mémoire à semi-conducteurs pour écrire et lire des données dans une cellule de mémoire en fonction d'un signal de commande, ce circuit étant muni d'un certain nombre de cellules de mémoire, d'une paire de lignes de bits branchées respectivement à la cellule de mémoire, et d'un amplificateur de détection destiné à amplifier une différence de potentiel élec- trique entre les lignes de bits, circuit caractérisé en ce qu'il comprend: des moyens de lignes d'entrée/sortie commu- nes comportant une paire de lignes d'entrée/sortie destinées à transmettre des données d'entrée ou de sortie avec une opération logique complémentaire; un transistor de décharge recevant le signal de commande par sa grille et comportant un canal bran- ché à la terre de manière à amener au niveau de ten- sion de la terre un potentiel électrique appliqué à une extrémité du canal; des moyens de transistors de transmission comportant une paire de transistors recevant le signal de commande par leurs grilles respectives et dont cha- que canal est branché aux lignes d'entrée/sortie com- munes; des moyens de transistors d'entrée compre- nant deux paires de transistors d'entrée branchées aux lignes de bits, chaque canal des transistors d'entrée étant branché entre l'une des lignes de bits et l'une des lignes d'entrée/sortie, chaque électrode de grille des transistors d'entrée recevant un potentiel élec- trique par l'une des lignes d'entrée/sortie; et des moyens de transistors de sortie compre- nant une paire de transistors munis chacun d'une élec- trode de grille branchée à l'une des lignes de bits, et dont un canal est branché entre une extrémité du canal du transistor de décharge et une extrémité du canal des transistors de transmission. Selon une autre caractéristique de l'inven- tion, le signal de commande correspond à un signal de ligne de sélection de colonne (CSL) destiné à être af- fecté juste après la sélection d'une ligne de mots dans la cellule de mémoire. Selon une autre caractéristique encore de l'invention, les moyens de transistors de transmission comprennent un premier transistor et un second trans- istor munis chacun d'un canal branché à l'une ou l'au- tre des lignes d'entrée/sortie, et d'une électrode de grille recevant le signal de commande. Selon une autre caractéristique encore de l'invention, les moyens de transistors d'entrée com- prennent une première paire et une seconde paire de transistors, chaque paire comprenant deux transistors NMOS (métal oxyde silicium à canal n) munis chacun d'une grille branchée à l'une ou l'autre des lignes d'entrée/sortie communes, et comportant un canal bran- ché entre l'une ou l'autre des lignes de bits et une électrode de drain ou de source du transistor de transmission. Selon une autre caractéristique encore de l'invention, les transistors NMOS (métal oxyde sili- cium à canal n) de la première paire et de la seconde paire de transistors sont destinés à ne s'allumer que pendant une séquence de répartition en temps de l'en- trée des données. Selon une autre caractéristique encore de l'invention, les moyens de transistors de sortie com- prennent un premier transistor de sortie comportant une grille branchée à l'une des lignes de bits, et un canal branché entre le transistor de décharge et le premier transistor des moyens de transistors de trans- mission, et un second transistor de sortie comportant une grille branchée à l'autre des lignes de bits, et un canal branché entre le transistor de décharge et le second transistor des moyens de transistors de trans- mission. Selon une autre caractéristique encore de l'invention, le premier transistor de sortie et le se- cond transistor de sortie sont destinés à s'allumer de manière complémentaire pendant une opération d'entrée et de sortie de données. Selon une autre caractéristique encore de l'invention, lorsque l'un ou l'autre du premier trans- istor de sortie et du second transistor de sortie est coupé, l'une correspondante des lignes d'entrée/sortie communes couplées à un canal du transistor de sortie coupé, est isolée électriquement de la terre. Selon un autre aspect de la présente inven- tion, celle-ci concerne un circuit de transmission de données destiné à être utilisé dans un dispositif de mémoire à semi-conducteurs comportant un certain nom- bre de cellules de mémoire, une paire de lignes de bits pouvant être branchées à chaque cellule de mémoi- re, un amplificateur de détection destiné à amplifier une différence de potentiel entre les lignes de bits, et une paire de lignes d'entrée/sortie communes pré- sentant un niveau logique complémentaire pour la transmission des données, une opération d'entrée/sor- tie des données étant commandée par un signal de ligne de sélection de colonne (CSL), circuit caractérisé en ce qu'il comprend: un premier transistor de commutation compor- tant une grille de commande couplée à l'une des lignes de bits, et un canal branché entre la terre et l'une des lignes d'entrée/sortie communes; un second transistor de commutation compor- tant une grille de commande couplée à l'autre des li- gnes de bits, et un canal branché entre la terre et l'autre des lignes d'entrée/sortie communes; une première paire de transistors d'entrée comportant chacun une grille de commande branchée à la paire de lignes d'entrée/sortie communes, et un canal branché entre l'une des lignes de bits et l'une ou l'autre des canaux du premier transistor de commuta- tion et du second transistor de commutation, de maniè- re à effectuer une transmission d'entrée de données à travers celles-ci; et une seconde paire de transistors d'entrée comportant chacun une grille de commande branchée à la paire de lignes d'entrée/sortie communes, et un canal branché entre l'autres des lignes de bits et l'une ou l'autre des canaux du premier transistor de commuta- tion et du second transistor de commutation, de maniè- re à effectuer une transmission d'entrée de données à travers celles-ci. Selon une autre caractéristique encore de l'invention, le premier transistor de commutation et le second transistor de commutation sont destinés à s'allumer de manière complémentaire pendant une sé- quence d'entrée et de sortie de données. Selon une autre caractéristique encore de l'invention la première paire et la seconde paire de transistors d'entrée ne sont respectivement allumées que pendant une séquence d'entrée de données. Selon une autre caractéristique encore de l'invention, lorsque le premier transistor de commuta- tion ou le second transistor de commutation est coupé, l'une correspondante des lignes d'entrée/sortie commu- nes couplée à un canal du premier transistor de commu- tation ou du second transistor de commutation, est isolée électriquement de la terre. Selon une autre caractéristique encore de l'invention, le circuit de transmission de données comprend en outre une paire de transistors de trans- mission branchés entre le canal respectif du premier transistor de commutation et du second transistor de commutation, et l'une ou l'autre des lignes d'en- trée/sortie communes, chaque grille de commande de ces transistors de transmission recevant le signal de li- gne de sélection de colonne, et comprenant un transis- tor de décharge dont un canal est branché entre la voie du premier transistor et du second transistor de commutation, et la terre. Selon un autre aspect encore de l'invention, celle-ci concerne un circuit de transmission de don- nées pour un dispositif de mémoire à semi-conducteurs comportant un certain nombre de cellules de mémoire, une paire de lignes de bits pouvant être branchées à chaque cellule de mémoire, et au moins un transistor d'isolation destiné à isoler chaque cellule de mémoire des autres, circuit caractérisé en ce qu'il com- prend: une paire de lignes d'entrée/sortie desti- nées à transmettre les données arrivant de l'extérieur ou allant vers l'extérieur du dispositif de mémoire à semi-conducteurs; des moyens de transistors de mise à la terre recevant comme tension de grille de commande un signal de ligne de sélection de colonne donné (CSL) et com- il portant un canal pouvant être branché à la terre, de manière à amener au niveau de tension de la terre un potentiel électrique appliqué à une extrémité du canal; un premier transistor d'entrée comportant un canal branché entre l'une des lignes de bits et l'une des lignes d'entrée/sortie communes, et une électrode de grille branchée au signal de ligne de sélection de colonne; un second transistor d'entrée comportant un canal branché entre l'autre des lignes de bits et l'autre des lignes d'entrée/sortie communes, et une électrode de grille branchée au signal de ligne de sé- lection de colonne; un premier transistor de sortie comportant une grille branchée à l'une des lignes de bits, et un canal branché entre une voie des moyens de transistors de mise à la terre, et l'une des lignes d'entrée/sor- tie communes; et un second transistor de sortie comportant une grille branchée à l'autre des lignes de bits, et un canal branché entre le canal des moyens de transis- tors de mise à la terre, et l'autre des lignes d'en- trée/sortie communes. Selon une autre caractéristique encore de l'invention, lorsque les données se trouvant sur les lignes de bits sont amplifiées sur la première ligne et la seconde ligne d'entrée/sortie communes, par le premier transistor de sortie et le second transistor de sortie, le premier transistor d'entrée et le second transistor d'entrée sont débranchés électriquement de la première ligne et de la seconde ligne d'entrée/sor- tie communes. Selon une autre caractéristique enfin de l'invention, l'amplification de courant dans la paire de lignes d'entrée/sortie communes est destinée à être commandée par une opération de commutation complémen- taire dans le premier transistor de sortie et le se- cond transistor de sortie. La présente invention et les nombreux avan- tages liés à celle-ci seront mieux compris à la lectu- re de la description détaillée qui suit et qui se ré- fère aux dessins ci-joints dans lesquels: la figure 1 représente un schéma électri- que de l'un des circuits de transmission de données selon l'art antérieur; la figure 2 représente un diagramme des temps de fonctionnement apparaissant pendant une ope- ration de lecture effectuée dans le circuit de la fi- gure 1; la figure 3 représente un schéma électri- que d'un autre circuit de transmission de données se- lon l'art antérieur; la figure 4 représente un schéma électri- que d'une forme préférée de réalisation d'un circuit de transmission de données selon la présente inven- tion; la figure 5 représente une courbe caracté- ristique de sortie du circuit de la figure 4; la figure 6 représente une autre forme de réalisation d'un circuit de transmission de données selon la présente invention; et la figure 7 représente une courbe caracté- ristique de sortie du circuit de la figure 6. En se référant à la figure 4, on décrit un circuit de transmission de données selon la présente invention dans lequel on utilise une paire de lignes d'entrée/sortie de données complémentaires (I/0 et I/0) 67 68, dans lequel une paire de lignes de bits (BL et BL) 65, 66 sont couplées respectivement à chaque électrode de grille d'un premier transistor de sortie 57 et d'un second transistor de sortie 58, et dans lequel une première paire de transistors d'entrée 61, 62 et une seconde paire de transistors d'entrée 63, 64 sont couplées respectivement, par leurs grilles, à l'une ou l'autre des lignes d'entrée/sortie complémentaires 67, 68 De plus, un drain (ou source) du premier transistor de sortie 57 est branché à un drain (ou source) de la seconde paire de transistors d'entrée 63, 64, tandis que le second transistor de sortie 58 est branché de la même manière à la première paire de transistors d'entrée 61, 62. En se référant en outre à la figure 6, on utilise une paire de lignes d'entrée/sortie de données 83, 84 munies de logiques complémentaires, et une paire de lignes de bits (BL, BL) 81, 82 sont branchées chacune à une grille correspondante du premier transistor de sortie 77 et du second transis- tor de sortie 78 De plus, le premier transistor de sortie 77 et un premier transistor d'entrée 79 sont couplés à la ligne d'entrée/sortie 84, tandis que le second transistor de sortie 78 et un second transistor d'entrée 80 sont couplés à l'autre ligne d'entrée/sor- tie 83 On remarquera ici qu'on utilise une paire de lignes d'entrée/sortie communes comme chemin d'en- trée/sortie de données, de manière à diminuer le nom- bre de transistors en service. En se référant de nouveau à la figure 4, le circuit de transmission de données est muni d'au moins une cellule de mémoire 51, d'une paire de lignes de bits 65, 66 branchées respectivement à la cellule de mémoire, d'un amplificateur de détection 55 destiné à amplifier une différence de potentiel électrique entre les lignes de bits, et d'une paire de transistors d'i- solation 53, 54 De plus, le circuit comprend une pai- re de lignes d'entrée/sortie communes 67, 68 destinées à transmettre les données d'entrée ou de sortie par une opération logique complémentaire, un transistor de décharge 56 recevant le signal de commande par sa grille et comportant un canal branché à la terre de manière à amener au niveau de tension de la terre un potentiel électrique appliqué à une extrémité de la voie, une paire de transistors de transmission 59, 60 recevant le signal de commande à leurs grilles respec- * tives et dont chaque canal est branché aux lignes d'entrée/sortie communes, deux paires de transistors d'entrée 61, 62 et 63, 64 branchées aux lignes de bits, chaque canal des transistors d'entrée étant branché entre l'une ou l'autre des lignes de bits et l'un ou l'autre des transistors de transmission 59, , chaque électrode de grille des transistors d'en- trée recevant un potentiel électrique sur l'une des lignes d'entrée/sortie, et une paire de transistors de sortie 57, 58 comportant chacun une électrode de gril- le branchée à l'une des lignes de bits et dont un ca- nal est branché entre une extrémité du canal du trans- istor de décharge et une extrémité du canal des trans- istors de transmission Dans cette forme de réalisa- tion du circuit, tous les transistors peuvent être constitués par des transistors de type NMOS (métal oxyde silicium à canal n) Un signal de ligne de sé- lection de colonne (CSL) est appliqué aux électrodes de commande du transistor de décharge 56 et aux élec- trodes de commande du premier transistor de transmis- sion 59 et du second transistor de transmission 60 Ce signal CSL passe dans l'état logique haut lorsqu'une ligne de mots 52 a été désignée, comme on peut le constater à la figure 5, et lorsqu'une cellule de mé- moire 51 a été sélectionnée Les transistors d'isola- tion 53, 54 servent à isoler le branchement électrique entre les cellules de mémoire de réseaux de cellules de mémoire quelconques L'amplificateur de détection peut présenter n'importe quelle construction connue de ce domaine technique. On décrira ci-après en détails le fonction- nement du circuit représenté à la figure 4 Le premier transistor de sortie 57 et le second transistor de sortie 58 ont un fonctionnement d'allumage complémen- taire lorsqu'on introduit et lorsqu'on extrait des données, et servent de transistor de commutation pour commander une amplification de courant dans les lignes d'entrée/sortie 67, 68 Par exemple, lorsque le second transistor de sortie 58 est coupé, une ligne d'en- trée/sortie 67 branchée à un canal du second transis- tor de sortie est débranché électriquement du poten- tiel de la terre, ce qui permet ainsi d'obtenir une amplification de courant à grande vitesse. Dans le cas d'une opération de lecture de données dans une cellule de mémoire, lorsqu'une ligne de mots 52 a été sélectionnée, une ligne de bits 65 passe dans un état logique plus haut que l'autre ligne de bits 66 du fait d'un partage de charge de la cellu- le de mémoire 51 avec la ligne de bits 65 Ensuite, lorsque la ligne de sélection de colonne (CSL) est choisie, le premier transistor de sortie 57 s'allume plus tôt que le second transistor de sortie 58 Ainsi, la ligne d'entrée/sortie 68 couplée au canal du pre- mier transistor de sortie 57 commence à se décharger par le transistor de décharge 56 vers le potentiel de la terre, de façon que l'amplificateur de détection fonctionne pour faire passer la ligne de bits 65 dans un état logique haut et la ligne de bits 66 dans un état logique bas Par suite, le débit de courant con- tinue d'augmenter dans le premier transistor de sortie 57 tandis que le second transistor de sortie 58 se coupe progressivement, ce qui augmente ainsi la diffé- rence de potentiel entre les deux lignes d'entrée/sor- tie A ce moment, la première paire de transistors d'entrée 61, 62 s'éteint pour couper la communication électrique entre la ligne de bits 65 et la ligne d'en- trée/sortie 67, et pour maintenir en permanence le po- tentiel électrique de la ligne de bits 65 Ainsi, com- me le montre la caractéristique de sortie de la figure 5, une opération dedétection des lignes de bits 65, 66, ainsi qu'une opération d'amplification des lignes d'entrée/sortie 67, 68, doivent être effectuées plus rapidement ce qui permet ainsi d'obtenir une sortie de données à grande vitesse. On décrira ensuite une opération d'écriture de données dans la cellule de mémoire 51 Les données présentes sur les lignes d'entrée/sortie 67, 68 sont fournies aux lignes de bits 65, 66 par la première paire de transistors d'entrée 61, 62 et la seconde paire de transistors d'entrée 63, 64 En supposant par exemple qu'une donnée quelconque est présente sur la ligne d'entrée/sortie 67, le potentiel électrique de la ligne de bits 65 augmente pour passer dans l'état logique haut en allumant ainsi le premier transistor de sortie 57 Ensuite, le potentiel électrique de la ligne d'entrée/sortie 68 descend au potentiel de la terre en coupant ainsi le second transistor de sortie 58 Par suite, le potentiel électrique de la ligne d'entrée/sortie 67 n'est appliqué qu'à la ligne de bits 65 pour effectuer une opération d'écriture dans la cellule de mémoire 51 Cette forme de réalisation du circuit telle qu'elle est indiquée à la figure 4, serait préférable pour une intégration à grande échel- le et une transmission de données à grande vitesse d'un dispositif de mémoire à semi-conducteurs. En se référant de nouveau à la figure 6 qui représente une autre forme de réalisation d'un circuit de transmission de données selon la présente inven- tion, ce circuit de transmission de données comprend au moins une cellule de mémoire 71, une paire de li- gnes de bits 81, 82 pouvant être branchées à chaque cellule de mémoire, des transistors d'isolation 73, 74 destinés à isoler chaque cellule de mémoire des autres éléments, un amplificateur de détection 75 et une li- gne de mots 72 De plus, le circuit comprend une paire de lignes d'entrée/sortie 83, 84 destinées à effectuer la transmission des données entrant et sortant d'un dispositif de mémoire extérieur, un transistor de mise à la terre 76 recevant comme tension de grille de com- mande un signal de ligne de sélection de colonne donné (CSL) et comportant un canal pouvant être branché à la terre de manière à amener au niveau de tension de la terre un potentiel électrique appliqué à une extrémité du canal, un premier transistor d'entrée 79 comportant un canal branché entre la ligne de bits 81 et la ligne d'entrée/sortie commune 83, et une électrode de grille branchée au signal de ligne de sélection de colonne, un second transistor d'entrée 80 comportant un canal branché entre la ligne de bits 82 et la ligne d'en- trée/sortie commune 84, et une électrode de grille branchée au signal de ligne de sélection de colonne, un premier transistor de sortie 77 comportant une grille branchée à la ligne de bits 81, et un canal branché entre un canal du transistor de mise à la ter- re 76 et la ligne d'entrée/sortie commune 84, et un second transistor de sortie 78 comportant une grille branchée à la ligne de bits 82, et un canal branché entre le canal du transistor de mise à la terre 76 et la ligne d'entrée/sortie commune 83 Les amplifica- teurs de détection 75, 85 peuvent être de n'importe quelle construction bien connue de la technique. On décrira ci-après le fonctionnement du circuit de transmission de données représenté à la fi- gure 6 La tension de seuil du premier transistor d'entrée 79 et du second transistor d'entrée 80 doit être amenée à un niveau plus élevé que la tension de seuil du premier transistor de sortie 77 et du second transistor de sortie 78, en utilisant par exemple une implantation d'ions La raison pour laquelle on procè- de de cette manière est que, lorsqu'on amplifie les données des lignes de bits 81, 82 par le premier transistor de sortie 77 et le second transistor de sortie 78 vers les lignes d'entrée/sortie 83, 84, le premier transistor d'entrée 79 et le second transistor d'entrée 80 doivent être débranchées électriquement des lignes d'entrée/sortie 83, 84 Il apparaîtra à l'évidence à un spécialiste de la question qu'on ne pourrait effectuer une bonne opération d'amplification dans les lignes d'entrée/sortie 83, 84 si les transis- tors d'entrée 79, 80 étaient branchés aux lignes d'en- trée/sortie. Pour commencer par une opération de lecture de données dans une cellule de mémoire 71, dès que la ligne de bits 81 passe dans l'état "haut" et que l'au- tre ligne de bits 82 passe dans l'état "bas", une li- gne de sélection de colonne (CSL) est choisie (c'est à dire passe dans l'état "haut") Par suite, le premier transistor de sortie 77 s'allume et le second transis- tor de sortie 78 se coupe Ainsi, comme une différence de potentiel apparaît entre les lignes d'entrée/sortie 83, 84 couplées aux voies du premier transistor de sortie 77 et du second transistor de sortie 78, ce premier transistor de sortie et ce second transistor de sortie fonctionnent en amplificateur de courant pour fournir des données aux lignes d'entrée/sortie 83, 84 Ici, le premier transistor d'entrée 79 et le second transistor d'entrée 80 présentent une tension de seuil plus élevée que celle du premier transistor de sortie 77 et du second transistor de sortie 78, de sorte que ces derniers transistors se coupent jusqu'à ce qu'une différence de potentiel apparaisse dans les lignes d'entrée/sortie 83, 84 On évite ainsi que les lignes de bits 81, 82 soient branchées électriquement aux lignes d'entrée/sortie 83, 84 par le premier transistor d'entrée 79 et le second transistor d'en- trée 80 Si ce premier transistor d'entrée 79 et ce second transistor d'entrée 80 s'allument, le potentiel électrique de la ligne d'entrée/sortie 84 qui se trou- ve alors au niveau de tension de la terre commande le second transistor de sortie 78 pour qu'il se coupe par l'intermédiaire du second transistor d'entrée 80, en empêchant ainsi le courant de s'écouler de la ligne d'entrée/sortie 83 vers la terre et en effectuant une amplification plus rapide Comme on peut le constater à la figure 7, on remarquera que cette amplification rapide dans les lignes d'entrée/sortie 83, 84 ainsi que l'opération de détection dans les lignes de bits 81, 82, conduisent à une opération d'entrée/sortie de données à grande vitesse. Ensuite, lorsqu'on effectue une opération d'écriture de données dans la cellule de mémoire 71, les données se trouvant sur les lignes d'entrée/sortie 83, 84 sont envoyées aux lignes de bits 81, 82 par l'intermédiaire du premier transistor d'entrée 79 et du second transistor d'entrée 80 A ce moment, comme on l'a vu dans l'opération de lecture précédente, une tension logique basse de la ligne d'entrée/sortie 84 coupe le second transistor de sortie 78 par l'intermé- diaire du second transistor d'entrée 80 branché à la ligne d'entrée/sortie, et la ligne d'entrée/sortie 83 portant des données logiques hautes se trouve non seu- lement débranchée électriquement de la terre, mais également branchée à la cellule de mémoire 71 par l'intermédiaire du premier transistor d'entrée 79 et de la ligne de bits 81 Par suite, on comprendra qu'on effectue ainsi une opération d'écriture complète. Ces circuits de transmission de données, tels qu'ils ont été décrits dans les schémas des figu- res 4 et 6, ne représentent que des formes préférées de réalisation de la présente invention et ne doivent pas être considérés comme une limitation de la portée de l'invention Par exemple, on peut commander les tensions de seuil des transistors d'entrée 61 à 64, 79 et 80 à un niveau voulu en utilisant un procédé clas- sique tel qu'une implantation d'ions, et chaque élé- ment des circuits des figures 4 et 6, peut être rem- placé par d'autres éléments équivalents ou analogues, sans sortir du principe de la présente invention qui apparaîtra à l'évidence à un spécialiste de la ques- tion. Comme cela apparaît d'après la description ci-dessus, le circuit de transmission de données selon l'invention effectue une transmission de données à grande vitesse par transmission des données d'une li- gne de bits à une ligne d'entrée/sortie de données, grâce à ce branchement direct de la ligne de bits à une grille d'un transistor de sortie De plus, ce cir- cuit contribue à résoudre l'inconvénient du circuit de transmission de données selon l'art antérieur utili- sant une ligne d'entrée et une ligne de sortie sépa- rées, en diminuant le nombre des éléments grâce à l'u- tilisation d'une ligne d'entrée/sortie de données com- mune. R E V E N D I C A T IO N S ) Circuit de transmission de données des- tiné à être utilisé dans un dispositif de mémoire à semi-conducteurs pour écrire et lire des données dans une cellule de mémoire en fonction d'un signal de com- mande, ce circuit étant muni d'un certain nombre de cellules de mémoire, d'une paire de lignes de bits branchées respectivement à la cellule de mémoire, et d'un amplificateur de détection destiné à amplifier 1 o une différence de potentiel électrique entre les li- gnes de bits, circuit caractérisé en ce qu'il com- prend: des moyens de lignes d'entrée/sortie ( 67, 68) communes comportant une paire de lignes d'en- trée/sortie destinées à transmettre des données d'en- trée ou de sortie avec une opération logique complé- mentaire; un transistor de décharge recevant le signal de commande par sa grille et comportant un canal bran- ché à la terre de manière à amener au niveau de ten- sion de la terre un potentiel électrique appliqué à une extrémité du canal; des moyens de transistors de transmission comportant une paire de transistors recevant le signal de commande par leurs grilles respectives et dont cha- que canal est branché aux lignes d'entrée/sortie com- munes; des moyens de transistors d'entrée compre- nant deux paires de transistors d'entrée ( 61,62 - 63,64) branchées aux lignes de bits, chaque canal des transistors d'entrée étant branché entre l'une des li- gnes de bits et l'une des lignes d'entrée/sortie, cha- que électrode de grille des transistors d'entrée rece- vant un potentiel électrique par l'une des lignes d'entrée/sortie; et des moyens de transistors de sortie compre- nant une paire de transistors munis chacun d'une élec- trode de grille branchée à l'une des lignes de bits, et dont un canal est branché entre une extrémité du canal du transistor de décharge et une extrémité du canal des transistors de transmission. 2) Circuit de transmission de données selon la revendication 1, caractérisé en ce que le signal de commande correspond à un signal de ligne de sélection de colonne (CSL) destiné à être affecté juste après la sélection d'une ligne de mots dans la cellule de mé- moire. 3) Circuit de transmission de données selon la revendication 1, caractérisé en ce que les moyens de transistors de transmission comprennent un premier transistor et un second transistor munis chacun d'un canal branché à l'une ou l'autre des lignes d'en- trée/sortie, et d'une électrode de grille recevant le signal de commande. 40) Circuit de transmission de données selon la revendication 3, caractérisé en ce que les moyens de transistors d'entrée comprennent une première paire et une seconde paire de transistors, chaque paire com- prenant deux transistors NMOS (métal oxyde silicium à canal n) muni chacun d'une grille branchée à l'une ou l'autre des lignes d'entrée/sortie communes, et com- portant un canal branché entre l'une ou l'autre des lignes de bits et une électrode de drain ou de source du transistor de transmission. 5) Circuit de transmission de données selon la revendication 4, caractérisé en ce que les transis- tors NMOS de la première paire et de la seconde paire de transistors sont destinés à ne s'allumer que pen- dant une séquence de répartition en temps de l'entrée des données. ) Circuit de transmission de données, se- lon la revendication 3, caractérisé en ce que les moyens de transistors de sortie comprennent un premier transistor de sortie comportant une grille branchée à l'une des lignes de bits, et un canal branché entre le transistor de décharge et le premier transistor des moyens de transistors de transmission, et un second transistor de sortie comportant une grille branchée à l'autre des lignes de bits, et un canal branché entre le transistor de décharge et le second transistor des moyens de transistors de transmission. ) Circuit de transmission de données selon la revendication 6, caractérisé en ce que le premier transistor de sortie et le second transistor de sortie sont destinés à s'allumer de manière complémentaire pendant une opération d'entrée et de sortie de don- nées. 8-) Circuit de transmission de données selon la revendication 6, caractérisé en ce que lorsque l'un ou l'autre du premier transistor de sortie et du se- cond transistor de sortie est coupé, l'une correspon- dante des lignes d'entrée/sortie communes couplées à une voie du transistor de sortie coupé, est isolée électriquement de la terre. 90) Circuit de transmission de données des- tiné à être utilisé dans un dispositif de mémoire à semi-conducteurs comportant un certain nombre de cel- lules de mémoire, une paire de lignes de bits pouvant être branchées à chaque cellule de mémoire, un ampli- ficateur de détection destiné à amplifier une diffé- rence de potentiel entre les lignes de bits, et une paire de lignes d'entrée/sortie communes présentant un niveau logique complémentaire pour la transmission des données, une opération d'entrée/sortie des données étant commandée par un signal de ligne de sélection de colonne (CSL), circuit caractérisé en ce qu'il com- prend: un premier transistor de commutation compor- tant une grille de commande couplée à l'une des lignes de bits, et un canal branché entre la terre et l'une des lignes d'entrée/sortie communes; un second transistor de commutation compor- tant une grille de commande couplée à l'autre des li- gnes de bits, et un canal branché entre la terre et l'autre des lignes d'entrée/sortie communes; une première paire de transistors d'entrée comportant chacun une grille de commande branchée à la paire de lignes d'entrée/sortie communes, et un canal branché entre l'une des lignes de bits et l'une ou l'autre des voies du premier transistor de commutation et du second transistor de commutation, de manière à effectuer une transmission d'entrée de données à tra- vers celles-ci; et une seconde paire de transistors d'entrée comportant chacun une grille de commande branchée à la paire de lignes d'entrée/sortie communes, et un canal branché entre l'autres des lignes de bits et l'une ou l'autre du canal du premier transistor de commutation et du second transistor de commutation, de manière à effectuer une transmission d'entrée de données à tra- vers celles-ci. -) Circuit de transmission de données se- lon la revendication 9, caractérisé en ce que le pre- mier transistor de commutation et le second transistor de commutation sont destinés à s'allumer de manière complémentaire pendant une séquence d'entrée et de sortie de données. lie) Circuit de transmission de données, se- lon la revendication 9, caractérisé en ce que la pre- mière paire et la seconde paire de transistors d'en- trée ne sont respectivement allumées que pendant une séquence d'entrée de données. ) Circuit de transmission de données se- lon la revendication 9, caractérisé en ce que lorsque le premier transistor de commutation ou le second transistor de commutation est coupé, l'une correspon- dante des lignes d'entrée/sortie communes couplée à un canal du premier transistor de commutation ou du se- cond transistor de commutation, est isolée électrique- ment de la terre. 13 ) Circuit de transmission de données se- lon la revendication 9, caractérisé en ce qu'il com- prend en outre une paire de transistors de transmis- sion branchés entre le canal respectif du premier transistor de commutation et du second transistor de commutation, et l'une ou l'autre des lignes d'en- trée/sortie communes, chaque grille de commande de ces transistors de transmission recevant le signal de li- gne de sélection de colonne, et comprenant un transis- tor de décharge dont un canal est branché entre le ca- nal du premier transistor et du second transistor de commutation, et la terre. 14 *) Circuit de transmission de données pour un dispositif de mémoire à semi-conducteurs comportant un certain nombre de cellules de mémoire, une paire de lignes de bits pouvant être branchées à chaque cellule de mémoire, et au moins un transistor d'isolation des- tiné à isoler chaque cellule de mémoire des autres, circuit caractérisé en ce qu'il comprend: une paire de lignes d'entrée/sortie desti- nées à transmettre les données arrivant de l'extérieur ou allant vers l'extérieur du dispositif de mémoire à semi-conducteurs; des moyens de transistors de mise à la terre recevant comme tension de grille de commande un signal de ligne de sélection de colonne donné (CSL) et com- portant une voie pouvant être branchée à la terre, de manière à amener au niveau de tension de la terre un potentiel électrique appliqué à une extrémité de la voie; un premier transistor d'entrée comportant un canal branché entre l'une des lignes de bits et l'une des lignes d'entrée/sortie communes, et une électrode de grille branchée au signal de ligne de sélection de colonne; un second transistor d'entrée comportant un canal branché entre l'autre des lignes de bits et l'autre des lignes d'entrée/sortie communes, et une électrode de grille branchée au signal de ligne de sé- lection de colonne; un premier transistor de sortie comportant une grille branchée à l'une des lignes de bits, et un canal branché entre un canal des moyens de transistors de mise à la terre, et l'une des lignes d'entrée/sor- tie communes; et un second transistor de sortie comportant une grille branchée à l'autre des lignes de bits, et un canal branché entre le canal des moyens de transis- tors de mise à la terre, et l'autre des lignes d'en- trée/sortie communes. ) Circuit de transmission de données se- lon la revendication 14, caractérisé en ce que, lors- que les données se trouvant sur les lignes de bits sont amplifiées sur la première ligne et la seconde ligne d'entrée/sortie communes, par le premier transistor de sortie et le second transistor de sor- tie, le premier transistor d'entrée et le second transistor d'entrée sont débranchés électriquement de la première ligne et de la seconde ligne d'entrée/sor- tie communes. 16 &) Circuit de transmission de données se- lon la revendication 14, caractérisé en ce que l'am- plification de courant dans la terre de lignes d'en- trée/sortie communes est destinée à être commandée par une opération de commutation complémentaire dans le premier transistor de sortie et le second transistor de sortie.