FR 2681485 A1 19930319 FR 9210955 A 19920915 CODEUR DE DONNEES DE POSITION La présente invention concerne un codeur de données qui fournit un signal de sortie en forme de données correspondant à une détection de position, et adresse lesdites données vers l'extérieur L'invention concerne plus particulièrement un codeur de données qui, après avoir adressé des informations d'erreur interne et d'auto-diagnostic mémorisées à l'inté- rieur du codeur vers un participant externe, permet une re- mise à zéro aisée dudit état de mémorisation interne d'infor- mations d'erreur et d'auto-diagnostic, par ledit participant dans la communication. Certains codeurs de données de l'art antérieur qui adressent des données correspondant à des détections de posi- tion vers l'extérieur incorporent une possibilité supplémen- taire qui est celle de pouvoir stocker et d'adresser vers l'extérieur, des informations d'erreur et d'auto-diagnostic qui sont spécifiques au codeur concerné Typiquement, on rencontre de tels types d'informations dans des cas o des vitesses de déplacement anormalement élevées le long de l'é- chelle ont dépassé les niveaux critiques de réponse des dé- tecteurs. La raison pour laquelle on veut maintenir des informa- tions d'erreur et d'auto-diagnostic est de pouvoir être abso- lument sûr que les deux types d'information sont adressés sans faille à l'extérieur même si des signaux d'erreur et d'autres données qui constituent lesdites informations ne se produisent que temporairement. En même temps, après le transfert des informations d'erreur et d'autodiagnostic vers le demandeur qui est en communication avec le codeur, il est nécessaire que le de- mandeur puisse remettre à zéro l'état de stockage après l'en- voi des informations qui y étaient stockées précédemment afin de laisser la place pour d'éventuelles autres informations d'erreur et d'autodiagnostic. Jusqu'à maintenant et selon l'art antérieur, la remise à zéro du codeur est réalisée au moyen d'une parmi plusieurs mesures traditionnelles: par la mise hors tension suivie d'une remise sous tension afin d'exécuter une séquence d'ini- tialisation d'information à chaque mise sous tension, ou en prévoyant une ligne spécialisée de remise à zéro pour remet- tre l'état de stockage d'information du codeur à zéro Ces méthodes traditionnelles de remise à zéro du codeur compor- tent un certain nombre d'inconvénients Par exemple, dans le cas o on met le codeur hors tension et de nouveau sous ten- sion afin de provoquer une remise à zéro, la remise en route nécessite un certain temps à cause de la réalisation simul- tanée d'un certain nombre d'opérations d'auto-diagnostic. Ceci correspond à une augmentation du temps nécessaire pour remettre à zéro l'état de stockage d'information du codeur. De plus, la mise en oeuvre d'une ligne spécialisée de remise à zéro nécessite une augmentation de la puissance électrique consommée ainsi que des besoins supplémentaires en espace, et des coûts plus élevés. L'un des buts de l'invention est donc de pallier les inconvénients mentionnés ci-dessus et de proposer un codeur de données capable de remettre à zéro son état de stockage d'information d'erreur interne et d'information d'auto- diagnostic d'une manière simple et sans avoir besoin de met- tre le codeur hors tension ou de le munir d'une ligne spécia- lisée de remise à zéro. L'invention propose en conséquence un codeur de données apte à adresser vers l'extérieur des données correspondant à des positions détectées comprenant: des moyens de mémorisation d'informations d'erreur interne ou d'auto-diagnostic; des moyens pour émettre vers l'extérieur lesdites don- nées en réponse à un signal de demande de sortie de données, venant de l'extérieur; des moyens pour surveiller en continu l'état dudit signal de demande de sortie de données; caractérisé en ce qu'il comporte des moyens aptes à remettre à zéro lesdites informations d'erreur interne ou d'auto- diagnostic suite à la détection d'une condition prédéterminée de l'état dudit signal de demande de sortie de données. L'invention utilise le fait que des codeurs de données sont en général munis de moyens de sortie de données en ré- ponse à un signal de demande de sortie de données émanant de l'extérieur En d'autres termes, la sortie des données se réalise normalement quand le signal de demande de sortie de données arrive à un état prédéterminé En général, la période pendant laquelle le signal de demande de sortie de données se trouve à l'état prédéterminé est très courte. Compte tenu de la brièveté de la période pendant laquelle le signal de demande de sortie de données est présent à l'en- trée du codeur, l'invention propose des moyens de surveillan- ce continue de l'état du signal de demande de sortie de don- nées et des moyens aptes à remettre à zéro l'état de stockage des informations d'erreur interne ou d'auto-diagnostic à la détection d'un motif ou condition prédéterminé de l'état du signal de demande de sortie de données. L'invention, telle qu'exposée, nécessite simplement l'adjonction d'un circuit relativement simple au codeur afin de pouvoir facilement remettre à zéro l'état de stockage d'information Il n'est plus nécessaire de mettre hors ten- sion et de nouveau sous tension le codeur ou de le munir d'une ligne de remise à zéro spécialisée. Selon un mode de réalisation préféré, ladite condition prédéterminée correspond à un état pour lequel ledit signal de demande de sortie de données est présent pendant au moins une durée prédéterminée. En particulier, si le motif ou la condition prédéter- miné est un état dans lequel le signal de demande de sortie de données est présent à l'entrée pendant un intervalle de temps supérieur à une durée prédéterminée, il est facile de détecter ce motif ou condition. Selon un mode de réalisation de l'invention, lesdites informations d'erreur interne sont émises quand la différence entre un signal capacitif absolu et le signal optique absolu obtenu à partir d'un signal incrémental optique, dépasse une valeur prédéterminée. Selon un autre mode de réalisation de l'invention, lesdits moyens de mémorisation desdites informations d'erreur interne ou d'auto-diagnostic comprennent un circuit à bas- cules de type RS. De préférence, lesdits moyens de sortie des données comportent: un générateur de signal d'horloge apte à générer un signal de validation de décalage en réponse audit si- gnal externe de demande de sortie de données; et un registre à décalage piloté par ledit signal d'hor- loge et apte à émettre des données sous la forme d'un signal composé d'éléments binaires de poids fort et d'un signal composé d'éléments binaires de poids fai- ble, ledit signal d'éléments binaires de poids fort étant composé essentiellement dudit signal capacitif absolu et ledit signal d'éléments binaires de poids faible étant constitué par ledit signal optique absolu. De préférence, ledit registre à décalage est agencé pour stocker, le signal de sortie dudit circuit à bascule RS apte à mémoriser lesdites informations d'erreur interne ou d'auto-diagnostic. Selon un autre mode de réalisation de l'invention, lesdits moyens de remise à zéro desdites informations d'er- reur interne ou d'auto-diagnostic comportent d'un générateur d'impulsions de remise à zéro qui génère lesdites impulsions suite à la détection de ladite condition prédéterminée de l'état dudit signal de demande de sortie de données. Le générateur d'impulsions de remise à zéro comporte: une pluralité de bascules de type D reliées en cascade pour recevoir ledit signal de demande de sortie de données; et un décodeur apte à générer des impulsions de remise à zéro quand toutes les sorties desdites bascules de type D présentent un état qui correspond à ladite condition prédéterminée. De préférence, ledit décodeur est une porte ET qui génère des impulsions de remise à zéro quand toutes les sor- ties desdites bascules de type D se trouvent à l'état logi- que haut. D'autres buts, avantages et caractéristiques apparaî- tront à la lecture de la description d'un mode de réalisation de l'invention, faite à titre non limitatif et en regard du dessin annexé, o les éléments similaires sont identifiés par les mêmes numéros de référence, et dans lesquels: la figure 1 est un schéma à blocs représentant la structure globale d'un codeur de données de position mettant en oeuvre la présente invention; la figure 2 est une vue en perspective d'une échelle et de détecteurs destinés à être utilisés avec le mode de réalisation illustré sur la figure 1; la figure 3 est une vue en plan, partiellement à plus grande échelle, de motifs présents sur l'échelle et susceptibles d'être utilisés dans l'invention; la figure 4 est une vue en perspective illustrant le fonctionnement d'un détecteur capacitif selon l'invention; la figure 5 est une représentation schématique des formes d'onde du signal de sortie du dé- tecteur capacitif; la figure 6 illustre schématiquement une structure de données choisie pour illustrer le fonc- tionnement d'un registre et d'un circuit de comparaison selon l'invention; la figure 7 la figure 8 la figure 9 la figure 10 la figure 11 la figure 12 la figure 13 la figure 14 la figure 15 la figure 16 la figure 17 est une vue en coupe longitudinale d'un détecteur optique susceptible d'être uti- lisé dans l'invention; est un chronogramme illustrant les formes d'onde du signal de sortie d'un circuit de détection optique selon l'invention, compa- ré au signal de sortie à codage binaire d'un circuit d'interpolation selon l'in- vention; est un schéma de principe du circuit d'un générateur de report typique destiné à être utilisé dans l'invention; est un chronogramme illustrant le fonc- tionnement du générateur de report; est un schéma synoptique d'un circuit de comparaison selon l'invention; est une table de vérité pour un décodeur utilisé par le circuit de comparaison; est un chronogramme illustrant le fonc- tionnement du circuit de comparaison; est un schéma synoptique d'un circuit à bascules RS destiné à être utilisé dans l'invention; est un schéma synoptique d'un générateur d'impulsions de remise à zéro destiné à être utilisé dans l'invention; est un chronogramme illustrant des formes d'onde de signaux typiques pour différents éléments de l'invention à l'état normal de sortie; et est un chronogramme illustrant des formes d'onde de signaux typiques pour différents éléments de l'invention à l'état de remise à zéro. On va maintenant décrire en détail un mode de réalisa- tion préféré de l'invention,en référence au dessin. En se référant en particulier au schéma à blocs de la figure 1 d'un codeur absolu mettant en oeuvre la présente invention et à la figure 2 qui représente en perspective une échelle et des détecteurs utilisés par ce mode de réalisa- tion, on constate la présence des éléments suivants: une échelle 10 à basse résolution, des motifs de codage absolu capacitifs 11 à 13, 15 et 16 à grande longueur d'onde, ainsi qu'un motif optique 14 à codage incrémental à courte longueur d'onde, formés dans la direction de détection de position; un détecteur capacitif 20 qui lit à faible vitesse, les motifs capacitifs à codage absolu mentionnés ci-dessus; un circuit capacitif de détection 30 qui traite le signal de sortie du détecteur capacitif 20 afin de générer des signaux absolus capacitifs de grande longueur d'onde et à basse résolution; un signal capacitif de détection 30 qui traite les signaux de sortie du détecteur capacitif 20 pour émettre des signaux capacitifs absolus à faible résolution et à grande longueur d'onde Les signaux capacitifs absolus fournis pour chaque piste par le circuit capacitif de détection 30 sont rassem- blés dans un registre 40 sur une base temporelle, afin de générer des signaux absolus parallèles capacitifs CAPDATA de données Le dispositif comprend également un détecteur opti- que 50 susceptible de lire, à grande vitesse, le code incré- mental optique, un circuit de détection optique 60 apte à traiter le signal de sortie du détecteur optique 50 afin de générer un signal incrémental optique à courte longueur d'onde et à grande résolution, ainsi qu'un circuit d'inter- polation 70 apte à interpoler le signal incrémental optique afin de générer des signaux optiques absolus b 3 à b O de courte longueur d'onde et à grande résolution Le circuit comprend également un générateur de report 80 qui génère un signal de report pour le chiffre ou élément le moins signi- ficatif des signaux capacitifs absolus par rapport à l'élé- ment le plus significatif du signal optique absolu venant de la sortie du circuit d'interpolation 70 ainsi qu'un compteur/décompteur 90 à entrée pré-affichable, adapté à compter les signaux capacitifs absolus et le signal de report afin de générer les éléments de poids fort d'un signal absolu sériel SO de sortie, un circuit de comparaison 100 qui compa- re le signal capacitif absolu de sortie venant du registre 40 avec le signal de sortie en provenance du compteur/décompteur afin de générer un signal d'erreur ERR si la différence entre ces deux signaux dépasse une valeur prédéterminée; un circuit de bascule RS 110 constituant un point mémoire pour le signal ERR venant du circuit de comparaison 100, ainsi qu'un registre à décalage 120 à entrée parallèle et à sortie sérielle pour des données sérielles SO dont le poids fort correspond à la sortie du compteur/décompteur 90 en forme sérielle et dont le poids faible correspond au signal absolu optique Un signal d'horloge SCK généré par un générateur 130 de signal d'horloge de décalage en réponse à la réception d'un signal sériel REQ de demande de sortie de données venant d'un participant extérieur à la communication, provoque ainsi la sortie du registre à décalage 120 des données SO en forme sérielle Le codeur comprend également un générateur d'impul- sions de remise à zéro 140 susceptible de générer des impul- sions de remise à zéro RES pour remettre à zéro l'état de stockage de données dans le circuit de bascule RS 110 cons- tituant le point mémoire, dans le cas o le signal REQ de demande de sortie de données est maintenu pendant un inter- valle de temps qui dépasse une période prédéterminée, ainsi qu'un circuit 150 à porte OU exclusise apte à générer deux signaux de phase à onde carrée A et B, sur la base des si- gnaux optiques absolus b O et bl en provenance du circuit d'interpolation 70, et constituant une sortie externe du circuit. Telle que représentée en détail sur la figure 3, l'é- chelle 10 comporte, dans le sens de la réduction des lon- gueurs d'onde, une première piste 11 pour des mesures capa- citives brutes, une deuxième piste 12 pour des mesures capa- citives intermédiaires et une troisième piste 13 pour des mesures capacitives fines, qui sont formées sur sa surface. La troisième piste 13 comporte également une quatrième piste optique (échelle optique principale) 14 constituée de divi- sions fines disposées dans la direction de la détection de position Du fait que la troisième piste capacitive 13 et la quatrième piste optique 14 partagent physiquement la même piste, il est possible de réduire la largeur de l'échelle 10. Il est également possible de prévoir la quatrième piste opti- que de façon indépendante de la troisième piste capacitive. Sur la figure 3, la référence 15 se rapporte à un groupe d'é- lectrodes de transfert pour la première piste 11 et la réfé- rence 16 se rapporte à un groupe d'électrodes de transfert pour la deuxième piste 12. Tel qu'illustré sur la figure 2, le détecteur capacitif comprend un capteur 22 faisant face à l'échelle principale et qui se déplace dans la direction de la position de détection par rapport à l'échelle principale 10 Le capteur est muni d'électrodes d'alimentation 24 auxquelles, à titre d'exemple, huit signaux alternatifs de phase sont appliqués successivement; d'électrodes de réception 25 pour la première piste 11 et d'électrodes de réception 26 pour la deuxième piste 12 Pour la réception des signaux de la troisième piste 13, on utilise simultanément les électrodes de réception 25 et 26. Le détecteur optique 50 est "pincé" structurellement par le détecteur capacitif 20 On choisit cet agencement afin d'empêcher les valeurs détectées des trois pistes à détection capacitive 11 à 13 pour les valeurs de poids fort de subir un écart par rapport aux valeurs détectées à partir de la piste optique 14 de poids le plus faible, sous l'effet d'une in- fluence externe quelconque telle qu'une fluctuation de tempé- rature. On va maintenant décrire brièvement le fonctionnement du détecteur capacitif 20 La figure 4 représente schémati- quement la disposition des électrodes pour un détecteur capa- citif absolu dont la gamme de mesure correspond à une seule piste (la piste 13 dans cet exemple) pour simplifier la des- cription. Ce codeur capacitif absolu comprend l'échelle 10 et le capteur 22 qui se déplace le long de l'échelle à une distance fixe par rapport à cette dernière Les électrodes de l'é- chelle 10 et du capteur 22 sont formées par attaque chimique de motifs conducteurs sur un isolateur tel qu'une plaque de verre ou une plaque de verre-époxy. En service, une tension appliquée à l'électrode d'ali- mentation 24 du capteur 22 est transférée aux électrodes de la piste 13 par couplage capacitif Les électrodes de piste 13 sur l'échelle 10 sont reliées par câblage à des électrodes de transfert 17 qui sont couplées par capacité à des élec- trodes réceptrices (par exemple des électrodes 25) prévues sur le capteur 22 Les électrodes réceptrices 25 génèrent donc des signaux de sortie en fonction de la capacité. Le pas de chacune des pistes de l'échelle 10 est diffé- rent de celui des électrodes de transfert 17 Il s'ensuit que l'inclinaison des fils d'interconnexion varie en fonction de la position de l'échelle 10 Les électrodes de transmission 24 sont composées, à titre d'exemple, d'électrodes qui sont interconnectées par groupe de huit On peut choisir librement les connexions électriques entre les électrodes 24 au moyen d'un platine de circuit On prévoit un pas pour les électro- des de réception 25 qui est égal à un groupe d'électrodes de transmission 24 On prévoit une longueur de la direction de détection des électrodes de réception 25 qui est égale à la moitié de la longueur d'onde des électrodes de transmission 24 (c'est-à-dire égale à quatre électrodes). On suppose que le capteur 22 est positionné de manière fixe par rapport à l'échelle 10, avec huit interconnexions entre les électrodes de transmission 24 alternant successive- ment entre le premier et le quatrième, entre le deuxième et le cinquième, entre le troisième et le sixième, et ainsi de suite Pour chacune des interconnexions qui ont changé, on réalise des mesures de la capacité entre l'électrode de transmission 24 et l'électrode de réception 25 Dans de tels cas, la capacité qui est mesurée correspond à chacun des points déphasés l'un par rapport à l'autre de 450 le long d'une onde sinusoïdale à période unique Si on déplace le capteur 22 relativement à l'échelle 10 pour un choix déter- miné d'interconnexion, on assiste à un déplacement des va- leurs mesurées de capacité le long de la même onde sinusoï- dale accompagnant le déplacement du capteur 22 Ceci cons- titue le principe opératoire du décodeur à capacité, lors de il son fonctionnement, en détecteur On détermine la direction de déplacement du capteur en s'assurant de la direction du changement de phase pour des combinaisons variées des élec- trodes de transmission 24. Le fait de changer les interconnexions des électrodes de transmission fournit une forme d'onde capacitive sinusoï- dale (SIN) et une forme d'onde capacitive cosinusoidale (COS), illustrées sur la figure 5 Compte tenu de ces formes d'onde, le circuit de détection capacitif 30 réalise l'opé- ration: -1 tan (sin X/cos X) afin de trouver la valeur d'une position X (figure 5) On trouvera des détails de structure et de fonctionnement du détecteur à capacité dans US-A-4 959 615 et ils ne seront pas répétés ici. La fonction du registre 40 est de réaliser la combi- naison des signaux en provenance des trois pistes du détec- teur capacitif 20 vers une seule sortie Plus spécifiquement, comme l'illustre la figure 6, il existe un chevauchement de trois bits entre les données obtenues par le circuit capaci- tif de détection 30 à partir des trois pistes de rang supé- rieur Les chevauchements correspondent à des bits redondants dont la présence est destinée à éviter des erreurs de piste et la possibilité qu'une erreur de quantification sur l'une des pistes désigne de façon erronée une piste de rang infé- rieur Le registre 40 reçoit les données piste par piste sur une base temporelle en vérifiant que les bits de chevauche- ment des données correspondent bien à une différence prédé- terminée, et il réalise la combinaison des données pour la sortie après vérification. Si les données qui se chevauchent sont hors tolérance, il peut arriver, à titre d'exemple, que des données de rang inférieur soient adoptées comme données correctes Dans de tels cas, si la différence entre les données qui se chevau- chent est supérieure à une valeur prédéterminée, il est pos- sible de reconnaître un état anormal et de générer un signal d'erreur en correspondance. Tel que représenté sur la figure 7 en détail, le détec- teur optique 50 comprend: une plaque à fentes 52 qui se dé- place de manière fixe avec le capteur 22 du détecteur capa- citif; une diode électroluminescente 54 ayant des caracté- ristiques ressemblant à celles d'une source lumineuse ponc- tuelle et qui émet une lumière diffuse vers la quatrième piste 14 (qui est commune à la troisième piste 13) sur l'é- chelle 10 à travers une ouverture 22 A (voir la figure 2) au centre du capteur 22 Il comprend également quatre photo- transistors 56 pour la réception de faisceaux lumineux qui sont déphasés de 90 l'un par rapport à l'autre après réfle- xion sur la surface de l'échelle 10 ou sur la quatrième piste 14 et qui sont modulés par quatre échelles à indices 53 sur la plaque à fentes 52. Dans cette configuration, une source lumineuse et qua- tre éléments récepteurs de lumière génèrent des formes d'onde sinusoïdale de phases différentes Ces formes d'onde sinusoï- dales présentent des pas stables, fortement insensibles aux fluctuations de température ou à la variation de l'intervalle entre la plaque à fentes 52 et l'échelle 10. On a omis d'autres détails de structure et de fonction- nement concernant le détecteur optique 50 et le circuit de détection optique 60 qui réalise le traitement du signal de sortie du détecteur afin de générer deux signaux sinusoïdaux dont les phases sont décalées de 90 l'une par rapport à l'autre, dans ce qui suit Ces détails se trouvent dans le brevet japonais mis à la disposition du public N O 187413/1989 et dans d'autres publications. De façon similaire, on trouvera des détails de struc- ture et du fonctionnement du circuit d'interpolation 70, mentionné précédemment, dans le brevet japonais mis à la disposition du public N O 212314/1989 et ils ne seront pas répétés ici. A partir de deux signaux sinusoïdaux présentant un décalage de phase de 90 l'un par rapport à l'autreet repré- sentés à la partie supérieure de la figure 8, le circuit d'interpolation 70 obtient des signaux codés en binaire (BIN) b O à b 3 illustrés à la partie inférieure de la figure Plus spécifiquement, les deux signaux de phase de forme sinusoï- dale sont générés par le circuit de détection optique 60 sous la forme d'ondes analogiques de sortie Le circuit d'interpo- lation 70 réalise ensuite la division des deux signaux de phase en des signaux en code binaire b 3 à b O au moyen d'une division de tension par des résistances Les signaux b 3 à b O sont fournis en entrée au générateur de report 80. Le générateur de report 80 est illustré sur le schéma de principe de la figure 9 Il comprend un circuit de détec- tion de front avant 82 et un circuit de détection de front arrière 84, les deux circuits partageant un élément commun de retard 86 En service, tel qu'illustré par le chronogramme de la figure 10, les circuits 82 et 84 du générateur de report sont chargés de la surveillance des flancs ou fronts du signal b 3 de poids le plus élevé, afin d'émettre un signal UP de détermination de direction et un signal CP de comptage d'impulsions via un circuit 88 à bascules RS ou similaire. Des impulsions de comptage générées par le générateur de report 80 sont délivrées à l'entrée du compteur/décompteur 90 qui génère des données comportant un certain nombre d'élé- ments qui dépasse le nombre d'éléments des données absolues, générées par le circuit de détection optique 60 On compare, à des fins de correction, les données comportant de tels éléments avec les données générées par le registre 40 de la partie de détection capacitive, tel qu'illustré sur la fi- gure 6. A titre d'illustration, le circuit de comparaison 100 de la figure 11 réalise une comparaison de la valeur du re- * gistre 40 (entrée A) avec la valeur du compteur 90 (entrée B) Plus spécifiquement, on fournit les entrées A et B à un additionneur (circuit de soustraction) 102 On estime le résultat de cette opération au moyen d'un décodeur 104. La figure 12 illustre une table de vérité typique destinée à être utilisée avec le décodeur 104 Cette table de vérité est conçue de telle manière que si la différence trouvée est supérieure à plus ou moins 2, le circuit de détection de flanc montant 106 génère un signal d'erreur (ERR) Le signal d'erreur ERR envoie une valeur préaffichée au compteur/décompteur 90 et le chargement de données se poursuit. Le circuit de détection 106 de flanc montant est compo- sé de deux circuits à bascules D et d'une porte ET disposée après le décodeur 104 Le circuit 106 détecte la génération du signal d'erreur ERR qui est fourni au compteur/décompteur , le signal étant converti en un signal impulsionnel d'une largeur adéquate (en correspondance à la période du signal d'horloge CK 2). La figure 13 est un chronogramme illustrant le fonc- tionnement du circuit de comparaison 100 Si la valeur affi- chée par le compteur 90 et les données absolues émises par le détecteur capacitif qui détecte les données absolues de poids fort diffèrent, le circuit de comparaison 100 génère un si- gnal d'erreur ERR et, dans ce mode de réalisation, réalise une mise à jour automatique de la valeur du compteur/dé- compteur en utilisant les données absolues correctes On peut également réaliser les fonctions de ce circuit de comparaison au moyen d'un micro-ordinateur et d'un logiciel adéquat. Le circuit à bascule RS 110 est constitué, à titre d'illustration, de deux circuits à porte NI 111 et 112, tel qu'illustré sur la figure 14 Quand le circuit de comparaison génère un signal d'erreur ERR, le circuit à bascules RS mémorise l'état du signal d'erreur A la réception des impulsions de remise à zéro RES du générateur d'impulsions de remise à zéro 140, le circuit à bascules RS 110 remet à zéro l'état de mémorisation du signal d'erreur (ERR). Le but de la mémorisation de l'état du signal d'erreur ERR par le circuit à bascules RS 110 est d'assurer que, même en présence d'une génération temporaire du signal d'erreur lors d'une sortie incrémentale des deux bits de poids faible dans des données absolues détectées et correspondant aux signaux A et B, il existe une mémorisation sans faille du signal d'erreur et que les informations d'erreur accompagnent la sortie des données sérielles SO De cette manière, l'autre participant à la communication peut être informé de la pré- sence de données d'incrément qui sont anormales même quand la génération du signal d'erreur est de très courte durée La sortie ERST du circuit à bascule RS 110, qui mémorise le signal d'erreur ERR généré temporairement, passe au registre à décalage 120 A titre d'illustration, le premier bit des données sérielles SQ indique la présence d'un état d'erreur. Comme illustré sur la figure 15, le générateur 140 d'impulsions de remise à zéro comprend, à titre d'exemple, trois circuits à bascules du type D 141, 142 et 143; et un circuit de porte ET 144 qui réalise une multiplication logi- que des états de sortie Ql, Q 2 et Q 3 en provenance respective des circuits 141, 142 et 143 Quand la durée à l'état logique 0 d'un signal d'entrée IN (c'est-à-dire le signal de demande de sortie REQ) vers le générateur 140 d'impulsions de remise à zéro dépasse, par exemple, trois périodes du signal d'hor- loge CK 1 ( 3 x Tckl), les sorties Qi, Q 2 et Q 3 des circuits à bascules du type D 141, 142, 143 sont toutes ramenées à l'é- tat logique haut et la sortie du circuit de porte ET 144 passe à l'état logique haut Ceci amène le générateur 140 d'impulsions de remise à zéro à générer des impulsions RES de remise à zéro qui ramènent la sortie ERST de la bascule RS 110 à l'état logique bas, en remettant ainsi à zéro l'état de mémorisation d'erreur. Le registre de décalage 120 réalise une conversion des signaux de données en forme parallèle vers des signaux de données en forme sérielle, en réalisant le transfert sériel des données sérielles SQ vers l'autre participant à la commu- nication (situé à distance) Dans la situation normale, telle qu'illustrée sur la figure 16, le passage d'un signal de demande de sortie REQ au niveau logique haut indique que l'autre participant à la communication a émis une demande de données Après la réception du signal REQ, il s'écoule une temporisation prédéterminée avant que l'autre participant soit prêt à recevoir des données A la fin de la temporisa- tion, le générateur de signal d'horloge 130 émet un signal de décalage SCK vers le registre à décalage 120 Ceci valide la sortie sérielle des données SQ du registre de décalage 120 A ce point, le nombre d'impulsions d'horloge émis par le géné- rateur de signal d'horloge 130 vers le registre à décalage est égal à N 1 ou N est le nombre de bits de toutes les données. A l'état normal, le signal REQ de demande de données venant de l'autre participant dans la communication reste à l'état logique haut pendant environ une seule période (Tckl) du signal d'horloge CK 1 Cette période est inférieure à la durée ( 3 x Tckl) nécessaire pour le passage au niveau logique haut de toutes les sorties Q 1, Q 2 et Q 3 des circuits à bas- cules de type D 141, 142 et 143, du générateur 140 d'impul- sions de remise à zéro On ne produit donc pas d'impulsions RES de remise à zéro Si un signal d'erreur ERR est émis, l'état du signal d'erreur est mémorisé par le circuit à bas- cules RS 110. L'autre participant à la communication peut recevoir en même temps le signal d'erreur et les données absolues, en ramenant son signal de demande de sortie REQ à l'état logique haut. Si le signal d'erreur se trouve à l'état 1, indiquant la présente d'une erreur, le signal REQ de demande de sortie est maintenu à l'état logique haut pour une durée supérieure à trois périodes d'horloge ( 3 x Tckl), tel qu'illustré sur la figure 17 En variante, on peut ramener le signal REQ à l'é- tat logique bas et de nouveau à l'état logique haut pendant au moins trois périodes ( 3 x Tckl) Ceci valide la sortie du générateur 140 d'impulsions de remise à zéro, permettant à ce dernier de fournir des impulsions RES de remise à zéro vers le circuit de bascule RS 110 Ce dernier, à son tour, réalise une remise à zéro de la sortie ERST de l'état de mémorisation du signal d'erreur, du circuit de bascule RS 110. Dans ce mode de réalisation, on reconnaît une demande de remise à zéro de l'état de mémorisation d'erreur quand on constate que le signal REQ se trouve au niveau logique haut pour une durée supérieure à une durée prédéterminée Ceci constitue un moyen aisé pour déterminer la présence de la demande de remise à zéro d'erreur. La méthode de reconnaissance d'une demande de remise à zéro d'erreur telle qu'expliquée précédemment, sur la base d'un signal REQ de demande de sortie, n'est pas limitative de l'invention En variante, on peut provoquer la remise à zéro de l'état de mémorisation du signal d'erreur uniquement dans le cas o le signal de demande de sortie REQ présente une condition spécifique de niveaux de signal Dans ce cas, on peut remplacer la porte ET du générateur 140 d'impulsions de remise à zéro par un décodeur qui réalise un adressage de cette condition de niveaux de signal. Dans ce mode de réalisation, le générateur 140 d'impul- sions de remise à zéro comprend les circuits à bascules de type D 141, 142 et 143 Ce circuit est équivalent à la réali- sation d'un filtre numérique simple utilisant des bascules de type D Si l'on raccourcit la période du signal d'horloge CK 1 et si l'on augmente le nombre de bascules de type D, on peut améliorer l'immunité du signal REQ de demande de sortie en ce qui concerne le bruit et les parasites. Bien que le mode de réalisation que l'on vient de dé- crire concerne un codeur absolu utilisant en combinaison un détecteur capacitif à basse résolution et un détecteur incré- mental optique à résolution élevée, l'invention n'est pas limitée à cette application On peut appliquer l'invention a des codeurs absolus ou incrémentaux de types autres que le type capacitif ou optique En outre, l'invention n'est pas limitée à des codeurs de type linéaire: on peut également utiliser l'invention pour des codeurs rotatifs Les données de sortie ne sont pas limitées à des données sous forme sé- rielle En fait, on peut appliquer l'invention à tout codeur qui soit susceptible d'émettre des données incrémentales ou autres, suite à la réception d'un signal de commande. Bien entendu, la présente invention n'est pas limitée aux modes de réalisation décrits et représentés mais elle est susceptible de nombreuses variantes accessibles à l'homme de l'art sans que l'on ne s'écarte de l'esprit de l'invention. REVENDICATIONS 1. Codeur de données apte à adresser vers l'extérieur des données correspondant à des positions détectées compre- nant: des moyens de mémorisation d'informations d'erreur interne ou d'auto-diagnostic; des moyens pour émettre vers l'extérieur lesdites don- nées en réponse à un signal de demande de sortie de données, venant de l'extérieur; des moyens pour surveiller en continu l'état dudit signal de demande de sortie de données; caractérisé en ce qu'il comporte des moyens ( 140) aptes à remettre à zéro lesdites informations d'erreur interne ou d'auto-diagnostic suite à la détection d'une condition prédé- terminée de l'état dudit signal de demande de sortie de don- nées. 2. Codeur de données selon la revendication 1, carac- térisé en ce que ladite condition prédéterminée correspond à un état pour lequel ledit signal de demande de sortie de données est présent pendant au moins une durée prédéterminée. 3. Codeur de données selon la revendication 1 ou 2, caractérisé en ce que lesdites informations d'erreur interne sont émises quand la différence entre un signal capacitif absolu et le signal optique absolu obtenu à partir d'un si- gnal incrémental optique, dépasse une valeur prédéterminée. 4. Codeur de données selon l'une quelconque des re- vendications 1 à 3, caractérisé en ce que lesdits moyens de mémorisation desdites informations d'erreur interne ou d'auto-diagnostic comportent un circuit à bascule de type RS ( 110). 5. Codeur de données selon l'une des revendications 1 à 4, caractérisé en ce que lesdits moyens de sortie des don- nées comportent: un générateur de signal d'horloge ( 130) apte à générer un signal de validation de décalage en réponse audit signal externe de demande de sortie de données; et un registre à décalage ( 120) piloté par ledit signal d'horloge et apte à émettre des données sous la forme d'un signal composé d'éléments binaires de poids fort et d'un signal composé d'éléments binaires de poids faible, ledit signal d'éléments binaires de poids fort étant composé essentiellement dudit signal capacitif absolu et ledit signal d'éléments binaires de poids faible étant constitué par ledit signal optique absolu. 6. Codeur de données selon la revendication 5, carac- térisé en ce que ledit registre à décalage ( 140) est en outre agencé pour stocker le signal de sortie dudit circuit à bas- cule RS ( 110) apte à mémoriser lesdites informations d'erreur interne ou d'auto-diagnostic. 7. Codeur de données selon l'une des revendications 1 à 6, caractérisé en ce que lesdits moyens de remise à zéro desdites informations d'erreur interne ou d'auto-diagnostic comportent un générateur d'impulsions de remise à zéro ( 140) qui génère lesdites impulsions suite à la détection de ladite condition prédéterminée de l'état dudit signal de demande de sortie de données. 8. Codeur de données selon la revendication 7, carac- térisé en ce que ledit générateur d'impulsions de remise à zéro ( 140) comporte: une pluralité de bascules de type D ( 141, 142, 143) reliées en cascade pour recevoir ledit signal de de- mande de sortie de données; et un décodeur apte à générer des impulsions de remise à zéro quand toutes les sorties desdites bascules de type D présentent un état qui correspond à ladite condition prédéterminée. 9. Codeur de données selon la revendication 8, carac- térisé en ce que ledit décodeur est une porte ET ( 144) qui génère des impulsions de remise à zéro quand toutes les sor- ties desdites bascules de type D ( 141, 142, 143) se trouvent à l'état logique haut. 10. Codeur de données selon l'une quelconque des reven- dications 1 à 9, caractérisé en ce que lesdites données de sortie sont conditionnées pour comporter lesdites informa- tions d'erreur interne ou d'auto-diagnostic.