FR 2684825 A1 19930611 FR 9211809 A 19921006 PROCEDE DE JUSTIFICATION. La présente invention concerne un procédé de justifica- tion utilisé dans la composition de trames quand la trame comprend un nombre fixe de "bytes" de longueur constante. Ce procédé convient par exemple pour une justification effectuée quand un signal d'information plesiochrone de 139,264 Kbit/s est composé dans un conteneur VC-4 de la "SDH" (Hiérarchie Numérique Synchrone). A l'heure actuelle, la méthode connue comprend neuf ran- gées qui sont identiques les unes avec les autres selon la manière suivant laquelle elles sont constituées et qui consistent en un en-tête de parcours ("path overhead - POH") d'un "byte", vingt groupes d'informations binaires de douze "bytes" ( 96 I), et un "byte" (W, X, Y, Z) placé au début de chaque groupe pour des bits d'information (I), des bits de bourrage (R), des bits d'en-tête ("overhead bits O "), des bits d'opportunité de justifica- tion (S) et des bits de contrôle de justification (C). La figure 1 montre schématiquement une rangée de la por- tion d'information, (c'est-à-dire un conteneur VC-4) d'une telle trame conventionnelle SDH. 2 - La légende accompagnant la figure 1 montre que le "byte" Z contient un bit S d'opportunité de justification qui, en fonction du besoin de justification, est soit un bit d'information, soit un bit de bourrage sans information. Un besoin de justification survient lorsque la vitesse d'un signal d'information entrant dévie de sa valeur nominale d'une quelconque variation, par exemple vers le haut, de sorte que les bits que l'unité de composition ne traite pas ont tendance à s'accumuler dans la mémoire tampon de ladite unité Dans un tel cas, l'usage d'un bit de justification habilite la lecture de cette mémoire tampon à une vitesse légèrement supérieure à la normale, de sorte que le degré de remplissage de la mémoire peut être maintenu aussi constant que possible Dans la compo- sition d'un standard SDH courant, la vitesse nominale 137,264 Kbit/s signifie que deux des "bytes" Z des neuf rangées du conteneur VC- 4 contiennent un bit d'information, tandis que les sept restants sont des bits sans information. Ainsi, si la vitesse d'un signal d'information entrant est supérieure à sa valeur nominale, la trame comprend sept positions de bits dans lesquelles des informations peuvent être insérées Si la vitesse d'un signal d'information rentrant est inférieure à sa valeur nomi- nale, deux bits d'information peuvent être retirés de la trame en utilisant des bits d'opportunité de justifica- tion et être remplacés par des bits sans information. Cependant, dans une composition VC-4 standard l'usage de bits d'opportunité de justification pose des problèmes. Compte tenu de la grande vitesse du signal, approximati- vement 140 megabits/s, l'usage de bits d'opportunité de justification requiert un circuit très rapide ou complexe pour une telle justification bit à bit, spécialement lorsque le SDH est par ailleurs organisé en "byte". 3 - L'invention a donc plus particulièrement pour objet un nouveau procédé de justification permettant de surmonter ce problème et d'effectuer une justification avec un dis- positif beaucoup plus simple. A cet effet, elle propose un procédé de justification caractérisé en ce que, pour effectuer la justification, un ou plusieurs "bytes" de la trame sont utilisés en tant que "bytes" d'opportunité de justification (Z) qui, en fonction du besoin de justification, contiennent soit des bits d'information (I), soit des bits de bourrage sans information. Les bits de justification d'opportunité sont, de préfé- rence, répartis à raison de un par rangée. Dans le cas o le procédé selon l'invention s'applique à la composition d'un signal d'information plesiochrone de 139,264 Kbit/s, l'invention est caractérisée en ce que dans chaque rangée de la trame, un des premiers "bytes" est entièrement utilisé en tant que "byte" d'opportunité de justification (Z) qui, en fonction du besoin de justi- fication, contient soit des bits d'information (I), soit des bits de bourrage sans information, de sorte que, à la vitesse nominale de la trame, les "bytes" d'opportunité de justification (Z) de cette rangée contiennent des bits d'information, et les "bytes" d'opportunité de justifica- tion (Z) de deux rangées contiennent des bits sans infor- mation. Un mode d'exécution de l'invention sera décrit ci-après, à titre d'exemple non limitatif, avec référence aux des- sins annexés dans lesquels: La figure 1 est un diagramme de composition connu d'une rangée d'un conteneur VC-4 d'une trame STM; 4 - La figure 2 montre la rangée de la figure 1, composée selon l'invention; La figure 3 montre la disposition de "bytes" d'opportunité de justification dans des conte- neurs VC-4. La figure 2 montre un mode de réalisation de l'invention concernant la composition d'un signal d'information plesiochrone de 140 megabits/seconde à l'intérieur d'une rangée d'un conteneur VC-4 de trame STM-1 Ce diagramme montre schématiquement que cette composition correspond complètement à la solution connue de la figure 1 La seule différence est que les "bytes" Z sont maintenant entièrement affectés aux bits d'opportunité de justifica- tion S, tandis que dans le cas connu de la figure 1, six des bits du "byte" Z ont été affectés à des bits d'information I, et seulement un à un bit d'opportunité de justification S. La figure 3 montre comment un "byte" d'opportunité de justification est appliqué à la composition d'un signal d'information dans un conteneur VC-4. La figure 3 montre le remplissage du conteneur dans le cas d'une vitesse nominale, les "bytes" Z représentés en gris (grisés) étant des "bytes" contenant de l'information, et les "bytes" Z représentés en blanc étant des "bytes" de bourrage sans information. Les "bytes" contenant de l'information sont, de ce fait, répartis dans sept des neuf lignes du conteneur VC-4, et les "bytes" Z qui sont constitués de bits sans informa- tion sont répartis sur deux rangées. Dans l'exemple de la figure 3, ces deux rangées corres- pondent à la troisième et à la huitième rangée. - Comme représenté figures 2 et 3, conformément au procédé selon l'invention, la justification n'est pas effectuée par bits mais par "bytes". La mise en oeuvre du procédé se trouve, de ce fait, considérablement simplifiée. Dans l'exemple représenté figure 2, les bits C dans les "bytes" X indiquent toujours l'utilisation de la justifi- cation C = O indique que dans la rangée concernée, Z est un "byte" d'information tandis que C = 1 indique que Z est un "byte" sans information. La composition illustrée figure 2 est remarquablement plus simple à réaliser dans le dispositif que la composi- tion représentée figure 1 Aucune fonction de rotation de bit n'est requise dans la logique CMOS orientée-"byte" pour déplacer la limite du "byte" en réponse à l'utilisation de bits de justification Maintenant, l'information est toujours sous la forme de "bytes" com- plets Une réalisation plus simple entraîne un traitement plus sûr et une solution moins coûteuse En outre, quand la composition de la figure 2 est utilisée, on résout le problème de scintillement engendré par la justification avant le filtrage des octuples, en comparaison avec la composition de la figure 1, du fait que maintenant les bits de justification se présentent sous la forme de "bytes" de huit bits et non sous la forme de bits indivi- duels Puisque la fréquence de justification est 16 k Hz A, le scintillement est effectivement filtré par le verrouillage de phase du désynchroniseur De plus, comme les changements de phase de 24 UI causés par les pointeurs doivent être traités par le désynchroniseur dans tous les cas, aucune nouvelle exigence ne survient également pour les longueurs des mémoires tampon de don- nées. 6 2684825 L'invention ne se limite pas au mode d'exécution précé- demment décrit: elle peut également s'appliquer à d'autres compositions de trame o de grands débits engen- drent des problèmes dans le cadre d'une justification bit à bit. 7 - Revendications 1 Procédé de justification utilisable dans la composition de trames quand la trame comprend un nombre fixe de "bytes" de longueur constante, caractérisé en ce que pour la justification, un ou plu- sieurs "bytes" de la trame sont utilisés en tant que "bytes" d'opportunité de justification (Z) qui, en fonc- tion du besoin de justification, contiennent soit des bits d'information (I) ou des bits de bourrage sans information. 2 Procédé selon la revendication 1 dans lequel la trame consiste en un nombre de rangées identiques les unes avec les autres en ce qui concerne la façon dont elles sont configurées, caractérisé en ce que les "bytes" de justification d'opportunité (Z) sont répartis à raison de un par ran- gée. 3 Procédé de justification utilisable quand un signal d'information plesiochrone de 139,264 Kbit/s est configuré dans un SDH (Hiérarchie Numérique Synchrone) conteneur VC-4 contenant neuf rangées, qui sont iden- tiques les unes avec les autres en ce qui concerne la façon dans laquelle elles sont configurées et qui à tour de rôle consistent en un en-tête de parcours (POH) d'un "byte", vingt groupes de bits d'information de douze "bytes" ( 96 I), et un "byte" (W, X, Y, Z) placé au début de chaque groupe pour des bits d'information (I), des bits de bourrage (R), des bits d'en-tête ( 0), des bits d'opportunité de justification (S) et des bits de com- mande de justification (C), caractérisé en ce que dans chaque rangée de la trame l'un des premiers "bytes" est entièrement utilisé en tant que "byte" d'opportunité de justification (Z) qui, en fonc- tion du besoin de justification, contient soit des bits d'information (I) ou des bits de bourrage sans informa- 8 - tion, de sorte que pour une vitesse nominale de la trame, les "bytes" d'opportunité de justification (Z) de sept rangées contiennent des bits d'information et les "bytes" d'opportunité de justification (Z) de deux rangées contiennent des bits sans information.