FR 2676606 A1 19921120 FR 9109070 A 19910718 CIRCUIT DE COMPENSATION DE RETARD La présente invention se rapporte à un circuit pour compenser un temps de retard des signaux numériques transmis au moyen d'une ligne de transmission entre un circuit de commande et un récepteur de signal, et en particulier, à un tel circuit pouvant être connecté en parallèle avec la ligne de transmission afin de réduire le temps de retard en modifiant de manière avantageuse les fronts des signaux.10 D'une manière générale, une ligne de transmission longue entre le circuit de commande et le récepteur de signal arrive à avoir une composante de résistance et une composante de capacitance qui sont gênantes pour le signal sorti du circuit de commande et transmis au récepteur, ce dont il résulte une forme d'onde aplatie du signal et une augmentation de la durée de chute ou de montée A côté de cela les composantes de résistance et de capacitance provoquent une consommation de puissance indésirable. La figure 1 montre un circuit classique pour résoudre les problèmes provoqués par les composantes de résistance et de capacitance, dans lequel un répéteur RP est ajouté entre le circuit de commande 10 et le récepteur 20. Le répéteur RP disposé juste avant le récepteur 20 corrige la distorsion de la forme d'onde du signal provoquée par la résistance et la capacitance de la ligne de transmission, et il réduit la durée nécessaire pour le front montant ou le front descendant du signal Le répéteur comprend généralement une pluralité d'inverseurs connectés en des étages multiples Le nombre des inverseurs doit être pair de manière à ce que la phase du signal d'entrée soit la même que celle du signal de sortie Par conséquent, deux inverseurs au moins sont nécessaires ce qui provoque un retard du signal Ce dont il résulte, que le répéteur procure une correction de la forme d'onde du signal, mais ne compense pas le temps de retard du signal. C'est un objectif de la présente invention que de procurer un circuit pour compenser le temps de retard des signaux traversant une ligne de transmission provoqué par la résistance et la capacitance de celle-ci. 5 C'est un autre objectif de la présente invention que de procurer un circuit pour réduire le temps pris par les fronts montant et descendant dû à la résistance et à la capacitance de la ligne de transmission. Un circuit de compensation de retard selon la présente invention est connecté en parallèle avec une ligne de transmission avant un récepteur, de sorte que la ligne de transmission est alimentée avec une source de courant négatif (VSS) de manière à dériver rapidement les charges positives existantes dans la ligne de transmission dès que le front descendant est produit, en minimisant ainsi le temps pris par le front descendant sans retarder le signal transmis. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels: La figure 1 montre un schéma de circuit classique pour des circuits de compensation de retard; La figure 2 montre un chronogramme de fonctionnement de la figure 1; La figure 3 est un schéma de circuit pour un circuit de compensation de retard en conformité avec la présente invention; et La figure 4 est un chronogramme de fonctionnement d'un circuit de compensation de retard en conformité avec la présente invention. En se référant à la figure 3, un circuit de compensation de retard de la présente invention est connecté en parallèle avec une ligne de transmission "L" reliant un circuit de commande 10 et un récepteur 20, le circuit comprend un capteur 30 pour détecter le front descendant d'un signal sur la ligne de transmission "L", quatre transistors 40 à 70, et un circuit de retard constitué de deux inverseurs 80 et 90. Les grilles et les drains des transistors 50 et 60 sont interconnectés les uns avec les autres Le point de connexion "B" entre les grilles des transistors 50 et 60 est relié à la borne de sortie du capteur 30 Le point de connexion "A" entre la ligne de transmission "L" et le capteur 30 est connecté à la borne d'entrée du circuit à retard La source et le drain du transistor 40 sont connectés respectivement à10 une source de courant négatif ''VSS"I et à la source du transistor 50 La grille du transistor 40 est connectée à la borne de sortie du circuit à retard La source et le drain du transistor 70 sont connectés respectivement à une source de courant positif "VDD" et à la source du transistor 60 La15 grille du transistor 70 est connectée à la sortie du circuit à retard. Les transistors 50 et 60 ont la même structure et la même fonction qu'un inverseur Le point de basculement du capteur 30 doit être positionné au trois quart ou plus de l'intervalle allant de l'état logique "bas" à l'état "haut" d'un signal logique entré. Par exemple, lorsqu'un signal logique "a" tel que montré à la figure 4 est transmis par la ligne de transmission "L", le capteur 30 détecte le front descendant du signal au point Pl montré en "a"', et il délivre le signal tel que montré par "b" au point "B" Dans ce cas, le transistor de type N 50 est rendu conducteur, tandis que le transistor de type p 60 est bloqué Dans le même temps, le circuit à retard retarde le signal introduit au point "A" Le retard du signal est réalisé par les inverseurs 80 et 90, et ainsi le signal apparaît à la sortie du circuit à retard après un temps prédéterminé Par conséquent, la sortie du circuit à retard maintient l'état "haut" antérieur pendant que la tension du point "A" chute à l'état "bas". Les grilles des transistors 40 et 70 sont connectées à la sortie du circuit à retard, en maintenant ainsi la tension "haute" pendant l'intervalle de front descendant lorsque la tension du point "A" est en cours de transition du niveau "haut" au niveau "bas" Bien entendu, le transistor de type n est rendu conducteur. Ainsi, lorsque le capteur 30 détecte le front descendant du signal transmis "a" au point "P 1 " de "a"' comme cela est montré à la figure 4, les transistors 40 et 50 sont rendus conducteurs de sorte que la source de courant négatif VSS est connectée à travers ceux-ci avec le point "A" à l'instant "P 2 " dans "a"' de la figure 4, ceci dérivant les charges du point "A" vers VSS Par conséquent, la tension du point "A" est rapidement abaissée à VSS. Dans ce cas, si le circuit de l'invention n'est pas utilisé, la tension du point "A" est abaissée graduellement comme cela est montré par "a" à la figure 4 Cependant, le circuit de l'invention a pour résultat un front descendant raide tel que montré par "a"' à la figure 4. Selon des essais, si VCC = 4 V, VSS = OV, la température est de 830 C, et la capacitance de la ligne de transmission est de 6 p F, le retard du signal dans la ligne de transmission dans le circuit de l'invention est comparé avec celui du circuit classique comme cela est montré dans le tableau 1. Dans ce cas, une référence '"D 2 V" montre un temps de retard du signal de transmission "a" sur la ligne de transmission "L" jusqu'à ce qu'il ait chuté de " 2 V", et une référence "'DîV" montre un temps de retard jusqu'à ce qu'il ait chuté à " 1 V" à partir de la référence '"D 2 V" A savoir, le circuit de l'invention réduit le retard du signal de 70 pourcent. Particulièrement, le circuit de l'invention n'est pas relié en série mais en parallèle avec la ligne de transmission "L", de sorte que le retard de porte est éliminé, ce qui n'est pas obtenu avec le circuit classique. Tableau 1 Condition D 2 V Dj V Circuit de l'invention 1,6 ns 0,6 ns Circuit classique 1,6 ns 2,0 ns Ainsi, le circuit de l'invention élimine sensiblement la distorsion du signal ou le temps de retard du signal provoqué par la résistance et la capacitance inhérentes à la ligne de transmission. Les descriptions qui ont été faites ci-dessus en se référant aux dessins annexées non pas pour but de limiter la présente invention, qui est seulement limitée par les revendications annexées. REVENDICATIONS 1 Circuit de compensation de retard pour utilisation dans un circuit de transmission de données numériques comportant des moyens de circuit de commande de signal ( 10), des moyens de réception ( 20) recevant un signal de sortie issu desdits moyens de circuit de commande de signal ( 10), et une ligne de transmission de données (L) reliant lesdits moyens de circuit de commande de signal ( 10) et lesdits10 moyens de réception ( 20), caractérisé en ce qu'il comprend: des moyens d'inversion ( 30) connectés à ladite ligne de transmission (L) pour inverser les données transmises; et des moyens de chute connectés en parallèle avec lesdits moyens d'inversion ( 30) pour compenser le temps de chute des données transmises au moyen de ladite ligne de transmission (L) en fonction de la sortie desdits moyens d'inversion ( 30). 2 Circuit de compensation de retard tel que revendiqué dans la revendication 1, caractérisé en ce que lesdits moyens de chute comprennent une paire de transistors ( 40, 50) pour appliquer une source de courant négatif (VSS) à ladite ligne de transmission (L) pendant que lesdites données transmises subissent la chute. 3 Circuit de compensation de retard tel que revendiqué dans la revendication 1, caractérisé en ce que lesdits moyens d'inversion ( 30) ont un point de basculement mis en oeuvre dans une position correspondant au moins aux trois quarts d'un niveau logique haut, ou à une position plus haute que les trois quarts. 4 Circuit de compensation de retard tel que revendiqué dans la revendication 1, caractérisé en ce qu'il comprend de plus des moyens de retard ( 80, 90) connectés en parallèle avec lesdits moyens de chute ( 40, 50), pour activer ou désactiver de manière sélective lesdits moyens de chute ( 40, ) pour compenser de manière suffisante le temps de chute pendant que lesdites données transmises subissent la chute. Circuit de compensation tel que revendiqué dans la revendication 1, caractérisé en ce qu'il comprend de plus des moyens de remontée ( 60, 70), connectés en parallèle avec lesdits moyens d'inversion ( 30) et ladite ligne de5 transmission (L), pour compenser le temps de remontée desdites données transmises en fonction de la sortie desdits moyens d'inversion. 6 Circuit de compensation tel que revendiqué dans la revendication 5, caractérisé en ce que ledit temps de remontée est compensé d'une manière stable lorsque le point de basculement desdits moyens d'inversion est abaissé.