FR 2684480 A1 19930604 FR 9213412 A 19921106 "Dispositif de mémoire morte programmable (EEPROM) effaçable électriquement" La présente invention concerne un dispositif de mémoire morte programmable effaçable électriquement et, plus particulièrement, un dispositif de mémoire morte programmable effaçable électriquement comportant une cellule de mémoire à un seul transistor. En général, une cellule de mémoire d'un dispositif de mémoire morte programmable effaçable électriquement peut être constitué d'un premier transistor destiné à être utilisé pour la sélection de la cellule, et d'un second transistor destiné à être utilisé pour la détection de la cellule Cependant, comme la taille de chaque cellule de mémoire est15 grande, la réalisation d'un dispositif de mémoire à semi-conducteurs à haute intégration devient difficile Dans le but d'obtenir une densité d'intégration plus élevée, une cellule de mémoire à un seul transistor a été proposée en 1985 par Excel Co.20 (voir IEDM, 1985, pages 616 à 619) Par la suite, une cellule de mémoire de type flash plus fiable a été développée par Intel Corporation (voir Symposium sur Tech VLSI, 1988, pages 31 et 32). Dans une cellule de mémoire morte programmable effaçable électriquement de type flash, une grille flottante et une grille de commande sont déposées sur une couche d'oxyde de grille formée sur une zone de jonction entre un drain et une source Une ligne de bits répartie est en contact avec le drain. La grille flottante recouvre une partie de la source et les données sont effacées par l'effet tunnel des électrons entre la grille flottante et la source Pour lire les données, on peut appliquer par exemple une tension de grille de 5 volt, une tension de drain se situant entre zéro et 5 volt, et une tension de source de zéro volt Les données sont alors lues dans la cellule de mémoire par détection d'une tension de seuil d'un transistor Lorsqu'on programme les données, on applique des tensions d'environ 12,5, 6,5 et zéro volt respectivement à la grille, au drain et à la source. Des cellules de mémoire à un seul transistor sous forme de matrice sont disposées dans un dispositif de mémoire morte programmable effaçable électriquement, de façon que les lignes de bits soient branchées aux drains pour former un réseau d'appel de mémoire Ainsi, une ligne de mots spécifique est sélectionnée par décodage d'une adresse, et les cellules de mémoire branchées à la ligne de mots peuvent être simultanément effacées ou programmées. Lorsqu'on lit un réseau de cellules de mémoire spécifiques, la tension de grille d'une cellule de mémoire voisine branchée à une ligne de mots non- sélectionnée se trouve généralement à zéro volt, de sorte que le transistor de la cellule de mémoire voisine est coupé. Typiquement, les tensions de seuil de cellules effacées ou programmées présentent une répartition en courbe de Gauss dans laquelle la tension de seuil des cellules effacées présente une valeur plus faible que celle des cellules programmées. Bien que des cellules de mémoire présentant des tensions de seuil indiquant soit un état de sureffacement soit un état d'effacement incomplet puissent être corrigées en répétant les opérations d'effacement et de programmation, certaines cellules de mémoire présentent des tensions de seuil négatives. Un exemple d'un procédé de correction de cellules de mémoire sureffacées est décrit dans le Brevet Coréen No 91-14096 S'il existe une cellule de mémoire sureffacée présentant une tension de seuil négative dans un réseau de cellules de mémoire, et si cette cellule de mémoire sureffacée est une cellule non- sélectionnée, même si une tension de ligne de mots non-sélectionnée de zéro volt est appliquée à l'électrode de grille de cette cellule de mémoire sureffacée non-sélectionnée, la cellule non- sélectionnée peut être allumée Lorsque par exemple la différence de potentiel entre une tension de grille d'une cellule de mémoire nonsélectionnée présentant une tension de seuil négative, et sa tension de ligne de bits, devient plus négative que la tension de seuil, la différence de potentiel peut être supérieure à la tension de seuil de la cellule de mémoire; par suite, la cellule de mémoire non- sélectionnée peut être allumée en même temps que la cellule de mémoire sélectionnée Dans ce cas, les données de la cellule de mémoire sélectionnée peuvent ne pas être lues correctement, de sorte que l'opération de lecture risque de présenter un défaut de fonctionnement. La présente invention a donc pour but de créer une mémoire morte programmable effaçable électriquement perfectionnée. Un autre but de l'invention est de créer un procédé et un dispositif de mémoire morte programmable effaçable électriquement, permettant d'effectuer une opération de lecture précise même s'il existe une cellule de mémoire sureffacée. Un autre but encore de l'invention est de créer un procédé et un dispositif permettant de lire de façon fiable et précise des cellules de mémoire sélectionnées d'une mémoire morte programmable électriquement, même lorsqu'une cellule de mémoire voisine non- sélectionnée se trouve dans un état de sureffacement. A cet effet, la présente invention concerne, sous un premier aspect, un dispositif de mémoire morte programmable effaçable électriquement présentant un état de fonctionnement prédéterminé, dispositif caractérisé en ce qu'il comprend: une première cellule de mémoire comportant un premier transistor unique couplé à une ligne de bits et à une première ligne de mots; une seconde cellule de mémoire comportant un second transistor unique couplé à la ligne de bits et à une seconde ligne de mots; et des moyens d'alimentation de tension destinés à fournir à la première ligne de mots, pendant l'état de fonctionnement prédéterminé, une première tension présentant une première valeur absolue inférieure à une seconde valeur absolue d'une tension de seuil du premier transistor, et à fournir une seconde tension différente à la seconde ligne de mots pour permettre la détermination d'un état d'une caractéristique binaire de la seconde cellule de mémoire, cette seconde tension différente présentant une polarité opposée à celle de la première tension. Selon une autre caractéristique de l'invention, les moyens d'alimentation de tension comprennent en outre: des moyens destinés à générer la seconde tension pour lire la caractéristique binaire dans la seconde cellule de mémoire pendant l'état de fonctionnement; et des moyens destinés à générer une troisième tension pour écrire la caractéristique binaire dans la seconde cellule de mémoire. Selon une autre caractéristique encore de l'invention, les moyens d'alimentation de tension comprennent: une borne d'adresse; un troisième transistor comportant une jonction de conduction électrique couplée entre la borne d'adresse et un premier noeud; une première borne destinée à recevoir la première tension; une seconde borne destinée à recevoir la seconde tension; un quatrième transistor comportant une jonction principale de conduction électrique couplée entre le premier noeud et la seconde borne, ainsi qu'une électrode de commande branchée à l'une ou l'autre de la première ligne de mots et de la seconde ligne de mots; et des moyens couplés entre la première borne et la seconde borne pour fournir l'une ou l'autre de la première tension et de la seconde tension à l'une ou l'autre de la première ligne de mots et de la seconde ligne de mots, suivant un signal d'adresse appliqué à la borne d'adresse. Selon une autre caractéristique encore de l'invention, les moyens d'alimentation de tension comprennent un certain nombre de circuits d'alimentation de tension, chacun de ces circuits d'alimentation de tension comprenant: une borne d'adresse; un troisième transistor comportant une jonction de conduction électrique principale couplée entre la borne d'adresse et un premier noeud; une première borne destinée à recevoir la première tension; une seconde borne destinée à recevoir la seconde tension; un quatrième transistor comportant une jonction principale de conduction électrique couplée entre le premier noeud et la seconde borne, ainsi qu'une électrode de commande branchée à l'une correspondante de la première ligne de mots ou de la seconde ligne de mots; et des moyens couplés entre la première borne et la seconde borne pour fournir l'une ou l'autre de la première tension ou de la seconde tension à l'une correspondante de la première ligne de mots et de la seconde ligne de mots suivant un signal d'adresse appliqué à la borne d'adresse. Selon une autre caractéristique encore de l'invention: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la première ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; et une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale de ce second transistor couplée à un noeud commun. Selon une autre caractéristique encore de l'invention: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; une seconde électrode de la jonction principale du premier transistor et une seconde électrode de cette jonction principale du second transistor sont couplées à un noeud commun; et des moyens de transfert comportent une électrode de commande couplée de manière à répondre à un signal d'adresse appliqué entre le noeud commun et une ligne de sources. Selon une autre caractéristique encore de l'invention: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; et une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale du second transistor sont couplées à un noeud commun. Selon une autre caractéristique encore de l'invention: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale du second transistor sont couplées à un noeud commun; et des moyens de transfert comportant une électrode de commande sont couplés de manière à répondre à un signal d'adresse appliqué entre le noeud commun et une ligne de sources. L'invention concerne également, sous un second aspect, un dispositif de mémoire morte programmable effaçable électriquement, dispositif caractérisé en ce qu'il comprend: un certain nombre de lignes de bits; un certain nombre de lignes de mots; un certain nombre de cellules de mémoire comprenant chacune un transistor unique, ces cellules de mémoire étant couplées dans un réseau à différentes paires de lignes de bits et de lignes de mots; une première des cellules de mémoire comportant un premier transistor muni d'une jonction principale de conduction électrique couplée entre la première des lignes de bits et une ligne de sources commune, cette jonction présentant une tension de seuil de conduction; une seconde des cellules de mémoire comportant un second transistor muni d'une jonction principale de conduction électrique couplée entre la première des lignes de bits et la ligne de détection commune; et des moyens d'alimentation de tension destinés à fournir à la première ligne de mots, pendant une opération de lecture d'une caractéristique binaire de la seconde des cellules de mémoire, une première tension présentant une première valeur absolue inférieure à une seconde valeur absolue de la tension de seuil, et à fournir à la seconde ligne de mots une seconde tension différente présentant une polarité opposée à celle de la première tension de manière à permettre la détermination d'un état de la caractéristique binaire, cette seconde tension différente présentant une polarité opposée à celle de la première tension. Selon une autre caractéristique de l'invention, les moyens d'alimentation de tension comprennent en outre: des moyens destinés à générer la seconde tension pour lire la caractéristique binaire dans la seconde cellule de mémoire pendant l'opération; et des moyens destinés à générer une troisième tension pour écrire la caractéristique binaire dans la seconde cellule de mémoire. Selon une autre caractéristique encore de l'invention, les moyens d'alimentation de tension comprennent: une borne d'adresse; un troisième transistor comportant une jonction de conduction électrique principale couplée entre la borne d'adresse et un premier noeud; une première borne destinée à recevoir la première tension; une seconde borne destinée à recevoir la seconde tension; un quatrième transistor comportant une jonction principale de conduction électrique couplée entre le premier noeud et la seconde borne, ainsi qu'une électrode de commande branchée à l'une ou l'autre de la première ligne de mots et de la seconde ligne de mots; et des moyens couplés entre la première borne et la seconde borne pour fournir l'une ou l'autre de la première tension et de la seconde tension à l'une ou l'autre de la première ligne de mots et de la seconde ligne de mots suivant un signal d'adresse appliqué à la borne d'adresse. Selon une autre caractéristique encore de l'invention, les moyens d'alimentation de tension comprennent un certain nombre de circuits d'alimentation de tension, chacun de ces circuits d'alimentation de tension comprenant une borne d'adresse; un troisième transistor comportant une jonction de conduction électrique principale couplée entre la borne d'adresse et un premier noeud; une première borne destinée à recevoir la première tension; une seconde borne destinée à recevoir la seconde tension; un quatrième transistor comportant une jonction principale de conduction électrique couplée entre le premier noeud et la seconde borne, ainsi qu'une électrode de commande branchée à l'une correspondante de la première ligne de mots ou de la seconde ligne de mots; et des moyens couplés entre la première borne et la seconde borne pour fournir l'une ou l'autre de la première tension et de la seconde tension à l'une correspondante de la première ligne de mots ou de la seconde ligne de mots suivant un signal d'adresse appliqué à la borne d'adresse. Selon une autre caractéristique encore de l'invention: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; et il une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale de ce second transistor sont couplées à un noeud commun. Selon une autre caractéristique encore de l'invention: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; une seconde électrode de la jonction principale du premier transistor et un seconde électrode de la jonction principale de ce second transistor sont couplées à un noeud commun; et des moyens de transfert comportant une électrode de commande couplée de manière à répondre à un signal d'adresse, sont branchés entre le noeud commun et une ligne de sources. Selon une autre caractéristique encore de l'invention: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; et une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale de ce second transistor sont couplées à un noeud commun. Selon une autre caractéristique encore de l'invention: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale de ce second transistor sont couplées à un noeud commun; et des moyens de transfert comportant une électrode de commande couplée de manière à répondre à un signal d'adresse, sont branchés entre le noeud commun et une ligne de sources. L'invention concerne encore, sous un troisième aspect, un procédé de lecture de cellules de mémoire d'une cellule de mémoire morte, procédé caractérisé en ce qu'il consiste à: appliquer à une électrode de commande d'un premier transistor unique comprenant une première cellule de mémoire couplée à une ligne sélectionnée, un premier potentiel lorsqu'on lit une caractéristique binaire de cette première cellule de mémoire; et appliquer à une électrode de commande d'un second transistor unique comprenant une seconde cellule de mémoire couplée à la ligne sélectionnée, lorsqu'on lit la caractéristique binaire de la première cellule de mémoire, un second potentiel de polarité opposée à celle du premier potentiel, le second transistor présentant une tension de seuil et le second potentiel présentant une valeur absolue supérieure à celle de la tension de seuil. Selon une autre caractéristique encore de l'invention: les jonctions principales de conduction électrique du premier transistor et du second transistor sont branchées en parallèle entre la ligne sélectionnée et un premier noeud; lorsqu'on lit la caractéristique binaire de la première cellule de mémoire, on applique à un troisième transistor branché entre le premier noeud et une ligne commune, un troisième potentiel déclenchant le passage d'un courant électrique entre le premier noeud et la ligne commune. Selon une autre caractéristique encore de l'invention: les jonctions principales de conduction électrique du troisième transistor et du quatrième transistor sont branchées en parallèle entre la ligne sélectionnée et un premier noeud; lorsqu'on lit la caractéristique binaire de la première cellule de mémoire, on maintient aux bornes d'un troisième transistor branché entre le premier noeud et une ligne commune, un troisième potentiel empêchant le passage d'un courant électrique entre le premier noeud et la ligne commune. Selon une autre caractéristique encore de l'invention: les jonctions principales de conduction électrique du troisième transistor et du quatrième transistor sont branchées en parallèle entre la ligne sélectionnée et un second noeud; lorsqu'on lit les caractéristiques binaires de la première cellule de mémoire, on maintient aux bornes d'un quatrième transistor branché entre le second noeud et une ligne de sources, un quatrième potentiel empêchant le passage d'un courant électrique entre le second noeud et la ligne de sources. L'invention concerne encore, sous un quatrième aspect, un procédé de lecture des caractéristiques binaires d'un dispositif de mémoire morte programmable effaçable électriquement, procédé caractérisé en ce qu'il comprend les différentes étapes consistant à: déterminer une tension de seuil d'une première cellule de mémoire; et appliquer une première tension pour maintenir la première cellule de mémoire dans un état électriquement non-conducteur lorsqu'on lit les caractéristiques binaires de la seconde cellule de mémoire branchée en parallèle entre une ligne de bits sélectionnée et une ligne de sources commune, cette première tension présentant une première valeur absolue supérieure à une seconde valeur absolue de la tension de seuil de la première cellule de mémoire. Selon une autre caractéristique de l'invention, l'étape de détermination de la tension de seuil comprend la détermination de la tension de seuil d'une cellule de mémoire sureffacée. L'invention concerne encore, sous un cinquième aspect, un procédé de lecture des caractéristiques binaires d'un dispositif de mémoire morte programmable électriquement, procédé caractérisé en ce qu'il comprend les différentes étapes consistant a: appliquer, pendant une première condition de fonctionnement prédéterminée, une première tension destinée à maintenir une cellule de mémoire sureffacée dans un état de coupure, cette première tension présentant une première valeur absolue supérieure à une seconde valeur absolue d'une cellule de mémoire sureffacée; et appliquer, pendant la première condition de fonctionnement prédéterminée, une seconde tension destinée à allumer une cellule de mémoire sélectionnée branchée en parallèle avec la cellule de mémoire sureffacée entre une ligne de bits sélectionnée et une ligne de sources commune. Selon une autre caractéristique de l'invention, la condition de fonctionnement prédéterminée est constituée de l'une ou l'autre, sélectionnée, d'une opération de lecture de la cellule de mémoire sélectionnée et d'une opération d'écriture dans la cellule de mémoire sélectionnée. L'invention concerne enfin, sous un dernier 1 O aspect, un procédé pour maintenir dans un état de coupure un transistor à effet de champ se comportant comme une cellule de mémoire sureffacée dans un dispositif de mémoire morte, procédé caractérisé en ce qu'il comprend les différentes étapes consistant à: sélectionner, pendant un état de fonctionnement prédéterminé, une cellule de mémoire sélectionnée pour une fonction prédéterminée; et appliquer à une électrode de commande du transistor à effet de champ, pendant la fonction prédéterminée, une tension présentant une première valeur absolue inférieure à une seconde valeur absolue d'une tension de seuil présentée par le transistor à effet de champ lorsque ce transistor à effet de champ se comporte comme une cellule de mémoire sureffacée, de manière à maintenir ce transistor à effet de champ dans un état électriquement non-conducteur. Pour une meilleure compréhension de l'invention et de la manière de la mettre en oeuvre, on se référera maintenant, à titre d'exemple, aux dessins schématiques ci-joints dans lesquels: la figure 1 est une vue en coupe transversale d'une représentation générale d'une cellule de mémoire morte programmable effaçable électriquement; la figure l A est un schéma de circuit équivalent de la cellule de mémoire représentée à la figure 1; la figure 1 B est un graphique caractéristique illustrant les courants de drain pendant les étapes d'effacement et de programmation de la cellule de la figure 1; la figure 1 C est un graphique illustrant la répartition des tensions de seuil caractéristiques de cellules effacées et programmées d'un réseau de cellules de mémoires mortes programmables effaçables électriquement; la figure 1 D est un schéma de circuit d'un réseau de cellules de mémoires comprenant une cellule sureffacée dans un état de lecture; la figure 2 est un schéma de circuit d'un exemple d'un réseau de cellules de mémoires réalisé selon les principes de la présente invention; la figure 3 est un schéma de circuit d'un autre exemple d'un réseau de cellules de mémoires réalisé selon les principes de la présente invention; et la figure 4 est un schéma de circuit d'un exemple de circuit d'alimentation en tension d'une ligne de mots réalisé selon les principes de la présente invention. En considérant maintenant les dessins, la figure 1 représente une vue en coupe transversale d'une cellule de mémoire morte programmable effaçable électriquement du type flash classique La cellule de mémoire du type flash comprend une grille flottante 4 et une grille de commande 6 déposées sur une couche d'oxyde de grille 3 formée sur une zone de transition entre un drain 1 et une source 2 Une ligne de bits répartie 7 est en contact électrique avec le drain 1. La grille flottante 4 recouvre une partie de source 2, et les données sont effacées par l'effet tunnel du débit d'électrons entre la grille flottante 4 et la source 2 Le schéma de circuit équivalent à la figure 1 est représenté à la figure l A Lorsqu'on lit les données, on applique une tension de grille Vg de 5 volts, une tension de drain Vd se situant entre zéro et 5 volts, et une tension de source Vs de zéro volt. On lit ensuite les données en détectant la tension de seuil d'un transistor Lorsqu'on programme les données, on applique des tensions d'environ 12,5, 6,5 et zéro volt respectivement à la grille, au drain et à la source Ainsi, des électrons sont injectés dans la grille flottante 4 à partir du bord du drain 1 qui recouvre la grille flottante 4 Pendant ce temps, lorsqu'on efface les données, la tension de grille Vg est de zéro volt tandis que la tension de source V 8 est d'environ 11,5 volts Les électrons passent alors par effet tunnel de la grille flottante 4 à la source 2 pour effacer les données Ainsi, on utilise un phénomène d'effet tunnel des électrons provoqué par le champ électrique entre la grille de commande 6 et une zone de diffusion Les tensions d'alimentation utilisées pendant la lecture, la programmation et l'effacement des données, sont indiquées dans le tableau 1. Tableau 1 Lecture | 5 volts 5 volts zéro volt Programme 6,5 volts 12,5 volts zéro volt Effacement flottement zéro volt 11,5 volts En se référant aux deux graphiques de coordonnées représentés à la figure 1 B, lorsqu'on applique la tension de grille Vg de 5 volts et la tension de drain Vd se situant dans la plage de zéro à volts, de manière à lire une cellule de mémoire effacée ou programmée de la manière décrite ci-dessus, on détecte un courant de drain Id de 100 microampères dans la cellule de mémoire effacée à lire lorsqu'elle se trouve dans un état allumé, et l'on détecte un courant de drain Id de zéro ampère dans la cellule programmée à lire lorsqu'elle se trouve dans un état éteint Les cellules de mémoire à un seul transistor en forme de matrice indiquées ci-dessus sont disposées dans un dispositif de mémoire morte programmable effaçable électriquement de façon que les lignes de bits soient branchées aux électrodes de drain pour former un réseau d'appel de mémoire Ainsi, on sélectionne une ligne de mots spécifique en décodant l'adresse, et les cellules de mémoire branchées à la ligne de mots peuvent être simultanément effacées ou programmées Cependant, lorsqu'on lit une cellule de mémoire spécifique d'un réseau dans ces dispositifs classiques, comme une tension de grille non- sélectionnée voisine d'une cellule de mémoire branchée à une ligne de mots non-sélectionnée est de zéro volt, le transistor de cette cellule de mémoire non- sélectionnée est coupé. En se référant maintenant à la figure 1 C, la tension de seuil des cellules effacées ou programmées présentent une répartition en courbe de Gauss On remarquera que les tensions de seuil des cellules effacées présentent des valeurs plus faibles que celles des cellules programmées Les cellules de mémoire correspondant à la zone hachurée A présentent un état de sureffacement, les cellules de mémoire correspondant à la zone B présentent un état d'effacement incomplet, tandis que les cellules de mémoire correspondant à la zone C présentent un état de programmation incomplète On peut corriger les cellules de mémoire correspondant aux zones B et C en répétant les opérations d'effacement et de programmation Un exemple d'un procédé de correction de cellules de mémoire sureffacées est décrit dans le Brevet Coréen No 91-14096 Cependant, lorsqu'on réefface les cellules de mémoire de la zone A, ces cellules de mémoire peuvent avoir une tension de seuil négative du fait que cette tension de seuil est beaucoup plus basse Ainsi, s'il existe une cellule de mémoire sureffacée présentant un tension de seuil négative dans un réseau de cellules de mémoire, et si la cellule de mémoire est la cellule non-sélectionnée, cette cellule non-sélectionnée peut toujours être allumée même si l'on applique la tension de ligne de mots non- sélectionnée de zéro volt indiquée dans le Tableau 1. La figure 1 D est un schéma de circuit d'un réseau de cellules de mémoire présentant un état de lecture lorsqu'il existe une cellule de mémoire sureffacée On suppose qu'on sélectionne une cellule de mémoire MC 1 dans un état tel qu'une cellule de mémoire sureffacée MC 2 présente une tension de seuil d'environ -1,5 volt Des tensions de 5 volts et de zéro volt sont appliquées respectivement aux lignes de grilles WL 1 et WL 2, et par conséquent aux électrodes de grille des transistors formant respectivement les cellules de mémoires MC 1, MC 2, tandis que des tensions de 3 volts et de zéro volt sont appliquées respectivement aux lignes de drains BL 1 et BL 2 Ainsi, comme la différence de potentiel entre la tension de grille de la cellule de mémoire non-sélectionnée MC 2 et la ligne de buts BL 1 passe à -3 volt, et comme la valeur absolue de cette différence de potentiel est supérieure à la tension de seuil de -1,5 volt de la cellule de mémoire MC 2, cette cellule de mémoire non- sélectionnée MC 2 est malencontreusement allumée en même temps que la cellule de mémoire sélectionnée MC 1. Par suite, on ne peut lire correctement les données de la cellule de mémoire sélectionnée MC 1 de sorte que l'opération de lecture risque de présenter un défaut de fonctionnement. Dans les formes de réalisation qui suivent construites selon les principes de la présente invention, les opérations d'effacement et de programmation, de même que l'état des tensions, peuvent être identiques à ceux décrits ci-dessus Dans le circuit représenté à la figure 2, si une cellule de mémoire MC 21 est une cellule sureffacée et si l'on sélectionne une cellule de mémoire MC 11, des tensions de 5 volts, 1 à 3 volts et zéro volt sont appliquées respectivement à la ligne de mots WL 1 et aux lignes de bits BL 1 et BL 2, comme indiqué dans le Tableau 2 ci- après De plus, une tension de zéro volt est appliquée à une ligne de source commune CS, et une tension de -2 à -5 volts est appliquée à une ligne de mots WL 2 branchée à la cellule de mémoire sureffacée MC 21. Tableau 2 WL 1 WL 2 BL 1 BL 2 CS volts -2 à -5 1 à 3 zéro zéro volts volts volt volt Ainsi, comme la tension de seuil de la cellule de mémoire sureffacée MC 21 présente une plus grande valeur absolue que la tension grille-source de la cellule de mémoire MC 21, cette cellule de mémoire MC 21 est coupée Par suite, seule la tension de seuil de la cellule de mémoire sélectionnée MC 11 apparaît sur la ligne de bits BL 1 et l'on effectue une opération de lecture Ici, le circuit représenté à la figure 2 ne constitue qu'une partie seulement d'un réseau de cellules de mémoire d'une mémoire morte programmable effaçable électriquement Ainsi, compte tenu de la tension de seuil d'une cellule de mémoire sureffacée, une tension anticipant l'allumage de la cellule de mémoire sureffacée est appliquée à une ligne de mots non sélectionnée branchée à la cellule de mémoire sureffacée. En se référant maintenant à la figure 3, on suppose que les cellules de mémoires MC 11 et MC 12 branchées à une ligne de mots WL 1, et une cellule de mémoire MC 41 branchée à une ligne de mots WL 4, sont des cellules de mémoire sureffacées, et qu'on sélectionne une cellule de mémoire MC 31 branchée à une ligne de mots WL 3 Les sources des cellules de mémoire M Cli, MC 12, MC 21 et MC 22 sont branchées en commun à une première ligne de sources commune C 51 De la même manière, les sources des cellules de mémoire MC 31, MC 32, MC 41 et MC 42 sont branchées en commun à une seconde ligne de sources commune C 52, tandis que les sources des cellules de mémoire MC 51, MC 52, MC 61 et MC 62 sont branchées en commun à une troisième ligne de sources commune C 53 De plus, des transistors de transfert Tl, T 2 et T 3 branchés chacun aux lignes de sources communes C 51, C 52 et C 53 sont commandés respectivement par des signaux d'adresse Al, A 2 et A 3. Dans un état de programmation, des tensions de 10 à 12 volts et de 5 à 10 volts sont appliquées respectivement à la seconde ligne de mots sélectionnée WL 3 et à une ligne de bits sélectionnée BL 1 De plus, une tension de zéro volt est appliquée aux lignes de mots non- sélectionnées WL 1, WL 2, WL 4, WL 5 et WL 6, à la ligne de bits non- sélectionnée BL 2 et à la seconde ligne de sources commune C 52. Cependant, pendant un état de lecture, une tension de -2 à -5 volts est appliquée à la ligne de mots non-sélectionnée WL 4 de la cellule de mémoire MC 41 partageant sa source avec la cellule de mémoire sélectionnée MC 31 La première ligne de sources commune C 51 et la troisième ligne de sources commune C 53 branchées aux sources des cellules de mémoire non- sélectionnées, maintiennent un état flottant et une tension de zéro volt est appliquée aux signaux d'adresse Al et A 3 pour couper les transistors de transfert Tl et T 3 Comme le signal d'adresse A 2 de 5 volts est appliqué à la grille du transistor de transfert T 2, ce transistor T 2 est allumé et un chemin de passage de courant est formé entre la source de la cellule de mémoire sélectionnée MC 31 et la seconde ligne de sources commune C 52 La ligne de mots non- sélectionnée WL 1 branchée en commun aux grilles de commande des cellules de mémoire non-sélectionnées M Cll et MC 12, se trouve à un potentiel de zéro volt, de sorte que les cellules de mémoire MC 11 et MC 12 se trouvent dans un état capable de former un chemin de passage de courant du fait que ces cellules de mémoires MC 11 et MC 12 se trouvent dans un état de sureffacement Cependant, les sources des cellules de mémoires Mil et M 12 ne sont pas dans un chemin de diminution de courant et les cellules de mémoires non- sélectionnées MC 21 et MC 22 sont dans un état de coupure, c'est à dire que les sources des cellules de mémoires MC 21 et MC 22 sont dans un état flottant Par suite, les cellules de mémoires MC 11 et MC 12 n'ont pas d'effet sur le potentiel de la ligne de bits voisine sélectionnée BL 1 sur laquelle apparaissent les données de la cellule de mémoire sélectionnée MC 31. De la même manière que dans le cas représenté à la figure 2, la cellule de mémoire non sélectionnée MC 41 est coupée par une tension négative de -2 à -5 volts (c'est à dire une tension de polarité opposée à celle de la tension appliquée à la ligne de mots sélectionnée WL 3) appliquée à la ligne de mots WL 4 de la cellule de mémoire MC 41 partageant sa source avec la cellule de mémoire sélectionnée MC 31 dans les conditions d'un état de sureffacement Par suite, en formant un chemin de passage de courant ne comprenant que la ligne de bits sélectionnée BL 1, une jonction de la cellule de mémoire sélectionnée MC 31 et la seconde ligne de sources commune C 52, on peut lire avec précision les données dans la cellule de mémoire sélectionnée MC 31 Pendant une opération de lecture, les tensions d'alimentation sont celles indiquées dans le tableau 3. Tableau 3 i i i | WL 1 I zéro volt l | WL 2 I zéro volt I I WL 3 5 volts I | WL 4 -2 à -5 volts I | WL 5 I zéro volt I | WL 6 I zéro volt I | BL 1 1 à 3 volts I | BL 2 I flottant I | Ai | zéro volt I I A 2 5 volts l | A 3 I zéro volt I I C 51 I flottant I C 52 | zéro volt I | C 53 I flottant I Il apparaîtra à l'évidence aux spécialistes de la question que le procédé appliqué à la figure 2 peut également être appliqué à la figure 3 Dans ce cas, la tension de -2 à -5 volt, c'est à dire une tension d'amplitude analogue au potentiel appliqué à la ligne de mots non- sélectionnée WL 4, peut également être appliquée à la ligne de mots non- sélectionnée WL 1. La figure 4 représente un exemple d'un circuit d'alimentation de tension de ligne de mots destiné à fournir une tension négative Vb de -2 à -5 volts, une tension de 5 volts, et une haute tension Vpp de 10 à 12 volts à une ligne de mots Lorsqu'on lit les données, une tension inférieure présentant une valeur absolue supérieure à une tension de seuil (c'est à dire une tension présentant une valeur absolue supérieure à la valeur absolue de la tension de seuil) d'une cellule de mémoire sureffacée, est appliquée à une ligne de mots non-sélectionnée, tandis qu'une tension de par exemple 5 volts est appliquée à une électrode de grille d'une cellule de mémoire sélectionnée par l'intermédiaire de la ligne de mots sélectionnée Le circuit d'alimentation de tension de ligne de mots représenté à la figure 4 est réalisé dans chaque ligne de mots, et un signal d'adresse ADD est généré par un décodeur de rangée Un inverseur I 5 comprenant un transistor PMOS M 3 et un transistor NMOS M 4, est branché entre une borne du noeud 3 de tension d'alimentation V 4, ou de haute tension Vpp, et une borne 5 de tension négative Vb Un noeud de sortie 4 de l'inverseur I 5 est couplé à une ligne de mots W/L et branché à la grille d'un transistor PMOS M 2 Le transistor M 2 comporte une jonction branchée entre le noeud 3 et une borne de sortie 2 de l'inverseur I 5 Un transistor NMOS Ml comportant une grille couplée à une tension de 5 volts, est branché entre la borne d'entrée 2 de l'inverseur I 5 et la borne 1 pour recevoir le signal d'adresse ADD Lorsqu'on sélectionne une cellule de mémoire pour la lire le long d'une ligne de mots à laquelle est couplé le noeud 4, on applique une tension de 5 volts au noeud 3, et, lorsqu'on programme la cellule de mémoire, on applique une haute tension Vpp de 10 à 12 volts au noeud 3 Un circuit générateur de haute tension décrit par exemple dans les Brevets Coréens Nos 90-12816 ou -14829, dont les deux descriptions sont expressément incorporées ici, peut être utilisé pour produire la haute tension Vpp. Lorsqu'on lit les données, on peut utiliser un générateur de polarisation inverse pour fournir la tension négative Vb Pour que le transistor NMOS M 4 présente une tension de seuil de valeur absolue supérieure à la tension négative Vb, il est souhaitable de former ce transistor NMOS M 4 sur une zone de substrat ou de source séparée de la zone de substrat ou de source sur laquelle sont formés les autres transistors NMOS Si le signal d'adresse ADD appliqué à la borne 1 est placé dans un état logique "bas" de zéro volt, le transistor PMOS M 3 de l'inverseur I 5 est allumé et la tension d'environ 5 volts est appliquée à une ligne de mots sélectionnée. Pendant ce temps, si le signal d'adresse ADD appliqué à la borne 1 est placé dans un état logique "haut" de volts, comme le transistor NMOS M 4 est allumé, la tension négative Vb présentant un potentiel de par exemple -2 à -5 volts est appliquée à la ligne de mots non- sélectionnée. Le réseau de cellules de mémoires décrit aux figures 2 et 3 peut être réalisé avec des portes NON- ET, mais ce même réseau de cellules de mémoires peut également, en variante, être réalisé avec des portes NON-OU. Comme décrit ci-dessus, même s'il existe une cellule sureffacée couplée soit à la même ligne de bits soit à la même ligne de sources commune qu'une cellule de mémoire sélectionnée, le dispositif de mémoire morte programmable effaçable électriquement permet de lire avec précision les données dans la cellule de mémoire sélectionnée. R E V E N D I C A T I O N S 1 l) Dispositif de mémoire morte programmable effaçable électriquement présentant un état de fonctionnement prédéterminé, dispositif caractérisé en ce qu'il comprend: une première cellule de mémoire comportant un premier transistor unique couplé à une ligne de bits et à une première ligne de mots; une seconde cellule de mémoire comportant un second transistor unique couplé à la ligne de bits et à une seconde ligne de mots; et des moyens d'alimentation de tension destinés à fournir à la première ligne de mots, pendant l'état de fonctionnement prédéterminé, une 1 S première tension présentant une première valeur absolue inférieure à une seconde valeur absolue d'une tension de seuil du premier transistor, et à fournir une seconde tension différente à la seconde ligne de mots pour permettre la détermination d'un état d'une caractéristique binaire de la seconde cellule de mémoire, cette seconde tension différente présentant une polarité opposée à celle de la première tension. 2 ) Dispositif de mémoire morte programmable effaçable électriquement selon la revendication 1, caractérisé en ce que les moyens d'alimentation de tension comprennent en outre: des moyens destinés à générer la seconde tension pour lire la caractéristique binaire dans la seconde cellule de mémoire pendant l'état de fonctionnement; et des moyens destinés à générer une troisième tension pour écrire la caractéristique binaire dans la seconde cellule de mémoire. 3 ) Dispositif de mémoire morte programmable effaçable électriquement selon la revendication 1, caractérisé en ce que les moyens d'alimentation de tension comprennent: une borne d'adresse; un troisième transistor comportant une jonction de conduction électrique couplée entre la borne d'adresse et un premier noeud; une première borne destinée à recevoir la première tension; une seconde borne destinée à recevoir la seconde tension; un quatrième transistor comportant une jonction principale de conduction électrique couplée entre le premier noeud et la seconde borne, ainsi qu'une électrode de commande branchée à l'une ou l'autre de la première ligne de mots et de la seconde ligne de mots; et des moyens couplés entre la première borne et la seconde borne pour fournir l'une ou l'autre de la première tension et de la seconde tension à l'une ou l'autre de la première ligne de mots et de la seconde ligne de mots, suivant un signal d'adresse appliqué à la borne d'adresse. 4) Dispositif de mémoire morte programmable effaçable électriquement selon la revendication 1, caractérisé en ce que les moyens d'alimentation de tension comprennent un certain nombre de circuits d'alimentation de tension, chacun de ces circuits d'alimentation de tension comprenant une borne d'adresse; un troisième transistor comportant une jonction de conduction électrique principale couplée entre la borne d'adresse et un premier noeud; une première borne destinée à recevoir la première tension; une seconde borne destinée à recevoir la seconde tension; un quatrième transistor comportant une jonction principale de conduction électrique couplée entre le premier noeud ou la seconde borne, ainsi qu'une électrode de commande branchée à l'une correspondante de la première ligne de mots ou de la seconde ligne de mots; et des moyens couplés entre la première borne et la seconde borne pour fournir l'une ou l'autre de la première tension ou de la seconde tension à l'une correspondante de la première ligne de mots ou de la seconde ligne de mots suivant un signal d'adresse appliqué à la borne d'adresse. ) Dispositif selon la revendication 1, caractérisé en outre en ce que: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la première ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; et une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale de ce second transistor couplée à un noeud commun. 6 ) Dispositif selon la revendication 1, caractérisé en outre en ce que: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; une seconde électrode de la jonction principale du premier transistor et une seconde électrode de cette jonction principale du second transistor sont couplées à un noeud commun; et des moyens de transfert comportent une électrode de commande couplée de manière à répondre à un signal d'adresse appliqué entre le noeud commun et une ligne de sources. 7) Dispositif selon la revendication 3, caractérisé en outre en ce que: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; et une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale du second transistor sont couplées à un noeud commun. 8) Dispositif selon la revendication 3, caractérisé en outre en ce que: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale du second transistor sont couplées à un noeud commun; et des moyens de transfert comportant une électrode de commande sont couplés de manière à répondre à un signal d'adresse appliqué entre le noeud commun et une ligne de sources. 9) Dispositif de mémoire morte programmable effaçable électriquement, dispositif caractérisé en ce qu'il comprend: un certain nombre de lignes de bits; un certain nombre de lignes de mots; un certain nombre de cellules de mémoire comprenant chacune un transistor unique, ces cellules de mémoire étant couplées dans un réseau à différentes paires de lignes de bits et de lignes de mots; une première des cellules de mémoire comportant un premier transistor muni d'une jonction principale de conduction électrique couplée entre la première des lignes de bits et une ligne de sources commune, cette jonction présentant une tension de seuil de conduction; une seconde des cellules de mémoire comportant un second transistor muni d'une jonction principale de conduction électrique couplée entre la première des lignes de bits et la ligne de détection commune; et des moyens d'alimentation de tension destinés à fournir à la première ligne de mots, pendant une opération de lecture d'une caractéristique binaire de la seconde des cellules de mémoire, une première tension présentant une première valeur absolue inférieure à une seconde valeur absolue de la tension de seuil, et à fournir à la seconde ligne de mots une seconde tension différente présentant une polarité opposée à celle de la première tension de manière à permettre la détermination d'un état de la caractéristique binaire, cette seconde tension différente présentant une polarité opposée à celle de la première tension. ) Dispositif selon la revendication 9, caractérisé en ce que les moyens d'alimentation de tension comprennent en outre: des moyens destinés à générer la seconde tension pour lire la caractéristique binaire dans la seconde cellule de mémoire pendant l'opération; et des moyens destinés à générer une troisième tension pour écrire la caractéristique binaire dans la seconde cellule de mémoire. 11) Dispositif selon la revendication 9, caractérisé en ce que les moyens d'alimentation de tension comprennent: 1 a une borne d'adresse; un troisième transistor comportant une jonction de conduction électrique principale couplée entre la borne d'adresse et un premier noeud; une première borne destinée à recevoir la première tension; une seconde borne destinée à recevoir la seconde tension; un quatrième transistor comportant une jonction principale de conduction électrique couplée entre le premier noeud et la seconde borne, ainsi qu'une électrode de commande branchée à l'une ou l'autre de la première ligne de mots et de la seconde ligne de mots; et des moyens couplés entre la première borne et la seconde borne pour fournir l'une ou l'autre de la première tension et de la seconde tension à l'une ou l'autre de la première ligne de mots et de la seconde ligne de mots suivant un signal d'adresse appliqué à la borne d'adresse. 12) Dispositif selon la revendication 9, dispositif caractérisé en ce que les moyens d'alimentation de tension comprennent un certain nombre de circuits d'alimentation de tension, chacun de ces circuits d'alimentation de tension comprenant une borne d'adresse; un troisième transistor comportant une jonction de conduction électrique principale couplée entre la borne d'adresse et un premier noeud; une première borne destinée à recevoir la première tension; une seconde borne destinée à recevoir la seconde tension; un quatrième transistor comportant une jonction principale de conduction électrique couplée entre le premier noeud et la seconde borne, ainsi qu'une électrode de commande branchée à l'une correspondante de la première ligne de mots ou de la seconde ligne de mots; et des moyens couplés entre la première borne et la seconde borne pour fournir l'une ou l'autre de la première tension et de la seconde tension à l'une correspondante de la première ligne de mots ou de la seconde ligne de mots suivant un signal d'adresse appliqué à la borne d'adresse. 13) Dispositif selon la revendication 9, caractérisé en outre en ce que: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; et une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale de ce second transistor sont couplées à un noeud commun. 14) Dispositif selon la revendication 9, caractérisé en outre en ce que: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; une seconde électrode de la jonction principale du premier transistor et un seconde électrode de la jonction principale de ce second transistor sont couplées à un noeud commun; et des moyens de transfert comportant une électrode de commande couplée de manière à répondre à un signal d'adresse, sont branchés entre le noeud commun et une ligne de sources. ) Dispositif selon la revendication 11, caractérisé en outre en ce que: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; et une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale de ce second transistor sont couplées à un noeud commun. 160) Dispositif selon la revendication 11, caractérisé en outre en ce que: le premier transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; le second transistor comporte une première électrode d'une jonction principale de conduction électrique couplée à la ligne de bits; une seconde électrode de la jonction principale du premier transistor et une seconde électrode de la jonction principale de ce second transistor sont couplées à un noeud commun; et des moyens de transfert comportant une électrode de commande couplée de manière à répondre à un signal d'adresse, sont branchés entre le noeud commun et une ligne de sources. 17 ) Procédé de lecture de cellules de mémoire d'une cellule de mémoire morte, procédé caractérisé en ce qu'il consiste à: appliquer à une électrode de commande d'un premier transistor unique comprenant une première cellule de mémoire couplée à une ligne sélectionnée, un premier potentiel lorsqu'on lit une caractéristique binaire de cette première cellule de mémoire; et appliquer à une électrode de commande d'un second transistor unique comprenant une seconde cellule de mémoire couplée à la ligne sélectionnée, lorsqu'on lit la caractéristique binaire de la première cellule de mémoire, un second potentiel de polarité opposée à celle du premier potentiel, le second transistor présentant une tension de seuil et le second potentiel présentant une valeur absolue supérieure à celle de la tension de seuil. ) Procédé selon la revendication 17, caractérisé en outre en ce que: les jonctions principales de conduction électrique du premier transistor et du second transistor sont branchées en parallèle entre la ligne sélectionnée et un premier noeud; lorsqu'on lit la caractéristique binaire de la première cellule de mémoire, on applique à un troisième transistor branché entre le premier noeud et une ligne commune, un troisième potentiel déclenchant le passage d'un courant électrique entre le premier noeud et la ligne commune. 19 ) Procédé selon la revendication 17, caractérisé en outre en ce que les jonctions principales de conduction électrique du troisième transistor et du quatrième transistor sont branchées en parallèle entre la ligne sélectionnée et un premier noeud; lorsqu'on lit la caractéristique binaire de la première cellule de mémoire, on maintient aux bornes d'un troisième transistor branché entre le premier noeud et une ligne commune, un troisième potentiel empêchant le passage d'un courant électrique entre le premier noeud et la ligne commune. ) Procédé selon la revendication 18, caractérisé en outre en ce que: les jonctions principales de conduction électrique du troisième transistor et du quatrième transistor sont branchées en parallèle entre la ligne sélectionnée et un second noeud; lorsqu'on lit les caractéristiques binaires de la première cellule de mémoire, on maintient aux bornes d'un quatrième transistor branché entre le second noeud et une ligne de sources, un quatrième potentiel empêchant le passage d'un courant électrique entre le second noeud et la ligne de sources. 21 *) Procédé de lecture des caractéristiques binaires d'un dispositif de mémoire morte programmable effaçable électriquement, procédé caractérisé en ce qu'il comprend les différentes étapes consistant à: déterminer une tension de seuil d'une première cellule de mémoire; et appliquer une première tension pour maintenir la première cellule de mémoire dans un état électriquement non-conducteur lorsqu'on lit les caractéristiques binaires de la seconde cellule de mémoire branchée en parallèle entre une ligne de bits sélectionnée et une ligne de sources commune, cette première tension présentant une première valeur absolue supérieure à une seconde valeur absolue de la tension de seuil de la première cellule de mémoire. 22-) Procédé selon la revendication 21, caractérisé en ce que l'étape de détermination de la tension de seuil comprend la détermination de la tension de seuil d'une cellule de mémoire sureffacée. 23 V) Procédé de lecture des caractéristiques binaires d'un dispositif de mémoire morte programmable électriquement, procédé caractérisé en ce qu'il comprend les différentes étapes consistant à: appliquer, pendant une première condition de fonctionnement prédéterminée, une première tension destinée à maintenir une cellule de mémoire sureffacée dans un état de coupure, cette première tension présentant une première valeur absolue supérieure à une seconde valeur absolue d'une cellule de mémoire sureffacée; et appliquer, pendant la première condition de fonctionnement prédéterminée, une seconde tension destinée à allumer une cellule de mémoire sélectionnée branchée en parallèle avec la cellule de mémoire sureffacée entre une ligne de bits sélectionnée et une ligne de sources commune. 24) Procédé selon la revendication 23, caractérisé en ce que la condition de fonctionnement prédéterminée est constituée de l'une ou l'autre, sélectionnée, d'une opération de lecture de la cellule de mémoire sélectionnée et d'une opération d'écriture dans la cellule de mémoire sélectionnée. 250) Procédé pour maintenir dans un état de coupure un transistor à effet de champ se comportant comme une cellule de mémoire sureffacée dans un dispositif de mémoire morte, procédé caractérisé en ce qu'il comprend les différentes étapes consistant à: sélectionner, pendant un état de fonctionnement prédéterminé, une cellule de mémoire sélectionnée pour une fonction prédéterminée; et appliquer à une électrode de commande du transistor à effet de champ, pendant la fonction prédéterminée, une tension présentant une première valeur absolue inférieure à une seconde valeur absolue d'une tension de seuil présentée par le transistor à effet de champ lorsque ce transistor à effet de champ se comporte comme une cellule de mémoire sureffacée, de manière à maintenir ce transistor à effet de champ dans un état électriquement non-conducteur.