FR 2683934 A1 19930521 FR 9211195 A 19920921 CIRCUIT POUR AUGMENTER LA VITESSE DE FONCTIONNEMENT D'UN DISPOSITIF DE MEMOIRE A SEMI-CONDUCTEUR La présente invention se rapporte à un dispositif de mémoire à semiconducteur et plus particulièrement à un circuit d'égalisation de lignes de bit et/ou de lignes d'entrée/sortie pour augmenter la vitesse d'entrée et de sortie des données. A mesure que les dispositifs de mémoire à semi-conducteur deviennent hautement intégrés, la vitesse de fonctionnement doit être augmentée L'opération de "lecture" et "d'écriture" d'un dispositif semi-conducteur est exécutée de telle manière qu'une cellule de mémoire transfère, et reçoit, une donnée vers, et de, l'extérieur d'une puce, par l'intermédiaire de lignes de bits ou de lignes d'entrée/sortie de données qui sont connectées entre la cellule de mémoire et l'extérieur de la puce Dans ce cas, les lignes de bits ou les lignes d'entrée/sortie de données ont une charge, intrinsèque (c'est-à-dire, une résistance, une capacité parasite, etc, de ligne) qui affecte de manière néfaste le transfert de données Ce problème est très sérieux dans un dispositif de mémoire à semi-conducteur d'une grande complexité dont les cellules de mémoire ont une taille plus petite et dont la tension de fonctionnement est plus faible Afin de résoudre ce problème il a été proposé un procédé, pour égaliser les lignes de bits ou les lignes d'entrée/sortie de données par rapport à un niveau de tension de source (Vcc) ou à la moitié de celui-ci avant l'opération d'entrée/sortie de données, qui est décrit comme montré à la figure 1 dans un article intitulé "A 20-ns 4-Mb CMOS SRAM with Hierarchical Word Decoding Architecture" par Toshihiko Hirose, IEEE JOURNAL OF SOLID- STATE CIRCUITS, volume 25, numéro 5, octobre 1990. En se référant aux figures l A et 1 B qui représentent respectivement le circuit périphérique de lignes de bits et les amplificateurs de détection, le signal SPGB qui est le signal complémentaire du signal SPG, est produit par le circuit de détection de transition d'adresse (ATD) pour détecter une transition d'adresse externe, et le signal OBL Si sert à sélectionner l'un des blocs de matrices de mémoire contenant une cellule de mémoire donnée. La figure 2 est un chronogramme de fonctionnement des circuits des figures 1 A et 1 B Les caractéristiques de fonctionnement des circuits des figures l A et 1 B sont décrites ci-dessous. La transition d'une adresse externe est détectée par le circuit ATD pour produire le signal SPGB sous la forme d'une brève impulsion Le signal SPGB produit un signal BEQ sous la forme d'une brève impulsion pour égaliser les lignes de bits BL, BLB et les lignes d'entrée/sortie I/O, I/OB dans l'intervalle d'impulsion de niveau "haut", comme montré à la figure 2 Puis les amplificateurs de détection S/A-1, S/A-2 détectent rapidement la donnée de la cellule de mémoire 20, comme le montre la figure l A La donnée lue à partir de la cellule de mémoire 20 est transférée par l'intermédiaire d'un moyen de mémoire tampon de sortie de donnée 40 vers l'extérieur de la puce Les lignes de bits BL, BLB et les lignes d'entrée/sortie I/O et I/OB sont préchargées avec le niveau de tension de source Vcc lorsque l'opération de lecture et d'écriture de donnée de la cellule de mémoire 20 n'est pas exécutée, mais elles sont égalisées par le signal BEQ immédiatement avant l'opération de lecture et d'écriture de donnée de la cellule de mémoire Le temps pendant lequel les lignes de bits BL, BLB et les lignes d'entrée/sortie I/O, I/OB sont égalisées dépend de la dimension de l'intervalle d'impulsion o le signal BEQ est à l'état "haut" Si les lignes de bits BL, BLB et les lignes d'entrée/sortie I/O, I/OB ont une charge intrinsèque relativement grande, l'intervalle d'impulsion doit être augmenté pour égaliser correctement les lignes de bits et les lignes d'entrée/sortie Par conséquent, dans le cas d'un dispositif de mémoire à semi-conducteur d'une grande complexité utilisant une tension de fonctionnement faible et de très petites cellules de mémoire (c'est-à-dire, la taille du transistor constituant la cellule de mémoire), l'intervalle d'impulsion doit être augmenté, en provoquant ainsi une diminution de la vitesse de fonctionnement de sorte que la sortie de donnée est retardée De plus ceci fait que la puce fonctionne de manière erronée lorsque le niveau de tension de source Vcc est faible. C'est un objectif de la présente invention que de proposer un dispositif de mémoire à semi-conducteur dont les lignes de bits ou les lignes d'entrée/sortie de données sont égalisées sans sacrifier la vitesse de fonctionnement. La présente invention propose à cet effet un dispositif de mémoire à semi-conducteur avec un circuit de détection de transition d'adresse qui comprend un détecteur de signal d'entrée pour recevoir un signal entré de l'extérieur qui est mis en mémoire tampon dans une mémoire tampon d'entrée de manière à détecter un signal souhaité, un moyen de commande pour produire un signal pour commander un amplificateur de détection en réponse au signal de sortie du détecteur de signal d'entrée, et un générateur de signal d'égalisation pour produire un signal d'égalisation pour égaliser des lignes de bits et des lignes d'entrée/sortie de données en recevant les signaux de sortie du détecteur de signal d'entrée et du moyen de commande, ce par quoi les lignes de bits et les lignes d'entrée/sortie de données sont toujours égalisées pendant que l'amplificateur de détection n'est pas mis en oeuvre. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre, à titre d'exemple en se référant aux dessins annexés, dans lesquels: les figures l A et 1 B représentent des circuits classiques pour égaliser les lignes de bits et les lignes d'entrée/sortie avec l'amplificateur de détection; la figure 2 est un schéma représentant un chronogramme fonctionnel de la figure 1; les figures 3 A et 3 B sont des schémas fonctionnels pour représenter un circuit d'égalisation de lignes de bits et de lignes d'entrée/sortie selon la présente invention les figures 4 A à 4 C sont des circuits détaillés des figures 3 A et 3 B; la figure 5 est un schéma représentant un chronogramme fonctionnel des figures 3 A et 3 B; et la figure 6 est le schéma d'un chronogramme fonctionnel du circuit de l'invention comparé à celui du circuit classique. En se référant à la figure 3 A, un bloc de cellules de mémoire d'une matrice de cellules de mémoire "a" est connecté par l'intermédiaire des lignes de bits BL, BLB ou des lignes d'entrée/sortie I/O, I/OB à un amplificateur de détection "b" Un circuit d'égalisation 50 est prévu pour égaliser les lignes de bits ou les lignes d'entrée/sortie de données par un signal de commande Opzd Un signal de commande d'amplificateur de détection SACS est appliqué à l'amplificateur de détection "b" Le circuit d'égalisation 50 peut être structuré de manière variée selon la technique antérieure Le circuit de la figure 3 B sert à produire et à commander les signaux Opzd et SACS Une mémoire tampon d'entrée 100 A est obtenue de manière classique pour mettre en tampon une adresse externe, un signal de commande, etc. Un détecteur de signal d'entrée 100 B détecte un signal souhaité à partir du signal de sortie de la mémoire tampon d'entrée 100 A de manière à produire un signal de détection SPG Un générateur de signal de commande d'amplificateur de détection 100 C reçoit le signal de sortie du détecteur de signal d'entrée 100 B de manière à produire un signal de commande d'amplificateur de détection SACS Un générateur de signal d'égalisation 100 D reçoit les signaux de sortie du détecteur de signal d'entrée 100 B et du générateur de signal de commande d'amplificateur de détection 100 C de manière à produire le signal Opzd pour égaliser des lignes de bits BL, BLB et des lignes d'entrée/sortie de données I/O, I/OB déterminées. Des circuits détaillés pour réaliser les blocs de la figure 3 B sont montrés aux figures 4 A à 4 C Le détecteur de signal d'entrée 100 B est montré à la figure 4 A, le générateur de signal de commande d'amplificateur 1 OOC à la figure 4 B, et le générateur de signal d'égalisation 100 D à la figure 4 C Le circuit de la figure 4 A est un type de circuit ATD pour détecter la transition des adresses d'entrée de manière à produire un signal de détection SPG. La chaîne de cinq inverseurs en cascade 101, 105 constitue un circuit à retard pour produire le signal de sortie SPG sous forme d'impulsions lorsque la transition du signal d'entrée A Pl se produit. Le générateur de signal de commande d'amplificateur de détection l OOC, tel que montré à la figure 4 B, reçoit le signal SPG de manière à produire le signal SACS sous forme de brèves impulsions lorsque le signal SPG réalise une transition du niveau "bas" au niveau "haut" La référence numérique 120 indique un circuit à retard (qui sera décrit dans la suite) pour retarder le signal SACS pendant que l'amplificateur de détection exécute une opération de détection. Le générateur de signal d'égalisation 100 D, tel que montré à la figure 4 C, comprend une porte NON-ET 121 pour recevoir les signaux SPGB et SACS et pour piloter les inverseurs 122, 123 de manière à produire le signal opzd pour activer le circuit d'égalisation 50 de la figure 3 A. Lorsque le signal SACS est invalidé, le circuit d'égalisation de la figure 4 C produit de manière continue le signal opzd comme signal de validation de l'état "haut". En fonctionnement, si aucune transition de signal d'adresse externe n'est entrée (c'est-à-dire que la transition ne se produit pas), le signal SPG est au niveau "bas" (le signal SPGB étant au niveau "haut"), le signal SACS est au niveau "bas", et par conséquent le signal opzd est au niveau "haut", de sorte que le circuit d'égalisation de la figure 3 A est activé, en égalisant ainsi les lignes de bits ou les lignes d'entrée/sortie de données. Dans ce cas, l'opération de lecture ou d'écriture de la cellule de mémoire n'est pas effectuée Si un signal d'adresse externe est entré (c'est-à-dire que la transition se produit), le signal SPG est produit sous forme d'une impulsion brève de niveau "haut" (le signal SPGB est produit sous forme d'une impulsion brève de niveau "bas"), le signal SACS est de niveau "haut", et par conséquent le signal Opzd est de niveau "bas" après un temps de retard donné par le circuit à retard 120 de la figure 4 B, de sorte que le circuit d'égalisation 50 est désactivé, en arrêtant ainsi l'égalisation des lignes de bits ou des lignes d'entrée/sortie de données pendant que l'amplificateur de détection "b" est activé pour détecter la donnée de la cellule de mémoire Ainsi les lignes de bits ou les lignes d'entrée/sortie de données sont égalisées continuellement pendant que l'amplificateur de détection n'est pas mis en oeuvre, et par conséquent le temps pris pour la détection de la donnée dans une cellule de mémoire déterminée devient très court, comme le montre la figure 5 L'opération de détection a le temps d'être effectuée pendant que le signal SACS produit est de niveau "haut" Ensuite, si l'intervalle d'impulsion du signal SPG se termine, le signal SACS est de nouveau au niveau "bas" et le signal çpzd de nouveau au niveau "haut", le circuit d'égalisation 50 est de nouveau activé de manière à égaliser les lignes de bits ou les lignes d'entrée/sortie de données immédiatement après la détection de la donnée de la cellule de mémoire. Comme le montre la figure 6, le circuit de l'invention réduit le temps de détection de l'intervalle "T" comparé au circuit classique, en empêchant ainsi la vitesse de fonctionnement d'être sacrifiée compte tenu de l'égalisation de lignes de bits et des lignes d'entrée/sortie de données. Bien que les figures 3 B, 4 A, 4 B, 4 C représentent un mode de réalisation davantage préféré du circuit de l'invention, différentes modifications et changements par rapport à celui-ci peuvent être exécutés sans sortir de l'esprit de l'invention Bien entendu, une personne expérimentée dans cette technique appréciera facilement que le circuit de la figure 3 B peut être appliqué efficacement à seulement l'une des lignes de bits ou des lignes d'entrée/sortie de données ou aux deux. Comme indiqué ci-dessus, le dispositif de mémoire à semi- conducteur de l'invention fait en sorte que les lignes de bits et les lignes d'entrée/sortie de données connectées à un amplificateur déterminé sont égalisées continuellement lorsque l'amplificateur de détection n'est pas mis en oeuvre, de sorte que la vitesse de fonctionnement n'est pas de dégradée (ce qui provoquerait un fonctionnement erroné de la puce) en assurant ainsi la fiabilité du dispositif de mémoire à semi-conducteur. Bien que l'invention ait été particulièrement montrée et décrite en se référant à des modes de réalisation préférés de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications dans la forme et dans des détails peuvent être effectuées sans sortir de l'esprit et du domaine de l'invention. REVENDICATIONS 1 Dispositif de mémoire à semi-conducteur avec un circuit de détection de transition d'adresse caractérisé en ce qu'il comprend: un moyen de détection de signal d'entrée ( 1 OOB) recevant un signal entré de l'extérieur (A Pi, A Pi B) qui est mis en mémoire tampon pour détecter un signal souhaité pour produire un signal de détection (SPG); un moyen de commande ( 100 C) recevant ledit signal de détection (SPG) dudit moyen de détection de signal d'entrée ( 1 OB), pour produire un signal de commande (SACS) pour commander un amplificateur de détection (b); et, un moyen générateur de signal d'égalisation ( 1 OOD) recevant lesdits signaux de sortie (SPG, SACS) du moyen de détection de signal d'entrée ( 1 OOB) et du moyen de commande ( 100 C), pour produire un signal d'égalisation (Opzd) pour égaliser une paire de lignes de bits (BL, BLB) ou de lignes d'entrée/sortie de données (I/O, I/OB); ce par quoi ladite paire de lignes de bits (BL, BLB) ou paire de lignes d'entrée/sortie de données (I/O, I/OB) est toujours égalisée pendant que ledit amplificateur de détection (b) n'est pas mis en oeuvre. 2 Dispositif de mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que ladite paire de lignes de bits (BL, BLB) et ladite paire de lignes d'entrée/sortie de données (I/O, I/OB) sont égalisées par ledit signal d'égalisation (Opzd). 3 Dispositif de mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que ledit moyen de détection de signal d'entrée ( 1 OOB) comprend: un premier moyen de retardement ( 101 à 105) produisant un signal d'entrée inversé qui est retardé; et un moyen de production dudit signal de détection (SPG) avec un niveau logique égal à celui dudit signal d'entrée (A Pi, A Pi B). 4 Dispositif de mémoire à semi-conducteur selon la revendication 3, caractérisé en ce que ledit premier moyen de retardement ( 101 à 105) comprend un nombre impair d'inverseurs. Dispositif de mémoire à semiconducteur selon la revendication 3, caractérisé en ce que ledit moyen de production comprend: une porte NON-ET ( 106) recevant ledit signal d'entrée (A Pi) et ledit signal d'entrée inversé (A Pi B); et un inverseur ( 107) pour inverser la sortie de ladite porte NON-ET. 6 Dispositif de mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que ledit moyen de commande ( 1 OOC) comprend: un inverseur ( 111) pour inverser ledit signal de détection (SPG); un deuxième moyen de retardement ( 120) pour retarder ledit signal de détection inversé (SPGB) pendant la lecture ou l'écriture d'une donnée à partir d'une cellule de mémoire ou dans une cellule de mémoire afin d'invalider la sortie dudit moyen générateur de signal d'égalisation ( 100 D); et une porte NON-ET ( 114) pour recevoir la sortie dudit deuxième moyen de retardement ( 120) et dudit signal de détection inversé (SPGB) pour produire ledit signal de commande (SACS) avec un niveau logique égal à celui dudit signal de détection (SPG). 7 Dispositif de mémoire à semi-conducteur selon la revendication 6, caractérisé en ce que ledit deuxième moyen de retardement ( 120) comprend un nombre pair d'inverseurs. 8 Dispositif de mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que ledit moyen générateur de signal d'égalisation ( 100 D) comprend: un moyen inverseur pour inverser ledit signal de détection (SPG); et une porte NON-ET ( 121) recevant le signal de détection inversé (SPGB) dudit moyen inverseur et ledit signal de commande (SACS) pour produire ledit signal d'égalisation (lpzd) avec un niveau logique complémentaire de celui dudit signal de commande (SACS). 9 Dispositif de mémoire à semi-conducteur avec un circuit de détection de transition d'adresse caractérisé en ce qu'il comprend: un moyen de détection de signal d'entrée ( 1 OOB) recevant un signal entré de l'extérieur (A Pi, A Pi B) qui est mis en mémoire tampon, pour produire un signal de détection (SPG) avec un niveau logique égal au niveau logique dudit signal d'entrée; un moyen de commande ( 100 C) recevant ledit signal de détection (SPG) dudit moyen de détection de signal d'entrée ( 1 00 B), pour produire un signal de commande (SACS) avec un niveau logique égal audit signal de détection pour commander un amplificateur de détection (b); et, un moyen générateur de signal d'égalisation ( 100 D) recevant ledit signal de détection (SPG) et ledit signal de commande (SACS), pour produire un signal d'égalisation (Opzd) avec un niveau logique complémentaire dudit signal de commande pour égaliser une paire de lignes de bits (BL, BLB) et/ou de lignes d'entrée/sortie (I/O, I/OB); ce par quoi ladite paire de lignes de bits (BL, BLB) et/ou de lignes d'entrée/sortie (I/O, I/OB) sont toujours égalisées avant que l'opération de transfert de donnée soit exécutée par ledit amplificateur de détection (b). 10 Dispositif de mémoire à semi-conducteur avec un circuit périphérique de ligne de bits caractérisé en ce qu'il comprend: un moyen de détection de signal d'entrée ( 1 OOB) recevant un signal entré de l'extérieur (A Pi, A Pi B) qui est mis en mémoire tampon, pour produire un signal de détection (SPG) avec un niveau logique égal au niveau logique dudit signal d'entrée; un moyen de commande ( 100 C) recevant ledit signal de détection (SPG) dudit moyen de détection de signal d'entrée ( 1 OOB), pour produire un signal de commande (SACS) avec un niveau logique égal audit signal de détection pour commander un amplificateur de détection (b); et, un moyen générateur de signal d'égalisation ( 100 D) recevant ledit signal de détection (SPG) et ledit signal de commande (SACS), pour produire un signal d'égalisation (Opzd) avec un niveau logique complémentaire dudit signal de commande; un moyen d'égalisation recevant ledit signal d'égalisation (Opzd) pour commander l'égalisation desdites lignes de bits (BL, BLB) et/ou desdites lignes d'entrée/sortie de données (I/O, I/OB), reliant ledit amplificateur de détection (b) et un bloc de matrice de mémoire (a); ce par quoi ladite paire de lignes de bits (BL, BLB) et/ou de lignes d'entrée/sortie de données (I/O, I/OB) sont toujours égalisées avant que l'opération de transfert de donnée, à partir dudit bloc de matrice de mémoire, soit exécutée par ledit amplificateur de détection (b).