FR 2680890 A1 19930305 FR 9210374 A 19920828 i La présente invention concerne des antémémoires et en particulier l'utilisation d'antémémoires pour mémori- ser des données dans un système de traitement d'images. Habituellement les dispositifs de traitement d'images mémorisent des données et des instructions de pro- gramme dans un dispositif de mémoire La mémoire peut se présenter sous n'importe quelle forme, par exemple des cir- cuits à l'état solide, des disquettes ou des disques durs. Le temps nécessaire pour récupérer une information à partir d'une mémoire varie en fonction du type de dispositif de mémoire et du nombre d'autres composants qui sont en compé- tition pour accéder à la mémoire La relation physique entre l'emplacement de mémoire de données nouvellement recherchées et l'emplacement du dernier élément de données acquis à partir de la mémoire peut également affecter la durée de récupération. Parfois la vitesse, à laquelle un programme est exécutée, est en grande partie fonction de la durée néces- saire à l'unité centrale de traitement (CPU) pour obtenir les données et les instructions de programmes à partir de la mémoire Souvent, les programmes comprennent un ou plu- sieurs sous-programmes ou groupes d'instructions qui sont exécutés fréquemment Dans d'autres cas, le programme peut utiliser de façon répétée des éléments spécifiques de don- nées Par conséquent, il est souhaitable de mémoriser fré- quemment des instructions et des données utilisées d'une manière qui réduit la durée nécessaire à l'unité centrale de traitement pour les obtenir. Une technique usuelle pour obtenir un accès plus rapide à une information fréquemment utilisée consiste à utiliser une "antémémoire" De façon typique, l'unité CPU est le seul dispositif qui peut avoir accès à l'antémémoire et est raccordé à la mémoire d'une manière facilitant l'ac- cès Lorsque l'unité centrale de traitement exécute une nouvelle tâche, la première instruction ou le premier élé- ment de données est extrait du milieu de la mémoire princi- pale D'autres instructions ou données en des emplacements adjacents de la mémoire principale peuvent être également extraites à cet instant Les instructions ou données ex- traites sont introduites dans un premier dispositif de mé- moire à accès direct de l'antémémoire L'antémémoire pos- sède un second dispositif de mémoire à accès direct qui mé- morise une "étiquette", qui indique si une information pro- venant d'une adresse donnée de la mémoire principale est présente dans l'antémémoire. Ensuite, chaque fois que l'unité centrale de traitement a besoin d'un élément de donnée ou d'une nou- velle instruction, l'adresse correspondante pour la mémoire principale est appliquée à l'antémémoire L'adresse est utilisée pour lire une étiquette à partir du second dispo- sitif de mémoire et l'étiquette est vérifiée afin de déter- miner si l'information demandée est présente dans l'antémémoire Si cette information est présente, le pre- mier dispositif de mémoire à accès direct est autorisé à envoyer l'élément d'information à l'unité centrale de trai- tement Si l'information demandée n'est pas présente dans l'antémémoire, l'adresse est envoyée à la mémoire princi- pale pour l'obtention de l'élément d'information Une fois que le nouvel élément d'information a été obtenu, il est introduit dans l'antémémoire, tout en étant envoyé à l'uni- té centrale de traitement. L'antémémoire mémorise des données provenant d'une source dans laquelle chaque élément de donnée est identifié par une adresse possédant plusieurs bits. L'antémémoire comprend un circuit de mémoire d'étiquettes et un circuit de mémoire de données, qui tous deux possè- dent un port d'entrée d'adresses ainsi qu'une entrée et une sortie des données Lorsqu'un élément de données est requis par un dispositif utilisateur, l'antémémoire reçoit l'adresse de cette donnée et répartit les bits d'adresses en au moins deux groupes. Un multiplexeur raccorde de façon sélective l'un des groupes de bits d'adresses aux ports d'entrée d'adresses des deux circuits de mémoire et raccorde de fa- çon sélective l'autre groupe à l'entrée de données du cir- cuit de mémoire d'étiquettes La sélection des deux groupes est réversible Dans une forme de réalisation de la pré- sente invention, les bits d'adresses sont répartis en quatre groupes et le multiplexeur transmet simultanément deux des groupes aux ports d'entrée d'adresses des deux circuits de mémoire et transmet sélectivement les deux autres groupes de bits à l'entrée de données du circuit de mémoire d'étiquettes La sélection des différents groupes est réalisée en réponse à un signal de commande. Un comparateur reçoit l'autre groupe de bits d'adresses et un nombre identique de bits lus à partir du circuit de mémoire d'étiquettes, lorsqu'il est adressé par le premier groupe de bits Les deux ensembles de bits sont comparés et le comparateur délivre un signal indiquant si les deux ensembles de bits sont identiques Un contrôleur répond au signal délivré par le comparateur en lisant des données à partir du circuit de mémoire de données lorsque le signal indique une coïncidence entre les bits, ou bien en lisant des données à partir de la source lorsque les en- sembles de bits ne coïncident pas Les données obtenues par le contrôleur sont mises à la disposition du dispositif utilisateur. Lorsque le signal indique que les ensembles com- parés de bits ne coïncident pas, dans la forme de réalisa- tion préférée, les données obtenues à partir de la source sont également mémorisées dans le circuit de mémoire de données Lorsque ceci se produit, l'autre groupe de bits d'adresses est mémorisé dans le circuit de mémoire d'étiquettes, en un emplacement adressé par le premier groupe de bits d'adresses. Un but général de la présente invention est de fournir une antémémoire dans laquelle les bits de l'adresse, qui sont sélectionnés en tant qu'adresse de l'antémémoire et en tant que données de l'antémémoire, peu- vent être modifiés en réponse à un signal de commande. Un but de la présente invention est de fournir une antémémoire pour un système de traitement d'images qui retient une partie des données d'images traitées. Un autre but est de fournir une antémémoire, qui puisse être configurée de manière à mémoriser des parties de l'image ayant des configurations géométriques diffé- rentes. D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci- après prise en référence aux dessins annexés, sur lesquels: la figure 1 est un schéma-bloc d'un système de traitement d'images vidéo, qui met en oeuvre la présente invention; la figure 2 représente une configuration d'une antémémoire servant à mémoriser une partie de l'image pos- sédant une première forme géométrique; la figure 3 est un schéma-bloc du circuit d'antémémoire; et les figures 4 et 5 représentent d'autres confi- gurations de l'antémémoire pour la mémorisation de parties de l'image possédant des formes géométriques différentes. En référence à la figure 1, un système de traite- ment d'images vidéo 10 reçoit un signal d'images provenant d'une caméra vidéo classique à balayage de trames 12, qui délivre des données d'image sur une base ligne par ligne. Le signal de la caméra est transmis à un convertisseur ana- logique/numérique (ADC) 14, qui convertit le signal en une série d'éléments d'image numériques (pixels), la luminance de l'échelle des gris de chaque pixel étant représentée par un nombre formé de plusieurs bits Le convertisseur analo- gique/numérique 14 est commandé de façon cadencée par un signal délivré par un contrôleur de mémoire 16 de manière à produire 512 pixels pour chacune des 512 lignes de balayage horizontal produites par la caméra, à titre d'exemple Le contrôleur de mémoire 16 envoie également un signal de syn- chronisation horizontale et un signal de synchronisation verticale (sync) à la caméra 12. Les pixel formés de bits multiples délivrés par le convertisseur analogique/numérique 14 sont transmis à un bus vidéo parallèle 18 Deux mémoires à accès direct (RAM) à deux ports comportent des ports raccordés au bus vidéo 18 et agissent en tant que tampons de trames 24 et 26 de ma- nière à conserver des données d'image Chacun des tampons de trames 24 et 26 possède un nombre suffisant d'emplacements de mémoire pour mémoriser une trame vidéo sous la forme d'un réseau de 512 x 512 pixels Un circuit de production du signal vidéo est raccordé au bus vidéo parallèle 18 et convertit les séries de pixels numériques reçus du bus en un signal vidéo analogique classique ser- vant à afficher une image sur un moniteur 22. Une mémoire graphique 28, qui est également constituée par une mémoire RAM à deux ports, comporte un port couplé au circuit 20 de production du signal vidéo La mémoire graphique 28 mémorise une image vidéo compre- nant des caractères alphanumériques et des symboles gra- phiques destinés à être affichés sur le moniteur 22 Ces caractères et symboles sont utilisés pour régler le système de traitement 10 pour réaliser l'analyse d'images et affi- * cher les résultats de l'analyse Par exemple, des gra- phismes sont affichés sur le contrôleur 22 qui délivre un menu de fonctions qu'un opérateur peut sélectionner en uti- lisant un photostyle 30 Le circuit 20 de production du si- gnal vidéo superpose l'image produite par la mémoire graphique 25 à une image délivrée par la caméra 12 ou par un tampon de trames. Les opérations de lecture et d'enregistrement des tampons de trames 24- 26 et la mémoire graphique 28 sont dirigées en partie par le contrôleur de mémoire 16 Des si- gnaux de commande d'accès à la mémoire sont appliqués par ce contrôleur 16 au dispositif de mémoire par l'intermédiaire de lignes 51 Au cours d'opérations d'acquisition et d'affichage d'images, le contrôleur de mé- moire 16 produit des adresses qui sont envoyés en parallèle par des lignes 50, par l'intermédiaire d'un multiplexeur d'adresses deux- parmi-un 52, à un bus de transmission d'adresses vidéo parallèle commun 53 Les entrées d'adresses des tampons de trames 24 et 26 et de la mémoire graphique 28 sont raccordées au bus de transmission d'adresses vidéo 53 Chaque pixel mémorisé dans ces dispo- sitifs de mémoire est adressé par un nombre numérique, qui comporte un groupe de bits qui spécifie une ligne hori- zontale du réseau de l'image, dans lequel le pixel est si- tué, et un autre groupe de bits qui spécifie une colonne verticale du réseau de l'image. Un autre port de transmission de données de cha- cun des tampons de trames 24 et 26 à deux ports est couplé respectivement à un bus de transmission de données de mé- moire séparé 32 ou 34 Les bus de transmission de données de mémoire 32 et 34 sont raccordés par l'intermédiaire d'ensembles séparés de tampons de données trois-états à un bus de transmission de données parallèle 41 utilisé en com- mun Un second port de transmission de données de la mé- moire graphique 28 est couplé, par un autre ensemble de tampons trois-états 40, au bus de transmission de données 41 utilisé en commun Chacun de ces tampons trois-états 36- est validé individuellement par des signaux délivrés par un bus de commande 43 utilisé en commun Le système 10 com- prend également un bus de transmission d'adresses 42 uti- lisé en commun, qui est raccordé à un autre ensemble d'entrées du multiplexeur d'adresses 52. Un microprocesseur 44 est accouplé aux trois bus 41-43 utilisés en commun et exécute un programme qui com- mande le fonctionnement du système de traitement 10 pour l'acquisition et l'analyse d'images vidéo reçues à partir de la caméra 12 Le programme pour le micro-ordinateur 44 est mémorisé dans une mémoire morte (ROM) 48, qui est éga- lement couplée aux trois bus 41-43 utilisés en commun Une mémoire à accès direct (RAM) 46 fournit des emplacements de mémoire pour les données utilisées par le microprocesseur 44 pendant l'exécution du programme et pour les résultats de l'analyse d'images Un circuit d'arbitrage 49 commande, de façon classique, l'accès aux bus 41-43 utilisés en com- mun. Lorsque des données d'images provenant de la ca- méra 12 doivent être acquises, le contrôleur de mémoire 16 envoie des signaux de commande pour placer le premier tam- pon de trames 24 dans un mode de mémorisation de données reçu par l'intermédiaire du port raccordé au bus vidéo 18. Les données d'images sont transmises de façon cadencée à partir de la caméra 12 par l'intermédiaire du convertisseur analogique/numérique 14 et sont introduites dans le tampon de trames 24 Pendant le processus d'acquisition de l'image, le multiplexeur d'adresses 52 sélectionne le si- gnal d'adresse présent dans des lignes 50 partant du contrôleur de mémoire 16 pour l'envoyer au premier tampon de trames 24 Lorsque les données d'images sont transmises de façon cadencée par l'intermédiaire du convertisseur ADC 14, les adresses sont incrémentées pour la mémorisation des pixels Le contrôleur de mémoire 16 accède aux tampons de trames 24 et 26 et à la mémoire graphique 28 de la même manière pour lire des données d'image pour leur affichage sur le moniteur 22 Dans ce mode, les données d'image sont envoyées à partir du premier port d'un tampon de trames sé- lectionné 24 ou 26, par l'intermédiaire du bus vidéo 18, au circuit 20 de production du signal vidéo. A d'autres instants, le microprocesseur 44 pro- duit des adresses pour lire les données d'images en vue de leur traitement Lorsque ceci se produit, le contrôleur de mémoire 16 commande le multiplexeur d'adresses 52 pour qu'il accouple le bus de transmission d'adresses 42, utili- sé en commun, aux tampons de trames 24 et 26 Les données sont lues à partir du second port du tampon de trame sélec- tionné et introduites dans le bus associé de transmission de données de mémoire 32 ou 34 Le microprocesseur 44 traite les données d'image ou commande un multiplexeur d'entrée fonctionnant en mode pipeline 54 pour qu'il rac- corde le bus de transmission de données de mémoire 32 par- tant du premier tampon de trames 24 à l'entrée d'un pipe- line 56 de traitement morphologique d'images. Le pipeline 56 de traitement morphologique d'images est semblable à celui décrit dans le brevet US N 05 046 190 et intitulé "Pipeline Image Processor", qui est incorporé ici par référence Le pipeline 56 reçoit des don- nées provenant du microprocesseur 44 qui défissent la transformation qui doit être appliquée à l'image Une transformation morphologique implique une modification de chaque pixel sur la base de sa valeur numérique et des va- leurs de pixels voisins Étant donné que chaque pixel de l'image transformée est disponible à la sortie du pipeline 56, le second tampon de trames 26 est autorisé à mémoriser ce pixel Lorsque la transformation est achevée, l'image transformée peut être lue par le microprocesseur 44 à par- tir du second tampon de trames 26 en vue d'une analyse ultérieure ou d'un affichage sur le moniteur 22. Sinon, les pixels de l'image dans le premier tam- pon de trames 24 sont lus par un dispositif de modification de l'image 60,qui réarrange géométriquement l'image initiale avant de l'envoyer au pipeline de traitement morphologique 56 Le dispositif de modification 60 exécute le réarrange- ment de l'image en lisant des pixels à partir du premier tampon de trames 24 dans un ordre autre que l'ordre de ba- layage de trame, dans lequel ils ont été mémorisés Par exemple, l'image peut être pivotée de 900 par lecture des pixels colonne par colonne à partir du réseau, au lieu d'une lecture lue ligne par ligne Sinon, on peut réaliser une translation bidimensionnelle de l'image pour justifier un objet dans l'image sur une position de référence avant l'analyse Le dispositif de modification 60 acquiert des pixels à partir du premier tampon de trames 24 par l'intermédiaire du tampon de données 36 et du bus de trans- mission de données 25 utilisé en commun, et les envoie au pipeline de traitement morphologique 56 par l'intermédiaire du multiplexeur d'entrée 54. Le dispositif de modification 60 possède une an- témémoire directe mappée, qui envoie des pixels au pipeline de traitement morphologique 56 plus rapidement que par la lecture des pixels provenant du tampon de trames 24, chaque fois qu'un pixel est requis Comme indiqué précédemment, le pipeline transforme chaque pixel sur la base des valeurs de pixels voisins C'est pourquoi, le traitement doit avoir accès d'une manière répétée à un pixel donné non seulement pour sa transformation, mais également pour la transforma- tion de ses voisins Bien que les pixels puissent être lus rapidement à partir des tampons de trames dans l'ordre du balayage de trame, dans lequel ils ont été mémorisés, le processus de lecture ralentit lorsqu'on utilise d'autres ordres de lecture, comme par exemple colonne par colonne. En outre, les tampons de trames sont conçus de manière à lire aisément simultanément plusieurs pixels sur la même ligne Cependant, étant donné que le pipeline 56 peut rece- voir seulement un pixel à la fois, on ne peut pas tirer parti de la capacité de lecture simultanée de pixels mul- tiples Le dispositif de modification 60 peut acquérir les pixels sous la forme de groupes et les mémoriser dans la petite antémémoire, à partir de laquelle un accès aux pixels individuels peut être réalisé plus rapidement qu'à partir des tampons de trames Par conséquent, le dispositif de mo- dification peut encore être utilisé pour l'envoi de pixels au pipeline de traitement morphologique 56 même lorsque l'image n'est pas en cours de réarrangement géométrique On décrit plus loin de façon plus détaillée le fonctionnement du dispositif de modification 60. Pour comprendre la conception et le fonctionne- ment du dispositif de modification 60, il est avantageux de décrire la manière dont les pixels situés dans les tampons de trames sont adressés Chaque adresse de pixel possède par exemple une longueur de vingt bits Bien que seuls dix- huit bits sont nécessaires pour adresser chaque pixel dans une image de 512 x 512 pixels, les bits additionnels d'adresses désignent lequel des tampons de trames et de la mémoire graphique contient le pixel désiré Les dix bits de poids les plus faibles de l'adresse spécifient un emplacement dans le sens horizontal dans l'image, c'est-à- dire une colonne du réseau de l'image, et sont désignés ici comme étant la coordonnée X Les dix bits de poids maximum de l'adresse spécifient un emplacement disposé verticale- ment dans l'image, c'est-à-dire une ligne du réseau, et sont désignés ici comme étant la coordonnée Y. L'antémémoire possède un certain nombre d'emplacements de mémoire, qui est égal à une fraction du nombre d'emplacements présents dans les tampons de trames 24 et 26 Par conséquent, l'antémémoire mémorise un réseau par- tiel des pixels pour une image contenue dans un tampon de trames donné Une nouvelle caractéristique de la présente antémémoire réside dans sa capacité à définir les dimen- sions du réseau partiel et de ce fait la forme de la partie de l'image mémorisée dans ce réseau Bien que pour simpli- fier la description qui va suivre, on décrive l'antémémoire comme si chacun de ses emplacements de mémoire contenait un seul pixel, chaque emplacement contient de façon typique la il totalité des 32 pixels lus à un instant à partir du tampon de trames. L'image est mémorisée dans chaque tampon de trames 24 et 26 sous la forme d'un réseau bidimensionnel carré, dans lequel le nombre des pixels dans chaque ligne est égal au nombre des lignes, à savoir 512 Cependant, cette relation géométrique n'est pas une exigence absolue pour la mise en oeuvre pratique de la présente invention. Dans la forme de réalisation représentée sur les dessins, l'antémémoire peut être configurée de manière à mémoriser toutes les lignes de pixels, toutes les colonnes de pixels ou un réseau partiel carré de pixels Le réseau partiel possédant l'une quelconque de ces formes peut être consi- déré comme une zone de mémoire rectangulaire qui est dépla- cée dans l'image de manière à mémoriser différents groupes de pixels qui se situent à l'intérieur des limites de cette zone Par exemple, une antémémoire configurée horizontale- ment peut être "décalée" vers le bas dans les données d'images, par remplacement de pixels actuellement mémorisés à partir d'une ligne par les pixels prévus pour la ligne suivante L'antémémoire peut être déplacée vers le haut de façon similaire Comme cela sera décrit, les pixels corres- pondant à cette configuration de l'antémémoire ne sont pas nécessairement remplacés à raison d'une ligne complète à chaque fois, mais sur une base pixel par pixel, lorsque chaque pixel provenant d'une nouvelle ligne est requis. Pour simplifier l'explication du fonctionnement de l'antémémoire, on va considérer l'image formée de neuf fois neuf pixels sur la figure 2, à la place de l'image complète de 512 x 512 pixels On suppose que l'antémémoire comporte neuf emplacements de mémoire et est configurée pour un réseau partiel de trois fois trois pixels, comme indiqué par le carré rempli de pointillés dans le coin su- périeur gauche de l'image Ce réseau partiel peut être po- sitionné dans trois positions non en chevauchement horizon- talement dans l'image Ainsi, la partie de coordonnée X de l'adresse d'un pixel peut être subdivisée en deux segments de bits désigné par XA et XB, le segment XA identifiant la position horizontale du pixel dans l'antémémoire et le seg- ment XB spécifiant la position horizontale du réseau par- tiel non en chevauchement De façon similaire, la partie de coordonnée Y du pixel de l'adresse d'un pixel peut être subdivisée en deux segments de bits désignés par YA et YB. Par conséquent, l'adresse d'un pixel à vingt bits est sub- divisé en quatre segments de bits XA, XB, YA et YB Par exemple, le pixel désigné par 62 dans l'image prise à titre d'exemple comprend les segments XA, XB, YA et YB possédant les valeurs respectives 2, 0, 1 et 1 L'utilisation de cette segmentation de l'adresse apparaîtra à l'évidence au cours de la description du dispositif de modification 60. Les détails du dispositif de modification 60 sont illustrés sur la figure 3 Le coeur du dispositif est un séquenceur de rééchantillonnage d'images (IRS) 70 tel que le dispositif modèle TMC 2302 fabriqué par TRW Corp Le sé- quenceur IRS reçoit des instructions de la part du micro- processeur 44, qui configure le séquenceur IRS pour qu'il applique une modification géométrique à l'image et par exemple, fasse tourner l'image de quatre-vingt dix degrés. De ce fait, le séquenceur IRS 70 produit des adresses pour lire des pixels à partir de l'image mémorisée, sur une base colonne par colonne, c'est-à-dire qu'il lit séquentielle- ment les pixels dans une colonne, puis dans la colonne sui- vante, etc Étant donné que les pixels de l'image ont été mémorisés sur une base ligne par ligne, la lecture colonne par colonne a pour effet de faire tourner l'image de quatre-vingt dix degrés Le fait que les pixels soient lus de haut en bas ou de bas en haut et que la colonne la plus à gauche ou la plus à droite soit lue en premier, détermi- nent le sens de rotation On peut modifier la géométrie de l'image pour lui donner d'autres formes comme cela apparai- tra à l'évidence aux spécialistes utilisant des dispositifs IRS, comme par exemple des personnes utilisant un appareil- lage de télévision produisant des effets spéciaux. Chaque adresse est transmise par le séquenceur IRS 70 à une antémémoire 71 représentée sur la figure 3 par des lignes formées de tirets De façon spécifique, quatre ensembles de lignes, qui véhiculent les segments d'adresses XA, XB, YA et YB, sont raccordés à un premier ensemble de circuits de verrouillage à temporisation 72 qui retardent l'envoi d'une adresse donnée à un ensemble de tampons d'adresses 74 Les quatre segments d'adresses XA, XB, YA et YB sont combinés en un seul bus parallèle à la sortie des circuits de verrouillage à temporisation 72 Les tampons d'adresses 74 accouplent sélectivement l'adresse de pixels retardée au bus de transmission d'adresses 42 utilisé en commun. L'adresse délivrée par le séquenceur IRS 70 est également envoyée à l'entrée d'un multiplexeur de format d'adresses 76 Ce multiplexeur 76 est configuré par des si- gnaux de commande délivrés par le microprocesseur 44 de ma- nière à raccorder les quatre lignes d'entrée pour les seg- ments d'adresses XA, XB, YA et YB à des lignes de sortie Ai, A 2, Dl et D 2 La configuration de la connexion dépend de la configuration géométrique de l'antémémoire 71 La configuration est obtenue lors du mode de réglage par l'utilisateur utilisant un photostyle 30 pour la sélection de graphismes appropriés affichés sur le moniteur 22, comme décrit dans le brevet US N 04 916 640 Pour la configuration d'antémémoires carrées représentée sur la figure 2, le mul- tiplexeur de format d'adresses 76 envoie un segment d'adresse XA à des lignes de sortie Al, un segment d'adresse YA à des lignes de sortie A 2, un segment XB à des lignes de sortie Dl et un segment YB à des lignes de sortie D 2 Les bits présents dans les lignes Al et A 2 forment l'adresse pour l'antémémoire 71 et les bits présents dans les lignes Dl et D 2 forment ce qui est désigné habituelle- ment sous l'expression "étiquette d'antémémoire" ou "don- * nées d'étiquettes d'antémémoire". Les lignes de transmission d'adresses de l'anté- mémoire Ai et A 2 et les lignes de données de l'antémémoire Dl et D 2 sont raccordées respectivement au port de trans- mission d'adresses et au port de transmission de données d'une mémoire RAM d'étiquettes 78 de l'antémémoire Les lignes Ai et A 2 de transmission d'adresses à bits multiples véhiculent un signal qui sélectionne l'emplacement de mé- moire auquel un accès doit être réalisé dans la mémoire RAM d'étiquettes 78 de l'antémémoire Si cette mémoire RAM 78 est dans le mode d'enregistrement, les données présentes dans les lignes Dl et D 2 detransmission de données à bits multiples sont mémorisées dans la mémoire RAM conjointement avec un bit à niveau logique haut présent dans la ligne d'entrée de données 79 Dans le mode de lecture, le contenu de l'emplacement de mémoire adressé est envoyé en parallèle à partir de la mémoire d'étiquettes 78 de l'antémémoire par l'intermédiaire d'un port de transmission de données à deux ensembles de lignes de transmission de bits de sortie dési- gnés par Dl' et D 2 ' et par l'intermédiaire d'une ligne 81 de transmission d'un bit La mémoire RAM d'étiquettes 78 de l'antémémoire peut être un dispositif à deux ports ou un tampon trois-états, qui peut être utilisé pour isoler le port d'entrée de la donnée unique de la mémoire RAM à par- tir des lignes de sortie Dl et D 2 du multiplexeur de format d'adresses 76, hormis lorsque des données doivent être mé- morisées. Le contenu de la mémoire RAM d'étiquettes 78 de l'antémémoire est envoyé à un ensemble d'entrées d'un comparateur à bits multiples 80, dont un autre ensemble d'entrées est accouplé aux lignes de transmission de don- nées Dl et D 2 et est placé à un niveau haut logique constant présent dans la ligne 82 Le comparateur 80 déter- mine si les profils binaires dans les deux ensembles d'entrées sont identiques et fournit une indication de cette détermination dans une ligne de sortie 84 Cette dé- termination est envoyée à un contrôleur 86 de l'antémémoire qui règle le fonctionnement de l'antémémoire 71, comme cela va être décrit Le contrôleur 86 de l'antémémoire est rac- cordé par une série de lignes de commande à un grand nombre des composants situés dans l'antémémoire 71, comme on peut le voir sur la figure 3. Les lignes de transmission d'adresses Ai et A 2 de l'antémémoire sont des mémoires raccordées à un second en- semble de circuits de verrouillage à temporisation 88, qui applique un retard entre le moment o l'adresse est pro- duite par le séquenceur IRS 70, et le moment o elle at- teint les entrées d'adresses d'une mémoire RAM de données de l'antémémoire Ce retard inclut le temps de traite- ment nécessaire avant que le comparateur délivre une indi- cation signalant si le pixel désiré est présent dans la mé- moire RAM de données 90 de l'antémémoire 71 Lorsque le pixel désiré est présent, il est lu à partir de la mémoire RAM de données 90 de l'antémémoire et envoyé, par l'intermédiaire de lignes de sortie 92 et du multiplexeur 54, au pipeline de traitement morphologique 56 Le port de données de la mémoire RAM de données 90 de l'antémémoire peut également être raccordé au bus de transmission de don- nées 41, utilisé en commun, par l'intermédiaire d'un en- semble de tampons de données 94, en réponse à un signal de commande délivré par le contrôleur 86 de l'antémémoire. Étant donné que l'antémémoire 71 mémorise seule- ment une partie des données d'image mémorisées dans le pre- mier tampon de trames 24, un mécanisme est nécessaire pour déterminer si un pixel donné recherché par le séquenceur IRS 70 est mémorisé dans la mémoire RAM de données 90. C'est le rôle du système d'étiquettes de l'antémémoire Si on considère la configuration de l'antémémoire représentée sur la figure 2, lorsque le séquenceur de rééchantillonnage d'images (IRS) 70 produit une adresse, le multiplexeur de format d'adresses 76 applique les bits présents dans un segment d'adresse XA aux lignes de sortie Ai, le segment YA aux lignes de sortie A 2, le segment XB aux lignes de sortie Dl et le segment YB aux lignes de sortie D 2 La configura- tion de raccordement est définie par des données que le multiplexeur de format d'adresses 71 a précédemment reçu et mémorisé à partir du microprocesseur 44, en réponse au pro- cessus de réglage Le multiplexeur de format d'adresses 76 sélectionne quels couples de bits d'adresses de pixels se- ront utilisés en tant qu'adresses de l'antémémoire et quels groupes de bits d'adresses de pixels seront utilisés en tant que données de l'antémémoire Les bits multiples pré- sents dans les lignes Ai et A 2 de transmission d'adresses de l'antémémoire accèdent à un emplacement spécifique dans la mémoire d'étiquettes 78 de l'antémémoire, qui contient des données identifiant si le pixel désiré est mémorisé dans la mémoire RAM de données 90 de l'antémémoire. Lorsqu'une nouvelle image est acquise et mémori- sée dans le premier tampon de trames 24, la mémoire d'étiquettes 78 de l'antémémoire est effacée par le contrô- leur 86 de l'antémémoire, qui délivre un signal d'effacement par l'intermédiaire de la ligne 96 La mémoire d'étiquettes de l'antémémoire répond à ce signal en mémori- sant des zéros en tous ces emplacements de mémoire Lorsque le séquenceur IRS 70 produit ensuite une adresse de pixels pour la première fois, tous les zéros sont lus à partir de la mémoire d'étiquettes 78 de l'antémémoire, par l'intermédiaire des lignes 81, Dl' et D 2 ' Le comparateur répond initialement à un signal de validation de compa- raison délivré par le compteur 86 de l'antémémoire, en com- parant un niveau logique présent dans la ligne 81 au niveau logique haut constant présent dans la ligne 82 Un niveau logique haut dans ces deux lignes indique que les données d'étiquettes ont été mémorisées préalablement à l'emplacement adressé de la mémoire RAM d'étiquettes 78 de l'antémémoire Actuellement dans le présent exemple, les niveaux logiques ne sont pas égaux étant donné que la ligne 81 possède un niveau bas ou niveau zéro qui indique que l'emplacement de la mémoire d'étiquettes a été effacé et que le pixel désiré n'est pas présent dans la mémoire RAM de données 90 de l'antémémoire. En référence aux figures 1 et 3, le contrôleur 86 de l'antémémoire répond à cette indication en commandant la mémoire RAM d'étiquettes 78 de l'antémémoire pour qu'elle enregistre les bits présents dans des lignes de transmis- sion de données 79, Dl et D 2 à l'emplacement adressé A cet instant, le contrôleur de l'antémémoire demande également au circuit d'arbitrage 49 d'accéder à l'ensemble de bus 41- 43 utilisés en commun Lorsque cet accès est autorisé, l'adresse du pixel désiré est envoyée par le tampon d'adresse 74 depuis les circuits de verrouillage à tempori- sation 72, o il a été mémorisé, au bus de transmission d'adresses 42, utilisé en commun Le multiplexeur d'adresses 52 est commandé de manière à raccorder le bus de transmission d'adresses 42 utilisé en commun au bus de transmission d'adresses vidéo 53 Le tampon de données 36 pour le premier tampon de trames 24 est également commandé de manière à raccorder son bus de transmission de données de mémoire 32 au bus de transmission de données 41 utilisé en commun Lorsque ce raccordement est achevé, le pixel dé- siré est extrait du premier tampon de trames 24 et est en- voyé au dispositif 60 de modification de l'image. Le pixel récupéré traverse le tampon de données 94 de l'antémémoire, à partir de laquelle il est appliqué simultanément à la mémoire RAM de données 90 de l'antémé- moire et au pipeline formant processeur d'images morpholo- giques 56 par l'intermédiaire du multiplexeur 54 La mé- moire RAM de données 90 de l'antémémoire est alors comman- dée par le contrôleur 86 de l'antémémoire pour mémoriser le pixel récupéré, à l'emplacement désigné par les segments d'adresses Ai et A 2 Ceci achève le processus concernant la première adresse délivrée par le séquenceur IRS 70. Éventuellement le séquenceur IRS 70 recherche l'un des pixels mémorisé antérieurement dans l'antémémoire 71 Lorsque ceci se produit, le multiplexeur de format d'adresses 71 segmente l'adresse provenant du séquenceur IRS, en la répartissant dans les lignes Ai, A 2, Dl et D 2 comme décrit précédemment Les bits présents dans les lignes de transmission d'adresses Ai et A 2 de l'antémémoire accèdent à l'emplacement de mémoire approprié dans la mé- moire RAM d'étiquettes 78 de l'antémémoire, à partir de la- quelle des données sont introduites par lecture dans les lignes 81, Dl et D 2 Cette fois, le bit présent dans la ligne 81 possède un niveau haut logique dû à la mémorisa- tion antérieure du bit provenant de la ligne 79 à l'emplacement adressé Par conséquent, lorsque le compara- teur 80 examine les bits présents dans les lignes 81 et 82, ces deux bits possèdent des niveaux logiques hauts Cette coïncidence amène le comparateur à poursuivre en comparant les bits présents dans les lignes Dl à ceux présents dans les lignes Dl' et à comparer les bits présents dans les lignes D 2 à ceux présents dans les lignes D 2 ' Une coïnci- dence de tous ces bits indique que le pixel désiré est mé- morisé dans l'antémémoire 71. L'apparition d'une coïncidence complète des don- nées est signalée par le comparateur 80 au contrôleur 86 de l'antémémoire Le contrôleur répond en commandant à la mé- moire RAM de données 90 de l'antémémoire de lire le pixel mémorisé à l'adresse spécifiée par les segments d'adresses Ai et A 2 Le processus complet de comparaison requiert plu- sieurs cycles d'horloge dans lesquels le séquenceur IRS 70 produit d'autres adresses de pixels C'est pourquoi, le circuit de verrouillage à temporisation 88 applique un re- tard de manière que les segments d'adresses correspondants soient disponibles aux entrées de la mémoire RAM de données de l'antémémoire, à la fin de la comparaison Ces seg- ments sont remplacés dans les circuits de verrouillage à temporisation lorsqu'un autre couple est produit à la sor- tie du multiplexeur d'adresses 76. Si le pixel désiré n'est pas mémorisé dans la mé- moire RAM de données 90 de l'antémémoire, le comparateur 80 établit qu'il n'existe pas de coïncidence entre les données présentes dans les lignes Dl et D 2 et les données présentes dans les lignes Dl' et D 2 ' Lorsque ceci se produit, le dispositif 60 de modification de l'image doit acquérir le pixel désiré à partir du premier tampon de trames 24 d'une manière semblable à ce qui a été décrit précédemment, dans le cas de l'accès à une nouvelle image A la fin du proces- sus complet de comparaison, l'adresse actuellement produite par le séquenceur IRS 70 n'est pas la même adresse que celle qui a créé la nonconcordance En réalité plusieurs adresses ont été produites pendant l'intervalle de temps nécessaire pour la comparaison Cependant, ces adresses sont toutes mémorisées dans le premier ensemble de circuit de verrouillage à temporisation 72 Le contrôleur 86 de l'antémémoire répond à l'indication de non concordance en sélectionnant l'adresse correspondante délivrée par le pre- mier ensemble de circuits de verrouillage à temporisation 72 pour l'appliquer au bus de transmission d'adresses 42 utlisé en commun, pour obtenir le pixel désiré à partir des premiers tampons de trames 24 Lorsque ce nouveau pixel est reçu par l'antémémoire 71, il est enregistré à l'emplacement approprié de la mémoire RAM de données 90 de l'antémémoire et remplace tout pixel antérieur en cet em- placement Simultanément, l'emplacement correspondant dans la mémoire RAM d'étiquettes 78 de l'antémémoire est mis à jour avec les nouvelles données présentes dans les lignes Dl et D 2 pour le nouveau pixel On notera également que chaque nouvelle adresse produite par le séquenceur IRS 70 remplace l'adresse la plus ancienne dans les circuits de verrouillage à temporisation 72. Une caractéristique clé de la présente antémé- moire 71 est sa capacité à configurer la géométrie de la zone de mémoire por le réseau partiel de pixels dans l'image La figure 4 montre de quelle manière l'antémémoire 71 comportant neuf emplacements de mémoire peut être réglée pour mémoriser une colonne de pixels, à la place du réseau carré trois fois trois de la figure 2 Pour configurer la mémoire de cette manière, le microprocesseur 44 envoie au multiplexeur de format d'adresses 76, des signaux de com- mande qui amènent ce multiplexeur à exécuter les connexions suivantes: l'entrée YA à la sortie Ai, l'entrée YB à la sortie A 2, l'entrée XA à la sortie Dl et l'entrée XB à la sortie D 2 Avec cette configuration, les segments d'adresses de pixels YA et YB sélectionnent l'emplacement de mémoire de l'antémémoire et les segments d'adresses de pixels XA et XB déterminent la position du réseau partiel en forme de colonne dans l'image C'est-à-dire que les seg- ments YA et YB forment l'adresse de l'antémémoire et les segments XA et XB forment les données d'étiquettes de l'antémémoire Le traitement des adresses par l'antémémoire 71 est le même que celui décrit précédemment pour le réseau partiel carré. Sinon, l'antémémoire 71 peut être configurée de manière à mémoriser une ligne horizontale complète de l'image comme représenté sur la figure 5 Dans ce cas, le multiplexeur de format d'adresses 76 est commandé de ma- nière à établir les connexions suivantes: l'entrée XA à la sortie Al, l'entrée XB à la sortie A 2, l'entrée YA à la sortie Dl et l'entrée YB à la sortie D 2 Avec cette confi- guration, les segments d'adresses de pixels XA et XB, qui forment des groupes de bits d'adresses de pixels, sélec- tionnent l'emplacement de mémoire de l'antémémoire et les segments YA et YB déterminent la position du réseau partiel horizontal, verticalement dans l'image C'est-à-dire que les segments XA et XB forment l'adresse de l'antémémoire et les segments YA et YB forment la donnée d'étiquette de l'antémémoire. Comme indiqué précédemment, les figures 2, 4 et 5 représentent une image simplifiée et un réglage de l'antémémoire Dans la pratique, l'antémémoire 71 mémorise plusieurs colonnes ou lignes au lieu d'une seule colonne ou ligne comme cela est représenté sur les figures 4 et 5. D'autres formes géométriques peuvent être également défi- nies pour le réseau partiel de l'antémémoire, par un rac- cordement plus complexe de bits spécifiques de l'adresse de pixels à des ensembles de lignes Al, A 2, Dl et D 2. REVENDICATIONS 1 Antémémoire pour la mémorisation de données à partir d'une source et dans laquelle chaque élément de don- née est identifié par une adresse possédant une pluralité de bits, caractérisée en ce que ladite mémoire ( 71) com- prend: des moyens ( 70) pour recevoir l'adresse et possé- dant une pluralité de conducteurs de bits répartis en au moins un premier groupe et un second groupe; une mémoire d'étiquettes ( 78) possédant un port de transmission d'adresses et des moyens d'entrée et de sortie de données; une mémoire ( 90) à accès direct pour la mémorisa- tion des données, comportant un port de transmission d'adresses; un multiplexeur ( 76), couplé auxdits moyens ser- vant à recevoir l'adresse, pour raccorder sélectivement (XA,XB,YA,YB) l'un des premier et second groupes de conduc- teurs de bits aux ports d'entrée d'adresses de ladite mé- moire d'étiquettes et de ladite mémoire à accès direct et pour raccorder sélectivement l'autre des premier et second groupes de conducteurs de bits aux moyens d'entrée et de sortie de données de ladite mémoire d'étiquettes, en ré- ponse à un signal de commande; des moyens ( 80) pour comparer un premier ensemble de bits véhiculé par l'autre'des premier et second groupes de conducteurs de bits et un second ensemble de bits lus à partir de ladite mémoire d'étiquettes, et produire un si- gnal indicatif de résultats de cette comparaison; et un contrôleur ( 86) qui reçoit le signal en prove- nance desdits moyens comparateurs ( 80) et y répond en li- sant des données à partir de ladite mémoire à accès direct lorsque le signal indique une coïncidence entre les premier et second ensembles de bits, ou par lecture de données à partir de la source lorsque le signal indique que les pre- mier et second ensembles de bits ne coïncident pas. 2 Antémémoire selon la revendication 1, caracté- risée en ce que ledit contrôleur ( 86) déclenche la mémori- sation des données provenant de la source, dans ladite mé- moire à accès direct et déclenche la mémorisation de bits véhiculés par l'autre groupe de conducteurs de bits, dans ladite mémoire d'étiquettes, lorsque le signal indique que les premier et second ensembles de bits ne coïncident pas. 3 Antémémoire pour la mémorisation de données à partir d'une source, dans laquelle chaque élément de don- nées est identifié par une adresse possédant une pluralité de bits (XA,XB,YA,YB), caractérisée en ce que ladite mémoi- re comprend: des moyens pour délivrer un signal de commande de configuration; des moyens pour recevoir l'adresse d'un élément de donnée et possédant une pluralité de conducteurs de bits (A 1,A 2,Dl,D 2) pouvant être répartis en quatre groupes; une mémoire d'étiquettes ( 78) possédant un port de transmission d'adresses, et des moyens d'entrée/sortie de données; une mémoire à accès direct ( 90) pour la mémorisa- tion de données, comportant un port de transmission d'adresses et des moyens d'entrée/sortie de données; un multiplexeur ( 76) couplé auxdits moyens de réception de l'adresse et apte à répondre auxdits moyens servant à délivrer un signal de commande de configuration, pour raccorder de façon sélective deux des groupes de conducteurs de bits à un ensemble de lignes de sortie ( 81,D 1 ',D 2 '), et raccorder de façon sélective les deux autres groupes de conducteurs de bits aux moyens d'entrée/sortie de données de ladite mémoire d'étiquettes; des moyens pour raccorder l'ensemble des lignes de sortie aux ports de transmission d'adresses de ladite mémoire d'étiquettes ( 78) et de ladite mémoire à accès di- rect ( 90); des moyens ( 80) pour comparer un premier ensemble de bits véhiculés par les deux autres groupes de conduc- teurs de bits à un second ensemble de bits lus à partir de ladite mémoire d'étiquettes, et produire un signal indica- tif de résultats de cette comparaison; et un contrôleur ( 86) qui reçoit le signal en prove- nance desdits moyens comparateurs et y répond en lisant des données à partir de ladite mémoire à accès direct lorsque le signal indique une coïncidence entre les premier et se- cond ensembles de bits, ou en lisant des données à partir de la source lorsque le signal indique que les premier et second ensembles de bits ne coïncident pas. 4 Antémémoire selon la revendication 3, caracté- risée en ce que ledit contrôleur ( 86) mémorise également les données provenant de la source, dans la mémoire à accès direct ( 90) et mémorise des bits véhiculés par les deux autres groupes de conducteurs de bits dans ladite mémoire d'étiquettes ( 78), lorsque le signal indique que les pre- mier et second ensembles de bits ne coïncident pas. Antémémoire selon la revendication 3, caracté- risé en ce que lesdits moyens de raccordement comprennent un ensemble de circuits de verrouillage à temporisation ac- couplant l'ensemble de lignes de sortie aux ports de trans- mission d'adresses de ladite mémoire à accès direct ( 90). 6 Système de traitement d'images comportant un tampon de trames ( 24, 26) qui mémorise une image formée d'une pluralité de pixels, dont chacun est identifié par une adresse possédant une pluralité de bits, et comportant un circuit d'utilisation des pixels, caractérisé en ce qu'il comprend une antémémoire ( 71) qui sert à commander la transmission de pixels depuis le tampon de trames au cir- cuit d'utilisation et comprend: des moyens ( 16) pour délivrer un signal de com- mande de configuration; une mémoire d'étiquettes ( 78) possédant un port de transmission d'adresses, et des moyens d'entrée et de sortie de données; une mémoire à accès direct ( 90) pour mémoriser des pixels et comportant un port de transmission d'adresses et des moyens d'entrée et de sortie de données; des moyens pour produire des adresses de pixels devant être traitées par ledit circuit d'utilisation et ap- pliquer chaque adresse à une pluralité de conducteurs de bits répartis en quatre groupes; un multiplexeur ( 76) couplé auxdits moyens de production d'adresses pour raccorder sélectivement deux des groupes de conducteurs de bits aux ports de transmission d'adresses de ladite mémoire d'étiquettes et de ladite mé- moire à accès direct et pour raccorder sélectivement les deux autres groupes de conducteurs de bits aux moyens d'entrée et de sortie de données de ladite mémoire d'étiquettes, le raccordement sélectif étant exécuté en ré- ponse auxdits moyens servant à délivrer un signal de com- mande de configuration; des moyens ( 80) pour comparer un premier ensemble de bits véhiculés par les deux autres groupes de conduc- teurs de bits à un second ensemble de bits lus à partir de ladite mémoire d'étiquettes et produire un signal indicatif de résultats de cette comparaison; et un contrôleur ( 86) qui reçoit le signal provenant desdits moyens comparateurs par la lecture d'un pixel à partir d'une mémoire à accès direct, lorsque le signal in- dique une coïncidence entre les premier et second ensembles de bits, ou bien par lecture d'un pixel à partir du tampon de trames, lorsque le signal indique que les premier et se- cond ensembles de bits ne coïncident pas. 7 Système selon la revendication 6, caractérisé en ce que ledit contrôleur ( 86) mémorise également le pixel provenant du tampon de trames dans ladite mémoire à accès direct et mémorise les bits véhiculés par les deux autres groupes de conducteurs de bits dans ladite mémoire d'étiquettes lorsque le signal indique que les premier et second ensembles de bits ne coïncident pas. 8 Système selon la revendication 6, caractérisé en ce qu'il comporte en outre un ensemble de circuits de verrouillage à temporisation ( 72) qui accouplent ledit mul- tiplexeur ( 52) au port de transmission d'adresses de ladite mémoire à accès direct. 9 Système selon la revendication 6, caractérisé en ce qu'il comporte en outre un ensemble de circuits de verrouillage à temporisation ( 72) apte à répondre audit contrôleur pour coupler lesdits moyens de production d'adresses de pixels au tampon de trames, lorsque le signal indique que les premier et second ensembles de bits ne coïncident pas.