FR 2677474 A1 19921211 FR 9106900 A 19910604 DISPOSITIF PERMETTANT D'ACCROITRE LES PERFORMANCES D'UN NOYAU D'EXECUTIF TEMPS REEL ASSOCIE A UNE STRUCTURE MULTIPROCESSEUR POUVANT COMPRENDRE UN NOMBRE ELEVE DE PROCESSEURS. La présente invention concerne un dispositif pour l'optimalisation des performances de primitives temps réel d'un noyau d'exécutif temps réel sur des structures multiprocesseurs, notamment, mais non exclusivement, des structures multimicroprocesseurs embarquées à bord d'un aérodyne. D'une manière générale, on sait que l'exécution d'un travail sur un ordinateur met en jeu des processeurs dont les échelles de temps sont très disparates Il en résulte qu'un travail complexe unique ne peut pas utiliser effi- cacement l'ensemble des éléments d'une configuration Il est alors possible d'en augmenter le rendement si l'on décompose ce travail en plusieurs travaux simples prêts à être exécutés. Le rôle fondamental du noyau est donc de créer à partir de l'ordinateur nu, plusieurs machines virtuelles presque indépendantes les unes des autres Il doit pour cela organiser le partage des différents éléments de la confi- guration (ou ressources) entre les travaux en cours Il 2 - se charge ensuite de la gestion des entrées-sorties, d'une part, parce que les unités correspondantes font partie des ressources qu'il surveille, d'autre part, parce que les événements liés aux entrées-sorties provo- quent en général des changements dans l'état des travaux en cours d'exécution Enfin, le noyau prend en charge des fonctions auxiliaires (par exemple la gestion de la date et de l'heure). D'une façon plus précise, le noyau élabore une (ou plusieurs) machine virtuelle qui présente habituellement les propriétés suivantes c'est un multiprocesseur capable d'exécuter en simulta- néité apparente plusieurs programmes; pour cela, le système d'exploitation distribue le temps du processeur (ou des processeurs) d'instruction et la mémoire centrale entre des entités appelées "tâches", il peut également fournir des mécanismes de communication entre les tâches; le noyau prend en charge le détail des opérations d'entrée- sortie, que ce soit en ce qui concerne leur ordonnancement dans le temps, la correction des erreurs ou la synthèse d'opérations complexes Le langage de programmation de la machine virtuelle noyau se présente comme une extension du langage machine de l'ordinateur support, un mécanisme spécial permettant la création d'instructions nouvelles, appelées primitives dont le rôle est de demander l'intervention du noyau pour exé- cuter des opérations complexes C'est en particulier à ce niveau que se situent les fonctions dites de temps réel qui permettent d'utiliser des dispositifs réservés au système. La machine virtuelle noyau est accessible, d'une part, aux machines des niveaux supérieurs et, d'autre part, à _ 3 _ 2677474 travers ceux-ci à des tâches soumises par les utilisa- teurs. Au-dessus du noyau, on trouve des sous systèmes servant à créer des tâches et à les soumettre au noyau pour exécu- tion. Une tâche matérialise, du point de vue du noyau, un travail à exécuter, c'est-àdire la conjonction d'un programme et des données auxquelles il s'applique Le contexte d'une tâche est alors l'ensemble des informa- tions qui lui sont accessibles, qu'elle modifie ou qui peuvent influer sur son déroulement Le programme d'une tâche ne peut pas distinguer deux situations de contexte identique On peut donc interrompre une tâche en un point quelconque de son déroulement, puis la remettre en route plus tard, sans influer sur le traitement qu'elle effec- tue, à condition de restaurer son contexte dans l'état o il était au moment de l'interruption. Du point de vue du noyau, une tâche peut être dans les deux états fondamentaux suivants: elle est active si elle est en cours d'exécution sur l'un des processeurs de la configuration; elle est en attente dans le cas contraire A ce titre, elle peut être en attente d'un événement si elle a sous-traité une opération à un autre élément de la configuration et attend que celle-ci soit terminée; elle peut être également en attente d'une ressource si elle a besoin pour poursuivre d'une unité qui n'est pas disponible. Une ressource est un composant d'un système informatique pouvant être isolément alloué à une tâche; cette ressource est alors préemptible si elle est libérée sous 4 - le contrôle du système ou non préemptible si sa libéra- tion est sous le contrôle de la tâche utilisatrice. Il s'avère que dans des systèmes à architectures multi- processeurs et surtout multimicroprocesseurs, la réalisa- tion de la machine virtuelle noyau par programmation d'un langage machine du système présente un certain nombre d'inconvénients liés notamment à la puissance des micro- processeurs (manque de puissance) qui conduisent à obte- nir des performances médiocres (par exemple des temps d'exécution trop longs) qui sont incompatibles avec certaines applications et en particulier à des applica- tions en temps réel par exemple du type de celles exploi- tées par les systèmes embarqués à bord des aérodynes, notamment pour l'aide au pilotage et à la navigation de ces aérodynes. On rappelle à ce sujet que l'évolution rapide, durant ces dernières années, des performances des engins volants est due en grande partie à l'épanouissement de l'électronique numérique. Or, il s'avère que cette électronique évolue dans un contexte temps réel sévère et que les tentatives de réalisation de noyau temps réel pris en compte au niveau logiciel ne répondaient qu'imparfaitement aux exigences d'un environnement temps réel du type avionique. Tel est le cas notamment du dispositif décrit dans le brevet DE-A-3 105 527 qui met en oeuvre un noyau d'exécutif temps réel à l'aide d'une machine spécialisée et adaptée à accomplir des algorithmes exécutés dans les primitives dudit noyau. Dans le but de supprimer ces inconvénients, on a déjà proposé, notamment par le brevet FR 86 13614, d'implémenter un noyau d'exécutif temps réel, à l'aide d'une machine microprogrammée et à logique câblée, spéci- - fique des algorithmes exécutés dans les primitives du noyau Cette machine est assimilable à un coprocesseur associé au système et dans lequel les objets gérés, qui peuvent consister en les tâches, les événements matériels et logiciels, les ressources et le temps, sont associés à une série de primitives de base pouvant être composées pour obtenir les primitives du noyau implanté sur le système pour une application déterminée, ces primitives constituant le noyau qu'utilisent les processeurs pour autoriser ladite machine à gérer les tâches permettant de réaliser les fonctions. Ce système présente l'avantage de répondre spécifiquement aux exigences de l'informatique embarquée dans un envi- ronnement temps réel approprié et d'obtenir: des temps d'exécution de primitives temps réel plus courts sur des architectures multiprocesseurs, une indépendance machine (type de processeur), une réalisation matérielle embarquable (faible encom- brement, faible consommation), une prise en compte des événements externes dans des temps minimum, une facilité d'implémentation de divers noyaux, une facilité d'interfaçage aux compilateurs de langage de haut niveau. Il s'avère cependant que cette solution est limitée en performance du fait qu'elle met en oeuvre une machine unique à l'usage de tous les processeurs de la structure multiprocesseur. L'invention a plus particulièrement pour but de s'affranchir de ce problème, de manière à accroître les performances du système. 6 - Elle propose donc, à cet effet, un dispositif pour 1 loptimalisation des performances de primitives temps réel d'un noyau d'exécutif temps réel dans une structure multiprocesseurs comprenant un ou plusieurs processeurs, ce dispositif comprenant un opérateur temps réel se comportant, vu d'un processeur de la structure, comme une zone mémoire, et comprenant des moyens pour l'émission et la réception des données à traiter, pour la génération des signaux de contrôle des échanges, pour la gestion du contexte temps réel des processeurs de la structure, pour associer aux objets gérés par un noyau, notamment les tâches, les événements matériels et logiciels, les ressources et le temps, une série de primitives, à raison d'une primitive à la fois, pour assurer la gestion de la ressource horloge et des ressources actives, pour gérer au moyen d'un ordonnanceur, le contexte temps réel des processeurs de la structure en fonction d'une stratégie déterminée, cet ordonnanceur étant notamment prévu pour réveiller les tâches cycliquement, pour marquer des attentes sur délais, pour activer des tâches après délais, et pour décider le passage d'un état à un autre des tâches en fonction des primitives du contexte temps réel. Selon l'invention, ce dispositif est caractérisé en ce que l'opérateur temps réel OTR est réalisé sous la forme d'une pluralité de circuits câblés identiques dénommés "circuits OTR", accessibles simultanément par l'un des processeurs de la structure, mais chacun associé à un seul de ces processeurs, ces circuits étant reliés entre eux par une liaison apte à transmettre un signal "accord" permettant d'assurer que l'opérateur temps réel n'exécute qu'une seule primitive à la fois, chaque circuit OTR comprenant un ordonnanceur apte à assurer la gestion des tâches uniquement du processeur qui lui est associé, ainsi que des événements et des ressources globales à la fonction OTR, cet ordonnanceur étant notamment prévu pour réveiller les tâches cycliquement, pour marquer des 7 - attentes sur délais, et pour activer les tâches après délais, l'opérateur OTR décidant le passage d'un état à un autre des tâches en fonction des primitives du contexte temps réel. Dans un tel dispositif, chaque circuit OTR peut se trou- ver dans l'un des trois états suivants: a) un premier état dans lequel il effectue le traitement d'une primitive demandée par un des processeurs de la structure, b) un deuxième état dans lequel il effectue le traitement d'une demande locale interne au circuit ne concernant que les tâches dont il a la charge (échéance d'un délai ou arrivée d'un événement matériel), c) un troisième état dans lequel il est en attente de traitement. Par ailleurs, l'opérateur OTR est conçu de manière à n'accepter le traitement d'une primitive que si tous les circuits OTR sont en attente de traitement Pour assurer aux processeurs l'accès exclusif à l'opérateur OTR, chacun des circuits OTR comprend un mécanisme de type "test and set" grâce auquel suite à une demande d'accès en lecture d'un processeur, à une adresse OTR particu- lière, l'opérateur OTR s'assure (grâce à la liaison émet- tant le signal spécifique ACCORD), que tous les circuits OTR sont en attente de traitement. Si tous les circuits OTR sont en attente de traitement, le processeur reçoit la réponse "OTR libre" et peut envoyer le code et les paramètres de la primitive, l'opérateur OTR étant alors réservé à ce processeur jusqu'à la fin du traitement de la primitive. 8 - De ce fait, aucun autre processeur ne pourra obtenir l'accord de l'opérateur OTR pour le traitement d'une primitive tant que le processeur ayant envoyé la primi- tive en cours de traitement et tous les processeurs sur lesquels cette primitive a provoqué un changement de tâche n'auront pas lu leur compte-rendu respectif. Si au moins un des circuits OTR est en cours de traite- ment, le processeur reçoit la réponse "OTR occupé" et doit renouveler sa demande jusqu'à ce qu'il reçoive la réponse "OTR libre". Du fait qu'un circuit OTR peut accepter un traitement (primitive ou traitement local) dès qu'il a terminé le traitement en cours, l'opérateur OTR pourra traiter en parallèle une primitive et plusieurs traitements locaux, ce qui constitue une amélioration importante des perfor- mances du système. D'une façon plus précise, dans le dispositif précédemment décrit, l'échange entre la structure multiprocesseur et l'opérateur OTR s'effectue selon les modes suivants: la demande d'accès à l'opérateur OTR par le système pour le traitement d'une primitive, ce mode comprenant la vérification préalable par le système de la liberté d'accès à l'opérateur OTR, puis la réponse à cette vérification, par voie matérielle, de l'opérateur OTR au système, dans le cas o l'opérateur OTR est libre, l'envoi du code et des paramètres de la primitive à l'opérateur OTR par simple écriture à la zone d'adressage de l'opérateur OTR, l'exécution par l'opérateur OTR, après acquisition desdits codes et desdits paramètres, d'une séquence opératoire relative à la primitive, puis ensuite; -9- la décision par l'opérateur OTR, en fonction de cette primitive et du contexte temps réel: d'élaborer la réponse au processeur qui a demandé la primitive, d'interrompre les processeurs sur lesquels la primitive a provoqué un changement de tâche; et la lecture de la réponse de l'opérateur OTR par le processeur ayant demandé la primitive et par les processeurs ayant reçu une interruption, cette lecture s'effectuant à l'adresse de l'opérateur OTR. Par ailleurs, l'ordonnancement des tâches (algorithme de choix) est effectué par les composants OTR qui attribuent chacun, en fonction de la stratégie choisie, leur proces- seur associé à une de leurs tâches éligibles. Par exemple, une stratégie à priorité consiste à donner le processeur associé à la tâche la plus prioritaire pouvant s'exécuter sur ce processeur. Bien entendu, l'un des composants OTR peut interrompre son processeur associé lorsqu'une tâche plus prioritaire que la tâche en cours est élue. Ceci se fait par l'émission d'une interruption vers le processeur concerné, le composant OTR se mettant ensuite en attente d'échange jusqu'à ce que le processeur soit à même de lire les paramètres lui indiquant la nouvelle tâche à exécuter. Comme précédemment mentionné, les objets manipulés par l'opérateur OTR sont les tâches, les événements matériels et logiciels, les ressources et le temps Les définitions de ces objets dans le cadre de l'invention sont données ci-après: 2677474 Les tâches Une tâche est un programme à exécuter sur un processeur pour permettre la réalisation d'une fonction générale de l'application. Pour commencer ou continuer son exécution, une tâche peut rencontrer des conditions temporelles, matérielles ou logicielles Une condition fondamentale est que le processeur associé soit disponible, compte tenu des prio- rités pour le déroulement de la tâche. Une tâche peut prendre différents états durant un cycle application Ces états sont définis par un graphe de transition d'état et les transitions sont conditionnées par l'exécution des primitives rencontrées, les événe- ments externes (I Text) et les événements temporels. Elle possède des attributs qui la caractérisent et qui conditionnent également son déroulement numéro de priorité, protections temporelles, etc Les événements L'événement est un mécanisme qui assure la synchronisa- tion soit entre une ou des tâches et l'environnement extérieur, soit entre plusieurs tâches. Lorsque l'événement arrive, les tâches en attente de cet événement peuvent continuer leur exécution sous certaines conditions (processeur disponible, pas d'autre attente,). Les événements logiciels gérés par un composant OTR sont de deux types: événement local connu seulement par le processeur asso- cié (seules des tâches du processeur associé peuvent manipuler cet événement ou l'attendre), événement global que toute tâche de la structure multi- processeur peut manipuler ou attendre. Un certain nombre d'événements peuvent également être activés par matériel: la détection d'une transition sur l'une des broches d'entrée I Texti déclenche un traitement local au composant produisant les mêmes effets que l'activation par une primitive de l'événement numéro i. Les ressources: L'opérateur OTR manipule plusieurs types de ressources: les ressources actives ou processeurs, la ressource horloge, les ressources passives (élément du système, sous programme ou matériel non partageable). Elles ne sont pas gérées identiquement la ressource passive constitue le mécanisme de partage contrôlé de possession d'élément matériel ou logiciel, la ressource horloge et les ressources actives sont gérées par l'opérateur OTR mais elles ne sont pas mani- pulables directement par les primitives. 12 - Le temps: L'horloge temps réel, référence dans un contrôle de processus, assure un déroulement correct de l'application et le respect des contraintes temporelles liées à l'environnement. Le temps, géré par l'opérateur OTR, permet entre autre de réveiller les tâches cycliquement, de marquer les attentes sur délais ou d'activer les tâches après délais, et de réaliser des contrôles temporels sur chaque tâche (temps d'exécution, c'est à dire le temps o la tâche est dans l'état "en cours"; temps d'échéance, c'est à dire le temps qui s'écoule entre l'activation et la terminai- son d'une tâche). La tâche peut être placée dans les cinq états suivants Tâche morte Une tâche morte est une tâche connue de l'application mais qui n'a pas d'attache avec son contexte de lance- ment Lors d'une anomalie, les tâches ne peuvent plus s'exécuter Elles ne sont plus gérées. Tâche dormante La tâche possède tous les paramètres pour démarrer son application C'est l'état normal d'une tâche ayant terminé son exécution ou venant d'être initialisée. Tâche éligible Une tâche éligible est une tâche en attente de ressource active Elle peut s'exécuter dès que 1 'ordonnanceur (partie de l'opérateur OTR qui décide des priorités de l'attribution d'un processeur pour une tâche en fonction de la priorité) l'a désignée pour prendre le contrôle du processeur associé. 13 2677474 Tâche élue Une tâche qui a obtenu la possession du processeur asso- cié passe de l'état "éligible" à l'état "élue". Elle peut être préemptée au profit d'une autre tâche suivant les critères choisis pour l'ordonnancement Si la tâche rencontre au cours de son exécution une condition non satisfaite la concernant sur délai, sur ressource ou sur événement, elle abandonne le processeur au profit d'une autre tâche. Tâche suspendue Une tâche élue qui rencontre une condition précitée non satisfaite se place dans l'état "suspendue". La condition remplie, cette tâche passe dans l'état "éligible". Une tâche peut être suspendue sur délai, ressource, événement, cycle. Selon d'autres particularités de l'invention: a) les primitives associées aux tâches qu'utilise le processeur pour communiquer avec l'opérateur OTR sont indiquées ci-après avec entre parenthèses les objets qui leur sont associés: Activer (tâche) qui correspond au passage de l'état "dormante" à l'état "éligible" de la tâche. Se terminer (tâche) qui correspond au passage de l'état "élue" à l'état "dormante" de la tâche. Tuer (tâche) qui correspond au passage de tout état à l'état "morte" de la tâche (dans ce cas, la tâche n'est plus gérée par l'opérateur OTR). 14 2677474 Consulter (tâche, attribut) qui donne une informa- tion sur les attributs de la tâche tels que sa priorité, son état, etc b) Les primitives associées aux ressources (non parta- geables par les processeurs) sont au moins les suivantes: Réserver (ressource) qui demande la prise de possession d'une ressource par une tâche Dans ce cas, si la ressource est occupée, la tâche est placée dans l'état "suspendue". Par contre, si la ressource est libre, la tâche continue son exécution. Libérer (ressource): cette primitive marque la fin de possession d'une ressource A la suite de cette libération, la tâche peut être préemptée au profit d'une autre tâche plus prioritaire en attente de cette ressource. Test (ressource) qui permet de connaître l'état de la ressource. c) Les primitives associées aux événements sont au moins les suivantes: Signaler (événement) cette primitive crée une impulsion sur l'événement logiciel, par exemple la fin d'un calcul. Attendre (délai), attendre (événement): ces primi- tives suspendent la tâche qui exécute la primitive, la tâche passant dans l'état "éligible" quand la condition est satisfaite. - Il existe divers types de primitives, à savoir: les primitives locales qui sont des primitives deman- dées par un processeur Pl et ne concernant que ce processeur Pi (exemple: le processeur Pl demande l'activation d'une tâche Tj sur le processeur Pi), les primitives globales qui sont des primitives deman- dées par un processeur Pl et concernant tous les processeurs Pj de la structure multiprocesseur. (exemple: le processeur Pl demande la mise à l'état "arrivé" de l'événement global "EVK", ce qui peut réveiller des tâches sur n'importe quel processeur de la structure), les primitives distantes qui sont des primitives deman- dées par un processeur Pl et ne concernant qu'un autre processeur Pj (i différent de j) de la structure multi- processeur (exemple: le processeur Pl demande l'activation d'une tâche TK sur le processeur Pj). Selon un mode d'exécution de l'invention, chaque circuit OTR comprend au moins quatre automates spécialisés dans la gestion de certains objets temps réel, en particulier la gestion des tâches "éligibles" en attente de disponi- bilité de leur processeur, la gestion des échanges avec les processeurs, la gestion des délais, des cycles et de l'horloge temps réel, des files d'attente des ressources, de l'ensemble des tâches en attente d'événement et la prise en compte des interruptions externes, ces automates communiquant entre eux par des BUS internes au circuit OTR, interconnectés par un routeur dynamique sous contrôle du séquenceur contenu dans l'un desdits automates. Ces circuits OTR pourront être éventuellement regroupés sur une même carte connectée au BUS commun reliant tous les processeurs de la structure, avec un interface commun 16 - sur le BUS De même, chaque circuit OTR pourrait être installé sur la carte du processeur dont il gère les tâches, avec un interface au BUS commun: dans ce cas, lorsque le processeur associé accède à son circuit OTR, il passe par le BUS commun. En outre, chaque circuit OTR pourrait être implanté sur la carte du processeur dont il gère les tâches, avec un interface au BUS local de manière à ce que, lorsqu'un processeur de la structure multiprocesseur exécute une primitive, il envoie ses paramètres au circuit OTR asso- cié par le BUS local et simultanément aux autres circuits OTR par le BUS commun, la logique d'arbitrage du BUS commun assurant la prise de possession du BUS local de tous les circuits OTR au cours d'un accès unique. Des modes de réalisation de l'invention seront décrits ci-après, à titre d'exemples non limitatifs, avec réfé- rence aux dessins annexés dans lesquels: La figure 1 est un diagramme d'état des tâches avec indication des primitives qui leur sont associées; Les figures 2 a, 2 b et 2 c sont des représentations schématiques illustrant trois modes de connexion possibles entre un opérateur temps réel selon l'invention et une architecture multiprocesseur; La figure 3 est une représentation schématique de l'architecture d'un composant OTR selon l'invention; La figure 4 représente un mode d'exécution d'une structure matérielle de l'un des automates du circuit OTR représenté figure 3; La figure 5 est une représentation schématique de l'interface application/moniteur/OTR; 17 - Les figures 6 a à 6 d sont des diagrammes temporels permettant d'illustrer différents modes d'exécution de primitives, à savoir: exécution d'une primitive distante avec changement de tâche (figure 6 a), exécution d'une primitive distante sur un processeur Pl avec changement de tâche et traitement local sur un processeur P 2 avec changement de tâche (figure 6 b), exécution de deux traitements locaux, dont un avec changement de tâche (figure 6 c), exécution d'une primitive globale avec changement de tâche sur deux processeurs (figure 6 d). Dans la description qui va suivre un composant OTR ou un circuit OTR est un composant électronique destiné à la gestion temps réel des tâches d'un seul processeur dit "processeur associé", l'opérateur OTR ou l'OTR est l'ensemble des composants OTR dont la fonction est la gestion temps réel de la structure microprocesseur (chaque composant OTR ne gère que les tâches de son "processeur associé" mais les ressources et certains événements sont globaux, c'est- à-dire connus de tous les processeurs), un traitement local est un traitement effectué par un composant OTR à la suite d'une cause interne (arrivée d'un événement matériel ou expiration de délais d'attente ou de protection) et non à la suite d'une demande de primitive Ce traitement ne concerne donc que les tâches du processeur associé. 18 - Le diagramme de la figure 1 permet de montrer les diffé- rents états que peut prendre une tâche ainsi que les transitions possibles entre ces états, transitions qui sont conditionnées par l'exécution des primitives rencon- trées, les événements externes (interruptions) et les événements internes. Comme on peut le constater, selon ce diagramme, il est possible de passer de l'état "élue" d'une tâche aux états "morte", "dormante", "éligible", "suspendue", respective- ment par les primitives "tuer", "se terminer", "préempter", "attendre" De même, de l'état "suspendue", il est possible de passer à l'état "morte" ou à l'état "éligible" d'une tâche par les primitives "tuer" et par la "fin de condition d'attente"; de l'état "dormante", il est possible de passer à l'état "morte" ou à l'état "éligible" d'une tâche par les primitives "tuer" et "activer"; et de l'état "éligible", il est possible de passer à l'état "morte" ou à l'état "élue" par les primi- tives "tuer" ou "élire". Il convient de noter à ce sujet que l'appel à l'ordonnanceur en vue d'attribuer un processeur à une tâche éligible ne peut s'effectuer que: sur une transition d'état "suspendue" à "éligible" d'une tâche, sur une transition d'état "dormante" à "éligible" d'une tâche, sur une transition "élue" à "dormante" d'une tâche, sur une transition "élue" à "morte" d'une tâche, et sur une transition "élue" à "suspendue" d'une tâche. Telle que représentée sur les figures 2 a, 2 b et 2 c, la structure multiprocesseur se compose de trois processeurs Pl, P 2, P 3 respectivement associés à trois mémoires locales Ml, M 2, M 3 et présentant chacun une entrée de commande des interruptions ITP 1, ITP 2, ITP 3. 19 - Ces trois processeurs Pl, P 2, P 3 sont par ailleurs connectés à un BUS commun BC sur lequel peut être reliée une mémoire commune MC. Dans l'exemple représenté figure 2 a, sur le BUS commun BC est égalementconnecté un opérateur temps réel OTR selon l'invention, par l'intermédiaire d'un interface IBC spécifique au BUS BC L'opérateur OTR est ici composé de trois circuits OTR (OTR 1, OTR 2, OTR 3) regroupés sur la même carte pouvant également recevoir la mémoire commune (OTR dit centralisé) Vu du processeur, cet opérateur se comporte comme une zone mémoire commune aux processeurs Pl, P 2, P 3 Il possède les circuits nécessaires pour la reconnaissance d'adresse, l'émission et la réception des données à traiter, et la génération des signaux de contrôle des échanges Il possède notamment trois sorties de contrôle des interruptions ITP'1, ITP'2, ITP'3 respec- tivement connectées aux trois entrées ITP 1, ITP 2, ITP 3. Dans l'exemple représenté figure 2 b, sur le BUS commun BC est également connecté un opérateur temps réel OTR selon l'invention L'opérateur OTR est ici composé de trois circuits OTR (OTR'1, OTR'2, OTR'3), chacun étant placé sur une carte processeur et connecté par l'intermédiaire d'un interface IBC spécifique au BUS BC Vu du proces- seur, cet opérateur se comporte comme une zone mémoire commune aux processeurs Pi, P 2, P 3 Il possède les circuits nécessaires pour la reconnaissance d'adresse, l'émission et la réception des données à traiter, et la génération des signaux de contrôle des échanges Il possède notamment trois sorties de contrôle des interrup- tions ITP'1, ITP'2, ITP'3 respectivement connectées aux trois entrées ITP 1, ITP 2, ITP 3. Sur l'architecture multiprocesseur représentée figure 2 c, est également connecté un opérateur temps réel OTR selon l'invention L'opérateur OTR est ici composé de trois - circuits OTR (OTR" 1, OTR" 2, OTR" 3), chacun étant placé sur une carte processeur et connecté par l'intermédiaire d'un interface IB 1 spécifique au BUS local Bl. L'interface au BUS commun BC assure la prise de contrôle du BUS local lorsqu'un processeur envoie des paramètres aux circuits OTR par l'intermédiaire du BUS commun BC. L'opérateur possède les circuits nécessaires pour la reconnaissance d'adresse, l'émission et la réception des données à traiter, et la génération des signaux de contrôle des échanges Il possède notamment trois sorties de contrôle des interruptions ITP'1, ITP'2, ITP'3 respec- tivement connectées aux trois entrées ITP 1, ITP 2, ITP 3. Les échanges entre l'un des processeurs Pl, P 2, P 3 et l'opérateur OTR s'effectuent entre les trois types suivants: La demande de primitive L'opérateur OTR ne traitant qu'une seule primitive à la fois, tout processeur Pl désirant accéder à l'opérateur OTR doit au préalable vérifier qu'il est libre A cet effet, le processeur Pl fait une lecture à une adresse OTR spécifique Le composant OT Ri reconnaît cet accès et demande alors aux autres composants OTRJ, par l'intermédiaire du signal ACCORD, s'ils sont libres pour traiter une primitive Le composant OT Ri peut alors émettre sa réponse (OTR libre ou occupé) vers Pi. Cette suite d'opérations est faite au niveau de chaque composant par une logique indépendante de son séquen- ceur, de façon à ne pas perturber le déroulement d'une primitive qui serait en train d'être traitées à ce moment-là. L'envoi du code et des paramètres C'est une simple écriture à la zone d'adressage de l'opérateur OTR, après avoir vérifié que celui-ci est 21 - libre Chaque composant OT Ri est alors en attente de paramètre; lorsque le processeur Pj écrit un paramètre à une adresse OTR, tous les composants OT Ri acquièrent simultanément ce paramètre. La lecture du compte-rendu de l'opérateur OTR Il existe deux situations dans lesquelles un processeur Pl doit lire un compte-rendu élaboré par l'opérateur OTR: a) Lorsqu'un processeur Pl a envoyé une primitive, il a besoin d'informations contenues dans l'opérateur OTR (actions à entreprendre: changement de tâche; arrêt; numéro de tâche à suspendre ou à élire; compte-rendu d'exécution de primitive) L'accès à ces informations se fait par une lecture à l'adresse OTR C'est le composant OT Rj qui a traité la primitive qui émet la réponse, puisqu'il est le seul à connaître ces informa- tions (dans le cas d'une primitive globale exécutée en parallèle par tous les composants OTR, c'est le composant OT Ri associé au processeur Pl qui émet la réponse). b) L'opérateur OTR peut interrompre un processeur Pl lorsque, à la suite d'un traitement local au composant OT Ri ou d'une primitive distante ou globale demandée par le processeur Pj, une tâche plus prioritaire que la tâche en cours est "élue" sur le processeur Pi Ceci se fait par l'émission d'une interruption IT Pl par le composant OT Ri vers le processeur associé Pi, le compo- sant OT Ri se mettant ensuite en attente d'échange jusqu'à ce que le processeur Pl soit à même de lire les paramètres lui indiquant la nouvelle tâche à exécuter. Tel que représenté sur la figure 3, le circuit OTR est composé d'au moins quatre automates, chacun étant spécia- 22 - lisé dans la gestion spécifique de certains objets temps réel: l'automate Ai peut gérer les tâches éligibles en attente de processeur, l'ensemble des tâches en attente d'événement Il assure la prise en compte des interrup- tions externes Il peut également superviser l'ensemble des traitements faits par les autres automates lors de l'exécution d'une primitive, l'automate horloge A 2 peut gérer les délais, les cycles, les délais de protection (temps d'échéance et temps d'exécution) et l'horloge temps réel, l'automate A 3 peut gérer les files d'attente des ressources et, l'automate A 4 peut gérer les échanges avec les proces- seurs et réaliser l'arbitrage entre des demandes de traitement interne à un circuit OTR et une demande de primitive présentée par un processeur. Chacun de ces automates comprend les ressources maté- rielles nécessaires aux traitements dont il a la charge. On peut y trouver, comme représenté figure 4, un séquen- ceur SE Qi, une mémoire RA Mi contenant des informations sur l'état temps réel du système, ainsi que de la logique câblée séquentielle et/ou combinatoire pour accélérer *certains traitements. Dans l'exemple de la figure 4, le séquenceur câblé SE Qi pilote à la fois un registre d'entrée Ei, un registre de sortie Si et l'unité de traitement U Ti associée à la mémoire RA Mi. Les connexions entre les sorties et les entrées de ces automates sont réalisées par un routeur dynamique. 23 - L'opérateur OTR comprend en outre au moins un dispositif d'échange pouvant être asynchrone connectant le circuit OTR et l'interface IBC Par ailleurs, le circuit OTR comprend des moyens pour émettre vers le processeur concerné un signal d'interruption, notamment lorsque l'algorithme de choix décide un changement de tâche sur ce processeur, changement consécutif à un traitement interne (délai ou événement matériel) ou à une primitive demandée par un processeur autre que celui dont le circuit OTR a la charge, ou bien encore à une exception temporelle (dépassement d'un temps d'échéance ou d'exécution, cycle sur une tâche non terminé), ce signal d'interruption restant actif tant que le processeur n'a pas accédé à l'opérateur pour lire le code de l'opération à effectuer. L'automate A 2 peut comporter une horloge temps réel HTR et une logique de comptage L'horloge HTR présente une période programmable par appel d'une requête spécifique au circuit OTR ainsi qu'une logique de comptage. Cette horloge HTR est conçue de manière à émettre un signal d'interruption horloge ITH pour le séquenceur de l'automate A 2 afin de déclencher la mise à jour des compteurs associés à chaque tâche lorsqu'une période s'est écoulée Ce signal d'interruption est prioritaire, de sorte qu'il sera pris en compte dès que l'automate A 2 aura terminé l'opération en cours L'automate A 2 émettra un signal d'interruption vers l'automate Ai seulement lorsqu'il y aura des tâches à rendre éligibles. L'automate Ai peut comprendre des entrées de contrôle d'interruption externe I Text ainsi que des moyens de mise en forme et de mémorisation de ces signaux d'interruption. 24 - Dans le cadre d'une application, l'interface entre le processeur (mode utilisateur) et l'opérateur OTR est constitué par un moniteur (mode superviseur) selon un processus qui se trouve illustré sur la figure 5. Pour un microprocesseur, l'entrée dans le moniteur se fait par une instruction TRAP Cette instruction, permet- tant les appels système par une application, force une exception et réalise la commutation du mode utilisateur au mode système, dans lequel s'exécute tout le code appartenant au moniteur L'ensemble du moniteur est alors écrit en assembleur. Une requête au moniteur est constituée d'un groupe d'instructions assembleur, réalisant les fonctions suivantes: sauvegarde des registres nécessaires au passage des paramètres, chargement des paramètres dans les registres libérés, ou en mémoire RAM, entrée dans le moniteur TRAP, (exécution de la requête), après retour, restitution des registres utilisés. Le moniteur étant l'interface entre le processeur et l'opérateur OTR, le code exécuté opère de la façon suivante: demande de primitive (teste si l'opérateur OTR est libre), envoi du ou des paramètres, - lecture de la réponse indiquant l'opération à effec- tuer, éventuellement, changement de tâche, retour au programme utilisateur. Il est à noter que le processeur n'est ininterruptible que pendant la phase de changement de contexte. Dans les diagrammes temporels représentés sur les figures 6 a à 6 d, les tâches exécutées par les processeurs Pi, P 2 sont représentées sous la forme d'une succession de cases rectangulaires séparées par des interfaces tandis que l'état libre/traitement des circuits OTR 1, OTR 2 corres- pondant à ce processus, est indiqué en correspondance par des courbes crénelées. Dans l'exemple représenté figure 6 a, à l'instant tl, le processeur Pl exécute la tâche Tl tandis que le processeur P 2 exécute la tâche T 3 A un instant t 2, la tâche T 3 transmet à l'opérateur OTR une primitive en vue d'activer une tâche T 2 sur le processeur Pi. Les deux composants OTR 1, OTR 2 commencent à traiter cette primitive (instant t 2). Le composant OTR 2 analyse les paramètres envoyés par le processeur P 2 et se rend compte que ce n'est pas lui qui gère la tâche T 2 à activer: il repasse donc rapidement à l'état "libre" (instant t 3). Le composant OTR 1 fait passer la tâche T 2 à l'état "éligible" et détecte que la tâche T 2 est plus priori- taire que la tâche Tl en cours sur le processeur Pl: il émet donc une interruption IT Pl vers le processeur Pl pour lui signaler un changement de tâche en cours Le processeur Pl prend en compte l'interruption IT Pl (temps 26 - t 4) et vient lire le compte-rendu (temps t 5) lui indiquant de suspendre la tâche Tl et d'élire la tâche T 2 A la suite de cette lecture, le composant OTR 1 repasse à l'état libre (temps t 6) Pendant ce temps, l'interface Il réalise le changement de contexte, puis le processeur Pl commence à exécuter la tâche T 2 (temps t 7). Pendant ce temps, de façon indépendante du processeur Pl, le processeur P 2 est venu lire le compte-rendu de sa primitive d'activation (temps t 4) Comme c'est le circuit OTR 1 qui a traité la primitive, c'est lui qui va lui répondre un compte-rendu indiquant que la primitive s'est correctement déroulée Après un interface i 2, le processeur P 2 va alors reprendre le traitement de la tâche T 3. La figure 6 b illustre d'une façon analogue à la précé- dente l'exécution par le processeur P 2 d'une primitive distante sur le processeur Pl provoquant un changement de tâche sur le processeur Pl et l'expiration d'un délai sur le circuit OTR 2 provoquant un changement de tâche sur le processeur P 2. Initialement, le processeur Pl exécute la tâche Tl tandis que le processeur P 2 exécute la tâche T 3 qui, à un ins- tant donné, demande à l'opérateur OTR d'activer la tâche T 2 sur le processeur Pi. Les deux composants OTR 1 et OTR 2 commencent à traiter la primitive. Le composant OTR 2 analyse les paramètres envoyés par le processeur P 2 et se rend compte que ce n'est pas lui qui gère la tâche T 2 à activer: il repasse donc rapidement à l'état "libre". Le composant OTR 1 fait passer la tâche T 2 à l'état "éligible" et détecte que la tâche T 2 est plus priori- taire que la tâche Tl en cours sur le processeur Pl: il 27 - émet donc une interruption IT Pl vers le processeur Pl pour lui signaler un changement de tâche en cours Le processeur Pl prend en compte l'interruption IT Pl et vient lire le compte-rendu lui indiquant de suspendre la tâche Tl et d'élire la tâche T 2 L'interface réalise le changement de contexte et le processeur Pl commence à exécuter la tâche T 2 Pendant ce temps, de façon indépen- dante du processeur Pi, le processeur P 2 est venu lire le compte-rendu de sa primitive d'activation; comme c'est le composant OTRI qui a traité la primitive, c'est lui va lui répondre un compte-rendu indiquant que la primitive s'est correctement déroulée Le processeur P 2 va alors reprendre le traitement de la tâche T 3. Alors que le composant OTR 1 est encore en train de traiter la primitive d'activation de la tâche T 2, le composant OTR 2 détecte l'expiration d'un délai qui réveille la tâche T 4. L'automate "horloge" envoie le signal ITH 2 vers le séquenceur du composant OTR 2, qui démarre immédiatement le traitement puisqu'il est "libre" Le composant OTR 2 fait passer la tâche T 4 à l'état "éligible" et détecte que la tâche T 4 est plus prioritaire que la tâche T 3 en cours sur le processeur P 2: il émet donc une interrup- tion ITP 2 vers le processeur P 2 pour lui signaler un changement de tâche en cours Le processeur P 2 prend en compte l'interruption ITP 2 et vient lire le compte-rendu lui indiquant de suspendre la tâche T 3 et d'élire la tâche T 4 L'interface réalise le changement de contexte et le processeur P 2 commence à exécuter la tâche T 4. On a sur cet exemple un parallélisme de traitement entre une primitive sur le composant OTR 1 et un traitement local sur le composant OTR 2. 28 - La figure 6 c illustre le cas de traitements locaux simul- tanés sur les composants OTR 1 et OTR 2, provoquant un changement de tâche sur le processeur P 2. Initialement, le processeur Pl exécute la tâche TI, tandis que le processeur P 2 exécute la tâche T 2. A peu près au même instant, le composant OTR 2 détecte l'expiration d'un délai qui réveille la tâche T 3, et le composant OTR 1 détecte l'expiration d'un délai qui réveille la tâche T 4 Les automates "horloge" des compo- sants OTR 1 et OTR 2 envoient respectivement le signal ITH 2 vers le séquenceur du composant OTR 2, et le signal ITH 1 vers le séquenceur du composant OTR 1 Les deux composants OTR 1 et OTR 2 démarrent immédiatement leur traitement puisqu'ils sont "libres", sans avoir besoin de consulter l'état de l'autre composant puisqu'il s'agit d'un traite- ment local Le composant OTR 1 fait passer la tâche T 4 à l'état "éligible" et détecte que la tâche T 4 est moins prioritaire que la tâche Tl en cours sur le processeur Pl: il repasse donc à l'état "libre" sans interrompre le processeur Pl puisqu'il n'y a pas de changement de tâche. Le traitement du composant OTR 1 s'est fait de façon tota- lement transparente pour le processeur Pi De son côté, le composant OTR 2 fait passer la tâche T 3 à l'état "éligible" et détecte que la tâche T 3 est plus priori- taire que la tâche T 2 en cours sur le processeur P 2: il émet donc une interruption ITP 2 vers le processeur P 2 pour lui signaler un changement de tâche en cours Le processeur P 2 prend en compte l'interruption ITP 2 et vient lire le compte-rendu lui indiquant de suspendre la tâche T 2 et d'élire la tâche T 3 L'interface réalise le changement de contexte, et le processeur P 2 commence à exécuter la tâche T 3. Il faut remarquer que dans cet exemple, les composants OTR 1 et OTR 2 ont traité leur demande locale de façon tout à fait indépendante, et que le processeur Pl n'a pas été 29 - interrompu, puisque le traitement local sur le composant OTR 1 n'a pas conduit à un changement de tâche sur le processeur Pi. La figure 6 d illustre le cas d'une primitive globale, provoquant un changement de tâche sur les processeurs Pl et P 2. Le processeur Pl exécute la tâche T 1. Le processeur P 2 exécute la tâche T 3 qui, à un instant donné, demande à l'opérateur OTR d'activer un événement global. Les deux composant OTR 1 et OTR 2 commencent à traiter la primitive. Le composant OTRI fait passer la tâche T 2 (qui était en attente de l'événement) à l'état "éligible" et détecte que la tâche T 2 est plus prioritaire que la tâche Tl en cours sur le processeur Pl: il émet donc une interrup- tion IT Pl vers le processeur Pl pour lui signaler un changement de tâche en cours, puisque le processeur Pl qui exécute la tâche Ti n'est pas, à ce moment-là, en relation avec l'opérateur OTR. Le processeur Pl prend en compte l'interruption IT Pl et vient lire le compte-rendu élaboré par le composant OTR 1 lui indiquant de suspendre la tâche Tl et d'élire la tâche T 2 Le composant OTR 1 repasse alors à l'état "libre" cependant que l'interface réalise le changement de contexte, le processeur Pl commençant à exécuter la tâche T 2. Pendant ce temps, le composant OTR 2 fait passer la tâche T 4 (qui était en attente de l'événement) à l'état "éligible" et détecte que la tâche T 4 est plus priori- taire que la tâche T 3 en cours sur le processeur P 2: il - élabore donc un compte-rendu signalant un changement de tâche en cours Il n'a pas besoin d'émettre l'interruption ITP 2, puisque c'est son processeur associé P 2 qui a demandé la primitive: le processeur P 2 va donc venir lire un compte-rendu Lorsque le processeur P 2 vient lire le compte-rendu de sa primitive d'activation d'événement, le composant OTR 2 va lui renvoyer un compte- rendu indiquant que la primitive s'est correctement déroulée, et qu'il faut suspendre la tâche T 3 au profit de la tâche T 4 Le composant OTR 2 repasse alors à l'état "libre" cependant que l'interface réalise le changement de contexte, le processeur P 2 commençant à exécuter la tâche T 4. Il faut remarquer, sur cet exemple, que les deux compo- sants OTR 1 et OTR 2 ont traité la même primitive en paral- lèle, chacun s'occupant de réveiller les tâches de son processeur associé en attente de l'événement De plus, seul le composant OTRI a eu besoin d'émettre une inter- ruption IT Pl vers son processeur associé. 31 - Revendications 1 Dispositif pour l'optimalisation des perfor- mances de primitives temps réel d'un noyau d'exécutif temps réel dans une structure multiprocesseur comprenant un ou plusieurs processeurs, ce dispositif comprenant un opérateur temps réel se comportant, vu d'un processeur de la structure, comme une zone mémoire et comprenant des moyens pour assurer une fonction OTR comportant l'émission et la réception des données à traiter, pour la génération des signaux de contrôle des échanges, pour la gestion du contexte temps réel des processeurs de la structure, pour associer aux objets gérés par un noyau, notamment les tâches, les événements matériels et logi- ciels, les ressources et le temps, une série de primi- tives, à raison de une primitive à la fois, pour assurer la gestion de la ressource horloge et des ressources actives, pour gérer le contexte temps réel des proces- seurs de la structure en fonction d'une stratégie déter- minée, cet ordonnanceur étant notamment prévu pour réveiller les tâches cycliquement, pour marquer des attentes sur délais, pour activer des tâches après délais, et pour décider le passage d'un état à un autre des tâches en fonction des primitives du contexte temps réel, caractérisé en ce que le susdit opérateur temps réel OTR est réalisé sous la forme d'une pluralité de circuits câblés identiques dénommés circuits OTR, accessibles simultanément par les processeurs de la structure mais chacun associé à un seul de ces processeurs, ces circuits étant reliés entre eux par une liaison apte à transmettre un signal "accord" permettant d'assurer que l'opérateur temps réel n'exécute qu'une seule primitive à la fois, chaque circuit OTR comprenant un ordonnanceur apte à assurer la gestion des tâches uniquement du processeur qui lui est associé ainsi que des événements et des ressources globales à la fonction OTR, cet ordonnanceur étant notamment prévu pour réveiller les tâches cyclique- 32 - ment, pour marquer des attentes sur délais et pour acti- ver les tâches après délais, l'opérateur OTR décidant le passage d'un état à un autre des tâches en fonction des primitives du contexte temps réel. 2 Dispositif selon la revendication 1, caractérisé en ce que chaque circuit OTR se trouve dans l'un au moins des trois états suivants: a) un premier état dans lequel il effectue le traite- ment d'une primitive demandée par un des processeurs de la structure, b) un deuxième état dans lequel il effectue le traite- ment d'une demande locale interne au circuit ne concernant que les tâches dont il a la charge (échéance d'un délai ou arrivée d'un événement matériel), c) un troisième état dans lequel il est en attente de traitement. 3 Dispositif selon la revendication 2, caractérisé en ce qu'il comprend des moyens destinés à faire en sorte que l'opérateur OTR n'accepte le traite- ment d'une primitive que si tous les circuits OTR sont en attente de traitement. 4 Dispositif selon l'une des revendications précédentes, caractérisé en ce que l'échange entre la structure multi- processeur et l'opérateur OTR s'effectue selon le proces- sus suivant: demande d'accès à l'opérateur OTR par la structure, pour le traitement d'une primitive, ce mode comprenant la vérification préalable par la structure de la liberté d'accès à l'opérateur OTR, puis la réponse à 33 - cette vérification, par voie matérielle, de l'opérateur OTR à la structure, dans le cas o 1 ' opérateur OTR est libre, 1 ' envoi par la structure, du code et des paramètres de la primitive à l'opérateur OTR, par simple écriture à la zone d'adressage de l'opérateur OTR, l'exécution par l'opérateur OTR, après acquisition desdits codes et desdits paramètres d'une séquence opé- ratoire relative à la primitive, la décision par l'opérateur OTR, en fonction de cette primitive et du contexte temps réel: d'élaborer la réponse au processeur qui a demandé la primitive, d'interrompre les processeurs sur lesquels la primitive a provoqué un changement de tâche, et la lecture de la réponse de l'opérateur OTR par le processeur ayant demandé la primitive et par les processeurs ayant reçu une interruption, cette lecture s'effectuant à l'adresse de l'opérateur OTR. 5 Dispositif selon la revendication 4, caractérisé en ce que la susdite vérification est effec- tuée par un mécanisme de type "test and set" inclus dans l'opérateur OTR, qui est conçu de manière à transmettre au processeur de la structure qui fait une demande d'accès en lecture, une réponse représentative de l'état "libre" ou "occupé" de l'opérateur OTR. 6 Dispositif selon l'une des revendications précédentes, caractérisé en ce que les composants OTR attribuent, chacun en fonction de leur stratégie, leur processeur associé à une de leurs tâches éligibles, de préférence la 34 2677474 tâche la plus prioritaire pouvant s'exécuter sur ce processeur. 7 Dispositif selon l'une des revendications précédentes, caractérisé en ce que chaque circuit OTR comprend au moins quatre automates (AI, A 2, A 3, A 4) spécialisés dans la gestion de certains objets temps réel, en particulier, la gestion des tâches éligibles en attente de disponibi- lité de leur processeur, la gestion des échanges avec les processeurs, la gestion des délais, des cycles et de l'horloge temps réel, des files d'attente des ressources, de l'ensemble des tâches en attente d'événement et la prise en compte des interruptions externes, ces automates communiquant entre eux par des BUS internes au circuit OTR, interconnectés par un routeur dynamique, sous contrôle du séquenceur contenu dans l'un desdits automates. 8 Dispositif selon l'une des revendications précédentes, caractérisé en ce que les circuits OTR sont regroupés sur une même carte connectée au BUS commun reliant tous les processeurs de la structure, avec un interface commun sur le BUS. 9 Dispositif selon l'une des revendications 1 à 7, caractérisé en ce que chaque circuit OTR est installé au niveau de la carte du processeur dont il gère les tâches, avec un interface au BUS commun de la structure multipro- cesseur. Dispositif selon l'une des revendications 1 à 7, caractérisé en ce que chaque circuit OTR est implanté au niveau du processeur dont il gère les tâches, avec un interface au BUS local, de manière à ce que lorsqu'un - processeur de la structure multiprocesseur exécute une primitive, il envoie ses paramètres au circuit OTR asso- cié, par le BUS local et, simultanément, aux autres circuits OTR par le BUS commun, et en ce qu'il comprend une logique d'arbitrage du BUS commun qui assure la prise de possession du BUS local de tous les circuits OTR, au cours d'un accès unique. 11 Dispositif selon l'une des revendications 7 à 10, caractérisé en ce que chacun desdits automates (Ai) comprend une unité de traitement (U Ti) et au moins un registre d'entrée (Ei) et un registre de sortie (Si), la connexion entre les sorties et les entrées des automates étant réalisée par un routeur dynamique, un ou plusieurs éléments de mémorisation sous forme par exemple de mémoire vive (RA Mi) et un séquenceur câblé (SE Qi). 12 Dispositif selon l'une des revendications précédentes, caractérisé en ce que le circuit OTR comprend en outre au moins un dispositif d'échange pouvant être asynchrone, connectant le circuit OTR et l'interface (IBC) spécifique au BUS commun (BC), ainsi que des moyens pour émettre vers le processeur concerné un signal d'interruption, uniquement lorsque l'opérateur décrit un changement de tâche sur ce processeur, changement consécutif à un traitement interne (délai ou événement matériel) ou à une primitive demandée par un processeur autre que celui dont le circuit OTR a la charge, ou bien encore à une excep- tion temporelle (dépassement d'un temps d'échéance ou d'exécution, cycle sur une tâche non terminée), ce signal d'interruption restant actif tant que le processeur n'a pas accédé à l'opérateur pour lire le code de l'opération à effectuer. 36 - 13 Dispositif selon l'une des revendications précédentes, caractérisé en ce que l'un au moins des susdits automates comprend une horloge temps réel présentant une période programmable par appel d'une requête spécifique à l'opérateur, ainsi qu'une logique de comptage. 14 Dispositif selon la revendication 13, caractérisé en ce que la susdite horloge temps réel (HTR) est conçue de manière à émettre un signal d'interruption (ITH) interne au circuit OTR déclenchant un traitement immédiat si le circuit OTR est en attente ou après la primitive en cours d'exécution. 15 Dispositif selon l'une des revendications 7 à 14, caractérisé en ce que l'un au moins des susdits automates comprend des entrées de contrôle d'interruption externe (I Text), ainsi que des moyens de mise en forme et de mémorisation de ces signaux d'interruption, ces signaux d'interruption étant ensuite orientés vers un encodeur de priorité, et en ce que l'opérateur prend en compte l'interruption de plus forte priorité mémorisée à cet instant et remet à zéro les susdits moyens de mémorisa- tion. 16 Dispositif selon la revendication 15, caractérisé en ce que l'automate gérant les événements comprend en outre une mémoire de type RAM partiellement effaçable servant lors de l'arrivée d'un événement à accélérer la suppression des attentes d'événements pour toutes les tâches réveillées par l'événement traité.