FR 2674648 A1 19921002 FR 9103815 A 19910329 Circuit de gestion de nombres d'accès à des ressources logiques La présente invention concerne un circuit de gestion de nombre d'accès à des ressources logiques pour établir des adresses d'écriture de ressources disponibles dans un ensemble de ressources logiques en fonction des nombres d'accès mis à jour, le nombre d'accès attribué à une ressource logique étant décrémenté d'une unité en réponse à une adresse de lecture de ladite ressource. Par exemple, les ressources logiques sont des cellules de données d'une mémoire-tampon qui est mise en oeuvre dans un système de commutation temporelle et dans laquelle sont écrites des données reçues aléatoirement. La demande de brevet EP-A-0300876 divulgue un système de commutation de blocs de données entre plusieurs voies multiplex à division du temps entrantes et plusieurs voies multiplex à division du temps sortantes. Les blocs dans chacune des voies multiplex peuvent être des blocs synchrones en mode-circuit et/ou des blocs asynchrones en mode-paquet, et ont une longueur constante. En particulier, les blocs asynchrones d'une même communication sont transmis sporadiquement dans les voies multiplex. Tous les blocs de données sont écrits au fur et à mesure de leur réception dans une mémoire-tampon et sont lus une ou plusieurs fois pour être diffusés vers une ou plusieurs voies multiplex sortantes En effet, la communication relative à des blocs de données dans une voie entrante peut être une communication point-à-point ou une communication multipoint Pour une communication multipoint, un bloc de données doit être lu dans la mémoire-tampon autant de fois qu'il y a de multiplex sortants destinataires devant recevoir le bloc de données La cellule de mémoire-tampon dans laquelle est écrit un bloc de données, doit être libérée lors de la dernière lecture du bloc. Au sens de la présente invention, les ressources logiques peuvent être ainsi des cellules de bloc de données de la mémoire tampon, et le nombre d'accès à une ressource désigne le nombre de lectures ou le nombre de voies multiplex sortantes vers lesquelles doit être diffusé -2 - un bloc de données mémorisé dans la ressource. Sachant que d'une part, les blocs de données sont écrits sporadiquement dans la mémoire-tampon, d'autre part un bloc de données doit demeurer en mémoire-tampon pendant plusieurs cycles de lecture pour être diffusé, la EP-A-0300876 propose un circuit de gestion de nombres d'accès, appelé "circuit de gestion de mémoire-tampon et d'adressage en écriture" afin d'optimiser la capacité de la mémoire-tampon tout en gérant, c'est- à-dire mettant à jour les nombres d'accès au fur et à mesure des diffusions des blocs de données. Ce circuit de gestion est organisé essentiellement autour de deux mémoires, chaque mémoire contenant des cellules respectivement associées à celles de la mémoire-tampon. Une première mémoire, appelée "mémoire de libération de cellule", mémorise les nombres d'accès mis à jour Initialement, lorsqu'un bloc de données est écrit, une cellule de la première mémoire enregistre le nombre d'accès vers lesquels le bloc doit être transmis, puis à chaque lecture du bloc, le nombre d'accès est décrémenté d'une unité jusqu'à atteindre zéro afin de libérer la cellule associée dans la mémoire- tampon pour l'écriture d'un autre bloc. Pour effectuer la mise à jour de chaque nombre d'accès, les sorties et entrées de données de la première mémoire sont reliées à travers un circuit de décrémentation et un circuit de test à zéro, et la première mémoire est associée à d'autres multiplexeurs et portes logiques pour son adressage en écriture et lecture en fonction des instants d'écriture et de lecture des cellules de mémoire-tampon notamment. La seconde mémoire, appelée "mémoire d'adresse de cellule disponible", constitue un circuit pour mémoriser des états de disponibilité de ressources logiques, c'est-à-dire des états de cellule de bloc dans la mémoire-tampon et pour établir des adresses de cellules libres Ce circuit est décrit dans la demande de brevet EP-A-0298793. La seconde mémoire comprend essentiellement une matrice de cellules à un bit, et un circuit de codage d'adresse de cellule de mémoire-tampon. Les cellules de la matrice sont respectivement assignées aux cellules de bloc de la mémoire tampon et mémorisent chacune un bit d'état de disponibilité de la cellule respective de la mémoire-tampon Le bit d'état est à l'état haut " 1 " lorsque la cellule de mémoire-tampon est - 3 libre et donc prête à enregistrer un bloc de données d'un multiplex entrant Le bit d'état est à l'état bas " O " lorque la cellule de la mémoire-tampon est occupée par un bloc de données écrit qui doit être lu une ou plusieurs fois en fonction du nombre d'accès respectif mis à jour, mémorisé dans la première mémoire Le circuit de codage dans la seconde mémoire est relié aux sorties de toutes les cellules de la matrice afin de sélectionner l'une des cellules de la matrice ayant un bit d'état " 1 ", selon un ordre de priorité de cellule prédeterminé, et ainsi établir en permanence l'adresse d'une cellule de matrice libre sélectionnée égale à l'adresse d'écriture de la cellule de bloc respective dans la mémoire-tampon. Outre le circuit de décrémentation et le circuit de test à zéro, d'autres moyens logiques entre la sortie de données de la première mémoire et l'entrée de données de la seconde mémoire sont prévus dans le circuit de gestion afin de modifier les bits d'état dans la seconde mémoire En effet, lors de la lecture d'un bloc de données, seule la cellule correspondante dans la première mémoire est adressée en lecture et écriture pour décrémenter le nombre d'accès d'une unité tant que celui-ci est différent de zéro, le bit à l'état bas dans la cellule correspondante de la seconde mémoire n'étant pas modifiée Par contre, lorsque le nombre d'accès atteint zéro, suite à la dernière lecture de bloc de données, le circuit de décrémentation demande la modification du bit d'état dans la seconde mémoire. La séparation matérielle de la mise à jour des nombres d'accès effectuée essentiellement par la première mémoire et de la surveillance des états de disponibilité des ressources logiques effectuée par la seconde mémoire est ainsi contraignante tant du point de vue de la durée pour effectuer ces opérations qui dépendent des nombreux circuits mis en oeuvre, que tant du point de vue de l'encombrement des divers circuits et mémoires. La présente invention vise à améliorer la vitesse de fonctionnement et la compacité d'un circuit de gestion de nombres d'accès à des ressources logiques, et corollairement à réduire le coût de fabrication d'un tel circuit Plus précisément, l'invention propose de combiner fonctionnellement et matériellement les première et seconde mémoire -.4 - dans le circuit connu en un unique circuit matriciel de cellules. A cette fin, un circuit de gestion de nombres d'accès à des ressources logiques tel que défini dans l'entrée en matière, est caractérisé en ce qu'il comprend: une matrice de cellules de comptage qui mémorisent respectivement les nombres d'accès mis à jour des ressources de l'ensemble, des moyens, de sélection de cellule pour sélectionner l'une des cellules de comptage contenant des nombres d'accès nuls afin d'établir l'adresse d'écriture de la ressource disponible associée à la cellule sélectionnée, et charger un nombre d'accès de la ressource disponible dans la cellule sélectionnée, et des moyens de décodage d'adresse de lecture pour décrémenter d'une unité les nombres d'accès différents de zéro dans des cellules de comptage en réponse aux adresses de lecture respectivement. Ainsi, la matrice de cellule de comptage sert à la fois pour la surveillance de la disponibilité des ressources logiques et pour la mise à jour des nombres d'accès. S'agissant de la surveillance des ressources afin de sélectionner une ressource libre, les moyens de sélection comprennent, de préférence, des premiers moyens pour sélectionner parmi toutes les lignes de la matrice des lignes de la matrice ayant chacune au moins une cellule de comptage mémorisant des nombres d'accès nuls afin d'établir l'adresse de l'une des lignes sélectionnées, et des seconds moyens pour sélectionner parmi toutes les colonnes de la matrice, des colonnes contenant des cellules de comptage mémorisant des nombres d'accès nuls et incluses dans la ligne sélectionnée dont l'adresse est établie afin d'établir l'adresse de l'une des colonnes sélectionnées et charger un nombre d'accès dans la cellule de comptage correspondant aux adresses de la ligne sélectionnée et de la colonne sélectionnée. S'agissant de la mise à jour des ressources, les moyens de décodage d'adresse de lecture comprennent, de préférence, des premiers moyens pour préparer la décrémentation des cellules de comptage dans une ligne de la matrice en réponse à une adresse de ligne contenue dans une adresse de lecture, et des seconds moyens pour décrémenter d'une unité une cellule de comptage préparée en réponse à une adresse de colonne contenue dans l'adresse de lecture, la décrémentation de ladite cellule de comptage étant de préférence simultanée au chargement d'une autre cellule de comptage par les moyens de sélection de cellule. Selon une réalisation préférée, chaque cellule de comptage comprend un compteur synchrone à séquence pseudoaléatoire La séquence est composée de mots codés respectivement associés à des nombres d'accès décroissants différents, inférieurs à un nombre maximal, et la sortie du compteur comprend un moyen pour signaler aux moyens de sélection de cellule un nombre d'accès nul contenu dans la cellule lorsque le dernier mot de la séquence est contenu dans le compteur. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante de réalisations préférées de l'invention en référence aux dessins annexés correspondants dans lesquels: la Fig 1 est un bloc- diagramme d'un circuit de mémorisation selon l'invention comprenant une matrice de cellules de comptage; la Fig 2 montre en détail l'une des cellules de comptage incluse dans la matrice de cellules de comptage; et la Fig 3 montre en détail un compteur inclus dans une cellule de comptage. Dans la réalisation décrite ci-après, il est supposé qu'un cricuit de mémorisation selon l'invention est destiné à commander les accès à des ressources logiques consistant par exemple en des cellules de données d'une mémoire-tampon incorporée dans un système de commutation temporelle de données asynchrones et/ou synchrones du type défini dans la EP-A-0300876 La mémoire-tampon est constituée de cellules de données organisées en une matrice ayant I = 32 colonnes et J = 16 lignes (ou rangées) qui mémorisent 1024 octets transmis par seize voies multiplex entrantes parallèles Chaque voie multiplex entrante transmet des trames de 32 blocs de données environ précédées par un mot de verrouillage de trame Chaque bloc de données comporte seize octets qui sont transmis ultérieurement vers une ou plusieurs voies multiplex sortantes respectives en tant qu'accès de ressource logique relatif à la cellule de données ayant mémorisée le premier octet, dit étiquette, du bloc de données Un bloc de données peut être composé, soit de données en -6- mode-paquet, c'est-à-dire d'un paquet asynchrone, soit de données en mode-circuit, c'est-à-dire un ensemble de seize octets consécutifs d'une voie de parole numérisée par exemple Chaque cellule de la mémoire de données est propre à mémoriser huit bits. Il est à noter qu'un circuit de mémorisation selon l'invention peut également être utilisé dans un cadre plus général de gestion dynamique de ressources logiques telles que par exemple des mémoires-tampons dans des interfaces. En référence à la Fig 1, le circuit de gestion de nombres d'accès à des ressources logiques selon l'invention est structuré autour d'une matrice MC comportant I = 32 colonnes et J = 16 lignes de cellules de comptage identiques 10,0 à lji-, j-j = 131, 15 Chaque cellule de comptage lij, , o i est un indice entier compris entre O et I-1 = 31 et j est un indice entier compris entre O et J-l = 15, mémorise le nombre instantané d'accès N Bij relatif à une cellule de données correspondante de la mémoire-tampon. Le nombre d'accès N Bi,j est égal au nombre de voies multiplex sortantes vers lesquelles le bloc de données mémorisé en mémoire-tampon et dont l'étiquette est mémorisée dans la cellule de données correspondante doit être encore diffusé Lorsque le bloc de données est reçu et écrit en mémoire-tampon, le nombre N Bij est maximum et égal au nombre de voies multiplex sortantes auxquelles le bloc de données est destiné Puis, à chaque lecture du bloc de données, le nombre N Bi,j est décrémenté d'une unité, chaque lecture pouvant intervenir au plus après transmission de 16 blocs de données dans les 16 voies sortantes respectivement Lorsque le bloc de données a été lu et transmis vers les N Bi,j voies multiplex sortantes correspondantes, le nombre N Bi,j est égal à zéro. Selon la réalisation illustrée, lorsque le nombre N Bi,j, est différent de zéro, la sortie de la cellule de comptage li,j est à l'état "O" ce qui traduit l'occupation de la cellule de données par des données et donc l'indisponibilité de cette cellule pour écrire des données Au contraire, lorsque le nombre N Bi,j est égal à zéro, c'est-à-dire après la dernière lecture du bloc de données correspondant en mémoire-tampon, - 7- la sortie de la cellule de comptage lij est à l'état "l" Cet état " 111 traduit la disponibilité de la cellule de données pour y écrire des données, telles qu'une étiquette, relatives à un autre bloc de données transmis par l'une des voies multiplex entrantes. Outre la matrice de cellules de comptage MC, le circuit de gestion comprend un couple d'encodeurs 2 L et 2 C, un premier couple de décodeurs 3 L et 3 C, et un second couple de décodeurs 4 L et 4 C Dans chacun des trois couples, l'un des éléments, tels que l'encodeur 2 L, le décodeur 3 L et le décodeur 4 L, est relatif à des adresses de ligne de la matrice MC, et l'autre des éléments, tels que l'encodeur 2 C, le décodeur 3 C et le décodeur 4 C, est relatif à des adresses de colonne de la matrice MC. Les encodeurs 2 L et 2 C offrent respectivement J = 16 entrées 210 à 21 jl et I = 32 entrées 220 à 22 I-1 Une entrée 21 j de l'encodeur 2 L est reliée à des sorties de lecture de ligne L Loj à LLI-1,j des cellules 1 oj à l I 1,j dans la ligne de rang j de la matrice MC De même, une entrée 22 i de l'encodeur 2 C est reliée à des sorties de lecture de colonne L Ci,O à L Ci,j-1 des cellules li,O à li,J- î dans la colonne de rang i de la matrice MC. Comme on le verra dans la suite, la recherche d'une cellule de comptage dans la matrice MC s'effectue d'abord ligne par ligne en réponse à un signal de commande de lecture de ligne CL, puis par colonne en réponse à un signal de commande de lecture de colonne CC Lorsqu'au moins l'une des cellules dans la ligne de rang j, respectivement dans la colonne de rang i, est disponible la sortie de lecture de ligne, respectivement de colonne, de la cellule est à l'état "lu ce qui impose l'état " 1 " à l'entrée 21 j de l'encodeur 2 L, respectivement 22 i de l'encodeur 2 C Par contre, lorsque toutes les cellules dans une ligne ou colonne contiennent des nombres d'accès différents de zéro, c'est-à-dire ont leur sortie à l'état " O ", l'entrée correspondante de l'encodeur 2 L ou 2 C est à l'état HO" Ainsi, les liaisons entre sorties des cellules dans une même ligne ou colonne de la matrice sont équivalentes à des OU câblés. La sélection d'une ligne ou d'une colonne comprenant une cellule de comptage libre dans l'encodeur 2 L ou 2 C s'effectue selon un ordre -8- de priorité prédéterminé On se référera dans la suite, à titre d'exemple, à l'ordre de priorité suivant Sachant que les lignes et colonnes sont numérotées par ordre croissant O à J-1 et O à 1-1, l'encodeur 2 L sélectionne la ligne comprenant une cellule disponible ayant le plus petit rang, et l'encodeur 2 C sélectionne la colonne comprenant une cellule disponible ayant le plus petit rang Ainsi, l'encodeur 2 L produit le rang de ligne sélectionnée sous la forme d'une adresse ALS à log 2 J = 4 bits parallèles dans un bus de sortie 23, et l'encodeur 2 C produit le rang de la colonne sélectionnée sous la forme d'une adresse ACS à log 2 I = 5 bits parallèles dans un bus de sortie 24 Les deux adresses ALS et ACS constituent une adresse d'une cellule de comptage disponible sélectionnée, qui est égale à l'adresse d'écriture ade de la cellule de données correspondante en mémoire-tampon. Les décodeurs 3 L et 3 C sont destinés à charger le nombre d'accès dans une cellule de comptage disponible sélectionnée, lors de l'arrivée d'un bloc de données. Les décodeurs 3 L et 3 C présentent respectivement J = 16 sorties 310 à 31 jl et I = 32 sorties 320 à 32 I- Une sortie 31 j du décodeur 3 L est reliée à des premières entrées de chargement CHLO,j à CHLI 1,j des cellules 1 oj à l_ 1-,j dans la ligne de rang j de la matrice MC. De même, une sortie 32 i du décodeur 3 C est reliée à des secondes entrées de chargement CH Cio à CH Ci,j_ des cellules li,O à li,J-î dans la colonne de rang i de la matrice MC Les décodeurs 3 L et 3 C ont également des entrées parallèles reliées respectivement aux bus 23 et 24 afin de décoder les adresses de ligne et de colonne comprenant au moins une cellule de comptage disponible de manière à activer les entrées de chargement de cette cellule par des états " 1 u. Les seconds décodeurs 4 L et 4 C sont destinés à décrémenter d'une unité le nombre d'accès dans une cellule de comptage chaque fois que le bloc de données correspondant mémorisé dans la mémoire-tampon doit être transmis vers un accès ou voie multiplex sortante Cette décrémentation est autorisée ainsi chaque fois que l'étiquette de ce bloc de données doit être lue dans la cellule de données correspondante, en réponse à une adresse de lecture ADL de la cellule de données établie par le circuit de commande et d'adressage en lecture inclus dans le -9 - système de commutation L'adresse de lecture ADL est en fait composée d'une adresse de ligne à 4 bits ALL appliquée au décodeur 4 L et d'une adresse de colonne à 5 bits ACL appliquée au décodeur 4 C. Comme les décodeurs 3 L et 3 C, les décodeurs 4 L et 4 C présentent J = 16 sorties 410 à 41 j_ 1 et I = 32 sorties 420 à 42 I_ 1 Une sortie 41 j du décodeur 4 L est reliée à des premières entrées de décrémentation D Lo,j à DLI_ 1 des cellules 10,j à l_ 1 l,j dans la ligne de rang j de la matrice MC lorsque l'adresse ALL est égale à j en code binaire, la sortie 41 j est à l'état "l" De même, une sortie 42 i du décodeur 4 C est reliée à des secondes entrées de décrémentation D Ci,O à D Ci,j_ 1 des cellules li,O à li,J-_ 1 dans la colonne de rang i de la matrice MC. La sortie 42 i est à l'état " 1 " lorsque l'adresse ACL est égale à i en code binaire. En référence à la Fig 2, une cellule de comptage li,j comprend un compteur Ci,j, deux portes NAND à deux entrées P Li,j et P Ci,j et deux portes ET à deux entrée PC Hi,j et P Di,j. Les portes P Li,j et P Ci,j ont des premières entrées reliées à une sortie Si,j du compteur Ci,j qui est à l'état " O " lorsque le nombre d'accès N Bi,j correspondant au compte mis à jour dans le compteur est différent de zéro, c'est-à-dire lorsque la cellule li,j est indisponible En pratique, comme illustré à la Fig 2, les portes NAND P Li,j et P Ci,j sont réalisées chacune au moyen de premier et second transistors MOS et d'un transistor MOS de charge respectif 25 j, 26 i. Le drain du premier transistor MOS est relié à la source du second transistor MOS, et la source du premier transistor est à la masse, dans chacune des portes P Li,j et P Ci,j Tous les transistors de chacune des portes P Li,j et P Ci,j sont de type à canal P. La première porte P Li,j est destinée à transférer l'état " 1 " à la sortie Si,j du compteur Ci,j qui correspond à l'état libre de la cellule vers l'entrée de ligne 21 j de l'encodeur 2 L en réponse au premier signal de commande de lecture CL à l'état haut " 1 " La grille du premier transistor reçoit le signal CL tandis que la grille du second transistor est reliée à la sortie de compteur Si,j dans la porte P Li,j Le transistor de charge 25 j est commun à toutes les cellules o 10,j à l Il,j de la ligne de rang j dans la matrice MC et est placé à l'entrée de l'encodeur 2 L La grille du transistor 25 j reçoit le premier signal de commande - complémentaire CL, la source de ce transistor est reliée à l'entrée 21 j et le drain de ce transistor est porté à une tension de polarisation négative VN Ainsi lorsque CL = " 1 " et Si,j = " 1 ", l'état de la sortie Si,j du compteur Ci,j est reportée à l'entrée 21 j de l'encodeur 2 L, quels que soient les états des sorties des autres compteurs Coj à CI_ 1,j dans la ligne de rang j L'entrée 21 j est à l'état " O " seulement lorsque toutes les sorties des compteurs Coj à CI_ 1,j sont à l'état " O ", c'est-à-dire lorsque toutes les cellules de comptage 10,j à lil,j contiennent des nombres d'accès N Bo,j à NB_ 1 i,j différents de zéro. La seconde porte P Ci,j est destinée à transférer l'état " 1 " à la sortie Si,j du compteur Ci,j vers l'entrée de colonne de l'encodeur 2 C en réponse au second signal de commande CC, lorsque la sortie 31 j du décodeur 3 L est à l'état " 1 " suite à la sélection de la ligne de rang j par l'encodeur 2 L Dans la porte P Ci,j, les grilles des premier et second transistors sont reliées respectivement à la sortie Si,j du compteur Ci,j et la sortie 31 j du décodeur 3 L Le transistor de charge 26 i est commun à toutes les cellules li,o à li,J-_ 1 de la ligne de rang i dans la matrice MC et est placé à l'entrée de l'encodeur 2 C. Relativement à ce transistor 26 i, d'une manière analogue au transistor 25 j, la grille reçoit le second signal de commande CC, la source est reliée à l'entrée 22 i et le drain est porté à la tension négative VN. Le fonctionnement de la porte P Ci,j est analogue à celui de la porte P Li,j En particulier, lorsque les sorties Sij et 31 j sont à l'état " 1 l", l'état de l'entrée 22 i de l'encodeur 2 C est à l'état de disponibilité " 1 " quels que soient les états des entrées des autres compteurs Ci,o à Ci,j_ 1 dans la colonne de rang i. Les entrées de la porte PC Hi,j sont reliées respectivement à la sortie 31 j du décodeur 3 L et à la sortie 32 i du décodeur 3 C Lorsque les entrées de la porte PC Hi,j sont portées à l'état " 1 ", la sortie de la porte PC Hi,j commande par une entrée de chargement C Hi,j du compteur Ci,j le chargement d'un nombre N Bi,j dans ce compteur Le nombre N Bi,j est transmis par un bus de données BD, typiquement à 5 fils, qui est relié à cinq entrées de données du compteur Ci,j. Les entrées de la porte P Di,j sont reliées respectivement à la sortie 41 j du décodeur 4 L et à la sortie 42 i du décodeur 4 C Lorsque les entrées de la porte P Di,j passent à l'état "l", une entrée d'horloge il - Hi,j du compteur Cij reliée à la sortie de la porte P Di, j commande une décrémentation du nombre N Bi,j d'une unité. Le fonctionnement du circuit de gestion de nombre d'accès est maintenant décrit pendant un cycle qui correspond à une période d'horloge d'octet dans les voies multiplex entrantes et sortantes Cette période d'octet au cours de laquelle peut être écrit un bloc de données en mémoire-tampon en fonction d'une adresse ade et un autre bloc de données peut être lu dans la mémoire-tampon en fonction d'une adresse ADL, est typiquement de l'ordre de quelques dizaines de nanosecondes. Un cycle donné comprend le chargement du compteur Cij d'une première cellule li,j par un mot binaire sur 5 bits représentatif du nombre d'accès N Bi,j égal au nombre de lectures à effectuer dans la cellule de données correspondant à l'adresse d'écriture ade = lACS, ALSl sélectionnée au cours du cycle précédant le cyle donné Le cycle donné comprend, simultanément au chargement, une décrémentation d'une unité du nombre mis à jour N Bpq du compteur Cpq d'une seconde cellule lpq dans la matrice MC, en réponse à l'adresse de lecture ADL = lALL, ACLl fournie au début du cycle donné et autorisant une lecture du bloc de données correspondant à l'adresse ADL dans la mémoire-tampon Les indices p et q varient entre O et I-1 et entre O et J-1, avec p-' i et q # j; un bloc de données ne peut être simultanément écrit et lu en mémoire-tampon, puisque le balayage des voies multiplex sortantes s'effectuent cycliquement par la base de temps (non représentée) du système de commutation, en l'occurence toutes les seize périodes d'octet Enfin, après les chargement et décrémentation précédents correspondant à une mise à jour des compteurs de la matrice MC, le cycle donné comprend la recherche d'une cellule de comptage disponible afin d'établir une nouvelle adresse d'écriture ade à laquelle un bloc de données entrant sera écrit en mémoire-tampon pendant le cycle suivant le cycle donné. Au début du cycle donné, simultanément à la réception du nombre N Bi,j dans le bus de données BD, les premiers décodeurs 3 L et 3 C appliquent des états " 1 " aux sorties 31 j et 32 i, validées par un signal de chargement SCH fourni par la base de temps à la fin du cycle précédant le cycle donné comme on le verra dans la suite Seule la porte PC Hi,j 12 - de la cellule disponible li,j dans la matrice MC a ses entrées CH Li,j et CH Ci,j à l'état " 1 " Par suite, l'entrée C Hi,j du compteur Ci,j est à l'état " 1 " pour charger ce compteur avec le nombre N Bi,j La sortie Si,j du compteur Ci,j passe de l'état " O " à l'état d'occupation " 1 ". Egalement au début du cycle donné, en réponse à des signaux de décrémentation SDL et SDC fournis par la base de temps, les seconds décodeurs 4 L et 4 C recoivent simultanément les adresses de lecture ACL et ALL et les décodent Les sorties de décodeur 41 q et 42 p sont à l'état " 1 " Seule la porte P Dp,q de la cellule lp,q dans la matrice MC a ses entrées D Lp,q et D Cp,q à l'état l" 1 " Par la suite, l'entrée d'horloge Hp,q du compteur Cp,q est à l'état " 1 " pour décrémenter d'une unité le nombre mis à jour N Bp,q dans le compteur Cp, q En pratique, comme on le verra dans la suite, une telle décrémentation consiste à modifier un mot codé représentatif du nombre N Bp,q La sortie Sp,q du compteur Cp,q demeure à l'état d'occupation " O o lorsque le nombre N Bp,q est encore plus grand ou égal à un, c'est-à- dire lorsque le bloc de données correspondant à l'adresse lACL, ALLl = ADL en mémoire-tampon doit être encore diffusé vers des voies multiplex sortantes, ou passe à l'état de disponibilité " 1 " lorsque le bloc de données correspondant n'est pas à lire en mémoire-tampon. A ce stade, il apparaît que toutes les cellules de comptage dans la matrice MC, y compris celles li,j et lp,q ayant fait l'objet d'un chargement récent et d'une décrémentation récente, sont mis à jour La recherche d'une cellule disponible peut alors débuter. La recherche d'une cellule disponible est déclenchée par le premier signal de commande CL à l'état haut " 1 "l qui est appliqué aux secondes entrées des portes NAND P Lo,O à PLI_ 1,jl Simultanément, le signal complémentaire CL est à l'état " O " et rend actif les transistors de charge 250 à 25 j_ 1 Grâce aux liaisons en OU câblé des sorties des portes P Lo,O à PLI_ 1,jl, les entrées 210 à 21 j_ 1 de l'encodeur d'adresse de ligne 2 L reproduisent l'état libre " 1 " d'au moins l'une des cellules dans chacune des lignes à l'état occupé " O " de toutes les cellules dans chacune des lignes respectivement L'encodeur 2 L sélectionne prioritairement l'une des entrées 210 à 21 j_ 1 à l'état libre "l" ayant la plus petite adresse de ligne qui constitue l'adresse d'écriture de ligne sélectionnée ALS dans le bus de sortie 23. 13 - Suite au passage à l'état "On du signal CL déchargeant les entrées 210 à 21 j-l et fermant les premières portes PLO,O à PLI-1,j-l, le décodeur d'adresse de ligne 3 L et les transistors 260 à 26 î-l sont activés par le second signal de commande CC Le décodeur 3 L décode l'adresse sélectionnée ALS dans le bus 23 en appliquant l'état " 1 " à la sortie 31 ALS correspondant à l'adresse ALS Les transistors de charge 260 à 26 _l active toutes les secondes portes NAND PCO,o à PCI-1, j-l, mais seulement les secondes portes dans la ligne d'adresse ALS sont ouvertes par la sortie 31 ALS Il en résulte que, parmi les entrées 220 à 22-1 l de l'encodeur d'adresse de colonne 2 C, celles à l'état " 1 " correspondent à ces cellules disponibles dans la ligne d'adresse ALS, et celles à l'état "O" correspondent à des cellules indisponibles dans la ligne d'adresse ALS En effet, les sorties du décodeur 3 L autres que 31 ALS sont à l'état " O " et maintiennent fermées les secondes portes NAND correspondantes. L'encodeur 2 C sélectionne alors prioritairement l'une des entrées 220 à 22 j-l à l'état libre " 1 " ayant la plus petite adresse de colonne qui constitue l'adresse d'écriture de colonne sélectionnée ACS dans le bus de sortie 24. Le couple d'adresses sélectionnées lALS,ACSl constituant une adresse d'écriture ade est ainsi transmise à des registres d'écriture de la mémoire-tampon pour y écrire un bloc de données provenant d'une voie multiplex entrante, et à des files d'attente et mémoire de commande dans un circuit de commande et d'adresse en lecture du système de commutation afin de lire ultérieurement le bloc de données récemment écrit plusieurs fois en fonction du nombre d'accès NBALSACS chargé dans la cellule sélectionnée 1 ALS, ACS au début du cycle suivant. Comme déjà dit, au début du cycle suivant, en réponse au signal de chargement SCH, le décodeur 3 C décode l'adresse ACS appliquée par l'encodeur 2 C via le bus 24 afin que la sortie 42 ACS passe à l'état " 1 " Dans la matrice MC, seule la porte ET PDALS,ACS à ses entrées à l'état " 1 ", ce qui autorise le chargement du compteur CALS, ACS avec le nombre NBALS, ACS* En référence à la Fig 3, un compteur Ci,j inclus dans une cellule de comptage li,j comporte principalement cinq bascules "D" en cascade 11, 12, 13, 14, 15, une porte OU-EXCLUSIF 16 et une porte ET 17. 14 - Le compteur représenté est un compteur synchrone Un même signal d'horloge qui peut être tantôt un signal de chargement délivré par la porte PC Hi,j, tantôt un signal de décrémentation délivré par la porte P Di,j, est appliqué simultanément aux entrées d'horloge H 1 à H 5 des bascules 11 à 15 reliées aux bornes de compteur C Hi,j et Hi,j Les bascules 11 à 15 ont des entrées D 1 à D 5 reliées aux fils du bus de données BD. Le compteur Ci"j est également du type à séquence pseudoaléatoire. A cet effet, les sorties de deux bascules sont rebouclées sur l'entrée de la première bascule 11. Selon la réalisation illustrée, la sortie Q 5 de la dernière bascule et la sortie Ql de la première bascule 11 sont reliées respectivement aux entrées de la porte OU-EXCLUSIF 20 dont la sortie 30 est reliée à la sortie D 1 de la première bascule 11 La porte ET 17 possède, selon la réalisation illustrée, trois entrées reliées respectivement aux sorties Q 3, Q 4 et Q 5 des bascules 13, 14 et 15 La sortie de la porte 17 constitue la sortie Sij du compteur qui est à l'état " 1 " si les trois sorties Q 3, Q 4, Q 5 sont à l'état " 1 ", et à l'état n" O si au moins l'une des trois sorties Q 3, Q 4, Q 5 est à l'état "o". Le choix d'un compteur synchrone à séquence pseudoaléatoire pour chaque cellule de la matrice de comptage MC selon l'invention est lié notamment à des exigences de vitesse de fonctionnement. En effet, dans un compteur asynchrone, l'entrée d'horloge d'une bascule est reliée à la sortie de la bascule précédente, et ainsi un retard est engendré entre deux entrées d'horloge des deux bascules successives, le retard correspondant au temps de basculement de la bascule précédente Le comptage ou décomptage est donc plus rapide dans des compteurs synchrones. Pour charger le compteur Cij, l'état " 1 N est appliqué à l'entrée C Hi,j et simultanément les bits du mot codé N Bi,j dans le bus BD sont appliqués aux entrées D 1 à D 5 des bascules afin que les sorties Ql à Q 5 mémorisent les états des cinq bits du mot N Bi,j. Le mot chargé à 5 bits est représentatif du nombre de lectures N Bi,j à réaliser et n'est pas issu d'un codage binaire du nombre N Bi,j comme on le verra dans la suite. Afin de décrémenter le nombre N Bi,j et modifier en conséquence le - mot codé à 5 bits correspondant selon une séquence pseudoaléatoire, une impulsion d'horloge " 1 " est appliqué à l'entrée Hi,j du compteur Ci,j et par suite à toutes les entrées d'horloge H 1 à H 5 des bascules 11 à 15 En réponse à l'impulsion d'horloge, les quatre bascules 12, 13, 14 et 15 génèrent en sortie Q 2, Q 3, Q 4 et Q 5 les états des sorties Q 1, Q 2, Q 3, Q 4 précédent l'impulsion, respectivement La première bascule 11 génère en sortie Q 1 l'état à la sortie de la porte OU- EXCLUSIF 16 dépendant des états aux sorties Q 5 et Q 1 des bascules 15 et 11 précédant l'impulsion. Des décrémentations successives dans la cellule de comptage li,j produisent aux sorties Q 1, Q 2, Q 3, Q 4, Q 5 dans le compteur Ci,j des mots successifs d'une partie ou de la totalité d'une séquence pseudoaléatoire Par exemple, en supposant que les nombres d'accès N Bi, j ne peuvent être supérieur à un nombre maximal égal à 18, les décrémentations de ce nombre maximum produisent la séquence de mots codés lQ 1, Q 2, Q 3, Q 4, Q 5 l suivante: 16 - N Bi,j = Nombre de lecture ou d'accès Q 1 Q 2 Q 3 Q 4 Q 5 0 1 O 1 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 O O i O i i O O 1 0 i 1 O O 0 0 1 1 0 o O O 1 1 1 0 0 0 1 0 1 0 0 0 0 O 1 O O 0 O O i O 0 O O 0 1 i O O O O 1 1 0 0 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 17 - Selon d'autres exemples, si le nombre N Bi,j est égal à 13 ou 6, une séquence ne débute que par le chargement du mot codé " 11001 " ou " 00010 ". Le rebouclage consistant à relier les sorties Q 5 et Ql de la dernière bascule 15 et de la première bascule 11 à l'entrée D 1 de la première bascule 11 à travers la porte OU-EXCLUSIF 16 permet de générer une séquence plus longue qu'une séquence générée sans rebouclage En effet, sans rebouclage, le compteur est équivalent à un registre à décalage et le nombre maximum des états aux sorties Ql à Q 5 est limité à cinq ce qui correspond à un nombre d'accès en pratique insuffisant dans le cadre de la commutation temporelle de paquets Dans un système de commutation temporelle incluant le circuit de mémorisation, le nombre de lecture des cellules de données n'est limité qu'à dix-huit selon l'exemple précédent, autorisant ainsi une diffusion multipoint d'un bloc de données limitée à dix-huit voies multiplex sortantes. De même, un seul rebouclage, formé par exemple par la liaison de la sortie Q 5 à l'entrée D 1, n'autorise qu'une séquence cyclique répétitive ne comprenant que cinq états successifs différents. Le compteur Cij selon l'invention ne réalise pas un décomptage en code binaire "pur" et est choisi ainsi pour des raisons de coût et de compacité En effet, la réalisation d'un compteur binaire "pur" nécessite l'adjonction de portes logiques supplémentaires qui accroissent la taille du circuit intégré La réduction du coût de la matrice de cellules de comptage selon l'invention est d'autant plus prononcée que le nombre de compteurs Co O à CI-l,j l, typiquement égal à 512, est élevé. Dans un système de commutation temporelle incluant le circuit de mémorisation, le nombre de lecture des cellules de données n'est limité qu à dix-huit selon l'exemple précédent, autorisant ainsi une diffusion multipoint d'un bloc de données limitée à dix-huit voies multiplex sortantes. La porte de sortie ET 17 constitue un moyen pour signaler l'état libre ou occupé de la cellule de données correspondante à la cellule de comptage li,j selon que le nombre mis à jour N Bi,j est égal ou différent de zéro La sortie Sij de la porte 17 est à l'état " 1 " pour indiquer que la cellule de données correspondante à la cellule de 18 comptage li,j est libre et peut donc être adressée en écriture Les états des trois dernières sorties de bascule Q 3, Q 4 et Q 5 sont alors à l'état " 1 ". En référence aux mots codés lQ 1, Q 2, Q 3, Q 4, Q 5 l de la séquence précédemment décrite, seul le mot binaire " 11111 " implique l'état " 1 " à la sortie Si,j et indique 1 ' inoccupation de la cellule. Dans le cas o le nombre N Bi,j n'est pas fourni directement sous la forme de l'un des mots codés lQ 1, Q 2, Q 3, Q 4, Q 5 l à la matrice MC, le bus BS est précédé d'un moyen de codage approprié Par exemple, lorsque le nombre N Bi,j est sous la forme d'un mot binaire dénoté nbms pour paquet synchrone ou nbma pour paquet asynchrone dans la EP-A- 0300876, le moyen de codage code un mot nbms issu du codage binaire de N Bi,j, ou un mot nbms ne comprenant qu'un seul bit à l'état " 1 " ayant un emplacement fonction de N Bi,j, en le mot codé correspondant. Ainsi, dans le cadre d'un système de commutation selon la EP-A-0300876, un circuit de gestion de nombres d'accès selon l'invention remplit les fonctions effectuées principalement par les éléments répérés MLC, DEC, TZ et MAD, inclus dans le circuit de gestion de mémoire-tampon et d'adressage en écriture CAE montré à la Fig 6 de la EP-A-0300876. Par ailleurs les mots "ligne" et "colonne" dans la présente description et dans l'objet de la présente demande de brevet définies ci-après peuvent être remplacés par "colonne" et "ligne" respectivement, sans modifier le principe du fonctionnement du circuit de gestion des nombres d'accès. 19 - REVENDICATIONS 1 Circuit de gestion de nombres d'accès à des ressources logiques pour établir des adresses d'écriture (ade) de ressources disponibles dans un ensemble de ressources logiques en fonction des nombres d'accès (NBO,O à NB 1, j-1) mis à jour, le nombre d'accès attribué à une ressource logique étant décrémenté d'une unité en réponse à une adresse de lecture (ADL) de ladite ressource, caractérisé en ce qu'il comprend: une matrice (MC) de cellules de comptage ( 10,0 à 1 I_-,j-l) qui mémorisent respectivement les nombres d'accès mis à jour des ressources de l'ensemble, des moyens de sélection de cellule ( 2 L,2 C,3 L, 3 C) pour sélectionner l'une (CALSACS) des cellules de comptage contenant des nombres d'accès nuls afin d'établir l'adresse d'écriture (ade) de la ressource disponible associée à la cellule sélectionnée, (CALS,ACS), et charger un nombre d'accès (NBALS,ACS) de la ressource disponible dans la cellule sélectionnée (CALSACS), et des moyens de décodage d'adresse de lecture ( 4 L,4 C) pour décrementer d'une unité les nombres d'accès (N Bpq) différents de zéro dans des cellules de comptage en réponse aux adresses de lecture (ADL) respectivement. 2 Circuit de gestion de nombres d'accès à des ressources logiques conforme à la revendication 1, caractérisé en ce que les moyens de sélection de cellule comprennent des premiers moyens ( 2 L,3 L) pour sélectionner parmi toutes les lignes ( 210 à 21 j-1) de la matrice (MC) des lignes de la matrice ayant chacune au moins une cellule de comptage mémorisant des nombres d'accès nuls afin d'établir l'adresse (ALS) de l'une des lignes sélectionnée, et des seconds moyens pour sélectionner parmi toutes les colonnes ( 220 à 22 I-1) de la matrice (MC), des colonnes contenant des cellules de comptage mémorisant des nombres d'accès nuls et incluses dans la ligne sélectionnée dont l'adresse est établie afin d'établir l'adresse (ACS) de l'une des colonnes sélectionnées et charger un nombre d'accès dans la cellule de comptage correspondant aux adresses (ALS, ACS) de la ligne sélectionnée et de la colonne sélectionnée. 3 Circuit conforme à la revendication 1, caractérisé en ce que les moyens de sélection de cellule comprennent des premiers moyens d'encodage d'adresse d'écriture ( 2 L) pour sélectionner parmi toutes les lignes ( 210 à 21 j-1) de la matrice (MC), - des lignes de la matrice ayant chacune au moins une cellule de comptage mémorisant des nombres d'accès nuls afin d'établir l'adresse (ALS) de l'une ( 22 i) des lignes sélectionnées, des premiers moyens de décodage d'adresse d'écriture ( 3 L) pour préparer le chargement des cellules de comptage (Ci,o à Ci,j-1) dans la ligne sélectionnée ( 22 i) dont l'adresse est établie, des seconds moyens d'encodage d'adresse d'écriture ( 2 C) pour sélectionner parmi toutes les colonnes ( 220 à 22 I> 1) de la matrice (MC), des colonnes contenant des cellules de comptage mémorisant des nombres d'accès nuls et préparées au chargement afin d'établir l'adresse (ACS) de l'une des colonnes sélectionnées, des seconds moyens de décodage d'adresse d'écriture ( 3 C) pour charger un nombre d'accès dans la cellule de comptage incluse dans les ligne et colonne sélectionnées dont les adresses sont établies. 4 Circuit conforme à la revendication 3, caractérisé en ce que les adresses établies de ligne et colonne (ALS,ACS) sont les plus petites parmi des adresses des lignes et colonnes sélectionnées. Circuit conforme à la revendication 3 ou 4, caractérisé en ce que chaque cellule de comptage (li,j) comprend des moyens (P Li,j) pour signaler un nombre d'accès nul second signal de commande (CC). 6 Circuit de gestion de nombres d'accès à des ressources logiques conforme à l'une quelconque des revendications 1 à 5, caractérisé en ce que les moyens de décodage d'adresse de lecture comprennent des premiers moyens ( 2 L) pour préparer la décrémentation des cellules de comptage (lp,o à lp,1-l) dans une ligne ( 41 p) de la matrice (MC) en réponse à une adresse de ligne (ALL) contenue dans une adresse de lecture (ADL), et des seconds moyens pour décrémenter d'une unité une 21 - cellule de comptage préparée (lp,q) en réponse à une adresse de colonne (ACL) contenue dans l'adresse de lecture (ADL), la décrémentation de ladite cellule de comptage (Cp,q) étant de préférence simultanée au chargement d'une autre cellule de comptage (li,j) par les moyens de sélection de cellule ( 2 L,2 C,3 L,3 C). 7 Circuit de gestion de nombres d'accès à des ressources logiques conforme à l'une quelconque des revendications 1 à 6, caractérisé en ce que chaque cellule de comptage (li,j) comprend un compteur synchrone à séquence pseudoaléatoire (Ci,j). 8 Circuit de gestion de nombres d'accès à des ressources logiques conforme à la revendication 7, caractérisé en ce que ladite séquence est composée de mots codés (Q 1, Q 2, Q 3, Q 4, Q 5) respectivement associés à des nombres d'accès décroissants différents (N Bo O à NBI_,Jl) inférieurs à un nombre maximal ( 18), et en ce que la sortie du compteur comprend un moyen ( 17) pour signaler aux moyens de sélection de cellule ( 2 L,2 C,3 L,3 C) un nombre d'accès nul (N Bi,j) contenu dans la cellule lorsque le dernier mot de la séquence (" 11111 ") est contenu dans le compteur.