FR 2670045 A1 19920605 FR 9105175 A 19910426 DISPOSITIF DE MEMOIRE MORTE A SEMICONDUCTEURS La présente invention a trait à un dispositif de mémoire morte à semiconducteurs, en particulier à un dis- positif de mémoire morte à-semiconducteurs dont la dimen- sion de puce peut être réduite en simplifiant les circuits d'un dispositif de mémoire morte programmable effaçable électriquement (EEPROM). Du fait que les dispositifs de mémoire à semi- conducteurs sont devenus récemment plus intégrés et plus variés, des cartes à circuits intégrés utilisant des dis- positifs EEPROM sont devenues par conséquent d'un usage plus répandu Les cartes à circuits intégrés possèdent des fonctions de secret, de sécurité, de traitement de données et de gestion supérieures à des- cartes magnétiques et ainsi leurs domaines d'application s'étendent rapidement Dans le passé, deux puces, notamment des puces de microcalculateur et de EEPROM, ont été utilisées dans des cartes à circuits intégrés A l'heure actuelle, des produits ayant des micro- calculateurs et des EEPROM sur une seule puce sont fabriqués et des produits ajoutant des fonctions nécessaires aux domai- nes d'application et réduisant le coût de fabrication ont été étudiés. Habituellement, pour préserver le secret, les EEPROM utilisées dans des cartes à circuits intégrés sont aptes à mémoriser un code d'accès secret particulier entré par l'utilisateur et le code d'accès secret doit être entré dehx fois afin d'éviter l'apparition d'erreurs lorsque le code d'accès secret est entré ou modifié. Par conséquent, la EEPROM classique comme repré- senté sur la Fig 1 comporte une mémoire-tampon d'entrée de données 10 reliée à une borne d'entrée Din, deux registres 12 et 14, un comparateur 16, un ensemble de cellules de mémoire 18 et des cellules supplémentaires 20 dans lesquel- les est mémorisé le code d'accès secret Dans la EEPROM clas- sique, pour définir tout d'abord le code d'accès secret, le code d'accès secret est entré deux fois successivement par l'intermédiaire de la mémoire-tampon d'entrée de données , le premier code d'accès secret allant dans le registre A 12 et le second dans le registre B 14 Le comparateur 16 compare les codes d'accès secrets entrés dans le registre A 12 et dans le registre B 14 Si les codes d'accès secrets ne concordent pas, un signal d'erreur est produitet s'ils concordent,un mode sécurité est défini en écrivant le code d'accès secret entré dans lés cellules supplémentaires 20. Après que le mode sécurité ait été défini, si le code d'ac- cès secret entré et un code d'accès secret précédemment mé- morisé concordent, un utilisateur autorisé est reconnu et l'instruction suivante peut être exécutée Si les codes de concordent pas, un signal d'erreur est produit, reconnais- sant un utilisateur non autorisé. Par ailleurs, un changement du code d'accès secret défini met en oeuvre le processus suivant Un code d'accès secret précédemment défini, c'est-à-dire un ancien code d'accès secret mémorisé dans une cellule supplémentaire 20, est entré dans le registre A 12 Egalement, un ancien code d'accès secret entré par l'utilisateur, est entré dans le registre B 14 par l'intermédiaire de la mémoire-tampon d'entrée de données 10 Ensuite, les codes d'accès secrets dans les registres A et B 12 et 14 sont comparés dans le comparateur 16 Si les codes ne concordent pas, un signal d'erreur est produitet si les codes concordent, l'utili- sateur peut définir un nouveau code d'accès Un nouveau code d'accès entré par l'utilisateur est entré dans le re- gistre A 12 et un nouveau code d'accès d'identification est entré dans le registre B 14 Ensuite, les-nouveaux codes d'accès sont comparés dans le comparateur 16 S'ils ne concordent pas, un signal d'erreur est produit, recon- naissant un utilisateur non autorisé, et si les codes con- cordent, une définition du nouveau code d'accès est ache- vée, reconnaissant un utilisateur autorisé. Comme décrit ci-dessus, la puce est surdimensionnée et lorsque le code d'accès secret est écrit ou modifié, le contrôle des signaux est exagérément compliqué du fait que la mémoire EEPROM classique comporte deux registres ou une bascule afin de comparer les deux codes d'accès secrets et des cellules supplémentaires 20, prévues à l'intérieur d'une puce EEPROM, afin d'écrire le code d'accès secret en plus de l'ensemble de cellules de mémoire 18. La présente invention a par conséquent pour objet de proposer un dispositif de mémoire morte à semiconducteurs dont la dimension de puce peut être réduite en supprimant les cellules supplémentaires prévues en plus d'un ensemble de cellules de mémoire, afin-d'écire un code d'accès secret et l'un de deux registres nécessaires à la comparaison des codes d'accès secrets dans une EEPROM. Afin d'atteindre le but précité de la présente invention, il est prévu un dispositif de mémoire morte à semiconducteurs qui comporte: une pluralité de lignes de transmission de mots s'étendant dans la direction des rangées; une pluralité de lignes de transmission de bits s'étendant dans la direction des colonnes, entrecoupant les lignes de transmission de mots; une pluralité de lignes de lecture s'étendant respectivement pour chaque octet des lignes de transmission de bits dans la direction des colonnes; une pluralité de cellules de mémoire morte à semiconducteurs disposées à chaque intersection des lignes de transmission de mots et des lignes de transmission de bits et coupées en chaque bloc par les lignes de lecture; des moyens formant mémoire-tampon de page con- sistant en une pluralité de mémoires-tampons de page reliées à la pluralité des lignes de transmission de bits et à la pluralité des lignes de lecture; une pluralité de transistors de sélection de colonne reliés aux lignes de lecture et également aux extré- mités des lignes de transmission de bits et des lignes de transmission de données, et rendus simultanément conduc- teurs par octets; une pluralité de lignes de transmission de données reliées à la pluralité des lignes de transmission de bits par l'intermédiaire des transistors de sélection de colonne; un circuit de commande d'entrée de données/ampli- ficateur de lecture afin de commander des données d'entrée en parallèle dans les lignes de transmission de données et pour délivrer en:parallèle les données de cellule chargées sur les lignes de transmission de données en détectant et en amplifiant les données de cellule; des moyens formant mémoire-tampon d'entrée afin de tamponner des données d'entrée séquentielles appliquées à une borne d'entrée; un registre d'entrée/sortie afin d'entrer sé- quentiellement les données d'entrée tamponnées par les moyens formant mémoire-tampon d'entrée, d' échanger en parallèle des données avec le circuit de commande d'entrée de données/amplificateur de lecture et de délivrer des données en série; et un comparateur afin de comparer les données d'en- trée séqentielles tamponnées par les moyens formant mémoire- tampon d'entrée aux données de sortie séquentielles du re- gistre d'entrée/sortie caractérisé en ce que le code d'accès secret est défini de telle manière qu'un premier code d'accès secret est verrouillé dans les moyens formant mémoire-tampon de page, un second code d'accès secret entré par les moyens formant mémoire-tampon d'entrée est comparé au premier code d'accès secret lu par le registre d'entrée/sortie par oc- tets dans le comparateur, et si les premier et second codes d'accès concordent, le premier code d'accès secretiverrouil- lé-dans les moyens formant mémoire-tampon de pageest écrit dans des cellules de-la ligne de rangée désignées par avance parmi les cellules de mémoire morte. Selon une autre caractéristique du dispositif de mémoire morte à semiconducteurs selon l'invention, des mé- moires -tampons reliées à des lignes de transmission de bits parmi lesdits moyens formant mémoire-tampon de page sont reliées à des lignes de transmission de bits, respectivement par l'intermédiaire de transistors commutés par un signal de sélection de ligne de transmission de bits et des mémoires- tampons reliées à des lignes de lecture sont reliées aux lignes de lecture, respectivement, par l'intermédiaire de transistors commutés par un signal de sélection de lecture. Selon une autre caractéristique du dispositif de l'invention, lesdites cellules de la ligne de rangée dans lesquelles ledit code d'accès secret est écrit sont des cellules fictives. Selon une autre caractéristique du dispositif de l'invention, lesdites cellules de mémoire morte sont des cellules de mémoire morte programmable effaçable électri- quement. Selon une autre caractéristique du dispositif de l'invention, ledit second code d'accès secret est un complé- ment dudit premier code d'accès secret. Le but précité, ainsi que d'autres avantages de la présente invention ressortiront mieux de la description détaillée du mode de réalisation préféré de la présente invention en référence aux dessins annexés sur lesquels La FIG 1 est un schéma synoptique qui représente l'opération de comparaison des codes d'accès secrets dans une EEPROM classique; La FIG 2 représente l'opération de comparaison de codes d'accès secrets dans des EEPROM selon la présente invention; La FIG 3 est un schéma de circuit d'un mode de réalisation préféré du registre d'entrée/sortie 32 de la FIG 2; La FIG 4 est un organigramme du programme afin d'exécuter des instructions de définition des codes d'accès secrets dahs des EEPROM selon la présente invention. En référence à la FIG 2, une EEPROM de la présente invention comporte une pluralité de lignes de transmission de mots WL, de lignes de transmission de bits BL, de lignes de lecture SL, un ensemble de cellules de mémoire 40 consti- tué d'une pluralité de cellules CE de la EEPROM, des moyens 38 formant mémoire-tampon de page, des transistors de sélec- tion de colonne CT, des lignes de transmission de données D Lo à D Ln, un circuit de commande/ amplificateur de lecture d'entrée 34, des moyens 30 formant mémoire-tampon d'entrée, un registre-d'entrée/sortie 32 et un comparateur 36 Les li- gnes de transmission de mots WL sont sélectionnées par un décodeur de rangée (non représenté) et les lignes de trans- mission de bits BL par des signaux de sélection de colonne Yo à Yn d'un décodeur de colonne (non représenté). Dans les moyens 38 formant mémoire-tampon de page, une pluralité de mémoires-tampons sont reliées à la pluralité de lignes de transmission de bits BL et à la pluralité de lignes de lecture SL par l'intermédiaire des transistors respectifs BT et ST Des mémoires- tampons reliées aux lignes de transmission de bits BL sont reliées par l'intermédiaire de transistors BT commutés par un signal de sélection de ligne de transmission de bits SBL et des mémoires-tampons reliées aux lignes de lecture SL sont reliées par l'inter- médiaire de transistors ST commutés par un signal de sé- lection de ligne de lecture SSL Les transistors de sélec- tion de colonne CT sont reliés à la ligne de lecture SL et également aux extrémités de lignes de transmission de bits BL et des lignes de transmission de données DL, qui sont simultanément rendus conducteurs par des octets Les lignes de transmission de bits sont reliées aux lignes de transmission de données D Lo à D Ln par l'intermédiaire des transistors de sélection de colonne CT Le circuit de com- mande/amplificateur de lecture d'entrée 34 commande des données d'entrée en parallèle dans les lignes de trans- mission de données et délivre en parallèle les données de cellule chargées sur les lignes de transmission de données en lisant et en amplifiant les données de cellule Les moyens 30 formant mémoire-tampon d'entrée tamponnent les données d'entrée séquentielles appliquées à la borne d'en- trée Din Le registre d'entrée/sortie 32 entre en série les données d'entrée séquentielles tamponnées par les moyens 30 formant mémoiretampon d'entrée, échange en parallèle des données avec le circuit de commande/amplificateur de lec- ture d'entrée 34, délivre les données séquentielles à une borne d'entrée du comparateur 36 Le comparateur 36 compare les données de sortie séquentielles du registre d'entrée/ sortie 32 aux données d'entrée séquentielles tamponnées par les moyens 30 formant mémoire-tampon d'entrée La cellule reliée à une ligne de transmission de mots parmi l'ensemble d'é cellules de mémoire 40 est utilisée en tant que cellule exclusive pour écrire le code d'accès secret La cellule exclusive peut être une cellule fictive. Dans le registre d'entrée/sortie 32 tel que re- présenté sur la FIG 3, un premier registre 32 a à un ième registre 32 N sont reliés en série aux registres voisins respectifs et le premier registre 32 a est utilisé pour mé- moriser le bit de parité et les second 32 b à ième 32 N sont utilisés pour mémoriser des bits de données Chaque regis- tre possède un transistor côté entrée Tl dont la grille est alimentée par le signal d'horloge inversé HORLOGEB, une bascule côté entrée LI, un transistor de liaison T 3 dont la grille est alimentée par le signal d'horloge HORLOGE et une bascule côté sortie L 2 La bascule côté entrée Lt est constituée d'un transistor de rétroaction T 2 commuté par le signal d'horloge HORLOGE, d'une porte NON OU et d'un inverseur INV 1 monté entre la source et le drain du tran- sistor de rétroaction T 2 La bascule côté sortie L 2,possé- dant la même structure, est constituée d'un transistor de rétroaction T 4 alimenté par le signal d'horloge inversé HORLQGEB, d'une porte NON OU NOR 2 et d'un inverseur INV 2. La bascule côté entrée Lt est alimentée par les données de cellule par l'intermédiaire d'une ligne de transmission de données D Lo et la bascule côté sortie L 2 est reliée à la ligne de transmission de données D Lo pour délivrer en re- tour les données d'entrée à la ligne de transmission de données D Lo La dimension de puce d'une EEPROM de la pré- sente invention peut être réduite en comparaison de la puce classique en remplaçant une cellule de mémoire supplémen- taire pour écrire le code d'accès secret par la ligne de cellule exclusive 42 de l'ensemble de cellules de mémoire , en supprimant l'un des deux registres d'entrée/sortie et substituant la mémoire-tampon de page 38 au registre supprimé D'une manière plus détaillée, selon la présente invention, le premier code d'accès secret est verrouillé dans la mémoire-tampon de page 38, le premier code d'accès secret verrouillé est lu par un octet dans le registre d'entrée/sortie 32 et est comparé au second code d'accès secret entré par l'intermédiaire de la mémoire- tampon 30 dans le comparateur, et si les premier et second codes d'accès concordent, le premier code d'accès secret ver- rouillé dans la mémoire-tampon de page 30 est écrit dans la cellule exclusive 42 de sorte que le code d'accès secret est défini et si les premier et second codes d'accès ne concordent pas, un signal d'erreur est produit. En référence à la FIG 4, un programme afin de définir le mode secret est expliqué comme suit. Le code d'accès secret est constitué de 8 octets et est enrgistré dans la cellule exclusive 42 de l'ensem- ble de cellules de mémoire 40 Une instruction MACC (modi- fier code d'accès) est déterminée afin d'empêcher l'alté- ration du code d'accès secret par un utilisateur non auto- risé et l'exécution de l'instruction MACC a besoin de trois étapes pour entrer le code Si l'instruction MACC est en- trée, EEPROM décode le code d'instruction (étape 100) et la EEPROM est convertie en mode MACC Ensuite, si un code d'accès secret est défini (étape 200), la cellule exclusive 42 est choisie parmi l'ensemble de cellules de mémoire 40 pour lire les données de l'octet "o " et pour les entrer dans le registre d'entrée/sortie 32 Les données de l'an- cien code d'accès secret lues par le registre d'entrée/ sortie 32 sont comparées par bits aux données entrées par l'intermédiaire de la mémoiretampon d'entrée 30 dans le comparateur 36 L'ancien code d'accès secret de N octets est comparé au code d'accès secret entré pour les autres octets de la même manière que décrit ci-dessus (étape 250). Si les codes concordent (étape 300), le premier nouveau code d'accès entré par l'utilisateur est verrouillé dans la mémoire-tampon de page 38 par l'intermédiaire de la mémoire-tampon d'entrée de données 30 et du registre d'en- trée/sortie 32 (étape 400) Ensuite, si un nouveau code d'accès d'identification est entré, les données verrouil- lées dans la mémoire-tampon de page 38 sont appliquées au registre d'entrée/sortie 32 en lisant et en amplifiant les données grâce au circuit de commande d'entrée/amplificateur de lecture 34, et les codes d'accès lus et les codes d'ac- cès entrés sont comparés bit par bit dans le comparateur 36 de la même manière que décrit ci-dessus (étape 450). S'ils concordent (étape 500), le nouveau code d'accès est écrit dans les cellules exclusives 42 pour être défini en tant que nouveau code d'accès (étape 600) Si les codas ne concordent pas durant l'étape 200, ils sont traités au côUts de l'étape 400 et s'ils ne sont pas identiques durant les étapes 300 et 500, le comparateur 36 délivre un signal d'erreur pour arrêter le fonctionnement du système. La présente invention compare deux codes d'accès secrets en utilisant les moyens formant mémoire-tampon de page et écrit le code d'accès secret dans les cellules ex- -clusives reliées à une ligne de transmission de mots dans la EEPROM, exécutant un mode de page dans lequel les données sont écrites par octets de sorte que la taille de la puce peut être réduite en comparaison de la EEPROM classique. Ainsi, la présente invention est plus économique que la EEPROM classique. R E V E N D I C A T I O N S 1 Dispositif de mémoire morte à semiconducteurs comportant: une pluralité de-lignes de transmission de mots (WL) s'étendant dans la direction des rangées; une pluralité de lignes de transmission de bits (BL) s'étendant dans la direction des colonnes, entrecou- pant lesdites lignes de transmission de mots (WL); une pluralité de lignes de lecture (SL) s'éten- dans respectivement pour chaque octet desdites lignes de transmission de bits (BL) dans la direction des colonnes; une pluralité de cellules de mémoire morte à semiconducteurs (CE) disposées à chaque intersection des- dites lignes de transmission de mots (WL) et desdites lignes de transmission de bits (BL) et coupées pour chaque bloc par lesdites lignes de lecture (SL); des moyens formant mémoire-tampon de page ( 38) constitués d'une pluralité-de mémoires-tampons de page reliées à ladite pluralité de lignes de transmission de bits (BL) et à ladite pluralité de lignes de lecture (SL); une pluralité de transistors de sélection de co- lonne-(CT) reliés auxdites lignes de lecture (SL) et égale- ment aux extrémités desdites lignes de transmission de bits (BL) et auxdites lignes de transmission de données (DL), et simultanément rendus conducteurs par des octets; une pluralité de lignes de transmission de données (D Lo à D Ln) reliées à ladite pluralité de lignes de trans- mission de bits (BL) par l'intermédiaire desdits transis- tors de sélection de colonne (CT); un circuit de commande d'entrée de données/ampli- ficateur de lecture ( 34) pour commander l'entrée en paral- lèle de données dans lesdites lignes de transmission de données (D Lo) et délivrer en parallèle les données de cel- lule chargées sur lesdites lignes de transmission de données en lisant et en amplifiant les données de cellule; des moyens formant mémoire- tampon d'entrée ( 30) afin de tamponner les données d'entrée séquentielles appli- quées à une borne (DIN); un registre d'entrée/sortie ( 32) pour délivrer en série les données d'entrée séquentielles tamponnées par lesdits moyens formant mémoire-tampon d'entrée de données ( 30) et échanger en parallèle les données avec ledit circuit de commande d'entrée/amplificateur de lecture ( 34) et délivrer les données séquentiellement; et un comparateur ( 36) afin de comparer les données d'entrée séquentielles tamponnées par lesdits moyens formant mémoire-tampon d'entrée ( 30) aux données de sortie séquen- tielles dudit registre d'entrée/sortie ( 32), caractérisé en ce quele code d'accès secret est défini de telle manière qu'un premier code d'accès secret est verrouillé dans lesdits moyens formant mémoire-tampon de page ( 38), un second code d'accès secret entré par les- dits moyens formant mémoire-tampon d'entrée ( 30) est compa- ré audit premier code d'accès secret lu par ledit registre d'entrée/sortie ( 32) par octets dans ledit comparateur ( 36), et si lesdits premier et second codes d'accès concordent, ledit premier code d'accès secret verrouillé dans lesdits moyens formant mémoire-tampon de page ( 38) est écrit dans des cellules de la ligne de rangée désignée par avance parmi lesdites cellules de mémoire morte (CE). 2 Dispositif de mémoire morte à semiconducteurs selon la revendication 1, caractérisé en ce que des mémoires- tampons reliées aux lignes de transmission de bits (BL) *parmi lesdits moyens formant mémoire-tampon de page ( 38) sont reliées à des lignes de transmission de bits (BL), respectivement par l'intermédiaire de transistors (BT) commutés par un signal de sélection de ligne de transmis- sion de bits et des mémoires-tampons reliées à des lignes de lecture (SL) sont reliées aux lignes de lecture, respec- tivement,par l'intermédiaire de transistors (BT) commutés par le signal de sélection de ligne de lecture. 3 Dispositif de mémoire morte à semiconducteurs selon l'une quelconque des revendications 1 et 2, carac- térisé en ce que lesdites cellules de la ligne de rangée danls lesquelles est écrit ledit code d'accès secret sont des cellules fictives. 4 Dispositif de mémoire morte à semiconducteurs selon l'une quelconque des revendications précédentes, caractérisé en ce que lesdites cellules de mémoire morte (CE) sont des cellules de mémoire morte programmable ef- façable électriquement. Dispositif de mémoire morte à semiconducteurs selon l'uhe quelconque des revendications précédentes, caractérisé en ce que ledit second code d'accès secret est un complément dudit premier code d'accès secret.