FR 2666707 A1 19920313 FR 9110914 A 19910904 i DISPOSITIF DE DIVISION DE FREQUENCE PROGRAMMABLE La présente invention concerne un dispositif de divi- sion de fréquence programmable, et plus spécifiquement un dispositif de division de fréquence programmable qui convien- ne à l'utilisation dans un circuit à verrouillage de phase, à commande de phase de glissement, ou analogue, et qui compren- ne une pluralité d'étages de diviseurs de fréquences program- mables reliés en cascade, chacun d'eux étant susceptible de sélectionner soit le premier rapport de division variable qui correspond à deux, soit celui qui correspond à trois, de façon à réaliser une division de la fréquence d'un signal d'entrée dans le rapport ainsi sélectionné. A ce jour, il n'a pas été proposé de dispositif de division de fréquence programmable qui comprenne un compteur à prédétermination à facteur d'échelle deux, agencé de façon à former plusieurs étages placés en tandem, d'un type tel que la division par deux ou par trois, de la fréquence d'un si- gnal d'entrée, soit effectuée Cependant, la présente deman- deresse a proposé un premier exemple du dispositif de divi- sion de fréquence programmable Comme représenté sur la fi- gure 1, le dispositif de division de fréquence programmable présente un circuit inverseur 1, des portes logiques OU 2, 6, 8, une porte logique NON-OU 4, des circuits à bascule D (D-FF) , 7, et un ampli-séparateur 3 Comme représenté sur la fi- gure 2, un diviseur de fréquence programmable 9, susceptible de sélectionner soit le premier rapport de division qui cor- respond à deux, soit celui qui correspond à trois, en réponse à un signal d'entrée Di préfixé (Di est égal soit à un niveau logique " 1 ", soit à un niveau logique "O"), à chaque borne D du diviseur de fréquence programmable 9, est relié en cascade en formant plusieurs étages, de manière à obtenir de ce fait le rapport de division souhaité La figure 2 représente un exemple dans lequel des diviseurs de fréquence programmables 9-0, 9-1, 9-2 9-n sont reliés en cascade entre eux. Dans le diviseur de fréquence programmable 9 ci-dessus, lorsqu'un signal d'entrée de la borne MOD est au niveau logi- que " 1 l, un signal au niveau logique " 1 " est envoyé (émis) à une borne OC Ensuite, la fréquence d'un signal d'horloge, introduite dans une borne CP, est divisée par deux, sur le flanc positif du signal d'horloge, et le résultat de sa divi- sion de fréquence est envoyé à une borne Q. D'autre part, lorsque le signal d'entrée de la borne MOD se trouve au niveau logique " O ", un signal du même niveau que celui du signal de la borne Q est amené à la borne OC. Lorsqu'un signal d'entrée de la borne D se trouve au niveau logique " 1 l, la fréquence du signal d'horloge d'entrée de la borne CP est divisée par trois, sur son flanc positif, et le résultat de sa division de fréquence est envoyé à la borne Q. En outre, lorsque le signal d'entrée de la borne D se trouve au niveau logique " O ", la fréquence du signal d'horloge d'en- trée de la borne CP est divisée par deux, sur son flanc posi- tif, et le résultat de sa division de fréquence est envoyé à la borne Q. Avec la disposition ci-dessus, du type dans lequel le diviseur de fréquence programmable 9 a été agencé en tandem, en formant plusieurs étages, un nième diviseur de fréquence programmable divise par 2 + D (D = O ou 1, ce qui est déter- miné en fonction du niveau d'un code amené à la borne D) la fréquence du signal d'impulsion d'horloge, seulement une fois, en réponse au niveau du signal d'entrée de la borne D, lorsque les signaux de sortie des bornes Q respectives des diviseurs de fréquence programmables, après ceux du nième diviseur de fréquence programmable, sont tous égaux à O, ce qui est suivi par la division par deux de la fréquence du signal d'impulsion d'horloge. On va maintenant effectuer une description des diviseurs de fréquence programmables 9 reliés en cascade en formant trois étages, par exemple, dans lesquels une borne MOD 2 d'un diviseur de fréquence programmable ( 9-2), qui correspond au troisième étage, est reliée à la terre, et mise au niveau logique "O". Le signal d'entrée de la borne MOD 2 se trouve au niveau logique O" à chaque fois Lorsqu'une borne D 2 (un signal appliqué à la borne D 2) se trouve au niveau logique "O", la fréquence du signal CP 2 est divisée par deux En outre, lors- que la borne D 2 est maintenue au niveau logique " 1 ", la fré- quence du signal CP 2 est divisée par trois En d'autres ter- mes, le diviseur de fréquence programmable, servant de troi- sième étage, divise la fréquence du signal d'entrée, par 2 + D 2 (D 2 = O ou 1, ce qui est déterminé en fonction du niveau du code amené à la borne D 2). Afin d'envoyer les signaux d'horloge 2 + D 2, comme signaux de sortie à fréquence divisée, à une borne Q 1, un diviseur de fréquence programmable 9-1 divise d'abord une fois la fréquence du signal d'entrée par 2 + D 1 (D 1 = O ou 1, ce qui est déterminé en fonction de l'information codée ame- née à la borne D 1) Ce diviseur divise ensuite la fréquence du signal par le 1 + D 2 restant, c'est-à-dire par deux Ceci revient à dire que le diviseur de fréquence programmable 9-1, servant de second étage, et le diviseur de fréquence program- mable 9-2, servant de troisième étage, divisent respective- ment les fréquences des signaux C Pl et CP 2, suivant des codes de fixation de rapport de division (nombres), déterminés par l'équation ( 1) ci-dessous: 1 x ( 2 + D 1) + ( 1 + D 2) x 2 = ( 2 + D 2) x 2 D 1 = 22 + D 2 x 21 D 1 x 20 ( 1) 2 1 *-( 1 De façon analogue, afin d'envoyer des signaux d'horloge ( 2 + D 2) x 2 D 1 à la sortie d'un diviseur de fréquence program- mable 9-O servant de premier étage, on compte les impulsions d'un signal CPO en fonction d'un code (chiffre) de fixation de rapport de division, représenté par l'équation ( 2) ci-des- sous: l( 2 + D 2) x 2 + D 1 l x 2 + D O = 2+ D 2 x 22 + D x 2 + D x 20 ( 2) 2 1 O Ainsi, la totalité du signal de sortie, en tant que signal de sortie à fréquence divisée, peut être déterminée par le diviseur de fréquence programmable 9-2, en divisant la fréquence du signal CPO par un rapport de division déterminé grâce à l'équation ( 3) ci-dessous: 2 + D 2 x 2 + Dl x 2 + D x 20 ( 3) De la même manière que celle décrite ci-dessous, le dispositif de division de fréquence programmable, comprenant le diviseur de fréquence programmable 9, disposé de façon à former N étages en tandem, divise la fréquence d'entrée par des rapports de division déterminés grâce à l'équation ( 4) ci-dessous: 2 N +D x 2 n-i +. + D 2 x 2 + D x 2 + D O x 2 ( 4) La fréquence du signal d'entrée est divisée par un rapport de division qui est variable de façon continue, repré- senté par l'équation ( 5) ci-dessous: 2 -2 n+_ 1 ( 5) n Cependant, lorsque l'on introduit un signal d'instruc- tion (désigné ci-dessous par "signal d'instruction (+l)" pour incrémenter le rapport de division de "+ 1 ", la fréquence du signal d'entrée ne peut pas être divisée par un rapport de division qui est supérieur de "+ 1 " au rapport de division préfixé. Par conséquent, on propose la disposition ci-dessous, afin que le diviseur de fréquence programmable divise la fréquence d'entrée par un rapport de division qui soit supé- rieur de "+ 1 " au rapport de division préfixé, dans un dispo- sitif à verrouillage de phase (ou PPL), par exemple On va supposer maintenant spécifiquement que la valeur prédéter- minée du diviseur de fréquence programmable est une valeur à N bits Dans ce cas, on prévoit un additionneur, de façon qu'il soit alimenté par le signal d'instruction "+ 1 ", de manière à permettre au diviseur de fréquence programmable de diviser la fréquence d'entrée, par un rapport de division supérieur de "+ 1 " au rapport de division préfixé. Dans la disposition ci-dessus, cependant, l'addition- neur à N bits est nécessaire Par conséquent, la disposition ci-dessus entraîne des problèmes, tout comme de plus grandes échelles pour les circuits et un plus grand nombre de cycles de traitement de signal, en rendant de ce fait complexe la disposition de circuit. Un premier objet de la présente invention consiste à proposer un dispositif de division de fréquence programmable pour diviser une fréquence d'entrée par un rapport de divi- sion, supérieur de "+ 1 " à un rapport de division préfixé, lorsque l'on introduit un signal d'instruction "+ 1 " pour faire augmenter le rapport de division. Un second objet de la présente invention vise à pro- poser un dispositif de division de fréquence programmable qui soit susceptible de diviser directement la fréquence d'un signal à haute fréquence, dont la fréquence de travail opti- male s'étend jusqu'à plusieurs centaines de M Hz, dans une disposition simple, sans faire augmenter les échelles de circuit ni le nombre de cycles de traitement de signal. Un troisième objet de la présente invention consiste à proposer un dispositif de division de fréquence programmable qui soit d'un type dans lequel on ajoute un circuit de porte logique à un diviseur de fréquence programmable, comprenant une pluralité d'étages de division de fréquence programmables reliés en cascade, chacun d'eux divisant de façon sélective par deux ou par trois la fréquence d'un signal d'horloge d'entrée, et un signal d'instruction (+ 1), servant à augmen- ter le rapport de division de "+ 1 ", est introduit dans le circuit de porte logique, de façon à diviser la fréquence d'entrée par un rapport de division supérieur de "+ 1 " au rapport de division préfixé. D'autres buts, caractéristiques et avantages apparaî- tront à la lecture de la description de divers modes de réali- sation de l'invention, faite à titre d'exemple non limitatif et en regard du dessin annexé, dans lequel: La figure 1 est un schéma à blocs, représentant une structure d'un compteur à prédétermination à facteur d'échelle deux, qui constitue un étage de division de fréquence programma- ble servant à diviser par deux ou par trois une fréquence d'entrée; la figure 2 la figure 3 la figure 4 la figure 5 la figure 6 la figure 7 la figure 8 représente un schéma à blocs d'un disposi- tif de division de fréquence programmable comprenant le compteur à prédétermination à facteur d'échelle deux, représenté sur la figure 1, disposé en tandem de façon à former plusieurs étages; est un schéma à blocs représentant une structure du dispositif de division de fréquence programmable suivant un premier mode de réalisation de la présente inven- tion; est un schéma à blocs, représentant une structure du compteur à prédétermination à facteur d'échelle deux, qui forme chacun des étages de division de fréquence program- mables, utilisés dans le premier mode de réalisation de la présente invention; représente un diagramme de forme d'ondes, servant à décrire l'échelonnement temporel de chacun des signaux de sortie Q aux étages de division de fréquence programma- bles respectifs, du dispositif de division de fréquence programmable, suivant le premier mode de réalisation de la présente invention; est un schéma à blocs, représentant la structure du dispositif de division de fréquence programmable, suivant un second mode de réalisation de la présente inven- tion; est un schéma à blocs, décrivant la struc- ture du dispositif de division de fréquence programmable, suivant un troisième mode de réalisation de la présente invention; est un schéma à blocs, représentant la structure du compteur à prédétermination à facteur d'échelle deux, utilisé dans le dispositif de division de fréquence program- mable, suivant le troisième mode de réalisa- tion de la présente invention; la figure 9 est un diagramme de forme d'ondes, servant à décrire la durée de chacun des signaux de sortie Q, aux étages de division de fréquen- ce programmables, suivant le troisième mode de réalisation de la présente inven- tion; et la figure 10 est un schéma à blocs, représentant la structure du dispositif de division de fréquence programmable, suivant un quatri- ème mode de réalisation de la présente invention. On va décrire cidessous en détails un dispositif de division de fréquence programmable suivant la présente inven- tion, en faisant référence aux dessins annexés, dans lesquels sont représentés les modes de réalisations préférés, à titre d'exemple illustratif. On va maintenant décrire le premier mode de réalisation de la présente invention. La figure 3 est un schéma à blocs qui représente une structure selon le premier mode de réalisation Le dispositif de division de fréquence programmable selon le premier mode de réalisation comprend une pluralité d'étages de diviseurs de fréquence programmables 10, reliés en cascade, chacun d'eux constituant un compteur à prédétermination à facteur d'échelle deux représenté sur la figure 4 Plus spécifique- ment, le dispositif de division de fréquence programmable selon le premier mode de réalisation comprend les diviseurs de fréquence programmables reliés en cascade 10-0, 10-1, -2, 10-3 (qui correspondent aux étages de division de fré- quence programmables reliés en cascade, et qui peuvent être considérés comme formant collectivement un réseau de fréquence programmable unique), chacun d'eux divisant de façon sélec- tive, par deux ou par trois, la fréquence d'un signal d'hor- loge. Comme dans cas o l'on utilise le diviseur de fréquence programmable 10 représenté sur la figure 4, chacun des divi- seurs de fréquence programmables 10-0, 10-1, 10-2, 10-3 -n comporte: une porte logique NON-OU 12, dans laquelle entrent un signal d'entrée M préfixé appliqué à une borne M (c'est-à-dire que chaque borne va être désignée ci-dessous par le même symbole de référence, ou la même désignation, que chaque signal), et le signal de sortie Q d'une bascule D 15, qui correspond à un deuxième étage qui sera décrit par la suite; une bascule D 13, dans laquelle entre le signal de sortie de la porte NON-OU 12 à sa borne D; une porte logique OU 14, dans laquelle entrent le signal de sortie Q de la bascule D 13 et le signal de sortie Q d'une bascule D 15; et la bascule D 15, dans laquelle entre le signal de sortie de la porte OU 14 à sa borne D En plus, chacun de ces diviseurs de fréquence programmables introduit une impulsion d'horloge CP, amplifiée par un ampli-séparateur 11, dans chacune des bascules D 13 et 15, pour servir de signal d'horloge, de manière à lire les signaux d'entrée respectifs aux bornes D des bascules D 13 et 15, sur le flanc montant du signal d'hor- loge, et à les mettre en mémoire ensuite dans ces bascules. Lorsque le signal d'entrée M prédéterminé ou préfixé se trouve au niveau "O", chacun des diviseurs de fréquence pro- grammables 10-1, 10-2, 10-3,, 10-n divise par trois la fréquence du signal d'horloge, sur le flanc montant du signal d'horloge D'autre part, lorsque le signal d'entrée M préfixé se trouve au niveau logique " 1 ", chacun de ces diviseurs de fréquence programmables divise par deux la fréquence du signal d'horloge Ainsi, soit le premier des rapports de division variables qui correspond à "deux ", soit celui qui correspond à "trois", est sélectionné en fonction du niveau du signal d'entrée M préfixé à établir Incidemment, le signal de sor- tie Q de la bascule D 15 et son signal de sortie Q sont égale- ment représentés respectivement par "moc V' et "mod", comme représenté sur les figures 3 et 4. Dans le premier mode de réalisation, un signal de sor- tie MOD 2, provenant d'une porte OU 26 et servant à détecter si chacun des signaux de sortie Q totaux des diviseurs de fréquence programmables non-représentés, après le passage dans un quatrième étage de division de fréquence programmable, se trouve au niveau "O", et un signal de sortie mod 2, prove- nant du diviseur de fréquence programmable 10-2, sont tous les deux introduits dans une porte OU 25, dans laquelle on effectue l'opération logique OU En plus, le signal de sortie MOD 2 et un signal obtenu en inversant un signal d'entrée D 2 préfixé, avec un inverseur 18, sont introduits dans une porte OU 23, de façon à calculer la somme logique Le signal de sortie de la porte OU 23 est envoyé au diviseur de fréquence programmable 10-2 comme signal d'entrée préfixé M 2 de ce dernier. Le fonctionnement de chacun des diviseurs de fréquence programmables 103,, 10-n reliés en cascade, qui suivent le diviseur de fréquence programmable 10-2, s'effectue de la même façon que celle décrite cidessus Dans le présent mode de réalisation, on a représenté un inverseur 19, une porte OU 24 et la porte OU 26, sur la figure 3. Ensuite, un signal de sortie MOD 1 provenant de la porte OU 25, et un signal obtenu en inversant un signal d'entrée D avec un inverseur 17, sont introduits dans une porte OU 22. En plus, le signal de sortie de la porte OU 22 est amené au diviseur de fréquence programmable 10-1, comme signal d'entrée M 1 préfixé de ce dernier. Le signal de sortie MOD 1 de la porte OU 25, un signal de sortie mod 1 du diviseur de fréquence programmable 10-1, et un signal obtenu en inversant un signal d'instruction (+ 1) avec un inverseur 28, sont appliqués à une porte NON-OU 27. Ensuite, le signal de sortie MOD 1 de la porte OU 25, un signal de sortie mod 1 du diviseur de fréquence programmable 10-1, et un signal obtenu en inversant un signal d'entrée DO avec un inverseur 16, sont introduits dans une porte NON-OU 21 De plus, un signal de sortie OC 1 de la porte NON-OU 21, et un signal de sortie OC 1 ' de la porte NON-OU 27, sont introduits dans une porte NON-OU 20 En outre, le signal de sortie de la porte NON-OU 20 est amené au diviseur de fréquence programma- ble 10-0, comme signal d'entrée prédéterminé Mo de ce dernier. Incidemment, on représente l'impulsion d'horloge à amener au diviseur de fréquence programmable 10-0 par f O' Les portes OU 25, 26 et la porte NON-OU 27, exclusive du signal de sortie provenant de l'inverseur 28, constituent un circuit de porte logique, servant à déterminer ou détecter si le signal de sortie Q, de chacun des diviseurs de fréquence programmables 10-n,,10-3, 10-2 et 10-1, présentent une forme prédéterminée ou non Dans le premier mode de réalisa- tion, on utilise le circuit de porte logique, construit ainsi qu'on l'a décrit, pour détecter si le signal de sortie Q de chacun des diviseurs de fréquence programmables 10-3, 10-2 et 10-1 correspond à 1 (H) (qui sera indiqué en abrégé ci-dessous pour donner (H), qui représente la nature hexadécimale). Les portes OU 25, 26, la porte NON-OU 27, réunissant le signal de sortie provenant de l'inverseur 28, et la porte NON-OU 20, constituent un circuit de porte logique, servant à détecter si le signal d'instruction (+ 1) est introduit, et si le signal de sortie Q de chacun des diviseurs de fréquence programmables correspond à 1 (H), de façon à prendre une déci- sion telle que le diviseur de fréquence programmable 10-3 divise par trois la fréquence du signal d'horloge. Les portes OU 25, 26 et la porte NON-OU, exclusive du signal de sortie provenant de l'inverseur 16, sont utilisés pour détecter si le signal de sortie Q de chacun des diviseurs de fréquence programmables 10-n,,10-3, 10-2, 10-1, présen- tent une valeur prédéterminée, c'est-à-dire qui correspond à O(H) dans le présent mode de réalisation Lorsque le signal d'entrée DO préfixé est introduit, les portes OU 25, 26, l'inverseur 16, la porte NON-OU 21, réunissant le signal de sortie provenant de l'inverseur 16, et la porte NON-OU 20, constituent un circuit de porte logique, servant à détecter si le signal de sortie Q de chacun des diviseurs de fréquence programmables 10-n,,10-3, 10-2, 10-2 correspond à O(H), de façon à prendre une décision telle que le diviseur de fréquence programmable 10- 0 divise par trois la fréquence du signal d'horloge. Ces circuits de porte logique vont devenir évidents grâce à la description qui suit du fonctionnement du premier mode de réalisation, que l'on va décrire par la suite. il Dans le premier mode de réalisation, construit comme on l'a décrit cidessus, une porte OU 8, représentée sur la figure 1, correspond à chacune des portes OU 25, 26, et une porte OU 2 est associée à chacune des portes OU 22, 23, 21. En plus, un inverseur 1 correspond à chacun des inverseurs 16, 17, 18, 19 Dans le mode de réalisation représenté, un diviseur de fréquence programmable, représenté sur le figure 1, est disposé de façon à former plusieurs étages en tandem, et les portes NON-OU 20, 21, 27 et l'inverseur 28 sont addi- tionnellement incorporés dans ces étages Dans cette condi- tion, la division par trois de la fréquence du signal d'hor- loge, au moment o le signal d'entrée Do préfixé est intro- duit, est effectuée durant un intervalle de temps dans lequel le signal d'entrée Do préfixé atteint le niveau logique " 1 ", et chacune des sorties mod, c'est-à-dire mod 1, mod 2, mod 3, des diviseurs de fréquence programmables 10-1, 10-2, 10-3, -n respectifs, se trouve au niveau logique "O" D'autre part, a division par trois de la fréquence du signal d'horlo- ge, au moment o le signal d'instruction (+ 1) de l'inverseur 28 se trouve au niveau logique " 1 ", est effectuée indépendam- ment du niveau du signal d'entrée DO préfixé arrivant, durant un intervalle de temps dans lequel le signal d'instruction (+ 1) se trouve au niveau logique " 1 ", et les signaux de sortie mod, c'est-à-dire mod 1, mod 2, mod 3, des diviseurs de fréquence programmables 10-1, 10-2, 10-3,, 10-n se trou- vent aux niveaux logiques " 1 ", " O ", "O", respectivement. Dans le premier mode de réalisation, construit comme on l'a décrit ci-dessus, les diviseurs de fréquence programma- bles 10-0, 10-1, 10-2, 10-3,, 10-n divisent de façon séquentielle la fréquence de l'impulsion d'horloge f O O Dans ce cas, chacun des diviseurs de fréquence programmables 10-1, -2, 10-3,, 10-n effectue l'opération de division de la fréquence, de la même façon que celle décrite dans l'expres- sion ( 4) ci-dessus. On va maintenant décrire l'opération de division de la fréquence effectuée par le diviseur de fréquence programmable -0. Lorsque le signal (DO) et le signal d'instruction (+ 1) se trouvent tous les deux au niveau logique "O", chacun des signaux OC 1 et OC 1 ' se trouve au niveau logique "O", et la porte NON-OU 20 émet le niveau logique " 1 " Par conséquent, le diviseur de fréquence programmable 10-0 divise par deux la fréquence de l'impulsion d'horloge d'entrée fo, sur le flanc positif (montant) de l'impulsion d'horloge, et achemine ou envoie le résultat de sa division de fréquence à sa borne Q 0. Lorsque le signal (D 0) se trouve au niveau logique " 1 ", et que le signal d'instruction (+ 1) se trouve au niveau logique O", le signal OC 1 ' est maintenu au niveau logique "O", et l'on fixe le signal OC 1 au niveau logique " 1 ", durant un intervalle de temps dans lequel chacun des signaux de sortie, de toutes les bornes Q des diviseurs de fréquence programma- bles qui suivent le diviseur de fréquence programmable 10-1, se trouve au niveau logique "O" Il s'ensuit que la porte NON-OU 20 émet le niveau logique "O", et, ainsi, le diviseur de fréquence programmable 10-0 divise par trois, une fois seulement, la fréquence de l'impulsion d'horloge fo, sur son flanc positif, et envoie le résultat de division de fréquence à sa borne Q 0. Lorsque le signal (D 0) se trouve au niveau logique "O", et que le signal d'instruction (+ 1) se trouve au niveau logi- que " 1 ", le signal OC 1 est maintenu au niveau logique "O", et le signal OC 1 ' est maintenu au niveau logique " 1 ", pendant un intervalle de temps dans lequel l'entrée mod 1 du diviseur de fréquence programmable 10-1 se trouve au niveau logique "O", et chacun des signaux de sortie de toutes les bornes Q des diviseurs de fréquence programmables, après le passage dans le diviseur de fréquence programmable 10-1, se trouve au niveau logique " O " Il en résulte que la porte NON-OU 20 émet le niveau logique "O", et ainsi, le diviseur de fréquence 2 programmable 10-0 divise par trois, une fois seulement, la fréquence de l'impulsion d'horloge f Or sur son flanc positif, et envoie ensuite le résultat de sa division de fréquence à sa borne QO. Lorsque le signal (D 0) et le signal d'instruction (+ 1) se trouvent chacun au niveau logique " 1 ", le signal OC 1 ' est maintenu au niveau logique " 1 ", pendant un intervalle de temps au cours duquel le mod 1 du diviseur de fréquence programma- ble 10-1 se trouve au niveau logique " O ", et les signaux de sortie des bornes Q des diviseurs de fréquence programmables, après le passage dans le diviseur de fréquence programmable -1, se trouvent tous au niveau logique " 0 " D'autre part, le signal OC 1 est maintenu au niveau logique " 1 ", lorsque chacun des signaux de sortie de toutes les bornes Q des divi- seurs de fréquence programmables qui suivent le diviseur de fréquence programmable 10-1 se trouve au niveau logique " 0 ", après le passage dans le diviseur de fréquence programmable -1 Etant donné que la porte NON-OU 20 émet le niveau logi- que "O" deux fois, en réponse à ces signaux d'entrée OC 1, OC ', le diviseur de fréquence programmable 10-0 divise deux fois par trois la fréquence de l'impulsion d'horloge fo 0, sur son flanc positif, et envoie alors le résultat de sa division de fréquence à la borne Q O Spécifiquement, lorsque les si- gnaux de sortie des bornes Q des diviseurs de fréquence pro- grammables 10-1, 10-2, 10-3,, 10-n reliés en cascade entre eux, en formant plusieurs étages, correspondent à " O (H), et " 1 (H)", le diviseur de fréquence programmable 10-0 divise par trois la fréquence de l'impulsion d'horloge, en obtenant de ce fait un rapport de division supérieur au rapport de division par (+ 1) préfixé, c'est-à-dire le rapport de division par (+ 1). Les figures 5 a à 5 d représentent des diagrammes tempo- rels, servant à décrire les opérations de division de fréquen- ce ci-dessus. Selon le diagramme temporel représenté sur la figure 5 a, chacun des signaux d'instruction (+ 1), à savoir le signal (D 0), le signal (D 1), et le signal (D 3), se trouvent au niveau logi- que " O ", et le signal (D 2) se trouve au niveau logique " 1 ", et un signal de sortie MOD 3 se trouve au niveau logique " O ". Ainsi, on effectue la division par vingt ( = 2 + D D D D (B) 3 2 1 D O (B + le niveau (B) du signal d'instruction (+ 1) = 16 + 0100 (B) + O(B) = 20), de la fréquence de l'impulsion d'horloge Le symbole (B) est une abréviation de "binaire" (qu'on abrège ci-dessous par "(B)") La figure 5 b représente l'un des dia- grammes temporels représentés sur la figure 5, dans lequel le signal (D 0) de la figure 5 a change pour passer du niveau logique " O " au niveau logique " 1 " Dans ce cas, le diviseur de fréquence programmable 10-0 divise une fois par trois la fréquence de l'impulsion d'horloge, durant un intervalle de temps pendant lequel chacun des signaux de sortie des bornes Q 1 à Q 3 correspond à " O (H)", de façon à effectuer la division par vingt-et-un (= 24 + 0100 (B) + O (B) = 21) de la fréquence de l'impulsion d'horloge La figure 5 représente l'autre diagramme temporel, dans lequel le signal d'instruction (+ 1) de la figure 5 a change pour passer du niveau logique " O " au niveau logique " 1 " Dans ce cas, le diviseur de fréquence programmable 10-0 divise une fois par trois la fréquence de l'impulsion d'horloge, lorsque chacun des signaux de sortie des bornes Q 1 à Q 3 correspond à " 1 (H)", en permettant de ce fait la division par vingt-et-un ( 2 + 0100 (B) + 1 (B) = 21) de la fréquence de l'impulsion d'horloge La figure 5 d repré- sente le diagramme temporel restant, dans lequel le signal (Do) de la figure 5 c change pour passer du niveau logique " O " au niveau logique " 1 " Dans ce cas, le diviseur de fréquence programmable 10-0 divise deux fois par trois la fréquence de l'impulsion d'horloge, lorsque les signaux de sortie des bornes Q des diviseurs de fréquence programmables 10-0, 10-1, -2, 10-3 correspondent à " 1 (H)" et à " O (H)", de manière à permettre la division par vingt-deux (= 2 + 0101 (B) + 1 (B) = 22) de la fréquence de l'impulsion d'horloge Il en résulte que la variation de + 1 du rapport de division est effectuée. Lorsque le signal d'instruction (+ 1) de la figure 5 a change pour passer du niveau logique " 0 " au niveau logique " 1 " sur la figure 5 c, le rapport de division de " 20 " change pour passer au rapport de division de " 21 ", c'est-à-dire que le rapport de division est augmenté de "+ 1 " D'autre part, lorsque le signal d'instruction (+ 1) de la figure 5 b change pour passer du niveau logique " O " au niveau logique " 1 ", on fait passer le rapport de division de " 21 " au rapport de division de " 22 ", c'est-à-dire que le rapport de division est incrémenté de "+ 1 ", en fonction du niveau du signal d'instru- ction (+ 1). De façon correspondante, la division par trois de la fréquence de l'impulsion d'horloge, en fonction du niveau du signal (D 0), est effectuée pendant un intervalle de temps dans lequel chacun des signaux de sortie des bornes Q 1, Q 2, Q 3 correspond à " 000 ", tandis que la division par trois de la fréquence de l'impulsion d'horloge, en fonction du niveau du signal d'instruction (+ 1), est effectuée pendant un interval- le de temps dans lequel chacun des signaux de sortie des bornes QP, Q 2 Q 3 correspond à " 100 ". On va maintenant décrire le deuxième mode de réalisa- tion de la présente invention. La figure 6 est un schéma à blocs, qui représente une structure selon le deuxième mode de réalisation de la présente invention. Dans le mode de réalisation représenté, comme variante de la porte NON-OU 27, utilisée dans le premier mode de réali- sation, on a disposé une porte OU 29, dans laquelle entrent un signal de sortie mod 2 du diviseur de fréquence programma- ble 10-2, et un signal de sortie MOD 2 de la porte OU 26, et une porte NON-OU 30, dans laquelle entrent le signal de sor- tie de la porte OU 29, un signal obtenu en inversant le signal d'instruction, grâce à l'inverseur 28, et le signal de sortie mod 1 du diviseur de fréquence programmable 10-1 Le signal de sortie de la porte NON-OU 30 est amené à la porte 20, pour servir d'un de ses deux signaux d'entrée, c'est-à-dire OC'1. Dans ce deuxième mode de réalisation, les portes OU 26, 29 et la porte NON-OU 30, exclusive du signal de sortie prove- nant de l'inverseur 28, constituent un circuit de porte logi- que, servant à déterminer ou détecter si chacun des signaux de sortie des bornes Q respectives, des diviseurs de fréquence programmables 10-n,, 10-3, 10-2, 10-1, présentent une forme prédéterminée ou non Dans le mode de réalisation repré- senté, on utilise le circuit de porte logique, conçu ainsi qu'on l'a décrit, pour détecter si chacun des signaux de sortie des bornes Q des diviseurs de fréquence programmables -3, 10-2, 10-1 correspond à 2 (H). Ensuite, les portes OU 26, 29, 1 'inverseur 28, la porte NON-OU 30, réunissant le signal de sortie provenant de l'inver- seur 28, et la porte NON-OU 20, constituent un circuit de porte logique, servant à détecter si le signal d'instruction (+ 1) est introduit, et si chacun des signaux de sortie des bornes Q respectives des diviseurs de fréquence programmables 10-n,,10-3, 10-2, 10-1 correspond à 2 (H), de façon telle que le diviseur de fréquence programmable 10-0 divise par * trois la fréquence du signal d'horloge f 0. Incidemment, les portes OU 25, 26, l'inverseur 16, et les portes NON-OU 20, 21 du mode de réalisation présent sont identiques à ceux utilisés dans le premier mode de réalisa- tion. Ces composants vont en outre être évidents grâce à la description ci-dessous du fonctionnement du second mode de réalisation, qui va être décrit par la suite. Dans le second mode de réalisation, conçu comme on l'a décrit ci-dessus, lorsque le signal (DO) et le signal d'ins- truction (+ 1) sont tous les deux au niveau logique " O ", chacun des signaux OC 1 et OC'l est maintenu au niveau logique "O", et la porte NON-OU 20 émet le niveau logique " 1 " Par consé- quent, le diviseur de fréquence programmable 10-0 divise par deux la fréquence de l'impulsion d'horloge d'entrée foi, sur son flanc positif, et envoie ensuite le résultat de sa divi- sion de fréquence à sa borne Q O Lorsque le signal (D 0) est au niveau logique " 1 ", et que le signal d'instruction (+ 1) se trouve au niveau logique " O ", le signal OC'l est maintenu au niveau logique " O ", et on fixe le signal O Ci au niveau logique " 1 ", pendant un intervalle de temps dans lequel chacun des signaux de sortie de toutes les bornes Q, des diviseurs de fréquence programmables, qui suivent le diviseur de fréquence programmable 10-1, est au niveau logique " O " Il s'ensuit que la porte NON-OU 20 émet le niveau logique "O", et ainsi, le diviseur de fréquence programmable 10-0 divise par trois, une fois seulement, la fréquence de l'impulsion d'horloge fo, et envoie ensuite le résultat de division de fréquence à la borne Q 0. Lorsque le signal (D 0) est au niveau logique " O ", et que le signal d'instruction (+ 1) est au niveau logique " 1 ", le signal OC 1 est maintenu au niveau logique "O", et le signal OC'1 est maintenu au niveau logique " 1 ", lorsque le signal de sortie mod 2 du diviseur de fréquence programmable 10-2 est au niveau logique "O", et le signal de sortie de la borne Q du diviseur de fréquence programmable 10-1, et les signaux de sortie de toutes les bornes Q des diviseurs de fréquence programmables qui suivent le diviseur de fréquence programma- ble 10-3, sont au niveau logique "O" La porte NON-OU 20 émet en conséquence un niveau logique " O ', et ainsi, le diviseur de fréquence programmable 10-0 divise par trois, une fois seulement, la fréquence de l'impulsion d'horloge f 0, et envoie ensuite le résultat de sa division de fréquence à la borne Q 0. Lorsque le signal (D 0) et le signal d'instruction (+ 1) sont tous deux au niveau logique " 1 " 1, le signal OC'1 est amené au niveau logique " 1 ", lorsque le signal de sortie mod 2 du diviseur de fréquence programmable 10-2 se trouve au niveau logique "O", et le signal de sortie de la borne Q du diviseur de fréquence programmable 10- 1, et les signaux de sortie de toutes les bornes Q des diviseurs de fréquence programmables, qui suivent le diviseur de fréquence programmable 10-3, sont au niveau logique " O " De plus, le signal OC 1 est amené au niveau logique " 1 ", lorsque tous les signaux de sortie de toutes les bornes Q des diviseurs de fréquence programmables, qui suivent le diviseur de fréquence programmable 10-1, sont au niveau logique "O" Etant donné que la porte NON-OU 20 émet le niveau logique " O " deux fois, en réponse à ces signaux d'entrée OC 1, OC'1, le diviseur de fréquence programmable -0 divise deux fois par trois la fréquence de l'impulsion d'horloge f O sur son flanc positif, et envoie alors le résul- tat de sa division de fréquence à la borne Q O Spécifiquement, lorsque les signaux de sortie des bornes Q des diviseurs de fréquence programmables 10-1, 10-2, 10-3,, 10-n reliés en cascade entre eux, en formant plusieurs étages, correspondent à O (H) et " 2 (H)", le diviseur de fréquence programmable 10-0 divise par trois la fréquence de l'impulsion d'horloge fo 0, en permettant de ce fait la variation de (+ 1) du rapport de division. Dans les premier et deuxième modes de réalisations décrits ci-dessus, la fréquence de l'impulsion d'horloge f O est divisée sur son flanc positif, de la manière décrite ci-dessus Cependant, on peut diviser sa fréquence sur son flanc négatif Ces modes de réalisation ont représenté et décrit un cas, dans lequel la division du rapport de division par (+ 1) est effectuée pendant un intervalle de temps dans lequel les signaux de sortie des bornes Q des diviseurs de fréquence programmables, qui suivent le diviseur de fréquence programmable qui correspond au second étage, correspondent à " 1 (H)" et " 2 (H)" Cependant, la division de fréquence, à laquelle on fait référence ci-dessus, peut être effectuée de la même manière que celle précitée, même lorsque les signaux de sortie précités sont des signaux autres que ceux qui cor- respondent à " 1 (H)" et " 2 (H)" De plus, cette division de fréquence peut être effectuée en utilisant les sorties Q des diviseurs fréquence programmables 10-1, 10-2, 10-3,, 10-n. On va maintenant décrire un troisième mode de réalisa- tion de la présente invention. La figure 7 est un schéma à blocs qui représente une structure selon le troisième mode de réalisation Le disposi- tif de division de fréquence programmable suivant le troisième mode de réalisation comprend la pluralité d'étages de divi- seurs de fréquence programmables reliés en cascade, chacun d'eux constituant un compteur à prédétermination à facteur d'échelle deux, représenté sur la figure 8 Plus spécifique- ment, le dispositif de division de fréquence programmable suivant le troisième mode de réalisation comprend les divi- seurs de fréquence programmables 31-0, 31-1, 31-2, 31-3, 31-n reliés en cascade (qui correspondent aux étages de divi- sion de fréquence programmables, et qui peuvent être considé- rés collectivement comme un réseau de division de fréquence programmable unique), chacun d'eux divisant par deux et par trois la fréquence d'un signal d'horloge de façon sélective. Comme représenté sur la figure 8, chacun des diviseurs de fréquence programmables 31-0 31-1, 31-2, 31-3,, 31-n présente une porte OU 32, dans laquelle entrent un signal d'entrée d préfixé et un signal d'entrée MOD, une porte 34, dans laquelle entrent le signal de sortie de la porte OU 32 et le signal de sortie Q d'une bascule D 37, qui correspond à un deuxième étage qui sera décrit par la suite, une bascule D , dans laquelle entre le signal de sortie de la porte NON-OU 34 à sa borne D, une porte OU 36, dans laquelle entrent le signal de sortie Q de la bascule D 35 et la sortie Q de la bascule D 37, et la bascule D 37, dans laquelle entre le signal de sortie de la porte OU 36 à sa borne D Dans chacun des diviseurs de fréquence programmables 31-0, 31-1, 31-2, 31-3,, 31-n, une impulsion d'horloge, amplifiée par un ampli-séparateur 33, est appliqué à chacune des bascules D 35 et 37, pour servir de signal d'horloge, et de ce fait, les signaux d'entrée respectifs aux bornes D des bascules D 35 et 37 sont lus sur le flanc montant du signal d'horloge, et y sont mis en mémoire. Ensuite, des portes OU 38, 39, 40, sont reliées aux diviseurs de fréquence programmables 31-0, 31-1, 31-2, 31-3, , 31-n respectivement, afin de fixer le signal de sortie OC(i-1) de chaque porte OU, dans laquelle entrent un signal OC(i) et un mod(i-1) provenant de l'étage suivant, à un signal MOD(i-2) de l'étage précédent De plus, le signal d'instruc- tion (+l) et le signal d'entrée Do préfixé sont introduits dans une porte NON-OU 41, et le signal de sortie de la porte NON-OU 41 est appliqué au diviseur de fréquence programmable 31-O, pour servir de signal d'entrée do préfixé Les signaux d'entrée prédéterminés D 1, D 2, D 3, sont inversés par les inverseurs 42, 43, 44,, de façon à être appliqués aux diviseurs de fréquence programmables 31-1, 31-2, 31- 3, 31-n, pour servir respectivement de signaux d'entrée dl, d 2, d 3, préfixés En outre, le signal d'instruction (+ 1) et le signal d'entrée Do préfixé sont appliqués à une porte NON-ET 45, et le signal de sortie de la porte NON-ET 45 et le signal de sortie mod 1 du diviseur de fréquence programmable 31-1 sont appliqués à une porte ET 46 En outre, le signal de sortie de la porte ET 46 est introduit dans la porte OU 38 conjointement avec le signal MOD Incidemment, on désigne par f 0, sur la figure 7, l'impulsion d'horloge à amener au diviseur de fréquence programmable 31-O. Dans le troisième mode de réalisation, les portes OU 38, 39, 40 et la porte ET 46 constituent un circuit de porte logique, servant à déterminer ou détecter si le signal de sortie Q de chacun des diviseurs de fréquence programmables 31-n,, 31-3, 31-2, 31-1, présentent une forme prédétermi- née ou non, en coopération avec la porte ET 45 Dans le troi- sième mode de réalisation, on utilise le circuit de porte logique pour détecter si les signaux de sortie Q des divi- seurs de fréquence programmables 31-n,, 31-3, 31-2, 31-1 correspondent à O (H) et 1 (H) Les portes OU 38, 39, 40, la porte NON-OU 41, la porte NON-ET 45 et la porte ET 46 consti- tuent un circuit de porte logique, qui sert à ce que le divi- seur de fréquence programmable 31-0 divise par trois la fré- quence de l'impulsion d'horloge foi, lorsque le circuit de porte logique détecte si le signal de sortie Q de chacun des diviseurs de fréquence programmables 31-n,,_ 31-3, 31-2, 31-1 correspond à O (H), au moment o soit le signal d'ins- truction (+ 1), soit le signal d'entrée D O est introduit, et sert à ce que le diviseur de fréquence programmable 31-0 divise par trois la fréquence du signal d'horloge f, lorsque le circuit de porte logique détecte si les signaux de sortie Q respectifs des diviseurs de fréquence programmables 31-n, 31-3, 31-2, 31-1, correspondent à O (H) et à l(H), au moment o le signal d'instruction (+ 1) et le signal d'entrée Do préfixé sont tous deux introduits. Dans le troisième mode de réalisation, conçu comme on l'a décrit ci-dessus, la porte OU 8 (voir figure 1) corres- pond à chacune des portes OU 38, 39, 40, et la porte OU 2 est associée à la porte OU 32 De plus, l'inverseur 1 correspond à chacun parmi la porte NON-OU 41 et les inverseurs 42, 43, 44 Le dispositif de division de fréquence programmable sui- vant le troisième mode de réalisation comprend le diviseur de fréquence programmable, représenté sur la figure 1 et disposé de façon à former plusieurs étages en tandem Cependant, le dispositif de division de fréquence programmable suivant le mode de réalisation représenté est pourvu de la porte NON-OU 41, comme variante de l'inverseur correspondant au premier étage En outre, la porte NON-ET 45, dans laquelle entrent les deux signaux de sortie à appliquer à la porte NON- OU 41 et la porte ET 46, afin de contrôler le passage du signal de sortie mod 1 du diviseur de fréquence programmable 31-1, qui passe en son sein et qui correspond au second étage, avec l'aide du signal de sortie de la porte NON-ET 45, y sont ajoutés A ce moment, le signal de sortie de la porte ET 46 est utilisé comme l'un des deux signaux d'entrée de la porte OU 38, à la place du signal de sortie mod 1 du diviseur de fréquence programmable 31-1 Dans le dispositif de division de fréquence programmable auquel on fait référence ci- dessus, on fait diviser par trois par le diviseur de fréquence program- mable 31-0, la fréquence de l'impulsion d'horloge f 0, ce qui va être répété deux fois, indépendamment de l'état de la sortie Q du diviseur de fréquence programmable 31-1, pendant un intervalle de temps dans lequel les signaux de sortie Q des diviseurs de fréquence programmables 31-2, 31-3, 31-n sont tous au niveau logique "O", et le signal d'instru- ction (+ 1) et le signal d'entrée Do préfixé sont tous deux au niveau logique " 1 " D'autre part, lorsque chacun des signaux de sortie Q des diviseurs de fréquence programmables 31-1, 31-2, 31-3,, 31-n correspond à " 000 ", le diviseur de fréquence programmable 31-0 divise alors par trois la fréquen- ce de l'impulsion d'horloge f 0, pendant un intervalle de temps dans lequel soit le premier signal d'instruction (+ 1), soit le signal d'entrée Do préfixé est au niveau logique " 1 ". Dans le dispositif de division de fréquence programmable représenté ci-dessus, le dispositif divise par deux la fré- quence de l'impulsion d'horloge fo, lorsque le signal d'ins- truction (+ 1) et le signal d'entrée D O sont tous deux au niveau logique "O". Dans le troisième mode de réalisation, conçu comme on l'a décrit ci-dessus, les diviseurs de fréquence programma- bles 31-0, 30-1, 31-2, 31-3,, 31-n divisent de façon séquentielle la fréquence de l'impulsion d'horloge f O Dans ce cas, chacun des diviseurs de fréquence programmables 31-0, 31-1, 31-2, 31-3,, 31-n effectue l'opération de division de fréquence de la même façon que celle décrite dans l'expres- sion ( 4) ci-dessus. On va maintenant décrire l'opération de division de fréquence effectuée par le diviseur de fréquence programmable -O Lorsque le signal d'instruction (+ 1) est au niveau logique "O", la porte NON-ET 45 émet un niveau H Par consé- quent, la porte ET 46 émet le niveau de mod 1 tel qu'il est. Lorsque le signal (Do) est au niveau logique " 1 ", la porte NON- OU 41 émet le niveau logique "O" Dans ce cas, le divi- seur de fréquence programmable 31-0 divise par trois la fré- quence de l'impulsion d'horloge f, sur son flanc positif, et envoie alors le résultat de sa division de fréquence à sa borne Q, seulement lorsque les signaux de sortie Q des divi- seurs de fréquence programmables 31-1, 31-2, 31-3,, 31-n sont tous au niveau logique " O " Lorsque le signal (Do) est au niveau logique "O", la porte NON-OU 41 émet le niveau logique " 1 ", et ainsi le diviseur de fréquence programmable 31-0 divise par deux la fréquence de l'impulsion d'horloge f, sur son flanc positif, et amène ensuite le résultat de sa division de fréquence à sa borne QO Lorsque le signal d'ins- truction (+ 1) est à un niveau logique " 1 " et le signal (Do) est au niveau logique, la porte NON-ET 45 émet le niveau logique " 1 ", et ainsi la porte ET 46 émet le niveau de mod 1 tel qu'il est Seulement lorsque la porte NON-OU 41 émet le niveau logique "O" et que les signaux de sortie Q des divi- seurs de fréquence programmables 31-1, 31-2, 31-3 sont tous au niveau logique "O", le diviseur de fréquence programmable 31-O divise par trois la fréquence de l'impulsion d'horloge fo, et envoie ensuite le résultat de sa division de fréquence à la borne QO. Lorsque le signal d'instruction (+ 1) est au niveau logique " 1 " et que le signal (DO) est au niveau logique " 1 ", la porte NON-OU 41 émet le niveau logique "O" Etant donné que la porte NON-ET 45 émet le niveau logique "O", la porte ET 46 envoie le niveau logique "O", indépendamment du niveau de mod 1 Ainsi, indépendamment de l'état du signal de sortie de la borne Q du diviseur de fréquence programmable 31- 1, et du fait que les signaux de sortie des bornes Q des autres diviseurs de fréquence programmables sont tous au niveau logique "O", le diviseur de fréquence programmable 31-O divise par trois la fréquence de l'impulsion d'horloge f O, sur son flanc positif, et envoie ensuite le résultat de sa division de fréquence à sa borne Q O En d'autres termes, lorsque les signaux de sortie des bornes Q des diviseurs de fréquence programmables 31-1, 31-2, 31-3 correspondent à " O (H)" et "i(H)", le diviseur de fréquence programmable 31-0 divise deux fois par trois la fréquence de l'impulsion d'horloge f 0, de manière à rendre possible la division du rapport de divi- sion par + 1. Les figures 9 a à 9 c représentant des diagrammes tempo- rels, servant à décrire l'opération de division de fréquence décrite ci-dessus. La figure 9 a représente le premier diagramme temporel, dans lequel chacun des signaux d'instruction (+ 1), à savoir le signal (Do), le signal (D 1), et le signal (D 3), est au niveau logique " O ", et le signal (D 2) est au niveau logique " 1 ", et le signal de sortie MOD 3 est au niveau logique " O ". Ainsi, on effectue la division par vingt ( = 2 + D 3 D 2 D 1 D O (B) + le niveau (B) du signal d'instruction (+ 1) = 16 + 0100 + O = 20), de la fréquence de l'impulsion d'horloge f O' La figure 9 b représente l'autre diagramme temporel, dans lequel le signal (D 0) de la figure 9 a change pour passer du niveau logique " O " au niveau logique " 1 ", et le signal d'instruction (+ 1) de la figure 9 a change pour passer du niveau logique "O" au niveau logique " 1 " Dans ce cas, le diviseur de fréquence programmable 31-0 divise une fois par trois la fréquence de l'impulsion d'horloge f,0 ' pendant un intervalle de temps dans lequel chacun des signaux de sortie des bornes Q 1 à Q 3 corres- pond à '" O O(H)", de façon à permettre la division par vingt-et- un (= 2 + 0100 (B) + O (B) = 24 + 0100 (B) + 1 (B) = 21) de la fréquence de l'impulsion d'horloge f O La figure 9 c représente le diagramme temporel restant, dans lequel chaque signal d'instruction (+ 1) et signal (Do) de la figure 9 a change pour passer du niveau logique " O " au niveau logique " 1 " Dans ce cas, le diviseur de fréquence programmable 31-0 divise deux fois par trois la fréquence de l'impulsion d'horloge for durant un intervalle durant lequel chacun des signaux de sortie respectifs des bornes Q 1 à Q 3 correspond à " 1 (H)" et à " O (H)", en permettant de ce fait la division par vingt-deux (= 24 + 0101 (B) + 1 = 22) de la fréquence de l'impulsion d'horloge f Ainsi, la division de (+ 1) du rapport de divi- sion est effectuée. Lorsque le signal d'instruction (+ 1) de la figure 9 a change pour passer du niveau logique O au niveau logique " 1 " sur la figure 5 b, le rapport de division de " 20 " change pour passer au rapport de division de " 21 ", c'est-à-dire que le rapport de division est augmenté de "+ 1 " D'autre part, lorsque le signal d'instruction (+ 1) de la figure 9 b change pour passer du niveau logique "O" au niveau logique " 1 " sur la figure 9 b, à partir du moment o le signal (D 0) atteint le niveau logique " 1 ", on change le rapport de division de " 21 " pour passer au rapport de division de " 22 ", c'est-à-dire que le rapport de division est augmenté de "+ 1 ". Ainsi, si les sorties Q des diviseurs de fréquence 31-1, 31-2, 31-3 correspondent à " 000 " et " 100 ", le diviseur de fréquence programmable 31-0 divise par trois la fréquence de l'impulsion d'horloge f, pendant un intervalle de temps dans lequel le signal (DO) et le signal d'instruction (+ 1) sont tous deux au niveau logique " 1 " D'autre part, lorsque les sorties Q des diviseurs de fréquence programmables 31-1, 31-2, 31-3 correspondent à " 000 ", le diviseur de fréquence programmable 31-0 divise par trois la fréquence de l'impulsion d'horloge f, pendant un intervalle de temps dans lequel soit le signal (DO), soit le signal d'instruction (+ 1) est au niveau logique " 1 ". On va maintenant décrire ci-dessous un quatrième mode de réalisation de la présente invention. La figure 10 est un schéma à blocs qui représente une structure selon le quatrième mode de réalisation de la pré- sente invention. Dans le quatrième mode de réalisation, une porte ET 47, dans laquelle entrent le signal de sortie d'une porte NON-ET et le signal de sortie mod 2 du diviseur de fréquence pro- grammable 31-2, est prévue comme variante de la porte ET 46, utilisée dans le troisième mode de réalisation Le signal de sortie de la porte ET 47 est amené à la porte OU 39, pour servir de premier signal d'entrée de cette dernière, et le signal de sortie mod du diviseur de fréquence programmable 31-1 est amené directement à la porte OU 38, pour servir de premier signal de sortie de cette dernière En outre, on prévoit également dans le quatrième mode de réalisation une porte OU 48, dans laquelle entrent le signal de sortie de la porte NON-OU 40 et le signal de sortie mod 2 du diviseur de fréquence programmable 31-2, et le signal de sortie de la porte OU 48 est introduit en entrée dans le diviseur de fré- quence programmable 31-1 comme signal MOD Dans le quatrième mode de réalisation, les portes OU 38, 39, 40, 48 et la porte ET 47 constituent un circuit de porte logique, servant à déterminer ou détecter si le signal de sortie Q, de chacun des diviseurs de fréquence program- mables 31-n,, 31-3, 31-2, 31-1, présente une forme prédé- terminée ou non, en coopération avec la porte ET 45 Dans le quatrième mode de réalisation, on utilise ce circuit de porte logique pour détecter si les signaux de sortie Q des diviseurs de fréquence programmables 31-n,, 31-3, 31-2, 31-1 corres- pondent à O(H) et 2 (H). Les portes OU 38, 39, 40, 48, la porte NON-OU 41, la porte NON-ET 45 et la porte ET 47 constituent un circuit de porte logique, qui sert à ce que le diviseur de fréquence programmable 31-0 divise par trois la fréquence de l'impul- sion d'horloge f, lorsque le circuit de porte logique déte- cte si les signaux de sortie Q des diviseurs de fréquence programmables 31-n,, 31-3, 31-2, 31-1 correspondent à O(H) et à 2 (H), à la différence du troisième mode de réalisa- tion, au moment o le signal d'instruction (+ 1) et le signal d'entrée Do préfixé sont introduits. Dans le quatrième mode de réalisation, comme il est évident grâce à la description ci-dessus, le signal mod 2 du diviseur de fréquence programmable 31-2 est empêché d'être envoyé par la porte ET 47, pendant un intervalle de temps dans lequel le signal (Do) et le signal d'instruction (+ 1) sont tous deux au niveau logique " 1 " Ainsi, le signal de sortie de la porte ET 47 est amené au niveau logique "O", même si le signal de sortie mod 2 est au niveau logique "O" ou au niveau logique " 1 " Par conséquent, le quatrième mode de réalisation est mis en oeuvre de la façon ci-dessous, comme variante du troisième mode de réalisation, dans lequel les signaux de sortie respectifs des bornes Q des diviseurs de fréquence programmables 31-n,, 31-3, 31-2, 31-1, corres- pondent à "O(H)" et à " 1 (H)" C'est-à-dire, que lorsque les signaux de sortie respectifs des bornes Q des diviseurs de fréquence programmables, 31-n,, 31-3, 31-2, 31-1 corres- pondent à "O(H)" et à " 2 (H)", le diviseur de fréquence pro- grammable 31-0 divise deux fois par trois la fréquence de l'impulsion d'horloge f, pendant un intervalle de temps dans lequel le signal d'instruction (+ 1) et le signal d'entrée (do) sont tous deux au niveau logique " 1 ", de manière à per- mettre la division du rapport de division par (+ 1). Dans les troisième et quatrième modes de réalisation, construits comme on l'a décrit ci-dessus, le diviseur de fréquence programmable divise par deux et par trois la fré- quence de l'impulsion d'horloge fo, sur son flanc positif. Cependant, il peut diviser par deux et par trois la fréquence de l'impulsion d'horloge f, sur son flanc négatif En outre, ces modes de réalisation ont représenté et décrit un cas, dans lequel la division du rapport de division par (+ 1) est effectuée, pendant un intervalle de temps dans lequel les signaux de sortie respectifs des borne Q des diviseurs de fréquence programmables, qui suivent le diviseur de fréquence programmable qui correspond au second étage correspondent à " 1 (H)" et à " 2 (H)" Cependant, la procédure de division, à laquelle on fait référence ci-dessus, peut être effectuée de la même manière que celle décrite ci-dessus, même lorsque les sorties décrits ci- dessus sont des signaux autres que ceux qui correspondent à " 1 (H)" et à " 2 (H)" De plus, une telle procédure de division peut être effectuée en utilisant les signaux de sortie Q des diviseurs de fréquence programmables 31-O, 31-1, 31-2, Selon le dispositif de division de fréquence program- mable de la présente invention, comme on l'a décrit ci-dessus, lorsque chacun des signaux de sortie des diviseurs de fréquen- ce programmables, qui suivent le diviseur de fréquence program- mable qui correspond au deuxième étage d'une pluralité de diviseurs de fréquence programmables qui constituent le dispo- sitif de division de fréquence programmable, est amené à une forme prédéterminée, et que le signal d'instruction servant à diviser le rapport de division (+ 1) variable est introduit, le diviseur de fréquence programmable qui correspond au pre- mier étage divise par trois la fréquence de l'impulsion d'hor- loge, de manière à rendre possible la division du rapport de division par (+ 1) du dispositif de division de fréquence programmable De plus, toute disposition de circuit servant à effectuer cette procédure peut être obtenue grâce à un moyen de circuit de porte logique, et cette disposition est ainsi relativement simple. Si on applique la présente invention à un système de communication, qui utilise un circuit à verrouillage de phase, à commande de glissement de phase (PLL), d'un type dans lequel les fréquences des signaux, à utiliser entre la transmission et la réception, sont différentes entre elles, et o un rap- port de division variable est fixé lorsqu'il est nécessaire lors d'un basculement de transmission-réception, on peut alors réduire le temps nécessaire pour préfixer la transition du rapport de division d'une valeur à l'autre, et obtenir ainsi un verrouillage de fréquence à grande vitesse. Bien entendu, la présente invention n'est pas limitée aux modes de réalisation décrits et représentés mais elle set susceptible de nombreuses variantes accessibles à l'homme de l'art sans que l'on ne s'écarte de l'esprit de l'invention. REVENDICATIONS 1. Dispositif de division de fréquence programmable caractérisé en ce qu'il comprend: un réseau de division de fréquence programmable, muni d'une pluralité d'étages constitués par des étages de division de fréquence programmables ( 10; 31) reliés en cascade, chacun d'eux divisant la fréquence de l'impulsion d'horloge d'entrée par deux ou par trois, sur la base d'un niveau logique d'un signal d'entrée prédéterminé ou préfixé, afin de modifier un rapport de division variable pour le faire passer d'une valeur à une autre; et des moyens à porte logique ( 25, 26, 27; 26, 29, 30; 38, 39, 40, 46; 38, 39, 40, 47, 48) pour détecter si chacune des sorties des étages de division de fréquence pro- grammables ( 10-1,, 10-n; 31-1,, 31-n) dudit réseau de division de fréquence programmable qui suivent un deuxième étage de division de fréquence programmable présente une forme prédéterminée et pour mettre un signal d'entrée prédé- terminé, appliqué au premier étage de division de fréquence programmable ( 10-0; 31-1) dudit réseau de division de fréquen- ce programmable, à un niveau de basculement, de façon à provo- quer la division, par ledit premier étage de division de fréquence programmable, de la fréquence de l'impulsion d'hor- loge par trois, lorsqu'un signal d'instruction de (+ 1), servant à prendre une décision de division par (+ 1) quant au rapport de division, est introduit. 2. Dispositif de division de fréquence programmable selon la revendication 1, caractérisé en ce que chacun desdits étages de division de fréquence programmables ( 10; 31) com- prend une première et une seconde bascules D ( 13, 15; 35, 37) ayant comme entrée le signal d'impulsion d'horloge, une porte NON-ET ( 14; 36), ayant comme entrée le signal d'entrée prédé- terminé et le signal de sortie Q de ladite seconde bascule D ( 15; 37), le signal de sortie de ladite porte NON-ET étant amené à ladite première bascule D ( 13; 35), et une porte NON-OU ( 14; 36), recevant d'un part le signal de la sortie Q de ladite première bascule D et d'autre part le signal de la sortie Q de ladite seconde bascule D ( 15; 37), le signal de sortie de ladite porte NON-OU ( 14; 36) étant amené à ladite seconde bascule D. 3. Dispositif de division de fréquence programmable selon la revendication 1 ou 2, caractérisé en ce que ledits moyens à porte logique comprennent une pluralité de portes OU ( 26; 40), servant à détecter si les sorties des étages de division de fréquence programmables, qui suivent un troisième étage de division de fréquence programmable ( 10-2; 31-2), se trouvent tous à un niveau logique "O". 4. Dispositif de division de fréquence programmable selon l'une quelconque des revendications 1 à 3, caractérisé en ce que ledits moyens à porte logique comprennent une porte NON-OU ( 21), recevant à l'entrée d'un part le signal inverse du signal de sortie dudit second étage de division de fréquen- ce programmable, et d'autre part les signaux de sortie respec- tifs desdites portes OU ( 25, 26), servant à détecter si toutes les sorties des étages de division de fréquence programmables correspondantes, qui suivent ledit troisième étage de divi- sion de fréquence programmable, se trouvent au niveau logique "Ol" 5. Dispositif de division de fréquence programmable selon l'une quelconque des revendications 1 à 4, caractérisé en ce que lesdits moyens à porte logique comprennent en outre un inverseur ( 16), utilisé pour inverser le signal d'instruc- tion, et ladite porte NON-OU ( 21) recevant, en plus du signal de sortie dudit inverseur, d'un part le signal inverse du signal de sortie dudit second étage de division de fréquence programmable et d'autre part les signaux de sortie respectifs desdites portes OU ( 25, 26), servant à détecter si tous les signaux de sortie des étages de division de fréquence program- mables, qui suivent ledit troisième étage de division de fréquence programmable se trouvent au niveau logique "O". 6. Dispositif de division de fréquence programmable selon l'une quelconque des revendications 1 à 5, caractérisé en ce que ledits moyens à porte logique comprennent une pre- mière porte OU, servant à détecter si les signaux de sortie des étages de division de fréquence programmables respectifs après un quatrième étage de division de fréquence program- mable, se trouvent tous au niveau logique "O", et comprennent une seconde porte recevant à l'entrée d'un part le signal inverse du signal de sortie dudit troisième étage de division de fréquence programmable, et d'autre part le signal de sortie de ladite première porte OU. 7. Dispositif de division de fréquence programmable selon l'une quelconque des revendications 1 à 6, caractérisé en ce que ledits moyens à porte logique comprennent une porte ET qui reçoit le signal de sortie dudit inverseur utilisé pour inverser le signal d'instruction, le signal de sortie de ladite seconde porte OU recevant le signal de sortie dudit inverseur, le signal inverse dudit signal de sortie dudit troisième étage de division de fréquence programmable, et le signal de sortie de ladite première porte OU, pour détecter si tous les signaux de sortie des étages de division de fré- quence programmables respectifs qui suivent ledit quatrième étage de division de fréquence programmable se trouvent au niveau logique "O", ainsi que le signal de sortie dudit second étage de division de fréquence programmable. 8. Dispositif de division de fréquence programmable caractérisé en ce qu'il comprend: un réseau de division de fréquence programmable, compre- nant une pluralité d'étages de division de fréquence program- mables, reliés en cascade, chacun d'eux divisant de façon sélective la fréquence de l'impulsion d'horloge par deux ou par trois, pendant un intervalle de temps au cours duquel chacun des premier et deuxième signaux se trouve à un niveau logique prédéterminé; un premier circuit logique, dont le signal de sortie est fixé à un niveau logique, afin de prendre une décision de division par trois de la fréquence de l'impulsion d'horloge, lorsque sont introduits soit un premier signal d'entrée (D 0) préfixé, soit un signal d'instruction servant à prendre une décision de variation de (+ 1) du rapport de division, ou les deux signaux à la fois, ledit signal de sortie de ce premier circuit logique étant introduit dans le premier étage de division de fréquence programmable dudit réseau de division de fréquence programmable, comme premier signal de ce réseau; un second circuit logique, servant à interrompre les sorties d'un nombre prédéterminé d'étages de division de fréquence programmables qui suivent le second étage de divi- sion de fréquence programmable dudit réseau de division de fréquence programmable, lorsque le signal d'entrée (D 0) et le signal d'instruction sont tous les deux introduits; et des moyens à porte logique, recevant le signal de sortie dudit second circuit logique, et servant à détecter si chacun des signaux de sortie des étages de division de fréquence programmables, qui suivent ledit second étage de division de fréquence programmable dudit réseau de division de fréquence programmable, est d'une forme prédéterminée, le signal de sortie desdits moyens à porte logique étant utilisé comme signal à appliquer audit premier étage de division de fréquen- ce programmable. 9. Dispositif de division de fréquence programmable selon la revendication 8, caractérisé en ce que chacun des- dits étages de division de fréquence programmables comprend des première et seconde bascules D ( 35, 37), recevant l'impul- sion d'horloge comme un signal d'entrée, une première porte OU ( 32), recevant lesdits premier et second signaux (d, MOD), servant chacun de signal d'entrée préfixé, une porte NON-OU ( 34), recevant le signal de sortie de ladite première porte OU ( 32) et le signal de la sortie Q de ladite seconde bascule D ( 37), le signal de sortie de ladite porte NON-OU ( 34) étant amené à ladite première bascule D ( 35), et une seconde porte OU ( 36), recevant le signal de la sortie Q de ladite première bascule D et le signal de la sortie U de ladite seconde bas- cule D, le signal de sortie de ladite seconde porte OU ( 36) étant amené à ladite seconde bascule D. 10. Dispositif de division de fréquence programmable selon la revendication 8 ou 9, caractérisé en ce que ledits moyens à porte logique comprennent une pluralité de portes OU, servant à détecter si tous les signaux de sortie des étages de division de fréquence programmables qui suivent le troisième étage de division de fréquence programmable, sont au niveau logique "O". 11. Dispositif de division de fréquence programmable selon l'une quelconque des revendications 8 à 10, caractérisé en ce que ledits moyens à porte logique sont susceptibles d'être utilisés pour détecter si la forme de chacun des si- gnaux de sortie des étages de division de fréquence program- mables qui suivent ledit second étage de division de fré- quence programmable, correspond à 1 (H). 12 Dispositif de division de fréquence programmable selon la revendication 8, caractérisé en ce que ledits moyens à porte logique sont utilisés pour détecter si la forme de chacun des signaux de sortie des étages de division de fré- quence programmables qui suivent ledit second étage de divi- sion de fréquence programmable correspond à 2 (H).