FR 2664456 A1 19920110 FR 9107017 A 19910610 CIRCUIT DE LECTURE DE SIGNAUX NUMERIQUES D'IMAGES La présente invention concerne un circuit de lecture de signaux numériques d'images dans un appareil à images numériques, et, plus particulièrement, un circuit de lecture de signaux numériques d'images qui convertit en données parallèles des données série, c'est-à- dire des informations d'images transmises à deux canaux d'un dispositif de lecture de signaux numériques d'images présent dans un magnétoscope numérique (ci-après appelé magnétoscope), corrige les erreurs de temps des données parallèles, puis reproduit sur un seul canal les données corrigées Dans un dispositif classique de lecture de signaux numériques d'images pour magnétoscope numérique, représenté sur la Fig 1, les données série ou les informations d'images reproduites par l'intermédiaire d'une tête vidéo et introduites sur les premier et second canaux I et II sont converties en données parallèles dans des premiers organes 1 de conversion série-parallèle Un premier et un second correcteurs d'erreurs de temps (ci- après appelés CET) situés dans le bloc 2 corrigent les erreurs de temps survenant dans les données parallèles pendant l'enregistrement et la reproduction Un premier et un second détecteurs de synchronisation présents dans le bloc 3 détectent un signal de synchronisation inclus dans les données de sortie des CET 2 Les données de sortie des détecteurs de synchronisation 3 sont appliquées à un premier et un second décodeurs internes 4 de correction d'erreurs qui détectent le signal d'origine à l'aide de données de parité introduites dans une suite de symboles d'un signal de création d'erreurs et acheminent le signal jusque dans un premier et un second organes de réorganisation 5. Les organes de réorganisation 5 écrivent les données de gauche à droite, les disposant de haut en bas sous forme de matrice, et lisent les données verticalement, de façon à les fournir au multiplexeur 6 Ensuite, le décodeur extérieur 7 de correction d'erreurs corrige les erreurs de données qui sont transmises sur un seul canal par le multiplexeur 6, en créant les données à erreurs corrigées. Cependant, le circuit classique de lecture de signaux numériques d'images, décrit en détail ci-dessus, présente un inconvénient en ce que la quantité de matériel est accrue du fait de la construction complexe des circuits des détecteurs de synchronisation et des décodeurs internes de correction d'erreurs qui traitent un signal sur deux canaux. Un autre circuit classique de lecture numérique de signal composite d'image est présenté dans la publication de brevet japonais n' 62- 13195 ouverte à l'inspection publique présente aussi un inconvénient en ce que la quantité de matériel est accrue, car, après avoir converti un signal composite d'image d'entrée en signal numérique d'image de sortie, l'appareil sépare le signal numérique en trois signaux de chrominance R,-G et B, puis les enregistre et les reproduit sur trois canaux. La présente invention vise par conséquent à réaliser un circuit de lecture de signaux numérique d'images qui a une construction à matériel simplifié en convertissant en données parallèles les données série ou les informations d'images introduites dans deux canaux, en corrigeant les erreurs de temps des données parallèles, puis en reproduisant sur un seul canal les données à erreurs corrigées. Pour atteindre l'objectif fixé, le circuit de lecture de signaux numériques d'images selon la présente invention comporte: un premier et un second organes de conversion série- parallèle pour recevoir des données série comprenant des informations de tête introduites dans des canaux correspondants, des informations d'images dans lesquelles les informations produites dans l'ensemble de chaque pixel sont codées et des données de parité pour obtenir des informations d'images d'origine en corrigeant les erreurs créées pendant la reproduction, en convertissant de ce fait les données série en données parallèles; un premier et un second correcteurs (CET) d'erreurs de temps pour corriger les erreurs de temps d'une piste ayant des données parallèles issues des premier et second organes de conversion série-parallèle, en commandant le temps d'écriture et d'extraction des données parallèles; un sélecteur pour transmettre sur un seul canal les données transmises sur deux canaux depuis les premier et second CET; un détecteur de synchronisation pour détecter un signal de synchronisation dans les données de sortie du sélecteur; et un décodeur interne de correction d'erreurs pour détecter les informations d'images d'origine en contrôlant les données de parité dans une chaîne de symboles d'un signal résultant d'erreurs issu du détecteur de synchronisation, en produisant de ce fait les informations d'images d'origine. Ces avantages et d'autres de la présente invention apparaîtront plus clairement dans la description d'une formée préférée de réalisation de la présente invention, en référence aux dessins annexés sur lesquels: la Fig 1 est un schéma de principe d'un circuit classique de lecture de signaux numériques d'images; la Fig 2 est un schéma de principe d'un circuit de lecture de signaux numériques d'images selon la présente invention; la Fig 3 est un schéma détaillé représentant la construction du circuit du premier organe de conversion série-parallèle de la Fig 2; la Fig 4 est un diagramme de formes d'ondes représentant le fonctionnement du diviseur de fréquence utilisé dans le premier organe de conversion série- parallèle de la Fig 3; la Fig 5 est un schéma détaillé représentant la construction du circuit du CET et du sélecteur de la Fig. 2; la Fig 6 A représente des formes d'ondes expliquant les opérations respectives des blocs représentés sur la Fig 5; et la Fig 6 B représente la suite d'opérations d'écriture et de lecture des mémoires de la Fig 5. Une forme préférée de réalisation de la présente invention va être écrite ci-après en référence aux dessins annexés. La Fig 2 est un schéma de principe d'un circuit de lecture de signaux numériques d'images selon la présente invention. En référence à la Fig 2, des bornes 103 et 106 d'entrée de premier et second organes 100 de conversion série-parallèle sont couplées à un organe (non représenté) qui transmet à deux canaux des données série reproduites par l'intermédiaire d'une tête (non représentée), et des bornes de sortie des premier et second organes 100 de conversion série-parallèle sont couplées à des -bornes d'entrée correspondantes de premier et second CET 200 La première borne d'entréed'unsélecteur 300 est couplée à la borne de sortie du premier CET 201, la seconde borne d'entrée est couplée à la borne de sortie du second CET 202, et la borne de sortie est couplée à la borne d'entrée d'un détecteur de synchronisation 400. La borne d'entrée d'un décodeur interne 500 de correction d'erreurs est couplée à la borne de sortie du détecteur de synchronisation 400, la borne de sortie du décodeur 500 est couplée à la borne d'entrée d'un organe de réorganisation 600, et la borne de sortie 601 de l'organe de réorganisation 600 est couplée à la borne d'entrée d'un décodeur extérieur (non représenté) de correction d'erreurs. En fonctionnement, les premier et second organes 100 de conversion série- parallèle convertissent en données parallèles de N bits des données série transmises par deux canaux N est donc un entier naturel au moins égal à 8 A cet instant, les données série reproduites depuis une tête contiennent des informations -de tête, des informations vidéo dans lesquelles sont codées des informations produites dans l'ensemble de chaque pixel, et des données de parité avec lesquelles les erreurs créées pendant la reproduction sont corrigées pour obtenir l'image d'origine. Ensuite, la partie formant tête (non représentée), qui est constituée de quatre têtes A, B, C et D pour reproduire des informations enregistrées sur quatre pistes d'une bande, reproduit sur un premier canal un signal enregistré par les têtes A et C, et reproduit sur un second canal un signal enregistré par les têtes B et D. Les premier et second CET 200 corrigent les erreurs de temps présentes sur la piste en commandant les opérations d'écriture ou de lecture des données parallèles de sortie des premier et second organes 10 de conversion série- parallèle, afin d'introduire les données dans des mémoires ou de les en extraire. Le sélecteur 300 sélectionne alternativement les données parallèles de sortie des premier et second CET et applique les données sélectionnées au détecteur de synchronisation 400. Le détecteur de synchronisation 400 détecte un signal de synchronisation introduit dans les données du canal sélectionné par le sélecteur 300 Les données de sortie du sélecteur 300 contiennent le code de correction d'erreurs (CCE), et les signaux de synchronisation sont enregistrés dans les deux ensembles de codes CCE de N bits. Le décodeur interne 500 de correction d'erreurs démodule les données de N bits produites par l'intermédiaire du détecteur de synchronisation 400 pour en faire des données de 8 bits, puis détecte le signal d'origine d'après une chaîne de symboles d'un signal de création d'erreurs pour appliquer le signal d'origine à l'organe de réorganisation 600 La raison pour laquelle, à cet instant, les données de N bits sont démodulées en données de 8 bits est que les -informations de 8 bits sont modulées en informations de N bits pour les enregistrer sur une bande, afin d'utiliser lors de l'enregistrement des données enregistrées sur une bande de fréquences particulière. L'organe de réorganisation 600 écrit de gauche à droite les données de sortie du décodeur interne 500 de correction d'erreurs, il les dispose de haut en bas et il est introduit verticalement dans le décodeur extérieur de correction d'erreurs, qui n'est pas représenté sur la Fig. 2. On va décrire ci-après le fonctionnement détaillé du cir- cuit de lecture de signaux numériques d' images selon la présente invention. La Fig 3 est un schéma détaillé du ci-rcuit du premier organe 101 de conversion série-parallèle utilisé sur la Fig 2. Sur la Fig 3, la borne d'entrée 103 d'un premier registre à décalage 110 est reliée à une borne de sortie (non représentée) pour produire des données série reproduites depuis la tête A, et la borne de sortie du registre à décalage 110 est reliée à la borne d'entrée d'un organe 120 de conversion série-parallèle La borne de sortie de l'organe 120 de conversion série-parallèle est reliée à la borne d'entrée d'une bascule 140, et une borne d'horloge est reliée à la borne de sortie 137 d'un générateur (non représenté) d'impulsions d'horloge depuis lequel est produit un signal d'horloge (CLK 1) de reproduction. La borned'entrée 104 d'un circuit de temporisation 131 présent dans un diviseur 130 de fréquence est reliée à un organe d'asservissement (non représenté) pour produire un signal de commutation de tête qui indique si un signal reproduit par l'intermédiaire de la tête est enregistré sur la piste A ou sur la piste B, et la borne de sortie du circuit de temporisation 131 est reliée à la borne d'entrée d'un premier inverseur 132 La première borne d'entrée d'un circuit ET 133 est reliée à la borne de sortie de l'inverseur 132, et la seconde borne d'entrée du circuit ET 133 est reliée à la borne d'entrée du circuit de temporisation 131, et la borne de sortie du circuit ET 133 est reliée à la borne d'entrée d'un second inverseur 134. La borne d'effacement CLR d'un premier compteur 135 est reliée à la borne de sortie du second inverseur 134, et la borne de sortie du premier compteur 135 est reliée à la borne d'horloge de la bascule et la borne d'horloge est reliée à la borne de sortie 137 de signaux d'horloge de reproduction. La borne de sortie 141 de la bascule 140 est reliée au premier CET 201 représenté sur la Fig 2. La borne d'entrée d'un second registre à décalage 151 présent dans un générateur 150 d'adresses d'écriture est reliée à la borne de sortie du second inverseur 134 La borne d'horloge d'un second compteur 152 présent dans le générateur 150 d'adresses d'écriture est reliée à la ligne de sortie 137 de signaux d'horloge de reproduction, et la ligne de sortie 153 du second compteur 152 est reliée au premier CET 201 représenté sur la Fig 2. La Fig 4 représente des formes d'ondes de fonctionnement d'un diviseur de fréquence utilisé sur la Fig 3. Sur la Fig 4, (a) représente un signal de commutation de 60 Hz de la tête A appliqué au circuit de temporisation 131, (b) est une forme d'onde de sortie du circuit de 26 temporisation 131, (c) est une forme d'onde de sortie du premier inverseur 132, (d) est une forme d'onde de sortie du circuit ET 133, et (e) est une forme d'onde de sortie du second inverseur 134. Ensuite, le fonctionnement du circuit de la Fig 3 sera décrit ci- après en référence aux formes d'ondes de la Fig 4. En référence à la Fig 3, le premier registre à décalage 110 corrige le retard des données série DAT Ai appliquées à la borne d'entrée 103 du premier registre à décalage 110 afin que l'horloge parallèle (PCLK 1) du diviseur de fréquence 130 fonctionne normalement pour qu'un signal de sortie de la bascule 140 soit produit en fonction du PCLK 1 Les données série corrigées DAT Al sont fournies au convertisseur série-parallèle 120. Le convertisseur série-parallèle 120 convertit en données parallèles de 10 bits les données série de sortie du registre à décalage 110 en fonction du signal d'horloge GLK 1 de reproduction, et les fournit à la bascule 140. Dans l'intervalle, si le signal de commutation de la tête A ayant une forme d'onde telle que la forme d'onde (a) de la Fig 4 est introduit dans le circuit de temporisation 131, le signal de commutation de la tête A est retardé par l'émission d'un signal de durée d'impulsion d'horloge sous une forme telle que la forme d'onde (b) de la Fig 4 Le premier inverseur 132 inverse le signal de sortie du circuit de temporisation 131 présentant la forme d'onde (b) de la Fig 4 pour réaliser un signal sous une forme telle que la forme d'onde (c) de la Fig 4, qui est introduit dans le circuit ET 133. Le circuit ET 133 produit un signal ayant une forme d'onde telle que (d) de la Fig 4, en multipliant par une opération logique le signal de sortie du premier inverseur 132 et le signal de commutation de la tête A représenté sous la forme (a) sur la Fig 4, et applique le signal au second inverseur 134 Le signal de sortie du second inverseur 134 est représenté par la forme d'onde (e) de la Fig 4 et est appliqué à la borne d'effacement CLR du premier compteur 135. Le premier compteur 135 est effacé lorsque le signal de sortie est dans un état bas comme la forme d'onde (e) de l'inverseur 134, et est validé dans son état haut, en comptant un signal d'horloge reproduit de 21,5 M Hz D'après ce signal, le premier compteur 135 fournit à un organe formant bascule 140 un signal parallèle d'horloge PCLK 1 de division par 10 Ensuite, la bascule 140 retient les données parallèles de 10 bits produites depuis le convertisseur série- parallèle 120 en fonction du signal PCLK 1 émis depuis le compteur 135, et émet les données parallèles retenues de 10 bits qui sont appliquées au premier CET 201 représenté sur la Fig 2. Le second registre à décalage 151 du générateur 150 d'adresses d'écriture afin de produire un signal d'horloge utilisé pour une adresse d'écriture reçoit le signal de sortie de l'inverseur 134 sous une forme telle que la forme d'onde (e) de la Fig 4 et corrige un temps de retard lorsque les données parallèles issues de la bascule 140 et le signal Wl d'adresse d'écriture issu du second compteur 152 sont synchronisés, puis transmis jusque dans les mémoires du premier organe formant CET 201 Un signal issu du second registre à décalage 151 est appliqué à la borne d'effacement CLR du second compteur 152 qui produit un signal Wl d'adresse d'écriture en fonction du signal d'horloge CLK 1 de reproduction, puis l'applique au premier organe formant CET 201 Le signal Wl d'adresse d'écriture est un signal de division par 10 après la division de fréquence d'un signal d'horloge de reproduction de 21,5 M Hz La Fig 5 est un schéma détaillé du circuit des organes formant CET et du sélecteur utilisés sur la Fig 2. Sur la Fig 5, les bornes d'entrée de première et troisième mémoires 211 et 212 du premier organe formant CET 201 sont reliées à la borne de sortie 141 de la bascule de la Fig 3, et les bornes de sortie des mémoires sont reliées aux première et seconde bornes d'entrée du sélecteur 300. Les bornes d'entrée de seconde et quatrième mémoires 221 et 222 du second organe formant CET 202 sont reliées à la borne de sortie d'une bascule dont la structure et le fonctionnement sont identiques à ceux de la bascule 140 du premier canal, et les bornes de sorties sont respectivement il reliées aux troisième et quatrième bornes d'entrée du sélecteur 300 Le premier organe de conversion série- parallèle 101, les bornes de sélection SEL de premier et troisième multiplexeurs 213 et 214, et la première borne de sélection SE Li du sélecteur 300 constituant un multiplexeur sont reliés via une ligne 104 à une borne (non représentée) de sortie de signaux de commutation de la tête A ou C présente dans l'organe d'asservissement pour faire tourner un tambour Les données série DAT Al et le signal d'horloge CLK 1 de reproduction sont appliqués au premier organe 101 de conversion sérieparallèle, respectivement via une ligne 103 et une ligne 137. Le second organe 102 de conversion série-parallèle, les bornes de sélection SEL de second et quatrième multiplexeurs 223 et 224, et la seconde borne de sélection SEL 2 du sélecteur 300 sont reliés via une ligne 107 à la borne de sortie de signaux de commutation de la tête B ou D (non représentée) présente dans l'organe d'asservissement. Les données série DATA 2 et le signal d'horloge CLK 2 de reproduction sont appliqués au second organe 102 de conversion série- parallèle, respectivement via une ligne 106 et une ligne 108. La seconde borne d'entrée 2 du premier multiplexeur 213 et la première borne d'entrée 1 du troisième multiplexeur 214 sont reliées à la borne de sortie du second compteur 152 représenté sur la Fig 3 Le générateur d'adresses d'écriture du second canal a une structure et un fonctionnement identiques à ceux du générateur 150 d'adresses d'écriture du premier canal, et la borne de sortie du second compteur du second canal est reliée à la seconde borne d'entrée 2 du second multiplexeur 223 et à la première borne d'entrée 1 du quatrième multiplexeur 224. Dans un générateur (non représenté) de signaux d'horloge pour produire un signal d'horloge de référence afin d'entraîner un tambour, une borne 154 servant à produire un signal d'horloge R d'adresse de lecture utilisé dans les premier et le second canaux est montée en commun avec la première borne d'entrée 1 du premier multiplexeur 213, la seconde borne d'entrée 2 du troisième multiplexeur 214, la première borne d'entrée 1 du second multiplexeur 223 et la seconde borne d'entrée 2 du quatrième multiplexeur 224. La borne de sortie du premier multiplexeur 213 est reliée à une borne de commande d'écriture/lecture de la première mémoire 211, et la borne de sortie du troisième multiplexeur 214 est reliée à une borne de commande d'écriture/lecture de la seconde mémoire, et la borne de sortie du quatrième multiplexeur 224 est reliée à une borne de commande d'écriture/lecture de la quatrième mémoire 222. La Fig 6 A représente des formes d'ondes de signaux introduits dans les organes de conversion série-parallèle et les CET utilisés sur la Fig 5. En référence à la Fig 6 A, la forme d'onde (a) est un signal de commande de 120 Hz produit pendant la rotation d'un tambour, comparé à un signal de référence introduit dans l'organe d'asservissement (non représenté) Le signal de commutation de la tête A représenté sur la forme d'onde (b) détermine si un signal reproduit est enregistré sur la piste A ou C lors d'un changement de tête sur le premier canal Le signal de commutation de la tête B représenté sur la forme d'onde (c) détermine si un signal reproduit est enregistré sur la piste B ou D lors d'un changement de tête sur le second canal Le signal de commutation de la tête C représenté sur la forme d'onde (d) est une inversion du signal de commutation de la tête A, et le signal de commutation de la tête D représenté sur la forme d'onde (e) est une inversion du signal de commutation de la tête B. La Fig 6 B représente la suite d'opérations des données d'écriture/lecture dans les mémoires utilisées dans l'organe formant CET. Les opérations de la Fig 5 vont être décrites ci- après en référence aux figures 6 A et 6 B. Sur la Fig 5, le signal de commutation de la tête A sur le premier canal est introduit dans l'organe 101 de conversion série-parallèle du premier canal, en sélectionnant la borne SEL des premier et troisième multiplexeurs 213 et 214 et la première borne de sélection SE Li du sélecteur 300. Le signal de commutation de la tête B sur le second canal est introduit dans l'organe 102 de conversion-série- parallèle du second canal, en sélectionnant la borne SEL des second et quatrième multiplexeurs 223 et 224 et la seconde borne de sélection SEL 2 du sélecteur 300. Le signal Wl d'adresse d'écriture pour écrire les données du premier canal dans les première et troisième mémoires 211 et 212 est appliqué à la seconde borne d'entrée 2 du premier multiplexeur 213 et à la première borne d'entrée 1 du troisième multiplexeur 214, et le signal R d'adresse de lecture pour reproduire les données du premier canal, utilisé en commun sur le premier canal et le second canal, est appliqué à la première borne d'entrée 1 du premier multiplexeur 213 et à la seconde borne d'entrée 2 du troisième multiplexeur 214. Le signal W 2 d'adresse d'écriture pour écrire les données du second canal dans les seconde et quatrième mémoires 221 et 222 est appliqué à la seconde borne d'entrée 2 du second multiplexeur 223 et à la première borne d'entrée 1 du quatrième multiplexeur 224 Le signal R d'adresse de lecture pour reproduire les données du second canal, utilisé en commun sur le premier canal et le second canal, est appliqué à la première borne d'entrée 1 du second multiplexeur 223 et à la seconde borne d'entrée 2 du quatrième multiplexeur 224. A cet instant, si un champ d'image est divisé en quatre, les informations d'image de la région supérieure gauche (la première région) sont enregistrées sur la piste A et les informations d'image de la région supérieure droite (la troisième région) sont enregistrées sur la piste C Ensuite, les informations d'image sont reproduites par les têtes A et C pour être fournies aux première et troisième mémoires 211 et 212 du premier canal Les informations d'image de la région inférieure gauche (la seconde région) sont enregistrées sur la piste B et les informations d'image de la région inférieure droite (la quatrième région) sont enregistrées sur la piste D. Ensuite, les informations d'image sont reproduite par les têtes B et D pour être fournies aux seconde et quatrième mémoires 221 et 222 du second canal Les première, deuxième, troisième et quatrième multiplexeurs 213, 214, 223 et 224 sélectionnent la première borne d'entrée 1 quand un signal de commutation de tâte appliqué à la borne de sélection SEL est "bas(L)", et sélectionnent la seconde borne d'entrée 2 quand le signal de commutation de tête est "haut(l)". Par conséquent, selon la sortie du premier multiplexeur 213, la première mémoire 211 peut écrire les données de sortie du premier organe 101 de conversion série-parallèle ou peut appliquer les données stockées dans la première mémoire 211 à la première borne d'entrée " 10 ", o le signal A de commutation de tête du sélecteur 300 est "bas(L)" et le signal B de commutation de tête est "haut(H)" En fonction de la sortie du troisième multiplexeur 214, la troisième mémoire 212 peut écrire les données de sortie du premier organe 101 de conversion série-parallèle ou peut appliquer les données de la troisième mémoire 212 à la seconde borne d'entrée " 01 ", o le signal A de commutation de tête du sélecteur 300 est "haut(H)" et le signal B de commutation de tête est "bas(L)". En fonction de la sortie du second multiplexeur 223, la seconde mémoire 221 peut écrire les données de sortie du second organe 102 de conversion série-parallèle ou peut appliquer les données stockées dans la seconde mémoire 221 à la troisième borne d'entrée " 00 ", o les signaux A et B de commutation de tête du sélecteur 300 sont "bas(L)" En fonction de la sortie du quatrième multiplexeur 224, la quatrième mémoire 222 peut écrire les données de sortie du second organe 102 de conversion série-parallèle ou peut extraire les données stockées dans la quatrième mémoire 222 pour les appliquer à la quatrième borne d'entrée " 11 ", o les signaux A et B de commutation de tête du sélecteur 300 sont "hauts(H)" Si le signal A de commutation de tête du premier canal est "haut(H)" et si le signal B de commutation de tête du second canal est "bas(L)", le premier multiplexeur 213 sélectionne le signal Wl d'adresse d'écriture du premier canal, puis écrit dans la première mémoire 211 les données de sortie du premier organe 101 de conversion série-parallèle du premier canal, et, en même temps, le troisième multiplexeur 214 sélectionne le signal R d'adresse de lecture utilisé en commun sur les premier et second canaux, puis extrait les données stockées dans la troisième mémoire 212 après avoir été transmises depuis l'organe 101 de conversion série-parallèle du premier canal. Le second multiplexeur 223 sélectionne le signal R d'adresse de lecture utilisé en commun sur les premier et second canaux et extrait les données stockées dans la seconde mémoire 221 après avoir été transmises depuis l'organe 102 de conversion série-parallèle du second canal, et, en même temps, le quatrième multiplexeur 224 sélectionne le signal W 2 d'adresse d'écriture du second canal et écrit dans la quatrième mémoire 222 les données de sortie de l'organe 102 de conversion sortie-parallèle du second canal A cet instant, parmi les données extraites des seconde et troisième mémoires 221 et 212, le sélecteur 300 sort uniquement les données de la troisième mémoire. Ainsi, comme représenté sur les figures 6 A et 6 B, les données sont inscrites dans la première mémoire 211 pendant une période o le signal A de commutation de tête est "haut(H)", et sont extraites de la première mémoire 211 pendant la période comprise entre le front descendant du signal A de commutation de tête, c'est-à-dire la forme d'onde (b), et le front descendant du signal B de commutation de tête, c'est-à-dire la forme d'onde (c). Ainsi, selon les états logiques des signaux A, B, C et D de commutation de tête, le sélecteur 300 commande l'écriture et la lecture des première à quatrième mémoires, en sortant de ce fait des informations d'image correspondant aux régions respectives de l'image divisée. A cet instant, la période d'écriture de données devient différente de lapériode de lecture, et la fréquence d'un signal d'horloge de reproduction pour reproduire les données enregistrées sur une bande est divisée par 10 pour produire un signal d'adresse d'écriture lors d'une écriture, et un signal d'horloge de référence produit par un générateur de signaux d'horloge équipant l'organe d'asservissement sert de signal d'adresse d'extraction d'une fréquence deux fois plus grande que la fréquence divisée par 10 du signal d'horloge d'adresse d'écriture. Le circuit de lecture de signaux numériques d'images selon la présente invention, décrit en détail ci-dessus, offre un avantage en ce que la quantité de matériel est fortement réduite par l'intermédiaire d'un procédé de lecture qui convertit en données parallèles les données séries transmises sur deux canaux, corrige leurs erreurs de temps en commandant le temps d'écriture et d'extraction des données parallèles, détecte à l'aide d'un moyen de sélection un signal de synchronisation sur un seul canal et détecte un signal d'origine à partir d'un signal résultant d'erreurs. REVENDICATIONS: 1 Circuit de lecture de signaux numériques d'images, caractérisé par le fait qu'il comporte: un premier et un second organes ( 100) de conversion série-parallèle pour recevoir des données série comprenant des informations de têtes introduites sur les canaux correspondants, des informations d'images dans lesquelles les informations produites dans l'ensemble de chaque pixel sont codées, et des données de parité pour obtenir des informations d'images d'origine en corrigeant les erreurs créées pendant la reproduction, en convertissant de ce fait les données série en données parallèles; un premier et un second correcteurs ( 200) d'erreurs de temps (CET) pour corriger les erreurs de temps d'une piste o des données parallèles sont produites depuis lesdits premier et second organes ( 100) de conversion série- parallèle en commandant le temps d'écriture et d'extraction desdites données parallèles; un sélecteur ( 300) pour transmettre sur un seul canal les données transmises sur deux canaux depuis lesdits premier et second CET ( 200); un détecteur de synchronisation ( 400) pour détecter un signal de synchronisation à partir des données de sortie dudit sélecteur ( 300); et un décodeur interne ( 500) de correction d'erreurs pour détecter les informations d'image d'origine en contrôlant les données de parité présentes dans une chaîne de symboles d'un signal résultant d'erreurs issu dudit détecteur de synchronisation ( 400), en produisant de ce fait les informations d'images d'origine. 2 Circuit de lecture de signaux numériques d'images selon la revendication 1, caractérisé par le fait qu'un des- dits premier et second organes ( 100) de conversion sé 4 xie- parallèle comporte; un moyen ( 130) de division de fréquence pour diviser par un certain facteur la fréquence d'un signal d'horloge de reproduction pendant chaque période de signal de commutation de tête et pour produire un signal d'horloge parallèle; un convertisseur série-parallèle ( 120) pour convertir, en fonction du signal d'horloge de reproduction, des données série en données parallèles ayant un certain-nombre de bits; un organe formant bascule ( 140) pour retenir des données parallèles issues dudit convertisseur série- parallèle ( 120) en fonction dudit signal d'horloge parallèle dudit moyen ( 130) de division de fréquence; et un moyen ( 150) de production d'adresses d'écriture pour produire un signal d'horloge d'adresse d'écriture afin d'écrire dans lesdits premier et second CET ( 200) des données parallèles de sortie dudit organe formant bascule ( 140) lorsque ledit signal de commutation de tête est en position haute. 3 Circuit de lecture de signaux numériques d'images selon la revendication 1, caractérisé par le fait qu'un des- dits premier et second CET ( 200) comporte des première à quatrième mémoires ( 211, 212, 221 et 222) pour stocker des données parallèles qui sont issues desdits premier et second organes de conversion série- parallèle et correspondent aux régions d'une image divisée en quatre; et des premier à quatrième multiplexeurs ( 213, 214, 223 et 224) pour sélectionner soit un signal d'adresse d'écriture produit par le moyen( 150) de production d'adresses d'écriture desdits premier et second organes ( 100) de conversion série-parallèle, soit un signal d'horloge d'adresse d'extraction produit par un générateur extérieur de signaux d'horloge en fonction d'un état logique d'un signal de commutation de tête, puis pour produire un signal de commande pour commander l'écriture des données dans les première à quatrième mémoires ( 211, 212, 221 et 222) ou l'extraction des données de celles-ci. 4 Circuit de lecture de signaux numériques d'images selon la revendication 3, caractérisé par le fait que ledit sélecteur ( 300) sélectionne l'une des sorties desdites première à quatrième mémoires ( 211, 212, 221, 222) en fonc- tion d'un état logique de chacun des signaux de commutation de tête ayant un déphasage sur les canaux correspondants. Circuit de lecture de signaux numériques d'images selon la revendication 4, caractérisé par le fait que les- dits signaux de commutation de tête de chaque canal sont mutuellement déphasés de 90 . 6 Circuit de lecture de signaux numériques d'images selon la revendication 3, caractérisé par le fait que ledit signal d'horloge ( 154) d'adresse d'extraction fourni auxdits premier et second CET ( 200) a une fréquence supé- rieure d'un certain multiple à celle dudit signal d'horloge ( 153, 155) d'adresse d'écriture. 7 Circuit de lecture de signaux numériques d'images selon la revendication 3, caractérisé par le fait que les données des première et seconde régions d'image sont respec- tivement fournies aux première et seconde mémoires ( 211, 212) et les données des troisième et quatrième régions d'image sont respectivement fournies aux troisième et quatrième mémoires ( 221, 222). 8 Circuit de lecture de signaux numériques d'image selon la revendication 7, caractérisé par le fait qu'une première région d'image correspond à la région supérieure gauche, une seconde région d'image à la région supérieure droite, une troisième région à la région inférieure gauche, et une quatrième région à la région inférieure droite.