FR 2661297 A1 19911025 FR 9004926 A 19900418 Circuit de multiplexage de signaux d'horloge. La présente invention concerne un circuit de multiplexage de signaux d'horloge, le signal de sortie de ce circuit étant le signal d'horloge identifié par un signal de sélection. Dans les équipements électroniques pourvus de plusieurs horloges, il est parfois prévu d'utiliser successivement un certain nombre de ces horloges pour un même composant afin, par exemple, de diminuer sa consommation d'énergie ou de synchroniser son fonctionnement avec celui d'autres composants Il est donc nécessaire d'avoir recours à un circuit de multiplexage de signaux d'horloges dont le signal de sortie réponde aux spécifications habituelles en la matière, à savoir, notamment, une durée minimale pour chacun des niveau haut et bas. Les multiplexeurs de type connu dont le signal de sortie est commuté d'un premier à un deuxième signal d'entrée dès que le signal de sélection le signifie ne permettent pas de satisfaire à cette condition En effet, la commutation peut intervenir dans une période inférieure à celle spécifiée après un changement de niveau du premier signal d'entrée Elle peut également intervenir dans une période inférieure à celle spécifiée avant un changement de niveau du deuxième signal d'entrée. La présente invention a ainsi pour objet un circuit de multiplexage de signaux d'horloges dont le signal de sortie respecte les contraintes de durée minimale des niveaux haut et bas. Le temps de commutation séparant la demande de commutation véhiculée par le signal de sélection de la commutation effective sur le deuxième signal d'entrée dépend uniquement des fréquences des premier et deuxième signaux d'entrée. L'invention s'applique quel que soit le nombre d'horloges, ces horloges n'ayant, à priori de relation de phase ou de fréquence ni entre elles, ni avec le signal de sélection. Le circuit de multiplexage de signaux d'horloge selon l'invention est commandé par un signal de sélection au moins Il est caractérisé en ce que un niveau de commutation invariable étant l'un des deux niveaux de ces signaux d'horloge, il comprend, pour chaque -2- signal d'horloge, un module de temporisation produisant un signal d'horloge retardé prenant la valeur de ce signal d'horloge pour un premier état du signal de sélection en l'absence d'un signal d'occupation dès qu'un niveau de commutation de ce signal d'horloge apparaît et interrompant ce signal d'horloge retardé quand ledit signal de sélection est dans un deuxième état dès qu'un niveau de commutation de ce signal d'horloge apparaît, des moyens de commande produisant le signal d'occupation dès qu'un module de temporisation produit un signal d'horloge retardé, et des moyens pour produire comme signal de sortie le signal d'horloge retardé issu du module de temporisation sélectionné. De plus, dans le circuit de multiplexage de signaux d'horloge, un signal de sélection est associé à chacun des signaux d'horloge. En outre, dans le circuit de multiplexage de signaux d'horloge, chaque module de temporisation émettant un signal de fonctionnement en même temps qu'il produit un signal d'horloge retardé, les moyens de commande produisent le signal d'occupation si un signal de fonctionnement est présent. Dans un premier mode de réalisation du circuit de multiplexage de signaux d'horloge, le niveau de commutation étant le niveau bas, chacun des modules de temporisation comprend une bascule de type D produisant simultanément un signal de fonctionnement à l'état logique un, et ledit signal d'horloge retardé, celui-ci étant le produit logique du signal de fonctionnement et du signal d'horloge, l'entrée de synchronisation de la bascule recevant le complément du signal d'horloge, l'entrée de donnée de cette bascule recevant un signal de commande dont le niveau est à un si le signal de sélection est présent et si le signal de fonctionnement ou le complément du signal d'occupation sont au niveau un. Par exemple, dans le circuit de multiplexage de signaux d'horloge, les moyens de commande comprennent une porte "OU" recevant tous les signaux de fonctionnement pour produire le signal d'occupation. Avantageusement, dans le circuit de multiplexage de signaux -3- d'horloge, chaque module de temporisation comprend une porte "ET" recevant le signal de sélection et un signal de validation pour produire le signal de commande et comprend de plus une porte "OU" recevant le signal de fonctionnement et le complément du signal d'occupation pour produire ce signal de validation. Dans un deuxième mode de réalisation du circuit de multiplexage de signaux d'horloge, le niveau de commutation étant le niveau haut, chacun des modules de temporisation comprend une bascule de type D produisant simultanément le signal de fonctionnement à l'état logique zéro et le signal d'horloge retardé, celui-ci étant la somme logique du signal d'horloge et du signal de fonctionnement, l'entrée de synchronisation de la bascule recevant ledit signal d'horloge, l'entrée de donnée de cette bascule recevant un signal de commande dont le niveau est à un si le signal de sélection est à zéro ou si le signal de fonctionnement et le signal d'occupation sont à un. Par exemple, dans le circuit de multiplexage de signaux d'horloge, les moyens de commande comprennent une porte "NON ET" recevant tous les signaux de fonctionnement pour produire le signal d'occupation. Avantageusement, dans le circuit de multiplexage de signaux d'horloge, chaque module de temporisation comprend une porte "NON ET" recevant le signal de sélection et un signal de validation pour produire le signal de commande et comprend des plus une autre porte "NON ET" recevant le signal de fonctionnement et le signal d'occupation pour produire le signal de validation. Les différents objets et caractéristiques de l'invention ressortiront avec plus de précision dans le cadre de la description d'exemples de réalisation donnés à titre non limitatif en se référant aux figures annexées qui représentent: La figure 1, un diagramme par blocs du circuit de multiplexage de signaux d'horloge selon l'invention, La figure 2, un schéma d'un module de temporisation du circuit de l'invention selon un premier mode de réalisation La figure 3, un schéma d'un module de temporisation du circuit de l'invention selon un deuxième mode de réalisation, -4- La figure 4, un schéma d'un module de concentration du circuit de l'invention selon ce deuxième mode de réalisation. La figure 5, un chronogramme décrivant le fonctionnement d'un circuit de multiplexage de trois signaux d'horloge selon l'invention. Un signal d'horloge est un signal périodique dont les deux états seront dénommés niveau travail et niveau repos Le niveau repos correspond au signal qu'il faut appliquer sur l'entrée d'horloge d'un composant en l'absence de signal d'horloge. Le circuit de multiplexage de signaux d'horloge s'applique aussi bien lorsque le niveau travail de ces signaux est le niveau haut et le niveau repos le niveau bas, que dans le cas contraire Il s'applique également quel que soit le support de l'information qui identifie le signal d'horloge à transmettre Dans la solution qui a été retenue pour la suite de la description, il s'agit d'un ensemble de signaux de sélection associés chacun à un signal d'horloge respectif, étant entendu qu'un seul signal de sélection est présent à un instant donné. Le circuit de multiplexage représenté dans la figure 1 est prévu pour recevoir un nombre N de signaux d'horloge Hi,,Hi, Hn associés chacun à un signal de sélection Si Si,S o l'indice i est un entier compris entre 1 et n Il comprend un nombre N de modules de temporisation l, i, N recevant chacun un signal d'horloge Hi et produisant un signal d'horloge retardé Di et un signal de fonctionnement Q dérivant tous deux de l'état du signal de sélection i Si correspondant et d'un signal d'occupation B Un seul de ces modules est en fonctionnement à un instant donné Le signal d'occupation B est élaboré par un module de commande 20 lorsque l'un des signaux de fonctionnement Q 1 ''Qi' Qn est présent. Le circuit de multiplexage comprend également un module de concentration 30 qui produit comme signal de sortie HS la réunion de tous les signaux d'horloge retardés Di, Di Dn. Dans un premier mode de réalisation qui sera maintenant exposé, les signaux d'horloge H sont tels que le niveau travail est le niveau haut ou 1 et que le niveau repos est le niveau bas ou 0. Le module de temporisation i, identique à tous les autres, est représenté dans la figure 2 Il comprend une bascule 21 i qui produit un signal de fonctionnement Qi dont la valeur est celle qu'avait le signal de commande Ci appliqué sur son entrée de donnée lors de la précédente transition du niveau bas au niveau haut du signal appliqué sur son entrée d'horloge Ck Elle produit également un signal de fonctionnement complémentaire Qi, qui est le complément du signal de fonctionnement Q Lorsque le signal de fonctionnement Qi est présent, c'est-à-dire de niveau 1, le signal d'horloge retardé D prend la valeur du signal d'horloge H Le résultat est obtenu, en se référant à la figure 2, par l'emploi d'une porte "NON OU" 22 qui reçoit le signal de fonctionnement complémentaire Qi et le signal d'horloge inversé H au moyen d'un inverseur 23 i qui produit ce signal d'horloge retardé D. Di = Qi + Hi = Qi Hi ( 1) Les éléments sont prévus pour que le temps de propagation du signal d'horloge complémentaire H de la sortie de l'inverseur 23 à 1 1 l'entrée de la porte "NON OU" 22 i soit inférieur au temps qui sépare un changement d'état du signal de fonctionnement complémentaire Qi au niveau de cette même porte de la transition du signal d'horloge complémentaire Hi au niveau de la sortie de l'inverseur 23 i qui a provoqué ce changement d'état Dans le cas contraire il apparaîtrait en effet un passage au niveau 1 du signal d'horloge retardé Di indésirable d'une durée équivalente à la différence des deux de temps de propagation ci- dessus précisé Le résultat est obtenu, par exemple, en disposant la bascule 21 i et la porte "NON OU" 22 i à proximité l'une de l'autre. Le module de commande 20 qui n'apparait pas dans cette figure produit le signal d'occupation si un seul des signaux de fonctionnement est présent Ce sera, par exemple, une porte "OU" n B = '" Q ( 2) Le signal de commande Ci qui valide la transmission du signal d'horloge H doit être présent, ou de niveau 1, si le signal de sélection est présent (Si = 1) Il faut, de plus, que le module soit -6- déjà en fonctionnement (Q = 1) ou que le signal d'occupation soit absent (B = 0) Ces conditions peuvent se traduire par l'équation logique suivante C = S (Qi+ B) ( 3) Ce résultat est obtenu au moyen d'une porte "ET" 24 i qui produit le signal de commande Ci à partir du signal de sélection Si et d'un signal de validation Vi Le signal de validation Vi provient d'une porte "OU" 25 i qui reçoit le signal de fonctionnement Qi et le signal d'occupation B inversé au moyen d'un inverseur 26 i. Le module de concentration 30, qui n'apparaît pas dans la figure 2, produit comme signal de sortie l'un quelconque des signaux d'horloge retardés D 1,, Di, D, deux de ces signaux ne pouvant être présents simultanément Il s'agit par exemple d'une porte "OU" n HS= Dk ( 4) Le choix des opérateurs logiques utilisés dans les différents organes du circuit de multiplexage sont donnés à titre d'exemple Ce choix peut être différent, pourvu qu'il permette d'obtenir les résultats donnés dans les quatre équations logiques (( 1), ( 2), ( 3), ( 4)) qui précèdent. Le fonctionnement du circuit de multiplexage sera maintenant explicité L'hypothèse sera faite, dans un premier temps, qu'aucun signal de sélection n'est présent Tous les signaux de fonctionnement Qi sont donc à zéro ce qui produit un signal de sortie HS à zéro également, le signal d'occupation B étant lui aussi à zéro. Lors de l'apparition d'un signal Si (Si = 1), le signal de commande Ci du module de temporisation correspondant passe de zéro à un Lorsque le signal d'horloge Hi passe de un à zéro, le signal d'horloge complémentaire Hi déclenche le passage à un du signal de fonctionnement Qi. De ce fait le signal d'occupation B passe à un et aucun autre module de synchronisation ne peut donc être en fonctionnement. Il sera convenu d'appeler période de sélection, la période durant laquelle le signal de fonctionnement Qi est au niveau 1. Pendant cette période, le signal d'horloge retardé Di prend -7- la valeur du signal d'horloge Hi qui est au niveau zéro Ainsi, le signal de sortie HS qui est alors égal à Di reste au niveau zéro pendant la même durée que le signal d'horloge Hi Cette première commutation déclenchée par l'apparition d'un signal de sélection S. respecte donc bien la condition de durée minimale du niveau bas. Une fois que le signal de sélection S est passé à zéro, le signal de fonctionnement Qi passe à zéro lors de la prochaine transition de un à zéro du signal d'horloge Hi C'est à ce moment seulement, lorsque le signal d'horloge H et par conséquent le signal i de sortie HS sont à zéro que le signal de fonctionnement Q et le i signal d'occupation passent à zéro Ainsi l'hypothèse de départ précisant que le signal de sortie HS est à zéro lorsque le signal d'occupation est à zéro est bien vérifiée La condition de durée minimale tant sur le niveau haut que sur le niveau bas supposée vérifiée sur le signal d'horloge Hi l'est donc également sur le signal de sortie HS. Si un signal de sélection S distinct du précédent S. apparait entre le passage à zéro du signal de sélection Si et le passage à zéro du signal d'occupation B, il ne sera pas pris en compte par le module de temporisation j correspondant car le signal de commande C restera à zéro tant que le signal d'occupation B sera à un Le signal de commande C passera à un lorsque le signal de sortie HS sera à zéro, ce qui ramène à l'étude précédente L'intervalle de temps de commutation qui sépare le passage à un du signal de sélection S du passage à un du signal d'horloge retardé D vaut au minimum une durée de niveau bas du signal d'horloge H et au maximum la somme de deux durées de niveau bas et d'une durée de niveau haut de ce même signal et d'une période du signal d'horloge Hi, si le passage à zéro du signal de sélection Si et le passage à un du signal de sélection S. sont quasi-simultanés Cet intervalle de temps prend ainsi une faible valeur qui ne dépend que des signaux d'horloge entre lesquels à lieu la commutation. Dans un deuxième mode de réalisation dont la description suit, les signaux d'horloge Hi sont tels que le niveau travail est le niveau bas ou O et le niveau repos est le niveau haut ou 1. -8- Le module de temporisation i, identique à tous les autres est représenté dans la figure 3 Il comprend une bascule 31, z identique à la bascule 21 i précédemment décrite, qui produit un signal de fonctionnement Q'i dont la valeur est celle qu'avait le signal de commande C'i appliqué sur son entrée de données lors de la précédente transition du niveau bas au niveau haut du signal appliqué sur son entrée d'horloge C'k Lorsque le signal de fonctionnement Q' est à i 1 zéro, le signal d'horloge retardé D'i prend la valeur du signal d'horloge H Le résultat est obtenu, en se référant à la figure 3, i par l'emploi d'une porte "NON OU" 32 qui reçoit le signal de fonctionnement Q' et le signal d'horloge H suivie d'un inverseur 33. i I 1 qui produit ce signal d'horloge retardé D'i: D' = Q' + H = Q' +H (l') l i i l i La remarque relative aux temps de propagation de l'entrée de synchronisation Ck'i (Cki) aux entrées de la porte "NON OU" 32 ( 22 i) faite dans le cas précédent s'applique ici. Le module de commande 20 qui n'apparait pas dans cette figure, produit le signal d'occupation B qui est à un si l'un des signaux de fonctionnement Q' est à zéro. i Il s'agit par exemple, d'une porte "NON ET" n n B' I-' = Q Qk ( 2 ') k=l k- Le signal de commande C' qui valide la transmission du signal d'horloge H doit être de niveau O si le signal de sélection S. i 1 est présent (S = 1) Il faut de plus que le module soit déjà en fonctionnement (Q' =O) ou que le signal d'occupation précise qu'aucun i des modules de temporisation n'est en fonctionnement (B'=O) S 7 ± C' = S c, S i+ (B'+Q',) 1 i 1 i C'I= S + B' Q' ( 3 ') Ce résultat est obtenu au moyen d'une porte "NON ET" 34 qui produit le signal de commande C'i à partir du signal de sélection S. et d'un signal de validation V' Le signal de validation V' est I 1 produit par une porte "NON ET" 35 i qui reçoit le signal d'occupation B' et le signal de fonctionnement Q'i. Le module de concentration 30 qui apparait dans la figure 4 produit comme signal de sortie HS l'un quelconque des signaux retardés D'1,,D'i,,D', deux de ces signaux ne pouvant être présents simultanément. Il s'agit, par exemple, d'une porte "NON OU" 41 recevant par l'intermédiaire d'un inverseur 421, 42 i 42 chacun des signaux d'horloge retardés D'1, D', * Dl n n HS = k n HS = k 1 D'i ( 4 ') Le choix des opérateurs logiques utilisés dans les différents organes du circuit de multiplexage sont donnés à titre d'exemple Ils ont été choisis ici de type complémentaire ce qui correspond généralement aux applications industrielles On remarquera, de plus que l'inverseur 33 i du module de temporisation i et que l'inverseur 42 i du module de concentration étant disposés l'un derrière l'autre, ont des effets qui s'annulent Ils seront donc avantageusement supprimés dans le cadre d'une réalisation pratique. Ils ont été introduits de manière à rendre la description de l'invention plus cohérente. Le choix des opérateurs logiques peut donc être différent pourvu qu'il permette d'obtenir les résultats donnés dans les quatre équations logiques (( 1 '), ( 2 '), ( 3 '), ( 4 ')) qui précèdent. Le fonctionnement du circuit de multiplexage sera maintenant explicité L'hypothèse sera faite, dans un premier temps, qu'aucun signal de sélection n'est présent Tous les signaux de fonctionnement Q Ii sont donc à un si, auparavant, chaque entrée de synchronisation Ck'19,Ck'i,, Ck' a reçu un signal passant du niveau bas au niveau haut, ce qui produit un signal de sortie HS à un également, le signal d'occupation B' étant lui à zéro Lors de l'apparition d'un signal de sélection Si (S = 1), le signal de commande C'i passe de un à zéro Lorsque le signal d'horloge H passe de zéro à un le signal de :1 -10- fonctionnement Q'i passe de un à zéro De ce fait le signal d'occupation B' passe de zéro à un. Il sera ici convenu d'appeler période de sélection, la période durant laquelle le signal de fonctionnement Q'i est au niveau zéro. Pendant cette période, le signal d'horloge retardé D'i prend la valeur du signal d'horloge Hi qui est au niveau un Ainsi le signal de sortie HS qui est alors égal à D'i reste au niveau un pendant la même durée que le signal Hi Cette première commutation déclenchée par l'apparition d'un signal de sélection Si respecte donc bien la condition de durée minimale du niveau haut. Une fois que le signal de sélection Si est passé à zéro, le signal de fonctionnement Q'i passe à un lors de la prochaine transition de zéro à un du signal d'horloge Hi C'est à ce moment seulement, lorsque le signal d'horloge Hi et par conséquent le signal de sortie HS sont à un que le signal de fonctionnement Q'i passe à un et que le signal d'occupation passe à zéro Ainsi l'hypothèse de départ précisant que le signal de sortie HS est à un lorsque le signal d'occupation est à zéro est bien vérifiée La condition de durée minimale tant sur le niveau haut que sur le niveau bas supposée vérifiée sur le signal d'horloge Hi, l'est donc également sur le signal de sortie HS. Si un signal de sélection Si, distinct du précédent S. apparaît entre le passage à zéro du signal de sélection Si et le passage à zéro du signal d'occupation B', il ne sera pas pris en compte par le module de temporisation j correspondant car le signal de commande C'I restera à un tant que le signal d'occupation sera à un. Le signal de commande C'I passera à zéro lorsque le signal de sortie HS sera à un, ce qui ramène à l'étude précédente L'intervalle de temps qui sépare le passage à un du signal de sélection S du passage à zéro du signal d'horloge retardé D'l vaut au minimum une durée de niveau haut du signal d'horloge H et au maximum la somme de deux durées de niveau haut, d'une durée de niveau bas de ce même signal et d'une période du signal d'horloge Hi, si le passage à zéro du signal de sélection Si et le passage à un du signal de sélection S sont quasi simultanés Cet intervalle de temps prend ainsi une faible valeur qui ne dépend que des signaux d'horloge entre lesquels a lieu la commutation. Un chronogramme représentant le fonctionnement du circuit de multiplexage dans le cas de trois signaux d'horloge H 1, H, Hn est présenté à la figure 5. L'invention permet ainsi de réaliser un circuit de multiplexage de signaux d'horloge respectant les contraintes de durée minimale de niveau haut et de niveau bas que le niveau de repos soit le niveau bas ou le niveau haut. Dans les deux modes de réalisation précédents, le circuit de multiplexage sélectionne un signal d'horloge au moment de l'apparition d'un niveau repos de celui-ci et cesse de la transmettre également à l'apparition d'un niveau repos Ce niveau repos peut donc être qualifié de niveau de commutation. Sans sortir du cadre de l'invention, le circuit de multiplexage pourrait de même sélectionner un signal d'horloge au moment de l'appariton d'un niveau travail de celui-ci et cesser de la transmettre également à l'apparition d'un niveau travail sous réserve que le signal de sortie soit maintenu au niveau travail lorsqu'aucun signal d'horloge n'est transmis Ainsi le niveau de commutation peut tout aussi bien être le niveau travail. -12- Revendications: 1) Circuit de multiplexage de signaux d'horloge commandé par un signal de sélection au moins, caractérisé en ce que, un niveau de commutation invariable étant l'un des deux niveaux de ces signaux d'horloge, il comprend pour chaque signal d'horloge (Hi, Hi, H) un module de temporisation ( 1, i, n) produisant un signal d'horloge retardé (D 1, D, D) prenant la valeur de ce signal d'horloge pour un premier état du signal de sélection (Si Si, S) et en l'absence d'un signal d'occupation (B, B') dès qu'un niveau de commutation dudit signal d'horloge apparaft et interrompant ledit signal d'horloge retardé quand ledit signal de sélection est dans un deuxième état dès qu'un niveau de commutation dudit signal d'horloge apparaît, des moyens de commande ( 20) produisant ledit signal d'occupation (B, B') dès qu'un module de temporisation produit un signal d'horloge retardé, et des moyens pour produire comme signal de sortie (HS) le signal d'horloge retardé (D Di,D) issu du module de temporisation sélectionné. 2) Circuit de multiplexage de signaux d'horloge selon la revendication 1, caractérisé en ce qu'un signal de sélection (Si Si, S) est associé à chacun desdits signaux d'horloge (H 1, Hi, H n). 3) Circuit de multiplexage de signaux d'horloge, selon la revendication 1 ou 2 caractérisé en ce que, chaque module de temporisation émettant un signal de fonctionnement (Q 1 ' Qil Q) en même temps qu'il produit ledit signal d'horloge retardé (D 1, Di, D), lesdits moyens de commande produisent ledit signal d'occupation (B, B') si un dit signal de fonctionnement est présent. 4) Circuit de multiplexage de signaux d'horloge selon l'une quelconque des revendications précédentes, caractérisé en ce que ledit niveau de commutation étant le niveau bas, chacun desdits modules de temporisation ( 1, i, n) comprend une bascule de type D ( 211, 21 i, 21) produisant ledit signal de fonctionnement (Q 1 ' Qiy Q) à l'état logique un et ledit signal d'horloge retardé, celui-ci étant le produit logique dudit signal de fonctionnement (Q 1 ' Qiy Q) et dudit signal d'horloge (H 1, Hi, H), l'entrée de synchronisation (Ckl, Cki, Ck) de ladite bascule recevant le complément dudit signal d'horloge, -13- l'entrée de donnée de ladite bascule recevant un signal de commande (C 1, Ci, C) dont le niveau est à un si ledit signal de sélection (Si. Si, S) est présent et si ledit signal de fonctionnement ou de complément dudit signal d'occupation sont au niveau un. ) Circuit de multiplexage de signaux d'horloge selon la revendication précédente, caractérisé en ce que lesdits moyens de commande ( 20) comprennent une porte "OU" recevant tous lesdits signaux de fonctionnement (Q 1 ' Qiy Q) pour produire ledit signal d'occupation (B). 6) Circuit de multiplexage de signaux d'horloge selon la revendication 4 ou 5 caractérisé en ce que ledit signal de temporisation (i) comprend une porte "ET" ( 24) recevant ledit signal de sélection (Si) et un signal de validation (Vi) pour produire ledit signal de commande (Ci) et comprend de plus une porte "OU" ( 25 i) recevant ledit signal de fonctionnement (Qi) et le complément dudit signal d'occupation (B) pour produire ledit signal de validation. 7) Circuit de multiplexage de signaux d'horloge selon l'une quelconque des revendications 1 à 3, caractérisé en ce que ledit niveau de commutation étant le niveau haut, chacun desdits modules de temporisation ( 1, i, n) comprend une bascule de type D ( 311, 31 i, 31) produisant simultanément ledit signal de fonctionnement (Q'1 ' Q'iy Q' n) à l'état logique zéro et ledit signal d'horloge retardé (D'1. D'i, D'n), celui-ci étant la somme logique dudit signal d'horloge (H 1, Hi, H 1) et dudit signal de fonctionnement, l'entrée de synchronisation (Ck'1, Ck', Ck'n) de ladite bascule recevant ledit signal d'horloge, l'entrée de donnée de ladite bascule recevant un signal de commande (C'i, C'i, C') dont le niveau est à un si ledit signal de sélection (Si$ Si, S) est à zéro ou si ledit signal de fonctionnement et ledit signal d'occupation (B') sont à un. 8) Circuit de multiplexage de signaux d'horloge selon la revendication précédente, caractérisé en ce que lesdits moyens de commande ( 20) comprennent une porte "NON ET" recevant tous les dit signaux de fonctionnement (Q'1 ' Q'Ii Q') pour produire ledit signal d'occupation (B'). 9) Circuit de multiplexage de signaux d'horloge selon la -14revendication 7 ou 8, caractérisé en ce que ledit module de temporisation (i) comprend une porte "NON ET" ( 34 i) recevant ledit signal de sélection (Si) et un signal de validation (V Ii) pour produire ledit signal de commande (C'i) et comprend de plus une autre porte "NON ET" ( 35 i) recevant ledit signal de fonctionnement (Q'I) et ledit signal d'occupation (B') pour produire ledit signal de validation.