FR 2662033 A1 19911115 FR 9105686 A 19910510 La présente invention concerne de façon générale un con- vertisseur analogique-numérique et, plus particulièrement, un circuit de conversion analogique-numérique de type algorithmique qui permet de réduire l'aire d'occupation sur la puce et qui peut être activé indépendamment de la tension de décalage venant de son amplificateur opérationnel. De façon générale, on peut classer de façon représenta- tive les convertisseurs analogique-numérique en circuits de conver- sion analogique-numérique du type algorithmique et en circuits de traitement de signaux numériques. La figure 1 est un schéma de circuit simplifié d'un mode de réalisation d'un circuit classique de conversion analogique- numérique algorithmique Comme représenté sur la figure, le circuit classique de conversion ana Logique-numérique algorithmique comprend plusieurs commutateurs SW 1 à SW 4 destinés à déterminer le passage d'un signal, un circuit d'échantillonnage et de maintien S/H destiné à échantillonner et maintenir un signal sélectionné par lesdits commutateurs SW 1 à SW 4, un amplificateur opérationnel O Pl destiné à amplifier le signal de tension de sortie dudit circuit d'échantillonnage et de maintien S/H par doublement, un comparateur C Pl destiné à comparer le signal de tension de sortie dudit ampli- ficateur opérationnel O Pl avec une tension de référence VR afin de délivrer un signal de commande auxdits commutateurs SW 1 à SW 4, un additionneur 1 qui répond audit signal de commande venant dudit comparateur C Pl en délivrant soit ledit signal de tension de sortie dudit amplificateur opérationnel O Pl de façon naturelle, soit un signal résultant que l'on produit en soustrayant ledit signal de tension de sortie venant dudit amplificateur opérationnel O Pl de ladite tension de référence VR qui est fournie audit circuit d'échantillonnage et de maintien S/H Les commutateurs SW 1 à SW 4 sont chacun constitués par un transistor MOS (métal-oxyde-semi- conducteur). On va maintenant décrire le fonctionnement du circuit classique de conversion analogique-numérique algorithmique ayant la structure ci-dessus mentionnée. Tout d'abord, si le commutateur SW 2 devient conducteur, un signal d'entrée Vin est transmis via le commutateur SW 2 au circuit d'échantillonnage et de maintien S/H, lequel échantillonne et maintient le signal Vin Ensuite, l'amplificateur opérationnel O Pl amplifie, en le doublant, le signal de tension de sortie du circuit d'échantillonnage et de maintien S/H et délivre le signal de tension amplifié à la borne d'entrée d'inversion du comparateur CP 1, lequel compare alors le signal de tension amplifié venant de l'amplificateur opérationnel O Pl avec la tension de référence VR. Ensuite, si le signal de tension de sortie venant de l'amplifica- teur opérationnel O Pl n'est pas supérieur à la tension de référence VR, le comparateur C Pl délivre un signal de tension élevé qui valide la mise en conduction du commutateur SW 1 Si le signal de tension de sortie venant de l'amplificateur opérationnel O Pl est supérieur à la tension de référence VR, le comparateur C Pl déLivre un signal de tension bas qui valide la mise en conduction du commu- tateur SW 3. Pour cette raison, lorsque le commutateur SW 1 ou le com- mutateur SW 3 est passé dans l'état conducteur, l'additionneur 1 déLivre le signal de tension de sortie de l'amplificateur opéra- tionnel O Pl de façon naturel Le ou bien un signal résultant que l'on produit en soustrayant le signal de tension de sortie de l'amplifi- cateur opérationnel O Pl de la tension de référence VR fournie au circuit d'échantillonnage et de maintient S/H, qui reçoit en entrée le signal de tension de sortie venant de l'additionneur 1 lorsque, à la séquence suivante, le commutateur SW 2 est rendu conducteur, puis échantillonne et maintient le signal d'entrée Pour effectuer la conversion analogiquenumérique, l'opération ci-dessus décrite s'exécute de façon répétée. Comme représenter sur la figure 2, qui est un schéma de circuit détaillé d'un autre mode de réalisation du circuit classique de conversion analogique-numérique algorithmique, un condensateur C 1 est d'abord chargé au moyen d'un signal d'entrée Vin, tandis qu'un condensateur C 6 est chargé au moyen de la tension de décalage venant d'un amplificateur opérationnel O Pl si les commutateurs SW 2, SW 4, SW 5 et SW 6 sont passés dans l'état conducteur. Après cela, si les commutateurs SW 3 et SW 5 sont passés dans l'état conducteur, la charge présente sur le condensateur C 1 passe à un condensateur C 2 et la tension échantillonnée par le condensateur C 1 apparaît alors sur la borne de sortie de l'amplificateur opérationnel OP 1, qui charge ensuite un condensateur C 3 avec la tension échantillonnée par la condensateur C 1. Lorsque les commutateurs SW 1 et SW 4 sont passés dans l'état conducteur, la tension présente sur le condensateur C 3 est transférée à un condensateur C 4 par un amplificateur opérationnel OP 2 et le condensateur C 6 est chargé à l'aide de la même tension que celle présente sur le condensateur C 4 A ce moment, la tension de charge présente sur le condensateur C 2 est complètement déchargée, la relation- des capacités des condensateurs utilisés C 1 à C 5 pouvant être exprimée de la manière suivante: Cl = C 2 = C 3 = C 4 2 C 5 Ensuite, si les commutateurs SW 3 et SW 5 sont passés dans l'état conducteur, la tension de charge présente sur le condensa- teur C 5 se transfère au condensateur C 2, et, au même instant, la tension de référence VR chargée sur le condensateur C 1 se transfère au condensateur C 2 Ainsi, avec la relation entre les capacités des condensateurs utilisés qui est ci-dessus indiquée, l'amplificateur opérationnel O Pl délivre à un comparateur C Pl un signal résultant qui est produit par soustraction de la tension de référence VR à deux fois la tension initiale échantillonnée par le condensateur C 1, lequel comparateur C Pl convertit alors le signal résultant en un signal qui peut être appliqué à un circuit logique Ensuite, l'opération précédemment décrite s'effectue de façon répétée, selon le nombre de bits prédéterminé. Toutefois, avec le circuit classique de conversion ana- logique-numérique du type algorithmique, il faut utiliser les trois condensateurs C 3, C 4 et C 5 et l'amplificateur opération OP 2 pour amplifier du double le signal échantillonné et il faut employer le condensateur C 6 pour compenser la tension de décalage venant de l'amplificateur opérationnel OP 1 En résultat, le circuit algori- thmique est complexe, ce qui provoque une augmentation de l'aire d'occupation de la puce. C'est donc un but de l'invention de produire un circuit de conversion analogique-numérique de type a Lgorithmique qui permet de réduire l'aire d'occupation de la puce en amplifiant du double un signal échantillonné sans l'aide d'amplificateur opérationnel et de condensateur supplémentaires, et sans qu'il soit besoin de techniques supplémentaires de tension de décalage par compensation de la tension de décalage venant d'un amplificateur opérationnel au moyen d'une commande de commutation et sans utilisation d'un condensateur. Selon l'invention, ce but peut être réalisé au moyen d'un circuit de conversion analogique-numérique algorithmique compre- nant: une borne servant à recevoir un signal d'entrée; une borne servant à recevoir un signal de tension de référence; un premier, un deuxième, et un dixième commutateur; un premier et un deuxième condensateur; un amplificateur opérationnel comportant une borne d'entrée de non-inversion qui est connectée à ladite borne de réception de signal d'entrée, à ladite borne de réception de signal de tension de référence et à la terre via lesdits premier, deuxième et troisième commutateurs respectivement, et connecté également à la terre via ledit quatrième commutateur, ledit premier condensateur et ledit neuvième commutateur, une borne d'entrée d'inversion connectée aux deux extrémités dudit premier condensateur respectivement via ledit sixième commutateur et ledit huitième commutateur, lesdites deux extrémités dudit premier condensateur étant respectivement connectées audit deuxième conden- sateur via ledit sixième commutateur et ledit huitième commutateur, et une borne de sortie; un comparateur comportant une borne d'entrée de noninversion qui est respectivement connectée à ladite borne de sortie dudit amplificateur opérationnel de façon directe, audit deuxième condensateur et à ladite borne d'entrée d'inversion dudit amplificateur opérationnel via ledit dixième commutateur et aux deux extrémités dudit premier condensateur via ledit cinquième commutateur et ledit septième commutateur, une borne d'entrée d'inversion connectée à la terre, et une borne de sortie; un registre à décalage comportant une borne d'entrée qui est connectée à ladite borne de sortie dudit comparateur et délivrant un signal de bit le moins significatif; et un générateur de signaux de commande destiné à recevoir en entrée ledit signal de bit le moins significatif venant dudit registre à décalage, un signal de début et un signal d'horloge afin de déLivrer un premier, un deuxième, et un dixième signal de commutation servant à commander la conduction ou la nonconduction desdits dix commutateurs et un signal de verrouillage servant à commander le verrouillage dudit registre à décalage, afin d'effectuer une opération comprenant les étapes qui consistent à échantillonner ledit signal d'entrée et Ledit signal de tension de référence, à comparer le signal d'entrée échantillonné avec le signal de tension de référence échan- tillonné, à soustraire ou maintenir en fonction d'un signal de sortie venant dudit comparateur, à reproduire le signal soustrait ou maintenu et à amplifier le signal reproduit. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleur compréhension de ses carac- téristiques et avantages; elle s'appuie sur les dessins annexes, parmi lesquels: la figure 1 est un schéma de circuit simplifié d'un mode de réalisation d'un circuit classique de conversion analogique- numérique de type algorithmique; la figure 2 est un schéma de circuit détaillé d'un autre mode de réalisation possible pour le circuit classique de conversion analogique-numérique de type algorithmique; la figure 3 est un schéma de circuit détaillé d'un mode de réalisation d'un circuit de conversion analogique-numérique de type algorithmique selon l'invention; les figures 4 A à 4 M montrent des diagrammes de formes d'onde de signaux venant de chacun des composants présentés sur la figure 3; et la figure 5 est un organigramme illustrant le fonction- nement du circuit de conversion analogique-numérique algorithmique selon l'invention. On se reporte maintenant à la figure 3, o l'on voit qu'un circuit de conversion analogique-numérique de type algorith- mique selon l'invention comprend une borne destinée à recevoir un signal d'entrée Vin, une borne destinée à recevoir un signal de tension de référence VR, dix commutateurs SW 11 à SW 20, des conden- sateurs Cll et C 12, et un amplificateur opérationnel OP 11 compor- tant une borne d'entrée de non-inversion qui est respectivement connectée à la borne de réception du signal d'entrée Vin, à la borne de réception du signal de tension de référence VR et à la terre via les premier, deuxième et troisième commutateurs SW 11, SW 12 et SW 13, et qui est également connectée à la terre via le quatrième commutateur SW 14, le condensateur Cll et le neuvième commutateur SW 19, une borne d'entrée d'inversion qui est respecti- vement connectée aux deux extrémités du condensateur Cll via le sixième commutateur SW 16 et le huitième commutateur SW 18, et une borne de sortie De plus, les deux extrémités du condensateur Cll sont connectés au condensateur C 12 respectivement via le sixième commutateur SW 16 et le huitième commutateur SW 18. De plus, le circuit de conversion analogique-numérique de type algorithmique selon l'invention comprend un comparateur CP 11 qui comporte une borne d'entrée de non-inversion qui est respecti- vement connectée à la borne de sortie de l'amplificateur opération- nel OP 11 de façon directe, au condensateur C 12 et à la borne d'entrée d'inversion de l'amplificateur opérationnel OP 11 via le dixième commutateur SW 20 et aux deux extrémités du condensateur Cll via le cinquième commutateur SW 15 et le septième commutateur SW 17, une borne d'entrée d'inversion connectée à la terre, et une borne de sortie. De plus, le circuit de conversion analogique-numérique algorithmique selon l'invention comprend un registre à décalage 11 comportant une borne d'entrée DIN qui est connectée à la borne de sortie du comparateur CP 11 et délivrant un signal de bit le moins significatif Do, et un générateur de signaux de commande destiné à recevoir en entrée le signal de bit le moins significatif Do venant du registre à décalage 11, un signal de début ST et un signal d'horloge CLK afin de déLivrer des signaux de commutation S 51 à S 510 servant à commander l'état de conduction et l'état de non- conduction desdits commutateurs SW 11 à SW 20 et un signal de verrouillage LA servant à commander le verrouillage du registre à décalage 11. On va maintenant décrire le fonctionnement du circuit de conversion analogique-numérique algorithmique ayant la structure ci-dessus mentionnée selon l'invention de façon détaillée en relation avec les figures 4 A à 4 M et 5. Le fonctionnement du circuit de conversion analogique- numérique algorithmique selon l'invention peut se répartir en cinq étapes, à savoir l'échantillonnage du signal d'entrée Vin et du signal de tension de référence VR, la comparaison du signal d'entrée échantillonné avec le signal de tension de référence échantillonné, la soustraction ou le maintien en fonction du signal de sortie dudit comparateur CP 11, la reproduction du signal soustrait ou maintenu et l'amplification, par doublement, du signal reproduit. Le générateur de signaux de commande 12 reçoit en entrée le signal d'horloge CLK tel que représenté sur la figure 4 A, le signal de début ST tel que représenté sur la figure 4 B et le signal de bit le moins significatif Do venant du registre à décalage 11 et il sert à produire le signal de verrouillage LA destiné à commander le verrouillage du registre à décalage 11, tel que repré- senté sur la figure 4 C, et les signaux de commutation S 51 à S 510 servant à commander l'état de conduction et l'état de non- conduction desdits commutateurs SW 11 à SW 20, tels que représentés sur la figure 4 D à 4 M. Tout d'abord, à la réception du signal de début ST tel que représenté sur la figure 4 B, le générateur de signaux de commande 12 déLivre les signaux de commutation S 51, S 54 et S 59 de tension élevée, tels que représentés sur les figures 4 D, 4 G et 4 L, afin de rendre respectivement conducteurs les premier, quatrième et neuvième commutateurs SW 11, SW 14 et SW 19 pendant le premier cycle du signal d'horloge CLK En résultat, le signal d'entrée Vin est chargé dans le condensateur Cll via les premier et quatrième commu- tateurs SW 11 et SW 14, puis est échantillonné par celui-ci. Ensuite, pendant le cycle suivant du signal d'horloge CLK, le générateur de signaux de commande 12 délivre les signaux de commutation S 52, S 59 et S 510 de tension élevée, tels que représen- tés sur les figures 4 E, 4 L et 4 M, afin de rendre respectivement conducteurs les deuxième, neuvième et dixième commutateurs SW 12, SW 19 et SW 20 En résultat, le signal de tension de référence VR est chargé dans le condensateur C 12 via le deuxième commutateur SW 12, l'amplificateur opérationnel OP 11 et le dixième commutateur SW 20 A ce moment, si une tension de décalage Vos est présente à la borne de sortie de l'amplificateur opérationnel OP 11, la tension de charge VC 12 présente sur le condensateur C 12 peut être représentée de la façon suivante: VC 12 = VR Vos, o l'amplitude du signal de tension de référence VR utilisé vaut la moitié du niveau maximal du signal de tension d'entrée destiné à la conversion analogique- numérique. La comparaison du signal d'entrée échantillonné avec le signal de tension de référence échantillonné va ensuite être effectuée pendant le cycle suivant du signal d'horloge CLK Ainsi, le générateur de signaux de commande 12 délivre les signaux de commutation S 54 et S 59 de tension élevée tels que représentés sur les figures 4 G et 4 L, afin de rendre respectivement conducteurs les quatrième et neuvième commutateurs SW 14 et SW 19, ce qui permet à la tension de charge présente sur le condensateur Cll d'être appliquée à la borne d'entrée de non-inversion de l'amplificateur opération- nel OP 11 via le quatrième commutateur SW 14 En résultat, l'amplifi- cateur opérationnel OP 11 délivre un signal résultant qui correspond à la multiplication de la différence entre les tensions de charge présentes sur les condensateurs Cll et C 12 (soit VC 11 VC 12 Vos = VC 11 VR) par le gain de l'amplificateur opérationnel OP 11 Comme cela résulte clairement de l'équation ci- dessus mentionnée, la tension de décalage venant de l'amplificateur opérationnel OP 11 est compensée et n'est pas présente dans la tension de sortie de l'amplificateur opérationnel OP 11 lorsque les tensions de charge VC 11 et VC 12 sont comparées entre elles Puisque la tension appliquée à la borne d'entrée de non-inversion du comparateur CP 11 est très éLevée, il est possible d'ignorer l'influence de la tension de décalage venant du comparateur CP 11. Il est possible de ne pas utiliser le comparateur CP 11, en fonction du nombre de bits et du niveau maximal du signal d'entrée du convertisseur analogique-numérique. Le signal déLivré par le comparateur CP 11, comme ci-dessus mentionné, est appliqué à La borne d'entrée DIN du registre à décalage 11 Le signal appliqué à la borne d'entrée DIN est ensuite verrouillé sur le bit le moins significatif Do par le signal de verrouillage LA, tel que représenté sur la figure 4 C, avec le flanc postérieur du signal d'horloge CLK, ce qui provoque le déplacement vers le bit le plus significatif de la donnée contenue dans le bit le moins significatif. Ensuite, pendant le cycle suivant du signal d'horloge CLK, l'opération de soustraction ou de maintien est effectuée. Ainsi, l'opération de soustraction est effectuée si le signal verrouillé sur le bit le moins significatif Do du registre à décalage 11 est éLevé, tandis que L'opération de maintien est effectuée s'il est bas. En d'autres termes, si le bit le moins significatif Do est éLevé, c'est-àdire de niveau haut, le générateur de signaux de commande 12 déLivre les signaux de commutation S 53, S 55 et S 58 de tension éLevée, tels que représentés sur les figures 4 F, 4 H et 4 K, afin de rendre respectivement conducteurs les troisième, cinquième et huitième commutateurs SW 13, SW 15 et SW 18, de manière à provoquer le transfert de la tension de charge présente sur le condensateur C 12 vers le condensateur Cll via le huitième commutateur SW 18 A ce moment, si les capacités des condensateurs Cll et C 12 ont été ajustées de façon à être égale entre elles, la tension de charge présente sur le condensateur Cll devient VC 11 VR et, ainsi, l'influence de la tension de décalage n'est pas présente D'autre part, si le bit le moins significatif Do est bas, une opération identique à celle de la comparaison du signal d'entrée échantil- lonné avec le signal de tension de référence échantillonné est effectuée comme ci-dessus établi. La reproduction du signal soustrait ou maintenu est ensuite effectuée pendant le cycle suivant du signal d'horloge CLK. Ainsi, le générateur de signaux de commande 12 délivre les signaux de commutation S 54, S 59 et S 510 de tension élevée, tels que repré- sentés sur les figures 4 G, 4 L et 4 M afin de rendre respectivement conducteurs les quatrième, neuvième et dixième commutateurs SW 14, SW 19 et SW 20, ce qui provoque le transfert de la tension de charge présente sur le commutateur Cll au condensateur C 12 via le quatri- ème commutateur SW 14, l'amplificateur opérationnel OP 11 et le dixième commutateur SW 20 Alors, l'opération de reproduction est terminée, la tension de charge présente sur le condensateur C 12 étant devenue VC 11 Vos. Ensuite, pendant le cycle suivant du signal d'horloge CLK, l'amplification par doublement du signal reproduit est exécutée Ainsi, le générateur de signaux de commande 12 délivre les signaux de commutation S 53, S 56 et S 57 de tension élevée, tels que représentés sur les figures 4 F, 4 I et 4 J, afin de rendre respectivement conducteurs les troisième, sixième et septième commutateurs SW 13, SW 16 et SW 17, ce qui provoque le transfert de la tension chargée sur le condensateur C 12 dans le condensateur Cll via le sixième commutateur SW 16 Alors, l'amplitude de la tension chargée dans le condensateur C 12 devient le double de la tension précédente, à savoir: VC 11 + (VC 12 + Vos) = VC 11 + (VC 11 Vos + Vos) = 2 VC 11 Comme cela résulte clairement de l'équation ci-dessus mentionnée, la tension de décalage venant de l'amplificateur opérationnel OP 11 est compensée et n'apparaît pas sur la borne de sortie de l'ampli- ficateur opérationnel O Pl. Ensuite, pour obtenir la valeur de la donnée correspon- dant au bit numérique suivant, les opérations constituées des cinq étapes ci-dessus décrites sont exécutées de façon répétée jusqu'à achèvement de la conversion analogique-numérique voulue. D'autre part, les dix commutateurs SW 11 à SW 20 sont chacun constitués par un transistor MOS. Comme ci-dessus décrit, selon l'invention, il peut être produit un circuit de conversion analogique-numérique du type algorithmique qui permet de réduire l'aire d'occupation de la puce en diminuant le nombre de ses condensateurs et de ses amplifi- cateurs opérationnels et en ne demandant aucune autre technique pour la tension de décalage par compensation de la tension de décalage venant de l'amplificateur opérationnel à l'aide de la commande de commutation et sans utilisation d'un condensateur. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du circuit dont la description va être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1 Circuit de conversion analogique-numérique de type a Lgorithmique, caractérisé en ce qu'i L comprend: une borne destinée à recevoir un signa L d'entrée (Vin); une borne destinée à recevoir un signal de tension de référence (VR); dix commutateurs (SW 1 O à SW 20); un premier et un deuxième condensateur (Cil et C 12); un amplificateur opérationnel (OP 11) comportant une borne d'entrée de non-inversion qui est respectivementconnecté à Ladite borne de réception de signal d'entrée, à ladite borne de réception de signal de tension de référence et à La terre via Lesdits premier, deuxième et troisième commutateurs et est également connectée à la terre via ledit quatrième commutateur, ledit premier condensateur et ledit neuvième commutateur, une borne d'entrée d'inversion respectivement connectée aux deux extrémités dudit premier condensateur via ledit sixième commutateur et ledit huitième commutateur, lesdites deux extrémités dudit premier condensateur étant respectivement connectées audit deuxième conden- sateur via ledit sixième commutateur et ledit huitième commutateur, et une borne de sortie; un comparateur (CP 11) comportant une borne d'entrée de non-inversion qui est respectivement connectée à ladite borne de sortie dudit amplificateur opérationnel de façon directe, audit deuxième condensateur et à ladite borne d'entrée d'inversion dudit amplificateur opérationnel via ledit dixième commutateur et auxdites deux extrémités dudit premier condensateur via ledit cinquième commutateur et ledit septième commutateur, une borne d'entrée d'inversion connectée à la terre, et une borne de sortie; un registre à décalage ( 11) comportant une borne d'entrée qui est connectée à ladite borne de sortie dudit comparateur et délivrant un signal de bit le moins significatif; et un générateur ( 12) de signaux de commande qui reçoit en entrée ledit signal de bit le moins significatif venant dudit registre à décalage, un signal de début et un signal d'horloge, et sert à délivrer dix signaux de commutation permettant de commander l'état de conduction et l'état de non- conduction desdits commutateurs et un signal de verrouillage permettant de commander le verrouillage dudit registre à décalage, afin d'effectuer une opération comprenant les étapes qui consistent à échantillonner ledit signal d'entrée et ledit signal de tension de référence, à comparer le signal d'entrée échantillonné avec le signal de tension de référence échantillonné, à soustraire ou maintenir en fonction d'un signal de sortie venant dudit comparateur, à reproduire le signal soustrait ou maintenu, et à amplifier le signal reproduit. 2 Circuit de conversion analogique-numérique algorith- mique selon la revendication 1, caractérisé en ce que ledit géné- rateur de signaux de commande délivre lesdits premier, quatrième et neuvième signaux de commutation afin de rendre respectivement conducteurs lesdits premier, quatrième et neuvième commutateurs pour échantillonner ledit signal d'entrée, puis délivre lesdits deuxième, neuvième et dixième signaux de commutation afin de rendre respectivement conducteurs lesdits deuxième, neuvième et dixième commutateurs pour échantillonner ledit signal de tension de référence. 3 Circuit de conversion analogique-numérique algorith- mique selon la revendication 1, caractérisé en ce que ledit géné- rateur de signaux de commande délivre lesdits quatrième et neuvième signaux de commutation afin de rendre respectivement conducteurs lesdits quatrième et neuvième commutateurs pour comparer ledit signal d'entrée échantillonné avec ledit signal de tension de réfé- rence échantillonné. 4 Circuit de conversion analogique-numérique algorithmi- que selon la revendication 1, caractérisé en ce que ledit généra- teur de signaux de commande délivre lesdits troisième, cinquième et huitième signaux de commutation afin de rendre respectivement conducteurs lesdits troisième, cinquième et huitième commutateurs pour effectuer une soustraction si le signal d'entrée échantillonné est supérieur au signal de tension de référence échantillonné lors de la comparaison du signal d'entrée échantillonné avec le signal de tension de référence échantillonné et pour agir de façon à maintenir un état initial si ledit signal d'entrée échantillonné est inférieur audit signal de tension de référence échantillonné lors de la comparaison du signal d'entrée échantillonné avec le signal de tension de référence échantillonné. Circuit de conversion analogique-numérique algorithmi- que selon la revendication 1, caractérisé en ce que ledit généra- teur de signaux de commande délivre lesdits quatrième, neuvième et dixième signaux de commutation afin de rendre respectivement conducteurs lesdits quatrième, neuvième et dixième commutateurs pour reproduire ledit signal soustrait ou maintenu. 6 Circuit de conversion analogique-numérique algorithmi- que selon la revendication 1, caractérisé en ce que ledit généra- teur de signaux de commande délivre lesdits troisième, sixième et septième signaux de commutation afin de rendre respectivement conducteurs lesdits troisième, sixième et septième commutateurs pour amplifier, d'un nombre entier de fois, ledit signal reproduit.