FR 2672139 A1 19920731 FR 9113398 A 19911030 GENERATEUR DE BASE DE TEMPS RAPIDE La présente invention concerne des générateurs de base de temps. On sait qu'on peut générer des configurations qui sont utilisées dans un équipement de test automatique en employant un générateur de configurations rapide qui génère des séquences d'adresse qui sont émises vers un ensemble de circuits générateurs locaux Chaque circuit générateur local comprend une mémoire locale rapide, une paire de10 générateurs de base de temps, une paire d'interpolateurs- correspondants, un générateur de format rapide et un pro- cesseur de défaut rapide Les générateurs de base de temps et les interpolateurs fonctionnent d'une manière entrela- cée, selon laquelle un ensemble générateur de base de15 temps/interpolateur reçoit et génère toute l'information correspondant aux cycles pairs, et l'autre ensemble reçoit et génère toute l'information impaire. On a découvert qu'en incorporant dans un circuit générateur de configurations un générateur de configura- tions rapide qui génère une adresse rapide et un circuit diviseur qui divise l'adresse rapide en un ensemble de configurations d'adresse plus lentes, un circuit générateur local comportant un ensemble de circuits générateurs de signal qui fonctionnent à la fréquence inférieure des con-25 figurations d'adresse plus lentes, et qui fournissent des signaux de fréquence inférieure, et un circuit de généra- tion de format rapide qui utilise les configurations de 2 fréquence inférieure pour produire un signal de haute fré- quence, et un ensemble de chemins de distribution qui appliquent les configurations d'adresse plus lentes au circuit générateur local, on obtient un générateur de base 5 de temps dans lequel on peut distribuer des signaux au circuit générateur local à des fréquences inférieures. Dans des modes de réalisation préférés, le cir- cuit diviseur fournit de façon cyclique les configurations d'adresse plus lentes, les configurations d'adresse plus10 lentes sont fournies selon une séquence qui est déterminée par la configuration d'adresse rapide, et/ou le circuit générateur local comprend un ensemble de circuits généra- teurs de signal qui fonctionnent à la fréquence inférieure et qui fournissent des signaux de fréquence inférieure à un15 générateur de format rapide qui fournit le signal de haute fréquence De plus, dans des modes de réalisation préférés, chaque circuit générateur de signal peut comprendre un générateur de base de temps ayant une configuration prévue pour recevoir une information liée aux configurations20 d'adresse plus lentes, et pour fournir une information de générateur de base de temps, et un circuit interpolateur ayant une configuration prévue pour recevoir l'information de générateur de base de temps, et pour fournir le signal de fréquence inférieure, et l'information de générateur de25 base de temps peut être appliquée au circuit interpolateur en utilisant une horloge qui est générée par le circuit interpolateur. On a également découvert qu'en employant un cir- cuit de registre ayant une configuration prévue pour rece- voir et conserver des données de base de temps d'entrée, un circuit d'avalement d'impulsions, ayant une configuration prévue pour retarder les données de base de temps d'une quantité qui est indiquée par le générateur de base de temps, un circuit de génération de signal en rampe qui a35 une configuration prévue pour recevoir le signal de sortie 3 du circuit d'avalement d'impulsions, et pour fournir un signal de sortie en rampe sous l'effet de la réception du signal de sortie du circuit d'avalement d'impulsions, et un circuit de comparaison ayant une configuration prévue pour 5 recevoir les données de base de temps d'entrée et le signal de sortie en rampe, et pour fournir des données de sortie lorsque le signal de sortie en rampe est égal aux données de base de temps d'entrée, on obtient un circuit interpola- teur qui génère des données de sortie ayant des caractéris-10 tiques temporelles précises, qui sont basées sur les don- nées de base de temps d'entrée. Dans des modes de réalisation préférés, les don- nées de base de temps d'entrée ont une sorte de niveau logique et les données de sortie ont une autre sorte de15 niveau logique, et le circuit interpolateur comprend un circuit d'étalonnage qui fournit un signal de sortie que l'on peut utiliser pour déterminer si le circuit interpola- teur fonctionne correctement. On a également découvert qu'en employant un cir- cuit destiné à produire une information de période, ce circuit comprenant un ensemble d'oscillateurs de période, chacun des oscillateurs comprenant une mémoire, un circuit de sommation et un circuit sélecteur de front, chaque mémoire recevant des adresses de période et produisant des25 valeurs de période correspondantes, chaque circuit de sommation recevant une valeur de période à partir de la mémoire de l'oscillateur dans lequel il se trouve, et au moins une autre valeur de période à partir d'une mémoire d'un autre des oscillateurs, chaque circuit sélecteur de30 front produisant un signal qui identifie un front d'un signal d'horloge de référence situé à un intervalle d'un nombre entier de fronts, par rapport à un front identifié précédemment, le nombre entier étant déterminé sur la base de la partie de plus fort poids du signal de sortie de35 sommation, on obtient un circuit oscillateur de période que 4 l'on peut utiliser en association avec un système de test automatique rapide, comportant de multiples chemins de données parallèles plus lents, le circuit oscillateur de période n'exigeant pas l'incorporation de circuits intégrés 5 coûteux, rapides et fabriqués à la demande. Dans des modes de réalisation préférés, le cir- cuit oscillateur est constitué par deux oscillateurs Cha- que circuit sélecteur de front comprend un compteur qui est conçu pour recevoir la partie de plus fort poids du signal10 de sortie de sommation, pour compter un nombre correspon- dant de cycles d'horloge, et pour produire un signal qui identifie un front d'horloge, au moment o la valeur de comptage atteint le nombre de cycles d'horloge Chaque oscillateur comprend un circuit de résidu qui produit un15 signal de résidu représentatif d'un temps résiduel à partir du front d'horloge qui est identifié par le compteur, ce temps résiduel étant déterminé sur la base de la sommation d'une partie de moindre poids du signal de sortie de somma- tion, et d'un signal de résidu précédent Chaque oscilla-20 teur comprend un dispositif de synchronisation pipeline- pipeline, qui reçoit des valeurs de période, et qui émet les valeurs de période vers le circuit de sommation, selon un mode premier entré, premier sorti, à des instants qui sont déterminés par des fronts d'horloge sélectionnés par25 le propre compteur de l'oscillateur, le dispositif de synchronisation pipeline-pipeline recevant les valeurs de période à des instants qui sont déterminés par des fronts d'horloge sélectionnés par un compteur d'un autre oscilla- teur.30 On a également découvert qu'en employant un circuit de base de temps qui comprend un générateur de base de temps et un générateur de format, le générateur de base de temps recevant un signal de période qui identifie des ins- tants de référence que le générateur de base de temps uti-35 lise pour définir les conditions temporelles de l'accom- plissement de certaines actions, et un signal de données qui caractérise la nature des actions, le générateur de base de temps sélectionnant soit une première valeur d'éta- lonnage qui représente une valeur de retard à partir des 5 instants de référence, qui est nécessaire pour compenser une caractéristique de biais de base de temps d'une premiè- re action, soit une seconde valeur d'étalonnage représen- tant une valeur de retard qui est nécessaire pour compenser une caractéristique de biais d'une seconde action, le géné-10 rateur de base de temps effectuant la sélection sur la base de la valeur du signal de données, et produisant un signal de sortie de générateur de base de temps qui identifie des instants correspondant aux instants de références, mais retardés de la valeur d'étalonnage sélectionnée, le géné-15 rateur de format recevant le signal de sortie du générateur de base de temps et accomplissant les actions aux instants qui sont identifiés dans le signal de sortie du générateur de base de temps, on obtient un circuit dans lequel le générateur de base de temps peut déterminer commodément et20 aisément la valeur d'étalonnage à utiliser. Dans des modes de réalisation préférés, le signal de période comprend un signal de sélection de front qui identifie un front d'un signal d'horloge, et un signal de résidu qui est représentatif d'un temps résiduel à partir25 du front d'horloge identifié Le générateur de base de temps reçoit un signal de base de temps qui est représenta- tif d'une durée de retard à partir des instants de réf éren- ce qui sont identifiés par le signal de période Le géné- rateur de base de temps additionne de façon numérique la30 valeur d'étalonnage à la valeur de base de temps et à la valeur de résidu Les instants qui sont identifiés par le signal de sortie du générateur de base de temps sont retar- dés par rapport aux instants de référence, non seulement de la durée de retard d'étalonnage, mais également de la durée35 de retard qui est représentée par le signal de base de 6 temps. D'autres caractéristiques et avantages de l'in- vention seront mieux compris à la lecture de la description qui va suivre du mode de réalisation préféré, donné à titre 5 d'exemple non limitatif La suite de la description se réfère aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique d'un généra- teur de base de temps rapide conforme à l'invention. La figure 2 est un schéma synoptique d'un circuit de distribution du générateur de base de temps de la figure 1. La figure 3 est un schéma synoptique du circuit générateur de base de temps et du circuit interpolateur du générateur de base de temps de la figure 1.15 La figure 4 est un schéma développé du circuit interpolateur de la figure 3. La figure 5 est un schéma synoptique d'un circuit oscillateur de période connu. La figure 6 est un diagramme séquentiel relatif au circuit oscillateur de période de la figure 5. La figure 7 est un schéma synoptique du circuit oscillateur de période du générateur de base de temps de la figure 1. La figure 8 est un diagramme séquentiel relatif au circuit oscillateur de période de la figure 7. Structure En se référant à la figure 1, on note qu'un sys- tème générateur de base de temps rapide 10 comprend un circuit générateur de configurations 12, un circuit de30 distribution 14 et un ensemble de cartes de canaux 15, chacune d'elles comprenant huit circuits générateurs locaux 16 ( 0) 16 ( 7) (que l'on désigne de façon générale par la référence 16) Chaque circuit générateur local 16 applique un bit à une entrée de noeud 20 d'un dispositif sous test35 (ou DST) 21. Le circuit générateur de configurations 12 com- prend un générateur de configurations rapide 30, de concep- tion classique, qui fournit des configurations d'adresse à une fréquence de 122,0703125 M Hz (que l'on désigne de façon 5 générale par " 120 M Hz"), et un circuit diviseur de fréquen- ce 32 qui reçoit les configurations de haute fréquence que génère le générateur de configurations 30, et qui fournit une paire de configurations d'adresse de fréquence infé- rieure, sur des sorties portant les désignations A et B,10 ces configurations d'adresse ayant une fréquence égale à la moitié (c'est-à-dire 61,03515625 M Hz, que l'on désigne de façon générale par " 60 M Hz") de celle des configurations d'adresse de haute fréquence que génère le générateur de configurations 30 Le circuit générateur de configurations15 12 comprend également un oscillateur de période centrale 34 qui fournit une paire de signaux de début de cycle (ou DDC), et une paire de signaux à plusieurs bits, appelés RESIDU DE PERIODE, aux circuits générateurs locaux 16, par l'intermédiaire du circuit de distribution 14.20 Le circuit diviseur de fréquence 32 est commandé par deux signaux d'entrée de sélection de mode, SEL MODE 1 et SEL MODE 2 Le signal SEL MODE 1 peut être fixé à une première valeur pour que le circuit diviseur 32 divise les configurations d'adresse en deux configurations différen-25 tes, comme décrit ci-dessus, ou à une seconde valeur pour que le circuit diviseur 32 produise simplement sur les deux sorties A et B les configurations de fréquence que génère le générateur de configurations 3 Lorsque le signal SEL MODE 1 est fixé à la première valeur, on peut utiliser le30 circuit générateur de configurations 12 en association avec des cartes de canaux 15 portant des circuits générateurs locaux 16 à deux chemins, comme représenté sur la figure 1. Lorsque le signal SEL MODE 1 est fixé à la seconde valeur, on peut utiliser le même circuit générateur de configura-35 tions 12, dans le cadre d'un système plus lent, en associa- 8 tion avec des cartes de canaux moins coûteuses qui compor- tent seulement des circuits générateurs locaux à un seul chemin connectés à la sortie A du circuit diviseur 32. On peut fixer le signal SEL MODE 2 à une première valeur, pour que le circuit diviseur 32 reçoive un seul signal d'entrée rapide provenant d'un seul générateur de configurations 30, comme représenté sur la figure 1, ou on peut le fixer à une seconde valeur, pour que le circuit diviseur 32 reçoive deux signaux d'entrée plus lents sépa-10 rés, sur deux chemins séparés, ces signaux étant fournis par deux générateurs de configurations plus lents (qui ne sont pas représentés sur la figure 1, dans un but de sim- plicité) Lorsque le signal SEL MODE 2 est fixé à cette seconde valeur, le signal SEL MODE 1 doit également être15 fixé à sa seconde valeur, pour que le circuit diviseur 32 produise ainsi sur les sorties A et B, sans aucune division des configurations d'adresse, les deux signaux respectifs qui sont reçus à partir des deux générateurs de configura- tions Lorsque le signal SEL MODE 2 est fixé à sa seconde20 valeur, le système générateur de base de temps 10 fournit, sur chaque entrée de noeud 20 du dispositif sous test 21, une forme d'onde ayant des caractéristiques qui sont déter- minées soit par les signaux qui sont appliqués sur le che- min A, soit par les signaux qui sont appliqués sur le che-25 min B, conformément à la sélection qui est effectuée par un signal d'entrée de sélection de générateur de configura- tions (SEL GEN CONF) qui est appliqué à chaque circuit générateur local 16 sur une carte de canaux 15 donnée. Le circuit de distribution 14 comprend une paire de chemins de distribution de signal 40, 42 Chaque chemin de distribution de signal 40, 42 comprend un bus à plu- sieurs bits en parallèle, qui fournit simultanément les adresses de fréquence inférieure, ainsi que les signaux DDC et les signaux RESIDU DE PERIODE, à l'ensemble de circuits35 générateurs locaux 16. Chaque générateur de signal local 16 comprend une paire de circuits de génération de signal 50, 52 Le cir- cuit de génération de signal 50 comprend une mémoire locale 54, qui reçoit de l'information provenant du chemin de distribution 40 par l'intermédiaire du multiplexeur 122, et qui fournit l'information au générateur de base de temps 56, et le générateur de base de temps 56, qui reçoit l'in- formation et qui applique un signal de sortie de générateur de base de temps au circuit interpolateur 58 De façon10 similaire, le circuit de génération de signal 52 comprend une mémoire locale 60, qui reçoit de l'information prove- nant du chemin de distribution 42, un générateur de base de temps 62 qui reçoit l'information provenant de la mémoire locale 60, et un circuit interpolateur 64, qui reçoit l'in-15 formation provenant du générateur de base de temps 62 Bien qu'un seul générateur de base de temps et un seul interpo- lateur soient représentés dans chaque circuit générateur de signal, pour simplifier, il existe de façon caractéristique plusieurs générateurs de base de temps et plusieurs inter-20 polateurs, et dans un mode de réalisation préféré, il y a six générateurs de base de temps et interpolateurs dans chaque circuit de génération de signal. Les circuits interpolateurs 58 et 64 appliquent des signaux au générateur de format rapide 66 Le généra- teur de format 66 est un générateur de format rapide clas- sique utilisant la logique à couplage d'émetteurs (ECL), qui reçoit des impulsions de base de temps et des données, et qui fournit une forme d'onde indiquant un niveau haut ou bas à un moment particulier, ainsi qu'une forme d'onde30 indiquant une condition d'attaque ou une condition à haute impédance (signal à trois états) à un moment particulier. Le circuit d'attaque 68 reçoit le signal indiquant le ni- veau haut ou bas, il compense des conditions à haute impé- dance éventuelles, et il applique un signal de sortie au35 noeud 20, ce signal de sortie ayant les niveaux de tension corrects pour le dispositif sous test (DST) particulier. Un double détecteur 70 est également connecté au noeud 20; le double détecteur 70 applique un signal de sortie au générateur de format rapide 66 Le double détec- 5 teur 70 comprend un comparateur qui compare un signal reçu à partir du dispositif sous test (DST) avec une valeur haute, et un comparateur qui compare le signal avec une valeur basse Le générateur de format rapide 66 est égale- ment connecté à une paire de processeurs de défaut 72, 74.10 Le multiplexeur 122 reçoit de l'information à partir des deux chemins de distribution 40 et 42, et il émet l'information provenant d'un chemin ou de l'autre, sur la base de l'état du signal d'entrée SEL GEN CONF, qui est appliqué à chaque multiplexeur 122 de chacun des généra-15 teurs locaux 16 sur une carte de canaux 15 donnée Diffé- rents signaux d'entrée SEL GEN CONF sont appliqués à diffé- rentes cartes de canaux On utilise le signal SEL GEN CONF en association avec le signal SEL MODE 2 qui est appliqué au circuit diviseur 32, sous l'effet duquel le circuit20 diviseur 32 reçoit des configurations d'adresse à partir de deux générateurs de configurations, et en association avec le signal SEL MODE 1, sous l'effet duquel le circuit divi- seur 32 émet, sans aucune division, des configurations d'adresse provenant d'un générateur de configurations, sur25 le chemin de distribution 40, et des configurations d'adresse provenant d'un autre générateur de configurations sur le chemin de distribution 42 Le signal SEL MODE 1 empêche le générateur de base de temps 62 d'émettre des impulsions de base de temps quelconques, et il commande au30 générateur de format 66 de rejeter toute information reçue à partir du circuit de génération de signal 52 Ainsi, en association avec les signaux SEL MODE 1 et SEL MODE 2, le signal SEL GEN CONF détermine si une carte de canaux 15 donnée émettra des formes d'onde ayant des caractéristiques35 déterminées par l'information qui est fournie sur le chemin il de distribution 40, ou par l'information qui est fournie sur le chemin de distribution 42. En se référant à la figure 2, on note que chaque chemin de distribution 40, 42 du circuit de distribution 14 comprend deux circuits de distribution d'adresse/base de temps, 80, 82, ayant chacun 4 voies parallèles Chaque voie parallèle du chemin 40 est connectée au circuit de distri- bution de bus de canaux 84 par l'intermédiaire d'un câble de structure de ligne de transmission Chaque voie parallè-10 le du chemin 42 est connectée au circuit de distribution de bus de canaux 86 par l'intermédiaire d'un câble de structu- re de ligne de transmission Il y a donc au total huit circuits de distribution de bus de canaux Chaque paire de circuits-de distribution de bus de canaux 84, 86 est con-15 nectée à 16 cartes de canaux par l'intermédiaire de pistes de carte mère Chaque carte de canaux 15 contient huit canaux, et chaque canal contient un circuit générateur local 16 Par conséquent, un circuit de distribution 14 distribue des signaux à 512 circuits générateurs locaux, ce20 qui fait que le système 10 procure 512 connexions vers un dispositif sous test (DST). En se référant à la figure 3, on voit l'intercon- nexion entre le générateur de base de temps 56 et le cir- cuit interpolateur 58 Le générateur de base de temps 5625 comprend une logique de commande interne 90 qui reçoit à titre de signal d'horloge un signal CLK à niveaux CMOS de fréquence basse ( 60 M Hz), et un circuit premier entré, premier sorti (PEPS) 92, dont le signal d'horloge d'entrée est le signal CLK, et le signal d'horloge de sortie est un30 signal CLKOUT de fréquence basse Le signal CLKOUT est généré par le circuit interpolateur 58 Le circuit PEPS 92 reçoit des signaux d'entrée DONNEES, RESIDU BT et COINCI- DENCE provenant de la logique de commande 90, et il fournit des signaux de sortie DONNEES, RESIDU BT et COINCIDENCE, à35 titre de signaux de sortie du générateur de base de temps 56 On note que le signal RESIDU BT est distinct des Si- gnaux REIDU=IEPERIODE Le circuit interpolateur 58 reçoit à titre de signal d'horloge un signal CLKX 4 de fréquence éle- vée ( 240 M Hz); le circuit interpolateur 58 reçoit le signal 5 DONNEES à 1 bit, le signal RESIDU BT à 10 bits et le signal COINCIDENCE à 1 bit provenant du générateur de base de temps 56, ainsi qu'un signal d'entrée d'étalonnage d'inter- polateur analogique (ETAL) qui est généré de façon externe, et un signal d'entrée de validation de réglage (VAL REG).10 Le circuit interpolateur 58 utilise les signaux DONNEES, RESIDU BT et COINCIDENCE, qui sont des signaux à niveaux CMOS, pour produire une impulsion de sortie ECL retardée de façon précise (SORTIE BT), un bit de données numériques (SORTIE DONNEES) qui est retardé approximativement de la même durée que l'impulsion de sortie retardée de façon précise, et qui a des niveaux ECL, et un signal de sortie de test analogique (SORTIE CNA). En se référant à la figure 4, on note que le cir- cuit interpolateur 58 est fabriqué sous la forme d'un cir- cuit intégré bipolaire, et comprend un circuit de registre , un circuit de validation 102, un circuit d'avalement d'impulsions 104, un circuit diviseur 106, un circuit de retard 108, un circuit d'étalonnage 110, un circuit de synchronisation 112, un circuit de génération de signal en25 rampe 114, un circuit de comparaison 116 et un circuit de sortie 118. Le circuit de registre 100 comprend une bascule FF 1, qui reçoit le signal ENTREE DONNEES, qui est un signal à niveaux CMOS, provenant du générateur de base de temps 56, et qui applique à BASC 1 un signal DONNEES QA, qui est un signal à niveaux ECL, une bascule FF 2, qui reçoit huit bits du signal RESIDU BT (bits 0-7), qui est un signal à niveaux CMOS, provenant du générateur de base de temps 56, et qui applique à BASC 2 un signal à huit bits TGR QA, qui35 est un signal à niveaux ECL, et une bascule FF 3, qui reçoit 13 les deux bits restants du signal RESIDU BT (bits 8, 9) provenant du générateur de base de temps 56, et qui appli- que un signal TGR QA à deux bits au circuit d'avalement d'impulsions 104. 5 Le circuit de validation 102 comprend des bascu- les FF 4 et FF 5 FF 4 reçoit le signal d'entrée O OINCIDENCE BT, qui est un signal à niveaux CMOS, et il applique un signal TGMQ, à niveaux ECL, à la bascule FF 5 qui fournit le signal de validation (VAL).10 Le circuit d'avalement d'impulsions 104 comprend un décodeur 2:4 (DEC 1) qui reçoit le signal TGR QA à deux bits provenant de la bascule FF 3 du circuit de registre 100, et le signal VAL provenant de la bascule FF 5 du cir- cuit de validation 102 Le décodeur DEC 1 fournit quatre signaux de sortie (PSO, P 51, P 52 et P 53) Le signal P 53 est appliqué à la bascule de type D FF 8, dont le signal de sor- tie, Q 3, est appliqué à la porte OU OR 1 La porte OR 1 reçoit également le signal P 52 et elle applique un signal d'entrée, D 2, à la bascule de type D FF 1, dont le signal de20 sortie est appliqué à la porte OU OR 2 La porte OR 2 reçoit également le signal P 51, et elle applique un signal d'en- trée, Dl, à la bascule de type D FF 10, dont le signal de sortie est appliqué à la porte OU OR 3 La porte OR 3 reçoit également le signal PSO et elle applique un signal d'en- trée, DO, à la bascule de type D F Fll La bascule FF 11 applique un signal d'entrée à la bascule de type D FF 12, ainsi qu'à l'entrée d'horloge de la bascule FF 6 et de la bascule FF 7 du circuit de synchronisation 112 Le signal de sortie de la bascule FF 12 est appliqué à la porte OU/NON-OU30 différentielle ORNOR 1, ainsi qu'à l'entrée d'horloge de la bascule FF 14 du circuit de synchronisation 112. La porte ORNOR 1 applique un signal actif au niveau haut et un signal actif au niveau bas à la bascule de type D entièrement différentielle FF 13 La bascule FF 1335 applique des signaux différentiels TRIG et TRIG* au circuit 14 de génération de signal en rampe 114 Le signal TRIG est également appliqué à l'autre entrée de la porte ORNOR 1 et, pour assurer l'égalité de la charge, le signal TRIG* est appliqué à une entrée de la porte OR 4 La sortie du circuit 5 de génération de signal en rampe 114 est connectée à l'en- trée négative du comparateur COM Pl du circuit de comparai- son 116. Le circuit diviseur 106 comprend des bascules FF 15 ET FF 16 et une porte OU-EXCLUSIF XOR 1 Les bascules FF 15 et FF 16 ont la configuration de bascules de type D, et leur entrée d'horloge est attaquée par le signal CLKX 4, qui est isolé par l'amplificateur- séparateur BUF 2 Le signal de la sortie Q de la bascule FF 15 est appliqué à la porte XOR 1, à laquelle est également appliqué le signal de la15 sortie Q de la bascule FF 16 Le signal de la sortie Q' de la bascule FF 16 est décalé par le circuit de décalage de niveau 120, pour donner le signal CLKOUT* qui est renvoyé vers le générateur de base de temps 56 Le signal de la sortie Q de la bascule FF 16 est transmis par la bascule20 FF 17 du circuit de retard 108, pour donner le signal d'hor- loge CLKA pour les bascules FF 1-4 du circuit de registre 100. Le circuit d'étalonnage 110 comprend le circuit de bascules BASC 3, qui reçoit le signal d'entrée à huit bits RESIDU BT 0-7 et le signal d'entrée de validation de réglage (VAL REG), et qui fournit un signal de sortie REG à huit bits au convertisseur numérique-analogique à 8 bits DAC 2, qui fournit lui-même un signal de sortie ETAL analo- gique Le signal ETAL est un signal de sortie du circuit30 interpolateur 58, et il est également appliqué à l'entrée de réglage de gain REG GAIN du convertisseur DAC 1 Le con- vertisseur DAC 2 fournit également un signal de sortie de complément (IOUT 1), qui est appliqué au multiplexeur analo- gique 2-1, MUXI.35 Le circuit de synchronisation 112 comprend une bascule de type D FF 6, qui reçoit le signal DONNEES QB provenant de BASO 1,et une bascule de type D FF 7, qui reçoit le signal TGR QB à huit bits, provenant de BASC 2. La bascule FF 6 applique un signal d'entrée DONNEES QC à la 5 bascule de type D FF 14, qui fournit un signal de sortie DONNEES QD La bascule FF 7 applique un signal de sortie à huit bits TGR QC au circuit de comparaison 116. Le circuit de comparaison 116 comprend un conver- tisseur numérique-analogique à 8 bits(DACI) qui reçoit le signal de sortie à huit bits TGR QC provenant de la bascule FF 7 du circuit de synchronisation 112 Le convertisseur DAC 1 applique un signal de sortie de courant (IOUT) au con- vertisseur courant-tension AR 1, et il applique un signal de sortie de courant complémentaire (IOUT*) au multiplexeur15 analogique 2/1 MUX 1 Le signal IOUT est appliqué à l'entrée positive du comparateur COMP 1 Le comparateur COM Pl fournit un signal de sortie différentiel qui est appliqué au multivibrateur monostable MONO du circuit de sortie 118 et à l'entrée de restauration de la bascule FF 13.20 Le circuit de sortie 118 comprend le multiplexeur MUX 1, qui fournit le signal analogique SORTIE CNA, une ligne à retard RETARD 1, qui fournit le signal SORTIE DONNEES qui est un signal ECL, et le multivibrateur mono- stable MONO qui fournit les signaux différentiels SORTIE25 BT et SORTIE BT*, qui sont des signaux ECL. Avant de décrire le circuit oscillateur de pério- de qui est représenté dans le circuit générateur de base de temps de la figure 1, il sera utile de décrire préalable- ment un circuit oscillateur de période connu, qui est prévu30 pour l'utilisation dans un système de générateur de base de temps ne comportant pas des chemins de données multiples en parallèle En se référant à la figure 5, on note que dans le circuit oscillateur de période 200, une mémoire vive 202, d'une capacité de 256 fois 18 bits, reçoit une adresse de période à 8 bits et produit une valeur de période à 18 16 bits L'additionneur 204 reçoit la valeur de période à 18 bits pour l'un de ses signaux d'entrée, et il reçoit pour l'autre signal d'entrée les neuf bits de moindre poids du signal de sortie du registre 206, qui reçoit le signal de 5 sortie de l'additionneur 204 Les neuf bits de plus fort poids du signal de sortie du registre 206, qui ont une résolution de 16,384 nanosecondes (c'est-à-dire la période de l'horloge 208), représentent une partie numérique de la valeur de période Les neuf bits de moindre poids du signal10 de sortie du registre 206, qui ont une résolution de 32 picosecondes ( 16 384 picosecondes/2), représentent une partie analogique de la valeur de période. Le compteur en sens décroissant de début de cycle 210, reçoit les neuf bits de plus fort poids du signal de sortie du registre 206, et il produit un signal de sortie à neuf bits qui réalise un comptage en sens décroissant du nombre de fronts montants de l'horloge 208 qui est spécifié par les neuf bits d'entrée Le détecteur de coïncidence 212 reçoit le signal de sortie du compteur en sens décroissant20 de début de cycle 210, et il produit un signal de sortie qui est au niveau haut seulement lorsque le signal de sor- tie du compteur en sens décroissant de début de cycle 210 est égal à un ou zéro Le signal de sortie du détecteur de coïncidence 212 est reçu par le compteur en sens décrois-25 sant de début de cycle 210, sous la forme du signal d'en- trée de prépositionnement de ce compteur Le compteur en sens descendant de début de cycle charge les neuf bits d'entrée qui proviennent du registre 206 chaque fois que le signal de sortie de l'horloge 208 passe au niveau haut30 alors que le signal d'entrée de prépositionnement est au niveau haut, et le signal de sortie effectue un comptage en sens descendant des fronts montants de l'horloge 208. Le signal de sortie du détecteur de coïncidence 212 est reçu par la bascule 214, dont l'entrée d'horloge est activée par des fronts montants de l'horloge 208, et 17 qui produit un signal de sortie à titre de signal de début de cycle (DDC) Le signal de sortie du détecteur de coînci- dence 212 est reçu par le multivibrateur monostable 216, dont l'entrée d'horloge est attaquée par le signal de sor- 5 tie de l'horloge 208 Le signal de sortie du multivibrateur monostable 216 passe au niveau haut chaque fois que le signal de sortie de l'horloge 208 passe au niveau haut, alors que le signal de sortie du détecteur de coïncidence 212 est au niveau haut Le signal de sortie du multivibra- teur monostable 216 reste au niveau haut pendant environ 8 nanosecondes (la moitié de la période de l'horloge 208) Le signal de sortie du multivibrateur monostable 216 attaque l'entrée d'horloge du registre 206, du registre 218, qui reçoit les neuf bits de moindre poids du signal de sortie15 du registre 206, et du registre 220, qui reçoit le signal de sortie du registre 218, et qui produit en sortie un signal RESIDU DE PERIODE Le signal de sortie du multivi- brateur monostable 216 attaque également l'entrée d'horloge d'un générateur de configurations qui produit des adresses20 de période à 8 bits qui sont reçues par la mémoire vive 202. En se référant à la figure 6, on note que la désignation DDC indique le front montant de l'horloge qui doit être utilisé à titre de marque de référence pour le25 début d'un cycle pour le dispositif sous test (DST) Les lignes verticales dans le diagramme séquentiel représentent les fronts d'horloge sélectionnés Un cycle commence à chaque front montant de l'horloge qui apparaît pendant que le signal DDC est au niveau haut, et le cycle est retardé30 d'une durée résiduelle qui est représentée par le signal RESIDU DE PERIODE Un générateur de base de temps reçoit à la fois les signaux DDC et RESIDU DE PERIODE, et un circuit d'interpolation qui est connecté au générateur de base de temps produit en sortie le signal SORTIE BT qui, pour sim-35 plifier, est représenté sous la forme d'un signal qui passe 18 au niveau haut au début de chaque cycle L'instant auquel le signal SORTIE BT passe au niveau haut peut en réalité être retardé d'une durée qui est programmée dans le généra- teur de base de temps, cette durée variant à chaque cycle. Dans un autre mode de réalisation, chaque générateur d'une paire de générateurs de base de temps peut recevoir les deux signaux DDC et RESIDU DE PERIODE, et les générateurs peuvent fonctionner d'une manière entrelacée, chacun des générateurs de base de temps étant connecté à un circuit10 d'une paire de circuits d'interpolation, dans une configuration dans laquelle un circuit d'interpolation génère toute l'information des cycles pairs, tandis qu'un autre circuit d'interpolation génère toute l'information des cycles impairs Les limites de cycles de la forme d'onde15 qui est appliquée au dispositif sous test (DST) peuvent être programmées avec la résolution de 32 picosecondes du signal RESIDU DE PERIODE On note qu'avant le commencement de chaque salve, l'oscillateur de période exécute deux périodes prises par défaut de 32,768 nanosecondes (deux20 périodes d'horloge) Ces périodes prises par défaut n'af- fectent pas le dispositif sous test (DST). En se référant à la figure 7, dans laquelle les composants analogues à ceux de la figure 5 portent les mêmes désignations que sur la figure 5, avec des suffixes A25 et B, on note que l'oscillateur 34 conforme à l'invention est conçu pour être utilisé en association avec le système de générateur de base de temps rapide de la figure 1, qui comporte de multiples chemins de données parallèles, plus lents L'oscillateur 34 n'exige pas l'utilisation de cir-30 cuits intégrés coûteux, rapides et fabriqués à la demande, du fait que l'oscillateur lui-même est divisé en deux oscillateurs de période plus lents, A et B L'oscillateur de période A produit un signal DDC A et un signal RESIDU DE PERIODE A pour les cycles 0, 2, 4, 6, etc, de chaque salve35 de données de période, tandis que l'oscillateur de période 19 B produit un signal DDC B et un signal RESIDU DE PERIODE B pour les cycles 1, 3, 5, 7, etc, de chaque salve Les signaux DDC et RESIDU DE PERIODE qui définissent le début du cycle 2 sont déterminés par la somme de la valeur de 5 période des cycles O et 1; les signaux DDC et RESIDU DE PERIODE qui définissent le début du cycle 3 sont déterminés par la somme des valeurs de période des cycles 1 et 2; etc. Les oscillateurs de période comprennent des mé- moires vives 202 A et 202 B, qui contiennent des données de valeurs de période identiques La mémoire vive 202 A est adressée par des adresses de période qui sont fournies par la sortie A du circuit diviseur de fréquence 32 (figure 1). La mémoire vive 202 B est adressée par des adresses de période qui sont fournies par la sortie B du circuit divi-15 seur de fréquence 32. Un additionneur 222 A ou 222 B dans chaque oscilla- teur doit recevoir une valeur de période provenant de la mémoire vive de son propre oscillateur, et il doit recevoir à partir de la mémoire vive de l'autre oscillateur la valeur de période suivante dans la série de valeurs de période dans la salve qui est exécutée Il faut cependant noter que les entrées d'horloge des oscillateurs de période A et B sont attaquées par des signaux d'horloge différents, provenant respectivement des multivibrateurs monostables25 216 A et 216 B, et que ces signaux d'horloge peuvent quelque- fois apparaître simultanément Néanmoins, en association avec les registres 226 A, 228 A, 230 A, 226 B, 228 B et 230 B, les circuits de synchronisation pipeline-pipeline du type premier entré premier sorti, 224 A et 224 B, garantissent30 que les signaux d'entrée appropriés soient toujours pré- sents sur les additionneurs 222 A et 222 B Le circuit de synchronisation pipeline- pipeline 224 B accepte en entrée des valeurs de période, sous la dépendance de l'horloge, lorsque le signal de sortie du multivibrateur monostable35 216 A passe au niveau haut, et il fournit en sortie des valeurs de période sous la dépendance de l'horloge, lorsque le signal de sortie du multivibrateur monostable 216 B passe au niveau haut, immédiatement après le passage à l'état haut suivant du signal de sortie du multivibrateur monosta- 5 ble 216 A Dans certains cas, le circuit de synchronisation pipeline-pipeline 224 B peut présenter des valeurs de pério- de en sortie lorsque le signal de sortie du multivibrateur monostable 216 B passe à l'état haut, simultanément au passage à l'état haut suivant du signal de sortie du multi-10 vibrateur monostable 216 A, à condition que la valeur de période soit présentée en sortie trois cycles après qu'elle a été acceptée en entrée Par conséquent, le circuit de synchronisation pipeline-pipeline 224 B retarde la valeur de période provenant de l'oscillateur de période A d'une durée15 qui est inférieure d'un cycle à la durée de laquelle les registres 226 B, 228 B et 230 B retardent la valeur de période qui provient de l'oscillateur de période B. De façon similaire, le circuit de synchronisation pipeline-pipeline 224 A accepte des valeurs de période en entrée, sous la dépendance du signal d'horloge, lorsque le signal de sortie du multivibrateur monostable 216 B passe à l'état haut, et il présente les valeurs de période en sor- tie lorsque le signal de sortie du multivibrateur monosta- ble 216 A passe à l'état haut immédiatement après le passage25 à l'état haut suivant du signal de sortie du multivibrateur monostable 216 B Dans certains cas, le circuit de synchro- nisation pipeline-pipeline 224 A peut présenter des valeurs de période en sortie lorsque le signal de sortie du multi- vibrateur monostable 216 A passe à l'état haut simultanément30 au passage à l'état haut suivant du signal de sortie du multivibrateur monostable 216 B, à condition que la valeur de période soit présentée en sortie trois cycles après qu'elle a été acceptée en entrée Les circuits de synchro- nisation pipeline-pipeline 224 A et 224 B permettent aux35 oscillateurs A et B de calculer des sommes au vol, sans 21 exiger que les sommes ne soient pré-enregistrées dans les mémoires vives 202 A et 202 B Par conséquent, on peut em- ployer l'oscillateur 34 dans des systèmes de test automa- tiques dans lesquels la séquence de configurations, et par 5 conséquent la séquence de valeurs de période, peut varier en fonction de la réponse du dispositif sous test (DST). Les circuits de synchronisation pipeline-pipeline 224 A et 224 b reçoivent un signal d'entrée de sélection de mode que l'on peut utiliser pour forcer à zéro les valeurs présentes sur les sorties des circuits de synchronisation pipelinepipeline, dans le but de permettre aux oscilla- teurs de période A et B de fonctionner à la manière de deux oscillateurs indépendants Lorsqu'il fonctionne en oscilla- teur indépendant, chacun des oscillateurs de période A et B15 fonctionne à une fréquence maximale qui est égale à la moitié de la fréquence maximale de fonctionnement du cir- cuit oscillateur complet, lorsqu'il fonctionne à la manière d'un seul oscillateur Le signal d'entrée de sélection de mode est utilisé conjointement au signal d'entrée SEL MODE20 1 qui est appliqué au circuit diviseur 32 (figure 1), pour permettre l'utilisation du circuit générateur de configura- tions 12 (figure 1) conjointement à des cartes de canaux ne comportant que des circuits générateurs locaux à un seul chemin connectés à la sortie A du circuit diviseur 32 et25 aux sorties DDC A et RESIDU A du circuit oscillateur 34. D'autre part, le signal d'entrée de sélection de mode peut être utilisé en association avec le signal d'entrée SEL MODE 2 qui est appliqué au circuit diviseur 32, pour per- mettre à l'ensemble du système générateur de base de temps30 rapide de fonctionner avec deux générateurs de configura- tions, et de fournir, à chaque entrée de noeud du disposi- tif sous test, une forme d'onde qui résulte soit des si- gnaux qui sont appliqués sur le chemin A, soit des signaux qui sont appliqués sur le chemin B, conformément à des35 signaux d'entrée de sélection de générateur de configura- 22 tions qui sont appliqués à chaque générateur local. Le registre 232 A est incorporé entre les addi- tionneurs 222 A et 204 A, et le registre 232 B est incorporé entre les additionneurs 222 B et 204 B Ces registres permet- 5 tent l'utilisation d'additionneurs qui fonctionnent à la moitié de la vitesse qui serait nécessaire en l'absence aes registres. Les multiplexeurs 234 A et 234 B reçoivent des valeurs de période qui sont fournies par les mémoires vives 202 A et 202 B, et ils reçoivent des valeurs de période de zéro et des valeurs de période prises par défaut de 16,384 nanosecondes (un cycle d'horloge) Les multiplexeurs 234 A et 234 B sont adressés par des signaux de validation de rang RE A et RE B provenant du générateur de configurations, et15 par des signaux FORCAGE ZERO A et FORCAGE ZERO B provenant du circuit de période prise par défaut 236 Les sorties des multiplexeurs 234 A et 234 B sont connectées aux registres respectifs 226 A et 226 B, et aux circuits de synchronisation pipeline-pipeline respectifs 224 B et 224 A Le circuit de20 période prise par défaut 236 applique également aux addi- tionneurs 204 A et 204 B un signal d'entrée qui force à zéro les signaux de sortie des additionneurs, et il applique aux détecteurs de coïncidence 212 A et 212 B un signal d'entrée qui force au niveau haut les signaux de sortie des détec-25 teurs de coïncidence Avant chaque salve de valeurs de période, pendant le fonctionnement du système de test auto- matique, le circuit de période prise par défaut 236 restau- re et synchronise les oscillateurs A et B par l'intermé- diaire des multiplexeurs 234 A et 234 B, d'une manière décri-30 te ci-dessous. Les composants restants des oscillateurs A et B sont analogues aux composants qui sont représentés dans le circuit de la figure 5. En se référant à la figure 8, on note que DDC A et DDC B indiquent quels sont les fronts montants de l'hor- 23 loge qui doivent être utilisés à titre de marque de réfé- rence pour le début de cycles respectivement pairs et impairs, pour le dispositif sous test (DST) On note que le signal d'horloge qui est utilisé à titre de marque de réfé- 5 rence pour le début du cycle 3 est également utilisé à titre de marque de référence pour le début du cycle 4 Dans un circuit générateur local 16 donné (figure 1), un géné- rateur de base de temps reçoit à la fois les signaux DDC A ET RESIDU DE PERIODE A, et un circuit d'interpolation10 associé produit en sortie le signal SORTIE BT A, qui est représenté pour simplifier sous la forme d'un signal pas- sant au niveau haut au début de chaque cycle A Un autre générateur de base de temps reçoit à la fois les signaux DDC B et RESIDU DE PERIODE B, et un circuit d'interpolation15 associé produit en sortie le signal SORTIE BT B La forme d'onde qui est appliquée au dispositif sous test (DST) dépend des instants auxquels l'un ou l'autre des signaux SORTIE BT A ou SORTIE BT B passeau niveau haut On note qu'avant le commencement de chaque salve, chacun des oscil-20 lateurs de période exécute des périodes prises par défaut de 32,768 nanosecondes (deux cycles d'horloge) Par consé- quent, le circuit oscillateur considéré globalement exécute des périodes prises par défaut de 16,384 nanosecondes Ces périodes prises par défaut n'affectent pas le dispositif25 sous test (DST). Fonctionnement En se référant à la figure 1, on note que le générateur de configurations 30 génère des configurations d'adresse à une fréquence de 120 M Hz Cette information est30 appliqué au circuit diviseur de fréquence 32 qui reçoit la configuration d'adresse à 120 M Hz et qui fournit deux con- figurations d'adresse de vitesse moitié (c'est-à-dire 60 M Hz) aux chemins de distribution de signal respectifs 40, 42 du circuit de distribution 14 Les configurations d'adresse de vitesse moitié sont appliquées de façon alter- 24 née et cyclique aux chemins de distribution de signal 40, 42 par le circuit diviseur 32, ce qui fait que ce dernier remplit la fonction d'un élément de sélection alternée Du fait que la configuration est divisée en fréquence avant la 5 transmission aux générateurs locaux 16, les chemins de distribution de signal 40, 42 doivent seulement être appro- priés pour transmettre des signaux ayant une fréquence de 60 M Hz, au lieu de signaux ayant une fréquence de 120 M Hz. Le générateur de base de temps rapide 10 applique en réalité un signal à 100 M Hz au noeud 20; le générateur de configurations 30 fournit un signal à 120 M Hz pour com- penser le temps mort des circuits interpolateurs 58, 64 (c'est-à-dire le temps que prend le circuit interpolateur 58 pour fournir un nouveau front), ainsi-que des valeurs d'étalonnage de montée et de descente Les circuits inter- polateurs 58, 64 peuvent être redéclenchés toutes les 16,384 ns; par conséquent, le générateur 10 autorise l'existence d'une différence maximale de 3,616 ns entre des valeurs d'étalonnage de montée et de descente dans un géné-20 rateur à 100 M Hz 10. A la mise sous tension et immédiatement avant le début de chaque salve de configurations, le système 10 est resynchronisé Plus précisément, le circuit diviseur de fréquence 32 est conçu de façon qu'à la mise sous tension,25 ainsi que lorsqu'il est resynchronisé, le premier signal que fournit le circuit diviseur de fréquence 32 soit dispo- nible sur la sortie marquée A, et soit émis sur le chemin de signal 40 Pour un DST particulier, il peut y avoir entre 10 et 200 salves de configurations pour lesquelles le30 système 10 est resynchronisé Le circuit oscillateur de période 34 est resynchronisé, de la manière décrite ci- dessous, simultanément à la resynchronisation du reste du système. Le circuit de distribution 14 applique à 512 canaux les deux configurations d'adresse à demi-vitesse que génère le circuit diviseur 32 Chaque canal comprend un circuit générateur local 16, comme représenté sur la figure 1. En se référant aux figures 1 et 3, on note que la mémoire locale 54 reçoit la configuration d'adresse à demi- vitesse, et en utilisant des tables qui sont contenues dans cette mémoire, elle émet des données vers le générateur de base de temps 56 Ces données comprennent une valeur de temps (TEMPS), et une valeur de données (DONNEES) Le10 générateur de base de temps 56 reçoit également l'un des deux signaux de début de cycle (DDC) et l'un des deux si- gnaux RESIDU DE PERIODE provenant de l'oscillateur de période central 34 Chaque générateur de base de temps, dans la logique de commande interne 90, utilise les signaux15 DDC, RESIDU DE PERIODE, TEMPS et DONNEES, pour générer des signaux RESIDU BT et COINCIDENCE qui sont destinés à être émis vers le circuit interpolateur 58 Les signaux RESIDU BT et COINCIDENCE sont analogues aux signaux RESIDU DE PERIODE et DDC, à l'exception du fait que les signaux20 RESIDU BT et COINCIDENCE définissent des instants qui sont retardés par rapport aux débuts de cycles de durées repré- sentées par la valeur de temps (TEMPS), et qui sont en outre retardés de l'une de deux valeurs d'étalonnage La logique de commande interne 90 base la sélection de la25 valeur d'étalonnage sur la valeur du signal DONNEES. Pour un générateur de base de temps donné, les signaux RESIDU BT et COINCIDENCE représentent l'une des informations suivantes: 1) les instants auxquels le géné- rateur de format 66 doit placer des transitions dans la30 forme d'onde qui est appliquée au dispositif sous test (DST), 2) les instants auxquels le générateur de format 66 indique au circuit d'attaque 68 de commencer ou de terminer l'application de la forme d'onde au dispositif sous test (DST), 3) les instants auxquels les signaux de sortie du double détecteur 70 sont mémorisés, ou 4) les instants 26 auxquels un multiplexage de broches doit avoir lieu La valeur du signal DONNEES représente de façon correspondante les informations suivantes: 1) si une transition dans la forme d'onde fera passer la forme d'onde au niveau haut ou 5 au niveau bas, 2) si le générateur de format 66 doit indi- quer au circuit d'attaque 68 de commencer ou de terminer l'application de la forme d'onde au dispositif sous test (DST), ou 3) si un signal provenant du dispositif sous test (DST) doit avoir un niveau haut ou bas Dans le quatrième cas, le signal DONNEES n'est pas utilisé. Si le signal DONNEES représente le fait qu'une transition dans la forme d'onde fera passer la forme d'onde au niveau haut ou au niveau bas, la logique de commande interne 90 du générateur de base de temps 56 doit effectuer15 une sélection entre une valeur d'étalonnage de "montée", correspondant à la durée nécessaire pour compenser le biais dans la forme d'onde appliquée au DST qui est dû à une transition descendante, et une valeur d'étalonnage de "descente", correspondant à la durée nécessaire pour com- penser le biais dans la forme d'onde qui est dû à une tran- sition descendante La logique de commande interne 90 sélectionne soit la valeur d'étalonnage de "montée", soit la valeur d'étalonnage de "descente", en observant la valeur de données (DONNEES) Si le signal DONNEES indique25 qu'une transition dans la forme d'onde, si elle se produit, fera passer la forme d'onde à la valeur haute, on peut alors supposer que la transition occasionnera le biais dû à une transition montante De façon similaire, si le signal DONNEES indique qu'une transition dans la forme d'onde, si30 elle se produit, fera passer la forme d'onde à la valeur basse, on peut alors supposer que la transition occasionne- ra le biais qui est dû à une transition descendante Ainsi, en examinant la valeur de DONNEES, la logique de commande interne 90 peut aisément et commodément déterminer la35 valeur d'étalonnage à utiliser On note que si la forme 27 d'onde est déjà à la valeur haute (ou à la valeur basse), et si le signal DONNEES indique qu'une "transition" à un certain instant fera rester la forme d'onde à la valeur haute (ou la valeur basse), il ne se produit en fait aucune 5 transition La valeur d'étalonnage est additionnée de façon numérique à la valeur de temps et à la valeur de résidu de période par un circuit de sommation qui se trouve dans la logique de commande interne 90, comme il est décrit dans la demande de brevet des E U A N O 07/012815, déposée le 910 février 1987 et maintenant abandonnée. De façon similaire, si le signal DONNEES repré- sente le fait que le générateur de format 66 doit indiquer au circuit d'attaque 68 s'il doit commencer ou terminer l'application de la forme d'onde au dispositif sous test15 (DST), la logique de commande interne 90 du générateur de base de temps 56 doit effectuer une sélection entre une valeur d'étalonnage "d'activation", correspondant à une durée nécessaire pour compenser le biais dans la forme d'onde appliquée au DST qui est dû au fait que le généra-20 teur de format 66 commence à appliquer la forme d'onde au circuit d'attaque 68, ou une valeur d'étalonnage de "désac- tivation", correspondant à une durée nécessaire pour com- penser le biais dans la forme d'onde qui est dû au fait que le générateur de format 66 met fin à l'application de la25 forme d'onde au circuit d'attaque 68 Si le signal DONNEES représente le fait qu'un signal provenant du dispositif sous test (DST) doit avoir un niveau haut ou bas, la logi- que de commande interne 90 du générateur de base de temps 56 doit effectuer une sélection entre une valeur d'étalon- nage de '"niveau haut", correspondant à une durée nécessaire pour compenser le biais dans la forme d'onde qui est occa- sionné par le fait que le signal reçu à partir du disposi- tif sous test (DST) doit avoir le niveau haut, et une valeur d'étalonnage de "niveau bas", correspondant à une35 durée nécessaire pour compenser le biais dans la forme 28 d'onde qui est occasionné par le fait que le signal reçu à partir du dispositif sous test (DST) doit avoir le niveau bas. On utilise le registre 92 pour synchroniser les signaux DONNEES, RESIDU BT et COINCIDENCE avec le circuit interpolateur 58, du fait que ces signaux sont enregistrés dans le registre 92 en utilisant le signal CLK, qui est également utilisé par la logique 90, et ils sont appliqués à l'interpolateur 58 en utilisant le signal CLKOUT, qui est généré par l'interpolateur 58 Le circuit interpolateur 58 génère CLKOUT en divisant par quatre le signal CLKX 4 à 240 M Hz; ce signal divisé est également utilisé pour constituer le signal d'horloge interne pour des parties du circuit interpolateur 58 En se référant à la figure 4, on note que15 le circuit diviseur 106, associé au circuit de retard 108, fonctionne à la manière d'une horloge libre pour le circuit interpolateur 58 Le circuit de retard 108 applique aux circuits internes du circuit interpolateur 58 un signal d'horloge qui est retardé d'une période (environ 4 ns).20 En fonctionnement, aussi longtemps que le signal COINCIDENCE BT est au niveau bas, le circuit interpolateur 58 est au repos, du fait que le niveau bas du signal COINCIDENCE BT fait passer au niveau bas le signal VAL du circuit de validation 102 Lorsque le signal VAL est au25 niveau bas, tous les signaux de sortie du décodeur DEC 1 sont au niveau bas, et les bascules BASC 1 et BASC 2 res- tent dans leur état précédent. Lorsque le signal COINCIDENCE BT passe au niveau haut, le circuit de validation 102 fonctionne à la manière d'un multivibrateur monostable et il fournit une impulsion de 4,096 ns Plus précisément, lorsque le signal COINCI- DENCE BT passe au niveau haut, le signal TGMQ passe au niveau haut sous l'effet de l'impulsion d'horloge suivante provenant de la bascule FF 17 Avec le signal TGMQ au niveau35 haut, l'impulsion d'horloge suivante provenant de BUF 2, qui 29 fonctionne avec une cadence d'horloge égale à quatre fois la fréquence du signal d'horloge provenant de FF 17, fait passer le signal VAL au niveau haut Lorsque le signal VAL passe au niveauhaut, les composants BASC 1, BASC 2 et DEC 1 5 sont validés, et la bascule FF 4 est restaurée, ce qui fait passer TGMQ au niveau bas, et ceci fait passer le signal VAL au niveau bas au cycle d'horloge suivant Lorsque les composants BASC 1, BASC 2 et DECI sont validés, des données sont transférées à partir des bascules FF 1, FF 2 et FF 3 vers10 les composants respectifs BASC 1, BASC 2 et DECI Ces don- nées restent jusqu'à ce que le signal COINCIDENCE BT passe à nouveau au niveau haut. Lorsque le signal de validation VAL passe au niveau haut, le circuit d'avalement d'impulsions 104 reçoit les deux bits de plus fort poids du signal RESIDU BT Plus précisément, ces bits constituent les signaux d'entrée pour le décodeur DEC 1 Le décodeur DEC 1 fournit un signal de sortie de niveau haut sur l'une des lignes PSO P 53, en fonction de la valeur de TGR 8 QA et TGR 9 QA Le circuit20 d'avalement d'impulsions 104 produit un retard de O - 12,288 ns, grâce à quoi le circuit de génération de signal en rampe 114 ne doit définir une variation en rampe que dans un intervalle compris entre O et 4,080 ns, au lieu d'un intervalle compris entre O et 16,368 ns Plus précisé-25 ment, si les deux signaux TGR 8 QA et TGR 9 QA sont au niveau bas, le signal PSO est au niveau haut et les signaux P 51 - P 53 sont au niveau bas Par conséquent, un niveau haut doit seulement être transmis, par l'intermédiaire de signaux d'horloge, par deux bascules (FF 1 l et FF 12), avant d'at-30 teindre la porte ORNORI Inversement, si les deux signaux TGR 8 QA et TGR 9 QA sont au niveau haut, le signal P 53 est au niveau haut et les signaux PSO P 52 sont au niveau bas. Ainsi, un niveau haut est transmis, par l'intermédiaire d'un signal d'horloge, par cinq bascules (FF 8 FF 12) avant35 d'atteindre la porte ORNOR 1 Les trois bascules supplémen- taires produisent un retard supplémentaire de 12 ns. Lorsqu'un niveau haut est fourni en sortie de la bascule FF 11 du circuit d'avalement d'impulsions 104, les bascules FF 6 et FF 7 du circuit de synchronisation 112 5 reçoivent un signal d'horloge; ceci a pour effet d'appli- quer le signal de sortie DONNEES QC à la bascule FF 14, et les huit bits de moindre poids du signal RESIDU BT au con- vertisseur numérique-analogique DAC 1 Le convertisseur DA Ci fournit un signal de sortie analogique, qui est converti en10 une tension et qui est appliqué à l'entrée "+" du compara- teur COMPI Ce signal d'entrée reste constant jusqu'à l'application d'un signal d'horloge suivant à la bascule FF 7. Lorsqu'un niveau haut est fourni sur la sortie de la bascule FF 12 du circuit d'avalement d'impulsions 104, la bascule FF 14 du circuit de synchronisation 112 reçoit un signal d'horloge et un niveau haut est appliqué à la bascule entièrement différentielle FF 13 Le signal de sortie de la bascule FF 14 est retardé par le circuit RETARD 120 d'une manière pratiquement identique à celle des signaux SORTIE BT et SORTIE BT* Sur le front suivant provenant de BUF 2, la bascule FF 13 fournit un front sous l'effet duquel le circuit de génération de signal en rampe INT 1 commence à générer un signal en rampe Ce signal en rampe continue à25 évoluer jusqu'à ce qu'il devienne égal à la tension prove- nant du convertisseur courant-tension AR 1 A ce moment, le comparateur COM Pl produit un front différentiel sous l'effet duquel le multivibrateur monostable MONO 1 fournit une impulsion différentielle ayant des caractéristiques30 temporelles précises. En plus du fait qu'il fournit les signaux SORTIE BT et SORTIE DONNEES, le circuit interpolateur 58 peut être étalonné en utilisant un circuit d'étalonnage interne 110. Plus précisément, lorsque l'entrée de validation de réglage VAL REG est au niveau haut, le circuit de bascules BASC 3 31 est validé, et les huit bits de moindre poids du signal RESIDU BT sont appliqués au convertisseur DAC 2 Le conver- tisseur DAC 2 utilise cette information pour régler le gain du convertisseur DAC 1 On peut également régler le gain du 5 convertisseur DA Ci au moyen du signal ETAL, pour permettre ainsi de régler le gain de façon externe Le signal VAL ERG commande également au multiplexeur MUX 1 de fournir le signal de sortie de complément IOUT du convertisseur DAC 1, à titre de signal de sortie analogique SORTIE CNA On peut donc mesurer le signal de sortie du convertisseur DAC 1 lorsqu'un signal connu lui est appliqué. En se référant aux figures 7 et 8, on note que dans l'oscillateur de période 34, avant chaque salve d'in- formation de période, le circuit de génération de période15 prise par défaut 236 restaure et synchronise les oscilla- teurs de période A et B Le circuit de génération de pé- riode prise par défaut applique des valeurs de périodes de zéro aux deux oscillateurs, en adressant les multiplexeurs 234 A et 234 B avec les signaux FORCAGE ZERO A et FORCAGE ZERO B, ce qui fait que les multiplexeurs présentent en sortie des valeurs de période égales à zéro Du fait que les détecteurs de coïncidence 212 A et 212 B sont conçus de façon à produire des signaux qui ne sont au niveau haut que lorsque le signal de sortie du compteur en sens décroissant25 de début de cycle 210 est égal à un ou zéro, on peut voir que les signaux DDC A et DDC B sont maintenus au niveau haut aussi longtemps que la valeur de période est égale à zéro Par conséquent, les deux oscillateurs A et B reçoi- vent des signaux d'horloge à chaque cycle d'horloge, une30 fois que la valeur de période de zéro a été transmise par les pipelines, sous l'effet de signaux d'horloge A l'ins- tant auquel le circuit de génération de période prise par défaut 236 adresse les multiplexeurs 234 A et 234 B, pour appliquer des valeurs de période de zéro aux oscillateurs35 de période, le circuit de génération de période prise par 32 défaut 236 force également à zéro les signaux de sortie des additionneurs 204 A et 204 B, ce qui a pour effet de restaurer la boucle de réaction du signal RESIDU DE PERIODE, et il force les détecteurs de coïncidence 212 A et 212 B au 5 niveau haut, ce qui force les signaux DDC A et DDC B au niveau haut Les signaux de sortie des additionneurs sont maintenus à zéro, et les signaux de sortie des détecteurs de coïncidence sont maintenus au niveau haut pendant une durée suffisante pour permettre à la valeur de période de10 zéro de se propager à travers les pipelines Une fois que la valeur de période de zéro a traversé les pipelines, les additionneurs ne sont plus forcés à zéro, et les signaux de sortie des détecteurs de coïncidence ne sont plus forcés au niveau haut.15 Ensuite, le circuit de génération de période prise par défaut 236 change l'état du signal FORCAGE ZERO B, ce qui fait que le multiplexeur 234 B émet une période prise par défaut qui a une durée d'un cycle d'horloge Pen- dant ce cycle d'horloge, le multiplexeur 234 A émet toujours20 une valeur de période de zéro Au cycle d'horloge suivant, le circuit de génération de période prise par défaut 236 change l'état du signal FORCAGE ZERO A Par conséquent, au cours de ce cycle d'horloge et de chaque cycle d'horloge suivant, jusqu'au début de la salve, le circuit de généra-25 tion de période prise par défaut 236 adresse les deux multiplexeurs 234 A et 234 B d'une manière telle que les deux multiplexeurs émettent la période prise par défaut. On peut montrer que la première valeur de période différente de zéro que reçoit le compteur en sens décrois- sant de début de cycle 210 A, est la valeur de période prise par défaut, tandis que la première valeur de période dif- férente de zéro que reçoit le compteur en sens décroissant de début de cycle 210 B est égale au double de la période prise par défaut Les compteurs en sens décroissant de35 début de cycle 210 A et 210 B reçoivent ces premières valeurs 33 de période différentes de zéro au cours du même cycle d'horloge Pendant tous les cycles suivants des oscilla- teurs de période A et B, avant le commencement de la salve, chacun des compteurs de début de cycle 210 A et 210 B reçoit 5 une valeur de période égale au double de la période prise par défaut, et les oscillateurs de période A et B sont attaqués par des signaux d'horloge au cours de cycles d'horloge alternés Il est nécessaire d'appliquer la pre- mière période prise par défaut à l'oscillateur B, au lieu10 d'appliquer la première période prise par défaut à l'oscil- lateur A, du fait que si la première période prise par défaut était appliquée à l'oscillateur A, le reste du sys- tème de distribution de données rapide, qui est conçu de manière à interpréter la première apparition simultanée des15 signaux DDC A et DDC B après la restauration, comme la désignation d'un cycle A et du cycle B suivant, interprete- rait le signal de sortie du circuit oscillateur comme un. signal contenant deux cycles B d'affilée. Lorsqu'une salve commence, un signal de valida- tion de rang A (RE A) est appliqué au multiplexeur 234 A et, simultanément, la première période d'adresse est appliquée à la mémoire vive 202 A, lorsque le générateur de configura- tions reçoit le signal d'horloge qui est fourni par la sortie du multivibrateur monostable 216 A Ensuite, un25 signal de validation de rang B (RE B) est appliqué au mul- tiplexeur 234 B, et simultanément l'adresse de période sui- vante est appliquée à la mémoire vive 202 B, lorsque le générateur de configurations reçoit le signal d'horloge qui est fourni par la sortie du multivibrateur monostable 216 B.30 Les signaux de validation de rang commandent aux multiple- xeurs d'émettre les valeurs de période qui sont reçues à partir des mémoires vives 202 A et 202 B. En se référant à la figure 8, on note qu'une fois qu'une salve commence, un circuit d'interpolation dans un circuit générateur local donné produit à titre de signal de 34 sortie le signal SORTIE BT A, qui passe au niveau haut au début de chaque cycle pair Un autre circuit d'interpola- tion produit à titre de signal de sortie le signal SORTIE BT B La forme d'onde qui est appliquée au dispositif sous 5 test (DST) dépend des instants auxquels l'un ou l'autre des signaux SORTIE BT A ou SORTIE BT B passe au niveau haut. D'autres modes de réalisation entrent dans le cadre des revendications qui suivent. A titre d'exemple, on peut utiliser le circuit interpolateur 58 dans d'autres systèmes dans lesquels on désire obtenir des données de sortie ayant des caractéris- tiques temporelles précises Dans un tel système, on peut restaurer le circuit interpolateur 58 en appliquant un niveau haut sur les deux lignes VAL REG et RESIDU BT 8.15 Sous l'effet d'un niveau haut sur ces deux lignes, la porte ET AND 1 applique un niveau haut aux entrées de restauration des bascules FF 15, FF 16 et FF 17, ce qui a pour effet de restaurer les signaux d'horloge qui sont appliqués à l'en- semble du circuit.20 Selon un autre exemple, le générateur de base de temps 10 peut fournir un signal ayant une fréquence supé- rieure à 100 M Hz, si l'on réduit la différence maximale entre les valeurs d'étalonnage de montée et de descente. Selon encore un autre exemple, le système 10 peut comporter un nombre quelconque de chemins de distribution de signal Dans un tel système, le circuit diviseur 32 divise la configuration rapide en autant de configurations plus lentes que l'on désire On peut ainsi donner au systè- me 10 une configuration permettant de satisfaire des be-30 soins spécifiques de clients individuels Par exemple, si un client a besoin d'un système extrêmement rapide, on peut incorporer un plus grand nombre de chemins de distribution de signal, tandis que si un client a besoin d'un système plus économique, on peut réduire le nombre de chemins de35 distribution de signal. Il va de soi que de nombreuses autres modifica-. tions peuvent être apportées au dispositif décrit et repré- senté, sans sortir du cadre de l'invention. REVENDICATIONS 1 Dispositif de génération de configurations, caractérisé en ce qu'il comprend: un circuit générateur de configurations ( 12), ce circuit générateur de configura- 5 tions ( 12) comprenant: un générateur de configurations d'adresse rapides ( 30) qui est conçu pour fournir des con- figurations d'adresse rapides avec une fréquence élevée, et un circuit diviseur ( 32) qui est conçu de façon à recev Qir les configurations d'adresse rapides et à fournir un ensem-10 ble de configurations d'adresse plus lentes, ayant une fré- quence inférieure; un circuit générateur local ( 16) qui est conçu pour recevoir les configurations d'adresse plus len- tes et pour produire un signal de fréquence élevée; et un ensemble de chemins de distribution ( 40, 42) conçus pour15 appliquer les configurations d'adresse plus lentes au cir- cuit générateur local ( 16). 2 Dispositif selon la revendication 1, caracté- risé en ce que le circuit diviseur ( 32) fournit de façon cyclique les configurations d'adresse plus lentes.20 3 Dispositif selon la revendication 2, caracté- risé en ce que les configurations d'adresse plus lentes sont fournies selon une séquence qui est déterminée par la configuration d'adresse rapide. 4 Dispositif selon la revendication 3, caracté- risé en ce que le circuit diviseur ( 32) fournit deux con- figurations d'adresse plus lentes, et chacune de ces con- figurations d'adresse plus lentes a une fréquence qui est égale à la moitié de la fréquence de la configuration d'adresse rapide. Dispositif selon la revendication 3, caracté- risé en ce que le circuit diviseur ( 32) fournit quatre configurations d'adresse plus lentes, et chacune de ces quatre configurations d'adresse plus lentes a une fréquence qui est égale au quart de la fréquence de la configuration d'adresse rapide. 6 Dispositif selon la revendication 1, caracté- risé en ce que le circuit diviseur ( 32) est conçu de façon à fournir une certaine configuration d'adresse plus lente sous l'effet de la réception d'un signal de restauration. 7 Dispositif selon la revendication 6, caracté- risé en ce que le signal de restauration est reçu au moment de la mise sous tension initiale du dispositif. 8 Dispositif selon la revendication 6, caracté- risé en ce que le signal de restauration est reçu au début d'une salve des configurations d'adresse rapides. 9 Dispositif selon la revendication 8, caracté- risé en ce qu'il produit un ensemble de salves de configu- rations d'adresse rapides pour un appareil qui est testé au moyen du dispositif. 10 Dispositif selon la revendication 9, caracté- risé en ce qu'il produit entre 10 et 200 salves de configu- rations d'adresse rapides pour l'appareil sous test. 11 Dispositif selon la revendication 1, caracté- risé en ce que le circuit générateur local ( 16) comprend: un ensemble de circuits générateurs de signal ( 50, 52) qui sont conçus pour fonctionner à la fréquence inférieure et30 pour fournir des signaux de fréquence inférieure; et un générateur de format rapide ( 66) qui est conçu pour rece- voir les signaux de fréquence inférieure et pour fournir le signal de fréquence élevée. 12 Dispositif selon la revendication 11, caracté- risé en ce que chaque circuit générateur de signal ( 50, 52) 38 comprend: un générateur de base de temps ( 56, 62) qui est conçu de façon à recevoir une information liée aux configu- rations d'adresse plus lentes, et à fournir une information de générateur de base de temps qui est basée sur l'informa- 5 tion liée aux configurations d'adresse plus lentes; et un circuit interpolateur ( 53, 64) qui est conçu de façon à recevoir l'information de générateur de base de temps et à fournir un signal de fréquence inférieure. 13 Dispositif selon la revendication 12, carac- térisé en ce que l'information de générateur de base de temps est appliquée au circuit interpolateur ( 53, 64) en utilisant un signal d'horloge qui est produit par le cir- cuit interpolateur ( 53, 64). 14 Dispositif selon la revendication 12, carac- térisé en ce que l'information de générateur de base de temps comprend un signal de coïncidence et un signal de résidu, et le circuit interpolateur utilise le signal de coïncidence pour déterminer le moment auquel la génération du signal de fréquence inférieure doit commencer, tandis20 que le signal de résidu est utilisé pour déterminer le moment auquel le signal de fréquence inférieure doit être fourni. 15 Dispositif selon la revendication 12, carac- térisé en ce que chaque circuit générateur de signal ( 50, 52) comprend en outre une mémoire locale ( 54, 60), et cette mémoire locale est conçue de façon à recevoir les configu- rations d'adresse plus lentes, et à fournir l'information liée aux configurations d'adresse plus lentes. 16 Dispositif selon la revendication 1, caracté- risé en ce que le circuit diviseur ( 32) est conçu de façon à recevoir un premier signal d'entrée de sélection de mode qui effectue une sélection entre un ensemble de modes de fonctionnement du circuit diviseur ( 32); dans un premier mode de l'ensemble de modes de fonctionnement, le circuit35 diviseur ( 32) reçoit les configurations d'adresse rapides 39 et il fournit l'ensemble de configurations d'adresse plus lentes, à la fréquence inférieure; et dans un second mode de l'ensemble de modes de fonctionnement, le circuit divi- seur ( 32) reçoit les configurations d'adresse rapides et il 5 fournit en sortie les configurations d'adresse rapides. 17 Dispositif selon la revendication 1, caracte- risé en ce que le circuit diviseur ( 32) est conçu de façon à recevoir un second signal d'entrée de sélection de mode qui effectue une sélection entre un ensemble de modes de fonctionnement du circuit diviseur ( 32); dans un premier mode de l'ensemble de modes de fonctionnement, le circuit diviseur reçoit sur un seul chemin les configurations d'adresse rapides qui proviennent du générateur de configu- rations d'adresse rapides; et dans un second mode de l'en-15 semble de modes de fonctionnement, le circuit diviseur reçoit sur un premier chemin les configurations d'adresse rapides qui proviennent du générateur de configurations d'adresse rapides, il fournit ces configurations d'adresse rapides sur une première sortie, il reçoit sur un second20 chemin un second ensemble de configurations d'adresse rapides provenant d'un second générateur de configurations d'adresse rapides, et il fournit sur une seconde sortie le second ensemble de configurations d'adresse rapides. 18 Circuit interpolateur destiné à générer des données de sortie ayant des caractéristiques temporelles précises, à partir de données de base de temps d'entrée, caractérisé en ce qu'il comprend: un circuit de registre ( 100) qui est conçu pour recevoir et conserver les données de base de temps d'entrée; un circuit d'avalement d'impul- sions ( 104) qui est conçu pour retarder les données de base de temps, d'une durée qui est indiquée par ces données de base de temps, ce circuit d'avalement d'impulsions ( 104) produisant un signal de sortie d'avalement d'impulsions au bout du retard précité; un circuit de génération de signal35 en rampe ( 114) qui est conçu de façon à recevoir le signal de sortie d'avalement d'impulsions et à produire un signal de sortie en rampe, ce signal de sortie en rampe étant déclenché sous l'effet de la réception du signal de sortie d'avalement d'impulsions; et un circuit de comparaison 5 ( 116) qui est conçu dee façon à recevoir les données de base de temps et le signal de sortie en rampe, et de façon à fournir des données de sortie lorsque le signal de sortie en rampe est égal aux données de base de temps d'entrée. 19 Circuit interpolateur selon la revendication 18, caractérisé en ce que les données de base de temps d'entrée comprennent un mot à plusieurs bits ayant des bits de plus fort poids et des bits de moindre poids, et le circuit d'avalement d'impulsions ( 104) utilise les bits de plus fort poids pour déterminer la durée de retard préci-15 tée. Circuit interpolateur selon la revendication 18, caractérisé en ce que le circuit de comparaison ( 116) comprend un convertisseur numériqueanalogique (DAC 1) qui est conçu de façon à recevoir les données de base de temps20 d'entrée, et à convertir ces données de base de temps d'entrée en données de base de temps analogiques, et ces données de base de temps analogiques sont comparées avec le signal de sortie en rampe. 21 Circuit interpolateur selon la revendication 18, caractérisé en ce que les données de base de temps d'entrée ont une sorte de niveaux logiques, et les données de sortie ont une autre sorte de niveaux logiques. 22 Circuit interpolateur selon la revendication 21, caractérisé en ce qu'une sorte de niveaux logiques correspond à des niveaux CMOS, et l'autre sorte de niveaux logiques correspond à des niveaux ECL. 23 Circuit interpolateur selon la revendication 18, caractérisé en ce qu'il comprend en outre un circuit d'étalonnage ( 18) qui est conçu de façon à recevoir les données de base de temps d'entrée et à fournir un signal de 41 sortie d'étalonnage, et ce signal de sortie d'étalonnage est utilisé pour étalonner le circuit interpolateur ( 58). 24 Circuit interpolateur selon la revendication 23, caractérisé en ce qu'il peut également être étalonné au moyen d'un signal d'étalonnage externe. Circuit destiné à produire une information de période et conçu pour être utilisé en association avec une horloge de référence qui produit un signal d'horloge, caractérisé en ce qu'il comprend un ensemble d'oscillateurs10 de période ( 34, A, B), chaque oscillateur de l'ensemble d'oscillateurs de période comprenant: un circuit de somma- tion ( 222 A) qui est destiné à recevoir un ensemble de va- leurs de période représentant un ensemble correspondant de périodes adjacentes, et à faire la somme de ces valeurs de15 période pour produire un signal de sortie de sommation; et un circuit sélecteur de front ( 210 A) qui est destiné à recevoir au moins une partie de plus fort poids du signal de sortie de sommation, et à produire un signal qui identi- fie un front du signal d'horloge, ce front étant séparé par20 un nombre entier de fronts par rapport à un front qui a été identifié précédemment par le circuit sélecteur de front ( 210 A), et ce nombre entier étant déterminé au moins sur la base de la partie de plus fort poids du signal de sortie de sommation; l'ensemble d'oscillateurs de période ( 34, A, B)25 étant conçus d'une manière telle que chaque valeur d'une succession de valeurs de période représentant une succes- sion correspondante de périodes adjacentes, soit reçue par chaque circuit de sommation ( 222 A) de chaque oscillateur de l'ensemble d'oscillateurs de période, mais que chaque va-30 leur de période dans cette succession de valeurs de période soit additionnée avec différentes combinaisons d'autres valeurs de période dans la succession de valeurs de pério- de, par différents circuits de sommation de chaque oscilla- teur de l'ensemble d'oscillateurs de période ( 34 A, B).35 26 Circuit selon la revendication 25, caracté- 42 risé en ce que le circuit sélecteur de front comprend un compteur ( 210 A) qui est conçu pour recevoir au moins la partie de plus fort poids du signal de sortie de sommation, pour compter un certain nombre de cycles d'horloge de 5 l'horloge de référence, ce nombre correspondant à la partie de plus fort poids du signal de sortie de sommation, et pour produire le signal qui identifie le front précité du signal d'horloge, sous l'effet du comptage du nombre précité de cycles d'horloge.10 27 Circuit selon la revendication 25, caracté- risé en ce que chaque oscillateur de l'ensemble d'oscilla- teurs de période ( 34, A, B) comprend en outre un circuit de résidu qui est destiné à produire un signal de résidu représentatif d'un temps résiduel à partir du front du15 signal d'horloge qui est identifié par le circuit sélecteur de front ( 210 A), ce temps résiduel étant déterminé par une sommation d'une partie de moindre poids du signal de sortie de sommation, et d'un signal de-résidu précédent produit par le circuit de résidu.20 28 Circuit selon la revendication 27, caracté- risé en ce que chaque oscillateur de l'ensemble d'oscilla- teurs de période ( 34, A, B) comprend en outre un registre qui est connecté de façon à recevoir le signal de sortie de sommation, et ce registre produit un signal de sortie qui25 est appliqué au circuit de résidu. 29 Circuit selon la revendication 25, caracté- risé en ce que les oscillateurs de période ( 34, A, B) sont au nombre de deux. 30 Circuit selon la revendication 25, caracté- risé en ce que chacun des oscillateurs de l'ensemble d'os- cillateurs de période ( 34, A, B) comprend au moins un cir- cuit de synchronisation pipeline-pipeline ( 224 A, 224 B) qui est destiné à recevoir des valeurs de période et à émettre ces valeurs de période selon une règle premier entré,35 premier sorti, vers le circuit de sommation ( 222 A, 222 B), à des instants qui sont déterminés par des fronts du signal d'horloge sélectionnés par le circuit sélecteur de front, ce circuit de synchronisation pipeline-pipeline ( 224 A, 224 B) recevant les valeurs de période à des instants qui sont déterminés par des fronts du signal d'horloge qui sont sélectionnés par un circuit sélecteur de front ( 210 A, 210 b) d'un autre oscillateur de l'ensemble d'oscillateurs de période ( 34, A, B). 31 Circuit selon la revendication 30, caracté- risé en ce que le circuit de synchronisation pipeline- pipeline ( 224 A, 224 B) de chaque oscillateur de l'ensemble d'oscillateurs de période est conçu pour recevoir un signal d'entrée de sélection de mode qui force le circuit de synchronisation pipeline-pipeline à émettre des valeurs de15 période de zéro vers le circuit de sommation ( 222 A, 222 B), lorsque le signal d'entrée de sélection de mode sélectionne un mode de fonctionnement indépendant, dans lequel l'un des oscillateurs de l'ensemble d'oscillateurs de période ( 34, A, B) fonctionne indépendamment de tout autre oscillateur20 de l'ensemble d'oscillateurs de période. 32 Circuit selon la revendication 25, caracté- risé en ce qu'il comprend en outre un circuit de génération de période prise par défaut qui est destiné à restaurer l'ensemble d'oscillateurs de période ( 34, A, B), ce circuit25 de génération de période prise par défaut étant conçu de façon à permettre aux circuits de sommation de l'ensemble d'oscillateurs de période ( 34, A, B) de recevoir un ensem- ble de valeurs prises par défaut, au lieu de l'ensemble précité de valeurs de période, ce circuit de génération de30 période prise par défaut faisant en sorte que les circuits de sommation reçoivent les valeurs prises par défaut selon un ordre et une manière tels que chacun des circuits sélec- teurs de front ( 210 A, 210 B) de l'ensemble d'oscillateurs de période produise un signal qui identifie un front du signal35 d'horloge qui n'est pas identifié par un signal produit par 44 tout autre circuit sélecteur de front de tout autre oscil- lateur de l'ensemble d'oscillateurs de période ( 34, A, B). 33 Circuit selon la revendication 32, caracté- risé en ce que toutes les valeurs de l'ensemble de valeurs prises par défaut sont une même valeur prise par défaut. 34 Circuit selon la revendication 33, caracté- risé en ce que le circuit de génération de période prise par défaut est conçu de façon à restaurer l'ensemble d'oscillateurs de période ( 34, A, B), en appliquant une10 valeur de période de zéro à chaque oscillateur de l'ensem- ble d'oscillateurs, et en appliquant ensuite la valeur prise par défaut au circuit de sommation de chaque oscilla- teur de l'ensemble d'oscillateurs de période ( 34, A, B); et les circuits de sommation sont conçus pour recevoir la15 valeur prise par défaut sur différents nombres d'entrées de chaque circuit de sommation pendant un cycle de fonctionne- ment de chaque oscillateur de période,etpourrecevoir la valeur prise par défaut sur toutes les entrées pendant des cycles de fonctionnement suivants.20 35 Circuit destiné à produire une information de période, et conçu pour être utilisé en association avec une horloge de référence qui produit un signal d'horloge, caractérisé en ce qu'il comprend un ensemble d'oscillateurs de période ( 34, A, B), chacun de ces oscillateurs de pério-25 de comprenant: une mémoire ( 202 A, 202 B) qui est destinée à recevoir des adresses de période et à produire un ensemble correspondant de valeurs de période; un circuit de somma- tion ( 222 A, 222 B) qui est destiné à recevoir un ensemble de valeurs de période et à faire la somme de ces valeurs de30 période, pour produire un signal de sortie de sommation, l'une des valeurs de période étant reçues à partir de la mémoire ( 202 A, 202 B), et au moins une autre des valeurs de période étant reçue à partir d'une mémoire d'un autre oscillateur de l'ensemble d'oscillateurs de période ( 34, A, 35 B), cet ensemble de valeurs de période représentant un ensemble correspondant de périodes adjacentes; et un cir- cuit sélecteur de front ( 210 A, 210 B) qui est destiné à recevoir au moins une partie de plus fort poids du signal de sortie de sommation, et à produire un signal qui identi- 5 fie un front du signal d'horloge, ce front étant séparé d'un nombre entier de fronts par rapport à un front qui a été identifié précédemment par le circuit sélecteur de front ( 210 A, 210 B), et ce nombre entier étant déterminé au moins à partir de la partie de plus fort poids du signal de10 sortie de sommation. 36 Circuit selon la revendication 35, caracté- risé en ce que l'ensemble d'oscillateurs de période ( 34, A, B) est conçu de manière que chaque valeur d'une succession de valeurs de période, représentant une succession corres-15 pondante de périodes adjacentes, soit reçue par chaque cir- cuit de sommation de chaque oscillateur de l'ensemble d'oscillateurs de période ( 34, A, B), mais que chaque valeur de période dans la succession de valeurs de période soit additionnée avec différentes combinaisons d'autres20 valeurs de période dans la succession de valeurs de pério- de, par des circuits de sommation différents de chaque oscillateur de l'ensemble d'oscillateurs de période ( 34, A, B). 37 Circuit selon la revendication 35, caracté- risé en ce que le circuit sélecteur de front comprend un compteur ( 210 A, 210 B) qui est conçu pour recevoir au moins la partie de plus fort poids du signal de sortie de somma- tion, pour compter un certain nombre de cycles d'horloge de l'horloge de référence, ce nombre correspondant à la partie30 de plus fort poids du signal de sortie de sommation, et pour produire le signal qui identifie le front du signal d'horloge, sous l'effet du comptage du nombre précité de cycles d'horloge. 38 Circuit selon la revendication 35, caracté- risé en ce que chaque oscillateur de l'ensemble d'oscilla- 46 teurs de période ( 34, A, B) comprend en outre un circuit de résidu qui est destiné à produire un signal de résidu représentatif d'un temps résiduel à partir du front du signal d'horloge qui est identifié par le circuit sélecteur 5 de front ( 210 A), ce temps résiduel étant déterminé par une sommation d'une partie de moindre poids du signal de sortie de sommation, et d'un signal de résidu précédent produit par le circuit de résidu. 39 Circuit selon la revendication 38, caracté- risé en ce que chaque oscillateur de l'ensemble d'oscilla- teurs de période ( 34, A, B) comprend en outre un registre qui est connecté de façon à recevoir le signal de sortie de sommation, et ce registre produit un signal de sortie qui est appliqué au circuit de résidu.15 40 Circuit selon la revendication 35, caracté- risé en ce que les oscillateurs de période ( 34, A, B) sont au nombre de deux. 41 Circuit selon la revendication 35, caracté- risé en ce que chaque oscillateur de l'ensemble d'oscilla- teurs de période ( 34, A, B) comprend au moins un circuit de synchronisation pipeline-pipeline ( 224 A, 224 B) qui est destiné à recevoir l'autre valeur précitée, au moins, parmi les valeurs de période, provenant de la mémoire de l'autre oscillateur parmi l'ensemble d'oscillateurs de période, et25 à émettre cette autre valeur, au moins, parmi les valeurs de période, selon une règle premier entré, premier sorti, vers le circuit de sommation ( 222 A, 222 B), à un instant qui est déterminé par un front du signal d'horloge qui est sélectionné par le circuit sélecteur de front ( 210 A, 210 B),30 le circuit de synchronisation pipeline-pipeline recevant cette autre valeur précitée, au moins, parmi les valeurs de période, à un instant qui est déterminé par un front du signal d'horloge qui est sélectionné par un circuit sélec- teur de front de l'autre oscillateur précité parmi l'ensem-35 ble d'oscillateurs de période ( 34, A, B). 42 Circuit selon la revendication 41, caracté- risé en ce que le circuit de synchronisation pipeline- pipeline ( 224 A, 224 B) de chaque oscillateur de l'ensemble d'oscillateurs de période est conçu pour recevoir un signal 5 d'entrée de sélection de mode qui force le circuit de synchronisation pipelinepipeline à émettre des valeurs de période de zéro vers le circuit de sommation ( 222 A, 222 B), lorsque le signal d'entrée de sélection de mode sélectionne un mode de fonctionnement indépendant, dans lequel l'un des10 oscillateurs de l'ensemble d'oscillateurs de période ( 34, A, B) fonctionne indépendamment de tout autre oscillateur de l'ensemble d'oscillateurs de période. 43 Circuit selon la revendication 35, caractérisé en ce qu'il comprend un circuit de génération de période prise par défaut qui est destiné à restaurer l'en- semble des oscillateurs de période ( 34, A, B), ce circuit de génération de période prise par défaut étant conçu de façon à permettre à chaque circuit de sommation de l'ensemble d'oscillateurs de période de recevoir une valeur prise20 par défaut au lieu d'une valeur de période, ce circuit de génération de période prise par défaut faisant en sorte que les circuits de sommation reçoivent les valeurs prises par défaut selon un ordre et une manière tels que chacun des circuits sélecteurs de front de l'ensemble d'oscillateurs25 de période ( 34, A, B) produise un signal qui identifie un front du signal d'horloge qui n'est pas identifié par un signal produit par tout autre circuit sélecteur de front de tout autre oscillateur de l'ensemble d'oscillateurs de période.30 44 Circuit selon la revendication 43, caracté- risé en ce que toutes les valeurs de l'ensemble de valeurs prises par défaut sont une même valeur prise par défaut. 45 Circuit selon la revendication 44, caracté- risé en ce que le circuit de génération de période prise par défaut est conçu de façon à restaurer l'ensemble 48 d'oscillateurs de période ( 34, A, B) en appliquant une valeur de période de zéro au circuit de sommation ( 222 A, 222 B) de chaque oscillateur de l'ensemble d'oscillateurs, et en appliquant ensuite la valeur prise par défaut au cir- cuit de sommation de chaque oscillateur de l'ensemble d'oscillateurs de période ( 34, A, B); et les circuits de sommation sont conçus de façon à recevoir la valeur prise par défaut sur différents nombres d'entrées de chaque cir- cuit de sommation, pendant un cycle de fonctionnement de10 chaque oscillateur de période, et de façon à recevoir la valeur prise par défaut sur toutes les entrées pendant des cycles de fonctionnement suivants. 46 Dispositif destiné à générer des configura- tions, caractérisé en ce qu'il comprend: un générateur de configurations rapides ( 30) qui est conçu de façon à pro- duire des adresses de période à une fréquence élevée; un circuit diviseur ( 32) qui est conçu de façon à recevoir les adresses de période rapides et à fournir un ensemble d'adresses de période plus lentes, à une fréquence infé-20 rieure; un circuit qui est destiné à produire une informa- tion de période, ce circuit étant conçu pour être utilisé en association avec une horloge de référence qui produit un signal d'horloge, ce circuit comprenant un ensemble d'oscillateurs de période ( 34, A, B), chaque oscillateur de25 cet ensemble d'oscillateurs de période comprenant: une mémoire ( 202 A, 202 B) qui est destinée à rece- voir les adresses de période plus lentes provenant du cir- cuit diviseur ( 32), et à produire un ensemble correspondant de valeurs de période; un circuit de sommation ( 222 A, 222 B)30 qui est destiné à recevoir un ensemble de valeurs de pério- de, l'une de ces valeurs de période étant reçue à partir de la mémoire et au moins une autre des valeurs de période étant reçue à partir d'une mémoire d'un autre oscillateur de l'ensemble d'oscillateurs de période, cet ensemble de valeurs de période représentant un ensemble correspondant 49 de périodes adjacentes, et à faire la somme de ces valeurs de période pour produire un signal de sortie de sommation; et un circuit sélecteur de front ( 210 A, 210 B) qui est des- tiné à recevoir au moins une partie de plus fort poids du 5 signal de sortie de sommation, et à produire un signal qui identifie un front du signal d'horloge, ce front étant séparé par un nombre entier de fronts par rapport à un front identifié précédemment par le circuit sélecteur de front, et ce nombre entier étant déterminé au moins par la10 partie de plus fort poids du signal de sortie de sommation. 47 Dispositif selon la revendication 46, carac- térisé en ce que chaque oscillateur de l'ensemble d'oscil- lateurs de période ( 34, A, B) est conçu d'une manière telle que chaque valeur d'une succession de valeurs de période,15 représentant une succession correspondante de périodes adjacentes, soit reçue par chaque circuit de sommation ( 222 A, 222 B) de chaque oscillateur de l'ensemble d'oscilla- teurs de période ( 34, A, B), mais que chaque valeur de période dans la succession de valeurs de période soit addi-20 tionnée avec des combinaisons différentes d'autres valeurs de période dans la succession de valeurs de période, par différents circuits de sommation de chaque oscillateur de l'ensemble d'oscillateurs de période. 48 Dispositif selon la revendication 46, carac- térisé en ce que le circuit diviseur ( 32) fournit de façon cyclique les adresses de période plus lentes. 49 Dispositif selon la revendication 48, carac- térisé en ce que le circuit diviseur ( 32) fournit les adresses de période plus lentes selon une séquence qui est30 déterminée par les adresses de période rapides. Dispositif selon la revendication 49, carac- térisé en ce que le circuit diviseur ( 32) fournit deux séquences plus lentes d'adresses de période. 51 Dispositif selon la revendication 46, carac- térisé en ce que le circuit sélecteur de front comprend un compteur ( 210 A, 210 B) qui est conçu de façon à recevoir au moins la partie de plus fort poids du signal de sortie de sommation, à compter un certain nombre de cycles d'horloge de l'horloge de référence, ce nombre correspondant à la 5 partie de plus fort poids du signal de sortie de sommation, et à produire le signal qui identifie le front du signal d'horloge, sous l'effet du comptage du nombre précité de cycles d'horloge. 52 Dispositif selon la revendication 46, caracté- risé en ce quechquoscillateur de l'ensemble d'oscillateurs de période (32, A, B) comprend en outre un circuit de résidu qui est destiné à produire un signal de résidu représentatif d'un temps résiduel à partir du front du signal d'horloge qui est identifié par le circuit sélecteur15 de front ( 210 A, 210 B), ce temps résiduel étant déterminé à partir d'une sommation d'une partie de moindre poids du signal de sortie de sommation, et d'un signal de résidu précédent qui a été produit par le circuit de résidu. 53 Dispositif selon la revendication 52, carac- térisé en ce que chaque oscillateur de l'ensemble d'oscil- lateurs de période ( 34, A, B) comprend en outre un registre qui est connecté de façon à recevoir le signal de sortie de sommation, et qui produit un signal de sortie qui est reçu par le circuit de résidu.25 54 Dispositif selon la revendication 46, carac- térisé en ce que les oscillateurs de période ( 34, A, B) sont au nombre de deux. 55 Dispositif selon la revendication 46, caractérisé en ce que chaque oscillateur de l'ensemble d'oscil- lateurs de période ( 34, A, B) comprend au moins un circuit de synchronisation pipeline-pipeline ( 224 A, 224 B) qui est destiné à recevoir l'autre valeur précitée, au moins, parmi les valeurs de période provenant de la mémoire de l'autre oscillateur parmi l'ensemble d'oscillateurs de période, et35 à émettre cette autre valeur précitée, au moins, parmi les 51 valeurs de période, selon une règle premier entré, premier sorti, vers le circuit de sommation, à un instant qui est déterminé par un front du signal d'horloge sélectionné par le circuit sélecteur de front ( 210 A, 210 B), ce circuit de 5 synchronisation pipeline-pipeline recevant l'autre valeur précitée, au moins, parmi les valeurs de période, à un instant qui est déterminé par un front du signal d'horloge sélectionné par un circuit de sélection de front de l'autre oscillateur parmi l'ensemble d'oscillateurs de période.10 56 Dispositif selon la revendication 55, carac- térisé en ce que chaque circuit de synchronisation pipeli- ne-pipeline ( 224 A, 224 B) de chaque oscillateur de l'ensem- ble d'oscillateurs de période ( 34, A, B), est conçu pour recevoir un signal d'entrée de sélection de mode qui force15 le circuit de synchronisation pipeline-pipeline à émettre des valeurs de période de zéro vers le circuit de somma- tion, lorsque le signal d'entrée de sélection de mode sélectionne un mode de fonctionnement indépendant dans lequel l'un des oscillateurs de l'ensemble d'oscillateurs20 de période fonctionne indépendamment de tout autre oscilla- teur de l'ensemble d'oscillateurs de période ( 34, A, B). 57 Dispositif selon la revendication 46, carac- térisé en ce qu'il comprend en outre un circuit de généra- tion de période prise par défaut, qui est destiné à restau-25 rer l'ensemble d'oscillateurs de période ( 34, A, B), ce circuit de génération de période prise par défaut étant conçu de façon à permettre à chaque circuit de sommation de l'ensemble d'oscillateurs de période, de recevoir une valeur prise par défaut au lieu d'une valeur de période, ce30 circuit de génération de période prise par défaut faisant en sorte que les circuits de sommation ( 222 A, 222 B) reçoi- vent des valeurs prises par défaut selon un ordre et une manière tels que chacun des circuits sélecteurs de front ( 210 A, 210 B) de l'ensemble d'oscillateurs de période pro- duise un signal qui identifie un front du signal d'horloge 52 qui n'est pas identifié par un signal produit par tout autre circuit sélecteur de front de tout autre oscillateur de l'ensemble d'oscillateurs de période ( 34, A, B). 58 Dispositif selon la revendication 57, carac- térisé en ce que toutes les valeurs prises par défaut sont une même valeur prise par défaut. 59 Dispositif selon la revendication 58, carac- térisé en ce que le circuit de génération de période prise par défaut est conçu de façon à restaurer l'ensemble10 d'oscillateurs de période ( 34, A, B) en appliquant une valeur de période de zéro au circuit de sommation de chaque oscillateur de l'ensemble d'oscillateurs, et en appliquant ensuite la valeur prise par défaut au circuit de sommation de chaque oscillateur de l'ensemble d'oscillateurs de15 période; et les circuits de sommation sont conçus de façon à recevoir la valeur prise par défaut sur différents nombres d'entrées de chaque circuit de sommation, pendant un cycle de fonctionnement de chaque oscillateur de période, et à recevoir la valeur prise par défaut sur toutes les20 entrées pendant des cycles de fonctionnement suivants. Dispositif selon la revendication 46, carac- térisé en ce qu'il comprend en outre un ensemble de cir- cuits générateurs de base de temps et d'interpolation ( 56, 62; 53, 64), chaque circuit de cet ensemble de circuits générateurs de base de temps et d'interpolation étant conçu de façon à recevoir le signal qui est produit par le cir- cuit sélecteur de front ( 210 A, 210 B) d'un oscillateur cor- respondant de l'ensemble d'oscillateurs de période ( 34, A, B), et à produire un front de signal de base de temps à un30 instant qui est déterminé au moins en partie par le signal que produit le circuit sélecteur de front. 61 Dispositif selon la revendication 60, carac- térisé en ce que chaque oscillateur de l'ensemble d'oscil- lateurs de période ( 34, A, B) comprend en outre un circuit35 de résidu qui est destiné à produire un signal de résidu 53 représentatif d'un temps résiduel à partir du front du signal d'horloge qui est identifié par le circuit sélecteur de front ( 210 A, 210 B), ce temps résiduel étant déterminé à partir d'une sommation d'une partie de moindre poids du 5 signal de sortie de sommation et d'un signal de résidu pré- cédent qui est produit par le circuit de résidu; et chaque circuit de l'ensemble de circuits générateurs de base de temps et d'interpolation retarde le front de signal de base de temps d'un temps résiduel qui est représenté par le10 signal de résidu que produit le circuit de résidu. 62 Dispositif selon la revendication 60, carac- térisé en ce que l'ensemble de circuits générateurs de base de temps et d'interpolation ( 56, 62; 53, 64) sont conçus de façon à appliquer à un appareil sous test ( 21) chaque front15 de signal de base de temps que produit chaque circuit de l'ensemble de circuits générateurs de base de temps et d'interpolation. 63 Circuit de génération de base de temps, caractérisé en ce qu'il comprend: un générateur de base de temps ( 56), conçu pour recevoir un signal de période qui identifie des instants de référence que le générateur de base de temps ( 56) doit utiliser pour identifier des instants pour l'accomplissement d'actions par le circuit de base de temps, pour recevoir un signal de données caracté-25 risant la nature des actions précitées, et pour sélection- ner une valeur parmi un ensemble de valeurs d'étalonnage, une première des valeurs de cet ensemble de valeurs d'étalonnage représentant une durée de retard à partir des ins- tants de référence qui est nécessaire pour compenser une30 caractéristique de biais de base de temps d'une première des actions précitées, une seconde valeur de l'ensemble de valeurs d'étalonnage représentant une durée de retard à partir des instants de référence qui est nécessaire pour compenser une caractéristique de biais de base de temps35 d'une seconde des actions précitées, le générateur de base 54 de temps ( 56) étant conçu pour baser la sélection d'une valeur de l'ensemble de valeurs d'étalonnage sur une valeur du signal de données, et pour produire un signal de sortie de générateur de base de temps qui identifie des instants 5 correspondant aux instants de référence, mais qui sont retardés au moins de la valeur précitée parmi l'ensemble de valeurs d'étalonnage; et des circuits conçus pour recevoir le signal de sortie du générateur de base de temps ( 56), pour recevoir le signal de données, et pour accomplir les10 actions précitées aux instants qui sont identifiés dans le signal de sortie du générateur de base de temps. 64 Circuit de base de temps selon la revendica- tion 63, caractérisé en ce que le signal de période iden- tifie des instants de référence que le générateur de base15 de temps ( 56) doit utiliser pour l'identification d'ins- tants auxquels des transitions doivent avoir lieu dans une forme d'onde; le signal de données est représentatif d'une valeur que la forme d'onde doit prendre après une transi- tion donnée; la première valeur de l'ensemble de valeurs20 d'étalonnage représente une durée de retard à partir des instants de référence qui est nécessaire pour compenser le biais dans la forme d'onde qui est dû à une transition mon- tante; la seconde valeur parmi l'ensemble de valeurs d'éta- lonnage représente une durée de retard à partir des ins-25 tants de référence qui est nécessaire pour compenser le biais dans la forme d'onde qui est dû à une transition descendante; les circuits précités, conçus de façon à rece- voir le signal de sortie du générateur de base de temps ( 56), comprennent un générateur de format ( 66) qui est conçu pour produire la forme d'onde précitée; cette forme d'onde présente des transitions aux instants qui sont iden- tifiés par le signal de sortie du générateur de base de temps ( 56); et cette forme d'onde a une valeur, après cha- cune des transitions, qui est représentée par le signal de35 données. Circuit de base de temps selon la revendica- tion 63, caractérisé en ce que le signal de période iden- tifie des instants de référence que le générateur de base de temps ( 56) doit utiliser pour l'identification d'ins- 5 tants auxquels une forme d'onde doit être appliquée à un appareil sous test ( 21), et doit être déconnectée de l'appareil sous test ( 21); le signal de données indique si la forme d'onde doit être appliquée à l'appareil sous test ( 21) ou doit etre déconnectée de l'appareil sous test; la première valeur de l'ensemble de valeurs d'étalonnage représente une durée de retard à partir des instants de référence qui est nécessaire pour compenser le biais dans la forme d'onde qui est dû au fait que la forme d'onde est appliquée à l'appareil ( 21); la seconde valeur parmi l'en-15 semble de valeurs d'étalonnage représente une durée de retard à partir des instants de référence qui est nécessai- re pour compenser le biais dans la forme d'onde qui est dû au fait que la forme d'onde est déconnectée de l'appareil ( 21); et les circuits qui sont conçus de façon à recevoir le signal de sortie du générateur de base de temps ( 56), comprennent un générateur de format ( 66) qui est conçu pour appliquer la forme d'onde à l'appareil sous test ( 21) et pour déconnecter la forme d'onde de l'appareil sous test ( 21) aux instants qui sont identifiés par le signal de sor- tie du générateur de base de temps ( 56), et conformément à l'information qu'achemine le signal de données. 66 Circuit de base de temps selon la revendica- tion 63, caractérisé en ce que le signal de période com- prend un signal de sélection de front qui identifie un30 front d'un signal d'horloge qui est produit par une horloge de référence. 67 Circuit de base de temps selon la revendica- tion 66, caractérisé en ce que le signal de période com- prend en outre un signal de résidu qui est représentatif35 d'un temps résiduel à partir du front du signal d'horloge 56 qui est identifié par le signal de sélection de front; et les instants de référence qui sont identifiés par le signal de période sont des instants qui sont retardés du temps résiduel par rapport au front du signal d'horloge qui est 5 identifié par le signal de sélection de front. 68 Circuit de base de temps selon la revendica- tion 67, caractérisé en ce que le générateur de base de temps ( 56) est conçu de façon à additionner de manière numérique la valeur d'étalonnage à une valeur de résidu qui10 est représentéepar le signal de résidu. 69 Circuit de base de temps selon la revendica- tion 63, caractérisé en ce que le générateur de base de temps ( 56) est conçu de façon à recevoir un signal de base de temps représentatif d'une durée de retard supplémentaire15 à partir des instants de référence qui sont identifiés par le signal de période; et les instants qui sont identifiés par le signal de sortie du générateur de base de temps ( 56) sont en outre retardés de la durée de retard supplémentaire précitée, par rapport aux instants de référence.20 70 Circuit de base de temps selon la revendication 69, caractérisé en ce que le générateur de base de temps ( 56), est conçu pour additionner de façon numérique la valeur d'étalonnage et une valeur de temps qui est re- présentée par le signal de base de temps.