FR 2664422 A1 19920110 FR 9015696 A 19901214 Circuit d'accès à des données d'une mémoire à accès séquen- tiel,à faible courant de fonctionnementet son procédé de mise en oeuvre. La présente invention a trait à un circuit d'accès à des données d'une mémoire à accès séquentiel (ci-après désignée par SAM),à faible courant de fonctionnement et à son procédé de mise en oeuvre, et en particulier à un circuit d'accès à des données SAM et àson procédé de mise en oeuvre, dans lequel le courant de crête peut être réduit en séparant l'instant de détection des données et l'instant de délivran- ce des données l'un de l'autre, et le courant de fonction- nement peut être réduit en évitant la consommation du cou- rant inutile durant l'accès séquentiel. D'une manière générale, dans une mémoire vive dynamique (DRAM) à port double, un premier port possède la nêm structure que celle de la DRAM normale, et un second port est constitué d'un registre de données séquentielles et d'un circuit pour entrer/délivrer les données d'une manière séquentielle. A la différence de la DRAM normale, une telle DRAM à port double est apte à délivrer les données d'une manière indépendante, et l'accès aux données est effectué par l'in- termédiaire du port double, avec pour résultat que la con- sommation d'énergie devient sérieusement élevée en compa- raison de la DRAM normale. Par conséquent, si la DRAM à port double doit être préservée d'un grave problème lié à la consommation d'éner- gie en comparaison de la DRAM normale, il est nécessaire que l'accès aux données soit effectué avec une consommation d'énergie minimum. Le but de la présente invention est de proposer un circuit d'accès à des données SAM et un procédé de mise en oeuvre, dans lequel la consommation d'énergie peut être réduite en séparant l'instant de détection des données et l'instant de délivrance des données. Afin d'atteindre le but précité, le procédé de la présente invention est caractérisé en ce qu'une adresse est générée conformément à une horloge de comptage séquentiel l'adresse de colonne est décodée pour sélectionner la don- née; l'opération de détection des données est soumise à une modélisation jusqu'à ce que la donnée sélectionnée soit délivrée par l'intermédiaire d'une ligne d'entrée/sortie de données à un amplificateur détecteur d'entrée/sortie; l'opération de détection des données et l'opération de dé- livrance des données sont séparées conformément à l'instant de la modélisation; et ensuite l'accès à la donnée à par- tir de la SAM est obtenu. De plus, afin d'atteindre le but précité, le cir - cuit d'accès aux données de la SAM de la présente invention comporte: un compteur séquentiel pour délivrer une adresse séquentielle en comptant un signal d'horloge de comptage séquentiel; un décodeur de colonne pour sélectionner une porte d'entrée/sortie; un amplificateur détecteur d'entrée/ sortie pour amplifier les données délivrées par l'intermé- diaire de la porte d'entrée/sortie et une ligne d'entrée/ sortie; et un circuit tampon de délivrance de données pour délivrer à un trajet d'entrée/sortie les données amplifiées par l'amplificateur détecteur. Le circuit de la présente invention est en outre caractérisé en ce qu'il comporte de plus: un prédécodeur de colonne pour délivrer un signal de sélection de décodeur de colonne après réception d'une adresse séquentielle déli- vrée par le compteur séquentiel; un circuit de désactivation de décodage séquen- tiel pour délivrer un signal de désactivation au prédécodeur de colonne après réception d'un signal de détection de re- cherche provenant d'un circuit de recherche, et pour déli- vrer un signal de validation au prédécodeur de colonne après réception d'un signal d'horloge de comptage séquen- tiel; et un circuit de recherche pour prédécoder le signal de sortie du compteur séquentiel après réception d'un signal d'horloge de comptage séquentiel, pour sélectionner une porte d'entrée/sortie après délivrance d'un signal de sor- tie du prédécodeur de colonne à un décodeur de colonne, pour modéliser le temps jusqu'à ce que les données de la SAM soient délivrées par l'intermédiaire de la ligne d'entrée/ sortie à l'amplificateur détecteur, et pour délivrer des signaux recherche à l'amplificateur détecteur d'entrée/ sortie, au circuit de désactivation de décodage séquentiel et au prédécodeur de colonne. Le but précité et d'autres avantages de la présen- te invention ressortiront davantage de la description dé- taillée du mode de réalisation préféré de la présente inven- tion en regard des dessins annexés sur lesquels: la Figure l A est un diagramme temporel repré- sentant la délivrance des données après obtention d'un accès séquentiel aux données de la SAM selon la technique classi- que; la Figure 1 B est un diagramme temporel repré- sentant la délivrance des données après réalisation d'un accès séquentiel aux données de la SAM d'une manière per- fectionnée selon la présente invention; la Figure 2 représente les valeurs de courant me- surées durant l'accès et la délivrance de données SAM selon la technique classique et selon la présente invention d'une manière comparative; la Figure 3 est un schéma synoptique du circuit d'accès à des données d'une SAM de la présente invention à faible courant de fonctionnement; la Figure 4 est un diagramme temporel repré- sentant l'accès et la délivrance des données de la SAM im- pliquant un faible courant de fonctionnement selon la pré- sente invention; les Figures 5 à 7 sont des représentations de cir- cuit détaillées du circuit de recherche, du circuit de dés- activation de décodage séquentiel et du prédécodeur de co- lonne de la Figure 3; et la Figure 8 est une représentation de circuit dé- taillée pour un amplificateur détecteur d'entrée/sortie et d'un circuit tampon de sortie. La Figure 1 illustre des diagrammes temporels représentant l'instant de détection de données et l'instant de délivrance de données dans une DRAM à port double. Classiquement, comme représenté sur la Figure l A, la donnée est détectée et simultanément délivrée sur le flanc ascendant d'un signal d'horloge de comptage séquentiel SC, et par conséquent, à l'endroit o l'opération de détection des données et l'opération de délivrance des données se che- vauchent, c'est-à-dire sur le flanc ascendant du signal d'horloge SC, les courants de crête se superposent comme re- présenté sur la Figure 2 en trait plein, augmentant ainsi problématiquement le courant de crête. La présente invention a pour objet d'éviter l'ac- croissement des courants de crête provoqué par l'apparition simultanée de l'opération de détection et de l'opération de délivrance Comme représenté sur la Figure 1 B, l'on accède, détecte et amplifie une donnée Si à délivrer en avance de 3/2 cycles avant la délivrance, c'est-à-dire sur le flanc descen- dant de l'horloge SC, et ensuite, la donnée est mémorisée dans une première section d'une mémoire tampon à deux sec- tions selon un procédé pipeline. Ensuite, sur le flanc ascendant de l'horloge SC, la donnée DO qui est mémorisée dans une seconde section de la mémoire tampon pipeline est délivrée, un cycle et demi après avoir été détectée. Ensuite, sur le flanc descendant de l'horloge SC, une nouvelle donnée 52 est détectée, amplifiée et délivrée à la première section de la mémoire tampon de type pipeline, et la donnée 51 mémorisée dans la première section est transférée à la seconde section, tandis que, lors de l'appa- rition d'un autre flanc ascendant, la donnée 51 qui a été mémorisée dans la seconde section est délivrée en tant que donnée Dl. Ainsi, selon la présente invention, l'instant de détection et l'instant de délivrance pour les données séquen- tielles sont différents l'un de l'autre, et par conséquent, comme représenté en traits pleins sur la Figure 2, les courants de crête sont répartis, en obtenant ainsi un effet de diminution de consommation d'énergie. Comme décrit ci-dessus, la présente invention a pour objet de diminuer la consommation d'énergie en séparant l'opération de détection des données et l'opération de déli- vrance des données, et la présente invention sera décrite plus en détail en référence aux Figures 3 et 4. La Figure 3 représente un circuit pour un accès séquentiel des données de la mémoire à port double selon la présente invention Ici, le chiffre de référence 1 dé- signe un port du réseau de mémoire à accès sélectif et 2 dé- signe un port du réseau de mémoire à accès séquentiel. Le circuit d'accès à des données SAM selon la présente invention comporte: un compteur séquentiel 3 pour délivrer une adresse séquentielle SADD Ri après réception d'un signal d'horloge de comptage séquentiel SC; un prédécodeur de colonne 4 pour délivrer une adresse séquentielle PS Ai à des décodeurs de colonne 51-5 N après décodage de l'adresse séquentielle SADD Ri délivrée par le compteur séquentiel 3; des décodeurs de colonne 5 î 15 N pour délivrer des signaux pour déclencher une porte d'entrée/sortie (appelée ci-après porte I/O) après réception d'une adresse PS Ai du prédécodeur de colonne 4; un circuit de recherche pour délivrer des signaux de recherche RECHERCHE à un amplificateur détecteur I/O 8, au prédécodeur de colonne 4 et à un circuit de désactiva- tion de décodage séquentiel 6, en modélisant le temps jus- qu'à ce que le prédécodeur de colonne 4 prédécode le signal de sortie du compteur séquentiel SC à partir du flanc descen- dant du signal d'horloge de comptage séquentiel SC, jusqu'à ce que les décodeurs de colonne 5 -5 N reçoivent les signaux de sortie du prédécodeur de colonne 4 de manière à sélec- tionner une porte I/O, et jusqu'à ce que les données mémori- sées dans la mémoire à accès séquentiel SAM 2 soient déli- vrées depuis le port de réseau de la mémoire à accès sélectif 1 par l'in- termédiaire d'une ligne I/O à un amplificateur détecteur I/O 8 un circuit de désactivation de décodage séquentiel 6 pour délivrer un signal de désactivation de décodage sé- quentiel au prédécodeur de colonne 4 après réception d'un signal d'horloge de comptage séquentiel SC, et pour délivrer un signal de désactivation de décodage séquentiel SDD au prédécodeur de colonne 4 après réception d'un signal de re- cherche RECHERCHE en provenance du circuit de recherche; un amplificateur détecteur I/O 8 pour amplifier les données délivrées par le port du réseau de la miémoire à accès séquen- tiel 2 par l'intermédiaire d'une porte I/O et d'une ligne I/O sélec- tionnés par le décodeur de colonne 51-5 N; et une mémoire tampon de délivrance de données 9 pour délivrer à une mémoire tampon d'entrée/sortie 10 les données amplifiées par l'amplificateur détecteur Ici, si les données de sortie d'une rangée sélec- tionnée par la mémoire à accès sélectif 1 consistent en N bits, le nombre de lignes de colonne requis est N. Le mode d'accès aux données selon la présente in- vention sera à présent décrit en référence aux diagrammes temporels de la Fiqure 4 Si les données du port du réseau de la mé- moire à accès sélectif RAM doivent être accédées séquentiellement, les données d'une rangée du réseau de la mémoire à accès sélectif doivent être détectées, et les données détectées doivent être transfé- rées en avance par l'intermédiaire d'une porte de transfert au port du réseau de la mémoire à accès séquentiel SAM 2. Si un signal d'horloge de comptage séquentiel SC est appliqué depuis un contrôleur extérieur au compteur sé- quentiel 3, le compteur séquentiel 3 génère séquentiellement des signaux d'adresse séquentiels afin de provoquer des gé- nérations séquentielles de signaux pour sélectionner une des lignes de colonne conformément au signal d'horloge SC. Comme représenté sur la Figure 4, lors du flanc descendant du signal SC, le compteur séquentiel 3 est activé après un intervalle de temps ti, et délivre un signal d'adresse séquentiel SADD Ri de la Figure 4 B au prédécodeur de colonne 4 Simultanément, le circuit de désactivation de décodage séquentiel 6 délivre un signal de désactivation de décodage séquentiel SDD (cf le diagramme temporel de la Figure 4 C) au prédécodeur de colonne 4, et par conséquent, le prédécodeur de colonne 4 est validé afin de décoder l'a- dresse séquentielle. Ensuite, le prédécodeur de colonne 4 décode le si- gnal d'adresse SADD Ri afin de délivrer un signal d'adresse séquentiel prédécodé PS Ai aux décodeurs de colonne 515 N après un intervalle de temps t 2 (cf le diagramme temporel de la Figure 4 D). Les décodeurs de colonne 515 N génèrent des signaux pour sélectionner une porte I/O après réception du signal d'adresse séquentiel PS Ai qui est prédécodé par le prédéco- deur de colonne 4. Si une porte I/O est déclenchée par les signaux de sortie des décodeurs de colonne 51 5 N alors les données, qui ont été transférées du port du réseau de la mêdire à accès sélectif 1 au port du réseau de la mémoire à accès séquentiel 2 par l'intermé- diaire d'une porte de transmission de données, sont délivrées par l'inter- médiaire de la ligne I/O. Par ailleurs,le circuit de recherche 7 a pour objet la modélisation de l'intervalle de temps t 5 (c'est- t 1 + t 2 + t 3 + t 4) qui est nécessaire pour les opérations durant la période durant laquelle les données transférées au port du réseau de la mémoire à accès séquentiel SAM 2 sont délivrées par l'intermédiaire d'une ligne I/O à l'amplifica- teur détecteur I/O 8 En particulier, ce circuit de recher- che 7 a pour objet la modélisation de l'intervalle de temps t 1 qui est nécessaire pour délivrer une adresse séquentielle SADD Ri par le compteur séquentiel 3 après réception d'un signal d'horloge de comptage séquentiel SC; la modélisation de l'intervalle de temps t 2 qui est nécessaire pour délivrer un signal d'adresse séquentiel prédécodé PS Ai après décodage de l'adresse séquentielle SADD Ri par le prédécodeur de colon- ne 4; la modélisation de l'intervalle de temps t 3 (cf le diagramme temporel de la Figure 4 E) qui est nécessaire pour déclencher une ligne I/O après réception du signal d'adresse séquentiel prédécodé PS Ai par les décodeurs de colonne 51- N; et la modélisation de l'intervalle de temps t 4 (cf. le diagramme temporel de la Figure 4 F) qui est nécessaire pour délivrer les données par l'intermédiaire de la ligne I/O à l'amplificateur détecteur 8 après que les données aient été réparties par l'intermédiaire de la porte I/O sélec- tionnées à partir du port du réseau de la mémoire à accès séquentiel SAM 2. Ainsi, après que les intervalles de temps t 5 = t 1 + t 2 + t 3 + t 4 aient été explorés par le circuit de re- cherche 7, un signal de recherche RECHERCH Edela Figure 4 G est appliqué à l'amplificateur détecteur I/O 8 pour l'acti- ver, alors l'amplificateur détecteur I/O 8 détecte et amplifie les données délivrées par l'intermédiaire de la ligne I/O, et délivre une donnée séquentielle à la mémoire tampon de sor- tie de données 9. Par ailleurs, le signal de recherche est également appliqué au circuit de désactivation de décodage séquentiel 6, et par conséquent, après qu'une donnée qui a été amplifiée I par l'amplificateur détecteur I/O 8 a été délivrée à la mémoire tampon de sortie de données 9,comme représenté sur la Figure 4 H, le circuit de désactivation de décodage séquen- tiel 6 délivre un signal de désactivation de niveau haut SDD (Figure 4 C) au prédécodeur de colonne 4 après un inter- valle de temps t 6 Par conséquent, comme représenté sur la Figure 4 D, le prédécodeur de colonne 4 est désactivé du fait que le signal d'adresse séquentiel a été mis à un niveau haut, et l'opération de lecture telle que décrite ci- dessus, n'est plus effectuée. C'est-à-dire que jusqu'à ce que le flanc descendant suivant de l'horloge de comptage séquentiel se présente, l'opération de détection des données du port du réseau de la mémoire à accès séquentiel SAM 2 est stoppée. Après achèvement de l'opération de détection de çonnées comme décrit ci-dessus, si un flanc ascendant du si- gnal d'horloge SC se présente, les données qui ont été lues de la manière précitée et mémorisées dans la mémoire tampon de sortie de données 9, un cycle et demi avant l'instant t 7 sur la Figure 4 a,sont délivrées par l'intermé- diaire du trajet I/O 10 Bien entendu, les données lues seront délivrées un cycle et demi après le début de l'inter- valle de temps t 1 de la Figure 4, et ceci peut être représen- té comme sur la Figure 1 B. Une description détaillée de la délivrance de données en référence à une représentation détaillée de cir- cuit sera donnée ci-après. Ainsi, il est devenu possible de séparer l'instant de détection des données et l'instant de délivrance des données lors de l'accès aux donnéesdu port du réseau de la mémoire à accès séquentiel SAM. il Par ailleurs, un autre procédé de diminution du courant selon la présente invention sera décrit en référence à la Figure 4 F. Lorsqu'une donnée est délivrée par l'intermédiaire de la ligne I/O à l'amplificateur détecteur I/O, si la ligne I/O est soumise en permanence à la tension de la source d'alimentation Vcc, le temps d'ouverture est prolongé, et le courant circule à travers le registre (non représenté) du port de la SAM durant la période de temps prolongée. Cependant, en bloquant la consommation de courant selon la présente invention, la ligne I/O est ouverte pen- dant une période suffisamment longue pour que l'amplifica- teur détecteur I/O 8 puisse ouvrir suffisamment la ligne I/O comme représenté sur la Figure 4 F, et le reste du temps est utilisé pour effectuer la précharge. Pour décrire ceci plus particulièrement sur la Figure 3, si la ligne I/O est préchargée, alors afin de bloquer la dissipation de courant continu, les circuits décodeurs 4, 51-5 N pour déclencher la porte I/O sont dés- activés à l'aide de l'horloge de désactivation générée à partir du circuit de désactivation de décodage séquentiel 6 décrit ci-dessus Par conséquent, la ligne I/O et les circuits de décodage sont actionnés durant la période allant du flanc descendant du signal de comptage séquentiel SC jusqu a l'achèvement de la détection Durant le reste du temps, tous les circuits d'accès séquentiel, à l'exception de la mémoire tampon de sortie de données 9, sont désacti- vés par le circuit de désactivation SDD. La Figure 5 représente en détail le circuit du prédécodeur de colonne 4 de la Figure 3 Sur cette Figure, si un signal de désactivation de décodage séquentiel SDD à un niveau bas est délivré par le circuit de désactivation de décodage séquentiel 6, le circuit de-prédécodage de co- lonne 4 est validé pour décoder le signal d'adresse séquen- tiel SADD Ri délivré par le compteur séquentiel 3, et pour délivrer un signal d'adresse séquentiel de colonne PS Ai. D'autre part, si un signal de désactivation de décodage séquentiel de niveau haut est délivré, le prédécodeur de colonne 4 est désactivé, de sorte que le fonctionnement du prédécodeur de colonne 4 n'est plus assuré. La Figure 6 représente en détail le circuit de désactivation de décodage séquentiel 6, et ce circuit 6 est constitué d'une section en vue de retarder le signal d'hor- loge de comptage séquentiel SC jusqu'à ce qu'un signal d'adresse séquentiel SADD Ri soit délivré après application du signal d'horloge de comptage séquentiel S Cainsi que d'une section afin de modéliser le temps jusqu'à ce qu'un signal de recherche RECHERCHE soit appliqué en provenance du circuit de recherche après la délivrance d'une adresse séquentielle ADD Ri, et jusqu'à achèvement de l'opération de détection de données. Le signal C 3 est un signal de commande délivré extérieurement, et ce signal est maintenu à un niveau bas durant l'opération d'accès aux données séquentielles. La Figure 7 représente en détail le circuit de recherche, et la structure de ce circuit est la même que la structure du trajet de signal correspondant au segment entre l'entrée d'un signal d'horloge de comptage séquentiel SC et la délivrance des données à l'amplificateur détecteur I/O 8 après la lecture des données provenant du port du ré- seau de la mémoire SAM 2. Par conséquent, le circuit de recherche 7 effectue la modélisation du temps jusqu'à ce que les données détectées soient délivrées à l'amplificateur détecteur I/O 8 après l'entrée du signal d'horloge de comptage séquentiel SC à celui-ci Le circuit de recherche 7 délivre alors un signal de recherche RECHERCHE pour commander l'amplificateur dé- tecteur I/O 8 à l'instant o les données sont délivrées à l'amplificateur détecteur I/O 8. Comme représenté sur la Figure 4 H, l'amplifica- teur détecteur I/O 8 effectue l'opération d'amplification uniquement jusqu'à ce que les données détectées par le signal de recherche RECHERCHE du circuit de recherche 7 soient déli- vrées Après achèvement de l'opération d'amplification de l'amplificateur détecteur I/O 8, le circuit de désactivation de décodage séquentiel 6 délivre un signal de désactivation de décodage séquentiel SDD conformément au signal de recher- che, après quoi l'opération de prédécodage de colonne est stoppée. Un signal Cl est prévu pour déterminer le mode d'accès séquentiel ou le mode d' opération de transmission de données, et ce signal est maintenu à un niveau haut lors- que les données sont accédées séquentiellement comme dans le cas de la présente invention Un signal C 2 est un signal de commande délivré de l'extérieur, et ce signal est maintenu à un niveau haut durant l'accès séquentiel aux données. Un signal C 3 est délivré à la sortie du circuit de recherche, et commande la porte de transmission de ma- nière à délivrer un signal de recherche en relation avec l'opération d'accession aux données séquentielles, après que le signal C 3 a été abaissé à un niveau bas durant l'accès séquentiel aux données de la mémoire à port double D'autre part, durant le mode de transmission de données, le signal C 3 commande la porte de transmission de sorte que cette dernière délivre un signal de recherche associé à l'opéra- tion de transmission de données. Leur fonctionnement sera à présent décrit en détail en référence aux Figures 8 et 4, la Figure 8 étant des schémas de circuits détaillés de l'amplificateur détecteur I/O 8 et de la mémoire tampon de sortie 9 comme décrit ci- dessus, et la Figure 4 étant une représentation d'organi- grammes temporels pour les circuits de la Figure 8. Comme représenté par le schéma de circuit détaillé de la Figure 5, les signaux de sortie PS Ai du prédécodeur de colonne 4 sont délivrés respectivement aux décodeurs de colonne 51 î 5 N de sorte que le décodeur de colonne corres- pondant active la porte I/O Ainsi, les données sont déli- vrées depuis le port du réseau de la mémoire SAM 2 à l'ampli- ficateur détecteur I/O 8 (décrit ci-après) sous la forme de signaux I/O et TTO. Comme représenté sur la Figure 8, l'amplificateur détecteur I/O 8 et la mémoire tampon de sortie correspondan- te 9 sont constitués d'une première bascule et d'une seconde bascule qui sont reliées l'une à l'autre. Comme mentionné au début de la présente description, la délivrance de données est effectuée de telle manière que: sur le flanc descendant de l'horloge SC, les données à délivrer sont accédées,détectées et amplifiées; et les données sont mémorisées dans une mémoire tampon à deux étages (pour être délivrées selon un procédé pipeline), c'est-à-dire dans le première étage (la première bascule) 81 parmi les première et seconde bascules 81, 82 Ensuite, sur le flanc ascendant de l'horloge SC, sont délivrées d'autres données qui ont été détectées un cycle et demi avant, et ont été stockées * dans le second étage de la mémoire tampon pipeline, c'est- à-dire dans la seconde bascule 82. Ensuite, sur le flanc descendant de l'horloge SC, d'autres données sont détectées et amplifiées et sont délivrées à la première bascule 81, tandis que la donnée qui a été mémorisée dans la première bascule 81 est transférée à la seconde bascule 82 Ensuite, sur le flanc ascendant, la donnée qui a été mémorisée dans la seconde bascule 82 est délivrée Cette opération ressort des Figures 8 et 4. La première bascule 81 comprend une première porte de transmission 811, une première mémoire tampon 812 (cons- tituée de deux inverseurs), et une seconde porte de transmis- sion 813, tous ces éléments étant séquentiellement intercon- nectés, tandis que la seconde porte de transmission reçoit un signal 0 PSOT en tant que signal de commande appliqué de l'extérieur. Par ailleurs, la seconde bascule 82 comprend:une seconde mémoire tampon 821 constituée de deux inverseurs; et des troisième et quatrième portes de transmission 822, 823 auxquelles le signal de sortie non inversé et le signal de sortie inversé de la mémoire tampon sont respectivement appliqués Les troisième et quatrième portes de transmission 822, 823 reçoivent des signaux 0 SOT de l'extérieur en tant que signaux de commande. En référence à la Figure 4, sur le flanc descen- dant de l'horloge SC, c'est-à-dire au début de l'intervalle de temps ti, un signal de niveau haut 0 PSOT (Figure 4 I) en tant que signal de commande est appliqué à la première bas- cule de l'amplificateur détecteur I/O. Ensuite, sur le flanc descendant de l'horloge SC, un signal haut est entré en tant que signal de commande pour la première porte de transmission 811 de la première bascule 81 (cf diagramme temporel de la Figure 4 H), tandis que l'amplificateur détecteur I/0 8 conserve les données entrées, c' est-à-dire les données détectées par la première bascule 81. Sur le flanc ascendant de l'horloge SC (à l'instant t 7 de la Figure 4), les signaux 0 PSOT et 0 SOT passent au niveau bas et haut, respectivement, et par conséquent, les données qui ont été mémorisées dans la secondebascule, c'est-à-dire les données SDB',qui existent depuis un cycle et demi avant l'instant t 7, sont délivrées (SDOUT) par l'intermédiaire de la mémoire tampon B sous la forme de données SDB" transfor- mées à partir des données SDB', conformément aux opérations des troisième et quatrième portes de transmission Le signal 0 PSOT est couramment à un niveau bas, et par conséquent, les données qui sont obtenues au cours de l'étape de lecture ne sont pas transférées à la seconde bascule 82, mais sont conservées dans la première bascule 81. La Figure 4 représente le processus de délivrance des données au trajet de sortie 10 sur le flanc ascendant de l'horloge SC et à l'instant t 7. Ensuite, à l'instant t 8, une nouvelle détection de données est effectuée, et dans cet état, les données exis- tant un cycle et demi avant l'instant t 7 ont déjà été dé- livrées Dans cet état, lorsque le signal 0 PSOT est passé à un niveau haut, les données qui sont détectées un cycle et demi avant l'instant t 8 sont transférées à la seconde bas- cule 82 sous la forme de SDB', tandis que les données qui sont nouvellement détectées sont conservées dans la première bascule 81 sous la forme de SDB. Ensuite, sur le flanc ascendant de l'horloge SC un cycle après le début de l'intervalle de temps t 1, les données qui sont détectées après le début de l'intervalle de temps t 1 sont délivrées. Selon la présente invention telle que décrite ci-dessus, le temps de détection des données par accès aux données de la SAM et le temps de délivrance des données à l'extérieur sont séparés l'un de l'autre, réduisant ainsi le courant de crête De plus, un circuit de recherche pour modéliser l'opération de lecture de données est utilisé afin d'activer l'amplificateur détecteur I/O et le prédé- codeur de colonne uniquement durant le temps nécessaire, de sorte que la consommation du courant de fonctionnement est maintenue au minimum. R E V E N D I C A T I O N S 1 Procédé d'accès à des données d'une mémoire à accès séquentiel SAM, à faible courant de fonctionnement pour accéder aux données qui sont délivrées à partir d'un port de réseau d'une mémoire RAM ( 1) par l'intermédiaire d'une porte de transmission à une mémoire à un port de réseau d'une SAM ( 2) pour y être mémorisées, caractérisé en ce que sur le flanc descendant d'un signal d'horloge de comptage sé- quentiel (SC) c'est-à-dire un cycle et demi avant la déli- vrance des données, la donnée est détectée dudit port du réseau de mémnire SAM ( 2) de manière à mémoriser la donnée dans une première section d'une mémoire tampon à deux sections du type pipeline, en ce que sur le flanc descendant du signal d'hor- loge de comptage séquentiel (SC), c'est-à-dire un demi- cycle avant la délivrance de la donnée, la donnée mémorisée dans ladite première section de ladite mémoire tampon à deux sections est transférée à une seconde section de ladite mémoire tampon à deux sections pour y être mémorisées, et en ce que sur le flanc ascendant du signal d'hor- loge de comptage séquentiel (SC) la donnée mémorisée dans la seconde section de ladite mémoire tampon à deux sections est délivrée. 2 Procédé d'accès à des données de mémoire à accès séquentiel SAM selon la revendication 1, caractérisé en ce que l'opération de détection des données comporte une étape de génération d'un signal d'adresse séquentiel SADD Ri confor- mément à une horloge de comptage séquentiel (SC), une étape de délivrance d'une adresse prédécodée de colonne (PS Ai) après décodage du signal d'adresse séquentiel (SADD Ri), une étape de sélection des données provenant du port du réseau de la mémoire SAM ( 2) après décodage de l'adresse de colonne (PS Ai) et après déclenchement d'une porte d'entrée/ sortie, une étape de délivrance d'un signal de recherche en modélisant les opérations depuis la génération de l'adresse séquentielle jusqu'à l'amplification des données sélection- nées en provenance dudit port de réseau de la mémoire SAM ( 2), et une étape d'amplification des données détectées conformément au signal de recherche. 3 Procédé d'accès à des données de mémoire à accès séquentiel SAM selon la revendication 1 ou 2, caractérisé en ce qu'il comporte une étape dans laquelle, lorsque les données détec- tées de ladite SAM sont délivrées par l'intermédiaire d'une ligne d'entrée/sortie à un amplificateur détecteur d'entrée/ sortie, ladite ligne d'entrée/sortie est ouverte uniquement durant une période suffisamment longue pour exploiter com- plètement ladite ligne d'entrée/sortie par ledit amplifica- teur détecteur d'entrée/sortie, et durant le reste du temps, une précharge est effectuée, ainsi qu'une désactivation de l'opération de décodage pour déclencher ladite ligne d'en- trée/sortie, en bloquant ainsi la consommation de courant. 4 Circuit d'accès à des données de mémoire à accès séquentiel SAM à faible courant de fonctionnement, compor- tant: un compteur séquentiel ( 3) pour délivrer une adresse séquentielle par comptage de signaux d'horloge de comptage séquentiel, des décodeurs de colonne ( 5 î 15 N) pour sélection- ner une porte d'entrée/sortie, un amplificateur détecteur d'entrée/sortie ( 8) pour amplifier les données délivrées par l'intermédiaire de ladite porte d'entrée/sortie et une ligne d'entrée/sortie, et une mémoire tampon de délivrance de données pour délivrer à un trajet d'entrée/sortie ( 10) les données amplifiées par ledit amplificateur détecteur d'entrée/sortie ( 8), caractérisé en ce que ledit circuit d'accès a des données d'une mémoire à accès séquentiel SAM comporte en outre un prédécodeur de colonne ( 4) pour déli- vrer un signal de sélection de décodeur de colonne après réception d'une adresse séquentielle SADD Ri en provenance dudit compteur séquentiel ( 3), un circuit de désactivation de décodage séquentiel ( 6) pour délivrer un signal de validation audit prédécodeur de colonne ( 4) après réception d'un signal d'horloge de comptage séquentiel (SC), et pour délivrer un signal de dés- activation (SDD) audit prédécodeur de colonne ( 4) après réception d'un signal de recherche (RECHERCHE) provenant d'un circuit de recherche ( 7), et un circuit de recherche ( 7) pour délivrer un si- gnal de recherche (RECHERCHE) après réception d'un signal d'horloge de comptage séquentiel (SC) afin de commander le- dit amplificateur détecteur d'entrée/sortie ( 8) en formant un tracé de même forme que celle du tracé du trajet de si- gnal entre l'entrée d'un signal d'horloge de comptage sé- quentiel (SC) et la délivrance des données provenant d'un port de réseau d'une mémoire SAM ( 2) audit amplificateur détecteur d'entrée/sortie ( 8). Circuit d'accès à des données d'une mémoire à accès séquentiel SAM selon la revendication 4, caractérisé en ce que ledit circuit de recherche ( 7) prédécode le si- gnal de sortie dudit compteur séquentiel ( 3) après réception d'un signal d'horloge de comptage séquentiel (SC), ledit circuit de recherche ( 7) effectue une modélisation du temps jusqu'à ce que les données SAM soient délivrées par l'inter- médiaire d'une ligne d'entrée/sortie audit amplificateur détecteur d'entrée/sortie après que lesdits décodeurs de colonne ( 51-5 N) aient sélectionnés une porte d'entrée/sortie après réception du signal de sortie dudit prédécodeur de colonne ( 4), et ledit circuit de recherche ( 7) délivre également un signal de recherche (RECHERCHE) à la fois audit circuit de désactivation de décodage séquentiel ( 6) et audit prédécodeur de colonne ( 4) lorsque la donnée détectée est délivrée audit amplificateur détecteur d'entrée/ sortie ( 8).