FR 2672418 A1 19920807 FR 9109511 A 19910726 AGENCEMENT D'UN ETAGE DE CIRCUITS DE COMMANDE DE LIGNES DE MOT POUR DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS La présente invention se rapporte à la construction de réseaux de mémoire dans un dispositif à semiconducteurs, et particulièrement à un agencement des étages de circuits de commande de lignes de mot approprié pour des dispositif de mémoire à semiconducteurs à haute densité. Dans un dispositif de mémoire à semiconducteurs ayant une haute densité et une grande capacité, plus la superficie de cellule occupée par chaque cellule de mémoire devient petite, plus étroite est la largeur entre une ligne de mot et une ligne de bit qui y sont connectées et plus fin devient le tracé d'un amplificateur de détection En fait, dans un dispositif DRAM (mémoire vive dynamique) dans l'échelle d'un méga ( 22 ), une réglure de tracé extrêmement stricte d'un pas sub- micronique est requise, comme cela est bien connu dans ce domaine Par conséquent, pour fabriquer de tels dispositifs DRAM dans cette réglure de tracé, il est essentiel d'obtenir un agencement optimal des dispositifs de mémoire à semiconducteurs à l'intérieur d'un espace limité. La figure 1 représente la structure d'un dispositif de mémoire à semiconducteurs connu Un tel dispositif de mémoire à semiconducteurs 10 est divisé en quatre blocs En se référant à chacun des blocs, autour d'un réseau de cellules de mémoire 20 comprenant un amplificateur de détection, sont disposés un décodeur de colonne 30 et un décodeur de ligne 60 Un étage de circuits de commande de lignes de mot 50 est interposé entre le réseau de cellules de mémoire 20 et le décodeur de ligne 60 L'étage de circuits de commande de lignes de mot 50 sélectionne une ligne de mot concernée en réponse aux signaux de décodage issus du décodeur de ligne 60 Dans le dispositif de mémoire à semiconducteurs 10, le reste de la superficie exceptés le réseau de cellules de mémoire 20, le décodeur de colonne 30, le décodeur de ligne 60 et l'étage de circuits de commande de lignes de mot 50, représente une région périphérique 11 de celui-ci. La connexion entre l'étage de circuits de commande de lignes de mot 50 et le réseau de cellules de mémoire 20 en ce qui concerne le dispositif de mémoire classique de la figure 1, peut être aisément comprise en se référant à un brevet des Etats-Unis NO 4,481,609. La figure 2, dont il est fait mention dans le brevet référencé ci- dessus, représente une partie de la figure 1 en plus grand détail A l'intérieur de chaque réseau de cellules de mémoire, une pluralité de lignes de mot WL et une pluralité de lignes de bit BL se croisent l'une l'autre à angle droit (à la figure 2, un agencement de l Oxl O est montré à titre d'exemple), et des cellules de mémoire 21 sont disposées aux intersections entre les lignes de mot et les lignes de bit Les lignes de bit BL sont sélectionnées par l'intermédiaire d'un circuit sélecteur de colonne (appelé porte Y) déclenché par un signal de décodage du décodeur de colonne 30 Le circuit sélecteur de colonne 31 est connecté à l'amplificateur de détection 22 Toutes les lignes de mot WL 1 à WL 10 dans le réseau de cellules de mémoire 20 sont connectées à l'étage de circuits de commande de lignes de mot 50, c'est- à-dire que l'étage de circuits de commande de lignes de mot 50 possède autant de circuits de commande de ligne qu'il y a de lignes de mot, comme cela est montré à la figure 3 A. La figure 3 A représente le circuit électrique ci-dessus sous une forme plus aisément compréhensible. L'étage de circuits de commande de lignes de mot 50 possède le même nombre de circuits de commande de lignes de mot qu'il y a de lignes de mot dans le réseau de cellules de mémoire 20 Cependant, l'utilisation d'une telle structure de cellules de mémoire, dans un dispositif de cellules de mémoire à haute densité, fait en sorte que les longueurs des lignes de mot sont grandes, et par conséquent, la résistance de ligne de la ligne de mot est augmentée, ce qui retarde la transmission des signaux Pour tenter de surmonter cet inconvénient, c'est-à-dire, le retard dans la transmission des signaux, la ligne de mot est jumelée avec une ligne métallique. La figure 3 B montre que la ligne de mot WL et la ligne métallique ML sont jumelées ensemble En ce qui concerne les points de jumelage 52 avec la ligne métallique, réalisés dans le procédé classique, plus le nombre de points de jumelage est grand, plus la superficie occupée par ceux-ci est grande Ce fait est défavorable à une réglure de tracé fine et complique la tâche de tracé Par conséquent, le procédé de jumelage traditionnel de la ligne de mot et de la ligne métallique présente une limite insurmontable. Egalement, il y a une autre structure classique procurant un agencement plus efficace des circuits de commande de lignes de mot qui commandent les lignes de mot de façon appropriée pour un dispositif à semiconducteurs de haute densité de tracé fin Dans cette structure, les étages de circuits de commande de lignes de mot sont disposés des côtés opposés du réseau de cellules de mémoire de la figure 1 Ainsi chaque circuit de commande de lignes de mot dispose de deux pas de ligne de mot Par conséquent le problème du tracé découlant de la réglure fine est surmonté Cependant, comme dans la structure décrite à la figure 1, puisque chaque ligne de mot issu de chaque circuit de commande de lignes de mot s'étend jusqu'à l'extrémité du réseau de cellules de mémoire, la résistance de ligne et la capacité parasite dans la ligne de mot elle-même sont augmentées Par conséquent, il est impossible d'empêcher le retard dans la transmission des signaux. C'est un objectif de la présente invention que de créer un agencement d'étages de circuits de commande de lignes de mot réalisant un tracé utilisable de manière pratique et le procédé de fabrication correspondant qui soient appropriés pour des dispositifs de mémoire à semiconducteurs à haute densité. C'est un autre objectif de la présente invention que de créer un agencement pour éliminer les effets négatifs résultant de la grande longueur des lignes de mot, dans un dispositif de mémoire à semiconducteurs à haute densité. Pour atteindre les objectifs ci-dessus, la présente invention se caractérise en ce que les étages de circuits de commande de lignes de mot sont divisés en au moins trois sous-étages, ou plus, en ce qu'une ligne de mot s'étendant à partir de l'un des sousétages n'est pas couplée au sous-étage qui lui est adjacent, et en ce qu'une autre ligne de mot qui suit la première ligne de mot est couplée à l'autre sous-étage. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels: la figure 1 représente la structure du dispositif de mémoire à semiconducteurs classique; la figure 2 est une représentation détaillée d'une partie de la figure 1; les figures 3 A et 3 B représentent le procédé classique de connexion des lignes de mot à l'étage de circuits de commande de lignes de mot; la figure 4 représente la structure d'un mode de réalisation du dispositif de mémoire à semiconducteurs conforme à la présente invention; la figure 5 est une représentation détaillée d'une partie de la figure 4; et la figure 6 représente la structure d'un autre mode de réalisation du dispositif de mémoire à semiconducteurs conforme à la présente invention. La figure 4 représente un mode de réalisation de la structure du dispositif de mémoire à semiconducteurs, conforme à la présente invention Un dispositif de mémoire à semiconducteurs 100 selon la présente invention est divisé en quatre blocs de réseaux de mémoire Chaque bloc de réseaux de mémoire comprend: quatre réseaux de cellules de mémoire MCA/SA incluant des amplificateurs de détection; un décodeur de colonne 300; cinq sous-étages de circuits de commande de lignes de mot WD 11, WD 21, WD 31, WD 41, WD 51, les étages de circuits de commande de lignes de mot étant disposés entre les réseaux de cellules de mémoire, et le long des bords extérieurs des réseaux de cellules de mémoire supérieur et inférieur; et un décodeur de ligne 600 utilisé en commun avec le bloc de réseaux de mémoire adjacent La région restante, à l'exception des blocs de réseaux de mémoire ci-dessus, correspond à une région de circuit périphérique 110. L'étage de circuits de commande de lignes de mot est divisé en cinq parties, mais en fonction de la situation du dispositif, il peut être divisé en un nombre de parties plus grand ou plus petit que cinq Cependant, pour bénéficier de l'effet de la présente invention, le nombre de parties doit être d'au moins trois ou davantage. La figure 5 représente l'état des connexions entre les étages de circuits de commande de lignes de mot et les lignes de mot qui y sont connectées, en prenant le bloc supérieur gauche de la figure 4 comme exemple Comme cela est montré à la figure 5, une première ligne de mot WL 1 est connectée au premier, au troisième et au cinquième étages de circuits de commande de lignes de mot WD 11, WD 31, et WD 51 Tandis qu'une seconde ligne de mot WL 2 est connectée au second et au quatrième étages de circuits de commmande de lignes de mot WD 21, WD 41 C'est-à- dire qu'il devient possible de réaliser des étages de circuits de commande de lignes de mot ayant un intervalle de deux pas de ligne de mot, et que la longueur de la ligne de mot peut être raccourcie en proportion du nombre de divisions effectuées dans l'étage de circuits de commande de lignes de mot. Par conséquent, la superficie occupée par le circuit de commande de lignes de mot dans le sens de la longueur du décodeur de ligne, est diminué de 50 % Particulièrement, dans le cas de la division de l'étage de circuits de commande de lignes de mot en cinq comme cela est montré à la figure 4 ou à la figure 5, la longueur de la ligne de mot peut être raccourcie à un quart de celle existant dans le procédé classique. La figure 6 représente une autre structure d'étages de circuits de commande de lignes de mot dans le dispositif de mémoire à semiconducteurs selon la présente invention Le dispositif de mémoire à semiconducteurs 101 est divisé en six blocs de réseaux de mémoire Le bloc de la partie supérieure gauche a son étage de circuits de commande de lignes de mot divisé en trois parties, le bloc central gauche en quatre parties, et le bloc inférieur gauche en trois parties. Bien que, dans la présente invention, seulement deux modes de réalisation sont décrits, il sera compris aisément par les personnes expérimentées dans la technique que l'étage de circuits de commande de lignes de mot peut être divisé en davantage de blocs que ce qui est montré dans les modes de réalisation. En outre, selon la présente invention, la longueur d'une ligne de mot peut être raccourcie Par conséquent, la diminution de la résistance de charge (ou résistance de ligne) dans la ligne de mot elle-même peut être obtenue en utilisant un matériau ayant une faible résistance de couche comme les siliciures afin de réduire l'effet de retardement, sans jumelage entre une ligne de mot et une ligne métallique comme dans les techniques connues Par conséquent, dans la présente invention, la superficie pour le jumelage entre une ligne de mot et une ligne métallique n'est pas nécessaire En outre, des lignes s'étendant à partir du décodeur de ligne passent successivement par la partie inférieure de chaque réseau de mémoire, pour être connectées à chaque étage divisionnaire de circuits de commande de lignes de mot dans chaque réseau de mémoire. Comme cela a été décrit ci-dessus, la présente invention, puisque la longueur des lignes de mot utilisées dans les dispositifs de mémoire à semiconducteurs à haute densité peut être raccourcie, n'est pas seulement appropriée pour les dispositifs de mémoire à semiconducteurs à haute densité, mais également efficace pour la diminution du retard de transmission de signal provoquée par l'étendue de la longueur de la ligne de mot. En outre, selon la présente invention puisque la longueur de la ligne de mot peut être raccourcie en proportion du nombre de divisions effectuées dans chaque étage de circuits de commande de lignes de mot, aucun processus additionnel pour diminuer la résistance de la ligne de mot n'est nécessaire. Bien que l'invention ait été particulièrement montrée et décrite en se référant à un mode de réalisation préféré de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications dans la forme et dans des détails peuvent être effectuées sans sortir de l'esprit et du domaine de l'invention. REVENDICATIONS 1 Agencement d'étages de circuits de commande de lignes de mot dans un réseau de mémoire à semiconducteurs, ledit réseau de mémoire à semiconducteurs comportant une pluralité de lignes de mot (WL), de lignes de bit (BL) et de cellules de mémoire, o chacun desdits étages de circuits de commande de lignes de mot (WD) est adapté pour sélectionner l'une correspondante desdites cellules de mémoire, ledit agencement étant caractérisé en ce que lesdits étages de circuits de commande de lignes de mot sont subdivisés en au moins trois sous-étages (WD 11, WD 21, WD 31,), en ce qu'une ligne de mot donnée (WL 1, WL 2,) s'étendant à partir de l'un desdits sous-étages (WD 11, WD 21, ) n'est pas couplée à l'autre sous-étage qui lui est adjacent, et en ce que la ligne de mot suivant ladite ligne de mot donnée est couplée audit autre sous-étage. 2 Agencement tel que revendiqué dans la revendication 1, caractérisé en ce que chacun desdits sous-étages de circuits de commande de mot (WD 11, WD 21,) sélectionne une partie desdites lignes de mot (WL 1, WL 2,) disposées dans ledit réseau de cellules de mémoire à sa proximité. 3 Agencement tel que revendiqué dans la revendication 1, caractérisé en ce que la longueur de ladite ligne de mot (WL 1, WL 2,) est inversement proportionnelle au nombre de divisions pratiquées dans lesdits étages de circuits de commande de lignes de mot. 4 Agencement d'étages de circuits de commande de lignes de mot dans un réseau de mémoire à semiconducteurs, ledit réseau de mémoire à semiconducteurs comportant une pluralité de lignes de mot (WL), de lignes de bit (BL) et des cellules de mémoire, un décodeur de ligne ( 600) pour sélectionner lesdites lignes de mot (WL 1, WL 2,), lesdits étages de circuits de commande de lignes de mot (WD 11, WD 21,) et un décodeur de colonne ( 300) pour sélectionner lesdites lignes de bit, ledit agencement étant caractérisé en ce que: lesdites cellules de mémoire sont divisées en une pluralité de blocs de réseaux cellules de mémoire, chacun desdits blocs de réseaux de cellules de mémoire comportant au moins deux étages de circuits de commande de lignes de mot (WD 11, WD 21,), en ce qu'une ligne de mot (WL 1, WL 2, ) s'étendant à partir de l'un desdits étages de circuits de commande de lignes de mot n'est pas couplée à l'autre étage de circuits de commande de lignes de mot adjacent à celle-ci, en ce que l'autre ligne de mot suivant ladite une ligne de mot est couplée audit autre étage de circuits de commande de lignes de mot, et en ce que lesdits étages de circuits de commande de lignes de mot (WD 11, WD 21,) sont connectés audit décodeur de ligne ( 600) dans la région inférieure dudit réseau de mémoire à semiconducteurs. 5 Agencement tel que revendiqué dans la revendication 4, caractérisé en ce que chacun des étages de circuits de commande de lignes de mot (WD 11, WD 21,) sélectionne une partie desdites lignes de mot (WL 1, WL 2,) dans les réseaux de cellules de mémoire proches dudit étage de circuits de commande de lignes de mot. 6 Agencement tel que revendiqué dans la revendication 4, caractérisé en ce que lesdits réseaux de cellules de mémoire (MCA/SA) sont agencés dans le sens de la longueur des lignes de mot, et en ce que le nombre d'étages de circuits de commande de lignes de mot (WD 11, WD 21,) est plus grand de un que le nombre desdits réseaux de cellules de mémoire (MCA/SA).