FR 2670632 A1 19920619 FR 9101047 A 19910130 AMPLIFICATEUR DIFFERENTIEL DE DETECTION La présente invention se rapporte d'une manière générale à un amplificateur de détection utilisé dans un dispositif de mémoire à semiconducteur En particulier, cette invention se rapporte à un amplificateur de détection qui peut avoir de bonnes et stables caractéristiques d'amplification, sans nécessiter une grande consommation de courant. Un dispositif de mémoire à semiconducteur nécessite, afin de lire l'information mémorisée dans ses cellules de mémoire, un circuit pour décoder les adresses pour sélectionner une série de cellules de mémoire, un amplificateur pour amplifier l'information lue dans les cellules de mémoire sélectionnées, et un circuit pour sortir l'information amplifiée D'une manière générale, lors de la fabrication de dispositifs de mémoire à semiconducteur à haut degré d'intégration avec une performance de vitesse élevée, l'amélioration de la fiabilité aussi bien qu'une consommation de courant la plus faible possible doivent être tout d'abord considérées. Particulièrement, lorsque le dispositif de mémoire à semiconducteur atteint un degré d'intégration élevé, à la fois le niveau de tension de mise en oeuvre du dispositif de mémoire et la différence de tension entre les lignes d'information sont réduits, de sorte qu'il est nécessaire qu'un amplificateur de détection détecte de manière certaine la différence de tension réduite Les amplificateurs utilisés principalement dans un dispositif de mémoire à semiconducteur, particulièrement dans une mémoire à accès direct statique (SRAM), sont des amplificateurs différentiels de détection, qui doivent amplifier la faible différence de tension entre les deux bornes d'entrée d'une paire de lignes d'information (lignes de bit). Un tel amplificateur de détection est d'une manière générale du type à courant inversé, dont la structure fondamentale est divulguée dans le brevet U S N O 4,697,112 et dans l'article intitulé "A 28 ns CMOS SRAM With Bipolar Sense Amplifiers", pages 224 et 225, IEEE ISSCC publié le 23 février 1984. En se référant à la figure 1 qui représente un circuit classique comprenant l'amplificateur de détection décrit dans les publications citées ci-dessus, le circuit amplifie les différences entre les tensions appliquées à une première et à une seconde bornes d'entrée 1 et 2, qui sont sorties au moyen d'une première et d'une seconde bornes de sortie 3 et 4 Puisqu'il n'y a pas de différence substantielle entre la grille et le drain d'un transistor PMOS (semiconducteur métal-oxyde de type P) 6 qui sont habituellement reliés l'un avec l'autre, la tension de la première borne de sortie 3 n'est pas soumise à une variation considérable en dépit de la variation du niveau du signal d'entrée. Ainsi, la sortie effective est obtenue à travers seulement la seconde borne de sortie 4, et par conséquent le circuit est dit du type à une seule sortie Donc, un dispositif de mémoire pratique utilise deux amplificateurs de détection du type à courant inversé à une seule sortie, comme cela est montré à la figure 2. Aux figures 1 et 2 un transistor NMOS (semiconducteur métal-oxyde de type N) il dont la source est couplée à la tension de la masse Vss sert à empêcher la consommation de courant en réponse à un signal de commande d'un amplificateur de détection 10 à l'état logique "bas" reçu par sa grille lorsque l'amplificateur de détection n'est pas mis en oeuvre. Le signal d'égalisation 12 appliqué à une grille de transmission d'égalisation 13 reliée entre une paire de lignes de bit (ou lignes d'information) 15 et 16 égalise les lignes de bit 15 et 16 avant et après le fonctionnement de l'amplificateur de détection, tout en prenant le niveau logique "haut" de manière à faire en sorte que le signal de sortie de l'amplificateur de détection apparaisse dans les lignes de bit (ou lignes d'information) lors du fonctionnement de celui-ci. L'utilisation de l'amplificateur de détection du type à courant inversé cité ci-dessus induit les problèmes suivants: Premièrement, si le niveau de tension des signaux d'entrée est relativement "bas" ou "haut", le gain de tension de sortie devient petit La raison en est que, bien qu'aucun problème ne soit provoqué si une différence de tension apparait entre les tensions d'entrée comprenant les tensions de seuil des transistors NMOS 8 et 9 (voir la figure 1) recevant les tensions d'entrée, cependant la différence de tension entre les première et seconde bornes de sortie 3 et 4 devient insignifiante puisque les transistors NMOS ont presque la même conductivité si les niveaux des deux entrées sont différentes au dessous ou au dessus de la tension de seuil. Deuxièmement, la vitesse de fonctionnement est très lente La raison en est que si le signal reçu par l'intermédiaire de la première borne d'entrée 1 a un niveau plus élevé que le signal reçu par l'intermédiaire de la seconde borne d'entrée 2, le transistor NMOS 8 passe à l'état conducteur plus rapidement par rapport à l'état normal, en abaissant ainsi la tension de la première borne de sortie 3 Par conséquent, le transistor PMOS 7 charge la seconde borne de sortie 4 avec la tension d'alimentation en courant Vcc, de sorte que la variation des tensions de sortie est provoquée Le temps pris pour la variation de tension dépend de la conductivité du transistor lui même, de sorte que la sortie effective apparait relativement lente. Afin d'améliorer l'amplificateur de détection du type à courant inversé, il a été proposé un autre amplificateur de détection classique comme cela est montré à la figure 3. L'amplificateur de détection du type à verrouillage tel que montré à la figure 3 comporte une première et une seconde bornes de sortie 53 et 54 interconnectées respectivement aux grilles des transistors PMOS 57 et 56. Cette structure sert à compenser l'effet insuffisant de contre réaction positive de la première technique antérieure citée qui est provoquée par les transistors PMOS 6 et 7 couplés à l'alimentation de courant dans les circuits des figures 1 et 2 travaillant dans la région de saturation Cependant, l'amplificateur de détection de la figure 3 présente également une chute du gain de tension de sortie à un niveau bas ou haut du signal d'entrée. A savoir, en se référant au graphique de la figure 6, il sera rapidement apprécié que les courbes de gain de tension 61 et 63 représentant respectivement les caractéristiques de gain de tension des circuits des figures 2 et 3 chutent rapidement lorsque le niveau de la tension d'entrée est au dessous de 2 V ou au dessus de 3 V. La raison de ceci est que les éléments pour recevoir les tensions d'entrée dans les circuits des figures 2 et 3 sont des transistors NMOS, la région de niveau de tension (ou largeur de bande) pour maintenir un gain de tension de sortie élevé comme décrit ci-dessus est étroite. De plus, dans les circuits classiques des figures 1 ou 3, si le signal de commande de l'amplificateur de détection est amené à prendre le niveau logique "bas" afin d'empêcher la consommation de courant lorsque l'amplificateur de détection n'est pas mis en oeuvre, le transistor NMOS 11 est bloqué déconnectant ainsi les courants s'écoulant à travers les transistors NMOS 8, 9 ou 58, 59 et les tensions des première et seconde bornes de sortie 3, 4 ou 53, 54 augmentent jusqu'à ce que les transistors PMOS 6, 7 ou 56, 57 soient bloqués. Ainsi, les niveaux de tension des deux bornes de sortie viennent à avoir la même valeur, de sorte que la perte du signal de sortie effectif originel de l'amplificateur de détection sera provoquée Afin de résoudre ce problème, un circuit de verrouillage peut être ajouté additionnellement entre les première et seconde bornes de sortie 3, 4 ou 53, 54. C'est par conséquent un objet de la présente invention de créer un amplificateur différentiel de détection pour un dispositif de mémoire à semiconducteur qui possède une vitesse de fonctionnement élevée de même qu'un gain de tension élevé. C'est un autre objet de la présente invention de créer un amplificateur différentiel de détection dans lequel la consommation de courant est évitée lorsque l'amplificateur de détection n'est pas mis en oeuvre et dans lequel un circuit de verrouillage additionnel n'est pas nécessaire pour maintenir le niveau de tension de sortie. C'est encore un autre objet de la présente invention de créer un amplificateur différentiel de détection au moyen duquel un gain de tension de sortie stable et efficace est obtenu même à un niveau bas ou haut de la tension d'entrée. Selon un aspect de la présente invention, un amplificateur différentiel de détection pour amplifier une faible différence de tension entre une paire de signaux d'entrée comprend: une paire de premiers circuits de commande complémentaires pour produire des signaux de différents états, qui déterminent le niveau logique de la paire de signaux d'entrée, en réponse à la paire de signaux d'entrée et pour déterminer le niveau de tension comprenant l'un de la paire des signaux d'entrée; une paire de bornes de sortie connectées aux sorties respectives de la paire de circuits de commande complémentaires; et une paire de seconds circuits de commande complémentaires connectés entre la paire de bornes de sortie pour réagir respectivement aux signaux de différents états des premiers circuits de commande complémentaires. Selon un autre aspect de la présente invention, un amplificateur différentiel de détection comprend un premier transistor à effet de champ à grille isolée dont le canal est connecté à l'alimentation de courant et la grille connectée à un signal de commande de l'amplificateur de détection, et un second transistor à effet de champ à grille isolée dont le canal est connecté à la tension de la masse et dont la grille est connectée au signal inversé du signal de commande de l'amplificateur de détection. Selon encore un autre aspect de la présente invention, un amplificateur différentiel de détection avec une première et une seconde bornes de sortie comprend au moins une paire de transistors à effet de champ à grilles isolées commandés de manière complémentaire en fonction des tensions des première et seconde bornes de sortie. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels: la figure 1 représente une forme de base d'un amplificateur différentiel de détection classique; la figure 2 est un mode de réalisation d'un circuit classique; la figure 3 est un autre mode de réalisation du circuit classique; la figure 4 représente un amplificateur différentiel de détection selon la présente invention; la figure 5 montre des formes d'ondes de fonctionnement de l'amplificateur de détection de la figure 4; la figure 6 montre les courbes de comparaison des caractéristiques du circuit de l'invention par rapport à celles des circuits classiques; et les figures 7 à 12 représentent différents modes de réalisation de l'invention. En se référant à la figure 4, un amplificateur différentiel de détection 100 comprend un premier inverseur d'entrée complémentaire 124 avec une première borne d'entrée 101 et un second inverseur d'entrée complémentaire avec une seconde borne d'entrée 102 Le premier inverseur d'entrée complémentaire 124 est constitué d'un transistor PMOS 105 et d'un transistor NMOS 106 couplés en série Le second inverseur d'entrée complémentaire 125 est constitué d'un transistor PMOS 107 et d'un transistor NMOS 108 couplés en série Le premier inverseur d'entrée complémentaire 124 possède également une sortie connectée avec une première borne de sortie 103 qui à son tour est couplée à la sortie d'un premier inverseur complémentaire 126 et à l'entrée d'un second inverseur complémentaire 127. Le second inverseur d'entrée complémentaire 125 possède également une sortie connectée avec une seconde borne de sortie 104 qui à son tour est connectée avec la sortie du second inverseur complémentaire 127 et l'entrée du premier inverseur complémentaire 126 Le premier inverseur complémentaire 126 est constitué d'un transistor PMOS et d'un transistor NMOS 110 et 111 connectés en série Le second inverseur complémentaire 127 est constitué d'un transistor PMOS et d'un transistor NMOS 112 et 113 A la source commune des transistors PMOS 105 et 107 des premier et second inverseurs d'entrée complémentaires 124 et 125, le courant Vcc est délivré par l'intermédiaire du canal d'un transistor PMOS 109 dont la grille reçoit un signal de commande négatif SAE d'amplificateur de détection. Egalement entre la source commune des transistors NMOS 106 et 108 des premier et second inverseurs d'entrée complémentaires 124 et 125 et la tension de la masse Vss est connecté le canal d'un transistor NMOS 115 dont la grille reçoit un signal de commande positif SAE d'amplificateur de détection Les première et secondes bornes de sortie 103 et 104 sont respectivement connectées à une paire de lignes d'information 119 et 120 Un circuit d'égalisation 123 est connecté entre les lignes d'information 119 et 120, et il a la même fonction que celui des figures 1, 2 et 3. Les transistors PMOS et NMOS 109 et 115 respectivement connectés à l'alimentation de courant Vcc et la tension de la masse Vss sont bloqués en réponse au signal de commande positif SAE de l'amplificateur de détection à l'état logique "bas" (ou le signal de commande négatif SAE d'amplificateur de détection à l'état logique "haut") de manière à éviter la consommation de courant lorsque l'amplificateur différentiel de détection (désigné dans la suite comme "l'amplificateur de détection") n'est pas mis en oeuvre (à l'état d'attente) En plus, le premier et le second inverseurs complémentaires 126 et 127 servent de circuit de verrouillage. En se référant à la figure 5 pour représenter les formes d'ondes de fonctionnement de l'amplificateur de détection de la figure 4, le graphique référencé par la lettre A représente le signal d'adresse, B le niveau du signal d'entrée, C le signal d'égalisation EQ appliqué au circuit d'égalisation 123 pour égaliser la paire de lignes d'information, D le signal positif SAE de commande de l'amplificateur de détection, et E le signal de sortie. Sur le graphique de la figure 6 qui représente les résultats de la comparaison des amplificateurs de détection classiques des figures 2 et 3 avec l'amplificateur de détection de l'invention de la figure 4, l'axe y représente le gain de tension de l'amplificateur de détection, et l'axe x le niveau de tension d'entrée Les courbes 61, 63 et 65 représentent respectivement les résultats obtenus par les amplificateurs de détection des figures 2, 3 et 4 Les résultats ont été obtenus sous la même tension d'alimentation en courant. La figure 7 représente un autre mode de réalisation de l'invention, qui diffère de celui de la figure 4 en ce que les premier et second inverseurs complémentaires 126 et 127 de la figure 7 sont connectés par l'intermédiaire du transistor NMOS 115 à la tension de la masse en même temps que les premier et second inverseurs complémentaires d'entrée 124 et 125 Cependant, les fonctionnements des deux circuits sont pratiquement identiques l'un à l'autre. La figure 8 est un autre mode de réalisation de l'invention qui combine un amplificateur de courant de détection de type inversé classique et un circuit de verrouillage 170 comprenant deux transistors NMOS 166 et 167 Le transistor NMOS 166 a le canal connecté entre la première borne de sortie 161 et la tension de la masse Vss et la grille connectée à la seconde borne de sortie 162. L'autre transistor NOMS 167 a le canal connecté entre la seconde borne de sortie 162 et la tension de la masse Vss et la grille connectée à la première borne de sortie 161. L'amplificateur de détection de la figure 9 diffère de celui de la figure 8 en ce que les sources des transistors NMOS 166 et 167 de la figure 9 sont connectées par l'intermédiaire du transistor NMOS 115 (dont seule la borne est représentée) à la tension de la masse Vss. La figure 10 représente un autre mode de réalisation de l'invention modifié à partir de la figure 9 A savoir, l'amplificateur de détection de la figure 10 est obtenu en ajoutant deux transistors PMOS 184 et 187 à celui de la figure 9 Le canal du transistor PMOS 184 est connecté entre la source de tension d'alimentation Vcc et le drain du transistor d'entrée NMOS 168 dont la grille est connectée à la première borne d'entrée 101, et la grille de 184 est connectée à la seconde borne de sortie 162, tandis que le canal de l'autre transistor PMOS 187 est connecté entre la source de tension d'alimentation Vcc et le drain de l'autre transistor d'entrée NMOS 169 dont la grille est connectée à la seconde borne d'entrée 102, et la grille de 187 est connectée à la première borne de sortie 161 Ainsi, l'effet de contre réaction positive est amélioré de façon à augmenter le gain de tension de sortie. La figure 11 diffère de la figure 10 seulement en ce que les sources des deux transistors NMOS 166 et 167 constituant le circuit de verrouillage sont connectés en commun au drain du transistor NMOS connecté à la masse 115 (dont seule la borne est représentée) en même temps que les sources des transistors NMOS d'entrée 168 et 169. En se référant aux figures 4, 7, 8 à 11 qui présentent différents modes de réalisation d'amplificateur de détection de l'invention, la figure 4 est pratiquement la même que la figure 7 exceptée pour la connexion à la masse, de même la figure 8 est pratiquement la même que la figure 9, et la figure 10 que la figure 11. Les circuits des figures 4 et 7 reçoivent les signaux d'entrée par l'intermédiaire de circuits inverseurs CMOS (c'est-à-dire, les inverseurs d'entrée complémentaires 124, ), les figures 8 et 9 comprennent un circuit de verrouillage constitué de deux transistors NMOS 166 et 167 entre les deux bornes de sortie de l'amplificateur de détection de type à courant inversé classique et les circuits des figures 10 et Il forment une boucle de contre réaction positive par deux transistors NMOS 184 et 187 connectés à la tension d'alimentation en courant. En se référant à la figure 12 qui représente un autre mode de réalisation de l'amplificateur de détection de l'invention, à la différence des circuits des figures 4 et 7, le transistor PMOS 109 utilisé pour la connexion à la tension d'alimentation en courant est supprimé En plus des modes de réalisation décrits ci-dessus, il sera rapidement apprécié par une personne expérimentée dans cette technique que différents autres modes de réalisation peuvent être obtenus sans quitter l'esprit de la présente invention. Ci-dessous, le fonctionnement de l'amplificateur de détection de l'invention va maintenant être décrit en se référant aux figures 4 et 5. Avant la mise en oeuvre de l'amplificateur de détection 100, le signal d'égalisation (EQ) C de niveau logique "bas" active le circuit d'égalisation 123 pour égaliser la paire de lignes d'information 119 et 120 à un niveau donné Dans le cas d'une SRAM, le niveau d'égalisation des lignes d'information est généralement le niveau de la tension d'alimentation Vcc, ou plus ou moins celle-ci. Si les lignes d'information sont égalisées, le signal de commande de l'amplificateur de détection (SAE) D de niveau logique "haut" active l'amplificateur de détection pour exécuter la fonction de détection. En supposant que le niveau du signal de la première borne d'entrée 101 est plus élevé que celui de la seconde borne d'entrée 102, la sortie du premier inverseur d'entrée il 124 vient graduellement à un niveau "bas", tandis que la sortie du second inverseur d'entrée 125 vient à un niveau plus élevé que la sortie du premier inverseur d'entrée 124. A savoir, le transistor NMOS 106 du premier inverseur d'entrée 124 conduit davantage de courant par l'intermédiaire du transistor NMOS 115 vers la masse, tandis que le transistor NMOS 108 du second inverseur 125 conduit moins de courant que le transistor NMOS 106 par l'intermédiaire du transistor NMOS 115 vers la masse. Ensuite, le niveau de tension de la première borne de sortie 103 devient inférieur à celui de la seconde borne de sortie 104, et par conséquent la sortie du second inverseur 127 parvient à un état "encore plus élevé" en raison de l'effet de contre réaction positive Puisque la sortie du second inverseur 127 est couplé à l'entrée du premier inverseur 126, la sortie du premier inverseur 126 vient de plus en plus à l'état logique "bas" Il en résulte que l'état présent est conservé stable aussi longtemps que les niveaux de tension de la première et de la seconde bornes d'entrée 101 et 102 ne sont pas modifiés. En plus, lorsque le niveau de tension de la première borne de sortie 103 est diminué et que celui de la seconde borne de sortie 104 est augmenté, le transistor NMOS 113 du second inverseur 127 et le transistor PMOS 110 du premier inverseur 126 sont bloqués, de sorte qu'il est évité que du courant continu soit consommé par l'intermédiaire du premier et du- second inverseurs 126 et 127 Inversement, si le niveau de tension de la première borne d'entrée 101 est inférieur à celui de la seconde borne d'entrée 102, le même effet est également obtenu. Ainsi, le signal de sortie E suffisamment amplifié est chargé dans la paire de lignes de bit (ou lignes d'information) 119 et 120 par l'intermédiaire de la première et de la seconde bornes de sortie 103 et 104 Le gain de tension de sortie de l'amplificateur de détection de la figure 4 est maintenu stable sans variation importante mais à niveau bas ou niveau élevé (plus bas qu'environ 2 V ou plus élevé qu'environ 3 V) de la tension d'entrée, comme cela est montré par la courbe 65 sur le graphique de la figure 6. L'amplificateur de détection de la figure 7 est mis en oeuvre pratiquement de la même manière que celui de la figure 4 en ce qui concerne la connexion à la masse des premier et second inverseurs 126 et 127. L'amplificateur de détection de la figure 8 n'utilise pas les premier et second inverseurs d'entrée 124 et 125 comme aux figures 4 et 7 A la place le circuit de verrouillage 170 constitué des deux transistors NMOS 166 et 167 produit l'effet de contre réaction positive en fournissant ainsi un gain de tension de sortie stable qui est similaire à celui de la courbe 65 de la figure 6. A savoir, si le niveau de tension de la première borne d'entrée 101 est plus élevé que celui de la seconde borne d'entrée 102, le niveau tension de la première borne de sortie 161 chute plus rapidement que le niveau de tension de la seconde borne de sortie 162, de sorte que le transistor NMOS 167 est bloqué en raison du fait que sa grille est connectée à la première borne de sortie 161. Pendant ce temps, les deux transistors PMOS 164 et 165 sont débloqués en raison du faible niveau de tension de la première borne de sortie 161 de manière à charger les bornes de sortie avec la tension d'alimentation en courant Vcc De plus, puisque le transistor PMOS 164 est du type à grille et drain connectés en commun pour travailler dans la région de saturation, son opération de charge est à peine réalisée comparée au transistor PMOS 165 dont le drain est connecté à la seconde borne de sortie 162 Par conséquent, le niveau de tension de la seconde borne de sortie 162 devient élevé de manière à débloquer le transistor NMOS 166 Par conséquent, le niveau de tension de la borne de sortie 161 vient au niveau logique "bas", tandis que le niveau de tension de la seconde borne de sortie 162 conserve le niveau logique "haut" Ainsi, l'état de tension de sortie E est obtenu comme cela est montré à la figure 5. De plus, le transistor PMOS 164 conduit à peine le courant continu de la tension d'alimentation puisqu'il est mis en oeuvre dans la région de saturation, et l'autre transistor PMOS 165 ne peut pas conduire un courant à travers son canal en raison de la tension élevée de la seconde borne de sortie 162, ainsi la consommation de courant continu est évitée. Dans l'amplificateur de détection de la figure 10, en supposant que le niveau de tension de la première borne d'entrée 101 est plus élevé que celui de la seconde borne d'entrée 102, les transistors PMOS 187 et 184 réagissent à la tension de niveau "bas" de la première borne de sortie 161 et de niveau "haut" de la seconde borne de sortie 162 de manière à augmenter l'effet de contre réaction positive, de sorte que la vitesse de réponse de la tension de sortie peut s'élever rapidement A savoir, la tension de niveau "haut" de la seconde borne de sortie 162 bloque le transistor PMOS 184, tandis que la tension de niveau "bas" de la première borne de sortie 161 débloque l'autre transistor PMOS 187, de sorte que la seconde borne de sortie 162 peut être rapidement chargée au niveau de la tension d'alimentation en courant Vcc. Au contraire, si le niveau de tension de la première borne d'entrée 101 est plus bas que celui de la seconde borne d'entrée 102, le transistor PMOS 184 charge plus rapidement la première borne de sortie 161 au niveau de la tension d'alimentation. De la description qui précède des modes de réalisation de la présente invention, il sera rapidement apprécié par une personne expérimentée dans la technique que l'amplificateur de détection de la figure 11 travaille pratiquement de la même manière que celui de la figure 10. Egalement l'amplificateur de détection de la figure 12 travaille pratiquement de la même manière que ceux des figures 4 et 7 Différents autres modes de réalisation de la présente invention peuvent être obtenus sans sortir de l'esprit de la présente invention. Comme cela est décrit ci-dessus, l'amplificateur de détection de l'invention utilise des circuits inverseurs CMOS pour recevoir les signaux d'entrée de manière à amplifier la différence de tension entre les signaux d'entrée, en étendant ainsi la région de fonctionnement efficace de l'amplificateur de détection. De plus, l'amplificateur de détection de l'invention réagit aux niveaux de tension des deux bornes de sortie de manière à maintenir un signal de sortie stable avec un gain important et à augmenter la vitesse de fonctionnement. De plus, la présente invention procure des moyens pour empêcher le passage du courant continu entre l'alimentation en courant et la masse dans l'état dans lequel l'amplificateur de détection n'est pas mis en oeuvre, en réduisant ainsi la consommation de courant. REVENDICATIONS 1 Amplificateur différentiel de détection pour amplifier une faible différence de tension entre une paire de signaux d'entrée caractérisé en ce qu'il comprend une paire de premiers moyens de commande complémentaires ( 124, 125) pour produire des signaux de différents états en réponse à ladite paire de signaux d'entrée, les dits signaux déterminant le niveau de tension comprenant l'un de ladite paire des signaux d'entrée; une paire de bornes de sortie ( 103, 104) connectées aux sorties respectives de ladite paire de moyens de commande complémentaires ( 124, 125); et une paire de seconds moyens de commande complémentaires ( 126, 127) connectés entre ladite paire de bornes de sortie ( 103, 104) pour réagir respectivement aux dits signaux de différents états des premiers moyens de commande complémentaires ( 124, 125). 2 Amplificateur différentiel de détection tel que revendiqué dans la revendication 1, caractérisé en ce que chacun de ladite paire de premiers moyens de commande complémentaires ( 124, 125) comprend au moins deux transistors à grille isolée connectés en série ( 105, 106; 107, 108) les dits transistors à grille isolée ayant différentes tensions de fonctionnement. 3 Amplificateur différentiel de détection tel que revendiqué dans la revendication 1, caractérisé en ce que ladite paire de premiers moyens complémentaires ( 124, 125) qui est connectée entre une tension d'alimentation (Vcc) et une tension de la masse (Vss) comprend des premiers moyens de commutation ( 115) couplés entre la tension de la masse (Vss) et ladite paire de premiers moyens de commande complémentaires ( 124, 125), les dits premiers moyens de commutation ( 115) état actionné en fonction d'un signal de commande donné (SAE). 4 Amplificateur différentiel de détection tel que revendiqué dans la revendication 1 ou 3, caractérisé en ce que des seconds moyens de commutation ( 109) qui sont connectés entre ladite paire de premiers moyens de commande complémentaires ( 124, 125) et la tension d'alimentation, commutés en fonction d'un signal de commande donné (SAE) Amplificateur différentiel de détection tel que revendiqué dans la revendication 1, caractérisé en ce que les entrées/sorties et les sorties/entrées de ladite paire de seconds moyens de commande complémentaires ( 126, 127) sont interconnectées les unes aux autres, les dites entrées/sorties et sorties/entrées étant couplées à ladite paire de bornes de sortie ( 103, 104). 6 Amplificateur différentiel de détection tel que revendiqué dans la revendication 1 ou 5, caractérisé en ce que chacun de ladite paire de seconds moyens de commande complémentaires ( 126, 127) comprend au moins deux transistors à grille isolée connectés en série ( 110, 111; 112, 113), les dits transistors à grille isolée ayant différentes tensions de fonctionnement. 7 Amplificateur différentiel de détection tel que revendiqué dans la revendication 1, caractérisé en ce que ladite paire de seconds moyens de commande complémentaires ( 126, 127) sont connectés entre la tension d'alimentation en courant (Vcc) et la tension de la masse (Vss). 8 Amplificateur différentiel de détection avec une première et une seconde bornes de sortie ( 161, 162) comprenant: un moyen de contre réaction vers l'avant ayant; un premier moyen de chute de tension ( 167) connecté entre ladite seconde borne de sortie ( 162) et la tension de la masse (Vss), pour fonctionner en réponse à la tension de ladite première borne de sortie ( 161), et un second moyen de chute de tension ( 166) connecté entre ladite première borne de sortie ( 161) et la tension de la masse (Vss) pour travailler en réponse à la tension de ladite seconde borne de sortie ( 162). 9 Amplificateur différentiel de détection tel que revendiqué dans la revendication 8, caractérisé en ce que chacun des dits premier et second moyens de chute de tension comprend un transistor à effet de champ à grille isolée de type N ( 166, 167). Amplificateur différentiel de détection tel que revendiqué dans la revendication 8, caractérisé en ce qu'il comprend de plus un premier transistor PMOS ( 164) dont le canal est connecté entre ladite tension d'alimentation en courant (Vcc) et une première borne de sortie ( 161) et dont la grille est connectée à ladite première borne de sortie ( 161); un second transistor PMOS ( 165) dont le canal est connecté entre ladite tension d'alimentation en courant (Vcc) et une seconde borne de sortie ( 162) et dont la grille est connectée à ladite première borne de sortie ( 161); un premier transistor NMOS ( 168) dont le canal est connecté entre ladite première borne de sortie ( 161) et la tension de la masse (Vss) et dont la grille reçoit un signal d'entrée externe ( 101); et un second transistor NMOS ( 169) dont le canal est connecté entre ladite seconde borne de sortie ( 162) et la tension de la masse (Vss) et dont la grille reçoit un autre signal d'entrée externe ( 102). 11 Amplificateur différentiel de détection tel que revendiqué dans la revendication 10, caractérisé en ce qu'il comprend de plus des moyens ( 115) pour connecter les canaux des dits transistors NMOS ( 168, 169) avec ladite tension de la masse (Vss) en réponse à un signal de commande donné (SAE). 12 Un amplificateur différentiel de détection avec une première et une seconde bornes de sortie ( 161, 162) caractérisé en ce qu'il comprend: un premier moyen de contre réaction connecté entre ladite première et ladite seconde bornes de sortie ( 161, 162) et une tension de la masse (Vss) pour réagir aux tensions des dites première et seconde bornes de sortie ( 161, 162); et un second moyen de contre réaction connecté entre les dites première et seconde bornes de sortie ( 161, 162) et une tension d'alimentation en courant (Vcc) pour réagir aux tensions des dites première et seconde bornes de sortie ( 161, 162). 13 Amplificateur différentiel de détection tel que revendiqué dans la revendication 12, caractérisé en ce que ledit premier moyen de contre réaction comprend: un premier moyen de chute de tension ( 166) connecté entre ladite première borne de sortie ( 161) et la tension de la masse (Vss) pour réagir à la tension de ladite seconde borne de sortie ( 162); et un second moyen de chute de tension ( 167) connecté entre ladite seconde borne de sortie ( 162) et la tension de la masse (Vss) pour réagir à la tension de ladite première borne de sortie ( 161). 14 Amplificateur différentiel de détection tel que revendiqué dans la revendication 12, caractérisé en ce que ledit second moyen de contre réaction comprend: un premier moyen de chute de tension ( 184) connecté entre ladite tension d'alimentation en courant (Vcc) et la première borne de sortie ( 161) pour réagir à la tension de ladite seconde borne de sortie ( 162); et un second moyen de chute de tension ( 187) connecté entre ladite tension d'alimentation en courant (Vcc) et la seconde borne de sortie ( 162) pour réagir à la tension de ladite première borne de sortie ( 161). Amplificateur différentiel de détection tel que revendiqué dans la revendication 12, caractérisé en ce qu'il comprend de plus: un premier transistor PMOS ( 164) dont le canal est connecté entre ladite tension d'alimentation en courant (Vcc) et la première borne de sortie ( 161) et dont la grille est connectée à ladite première borne de sortie ( 161); un second transistor PMOS ( 165) dont le canal est connecté entre ladite tension d'alimentation en courant (Vcc) et la seconde borne de sortie ( 162) et dont la grille est connectée à ladite première borne de sortie ( 161); un premier transistor NMOS ( 168) dont le canal est connecté entre ladite première borne de sortie ( 161) et la tension de la masse (Vss) et dont la grille reçoit un signal d'entrée externe ( 101); et un second transistor NMOS ( 169) dont le canal est connecté entre ladite seconde borne de sortie ( 162) et la tension de la masse (Vss) et dont la grille reçoit un autre signal d'entrée externe ( 102).