FR 2665036 A1 19920124 FR 9013547 A 19901031 CIRCUIT POUR RETARDER UN SIGNAL La présente invention concerne un circuit pour retarder un signal, et plus particulièrement un circuit à retard, pour les circuits intégrés CMOS (c'est à dire en technologie à transistors symétriques complémentaires à effet de champ, à grille isolée), intégrés sur une tranche de semi-conducteur monocristallin. Arrière-plan de l'invention: Généralement, un circuit intégré sur une tranche de semi-conducteur monocristallin fonctionne en recevant son énergie d'une (ou plusieurs) alimentation(s) externe(s), à une tension notée (Vcc) Un circuit intégré CMOS ne demande habituellement qu'une seule alimentation, à la tension conti- nue (Vcc) de 5 volts Toutefois, bien qu'on spécifie volon- tiers cette tension comme devant être régulée à 5 % près, en pratique, on profite souvent de la grande tolérance des cir- cuits CMOS pour laisser cette tension varier entre 4 et 6 V. D'autre part, toute ingénierie de circuits intégrés a besoin d'avoir en bibliothèque un sous-ensemble générateur de délais, parmi tous les autres sous-ensembles utilisés dans le dessin d'un circuit intégré Le plus souvent, le générateur de délai utilisé dans un circuit intégré, utilise le délai de propagation du signal à travers une porte spécifique, pour générer tel délai spécifique La figure l A illustre un exem- ple d'un tel générateur de délai, par un inverseur CMOS Ce circuit en figure l A comprend un premier inverseur CMOS (DRV), qui charge ou décharge un condensateur (CL) (ou plus généralement une charge capacitive) en réponse à un signal d'entrée (Vin), et un second inverseur CMOS (BTT), qui est lui aussi une paire amplificatrice symétrique complémentaire, chargé de tamponner vers l'extérieur la tension (Vo) présente au point "chaud" (non connecté à la ligne de masse, prise pour tension zéro) de la charge capacitive (CL) La figure 1 B illustre le chronogramme typique de (Vo) par rapport à (Vin). Plus en détails, la charge capacitive (CL) est déchargée vers la ligne de masse (GND) au potentiel (Vss) à travers le tran- sistor NMOS (c'est à dire transistor à effet de champ, canal N, à grille isolée) abaisseur (NM) du premier inverseur CMOS (DRV), et elle est chargée à la tension d'alimentation (Vss Y à travers le transistor PMOS (c'est à dire transistor à effet de champ, canal P, à grille isolée) élévateur (PM) Le retard (Td) introduit par un tel circuit peut être défini à partir des temps de montée (Tr) et temps de descente (Tf) de la tension (Vo), selon la formule suivante: i Td= (Tf + Tr) ( 1) Sous les hypothèses que les seuils de tension (VTN) et (VTP) des transistors (NM) et (PM) soient d'environ 0,2 Volt, c'est à dire négligeables, et que les quasi-constantes de transcon- ductance par volt, îN et Bp, des transistors MOS (c'est à dire transistors à effet de champ, à grille isolée) (NM et PM) soient égales entre elles, la formule ( 1) ci-dessus peut se réécrire sensiblement en: 2 CL Td = ( 2) B Vcc Il apparaît que selon cette formule ( 2), on sait que le délai Td est proportionnel à la capacité de la charge capacitive (CL), et inversement proportionnel à la tension d'alimenta- tion (Vcc). Donc, si la capacité de la charge capacitive (CL) est une constante, le délai (Td) est inversement proportionnel à la tension d'alimentation (Vcc), comme dessiné en figure 1 C, donc plus grand si (Vcc) diminue, plus petit si (Vcc) augmen- te. Mais, comme les circuits à retard précédemment connus en technologie CMOS, gardent constante la capacité de la charge (CL) dans toute l'étendue des tensions d'alimentation accep- tables, soit environ de 4 V à 6 V, c'est à basse tension que l'on doit déterminer la vitesse globale du circuit intégré, ce qui fait que ce circuit temporisateur devient un handicap contre les grandes vitesses opératoires De plus, en raison de la marge de sécurité nécessaire pour qu'à la tension la plus haute le délai reste suffisant pour éviter les dysfonc- tionnements entre différentes parties du circuit intégré, dysfonctionnements dus à la dispersion des caractéristiques de retards, les délais à choisir ainsi sont trop élevés et très pénalisants pour la vitesse opératoire du circuit inté- gré à basse tension. Ainsi le besoin sérieux existe, d'un circuit qui ait un délai prédéterminé, indépendant de la tension d'alimentation. Si cette condition peut être satisfaite, garantissant un délai constant sous toutes les tensions opératoires, elle permet de choisir des délais optimaux du point de vue de la rapidité globale du circuit intégré, ce qui permet d'amélio- rer la performance du dit circuit intégré. C'est donc un des objectifs de la présente invention que de fournir un circuit temporisateur, dont les caractéristi- ques temporelles soient indépendantes des fluctuations de la tension d'alimentation, ce que la technique précédemment connue ne founissait pas. Un autre objectif de la présente invention est de four- nir un circuit temporisateur qui améliore la vitesse de tra- vail du circuit intégré. Pour remplir ces objectif, le circuit selon la présente invention comprend un circuit de commande qui se compose d'une paire amplificatrice symétrique complémentaire, à sa- voir un transistor élévateur PMOS et un transistor abaisseur NMOS, pour conduire sur leur noeud commun MN' le signal de sortie sur une amplitude en tension allant du potentiel de masse au potentiel de l'alimentation, et cela, dans les deux cas, à la tension de seuil du transistor près, en réponse à au moins un signal d'entrée De plus ce circuit comprend une charge à capacité variable reliée au noeud (N), commun aux deux drains des dits transistors, et dont la capacité croît en raison de la tension d'alimentation, dans le domaine de variations de la dite tension d'alimentation. Les objectifs susmentionnés et les autres avantage de la présente invention seront plus apparents, avec la description de la réalisation préférée de la présente invention, à l'aide des figures jointes. La figure l A est un schéma de circuit temporisateur selon la technique antérieure. La figure 1 B est un chronogramme en tension des signaux d'entrée et de sortie du circuit schématisé en figure l A. La figure 1 C trace la variation du délai en fonction de la tension d'alimentation. La figure 2 A est un schéma de circuit temporisateur, o la charge capacitive est réalisée classiquement en technolo- gie NMOS. La figure 2 B représente la variation de capacité de cette condensateur NMOS utilisé en figure 2 A. La figure 3 A est un schéma de circuit temporisateur, o la charge capacitive est réalisée classiquement en technolo- gie PMOS. La figure 3 B représente la variation de capacité de ce condensateur PMOS utilisée en figure 3 A. La figure 4 A est un schéma de circuit temporisateur, o la charge capacitive est réalisée classiquement avec deux condensateurs NMOS et PMOS. La figure 4 B représente la variation de capacité de ces deux condensateurs NMOS et PMOS utilisées conjointement en figure 4 A. La figure SA est un schéma de la réalisation préférée du circuit temporisateur selon la présente invention. La figure 5 B représente la variation de capacité du condensateur variable utilisée dans le circuit montré en figure 5 A. La figure 6 A donne la représentation symbolique d'un condensateur variable. La figure 6 B illustre la réalisation d'un condensateur variable PMOS symbolisée en figure 6 A. La figure 6 C représente la variation de capacité du condensateur variable MOS de la figure 6 A. La figure 7 A donne la représentation symbolique d'un condensateur variable PMOS selon la présente invention. La figure 7 B représente la variation de capacité du condensateur variable PMOS de la figure 7 A. La figure 8 A donne la représentation symbolique d'un condensateur variable NMOS selon la présente invention. La figure 8 B représente la variation de capacité du condensateur variable NMOS de la figure 8 A. La figure 9 A donne la représentation symbolique d'un autre condensateur variable NMOS, o les connexions sont de polarité inverse, comparées au branchement en figure 8 A. La figure 9 B représente la variation de capacité du condensateur variable NMOS de la figure 9 A. Les figures 10 A, l A, 12 A et 13 A sont les représenta- tions symboliques des combinaisons de condensateurs variables selon la présente invention. Les figures l OB, ll B, 12 B et 13 B représentent la varia- tion de capacité des combinaisons de capacitsé variables, des figures 10 A, li A, 12 A et 13 A. La figure 14 A représente symboliquement une réalisation modifiée de la charge capacitive selon la présente invention. La figure 14 B représente la variation de capacité du condensateur variable de la figure 14 A. Les figures 15 A et 16 A sont les représentations symboli- ques d'autres réalisations préférées de combinaisons de con- densateurs variables selon la présente invention. Les figures 15 B et 16 B représentent la variation de capacité des combinaisons de condensateurs variables, des figures 15 A et 16 A. En premier lieu, nous allons décrire le circuit tempori- sateur selon l'état précédent de la technique. La figure 2 A illustre un circuit temporisateur composé d'une paire amplificatrice symétrique complémentaire (DRV), et d'une charge capacitive (CL) La paire amplificatrice symétrique complémentaire (DRV) consiste en un inverseur CMOS, dans lequel le transistor élévateur (PM) a une tension de seuil (VTP), et o le transistor abaisseur (NM) a une tension de seuil (VTN), et o ils sont connectés entre la ligne d'alimentation à la tension (Vcc) et la ligne de masse (GND) à la tension (Vss) Le signal d'entrée VIN est appliqué simultanément aux électrodes de grille des dits deux transis- tors Le signal de sortie (Vo) est prélevé au noeud (N) com- mun aux drains des dits transistors La charge capacitive À(CLY consiste en un condensateur NMOS dans lequel l'électrode de grille est connectée au dit noeud (N), et l'électrode de source Ni (ou le drain N") est connecté à la masse, au poten- tiel (Vss) La tension de seuil (VTNL) dans un condensateur NMOS est généralement de même valeur que la tension de seuil MVTN-)du transistor NMOS abaisseur (NM) de la paire amplifi- catrice symétrique complémentaire (DRV) La courbe de capaci- té en fonction de la tension de ce condensateur NMOS est représenté sur la figure 2 B On constate que ce condensateur NMOS a une capacité de type "forte inversion" dans le domai- ne de tensions (-Vo) supérieures à la tension de seuil (VTNL) = (VTN), et a une capacité de déplétion (bien plus basse) dans une région o (Vo) est plus petite que la tension de seuil (VTNL) = (VTN) En particulier, dans le domaine de variations normales de la tension d'alimentation, soit de 4 à 6 volts typiques, le condensateur NMOS reste dans le domaine de forte inversion, donc garde une capacité constante Comme pendant ce temps, la conductance des transistors de la paire amplificatrice symétrique complémentaire (DRV) est propor- tionnelle à la tension -(Vss), le délai est inversement pro- portionnel à cette tension (Vss), en première approximation. Ce qui handicape la vitesse du circuit intégré. Le circuit de la figure 3 A diffère de celui de la figure 2 A en ce que la charge capacitive (CL) consiste en un conden- sateur PMOS L'électrode de grille de ce transistor PMOS est connectée au noeud (N) commun aux drains de la paire amplifi- catrice symétrique complémentaire (DRV), et l'électrode de grille est connectée au dit noeud (N), et l'électrode de source N+ (ou le drain N+) est connecté à la ligne de tension d'alimentation (Vcc) La courbe de capacité en fonction de la tension de ce condensateur PMOS est représenté sur la figure 3 B On constate que ce condensateur PMOS a une capacité de type "forte inversion" sur la plus grande partie du domaine de tension, comme le circuit figure 2 A. La figure 4 A montre un circuit combiné, comprenant un condensateur NMOS comme en figure 2 A, et un condensateur PMOS comme en figure 3 A La figure 4 B montre la caractéristique correspondante: la capacité résultante est la somme des capa- cités de chaque condensateur NMOS et PMOS précédemment étu- diés, et reste de même constante dans la plus grande partie du domaine de variations normales de la tension d'alimenta- tion, o chaque condensateur PMOS et NMOS se trouve justement dans son domaine de forte inversion. Ainsi, tous les condensateurs précédemment connus, étu- diés plus haut ont des tensions de seuil sensiblement égales à celles de la paire amplificatrice symétrique complémentai- re, et donc tous gardent une capacité constante dans le do- maine des fluctuations normales de la tension d'alimentation (Vcc) Tous sont ainsi impuissants à compenser l'inconvénient déjà mentionné: la variation de la conductance des transis- tors NMOS avec la tension d'alimentation (Vcc), d'o la va- riation inverse du retard avec (Vcc). En second lieu, la réalisation préférée de l'invention est décrite dans les lignes qui suivent. La figure 5 A donne le schéma de principe d'un circuit temporisateur selon la présente invention, comprenant un circuit de commande et un condensateur variable Le circuit de commande (DRV) est identique à celui précédemment décrit, conformément à l'état antérieur de la technique: il consiste en un inverseur CMOS, dans lequel le transistor élévateur (PM) a une tension de seuil (VTP), et o le transistor abais- seur (NM) a une tension de seuil (VTN), et o ils sont con- nectés entre la ligne d'alimentation à la tension (Vcc) et la ligne de masse (GND) à la tension (Vss) Au moins un signal d'entrée (VIN 1) à (VI Nn) est appliqué simultanément aux électrodes de grilles des dits deux transistors Le signal de sortie (Vo) est prélevé au noeud (N) commun aux drains des dits transistors (PM) et (NM). La charge capacitive à capacité variable (VCL) se compo- se d'un condensateur variable Une de ses électrodes est connectée au dit noeud (N), et l'autre électrode est connec- tée à une tension de référence (VR). Le dit condensateur variable a pour objet d'avoir une variation de sa capacité en fonction de la tension de sortie (Vo) conforme à la courbe en traits pleins de la figure 5 B. Plus précisément, pour un condensateur MOS ayant une tension de seuil (VT), la capacité minimale est obtenue pour une ten- sion (Vo) au noeud (N) plus petite que la somme de la tension de référence (VR) et de la tension de seuil (VT) Il est requis de plus que cette capacité croisse avec la tension (Vo) quand (Vo) dépasse la dite somme (VR + VT). Sur cette figure 5 B, on note (Cl) la capacité à basse tension (Vcc), comme 4 Volt, et (C 3) la capacité à plus haute tension (Vcc), comme 6 Volt. Le condensateur variable ayant une telle caractéristique C(V) peut être réalisé en technologie NMOS ou PMOS, ou une combinaison des deux. Les figures 6 A et 6 B sont respectivement la représenta- tion symbolique, et le schéma de réalisation d'un condensa- teur variable PMOS Selon la figure 6 B, le condensateur va- riable PMOS est ainsi constitué: sur un substrat ( 1) de silicium dopé de type N, on forme un film isolant ( 2) de Si O 2, puis on dépose une électrode de grille ( 3), de largeur W et de longueur (L) Enfin, on forme l'électrode de source P+ ( 4) (ou électrode de drain P+) en dopant avec des ions PW le substrat ( 1) sur un côté de l'électrode de grille, en utilisant cette électrode de grille comme masque Durant cette dernière opération de dopage, la diffusion latérale des ions PW déborde légèrement sous l'isolant de grille, créant une zone de recouvrement, de longueur prédéterminable ( 1). La tension de seuil (VTPL) d'un tel condensateur varia- ble dépend de la concentration des impuretés dans la région du canal, de l'épaisseur et de la constante diélectrique du film isolant ( 2), etc. La figure 6 C montre la courbe caractéristique C(V) d'un tel condensateur variable PMOS Plus précisément, quand une tension (Vo) est appliquée à l'électrode de grille ( 3) et qu'une tension de référence (VR) est appliquée à l'électrode de source ( 4), la capacité C entre l'électrode de grille et l'électrode de source s'établit ainsi, selon que la jonction source-substrat est bloquée ou passante: C = CO Wl quand Vo > VR + VTPL (bloquée) C = CO WL quand Vo soit (Vo VR) tion est bloquée (VTPL) est de l'ordre de 1 Volt. Il suffit donc d'ajuster (VR) pour placer o l'on veut la transition entre ces deux valeurs de la capacité C. Toutefois, dans un tel condensateur variable PMOS, la variation de capacité est en sens inverse de la variation de tension (Vo), juste le contraire de ce qui est recherché pour l'objectif de la présentre invention. La figure 7 A montre l'autre façon de connecter ce con- densateur variable PMOS, avec la tension (Vo) appliquée à l'électrode de source P+ ( 4), et le potentiel de référence f V Rkappliqué à l'électrode de grille ( 3) La caractéristique de capacité C(V) est montrée en figure 7 B, et a cette fois le sens de variation requis pour la présente invention. La figure 8 A donne la représentation symbolique d'un condensateur variable NMOS Dans un condensateur variable NMOS, l'électrode de grille est connectée au noeud de sortie (N), au potentiel (Vo), et l'électrode de source N+ est con- nectée au potentiel de référence (VR) Ainsi, ce condensateur variable NMOS a une capacité de forte inversion (CO WL) quand la tension de sortie (Vo) est supérieure à la somme (VR + VTNL), et n'a que la capacité de recouvrement quand (Vo) est en dessous de cette valeur Ainsi, ce condensateur variable NMOS a bien une caractéristique C(V) ayant en gros l'allure requise pour la présente invention. La figure 9 A donne la représentation symbolique d'un autre condensateur variable NMOS dans lequel la tension de référence (VR) est appliquée à l'électrode de grille, et la tension de sortie (Vo) à l'électrode de source NI La figure 9 B montre que la caractéristique C(V) de ce condensateur variable NMOS ne convient pas pour la présente invention. Ainsi, le condensateur variable PMOS de la figure 7 A et le condensateur variable NMOS de la figure 8 A, sont ceux qui conviennent pour la réalisation de la charge à capacité va- riable (VCL) de la présente invention Voyons maintenant la méthode de calcul de cette charge à capacité variable, à l'aide des figures 7 B et 8 B. Dans le cas o la tension de sortie (Vo) balaie le plein intervalle entre O et (Vcc), la charge électrique totale utilisée pour changer la tension de sortie du transistor conduisant est donnée par la formule suiante: V vcc QT = Co (Vo) d Vo et est proportionnelle à l'aire hachurée en traits obliques dans les figures 7 B et 8 B d'o l'on déduit la capacité (Co) efficace par la formule suivante: Co.eff = 1 jv CO (Vo) d Vo = QT Vcc O Vcc C'est à dire que la capacité effective (Co eff) de la char- ge, est proportionnelle à la charge totale (QT), divisée par la tension d'alimentation (Vcc), et que (QT) est l'intégrale de Co(Vo) Ainsi, en choisissant bien la tension de référence (VR), on peut obtenir une variation de la capacité effective en fonction de la tension (Vcc) conforme à la courbe en trait plein de la figure 5 B. Dans les figures 1 OA, li A, 12 A et 13 A, sont illustrés diverses réalisations préférées de la présente invention, o la charge de capacité variable est constituée de combinaisons de condensateurs variables NMOS et PMOS tels que précédemment décrits, par exemple pour obtenir de plus grandes capacités totales, donc de plus grands délais. Les figures l OB, 11 B, 12 B et 13 B montrent diverses fa- gons de combiner deux échelons de variation de capacité et de répartir les tensions apparentes de seuil, pour obtenir une capacité et un délai désirés La tension de seuil (VTPL) peut être égale ou différente de la tension de seuil VTP du tran- sistor PMOS (PM) de la paire symétrique complémentaire (DRV). C'est à dire que pour la caractéristique C(Vo), on peut ren- contrer l'une ou l'autre condition: VTPL = VTP ou VTPL = VTP Néanmoins, comme les condensateurs variables NMOS con- nectés entre le noeud de sortie (N) et la masse, passent en régime d'accumulation dans la région en dessous de la tension de seuil (VTNL), quand ils sont réalisés pour avoir une ten- sion de seuil (VTNL) supérieure à la tension de seuil (VTN) du transistor (NM) de la paire amplificatrice symétrique complémentaire (DRV) Or la capacité en régime d'accumulation est très peu inférieure à celle en régime de forte inversion (maximale), et très supérieure à celle du régime de déplé- tion C'est donc une disposition à éviter dans le cadre de la présente invention. La figure 14 A la charge capacitive variable (CL) consis- te en un condensateur variable PMOS, dans lequel l'électrode source Pl est connectée à la tension de sortie (Vo), et l'é- lectrode de grille est connectée au potentiel de masse (Vss), et qui a une tension de seuil (VTPL) supérieure à la tension de seuil (VTP) du transistor PMOS (PM) de la paire amplifica- trice symétrique complémentaire (DRV) Comme dans le cas montré figures 7 A et 7 B, ce condensateur variable PMOS a une caractéristique C(V), montrée en figure 14 B, convenable selon la présente invention, mais sans qu'il soit besoin d'une source de tension (VR) distincte. Sur les figures 15 A et 16 A sont symbolisés deux combi- naisons du condensateur variable PMOS du précédent paragraphe (figures 14 A et 14 B) avec l'un ou l'autre condensateur varia- ble PMOS selon fig 7 A ou NMOS selon fig 8 A. Les figures 15 B et 16 B montrent les caractéristiques C(V) de ces combinaisons respectives Dans ces cas, tandis qu'il n'y a pas de limitation à la tension de seuil du con- densateur variable PMOS chargé d'accroître la capacité à basse tension (Vcc), il n'est pas souhaitable que la tension de seuil (VTNL) du condensateur variable NMOS soit plus éle- vée que celle (VTN) du transistor NMOS (NM), dans le circuit de commande (DRV). En conclusion, la présente invention, par le moyen d'un condensateur variable MOS, ou d'une combinaison de tels con- densateurs variables, résoud le problème connu dans les cir- cuits intégrés CMOS, de rendre les délais de propagation des signaux dans les portes, indépendants de la tension d'alimen- tation Ceci améliore la fiabilité et la vitesse opératoire de tels circuits intégrés. REVENDICATIONS 1 Un circuit générateur de délai réalisé en technologie MOS, c'est à dire à transistors à effet de champ et à grille isolée, comprenant une paire (DRV) de transistors MOS symétriques complémentaires branchée entre une tension d'alimentation (Vcc) et une ligne de masse (GND) au potentiel (Vss), o cette paire est constituée d'un transistor élévateur (PM) qui a une tension de seuil (VTP), et d'un transistor abaisseur (NM) qui a une tension de seuil (VTN), et o au moins un signal d'entrée (VIN 1) à (VI Nn) est appliqué simultanément aux grilles des dits deux transistors (PM, NM), pour produire un signal de sortie (Vo) prélevé au noeud (N) commun aux drains des dits transistors (PM, NM), le dit noeud de sortie (N) étant connecté à une charge capacitive (CL), caractérisé en ce que la capacité de la dite charge capacitive variable (CL) est croissante en raison de la tension d'alimentation (Vcc), dans l'étendue des variations normales de la dite tension d'alimentation (Vcc). 2 Un circuit générateur de délai selon la revendication 1, caractérisé en ce que la dite charge capacitive variable (CL) comprend un condensateur variable en technologie MOS, branché entre le dit noeud de sortie (N) et une tension de référence (VR). 3 Un circuit générateur de délai selon la revendication 2, caractérisé en ce que le dit condensateur variable MOS comprend un premier condensateur variable PMOS dans lequel une électrode source P+ ( 4) qui est connectée par le dit noeud de sortie (N) au dit signal de sortie (Vo), et une électrode de grille ( 3) qui est connectée au dit potentiel de référence (VR). 4 Un circuit générateur de délai selon la revendication 2, caractérisé en ce que le dit condensateur variable MOS comprend un premier condensateur variable NMOS dans lequel une électrode source N+ ( 4) qui est connectée au dit potentiel de référence (VR), et une électrode de grille ( 3) qui est connectée par le dit noeud de sortie (N) au dit signal de sortie (Vo). Un circuit générateur de délai selon la revendication 3, caractérisé en ce que le dit condensateur variable MOS comprend un second condensateur variable PMOS dans lequel une électrode source P+ ( 4) qui est connectée par le dit noeud de sortie (N) au dit signal de sortie (Vo), et une électrode de grille ( 3) qui est connectée au dit potentiel de masse (Vss). 6 Un circuit générateur de délai selon la revendication 3, caractérisé en ce que le dit condensateur variable MOS comprend un second condensateur variable NMOS dans lequel une électrode source N+ ( 4) qui est connectée au dit potentiel de masse (Vss), et une électrode de grille ( 3) qui est connectée par le dit noeud de sortie (N) au dit signal de sortie (Vo) et dont la tension de seuil de conduction (VTNL) n'est pas plus grande que la tension de seuil (VTN) du dit transistor NMOS abaisseur (NM). 7 Un circuit générateur de délai selon la revendication 4, caractérisé en ce que le dit condensateur variable MOS comprend un second condensateur variable PMOS dans lequel une électrode source P+ ( 4) qui est connectée par le dit noeud de sortie (N) au dit signal de sortie (Vo), et une électrode de grille ( 3) qui est connectée au dit potentiel de masse (Vss). 8 Un circuit générateur de délai selon la revendication 4, caractérisé en ce que le dit condensateur variable MOS comprend un second condensateur variable NMOS dans lequel une électrode source N+ ( 4) qui est connectée au dit potentiel de masse (Vss), et une électrode de grille ( 3) qui est connectée par le dit noeud de sortie (N) au dit signal de sortie (Vo) et dont la tension de seuil de conduction (VTNL) n'est pas plus grande que la tension de seuil (VTN) du dit transistor NMOS abaisseur (NM). 9 Un circuit générateur de délai selon l'une quelconque des revendications 1 à 8, caractérisé en ce que la dite tension de référence (VR) est comprise entre la dite tension de masse (Vss) et ladite tension d'alimentation (Vss). Un circuit générateur de délai comprenant une paire (DRV) de transistors symétriques complémentaires MOS, c'est à dire transistors à effet de champ et à grille isolée, branchée entre une tension d'alimentation (Vcc) et une ligne de masse (GND) au potentiel (Vss), o cette paire est constituée d'un transistor élévateur (PM) qui a une tension de seuil (VTP), et d'un transistor abaisseur (NM) qui a une tension de seuil (VTN), et o au moins un signal d'entrée (VIN 1) à (VI Nn) est appliqué simultanément aux grilles des dits deux transistors (PM, NM), pour produire un signal de sortie (Vo) prélevé au noeud (N) commun aux drains des dits transistors (PM, NM), le dit noeud de sortie (N) étant connecté à une charge capacitive (CL), caractérisé en ce que la charge capacitive (CL) inclut un premier condensateur variable PMOS dans lequel une électrode source P+ ( 4) est connectée par le dit noeud de sortie (N) au dit signal de sortie (Vo), et dans lequel une électrode de grille ( 3) est connectée audit potentiel de masse (Vss). 11 Un circuit générateur de délai selon la revendication 10, caractérisé en ce que la dite charge capacitive variable (CL) comprend un second condensateur variable PMOS dans lequel une électrode source P+ ( 4) est connectée par ledit noeud de sortie (N) au dit signal de sortie (Vo), dans lequel une électrode de grille ( 3) est connectée au dit potentiel de masse (Vss)et dont la tension de seuil de conduction (VTPL) est égale à la tension de seuil (VTP) du dit transistor PMOS élévateur (PM). 12 Un circuit générateur de délai selon la revendication 10, caractérisé en ce que la dite charge capacitive variable (CL) comprend un second condensateur variable NMOS dans lequel une électrode source N+ ( 4) est connectée par ledit noeud de sortie (N) au dit signal de sortie (Vo), dans lequel une électrode de grille ( 3) est connectée au dit potentiel de masse (Vss) et dont la tension de seuil de conduction (VTNL) est égale à la tension de seuil (VTN) dudit transistor NMOS abaisseur (NM).