FR 2662536 A1 19911129 FR 9010674 A 19900827 i i O CIRCUIT D'ATTAQUE D'AMPLIFICATEUR DE DETECTION POUR DISPOSITIF DE MEMOIRE A SEMI-CONDUCTEURS La présente invention concerne un circuit d'attaque d'amplificateur de détection pour amplifier les données stockées dans les cellules de mémoire d'un dispositif de memoire Aà haute densité, et, en particulier, un circuit d'attaque d'amplificateur de détection dans lequel 1 'iintensité du courant de crête rencontré pendant l'attaque de l'ampiificateur de détection du dispositif de mémoire est réduite de facon qcue la stabilité de l'amplificateur de détection soit améliorée, ies signaux pour exciter ampiificateur de détection ont une pente double, et la tension active de remise à l'état initial à i'entrée du noeud de verrouillage d'un amplificateur de détection à MOS à canal ? est fixée à un niveau de tension interne. De nombreux types différents de dispositifs de mémoires à semiconducteurs ont été récemment mis au point, et, dans tous ces dispositifs de mémoires, des amniificateurs de détectiozi pour amplifier les donnees stockées dans les cellules de mémoires sont utilisés Cependant, dans la mesure ou la densité du dispositif de mémoire a semi-conducteurs aurmente ii apparaît des probilèmes tels cque l'intensité du courant de crête des signauz d'excitation de l'ampilificateur de detection est portée à un niveau élevé, et i'amplificateur de détection perd de sa stabilité pendant l'excitation de l'amplificateur de détection Des dispositions ont donc été prises afin de réduire l'intensité du courant de crête des signaux d'ex-citation de l'amplificateur de détection, de réduire les parasites produits par ceux-ci, et de renforcer la stabilité de l'amplificateur de détection. La Figure 1 représente l'amplificateur de détection classique et un circuit d'attaque de celui-ci, qui sont communément utilisés Comme representé sur ce dessin, cet amplificateur de détection classique comporte deux transistors MOS à canal P reliés à un noeud de verrouillage LAP, deux transistors MOS à canal N reliés a un noeud de verrouillage LA-, , et des lignes B Li, BLR de bits reliées aux bornes de grilles des transistors MOS, une pluralité d'agencements comme celui ci-dessus formant une pluralité d'amplificateurs de détection S Ai SAN. Le circuit d'attaque d'amplificateur de détection comporte: un transistor Qi MOS a canal P, de forte puissance, et un transistor Q 2 MOS à canal N, de forte puissance, pour attaquer les amplificateurs de détection, respectivement reliés aux noeuds de verrouillage L Ap, LAN, et aussi respectivement reliés à une borne de tension externe Vcc et à une borne de potentiel de terre Vss: et des inverseurs INV 1, INV 2 reliés respectivement aux bornes de grilles des transistors MOS Q 1, Q 2. Le fonctionnement du circuit classique d'attaque d'amplificateur de détection constitué comme indiqué plus haut sera maintenant décrit en référence à la Figure 2. Pendant les operations de remise active à l'état initial de l'amplificateur de détection, si un signal i AS d'échantillonnage d'adresses d'une rankée passe à un 1 iveau bas, un signal os P de validation de remise active à l'état initial passe alors à un niveau élev& Ce signal est inversé par l'inverseur INV 1 pour passer a un niveau bas, de facon Cqu 'i soit introduit à la borne de grille du transistor d'attaque Q 1 pour débloquer le transistor Q 1. De la même manière, pendant l'opération de détection de i'amplificateur de détection à MOS à canal N, si le signal RAS d'échantillonnage d'adresses d'une rangée passe à un niveau bas, un signal os N de validation de détection passe alors à un niveau bas, puis ce signal est inversé par l'inverseur INV 2 pour passer à un niveau élevé, de façon a etre introduit dans la borne de Érille du transistor Q 2 pour débloquer le transistor Q 2. Ainsi, les amplificateurs de détection classiques sont commandés par les operations de déblocage/blocage des transistors MOS d'attaque Qi, Q 2 Par conséquent, lorsque les transistors MOS d'attaque QI et Q 2 sont débloqués, des courants de crête Iccp et Issp sont produits et leur intensité augmente brusquement, en produisant de ce fait des parasites de forte puissance En outre, les potentiels des noeuds de verrouillage communs LAP, LAN pour les ampificateurs de détection varient sous une forme rapide comme représenté sur la Fig 2 par les formes d'ondes des si gnaux d'attaque OL Ap, CLAN, et Par consequent, la stabilité des amplificateurs de détection miniaturisés est encore davantage détériorée. Afn d'améliorer la stabilité de l'amplificateur de détections le circuit classique d'attaque d'amplificateur de détection peut être constitué de telle sorte que des doubles échantillonnages de détection soient réalisés au cours des fonctionnements successifs d'au moins deux transistors. Cependant, puisque, dans ce cas, un grand nombre de transistors doivent être commandés, i 1 devient très compliqué et difficile de commander ceux-ci. Afin de surmonter les inconvénients décrits plus haut, les dimensions des transistors MOS Qi, Q 2 pour attaquer les ampiificateurs de détection S Ai à SAN sont divisées, et ces transistors MOS divisés sont reliés aux amplificateurs de détection correspondants, comme représenté sur la Figure l B. Cependant, dans un tel circuit d'attaque d'amplificateur de détection, la capacité parasite des noeuds LAP, L As 6 augmente en raison du grand nombre d'amplificateurs de détection, et, par conséquent, la vitesse de détection est ralentie, et, par ailleurs, l'aménagement des circuits et la formation des doubles pentes de détection deviennent difficiles Le circuit d'attaque d'amplificateur de détection représenté sur la Figure l B est semblable à celui de la Figure l A, sauf qu'une pluralité de transistors d'attaque Qll à Qln, Q 21 à Q 2 N sont respectivement reliés aux amplificateurs de détection S Ai à S An Ainsi, les transistors Qll à Qln MOS à canal P d'attaque d'amplificateurs de détection et les transistors Q 2 ià Q 2 N MOS à canal N d'attaque d'amplificateurs de détection, qui sont disposés d'une manière répartie sont montés respectivement entre les noeuds de verrouillage communs LAP, LAN et les bornes Vcc, Vss. Ainsi, lors des opérations d'attaque des amplificateurs de détection, si le signal RAS d'échantillonnage d'adresses d'une rangée de la Figure 2 passe à un niveau bas, les transistors Qll à Qln MOS à canal P et les transistors Q 21 à Q 2-n MOS à canal N sont débloqués/bloqués par les signaux osp de validation de remise active à l'état initial et par les signaux O s N de validation de détection qui ont été inversés par les inverseurs INVI et INV 2, en commandant de ce fait les opérations des amplificateurs de détection. Lors de l'attaque des amplificateurs de détection, les transistors Qll à Qln ou Q 21 à Q 2 N sont donc débloqués simultanément de façon à produire une augmentation brutale de l'intensité des courants de crête, et par conséquent, les potentiels des noeuds de verrouillage LAP, LAN varient brusquement ce qui détériore la stabilité des amplificateurs de détection miniaturisés. En outre, puisque les transistors d'attaque d'amplificateurs de détection sont disposés d'une manière répartie au sein de l'ensemble de cellules de mémoire, ce système est difficile à concilier avec un principe de détection permettant d'attaquer un amplificateur de détection à l'aide d'un signal d'attaque à double pente, à cause de l'aménagement difficile des circuits et d'une augmentation de la surface des puces Comme représenté sur la Figure 2 par le chronogramme pour le circuit classique d'attaque d'amplificateur de détection, les valeurs de crête de l'intensité des courants Icc et Iss des signaux d'attaque sont très élevées, et les variations de tension des signaux d'attaque OLAP et OLAN sont très rapides. Comme décrit plus haut, le circuit classique d'attaque d'amplificateur de détection présente des inconvénients tels que, pendant l'opération d'attaque des amplificateurs de détection, et, en particulier, au moment du déblocage des transistors d'attaque, l'intensité du courant de crête des signaux d'attaque OL Ap et O LAN a des valeurs très fortes, les variations des tensions d'attaque sont très grandes, la vitesse de détection de celles-ci deviennent très lentes du fait de l'accroissement de la capacité parasite, l'aménagement du circuit devient difficile et la formation de la double pente de détection devient difficile elle aussi. La présente invention vise à surmonter les inconvénients du circuit classique décrits ci-dessus. La présente invention vise par conséquent à réaliser un circuit d'attaque d'amplificateur de détection dans lequel les tensions des bornes de grille des transistors d'attaque sont commandées pendant le fonctionnement des transistors par un circuit de polarisation qui comprend des transistors MOS formant un circuit symétrique au transistor d'attaque, de façon que le transistor d'attaque puisse être débloqué lentement, et que les signaux d'attaque OLAP et OLAN puissent respectivement avoir des pentes montantes ou descendantes linéaires, en réduisant de ce fait l'intensité des courants de crête des signaux d'attaque, et en améliorant la stabilité des amplificateurs de détection miniaturisés. La présente invention vise également à réaliser un circuit d'attaque d'amplificateur de détection dans lequel, pendant l'attaque de la remise active à l'état initial des amplificateurs de détection, la tension externe Vcc pour les ensembles de cellules de mémoire est fixée à un niveau interne (d'environ 4 V), de façon que les détériorations des caractéristiques du dispositif à cellules puissent être évitées. La présente invention vise par ailleurs à réaliser un circuit d'attaque d'amplificateur de détection qui n'est validé que pendant le mode de remise active à l'état initial, en supprimant de ce fait le courant supplémentaire de réserve, ce qui peut se produire dans la technique classique en raison de l'utilisation d'un circuit de production de tension interne. La présente invention vise par ailleurs à réaliser un circuit d'attaque d'amplificateur de détection dans lequel deux circuits symétriques de courant sont formés, et sont attaqués de manière séquentielle, de façon que les signaux d'attaque d'amplificateurs de détection puissent avoir des pentes linéaires doubles, en permettant de ce fait une attaque rapide et stable des amplificateurs de détection. Pour atteindre les objectifs ci-dessus, selon une forme de réalisation de la présente invention, il est réalisé un circuit d'attaque d'amplificateur de détection pour attaquer une pluralité d'amplificateurs de détection, constitués chacun de deux transistors MOS à canal P et de deux transistors MOS à canal N, comportant un circuit de commande de remise active à l'état initial pour recevoir un signal O s P de validation de remise active à l'état initial via sa borne d'entrée et pour produire un signal OLAP, ledit circuit de commande de remise active à l'état initial étant monté entre lesdits amplificateurs de détection et la borne Vcc de source de courant, et un circuit de commande de détection pour recevoir des signaux OSN de validation de détection via sa borne d'entrée et pour produire un signal OLAN de commande de détection, ledit circuit de commande de détection étant monté entre les amplificateurs de détection et les bornes Vss de terre, caractérisé en ce que ledit circuit de commande de remise active à l'état initial comporte: un circuit symétrique de courant comportant un ou plusieurs transistors d'attaque MOS à canal P, et un autre transistor MOS à canal P pour régler le débit de courant des transistors d'attaque; un circuit inverseur pour commander le fonctionnement du circuit symétrique de courant en fonction des signaux O s P de validation de remise active à l'état initial, ledit circuit inverseur comprenant un transistor MOS à canal P et un transistor MOS à canal N; et un transistor MOS à canal N, qui sert de source de courant constant pour ledit circuit symétrique de courant et qui reçoit une tension de polarisation Vbias, via sa borne de grille, et dont une borne de drain est reliée à une borne de source du transistor MOS à canal N du circuit inverseur, et une borne de source est reliée à la borne Vss de terre, grâce à quoi le potentiel des signaux o LAP de commande de remise active à l'état initial est commandé de façon que la forme d'onde du signal o LAP ait une pente montante linéaire, et en ce que ledit circuit de commande de détection comporte: un circuit symétrique de courant comprenant un ou plusieurs transistors d'attaque MOS à canal N et un autre transistor MOS à canal N pour régler le débit de courant des transistors d'attaque; un circuit inverseur pour commander le fonctionnement du circuit symétrique de courant en fonction des signaux OSN de validation de détection, ledit circuit inverseur comprenant un transistor MOS à canal N et un transistor MOS à canal P; et un transistor MOS à canal P qui sert de source de courant constant pour ledit circuit symétrique de courant et reçoit une tension de polarisation Vbias via sa borne de grille, et dont une borne de source est reliée à une borne de drain du transistor MOS à canal P dudit circuit inverseur, et une borne de drain est reliée à une borne Vcc de source extérieure de courant, grâce à quoi le potentiel des signaux OLAN est commandé de façon que la forme d'onde du signal e LAN ait une pente descendante linéaire. Selon une autre forme de réalisation de la présente invention, il est réalisé un circuit d'attaque d'amplificateur de détection pour attaquer une pluralité d'amplificateurs de détection, comprenant un circuit de commande de remise active à l'état initial qui est pourvu d'un ou plusieurs transistors d'attaque MOS à canal P montés entre les amplificateurs de détection et la borne Vcc de source extérieure de courant, ledit circuit d'attaque d'amplificateur de détection comprenant: un circuit de polarisation pour régler le débit de courant dudit transistor d'attaque MOS à canal P constitué par un transistor MOS à canal P pour former un circuit symétrique de courant avec ledit transistor d'attaque MOS à canal P, ledit transistor MOS à canal P étant relié à la borne de grille dudit transistor d'attaque MOS à canal P, un circuit inverseur pour commander le fonctionnement du circuit symétrique de courant en fonction du signal Os P de validation de remise active à l'état initial, ledit circuit inverseur comportant un transistor MOS à canal P et un transistor MOS à canal N, et un transistor MOS à canal N qui sert de source de courant constant pour ledit circuit symétrique de courant et reçoit une tension de polarisation Vbias via sa borne de grille et dont une borne de drain est reliée à la borne de source du transistor MOS à canal N du circuit inverseur, et une borne de source est reliée à une borne de terre; un circuit comparateur pour détecter la tension VLAP des noeuds de verrouillage des amplificateurs de détection et pour comparer le résultat détecté avec une tension de référence VREF, ledit circuit comparateur consistant en un circuit d'amplificateur différentiel et une source de courant constant; et un circuit à déclenchement pour faire passer le circuit de polarisation à un niveau élevé ou bas afin d'établir ou de couper le circuit de polarisation en réponse aux signaux de sortie du circuit comparateur, grâce à quoi la tension de remise active à l'état initial est fixée, indépendamment de la tension fournie de l'extérieur, à un niveau de tension interne constant (d'environ 4 V). Selon encore une autre forme de réalisation de la présente invention, il est réalisé un circuit d'attaque d'amplificateur de détection pour attaquer une pluralité d'amplificateurs de détection, comprenant un circuit de commande de remise active à l'état initial qui est pourvu d'une pluralité de transistors d'attaque MOS à canal P montés entre une borne Vcc de tension externe et lesdits amplificateurs de détection, ledit circuit d'attaque d'amplificateur de détection comportant: un premier transistor MOS à canal P qui forme un premier circuit symétrique de courant avec ledit transistor d'attaque afin de régler le débit de courant du transistor d'attaque, et dont les bornes de grille et de source sont reliées à la borne de grille dudit transistor d'attaque; un premier transistor MOS à canal N, dont la borne de drain est reliée à la borne de grille du transistor d'attaque et à la borne de source dudit premier transistor MOS à canal P, et qui reçoit, via sa borne de grille, un premier signal d'horloge ospi de validation de remise active à l'état initial; une première source de courant constant destinée à servir de source de courant constant pour ledit premier circuit symétrique de courant, ladite première source de courant constant étant constituée par un deuxième transistor MOS à canal N qui reçoit une tension de polarisation Vbias via sa borne de grille, et dont la borne de drain est reliée à la borne de source du premier transistor MOS à canal N; io un troisième transistor MOS à canal P qui forme un second circuit symétrique de courant avec ledit transistor d'attaque, et dont les bornes de grille et de source sont reliées à la borne de grille dudit transistor d'attaque; un second transistor MOS à canal N dont la borne de drain est reliée à la borne de grille du transistor d'attaque et à la borne de source dudit transistor MOS à canal P et qui reçoit à sa borne de grille un second signal d'horloge O s P 2 de validation de remise active à l'état initial; une seconde source de courant constant destinée à servir de source de courant constant pour le second circuit symétrique de courant, ladite seconde source de courant constant étant constituée par un quatrième transistor MOS à canal N qui reçoit la tension de polarisation Vbias via sa borne de grille et dont la borne de drain est reliée à la borne de source dudit troisième transistor MOS à canal N; et une porte OU pour recevoir les premier et second signaux OS Pl et OSP 2 de validation de remise active à l'état initial et pour produire en sortie un signal d'horloge OEN de commande d'attaque, ladite porte OU étant reliée à la borne de grille du transistor d'attaque par l'intermédiaire d'un troisième transistor MOS à canal P, grâce à quoi lesdits premier et second circuits symétriques de courant sont établis séquentiellement de façon qu'un signal de commande OLAP de remise active à l'état :35 initial ait une double pente linéaire. il Selon encore une autre forme de réalisation de la présente invention, il est réalisé un circuit d'attaque d'amplificateur de détection pour attaquer une pluralité d'amplificateurs de détection, comportant un circuit de commande de détection pourvu d'un ou plusieurs transistors d'attaque MOS à canal N montés entre les amplificateurs de détection et une borne de terre Vss, ledit circuit d'attaque d'amplificateur de détection comprenant: un premier transistor MOS à canal N qui forme un premier circuit symétrique de courant avec ledit transistor d'attaque afin de régler le débit de courant dudit transistor d'attaque, et dont les bornes de grille et de drain sont reliées à la borne de grille dudit transistor d'attaque MOS à canal N; un premier transistor MOS à canal P dont la borne de source est reliée à la borne de grille dudit transistor d'attaque et à la borne de drain dudit premier transistor MOS à canal N, et qui reçoit un premier signal O s Nl de validation de détection par l'intermédiaire de sa borne de grille; une première source de courant constant destinée à servir de source de courant constant pour ledit premier circuit symétrique de courant, ladite première source de courant constant étant constituée par un deuxième transistor MOS à canal P qui reçoit une tension de polarisation et dont la borne de source est reliée à la borne de drain dudit premier transistor MOS à canal P; un second transistor MOS à canal N qui forme un second circuit symétrique de courant avec ledit transistor d'attaque, et dont les bornes de grille et de drain sont reliées à la borne de grille dudit transistor d'attaque MOS à canal N; un troisième transistor MOS à canal P dont la borne de source est reliée à la borne de grille dudit transistor d'attaque et à la borne de drain dudit second transistor MOS a canal N, et qui reçoit un second signal d'horloge d SN 2 de validation de détection; une seconde source de courant constant destinée à servir de source de courant constant pour ledit second circuit symétrique de courant, ladite seconde source de courant constant étant constituée par un quatrième transistor MOS à canal P qui reçoit une tension de polarisation Vbias par l'intermédiaire de sa borne de drain, et dont la borne de source est reliée à la borne de drain dudit troisième transistor MOS à canal P; et un troisième transistor MOS à canal N, qui reçoit un signal d'horloge OEN de commande d'attaque, et dont la borne de source est reliée à la terre et la borne de drain est reliée à la borne de grille dudit transistor d'attaque, grâce à quoi lesdits premier et second circuits symétriques de courant sont établis séquentiellement de façon qu'un signal OLAN de commande de détection ait une double pente linéaire. La présente invention sera décrite d'une façon plus détaillée, à propos de la forme préférée de réalisation de la présente invention, en référence aux dessins annexes sur lesquels: la Figure 1 est une représentation schématique du circuit classique d'attaque d'amplificateur de détection; la Figure 2 est un chronogramme pour les signaux d'attaque produits dans le circuit classique d'attaque d'amplificateur de détection de la Figure 1; la Figure 3 est une représentation schématique de la première forme de réalisation du circuit d'attaque d'amplificateur de détection selon la présente invention; la Figure 4 est un chronogramme pour les signaux d'attaque produits dans le circuit d'attaque d'amplificateur de détection de la Figure 3; la Figure 5 est un schéma de principe représentant la seconde forme de réalisation du circuit d'attaque d'amplificateur de détection de la présente invention, dans laquelle les signaux de commande de remise active à l'état initial sont fixés; la Figure 6 est une représentation schématique détaillée de la seconde forme de réalisation du circuit d'attaaue d'amplificateur de détection selon la présente invention représentée sur la Figure 5; la Figure 7 est une représentation détaillée d'un circuit semblable à la seconde forme de réalisation de circuit de la Figure 6, mais sous une forme légèrement modifiée; la Figure 8 est un chronogramme pour les signaux d'attaque produits dans la seconde forme de réalisation de la présente invention; la Figure 9 est une représentation schématique et un chronogramme de la troisième forme de réalisation du circuit d'attaque d'amplificateur de détection selon la présente invention, dans laquelle une double pente est réalisée pendant la remise active à l'état initial; et la Figure 10 est une représentation schématique et un chronogramme de la quatrième forme de réalisation du circuit d'attaque d'amplificateur de détection selon la présente invention, dans laquelle une double pente de détection est réalisée. La première forme de réalisation du circuit d'attaque d'amplificateur de détection selon la présente invention sera décrite en référence aux figures 3 A et 3 B. Selon la Figure 3 A, un transistor Q 10 MOS à canal P de forte puissance et un transistor Q 20 MOS à canal N de forte puissance sont respectivement reliés aux noeuds de verrouillage LAP, LAN de N amplificateurs de détection S Ai à SAN Selon la Figure 3 B, le circuit est le même que celui de la Figure 3 A, sauf qu'une pluralité de transistors Q 101 à Q 1 On MOS à canal P et une pluralité de transistors Q 20 i à Q 20 N MOS à canal N divisés pour donner le nombre N (au lieu d'un seul transistor MOS à canal P et d'un seul transistor MOS à canal N sur la Figure 3 A) sont respectivement montés d'une manière répartie par l'intermédiaire des noeuds de verrouillage LAP, LAN des N amplificateurs de détection S Ai à SAN. Sur les circuits des figures 3 A et 3 B, chacun des amplificateurs de détection S Ai à SAN est constitué de deux transistors MOS à canal P et deux transistors MOS à canal N. Les noeuds de verrouillage LAP, LAN des amplificateurs de détection sont respectivement reliés à VCC et Vss par l'intermédiaire dudit transistor ou desdits transistors d'attaque MOS à canal P Q 10 ou Q 101 à Q 1 On, et du transistor ou des transistors MOS à canal N Q 20 ou Q 20 à Q 20 n. Par ailleurs, un transistor Qil MOS à canal P, dont les bornes de grille et de source sont reliées aux bornes de grille desdits transistors d'attaque Q 10 ou Q 10 i à Qi On MOS à canal P, est prévu de façon à former un circuit symétrique de courant avec ledit transistor d'attaque MOS à canal P, en réglant de ce fait le débit du courant dudit transistor ou desdits transistors d'attaque Q 10 ou Q 10 i à Qi On pendant la remise active à l'état initial desdits amplificateurs de détection. Les bornes de grille et de source dudit transistor Q 11 sont reliées à la borne de sortie d'un circuit inverseur constitué par un transistor Q 12 MOS à canal P et un transistor Q 13 MOS à canal N, de façon que le fonctionnement du circuit symétrique de courant précité soit commandé par un signal os P de validation de remise active à l'état initial. La borne de source du transistor Q 13 MOS à canal N est reliée à un transistor Q 14 MOS à canal N qui sert de source de courant constant pour le circuit symétrique de courant. Ledit transistor Q 14 MOS à canal N reçoit une tension de polarisation Vbias par l'intermédiaire de sa borne de grille, et sa borne de source est reliée à une borne de terre Vss, et les bornes de drain desdits transistors Qil, Q 12 MOS à canal P sont elles aussi reliées à une borne Vcc formant source de courant. Parallèlement, le circuit symétrique de courant nécessite une source de courant constant, et, selon la présente invention, la source de courant constant est conçue de telle manière que la tension Vbias de grille d'un transistor Q 14 MOS a une valeur intermédiaire entre Vcc et Vss, et est proportionnelle à Vcc. Le fonctionnement du circuit d'attaque d'amplificateur de détection conçu comme décrit ci-dessus va maintenant être décrit. Pendant les opérations de remise active à l'état initial des amplificateurs de détection, si un signal RAS d'échantillonnage d'adresse de rangée vient à se trouver à un niveau bas de façon à être dans un cycle actif, un signal osp de validation de remise active à l'état initial introduit dans le circuit inverseur est établi pour avoir un niveau élevé, et le transistor Q 12 MOS à canal P est débloqué. Ainsi, le signal de sortie du circuit inverseur est établi pour avoir un niveau bas, ce qui a pour conséquence que le transistor Qil MOS à canal P du circuit symétrique de courant est débloqué, et que les transistors d'attaque Q 10 ou Q 10 i à Qi On sont également débloqués, en guidant de ce fait le courant IP du transistor Qll jusqu'à la source Q 14 de courant constant. Le signal OLAPG au noeud LA Pc est donc établi pour avoir une tension intermédiaire entre le niveau élevé et le niveau bas, qui est inférieur à l Vcc Vth l, de façon que les transistors d'attaque Q 10 ou Q 101 à Qi On soient débloqués lentement, Vth étant la tension de seuil du transistord'attaque. De la sorte, les transistors d'attaque Q 10 ou Q 10 i à Qi On disposés sur le côté du noeud LAP sont agencés avec le transistor Qil MOS à canal P pour former un circuit symétrique de courant, de façon que les courants des transistors d'attaque Q 10 ou Q 10 i à Qi On circulent à un débit proportionnel au débit de courant du transistor Qil MOS à canal P. Pendant les opérations de remise active à l'état initial, le courant de crête du signal OLAP de commande de remise active à l'état initial est donc rendu réglable en fonction des dimensions des transistors correspondants, et le potentiel du noeud LAP est modifié linéairement, de façon que la stabilité des amplificateurs de détection très miniaturisés soit améliorée. De même, pendant l'opération de détection effectuée par les amplificateurs de détection, le débit de courant des transistors d'attaque est réglé, en disposant le transistor Q 15 MOS à canal N, dont les bornes de grille et de source sont reliées aux bornes de grilles des transistors Q 20 ou Q 201 à Q 2 On MOS à canal N d'attaque d'amplificateur de détection, de telle manière qu'il forme un circuit symétrique de courant avec lesdits transistors d'attaque MOS à canal N. Par ailleurs, les bornes de grille et de drain du transistor Q 15 sont reliées à la borne de sortie d'un circuit inverseur constitué par un transistor Q 16 MOS à canal N et un transistor Q 17 MOS à canal P, de telle manière que le fonctionnement du circuit symétrique de courant est commandé en fonction du signal o SN de validation de détection. La borne de drain du transistor Q 17 MOS à canal P est reliée à un transistor Q 18 MOS à canal P qui sert de source de courant constant pour le circuit symétrique de courant La borne de grille du transistor Q 18 MOS à canal P est destinée à recevoir une tension de polarisation de niveau intermédiaire entre Vcc et Vss, et la borne de drain du transistor Q 18 est destinée à recevoir une tension d'une borne Vec formant source extérieure de courant, tandis que les bornes de source des transistors Q 15, Q 16 MOS à canal N sont reliées à une borne de terre Vss. L'opération de commande de détection dans le circuit décrit ci-dessus est effectuée de la manière suivante En référence à la Figure 4, si le signal RAS d'échantillonnage d'adresses de rangée vient à se trouver à un niveau bas, ce qui indique un cycle actif, le signal O s N de validation de détection introduit dans le circuit inverseur est également établi pour avoir un niveau bas, ce qui provoque un blocage du transistor Q 16 MOS à canal N et un déblocage du transistor Q 17 MOS à canal P Ainsi, le signal sortant du circuit inverseur se présente avec un niveau élevé, de façon que le transistor Q 15 MOS à canal N du circuit symétrique de courant soit débloqué, et que les transistors d'attaque Q 20 ou Q 20 i à Q 20 N soient également débloqués. De la sorte, le courant des transistors d'attaque Q 20 ou Q 201 à Q 20 N est amené à circuler à un débit proportionnel au courant du transistor Q 15, de façon que les transistors d'attaque soient débloqués lentement. Les transistors d'attaque Q 20 ou Q 201 à Q 20 N sont agencés sous la forme d'un circuit symétrique de courant avec le transistor Q 15 MOS à canai N, de telle manière que les courants des transistors d'attaque Q 20 ou Q 201 à Q 20 n circulent à un débit proportionnel au débit du courant du transistor Q 15 MOS à canal N. Ainsi, pendant l'opération de détection, le courant de crête du signal o LAN de commande de détection est réglé en fonction des rapports de dimensions des transistors respectifs, et le potentiel au noeud LAN varie linéairement, si bien que la stabilité du dispositif de mémoire à semi- conducteurs à haute densité miniaturisé est améliorée. Si les rapports largeur/longueur respectifs des canaux des transistors Q 10, Q 101 à Q 1 On, Q 20, Q 201 à Q 20 n, Qil et Q 15, qui constituent le circuit symétrique de courant, sont indiqués par Wl O/Lp, W 101/Lp à Ql On/Lp, W 20/Ln, W 20 i/Ln à W 2 O Ln W 20 nl Ln, W 11/Lp et W 15/Ln, et si les courants passant par les transistors Qll, Q 15 Pendant le fonctionnement du circuit symétrique de courant sont indiqués par Ip, IN, les courants Icca, Issa des signaux OLAP, o LAN de commande de remise active à l'état initial et de détection sont alors régis par les formules suivantes: W 10 W 101 + W 102 + W 103 + Wl On Icca = X IP = X IP lil W 11 W 20 W 11 W 20 i + W 202 + W 203 + W 20 n Issa = X IN = X IN l 21 W 15 W 15 Dans les formules l 1 l et l 2 l, on voit que les courants de crête Iccap et Issap des signaux de commande de remise active à l'état initial et de détection sont déterminés par les rapports de dimensions des transistors correspondants. En conséquence, les courants des transistors d'attaque Q 10 ou Qli à Q 1 On, et Q 20 ou Q 201 à Q 2 On circulent à un débit proportionnel aux débits de courant des transistors Qil, Q 15 qui, ensemble, constituent le circuit symétrique de courant. Comme représenté sur la Figure 4, la suite des signaux d'horloge de commande pour les amplificateurs de détection selon le circuit d'attaque d'amplificateur de détection de la présente invention est la même que dans la technique antérieure, sauf que les courants de crête des signaux o LAP, OLAN de commande de remise active à l'état initial et de détection aux noeuds de verrouillage sont réduit sensiblement de moitié en comparaison du circuit classique représenté sur la Figure 2, tandis que les potentiels des signaux OLAP, OLAN de commande de remise active à l'état initial et de détection selon la présente invention varient linéairement. Les figures 5 à 8 sont des représentations schématiques de circuits et des chronogrammes pour la seconde forme de réalisation du circuit d'attaque d'amplificateur de détection selon la présente invention, dans laquelle les signaux de commande de remise active à l'état initial sont fixés à un niveau de tension interne (d'environ 4 V). Dans un dispositif de mémoire à semi-conducteurs à haute densité, il est nécessaire que la tension de remise à l'état initial pour les cellules de mémoire soit fixée à un niveau de tension interne indépendamment de la tension externe Afin de satisfaire à cette condition, la présente invention comporte un circuit comparateur constitué par un amplificateur différentiel coopérant avec le circuit symétrique de courant. Comme représenté sur les figures 5 et 6, la seconde forme de réalisation du circuit d'attaque d'amplificateur de détection selon la présente invention est constituée comme décrit ci-après. Une pluralité de transistors MOS à canal P d'amplificateurs de détection SAM à SAN sont reliés à un noeud de verrouillage LAP, et un transistor d'attaque Q 10 est relié à celui-ci, la borne de drain du transistor d'attaque Q 10 étant reliée à une borne Vcc de source extérieure de courant. Le circuit d'attaque d'amplificateur de détection selon la présente invention comporte en outre un circuit de polarisation 10, un circuit à déclenchement 20 et un circuit comparateur 30. Plus spécifiquement, la borne de grille du transistor d'attaque Q 10 de la Figure 6 est reliée au circuit de polarisation 10 de telle manière que la tension de grille du transistor d'attaque Q 10 est commandée de façon que le signal OLAP de commande de remise active à l'état initial ait une pente montante linéaire. Le circuit de polarisation 10 pour régler le débit de courant du transistor d'attaque Q 10 comprend: un transistor Qil MOS à canal P relié à la borne de grille du transistor d'attaque Q 10 de façon à former un circuit symétrique de courant avec ledit transistor d'attaque Q 10; un circuit inverseur pour commander le fonctionnement du circuit symétrique de courant, constitué par un transistor Q 12 MOS à canal P et un transistor Q 13 MOS à canal N, ledit circuit inverseur étant relié aux bornes de source et de grille du r transistor Qil; et un transistor Q 14 MOS à canal N destiné à servir de source de courant constant pour le circuit symétrique de courant, ledit transistor étant relié à la borne de source du transistor Q 13 MOS à canal N dudit circuit inverseur. Les bornes de drain des transistors Qll, Q 12 sont reliées à la borne Vcc de source extérieure de courant, et la borne de grille du transistor Q 14 reçoit une tension de polarisation Vbias, sa borne de source étant reliée à une borne Vss de terre. Le circuit 20 à déclenchement, qui fait passer le circuit de polarisation 10 à un état élevé ou bas afin de débloquer ou de bloquer le circuit de polarisation 10 en fonction des signaux de sortie du circuit comparateur, comprend: un transistor Q 21 MOS à canal P dont la borne de drain est reliée à la borne Vcc de tension externe; un transistor Q 22 MOS à canal N dont les bornes de grille et de drain sont respectivement reliées aux bornes de grille et de source du transistor Q 21 un transistor Q 23 MOS à canal N dont la borne de drain est reliée à la borne de source du transistor Q 22 MOS à canal N, et dont la borne de source est reliée à la borne Vss de terre; une porte NON-ET NAND dont l'une des bornes d'entrée est reliée à la borne de source du transistor Q 21 et à la borne de drain du transistor Q 22, et dont l'autre borne d'entrée reçoit le signal d'horloge de validation os; et un inverseur INV 3 relié à la borne de sortie de ladite porte NON-ET. Le circuit comparateur 30, qui détecte la tension VLAP du noeud de verrouillage des amplificateurs de détection et la compare à la tension de référence VREF et sort le résultats, comprend: une source Q 35 de courant constant et un circuit d'amplification différentielle constitué par deux transistors Q 31, Q 33 MOS à canal P et deux transistor Q 32, Q 34 MOS à canal N La tension de référence VREF est fournie à la borne de grille du transistor Q 32, alors que la tension VLAP du noeud de verrouillage est fournie à la borne de grille du transistor Q 34. Le fonctionnement de la seconde forme de réalisation du circuit d'attaque d'amplificateur de détection de la présente invention, qui a pour fonction de fixer la tension de remise active à l'état initial, et aui est conçu comme indiqué plus haut, sera maintenant décrit en référence aux formes d'onde de la Figure 8. Si le signal d'horloge de validation os pour le circuit d'attaque d'amplificateur de détection a un niveau élevé, le circuit comparateur 30 produit un signal de niveau bas qui passe à un niveau élevé pendant qu'il traverse le circuit à déclenchement 20 Ainsi, le signal de niveau élevé est introduit dans le circuit de polarisation 10 afin d- débloquer lentement le transistor d'attaque Q 10, de la même manière que dans la description en référence à la Figure 3, pour finalement mettre en fonction les amplificateurs de détection SAM à SAN. Dans cet état, la tension du signal c LAP de commande de remise active à l'état initial augmente linéairement, et, si cette tension atteint un niveau identique à la tension de référence VREF, le circuit comparateur 30 constitué par les transistors Q 31, Q 33, Q 32, Q 34 et Q 35 produit un signal de niveau élevé, et ledit circuit à déclenchement 20 produit un signal de niveau bas Par conséquent, le signal osp de validation de remise active à l'état initial est invalidé et le transistor d'attaque est donc bloqué. De la sorte, la tension de d LAP est détectée par l'intermédiaire d'une ligne de détection, et la tension de LAP et la tension de référence VREF ayant un potentiel interne VINT sont comparées l'une avec l'autre Si la tension au noeud LAP est inférieure à la tension de référence VREF, le signal Osp de validation de remise active à l'état initial est validé, de façon à débloquer lentement le transistor d'attaque d'amplificateur de détection, tandis que si la tension du noeud LAP est égale ou supérieur à la tension de référence VREF, le circuit comparateur 30 produit un signal de niveau élevé qui passe à un niveau bas pendant la traversée du circuit à déclenchement Ainsi, le signal Os P de validation de remise active à l'état initial est invalidé en provoquant le blocage du transistor d'attaque, et, donc, la tension du signal OLAP de commande de remise active à l'état initial est fixée au niveau de la tension interne, comme représenté sur la forme d'onde de la Figure 8 De la sorte, la tension du signal OLAP est maintenue au niveau de la tension de référence VREF. La Figure 7 représente un exemple de circuit utilisé pour fixer la tension de remise active à l'état initial selon la présente invention, et elle montre une légère modification du circuit d'attaque d'amplificateur de détection des figures D et 6. Sur la Figure 7, le repère 30 désigne un circuit comparateur, 40 désigne un circuit à déclenchement, 50 désigne un circuit de polarisation, et 60 désigne un décaleur de niveau. Le circuit comparateur 30 est réalisé sous la même forme que celui de la Figure 6, tandis que le circuit à déclenchement 40 comporte un inverseur constitué par deux transistors Q 41, Q 42. Le circuit de polarisation 50 comprend deux transistors Q 51, Q 52 formant une source de courant, et il comprend aussi un circuit symétrique de courant constitué par les deux transistors Q 51, Q 52 et par le transistor d'attaque Q 50, ce qui constitue la différence par rapport au circuit de la Figure 6, dans lequel le circuit de polarisation 10 comporte un circuit symétrique de courant constitué par le transistor d'attaque Q 10 et le transistor Qll Sauf mention contraire ci-dessus, tous les autres éléments du circuit de la Figure 7 sont identiques à ceux de la Figure 6. Ainsi, le fonctionnement du circuit d'attaque d'amplificateur de détection de la Figure 7 se déroule presque de la même manière que Pour celui de la Figure 6 De la sorte, si le signal d'horloge os de validation du circuit d'attaque d'amplificateur de détection a un niveau élevé, le niveau de tension de ce signal est identique au niveau de la tension interne, et ce signal et porté au niveau Vcc de la tension externe par le décaleur 60 de niveau, de façon que le transistor Q 61 soit bloqué presque simultanément. Le signal d'horloge O S de validation du circuit d'attaque d'amplificateur de détection est introduit dans le transistor Q 35 qui forme une source de courant constant pour le circuit comparateur 30, de façon que le signal de sortie du circuit comparateur 30 passe à un niveau bas Le signal de sortie de niveau bas du circuit comparateur 30 est introduit dans l'inverseur du circuit 40 à déclenchement pour être transformé en signal de niveau élevé oui est introduit dans le circuit de polarisation 50 pour déclencher le circuit de polarisation 50. Ainsi, le potentiel du noeud LAPG a un niveau intermédiaire comme représenté sur la Figure 8, de façon que le courant du transistor d'attaque Q 50 augmente lentement jusqu'à la tension de référence VREF De la sorte, le débit du courant est commandé par les transistors Q 51, Q 52 de telle manière qu'un courant constant passe par le transistor d'attaque Q 50 pour les amplificateurs de détection. Dans ce circuit, comme dans le circuit de la Figure 3, la source de courant constant est réalisée de telle façon que la tension Vbias de grille du transistor MOS Q 55 servant de source de courant constant a un niveau intermédiaire proportionnellement au niveau de Vec et entre Vcc et Vss, si bien qu'une courant constant passe par le circuit symétrique de courant. Cependant, dans la technique antérieure, des opérations de détection et de remise active à l'état initial du type à double pente sont difficilement réalisables pour améliorer la stabilité des amplificateurs de détection et la sensibilité de détection, car les transistors d'attaque d'amplificateurs de détection sont disposés d'une manière dispersée dans les ensembles de la mémoire, et, par conséquent, l'adoption d'un procédé à double pente devient difficile à cause de l'agencement des circuits et des dimensions des puces. Afin de surmonter ce problème, la présente invention emploie au moins deux circuits symétriques de courant de telle manière que les circuits symétriques de courant respectifs soient mis en service successivement, ce qui permet d'adopter un Procédé à double pente. Les figures 9 et 10 représentent un schéma de circuit et un chronogramme pour le circuit d'attaque d'amplificateur de détection de la présente invention, dans lequel une double pente est obtenue lors de la réalisation des opérations de détection et de remise active à l'état initial. Sur la Figure 9, un transistor Q 111 MOS à canal P, qui constitue un premier circuit symétrique de courant avec un transistor d'attaque Q 110 MOS à canal P, est prévu afin de régler le débit de courant du transistor d'attaque Q 110, et les bornes de grille et de source du transistor Q 111 sont reliées à la borne de grille du transistor d'attaque 110. Un autre transistor Q 114 MOS à canal Pr relié à la borne de grille du transistor d'attaque Q 110 et aux bornes de -grille et de source du transistor Q 111, est prévu de façon que le transistor Q 114 forme un second circuit symétrique de courant avec ledit transistor d'attaque Q 110. En outre, un premier transistor Q 112 MOS à canal N est relié à la borne de grille dudit transistor d'attaque Q 110 et aux bornes de grille et de source du transistor Qlli du premier circuit symétrique de courant, tandis qu'un premier signal d'horloge os Pl de validation de remise active à l'état initial est fourni à la borne de drille du transistor Q 112. La borne de source du premier transistor Q 112 MOS à canal N est reliée à un autre transistor Q 113 MOS à canal N qui constitue une source de courant constant, et qui reçoit par l'intermédiaire de sa borne de grille une tension de polarisation de niveau intermédiaire entre Vcc et Vss. Un second transistor Q 115 MOS à canal N est relié à la borne de grille du transistor d'attaque et aux bornes de grille et de source du transistor Q 114 du second circuit symétrique de courant, tandis qu'un second signal d'horloge OSP 2 de validation de remise active à l'état initial est introduit à la borne de grille du transistor Q 115 La borne de source du second transistor Q 115 MOS à canal N est reliée à un transistor Q 116 MOS à canal N dont la borne de grille reçoit une tension de polarisation de niveau intermédiaire entre Vcc et Vss, et qui constitue une source de courant constant. Entre la borne de grille du transistor d'attaque Q 110 et les bornes de aerille et de source du transistor Q 111 MOS à canal P est monté un transistor Q 117 dont la borne de drain est reliée à la borne Vcc de source extérieure de courant, tandis que la borne de grille du transistor Q 117 reçoit un signal d'horloge OEN qui sort d'une porte OU OR Par ailleurs, les deux bornes d'entrée de la porte OU OR reçoivent respectivement les premier et second signaux d'horloge dspl, OSP 2 de validation de remise active à l'état initial. De la sorte, pendant les opérations de remise active à l'état initial, si un signal RAS d'échantillonnage d'adresses d'une rangée a un niveau bas de façon à être dans un cycle actif, le premier signal d'horloge ospi de validation de remise active à l'état initial est alors établi à un niveau haut Ainsi, le transistor Q 117 est bloqué, et le transistor Q 114,le transistor Q 112 et le transistor Q 111 du premier circuit symétrique de courant sont débloquésl en débloquant de ce fait le transistor d'attaque Q 110. Dans cet état, le potentiel du noeud LAP commence à augmenter lentement, et, au terme d'un certain laps de temps, quand le second signal d'horloge OSP 2 de validation de remise active à l'état initial en vient à avoir un niveau élevé, le transistor Q 115 qui constitue le second circuit symétrique de courant avec le transistor Q 114 est débloqué, de façon que le débit du courant passant par le transistor d'attaque Q 110 soit accru, en commandant de ce fait d'une manière stable et rapide les amplificateurs de détection Le circuit de commande de détection de la Figure 10, dans lequel est réalisée une double pente de détection, est également réalisé sous une forme semblable à celui de la Figure 9. De la sorte, un autre transistor Q 121 MOS à canal N est prévu de manière à former un premier circuit symétrique de courant avec le transistor d'attaque Q 120 MOS à canal N, de façon que le débit du courant passant par le transistor Q 120 d'attaque d'amplificateur de détection soit réglé, tandis que, dans le même but, les bornes de grille et de drain du transistor Q 121 sont reliées à la borne de grille du transistor d'attaque Q 120. Par ailleurs, un transistor Q 124 MOS à canal N est prévu de manière à être relié à la borne de grille du transistor d'attaque et aux bornes de grille et de drain du transistor Q 121, de façon que le transistor Q 124 constitue un second circuit symétrique de courant avec le transistor d'attaque. En outre, un premier transistor Q 122 MOS à canal P est relié à la borne de grille du transistor d'attaque et aux bornes de grille et de drain du transistor Q 121 du premier circuit symétrique de courant, tandis qu'un premier signal d'horloge os Ni de validation de détection est introduit à la borne de grille du transistor Q 122. Par ailleurs, un second transistor Q 195 MOS à canal P est relié à la borne de grille du transistor d'attaque et aux bornes de grille et de drain du transistor Q 124 du second circuit symétrique de courant, tandis qu'un second signal d'horloge d SN 2 de validation de détection est introduit à la borne de grille du transistor Q 125. En outre, la borne de drain du second transistor Q 125 MOS à canal P est reliée à un transistor Q 126 MOS à canal P dont la borne de grille reçoit une tension de polarisation de niveau intermédiaire entre la tension extérieure Vcc et la tension Vss de terre D'autre part, la borne de grille du transistor d'attaque Q 120 et les bornes de grille et les bornes de drain des transistors Q 121, Q 124 MOS à canal N sont reliées à un transistor Q 127 dont la borne de source est reliée à une borne Vss de terre et dont la borne de grille reçoit un signal d'horloge OEN de commande d'attaque. De la sorte, pendant les opérations de détection, si le signal RAS d'échantillonnage d'adresses d'une rangée a un niveau bas de façon à être dans un cycle actif, le premier signal d'horloge OSNI de validation de détection passe à un niveau bas, et le signal d'horloge OEN de commande d'attaque passe également à un niveau bas, de façon que le transistor Q 127 soit bloqué et que le transistor Q 122 soit débloqué. Ainsi, des signaux de niveau élevé sont introduits à la borne de grille du transistor d'attaque Q 120, du transistor Q 124 et du transistor Q 121 du premier circuit symétrique de courant, ce qui a pour conséquence que les transistors Q 121, 9120 sont débloqués, et que le potentiel de a LAN commence principalement à chuter lentement Au terme d'un certain laps de temps, quand le second signal d'horloge S N 2 en vient à avoir un niveau bas, le transistor Q 124 qui constitue le second circuit symétrique de courant avec le transistor Q 125 est débloqué, ce qui provoque une augmentation du débit de courant du transistor d'attaque Q 120, en permettant de ce fait d'attaquer les amplificateurs de détection d'une manière rapide et stable. En même temps, si les largeurs de canaux des transistors Q 110, Q 111, Q 114, Q 120, 9121 et Q 124 qui constituent les circuits symétriques de courant des figures 9 et 10 sont respectivement désignées par W 110, W 111, W 114, W 120, W 121 et W 124, et si les courants passant par les transistors Q 111, Q 114, Q 121 et Q 124 pendant le fonctionnement des circuits symétriques de courant sont respectivement désignés par Ipi, IP, IN 1 et IN 2, les courants du signal de commande de remise active à l'état initial et les signaux çL Ap, QLAN produits pendant les opérations de remise active à l'état initial et de détection sont régies par les formules suivantes: W 110 Icca = X (I Pl + IP 2) l 3 l W 111 + W 114 W 1920 Issa = X (INI + IN 2) l 4 l W 121 + W 124 Comme l'indiquent les formules l 31 et l 41 ci-dessus, les valeurs de courants de crête des signaux de commande produits pendant les opérations de remise active à l'état initial et de détection sont déterminées d'après les rapports de dimensions des transistors et le débit de courant du premier circuit symétrique de courant Le premier circuit symétrique de courant est mis en fonction le premier et est conçu pour être plus petit que le second circuit symétrique de courant qui est mis en fonction plus tard De cette manière, les premier et second circuits symétriques de courant sont mis en fonction successivement, si bien que les potentiels du signal OLAP de commande de remise active à l'état initial et du signal o LAN de commande de détection ont une double pente linéaire, ce qui permet d'attaquer les amplificateurs de détection d'une façon rapide et stable. Selon la présente invention décrite plus haut, pendant le fonctionnement du transistor d'attaque des amplificateurs de détection du dispositif de mémoire à semi-conducteurs, la tension de grille du transistor d'attaque est commandée par le circuit de polarisation qui comporte un transistor MOS formant un circuit symétrique de courant avec le transistor d'attaque. Par conséquent, le transistor d'attaque est lentement débloqué, de façon que les signaux de commande de remise active à l'état initial et de détection aient respectivement une pente montante ou descendante linéaire Il en résulte une réduction des courants de crête des signaux de commande, ce qui permet de réaliser un circuit d'attaque d'amplificateur de détection dans lequel la stabilité des amplificateurs de détection miniaturisés est améliorée. Par ailleurs, le circuit d'attaque d'amplificateur de détection est pourvu de deux circuits symétriques de courant qui sont mis en fonction successivement, de façon que les signaux d'attaque d'amplificateur de détection peuvent être obtenus sous la forme d'une double pente linéaire. En outre, le circuit de polarisation est pourvu d'un circuit de fixation dans lequel est inclus un circuit comparateur, et il devient donc possible de fixer au niveau de la tension interne (environ 4 V) le signal de commande de remise active à l'état initial, en empêchant de ce fait la modification des caractéristiques du dispositif de mémoire. Par ailleurs, selon la présente invention, la validation n'est faite que pour l'opération de remise active à l'état initial, ce qui donne un circuit d'attaque d'amplificateur de détection qui élimine le courant supplémentaire de réserve qui est propre au circuit classique de production de tension interne. Revendications: 1 Circuit d'attaque d'amplificateur de détection pour attaquer une pluralité d'amplificateurs de détection (S Ai - SAN), constitués chacun de deux transistors MOS à canal P et de deux transistors MOS à canal N, comportant un circuit de commande de remise active à l'état initial pour recevoir un signal osp de validation de remise active à l'état initial via sa borne d'entrée et pour produire un signal O LAP, ledit circuit de commande de remise active à l'état initial étant monté entre lesdits amplificateurs de détection et la borne Vcc de source de courant, et un circuit de commande de détection pour recevoir des signaux os N de validation de détection via sa borne d'entrée et pour produire un signal 0 L Am de commande de détection, ledit circuit de commande de détection étant monté entre les amplificateurs de détection et les bornes Vss de terre, caractérisé en ce que ledit circuit de commande de remise active à l'état initial comporte: un circuit symétrique de courant comportant un ou plusieurs transistors (Q 10) d'attaque MOS à canal P, et un autre transistor (Q 11) MOS à canal P pour régler le débit de courant des transistors d'attaque; un circuit inverseur pour commander le fonctionnement du circuit symétrique de courant en fonction des signaux osp de validation de remise active à l'état initial, ledit circuit inverseur comprenant un transistor (Q 12) MOS à canal P et un transistor (Q 13) MOS à canal N; et un transistor (Q 14) MOS à canal N, qui sert de source de courant constant pour ledit circuit symétrique de courant et qui reçoit une tension de polarisation Vbias, via sa borne de grille, et dont une borne de drain est reliée à une borne de source du transistor MOS à canal N du circuit inverseur, et une borne de source est reliée à la borne Vss de terre, grâce à quoi le potentiel des signaux O LAP de commande de remise active à l'état initial est commandé de façon que la forme d'onde du signal OLAP ait une pente montante linéaire, et en ce que ledit circuit de commande de détection comporte: un circuit symétrique de courant comprenant un ou plusieurs transistors (Q 20) d'attaque MOS à canal N et un autre transistor (Q 15) MOS à canal N pour régler le débit de courant des transistors d'attaque; un circuit inverseur pour commander le fonctionnement du circuit symétrique de courant en fonction des signaux os N de validation de détection, ledit circuit inverseur comprenant un transistor (Q 16) MOS à canal N et un transistor (Q 17) MOS à canal P; et un transistor (Q 18) MOS à canal P qui sert de source de courant constant pour ledit circuit symétrique de courant et reçoit une tension de polarisation Vbias via sa borne de grille, et dont une borne de source est reliée à une borne de drain du transistor MOS à canal P dudit circuit inverseur, et une borne de drain est reliée à une borne Vcc de source extérieure de courant, grâce à quoi le potentiel des signaux O LAN est commandé de façon que la forme d'onde du signal CLAN ait une pente descendante linéaire. 2 Circuit d'attaque d'amplificateur de détection selon la revendication 1, caractérisé en ce que la tension de polarisation Vbias fournie à la borne de grille dudit transistor MOS servant de source de courant constant pour ledit circuit symétrique de courant est maintenue à une valeur constante de niveau intermédiaire entre la tension Vcc de la source extérieure -de courant et la tension Vss de terre.