FR 2666454 A1 19920306 FR 9100620 A 19910121 La présente invention se rapporte à un dispositif à semi-conducteur, et particulièrement à un dispositif à semi-conducteur à fiabilité élevée qui supporte les décharges électrostatiques. D'une manière générale, un circuit intégré CMOS possède plusieurs avantages, par exemple une résistance au bruit élevée et une faible consommation Par conséquent, la tendance de conception des dispositifs de mémoires vives dynamiques est passée d'un type NMOS au type CMOS avec le progrès des techniques de densité d'intégration plus élevée et de miniaturisation Dans le même temps, il a été continûment tenté d'empêcher la détérioration des caractéristiques du dispositif dues au phénomène de blocage et à l'endommagement électrostatique, qui sont des problèmes inhérents au circuit CMOS En particulier, l'endommagement électrostatique (ESD), qui est provoqué par la décharge de triboélectricité produite entre deux matériaux tels que des matières plastiques ou entre le corps humain et les vêtements, peut détruire le circuit intégré CMOS pour abaisser la fiabilité du dispositif Il est connu que la cause principale du claquage électrostatique est un phénomène de perforation d'une couche d'oxyde de grille par l'électricité statique appliquée à une borne d'entrée Le claquage de la couche d'oxyde de grille a été empêché de manière conventionnelle en adoptant un circuit de protection comprenant une résistance, une diode et équivalent dans un étage d'entrée de grille La cause secondaire du claquage électrostatique est connue comme étant un claquage de jonction des éléments d'un étage de sortie du fait de l'électricité statique qui est appliquée sur une borne de sortie. Le claquage de jonction des éléments de l'étage de sortie du fait l'électricité statique va être expliqué en détail en se référant à la figure 1. Dans un test de tolérance à l'endommagement électrostatique de la figure 1, un dispositif de test d'endommagement électrostatique ( 2) est relié entre une borne de sortie (OT) et une borne de masse (Vss) d'une plaquette ( 1) Le dispositif de test d'endommagement électrostatique ( 2) peut être représenté par un circuit série équivalent comprenant un interrupteur (SW), une résistance (RT) et un condensateur (CT) Le test d'endommagement électrostatique est réalisé comme suit Tout d'abord, le condensateur (CT) est chargé par des centaines à des milliers de volts L'interrupteur (SW) est alors fermé, l'électricité statique chargée dans le condensateur (CT) est ainsi déchargée au travers de la plaquette ( 1) et le degré de l'endommagement résultant dans la plaquette est contrôlé Le courant de décharge (Io) s'écoule au travers d'un transistor (M 2) de l'étage de sortie à mettre à la masse. Sur la figure 2, lorsque la tension chargée du condensateur (CT) est positive, une jonction de drain n+p ( 15 a) du transistor (M 2) est polarisée de manière inverse et une jonction de source n+p ( 15 b) du transistor (M 2) est polarisée de manière directe, de telle sorte que le claquage se produit dans la jonction de drain n+p ( 15 a) par l'intermédiaire de la tension élevée appliquée sur une couche de connexion métallique de drain ( 16 b)et, simultanément, le courant de décharge (Io) s'écoule de la jonction de drain ( 15 a) vers la jonction de source ( 15 b) A condition que l'interrupteur (SW) soit ouvert, l'énergie électrostatique E stockée dans le condensateur (CT) de 100 3 2666454 p F peut être obtenue avec les équations suivantes, lorsque la tension de charge du condensateur (CT) est de 2000 V. E = 1 CV 2 1 ( 100 p F) x ( 2000 V)2 = 0,2 m J C'est à dire que l'énergie chargée de 0,2 m J stockée dans le condensateur (CT) est dissipée au travers de la résistance (RT) du dispositif de test d'endommagement électrostatique ( 2) et du transistor (M 2) de l'étage de sortie de la plaquette ( 1) Si la résistance de l'élément de sortie est faible, la constante de temps de décharge T s'écrit ici comme: T RT-CT = 100 p F x 1,5 Ka = 0,15 M sec o la résistance (RT) a une valeur de 1,5 KQ Par conséquent, la dissipation de puissance moyenne W est la suivante: W= E_ 0,2 m J 1,3 KW T 0,15 y sec Ceci indique que l'énergie chargée totale de 0,2 m J est dissipée avec la puissance de environ 1,3 KW au travers de la résistance (RT) et de la zone de jonction de drain n+p polarisée de manière inverse ( 15 a) dans le transistor (M 2) de l'étage de la sortie de la plaquette, pendant environ 0,15 gsec Par conséquent, de la chaleur qui est proportionnelle à la valeur obtenue en multipliant la tension polarisée de manière inverse (généralement 10 à 30 V) par le courant de décharge (Io) est générée dans la partie de jonction Du fait de la chaleur, la couche d'électrode métallique de drain ( 16 b) ayant un bas point de fusion est susceptible d'être fondue, ou la réaction entre métal et silicium dans la jonction peut provoquer un court- circuit entre la couche d'électrode métallique de drain ( 16 b) et le substrat ( 10) Il en résulte que la jonction n+p ( 15 a) est détruite pour augmenter le courant de fuite, détériorant ainsi les caractéristiques de fonctionnement des éléments Avec l'adoption de la densité d'intégration plus élevée et la miniaturisation dans le circuit intégré CMOS, la profondeur des couches n+ ( 15 a) et ( 15 b) a été réduite à à peu près 0,2 à 0,7 gm de façon à réduire le phénomène de court-circuit Si la profondeur d'une pointe de jonction ( 18), qui apparaît dans la partie de contact de la couche de connexion métallique ( 16 b) et le substrat de silicium ( 10) de façon à s'étendre dans le substrat de silicium ( 10), dépasse la profondeur de la couche n+, ceci donne naissance à l'augmentation du courant de fuite et à la chute de la tension de claquage de jonction pour détériorer les caractéristiques des éléments, diminuant ainsi la fiabilité. Par conséquent, dans le procédé conventionnel, une résistance est insérée entre la borne de sortie (OT) et la borne de drain du transistor (M 2) pour augmenter la constante de temps de décharge r de façon à réduire le courant de crête ou dissiper la consommation d'énergie. Mais, dans ce cas, la variation de la tension de sortie est supprimée par le courant de sortie abaissé provoqué par la résistance insérée, résultant ainsi en un abaissement de la vitesse de fonctionnement Par conséquent, la couche de jonction n+ ayant une résistance de environ 10 f 2 et en dessous, ou une couche de connexion de faible résistance telle que du silicium polycristallin dopé, ou équivalent, sont utilisées de manière conventionnelle Mais cela ne révèle pas d'effets souhaitables de protection de l'étage de sortie contre l'endommagement électrostatique du fait des restrictions telles qu'une baisse de la vitesse de fonctionnement comme cela a été décrit ci-dessus. En variante, il est dit que la réaction de fusion entre le substrat de silicium et la couche métallique est empêchée en interposant une couche métallique formée par un métal réfractaire tel que du tungstène (W), du molybdène (Mo), du titane (Ti), du tantale (Ta) ou du cobalt (Co) sur la partie de contact, améliorant ainsi la tolérance de la partie de contact à l'endommagement électrostatique Mais la tolérance à l'endommagement électrostatique de la jonction dans le transistor de l'étage de sortie n'est pas directement augmentée par ce procédé. Par conséquent, c'est un objet de la présente invention que de prévoir un dispositif à semi-conducteur à fiabilité élevée ayant une structure de jonction de contact tolérant l'endommagement électrostatique afin de résoudre les problèmes décrits ci-dessus des techniques conventionnelles. Afin de réaliser ces objets ainsi que d'autres, le dispositif selon la présente invention comprend: un substrat semi-conducteur d'un premier type conducteur; une zone de jonction peu profonde d'un deuxième type conducteur formée dans le substrat avec une profondeur prédéterminée par rapport à la surface du substrat; une couche de connexion à faible résistance formée sur le substrat en interposant une couche isolante, et en contact avec la zone de jonction peu profonde au travers de trous de contact formés sur la couche isolante à relier à une borne de sortie; et une zone de jonction profonde du deuxième type conducteur qui est formée dans le substrat, comprend une zone de contact dans la zone de jonction peu profonde, et possède une profondeur suffisante pour entourer une partie de claquage de jonction générée, dans la zone de contact de la couche de connexion faiblement résistante et de la zone de jonction peu profonde et s'étendant dans le substrat, par l'électricité statique appliquée sur la borne de sortie. La zone de jonction peu profonde est ici une zone de drain ou de source du transistor de l'étage de sortie. Le dispositif à semi-conducteur CMOS comprenant le dispositif de la présente invention est de préférence formé d'une manière telle qu'un transistor MOS conventionnel ayant uniquement une zone de jonction peu profonde est interposé entre un transistor MOS ayant une zone de jonction profonde du deuxième type conducteur et un transistor MOS conventionnel dans la zone de puits du deuxième type conducteur; par conséquent, les problèmes tels que le phénomène de blocage peuvent effectivement être empêchés. Le dispositif à semi- conducteur ayant la structure mentionnée ci-dessus de la présente invention est de préférence fabriqué d'une manière telle que la zone de jonction profonde est formée simultanément à la formation du puits de deuxième type conducteur d'un dispositif semi- conducteur CMOS Ainsi, selon le procédé de la présente invention, le dispositif semi-conducteur peut être fabriqué d'une manière simple en changeant uniquement la conception du dessin sans aucun procédé de fabrication additionnel. La présente invention va maintenant être décrite en détail en se référant aux dessins, dans lesquels: La figure 1 est un schéma de circuit équivalent illustrant un test d'endommagement électrostatique d'un étage de sortie d'un circuit intégré CMOS conventionnel; La figure 2 est une vue en coupe représentant la structure d'un élément d'étage de sortie d'un circuit intégré CMOS conventionnel; La figure 3 est une vue en coupe représentant la structure d'un dispositif à semi- conducteur à fiabilité élevée selon la présente invention; et La figure 4 A à 4 K sont des schémas de processus représentant successivement les processus de fabrication du dispositif à semi-conducteur à fiabilité élevée selon la présente invention. Dans l'élément semi-conducteur à fiabilité élevée de la figure 3, des zones de jonction peu profondes du deuxième type conducteur ( 22 a) et ( 22 b) formées par une profondeur de 0,2 à 0,7 Mm dans un premier substrat semi- conducteur du type conducteur ( 20) entrent en contact avec des couches de connexion à faible résistance ( 24 a) et ( 24 b) formées sur le substrat semi-conducteur ( 20) par l'intermédiaire de trous de contact ( 25 a) et ( 25 b) formés dans une couche isolante ( 28) L'élément semi-conducteur comprend la partie de contact dans les zones de jonction peu profondes ( 22 a) et ( 22 b) et des jonctions profondes de deuxième type conducteur ( 26 a) et 26 b ayant une profondeur de 3 à 6 Mm formées dans le substrat semi-conducteur ( 20). Les profondeurs des zones de jonction profondes ( 26 a) et ( 26 b) sont déterminées respectivement de façon à entourer de manière satisfaisante une pointe de jonction ( 29) produite par décharge électrostatique dans la partie de contact des couches de connexion à faible résistance ( 24 a) et ( 24 b) et les zones de jonction peu profondes ( 22 a) et ( 22 b) Si l'élément est ici un transistor NMOS, le premier type conducteur est une impureté du type p et le deuxième type conducteur est une impureté du type n Lorsqu'il s'agit d'un transistor PMOS, le premier type conducteur est une impureté du type N et le deuxième type conducteur est une impureté du type p La référence ( 23) indique une couche d'électrode de grille et la référence ( 27) indique une couche d'oxyde de champ Ainsi, même si la pointe de jonction ( 29) apparaît dans la partie de contact ( 25 b) du fait de l'électricité statique, la pointe ( 29), c'est à dire la partie de claquage de jonction ne peut avoir d'influence sur le substrat semiconducteur du premier type conducteur ( 20) du fait de la zone de jonction profonde ( 26 b), dans l'élément semi-conducteur à fiabilité élevée mentionné ci-dessus. La formation, ici, de la zone de jonction profonde sous la zone de contact peut être réalisée d'une manière telle que la zone de jonction n+ ou p+ est formée à l'intérieur de la zone de jonction peu profonde en implantant un ion phosphore ou bore uniquement dans la zone de contact en utilisant la couche isolante épaisse ( 28) formée autour des trous de contact comme un masque, après formation des trous de contact ( 25 a) et ( 25 b) Ceci nécessite cependant un processus d'implantation d'ion additionnel et deux processus de photolithographie de façon à implanter séparément des impuretés n+ ou p+ De plus, comme l'élément déjà formé avec la zone de contact ne peut endurer le processus de recuit à température élevée, l'activation des ions P+ et B+ implantés dans la zone de contact ne peut facilement être obtenue. Par conséquent, le procédé de fabrication du dispositif à semi- conducteur CMOS à fiabilité élevée de la présente invention adopte les processus illustrés sur les figures 4 A à 4 K, dans lesquels, lorsque la formation du puits du deuxième type conducteur est réalisée comme dans le processus de fabrication de semi-conducteur CMOS conventionnel, la zone de jonction profonde est formée simultanément sous la zone de contact, de telle sorte que les inconvénients décrits ci-dessus du procédé de fabrication conventionnel sont éliminés et la tolérance à l'endommagement électrostatique du transistor de l'étage de sortie peut être améliorée. Le processus représenté sur les figures 4 A à 4 K se rapporte au cas o un processus CMOS à double puits pour le substrat du type p et du silicium polycristallin dopé n+ sont utilisés. Si l'on se réfère à la figure 4 A, une couche d'oxyde ( 101) ayant une épaisseur de environ 300 À est amenée à croître thermiquement en atmosphère d'oxyde à 1000 C sur un substrat de silicium de type p ( 100) à orientation cristalline 100 avec une résistance relative de environ 10 ncm Une couche de nitrure ( 102) réalisée en Si 3 N 4 ayant une épaisseur de environ 100 A est déposée par l'intermédiaire d'un procédé de dépôt de vapeur chimique sur la couche d'oxyde ( 101) A la suite de cela, la couche de nitrure ( 102) formée sur les zones de puits N ( 104 a), ( 104 b) et ( 105) représentées sur la figure 4 C qui sera décrite plus tard est enlevée par un procédé de photogravure conventionnel, et un ion phosphore (P+) est implanté avec une dose de 1013/cm 2 et à une énergie de 100 Ke V en utilisant la couche de nitrure résiduelle ( 102) comme un masque. Si l'on se réfère à la figure 4 B, une couche d'oxyde ( 106) ayant une épaisseur de environ 4000 À est amenée à croître thermiquement en utilisant la couche de nitrure résultante ( 102) comme un masque, et la couche de nitrure résiduelle ( 102) est ensuite enlevée A la suite de cela, l'ion bore (B+) est implanté avec une dose de 3 x 1012/cm 2 et à une énergie de 30 Ke V en utilisant la couche d'oxyde ( 101) comme un masque afin de former un puits p ( 108) illustré sur la figure 4 C qui sera décrite plus tard. Si l'on se réfère à la figure 4 C, après que l'ion phosphore (P+) et l'ion bore (B+) aient été implantés, le substrat semi-conducteur 100 est traité pendant environ 12 heures à une température de environ 1150 C, et les ions implantés sont ensuite diffusés thermiquement et les puits n ( 104 a), ( 104 b) et ( 105) et le puits p ( 108) d'une profondeur de environ 4 gm sont formés Les couches d'oxyde ( 101) et ( 106) sur le substrat semi-conducteur sont ensuite enlevées, et une couche de Si O 2 ( 110) ayant une épaisseur de environ 200 est amenée à croître par oxydation thermique. Si l'on se réfère à la figure 4 D, une couche de nitrure ( 112) constituée de Si 3 N 4 ayant une épaisseur de environ 1500 est déposée par l'intermédiaire d'un procédé de dépôt de vapeur chimique sur la couche de Si O 2 ( 110) et la couche de nitrure est alors enlevée par photogravure ailleurs que sur des zones actives (T 1), (T 2) et (T 3) afin de former des transistors. Si l'on se réfère à la figure 4 E, la zone de puits N ( 105) est couverte par une photoréserve ( 116) autour des zones actives (T 1) et (T 2) et l'ion bore (B+) est implanté avec une dose de 1013/cm 2 et à une énergie de Ke V afin de former une couche d'arrêt de canal de type p ( 114) représentée sur la figure 4 G qui sera décrite plus tard. Si l'on se réfère à la figure 4 F, la photoréserve ( 116) est enlevée, la zone autre que la zone de puits n ( 105) est alors recouverte par la photoréserve ( 120), et l'ion phosphore (P+) est implanté dans la partie autour de la zone active (T 3) avec une dose de 1013/cm 2 et à une énergie de environ 100 Ke V afin de former la couche d'arrêt ( 118) représentée sur la figure 4 G qui sera décrite plus tard. Si l'on se réfère à la figure 4 G, la photoréserve ( 120) est enlevée, et une couche d'oxyde de champ ( 122) ayant une épaisseur de environ 5000 est amenée à croître thermiquement dans l'atmosphère d'oxyde à environ 1000 OC en utilisant la couche de nitrure résiduelle ( 112) comme un masque La couche de nitrure résiduelle ( 112) est ensuite enlevée par un processus de gravure humide. Si l'on se réfère à la figure 4 H, après que la couche de nitrure ( 112) soit enlevée, la couche de Si O 2 ( 110) est enlevée et la couche d'isolation de grille ( 124) de chaque transistor est amenée à croître pour avoir une épaisseur de environ 200 À dans l'atmosphère d'oxyde à environ 900 OC et, à la suite de cela, du silicium polycristallin est déposé et dessiné par photogravure afin de former une couche d'électrode de grille ( 126) Afin de réduire ici la résistance de la couche d'électrode de grille ( 126), le silicium polycristallin est dopé avec une impureté de type N en diffusant du PO C 13 à la température de environ 900 OC après que le silicium polycristallin ait été déposé, une couche métallique à point de fusion élevé ou réfractaire et une couche de siliciure métallique sont ensuite empilées par dépôt de vapeur chimique sur la structure obtenue ci-dessus et, à la suite de cela, le processus de dessin de grille peut être réalisé de manière alternative N'importe lequel du tungstène (W), du molybdène (Mo), du titane (Ti), du tantale (Ta) ou du cobalt (Co) peut ici être utilisé comme métal réfractaire. Si l'on se réfère à la figure 4 I, après que la couche d'électrode de grille ( 126) soit formée, la zone de puits N ( 105) est recouverte par une photoréserve ( 128), et un ion arsenic (As+) est implanté avec une dose de 5 x 1015/cm 2 et à l'énergie de 50 Ke V de façon à former des couches de drain ou de source ( 130) de transistor de canal n dans les zones actives (T 1) et (T 2). Si l'on se réfère à la figure 4 J, après que la photoréserve ( 128) ait été enlevée, la zone est recouverte par une photoréserve 132 autre que la zone de puits n ( 105), du BF 2 + est alors implanté avec une dose de 5 x 1015/cm 2 et à l'énergie de 50 Ke V de façon à former des couches de drain ou de source ( 134) de transistor de canal p dans la zone active (T 3). il Si l'on se réfère à la figure 4 K, après réalisation du processus d'implantation d'ion précédent des couches de drain ou de source, la photoréserve ( 132) est enlevée, ensuite, une couche de verre silicate boro- phosphoreux ( 130) est déposée, et un trou de contact ( 138) est formé, et à la suite de cela, une couche de connexion à faible résistance ( 140) est déposée et dessinée par un procédé de photogravure, terminant ainsi la fabrication de l'élément semi-conducteur. De l'aluminium (Al) contenant 1 % de Si et 0,5 % de Cu peut être utilisé ici pour la couche de connexion à faible résistance ( 140), au cas o le connexion de circuit est formé en déposant le silicium polycristallin dopé et en déposant successivement la couche de connexion métallique sur le silicium polycristallin Plus spécialement, afin de résoudre le problème tel que le court-circuit provoqué par la précipitation du Si dans la zone de contact avec l'augmentation de la densité d'intégration, la couche de métal réfractaire du titane (Ti), du nitrure de titane (Ti N), du tungstène (W), du molybdène (Mo), du tantale (Ta) et du cobalt (Co) peut être enserrée dans la zone de contact entre la couche d'aluminium et le substrat de silicium avec l'augmentation de la densité d'intégration. De cette manière, la tolérance à l'endommagement électrostatique peut être augmentée en interposant la couche de métal réfractaire sur la partie de contact. Comme cela a été décrit ci-dessus, lorsque la zone de jonction profonde de la présente invention est formée simultanément au puits au cours du processus de fabrication CMOS, l'impureté de la zone de jonction profonde est traitée au cours de l'étape initiale du processus comparé à l'implantation ionique réalisée au travers du trou de contact, de telle sorte que le problème dans le processus de diffusion de l'impureté dans la zone de jonction profonde peut être éliminé, et l'élément à fiabilité élevée de la présente invention peut ainsi être fabriqué avec une manière bien plus simple et efficace. Dans la description ci-dessus, le dispositif ayant la zone de jonction profonde du type N dans le substrat de type p est pris comme exemple; cependant et en variante, un tel dispositif qui a la zone de jonction profonde du type p dans le substrat de type N peut être fabriqué par le même procédé. De plus, les zones de jonction profonde de puits n ( 26 a) et ( 26 b) sont formées à la fois dans la source et le drain ( 22 a) et ( 22 b) du transistor sur la figure 3; seul le drain ou la source peut cependant être formé au cas o la jonction exigeant la tolérance à l'endommagement électrostatique est limitée à la seule source ou au seul drain du transistor. REVENDICATIONS. 1 Dispositif à semi-conducteur à fiabilité élevée comprenant: un substrat semi-conducteur ( 20) d'un premier type conducteur; une zone de jonction peu profonde ( 22 a) ou ( 22 b) d'un deuxième type conducteur formée dans le dit substrat ( 20) avec une profondeur prédéterminée par rapport à la surface du dit substrat ( 20); une couche de connexion à faible résistance ( 24 a) ou ( 24 b) formée sur le dit substrat ( 20) en interposant une couche isolante ( 28), et en contact avec la dite zone de jonction peu profonde ( 22 a) ou ( 22 b) au travers de trous de contact ( 25 a) ou ( 25 b) formés dans la dite couche isolante ( 28) à relier à une borne de sortie; et une zone de jonction profonde ( 26 a) ou ( 26 b) du dit deuxième type conducteur qui est formée dans le dit substrat ( 20), caractérisé en ce qu'il comprend une zone de contact dans la dite zone de jonction peu profonde ( 22 a) et ( 22 b), et possède une profondeur suffisante pour entourer une partie de claquage de jonction ( 29) générée, dans la dite zone de contact de la dite couche de connexion à faible résistance ( 24 a) ou ( 24 b) et la dite zone de jonction peu profonde ( 22 a) ou ( 22 b) et s'étendant dans le dit substrat ( 20), par l'électricité statique appliquée sur la borne de sortie. 2 Dispositif à semi-conducteur à fiabilité élevée selon la revendication 1, caractérisé en ce que la dite zone de jonction peu profonde ( 22 a) ou ( 22 b) est une couche de source ou une couche de drain d'un transistor MOS. 3 Dispositif à semi-conducteur à fiabilité élevée selon la revendication 1, caractérisé en ce que la dite couche de connexion à faible résistance ( 24 a) ou ( 24 b) est principalement réalisée en aluminium et contient du silicium. 4 Dispositif à semi- conducteur à fiabilité élevée selon la revendication 1, caractérisé en ce que la dite couche de connexion à faible résistance ( 24 a) ou ( 24 b) est principalement réalisée en aluminium et contient du silicium et du cuivre. Dispositif à semi-conducteur à fiabilité élevée selon la revendication 1, caractérisé en ce que la dite couche de connexion à faible résistance ( 24 a) ou ( 24 b) est réalisée en silicium polycristallin dopé de manière dense. 6 Dispositif à semi-conducteur à fiabilité élevée selon la revendication 1, caractérisé en ce que la dite couche de connexion à faible résistance ( 24 a) ou ( 24 b) consiste en une couche composite de silicium polycristallin dopé de manière dense, et de siliciure métallique réfractaire. 7 Dispositif à semi- conducteur à fiabilité élevée selon la revendication 1, caractérisé en ce que la dite couche de connexion à faible résistance ( 24 a) ou ( 24 b) consiste en une couche métallique réfractaire ou en une couche de siliciure métallique réfractaire. 8 Dispositif à semi-conducteur à fiabilité élevée selon la revendication 6 ou 7, caractérisé en ce que le dit métal réfractaire est l'un quelconque des métaux choisi dans le groupe composé du tungstène (W), du titane (Ti), du tantale (Ta) du molybdène (Mo), ou du cobalt (Co). 9 Dispositif à semi-conducteur à fiabilité élevée selon la revendication 1, caractérisé en ce que la dite zone de jonction profonde ( 26 a) ou ( 26 b) est formée de manière simultanée à la formation d'un puits d'un dispositif à semi-conducteur CMOS. Dispositif à semi-conducteur à fiabilité élevée selon la revendication 1, caractérisé en ce que le dit substrat semi-conducteur ( 20) est du type p et la dite zone de jonction profonde ( 26 a) ou ( 26 b) est du type n. 11 Dispositif à semi-conducteur à fiabilité élevée selon la revendication 1, caractérisé en ce que le dit substrat semi- conducteur ( 20) est du type N et la dite zone de jonction profonde ( 26 a) ou ( 26 b) est du type p. 12 Dispositif à semi-conducteur à fiabilité élevée comprenant: un premier transistor MOS ayant un canal du premier type conducteur dans un puits du deuxième type conducteur formé dans un substrat semi-conducteur du premier type conducteur; un deuxième transistor MOS ayant un canal du deuxième type conducteur et formé dans le dit substrat semi-conducteur; un troisième transistor MOS ayant un canal du deuxième type conducteur et formé entre le dit premier transistor MOS et le dit deuxième transistor MOS dans le dit substrat semi- conducteur, caractérisé en ce que le dit deuxième transistor MOS a une zone de jonction profonde du dit deuxième type conducteur qui est formée dans le dit substrat semi- conducteur, comprend une zone de contact dans une zone de source et une zone de drain du dit deuxième transistor MOS, et possède une profondeur suffisante pour entourer une partie de claquage de jonction générée, dans la zone de contact de la dite source ou dit drain et s'étendant dans le dit substrat semi- conducteur, par l'électricité statique. 13 Dispositif à semi-conducteur à fiabilité élevée selon la revendication 12, caractérisé en ce que la dite zone de jonction profonde du deuxième type conducteur du dit deuxième transistor est formée de manière simultanée à la formation du dit puits du deuxième type conducteur. 14 Dispositif à semi-conducteur à fiabilité élevée selon la revendication 13, caractérisé en ce que le dit premier type conducteur est du type p et le dit deuxième type conducteur est du type n. 15 Dispositif à semi-conducteur à fiabilité élevée selon la revendication 13, caractérisé en ce que le dit premier type conducteur est du type N et le dit deuxième type conducteur est du type p. 16 Dispositif à semi-conducteur à fiabilité élevée selon la revendication 12, caractérisé en ce que le dit deuxième transistor est un transistor de sortie du dit étage de sortie du dispositif semi-conducteur.