FR 2668669 A1 19920430 FR 9109092 A 19910718 i L'invention concerne un circuit destiné à générer plusieurs signaux de temps apparentés, et plus particulièrement un circuit de ce type qui n'a pas besoin d'un signal d'horloge à haute fréquence duquel les signaux de temps doivent être dérivés pour l'obtention d'une résolution élevée des fronts des signaux de temps. Tous les systèmes électroniques numériques ont besoin de circuits de génération de temps destinés à générer les divers signaux numériques d'horloge qui sont nécessaires à maintenir en synchronisme différents élements numériques De tels circuits numériques de génération de temps comprennent généralement diverses connexions de portes logiques, de bascules, d'éléments numériques à retard, de réseaux logiques programmés et/ou de micro- processeurs Un problème est que tous les signaux de temps qui sont dérivés de tels circuits numériques de temps doivent être des multiples d'une fréquence d'horloge d'entrée "mère" Par conséquent, si une haute résolution est demandée pour les fronts avant et/ou arrière de signaux de temps générés par les circuits antérieurs de génération de temps, on a besoin de signaux d'horloge à très haute fréquence Ces signaux d'horloge à haute fréquence, lorsqu'ils apparaissent sur des conducteurs de plaquettes à circuits imprimés, induisent des parasites sur d'autres conducteurs de la plaquette à circuits imprimés Ceci peut rendre nécessaire un blindage électrique qui augmente notablement le coût de la plaquette à circuits imprimés Il est en outre difficile de transmettre des signaux d'horloge à haute fréquence le long d'une plaquette à circuits imprimés car diverses constantes de temps RC parasites qui leur sont associées entraînent une dégradation du signal d'horloge En outre, des circuits d'horloge mère destinés à produire des fréquences d'horloge supérieures à 10- mégahertz sont coûteux (plus la fréquence est élevée, plus le coût est élevé), et des fréquences d'horloge supérieures à 15 mégahertz peuvent être nécessaires dans de nombreuses applications. Le brevet des Etats-Unis d'Amérique n' 3 206 686 décrit un dispositif de commande de temps à retard comprenant une ligne à retard variable connectée dans une boucle avec un discriminateur de phase et un amplificateur qui forment une boucle à blocage de phase Le brevet des Etats-Unis d'Amérique né 4 494 021 décrit un circuit comprenant une ligne à retard Il est décrit un circuit destiné à générer une tension de commande qui attaque la ligne à retard à prises, et le retard d'éléments individuels de la ligne est ajusté Un circuit à boucle à blocage de phase génère la tension de commande, mais la ligne à retard n'est pas incluse dans la boucle à blocage de phase. Un objet de l'invention est donc d'éviter la nécessité de dériver des signaux de temps à haute résolu- tion de signaux d'horloge à haute fréquence. Un autre objet de l'invention est de procurer un générateur de temps qui évite la nécessité d'utiliser une fréquence d'horloge d'entrée qui détermine la résolu- tion de fronts des divers signaux de temps ainsi générés. Un autre objet de l'invention est de procurer un générateur analogique de temps qui produit des impul- sions dont la largeur est déterminée par les rapports de condensateurs. Un autre obj et de l'1 invention est de procurer un circuit de générateur analogique de temps qui produit des impulsions dont la précision et la largeur sont sensiblement indépendantes de la charge du circuit sur des conducteurs transmettant les impulsions de temps. En bref et conformément à une forme de réalisation, l'invention procure un circuit destiné à générer plusieurs signaux de temps Le circuit comprend des cellules à retard connectées en cascade, ayant chacune une entrée couplée à une sortie d'une autre cellule, et plusieurs bascules ayant chacune une entrée d'instauration, une entrée d'inhibition d'instauration, une entrée de restauration et une sortie Une entrée dl'instauration de l'une des bascules est couplée à une sortie de ligne des cellules à retard pour déterminer un temps d'apparition d'un front avant d'une impulsion de temps produite à la sortie de cette bascule Une entrée de restauration de cette bascule est couplée à une sortie d'une cellule à retard suivante pour déterminer un temps d'apparition d'un front arrière de la même impulsion de temps Le circuit comprend un détecteur de phase ayant une première entrée couplée de façon à recevoir un signal d'horloge et une seconde entrée couplée à une sortie de l'une des cellules à retard pour recevoir un signal indicateur d'une propagation d'un état logique à travers plusieurs des cellules à retard Le détecteur de phase comprend un circuit destiné à produire un signal d'ajustement indiquant si la phase du signal indicateur est en avant ou en arrière de la phase du signal d'horloge Le signal d'horloge déclenche une propagation de l'état logique à travers les cellules à retard Chacune des cellules à retard augmente ou diminue le temps de propagation à travers cette cellule à retard en réponse au signal d'ajustement, afin de rendre égal à une période du signal d'horloge un temps demandé pour l'état logique à se propager à travers toutes les cellules à retard jusqu'à y compris la cellule générant le signal indicateur d'une propagation de l'état logique à travers les cellules Chacune des cellules à retard comprend un premier inverseur connecté en série avec une source de courant et un condensateur connecté de façon à déterminer un délai de mise en conduction de cette cellule à retard, et un second inverseur ayant une entrée connectée à une sortie du premier inverseur et produisant un temps de montée relativement court du signal de sortie Dans une forme de réalisation de l'invention, une sortie de l'une des cellules à retard est connectée à l'entrée d'inhibition d'instauration d'une première des bascules et à l'entrée d'instauration d'une deuxième des bascules La sortie de la première bascule est connectée à l'entrée d'inhibition d'instauration de la deuxième bascule pour empêcher une charge capacitive ou autre de la sortie de la première bascule de provoquer un chevauchement entre des impulsions de temps produites aux sorties des première et deuxième bascules. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemple nullement limitatif et sur lesquels: la figure 1 est un schéma simplifié illustrant le générateur analogique de temps de la présente inven- tion; la figure l A est un schéma simplifié d'un circuit utile pour expliquer le fonctionnement du circuit de la figure 1; la figure 1 B est un diagramme des temps utile pour expliquer le fonctionnement du circuit de la figure l A; la figure 2 est un schéma de la cellule de temps de base incluse dans le générateur analogique de temps de la figure 1; la figure 3 est un schéma détaillé du circuit d'une forme de réalisation de la cellule de la figure 2; la figure 4 est un schéma des circuits de bascule inclus dans le schéma simplifié de la figure 1; la figure 5 est un schéma détaillé d'un circuit de filtre utilisé dans le schéma de la figure 1 la figure 6 est un schéma détaillé du circuit de détecteur de phase inclus dans la figure 1; la figure 7 est un diagramme des temps utile pour décrire le fonctionnement du système du générateur analogique de temps de la figure 1; et la figure 8 est un schéma logique illustrant la génération d'impulsions de temps indépendantes de la charge dans le circuit de la figure 1. En référence d'abord à la figure 2, l'invention utilise une chaîne de cellules à retard connectées les unes aux autres en une configuration en cascade La cellule à retard de base 10 comprend un inverseur CMOS comportant un transistor à effet de champ MOSFET il à canal P et un transistor MOSFET 12 à canal N ayant chacun son drain connecté à un conducteur de sortie 10 A sur lequel est produit un signal de sortie VOA L'électrode de grille du MOSFET 12 est connectée à un conducteur d'entrée 10 B sur lequel est appliqué un signal d'entrée VI La source du MOSFET Il est couplée à +V à travers une source de courant Il La source du MOSFET 12 à canal N est couplée à travers une source de courant I 2 à -V Un condensateur Co est connecté à un conducteur de sortie 10 A Le conducteur de sortie 10 A est également connecté à l'entrée d'un inverseur CMOS 13 dont la sortie est connectée par un conducteur 14 à l'entrée d'un autre inverseur CMOS 15 dans la configuration en cascade La sortie de l'inverseur CMOS 15 est également conenctée par un conducteur 16 à un circuit de temps montré sur la figure 1 (Il convient de noter que les cellules à retard 10 peuvent également être utilisées avec VOA maintenu à un niveau haut, puis abaissé au point de déclenchement de l'inverseur 13 en établissant une connexion légèrement modifiée des inverseurs de sortie). Chaque cellule 10 fonctionne à la manière d'un élément à retard L'intervalle de temps demandé pour que le courant Il fasse passer la tension VOA sur le conducteur de sortie 10 A de -V volts au point de déclenchement de l'inverseur 13 est le retard ou la temporisation de mise en conduction de cette cellule L'intervalle de temps demandé pour que le courant I 2 décharge le condensateur CO de +V volts jusqu'au point de déclenchement de l'inverseur 13 est le retard ou la temporisation de mise hors conduction Une forme de réalisation détaillée d'une cellule à retard 10 est montrée sur la figure 3 et est décrite ci-après. En référence à présent à la figure 1, un générateur analogique 20 de temps de la présente invention comprend la connexion en cascade, mentionnée ci-dessus, de cellules à retard individuelles 10 comprenant des cellules à retard 10-1, 10-2 10-N dans un bloc 30 Le bloc 30 comprend aussi plusieurs bascules 70-1, 70-2 70-X Le signal d'horloge CK est appliqué à l'entrée S (instaura- tion) d'une bascule 32 Un signal de commande est appliqué à un conducteur 33 par un inverseur 33 A à l'entrée SI (inhibition d'instauration) de la bascule 32 Le signal présent sur le conducteur 33 commande le temps d'apparition du commencement du cycle dans lequel diverses impulsions de temps sont générées par le générateur analogique 20 de temps L'entrée R (restauration) de la bascule 32 est connectée de façon à recevoir un signal DOMSR qui repré- sente une entrée de restauration pour le groupe de cellules contenues dans la subdivision 30 A de la partie 30, décrite ci-après La sortie Q de la bascule 32 est inversée et appliquée à la tension d'entrée VI de la première cellule à retard 10-1 au moyen d'un conducteur 34 La sortie VO de la dernière cellule à retard 10-N est connectée à un conducteur 31 Les divers signaux de temps produits par le générateur analogique 1 de temps sont générés sur les sorties des bascules 70-1, 70-2, désignées par les réfé- rences numériques 79-1, 79-2, etc. Il convient de noter que les connexions entre les sorties des cellules à retard 10-1, 10-2 et les entrées des bascules 70-1, 70-2 sur les sorties des diverses cellules à retard peuvent être mieux comprises si l'on comprend la structure et le fonctionnement de base des cellules à retard et des bascules La structure et le fonctionnement de ces circuits sont décrits ci-après en référence aux figures 3 et 4. La connexion des sorties VO des cellules à retard 10 dans le bloc 30 de la figure 1 avec les entrées des diverses bascules 70 est déterminée par les temps souhaités d'apparition des fronts avant et arrière des impulsions de temps produites sur les divers conducteurs de sortie 79 des bascules Les connexions mentionnées sont également déterminées par l'amplitude de l'impédence ou de la charge capacitive produite sur ces conducteurs de sortie des bascules par des circuits extérieurs (non représentés) qui reçoivent les impulsions de temps L'une des entrées S et SI de chaque bascule 70 peut être considérée comme une entrée d'instauration et l'autre comme une entrée d'inhibi- tion d'instauration. L'une des entrées d'instauration de chaque bascule est connectée à la sortie V O d'une cellule à retard 10 dont la sortie V O devient positive au temps souhaité du front avant d'une impulsion de temps produite par cette bascule L'entrée de restauration de chaque bascule 70 est connectée à la sortie V O d'une cellule à retard 10, la sortie V O devenant positive au temps souhaité du front arrière des impulsions de temps produites à la sortie de cette bascule. Par exemple, sur la figure l A, le signal V O I produit sur la sortie de la bascule 10-A est connecté à l'entrée SI au-dessus d'une bascule particulière 70-K. L'entrée d'instauration de la bascule 70-K est connectée à + 5 volts Le temps d'apparition du front avant de VOI détermine le temps d'apparition du front avant du signal de temps produit sur la sortie Q de la bascule 70-K Un élément à retard suivant 10-J produit un signal Voj sur sa sortie VO et l'applique à l'entrée R de la bascule 70-K Le front avant de V Oj détermine le temps d'apparition du front arrière de l'impulsion Q produite à la sortie de la bascule 70-K, comme montré sur le diagramme des temps de la figure 1 B. L'entrée d'inhibition d'instauration de chaque bascule peut être connectée à un signal ou à un niveau qui assure l'instauration de la bascule au temps approprié par l'entrée d'instauration Dans certains cas, l'entrée d'inhibition d'instauration est connectée à un signal ou à un niveau qui assure qu'un front arrière de l'impulsion de temps produite par cette bascule ne chevauche pas le front avant d'une autre impulsion de temps produite par une autre bascule 70 Ce chevauchement peut se produire si une forte charge capacitive ou d'impédence retarde le front arrière de l'impulsion de temps mentionnée. Par exemple, sur la figure 8, il est montré une connexion habituelle de cellules à retard 10-A et 10-B et de bascules 70-E et 70-F Une sortie 79-E peut être à forte charge capacitive On suppose dans la présente description que le front arrière de l'impulsion de temps produite par la bascule 70- E ne chevauche jamais le front avant de l'impulsion de temps produite par la bascule 70-F sur le conducteur 79-F, que la capacité CO soit très faible ou très grande. A cet effet, la sortie VO de la cellule à retard 10-A est connectée aux entrées SI et S des bascules 70-E et 70-F, respectivement L'entrée S de la bascule 70-E est connectée à +VO La sortie de la bascule 70-E est connectée à l'entrée SI de la bascule 70-F L'entrée de restauration de la bascule 70-E est connectée à la sortie VO de la cellule à retard 10-B qui passe à un niveau haut durant le temps souhaité du front arrière de l'impulsion de temps produite par la bascule 70-E. En référence de nouveau à la figure 1, le conducteur 31, qui porte le signal FIN provenant de la dernière cellule 10-N de la ligne à retard, est connecté à une entrée d'un circuit 21 de détecteur de retard de phase. Le signal CK est connecté à l'autre entrée du détecteur de phase 21 La sortie 23 du circuit détecteur de retard de phase 21 produit un signal "ralentissement" SD qui est appliqué à une autre entrée d'un circuit intégrateur ou de "filtre à boucle" La sortie 22 de ce détecteur de phase 21 est un signal "accélération" SU qui est appliqué à une entrée du circuit intégrateur 24. Une sortie 24 A de l'intégrateur 24 est connectée aux électrodes de grille et de drain d'un transistor à effet de champ MOSFET 26 A à canal P dont la source est connectée à +V Un courant IBOUCLE parcourt le conducteur 24 A, comme illustré, et une tension VPPOL est appliquée par le conducteur 24 A de manière à commander les sources de courant Il dans les cellules à retard respec- tives, comme expliqué ci-après en référence à la figure 3. (Il convient de noter que les largeurs des impulsions produites aux sorties des diverses cellules à retard 10-1, -2, etc peuvent également être réglées par une graduation du courant Il dans chaque cellule 10 à l'aide d'un condensateur fixe, ou par une combinaison d'une graduation des courants Il et des condensateurs) Le transistor MOSFET 26 B est attaqué par une source de courant de manière à commander le courant de restauration et les courants I 2 dans les cellules à retard Un conducteur 46 B applique une tension VNPOL pour commander les sources de courant I 2 dans chacune des cellules à retard. Le circuit détecteur de retard de phase 21 oblige la somme de la totalité (ou de moins de la totalité) des retards des cellules 10-1 10-N à être égale à une période d'horloge du signal d'horloge d'entrée CK, comme expliqué ci-après La boucle à blocage de phase, formée par le détecteur 21 de retard de phase, le circuit 30 et l'intégrateur 24, oblige donc le retard à travers chacune des cellules à retard 10 à être déterminé par les rapports des divers condensateurs CO Etant donné que les capacités des processus de fabrication CMOS actuels peuvent être établis à des rapports précis, on obtient une précision élevée des temps d'apparition des fronts avant et arrière des signaux de temps sur les conducteurs 79 de la figure 1 sans utiliser une horloge d'entrée à haute fréquence. Le circuit 46 de générateur de polarisation de courant produit un courant ILPF sur un conducteur 46 A, lequel est appliqué à l'entrée de l'intégrateur 24 Le circuit générateur de courant de polarisation 46 produit un courant de sortie sur un conducteur 46 B qui est connecté aux électrodes de drain et de grille du transistor MOSFET 26 B à canal N. La figure 7 montre la forme d'onde CK sur le conducteur 19 et l'impulsion FIN sur le conducteur 31 Le front avant de la forme d'onde CK déclenche la propagation de " 1 " à travers l'élément à retard 10 Les impulsions SU et SD ajustent les courants de polarisation Il de chaque cellule à retard jusqu'à ce que le front avant de l'impul- sion FIN sur le conducteur 31 coïncide avec le front avant de l'impulsion CK suivante 19 A. En référence à présent à la figure 3, qui montre une forme de réalisation détaillée du circuit pour la cellule à retard 10, la tension d'entrée VI est appliquée par le conducteur 10 B aux électrodes de grille de35 transistors MOSFET 11 et 37 A à canal P et MOSFET 12 et 37 B à canal N Les drains des transistors MOSFET 11 et 12 sont connectés par le conducteur 10 A au condensateur CO et aux grilles du transistor MOSFET 40 A à canal P et du transistor MOSFET 40 B à canal N La source du transistor MOSFET 11 est connectée au drain du transistor MOSFET 35 à canal P dont la source est connectée à +V La grille du transistor MOSFET 35 est connectée par le conducteur 24 A de manière à recevoir une tension de polarisation Vpp OL qui est utilisée pour régler le retard de toutes les cellules à retard 10. L'électrode de grille du transistor MOSFET 36 constituant la source de courant est connectée par le conducteur 46 B de façon à recevoir une tension de polarisation V Np OL. Les sources de transistors MOSFET 37 A et 37 B sont connectées à +V et à la masse, respectivement, et leurs drains sont connectés par un conducteur 38 aux électrodes de grille des transistors MOSFET 39 A à canal P et MOSFET 39 B à canal N La source du transistor MOSFET 39 A est connectée à +V et la source du transistor MOSFET 39 B est connectée à la masse Le drain du transistor MOSFET 39 B est connecté à la source du MOSFET 40 B à canal N Le drain du MOSFET 39 A est connecté à la source du MOSFET 40 A à canal P Les drains des MOSFET 40 A et 40 B sont connectés par un conducteur 42 aux électrodes de grille du MOSFET 41 A à canal P et du MOSFET 41 B à canal N La tension VO apparaît sur le conducteur 42 Les sources des MOSFET 41 A et 41 B sont connectées à +V et à la masse, respectivement, et leurs drains sont connectés par un conducteur 43 pour conduire VO sur le conducteur 43 Un MOSFET 44 à canal P est connecté par son drain aux grilles des MOSFET 41 A et 41 B, sa source étant connectée à +V et sa grille étant connectée de façon à recevoir le signal RST. Le conducteur 10 A est couplé par le MOSFET 45 à canal N à la masse, et la grille du MOSFET 45 est connec- tée de façon à recevoir le signal de restauration RST. En fonctionnement, lorsque VI subit une transition de + 5 volts à 0 volt, le MOSFET 11 de la cellule à retard 10 produit un signal VOA croissant relativement lentement sur le conducteur 10 A, le temps de charge étant déterminé par Il et CO L'inverseur comprenant les MOSFET 40 A et 40 B ne présente pas une forte charge capacitive sur son conducteur de sortie 42 et, par conséquent, une transition rapide d'un niveau " 1 " à un niveau " O " ou vice versa apparaît sur le conducteur 42 lorsque le point de déclenchement approprié de l'inverseur 40 A, 40 B est atteint par le signal VOA Les MOSFET 39 A et 39 B sont connectés en série avec l'inverseur CMOS 40 A, 40 B pour empêcher une condition dans laquelle un trajet à faible résistance s'établit entre +V et la masse par l'intermédiaire des MOSFET 39 A, 40 A, 40 B et 39 B, car l'inverseur 37 A, 37 B produit une transition rapide, à front raide, sur le conducteur 38, bloquant l'un des MOSFET 39 A et 39 B et rendant l'autre conducteur bien avant que le signal sur le conducteur IOA atteigne un point de déclenchement de l'inverseur 40 A, 40 B L'inverseur 41 A, 41 B produit une transition brusque de VO. La cellule est restaurée lorsque la grille du MOSFET 45 reçoit un signal haut, mettant à la masse la tension sur le conducteur 10 A Ceci établit VO à un niveau25 haut, validant le MOSFET 36 de la cellule à retard suivante Le MOSFET 45 est utilisé pour produire une restauration rapide de la cellule à retard tandis que le MOSFET 36 est utilisé pour maintenir la cellule dans l'état restauré après que le signal de restauration RST a été supprimé jusqu'à ce que VI passe d'un niveau haut à un niveau bas. En référence à la figure 4, chacun des circuits de bascule 70-1 70-X de la figure 1 comprend un inverseur CMOS 71 A, 71 B recevant un signal d'entrée de restauration RST et produisant un signal de sortie qui est appliqué à l'entrée d'un inverseur CMOS 72 A, 72 B La source du MOSFET 72 B à canal N est connectée par la connexion en série de MOSFET 73 et 74 à canal N avec la masse Le signal SI (inhibition d'instauration) est appliqué à la grille du MOSFET 73 et le signal S (instauration) est appliqué à la grille du MOSFET 74 La sortie de l'inverseur 72 A, 72 B est reliée par un conducteur 75 à l'entrée d'un inverseur CMOS 76 A, 76 B, à la sortie d'un inverseur CMOS 77 A, 77 B et au drain d'un transistor MOSFET 78 à canal P dont la source est connectée à +V Un signal inversé de restauration RST est appliqué à la grille du MOSFET 78 La sortie de l'inverseur 76 A, 76 B est appliquée par un conducteur 79 à la sortie Q de la bascule 70 et à l'entrée de l'inverseur 77 A, 77 B. Si le signal RST est égal à " 1 ", le MOSFET 72 A à canal P est mis en conduction, plaçant le conducteur 75 au niveau haut, amenant Q à être égal à "O" Ceci rend conducteur le transistor MOSFET 77 A à canal P, ce qui tend à amener à un niveau haut le conducteur 75, bloquant un " O " dans la partie à bascule formée par les inverseurs 76 A, 76 B et 77 A, 77 B Le niveau complémentaire de RST est égal à un " O " et rend conducteur le MOSFET 78 à canal P, produi- sant le même effet. Si le signal RST est égal à " O ", et le signal S est égal à " 1 ", la condition SI est alors égale à " 1 " et rend conducteur le MOSFET 73 Le MOSFET 72 B est rendu conducteur par l'inverseur 71 A, 71 B, plaçant le conducteur au niveau bas, produisant un " 1 " à la sortie de l'inverseur 76 A, 76 B et rendant Q égal à " 1 " L'inverseur 77 A bloque le " 1 " dans la partie à bascule du circuit 70. Les détails du circuit intégrateur 24 sont montrés sur la figure 5 Ce circuit reçoit un signal d'accélération SU et son complément et un signal de35 ralentissement SD et son complément logique, et il produit le signal de courant de polarisation IBOUCLE sur le conducteur 24 A et le courant ILPF sur le conducteur 46 A. Une tension continue de référence est appliquée à un conducteur 89. La réalisation du circuit intégrateur 24 est relativement simple et il n'est pas nécessaire de la décrire en détail, sauf pour noter que ce circuit exécute la fonction de commander le comportement dynamique de la boucle Il convient de noter que divers autres circuits intégrateurs pourraient être utilisés à la place de celui montré sur la figure 5. Le MOSFET 26 A de la figure 1 convertit IBOUCLE en la tension VPPOL appliquée à l'électrode de grille du MOSFET 35 de chaque cellule à retard 10 (figure 3). Similairement, le MOSFET 26 B convertit le courant INPOL en la tension de polarisation V Np OL appliquée à la grille du MOSFET 36 à canal N de chaque cellule à retard 10. En référence à la figure 6, qui montre le détecteur de phase 21, le signal CK est appliqué à l'entrée d'horloge d'une bascule 50 de type D L'entrée D de la bascule 50 est connectée à la sortie d'une porte NON-ET 51 dont une entrée est connectée à la sortie Q de la bascule au moyen d'un conducteur 54 Le conducteur 54 est également connecté à une entrée d'un inverseur 56 et à une porte NON-ET 57 à deux entrées Le conducteur CK 19 est également connecté à l'entrée CK d'une bascule 52 de type D L'entrée D de la bascule 52 est connectée à la sortie d'une porte NON-ET 53 à deux entrées dont une entrée est connectée par un conducteur 55 à la sortie Q de la bascule 52 et à l'autre entrée de la porte NON-ET 57 Le signal INIT est connecté aux entrées S (instauration) des bascules et 52 Le complément de INIT est couplé à la seconde entrée de chacune des portes NON-ET 51 et 53. La sortie de l'inverseur 56 est connectée à l'entrée D d'une bascule 58 de type D dont la sortie Q est connectée à l'entrée D d'une bascule 60 de type D L'entrée d'horloge de la bascule 58 est connectée à la sortie d'un inverseur 59 dont l'entrée reçoit le signal d'impulsion de courant IPUL du bloc 30 de la figure 1 L'impulsion de tension IPUL est utilisée pour attaquer une pompe de charge qui peut être incorporée dans le circuit intégrateur qui fait partie du filtre passe-bas 24 de la figure 5 Dans ce cas, l'impulsion IPUL déclenche les impulsions SU et SU de la figure 5 (D'autres réalisations du circuit à filtre passe- bas/intégrateur peuvent être aisément utilisées, lesquelles ne nécessitent cependant pas l'impulsion IPUL). Le signal CK 2 P est produit sur le conducteur 54 par la bascule 50 de type D. Le signal IPUL est connecté à l'entrée CK de la bascule 58 Les entrées CK et CK de la bascule 60 sont connectées aux signaux FIN et FIN La sortie Q de la bascule 60 est connectée à l'entrée D d'une bascule 62 de type D dont la sortie Q est connectée par un conducteur 65 et une entrée d'une porte NON-OU 64 et à une entrée d'un inverseur 66 Les entrées CK et CK de la bascule 62 sont connectées de façon à recevoir les signaux CK 2 P et CK 2 P, respectivement Les entrées R des bascules 58 et 60 sont connectées à la sortie de la porte NON-ET 57 L'entrée R de la bascule 62 est connectée de façon à recevoir le signal INIT Le signal IPUL est appliqué à l'autre entrée de la porte NON-OU 64 et à un entrée d'une porte NON-OU 67. L'autre entrée de la porte NON-OU 67 est connectée à la sortie de l'inverseur 66 La sortie de la porte NON-OU 64 produit l'impulsion d'accélération SU sur le conducteur 22. La sortie de la porte NON-OU 67 produit l'impulsion de ralentissement SD sur le conducteur 23. Le détecteur de phase 21 utilise une période CK entière pour déterminer si l'impulsion IPUL et une impulsion FIN apparaissent durant cette période CK et si tel est le cas, l'impulsion SD (ralentissement) est alors produite Autrement, l'impulsion SU (accélération) est produite sur le conducteur 22 L'impulsion d'initialisation INIT apparaît uniquement durant une opération de restaura- tion par remise sous tension. La première étape du fonctionnement du détecteur de phase 21 est de restaurer les bascules 58 et 60 L'effet de la porte 57 et des bascules 58, 60 et 62 est ensuite de détecter la condition selon laquelle un front avant d'une impulsion IPUL est suivi d'un front avant du signal FIN La détection de cette condition est réalisée en réponse à un " 1 " à la sortie de l'inverseur 56 introduit et bloqué dans la bascule 58 Ce " 1 " sur le front avant de l'impulsion FIN est introduit et bloqué dans la bascule 60. Si le " 1 " à la sortie de la bascule 60 est bloqué avant le front arrière du signal CK 2 P, un " 1 " est introduit et bloqué dans la bascule 62, indiquant par le signal résultant sur le conducteur 65 qu'une impulsion SD (ralentissement) est nécessaire pour augmenter le temps de propagation à travers les cellules à retard 10 Autrement, un " O " reste dans la bascule 62, amenant une impulsion SU (accélération) à diminuer le temps de propagation à travers les cellules à retard 10. Pour empêcher le circuit de la figure 1 de produire deux jeux d'impulsions pour un seul front montant de l'impulsion CK, la partie 30 peut être divisée en deux25 parties, afin que, tandis que la première partie délivre diverses impulsions de temps, la partie suivante soit restaurée La division de la partie "domino" 30 en subdivisions 30 A et 30 B est réalisée pour assurer que le temps complet de propagation du dispositif s'ajuste dans une période unique du signal d'horloge CK Un signal destiné à restaurer la subdivision 30 B pendant que la propagation d'un 31 " a lieu dans la subdivision 30 A est dérivée à l'intérieur de la partie 30 A par l'utilisation d'une sortie de bascule choisie et son application aux entrées R des cellules à retard 10 dans la subdivision B Inversement, un signal pour la restauration de la partie 30 A pendant qu'une propagation a lieu dans la subdivision 30 B est dérivé dans la partie 30 B par l'utili- sation du signal de sortie d'une bascule choisie dans la partie 30 B et son application aux entrées R des cellules à retard 10 de la subdivision 30 A. Il est possible qu'un signal FIN soit produit avant le passage d'une impulsion CK d'un niveau haut à un niveau bas si la propagation est trop rapide à travers le circuit "domino" 30 La seule fois o ceci peut se produire est le cas dans lequel la propagation à travers la partie "domino" 30 est trop rapide et des impulsions SD sont nécessaires Le circuit de la figure est conçu pour ignorer des impulsions IPUL et FIN multiples durant la même période CK. Le circuit analogique de génération de temps décrit ci-dessus devrait être très utile dans des conver- tisseurs analogiques-numériques CMOS dans lequels les divers bits ont divers temps d'établissement, le bit de poids fort ayant le plus long temps d'établissement et les bits successivement de poids plus faible ayant des temps d'établissement plus courts. Il va de soit que de nombreuses modifications peuvent être apportées au circuit et au procédé décrits et représentés sans sortir du cadre de l'invention. REVENDICATIONS 1 Circuit de génération de plusieurs signaux de temps, caractérisé en ce qu'il comporte une ligne ( 30) à retard à prises ayant plusieurs sorties, un détecteur de phase ( 21) ayant une première entrée ( 19) couplée de façon à recevoir un signal d'horloge (CK) et une seconde entrée couplée à une sortie ( 31) de la ligne à retard pour recevoir un signal indicateur d'une propagation d'un état logique à travers un tronçon prédéterminé de la ligne à retard, et des moyens situés dans le détecteur de phase et destinés à produire un signal d'ajustement indiquant si la phase du signal indicateur est en avant ou en arrière de la phase du signal d'horloge, le circuit comportant en outre des moyens qui, en réponse au signal d'horloge, déclenchent une propagation de l'état logique à travers la ligne à retard, et des moyens situés dans chaque ligne à retard et destinés à augmenter ou diminuer un retard de la ligne en réponse au signal d'ajustement afin de rendre égal à une période du signal d'horloge le temps nécessaire à l'état logique pour se propager dans le tronçon prédéterminé de la ligne à retard. 2 Circuit de génération de plusieurs signaux de temps, caractérisé en ce qu'il comporte plusieurs cellules à retard ( 10) connectées en cascade et ayant chacune une entrée couplée à une sortie d'une autre, plusieurs bascules ( 70) ayant chacune une entrée d'ins- tauration (S), une entrée de restauration (R) et une sortie (Q), des premiers moyens destinés à coupler une entrée d'instauration d'une première bascule à une sortie d'une première cellule à retard pour déterminer un temps d'apparition d'un front avant d'une impulsion de temps produite à la sortie de la première bascule, des seconds moyens destinés à coupler une entrée de restauration de la première bascule à une sortie d'une seconde cellule à retard pour déterminer un temps d'apparition d'un front arrière d'une impulsion de temps produite à la sortie de la première bascule, un détecteur de phase ( 21) ayant une première entrée ( 19) couplée de façon à recevoir un signal d'horloge (CK) et une seconde entrée couplée à une sortie ( 31) d'une seconde cellule à retard pour recevoir un signal (FIN) indiquant une propagation d'un état logique à travers un nombre prédéterminé des cellules à retard, et des moyens situés dans le détecteur de phase et destinés à produire un signal d'ajustement indiquant si la phase du signal indicateur est en avant ou en arrière de la phase du signal d'horloge, des moyens qui, en réponse au signal d'horloge, sont destinés à déclencher une propagation de l'état logique à travers les cellules à retard, et des moyens situés dans chacune des cellules à retard et destinés à augmenter ou diminuer un retard de cette cellule en réponse au signal d'ajustement afin de rendre égal à une période du signal d'horloge le temps nécessaire à l'état logique pour se propager à travers le nombre prédéterminé de cellules à retard. 3 Circuit selon la revendication 2, carac- térisé en ce que chacune des cellules à retard comporte un premier inverseur ( 11, 12) ayant une entrée connectée au circuit de cette cellule à retard, le premier inverseur étant connecté en série à une source de courant (Il) et un condensateur (CO) connecté à une sortie du premier inverseur pour déterminer un retard de mise en conduction de cette cellule à retard, et un second inverseur ( 13) ayant une entrée connectée à une sortie du premier inverseur et produisant un temps de montée de signal de sortie relativement court. 4 Circuit selon la revendication 2, carac- térisé en ce que le détecteur de phase comprend un moyen ( 21) destiné à détecter si un front avant du signal indicateur apparaît pendant la période du signal d'horloge et à amener le signal d'ajustement à augmenter le retard de chacune des cellules à retard si le front arrière de l'impulsion d'indication apparaît pendant la période du signal d'horloge. Circuit selon la revendication 1, carac- térisé en ce que la première bascule et une seconde bascule comportent chacune une entrée d'inhibition d'instauration (SI), la sortie de la première cellule à retard étant connectée à l'entrée d'instauration (S) de l'une des première et seconde bascules et à l'entrée de restauration de l'autre de ces première et seconde bascules, afin d'empêcher le chevauchement d'impulsions de temps produites aux sorties des première et seconde bascules malgré une forte charge de la sortie de la première bascule. 6 Circuit selon la revendication 2, carac- térisé en ce qu'il comporte un circuit d'intégration ( 24) qui reçoit le signal d'ajustement et l'intègre pour produire un signal de commande, et des moyens destinés à appliquer le signal de commande à chacune des cellules à retard. 7 Procédé de génération de plusieurs signaux de temps, caractérisé en ce qu'il consiste à déclencher la propagation d'un état logique à travers une ligne à retard ( 30) à prises comportant plusieurs sorties, en réponse au commencement d'un signal d'horloge (CK), à produire un signal indicateur de la fin de la propagation de l'état logique à travers une partie prédéterminée de la ligne à retard, à commander un détecteur de phase ( 21) ayant une première entrée ( 19) couplée de façon à recevoir le signal d'horloge et une seconde entrée ( 31) couplée de façon à recevoir le signal indicateur pour produire un signal d'ajustement indiquant si la phase du signal indicateur est en avant ou en arrière de la phase du signal d'horloge, et à augmenter ou diminuer un retard de la ligne à retard en réponse au signal d'ajustement afin de rendre égal à une période du signal d'horloge le temps nécessaire à l'état logique pour se propager à travers la partie prédéterminée de la ligne à retard. 8 Procédé selon la revendication 7, carac- térisé en ce que la ligne à retard comprend plusieurs cellules à retard ( 10) connectées en cascade, ayant chacune une entrée couplée à une sortie d'une autre cellule et plusieurs bascules ( 70) ayant chacune une entrée d'ins- tauration (ZS), une entrée de restauration (R) et une sortie (Q), le procédé étant caractérisé en ce qu'il consiste à coupler une entrée d'instauration d'une première bascule à une sortie d'une première cellule à retard pour déterminer un temps d'apparition d'un front avant d'une impulsion de temps produite à la sortie de la première bascule, et à coupler une entrée de restauration de la première bascule à une sortie d'une seconde cellule à retard pour déterminer un temps d'apparition d'un front arrière d'une impulsion de temps produite à la sortie de la première bascule. 9 Procédé selon la revendication 8, carac- térisé en ce qu'il consiste à commander un détecteur de phases ( 21) pour détecter si un front avant de l'impulsion d'indication apparaît durant la période du signal d'horloge et pour amener le signal d'ajustement à augmenter le retard de chacune des cellules à retard au front arrière si l'impulsion d'indication apparaît durant la période du signal d'horloge. Procédé selon la revendication 9, dans lequel une première bascule et une seconde bascule ont une entrée d'inhibition d'instauration (SI), le procédé étant caractérisé en ce qu'il consiste à coupler un signal en sortie d'une première cellule à retard à l'entrée d'ins- tauration (S) de l'une des première et seconde bascules et à l'entrée de restauration (R) de l'autre des première et seconde bascules afin d'empêcher le chevauchement d'impul- sions de temps produites aux sorties des première et seconde bascules malgré une forte charge de la sortie de la première bascule.