FR 2662851 A1 19911206 FR 9011612 A 19900920 I La présente invention a trait à un procédé de fabrication d'un dispositif à semiconducteurs et plus par- ticulièrement à un procédé de fabrication d'un dispositif à semiconducteurs pouvant accroître la capacité d'un dis- positif de mémoire. Récemment, conformément au développement d'un procédé de fabrication de dispositifs à semiconducteurs et à l'expansion de l'application d'un dispositif de mémoi- re, des dispositifs de mémoire possédant une grande capa- cité ont été développés, et plus particulièrement une DRAM (Mémoire à Accès Sélectif Dynamique) qui est avanta- geuse dans le cas d'une intégration à très grande échelle en réalisant une cellule de mémoire avec un condensateur et un transistor, a été activement développée. En tant que structures de cellule de mémoire pour augmenter la densité d'enregistrement, des structures de condensateur tridimensionnelles telles que des cellules à condensateur à type à empilage et des cellules à conden- sateur du type à tranchée, ont été conçues au lieu de cel- lules à condensateur de type planaire antérieures. Afin d'obtenir une capacité de cellule suffisan- te pour un fonctionnement de la cellule de mémoire confor L mément à l'amélioration de la densité d'intégration dans la DRAM 1 M et 4 M, une structure de condensateur du type à empilage a été largement utilisée Cependant, dans la DRAM 16 M, puisque le condensateur de la cellule est diminué en dimensions à la moitié ou moins de la DRAM 4 M avec une structure de cellule à condensateur du type à empilage classique, une capacité suffisante de cellule ne pourrait pas être obtenue Par conséquent, le noeud de mémoire à double empilage, la structure à ailettes, la cellule cylindrique et la structure BOX etc, ont été suggérés. Les Figures l A à 1 G illustrent un procédé de fabrication de la cellule STC (Cellule de Condensateur à Empilage) possédant une structure BOX, qui est divulgué aux pages 141 à 144 de Ext Abs 2 lème SSDM 89, par S Inoue, A.Nitayama, K Hieda et F Horiguchi. En se référant aux Figures l A à l G, le procédé de fabrication de la cellule STC du type BOX comporte les étapes consistant à: a) déposer des pellicules de Si O 2, de Si 3 N 4 et de Si O 2 sur un transistor MOS (ligne de transmission de mots) formé sur un substrat; b) former un trou de contact dans le substrat et déposer une pellicule de silicium polycristallin sur toute la surface de la structure; c) déposer des pellicules de Si O 2, de silicium polycristallin et de Si O 2 dans l'ordre cité et configurer celles-ci; d) recouvrir toute la surface de la structure à l'aide d'une pellicule de silicium polycristallin et for- mer une paroi latérale par un procédé de gravure en retrait; e) former une fenêtre pour éliminer Si O 2 dans le noeud de mémoire; f) éliminer Sio 2 pour obtenir un noeud de mémoire à structure BOX; g) déposer une pellicule diélectrique sur la sur- face du noeud de mémoire et déposer une pellicule de sili- cium polycristallin pour constituer une plaque de cellule. Par conséquent, la cellule STC à structure BOX proposée par S Inoue et al peut satisfaire la capacité de cellule nécessaire dans une DRAM 64 M. Cependant, puisque la paroi latérale de la struc- ture BOX est réalisée par le procédé de paroi latérale dans le procédé précité pour fabriquer la structure STC BOX, elle possède les inconvénients décrits ci-après. Tout d'abord, le procédé de gravure est compli- qué du fait que la pellicule de Si O 2, la pellicule de sili- cium polycristallin et la pellicule de Si O sont gravées successivement (cf Figure IC) pour obtenir la configura- tion de noeud de mémoire et ensuite le procédé de gravu- re en retrait (cf Figure l D) est exéduté pour réaliser la paroi latérale De plus, des couches de Si O 2/silicium polycristallin doivent être gravées successivement lors de la formation d'une fenêtre (cf Figure 1 E). En second lieu, la régulation de la vitesse de gravure au cours de l'étape de réalisation de la paroi latérale est compliquée Lorsque la vitesse de gravure est lente, après élimination de la pellicule de Si O 2, des ex- trémités pointues peuvent apparaître comme représenté sur la Figure 1 F De plus un champ électrique est concentré sur les extrémités pointues, ce qui se traduit par le claquage de la pellicule diélectrique et un courant de fuite, ou ce qui empêche l'application du revêtement de la pellicule diélectrique avec une épaisseur uniforme sur la surface du noeud de mémoire Egalement, lorsque la vitesse de gra- vure est rapide, la paroi latérale devient mince de sorte que la connexion entre les couches multiples du noeud de mémoire est affaiblie. En résultat, l'efficacité du fonctionnement et le rendement du produit sont abaissés. Par conséquent, un des buts de la présente in- vention est de proposer un procédé de fabrication effi- cace d'un condensateur du type à empilage à structure BOX dans lequel la capacité est accrue en formant un noeud de mémoire de structure BOX et en utilisant l'intérieur et l'extérieur de la structure BOX en tant que surface effec- tive du condensateur. Un autre but de la présente invention est de pro- poser un procédé de fabrication d'un dispositif à semicon- ducteurs possédant un condensateur du type à empilage à structure BOX dans lequel le rendement d'un dispositif de mémoire à semiconducteurs peut être amélioré. Pour atteindre ces buts, le procédé de fabrica- tion du condensateur du type à empilage comporte, dans l'ordre cité, les étapes consistant à: définir une région active en faisant croître une couche d'oxyde de champ sur un substrat semiconduc- teur d'un premier type de conductivité; former une électrode de grille, une région de source et une région de drain d'un transistor qui constitue une cellule de mémoire sur la région active, former une première couche conductrice sur une partie prédéterminée de la pellicule d'oxyde de champ et former une première couche isolante sur l'électrode de grille et la première couche conductrice; former une seconde couche isolante sur la struc- ture résultante; pratiquer une ouverture afin de mettre à nu une partie de la région de source et ensuite former une se- conde couche conductrice sur la totalité des surfaces de la seconde couche isolante et du substrat mis à nu; former une configuration de troisième couche isolante du type en selle en appliquant une troisième couche isolante sur la seconde couche conductrice; former une troisième couche conductrice sur la structure résultante; graver la troisième couche conductrice disposée au-dessus de la région de source; éliminer la configuration de troisième couche isolante et former une configuration de première électro- de d'un condensateur; et former une pellicule diélectrique et une quatriè- me couche conductrice tour à tour sur la structure résul- tante. Ces buts et caractéristiques de la présente in- vention ressortiront plus clairement au cours de la descrip- tion qui va suivre en regard des dessins annexés. Les Figures l A à l G illustrent le procédé de fabrication du condensateur du type à empilage classique. La Figure 2 est une vue en plan partielle d'un dis- positif de mémoire à semiconducteurs apte à être fabriqué par le procédé selon la présente invention. La Figure 3 est une vue en coupe pratiquée selon la ligne A-A de la Figure 2, qui représente un condensa- teur du type à empilage apte à être fabriqué selon le procédé de la présente invention. Les Figures 4 A à 4 I illustrent un mode de réa- lisation du procédé de fabrication d'un condensateur du type à empilage selon la présente invention. Les Figures 5 A à 5 F illustrent un autre mode de mise en òuvre du procédé de fabrication du condensateur du type à empilage selon la présente invention. La Figure 2 est une vue en plan partielle d'un dispositif de mémoire àsemiconducteurs à fabriquer selon le procédé de la présente invention. En référence à la Figure 2, le chiffre de réfé- rence 102 désigne une région active et les chiffres de ré- férence 2, 5 désignent des lignes de transmission de mots (une électrode de grille et une première couche conductri- ce mentionnées plus loin) Le chiffre de référence 20 désigne une fenêtre de contact enterrée pour met- tre à nu une partie d'une région de source, 10 désigne une seconde couche conductrice servant de première électrode d'un condensateur en étant reliée à la fenêtre de contact enterrée 20 et 11 désigne une configuration de troisième couche isolante du type en selle Le chiffre de référence 14 désigne une quatrième couche conductrice servant de seconde électrode du condensateur, et 21 désigne une partie ou la quatrième couche conductrice est éliminée Le chif- fre de référence 22 désigne une fenêtre de contact pour mettre à nu une partie d'une région de drain, et 17 dési- gne une couche métallique utilisée en tant que ligne de transmission de bits en étant reliée à la fenêtre de con- tact 22. La Figure 3 est une vue en coupe d'un condensa- teur du type à empilage dans le dispositif de mémoire à semiconducteurs représenté sur la Figure 2. Comme représenté sur la Figure 2 et sur la Fi- gure 3, un condensateur du type à empilage devant être fa- briqué par le procédé selon la présente invention comporte: une pellicule d'oxyde de champ 101 qui est sélectivement formée pour définir une région active sur un substrat se- miconducteur 100 d'un premier type de conductivité; une électrode de grille 2 qui est formée en interposant une pellicule d'oxyde de grille 1 sur la région active; une région de source 3 d'un premier type de conductivité et une région de drain 4 d'un second type de conductivité quisont respectivement formées de part et d'autre de l'é- lectrode de grille 2 et sur la surface du substrat semi- conducteur; une première couche conductrice 5 qui est formée sur une partie prédéterminée de la pellicule d'oxy- de de champ 101 à relier à l'électrode de grille d'une cellule de mémoire disposée adjacente à la couche d'oxyde de champ; des couches isolantes 6, 7 qui sont formées sur l'électrode de grille 2 et sur la première couche con- ductrice 5; une seconde couche conductrice 10 qui est for- mée pour être reliée à une partie de la région de source 3 et simultanément pour être disposée sur la couche iso- lante 7 au-dessus de l'électrode de grille 2 et de la pre- mière couche conductrice 5; une cinquième couche conduc- trice 12 possédant un certain intervalle vis-à-vis de la seconde couche conductrice 10, dont une extrémité est con- nectée à la seconde couche conductrice 10 et dont la con- figuration est disposée seulement au-dessus de l'électrode de grille 2 et de la première couche conductrice 5; une pellicule diélectrique 13 qui est formée au-dessus des surfaces de la seconde couche conductrice 10 et de la troi- sième couche conductrice 12; et une quatrième couche con- ductrice 14 qui est formée sur la pellicule diélectrique 13. Les Figures 4 A à 4 I sont des vues en coupe illus- trant un mode de mise en oeuvre du procédé de fabrication du condensateur du type à empilage selon la présente inven- tion. La Figure 4 A illustre un procédé de réalisation d'un transistor sur un substrat semiconducteur 10 Tout d'abord, une région active est définie en faisant croître une pellicule d'oxyde de champ 101 par un procédé d'oxyda- tion sélective sur un substrat semiconducteur 100 d'un - premier type de conductivité Une couche de silicium poly- cristallin dopé en impuretésservant d'électrode de gril- le 2 d'un transistor est formée sur la couche active en interposant une pellicule d'oxyde de grille 1, et simulta- nément une première couche conductrice 5 est formée sur une partie prédéterminée de-la pellicule d'oxyde de champ 101 à relier à une électrode de grille d'une cellule de mé- moire disposée adjacente à la couche d'oxyde de champ Une première couche isolante 6 est formée afin d'isoler l'élec- trode de grille 2 et la première couche conductrice 5 et une région de source 3 ainsi qu'une région de drain 4 sont respectivement formées sur la surface du substrat semicon- ducteur et de part et d'autre de l'électrode de grille par implantation ionique. La Figure 4 B illustre l'étape de formation d'une seconde couche isolante 7 Une seconde couche isolan- o O te possédant une épaisseur de 1000 A 3000 A, par exemple, une couche HTO (Oxyde à Température Elevée) ou une couche LTO (Oxyde à température Basse) est formée après exécution du procédé de la Figure 4 A. La Figure 4 C illustre l'étape de forma- tion d'une seconde couche conductrice 10 qui sert de pre- mière électrode d'un condensateur Une ouverture est pra- tiquée afin de mettre à nu une partie de la région de sour- ce 3 et ensuite une seconde couche conductrice 10, par exemple, une seconde couche de silicium polycristallin dopée en impuretés, possédant une épaisseur de 1000 A - o 2000 A, qui sert de première électrode d'un condensateur, est formée sur la totalité des surfaces de la seconde couche isolante 7 et du substrat mis à nu. La figure 4 D illustre l'étape de forma- tion d'une configuration de troisième couche isolante 11. Une troisième couche isolante possédant une épaisseur de O O 1000 A 2000 Atelle qu'une couche HTO ou une couche LTO, est déposée sur la seconde couche conductrice 10, de sorte qu'une configuration de troisième couche isolante 11 sous la forme d'une selle soit formée par gravure. La Figure 4 E illustre l'étape de forma- tion d'une troisième couche conductrice 12 qui sert de première électrode du condensateur Une troisième couche conductrice 12 possédant une épaisseur de 1000 A 2000 A par exemple, une troisième couche de silicium polycristal- lin dopé en impuretés est formée après l'étape de la Figure 4 D. La Pigure 4 F illustre l'étape de gravure de la troisième douche conductrice 12 La configuration re- présentée sur la Figure 4 F est formée en gravant la troi- sième couche conductrice disposée au-dessus de la région de source 3 en utilisant un motif de masque ayant la même dimension critique que celle du motif de masque utilisé pour pratiquer l'ouverture de la Figure 4 C. La Figure 4 G illustre l'étape d'élimina- tion de la configuration de la troisième couche isolante et un processus de formation d'une configuration de premiè- re électrode du condensateur Une configuration de première électrode du condensateur représentée sur la Figure 4 est formée en éliminant la configuration de troisième couche isolante mise à nu après l'étape de la Figure 4 F par un procédé de gravure par voie humide et en gravant les * seconde et troisième couches conductrices disposées au- dessus de l'électrode de grille 2 et de la première couche conductrice 5 Du fait que la configuration de première électrode du condensateur est formée pour être courbée vers la région de source 3 et est disposée audessus de l'électrode de grille 2-et de la première couche conduc- trice 5, une ligne de transmission de bits peut être formée sans difficulté après fabrication du condensateur. La Figure 4 H illustre l'étape de forma- tion d'une pellicule diélectrique 13 et d'une quatrième couche conductrice 14 servant de seconde électrode du con- densateur Le processus de fabrication d'un condensateur du type à empilage est achevé en formant une pellicule diélectrique 13 possédant une épaisseur de 50 A 100 A sur la totalité des surfaces supérieure, latérale et infé- rieure de la configuration de première électrode du con- densateur, c'est-à-dire la seconde couche conductrice 10 et la troisième couche conductrice 12 et en déposant une quatrième couche conductrice 14 possédant une épaisseur O O de 1000 A 2000 A utilisée en tant que seconde électrode du condensateur, par exemple, une quatrième couche de si- licium polycristallin dopé en impuretés Dans ce cas, la structure de la pellicule diélectrique 13 possède une structure de couche d'oxyde telle qu'une couche HTO ou une couche LTO, ou une structure couche d'oxyde/couche de ni- trure/couche d'oxyde, c'est-à-dire une structure ONO, ou une structure couche de nitrure/couche d'oxyde, c'est-à- dire une structure NO_ Ici, la cellule de condensateur fa- briquée par-la présente invention est appelée en particu- lier cellule de condensateur CSW (Relevée, Empilée et Enve- loppée) du fait que la première électrode du condensateur est relevée vers la région de source et disposée au-dessus de l'électrode de grille et de la première couche conduc- trice, et que la seconde électrode du condensateur enve- loppe la première électrode. La Figure 4 I illustre l'étape de formation d'une quatrième couche isolante 15, d'une première et d'une seconde couches d'aplanissement 16, 18, d'une couche mé- tallique 17 et d'une électrode métallique 19 Une quatrième couche isolante 15 est formée sur la surface de la qua- trième couche conductrice 14 et en succession une première couche d'aplanissement 16 possédant une épaisseur de 3000 A- o 5000 A, par exemple, une couche de verre aux silicates de bore et de phosphore BPSG, est déposée et ensuite est apla- nie par écoulement Ensuite, une DRAM possédant la cellule de condensateur CSW est achevée en pratiquant une ouverture afin de mettre à nu une partie de la région de drain 4 par un procédé photolithographique et en formant une couche métallique 17 reliée à la région de drain 4 à nu à travers l'ouverture et en formant une électrode métallique 19 après exécution d'une nouvelle opération d'aplanissement en déposant une seconde couche d'aplanissement 18, par exemple, une couche de verre aux silicates de bore et de phosphore Ici, la couche métallique 17 est utilisée en tant que ligne de transmission de bits. Les Figures 5 A à 5 F illustrent un autre mode de mise en oeuvre d'un procédé de fabrication du conden- sateur du type à empilage selon la présente invention. L'étape précédent l'étape de la Figure SA est identique à l'étape de la Figure 4 A La Figure SA représente l'étape de formation d'une seconde couche isolante comportant une première pellicule d'oxyde 7 a, une pellicule de nitrure 7 b et une seconde pellicule d'oxyde 7 c Après le processus de la Figure 4 A, une pre- mière pellicule d'oxyde 7 a possédant une épaisseur d'en- o viron 500 A, une pellicule de nitrure 7 b possédant une No épaisseur d'environ 300 A et une seconde pellicule d'oxy- de 7 c possédant une épaisseur de 1000 A sont formées tour à tour. La Figure 5 B illustre l'étape de forma- tion d'une seconde couche conductrice 10 servant de pre- mière électrode d'un condensateur Une ouverture est pra- tiquée afin de mettre à nu une partie de la région de source 3 et ensuite une seconde couche conductrice 10, par exemple une seconde couche de silicium polycristallin dopé en impuretés, possédant une épaisseur de 1000 A - o 2000 Aest formée sur la totalité des surfaces de la se- conde couche d'oxyde 7 c et du substrat mis à nu. La Figure 5 C illustre l'étape d'élimination de la configuration de la troisième couche isolante et de formation d'une configuration de première électrode du condensateur après exécution des processus des Figures 4 D à 4 F Une configuration de première électrode du conden- sateur,représentée sur la Figure 5 Cest formée en élimi- nant la configuration de la troisième couche isolante mise à nu après l'étape de la Figure 4 F par un procédé de gravure par voie humide et en gravant les seconde et troi- sième couches conductrices disposées au-dessus de l'élec- trode de grille 2 et de la première couche conductrice 5. La Figure 5 D illustre l'étape de gravure de la seconde pellicule d'oxyde 7 c La zone superficielle de la configuration de première électrode est augmentée en éliminant une partie de ou la totalité de la seconde pellicule d'oxyde disposée au-dessous de la seconde couche condutrice 10 de la configuration de première électrode grâce à un procédé de gravure par voie humide en utili- sant la pellicule de nitrure 7 b en tant que couche de blocage de gravure Par conséquent, une zone efficace du condensateur peut être commandée selon l'étendue de la gra- vure de la seconde couche d'oxyde. La Figure 5 E illustre l'étape de formation d'une pellicule diélectrique 13 et d'une quatrième couche conductrice 14 servant de seconde électrode du condensa- teur Un condensateur du type à empilage est achevé en déposant une pellicule diélectrique 13 possédant une épais- o O seur de 50 A 100 A sur la totalité des surfaces supérieu- re, latérale et inférieure de la configuration de première électrode du condensateur, c'est-à-dire la troisième cou- che conductrice 12 et la seconde couche conductrice 10 au-dessous de laquelle est gravée la seconde couche d'oxyde, et en déposant sur la pellicule diélectrique 13 une qua- trième couche conductrice 14, par exemple une quatrième couche de silicium polycristallin dopé en impuretés, pos- sédant une épaisseur de 1000 A 2000 A,qui est utilisée en tant que seconde électrode du condensateur Ici, la pellicule diélectrique 13 possède une structure de couche d'oxyde telle qu'une couche HTO ou une couche LTO, ou une structure ONO, ou une structure NO. L'étape de la Figure 5 F est identique à celle de la Figure 4 I. Comme décrit ci-dessus, le procédé de fabrica- tion du condensateur du type à empilage possédant une structure BOX selon la présente invention peut remédier plus efficacement aux problèmes rencontrés dans les arts antérieurs dûs à la structure à paroi latérale, en utili- sant le motif de Si O 2 en forme de selle en comparaison du procédé-de fabrication proposé par S Inoue et al D'une * manière plus détaillée, puisque tout le processus de gra- vure est effectué seulement pour une unique couche et que la réalisation d'une paroi latérale n'est pas nécessaire, le procédé de fabrication n'est pas compliqué et la pel- * licule diélectrique peut être appliquée uniformément sur la surface du noeud de mémoire, de sorte que l'efficacité d'opération peut être améliorée et le rendement du pro- duit augmenté. De plus, du fait que la première électrode du condensateur form C dans la double couche est relevée vers la région de source au-dessus de l'électrode de grille et de la première couche conductrice, des difficultéspro- voquées par le recouvrement en échelon dans une cellule lors de la formation d'une ligne de transmission de bits, peuvent être résolues. R E V E N D I C A T I O N S 1 Procédé de fabrication d'un dispositif à semi- conducteurs caractérisé en ce qu'il comporte: une première étape pour définir une région active ( 102) en formant une pellicule d'oxyde de champ ( 101) sur un substrat semiconducteur ( 100) d'un premier type de conductivité; une seconde étape de formation, sur ladite région active, d'une électrode de grille ( 2), d'une région de source ( 3) et d'une région de drain ( 4) d'un transistor constituant une cellule de mémoire et de formation d'une première couche conductrice ( 5) sur une partie prédétermi- née de ladite pellicule d'oxyde de champ et de formation d'une première couche isolante ( 6) sur ladite électrode de grille et ladite première couche conductrice; une troisième étape de formation d'une seconde couche isolante ( 7) sur la structure résultante; une quatrième étape de formation d'ouverture afin de mettre à nu une partie de ladite région de source et ensuite de dépôt d'une seconde couche conductrice ( 10) sur la totalité des surfaces de ladite seconde couche iso- lante et du substrat mis à nu; une cinquième étape de formation d'une configu- ration ( 11) d'une troisième couche isolante en forme de selle en appliquant une troisième couche isolante sur la- dite seconde couche conductrice; une sixième étape de dépôt d'une troisième cou- che conductrice ( 12) sur la structure résultante; une septième étape de gravure de ladite troi- * sième couche conductrice ( 12) disposée au-dessus de ladite région de source; une huitième étape d'élimination de ladite confi- guration de troisième couche isolante et de formation d'une configuration de première électrode d'un condensa- teur; et une neuvième étape de formation d'une pellicule diélectrique ( 13) et d'une quatrième couche conductrice ( 14) tour à tour sur la structure résultante. 2 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 1, caractérisé en ce que ladite seconde couche isolante ( 7) au cours de ladite troisième étape est réalisée en formant en succession une première pellicule d'oxyde ( 7 a), une pellicule de nitrure ( 7 b) et une seconde pellicule d'oxyde ( 7 c) tour à tour sur la structure résultante. 3 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 1, caractérisé en ce que ladite troisième couche isolante ( 11) de ladite cin- quième étape est une couche HTO ou une couche LTO. 4 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 3, caractérisé en ce que l'épaisseur de ladite troisième couche isolante ( 11) O O est 1000 A 2000 A. 5 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 1, caractérisé en ce que ladite septième étape est effectuée en utilisant un motif de masque ayant la même dimension critique que celle du motif de masque utilisé pour pratiquer ladite ouverture au cours de ladite quatrième étape. 6 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 11 caractérisé en ce que ladite configuration de troisième couche isolante ( 11) de ladite huitième étape est éliminée par un procé- dé de gravure-par voie humide. 7 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 2, caractérisé en ce qu'il comporte, après ladite huitième étape, une étape d'élimination de ladite seconde couche d'oxyde ( 7 c) dis- posée au-dessous de ladite seconde couche conductrice ( 10) de ladite configuration de première électrode. 8 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 7, caractérisé en ce que ladite seconde couche d'oxyde ( 7 c) est éliminée par un procédé de gravure par voie humide. 9 Procédé de fabrication d'un dispositif à semi- conducteurs selon la revendication 1, caractérisé en ce que ladite pellicule diélectrique ( 13) de ladite neuvième étape comprend une étape de formation d'une première cou- che d'oxyde ( 7 a) sur la surface de ladite configuration de première électrode dudit condensateur, une étape de formation d'une pellicule de nitrure ( 7 b) sur ladite première pellicule d'oxyde et une étape de formation d'une seconde pellicule d'oxyde ( 7 c) sur ladite pellicule de nitrure ( 7 b).