FR 2666932 A1 19920320 FR 9111440 A 19910917 La présente invention se rapporte à un dispositif semi-conducteur qui supporte une haute tension de claquage lorsqu'il est hors circuit et a une faible résistance lorsqu'il est en circuit, ainsi qu'à un procédé pour sa fabrication. La figure 8 est une vue en coupe d'une diode conventionnelle ayant une jonction PN Une couche épitaxiée 2 du type N est formée sur un substrat 1 du type N+ Une couche 3 du type P+ est formée sur la couche épitaxiée 2 du type N-, par exemple, par implantation d'ions de bore Le substrat 1 du type N et la couche 3 du type P+ sont pourvus respectivement d'électrodes 8 et 7. Quand une tension est appliquée en sens conducteur à la diode ayant une telle structure, c'est-à-dire lorsqu'un potentiel élevé est appliqué à la couche 3 du type P+ par l'électrode 7 et qu'un faible potentiel est appliqué au substrat 1 du type N+ par l'électrode 8, la jonction PN formée par la couche 3 du type P + et la couche 2 du type N se trouve polarisée en direct et est conductrice. Lorsqu'un faible potentiel est appliqué à la couche 3 du type P + et qu'un fort potentiel est appliqué au substrat 1 du type N+, la jonction PN se trouve polarisée en inverse et une couche d'appauvrissement s'étend La couche d'appauvrissement maintient la tension appliquée La couche d'appauvrissement s'étend à peine jusqu'à la couche 3 du type P + mais jusqu'à la couche 2 du type N à cause de la différence de la concentration en impuretés entre la couche 3 du type P + et la couche 2 du type N_ La tension pouvant être maintenue par la couche d'appauvrissement est une tension de claquage au moment o est appliquée une tension polarisée en inverse Dans de nombreux cas, la diode est utilisée à l'état dans lequel la couche 2 du type N est complètement appauvrie, lequel état spécifie une tension maximale de claquage Cela est dû au fait que la couche 2 du type N non appauvrie n'agit que comme une résistance lorsqu'elle est polarisée en sens conducteur et provoque une augmentation de résistance. Tandis que la concentration en impuretés de la couche 2 du type N diminue ou bien tandis que son épaisseur augmente, la tension de claquage augmente. Pour cette raison, une augmentation de l'épaisseur de la couche 2 du type N et une diminution de sa concentration en impuretés sont requises pour améliorer la tension de claquage Cependant, cela pose un problème par le fait que cela produit en conséquence une augmentation de résistance au moment o la tension est appliquée en sens direct (ce que l'on appelera ci-après "résistance en circuit"). Non seulement les diodes mais également les transistors posent un tel problème. La figure 9 est une vue en coupe d'un transistor VDMOS conventionnel Une couche épitaxiée 2 du type N est formée sur un substrat 1 du type N+ Des régions 3 de puits du type P sont formées par implantation d'ions de bore et analogue Des régions 4 de source du type N+ sont formées par implantation d'ions d'arsenic et analogue Sur la couche 2 du type N sont prévus des films d'oxyde de porte 12, des films de passivation 5, des électrodes de porte 6 et une électrode de source 7, dans l'ordre Une électrode de drain 8 est formée au fond du substrat 1 du type N Le VDMOS présentant une telle structure est du type à canal du type N Lorsqu'un faible potentiel est appliqué à l'électrode de source 7 et aux électrodes de porte 6 et qu'un fort potentiel est appliqué à l'électrode de drain 8, il ne se produit aucune inversion du type N dans les surfaces des régions de puits 3 juste sous les électrodes de porte 6 Comme pour la diode, la couche d'appauvrissement s'étend d'une jonction PN formée par les régions de puits 3 et la couche 2 du type N jusqu'à l'intérieur de la couche 2 du type N Normalement, la tension de claquage est maintenue, avec la couche d'appauvrissement s'étendant à travers le substrat 1 du type N+ (à un état hors circuit) La couche d'appauvrissement se forme pratiquement dans la couche 2 du type N à cause de la différence de la concentration en impuretés entre les régions de puits 3 et la couche 2 du type N_. A cet état, lorsqu'un fort potentiel est appliqué aux électrodes de porte 6, l'inversion du type N se produit dans les surfaces des régions de puits 3 juste sous les électrodes de porte 6 Les électrons s'écoulent à travers les portions inversées en N des régions de puits 3 jusqu'au substrat 1 du type N, donc le transistor VDMOS est mis en circuit. La tension maximale de claquage dépend des concentrations en impuretés et des épaisseurs du substrat 1 du type N, de la couche 2 du type N et des régions de puits 3 Comme la couche 2 du type N dans laquelle la couche d'appauvrissement s'étendant maintient la tension de claquage est plus épaisse et a une plus faible concentration en impuretés, la tension de claquage augmente La résistance à l'état en circuit dépend principalement de la résistance des portions inversées en N des régions de puits 3 (ce que l'on appellera ci-après "résistance de canal"), de la résistance d'un JFET entre les régions adjacentes de puits 3 et de la résistance de la couche 2 du type N La résistance de canal et la résistance du JFET peuvent être améliorées par la technique de traitement, par exemple, par formation des régions minces de puits 3 Plus la concentration en impuretés dans la couche 2 du type N est importante, d'autant plus faible est sa résistance Plus la couche 2 du type N est épaisse, d'autant plus importante est sa résistance En général, la résistance de la couche 2 du type N représente la moitié de la résistance totale ou plus La tension de claquage et la résistance en circuit sont en relation l'une avec l'autre. Par conséquent, cela pose un problème par le fait qu'une amélioration de la tension de claquage est incompatible avec une réduction de la résistance en circuit. La présente invention est dirigée vers un dispositif semi-conducteur ayant une haute tension de claquage et une faible résistance Selon la présente invention, le dispositif semiconducteur comprend une première couche semi-conductrice d'un premier type de conductivité ayant des première et seconde surfaces majeures; une seconde couche semi-conductrice du premier type de conductivité formée sur la première surface majeure de la première couche semi- conductrice, la concentration d'impuretés de la seconde couche de semi- conductrice étant plus importante que celle de la première couche semi- conductrice; et une troisième couche semi-conductrice d'un second type de conductivité formée sur la seconde surface majeure de la première couche semi-conductrice, o les concentrations en impuretés et les épaisseurs des première et troisième couches semi-conductrices sont choisies de manière que le champs électrique dans une couche d'appauvrissement s'étendant d'une jonction PN formée par les première et troisième couches semi-conductrices dans un état de maintien de la tension de claquage soit présent sensiblement dans la première couche semi-conductrice et de manière que la couche d'appauvrissement s'étende à travers la seconde couche semi-conductrice et o l'aire en section transversale totale de la première couche semi-conductrice diminue dans la direction de la jonction PN jusqu'à la seconde couche semi-conductrice, la section transversale de la première couche semi- conductrice étant perpendiculaire à cette direction. Sous un autre aspect de la présente invention, le dispositif semiconducteur ayant une haute tension de claquage et une faible résistance comprend une première couche semi-conductrice d'un premier type de conductivité ayant des première et seconde surfaces majeures; une seconde couche semi-conductrice d'un premier type de conductivité formée sur la première surface majeure de la première couche semi-conductrice, la concentration en impuretés de la seconde couche semi-conductrice étant plus importante que celle de la première couche semi-conductrice; et une couche de métal formée sur la seconde surface majeure de la première couche semi-conductrice, o la concentration en impuretés et l'épaisseur de la première couche semi-conductrice sont choisies de manière qu'un champ électrique dans une couche d'appauvrissement s'étendant d'un contact de Schottky entre la première couche semi- conductrice et la couche en métal dans un état de maintien de la tension de claquage soit présent sensiblement dans la première couche semi- conductrice et de manière que la couche d'appauvrissement s'étende jusqu'à la seconde couche semi-conductrice et o l'aire en section transversale totale de la présente couche semi-conductrice diminue dans la direction du contact de Schottky jusqu'à la seconde couche semi- conductrice, la section transversale de la première couche semi- conductrice étant perpendiculaire à cette direction. La présente invention est également dirigée vers un procédé de fabrication d'un dispositif semi-conducteur ayant une haute tension de claquage et une faible résistance Selon la présente invention, le procédé comprend les étapes de (a) former une première couche épitaxiée sur un substrat semi-conducteur d'un première type de conductivité, la concentration en impuretés dudit substrat semi-conducteur étant plus importante que celle de ladite première couche épitaxiée; (b) enlever sélectivement ladite première couche épitaxiée pour définir la configuration de ladite première couche épitaxiée de manière que l'aire en section transversale totale de ladite première couche épitaxiée diminue dans une direction s'éloignant dudit substrat semi-conducteur, la section transversale de ladite première couche épitaxiée étant perpendiculaire à la direction de l'épaisseur de ladite première couche épitaxiée; (c) remplir une portion concave formée par ladite première couche épitaxiée et ledit substrat semi-conducteur d'une seconde couche épitaxiée d'un premier type de conductivité, la concentration en impuretés de la seconde couche épitaxiée étant plus importante que celle de ladite première couche épitaxiée et plus faible que celle dudit substrat semi-conducteur; (d) prévoir une première couche de diffusion d'un second type de conductivité sur ladite première couche épitaxiée; (e) former un film isolant sur ladite seconde couche épitaxiée; (f) former une première électrode au-dessus de ladite seconde couche épitaxiée sur ledit film isolant; (g) étendre ladite première couche de diffusion jusqu'à une position sous ladite première électrode sur ladite seconde couche épitaxiée; (h) former sélectivement une seconde couche de diffusion d'un premier type de conductivité dans la surface de ladite première couche de diffusion de manière que ladite première couche de diffusion reste disposée sous ladite première électrode; et (i) former une seconde électrode en contact électrique avec lesdites première et seconde couches de diffusion et une troisième électrode en contact électrique avec ledit substrat semi-conducteur, respectivement. Sous un autre aspect de la présente invention, le procédé de fabrication d'un dispositif semi-conducteur ayant une haute tension de claquage et une faible résistance comprend les étapes de (a) enlever sélectivement une première couche semi-conductrice d'un premier type de conductivité ayant des première et seconde surfaces majeures sur la première surface majeure pour former une portion concave de la première couche semi-conductrice de manière que l'aire en section transversale totale de la première couche semi-conductrice diminue dans une direction de la seconde surface majeure jusqu'à la première surface majeure, la section transversale de la première couche semi-conductrice étant perpendiculaire à la direction de l'épaisseur de la première couche semi- conductrice; (b) lier une seconde couche semi-conductrice du premier type de conductivité à la première couche semi-conductrice sur la première surface majeure, la concentration en impuretés de la seconde couche semi-conductrice étant plus importante que celle de la première couche semi-conductrice; (c) former une troisième couche semi- conductrice d'un second type de conductivité à proximité du sommet de la portion concave (d) former une première électrode au-dessus de la seconde surface majeure de la première couche semi-conductrice à travers une couche isolante; (e) étendre la troisième couche semiconductrice jusqu'à une position sous la première électrode sur la première couche semi- conductrice; (f) former sélectivement une quatrième couche semiconductrice du premier type de conductivité dans la surface de la troisième couche semi-conductrice de manière que la troisième couche semi-conductrice reste disposée sous la première électrode; et (g) former une seconde électrode en contact électrique avec les troisième et quatrième couches semi-conductrices et une troisième électrode en contact électrique avec la seconde couche semi-conductrice, respectivement. Dans la présente invention, le champ électrique dans la couche d'appauvrissement formée par la jonction PN composée de la première couche semi-conductrice du premier type de conductivité et de la troisième couche semi-conductrice du second type de conductivité ou par le contact de Schottky entre la première couche semi-conductrice du premier type de conductivité et la couche de métal est présent sensiblement dans la première couche semi-conductrice La couche d'appauvrissement s'étend à travers la seconde couche semi-conductrice. L'aire en section transversale de la première couche semi-conductrice diminue en direction s'éloignant de la jonction PN ou du contact de Schottky En comparaison avec un dispositif semi-conducteur conventionnel ou l'aire en section transversale de la première couche semi-conductrice ne diminue pas, la fluctuation du champ électrique est faible donc la tension de claquage est améliorée. Par conséquent, l'épaisseur de la première couche semi-conductrice requise pour une tension prédéterminée de claquage est petite et la résistance en circuit diminue. La relation de compromis entre la tension de claquage et la résistance en circuit peut être améliorée. La présente invention a pour objet de procurer un dispositif semiconducteur permettant une meilleure relation de compromis entre une tension de claquage et une résistance en circuit, pour ainsi maintenir une haute tension de claquage à l'état hors circuit et qui ait une faible résistance à l'état en circuit ainsi qu'un procédé pour sa fabrication. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention, et dans lesquels: les figures 1 (a) à 1 (c) sont des vues en coupe de diodes à jonction PN selon la présente invention les figures 2 (a) et 2 (b) sont des vues conceptuelles du champ électrique dans une couche d'appauvrissement; la figure 2 (c) est un graphique montrant la relation entre R 2/R 1 et ND /ND; les figures 3 (a) à 3 (c) sont des vues en coupe de diodes Schottky selon la présente invention; les figures 4 (a) à 4 (g) et 5 (a) à 5 (g) sont des vues en coupe de diode VDMOS à divers stades de leur fabrication selon la présente invention, respectivement la figure 6 est une vue en coupe d'un IGBT selon la présente invention; la figure 7 est une vue en coupe d'un transistor VVMOS selon la présente invention la figure 8 est une vue en coupe d'une diode à jonction PN conventionnelle; et la figure 9 est une vue en coupe d'un transistor VDMOS conventionnel. Les figures 1 (a) à 1 (c) sont des vues en coupe de diodes selon un mode de réalisation préféré de la présente invention La diode de la figure 1 (a) a une jonction PN comme la diode conventionnelle de la figure 8 Cependant, la section transversale d'une couche 21 du type N diminue dans la direction de la jonction PN jusqu'au substrat 1 du type N+ Les espaces vides formés par la réduction de la couche 21 du type N en aire en section transversale sont remplis de couches 22 du type N Dans la diode ayant une telle structure, lorsqu'un faible potentiel est appliqué à une électrode 7 et qu'un fort potentiel est appliqué à une électrode 8, une couche d'appauvrissement s'étend de la jonction PN formée d'une couche 3 du type P+ et de la couche 21 du type N à travers la couche 21 du type N, selon l'augmentation de la tension appliquée, jusqu'au substrat 1 du type N+ Les couches 22 du type N sont complètement appauvries à cause de leur concentration suffisamment faible en impuretés à ce moment Il faut considérer que peu de champ électrique est présent dans les couches 22 du type N La configuration du champ électrique dans la couche d'appauvrissement se développe d'une manière identique à la configuration de la couche 21 du type N Comme la couche 3 du type P+ a une forte concentration en impuretés, la couche d'appauvrissement s'étend à peine jusqu'à la couche 3 du type P+ La relation de compromis entre une tension de claquage et une résistance en circuit dans cette diode sera décrite ci-après en détail en comparaison avec la relation dans la diode conventionnelle de la figure 8. La figure 2 (a) et la figure 2 (b) montrent les champs électriques au moment o une tension de polarisation inverse est appliquée aux diodes de la figure 8 et des figures 1 (a) à 1 (c), respectivement La direction de la couche 3 du type P + au substrat 1 du type N+ est prise comme étant positive dans les coordonnées de position x La position de la jonction PN est prise comme origine. Dans la diode conventionnelle, l'aire en section transversale S(x) de la couche 2 du type N ne dépend pas de x et on a constamment S(x) E S(O) De l'expression de Poisson, on peut obtenir l'équation suivante 2 2 d V / dx =-C ( 1) o V est une tension et C -q ND / a ( 2) q quantité de charge des électrons ND concentration en impuretés de la couche 2 du type N t: constante diélectrique de la couche 2 du type N En se basant sur le potentiel plus élevé, c'est-à-dire le potentiel du substrat 1 du type N+, la coordonnée x en cette position ou l'épaisseur de la couche 2 du type N est prise comme étant a En conséquence, on obtient les conditions limites qui suivent: (-d V I dx) x=a = O ( 3) V(a) = O ( 4) L'équation ( 1) est résolue en utilisant les conditions limites ( 3) et ( 4) et ainsi la tension du substrat 1 du type N+ ayant le plus fort potentiel, c'est-à-dire la tension de claquage o la couche d'appauvrissement s'étend à travers la totalité de la couche 2 du type N, est la suivante I V(O) | = a 2 C / 2 ( 5) L'intensité du champ dans la jonction PN (ou le champ électrique maximum pour lequel une rupture avalanche ne se produit pas) est comme suit: F = | (-d V / dx) x 1 = Ca ( 6) il La résistance en circuit s'exprime comme suit R 1 = Ka / S(O) ( 7) o K est une constante de proportionnalité inhérente au matériau de la couche 2 du type N_. La diode de la figure 1 (a) selon la présente invention est considérée ci-dessous, dans laquelle l'aire en section transversale de la couche 21 du type N diminue exponentiellement avec l'augmentation de x comme le montre la figure 2 (b) L'aire en section transversale est supposée s'exprimer par: S(X) = S(O) exp(-x/a) ( 8) Le champ électrique est trouvé de la même manière que dans la diode conventionnelle En utilisant l'expression suivante: d S(x) / dx = -S(x) / a ( 9) et en notant que la condition limite (-d V / dx) x O = -F ( 10) c'est-à-dire que l'intensité du champ dans la jonction PN est égale à celle de la diode conventionnelle, le champ électrique est comme suit: (-d V / dx) = -F (constante) ( 11) On trouve que le champ électrique dans la couche d'appauvrissement est constant, indépendant de la position x Bien que le champ électrique ne diminue que dans une25 petite région (entre a et a' sur la figure 2 (b)) dans le substrat 1 du type N+, on peut supposer que la valeur de a' est égale à a parce que la concentration en impuretés dans le substrat 1 du type N+ est élevée. La tension de claquage est la suivante | V(O) 1 = Fa ( 12) laquelle est égale à a 2 C de l'expression ( 6) La tension de claquage de la présente invention est le double de celle de l'art antérieur représentée par l'expression ( 5). Comme le champ électrique dans la couche 21 du type N est35 constant dans la présente invention, la même tension de claquage que dans l'art antérieur peut être obtenue avec la moitié de l'épaisseur de la couche 2 du type N par rapport à la diode conventionnelle. Avec la même tension de claquage, c'est-à-dire avec la moitié de l'épaisseur (a/2) de la couche 21 du type N dans ce mode de réalisation préféré (sans changement de la forme de fonction de S(x)), la résistance est comme suit: al 2 R = K V Cl/S(x)3 dx = lexp( 1/2) 11 Ka / S(O) ( 13) En comparaison avec l'expression ( 7), la résistance s'est réduite à environ 0,6 fois On trouve que la relation de compromis entre la tension de claquage et la résistance en circuit peut être améliorée. La diminution exponentielle de l'aire en section transversale de la couche 21 du type N vers le substrat 1 du type N est décrite ci-dessus Tandis que l'aire en section transversale de la couche 21 du type N diminue même d'une manière autre qu'exponentielle, on peut obtenir des effets similaires Par exemple, la couche 21 du type N peut être en forme de pyramide, hémisphérique ou hémicylindrique. La constante de proportionnalité K indiquée dans l'expression ( 7) est à peu près inversement proportionnelle à la concentration en impuretés ND En supposant que la concentration en impuretés est différente entre l'art antérieur et la présente invention, on obtient les expressions suivantes R 2 / R (C 2/C'2) Eexp(C'/2 C) 13 ( 14) C' = q ND'/l ( 15) N' D: concentration en impuretés de la couche 21 du type N o la constante diélectrique de la couche 21 du type N de la présente invention est égale à celle de la couche 2 du type N de l'art antérieur. La figure 2 (c) montre la relation entre R 2/R 1 et N'D /ND Comme on peut le reconnaître de la figure 2 (c), quand l'épaisseur de la couche 21 du type N est égale à la moitié de l'épaisseur de la couche 2 du type N, cela améliore R 2/R 1 de manière optimale, c'est-à-dire que l'on a R 2/R 1 1 0,4 à N'D/ND = 3 La résistance peut être réduite de moitié avec la même tension de claquage. Les couches 22 du type N disposées en complément de la couche 21 du type N entre la couche 3 du type P + et le substrat du 1 type N+ peuvent être remplacées par des couches 23 du type P comme le montre la figure 1 (b). Quand les portions o se trouvent les couches 22 du type N ne sont pas remplies d'un matériau semi-conducteur, on peut obtenir des effets similaires. Une diode dans laquelle l'électrode en métal 7 et la couche 21 du type N sont en contact de Schottky sans la couche 3 du type P+ peut produire des effets similaires Comme le montre les figures 3 (a) à 3 (c), des diodes dans lesquelles l'aire en section transversale de la couche 21 du type N diminue vers le substrat 1 du type N+ peuvent produire des effets similaires La figure 3 (a) montre une diode dans laquelle les portions autres que la couche 21 du type N entre l'électrode en métal 7 et le substrat 1 du type N+ sont remplies des couches 22 du type N La figure 3 (b) montre une diode dans laquelle les portions sont remplies des couches 23 du type P La figure 3 (c) montre une diode dans laquelle les portions ne sont pas remplies d'un matériau semi-conducteur. Un procédé de fabrication d'un dispositif semi-conducteur dans lequel l'aire en section transversale de la couche 21 du type N diminue vers le substrat 1 du type N+ sera décrit en détail dans le mode de réalisation préféré qui suit. Les figures 4 (a) à 4 (g) sont des vues en coupe transversale d'un transistor VDMOS à divers stades de fabrication selon la présente invention La description du fonctionnement suivra la description des étapes de fabrication. En se référant à la figure 4 (a), la couche épitaxiée du type N 22 est formée sur le substrat 1 du type N+ en silicium Masquée de films de nitrure à motifs disposés sur la couche 22 du type N, celle-ci est attaquée à l'état humide Une configuration d'attaque varie selon les ingrédients d'un agent d'attaque Dans le mode de réalisation préféré des figures 4 (a) à 4 (g), une attaque anisotrope utilisant un agent d'attaque contenant KOH ou Na OH est décrite. Comme le montre la figure 4 (b), les films de nitrure 10 sont enlevés et les couches épitaxiées 21 du type N sont prévues dans les portions enlevées par attaque. Un film d'oxyde thermique 11 est formé et est pourvu d'un motif en utilisant un vernis photosensible, non représenté L'oxydation avant implantation d'ions et subséquemment l'implantation d'ions de bore sont accomplies Après avoir enlevé le vernis photosensible, la diffusion est effectuée par recuit pour former les couches 31 du type P comme le montre la figure 4 (c). Le film d'oxyde 11 est totalement enlevé et un film d'oxyde de porte 12 est formé Des polysiliciums 6 servant d'électrodes de porte sont formés sur le film d'oxyde de porte 12 et reçoivent subséquemment un motif. L'implantation d'ions de bore est de nouveau accomplie La diffusion est effectuée par recuit pour former des couches 32 du type P Les couches 31 et 32 du type P forment les couches 3 du type P comme le montre la figure 4 (d) Les films d'oxyde formés lors du recuit sur les couches 3 du type P sont enlevés En utilisant des vernis photosensibles à motif 13 et les polysiliciums 4 comme masque, on accomplit l'implantation d'ions d'arsenic comme le montre la figure 4 (e) Après avoir enlevé les vernis photosensibles 13, les couches 4 du type N+ sont formées par recuit On forme un PSG 5, par exemple, sous la forme d'un film de passivation comme le montre la figure 4 (f). -Pour exposer des parties des couches 3 du type P et des parties des couches 4 du type N+, on ouvre PSG 5 en formant un motif juste au-dessus de ces parties Une électrode de source 7 en A t-Si est formée par pulvérisation L'électrode arrière 8 servant d'électrode de drain, est formée sur le fond du substrat 1 du type N+ par évaporation, comme le montre la figure 4 (g). Dans le transistor VDMOS fabriqué de cette manière, l'aire en section transversale des couches 21 du type N diminue dans la direction des couches 3 du type P jusqu'au substrat 1 du type N+ Quand un faible potentiel est appliqué à l'électrode de source 7 et aux électrodes de porte 6 et qu'un fort potentiel est appliqué à l'électrode de drain 8, c'est-à-dire quand le transistor VDMOS est hors circuit, la même tension de claquage que celle du transistor VDMOS conventionnel de la figure 9 peut être maintenue par les couches 21 du type N qui sont plus minces que la couche 2 du type N, comme dans le cas du mode de réalisation préféré de la diode de la figure 1 (a) La résistance peut être réduite lorsqu'un fort potentiel est appliqué aux électrodes de porte 6 c'est-à- dire quand le transistor VDMOS est en circuit Par conséquent, la relation de compromis entre la tension de claquage et la résistance en circuit peut être améliorée. La couche 21 du type N ne doit pas nécessairement être formée par croissance épitaxiée La couche 21 du type N en tant que substrant peut être liée au substrat 1 du type N+ Ce procédé sera décrit ci-dessous Les figures (a) à 5 (g) sont des vues en coupe transversale d'un transistor VDMOS aux divers stades d'un autre procédé de fabrication selon la présente invention. En se référant à la figure 5 (a), un substrat 21 du type N en silicium est attaqué, masqué des films de nitrure à motif 10 prévus au fond du substrat 21 du type N Comme décrit en se référant aux figures 4 (a) à 4 (g), la configuration d'attaque varie selon les ingrédients de l'agent d'attaque, et elle est arbitraire comme une hémisphère et une pyramide Une attaque sous la forme d'une surface courbée est montrée aux figures 5 (a) à 5 (g). Comme le montre la figure 5 (b), les surfaces attaquées du substrat 21 du type N ont le poli du miroir. Le substrat 21 du type N est lié au substrat 1 du type N+ ayant une surface polie comme un miroir en relation surface polie comme un miroir à surface polie comme un miroir par une méthode de liaison de pastilles L'autre surface du substrat 21 du type N est meulée de manière que le substrat 21 du type N ait l'épaisseur appropriée. Les figures 5 (c) à 5 (g) correspondent aux figures 4 (c) à 4 (g), respectivement Le transistor VDMOS est obtenu d'une manière sensiblement identique. Le transistor VDMOS des figures 5 (a) à 5 (g) permet d'améliorer la relation de compromis entre la tension de claquage et la résistance en circuit, comme dans le cas du transistor VDMOS des figures 4 (a) à 4 (g). La présente invention s'applique à d'autres dispositifs qui doivent maintenir une haute tension de claquage à l'état hors circuit et avoir une forte résistance à l'état en circuit, en plus des transistors VDMOS. La figure 6 est une vue en coupe d'un transistor bipolaire à porte isolée (que l'on appellera ci-après "IGBT") selon la présente invention Une couche 42 du type N+ est formée sur un substrat 41 du type P+ La couche 21 du type N est formée sur la couche 42 du type N Les régions de puits 3 du type P sont formées dans la surface de la couche 21 du type N Les régions d'émetteur 4 du type N+ sont formées dans les surfaces des régions de puits 3 Les électrodes de porte 6 sont formées au-dessus de la couche 21 du type N à travers les films d'oxyde de porte 12 et sont isolées de l'électrode d'émetteur 7 par les films de passivation 5 L'électrode d'émetteur 7 est en contact avec les régions de puits 3 et les régions d'émetteur 4 L'électrode de collecteur 8 est en contact avec le substrat 41 du type P+ Les portions o la couche 21 du type N est absente sur la couche 42 du type N+ sont remplies d'un matériau semi-conducteur ayant une concentration extrêmement faible en impuretés, par exemple les couches 22 du type N Dans un IGBT ayant une telle structure, lorsqu'un faible potentiel est appliqué aux électrodes de porte 6 et à l'électrode d'émetteur 7 par la mise en court circuit et qu'un fort potentiel est appliqué à l'électrode de collecteur 8, la couche d'appauvrissement s'étend de la jonction PN formée par les régions de puits 3 et la région 21 du type N La tension de claquage est maintenue avec la couche d'appauvrissement s'étendant à travers la couche lo 42 du type N Dans ce mode de réalisation préféré également, la tension de claquage peut être améliorée si l'épaisseur de la couche 21 du type N est égale à celle de la couche conventionnelle 2 du type N-. Lorsqu'un fort potentiel est appliqué aux électrodes de porte 6, l'inversion du type N se produit dans les surfaces des régions depuis 3 juste sous les électrodes de porte 6 Les électrons s'écoulent des régions d'émetteur 4 jusqu'à la couche 21 du type N Les trous sont dirigés de l'électrode de collecteur 8 jusqu'à20 la couche 21 du type N, donc le IGBT est mis en circuit. Avec la même tension de claquage, la résistance en circuit peut être réduite en comparaison avec un IGBT dans lequel l'aire en section transversale de la couche 21 du type N ne diminue pas vers la couche 42 du type N La25 relation de compromis entre la tension de claquage et la résistance en circuit peut être améliorée. La figure 7 est une vue en coupe d'un transistor VVMOS selon la présente invention La couche 21 du type N est formée sur le substrat 1 du type N+ Une région 3430 du type P est formée sur la couche 21 du type N et une région de source 4 du type N+ est formée sur la région 34 du type P Des régions 33 de diffusion du type P+ sont formées en contact avec la région 34 du type P et la région de source 4 L'électrode de porte 6 en forme de V35 et le film d'oxyde de porte 12 sont isolés de l'électrode de source 7 par le film de passivation 5 L'électrode de source 7 est en contact avec les régions 33 et la région de source 4 L'électrode de drain 8 est en contact avec le substrat 1 du type N+ Les portions dont la couche 21 du type N est absente sur le substrat 1 du type N+ sont remplies d'un matériau semi-conducteur ayant une 5 extrêmement faible concentration en impuretés, par exemple, les couches 22 du type N Dans le transistor VVMOS ayant une telle structure, lorsqu'un faible potentiel est appliqué à l'électrode de porte 6 et à l'électrode de source 7 par10 leur mise en court-circuit et qu'un fort potentiel est appliqué à l'électrode de drain 8, la couche d'appauvrissement s'étend de la jonction PN formée par la région 34 du type P et la couche 21 du type N La tension de claquage est maintenue, la couche d'appauvrissement15 s'étendant à travers le substrat 1 du signe N Lorsqu'un fort potentiel est appliqué à l'électrode de porte 6, l'inversion du type N se produit dans la surface de la région 34 du type P sous l'électrode de porte 6 Les électrons s'écoulent de la région de20 source 4 jusqu'à la couche 21 du type N donc le transistor VVMOS est mis en circuit Dans ce mode de réalisation préféré également, la relation de compromis entre la tension de claquage et la résistance en circuit peut être améliorée. R E V E N D I C A T I O N S 1 Dispositif semi-conducteur ayant une haute tension de claquage et une faible résistance, du type comprenant: une première couche semiconductrice d'un premier type de conductivité ayant des première et seconde surfaces majeures; une seconde couche semi-conductrice d'un premier type de conductivité, formée sur ladite première surface majeure de ladite première couche semi-conductrice, la concentration en impuretés de ladite seconde couche semi-conductrice étant supérieure à celle de ladite première couche semi-conductrice; et une troisième couche semi-conductrice d'un second type de conductivité formée sur ladite seconde surface majeure de ladite première couche semi- conductrice, caractérisé en ce que les concentrations en impuretés et les épaisseurs desdites première ( 21) et troisième ( 3) couches semi- conductrices sont choisies de manière que le champ électrique dans une couche d'appauvrissement s'étendant d'une jonction PN formée par lesdites première et troisième couches semi-conductrices à un état de maintien de la tension de claquage soit sensiblement présent dans ladite première couche semi-conductrice et de manière que ladite couche d'appauvrissement traverse ladite seconde couche semi-conductroce; et en ce que l'aire en section transversale totale de ladite première couche semi-conductrice ( 21) diminue de ladite jonction PN jusqu'à ladite seconde couche semi-conductrice, la section transversale de ladite première couche semi-conductrice étant perpendiculaire à ladite direction. 2 Dispositif semi-conducteur selon la revendication 1, caractérisé en ce que l'aire en section transversale totale de la première couche semi-conductrice ( 21) diminue exponentiellement dans la direction précitée. 3 Dispositif semi-conducteur ayant une haute tension de claquage et une faible résistance du type comprenant: une première couche semiconductrice d'un premier type de conductivité ayant des première et seconde surfaces majeures; une seconde couche semi-conductrice du premier type de conductivité formée sur ladite première surface majeure de ladite première couche semi-conductrice, la concentration en impuretés de ladite seconde couche semi-conductrice étant plus importante que celle de ladite première couche semi-conductrice; et une couche de métal formée sur ladite seconde surface majeure de ladite seconde couche semi-conductrice, caractérisé en ce que la concentration en impuretés et l'épaisseur de ladite première couche semi-conductrice ( 21) sont choisies de manière que le champ électrique dans une couche d'appauvrissement s'étendant d'un contact de Schottky entre ladite première couche semi-conductrice ( 21) et ladite couche en métal ( 7) à un état de maintien de la tension de claquage soit sensiblement présent dans ladite première couche semi-conductrice et de manière que ladite couche d'appauvrissement s'étende à travers ladite seconde couche semi- conductrice; et en ce que l'aire en section transversale de ladite première couche semi-conductrice ( 21) diminue dudit contact de Schottky vers ladite seconde couche semi-conductrice, la section transversale de ladite première couche du film conducteur étant perpendiculaire à ladite direction. 4 Dispositif selon la revendication 3, caractérisé en ce que l'aire en section transversale totale de la première couche semi-conductrice ( 21) diminue exponentiellement dans la direction précitée. Dispositif selon la revendication 1, caractérisé en ce qu'un espace vide formé par la première couche semi-conductrice précitée est rempli d'une quatrième couche semi-conductrice ( 22) du premier type de conductivité, la concentration en impuretés de ladite quatrième couche étant plus faible que celle de ladite première couche. 6 Dispositif selon la revendication 1, caractérisé en ce qu'un espace vide formé par la première couche semi-conductrice est rempli d'une quatrième couche l O semi-conductrice d'un second type de conductivité ( 23), la concentration en impuretés de ladite quatrième couche semi- conductrice étant plus faible que celle de ladite première couche. 7 Dispositif selon la revendication 3, caractérisé en ce qu'un espace vide formé par la première couche semi-conductrice est rempli d'une troisième couche semi-conductrice du premier type de conductivité ( 22), la concentration en impuretés de ladite troisième couche étant plus faible que celle de ladite première couche. 8 Dispositif selon la revendication 3, caractérisé en ce qu'un espace vide formé par la première couche semi-conductrice est rempli d'un troisième couche semi-conductrice d'un second type de conductivité ( 23), la concentration en impuretés de ladite troisième couche étant plus faible que celle de ladite première couche. 9 Dispositif selon la revendication 1, caractérisé en ce que la troisième couche semi-conductrice ( 3) est sélectivement formée sur la seconde surface majeure précitée. 10 Dispositif selon la revendication 9, caractérisé en ce qu'il comprend de plus: une quatrième couche semi-conductrice ( 4) du premier type de conductivité sélectivement formée dans la surface de ladite troisième couche de semi-conducteurs un film isolant ( 5) formé sur une portion de ladite troisième couche semi-conductrice entre la première couche semi-conductrice et la quatrième couche semi- conductrice; et un film conducteur ( 6) formé sur le film isolant. 11 Dispositif selon la revendication 10, caractérisé en ce que le film conducteur ( 6) est en forme de V. 12 Dispositif selon la revendication 10, caractérisé en ce qu'il comprend de plus: une cinquième couche semi-conductrice ( 8) du second type de conductivité formée sur la seconde couche semi-conductrice ( 1) opposée à la première couche semi-conductrice ( 21). 13 Dispositif semi-conducteur ayant une haute tension de claquage et une faible résistance, du type comprenant: une première couche semi-conductrice d'un premier type de conductivité ayant des première et seconde surfaces majeures; une seconde couche semi-conductrice du premier type de conductivité, formée sur la première surface majeure de la première couche, la concentration en impuretés de la seconde couche étant plus importante que celle de la première; une troisième couche semi-conductrice d'un second type de conductivité, formée sur la seconde surface majeure de la première couche; une quatrième couche semi-conductrice du premier type de conductivité formée sur la troisième couche; et une cinquième couche semi-conductrice du second type de conductivité sélectivement formée dans la quatrième couche semiconductrice pour être en contact avec la troisième couche semiconductrice, caractérisé en ce que les concentrations en impuretés et les épaisseurs des première ( 21) et troisième ( 34) couches semiconductrices sont choisies de manière que le champ électrique dans une couche d'appauvrissement s'étendant d'une jonction PN formée par lesdites première et troisième couches semi-conductrices à un état de maintien de la tension de claquage soit sensiblement présent dans la première couche semi-conductrice et de manière que ladite couche d'appauvrissement s'étende jusqu'à ladite seconde couche semi- conductrice, en ce que les première ( 21), troisième ( 34) et quatrième ( 4) couches semi-conductrices sont sélectivement enlevées pour former une portion en forme de V ayant une ouverture dans la quatrième couche semi-conductrice et un coin dans la première couche semi-conductrice; en ce qu'au moins lesdites première et troisième couches semi-conductrices sont sélectivement enlevées pour former une portion concave ayant son ouverture à la première surface majeure et son sommet en une position correspondant à la cinquième couche semi-conductrice; et en ce que l'aire en section transversale totale de la première couche semi-conductrice diminue de la jonction PN vers la seconde couche semi-conductrice, la section transversale de la première couche semi-conductrice étant perpendiculaire à ladite direction. 14 Dispositif selon la revendication 13, caractérisé en ce qu'il comprend de plus: un film isolant ( 5) formé à l'intérieur de la portion en forme de V; et un film conducteur ( 7) formé sur le film isolant. 15 Procédé de fabrication d'un dispositif semi-conducteur ayant une haute tension de claquage et une faible résistance, caractérisé en ce qu'il comprend les étapes de: (a) former une première couche épitaxiée sur un substrat semi-conducteur d'un premier type de conductivité, la concentration en impuretés dudit substrat semi-conducteur étant plus importante que celle de ladite première couche épitaxiée; (b) enlever sélectivement ladite première couche épitaxiée pour définir la configuration de ladite première couche épitaxiée telle que l'aire en section transversale totale de ladite première couche épitaxiée diminue en s'éloignant dudit substrat semi-conducteur, la section transversale de ladite première couche épitaxiée étant perpendiculaire à la direction de l'épaisseur de ladite première couche épitaxiée; (c) remplir une portion concave formée par ladite première couche épitaxiée et ledit substrat semi-conducteur d'une seconde couche épitaxiée du premier type de conductivité, la concentration en impuretés de la seconde couche épitaxiée étant plus élevée que celle de ladite première couche épitaxiée et plus faible que celle dudit substrat semi- conducteur; (d) prévoir une première couche de diffusion d'un second type de conductivité sur ladite première couche épitaxiée; (e) former un film isolant sur ladite seconde couche épitaxiée; (f) former une première électrode au-dessus de ladite seconde couche épitaxiée sur ledit film isolant (g) étendre ladite première couche de diffusion jusqu'à une position en dessous de ladite première électrode sur ladite seconde couche épitaxiée; (h) former sélectivement une seconde couche de diffusion du premier type de conductivité dans la surface de ladite première couche de diffusion de manière que ladite première couche de diffusion reste disposée sous ladite première électrode; et (i) former une seconde électrode en contact électrique avec lesdites première et seconde couches de diffusion et une troisième électrode en contact électrique avec ledit substrat semi-conducteur, respectivement. 16 Procédé de fabrication d'un dispositif semi-conducteur ayant une haute tension de claquage et une faible résistance, caractérisé en ce qu'il comprend les étapes de: (a) enlever sélectivement une première couche semi-conductrice d'un premier type de conductivité ayant des première et seconde surfaces majeures, sur ladite première surface majeure pour former une portion concave de ladite première couche semi- conductrice de manière que l'aire en section transversale de ladite première couche semi-conductrice diminue dans une direction de ladite seconde surface majeure jusqu'à ladite première surface majeure, la section transversale de ladite première couche semi-conductrice étant perpendiculaire à la direction de l'épaisseur de ladite première couche semi-conductrice (b) lier une seconde couche semi-conductrice du premier type de conductivité à ladite première couche semi-conductrice sur ladite première surface majeure, la concentration en impuretés de ladite seconde couche semi-conductrice étant plus importante que celle de ladite première couche semi-conductrice; (c) former une troisième couche semi-conductrice du second type de conductivité à proximité du sommet de ladite portion concave; (d) former une première électrode au-dessus de ladite seconde surface majeure de ladite première couche semi-conductrice par l'intermédiaire d'une couche isolante; (e) étendre ladite troisième couche semi-conductrice jusqu'à une position sous ladite première électrode sur ladite première couche semi- conductrice (f) former sélectivement une quatrième couche semi- conductrice d'un premier type de conductivité dans la surface de ladite troisième couche semi-conductrice de manière que ladite troisième couche semi-conductrice reste disposée sous ladite première électrode; et (g) former une seconde électrode en contact électrique avec lesdites troisième et quatrième couches semi-conductrices et une troisième électrode en contact électrique avec ladite seconde couche semi- conductrice, respectivement. 17 Procédé de fabrication d'un dispositif semi-conducteur ayant une haute tension de claquage et une faible résistance, caractérisé en ce qu'il comprend les étapes de (a) former une première couche semi-conductrice d'un premier type de conductivité ayant des première et seconde surfaces majeures sur une seconde couche semi-conductrice d'un premier type de conductivité, la limite de ladite première couche semi-conductrice et de ladite seconde couche semi-conductrice étant ladite première surface majeure, l'aire en section transversale totale de ladite première couche semi-conductrice, perpendiculaire à une direction s'éloignant de ladite seconde couche semi-conductrice augmentant dans ladite direction, la concentration en impuretés de ladite seconde couche semi-conductrice étant plus importante que celle de ladite première couche semi-conductrice; et (b) former une troisième couche semi-conductrice du second type de conductivité sur ladite seconde surface majeure de ladite première couche semi-conductrice, les concentrations en impuretés et les épaisseurs desdites première et troisième couches semi-conductrices étant choisies de manière que la champ électrique dans une couche d'appauvrissement s'étendant d'une jonction PN formée par lesdites première et troisième couches semi-conductrices à un état de maintien de la tension de claquage soit sensiblement présent dans ladite première couche semi-conductrice et de manière que ladite couche d'appauvrissement s'étende jusqu'à ladite seconde couche semiconductrice. 18 Procédé selon la revendication 17, caractérisé en ce que: (c) la troisième couche semi-conductrice est sélectivement formée sur la première surface de la première couche semi-conductrice. 19 Procédé selon la revendication 18, caractérisé en ce qu'il comprend de plus les étapes de: (d) former sélectivement une quatrième couche semi-conductrice d'un premier type de conductivité dans la surface de ladite troisième couche semi-conductrice; (e) former un film isolant sur une portion de ladite troisième couche semi-conductrice entre ladite première couche semi-conductrice et ladite quatrième couche semi-conductrice; et (f) former un film conducteur sur ledit film isolant. Procédé selon la revendication 19, caractérisé en ce que l'étape (a) précitée comprend les étapes de: (a-1) former une cinquième couche semi-conductrice du premier type de conductivité sur la seconde couche semi-conductrice, la concentration en impuretés de la cinquième couche semi-conductrice étant plus faible que celle de la seconde couche semi-conductrice; (a-2) enlever sélectivement la cinquième couche semiconductrice pour définir la configuration de ladite cinquième couche semi-conductrice telle que l'aire en section transversale totale de ladite cinquième couche semi-conductrice diminue dans ladite direction pour former une portion concave avec lesdites première et cinquième couches semi-conductrices; et (a-3) remplir ladite portion concave d'un premier matériau semi-conducteur pour former ladite première couche semiconductrice, la concentration en impuretés dudit matériau étant égale à celle de ladite première couche. 21 Procédé selon la revendication 19, caractérisé en ce que l'étape (a) comprend les étapes de: (a-1) enlever sélectivement un substrat semiconducteur du premier type de conductivité pour former la première couche semi-conductrice ayant une portion concave sur ladite première surface majeure, l'aire en section transversale totale de ladite première couche semi-conductrice étant en augmentation dans ladite direction; et (a-2) lier une seconde couche semi-conductrice du premier type de conductivité à la première couche semi-conductrice sur ladite première surface majeure, la concentration en impuretés de ladite seconde couche semi-conductrice étant plus élevée que celle de ladite première couche.