FR 2652448 A1 19910329 FR 8912697 A 19890928 X La présente invention a pour objet un procédé de fabrication d'un circuit intégré supportant des hautes tensions d'alimentation, comportant des transistors MIS à double implantation. Elle s'applique en particulier dans le domaine des circuits intégrés de type nMOS, pMOS, CMOS et BICMOS et plus spécialement aux circuits intégrés dont Les largeurs des grilles des transistors sont inférieures au micromètre voire même inférieures à 0,2 micromètre. Ces circuits submicroniques sont en particulier des microprocesseurs, des microcontr8leurs, des mémoires, des circuits d'application spécifique (ASIC), etc. Avec la réduction des dimensions critiques des circuits intégrés, et plus particulièrement de la largeur de la grille des transistors MIS, on a été amené à modifier les procédés de réalisation des sources et drains de ces transistors. En effet, plus la largeur de la grille est petite, plus la diffusion latérale de l'implantation source-drain sous la grille devient importante, et donc gênante, et plus le transistor MIS est sensible au phénomène de perçage entre la source et le drain, correspondant au courant de fuite entre la source et le drain pour une tension de grille nulle. Enfin, la diminution de cette largeur de grille entraîne un vieillissement prématuré du transistor MIS par injection de porteurs chauds dans l'isolant de grille. Ce phénomène est d'autant plus important que la concentration de dopants aux bords de la grille du transistor est élevée. Pour toutes ces raisons, Les transistors de type n et aussi de type p sont maintenant réalisés avec un procédé à double implantation, appelé LDD (Low Doped Drain en terminologie anglo-saxonne), qui permet pour Les technologies dont la largeur de La grille est typiquement inférieure à 2 micromètres de résoudre les problèmes mentionnés ci-dessus. Ce procédé devient absolument indispensable et primordial dans les technologies submicroniques. Ce procédé est en particulier décrit dans le document EP-A-O 054 117 d'IBM. Il consiste essentiel- lement à former La grille des transistors dans une couche de silicium polycristallin, à oxyder thermiquement le substrat et la grille des transistors, à effectuer une première.implantation à faible dose, à former des espaceurs de part et d'autre de la grille des transistors puis à effectuer une seconde implantation à forte dose pour former Les sources et drains à double jonction des transistors. La première implantation à faible dose permet une diminution considérable de la concentration de dopant à L'aplomb de La grille des transistors et donc de résoudre en partie les problèmes électriques mentionnés ci-dessus. La seconde implantation à forte dose est nécessaire pour remplir le r8le de source et de drain des transistors car la résistance des jonctions obtenues par l'implantation à faible dose est trop importante. Afin d'éviter que cette implantation à forte dose ne se superpose à la zone d'implantation à faible dose, il faut l'écarter physiquement du bord de la griLe. Ceci est réalisé en effectuant la seconde implantation à travers les espaceurs ou bandes d'espacement. Ces bandes d'espacement sont obtenues par dépôt isotrope d'une couche d'isolant sur l'ensemble de la structure, puis par gravure pleine plaque de cette couche d'isolant afin de former sur les flancs de la grille les espaceurs. Lors de la réalisation des espaceurs, on constate généralement une consommation importante (plusieurs dizaines de nm) de L'isolant de champ (généralement de l'oxyde de champ) utilisé pour L'isolation électrique des transistors. Cette consommation de l'isolant de champ modifie ses propriétés électriques, ce qui peut favoriser la création de transistors parasites dans ces isolations. Par ailleurs, le procédé d'IBM ci-dessus ne permet pas l'obtention de circuits intégrés MIS fonctionnant à haute tension d'alimentation. En outre, les transistors obtenus ont une faible transconductan- ce. Par tension d'alimentation élevée, il faut comprendre des tensions d'alimentation de 8V pour des largeurs de grille de transistors de 500 nm, des tensions de 5V pour des largeurs de grille de 300 nm et des tensions de 3V pour des largeurs de grille inférieures à 200 nm. Pour remédier à ces inconvénients, R. IZAWA et al. ont proposé une modification du procédé IBM qui est décrite dans l'article IEDM 87, p.3841 "The impact of gate-drain overlapped LDD (GOLD) for deep submicron VLSI'S". Dans ce procédé on forme successivement sur l'oxydation thermique du substrat une première couche de silicium polycristallin, un second oxyde thermique et une seconde couche de silicium polycristallin. On grave ensuite à travers un masque isolant cette seconde couche de silicium polycristallin, puis on effectue la première implantation à faible dose dans le substrat à travers la seconde couche d'oxydation thermique, la première couche de silicium polycristallin et la première couche d'oxydation thermique. Apres l'implantation à faible dose, on forme les espaceurs par dépôt d'une couche d'oxyde sur l'ensemble de la structure, puis gravure pleine plaque de cette couche d'oxyde. En utilisant les espaceurs comme masque, on effectue une gravure de la première couche de silicium polycristallin puis une oxydation des flancs gravés de cette première couche de silicium. Seulement alors, on effectue la seconde implantation à forte dose. L'utilisation d'une première couche de silicium polycristallin permet un débordement de la grille du transistor sur les zones de source et drain faiblement implantées, diminuant encore la résistance électrique de ces zones à faible implantation. En outre, ce procédé permet d'augmenter la transconductan- ce des transistors ainsi que le courant dans leur canal. Malheureusement, les transistors obtenus ont encore une trop faible tenue au perçage entre la source et le drain, limitant ainsi la tension d'alimentation appliquée à ces transistors. La faible tenue au perçage des transistors "GOLD" tient au fait que les transistors n+pn+ ou p+np+ sont enterrés sous le canal des transistors respectivement n-pn- et p-np-. En outre, ce procédé présente des difficultés de mise en oeuvre. En particulier la gravure de la seconde couche de silicium polycristallin nécessite une sélectivité supérieure à 100 par rapport à la seconde couche d'oxyde de silicium compte tenu de la faible épaisseur de la couche d'oxyde nécessaire pour éviter l'obtention d'une grille flottante, ce qui est actuellement difficile à réaliser avec les techniques de gravure utilisées. L'invention a pour objet un nouveau procédé de fabrication d'un circuit intégré MIS supportant des tensions d'alimentation élevées et comportant des transistors à double implantation, permettant de remédier aux différents inconvénients mentionnés ci- dessus. En particulier, ce procédé permet la réalisation de transistors de largeur de grille submicronique, voire inférieure à 200 nm, ayant une meilleure tenue au perçage que les transistors fabriqués selon l'art antérieur. Par ailleurs, ce procédé est relativement simple à réaliser et ne comporte aucune étape critique. Il permet en particulier la réalisation de contacts débordant sur les sources et drains des transistors sans utilisation d'artifice tel que l'implantation d'ions dans les trous de contact, supplémentaire, nécessaire dans les procédés connus. De façon plus précise, l'invention a pour objet un procédé de fabrication d'un circuit intégré sur un substrat semi-conducteur, comportant des transistors MIS dont les sources et les drains consistent en des doubles jonctions et dont les grilles sont formées dans une couche semiconductrice, comprenant une première implantation d'ions d'un type de conductivité déterminé, dans le substrat, à une dose déterminée, pour y former des premières jonctions de source et drain, puis une seconde implantation d'ions de même type que la première, à une dose plus élevée que celle de la première implantation pour former lesdites doubles jonctions, ce procédé étant caractérisé en ce que l'on épitaxie, entre les première et seconde implantations, une couche conductrice sur lesdites premières jonctions et sur les grilles, la seconde implantation étant formée à travers cette couche épitaxiée de sorte que Les doubles jonctions y sont formées en partie. Par couche conductrice il faut comprendre une couche conductrice au propre sens du terme mais aussi une couche semi-conductrice. En particulier dans une technologie sur silicium, cette couche conductrice peut être une couche de silicium polycrystallin, dopé n ou p suivant le type de transistor à réaliser, une couche de siliciure d'un métal de transition tel que du siliciure de cobalt ou du siliciure de titane ou encore une couche de silicium dopé, partiellement siliciuré en surface. Les transistors MIS obtenus par le procédé de l'invention ont une meilleure tenue au perçage que ceux obtenus par le procédé de IZAWA cité précédemment grâce à l'utilisation de la couche conductrice épitaxiée qui suspend les régions n+ ou p+, de forte implantation, des régions de source et drain au-dessus du niveau du canal des transistors. La profondeur de jonction effective dans le substrat diminue alors, et il n'y a plus de transistor bipolaire parasite n+pn+ ou p+np+ enterré, en parallèle avec le transistor bipolaire n-pn- ou p-np-. Bien que l'invention s'applique particulié- rement bien à une technologie sur silicium, elle s'applique aussi à une technologie sur GaAs, InP, HgCdTe. De façon préférentielle, le procédé de l'invention comprend les étapes successives suivantes: a) - réalisation d'isolations électriques latérales des transistors, b) - dépôt d'une couche d'un premier isolant au moins entre les isolations latérales, c) dépôt, sur la structure obtenue en b), d'une couche semi-conductrice apte à être dopée et gravée sélectivement par rapport aux isolations latérales, au premier isolant et à des bandes d'espacement isolantes, d) - réalisation, sur la couche semi- conductrice, d'un masque en au moins un matériau apte à être gravé sélectivement par rapport aux isolations latérales, au premier isolant, à la couche semi- conductrice, à un second matériau isolant et auxdites bandes d'espacement, masquant les grilles des transistors à réaliser dans la couche semiconductrice, e) - première implantation d'ions dans la couche semiconductrice et dans le substrat non masqués pour former les premières jonctions de source et drain des transistors, f) - réalisation desdites bandes d'espacement sur les flancs du masque, g) - gravure de la couche semi-conductrice pour en éliminer les régions non recouvertes par le masque et les bandes d'espacement formant ainsi la grille des transistors, h) - isolation des flancs gravés de la couche semi-conductrice avec le second isolant, i) - élimination du masque, j) - élimination des régions du premier isolant mises à nu lors de l'étage g), k) - épitaxie d'une couche conductrice sur les régions de source et drain mises à nu au cours de l'étape j) et sur la grille des transistors, L) - seconde implantation d'ions dans la couche conductrice épitaxiée et dans les régions de source et drain, m) - réalisation des connexions électriques du circuit intégré. Par isolation latérale, il faut comprendre aussi bien une isolation de surface du type oxyde de champ qu'une isolation en profondeur par tranchées d'isolement. Les transistors MIS obtenus selon Le procédé de l'invention peuvent supporter des tensions d'alimentation élevées (5V par exemple pour des largeurs de grille de 300 nm). En effet, de la même manière que dans La structure GOLD de IZAWA, le champ électrique créé à proximité du canal est faible du fait du dopage graduel obtenu sous la grille des transistors. Ceci permet d'augmenter la tension d'avalanche de la diode de drain et d'assurer une meilleure fiabilité du composant lorsque l'on exerce sur son drain de fortes tensions. Par ailleurs, la gravure de la couche semi- conductrice pour former les grilles des transistors, après la réalisation des bandes d'espacement, assure une protection des isolations latérales lors de la réalisation de ces bandes d'espacement. Cette protection est particulièrement intéressante lorsque les isolations latérales et les bandes d'espacement sont réalisées en un même matériau, par exemple en oxyde de silicium. De façon connue les bandes d'espacement sont formées par dép8t isotrope d'une couche isolante sur l'ensemble de la structure puis par gravure sélective et anisotrope de cette couche. Dans ce contexte, la gravure de la couche semi-conductrice pour former les grilles, après la réalisation des espaceurs, permet d'utiliser cette couche semi-conductrice comme couche d'arrêt de gravure des espaceurs. En outre, cette couche semiconductrice assure la protection des régions de source et drain en fin de gravure des espaceurs (la gravure des espaceurs dans l'art antérieur s'arrêtant dans le substrat semi-conducteur); ceci permet alors de supprimer l'étape de nettoyage utilisée dans l'art antérieur pour éliminer Les résidus de gravure des espaceurs sur les zones actives et supprimer ainsi tout risque de contamination de ces zones lors de cette étape de gravure. De façon avantageuse, on dépose un matériau conducteur entre les étapes l) et m) du procédé ci- dessus, de façon sélective sur la couche conductrice épitaxiée par rapport aux bandes d'espacement, aux isolations latérales et au second isolant pour former les shunts des grilles, des sources et des drains. La réalisation de shunts sur les sources, drains et grilles des transistors avant la réalisation de leurs contacts électriques, permet d'assurer une bonne protection des diodes sources et drains en bordure des isolations latérales. En particulier, ces shunts permettent la réalisation de contacts électriques débordant sur les régions de sources et drains sans étape particulière. En outre, ces shunts améliorent les contacts électriques des connexions du circuit sur les zones de source et drain ainsi que sur Les grilles des transistors et facilitent la formation de ces contacts. Grâce à ces shunts, il est possible de réaliser les connexions électriques du circuit intégré en déposant sur l'ensemble de la structure obtenue en l) après réalisation de ces shunts, une couche d'isolement; en formant des trous de contact dans cette couche d'isolement en regard des grilles, des sources et des drains à connecter et en déposant un matériau conducteur de façon sélective dans les trous de contact par rapport à la couche d'isolement. Dans ce mode de réalisation, l'utilisation de shunts sur les sources et drains sert en particulier de "germe" à la croissance de la couche de matériau conducteur déposée sélectivement dans les trous de contact. Bien entendu, il est aussi possible de déposer ce matériau conducteur sur L'ensemble de la couche d'isolement et de graver ce matériau seLon un profiL déterminé pour réaliser ces connexions. Les matériaux conducteurs utilisés pour constituer le shunt des sources, des drains et des grilles des transistors ainsi que les connexions du circuit intégré sont en particulier du tungstène déposé à basse température (250 à 4500C environ), selon la technique de dépôt chimique en phase vapeur basse pression (LPCVD). Le dépôt sélectif de tungstène pour la réalisation des interconnexions d'un circuit intégré est en particulier décrit dans l'article V.V. Lee et al. IEDM 88, p. 450-453, "A selective CVD tungsten local interconnect technology". Selon l'invention, iL est aussi possible de réaliser les interconnexions du circuit intégré et les shunts des sources, drains et grilles des composants par épitaxie de silicium dopé, par dépôt LPCVD de siliciure d'un métal de transition tel que du CoSi ou TiSi ou par électrophorèse de métal tel que le pLatine, le palladium, Le cuivre. Selon l'invention, le masque servant à marquer les grilles des transistors à réaliser peut être constitué d'une ou deux couches de matériau et la couche, formée directement sur la couche semi- conductrice dans laquelle peuvent être réalisées Les grilles de transistors, doit être apte à être gravée sélectivement par rapport aux isolations latérales, au premier isolant, à ladite couche semiconductrice, au second isolant et aux bandes d'espacement. En particulier, le matériau directement au contact de la couche semi-conductrice est du nitrure de silicium lorsque le premier isolant, le deuxième isolant, les bandes d'espacement et les isolations latérales sont en oxyde de silicium et losque la couche semi-conductrice est en silicium polycristallin. Pour des premier isolant, second isolant, isolations latérales, et bandes d'espacement en nitrure de silicium, le matériau formé directement sur la couche destinée aux grilles est de l'oxyde de silicium. Dans un empilement bi-couche, la couche supérieure est en SiO quand la couche inférieure est en Si N et inversement. De façon avantageuse, on effectue un recuit de La structure, à une température allant de 800 à 1000 C en technoLogie silicium, après la seconde implantation, afin de faire diffuser les ions implantés dans le substrat et la couche conductrice épitaxiée, ainsi que de les activer. Lorsque Les étapes de fabrication du circuit intégré, postérieures à la seconde implantation sont effectuées à haute température (supérieure à 8000C pour le silicium), il est possible de supprimer cette étape de recuit. Comme étape haute température, on peut citer la réalisation de la couche d'isolement des connexions électriques. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux dessins annexés, dans lesquels: - les figures 1A à 1H illustrent schématiquement, en coupe longitudinale, les différentes étapes du procédé conforme à l'invention, - les figures 2 et 3 illustrent une variante du procédé conforme à l'invention, - les figures 4 et 5 illustrent des positions limites des connexions des transistors obtenus par le procédé conforme à l'invention. La description des figures qui suit se rapporte à La fabrication de transistors MOS à double implantation et à canal n dans un substrat en silicium de type p. Bien entendu, comme on l'a dit précédemment, l'invention est d'application beaucoup plus générale et s'applique en particulier à des transistors à canal p et à la fabrication de circuit CMOS comportant des transistors à canal n et des transistors à canal p intégrés sur un même substrat ainsi qu'à des circuits BICMOS comportant, en plus, des transistors bipolaires. De façon connue et comme représenté sur la figure 1A, on forme tout d'abord sur un substrat en silicium monocristallin 2 de type p, un oxyde de champ 4 par oxydation thermique localisée du substrat selon la technique LOCOS. Cet oxyde de champ 4 sert à isoler électriquement les différents composants actifs du circuit intégré. Il présente une épaisseur de 600nm environ. On forme ensuite, entre l'oxyde de champ 4, une mince couche d'oxyde de silicium 6 qui servira d'oxyde de grille des transistors. Cet oxyde de grille est obtenu par oxydation thermique du substrat; il présente une épaisseur de 25 à 30 nm. On dépose ensuite sur l'ensemble de la structure une couche de silicium potycristaLlin 8 intentionnellement non dopé. Cette couche est obtenue en particulier par dépôt chimique en phase vapeur basse température et présente une épaisseur de 50 à 100 nm. On dépose ensuite une couche 10 de nitrure de silicium de 300 nm d'épaisseur, par dép8t chimique en phase vapeur (CVD). On forme alors, comme représenté sur la figure lB, un masque photolithographique positif 12 assurant le masquage de la grille des transistors à réaliser dans la couche de silicium 8. On effectue ensuite une gravure de la couche 10 sur toute son épaisseur avec arrêt dans La couche 8 de silicium. La couche 8 joue ainsi le r8le de couche d'arrêt de gravure et de couche tampon entre la couche d'oxyde 6 et la couche 10. Cette gravure est réalisée de façon sélective par rapport à la couche de silicium 8 selon une technique de gravure ionique réactive; le gaz réactif est par exemple un mélange de CHF3,C2F6. On obtient ainsi un masque de gravure et d'implantation référencé 10a. Ce masque 10a assure un auto-positionnement des jonctions faible dose et forte dose par rapport aux grilles des transistors et aux espaceurs. Après élimination du masque de résine 12 par plasma d'oxygène, on forme, comme représenté sur la figure 1C dans le cas de la réalisation du circuit intégré à différents types de transistors, un nouveau masque lithographique de résine 13 définissant l'emplacement de La source et du drain des transistors d'un type donné. A cet effet, ce masque comporte des ouvertures 15 en regard des régions 2a du substrat dans lesquelles doivent être réalisés les transistors. Dans Le cadre de la réalisation des circuits CMOS, ce masque 13 sert en particulier à masquer les régions du substrat destinées aux transistors pMOS. On effectue alors une première implantation ionique 14 de type n-, à faible dose, dans les régions 2a du substrat non masquées puis une implantation à forte dose dans la couche de silicium 8 en utilisant les masques 13 et 10a comme masque d'implantation. L'implantation n- dans le substrat peut être effectuée avec du phosphore ou de L'arsenic à des doses 12 13 2 de x10 à 5x10 ions/cm aux énergies de 50 à 100 keV. L'implantation n+ à forte dose dans la couche de silicium 8 peut être réalisée aussi avec du phosphore 14 135 ou de l'arsenic2 des doses dex10 x10 ions/cm ou de L'arsenic à des doses de lxlO à lxlo ions/cm (soit des doses 20 à 100 fois plus élevées) et à des énergies de 10 à 25 keV; les énergies d'implantation étant directement Liées à la profondeur d'implantation, le dopage de la couche 8 est effectué avec des énergies plus faibles que celles utiLisées pour le dopage du substrat, par exempLe de 4 à 5 fois plus faibles. L'implantation à faibLe dose dans les régions 2a du substrat assure la formation des premières jonctions de source 18 et de drain 20 des transistors, ces sources et drains étant de type n-. On élimine ensuite le masque de résine 13 par pLasma d'oxygène. Dans Le cadre de la réalisation d'un circuit CMOS, on réalise ensuite un autre masque d'implantation masquant les transistors à canal n réalisés et comportant des ouvertures en regard des transistors à canal p à réaliser en vue d'effectuer une implantation à faible dose de type p- dans le substrat et une implantation à forte dose p+ dans La couche de silicium 8. L'implantation p- peut être réalisée avec des + ions de bore ou BF aux mêmes doses que celles Z utilisées pour l'implantation n-, mais en utilisant des énergies de 10 à 70 keV. Ensuite, on effectue L'implantation p+ dans La couche 8 avec des ions de + bore ou BF aux mêmes doses que l'implantation n+ dans la couche 8, mais à des énergies de 10 à 50 keV. Comme pour Les transistors à canal n, ces implantations p- et p+ sont effectuées en utilisant, en plus du masque Lithographique de résine, un masque de nitrure de silicium réalisé en même temps que Le masque 10a, masquant Le canal des transistors de La même façon que Le masque 10a. Ce masque de résine est enLevé après l'implantation p+ de la couche 8. La première implantation à forte dose de La couche de silicium 8 permet d'assurer un dopage de cette couche jusqu'à L'interface 8-6 siliciumoxyde de grille et en particulier sous les bandes d'espacement ou espaceurs réalisés ultérieurement (figure 1E). Ce dopage forte dose de la couche 8 permet en outre d'assurer un bon fonctionnement à haute fréquence des transistors. On dépose ensuite sur l'ensemble de la structure obtenue précédemment une couche d'isolant 22 destinée à être gravée sélectivement par rapport à la couche de silicium 8. Cette couche 22 est en particulier une couche d'oxyde de silicium déposée par dépôt chimique en phase vapeur basse pression (LPCVD), cette technique de dépôt assurant l'homogénéité de l'épaisseur de la couche 22. Cette épaisseur vaut environ 100 à 200 nm. On obtient ainsi la structure représentée sur la figure 1D. On effectue alors une gravure anisotrope de la couche d'oxyde 22, la couche de silicium 8 servant de couche d'arrêt de gravure. Cette gravure est du type gravure pleine plaque (c'est-à-dire sans masque). Elle est réalisée en mode ionique réactif en utilisant un plasma de tri- ou tétra-fluorométhane par exemple. On obtient ainsi sur les flancs du masque 10a des bandes ou liserés isolants 24 jouant le rôle d'espaceurs, comme représenté sur la figure 1E. Ces espaceurs 24 sont des résidus volontaires résultant des surépaisseurs d'oxyde sur les flancs du masque 10Oa. Afin de garder intact le masque 10a lors de la gravure des bandes d'espacement 24, il est possible d'utiliser un masque de gravure 10a bicouche. Cette variante est représentée sur les figures 2 et 3. A cet effet, lors du dépôt des couches destinées à former le masque 10a, on dépose successivement une couche 11 de Si N de 300 nm directement sur La couche semi- conductrice 8 par LPCVD et une couche 13 de SiO de 30 nm par dép8t chimique en phase vapeur basse pression, par pyrolyse de tétraéthylorthosiLicate (TEOS) ou à basse température (LTO). Le masque de gravure bicouche 10a (figure 2) est réalisé comme précédemment par gravure ionique réactive en utilisant un plasma de tri- ou tétrafluoro- méthane pour La couche supérieure 13 en SiO et un mélange de CHF3,C2F6 pour la couche inférieure 11 en 3 26 si N4 Du fait que la couche supérieure 13 est réalisée en un matériau de même nature que celui destiné aux espaceurs 24, la couche supérieure 13 est supprimée, lors de la gravure des espaceurs 24 (figure 3). L'étape suivante du procédé, comme représenté sur la figure 1E, consiste à graver la couche semi- conductrice 8 de façon à en éliminer les régions non recouvertes par le masque 10a mais aussi par les espaceurs 24. On obtient ainsi la grille 8a des transistors. Cette gravure doit être sélective par rapport aux bandes d'espacement 24, aux isolations latérales 4 et par rapport à l'oxyde 6, ce dernier servant en outre de couche d'arrêt de gravure. Cette gravure de la couche 8 peut être réalisée de façon ionique réactive en utilisant un plasma d'hexafluorure de soufre pour une couche en silicium, ce type de gravure ayant des caractéristiques d'anisotropie élevées. La gravure de la couche de silicium après la réalisation des espaceurs permet d'éviter une gravure en surface de l'oxyde de champ 4. On effectue ensuite une réoxydation des régions de source et drain des transistors entraînant en particulier l'oxydation latérale 26 de la grille 8a en silicium des transistors. La couche d'oxyde formé a une épaisseur de 10 à 20 nm. On effectue alors, comme représenté sur la figure 1F, l'élimination du masque 10a de façon sélective vis-à-vis des espaceurs 24, des isolants 4, 6 et 26 et des grilles 8a. Pour un masque en nitrure de silicium, on utilise en particulier de l'acide ortho- phosphorique chaud pour cette élimination. L'étape suivante du procédé consiste, comme représenté sur la figure 1G, à éliminer par gravure anisotrope les régions de l'oxyde 6 mises à nu Lors de la gravure de la couche silicium 8. Cette élimination est réalisée avec une gravure sèche anisotrope avec arrêt de gravure sur le substrat en silicium. Cette gravure est effectuée de façon sélective par rapport au silicium, par exemple en utilisant du tri- ou tétrafluorométhane. Cette élimination de l'oxyde au-dessus des régions de source et drain entraîne une légère érosion des espaceurs 24 et de l'oxyde de champ (de quelques nm), non nuisible au fonctionnement ultérieur des transistors et à leurs étapes ultérieures de fabrication. Après un nettoyage approprié des surfaces de silicium exposées (c'est-àdire les régions de source, de drain et La grille 8a du transistor), on procède à L'épitaxie d'une couche conductrice 28 de façon sélective sur les régions de source et drain et sur les grilles 8a par rapport à l'oxyde de champ 4, aux espaceurs 24 et à l'isolation latérale 26 des grilles 8a. Cette couche 28 a une épaisseur de 100 nm environ. Elle est en particulier constituée de silicium à forte densité de défauts, c'est-à-dire quasi-amorphe ou comportant des micro-cristallines, de façon à favoriser la formation de jonctions fines, lors de l'implantation ultérieure, et ce avec un bon contr6Le de La profondeur des jonctions; l'épitaxie du silicium est obtenue à partir de la décomposition thermique de SiH 4' Avantageusement, on peut siliciurer partiellement ou totalement la couche de silicium 28. Une siLiciuration partielle permet, comme représenté sur la figure 1G, l'obtention d'une couche 29 de surface. Cette couche permet de diminuer la résistance du contact entre la couche 28 et les connexions du circuit. Cette couche 29 est obtenue par siLiciuration auto-positionnée (ou auto-alignée) sur les régions de source, drain et grille en utilisant des métaux de transition tels que le titane ou le cobalt. Cette siliciuration consiste à déposer une couche métallique de Ti ou Co sur la couche 28 et à chauffer la structure obtenue entre 500 et 800 C pour que le métal réagisse chimiquement avec le silicium sous-jacent et à éliminer sélectivement le métal déposé ailleurs que sur La couche 28. On effectue alors une implantation d'ions 30 dans les couches 28 et 29 mais aussi dans les régions sous-jacentes de source et de drain et dans les grilles 8a. Cette implantation est une implantation forte dose, c'està-dire que la dose est 10 à 50 fois plus forte que celle de l'implantation faible dose des régions de source et de drain. En particulier, on implante des ions de phosphore ou d'arsenic à des doses de 5x10 à 2 x10 ions/cm avec une énergie de 15 à 80 keV. Cette implantation n+ est réalisée comme précédemment à l'aide d'un masque 31, identique au masque 13, comportant des ouvertures 33 en regard des transistors à canal n à réaliser et masquant le reste du circuit et en particulier les régions dans lesquelles doivent être réalisés des transistors à canal p pour des circuits intégrés CMOS. Dans ce type de circuit, on effectue ensuite, après élimination du masque 31, une implantation de type p+ dans Les transistors à canal p en utilisant un masque similaire au masque 31 comportant des ouvertures en regard des transistors à canal p et masquant alors les transistors à canal n réalisés. Cette implantation forte dose p+ est en particulier effectuée avec des + ions de bore ou BF2, à une énergie de 10 à 60 keV et des doses identiques à celles utilisées pour l'implantation n+. L'implantation forte dose 30 est effectuée en utilisant, outre les masques de résine, les espaceurs 24 et les isolations latérales 26 des grilles 8a comme masque, permettant ainsi d'écarter physiquement les régions n+ (respectivement p+) de source et drain 32 et 34 du canal des transistors. Les ions implantés en dernier lieu sont essentiellement localisés dans la couche épitaxiée de silicium 28 et la couche de siliciure 29. Aussi, pour assurer une diffusion de ces ions dans Le substrat en vue d'obtenir les régions de source 32 et de drain 34 de type n+, et dans la grille 8a des transistors ainsi qu'une activation des ions implantés, on effectue un recuit de la structure obtenue; ce recuit est réalisé soit au four à 900 C pendant 2 à 3 dizaines de minutes sous atmosphère d'azote, soit à l'aide d'un recuit rapide au moyen de lampes. Lors du recuit d'implantation, la couche 28 épitaxiée et implantée sert de source de dopant pour les grilles et les régions de source et drain des transistors. Grâce à l'implantation forte dose à travers les couches 28 et 29 conformément à l'invention et au recuit successif à cette implantation, on obtient des zones n+ (respectivement p+) noyées physiquement dans les zones n- (respectivement p-) et suspendues au- dessus du niveau du canal des transistors qui se trouve au niveau des régions n- (respectivement p-) des transistors. En outre, grâce à la couche épitaxiée 28 servant de source de dopant, on obtient une meilleure tenue à l'avalanche de la diode de drain des transistors, de la même manière que dans la structure GOLD citée précédemment, mais aussi une meilleure tenue au perçage que les transistors de cette structure GOLD. L'étape suivante du procédé consiste à déposer une couche conductrice 38 sélectivement sur la couche de siliciure 29 par rapport aux bandes d'espacement 24, comme représenté sur la figure 1H, permettant la réalisation des shunts de la grille, de la source et du drain de chaque transistor. Cette couche conductrice 38 est en particulier du tungstène déposé par LPCVD, à basse température, par décomposition de WF et de SiH, comme décrit dans 6 4' l'article de V.V. Lee cité précédemment. Cette couche conductrice 38 a une épaisseur d'environ 100 nm. Les shunts des grilles, sources et drains obtenus ont une faible résistance, de l'ordre de 0,5 à 2 ohms/carré. Les transistors MOS ainsi obtenus peuvent supporter des tensions d'alimentation élevées et en particulier de 5 V pour des grilles 8a de 300 nm de large. Apres le dépôt de façon sélective du matériau conducteur 38, on effectue le dépôt d'une couche d'isolement 40, en particulier d'oxyde de silicium, sur l'ensemble de la structure. Un aplanissement par fluage de cette couche 40 peut éventuellement être réalisé pour adoucir le passage de marche de la métallisation ultérieure des grilles et des interconnexions des régions de source et drain des transistors du circuit intégré. Pour assurer la métallisation des grilles 8a et la réalisation des interconnexions du circuit, on effectue des ouvertures 42 dans la couche d'isolement par gravure ionique réactive à l'aide d'un masque approprié, la couche 38 servant de couche d'arrêt à cette gravure. On effectue alors le remplissage des trous de contact 42 à l'aide d'un matériau conducteur 44. La présence de la couche conductrice 38 facilite la prise de contact au fond des trous de contacts 42. Par ailleurs, la couche de shunt assure un bon germe pour la croissance de la couche de métallisation 44. Ce matériau conducteur 44 est en particulier déposé sélectivement comme la couche conductrice 38. Le matériau 44 peut être un siliciure formé par siliciuration locale de la couche 38 ou un métal. Dans ce dernier cas, on utilise en particulier le tungstène déposé à basse température par LPCVD comme décrit dans l'article de V.V Lee cité précédemment. Les figures 4 et 5 représentent des situations extrêmes de prise de contact électrique sur les régions de source et drain des transistors en utilisant le procédé selon l'invention. Sur ces figures 4 et 5, les éléments de circuit portent les mêmes références que précédemment, complétées des lettres a et b respectivement. Dans ces situations extrêmes, le contact électrique est assuré via les couches épitaxiées 28a, 28b de silicium, 29a ou 29b de siliciure et 38a ou 38b de shunt. En effet, les couches de shunt 38a épousent parfaitement les contours de la couche 29a et par conséquent ceux de la couche conductrice 28a, ce qui constitue ainsi une bonne protection des diodes de source et drain en bordure de l'oxyde de champ 4a ou 4b. Par ailleurs, l'empilement de ces couches permet la réalisation de contacts 44a et 44b débordants, sans avoir à utiliser d'étape supplémentaire et en particulier une implantation ionique à l'intérieur des trous de contact 42a et 42b, formés respectivement dans la couche d'isolement 40a et b. La description donnée précédemment n'a bien entendu été donnée qu'à titre illustratif, toutes modifications sans pour autant sortir du cadre de l'invention pouvant être envisagées. En particulier la nature des différentes couches, leur technique de dépôt et Leur technique de gravure peuvent être modifiées. Par ailleurs, certaines couches peuvent être supprimées sans pour autant affecter les propriétés des transistors obtenus. Ceci est en particulier le cas de la couche de shunt 38. En son absence, les contacts débordants (figures 4 et 5) seront un peu plus difficiles à réaliser. REVENDICATIONS 1. Procédé de fabrication d'un circuit intégré sur un substrat semiconducteur, comportant des transistors MIS dont les sources (18, 32) et Les drains (20, 34) consistent en des doubles jonctions et dont les grilles sont formées dans une couche semi- conductrice, comprenant une première implantation d'ions (14) d'un type de conductivité déterminé, dans le substrat, à une dose déterminée, pour y former des premières jonctions de source (18) et drain (20), puis une seconde implantation d'ions (30) du même type que La première, à une dose plus élevée que celle de la première implantation pour former lesdites doubles jonctions, ce procédé étant caractérisé en ce que l'on épitaxie, entre les première et seconde implantations, une couche conductrice (28) sur lesdites premières jonctions (18, 20) et sur les grilles (8a), la seconde implantation étant formée à travers cette couche épitaxiée de sorte que Les doubles jonctions y sont formées en partie. 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend les étapes successives suivantes: a) - réalisation d'isolations électriques latérales (4) des transistors, b) - dép8t d'une couche d'un premier isolant (6) au moins entre les isolations latérales, c) - dépôt, sur la structure obtenue en b), d'une couche semi-conductrice (8) apte à être dopée et gravée sélectivement par rapport aux isolations latérales, au premier isolant et à des bandes d'espacement (24) isolantes, d) - réalisation, sur la couche semi- conductrice, d'un masque (10a) en au moins un matériau apte à être gravé sélectivement par rapport aux isolations latérales, au premier isolant, à la couche semi-conductrice, à un second matériau (26) isolant et auxdites bandes d'espacement, masquant les grilles des transistors à réaliser dans La couche semi-conductrice, e) - première implantation d'ions (14) dans la couche semi-conductrice (8) et dans Le substrat (2) non masqués pour former les premières jonctions de source (18) et drain (20) des transistors, f) - réalisation desdites bandes d'espacement (24) sur les flancs du masque (10a), g) - gravure de la couche semi-conductrice (8) pour en éliminer les régions non recouvertes par le masque et les bandes d'espacement formant ainsi la grille (8a) des transistors, h) - isolation (26) des flancs gravés de la couche semi-conductrice avec le second isolant, i) - élimination du masque (10a), j) - élimination des régions du premier isolant mises à nu lors de l'étage g), k) - épitaxie d'une couche conductrice (28) sur les régions de source (18) et drain (20) mises à nu au cours de l'étape (j) et sur la grille (8a) des transistors, l) seconde implantation d'ions (30) dans la couche conductrice (28) épitaxiée et dans les régions de source et drain, m) - réalisation des connexions électriques du circuit intégré. 3. Procédé selon la revendication 2, caractérisé en ce que l'on dépose un matériau conducteur (38), entre les étapes l) et m), de façon sélective sur La couche conductrice épitaxiée (28) par rapport aux bandes d'espacement, aux isolations Latérales et au second isolant pour former les shunts des grilles, des sources et des drains. 4. Procédé selon La revendication 3, caractérisé en ce que L'on dépose, entre La couche conductrice épitaxiée (28) et le matériau conducteur (38), une couche conductrice intermédiaire (29) de façon sélective sur cette couche épitaxiée par rapport aux bandes d'espacement, aux isolations latérales et au second isolant. 5. Procédé selon l'une quelconque des revendications 2 à 4, caractérisé en ce que le masque (10a) est formé d'un empilement de deux matériaux (13, 11), le matériau (11) formé directement sur la couche semi-conductrice (8) étant apte à être gravé sélectivement par rapport au premier isolant, à la couche semiconductrice, au second matériau (26) isolant, auxdites bandes d'espacement et aux isolations latérales. 6. Procédé selon l'une quelconque des revendications 2 à 5, caractérisé en ce que l'étape m) consiste à déposer sur l'ensemble de la structure obtenue en l) une couche d'isolement (40); à former des trous de contact (42) dans cette couche d'isolement en regard des grilles (8a), des sources (18, 32) et des drains (20, 34) à connecter; à déposer un matériau conducteur (44) de façon sélective dans les trous de contact (42) par rapport à la couche d'isolement (40). 7. Procédé selon l'une quelconque des revendications 3 à 6, caractérisé en ce que le matériau conducteur déposé de façon sélective sur la couche conductrice et/ou celui déposé dans les trous de contact sont du tungstène déposé par LPCVD, du silicium épitaxié, un siliciure ou un métal choisi parmi le platine, le palladium et le cuivre. 8. Procédé selon l'une quelconque des revendications 2 à 7, caractérisé en ce que le masque (10a) est formé d'une couche de Si N (11) et d'une couche de SiO (13), la couche de Si N étant formée 2 34 directement sur la couche semi-conductrice. 9. Procédé selon l'une quelconque des revendications I à 8, caractérisé en ce que l'on effectue un recuit du circuit après la seconde implantation pour faire diffuser les ions implantés et les activer. 10. Procédé selon l'une quelconque des revendications 1 à 9, caractérisé en ce que le substrat (2), la couche semi-conductrice (8) et la couche conductrice épitaxiée (28) sont en silicium. 11. Procédé selon l'une quelconque des revendications I à 9, caractérisé en ce que le substrat (2) et la couche semi-conductrice (8) sont en silicium et en ce que la couche conductrice épitaxiée (28) est formée au moins en partie par un siliciure d'un métal de transition. 12. Procédé selon la revendication 11, caractérisé en ce que le métal de transition est le titane ou le cobalt.