FR 2657476 A1 19910726 FR 9012635 A 19901012 La présente invention concerne un circuit Logique à transistors bipolaires et CMOS (Bi CMOS) et, plus particulièrement, un circuit de commande Bi CMOS couvrant toute L'étendue de L'amp Li- tude, qui possède une caractéristique de commutation élevée pour une faible consommation de puissance. La figure 1 représente un inverseur formé de circuits Logiques Bi CMOS classiques Sur La figure 1, une partie 1 de com- mande de tirage vers le haut tire la sortie vers un niveau haut lorsque le signal d'entrée est dans un état de niveau bas et com- porte des transistors PMOS, soit Pi, et NMOS, soit Ni, dont les drains sont connectés ensemb Le De plus, une partie 2 de commande de tirage vers le bas tire La sortie vers le niveau bas lorsque le signal d'entrée est dans un état de niveau haut et comporte des transistors NMOS, N 2 et N 3, pour lesquels la grille du transistor NMOS N 2 est connectée à la borne d'entrée VIN et Le drain du tran- sistor NMOS N 2 est connecté à La borne de sortie VOUT. Dans la partie 2 de commande de tirage vers Le bas, le transistor NMOS N 3 est connecté à La source du transistor NMOS N 2 et la grille du transistor NMOS N 3 est connectée à La base d'un transistor Qi appartenant à une partie 3 de commande de sortie, si bien que, lorsqu'un signa L de niveau bas est appliqué à la borne d'entrée VIN, le transistor NMOS N 3 est rendu conducteur par le potentiel de niveau haut qui est appliqué à la base du transistor Qi dans la partie 3 de commande de sortie. La partie 3 de commande de sortie servant à produire le signal de sortie en fonction des signaux des parties 1 et 2 de com- mande de tirage vers le haut et de tirage vers le bas comporte le transistor Qi et un autre transistor Q 2 qui sont interconnectés, ceux-ci étant rendus respectivement conducteurs par l'excitation du transistor PMOS Pl de la partie 1 de commande de tirage vers Le haut et du transistor NMOS N 2 de la partie 2 de commande de tirage vers Le bas. Dans cet inverseur Bi CMOS classique, lorsqu'un signal de niveau haut est appliqué à la borne d'entrée VIN, le transistor PMOS Pl de La partie 1 de commande de tirage vers le haut est rendu non conducteur et le transistor NMOS Ni est rendu conducteur. Ainsi, La charge emmagasinée dans La base du transistor Qi se décharge en direction de La borne de sortie VOUT De p Lus, si Le transistor PMOS Pl est rendu non conducteur, Le drain du transistor PMOS Pl passe dans un état de niveau bas et Le transistor Qi est rendu non conducteur, si bien qu'un signa L de niveau bas est produit par La borne de sortie VOUT. D'autre part, Le transistor NMOS N 2 de La partie 2 de commande de tirage vers Le bas est rendu conducteur par Le signa L de niveau haut qui est app Liqué à La borne d'entrée VIN, puis Le transistor Q 2 est rendu conducteur Ainsi, La borne de sortie VOUT produit Le signa L de niveau bas correspondant à La tension de saturation co L Lecteur-émetteur VCE du transistor Q 2. Au contraire, si un signa L de niveau bas est app Liqué à La borne d'entrée VIN, Le transistor PMOS Pl de La partie 1 de com- mande de tirage vers Le haut est rendu conducteur, tandis que Le transistor NMOS Ni est rendu non conducteur Ainsi, Le drain du transistor PMOS Pl passe dans un état de niveau haut de manière à rendre conducteur Le transistor Qi de La partie 3 de commande de sortie. D'autre part, Le transistor NMOS N 2 est rendu non conduc- teur, puisque Le signa L d'entrée est bas, puis Le transistor Q 2 de La partie 3 de commande de sortie est rendu non conducteur De p Lus, La charge emmagasinée dans La base du transistor Q 2 se décharge en direction de La terre, puisque Le transistor NMOS N 4 a été rendu conducteur par Le niveau du drain du transistor PMOS Pi. Ainsi, La borne de sortie VOUT produit un signa L de niveau haut, mais ce signa L de niveau haut correspond au niveau de La tension d'alimentation VDD diminuée de La tension base-émetteur VBE. Dans cet inverseur Bi CMOS classique, Le signa L de sortie de niveau haut correspond à La tension d'alimentation VDD abaissée de La tension baseémetteur VBE, tandis que Le signa L de sortie de niveau bas correspond à La tension co L Lecteur-émetteur VCE Ainsi, cet inverseur ne peut pas produire Le signa L sur toute L'étendue de son amplitude Pour résoudre ce prob Lème, un inverseur CMOS a été ajouté à L'inverseur Bi CMOS classique afin qu'on puisse obtenir toute L'étendue d'amplitude de La tension de sortie. La figure 2 représente un inverseur couvrant toute L'étendue de L'amp Litude classique Sur La figure 2, L'inverseur Il remp Lace La partie 1 de commande de tirage vers Le haut de L'inver- seur Bi CMOS classique, et un autre inverseur I 2 est p Lacé entre Les bornes d'entrée et de sortie VIN et VOUT pour produire Le signa L couvrant toute L'étendue de L'amp Litude de La tension de sortie. Par conséquent, si un signa L de niveau bas est app Liqué à La borne d'entrée VIN, ce signa L de niveau bas est inversé en un niveau haut par L'inverseur I 2, et ce signa L de niveau haut est produit sur La borne de sortie VOUT Au contraire, si un signa L de niveau haut est app Liqué à La borne d'entrée VIN, un signa L de niveau bas, obtenu par L'effet de L'inverseur I 2, est produit Ce circuit produit un signa L couvrant toute L'étendue d'amplitude, mais i L demande une consommation de puissance supplémentaire, puis- que du courant circu Le de La source de tension d'alimentation VDD à La terre pendant Le temps de commutation de L'inverseur I 2. L'invention a pour but de produire un circuit de commande Bi CMOS couvrant toute L'étendue de L'amp Litude, qui produit une va Leur Logique de p Leine amplitude et empêche toute consommation supplémentaire de puissance grâce à L'uti Lisation d'un inverseur- retardateur. Se Lon L'invention, i L est proposé un circuit de commande Bi CMOS couvrant toute L'étendue d'amplitude, comprenant: un inver- seur servant à inverser Le signa L d'entrée venant d'une borne d'entrée; une partie de commande de tirage vers Le bas servant à produire des signaux de commande en fonction dudit signa L d'entrée ou du signa L de sortie dudit inverseur; et une partie de commande de sortie servant à produire un signa L de sortie en fonction de La commande dudit inverseur et de Ladite partie de commande de tirage vers Le bas; et un inverseurretardateur servant à retarder et inverser Ledit signa L d'entrée entre Ladite borne d'entrée et une borne de sortie. La description suivante, conçue à titre d'i L Lustration de L'invention, vise à donner une mei L Leure compréhension de ses caractéristiques et avantages; e L Le s'appuie sur Les dessins annexés, parmi Lesque Ls: La figure 1 est un schéma de circuit montrant un inverseur Bi CMOS classique; La figure 2 est un schéma de circuit montrant un inver- seur Bi CMOS classique couvrant toute l'étendue d'amplitude; La figure 3 est un schéma de circuit illustrant un cir- cuit de commande Bl CMOS couvrant toute l'étendue d'amplitude, selon l'invention; et La figure 4 est un schéma de circuit illustrant un inver- seur-retardateur qui est inclus dans le circuit de commande Bi CMOS couvrant toute l'étendue d'amplitude selon l'invention. Sur la figure 3, est représenté un circuit de commande Bi CMOS couvrant toute l'étendue d'amplitude selon l'invention Sur la figure 3, un inverseur Il servant à inverser le signal d'entrée et un inverseurretardateur DI servant à retarder et inverser le signal d'entrée sont connectés en commun à une borne d'entrée VIN. Une partie 2 de commande de tirage vers le bas comporte L'inverseur Il et l'inverseur-retardateur DI qui sont connectés en commun l'un à l'autre en parallèle et avec la borne d'entrée VIN. La partie 2 de commande de tirage vers le bas commande une partie 3 de commande de sortie Le transistor NMOS N 2 possède une grille connectée avec la borne d'entrée VIN et un drain connecté avec une borne de sortie VOUT Ainsi, lorsqu'un signal de niveau haut est appliqué à la borne d'entrée VIN, le transistor NMOS N 2 est rendu conducteur De plus, le transistor NMOS N 3 est connecté par son drain à la source du transistor NMOS N 2 et possède une grille qui est connectée à la base d'un transistor Qi contenu dans la partie 3 de commande de sortie Ainsi, lorsqu'un signal de niveau bas est appliqué à la borne d'entrée VIN, le transistor NMOS N 3 est rendu conducteur par le niveau haut présent sur la base du transistor Qi appartenant à la partie 3 de commande de sortie. La partie 3 de commande de sortie est connectée à L'inverseur Il et au retardateur-inverseur DI derrière la partie 2 de commande de tirage vers le bas et comporte deux transistors Qi et Q 2 interconnectés, o le transistor Qi est excité par le signal de sortie de l'inverseur Il et le transistor Q 2 est rendu conduc- teur par l'excitation du transistor NMOS N 2 contenu dans la partie 2 de commande de tirage vers Le bas L'émetteur du transistor QI et La sortie de L'inverseur-retardateur DI sont connectés à La borne de sortie VOUT, si bien que Le signa L de sortie venant de La borne de sortie VOUT est commandé par L'inverseur-retardateur DI. La figure 4 est un schéma de circuit de L'inverseur- retardateur DI Sur La figure 4, on voit qu'une partie retardatrice 4 retarde Le signa L d'entrée app Liqué à La borne d'entrée VIN et comporte deux portes de transmission Tl et T 2 connectées en commun à La borne d'entrée VIN Les gri L Les de transistors NMOS N 4 et N 5 appartenant aux portes de transmission Tl et T 2 sont connectées chacune à La tension d'alimentation VDD, tandis que ce L Les des transistors PMOS P 2 et P 3 sont connectées à La terre Ainsi, Les transistors NMOS et PMOS sont toujours conducteurs afin de servir de résistances et retardent Le signa L d'entrée en re Lation avec Les capacités parasites présentes sur La gri L Le d'un transistor MOS de L'étage suivant Ces portes de transmission Tl et T 2 peuvent être remplacées par des résistances. Une partie inverseur 5 est destinée à inverser Le signa L d'entrée retardé par La partie retardatrice 4 et comporte deux transistors PMOS et NMOS, P 4 et N 7, qui servent à empêcher Les fuites de courant, ainsi que deux autres transistors PMOS et NMOS, P 5 et N 6, connectés aux portes de transmission Tl et T 2 afin de servir d'inverseur Les transistors PMOS P 4, P 5 et Les transistors NMOS N 6, N 7 sont interconnectés dans cet ordre de succession. Dans Le circuit de commande Bi CMOS couvrant La p Leine étendue d'amplitude qui comporte cet inverseur-retardateur DI se Lon L'invention, si un signa L de niveau haut est app Liqué à La borne d'entrée VIN, Le signa L de niveau haut est inversé en un signa L de niveau bas par L'inverseur Il et est app Liqué à La base du transis- tor Qi pendant que Le signa L d'entrée est retardé par L'inverseur- retardateur DI Ainsi, Le transistor Qi est rendu non conducteur et Le transistor NMOS N 2 est rendu conducteur, si bien que Le signa L de niveau haut est app Liqué à La base du transistor Q 2 de La partie 3 de commande de sortie Par conséquent, Le transistor Q 2 est rendu conducteur et un signa L de niveau bas correspondant à La tension de saturation collecteur-émetteur VCE est produit par la borne de sortie VOUT. D'autre part, le signal de niveau haut appliqué à l'inverseur-retardateur DI est retardé par la partie retardatrice 4 et est appliqué à l'inverseur 5 formé des transistors PMOS P 5 et NMOS N 6 Ensuite, les transistors PMOS P 4 et P 5 sont rendus non conducteurs, tandis que les transistors NMOS N 6 et N 7 sont rendus conducteurs, si bien qu'un signal de niveau bas correspondant au potentiel de la terre est produit sur la borne de sortie VOUT. Ainsi, la tension de sortie venant de la borne de sortie VOUT est réduite de la tension de saturation collecteur-émetteur VCE jusqu'au niveau de terre complet. De plus, pendant que le signal de niveau haut est retardé par la partie retardatrice 4, la porte du transistor PMOS P 4 ser- vant à empêcher les fuites de courant reste dans l'état non conduc- teur du fait du signal de niveau haut appliqué à la grille du transistor PMOS P 2, si bien que les fuites de courant de la source de tension d'alimentation VDD à la terre sont empêchées. Au contraire, si un signal de niveau bas est appliqué à la borne d'entrée VIN, le transistor NMOS N 2 de la partie 2 de commande de tirage vers le bas est rendu non conducteur pendant que le signal de niveau bas est retardé par l'inverseur-retardateur DI et que le transistor Q 2 est également rendu non conducteur. D'autre part, le signal de niveau bas est inversé et mis dans l'état de niveau haut par l'inverseur I 1 et est appliqué à la base du transistor Q 1 de la partie 3 de commande de sortie. Ensuite, le transistor Q 1 est rendu conducteur et le niveau haut est produit par la borne de sortie VOUT, ce signal de niveau haut correspondant à la valeur diminuée de la tension de conduction base-émetteur VBE par rapport à la tension d'alimentation éLec- trique VDD. Ainsi, la borne de sortie VOUT ne peut pas produire le signal de niveau haut ayant toute l'étendue de son amplitude Mais le signal de niveau bas appliqué à l'inverseur-retardateur DI est retardé par la partie retardatrice 4 et est appliqué à l'inverseur formé par les transistors PMOS P 5 et NMOS N 6 Alors, les transis- tors PMOS P 4 et P 5 sont rendus conducteurs, tandis que les transis- tors NMOS N 6 et N 7 sont rendus non conducteurs, si bien qu'un signal de niveau haut fourni avec la valeur correspondant à toute l'étendue d'amplitude par la tension d'alimentation VDD est pro- duit par la borne de sortie VOUT De plus, pendant que le signal de niveau bas est retardé par la partie retardatrice 4, le transis- tor NMOS N 7 servant à empêcher les fuites de courant reste dans l'état non conducteur du fait du signal de niveau bas qui lui est appliqué, si bien que les fuites de courant de la source de tension d'alimentation VDD à la terre peuvent être empêchées. Comme mentionné ci-dessus, selon l'invention, un signal ayant toute l'étendue d'amplitude peut être produit avec une consommation de puissance minimale et un temps de commutation rapide par adjonction d'un inverseur-retardateur doté de transis- tors MOS permettant d'empêcher les fuites de courant à l'inverseur Bi CMOS classique, et, en particulier, l'inverseur-retardateur peut être appliqué à des portes logiques Bi CMOS telles que des portes ET, NI, etc. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du dispositif dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1 Dispositif de commande du type à transistors bipo- Laires et CMOS, c'est-à-dire du type Bi CMOS, couvrant toute l'éten- OS due d'amplitude, caractérisé en ce qu'i L comprend: un inverseur (Il) servant à inverser Le signal d'entrée venant d'une borne d'entrée (VIN); une partie ( 2) de commande de tirage vers Le bas servant à produire des signaux de commande en fonction dudit signal d'entrée ou de La sortie dudit inverseur; une partie ( 3) de commande de sortie servant à produire un signal de sortie en fonction de la commande dudit inverseur et de ladite partie de commande de tirage vers le bas; et un retardateurinverseur (DI) servant à retarder et inverser ledit signal d'entrée entre Ladite borne d'entrée et une borne de sortie (VOUT). 2 Circuit selon La revendication 1, caractérisé en ce que Ledit inverseurretardateur comporte une partie retardatrice ( 4) servant à retarder Le signa L d'entrée et un inverseur ( 5) ser- vant à inverser Ledit signal d'entrée retardé. 3 Circuit selon La revendication 2, caractérisé en ce que ladite partie retardatrice comporte des portes de transmission (Tl, T 2) dans laquelle toutes Les grilles de transistors NMOS sont connectées à une tension d'alimentation électrique et celles de transistors PMOS sont connectées à la terre afin de faire fonction de résistances. 4 Circuit selon La revendication 2, caractérisé en ce que ledit inverseur comporte des transistors NMOS et PMOS servant à inverser le signal d'entrée, qui sont connectés à ladite partie retardatrice afin de faire fonction d'inverseur, et des transistors PMOS et NMOS servant à empêcher Les fuites de courant à la terre, parmi Lesquels un transistor PMOS est connecté à ladite borne d'entrée et audit transistor PMOS servant à inverser le signal d'entrée et un transistor NMOS est connecté à ladite borne d'entrée et audit transistor NMOS servant à inverser le signa L d'entrée. Circuit selon la revendication 2, caractérisé en ce que lesdites portes de transmission sont remplacées par des résis- tances, ou des moyens analogues.