FR 2650452 A1 19910201 FR 8910384 A 19890727 POINT DE CROISEMEN P OR MATRICE DE COMITATION La présente invention conrne une matrice de oeuuta- tion et plus particulièrement une matrioe de ornnutation numéri- que large bande pouvant focntioner à des cadenes très élevées, supérieures à 100 mégabits par secnide, utilisable par exemple pour la conutation de canaux de télévision numériques. Ure matrice de commutation est un circuit possédant n canaux d'entrée et m canaux de sortie et permettant d'appliquer iVndépeaent sur chacun des m canaux de sortie l'un quelconque des n canaux d'entrée (ou son coplément). Chaque canal d'entrée peut être connecté à un nombre quelconque de sorties. Par contre, un canal de sortie ne peut être, relié qu'à un seul canal d'entrée. Pour la réalisation d'une telle matrice de aeutation, on crche à obtenir les objectifs suivants: - fréqueine de foncticonement élevée ou temps de propa- gation faible selon l'application (système asyncrcoe ou syn- chrne), - faibhle camsTation, - fhaible taux de diaphonie, - faible encombrement du circuit lors de sa réalisation sur une plaquette de silicium. Dans l'état actuel de la technique, pour atteirndre les _frquexrs de fonctionnement très élevées susmentioennes, on pense d'abord à utiliser une technologie bipolaire, par exemple de type ECL, qui permet d'atteindre de telles fréquences. Toute- fois, avec une telle technologie, la surface du circuit est de façon irnévitable importante de mime que sa consommation. Ainsi, on a cherché dans la tedchnique divers moyens pour réaliser de tels circuits en utilisant une technologie de type CMDS, c'est-à-dire une technologcie comprenant des transis- tors M36 à canal N et à canal P: en effet, on sait a priori qu'une telle technologie permettrait de réduire la consommation et la surface du circuit. Toutefois, les réalisations actuelles de points de commuttation à partir de transistors CM0S présentent, d'une part l'inconvénient d'un défaut de rapidité, d'autre part 1' inrvénient de ne pas être compatible en oe qui concerne leur tension de commandre avec les circuits voisins de traitement de signaux-haute fréquence qui sont généralement réalisés en techno- logie ECL. Les transistors M0S ont généralement besoin pour leur commarnde d'une différence entre un niveau haut et un niveau bas de plusieurs volts alors que les niveaux de commrande en ECL varient de quelques oentaines de millivolt. Ainsi, pour résoudre ce problème de compatibilité, on est amené à prévoir des circuits de conversion de niveaux de commande ECL en niveaux de coa,,nde CMO4S et de niveaux de commandxe CMDS en niveaux de cmanade ECL, oe qui présente l' irúxrménient, d'une part, de rnoessiter une surface importante et donc d'annuler ainsi une partie des avantages recherchés par une technologie CMDS et, d'autre part, d'ajouter un temps de propagation important aux signaux, oe qui est particulièrement gênant dans le cas -de la transmission de signaux en mode synhrone. En outre, le fait d'utiliser pour la commande des tran- sistors MOS des niveaux logiques présentant un écart important entraioe que les temps de commutation sont roessairarent longs puisqu'il faut charger des capacités d'entrée de ces transistors MDS et que la durée de charge (dt) est directement proportion- nelle à la différence de tension (dV) entre les niveaux haut et bas (dT = CdV/i) pour les charges capacitives que constituent les grilles des transistors MOS. Un exemple de réalisation de point de croisement à transistors MDS est dcm- dans l'article de Hyun J. Shin et David A. dges paru dans IREEE Journal of Solid State Circuits, volume 24, N 2, Avril 1988, intitulé "A 250-Mbit/s CMDS Crosspoint Switch". Dans oet article, une partie des problèmes liés à l'utilisation des transistors MOS est résolue en oe qui concerne l'excursion en sortie des signaux de commande. Par utilisation d'un amplificateur de sortie particulier représenté en figure 7, page 482, de oet article, l:excursion de tension en sortie est limitée et est compatible ECL. Toutefois, le problème de la ccm'narxe d'entrée des transistors MDS n'est pas résolu et, comme le représente la figure 8 de cat article, on utilise pour chaque ligne de la matrioe un- tampon d'entrée permettant notamment de cavertir des signaux logiques ECL en signaux logiques CM0S. Un objet de la présente invention est de prévoir un point de croisement pour une matrice de commutation permettant de résoudre complètement les problèmes susenticrmés de copatibi- lité ECL//C et de rapidité de fnctiorement. Pour atteindre oes objets ainsi que d'autres, la pré- sente invention prévoit un point de croisement pour une matrioe de commutation à n lignes (rangées) d'entrée et m lignes (olon- nes) de sortie, chaque ligne comprenant une paire différentielle de cmducteurs, oe point de croisement étant constitué de transistors MD6 à enrichissement à canal P et à canal N. Dans oe point de croisement: chaque oeaucteur de ligne d'entrée est conecté à une entrée d'un premier amplificateur différentiel (M3, M4) dont chaque branche est associée par un montage en miroir de courant à une première source de courant validée par une entrée de sélec- tion du point de croisement, - les sorties du premier amplificateur différentiel sont reliées à une paire différentielle de transistors MOS ali- mentés par une deuxiême source de courant omlmnie à tous les points de croisement d'une même colonne, et - les sorties de la paire différentielle sont reliées à la paire. de cxnducteurs d'une oolcrne de sortie, une extrémité de oette oolonne étant reliée à la source de tension haute par l'intermédiaire d'une résistance. Selon un mode de réalisation de la présente invention, il est prévu des moyens pour fixer le potentiel à la sortie de l'amplificateur différentiel quand le point mnmoire n'est pas sélectionne. Selon un mode de réalisation de la présente invention, l'amplificateur différentiel comprend, en parallèle, deux bran- ches constituées respectivement d'un premier transistor à canal P et d'un premier transistor à canal N et d'un deuxième transistor à canal P et d'un deuxième transistor à canal N, les drains des transistors à canal P étant reliés à une source d'alimentation haute et les sources des premier et deuxième transistors à canal N étant reliées à une borne d'alimentation basse par l'intermé- diaire d'un troisième transistor MDS à canal N ladite source de courant ccmprenant entre la source, d'alimentaticn haute et la source d'alimentation basse le montage en série d'un troisième transistor à canal P dont le drain est connecté à la grille, d'un quatrième transistor à canal N dont la grille reçoit le signal de sélection du point de croisement, et d'un cinquième transistor à canal N dont le drain est relié àa la grille; le montage en miroir de-courant étant assuré par l'interoennexion des grilles des premier, deuxième et troisième transistors à canal P et par l'interconnxion des grilles des troisième et cinquième transis- tors à canal N; les grilles des premier et deuxième transistors à canal N étant respectivement reliées à chacun des cnxx cteurs du canal d'entrée et les drains de ces transistors étant respec- tivement reliés aux grilles de commande de la paire différen- tielle. Selon un mode de réalisation de la présente invention, les moyens de fixation de potentiel comprennent un sixime tran- sistor à canal N relié en parallèle sur le troisième transistor à canal N et recevant l'inverse du signal de sélection. Selon un mode de réalisation de la présente invention, chaque colonne comprend, en série avec chaque résistane, un transistor bipolaire dont le collecteur est relié à la résis- tance, dont l'émetteur est relié à la olonne et dont la base est reliée à la souroe d'alimentation haute, la olonne étant reliée à une troisième souroe de courant. Ces objets, caractristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes, parmi lesquelles: La figure 1 représente de façon générale et schematique une matrice de cormutation La figure 2 représente les élements.de base d'un point de croisement CMS selon l'art antérieur; La figure 3 représente un point de croisement selon la présente invention; et la figure 4 illustre une variante de réalisation appli- cable à la présente invention. Cace le représente la figure 1, une matrie de oemu- tation est destine à établir des Connexions entre des lignes d'entrée Il.. . Ii... In et oertaines choisies de lignes de sortie 01... Oj... Cm, les connxions étant déterminées par des signaux de sélection Sij oca,,annt des antateurs plaos aux points de croisement de chaque ligne et de chaqueé coloene (les signaux de sélection proviennnt gééralement d'une mémoire). On s'intéresse ici au cas particulier o une alonle doit être reliée au plus à une rangée (mais o une nme. rangée peut être reliée à plusieurs oColonnes). Un exemple de réalisation classique de points de croi- sement réalisés en technologie CM]S est illustré en figure 2 et correspond par exemple à une partie du point de croisaement décrit dans l'article sus-mentionné. Dans la figure 2, apparait une partie d'une rangée Ii et une partie d'une olonne Oj. Entre une source de tension haute Vdd et une souroe de tension basse Vss sont connectés en série quatre transistors MOS à enrichissement, à savoir successivement: deux transistors MFS à canal P 11 et 12 et deux transistors MS à canal N 13 et 14. Les grilles des transistors M0S 11 et 14 sont reliées à la rangée Ii. La grille du transistor MDS à canal N 13 est connectée au signal de sèlec- tion Sij et la grille du transistor MOS à canal P 12 est reliée au compliément Sij* du signal de sélection Sij. Ainsi, si Sij est à bas niveau, les transistors 12 et 13 sont bloqués et le point de connexion est inhibée Si Sij est à 1, les transistors 12 et 13 sont condcteurs et l'on retrouve sur la ligne Oj le complément du signal Ii (Vdd si Ii est à bas niveau et Vss si Ii est à haut niveau). Les incovénients d'un tel circuit oat été mentionrnés précédament. On notera que l'amélioration apportée par le document susmentionné a oe circuit consiste à ajouter derrière la ligne Oj un circuit d'amplification et de limitation d'amplitude des signaux sur cotte ligne. La figure 3 illustre schématiquement un mode de réalisation d'un circuit selon la présente invention. On peut y voir un canal d'entrée Ii réalisé sous forme de deux conducteurs différentiels Iil et Ii2, et un canal de sortie constitué d'une paire de onduoteurs différentiels Ojl et Oj2. Les colonnes, c'est-à-dire les conducteurs Qjl et Oj2, sont cornctées à la souroe de tension haute Vdd par l'internédiaire de résidstances R. Ainsi, si un courant I est extrait sur l'un des conducteurs Ojl ou Oj2, la tension sur oe odUCteur chute à une valeur Vdd - RI, alors que l'autre conducteur est à la'tension Vdd. En choisissant convenablement les valeurs de R et de I, on pourra donc obtenir sur ces lignes des niveaux compatibles ECL. Le point de croisement comprend un étage de sortie constitué d'une paire différentielle de transistors MOS à canal N, Ml et M2. Tes drains de oes transistors sont connectés à chacunea des colonnes Ojl et Oj2 et lessources de oes transistors sont cornnectées ensemble à une colonne supplémentaire reliée à la tension d'alimentation basse Vss par 1 'intermédiaire d' une souroe de courant I. Ainsi, selon le Ltransistor M1 ou M2 qui est passant, la ligne Ojl ou Oj2 sera au niveau logique bas. On nrtera que la source de courant I est commun.e à tous les points de croisement d'une mnme colonne, de même que les résistances R. Les grilles des transistors Ml et M2 de l'étage de sortie sont attaquées par un étage différentiel cuprenant des transistors MOS à canal N, M3 et M4, dont les sources sont inter- ccrnectées et dont les grilles sont respectivement reliées aux conducteurs Iil et Ii2 du canal d'entrée Ii. Les drains des tran- sistors M3 et M4 sont reliés à la source de tension haute Vdd par des transistors MOS à canal P M5 et M6 et la source comiune des transistors M3 et M4 est reliée à la source d'alimentation basse Vss par un transistor MDS à canal N, M7, disposé en parallèle avec un transistor MOS à canal N, M8, dont la grille reçoit le complément Sij* du signal de sélection de ce point de croisement. Le point de croisement comprend également, entre la source d'alimentation basse Vss et la souroe d'alimentation haute Vdd, un transistor MOS à canal N, M9, un transistor MOS à canal N, M10, et un transistor MS à canal P. Mll. La grille du tran- sistor M9 est reliée à son drain et la grille du transistor Mll est reliée à son drain. La grille du transistor M10 reçoit le signal de sélection Sij. Ainsi, quarnd le point de croisement ij est sélectionné, c'est-à-dire que le signal Sij est à 1, l'ensem- ble des transistors M9, M10 et Mll constitue une souroe de courant constant, sensiblement indépendante des dispersions de caractéristiques résultant du procédé de fabrication des transis- tors à canal N et à canal P. les transistors M5 et M6 ont leur grille reliée à la grille du transistor Mll et le transistor M7 a sa grille reliée à la grille du transistor M9. Ainsi, les transistors M5 et M6 fornment avec le transistor Mll un miroir de courant, de mnme que le transistor M7 avec le transistor M9. Le fcnctionneent de oe point de curoisement est le suivant. Quand le signal Sij est à haut niveau, c'està-dire que le point de croisement est sélectionneé, le transistor M10 est passant et le transistor M8 est bloqué. Celui des condutxeurs Iil ou Ii2 qui est au niveau le plus élevé détermine que le transis- tor M3 ou M4 est passant, et il circulera alors dans la branche M5-M3-M7 ou dans la branche M6-M4-M7 un courant égal à celui déterminé par la source de courant M9-M10-Mll, l'autre des branchs étant bloquée. Il en résulte la mise en conduction de l'un ou l'autre des transistors M1 ou M2 de l'étage de sortie et dnc le chagement d'état de l'un ou l'autre des ociucteurs de sortie de oolonne Ojl ou 0j2. On notera que, si l'on excepte les signaux de sélection, tous les autres signaux entraînent le fonctionement du point de croisement s'ils présentent une différenoe de niveau qui est seulement de l'ordre de quelques centaines de millivolts, oe qui est compatible avec les niveaux ressres au fonctionnement d'un circuit de type ECL. Par contre, si le signal Sij est à bas niveau pour inhiber le point de croisement, aucun oeurant ne circule dans la souroe de courant M9-M10-Mll, les transistors M5, M6 et M7 sont bloqués et le transisbor M8 devient passant, amenant au potentiel bas (Vss) les sources des transistors MS et M4 ainsi que leurs drains puisque oes transistors restent relativement passants. Il en résulte que les transistors M1 et M2 sont bloqués et qu'aucun courant n'est extrait des conducteurs de sortie Ojl et 0j2 par la source de courant I. On notera qu'un des avantages de la présente invention est que la charge des signaux d'entrée est indépendante de l'état (sélecticnc.. ou non) des commutateurs. Le fait de changer de sélection sur le canal de sortie n'a donc pas d'effet indésirable sur les autres. Il en résulte que le temps de propagation des signaux est sensiblement constant et que l'on évite l'apparition de phénorrnes de diaphcnie qui seraient liés à des fluctuations des alimentations. Bien entendu, la présente invention est susceptible de nombreuses variantes qui apparaitroàt à l'home de l'art. La figure 4 illustre un exemple d'une telle variante dans laquelle ont été rajoutés sur les colonnes de sortie Oj des transistors bipolaires Q de type NPN dont le collecteur est relié aux résistances R et l'émetteur à la colonne respective Ojl, Oj2. Ces émetteurs sont également reliés à des souroes de courant i. Ceci permet de maintenir à un potentiel constant les drains des transistors M1 et M2. En ce cas, la sortie de la olconne est prise sur les collecteurs des transistors Q. Du fait de la constance des potentiels-sur les drains des transistors M1 et M2, et aussi sur leurs souroes, les capacités sur les lignes Ojl et Oj2 n'ont pratiquement aucune influence sur la rapidité du circuit. REVENDICATICNS 1. Point de croisement pour une matrioe de commutation à n lignes (rangées) d'entrée et m lignes (olornnes) de sortie, chaque ligne cxprenant une paire différentielle de coducteurs, ce point de croisement étant constitue de transistors MDS à enrichissement à canal P et à canal N, et étant caractérisé en oe que: - chaque oznducteur (Iil, Ii2) de ligne d'entrée est connecté à une entrée d'un premier amplificateur différentiel (M3, M4) dont chaque branche est associée par un montage en miroir de oourant à une première souroe de courant (M9, M10, Mll) validée par une entrée de sélection (Sij) du point de croisement, - les sorties du premier amplificateur -différentiel sont reliées à une paire différentielle de transistors MDS (Ml; M2) alimentés par une deuxième souroe de courant (I) commune a tous les points de croisement d'une même olonne, et - les sorties de la paire différentielle scnt reliées à la paire de conducteurs (Ojl, 0j2) d'une colonne de sortie, une extrémité de cette colonne étant reliée à la souroc de tension haute (Vdd) par l'intermédiaire d'une résistance (R). 2. Point de croisaement selcn la reverdication 1, carac- térisé en ce qu'il comprend en outre des moyens (M8, Sij) pour fixer le potentiel à la sortie de l'amplificateur différentiel quand le point mémoire n'est pas.sélectionné. 3. Point de croisement selon la revendication 1, carac- térisé en ce que ledit amplificateur différentiel comprend, en parallèle, deux branches onstituées resptivement d'un premier transistor à canal P (M5) et d'un premier transistor à canal N (MB) et d'un deuxième transistor à canal P (M6) et.d'un deuxième transistor à canal N (M4), les drains des transistors à canal P étant reliés à une source d'alimentation haute (Vdd) et les souroes des premier et deuxième transistors à canal N étant reliées à une borne d'alimentation basse (Vss) par l'intermé- diaire d'un Ltroisième transistor MS à canal N (M7), ladite sour- oe de courant comprenant entre la source d'alimentation haute et la source d'alimentation basse le montage en série d'un troisième transistor à canal P (Mll) dont le drain est cmnnecté à la grille, d'un quatrième transistor à canal N (M10) dont la grille reçoit le signal de sélection (Sij) du point de croisement, et d'un cinquième Ltransistor à canal N (M9) dont le drain est relié à la grille; le montage en miroir de courant étant assuré par l'interconrexion des grilles des premier, deuxième et troisième transistors à canal P et par l'intercrexion des grilles des troisième et cinquième transistors à canal N; les grilles des premier et deuxième transistors à canal N étant respectivment reliées à chacun des conducteurs du canal d'entrée et les drains de oes transistors étant respectivaement reliés aux grilles de comnande de la paire différentielle (Ml, M2). 4. Point de croisement selon les revendications 2 et 3, caractérisé en ce que les moyens de fixation de potentiel com- prennent un sixième transistor à canal N (MB) relié en parallèle sur le troisième transistor à canal N (M7) et rcevant l'inverse du signal de sélection (Sij*). 5. Point de croisement selon la revendication 1, carac- térisé en oe que chaque colonme comprend, en série avec chaque résistance (R), un transistor bipolaire (Q) dont le collecteur est relié à la résistance, dont l'émetteur est relié à la colonne et dont la base est reliée à la source d'alimentation haute, la olonne étant reliée à une troisième source de courant (i).