FR 2652689 A1 19910405 FR 8913048 A 19891002 La présente invention conrne des convertisseurs analogique/numérique à haute fréquence de conversion, et plus particulièrement de tels convertisseurs utilisables dans le domaine vidéo. On connaît des convertisseurs appelés convertisseurs "flash" qui comprennent un diviseur de tension constitué par exemple par un réseau résistif fournissant 2N tensions de réfé- rence étagées. Pour convertir un signal analogique en mot de N bits, ils conportent 2N comparateurs dont chacun compare le signal analogique à l'une des tensions de référence. Les sorties des comnparateurs sont connetes à un dispositif de codage destiné à fournir les N bits du mot logique. Tous les compara- teurs sont commandés en parallèle à chaque cycle d'horloge et la fréquence de conversion est égale à la fréquence de l'horloge. Cependant, un tel nombre de comparateurs occupe une surface de circuit importante et entraine une forte consanmation. Pour réduire ce nombre de comparateurs, on a prévu des convertisseurs appelés convertisseurs "demi-flash". Des signaux analogiques sont convertis en mots logiques composés de P bits de poids fort et Q bits de poids faible (P + Q = N). Les convertis- seurs "demi-flash" comprennent 2P comparateurs dits compara- teurs de poids fort pour fournir apres codage, au cours d'une première période d'horloge, les bits de poids fort et compa- rateurs dits comuparateurs de poids faible pour fournir après codage, au cours de la période d'horloge suivante, les bits de poids faible. Mais de tels convertisseurs "demi-flash" ont une fré- quence de conversion deux fois moins importante que oelle des convertisseurs "flash". En outre, ils comprennent des moyens de oenservation de la tension d'entrée analogique sur deux périodes d'horloge cmrne par exemple des échantillonneurs-bloqueurs. Ainsi, un objet de la présente invention est de prévoir un convertisseur analogique/numérique de type "demi-flash" fonc- tionnant à haute fréquence de conversion. Un autre objet de la présente invention est de prévoir un tel convertisseur simplifié n'utilisant aucun moyen de conser- vation du signal d'entrée analogique. Pour atteindre oes objets, la présente invention prévoit un convertisseur analogique/numérique recevant des signaux analogiques sur une borne d'entrée et fournissant des mots logiques conposés de P bits de poids fort et Q bits de poids faible. Ce convertisseur analogique/numérique comprend: un diviseur délivrant sur des premières sorties 2P tensions principales séparées par des échelons réguliers, chaque échelon étant partagé en 22+1 sous-échelons égaux, et délivrant sur des deuxièmes sorties, pour chaque échelon, tensions secondaires entre chaque paire de sous-échelons, 2P comparateurs de poids fort ayant chacun une pre- mière entrée connectée à la borne d'entrée, une deuxième entrée reliée à une première sortie distincte et une sortie connectée à un premier dispositif de oodage qui est relié en sortie à P bornes de sortie de bits de poids fort, 22 ccmparateurs de poids faible ayant chacun une première entrée connectée à la borne d'entrée et une sortie connectée à un deuxième dispositif de codage qui est relié en sortie à Q bornes de sortie de bits de poids faible, un sélecteur connecté, d'une part, à une deuxième entrée de chacun des comparateurs de poids faible, d'autre part, aux deuxièmes sorties associées à chaque échelon et, une horloge. Selon un mode de réalisation de la présente invention, les comparateurs de poids fort ont leurs deuxièmes entrées validées sur le signal d'horloge pour une initialisation sur les tensions principales et leurs premières entrées validées sur le signal d'horloge inverse pour une comeparaison par rapport à la tension d'entrée analogique et pour déterminer un échelon. Selon un mode de réalisation de la présente invention, le premier dispositif de codage comprend des moyens de commande du sélecteur pour établir, à l'issue de chaque oemparaison des comparateurs de poids fort, une liaison entre les 29 deuxièmes entrées des comparateurs de poids faible et les 2Q deuxièmes sorties associées à l'échelon déterminé. Selon un mode de réalisation de la présente invention, les comparateurs de poids faible ont leurs premières entrées validées sur le signal d'horloge inverse pour une initialisation sur la tension d'entrée analogique et leurs deuxièmes entrées validées sur le signal d'horloge pour une comparaison par rapport aux tensions secondaires. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles: la figure 1 représente de façon schématique un conver- tisseur analogique/numérique; la figure 2 représente schématiquement un exemple de comuparateur à auto-zéro utilisable dans un convertisseur analogique/numérique; la figure 3 représente schématiquement un comparateur à auto-zéro utilisé en tant que caromparateur de poids fort; et la figure 4 représente un comparateur à auto-zéro uti- lisé en tant que comparateur de poids faible. Pour une plus grande clarté, il est décrit un mode de réalisation d'un convertisseur analogique/nunérique qui convertit des signaux analogiques en mots de 4 bits composés de P = 2 bits de poids fort et Q = 2 bits de poids faible. Il est cependant tout à fait possible de réaliser des convertisseurs analogique/ numérique plus importants du mnme type fournissant par exemple des mots logiques de 8, 16 ou 32 bits. La figure 1 représente un convertisseur analogique/ numérique qui reçoit des signaux analogiques (VA) sur une borne d'entrée 1. Un diviseur de tension 2 fournit sur des sorties A quatre tensions principales de référence Vp séparées par des échelons réguliers. Chaque échelon est partagé en cinq sous- échelons égaux. Le diviseur fournit ainsi également, pour chaque tension principale, quatre tensions secondaires de référence Vs correspondant chacune à une valeur de tension entre une paire de sous-échelons. Au total, seize tensions secondaires de référence sont disponibles sur des sorties B du diviseur. Quatre comparateurs de poids fort 5 ont chacun une première entrée Ell connectée à la borne d'entrée 1 et une deu- xième entrée E21 à une sortie A distincte. Ils ont également une sortie Sl connectée à un premier dispositif de codage 6 qui est relié en sortie à deux bornes de sortie de bits de poids fort 7. Quatre comparateurs de poids faible 11 ont chacun une première entrée E12 connectée à la borne d'entrée 1 et une sortie S2 connectée à un deuxième dispositif de codage 12 qui est relié en sortie à deux bornes de sortie de bits de poids faible 13. La deuxième entrée E22 de chacun de ces comparateurs est reliée à un sélecteur 14 par l'intermédiaire d'un câble à quatre connexions 15. Ce sélecteur est aussi relié à chaque ensemble de sorties secondaires B associé à un échelon par un câble à quatre connexions 16. Le dispositif de codage 6 comprend des nmoyens de commande reliés à une entrée de comeande 17 du sélecteur. La commande du sélecteur sera précisée ci-après. Le convertisseur comprend en outre une horloge H (non représentée) dont le signal cornporte à chaque période un niveau haut et un niveau bas. La figure 2 représente schématiquement un comparateur à auto-zéro classique. Ce type de comparateur peut être utilisé aussi bien pour des comparateurs de poids fort que pour des com- parateurs de poids faible. Il comprend une capacité C dont une borne est reliée à la première entrée, désignée ici de façon générale par EA, du comparateur par un interrupteur 21 et à la deuxième entrée EB par un interrupteur 22. La deuxième borne de la capacité est connec- tée à l'entrée d'un inverseur 23 dont la sortie constitue la sortie S du comparateur. Un interrupteur supplémentaire 24 est monté en parallèle aux bornes de l'inverseur. Pour comiparer une tension VE appliquée sur l'entrée EA à une tension de référence VR appliquée sur l'entrée EB, les comparateurs à auto-zéro fonctionnent de la façon suivante. Dans une première phase appelée phase d'initialisation, l'interrupteur 21 est ouvert et les interrupteurs 22 et 24 sont fermés. L'inver- seur est bouclé sur lui-mnme et sa tension d'entrée est égale à sa tension de seuil de basculement Vo. La charge Q de la capacité est donnée par Q = C (Vo-NRI). Dans une deuxième phase appelée phase de comparaison, l'interrupteur 21 est fermé et les interrupteurs 22 et 24 sont ouverts. L'inverseur a une impédance d'entrée très élevée, et la charge de la capacité est oenservée. Ainsi, la nouvelle tension d'entrée VoN de l'inverseur est reliée à la tension Vo par la relation VN1 -VE = Vo -VR ou encore Vo 1 = Vo - (vNE-NI) On s'affranchit ainsi dans les comparateurs à auto-zéro des tensions parasites constantes. La figure 3 représente un tel comparateur à auto-zéro utilisé en tant que comparateur de poids fort. Les entrées sont alors désignées par les références Ell et E21 comme sur la figure 1 et elles reçoivent la tension d'entrée analogique VA et une des tensions principales de référence V,, respectivement. La sortie est désignée par Si. Les interrupteurs 22 et 24 sont commandés par le signal d'horloge H. Ils sont fermés lorsque le signal H est à son niveau haut et ouverts sur les niveaux bas. Par contre, l'interrupteur 21 est commandé par le signal d'horloge inverse H*, c'est-à- dire qu'il est fermé lorsque le signal inverse est à son niveau haut et ouvert sur les niveaux bas de H*. Les comparateurs de poids fort sont ainsi dans un état d'initialisation par rapport aux tensions principales de réfé- rence Vp lorsque le signal d'horloge est à un niveau haut, et dans un état de comparaison en lisant la tension d'entrée analo- gique VA lorsque le signal d'horloge inverse est à un niveau haut. De préférence, les passages de niveau haut à niveau bas des signaux d'horloge H et de niveau bas à niveau haut des signaux d'horloge inverses H* sont sans recouvrement et séparés d'un petit intervalle de temps. A la fin de chaque phase de comparaison des compara- teurs de poids fort, une des tensions principales V, qui correspond à un échelon particulier est déterminée. Le dispositif de codage délivre les bits de poids fort sur les bornes de sortie 7. La figure 4 représente un comparateur à auto-zéro uti- lisé en tant que comparateur de poids faible. Les entrées E12 et E22 reçoivent la tension d'entrée analogique VA et une des ten- sions secondaires de référence Vs, respectivement. L'interrupteur 22 est synchronisé sur le signal d'hor- loge H et les interrupteurs 21 et 24 sur le signal d'horloge inverse Hé. Quand le signal H* est haut, les interrupteurs 21 et 24 sont fermés et l'interrupteur 22 est ouvert. Ainsi, tandis que les cxnparateurs de poids fort sont dans un état de comparaison et lisent la tension d'entrée analogique VA, les croparateurs de poids faible sont dans un état d'initialisation sur cette même tension d'entrée VA. Lorsque les cOEaparateurs de poids fort terminent leurs cotparaisons et qu'un échelon particulier est déterminé, le dispositif de codage 6 cxmmande le sélecteur 14 pour établir une liaison entre les entrées E22 des comparateurs de poids faible et l'ensemble de sorties B associé à l'échelon déterminé. Quand le signal H est au niveau haut, l'interrupteur 22 est fermé et les interrupteurs 21 et 24 sont ouverts. Les coEnpa- rateurs de poids faible sont dans un état de comparaison par rapport aux tensions secondaires de référenoe Vs. Les signaux résultant des comparaisons sont envoyés au dispositif de codage 12 qui fournit en sortie les bits de poids faible sur les bornes de sortie 13. Ainsi, les bits de poids fort sont fournis à la fré- quenè de l'horloge lorsque le signal H* est haut, et les bits de poids faible sont également fournis à la fréquence de l'hor- loge lorsque le signal H est haut. La fréquence de conversion du convertisseur est oelle de l'horloge. En outre, pour chaque conversion en mot logique, les comparateurs de poids fort et les comparateurs de poids faible lisent siTmltanément la tension d'entrée analogique. Il n'est ainsi plus besoin de prévoir des moyens de conservation de la tension d'entrée analogique ccOEnme des échantillonneurs-bloqueurs. Selon une variante de la présente invention, il est prévu entre chaque borne de sortie de bits de poids fort 7 et le dispositif de codage 6 une bascule 31 utilisée pour retarder de sensiblement une demi-période la sortie des bits de poids fort de façon à fournir en même temps les bits de poids fort et les bits de poids faible. REVENDICATIONS 1. Convertisseur analogique/numér'ique recevant des signaux analogiques sur une borne d'entrée (1) et fournissant des mots logiques composés de P bits de poids fort et Q bits de poids faible, oomprenant: un diviseur (2) délivrant sur des premières sorties (A) 2p tensions principales séparées par des échelons réguliers, chaque echelon étant partagé en 2 +1 souséchelons égaux, et délivrant sur des deuxièmes sorties (B), pour chaque échelon, 2? tensions secondaires entre chaque paire de sous-échelons, 2P comparateurs de poids fort (5) ayant chacun une première entrée (Ell) connectée à la borne d'entrée, une deuxième entrée (E21) reliée à une première sortie distincte et une sortie (Si) oonnectée à un premier dispositif de codage (6) qui est relié en sortie à P bornes de sortie de bits de poids fort (7), 2 comparateurs de poids faible (11) ayant chacun une première entrée (E12) connecte à la borne d'entrée et une sortie (S2) connectée à un deuxième dispositif de codage (12) qui est relié en sortie à Q bornes de sortie de bits de poids faible (13), un sélecteur (14) oennecté, d'une part, à une deuxième entrée (E22) de chacun des comparateurs de poids faible, d'autre part, aux deuxièmes sorties associées à chaque échelon, une horloge (H), les cctparateurs de poids fort ayant leurs deuxièmes entrées validées sur le signal d'horloge (H) pour une initiali- sation sur les tensions principales et leurs premières entrées validées sur le signal d'horloge inverse (H*) pour une campa- raison par rapport à la tension d'entrée analogique et pour déterminer un échelon, le premier dispositif de codage comprenant des nmoyens de comukande du sélecteur pour établir, à l'issue de chaque compa- raison des comparateurs de poids fort, une liaison entre les 2Q deuxièmes entrées des comparateurs de poids fahible et les 2Q deuxièmes sorties associées à l'échelon déterminé, caractérisé en ce que les comparateurs de poids faible ont leurs premières entrées validées sur le signal d'horloge inverse (HE) pour une initialisation sur la tension d'entrée analogique et leurs deuxièmes entrées validées sur le signal d'horloge (H) pour une comparaison par rapport aux tensions secondaires. 2. Convertisseur analogique/nuuérique selon la revendi- cation 1, caractérisé en ce que les comparateurs de poids fort et les comparateurs de poids faible sont des comparateurs à auto- zéro. 3. Convertisseur analogique/numérique selon la revendi- cation 1, caractérisé en ce qu'il comprend en outre une bascule (31) entre chaque borne de sortie de bits de poids fort (7) et le premier dispositif de codage (6).