FR 2649828 A1 19910118 FR 8909911 A 19890717 CIREJIT INTrGF VEt-4O/GIOM CUJE EMN UN TRANSISTfl VERTICAL DEPIÉTE ET UNE DICDE ZENER La présente invention oxnoerrn le domaine des circuits intégrés de puissance ircluant une partie logique sur la mâme pue. Elle cxr me plus particulièrement des structures de type transistor VEMDS dans lesquelles sont également réalisés des ciruits logiques à transistors MS à canal N de type latéral enrichis et déplétés. on va tout d'abord rappeler la strcture de circuit intégré considérée qui est déjà décrite par exemple dans la dmanrxIe de brevet euroçéen 87/00325.4 au norm de Thomson CSF. La figure 1 est une vue en coupe fortemeint schématique d'une telle struxture. Seuls ertains éléments de oette structure sont représentés par souci de si/plification (en particulier certaines couches d'oxyde xnir et épais ne scit pas représen- tées). La partie droite de la figure illustre une s;,ucture de puissanre 1 de type transistor VrMS (transistor >ES vertical à canal diffusé) à enrichissement et la partie gauche de la figure re-ésente des oaîposants logiques tels qu'un transistor MDS latéral à canal N déplété 2 et un transistor MDS latéral à canal N enrichi 3. Cette stzrcture est réalisée sur un substrat crxprenant une couche 10 de type N fartée par épitaxie sur une plaquette de silicium 11 de type N. Dens une première étape de dopage, on forme des régions 12 de type P correspondant notamment à des caissons dans lesquels sera élaborée la partie logique de la puce. Dans une deuxième étape de dopage, on forme des régions PE à niveau de dopage élevé, suffisamment élevé pour obtenir un contact ohmique avec des métallisations. Ces régions Pl sont par exemple des régicns 17 permettant de prendre un contact comique avec le caisson 12 et des régions 18 du transistor de puissance permettant de prendre un contact avec la région dite de "bulk" dans une partie superficielle de laquelle se forme le canal. Dans une troisième étape de dopage, on forme des régions 13 de type N correspçndant notamment aux régions de canal des transistors MDS latéraux déplétés. Ensuite, on forme de façon classique (par exemple par oxydation, dépôt de silicium polycristallin, gravure et réoxyda- tion) les grilles 21 du transistor VEMLS enrichi, 22 des tran- sistors MFS latéraux enrichis, et 23 des transistors MDS latéraux déplétés (oces grilles sont formées simultanément). Une quatrième étape de dopage de type P dans la région des oellules du transistor vertical de puissance sert à former les régions de canal 30 de ces transistors, les régions de grille servant de masque. Apreès cela, dans une cinquième étape de dopage, on forme, en utilisant encore notamment les grilles susmentionnées coame maslue, des régions N+ orrespondant notamment aux sources 32 du transistor de puissance 1 et aux souroes et drains 33 à 36 des transistors MDS latéraux déplétés et enrichis 2 et 3. Enfin, après oxydation et ouverture des fenêtres appro- priées, on forme une couche de métallisation dans laquelle on décoxupe la métallisation de souroe 41 du transistor de puissanè, et les métallisations de souroe et de drain 42 à 45 des transis- tors latéraux ainsi que d'autres métallisations telles que des métallisations 46 de contact des caissons dans lesquels sont formés les composants logiques. D'autre part, la face arrière du composant qui onrres- pond au drain du transistor VMOS est rcuverte d'une mfétalli- sation 48. En focticoneent, une rtelle structure est généralement connectée de sorte que sa face arrière 48 est au potentiel le plus positif (+VH), toutes les autres métallisations (sauf dans certains montages la métallisation de grille du transistor de puissance) étant à des potentiels inférieurs et la métalli- sation 46 du.caisson 12 étant couramment conrxcté à la masse. La stru'cture ci-dessus décrite est particulièrement attrayante par sa simplicité. En effet, elle nécessite un nombre minimal d'étapes de masquage et de dopage. Coue on l'a vu préoé- demment, seulement cinq types de dopage sont prévus. Toutefois, cette simplicité entraine que le nombre de composants réalisables dans une telle structure est limité. Or, les utilisateurs aimeraient, tout en conservant les avantages de faible prix et de fiabilité qui y sont associés, disposer de composants élémentaires supplémentaires pour pouvoir intégrer diverses fonctions sur une même puce. En particulier, il est souvent souhaitable de disposer d'une référence de tension issue de la tension de face arrière V,, permettant par exemple de commander la grille du transistor VEMDS enrichi. Ce problème a déjà été traité par exemple dans le brevet américain 4 792 840 délivré le 20 décembre 1988 à Bruno Nadd et cédé à Thcmson-CSF. On rnotera qu'à l'époque du dépôt de ce brevet on considérait come pratiquement irréalisable de former une diode zener dans une structure du type de celle prFécdemment décrite. En effet on peut lire: "Clippingr by means of the Zener diode is difficult to cbtain because of the difficulty of integratirng this element" (oelonne 2, lignes 33 à - ) soit en français "un écrétage par diode zener est diffici- lement envisageable à cause de la difficulté que présente cet élmet à l'intégration". Pour résaudre ce problme, oe brevet antérieur propose de ramener la haute tension apparaissant sur la face inférieure du cxeposant vers la face supérieure par l'intermniaire d'une diffusiaon N puis de répartir oette haute tension par une résis- tance spirale. Cette solution donne des résultats satisfaisants mais présente l'i"crxvni-ent de rnessiter une surface importante de silicium de la puce. En outre, omme on vient de le mentionrer, oe procédé ne permet pas d'obtenir de façon interne au composant une tension de référence, mais seulement une tension divisée par l'intermédiaire d'un pont résistif. Ainsi, un objet de la présente invention est de prévoir, dans un circuit intégré réalisé selon la technologie exposée préédemment, et sans augmenter le rombre d'étapes de fabrication, des moyens pour ramener vers la faoe supérieure la haute tension disponible sur la faoe inférieure. Un autre objet de la présente invention est de fournir à partir de la haute tension disponible sur la face inférieure une tension de référence. Un autre objet de la présente invention est de permettre l'obtention d'une telle tension de référenoe sans entraîner une consonmation importante du circuit intégré. Pour atteindre ces objets, la présente invention prévoit d'abord de réaliser dans une structure de type de celle décrite précdemment, un composant supplémentaire à savoir un transistor K46 vertical déplété. Plus particulièrement, la présente invention prévoit un circuit intégré susceptible d'incorporer des éléments de puissance du type transistor M0S vertical enrichi et des éléments logiques du type transistor M0S latéral dépléte ou enrichi, réalisé par un procssus techrnlogique comprenant la réalisation, dans un substrat épitaxié de type N/N, d'une première étape de dopage de type P pour fournir notamment des zones orresponsdant à - un caisson dans lequel sont formes les transistors logiques, d'une deuxième étape dedopage de type P à dopage élevé permettant l'établissemnt de contacts Inhmiques, d'une troisième étape de dpge de type N pour farmer rnotammt les zones de canal des transistors d6 délétés, d'une quatriage étape de dopage de type P poar fournir nrt,,lnt des zones orrespondant aux régions de canal du transistor VEDS, d'une cirnquime étape de dOPage de type N & dopage élevé permettant l'établissement de contacts cohmiques, et d'une seule étape de métallisation pour former par gravure diverses régions métallisées sur la face avant. Ce circuit comprend en outre un transistor VEK4S à canal N de type déplété de drain oammun avec le transistor VMOS enrichi,- compre- nant une région de canal de type N résultant de la troisièm étape de dopage, un caisson P résultant de la première étape de dopage et des régions de source N résultant de la cinquième étape de dopage. En outre, la présente invention prévit de former une diode zener cmrenant une région résultant de la cinquième. étape de dopage formée dans une région P résultant de la quatrième étape de dopage. En d'autres termes, la présente invention prévoit un circuit intégré susceptible d'incorporer des éléments de ?puissance du type transistor M0S vertical enrichi (VErbE) et des éléments logiques du type transistor M)S latéral déplété et erichi, ce circuit comprenant une référence de tension interne résultant de la connexion en série d'un transistor VEMOS déplété à drain commun avec le VEMDS enrichi et d'une diode zener dont la cathoIde est reliée à la scurc du transistor V[M06 déplété et dont l'anode est reliée au substrat et à la grille de ce transistor VtXOE déplété. Selon un avantage de l'invention, en utilisant pour le transistor VMS déplété et la diode zener les étapes de dopage indiquées prédemment, on obtient une diode zener d&t la tension de déclenchement est voisine de la tension de seuil du transistor M6S déplété. Ainsi, ce transistor fonctionne au voisinage de sa zone de blocage et est dnc relativement résistif ce qui limite la consommation de courant du circuit. Ces objets, caractéristiques et avantages de la présen- te invention seront exposés plus en détail dans Ia description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles: la figure 1, destirne à exposer l'état de la technique a été décrite Pre ent; La figure 2 est une vue en coupe d'une partie d'une puce de circuit intégré dans laquelle cn a realisé des composants selon la présente invention; les figures 3 et 4 représentent des modes de connexion classiques d'un transistor de puissance à enrichissement et d'une charge; et la figure 5 illustre une application de la présente invention. Dans oes diverses figures, on notera que les dimensions latérales et les épaisseurs des diverses ouches ne sont pas traces à l'échalle conformrent à l'usage dans le domaine de la représentation des circuits intégrés mais que oes diverses cuches ou portions de couches sont arbitrairement dilatées pour améliorer la lisibilité des figures. La figure 2 représente une vue en coupe partielle d'un coposant selon la présente invention fornm dans une stture du type de oelle de la figure 1. Cette figure représente plus parti- culièrrent dans sa partie gatuche un transistor VEMDS (transistor MS vertical diffusé) déplété 60 et dans sa partie droite une diode zener 70. Le transistor VEMD déplété est réalisé en formant son caisson 61 de type P- lors de la premièere étape de dopage, en nmme temps que l'on forme le caisson 12 des circuits logiques. Lors de la troisième étape de dopage, tandis que l'on forme la couche Nde canal des transistors logiques déplétés, oni forme simultanément une couhe N 62 qui orespra à la région de canal déplété du transistor 60. Apres oela, an forme de façon classique une grille isolée 63 (cette grille isolée 63 est rrésentée omei déoentrée par rapport au caisson 61 en effet il n'y a pas d'étapes d'autoalignement entre la formation du caisson et la formation de la grille, mais ceci est sans imprtance pratique pu.isque le canal se forme dans la région 62 et rnoni pas dans la région 61). Apreès cela, on réalise les diffusions de source 64 de type NI lors de la cinquième étape de dopage. Des régions 65 de type P réalisées lors de la deuxième étape de iopage penmettent de prendre des contacts avec le caisson. La référence 66 désigne une métallisation de sourceo et la référence 67 une métallisation de caisson (bulk). On notera que es métallisations sont éventuellement séparées par une zone d'oxyde épais 68. Le drain de oe transistor VOEDS déplété est oemxn avec celui du transistor VMDS enrichi 1 et orres d à la métalli- sation 48. La partie droite de la figure représente une diode zener obtenue par une diffusion 71 de type P résultant de la quatrième étape de dopage dans laquelle est formee uns région 72 de type N résultant de la cinquième étape de dopage. Ainsi, la région de type P 71 a un niveau de dopage qui oorres à oelui des caissons 30 du transistor Vat4S enrichi de la figure 1. Cette diode est classiquement entourée d'un anneau 73 de type P errpcnt à la deuxième étape de dopage et sur lequel est formée une métallisation d'arnode 74, une métallisation de cathode étant formée sur la région N 72. Ainsi, la présente invention permet de former un transistor VEMS déplété et une diode zener sans ajouter une seule étape au proessus technologique classique de fabrication d'une stture à transistor de pissane VES enrichi et à transistors logiques de type MDS latéral enrichis et déplétés. En oautre, avec les niveaux de dopage habituellement utilisés dans les strutures telles que oelles de la figure 1, à savoir: région P- résultant de la première étape de dopage quelques 10 6 atomes/cn3, région P résultant de la deuxième étape de dopage: quelques 107 atomes/cnp, région N résultant de la troisième étape de dopage: quelques 10 6 at&oes/cna, région Pl résultant de la quatrième étape de dopage: quelques 108 atomes/cnp région N- résultant de la cinquième étape de dopage: quelques 102 atmes/cnO3, on obtient pour le transistor VrM0S déplété décrit cidessus une tension de seuil (c'est-à-dire une tension necessaire à son blocage) de l'ordre de 10 volts et pour la diode zener formèe entre la région N et la couche P résultant de la quatrième étape de dopage une tension zener qui est également de l'ordre de la dizaine de volts. Les figures 3 et 4 représentent les deux modes habituels de montage d'une charge L en série avec un interrupteur constitué d'un transistor VieDS enrichi à canal N. La figure 3 représente un mnrtage classiquement désigné par l'appellation "high side", c'est-à-dire un montage dans lequel une charge L est conretése à la masse et le drain du transistor VEMDS 1 à la haute tension. La figure 4 représente un montage dit "low side" dans lequel la charge L est aonn=cte à la haute tension et la sourcoe du transistor VEIMDS 1 à la masse. Dans es deux types de montage, pour rendre le transistor VEMDS conducteur, il faut mettre sa grille à un potentiel supérieur d'une tension de seuil, VT, au potentiel de sa source VS. La présente invention propose d'atteire ce résultat en réalisant un montage du type de oelui illustré en figure 5. La figure 5 représente un transistor VEMJS déplété 60 connecté à une diode zener 70. L'anode de la diode zener est reliée à la grille et au caisson du transistor VMOE dèplété et la cathode de la diode zener est reliée à la source du transistor déplété, le drain du transistor déplété 60 étant relié au drain du transistor VEtDS enrichi principal 1. Ce mode de connexion est également illustré en figure 2, la connexion entre la grille et le substrat du transistor 60 étant désigrne par la référen 82, la connexion entre le caisson du transistor VDOS d1piété et l'anode de la diode zener 70 étant réalisée per la métallisaticn 67-74, et la connexion entre la cathode de la diode zener et la source du transistor VlMOS déplété étant désigrnée par la référence 84. Grce a oe montage, on dispose aux bornes de la diode zener d'une tension VZ qui peut être appliquée par un interrup- teur 90 (réalisé par un circuit logique de transistors MDS laté- raux enrichis et deplétés formé sur la nmême puce) vers la grille du transistor VEDMOS enrichi 1. L'anode de la diode zener est en outre reliée à une tension de référence VR qui peut être au bien la souroe du transistor VEM0S enrichi ou bien la masse ou bien une autre tension choisie inférieure à YD. Ce montage permet d'appliqoer, sans temps de retard, dès la fermeture de l'inter- rupteur 90 une tension de grille au transistor 1. S'il est rnécessaire de pouvoir fournir un courant im- portant pour charger la grille du transistor VEMOS enrichi 1, on pourra rajouter à oe montage un couple Darlington de transistors bipolaires, la base du Darlirngton étant reliée à la source du transistor VEMOS déplété 60, le collecteur du Darlington étant relié aux drains des transistors VÉvoe, et l'émetteur du Darling- ton étant relié à la borne de l'interrupteur 90 opposée à la grille du VEMOS enrichi 1. Dans le cas o le circuit de puissance est du type "high side" comme représenté en figure 3, le transistor VEM0S enrichi étant initialement bloqué, la fermeture de l'interrupteur permet d'appliquer la tension de 10 volts choisie sur la grille. Toutefois, tandis que le transistor VE4S enrichi devient coduxtr, le potentiel de sa source, VS, devient sensiblement égal oelui de son drain, VD, et il faudra de façon classique adjoindre au circuit de la figure 5 un circuit de pompe de charge pour fournir une tension plus élevée que VD d'environc 10 volts. Avec un montage "low side' du type de la figure 4, une tension est disponible sur le drain du transistor VEDVS enrichi quarnd celui-ci est à l'état bloqué. Toutefois, quarnd le transis- tor 1 est crcrducteur, la chute de tension à ses bornes devient inférieure à VZ et il n'y a donc plus de tension disponible au niveau de l'interrupteur 90. Le circuit selcn la présente inventiona pourra raanmoins être utilisé avec un codensateur en parallèle sur la diode zener 70 pour maintenir la tension de commande perdant les phases de conduction du transistor VMODS enrichi dans le cas usuel o le transistor de puissance est commandé en commutation avec de brèves périodes successives de coaxucticn et de blocage. L'homme de l'art pourra apporter diverses variantes aux structures et circuits selon la présente invention. Par exemple, dans un souci de miniaturisation, la région de type P 71 d'anode de la diode zener pourra être formée dans un prolcnement de la région 61 correspondant au caisson du transistor déplété 60. 1l REVENDICATINS.- 1. Circuit intégré susceptible d'incorporer des élé- ents' de puissance du type transistor MDS vertical (VEMDS) enri- chi (1) et des élrents logiques du type transistor M!S lateéral déplétés (2) et enrichis (3), réalisé par un processus tecbrol>o- gique comprenant, dans un substrat épitaxié de type N/NR (10,11): - une première étape de dopage de type P pour fournir notamTmnt des zones correspcnbant à un caisson (12) dans lequel sont fcrnés les transistors logiques, - une deuxième étape de dopage de type P à dopage élevé permettanLt l'établissement de oentacts ohmiques (17, 18), - une troisième étape de dopage de type N pour former noteminet les zones de canal (13 Y des transistors MoS déplétés, - une quatrième étape de dopage de type P pour fournir- r.-DtamSt des zones (30) oorrespcorant aux régions de canal du transistor VIMOE, - une cinquième étape de dopage de type N à dopage élevé permettant 1 'établisseTent de contacts dohmiques (32-36), - une seule étape de métallisation pour former par gravure diverses régions métallisées sur la faoe avant, oaracbrise en ce qu'il comprend en outre un transistor VEMOE à canal N de type déplété (60) de drain ommun avec le transistor VDS enrichi (1), oeprenant une région de canal de type N (62) résultant de la troisième étape de dopage, un caisson P (61) résultant de la premiere étape de dopage et des régions de source N (64, 65) résultant de la cinquième étape de dopage. 2. Circuit intégré selon la revendication 1, caracté- risé en ce qu'il comprend en outre une diode zener (70) compre- nant une région N (72) résultant de la cinquième étape de apage formée dans une région P (71) résultant de la quatrième étape de dopage. 3. Circuit intégré selon la revendication 2, caracté- ris' en ce que la région P de la dicodle zeoner est forme dans la ouchxe épitaxiée de tpe N du substrat. 4. Circuit intégré selon la revernication 2, cracbté- risé en oe que la région P de la diode zener est formée dans une région résultant de la deuxième étape de dopage et se prolongeant pour former un caisson du transistor VUM0S déplété. 5. Circuit intégré susceptible d'incorporer des éléments de puissance du type transistor M0S vertical (VMES) enrichi (1) et des éléments logi-ques du type transistor MDS latéral déplété (2) et enrichi (3), caractérisé en ce qu'il coprend en outre une référence de tension interne résultant de la conexion en série d'un transistor VEDMS déplété (60) à drain commun avec le VEtDS enrichi et d'une diode zener (70) dont la cathode est reliée à la source du transistor VDMO déplété et dont l'anode est reliée au substrat et à la grille de ce transistor VEMDS déplété.