FR 2651362 A1 19910301 FR 9005134 A 19900423 1 2651362 La présente invention concerne un circuit élévateur de tension pour produire une haute tension qui est utilisée pour changer la tension de seuil d'une mémoire à semi-conducteur rémanente, effaçable électriquement. Les mémoires rémanentes, effaçables électriquement, comprennent une mémoire morte programmable, effaçable électriquement et une mémoire morte pouvant être modifiée électriquement. Pour modifier les contenus d'une mémoire morte programmable, effaçable électriquement, par exemple, il est nécessaire d'appliquer une haute tension aux cellules de mémoire pour changer leur tension de seuil. La haute tension est généralement comprise entre 15 et 20 volts. Pour produire cette haute tension, on utilise un circuit élévateur de tension. Un exemple de circuit élévateur de tension pour une mémoire rémanente est représenté en figures 3-8. En figure 3, un circuit élévateur de tension 3 est relié à une mémoire morte rémanente, effaçable électriquement, 1 via un décodeur 2 qui désigne une série d'adresses dans la mémoire 1. La mémoire 1 est constituée d'un certain nombre de cellules de mémoire la, dont l'une est représentée en figure 8. La cellule de mémoire est constituée d'une paire de drains de source 18 formés sur un substrat 17, d'une grille flottante 16 et d'une grille de commande 15. Le circuit élévateur de tension 3 comporte un oscillateur 10 pour produire un signal d'horloge à haute vitesse, une première série 20 de trois inverseurs a, 20b, 20c pour inverser le signal d'horloge, une seconde série 21 de deux inverseurs 20b, 20c et une série 30 de transistors MOS, 30a, dans une connexion en cascade, dont les grilles sont alternativement connectées à la première et à la seconde série 20 et 21 d'inverseurs via un condensateur 40. Comme représenté en figure 5, chaque inverseur 20a, 20b, 20c est constitué d'un transistor 200 à canal p qui est connecté à une 2 2651362 ligne d'alimentation à haute tension et est rendu conducteur lors de la réception d'une impulsion d'horloge g, et d'un transistor 201 à canal n qui est connecté à une ligne d'alimentation à faible tension. En fonctionnement, la phase d'un signal d'horloge g provenant de l'oscillateur 10 est inversée par la première et la seconde série 20 et 21 d'inverseurs. Le signal d'horloge à haute vitesse, phase inversée, est appliqué à la série 30 de transistors de manière à rendre alternativement conducteurs les transistors 30a. Par conséquent, la tension appliquée à la grille d'un transistor 30a est augmentée par le transistor 30a de l'étage précédent. Comme représenté en figure 4, la tension appliquée au drain d'un transistor 30a est augmentée en fonction du principe d'amorçage. Pour effectuer cela, un signal impulsionnel d'horloge à haute vitesse ayant une fréquence de quelques MHz est nécessaire. La haute tension provenant du circuit élévateur 3 est appliquée à une série d'adresses désignées de la mémoire 1 via le décodeur 2 pour écrire les données nouvelles. Comme représenté en figure 6, pendant la période tl - t2, au cours de laquelle la sortie e de l'inverseur 20b, qui passe d'un niveau bas à un niveau haut en réponse à l'impulsion d'horloge g, est inférieure à la tension de seuil VTH d'un transistor à canal n, seul le transistor 200c à canal p est conducteur de sorte que la sortie f se trouve à un niveau haut. Dans la période t2 - t3, lorsque la sortie e est supérieure à la tension de seuil VTH d'un transistor à canal n mais inférieure à la tension de seuil VTH d'un transistor à canal p, les deux transistors 200c et 20lc à canal p et à canal n sont conducteurs de sorte que la sortie f est une fraction de la tension de ligne qui est proportionnelle à la résistance à l'état conducteur du transistor à canal p sur la résistance à l'état conducteur des transistors à canal p et à canal n. Dans la période t3 - t4 au cours 3 2651362 de laquelle la sortie e est supérieure à la tension de seuil VTH d'un transistor à canal p, le transistor 200c à canal p est non conducteur de sorte que la sortie f est au niveau bas. Lorsque la sortie e passe du niveau haut au niveau bas, les événements se produisent dans l'ordre opposé à celui venant d'être décrit. Dans l'inverseur précédent, une grande quantité de courant passant circule pendant la période au cours de laquelle les deux transistors à canal p et à canal n, 200c et 201c, sont conducteurs. De manière à éviter ce courant, la demande de brevet japonais n 63- 38250 a été proposée, comme représenté en figure 7, à savoir qu'une résistance 202 est montée entre les drains des transistors 200b et 201b à canal p et à canal n d'un inverseur précédent 20b, et que les grilles des transistors 200c et 201c à canal p et à canal n de l'inverseur suivant 20c sont montées aux bornes de la résistance 202, d'o le raccourcissement de la période pendant laquelle les deux transistors 200c et 201c sont conducteurs, minimisant le courant passant. Une salve de courant passant dans les inverseurs 20a-20c du circuit élévateur 3 a pour effet de produire des ondes électromagnétiques qui sont absorbées par les cellules de mémoire pour produire des paires électrons-trous ou porteurs libres dans un espace situé entre la grille flottante et le substrat et d'autres zones dans lesquelles les porteurs sont échangés. Par conséquent, au moment de l'écriture, lors du passage d'une grande quantité de courant, le changement d'une valeur de seuil, qui est déterminé par l'effet tunnel, peut être perturbé. Plus la surface de cellule par transistor de mémoire est petite ou plus la capacité de la mémoire est grande, plus cet effet est important. De plus, le courant passant produit du bruit. En conséquence, la présente invention a pour objet un circuit élévateur de tension compact pour une 4 2651362 mémoire à semi-conducteur rémanente qui produit peu de bruit au moment de la ré-écriture. Selon la présente invention, on atteint l'objet précédent avec un circuit élévateur de tension pour une mémoire à semi-conducteur rémanente, qui comprend un oscillateur pour produire un signal d'horloge à haute vitesse; une première série d'un nombre impair d'inverseurs connectés à un oscillateur pour inverser le signal d'horloge; une seconde série d'un nombre pair d'inverseurs connectés à l'oscillateur pour inverser le signal d'horloge; une série de transistors dans une connexion en cascade, dont les grilles sont reliées à la première et à la seconde série d'inverseurs, de sorte que les transistors sont alternativement rendus conducteurs par les sorties des inverseurs respectifs; chacun des inverseurs étant constitué de transistors à canal p et à canal n qui sont rendus conducteurs à la suite les uns des autres lorsqu'une impulsion d'horloge est appliquée aux grilles; et une grille de transmission montée entre les drains des transistors à canal p et à canal n d'un inverseur de pré-étage et aux extrémités opposées aux grilles des transistors à canal p et à canal n d'un inverseur de l'étage final. La présente invention sera bien comprise lors de la description suivante faite en liaison avec les dessins ci-joints dans lesquels: La figure 1 est un schéma de circuit pour une série d'inverseurs destinée à être utilisée dans un circuit élévateur de tension pour une mémoire à semi- conducteur rémanente selon un mode de réalisation de la présente invention; La figure 2 est un diagramme de potentiel permettant d'expliquer le fonctionnement de l'inverseur de la figure 1; La figure 3 est un schéma sous forme de blocs d'un circuit élévateur de tension classique pour mémoire à semi-conducteur rémanente; 2651362 La figure 4 est un diagramme de tension permettant d'expliquer le fonctionnement du circuit élévateur de tension de la figure 3; La figure 5 est un schéma de circuit d'une série d'inverseurs classiques pour emploi dans un circuit élévateur de tension; La figure 6 est un diagramme de potentiel permettant d'expliquer le fonctionnement de la série des inverseurs de la figure 5; La figure 7 est un schéma de circuit d'une autre série d'inverseurs classiques pour emploi dans un circuit élévateur de tension; et La figure 8 est une vue en coupe d'une cellule de mémoire classique. En figure 1, les numéros de référence représentent des parties analogues ou correspondantes des figures 3 à 8. La série 20 d'inverseurs d'un circuit élévateur de tension 3 comprend un inverseur 20d d'un pré-étage, et un inverseur 20c d'un étage final. L'inverseur 20d comprend une grille de transmission 203 montée entre les drains des transistors 200d et 201d à canal p et canal n. Les extrémités opposées de la grille de transmission 203 sont reliées aux grilles des transistors 200c et 201c à canal p et canal n, respectivement. On décrit le fonctionnement en liaison avec la figure 2. Lorsque le potentiel d'une impulsion d'horloge g sortant de l'oscillateur 10 tombe au-dessous de la tension de seuil VTH d'un transistor à canal p, le transistor 200d à canal p du pré-étage est rendu conducteur. Comme la grille de transmission 203 est non conductrice, le potentiel b appliqué au transistor 200c à canal p de l'étage final s'élève pour le rendre non conducteur, alors que le potentiel c appliqué au transistor 201c à canal n de l'étage final reste à un niveau bas, jusqu'à ce que le potentiel d'une impulsion d'horloge g atteigne un niveau tel que la grille de 6 2651362 transmission 203 est rendue conductrice ou que le transistor 201d à canal n est rendu non conducteur. Lorsque le potentiel d'une impulsion d'horloge g tombe au-dessous de la tension de seuil VTH d'un transistor à canal n, le transistor 201d à canal n est rendu non conducteur, alors que la grille de transmission 203 est rendue conductrice, de sorte que le potentiel c s'élève. Par conséquent, le transistor 201c à canal n de l'étage final est rendu conducteur, faisant passer la sortie f au niveau bas. A ce stade, le transistor 200c à canal p de l'étage final est rendu non conducteur, ce qui empêche toute circulation de courant passant. D'une façon similaire, lorsque le potentiel d'une impulsion d'horloge g passe d'un niveau bas à un niveau haut, les potentiels b et c changent comme représenté en figure 2, de sorte qu'aucun courant passant ne circule. La grille de transmission 203 formée sur la puce est plus petite que la résistance 202 de la figure 7. Comme on l'a décrit ci-dessus, même si l'impulsion d'horloge atteint un potentiel tel qu'il provoque la conduction simultanée des deux transistors à canal p et à canal n de l'étage final, la grille de transmission de l'étage précédent rend conducteurs les transistors respectifs les uns à la suite des autres de sorte qu'il y a suppression de tout courant passant dans l'inverseur, ce qui évite le bruit qui sinon serait produit au moment de la ré-écriture. De plus, la grille de transmission formée sur la puce est plus petite que la résistance ainsi remplacée, de sorte qu'il est possible de réduire les dimensions d'ensemble du circuit. La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle est au contraire susceptible de modifications et de variantes qui apparaîtront à l'homme de l'art. 7 2651362 REVENDICATIONS 1 - Circuit élévateur de tension (3) pour une mémoire à semi-conducteur rémanente, caractérisé en ce qu'elle comprend: - un oscillateur (10) pour produire un signal d'horloge à haute vitesse; - une première série (20) d'un nombre impair d'inverseurs (20a...) connectés à l'oscillateur pour inverser le signal d'horloge; - une seconde série (21) d'un nombre pair d'inverseurs connectés à l'oscillateur pour inverser le signal d'horloge; - une série (30) de transistors dans une liaison en cascade, les grilles des transistors étant connectées à la première et à la seconde série d'inverseurs de sorte que les transistors sont alternativement rendus conducteurs par les sorties de la série respective d'inverseurs; - chaque inverseur étant constitué de transistors à canal p et à canal n qui sont rendus conducteurs à la suite les uns des autres lorsqu'une impulsion d'horloge (g) est appliquée aux grilles des transistors à canal p et à canal n; et - une grille de transmission (203) connectée entre les drains des transistors à canal p et à canal n d'un inverseur (20d) du pré-étage et aux extrémités opposées aux grilles de l'inverseur (20c) de l'étage final des transistors à canal p et à canal n. 2 - Circuit élévateur de tension selon la revendication 1, caractérisé en ce que la grille de transmission est constituée d'un transistor MOS. 3 - Circuit élévateur de tension selon la revendication 1, caractérisé en ce que la grille de transmission est réalisée de façon qu'une tension à l'état conducteur soit inférieure à une tension à l'état non conducteur du transistor à canal p de l'étage final.