FR 2660759 A1 19911011 FR 9104193 A 19910405 i APPAREIL ET PROCEDE POUR DETECTER UN CIRCUIT REDONDANT INCORPORE DANS UN CIRCUIT LOGIQUE La présente invention concerne de façon générale des appareils de détection de circuits redondants, et elle porte plus particulièrement sur un appareil de détection de circuit redondant qui est destiné à détecter un circuit redondant incorporé dans un circuit logique, en utilisant une simulation logique La présente invention s'applique spécialement à un appareil d'optimisation de circuit logi- que qui est destiné à l'optimisation d'un circuit logique en cours de conception. De façon générale, dans la conception d'un cir- cuit intégré à semiconducteurs, on utilise souvent un sys- tème de conception assistée par ordinateur (qu'on appellera ci-après "système de CAO") Avec le système de CAO, un con- cepteur conçoit un circuit logique qui remplit des fonc- tions de circuit exigées, en utilisant un terminal de vi- sualisation à tube cathodique, après quoi une simulation logique est effectuée dans le circuit logique qui vient d'être conçu, en utilisant des données de test Lorsqu'un résultat de test désiré est obtenu, on considère que le circuit logique qui est conçu remplit les fonctions néces- saires Le fait que le circuit logique qui est conçu remplisse les fonctions logiques nécessaires ne si- gnifie pas nécessairement que le circuit est optimisé En d'autres termes, un circuit redondant existe souvent dans le circuit qui est conçu La présence du circuit redondant peut faire apparaître les problèmes suivants L'aire occu- pée par le circuit logique sur un substrat semiconducteur augmente et, par conséquent, on ne peut pas atteindre une densité d'intégration élevée pour le circuit intégré à semiconducteurs En outre, il faut remarquer qu'il n'est pas possible de détecter de façon complète des défauts dans le circuit logique qui est conçu, à cause de l'incapacité à détecter des défauts potentiels dans le circuit redondant. De façon générale, le circuit logique ne peut pas fonction- ner normalement lorsqu'un défaut existe dans celui-ci Ce- pendant, le circuit logique fonctionne effectivement norma- lement lorsqu'un défaut existe dans un circuit redondant qui est incorporé dans le circuit logique. En ce qui concerne un procédé de détection d'un défaut dans un circuit redondant qui est incorporé dans un circuit logique en cours de conception, on connaît un pro- cédé classique qui effectue une simulation de défaut en préparant et en utilisant des données de test autres que des données de test à utiliser dans la simulation du cir- cuit logique Cependant, la préparation nécessite un grand nombre d'opérations, du fait que des données de test pour la simulation logique doivent être préparées de diverses manières pour chaque circuit logique qui est conçu En outre, des défauts ne peuvent toujours pas être détectés dans le circuit redondant dans certains cas. On connaît un autre procédé conformément auquel on conçoit un circuit logique de façon qu'il ait un taux de détection de défaut plus élevé, en utilisant un procédé de conception appelé "conception avec exploration sensible au niveau" (qu'on désignera ci-après par l'abréviation "LSSD" pour "Level Sensitive Scan Design") En se référant à la figure 1, on voit un circuit logique 3 conçu conformément à la technique LSSD, qui comprend trois circuits internes 71, 72, 73 et des registres à décalage 81 à 87 qui sont connec- tés en série entre une entrée série 7 et une sortie série 8 Les registres à décalage 81 à 87 constituent un chemin d'exploration Le circuit interne 71 reçoit des données d'entrée parallèles par l'intermédiaire d'une entrée paral- lèle 9 D'autre part, le circuit interne 73 émet des don- nées de sortie parallèles par l'intermédiaire d'une sortie parallèle 10 Les restrictions suivantes existent lorsque le circuit logique 3 est conçu conformément au procédé LSSD On doit utiliser pour les registres à décalage 81 à 87, constituant le chemin d'exploration, des registres à décalage sensibles au niveau qui fonctionnent sous la dé- pendance d'un signal d'horloge à 2 phases De plus, on doit réaliser des fonctions logiques désirées par une combinai- son des circuits internes 71, 72 et 73 Les restrictions sont décrites en détail dans un article de S Das Gupta et al intitulé "LSI Chip Design for Testability" (ISSCC DIGEST OF TECHNICAL PAPER, février 1978, pages 216-217). En plus des restrictions mentionnées ci-dessus, il faut noter que la taille du circuit est augmentée d'environ 20 % lorsqu'on conçoit le circuit logique conformément au procé- dé LSSD. Un but de la présente invention est de concevoir un circuit logique d'une manière optimisée. Un autre but de la présente invention est d'ef- fectuer une détection complète de défauts dans le circuit logique qui est conçu. Un but supplémentaire de la présente invention est de procurer un appareil de détection de circuit redon- dant qui est destiné à détecter un circuit redondant incor- poré dans le circuit logique qui est conçu. Un autre but encore de la présente invention est de procurer un appareil d'optimisation de circuit logique qui est destiné à optimiser le circuit logique comprenant le circuit redondant. En résumé, l'appareil de détection de circuit redondant conforme à la présente invention comprend des premiers moyens d'exécution de simulation logique qui sont destinés à exécuter une simulation logique du circuit logi- que comprenant le circuit redondant, en utilisant des don- nées de test déterminées, des moyens de sélection de noeud interne qui sont destinés à sélectionner un noeud interne dans le circuit logique, des moyens d'établissement de pseudo-défaut qui sont destinés à établir un pseudo-défaut au noeud interne sélectionné, des seconds moyens d'exécu- tion de simulation logique qui sont destinés à exécuter une simulation logique dans le circuit logique contenant le pseudo-défaut, en utilisant les données de test, et des moyens de détection de coïncidence qui sont destinés à dé- tecter la coïncidence entre des premières et secondes don- nées de sortie qui proviennent respectivement des premiers et seconds moyens d'exécution de simulation logique. En fonctionnement, les premiers moyens d'exécu- tion de simulation logique, utilisant les données de test, génèrent les premières données de sortie en exécutant une simulation logique dans le circuit logique Les moyens d'établissement de pseudo-défaut établissent un pseudo- défaut au noeud interne sélectionné, et ensuite les seconds moyens d'exécution de simulation logique, utilisant les données de test, génèrent les secondes données de sortie en exécutant une simulation logique dans le circuit logique qui contient le pseudo-défaut Si les moyens de détection de coïncidence détectent la coïncidence entre les premières et les secondes données de sortie, on détermine qu'un cir- cuit redondant est connecté au noeud interne sélectionné. Selon un autre aspect de la présente invention, un appareil d'optimisation de circuit logique comprend des premiers moyens d'exécution de simulation logique qui sont destinés à exécuter une simulation logique dans le circuit logique, en utilisant des données de test déterminées, des moyens de sélection de noeud interne qui sont destinés à sélectionner un noeud interne dans le circuit logique, des moyens d'établissement de pseudo-défaut qui sont destinés à établir un pseudo-défaut au noeud interne sélectionné, des seconds moyens d'exécution de simulation logique qui sont destinés à exécuter une simulation logique dans le circuit logique contenant le pseudo-défaut, des moyens de détection de coïncidence qui sont destinés à détecter la coïncidence entre des premières et secondes données de sortie qui sont respectivement générées par les premiers et seconds moyens de simulation logique, et des moyens de suppression qui sont destinés à supprimer la partie du circuit qui fournit un signal de sortie au noeud interne sélectionné, sous la dépendance des moyens de détection de coïncidence. D'autres caractéristiques et avantages de l'in- vention seront mieux compris à la lecture de la description détaillée qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs La suite de la description se réfère aux dessins annexés dans lesquels: La figure 1 est un schéma montrant un circuit logique conçu conformément au procédé de conception avec exploration sensible au niveau (ou LSSD); La figure 2 est un schéma synoptique montrant le matériel utilisé pour la conception de circuits logiques conformément à la technique de Conception Assistée par Ordinateur (CAO) à laquelle on peut appliquer l'invention; Les figures 3 A et 3 B sont des organigrammes d'un appareil d'optimisation de circuit logique, montrant un mode de réalisation de l'invention; La figure 3 C est un schéma synoptique d'un appa- reil de détection de circuit redondant représentant un mode de réalisation de l'invention; Les figures 4 A à 4 C sont des schémas de circuit montrant le traitement dans le cas o un pseudo-défaut du type " 1 " est établi; Les figures 5 A à 5 C sont des schémas de circuit montrant le traitement dans le cas o un pseudo-défaut du type " 0 " est établi. En considérant la figure 2, on note qu'un système de Conception Assistée par Ordinateur (CAO) auquel on peut appliquer l'appareil d'optimisation de circuit logique con- forme à l'invention, comprend une unité centrale de traite- ment (UC) 30, un dispositif d'entrée 31 permettant une opé- ration de conception par un concepteur par l'utilisation d'un terminal de visualisation à tube cathodique 32, un dispositif de mémoire interne 33 qui est connecté à l'unité centrale de traitement 30, et une unité de disque 34, à titre de dispositif de mémoire externe L'appareil d'opti- misation de circuit logique qui représente un exemple de l'invention est mis en oeuvre dans le système de CAO qui est représenté sur la figure 2. En se référant aux figures 3 A à 3 B, on décrira ci-après le processus qu'accomplit l'appareil d'optimisa- tion de circuit logique A l'étape 51, un concepteur conçoit un circuit logique ayant des fonctions logiques désirées, en utilisant le dispositif d'entrée 31 A l'étape 52, une simulation logique est effectuée en utilisant des données de test déterminées DT Après l'exécution de la simulation logique, on détermine à l'étape 53 si des don- nées de sortie exigées Dol sont obtenues ou non Si les données de sortie exigées D Ol ne sont pas obtenues, le pro- cessus retourne à l'étape 51 et l'opération de conception logique est entièrement recommencée Si les données de sor- tie D Ol exigées sont obtenues, ces données de sortie sont enregistrées à l'étape 54. A l'étape 55, on sélectionne un noeud interne dans le circuit logique qui est conçu En supposant par exemple que l'on conçoive le circuit logique qui est repré- senté sur la figure 4 A, on sélectionne le noeud de sortie Ni d'un inverseur 15 à titre de noeud interne A l'étape 56, on établit un pseudo-défaut au noeud interne sélection- né Ni En d'autres termes, on applique au noeud interne, à titre de pseudodéfaut, une tension qui représente un état logique " 1 " ou " 0 " Dans l'exemple qui est représenté sur la figure 4 A, l'état logique " 1 " est établi à titre de pseudo-défaut, et par conséquent le noeud Ni est connecté à l'alimentation Vcc En d'autres termes, le potentiel du noeud Ni est fixé à la tension d'alimentation Vcc Le cir- cuit de la figure 4 A est donc représenté de façon équiva- lente par la figure 4 B. En se référant à la figure 4 B, on note que la ligne de sortie de l'inverseur 15 est coupée, et qu'une en- trée des portes NON-ET 21 et 23 est directement connectée à l'alimentation Vcc. A l'étape 57, on exécute la simulation logique du circuit logique qui est représenté sur les figures 4 A et 4 B, en utilisant les mêmes données de test qu'à l'étape 52, et on obtient des données de sortie D 02. En se référant à la figure 3 B, on note qu'à l'étape 58 on effectue une comparaison entre les données de sortie DO qui sont enregistrées à l'étape 54 et les don- nées de sortie D 02 qui sont obtenues à l'étape 57 Lors- qu'on trouve qu'il y a coïncidence entre les données de sortie DO et DO 2, on enregistre à l'étape 59 le noeud in- terne sélectionné et le pseudo-défaut qui est établi Le circuit logique qui est représenté sur la figure 4 A com- prend un circuit redondant qui est constitué par l'inver- seur 15, d'o il résulte que les données de sortie DO et D 02 coïncident Par conséquent, le noeud interne sélection- né Ni et le pseudo-défaut " 1 " établi sont enregistrés à l'étape 59 Si on ne trouve pas de coîncidence entre les données de sortie DO 1 et D 02, la sélection du noeud interne et l'établissement du pseudo-défaut sont annulés En d'au- tres termes, on détermine que le circuit qui fournit un signal de sortie au noeud interne n'est pas un circuit redondant. A l'étape 61, on détermine si un noeud interne quelconque qui n'est pas sélectionné reste ou non dans le circuit logique qui est conçu Si un noeud interne quelcon- que qui n'est pas sélectionné reste, le processus retourne à l'étape 55 représentée sur la figure 3 A, un autre noeud interne est sélectionné, et le processus passant par les étapes 56 à 60 est répété Après que le processus décrit ci-dessus a été accompli pour chaque noeud interne faisant partie du circuit logique, un circuit redondant est suppri- mé à l'étape 62. La suppression du circuit redondant s'effectue sur la base des données enregistrées, du fait que le noeud interne sélectionné et le pseudo-défaut établi sont enre- gistrés à l'étape 59 En d'autres termes, on détermine que la partie du circuit logique qui fournit un signal de sor- tie au noeud interne est un circuit redondant, et par con- séquent on supprime le circuit redondant De plus, la par- tie du circuit qui est connectée de façon à recevoir le signal de sortie par l'intermédiaire du noeud interne reçoit une tension d'un niveau logique fixé, sur la base du pseudo-défaut qui est enregistré Dans l'exemple qui est représenté sur la figure 4 B, une tension Vcc représentant un état logique " 1 " est appliquée à une entrée de chacune des portes NON-ET 21 et 23 De plus, on détermine que l'in- verseur 15 est un circuit redondant, et par conséquent on le supprime comme représenté sur la figure 4 C Un signal correspondant à l'état logique '1 " qui est appliqué aux portes NON-ET 21 et 23 n'influence absolument pas les si- gnaux de sortie, et par conséquent la connexion entre les portes NON-ET 21 et 23 et l'alimentation Vcc est supprimée, comme le montre la figure 4 C On voit que le circuit logi- que qui est conçu, représenté sur la figure 4 A, est simpli- fié, c'est-à-dire optimisé par la suppression du circuit redondant. Les figures 5 A à 5 C représentent un exemple dans lequel un pseudo-défaut " O " est établi au noeud interne sélectionné, à l'étape 56 En se référant à la figure 5 A, on note que le pseudo-défaut " O " est établi au noeud inter- ne sélectionné Ni En d'autres termes, le noeud Ni est mis à la masse Lorsqu'on établit le pseudo-défaut " O ", le cir- cuit logique de la figure 5 A est représenté de façon équi- valente par la figure 5 B La sortie de l'inverseur 15 est coupée, et une entrée de chacune des portes NON-ET 21 et 23 est reliée à la masse A l'étape 57, on effectue une simu- lation logique concernant le circuit, en utilisant les don- nées de test DT Dans cet exemple, du fait que les données de sortie Dol et D 02 coïncident à l'étape 58, on supprime l'inverseur 15 du fait qu'il s'agit d'un circuit redondant, comme représenté sur la figure 5 C et à l'étape 62 De plus, chacune des portes NON-ET 21 et 23 ayant une entrée reliée à la masse, émet toujours une tension ayant le niveau de l'alimentation Vcc Les portes NON-ET 21 et 23 sont donc supprimées sur la figure 5 C, et les lignes de sortie des portes NON-ET 21 et 23 supprimées sont directement connec- tées à l'alimentation Vcc Il en résulte que le circuit conçu qui est représenté sur la figure 5 A est simplifié, c'est-à-dire optimisé, comme le montre la figure 5 C, par la suppression du circuit redondant. A l'étape 56 sur la figure 3 A, des pseudo-défauts sont établis dans le noeud interne sélectionné,etsi les don- nées de sortie D Ol et DO 2 coîncident à l'étape 58, en ce qui concerne les deux pseudo-défauts "l" et "'", un proces- sus basé sur un seul des pseudo-défauts est exécuté, c'est- à-dire que le noeud interne sélectionné et l'un des pseudo- défauts établis sont enregistrés. Dans la description ci-dessus, si les données de sortie DO et DO 2 coïncident à l'étape 58, on considère qu'il existe un circuit redondant Comme décrit précédem- ment, ceci procure un grand avantage consistant dans la détection complète d'un circuit redondant et dans la sup- pression du circuit redondant qui est détecté, du fait que beaucoup de travail ou de limitations sont imposés pour la détection de défauts dans le circuit redondant dans le cir- cuit logique En supprimant complètement le circuit redon- dant dans le circuit logique qui est conçu, des données de test pour la simulation de défaut ne seront plus nécessai- res Il faut en outre noter que le circuit logique qui est conçu est exempt de l'influence du défaut existant dans le circuit redondant On peut donc effectuer une détection complète des défauts dans le circuit logique qui est conçu. En outre, la suppression du circuit redondant permet l'op- timisation du circuit logique qui est conçu, ce qui permet d'obtenir une densité d'intégration élevée pour un circuit intégré à semiconducteurs Des détails du processus de sup- pression du circuit redondant à l'étape 62 sont présentés dans un article de Kakinuma et al intitulé "Integrated CAD Systemfor Custom LSI ( 2), Hierarchy Directional Data Base", présenté à la conférence 25th (second semestre 1982) Natio- nal Convention of Information Processing Society of Japan, pages 1281-1282 La description détaillée du processus apparaît également dans un article de Kakinuma et al inti- tulé "Outline of Data Base Pointed to Hierarchy Design and Process by Hierarchy Development", faisant partie du docu- ment 14-4 présenté à la conférence "Meeting of the Study on Design Automation" organisée par l'Information Processing Society of Japan ( 28 octobre 1982). En se référant à la figure 3 C, on va décrire un appareil de détection de circuit redondant représentant un autre mode de réalisation de la présente invention Cet appareil est capable de détecter un circuit redondant qui existe dans un circuit logique câblé 90 L'appareil de dé- tection de circuit redondant comprend un générateur de don- nées de test 91, un simulateur logique 92 destiné à exécu- ter une simulation logique du circuit logique 90 dans un circuit logique qui est conçu (comprenant un circuit redon- dant), en utilisant les données de test, un circuit de mé- il morisation de données de sortie 93 qui est destiné à mémo- riser des données de sortie DO et D 02 représentant le ré- sultat de la simulation, un sélecteur de noeud 94 qui est destiné à sélectionner un noeud interne dans le circuit logique 90, un circuit d'établissement de pseudo-défaut 95 qui est destiné à établir un pseudodéfaut au noeud interne sélectionné, un comparateur 96 qui est destiné à comparer les deux données de sortie DO et D 02, une mémoire de don- nées de circuit redondant 97, qui est destinée à enregis- trer les données de noeud interne et les données de pseudo- défaut, lorsque les données de sortie DO et D 02 coînci- dent, et un indicateur et suppresseur de circuit redondant 98, qui est destiné à indiquer un circuit redondant et à supprimer celui-ci lorsque l'existence d'un circuit redon- dant est détectée. L'appareil de détection de circuit redondant qui est représenté sur la figure 3 C fonctionne d'une manière identique à celle qui est représentée sur les figures 3 A et 3 B, et la description de son fonctionnement est donc omise. Il va de soi que de nombreuses modifications peu- vent être apportées à l'appareil et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1 Appareil de détection de circuit redondant, destiné à détecter un circuit redondant dans un circuit logique comprenant ce circuit redondant, caractérisé en ce qu'il comprend: des premiers moyens d'exécution de simula- tion logique ( 52) qui sont destinés à exécuter une simula- tion logique dans le circuit logique, en utilisant des don- nées de test déterminées, ces premiers moyens d'exécution de simulation logique générant des premières données de sortie sur la base des données de test; des moyens de sé- lection de noeud interne ( 55) qui sont destinés à sélec- tionner un noeud interne dans le circuit logique; des moyens d'établissement de pseudo-défaut ( 56) qui sont des- tiné à établir un pseudo-défaut au noeud interne sélection- né dans le circuit logique; des seconds moyens d'exécution de simulation logique ( 57) qui sont destinés à exécuter une simulation logique dans le circuit logique contenant le pseudo-défaut, en utilisant des données de test, ces se- conds moyens d'exécution de simulation logique générant des secondes données de sortie sur la base des données de test; et des moyens de détection de coïncidence ( 58) qui sont destinés à détecter la coïncidence entre les premières et secondes données de sortie, les moyens de détection de coïncidence permettant de déterminer que le circuit redon- dant est connecté au noeud interne. 2 Appareil de détection de circuit redondant selon la revendication 1, caractérisé en ce que les moyens d'établissement de pseudo-défaut comprennent des moyens d'application de tension logique fixe ( 12) qui sont desti- nés à appliquer une tension d'un niveau logique fixe au noeud interne sélectionné dans le circuit logique. 3 Appareil de détection de circuit redondant selon la revendication 2, caractérisé en ce que le circuit logique comprend un circuit logique binaire destiné à trai- ter des états logiques " 1 " et " O ", et la tension de niveau logique fixe est une tension qui représente l'un au moins des états logiques " 1 " et " O ". 4 Appareil de détection de circuit redondant selon la revendication 1, caractérisé en ce que le circuit logique comprend une première partie de circuit logique ( 15) qui est destinée à appliquer un signal logique au noeud interne sélectionné, et une seconde partie de circuit logique ( 21, 23) qui est connectée de façon à recevoir le signal logique qui est fourni par la première partie de circuit logique, par l'intermédiaire du noeud interne sé- lectionné, les moyens de détection de coïncidence permet- tant de déterminer que la première partie de circuit logi- que est le circuit redondant. Appareil d'optimisation de circuit logique destiné à optimiser un circuit logique contenant un circuit redondant, caractérisé en ce qu'il comprend: des premiers moyens d'exécution de simulation logique ( 5) qui sont des- tinés à exécuter une simulation logique du circuit logique en utilisant des données de test déterminées, ces premiers moyens d'exécution de simulation logique générant des pre- mières données de sortie sur la base des données de test; des moyens de sélection de noeud interne ( 55) qui sont des- tinés à sélectionner un noeud interne dans le circuit logi- que; des moyens d'établissement de pseudo-défaut ( 56) qui sont destinés à établir un pseudo-défaut au noeud interne sélectionné dans le circuit logique; des seconds moyens d'exécution de simulation logique ( 57) qui sont destinés à exécuter une simulation logique dans le circuit logique contenant le pseudo-défaut, en utilisant les données de test, ces seconds moyens d'exécution de simulation logique générant des secondes données de sortie sur la base des données de test; des moyens de détection de coïncidence ( 58) qui sont destinés à détecter la coïncidence entre les premières et les secondes données de sortie; et des moyens de suppression ( 62) qui sont destinés à supprimer, à titre de circuit redondant, la partie de circuit qui fournit un signal de sortie au noeud interne. 6 Procédé de détection d'un circuit redondant dans un circuit logique comprenant ce circuit redondant, caractérisé par les étapes suivantes: ( 52) on exécute une simulation logique dans le circuit logique en utilisant des données de test déterminées, pour générer des premières données de sortie sur la base des données de test; ( 55) on sélectionne un noeud interne dans le circuit logique; ( 56) on établit un pseudo- défaut au noeud interne sélectionné dans le circuit logique; ( 57) on exécute une simulation logique dans le circuit logique contenant le pseudo-défaut, en utilisant les données de test, pour générer des secondes données de sortie sur la base des données de test; ( 58) on détecte la coïncidence entieles premières et les secondes données de sortie; et ( 62) on réagit à la détection de coïncidence en considérant que le circuit redondant est connecté au noeud interne. 7 Procédé d'optimisation d'un circuit logique comprenant un circuit redondant, caractérisé par les étapes suivantes: ( 52) on exécute une simulation logique dans le circuit logique, en utilisant des données de test détermi- nées, pour générer des premières données de sortie sur la base des données de test; ( 55) on sélectionne un noeud in- terne dans le circuit logique; ( 56) on établit un pseudo- défaut au noeud interne sélectionné dans le circuit logi- que; ( 57) on exécute une simulation logique dans le circuit logique contenant le pseudo-défaut, en utilisant les don- nées de test, pour générer des secondes données de sortie sur la base des données de test; ( 58) on détecte la coinci- dence entre les premières et les secondes données de sor- tie; et ( 62) on supprime, à titre de circuit redondant, la partie de circuit qui fournit un signal de sortie au noeud interne, sous l'effet de la détection de coïncidence. 8 Appareil de détection destiné à détecter les données d'un circuit redondant, par le traitement de don- nées électroniques liées à la conception d'un circuit lo- gique contenant ce circuit redondant, caractérisé en ce qu'il comprend: des moyens de génération de données de test ( 91) qui sont destinés à générer des données de test déterminées; des moyens d'exécution de simulation logique ( 92) qui sont destinés à exécuter une simulation logique du circuit logique, en utilisant les données de test, pour émettre des premières données de sortie indiquant le résul- tat de la simulation; des moyens de sélection de noeud in- terne ( 94) qui sont destinés à sélectionner un noeud inter- ne dans le circuit logique; des moyens d'établissement de pseudo-défaut ( 95) qui sont destinés à établir un pseudo- défaut au noeud interne sélectionné; les moyens d'exécution de simulation logique exécutant une simulation logique du circuit logique contenant le pseudo-défaut, en utilisant les données de test, pour émettre des secondes données de sortie indiquant le résultat de la simulation; et des moyens de détection de coïncidence ( 96) qui sont destinés à détecter la coïncidence entre les premières et les secondes données de sortie, les données du circuit redondant étant émises, sous la dépendance des moyens de détection de coin- cidence, à titre de données indiquant que le circuit redon- dant est connecté au noeud interne. 9 Appareil de détection selon la revendication 8, caractérisé en ce qu'il comprend en outre des moyens d'indication ( 98) qui fonctionnent sous la dépendance des moyens de détection de coïncidence pour indiquer que le circuit redondant est connecté au noeud interne. 10 Appareil de détection selon la revendication 8, caractérisé en ce qu'il comprend en outre des moyens de suppression ( 98) qui fonctionnent sous la dépendance des moyens de détection de coïncidence de façon à supprimer le circuit redondant qui est connecté au noeud interne.