FR 2653619 A1 19910426 FR 9008499 A 19900704 La présente invention concerne des convertisseurs numérique-analogique à condensateurs (CNAC), et elle porte en particulier sur des CNA de compensation qu'on utilise pour compenser des imperfections dans la fabrication de composants capacitifs d'un CNAC, et pour compenser divers éléments parasites dans ce dernier. Les convertisseurs numérique-analogique à conden- sateurs, ou CNAC, sont bien connus. L'état actuel de la technique est indiqué de façon générale dans le document "A charge-transfer multiplying digital-to-analog converter" par Albarran et Hodges, IEEE Journal of Solid-State Cir- cuits, vol. SC-11, pages 772-779, décembre 1976. Un CNAC utilise un réseau de condensateurs à pondération binaire (au lieu d'un réseau diviseur résistif R/2R à pondération binaire), en association avec des circuits de commutation de bit qui réagissent à des signaux d'entrée binaires en convertissant un mot d'entrée numérique en un signal de sortie analogique correspondant. Un CNAC caractéristique comprend une partie de "CNA principal" dont chaque bit com- prend un transistor à effet de champ métal-oxyde-semicon- ducteur (ou MOSFET) de rappel au potentiel haut qui connec- te sélectivement le condensateur de ce bit à une tension de référence précise. Chaque bit comprend également un MOSFET de rappel au potentiel bas qui connecte sélectivement une électrode du même condensateur à la masse. L'autre borne de chacun des condensateurs des bits respectifs est connectée à un premier conducteur de sommation de charge. L'une des principales utilisations commerciales des CNAC est consti- tuée par des convertisseurs analogique-numérique (CAN) à approximations successives. Un tel convertisseur analogique- numérique comprend un "CNAC d'ajustement" qui comporte un second conducteur de sommation de charge. Des résistances dans des circuits diviseurs de tension dans le CNAC d'ajus- tement sont de façon caractéristique ajustées par laser pen- dant la fabrication, pour compenser de petites erreurs dans le CNAC principal (qui ne contient pas de résistances cor- respondant aux diviseurs de tension) qui sont dues à des erreurs dans la fabrication des condensateurs pondérés de façon binaire du CNAC principal, et également pour compen- ser diverses capacités parasites qui sont associées à des MOSFET de fixation de niveau, qu'on utilise pour charger de façon précise les premier et second conducteurs de somma- tion de charge à une autre tension de référence, avant l'opération de conversion du CNAC. Dans les CAN à approxi- mations successives mentionnés ci-dessus, lorsque chaque MOSFET de rappel au potentiel haut ou au potentiel bas d'un bit du CNAC principal est activé, un bit correspondant du CNAC d'ajustement est également activé, et une charge de faible valeur, qui est établie de façon précise par ajuste- ment par laser du circuit diviseur de tension correspondant, est introduite dans le conducteur de sommation de charge du CNAC d'ajustement. On a utilisé des CNA de compensation pour équili- brer des discordances/erreurs dans les condensateurs à pon- dération binaire du CNA principal, et également pour com- penser divers autres effets qui n'ont pas été bien compris. On a également utilisé de tels CNA d'ajustement antérieurs dans le but d'éliminer par équilibrage des effets de dis- cordances dans les charges qui sont injectées dans les deux conducteurs de sommation de charge sous l'effet du blocage des deux MOSFET de fixation de niveau respectifs, de façon que toute cette injection de charge soit effectuée en "mode commun" par rapport aux deux conducteurs de sommation de charge et aux entrées du comparateur qui est connecté à ces conducteurs. On a également utilisé. des CNA de compensa- tion antérieurs pour éliminer par équilibrage les effets du couplage de bruit de haute fréquence à partir de l'alimen- tation, par l'intermédiaire des MOSFET de rappel au poten- tiel bas des circuits de commutation de bit, des capacités d'entrée du comparateur du CAN à approximations successives, et du couplage capacitif parasite entre le substrat et des conducteurs de sommation de charge, de façon que tout ce couplage de bruit parasite de haute fréquence s'effectue en "mode commun" par rapport aux deux conducteurs de sommation de charge et aux entrées de comparateur qui leur sont con- nectées. Un but de l'invention est de procurer une plus grande précision dans un convertisseur analogique-numérique à approximations successives du type utilisant des CNAC. Un autre but de l'invention est de procurer un meilleur taux de réjection d'alimentation dans un CNAC, et plus particulièrement d'améliorer le taux de réjection de l'alimentation d'un CAN à approximations successives qui contient un tel CNAC. Un autre but de l'invention est de procurer un circuit et un procédé pour établir une meilleure tension de décalage dans un CAN utilisant un CNAC. Un autre but de l'invention est de procurer un circuit et une technique pour égaliser de façon précise des tensions sur des conducteurs de sommation de charge d'un CNAC, dans un CAN, avant le cycle de conversion. Brièvement, et conformément à un mode de réalisa- tion, l'information procure un circuit et une technique pour améliorer la tension de décalage d'un convertisseur analogique-numérique à approximations successives, compre- nant un premier CNAC et un second CNAC, en débloquant des premier et second transistors à effet de champ de fixation de niveau (chacun d'eux présentant des capacités parasites et des propriétés tension-courant non linéaires), pour charger respectivement à une tension de référence des pre- mier et second conducteurs de sommation de charge des pre- mier et second CNAC, en débloquant un premier transistor à effet de champ d'échantillonnage du premier CNAC pendant que les premier et second transistors à effet de champ de fixation de niveau sont conducteurs, pour charger à une tension d'entrée analogique un condensateur de plus fort poids du premier CNAC, en bloquant les premier et second transistors à effet de champ de fixation de niveau tout en faisant en sorte que des courants d'injection de charge pa- rasite, qui sont produits par les capacités parasites non linéaires des premier et second transistors à effet de champ de fixation de niveau, circulent dans un ensemble de condensateurs, de résistances connectées en série avec di- vers éléments de commutation de bit, et de capacités para- sites d'éléments de commutation de bit, respectivement dans les premier et second CNAC, et en bloquant ensuite le pre- mier transistor à effet de champ d'échantillonnage. Les circuits d'éléments de commutation de bit et des condensa- teurs pondérés de façon binaire correspondants, dans les premier et second CNAC, sont appariés de façon précise. Les résistances connectées en série du premier CNAC sont appa- riées de façon précise à des résistances équivalentes de circuits diviseurs de tension résistifs qui sont connectés en série avec des circuits d'éléments de commutation de bit correspondants du second CNAC. L'inclusion des résistances connectées en série dans le premier CNAC, et leur apparie- ment avec les résistances équivalentes correspondantes dans le second CNAC font en sorte que des tensions présentes sur les premier et second conducteurs de sommation de charge soient précisément égales à la fin de l'intervalle de temps de transition de blocage des premier et second transistors à effet de champ de fixation de niveau, malgré les capaci- tés parasites et les propriétés de tension-courant non li- néaires des premier et second transistors à effet de champ de fixation de niveau. D'autres caractéristiques et avantages de l'in- vention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation et en se référant aux dessins annexés sur lesquels: la figure 1 est un schéma d'un mode de réalisa- tion actuellement préféré de l'invention; la figure 2 est un schéma synoptique d'un autre mode de réalisation de l'invention qui, dans le futur, pourra être le meilleur mode de mise en oeuvre de l'inven- tion; la figure 2A est un schéma du sous-ensemble 2A de la figure 2; la figure 2B est un schéma du sous-ensemble 3B de la figure 2; la figure 3 est une représentation graphique com- prenant des formes d'onde de tensions sur des conducteurs de sommation de charge; la figure 4 est un schéma de l'art antérieur le plus proche. Sur la figure 1, un premier mode de réalisation de l'invention comprend un CNAC 1 incorporé dans un CAN à approximations successives. Le CNAC 1 comprend un CNAC principal 2 (qu'on appellera simplement ci-après "CNA prin- cipal 2"), et un CNAC de "compensation" 3 (qu'on appellera ci-après simplement "CNA de compensation 3") qui comprend un ensemble de condensateurs pondérés de façon binaire (à raison d'un pour chaque bit), connectés à un ensemble de circuits d'éléments de commutation de bit, qui sont connec- tés à un ensemble de résistances en Nichrome. Le CAN com- prend un comparateur 4 ayant une entrée non inverseuse con- nectée à un premier conducteur de sommation de charge 14 du CNA principal 2, et une entrée inverseuse connectée à un second conducteur de sommation de charge 14A. La sortie du comparateur 47 est connectée à un circuit de commande (non représenté) qui produit des bits de signal d'entrée numéri- que B1, B2, B3, etc., pour déterminer si chaque approxima- tion successive représentée sous la forme d'une configura- tion des bits de signal d'entrée numérique B1, B2, B3, etc., appliquée aux divers circuits d'élémeris de commutation de bit,doit être "acceptée" ou "rejetée" (comme il est bien connu de l'homme de l'art). Le CNA principal 2 comprend un conducteur d'en- trée 5 sur lequel est appliquée une tension d'entrée analo- gique VIN qui varie entre -VREF et +VREF. Une résistance d'entrée ou résistance de source 6 est connectée entre le conducteur 5 et le drain d'un transistor à effet de champ MOS (ou MOSFET) à canal N, 7. La source du MOSFET 7 est connectée par un conducteur 10 à la source d'un MOSFET de rappel au potentiel haut à canal N, 11, au drain d'un MOSFET de rappel au potentiel bas à canal N, 12, et à une borne du condensateur de bit de plus fort poids (ou MSB) 13. Le MOSFET de rappel au potentiel haut 11 et le MOSFET de rappel au potentiel bas 12 forment le circuit d'élément de commutation de bit pour le bit de plus fort poids du CNAC principal 2. L'autre borne du condensateur 13 est con- nectée au conducteur de sommation de charge 14. La grille du MOSFET d'échantillonnage 7 est con- nectée à un conducteur de signal ECHANTILLONNAGE qui appli- que un "un" logique à la grille du MOSFET 7 pendant le cy- cle "échantillonnage" et qui lui applique un "zéro" pendant le cycle "conversion" du CAN à approximations successives. Le drain du MOSFET de rappel au potentiel haut 11 est con- necté à un circuit qui produit une tension de référence VREF d'environ 2 volts. La grille du MOSFET de rappel au potentiel haut 11 est connectée de façon à recevoir un si- gnal numérique de bit B1 qui est produit par le circuit de commande précité. La grille du MOSFET de rappel au poten- tiel bas 12 est connectée de façon à recevoir un signal B1 qui est le complément logique de B1. La source du MOSFET de rappel au potentiel bas 12 est connectée au conducteur de masse 15. De façon similaire, le second bit de fort poids du CNA principal 12 comprend un MOSFET de rappel au poten- tiel haut 17 et un MOSFET de rappel au potentiel bas 16 dont la source et le drain sont respectivement connectés par le conducteur 18 à une borne du condensateur de second bit de fort poids 24, tandis que l'autre borne de ce der- nier est connectée au conducteur de sommation de charge 14. Les grilles des MOSFET 17 et 16 sont connectées de façon à recevoir respectivement les signaux d'éléments de commuta- tion de bit B2 et B2. Le drain du MOSFET 17 est connecté à VREF par une résistance 19. La source du MOSFET de rappel au potentiel bas 16 est connectée par le conducteur 22 à une borne d'une résistance 23 dont l'autre borne est con- nectée au conducteur de masse 15. Le troisième bit de fort poids comprend le MOSFET de rappel au potentiel haut 26 et le MOSFET de rappel au potentiel bas 27 dont les électrodes de grille sont connectées de façon à recevoir respective- ment les signaux d'élément de commutation de bit B3 et B3. La source du MOSFET 27 est connectée au conducteur 22, et son drain est connecté par le conducteur 28 à la source du MOSFET de rappel au potentiel haut 26. Le drain du MOSFET 26 est conneoté à VREF par la résistance 30. Cette configura- tion est répétée pour autant de bits de poids successive- ment inférieur qu'on le désire. Si on le désire, on peut utiliser la technique classique correspondant à l'emploi de condensateurs d'abaissement pour isoler ou "segmenter" des groupes de bits appropriés. Le conducteur de sommation de charge 14 est con- necté à la source d'un transistor de fixation de niveau 25, dont le drain est connecté à une tension continue VFIXATION' qui peut être produite par un circuit quelconque parmi un certain nombre de circuit simples, et qui peut avoir une valeur de 2 volts. La grille du MOSFET 25 est connectée de façon à recevoir le signal FIXATION pendant le cycle d' échantillonnage. Le CNA de compensation 3 comprend un nombre de bits désiré qui sont fondamentalement des doubles très exacts d'un groupe de bits de fort poids successifs du CNA principal 2. Le conducteur 33 est connecté à la masse et à la résistance 6A, qui est identique à la résistance de source 6. La résistance 6A est également connectée au drain du MOSFET 7A dont la grille est connectée de façon à rece- voir le signal ECHANTILLONNAGE. (On note qu'on a utilisé de façon générale les mêmes références numériques ou des réfé- rences similaires pour désigner des composants correspon- dants sur les figures 1-3. Par exemple, lorsque des compo- sants dans le CNA de compensation 3 correspondent à ceux dans le CNA principal 2, on utilise la même référence numé- rique, suivie par un "A" pour désigner le composant dans le CNA de compensation.) La source du MOSFET 7A est connectée par le conducteur 10A à la source du MOSFET de rappel au potentiel haut 11A, au drain du MOSFET de rappel au poten- tiel bas 12A et à une borne du condensateur 13A. Les résis- tances de canal des MOSFET de rappel au potentel haut 11 et lIA sont pratiquement identiques. Les résistances de canal des MOSFET de rappel au potentiel bas 12 et 12A sont prati- quement identiques. L'autre borne du condensateur 13A est connectée par le conducteur 14A aux bornes supérieures des condensateurs 14A et 29A, et à la source du MOSFET de fixa- tion de niveau 49. Les grilles du MOSFET de rappel au potentiel haut llA et du MOSFET de rappel au potentiel bas 12A sont con- nectées de façon à recevoir respectivement les signaux B1 et B1. Le drain du MOSFET de rappel au potentiel haut 11A est connecté à la masse. La source du MOSFET de rappel au potentiel bas 12A est connectée à la masse. Les résistances de canal des MOSFET 7 et 7A sont pratiquement identiques. Par conséquent, la configuration de circuit de bit de plus fort poids du CNA d'ajustement 3 est fondamentalement iden- tique à la configuration de circuit de bit de plus fort poids du CNA principal 2. Le second bit de fort poids du CNA de compensa- tion 3 comprend le MOSFET de rappel au potentiel haut 17A et le MOSFET de rappel au potentiel bas 16A dont la taille et la configuration géométrique sont identiques respective- ment à celles du MOSFET de rappel au potentiel haut 17 et du MOSFET de rappel au potentiel bas 16 du CNA principal 2. Les grilles des MOSFET 17A et 16A sont respectivement con- nectées de façon à recevoir des signaux d'élément de commu- tation de bit B1 et B1. Le drain du MOSFET de rappel au po- tentiel haut 17A est connecté au point de jonction entre les résistances 38 et 39 qui forment un diviseur de tension connecté entre VREF et la masse. Le conducteur 18A est con- necté à la source du transistor de rappel au potentiel haut 17A, au drain du transistor de rappel au potentiel bas 16A et à la borne inférieure du condensateur de CNAC 24A, dont la borne supérieure est connectée au conducteur de somma- tion de charge 14A. De façon similaire, le troisième bit de fort poids du CNA de compensation 3 comprend le MOSFET de rappel au potentiel haut 26A et le MOSFET de rappel au potentiel bas 27A dont les grilles sont connectées de façon à rece- voir respectivement les signaux d'élément de commutation de bit B2 et B2. Les MOSFET 26A et 27A ont des résistances de canal respectivement appariées à celles des MOSFET 26 et 27. La source du MOSFET 26A et le drain du MOSFET 27A sont connectés par le conducteur 28A à la borne inférieure du condensateur de CNAC 29A, dont la borne supérieure est con- nectée au conducteur de sommation de charge 14A. Le drain du MOSFET 26A est connecté au point de connexion entre les résistances de diviseur de tension 40 et 41, qui sont con- nectées en série entre VREF et la masse. Les sources des MOSFET de rappel au potentiel bas 16A et 27A sont connec- tées par le conducteur 22A au point de connexion entre les résistances de diviseur de tension 42 et 43, qui sont con- nectées entre VREF et la masse. Le conducteur de sommation de charge 14A est con- necté à la source du MOSFET de fixation de niveau 49, dont la grille est connectée de façon à recevoir le signal FIXA- TION, et dont le drain est connecté à VFIXATION. On sait que les diviseurs de tension résistifs qui sont connectés aux drains des MOSFET de rappel au po- tentiel haut dans un CNA de compensation ou d'ajustement, et aux sources des MOSFET de rappel au potentiel bas dans ces dispositifs, produisent un rapport de division de ten- sion élevé qui permet d'injecter de faibles quantités de charge, pouvant être ajustées par laser, dans le conducteur de sommation de charge 14A, par l'intermédiaire des conden- sateurs à pondération binaire correspondants, pour compen- ser des discordances dans les rapports entre les condensa- teurs à pondération binaire dans le CNA principal 2. Dans le mode de réalisation de l'invention qui est représenté sur la figure 1, le CNA de compensation 3 comprend en réalité 6 circuits d'élément de commutation de bit qui sont similaires, à l'exception des circuits divi- seurs de tension qui sont respectivement connectés aux drains des MOSFET de rappel au potentiel haut, dans les 6 circuits d'élément de commutation de bits de plus fort poids du CNA principal 2. Les condensateurs de CNAC 13, 24, 29, etc., sont pondérés de façon binaire de façon à avoir des valeurs de C, C/2, C/4..., en désignant par C une va- leur d'environ 20 picofarads. Les condensateurs 13A, 14A, 29A, etc., sont respectivement identiques aux condensateurs 13, 14, 29, etc. La valeur de la résistance en Nichrome 19 est égale à la valeur équivalente parallèle des résistances en Nichrome 38 et 39. (On peut évidemment utiliser d'autres matériaux pour la formation de résistances à couches minces, comme le Sichrome ou le nitrure de tantale, au lieu du Ni- chrome.) On fixe la valeur de la résistance 30 égale à la valeur de résistance équivalente en parallèle des résistan- ces 40 et 41. On fixe la valeur de la résistance 23 égale à la valeur équivalente des résistances parallèles 42 et 43, et ainsi de suite pour des bits supplémentaires de poids successivement inférieur. Une valeur caractéristique des résistances 19 et 30 est de 0,96 kiloohm. La résistance 23 pourrait avoir une valeur de 0,96 kiloohm. Les résistances 6 et 6A pourraient avoir une valeur de 1 kiloohm. Les ré- sistances 38 et 39 pourraient avoir des valeurs respectives de 25 et 1 kiloohms. Un condensateur de terminaison 45 ayant une capa- cité Cterm égale à la capacité du condensateur de bit de moindre poids du CNA principal 2, est connecté entre le conducteur de sommation de charge 14 et la masse. Un con- densateur de terminaison identique 45A est connecté entre le conducteur de sommation de charge 14A et la masse. Le fonctionnement fondamental des CNAC dans les convertisseurs analogique-numérique à approximations suc- cessives des figures 1 et 4 est bien connu et on ne le dé- crira donc pas. Conformément à l'invention, on a trouvé que les circuits qui attaquent les grilles des MOSFET de rappel au potentiel haut et des MOSFET de rappel au potentiel bas des éléments de commutation de bit provoquent fréquemment des changements indésirables des tensions des conducteurs de sommation de charge, en couplant du bruit d'alimentation de haute fréquence vers les deux conducteurs de sommation de charge 14 et 14A, par l'intermédiaire des capacités de grille des MOSFET de rappel au potentiel haut et de rappel au potentiel bas d'éléments de commutation de bit. Des im- pulsions de bruit de haute fréquence qui apparaissent sur le conducteur d'alimentation Vs pendant le cycle de conver- sion peuvent entraîner des "décisions de bit" incorrectes dans le comparateur 4 si de telles impulsions de bruit ne sont pas forcées à être de "mode commun" par rapport aux deux entrées du comparateur 4, par un équilibrage précis du type décrit ici. De façon plus importante, et conformément à l'in- vention, on a trouvé que des erreurs sont produites dans les tensions présentes sur les conducteurs de sommation de charge 14 et 14A pendant la partie finale du cycle d'échan- tillonnage, et que ces erreurs dépendent beaucoup plus qu'on ne l'aurait pensé de la précision de l'appariement des résistances d'ajustement, telles que les résistances 17, 26 et 23 du CNA principal 2, et des résistances d'ajus- tement correspondantes, telles que les résistances 17A, 26A et 23A, du CNA de compensation 3. On ne comprend pas par- faitement les raisons de ce résultat. On sait cependant que le blocage d'un MOSFET qui attaque un conducteur à capacité élevée est très complexe. On pensait que si les MOSFET de fixation de niveau 25 et 49 étaient appariés de façon précise et si les condensateurs correspondants du CNA principal et du CNA de compensation, tels que les condensateurs 13 et 13A, étaient appariés de façon précise, le blocage des MOSFET de fixation de niveau et 49 par le signal FIXATION, avec par exemple un temps de transition de blocage de cinq nanosecondes pour une excursion de tension de cinq volts, conduirait à une égali- sation correcte des tensions sur les conducteurs de somma- tion de charge 14 et 14A. On n'a pas reconnu que des dis- cordances entre des résistances connectées en série avec les condensateurs à pondération binaire 13, 24, etc. et 13A, 24A, etc., affecteraient notablement la précision de la concordance de telles tensions sur les conducteurs de som- mation de charge 14 et 14A. En d'autres termes, on pensait que, dans le cir- cuit de l'art antérieur de la figure 4, si les MOSFET de fixation de niveau 25 et 49 étaient appariés et si les con- densateurs 13, 24, 29, etc., étaient respectivement appa- riés avec les condensateurs 13A, 24A, 29A, etc., lorsque les MOSFET de fixation de niveau 25 et 49 étaient complète- ment bloqués avant le début du cycle de conversion, les conducteurs de sommation de charge 14 et 14A seraient à des tensions égales de façon appropriée. Conformément à la présente invention, on a trouvé qu'il était nécessaire d'insérer des résistances telles que les résistances 19 et 30 dans le CNA principal 2 de la fi- gure 1 (mais qui ne sont pas présentes dans le CNA de l'art antérieur de la figure 4), en série avec le drain de tous les MOSFET de rappel au potentiel haut, tels que ceux por- tant les références 17 et 26, pour assurer l'appariement avec la résistance équivalente des diviseurs de tension comprenant des résistances d'ajustement, telles que les ré- sistances 38, 39 et 40, 41, dans le CNA de compensation 3 de la figure 4. De façon similaire, on a trouvé qu'il était nécessaire d'insérer des résistances telles que la résis- tance 23 sur la figure 1 (mais qui n'est pas présente dans le circuit de l'art antérieur de la figure 4), en série avec les sources des MOSFET de rappel au potentiel bas, tels que les MOSFET 16 et 27 dans le CNA principal 2 de la figure 1, pour assurer l'appariement avec la résistance parallèle équivalente du diviseur de tension 42, 43 dans le CNA de compensation 3. * Sur la figure 3, la courbe 70 représente deux courbes étroitement appariées de V14 et V14A qui ont été générées par le programme de simulation de circuit bien connu PSPICE, pour le circuit représenté sur la figure 1, avec les condensateurs 13, 24, 29 et 45 fixés respective- ment à 20, 10, 5 et 2,5 picofarads; les condensateurs 13A, 24A, 29A et 45A ayant respectivement les mêmes valeurs. Dans ce cas, les résistances en série avec chacun des con- densateurs du CNA principal 2 sont appariées de façon pré- cise avec les résistances des circuits diviseurs de tension qui sont connectés en série avec les condensateurs corres- pondants du CNA de compensation 3; les MOSFET de fixation de niveau laissent clairement V14 et V14A chargés exacte- ment à la même tension. Cependant, si la résistance en série avec le con- densateur 13 est fixée pratiquement égale à zéro et si la résistance en série avec le condensateur 13A est fixée à une valeur notable supérieure, par exemple 15 kiloohms, les formes d'onde 80 de la figure 3 indiquent que V14 se charge rapidement jusqu'à un niveau de tension 75, et que V14A se charge plus lentement jusqu'à un niveau de tension 74 qui est notablement supérieur. Si la résistance en série avec le condensateur 24 de la figure i (c'est-à-dire la résistance 19) est fixée à un kiloohm, et si la résistance en série avec le condensa- teur 24A est fixée à un ohm, les courbes 81 de la figure 3 indiquent que V14 se charge au niveau 77 et que V14A se charge au niveau de tension 76, notablement supérieur. Bien que ces résultats ne soient pas parfaitement compris, les performances de circuit d'un mode de réalisa- tion de l'invention sous forme de circuit intégré indiquent que les résultats qui sont représentés sur la figure 3 sont tout à fait exacts, bien qu'on sache que le modèle mathéma- tique pour des MOSFET qui est utilisé dans le programme PSPICE ne modélisepas les diverses capacités parasites d'un MOSFET de façon aussi exacte qu'il serait souhaitable. Le CNAC de la figure i diffère donc du CNAC de l'art antérieur de la figure 4 sur plusieurs points impor- tants. Premièrement, dans le CNAC de l'art antérieur de la figure 4, les résistances telles que les résistances 19, 30 et 23 sont absentes, et le CNA principal 2 ne comporte pas de résistances appariées à des résistances quelconques dans le CNA de compensation 3. En outre, la résistance de source 6A n'est pas présente dans le CNA de compensation 3 du cir- cuit de l'art antérieur de la figure 4. Conformément à l'invention, on a trouvé que ces caractéristiques sont né- cessaires dans le mode de réalisation de la figure 1 pour obtenir un taux de réjection d'alimentation jugé acceptable pour un CAN à approximations successives à 12 bits, et pour obtenir une tension de décalage absolue acceptable pour un tel convertisseur. Plus précisément, la mise en oeuvre de la configuration de circuit qui est représentée de façon générale sur la figure 1 a conduit à une amélioration de la rejection de l'influence de l'alimentation sur la tension de décalage d'au moins un bit significatif à un quart d'un bit significatif, pour une variation d'alimentation normale, par exemple de 5%. La tension de décalage absolue a égale- ment été améliorée de façon importante. Le taux de réjec- tion de l'alimentation a également été amélioré de façon importante. Le CNAC de la figure 1 diffère également du CNAC particulier lA de la figure 3 par le fait que pour le cir- cuit d'élément de commutation du second bit de fort poids dans le CNA de compensation 3 de la figure 1, la grille du MOSFET de rappel au potentiel haut 17A reçoit le signal B1, au lieu de B2, et l'électrode de grille du MOSFET de rappel au potentiel bas 16A reçoit B1, au lieu de B2. Pour le troisième bit de fort poids de la figure 1, le signal B2, au lieu de B3, est appliqué à l'électrode de grille du MOSFET de rappel au potentiel haut 26A. De façon similaire, B2, au lieu de B3, est appliqué à l'électrode de grille du MOSFET de rappel au potentiel bas 27A sur la figure 1. Il faut noter que lorsqu'on utilise la technique de décalage ci-dessus, comme sur la figure 1, aucune résistance d'ajus- tement de diviseur de tension n'est nécessaire pour le bit de plus fort poids du CNA de compensation 3. Par conséquent, aucune résistance d'ajustement n'est nécessaire en série avec le transistor de rappel au potentiel haut ou le tran- sistor de rappel au potentiel bas, dans le bit de plus fort poids du CNA principal 2. Cette technique est connue dans l'art antérieur. Cette technique connue de "décalage" des signaux numériques d'éléments de commutation de bit B1, B1, B2, B2, etc., jusqu'à des bits de poids inférieur du CNA de compen- sation 3, pour compenser ou éliminer par équilibrage des erreurs dans des bits de poids supérieur du CNA principal 2, procure deux avantages importants. Un avantage consiste en ce que cette technique rend moins critique l'appariement précis des résistances d'ajustement correspondantes dans le CNA principal 2 et dans le CNA de compensation 3. Une autre raison consiste en ce que cette technique de décalage "li- bère" le ou les bits de fort poids du CNA de compensation 3 pour d'autres utilisations, dont l'une pourrait être de procurer un "décalage bipolaire" qui établit une valeur de "milieu d'échelle" du signal de sortie analogique qui est pro- duit,permettant d'obtenir une plus grande plage de tension d'entrée analogique et un meilleur rapport signal à bruit. Sur la figure 2, un'CNA principal 2A, ayant de façon générale la configuration qui est représentée sur la figure 2A, est connecté au conducteur de sommation de char- ge 14. Un condensateur abaisseur 52 ayant une capacité CX est connecté entre le conducteur de sommation de charge 14 et un conducteur de sommation de charge 68. (Cx peut avoir une valeur égale à celle du plus petit condensateur à pon- dération binaire, qu'on appelle un "condensateur unité", qui est utilisé dans le CNAC; tous les condensateurs à pon- dération binaire de plus grande capacité sont alors formés par des condensateurs unités connectés en parallèle.) Le sous-ensemble 2B peut contenir un CNAC d'ajustement ayant la configuration qui est représentée sur la figure 2B. Se- lon une variante, le sous-ensemble 2A peut comprendre par exemples six bits de plus fort poids du CNA principal 2A. Le sous-ensemble 2B pourrait contenir des circuits identi- ques à ceux du sous-ensemble 2A, avec la résistance de source et le MOSFET d'échantillonnage omis. Le sous-ensem- ble 2 représenterait alors les six bits de faible poids (ou LSB) du CNA principal. (Dans ce cas, le "CNAC principal" entier comprendrait les bits de fort poids dans le sous- ensemble 2A, le conducteur de sommation de charge, le con- densateur abaisseur 52, le conducteur de sommation de char- ge 68 et les bits de faible poids dans le sous-ensemble 2B.) Le conducteur de sommation de charge 14A est con- necté à un CNAC "fictif" 3A, qui est pratiquement identique au CNAC principal 2A, à l'exception du fait que sa borne d'entrée est connectée à la masse ou à une autre source appropriée de tension de référence stable, à faible impé- dance et à faible bruit, telle que VREF, et les drains de chacun des MOSFET de rappel au potentiel haut sont connec- tés à un diviseur de tension résistif correspondant dont les résistances sont connectées en série entre VREF et la masse. Un CNAC d'ajustement dans le sous-ensemble 3B com- porte un conducteur de sommation de charge 69 qui est con- necté au moyen d'un condensateur abaisseur 53 ayant une capacité Cy égale à CX. Trois bits du CNAC d'ajustement dans le sous-ensemble 3B sont représentés sur la figure 2B. Le CNAC qui est contenu dans le sous-ensemble 3B peut con- tenir un groupe de bits de faible poids d'un CNA fictif, dont les bits de fort poids sont pratiquement identiques aux bits de fort poids dans le sous-ensemble 3A. Si on uti- lise des valeurs Cx et C pour les condensateurs abaisseurs, xy les diviseurs de tension qui sont représentés sur la figure 2B sont isolés vis-à-vis du conducteur de sommation de charge 14A, de façon que l'absence de résistances dans le circuit de CNA principal de la figure 2A ne fasse pas apparaître des déséquilibres d'injection de charge suffi- sants pour créer des difficultés. Les "CNA de LSB" et les CNA d'ajustement qui sont indiqués sur la figure 2 peuvent être connectés aux conducteurs de sommation de charge 14 ou 14A sans condensateurs abaisseurs, si on le désire, mais les résistances d'ajustement devront alors être appariées, comme décrit ci-dessus. La fonction du CNAC fictif 3A est de présenter au conducteur de sommation de charge 14A des capacités parasi- tes exactement égales à celles que le CNAC principal dans le sousensemble 2A présente au conducteur de sommation de charge 14. Ceci contribue à permettre d'atteindre l'objec- tif qui consiste à obtenir des tensions exactement égales sur les conducteurs de sommation de charge 14 et 14A à la fin du blocage des MOSFET de fixation de niveau. Indépen- damment du fait que le CNAC d'ajustement séparé soit con- necté directement au conducteur de sommation de charge 14 ou au conducteur de sommation de charge 14A, et également indépendamment du fait qu'il soit connecté indirectement au conducteur de sommation de charge 14 ou 14A au moyen d'un condensateur abaisseur, le CNAC d'ajustement séparé a pour fonction de régler les faibles valeurs de la charge qui est injectée dans le conducteur de sommation de charge 14 ou 14A auquel le CNA d'ajustement est connecté, afin de com- penser des discordances dans les rapports mutuels entre les divers condensateurs à pondération binaire dans le CNA principal 2. Ce réglage est accompli par ajustement par laser de l'une au moins des résistances d'ajustement de diviseur de tension des divers bits du CNA d'ajustement. Le mode de réalisation de l'invention qui est re- présenté sur les figures 2, 2A et 2B se distingue davantage de l'art antérieur qui est représenté sur la figure 4, en comparaison avec le mode de réalisation de la figure 1, par l'utilisation des CNAC "fictif" et "d'ajustement" 3A et 3B. Le CNAC fictif 3A est constitué par un nombre présélection- né, c'est-à-dire 6, des bits de fort poids du CNAC princi- pal 2A. Les bits du CNAC fictif 3A sont de préférence des doubles suffisamment précis des bits de fort poids du CNAC principal 2A, pour que les capacités parasites de commuta- tion des grilles et des sources des transistors de fixation de niveau 25 et 49 soient égalisées, d'une manière telle que les effets de ces capacités et d'autres capacités asso- ciées aux bornes d'entrée du comparateur 4, ainsi que d'au- tres effets parasites qui ne sont pas bien compris (et qui sont difficiles à modéliser mathématiquement de façon pré- cise),soient tous compensés. Il faut noter que si on utilise un degré de "segmentation" suffisamment élevé, par la technique classi- que de condensateurs-abaisseurs envisagée ci-dessus, pour connecter le CNA d'ajustement au conducteur de sommation de charge 14A (ou 14), la résistance de canal et les capacités parasites du CNA d'ajustement seront insignifiantes et pourront être négligées. Cependant, si les effets de capa- cités parasites du CNA d'ajustement sont notables, soit du fait que le CNA d'ajustement est directement connecté à l'un des conducteurs de sommation de charge 14 ou 14A, soit du fait que le rapport de segmentation est trop faible, un "CNA d'ajustement fictif", fondamentalement identique au CNA d'ajustement, doit être connecté de la même manière (c'est-à-dire directement ou au moyen d'un condensateur abaisseur identique) au conducteur de sommation de charge opposé. On obtient ainsi une amélioration supplémentaire de la précision par rapport au mode de réalisation de la fi- gure 1. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Procédé pour améliorer la tension de décalage d'un convertisseur analogique-numérique comprenant un pre- mier CNAC (2) et un second CNAC (3), caractérisé par les étapes suivantes: (a) on débloque des premier et second transistors à effet de champ (25, 49) respectivement pour charger un premier conducteur de sommation de charge (14) dans le premier CNAC (2) à une première tension de référen- ce (VREF), et pour charger un second conducteur de somma- tion de charge (14A) dans le second CNAC (3) à la première tension de référence (VREF); (b) on débloque un premier transistor à effet de champ d'échantillonnage (7) dans le premier CNAC (2), pendant que les premier et second tran- sistors à effet de champ (25, 49) sont conducteurs, et on charge à une tension d'entrée analogique (VIN) un condensa- teur de bit de plus fort poids (13) dans le premier CNAC (2), par l'intermédiaire du premier transistor à effet de champ d'échantillonnage (7); (c) on bloque les premier et second transistors à effet de champ (25, 49) au moyen d'un signal de commande avec un intervalle de temps de transi- tion de blocage, chacun des premier et second transistors à effet de champ (25, 49) présentant des capacités parasites notablement non linéaires et des propriétés tension-courant notablement non linéaires; (d) pendant l'étape (c): (i) on fait en sorte que des courants parasites qui sont produits par le blocage du premier transistor à effet de champ (25) sous l'effet de ses capacités parasites non linéaires et de ses propriétés tension-courant non linéaires, circulent dans un ensemble de condensateurs (13, 24, 29) dans le pre- -mier CNAC (2), et dans un ensemble de capacités parasites d'un ensemble de circuits d'élément de commutation de bit (11, 12; 16, 17; 26, 27) dans le premier CNAC (2), et dans un ensemble de résistances (19, 23, 30) qui sont respecti- vement connectées en série avec les éléments de commutation de bit du premier CNAC (2); (ii) simultanément à l'opéra- tion (i), on fait en sorte que des courants parasites qui sont produits par le blocage du second transistor à effet de champ (49), sous l'effet de ses capacités parasites non linéaires et de ses propriétés tension-courant non linéai- res, circulent dans un ensemble de condensateurs (13A, 24A, 29A) dans le second CNAC (3), et dans un ensemble de capa- cités parasites d'un ensemble de circuits d'éléments de commutation de bit (1iA, 12A; 16A, 17A; 26A, 27A) dans le second CNAC (3), et dans des résistances équivalentes d'un ensemble de diviseurs de tension résistifs (38, 39; 40, 41; 42, 43) qui sont connectés respectivement en série avec les éléments de commutation de bit du second CNAC (3), les ré- sistances de canal correspondantes des circuits d'éléments de commutation de bit correspondants des premier et second CNAC (2, 3) étant appariées, les condensateurs à pondéra- tion binaire des premier et second CNAC étant appariés, et les résistances du premier CNAC (2) étant respectivement appariées avec les résistances équivalentes des circuits di- viseurs de tension résistifs; pour ainsi faire en sorte que les tensions sur les premier et second conducteurs de som- mation de charge (14, 14A) soient pratiquement égales à la fin de l'intervalle de temps de transition de blocage du signal de commande, malgré les capacités parasites non li- néaires et les propriétés tension-courant non linéaires des premier et second transistors à effet de champ (25, 49); et (e) on bloque le premier transistor à effet de champ d'échantillonnage (7). 2. Procédé selon la revendication 1, dans lequel les premier et second transistors à effet de champ (25, 49) et les premier et second transistors à effet de champ d'échantillonnage (7, 7A) sont des transistors à effet de champ MOS, caractérisé en ce qu'il comprend les étapes sui- vantes: on applique un signal numérique de bit de plus fort poids (B1) et un signal de complément logique (B1) du signal précité à un circuit d'élément de commutation de bit de plus fort poids (11, 12) du premier CNAC (2), et conjointement à un circuit d'élément de commutation de bit de plus fort poids (11A, 12A) du second CNAC (3) et à un circuit d'élément de commutation de poids inférieur (16A, 17A) du second CNAC (3); et on applique un signal numérique de second bit de fort poids (B2) et un signal de complément logique (B2) du signal précité à un circuit d'élément de commutation de second bit de fort poids (16, 17) du premier CNAC (2) et à un circuit d'élément de commutation de bit de poids inférieur (26A, 27A) du second CNAC (3). 3. Procédé selon la revendication 1, caractérisé en ce qu'on égalise des courants parasites correspondants qui sont produits sous l'effet du bruit de haute fréquence dans le signal numérique de bit de plus fort poids (B1) , le signal numérique de second bit de fort poids (B2), et les signaux de compléments logiques (B1, B2) et qui circulent dans la capacité parasite des circuits d'éléments de commu- tation de bit respectifs (11, 12; 16, 17; 26, 27; 11A, 12A; 16A, 17A; 26A, 27A) des premier et second CNAC (2, 3), pour égaliser ainsi des changements de tension parasites qui sont produits sur les premier et second conducteurs de som- mation de charge (14, 14A) sous l'effet de tels courants parasites correspondants. 4. Procédé selon la revendication 1, dans lequel les condensateurs (13, 24, 29) du premier CNAC (2) sont respectivement pondérés de façon binaire, caractérisé en ce qu'il comprend l'ajustement par laser de divers circuits diviseurs de tension (38, 39; 40, 41; 42, 43), pour faire en sorte que les circuits d'éléments de commutation de bit du second CNAC (3) injectent une charge suffisante dans le second conducteur de sommation de charge (14A), ou à partir de ce dernier, pour compenser des discordances de rapport entre divers condensateurs du premier CNAC (2). 5. Procédé selon la revendication 1, caractérisé en ce que le premier transistor à effet de champ d'échan- tillonnage est un premier transistor à effet de champ MOS d'échantillonage (7) et l'étape (b) comprend la charge à une tension d'entrée analogique (VIN) d'un condensateur de bit de plus fort poids (13) du premier CNAC (2), par l'in- termédiaire du premier transistor à effet de champ MOS d'échantillonnage (7) et d'une résistance de source (6), et en ce que l'étape (b) comprend le déblocage d'un second transistor à effet de champ MOS d'échantillonnage (7A) dans le second CNAC (3), pendant que les premier et second transistors à effet de champ (25, 49) sont conducteurs, et la charge à une tension de masse d'un condensateur de bit de plus fort poids (13A) du second CNAC (3), par l'intermé- diaire du second transistor à effet de champ MOS d'échan- tillonnage (7A) et d'une résistance de source fictive (6A), la résistance de source fictive étant appariée avec la ré- sistance de source. 6. Circuit convertisseur numérique-analogique à condensateurs (ou CNAC), incorporé dans un convertisseur analogique-numérique à approximations successives, caracté- risé en ce qu'il comprend, en combinaison: (a) un premier CNAC (2) comprenant: (i) un premier conducteur de somma- tion de charge (14), (ii) un premier groupe de condensa- teurs à pondération binaire (13, 24, 29), ayant chacun une première borne connectée au premier conducteur de sommation de charge (14), (iii) un premier groupe de circuits d'élé- ments de commutation de bit (11, 12; 16, 17; 26, 27), cha- cun d'eux comprenant une sortie connectée à une seconde borne d'un condensateur correspondant du premier groupe (13, 24, 29), chaque circuit d'élément de commutation de bit comprenant un transistor à effet de champ de rappel au potentiel haut (11, 17, 26) ayant une grille connectée de façon à recevoir un signal numérique de bit d'entrée cor- respondant (B1, B2, B3), un drain connecté par une première résistance à une première tension de référence (VREF), et une source connectée à la sortie de ce circuit d'élément de commutation de bit, chaque circuitd'élément de commutation de bit comprenant un transistor à effet de champ de rappel au potentiel bas (12, 16, 27) ayant une grille connectée de façon à recevoir un complément du signal numérique de bit d'entrée (B1, B2, B3), une source connectée par une seconde résistance à une seconde tension de référence, et un drain connecté à la sortie de ce circuit d'élément de commutation de bit; (b) un second CNAC (3) comprenant: (i) un second conducteur de sommation de charge (14A), (ii) un second groupe de condensateurs pondérés de façon binaire (13A, 24A, 29A), ayant une première borne connectée au second conducteur de sommation de charge (14A), (iii) un second groupe de circuits d'éléments de commutation de bit (11A, 12A; 16A, 17A; 26A, 27A), comprenant chacun une sortie con- nectée à une seconde borne d'un condensateur correspondant du second groupe (13A, 24A, 29A), chaque circuit d'élément de commutation de bit du second groupe comprenant un tran- sistor à effet de champ de rappel au potentiel haut (11lA, 17A, 26A) ayant une grille connectée de façon à recevoir un signal numérique de bit d'entrée correspondant (B1, B1, B2), et une source connectée à la sortie de ce circuit d'élé- ment de commutation de bit, chaque circuit d'élément de commutation de bit du second groupe comprenant un transis- tor à effet de champ de rappel au potentiel bas (12A, 16A, 27A) ayant une grille connectée de façon à recevoir un com- plément du siqnal.numérique de bitd'entrée.(Bl, Bi1. B2), une source connectée Dar une Dremière résistance à la se- conde tension de référence, et un drain connecté à la sor- tie de ce circuit d'élément de commutation de bit, chaque circuit d'élément de commutation de bit du second groupe comprenant un circuit diviseur de tension résistif ajusta- ble (38, 39; 40, 41), comprenant une seconde résistance connectée entre la première tension de référence et un drain du transistor à effet de champ de rappel au potentiel haut de ce circuit d'élément de commutation de bit, et une troisième résistance connectée entre le drain du transistor à effet de champ de rappel au potentiel haut de ce circuit d'élément de commutation de bit et le second conducteur de tension de référence; chacun des condensateurs du premier groupe (13, 24, 29) étant apparié avec un condensateur cor- respondant du second groupe (13A, 24A, 29A), la valeur de la première résistance de chaque circuit d'élément de com- mutation de bit du premier groupe étant égale à la résis- tance équivalente des seconde et troisième résistances du diviseur de tension (38, 39; 40, 41) d'un circuitd'élément de commutation de bit correspondant du second groupe. 7. Circuit convertisseur numérique-analogique à condensateurs (ou CNAC), incorporé dans un convertisseur analogique-numérique à approximations successives, caracté- risé en ce qu'il comprend, en combinaison: (a) un CNAC principal (2) comprenant:un premier conducteur de somma- tion de charge (14) et un premier transistor à effet de champ de fixation de niveau (25), connecté entre une ten- sion de fixation de niveau et le premier conducteur de som- mation de charge (14), un premier groupe de condensateurs pondérés de façon binaire (13, 24, 29), connectés au pre- mier conducteur de sommation de charge (14), un premier groupe de circuits d'éléments de commutation de bit (11, 12; 16, 17; 26, 27), connectés aux condensateurs respectifs (13, 24, 29); un premier groupe de résistances (19, 23, 30) connectées respectivement aux circuits d'éléments de commu- tation de bit, les circuits d'éléments de commutation de bit connectant électriquement les condensateurs en série avec les résistances respectives, pendant un cycle de con- version du convertisseur analogique-numérique, un élément de commutation d'échantillonnage (7) qui connecte une ten- sion d'entrée analogique (VIN) à un condensateur pondéré de façon binaire de plus fort poids) (13), par l'intermédiaire d'une résistance de source (6), pendant un cycle d'échan- tillonnage du convertisseur analogique-numérique; (b) un CNAC de compensation (3) comprenant:un second conducteur de sommation de charge (14A) et un second transistor à ef- fet de champ de fixation de niveau (49) connecté entre la tension de fixation de niveau et le second conducteur de sommation de charge (14A), un second groupe de condensa- teurs pondérés de façon binaire (13A, 24A, 29A), connectés au second conducteur de sommation de charge (14A), un se- cond groupe d'éléments de circuits de commutation de bit (11A, 12A; 16A, 17A; 26A, 27A), connectés respectivement aux condensateurs du second groupe, un groupe de diviseurs de tension résistifs (38, 39; 40, 41) connectés respective- ment aux circuits d'éléments de commutation de bit du se- cond groupe, les circuits. d'éléments de commutation de bit du second groupe connectant électriquement les condensa- teurs du second groupe en série avec les diviseurs de ten- sion résistifs respectifs, pendant le cycle de conversion, un élément de commutation d'échantillonnage (7A) qui con- necte une résistance d'ajustement de source (6A) en série avec un condensateur de bit de plus fort poids (13A) du se- cond groupe, pendant le cycle d'échantillonnage, grâce à quoi des tensions présentes sur les premier et second con- ducteurs de sommation de charge (14, 14A) sont égales après le blocage des premier et second transistors à effet de champ de fixation de niveau (25, 49), malgré les capacités de grille non linéaires et les propriétés tension -courant non linéaires des premier et second transistors à effet de champ de fixation de niveau (25, 49). 8. Circuit de convertisseur numérique-analogique à condensateurs (ou CNAC) , incorporé dans un convertisseur analogique-numérique à approximations successives, caracté- risé en ce qu'il comprend, en combinaison: (a) un CNAC principal (2A) comprenant: un premier conducteur de somma- tion de charge (14) et un premier transistor à effet de champ de fixation de niveau connecté entre une tension de fixation de niveau et le premier conducteur de sommation de charge (14), un premier groupe de condensateurs pondérés de façon binaire (C, C/2, C/4) connectés au premier conducteur de sommation de charge (14), un premier groupe de circuits d'éléments de commutation de bit (11, 12; 16, 17; 26, 27) respectivement connectés aux condensateurs, les circuits d'éléments de commutation de bit connectant électriquement les condensateurs respectifs à l'un ou l'autre de deux ni- veaux de tension pendant un cycle de conversion du conver- tisseur analogique-numérique, un élément de commutation d'échantillonnage (7) qui connecte une tension d'entrée analogique (VIN) à un condensateur à pondération binaire correspondant à un bit de plus fort poids (C), par l'inter- médiaire d'une résistance de source (6), pendant un cycle d'échantillonnage du convertisseur analogique-numérique; (b) un CNAC fictif (3A) comprenant:un second conducteur de sommation de charge et un second transistor à effet de champ de fixation de niveau connecté entre la tension de fixation de charge et le second conducteur de sommation de charge, un second groupe de condensateurs pondérés de façon binaire, connectés au second conducteur de sommation de charge, un second groupe de circuits d'éléments de commuta- tion de bit, connectés respectivement aux condensateurs, les circuits d'éléments de commutation de bit connectant électriquement les condensateurs respectifs à une tension de référence fixée, et un élément de commutation d'échan- tillonnage connectant la tension de masse à un condensateur de bit de plus fort poids du second groupe, par l'intermé- diaire d'une résistance de source appariée, pendant le cy- cle d'échantillonnage; (c) un CNAC d'ajustement (2B, 3B) comprenant:un troisième groupe de condensateurs pondérés de façon binaire et des moyens de connexion pour connecter le troisième groupe de-condensateurs pondérés de façon bi- naire à l'un des premier et second conducteurs de sommation de charge, un troisième groupe de circuits d'éléments de commutation de bit (16A, 17A; 26A, 27A) qui sont respecti- vement connectés aux condensateurs du troisième groupe, un groupe de diviseurs de tension résistifs respectivement connectés aux circuits d'éléments de commutation de bit du troisième groupe, les circuits d'éléments de commutation de bit du troisième groupe connectant électriquement les con- densateurs du troisième groupe en série avec les diviseurs de tension résistifs respectifs, pendant le cycle de con- version; grâce à quoi des tensions sur les premier et se- cond conducteurs de sommation de charge sont pratiquement égales après le blocage des premier et second transistors à effet de champ de fixation de niveau, malgré des capacités de grille non linéaires et des propriétés tension-courant non linéaires des premier et second transistors à effet de champ de fixation de niveau, et des discordances de rapport entre des condensateurs successifs du premier groupe (C, C/2, C/4) sont compensées par l'injection de faibles va- leurs de charge qui sont établies par les divers diviseurs de tension, dans l'un des premier et second conducteurs de sommation de charge auquel le CNAC d'ajustement (2B, 3B) est connecté, ou à partir de ces conducteurs.