FR 2653935 A1 19910503 FR 9013462 A 19901030 La présente invention concerne des transistors à effet de champ à jonction employant une grille à jonction pn (qu'on appelle ci-après JFET), et elle concerne plus particulièrement des JFET réalisés dans un semiconducteur composé, tel que l'arséniure de gallium. La figure I est une coupe qui représente schéma- tiquement la structure d'un transistor à effet de champ à jonction classique. Le transistor comprend une électrode de source métallique 1, une électrode de grille métallique 2 et une électrode de drain métallique 3. L'électrode de grille 2 est formée sur une région de grille 4 qui est une partie résiduelle d'une couche de type p 4. Les électrodes de source et de drain 1 et 3 sont formées sur une couche de canal de type n 6 et elles forment des contacts ohmiques avec cette couche de canal. La région de grille 4 est for- mée sur la couche de canal 6, entre les électrodes de sour- ce et de drain 1 et 3, et elle forme une jonction redres- seuse avec la couche 6. La couche de canal 6 est formée de façon caractéristique sur une couche tampon 8 qui n'est pas dopée. La structure entière est disposée sur un substrat 9, par exemple un substrat en arséniure de gallium semi-iso- lant, lorsque les autres matériaux employés dans le JFET sont l'arséniure de gallium ou l'arséniure d'aluminium- gallium. La région de grille 4 est formée par gravure d'une couche de semiconducteur obtenue par croissance épitaxiale, par exemple par épitaxie par jets moléculaires (EJM), sur la couche de canal 6. L'aire de la jonction qui est formée entre la région de grille 4 et la région de canal 6 est dé- finie par l'étendue de la gravure de la couche épitaxiale. Les performances, en particulier la réponse en fréquence, du JFET qui est représenté sur la figure 1 sont sous la dépendance de l'aire de la jonction entre la région de grille 4 et la région de canal 6. La fréquence de coupu- re fT du JFET lorsqu'il est utilisé dans un amplificateur, ou la fréquence d'oscillation maximale fmax lorsque le JFET max est utilisé dans un oscillateur, sont de façon caractéris- tique meilleures que les fréquences de coupure et d'oscil- lation de JFET formées par implantation ionique, comme dé- crit ci-dessous. Cependant, la maîtrise de l'étape de gra- vure formant la jonction entre la région de grille 4 et la région de canal 6 est difficile, ce qui fait que les carac- téristiques de dispositifs qui devraient être identiques mais qui sont fabriqués à des moments différents, peuvent être notablement différentes. On illustre la variabilité des caractéristiques de JFET ayant la structure qui est représentée sur la figu- re 1, à l'aide de la représentation schématique partielle de la figure 2. Comme le montre la figure 2, une couche de canal 6 a une largeur W de 200 microns, et la distance 1 entre la région de grille 4 et l'électrode de source 1 est égale à un micron. Pour faire en sorte que toute la couche de type p entre les électrodes de source et de drain, à l'exception de la région de grille 4, soit enlevée au cours d'une étape de gravure, on grave la couche de canal de type n 6 et on l'enlève partiellement au voisinage de la région de grille 4. Sur la figure 2, l'interface entre la couche de canal 6 et la couche de grille 4 avant gravure est indi- quée par des lignes en pointillés, tandis que les lignes continues indiquent la couche de canal 6 après gravure. De façon caractéristique, l'excès de gravure enlève 10 à 30 nanomètres de la couche de canal. L'épaisseur t du canal varie donc depuis environ 100 nanomètres près des électro- des de source et de drain, jusqu'à seulement 70 nanomètres sur les côtés opposés de la région de grille 4. La concen- tration de porteurs n dans la couche de canal 6, en ce qui concerne les électrons, est de façon caractéristique d'en- 17 -3 viron 1,5 x 10 cm, et la mobilité des électrons Me est d'environ 4 000 cm2/(V.s). La résistance de source R est: R = (p/t)(1/W) avec les notations suivantes: désigne la résistivité du matériau qui est égale à (1/qnpe), et q, qui est la charge de l'électron, est égale à -1,601 x 10 19 C. Pour les va- leurs caractéristiques de concentration et de mobilité de -2 - porteurs, V est égal à 1,041 x 102 ohm-cm. Lorsque l'épaisseur de canal t a une valeur cons- tante de 100 nanomètres, la résistance de source R est éga- le à 5,2 ohms. Cependant, si l'épaisseur t du canal est seulement d'environ 70 nanomètres, à cause d'une opération de gravure sur 30 nm dans la couche de canal, la résistance de source R augmente jusqu'à 7,5 ohms. Ce changement repré- sente une variation d'environ 44% et dépend de la profon- deur de gravure dans la couche de canal. Cependant, l'expé- rience pratique montre que la résistance de source varie beaucoup plus, par exemple d'environ 100%, entre des JFET gravés qui sont fabriqués par le même processus mais à des moments différents. La figure 3 est une coupe schématique de la structure d'un transistor à effet de champ à jonction clas- sique, fabriqué par implantation ionique, avec un procédé très similaire à celui qui est utilisé habituellement pour fabriquer des transistors à effet de champ à barrière de Schottky en arséniure de gallium. Sur la figure 3, comme sur les autres figures, les éléments décrits précédemment sont désignés par les mêmes références numériques. Dans la structure qui est représentée sur la figure 3, la région de grille de type p 4 se trouve à l'intérieur de la couche de canal de type n 6, et elle s'étend sur une surface sur la- quelle se trouve l'électrode de grille 2. La structure de la figure 3 comprend des régions de source et de drain 7 et 7', similaires ou identiques, dopées relativement fortement + avec le type n, qui s'étendent respectivement au-dessous des électrodes de source et de drain 1 et 3. Dans un procé- dé de fabrication de ce type-de JFET, on forme la couche de type n 6 par croissance épitaxiale ou par diffusion ou par implantation ionique d'impuretés. Ensuite, on masque contre l'implantation ionique la partie centrale de la couche de + type n 6, et on forme les régions n 7 et 7' par implanta- tion ionique. Enfin, on forme la région de grille de type p 4 par diffusion ou implantation ionique, en employant un masque qui protège la zone située à l'extérieur de la ré- gion de grille, vis-à-vis des ions de dopant de type p. pendant l'implantation ou la diffusion. On peut mieux maî- triser la fabrication du dispositif JFET résultant que cel- le de la structure de la figure 1, du fait qu'aucune opéra- tion de gravure au niveau d'une jonction pn n'est exigée. Cependant, la jonction pn qui est formée a une capacité pa- rasite, en plus de la capacité de grille inhérente, ce qui réduit les performances de fréquence du JFET. On exprime fréquemment les caractéristiques de réponse en fréquence d'un transistor à effet de champ au moyen d'une fréquence de coupure fT: fT = (gm/2T Cgs) endésignaitpargmla transconductance du dispositif, et par Cgs la capacité entre la grille et la source. gs Les éléments de la capacité parasite de la struc- ture de la figure 3 sont illustrés sur les figures 4(a) et 4(b). La figure 4(a) montre une coupe de la partie centrale du JFET de la figure 3, comprenant la région de grille 4 et l'électrode de grille 2. La structure de la jonction est agrandie sur la figure 4(b), et cette figure illustre la couche de désertion qui est formée à la jonction entre la région de grille de type n est la couche de canal de type n 6. Les composantes capacitives de la couche de désertion sont C'0 dans la partie la plus profonde de la jonction, parallèlement à la surface sur laquelle est disposée l'électrode de grille 2, et C' au niveau de chacun des deux côtés de la jonction qui sont de façon générale orien- tés transversalement à la surface sur laquelle se trouve l'électrode de grille 2. Ces composantes capacitives sont connectées électriquement en parallèle, ce qui fait que la capacité totale est leur somme arithmétique, c'est-à-dire C = C' + 2C' f gs 0Of La figure 5 illustre un exemple spécifique de la capacité du JFET de la figure 3. Dans cet exemple, la lon- gueur de grille 1, c'est-à-dire la longueur de la région de grille entre les électrodes de source et de drain, est de 0,5 micron, la largeur de canal est de 200 microns, et la profondeur t de la région de grille est de 0,1 micron. Sur la base de ces dimensions, la composante capacitive au ni- veau de chacun des côtés trransversaux de la région de grille est approximativement égale au cinquième de la capa- cité dans la partie la plus profonde de la région de gril- le. Pour une transconductance de 200 mS/mm, et une capacité par unité d'aire de 1,0 x 10 12 F/mm, la fréquence de cou- pure fT de cette structure de l'art antérieur est d'environ GHz. Cette fréquence de coupure est très inférieure à ce que l'on désire. La structure de JFET de la figure 1 a une capacité de jonction inférieure à celle de la structure de la figure 3, du fait qu'il n'y a pas de composantes latéra- les de la capacité de jonction dans la structure de la fi- gure 1. Il en résulte qu'on peut obtenir une fréquence de coupure plus élevée avec la structure de JFET de la figure 1. Ce qui précède illustre le fait que, dans l'art antérieur, on doit faire un choix entre la reproductibili- té, c'est-à-dire des caractéristiques de JFET uniformes, qui est obtenue dans la fabrication de la structure plane de la figure 3, et les meilleures performances en haute fréquence qui sont obtenues avec la structure de la figure 1, ayant une capacité de grille réduite. Un but de l'invention est de procurer un transis- tor à effet de champ à jonction ayant d'excellentes perfor- mances en haute fréquence et une structure plane qui peut être fabriquée de façon reproductible avec des caractéris- tiques uniformes. Conformément à un premier aspect de l'invention, un transistor à effet de champ à jonction comprend un bloc de semiconducteur ayant une surface, des régions de source et de drain relativement fortement dopées, d'un premier type de conductivité, disposées dans le bloc de semiconduc- teur en étant mutuellement espacées et en atteignant la surface, une couche de canal du premier type de conductivi- té disposée à l'intérieur du bloc de semiconducteur et s'étendant entre les régions de source et de drain et con- nectant électriquement ces régions, une région de grille d'un second type de conductivité qui est disposée à l'inté- rieur du bloc de semiconducteur et qui s'étend depuis la surface jusqu'à la couche de canal et qui forme une jonc- tion redresseuse avec la couche de canal, une région à ré- sistivité relativement élevée, disposée à l'intérieur du bloc de semiconducteur, entre la surface et la couche de canal, s'étendant entre les régions de source et de drain et entourant la région de grille, et des électrodes de source, de grille et de drain disposées sur la surface et respectivement en contact avec les régions de source, de grille et de drain. Selon un autre aspect de l'invention, on fabrique un transistor à effet de champ à jonction en accomplissant séquentiellement les opérations suivantes: on fait croître une couche de semiconducteur d'un premier type de conducti- vité et une couche de semiconducteur à résistivité relati- vement élevée sur un substrat semiconducteur à résistivité relativement élevée, on forme des régions de source et de drain mutuellement espacées, ayant une résistivité relati- vement faible et du premier type de conductivité, dans les couches de semiconducteur à résistivité relativement élevée et du premier type de conductivité, on forme une région de grille d'un second type de conductivité dans la couche de semiconducteur à résistivité élevée, à distance des régions de source et de drain, et s'étendant jusqu'à la couche de semiconducteur du premier type de conductivité, et formant une jonction redresseuse avec cette couche, et on forme des électrodes de source, de grille et de drain qui sont res- pectivement en contact avec les régions de source, de gril- le et de drain. D'autres caractéristiques et avantages de l'in- vention seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se ré- fère aux dessins annexés dans lesquels: La figure 1 est une coupe de la structure d'un transistor à effet de champ à jonction de l'art antérieur, comprenant une mésa formée par gravure. La figure 2 est une coupe de détail d'une partie du transistor à effet de champ à jonction de la figure 1. La figure 3 est une coupe de la structure d'un transistor à effet de champ à jonction de l'art antérieur. Les figures 4(a) et 4(b) sont des coupes de dé- tail d'une partie du transistor à effet de champ à jonction représenté sur la figure 3, comprenant une jonction prépa- rée par implantation ionique ou diffusion. La figure 5 est une vue de détail, partiellement en coupe, d'une partie du transistor à effet de champ à jonction de la figure 3. La figure 6 est une coupe de la structure d'un transistor à effet de champ à jonction conforme à un mode de réalisation de la présente invention. Les figures 7(a) - 7(d) sont des coupes qui il- lustrent un procédé de fabrication du transistor à effet de champ à jonction qui est représenté sur la figure 6. Les figures 8(a) et 8(b) sont des coupes de dé- tail d'une partie du transistor à effet de champ à jonction de la figure 6. La figure 9 est une représentation du gain en fonction de la fréquence pour un transistor à effet de champ à jonction conforme à l'invention et pour un transis- tor à effet de champ à jonction de l'art antérieur. Un transistor à effet de champ à jonction confor- me à un mode de réalisation de l'invention, qui est repré- senté sur la figure 6, comprend un bloc de semiconducteur qui comporte un certain nombre d'éléments. Un substrat 9, qui peut être en arséniure de gallium semi-isolant, porte une couche tampon 8 qui consiste de préférence en arséniure de gallium non dopé. La couche tampon 8 a une résistivité relativement élevée et elle peut être de type intrinsèque ou presque intrinsèque, c'est-à-dire exempte de dopants. D'autre part, le substrat semi-isolant peut contenir des impuretés introduites intentionnellement, telles que du chrome, pour produire des caractéristiques semi-isolantes. Les régions de source et de drain 7 et 7', qui sont de façon générale similaires ou identiques, sont des + régions relativement fortement dopées avec le type n, qui sont mutuellement espacées dans le bloc de semiconducteur et qui atteignent une surface du bloc située du côté opposé au substrat 9. Une électrode de source 1 et une électrode de drain 3 sont disposées sur cette surface du bloc de se- miconducteur, et sont respectivement en contact ohmique avec les régions de source et de drain 7 et 7'. Une couche de type n 6 est formée à l'intérieur du bloc de semiconduc- teur, à distance de la surface sur laquelle se trouvent les électrodes de source et de drain, et cette couche de type n + s'étend entre les deux régions n 7 et 7' et elle les con- necte ensemble. La couche 6 peut être en arséniure de gal- lium ou bien, dans une version du JFET consistant en un transistor à mobilité élevée des électrons (ou HEMT), elle peut être en AlxGa1 xAs avec 0 est en arséniure de gallium, elle se comporte comme un ca- nal de courant à travers lequel un courant circule entre les régions 7 et 7'. Dans un mode de réalisation du type HEMT, lorsque la couche 6 est en AlxGa xAs, il se forme dans la couche tampon 8 ce qu'on appelle un gaz d'électrons bidimensionnel, en position adjacente à l'hétérojonction de la couche 6 et de la couche tampon 8, et à cause de la pré- sence de cette hétérojonction. Du fait-que la mobilité des électrons est beaucoup plus élevée dans le gaz d'électrons bidimensionnel que dans le matériau Al XGa1 As, la circula- tion du courant entre les régions 7 et 7' a lieu de façon prédominante dans la couche tampon, c'est-à-dire que le ca- nal de courant s'étend de façon prédominante dans cette couche. Dans un but d'identification, on appelle ci-après la couche 6 une couche de canal, tout en sachant que dans le mode de réalisation du type HEMT, la couche de canal 6 ne remplit pas la fonction d'un canal de courant. Une région de grille de type p 4 s'étend à partir de la surface sur laquelle se trouvent les électrodes de source et de drain, jusqu'à la couche de canal 6 en semi- conducteur de type n, en formant une jonction redresseuse à l'interface entre la région de grille en semiconducteur de type p 4 et la couche de type n 6. Une région de matériau semiconducteur non dope, 5, ayant une résistivité relative- ment élevée, est disposée entre la surface sur laquelle se trouvent les électrodes de source et de drain, et la couche de canal 6 qui entoure la région de grille 4. La région 5 à résistivité relativement élevée est de préférence intrinsè- que, c'est-à-dire qu'elle n'est ni de type p ni de type n, et elle est très préférablement non dopée. Une électrode de grille 2 est formée sur la surface du bloc de semiconduc- teur sur laquelle se trouvent les électrodes de source et de drain 1 et 3. L'électrode de grille 2 est en contact ohmique avec la région de grille 4, et comme le montre la figure 6, elle peut s'étendre au-delà de la région de gril- le 4 et elle peut s'étendre partiellement dans la région à résistivité relativement élevée 5. Il est très préférable que la région à résistivité relativement élevée 5 consiste en arséniure de gallium. Les figures 7(a) - 7(d) illustrent un procédé de fabrication de la structure de la figure 6. On commence la fabrication du JFET en produisant un bloc de semiconducteur ayant la structure qui est représentée-sur la figure 7(a). On forme le bloc de semiconducteur en faisant croître par épitaxie une couche tampon d'arséniure de gallium non dopé, 8, sur un substrat en arséniure de gallium 9, de préférence un substrat en arséniure de gallium semi-isolant. La couche tampon 8 a une épaisseur d'environ un micron. On fait croître la couche de canal de type n 6 sur la couche tampon 8 jusqu'à une épaisseur d'environ 0,01 à 0,5 micron. Lors- que la couche de canal 6 est en arséniure de gallium, elle est dopée de façon à produire une concentration de porteurs 17 19 -3 d'environ 10 à 10 cm. Dans un autre mode de réalisa- tion de l'invention, c'est-à-dire un mode de réalisation du type HEMT, la couche de canal 6 peut être en arséniure d'aluminium-gallium ayant une épaisseur similaire et des caractéristiques électriques similaires. Enfin, on fait croître sur la couche de canal 6 une couche non dopée 5, ayant une résistivité relativement élevée, qui est de pré- férence en arséniure de gallium. La couche 5 est de préfé- rence intrinsèque, c'est-à-dire qu'elle n'est ni de type n ni de type p. Il est très préférable que la couche à résis- tivité élevée 5 ne contienne pas de dopants qui pourraient produire des charges électriques libres ou piégées à l'in- il térieur de la couche. On fait croître toutes ces couches par des techniques classiques, telles que l'épitaxie par jets moléculaires, le dépôt chimique en phase vapeur aux organo-métalliques (MOCVD), etc. Sur la figure 7(b), une couche de résine photo- sensible lia a été déposée sur la couche 5 à résistivité relativement élevée, et un motif a été défini dans la cou- che de résine pour mettre à nu deux régions mutuellement espacées. La couche de résine photosensible masque la par- tie centrale du bloc de semiconducteur vis-à-vis de l'im- plantation ionique. Comme l'indiquent les flèches sur la figure 7(b), des ions produisant une conductivité de type n sont implantés dans le bloc pour former les deux régions n 7 et 7' mutuellement espacées. Les ions implantés sont de façon caractéristique des ions silicium avec une énergie de keV et une dose de 2 x 1012 ions.cm2. Les ions traver- sent de préférence la couche à résistivité élevée 5 et la couche de canal 6, pour pénétrer dans la couche tampon 8 de façon à former les régions n 7 et 7'. Lorsque la couche de canal 6 est en arséniure d'aluminium- gallium et lorsque la couche 5 est en arséniure de gallium, les régions n 7 et 7' sont partiellement en arséniure d'aluminium-gallium et partiellement en arséniure de gallium. Après l'implantation ionique, une opération de recuit à 750 C pendant environ 15 minutes active les ions implantés pour achever la formation + des régions n 7 et 7'. Ensuite, comme le montre la figure 7(c), on reti- re le masque de résine photosensible lla et on forme à sa place un nouveau masque de résine photosensible llb. Le masque llb comprend une ouverture qui est disposée en posi- + tion centrale par rapport aux régions n 7 et 7'. On utili- se le masque llb à titre de masque d'implantation ionique, et on implante à travers l'ouverture dans le masque des ions produisant une conductivité de type p. dans la couche 5 à résistivité relativement élevée. On implante de façon caractéristique des ions magnésium avec une énergie de 120 keV et une dose de 1 x 1012 ions.cm2. Après l'implantation ionique, on recuit la structure à 800 C pendant 30 minutes pour activer les impuretés de type p et pour former la ré- gion de grille de type p 4. Dans les étapes finales qui sont illustrées sur la figure 7(d), on a enlevé le masque de résine photosensi- ble llb et on a déposé les électrodes de source et de drain 1 et 3 sur la surface du bloc de semiconducteur dans les + régions n 7 et 7' respectives. De plus, on a déposé une électrode de grille 2 sur la surface du bloc de semiconduc- teur sur laquelle se trouvent les électrodes de source et de drain, mais en contact avec la région de grille 4. L'électrode de grille 2 s'étend de préférence sur la surfa- ce au-delà de la région de grille 4, pour réduire la ré- sistance de la grille. Du fait que la couche 5 a une résis- tivité relativement élevée, ou est intrinsèque, l'extension de l'électrode de grille n'a pas d'effets défavorables. Ces électrodes de contact ohmiques peuvent comprendre de façon caractéristique trois couches, soit une structure AuGe/Ni/ Au, avec AuGe en contact avec le bloc de semiconducteur. Le transistor à effet de champ à jonction de la figure 6 a des caractéristiques supérieures, à la fois en ce qui concerne l'uniformité de ses caractéristiques élec- triques lorsqu'il est fabriqué à différentes occasions, qu'en ce qui concerne ses performances en haute fréquence, en comparaison avec les structures de transistors à effet de champ à jonction classiques des figures 1 et 3. Les figures 8(a) et 8(b) représentent en détail la région de grille d'un JFET conforme à l'invention. Comme il est indiqué sur la figure 8(b), la région de désertion qui est formée à la jonction pn est formée pratiquement en- tièrement à l'intérieur de la couche de canal 6. Par consé- quent, la capacité grille-source Cgs est égale à Co, du fait que les composantes transversales Cf sont négligea- bles. La capacité réduite augmente jusqu'à environ 42 GHz la fréquence de coupure fT du JFET de l'invention, dans une structure ayant des dimensions similaires à celles de l'exemple décrit en relation avec la figure 5. La courbe (i) de la figure 9 représente la caractéristique de réponse en fréquence calculée pour le transistor JFET de l'inven- tion, tandis que la courbe (ii) de la figure 9 représente la réponse en fréquence calculée de l'exemple de JFET qu'on a décrit en relation avec la figure 5. Les meilleures per- formances en haute fréquence, c'est-à-dire la réponse en fréquence plus étendue, apparaissent aisément sur la figure 9. Du fait que le JFET de l'invention utilise dans la formation de la région de grille un processus d'implan- tation ionique que l'on peut maîtriser aisément, des dispo- sitifs fabriqués à des moments différents ont des caracté- ristiques électriques très similaires ou presque identiques. En d'autres termes, le JFET conforme à l'invention procure l'avantage de la structure de l'art antérieur de la figure 3 en ce qui concerne l'uniformité de fabrication, tout en procurant également l'avantage d'excellentes performances en haute fréquence de la structure de l'art antérieur de la figure 1. La structure simple du JFET de l'invention peut être fabriquée aisément sans coût excessif. La couche à ré- sistivité élevée 5 permet de former la région de grille 4 dans des conditions bien définies, et elle protège égale- ment la couche de canal 6. Lorsque la couche de canal 6 est en arséniure d'aluminium-gallium au lieu d'être en arséniu- re de gallium, on obtient un transistor à mobilité élevée des électrons, qui a d'encore meilleures performances en haute fréquence. Bien qu'on ait décrit le procédé de fabrication du JFET de l'invention en considérant l'utilisation de l'implantation ionique, il est possible de former les ré- * gions de source et de drain 7 et 7' et/ou la région de grille 4 par diffusion d'impuretés qui produisent le type de conductivité désiré. La technique d'implantation ionique pour la formation de la région de grille 4 utilise de pré- férence du magnésium pour le dopant. On peut cependant im- planter ou diffuser du zinc dans la couche 5 à résistivité relativement élevée, pour former la région de grille 4. Le processus préféré d'implantation ionique permet de maitri- ser la profondeur des impuretés formant la région de grille 4 plus aisément qu'on ne peut le faire dans le cas d'une diffusion. Une caractéristique importante de l'invention ré- side dans la formation de la région de grille 4 dans une couche 5 à résistivité relativement élevée. Si la région de la couche 5 à l'extérieur de la région de grille 4 n'était pas un semiconducteur, on n'obtiendrait pas les avantages de l'invention. Par exemple, si la couche 5 à l'extérieur de la région 4 était un diélectrique, tel que du dioxyde de silicium, du nitrure de silicium ou du SiOn formé sur la couche de canal, des états de surface et d'interface et des pièges pour les porteurs seraient présents et perturbe- raient le fonctionnement du transistor à effet de champ. En outre, lesdifférences entre les coefficients de dilatation thermique produiraient des contraintes qui affecteraient défavorablement les performances électriques. De plus, pour former la région pour le dépôt d'une telle région diélec- trique, il serait nécessaire de graver la couche de canal 6, ce qui introduirait les problèmes de non-uniformité que l'on rencontre avec la structure de la figure 1, et ce qui exposerait la couche de canal 6 à l'ambiance. Cette exposi- tion est particulièrement indésirable dans un transistor HEMT, lorsque la couche 6 est en arséniure d'aluminium- gallium, du fait qu'une couche d'oxyde serait formée. Il est très préférable que la jonction redresseu- se entre la région de grille 4 et la couche de canal 6 soit disposée précisément à l'interface entre la couche à résis- tivité élevée et la couche de canal 6. On peut cependant tolérer des écarts par rapport à ce positionnement précis, sans augmentation notable de la capacité grille-source et sans réduction résultante de la réponse en fréquence. Pour obtenir la réponse en fréquence étendue désirée, les matériaux semiconducteurs qui sont employés dans le JFET de l'invention doivent être des semiconducteurs composés, tels que l'arséniure de gallium. Le JFET pourrait cependant également être fabriqué à partir de silicium pour des ap- plications à réponse en fréquence moins élevée. Bien qu'on ait décrit la structure de JFET en indiquant qu'elle conte- nait une couche tampon 8 isolant la couche de canal 6 vis- à-vis du substrat 9, et procurant une meilleure surface que le substrat pour la croissance de la couche de canal, la couche tampon n'est pas essentielle dans la structure de JFET. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Transistor à effet de champ à jonction, carac- térisé en ce qu'il comprend: un bloc de semiconducteur (8, 9) ayant une surface; des régions de source et de drain (7, 7') relativement fortement dopées, d'un premier type de conductivité, qui sont formées sur le bloc de semiconduc- teur dans des positions mutuellement espacées et atteignant la surface; une couche de canal (6) du premier type de con- ductivité, formée à l'intérieur du bloc de semiconducteur et s'étendant entre les régions de source et de drain (7, 7') et connectant électriquement ces régions; une région de grille (4) d'un second type de conductivité, formée à l'in- térieur du bloc de semiconducteur et s'étendant à partir de la surface jusqu'à la couche de canal, et formant une jonc- tion redresseuse avec la couche de canal (6); une région à résistivité relativement élevée (5), formée à l'intérieur du bloc de semiconducteur entre la surface et la couche de canal (6), s'étendant entre les régions de source et de drain (7, 7') et entourant la région de grille (4); et des électrodes de source (1), de grille (2) et de drain (3), formées sur la surface, respectivement en contact avec les régions de source (7), de grille (4) et de drain (7'). 2. Transistor à effet de champ selon la revendi- cation 1, caractérisé en ce que l'électrode de grille (2) est formée partiellement sur la région à résistivité rela- tivement élevée (5), sur la surface du bloc de semiconduc- teur. 3. Transistor à effet de champ selon la revendi- cation 1, caractérisé en ce que la région à résistivité re- lativement élevée (5) est de type intrinsèque. 4. Transistor à effet de champ selon la revendi- cation 1, caractérisé en ce que la région à résistivité re- lativement élevée (5) est non dopée. 5. Transistor à effet de champ selon la revendi- cation 1, caractérisé en ce que le premier type de conduc- tivité est le type n, le second type de conductivité est le type p et le bloc de semiconducteur (8, 9) comprend plus d'un semiconducteur composé. 6. Transistor à effet de champ selon la revendi- cation 1, caractérisé en ce que le premier type de conduc- tivité est le type n, le second type de conductivité est le type p. et la région de grille (4) consiste en arséniure de gallium contenant des atomes de dopant consistant en magné- sium qui produisent la conductivité de type p de la région de grille. 7. Transistor à effet de champ selon la revendi- cation 1, caractérisé en ce que le bloc de semiconducteur comprend un substrat (9) en arséniure de gallium semi-iso- lant et une couche tampon (8) en arséniure de gallium à ré- sistivité relativement élevée, disposée sur le substrat, la couche de canal (6) consiste en arséniure de gallium dispo- sé surla couche tampon (8), la région de grille (4) et la région à résistivité relativement élevée (5) sont en arsé- niure de gallium, et les régions de source et de drain (7, 7') sont en arséniure de gallium. 8. Procédé de fabrication d'un transistor à effet de champ à jonction, caractérisé en ce qu'il comprend les opérations suivantes: on fait croître successivement sur un substrat semiconducteur (9) à résistivité relativement élevée une couche de semiconducteur d'un premier type de conductivité (6) et une couche de semiconducteur à résisti- vité relativement élevée (5); on forme des régions de sour- ce et de drain (7, 7') mutuellement espacées, à résistivité relativement faible et ayant le premier type de conductivi- té, dans les couches de semiconducteur à résistivité rela- tivement élevée et du premier type de conductivité; on for- me une région de grille (4) du second type de conductivité dans la couche de semiconducteur à résistivité élevée (5), à distance des régions de source et de drain (7, 7'), et s'étendant jusqu'à la couche de semiconducteur du premier type de conductivité (6), en formant une jonction redres- seuse avec elle; et on forme des électrodes de source (1), de grille (2) et de drain (3), respectivement en contact avec les régions de source (7), de grille (4) et de drain (7'). 9. Procédé selon la revendication 8, caractérisé en ce qu'il comprend l'opération qui consiste à déposer l'électrode de grille (2) partiellement sur la couche de semiconducteur à résistivité relativement élevée (5). 10. Procédé selon la revendication 8, caractérisé en ce qu'il comprend l'opération consistant à faire croître la couche de semiconducteur à résistivité relativement éle- vée (5) sans la doper intentionnellement. 11. Procédé selon la revendication 8, caractérisé en ce qu'il comprend l'opération consistant à faire croître une couche d'arséniure d'aluminiumgallium pour la couche de semiconducteur du premier type de conductivité (6) et une couche d'arséniure de gallium pour la couche de semi- conducteur à résistivité relativement élevée (5). 12. Procédé selon la revendication 8, caractérisé en ce qu'il comprend l'opération consistant à faire croître au moins un matériau parmi l'arséniure de gallium et l'ar- séniure d'aluminium-gallium pour la couche de semiconduc- teur du premier type de conductivité (6) et la couche de semiconducteur à résistivité relativement élevée (5), et à implanter des ions silicium pour former les régions de source et de drain (7, 7').