FR 2653283 A1 19910419 FR 9012605 A 19901012 La présente invention se rapporte à des appareils destinés à détecter des erreurs sur des trajets de communication. On peut utiliser de tels appareils entre un trajet de communication numérique et un appareil de réception pour détecter des erreurs dues à des parasites électromagnétiques ou à différents modes de dérangement dus à des courts-circuits. Lorsque des signaux numériques sont transmis sur un trajet de communication de telle façon qu'un premier niveau et un second niveau de tension représentent respectivement les chiffres binaires "0" et "1", on détecte les niveaux de tension à l'extrémité de réception du trajet et on les convertit dans un circuit d'interface, en les niveaux de tensions numériques correspondants utilisés par les circuits numériques de l'appareil de réception. Une telle conversion d'interface est nécessaire, même lorsque les niveaux de tension numériques de l'appareil de réception correspondent nominalement à ceux de l'émetteur fournissant les signaux numériques au trajet de communication, du fait que les propriétés de transmission du trajet et des signaux parasites captés par le trajet peuvent dégrader les signaux au-delà des tolérances de l'appareil de réception. Le circuit d'interface assure une résistance par exemple, aux pointes de tension ou aux phénomènes transitoires induits dans les conducteurS du trajet et il effectue une comparaison de tension pour détecter les chiffres binaires du signal provenant du trajet. Cependant, certaines formes de parasites et certains types d'états anormaux provoquent l'altération des signaux présents sur le trajet de communication dans une mesure telle que des types connus de circuits d'interface font des détections de niveau de tension érronées. Cela a alors pour effet que l'appareil de réception reçoit des signaux dégradés sans qu'on prenne conscience qu'une erreur est survenue. Par exemple, dans les systèmes de commande numériques utilisés en aéronautique o des signaux numériques sont transmis d'une partie de l'avion à une autre le long d'un trajet de communication, il peut se produire un "court-circuit à chaud" de telle façon qu'un conducteur du trajet de communication est court-circuité sur une tension d'alimentation. Cela peut avoir pour effet que l'appareil de réception reçoit des données incorrectes ou des signaux de commande incorrects, avec des résultats potentiellement très graves. Selon l'ivention, on préconise un appareil destiné à détecter une erreur sur un trajet de communication, comprenant des moyens d'échantillonnage pour échantillonner un signal d'entrée à une pluralité d'instants d'échantillonnage pendant chaque période de bit et pour fournir un signal de sortie représentant le niveau du signal d'entrée à chacun des instants d'échantillonnage, et des moyens d'indication d'anomalies pour fournir un signal d'indication d'anomalies lorsque le signal de sortie des moyens d'échantillonnage représente un nombre d'échantillons de signal d'entrée du même niveau, lequel nombre est compris entre un premier nombre prédéterminé et un second nombre prédéterminé. De préférence, les moyens d'échantillonnage sont agencés pour détecter le fait que chaque valeur échantillonnée du signal d'entrée se trouve dans un intervalle de tension prédéterminé, par exemple dans un intervalle de tensions supérieur à une valeur prédéterminée. Dans un cas o l'intervalle de tensions prédéterminé correspond à un niveau binaire ou logique "1", les moyens d'indication d'anomalies fournissent le signal d'indication d'anomalies lorsqu'un trop grand nombre des niveaux échantillonnés sont au niveau "1" pour que le bit reçu représente "0" de façon fiable, mais que trop peu de niveaux échantillonnés sont au niveau "1" pour que le bit reçu représente "1" de façon fiable. Cependant, en ne requérant pas que tous les niveaux échantillonnés soient au niveau "1" pour que le bit reçu représente "1", ou que tous les niveaux échantillonnés soient "inférieurs à 1" pour que le bit reçu représente "0", l'appareil est immunisé contre les parasites tels que des variations transitoires de tension ou des pointes et peut être utilisé pour assurer la détection de bits représentant "0" et "1" avec un haut degré de fiabilité. L'appareil lui-même peut être utilisé comme interface entre un trajet de communication et un appareil de réception et peut assurer la conversion entre les signaux d'entrée provenant du trajet et les signaux de sortie numériques engendrés selon que le signal de sortie d'échantillonnage représente un nombre d'échantillons de signal d'entrée du même niveau supérieur ou égal au premier nombre prédéterminé (par exemple représentant "1") ou inférieur ou égal au second nombre prédéterminé (par exemple représentant "0"). Lorsque l'appareil comprend des moyens pour engendrer des signaux de sortie numérique, le problème du type de signal de sortie à fournir lorsqu'une erreur est détectée peut se présenter. Pour remédier à ce problème, l'appareil peut comprendre des moyens pour répéter un signal numérique antérieur lorsque le signal d'indication d'anomalies est engendré. Ainsi, un signal dont le niveau ne peut être détecté avec confiance peut être remplacé par un signal détecté correctement antérieur. En variante, on peut prévoir des moyens séparés pour transformer les signaux d'entrée en signaux numériques de sortie, et des moyens de traitement appropriés agencés pour recevoir les signaux numériques de sortie et le signal d'indication d'anomalies peuvent être utilisés pour exercer l'action appropriée lorsqu'une erreur est détectée. Dans un mode de réalisation, les moyens d'échantillonnage peuvent comprendre un compteur réversible comportant une entrée de commande réversible pour recevoir le signal d'entrée, une entrée d'horloge pour recevoir un signal d'horloge dont la fréquence est supérieure au débit binaire du signal d'entrée, et des moyens pour empêcher les dépassements de capacité négatifs et positifs du compteur. Dans un autre mode d'exécution, les moyens d'échantillonnage peuvent comprendre un registre à décalage entrée série sortie parallèle comportant une entrée de données pour recevoir le signal d'entrée et une entrée d'horloge pour recevoir un signal d'horloge dont la fréquence est supérieure au débit binaire du signal d'entrée, et un additionneur pour additionner les sorties du registre à décalage. Dans les deux modes d'exécution, la fréquence d'horloge peut être nominalement égale à un multiple du débit binaire, et les moyens d'indication d'anomalies peuvent comprendre un ou plusieurs comparateurs numériques. On va décrire à présent l'invention avec davantage de détails, à titre d'exemple, en se référant au dessin annexé dont: la figure 1 est un schéma de montage d'un appareil destiné à détecter une erreur sur un trajet de communication, constituant un premier mode d'exécution de l'invention, et la figure 2 est un schéma de montage d'un appareil destiné à détecter une erreur sur un trajet de communication, constituant un second mode d'exécution de l'invention. Les appareils représentés sur le dessin annexé peuvent être utilisés pour détecter des erreurs dans des signaux reçus de tout trajet de communication numérique dans lequel les chiffres binaires sont reçus en série et sont représentés par des niveaux de tension logiques standard. Une application des circuits de ce type consiste en la détection de courtcircuit se produisant sur des trajets de communication, par exemple vers des systèmes de réglage de carburant dans des moteurs aéronautiques. On peut prévoir plusieurs circuits de ce type comme parties d'interfaces entre plusieurs trajets de communication et des circuits ultérieurs, tels que des machines de traitement de l'information, et des interfaces comprenant plusieurs circuits du type représenté sur le dessin annexé peuvent être prévues sur, par exemple un circuit intégré propre à une application (ASIC). L'appareil représenté sur la figure 1 comprend un compteur réversible à trois bits 1 comportant une entrée de commande des deux sens connectée pour recevoir un signal d'entrée INPUT (ENTREE) d'un trajet de communication, de telle façon que, lorsque le signal INPUT a une valeur logique haute, le compteur 1 se met à compter en sens ascendant, tandis que, lorsque le signal INPUT a un niveau logique bas, le compteur 1 se met à compter à rebours. Le compteur 1 comporte une entrée d'horloge connectée pour recevoir des impulsions d'horloge CLK, et il comprend également des moyens pour empêcher un dépassement de capacité positif ou négatif du compteur, c'est-à-dire des moyens pour empêcher le contenu du compteur de descendre au-dessous de zéro et de monter au-dessus de sept. Dans le mode d'exécution représenté sur la figure 1, le débit binaire de signaux numériques reçus du trajet de communication est nominalement de 400 bits par seconde et la fréquence d'horloge des signaux d'horloge CLK est de 2,8 kHz. Ainsi, le compteur 1 échantillonne effectivement le signal INPUT sept fois pendant chaque période de bit. Les sorties QA, QB et QC du compteur 3 sont reliées à un comparateur numérique 2 qui a une première sortie délivrant un signal de sortie lorsque le contenu du compteur 1 dépasse cinq et un second signal de sortie lorsque le contenu du compteur 1 est inférieur à deux. Le comparateur 2 comporte une première sortie 3 et une seconde sortie 4 pour le premier signal de sortie et le second, respectivement. Les premières et secondes sorties 3 et 4 du comparateur 2 sont reliées à une première et une seconde entrée de prise de complément ou inverseuses d'une porte ET 5 dont la sortie est reliée à une entrée de données d'une bascule 6 de type D. La bascule 6 a une sortie Q destinée à fournir un signal d'indication d'anomalie FAULT lorsqu'une erreur ou anomalie est détectée et une entrée d'horloge reliée à la sortie d'un inverseur 7 dont l'entrée reçoit les impulsions d'horloge CLK. L'appareil représenté sur la figure 1 comprend en outre des moyens pour fournir un signal de sortie numérique OUTPUT représentant le niveau logique détecté du signal d'entrée INPUT et pour répéter un signal de sortie antérieur lorsqu'une anomalie est détectée. Ces moyens comprennent deux bascules de type D 8 et 9, une porte NON- ET à deux entrées 10, une porte OU à deux entrées 11 comportant des entrées de prise de complément ou inverseuses, et un inverseur 12. Les entrées d'horloge des bascules 8 et 9 sont connectées pour recevoir les impulsions d'horloge CLK et les impulsions d'horloge inversées provenant de l'inverseur 7, respectivement. L'entrée de données de la bascule 8 est connectée à la sortie Q de la bascule 9 dont l'entrée de données est reliée à la sortie de la porte 11. Une première entrée inverseuse de la porte 11 est reliée à la sortie de l'inverseur 12 dont l'entrée est reliée à la première sortie 3 du comparateur 2. La seconde entrée inverseuse de la porte 11 est reliée à la sortie de la porte 10 dont la première entrée est reliée à la sortie Q de la bascule 8 et dont la seconde entrée est reliée à la sortie de la porte 5. Au cours d'un fonctionnement normal, o des bits corrects du signal d'entrée sont reçus, un signal d'anomalie transitoire est engendré chaque fois que le signal d'entrée varie entre les niveaux logiques haut et bas. Cependant, de tels signaux d'anomalie transitoires peuvent être rejetés, par exemple par échantillonnage du signal d'anomalie en synchronisme avec les bits entrants du signal d'entrée ou par intégration du signal d'anomalie de façon à n'identifier que des anomalies persistantes. En cours de fonctionnement, le compteur 1 échantillonne le niveau de tension de chaque bit du signal d'entrée en sept points. Le comparateur 2 détermine si les valeurs échantillonnées correspondent à plus de cinq niveaux logiques hauts ou à moins de deux niveaux logiques bas. Ainsi, si le bit échantillonné du signal d'entrée est au niveau logique haut pour six ou sept des échantillons, on admet que cela indique que le bit représente un niveau logique haut ou "1" en logique positive. Inversement, si le bit d'entrée est à un niveau logique haut pour zéro ou un échantillon, le bit d'entrée est détecté comme étant au niveau logique bas, représentant O logique en logique positive. Dans les deux cas, la porte 5 fournit un niveau logique bas à la porte 10, ce qui empêche le passage de signaux provenant de la bascule 8. De plus, la bascule 6 est mise à zéro, de sorte que le signal d'anomalie est supprimé. La bascule 9 est mise au niveau logique de la première sortie 3 du comparateur, et elle est fournie en tant que signal de sortie du circuit. En agençant le comparateur 2 pour comparer le nombre d'échantillons au niveau logique haut à deux et cinq, on immunise le circuit contre certaines erreurs, telles que des pointes ou variations transitoires de tension étroites pouvant affecter l'un des sept échantillons de chaque bit. Cependant, dans le cas de plus fortes erreurs ou anomalies de trajets de communication, telles que des courts-circuits à chaud, le nombre d'échantillons du signal d'entrée au niveau logique 1 sera supérieur ou égal à deux et inférieur ou égal à cinq. Dans ce cas, la première sortie 3 et la seconde sortie 4 du comparateur 2 seront au niveau logique bas, de sorte que la sortie de la porte 5 sera au niveau logique haut. La sortie de la bascule 6 sera ainsi à 1, ce qui indique qu'une anomalie ou erreur a été détectée. De plus, la sortie de la porte 5 ouvre la porte 10, ce qui a pour effet que le niveau de sortie précédent de la bascule 9, qui a été précédemment dirigé dans la bascule 8, est renvoyé dans la bascule 9. Ainsi, chaque fois qu'un état d'anomalie est détecté, la sortie numérique du circuit est maintenue à la valeur détectée sans anomalie précédente. Le mode d'exécution représenté sur la figure 2 diffère de celui représenté sur la figure 1 par le fait que le compteur 1 est remplacé par un registre à décalage 20 et un additionneur 21. Les autres composants représentés sur la figure 2 sont désignés par les mêmes références numériques que celles utilisées sur la figure 1 pour des éléments correspondants et on ne les décrira pas davantage. Le registre à décalage 20 est du type entrée série sortie parallèle et il comporte une entrée de données qui reçoit le signal d'entrée INPUT et une entrée d'horloge qui reçoit les impulsions d'horloge CLK. Le registre à décalage comporte sept étages dont les sorties QA à QC sont reliées à des entrées respectives d'un additionneur 21. L'additionneur 21 comporte une sortie parallèle à trois bits qui représente sous forme binaire la somme des signaux de niveau logique haut fournis par les sorties du registre à décalage 20. Ainsi, la sortie binaire à trois bits de l'additionneur 21 représente le nombre d'échantillons au niveau logique haut dans le bit échantillonné du signal d'entrée. Le reste du fonctionnement du circuit représenté sur la figure 2 est le même que celui représenté sur la figure 1, et on ne le décrira pas davantage. REVENDICATIONS 1. Appareil destiné à détecter une erreur sur un trajet de communication, caractérisé par des moyens d'échantillonnage (1, 20, 21) pour échantillonner un signal d'entrée à une pluralité d'instants d'échantillonnage pendant chaque période de bit du signal d'entrée et pour fournir une sortie représentant le niveau du signal d'entrée à chacun des instants d'échantillonnage, et des moyens d'indication d'anomalies (2, 5, 6) pour fournir un signal d'indication d'anomalie lorsque le signal de sortie des moyens d'échantillonnage représente un nombre d'échantillons de signal d'entrée du même niveau, lequel nombre est compris entre un premier nombre prédéterminé et un second nombre prédéterminé. 2. Appareil selon la revendication 1, caractérisé en ce que les moyens d'échantillonnage (1, 20 21) sont agencés pour détecter le fait que chaque valeur échantillonnée du signal d'entrée est comprise dans un intervalle de tensions prédéterminé. 3. Appareil selon la revendication 2, caractérisé en ce que les moyens d'échantillonnage (1, 20, 21) sont agencés pour détecter le fait que chaque valeur échantillonnée du signal d'entrée est supérieure à une valeur prédéterminée. 4. Appareil selon l'une quelconque des revendications précédentes, caractérisé par des moyens (5, 8-12) pour fournir un signal de sortie ayant une première valeur lorsque le nombre d'échantillons de signal d'entrée de la même valeur est inférieur au premier nombre prédéterminé et une seconde valeur lorsque le nombre d'échantillons de signal d'entrée de la même valeur est supérieur au second nombre prédéterminé, le second nombre prédéterminé étant supérieur au premier nombre prédéterminé. 5. Appareil selon la revendication 4, caractérisé par des moyens (8-11) pour répéter un signal de sortie antérieur lorsque le signal d'indication d'anomalies est engendré. 6. Appareil selon l'une quelconque des revendications précédentes, caractérisé en ce que les moyens d'échantillonnage comprennent un compteur réversible (1) comportant une entrée de commande de comptage en sens ascendant et à rebours pour recevoir le signal d'entrée, une entrée d'horloge pour recevoir un signal d'horloge dont la fréquence est supérieure au débit binaire du signal d'entrée, et des moyens pour empêcher le débordement négatif ou positif du compteur. 7. Appareil selon l'une quelconque des revendications 1 à 5, caractérisé en ce que les moyens d'échantillonnage comprennent un registre à décalage à entrée série et sortie parallèle (20) comportant une entrée de données pour recevoir le signal d'entrée et une entrée d'horloge pour recevoir un signal d'horloge dont la fréquence est supérieure au débit binaire du signal d'entrée, et un additionneur (21) -pour additionner les sorties du registre à décalage (20).