FR 2655196 A1 19910531 FR 8916144 A 19891129 La présente invention conoerne le domaine des circuits intégrés et plus particulièrement des circuits intégrés oompre- nant des transistors latéraux et des transistors verticaux, dans lesquels les transistors latéraux sont isolés individuellement ou en groupes par jnccticn. Pour situer le problème posé, deux exemples de configu- rations classiques de circuits intégrés comrprenant des transis- tors verticaux et des transistors latéraux vont être rappelés en relation avec les figures 1 et 2. La figure 1 représente un circuit intégré formé dans un substrat 1 de type N sur la face arrière duquel est prévue une zone de surdopage N+ 2 qui est revêtue d'une métallisation 3. Dans la partie droite de la figure est illustrée une cellule 10 de transistor MDS à canal N vertical et dans la partie gauche de la figure une partie logique, ou partie signal, 20, dans laquelle sont formés des transistors MJS à canal N et canal P latéraux. Le transistor M Ds vertical 10 corprenxd des régions de souroe 11 formées dans des régions de canal 12 surmontées par une grille isolée 13 Les régions de source 11 sont sol idires d'une métallisation de source 14 également en contact avec la région de caisson 15 dont une partie constitue la région de canal 12 De façon classique, un transistor vertical de puissance (VEMNDS) est constitué d'un grand nombnre de cellules en parallèle telles que la oellule 10. La partie logique 20 comprend des transistors MDS à canal P 21 et des transistors MDS à canal N 22 Ces transistors sont formes dans un caisson de type N 23 (les transistors à canal N étant formes dans un deuxième caisson 24 disposé dans le cais- son 23) L'ensemble de la partie logique est isolé par jonction au moyen de régions dopées P+ formant d'une part une couche enterrée 25, d'autre part des puits latéraux 26 rejoignant la couche enterrée 25 La str Lxucture d'isolement 25, 26 est reliée par sa partie supérieure à des métallisations d'isolement 27 cxnnectées à un potentiel d'isolement Viso. La figure 2 représente une autre structure classique de circuit intégré cmposant des composants verticaux et latéraux. Dans oette figure, des éléments analogues à ceux de la figure 1 sont désignés par de mâmes références numériques. La partie droite de la figure 2, correspondalt à une cellule d'un transistor MOS vertical à canal N, est identique à la partie droite de la figure 1. La partie de transistors logiques est maintenant dési- gnée par la référence 30 Elle est formée dans un caisson P 31 de type de conuctivité opposé à celui du substrat On y a repré- senté seulement un transistor à canal N 32 Le caisson P est bordé par un puits d'isolement de type P+ 36 relié à une métal- lisation d'isolement 37 relié à un potentiel d'isolement Viso. Dans oette configuration, Viso est égal au potentiel de référence VSS de la partie signal. on a en outre représenté en figure 2, un transistor bipolaire vertical 40 comprenant une région de base de type P 41 et une région d' émetteur de type N+ 42 Le collecteur de ce tran- sistor vertical oorrespcld au drain du transistor MOS vertical et la métallisation de collecteur sera donc la métallisation de face arrière 3 On notera qu'un transistor NPN vertical pourrait éga- lement avoir été prévu dans la structure de la figure 1. Les figures 1 et 2 ont été représentées de façon extré- mement schématiques et sont destirées uniquement à exposer le problème lié à l'isolement des régions de transistors latéraux (partie signal ou partie logique). Dans un mode de fonctionnement usuel d'un transistor de puissance vertical, les sources des transistors MMS verticaux (VEMOS) ou les émetteurs des transistors NPN verticaux sont reliés à la masse et les drains des VEMC 6 et les collecteurs des transistors NPN verticaux (face arrière) sont reliés à la haute tension positive Les circuits logiques fonctionnent normalement entre le niveau de la masse et une tension d'alimentation posi- tive (VCC) Pour que les caissons des transistors latéraux soient convenablement isolés, il convient alors que le potentiel d'iso- lement Viso soit le potentiel le plus négatif du circuit, c'est-à-dire la masse En ce cas, ommie 1 'illustre très schemati- quement la figure 3 A, la borne 27 (figure 1) ou la borne 37 (figure 2) est reliée à la masse et la diode P+N 50 entre la région d'isolement ( 25, 26; 36) et la face arrière est en inverse entre la haute tension positive Vout et la masse Le circuit est alors convenablement isolé. Toutefois, il est possible que de façon transitoire la tension Vout appliquée à la métallisation de face arrière 3 devienne rnégative, par exemple par suite d'une commutation ou de parasites Alors, la diode d'isolement 50 illustrée en figure 3 A est polarisée en direct Il en résulte de nombreux inoxnvénients bien connus, à savoir: une circulation de courants parasites ii Cortants dans la zcoe logique ou de signal, une consor mmation élevée sur l'alimentation de la partie signal, un risque de latch-up d'éventuelles structures CMOS contenues dans le ou les caissons logiques, un chanement éventuel d'état de certains circuits logiques tels que des points mémoires, des compteurs, etc. Pour pallier ces inconvénients, on a proposé dans l'art antérieur de relier le potentiel d'isolement Viso à la masse non plus directement mais par l'intermédiaire d'une diode 51, comme oela est représenté en figure 3 B On bloque donc ainsi normalement la circulation de courant entre la région d' isolement et la fae arrière du circuit intégré quand la tension Vout sur cette faoe arrière s' inverse Toutefois, cette solution présente de nomreux ir énients: la diode 51 n'est pas facile à intégrer; l'insertion de oette diode 51 rajoute un seuil de diode (environ 0,6 volts) sur toutes les tensions d'entrée/sortie de la partie logique; il en résulte par exemple que cette partie logique peut ne plus être compatible avec des signaux de commanae de type TTL; le circuit risque de ne plus fonctionner quand Vout est négatif, Viso étant alors à un potentiel flottant; et omme l'illustrent les figures 1 et 2, il existe un transistor bipolaire parasite PNP Qpl dont le collecteur corres- pond à la région d'isolement 26 ou 36, dont l'émetteur correspond au caisson 15 des transistors M O S de puissanroe, et dont la base oerespc au substrat 1 du circuit intégré Quand Vout devient négatif, oet élément, disposé comme l'illustre la figure 3 B en parallèle sur la diode 51, risque de se mettre en oonduction et annule alors l'effet de oette diode 51. Ainsi, un objet de la présente invention est de prévoir un circuit d'isolement intégré dans un circuit monolithique du type de ceux illustrés en figures 1 et 2 et permettant de mainte- nir l'isolement et le bon fonctionnement des parties logiques du circuit même quand la haute tension positive s'inverse. Pour atteire cet objet, la présente invention prévoit une structure intégrée, dite circuit d'isolation dynamique, permettant de coec automatiquement les régions d'isolement ou bien à la masse quand la haute tension de fae arrière du circuit intégré est positive par rapport à la masse ou bien à cette tension de fae arrière quarnd oelle-ci devient négative par rapport à la masse. Plus particulièrement, la présente invention prévoit un circuit d'isolation dynamique faisant partie d'un circuit intégré monolithique comprenant des transistors latéraux dont les bornes sont accessibles par la fao avant du circuit et des transistors verticaux dont une borne de puissance correspxond à la face arriè- re, les transistors latéraux étant isolés, individuellement ou en groupes, par une région d'isolement reliée à un potentiel dit potentiel d'isolement, oes transistors latéraux étant conectés à des tensions d'une première polarité par rapport à une tension de référence, la borne de puissarnce connectxie à la face arrière étant également normalement à un potentiel de la première pola- rité par rapport à la tension de référence Ce circuit ccnrendo des moyens de détection du signe du potentiel de la face arrière par rapport à la tension de référence, des premiers moyens de o Lm Lutation onmprenant au moins un transistor latéral pour relier le potentiel d'isolement au potentiel de référence quarnd le potentiel de la faoe arrière est de la première polarité par rapport au potentiel de référence, et des seconds toyens de commutation comprenant au moins un transistor vertical pour relier le potentiel d'isolement au potentiel de la faoe arrière quaind le potentiel de la face arrière est de la deuxième polarité par rapport au potentiel de référence. Selon un mide de réalisation de la présente invention, le potentiel de référence est la masse, la face arrière du circuit intégré corresponcd à une Couche de type N+ et la région d'isolement est de type P, la premnière polarité étant la polarité positive. Selon un mode de réalisation de la présente invention, les moyens de détection du signe du potentiel de la face arrière par rapport à la mnasse cxmrennent un transistor vertical NPN dont le ollecteur est relié à la face arrière, la base est pola- risée à une tension positive déterminée inférieure à la tension baseémetteur à l'état passant d'un transistor NPN, et l'émetteur est relié à la tension d'alimentation positive normale des tran- sistors latéraux par l'intermédiaire d'un élément de charge. Selon un mode de réalisation de la présente invention, les moyens de détection du signe du potentiel de la face arrière par rapport à la masse conprenent un transistor VEM O S à canal N connecté à un transistor NMOS latéral dont l'autre borne prirci- pale est reliée à la tension d'alimentation positive normale des transistors latéraux par l'intermédiaire d'un élément de charge; la grille du transistor VDMOS à canal N étant polarisée à la tension d'alimentation positive des transistors latéraux et la grille du transistor NM 4 S latéral étant polarisée à une valeur peu supérieure à sa tension de seuil. Selon un mode de réalisation de la présente invention, les premiers moyens de ommutation oemprennent un transistor M 05 canal N à enrichissement dont la source est reliée au potentiel de référence, dont le drain est connecté aux régions d'isolement et dont la grille est commnandée par les moyens de détection de signe, le substrat dudit transistor MOS étant de préférene relié au potentiel de référence. Selon un mode de réalisation de la présente invention, les sec nds moyens de commutation omprennent un transistor bipo- laire vertical NPN dont l'émetteur est connecté à la face arrière du substrat, dont le ollecteur est connecté aux régions d'iso- lement et dont la base est ccrnna LYée à travers un dispositif inverseur par les moyens de détection de signe. Selon un mode de réalisation de la présente invention, les seconds moyens de commutation cnprenoent un transistor MES vertical à canal N dont le drain est corxnecté à la face arrière, dont la source est cnetée au potentiel d'isolement et dont la grille est commandée à travers un inverseur par les mryens de détection de signe. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de nmodes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: les figures 1 à 3 B, décrites précdaeument, étaient destinées à illustrer l'état de la technique et le problème que la présente invention vise à résoudre; parmi oes figures, les figures 1 et 2 représentent des structures classiques de circuits intégrés à transistors latéraux et verticaux et les figures 3 A et 3 B des schémas équivalents de l'isolement des caissons logiques; la figure 4 illustre la foncticn que le circuit selon la présente invention accomplit; la figure 5 représente un exemple schématique de détec- teur de polarité; la figure 6 représente un ex Emple plus détaillé de détecteur de polarité; la figure 7 représente un autre mode de réalisation de détecteur de polarité; la figure 8 représente les éléments principaux d'un mode de réalisation de circuit selon la présente invention; la figure 9 représente de façon un peu plus détaillée les éléments principaux d'un mode de réalisation de circuit selon la présente invention; et la figure 10 représente de façxn schématique un exaeple d'intégration d'un circuit selon la présente invention. Come le représente la figure 4, un circuit selon la présente invention comprend un détecteur de polarité D pour indi- quer si le potentiel sur la face arrière d'un circuit intégré tel que celui des figures 1 et 2, omprenant des oemposants verticaux et latéraux, est positif ou négatif par rapport à la tension de référence du circuit, habituellement la masse, GND Selon le résultat de la onparaison fournie par le détecteur D, la tension Viso appliquée aux régions d'isolement ( 25, 26; 36) est ou bien la masse GND, connecte par l'intermédiaire d'un pranier ogmmutateur Si, ou bien la tension de face arrière Vout nno- tée par 1 'interédiaire d'un second cammutateur 52 Un inverseur I permet de commander de façon opposée les commutateurs Si et 52 Ainsi, le potentiel d'isolement Viso est toujours relié au potentiel le plus négatif du circuit par l'interdiaire d'un commutateur à fhaible i'édarne et le fnctionnement des circuits logiques continue à être satisfaisant quels que soient les para- sites négatifs éventuels sur la face arrière. Exemples de réalisation du détecteur de polarité de face arrière Un premier mode de réalisation du détecteur D est représenté de façon schématique en figure 5 Il cnaprend un tran- sistor NPN vertical Q 1, par exemple du type de oelui représenté à gauche de la figure 2 Toutefois, ce transistor est utilisé en considérant que le collecteur a une fonction d'émetteur et l'émetteur une foncticn de ollecteur Ccmme le représente la figure 2, le collecteur est relié par corstruction à la tension de face arrière Vout L'émetteur A, qui constitue la borne de sortie, est relié à la tension d'alimentation des circuits logi- ques, + VOC, par l'intermédiaire d'une résistance de charge Rc qui peut par exemple être un transistor MS déplété. Selon l'invention, la base du transistor Q 1 est connec- tée à une source de tension Vb référencée à la masse, GND, et d'une valeur inférieure à la tension de conduction base-émetteur (VBE) d'un transistor NPN, soit une tension inférieure à 0,6 volt, par exemple 0,2 volt Ainsi, tant que la tension Vout est positive, le transistor Q 1 est bloqué et le point A est au poten- tiel VOC (par exemple 5 à 15 V) Par contre, dès que la tension Vout devient suffisamment négative pour que la tension entre base et émetteur (Vb Vout) du transistor Q 1 devienne égale à une tension de seuil de diode (VBE), le transistor Q 1 devient passant et le point A suit sensiblement le potentiel Vout. Ainsi, on obtient sur la borne de sortie A du détecteur un signal sensiblement à la tension VCC quarnd Vout est positif et un signal sensiblement à Vout quarnd Vout est négatif (plus néga- tif que 200 m V VBE). La figure 6 reéente un exemple de schéma plus détaillé du circuit de la figure 5 Dans oette figure, on a sym- bolisé avec un trait vertical supplémentaire les transistors MOS à canal N déplétés Le circuit de fourniture de la tension Vb (par exemple 200 millivolts) comprend quatre transistors MDS en série, trois transistors Ma S déplétés M 1, M 2, M 3 et un transistor M O S enrichi M 4, ocnectés entre la tension VCC et la masse Les grilles des transistors M 1, M 2 et M 4 sont inter'ai tes et reliées à la connexion drain/source D 4 des transistors M 3 et M 4. La grille du transistor M 3 est reliée à la connexion drain/source D 2 des transistors M 1 et M 2. Le transistor M 1 est un montage "casoode" qui génère à la souroe de MI (point D 2) une tension quasi-i riperdante de la tension d'alimentation VCC La cellule (M 2, M 3) est un circuit de génération de tension de référence du type "lambda oell" qui gérnre entre D 3 et D 4 une différence de potentiel Vb peu dépen- dante de la différence de potentiel V(D 2) V(D 4) Le transistor M 4 est un transistor enrichi à forte transoexuctanc, dont le drain D 4 se polarise à une tension peu différente de sa tension de seuil VTE La tension au point D 3 s' établit donc à la valeur VTE + Vb. La tension Vb + VTE au point D 3 est appliquée à un circuit amplificateur de courant comprenant en série des transis- tors M 5 et M 6, le transistor M 5 étant un transistor NMOS enrichi identique au transistor M 4, et le transistor M 6 étant un transis- tor NMDS déplété dont la grille est reliée à la source La source du transistor M 6 est reliée à la masse et le drain du transistor M 5 est reliée à VCC On obtient donc au point de onronexion drain/source des transistors M 5 et M 6 la tension Vb que l'on veut appliquer à la base du transistor Q 1 connecté, comme oela est reprsenté en figure 5, en série avec une résistance Rc réalisée sous forme d'un transistor M O S déplété dont la grille est reliée au drain. Un autre exemple de réalisation du détecteur D est illustré en figure 7 Ce circuit conprend entre la tension VCC et la masse un transistor M O S déplété Mll et un transistor MDS enrichi M 12 Les grilles des transistors Mil et M 12 sont reliées ensemble à la connexion drain/source de ces transistors On a donc sur cette connexion drain/souroe une tension proche de la tension de seuil VTE d'un transistor MDS enrichi à canal N (le transistor M 12) Ce circuit comprexnd d'autre part, entre la tension VOC et la face arrière (Vout), un transistor MOS à canal N déplété M 13, un transistor M O S à canal N enrichi M 14 et un transistor M O S à canal N enrichi de type vertical (VEMLS) M 15 La connexion entre les transistors M 14 et M 15 est désignée par la référen e B La grille du transistor M 13 est reliée à la connexion drain/souroe des transistors M 13 et M 14 et constitue la borne de sortie A du détecteur La grille du transistor M 14 est reliée à la connexion drain/souroe des transistors Mll et M 12, c'està-dire qu'elle est à un potentiel proche de VTE La grille du transistor VEMOS M 15 est au potentiel Vo C. Le fonctionnement de ce circuit est le suivant Lorsque Vout est positif, la tension au point B est limitée à VCC moins la tension de seuil du VEDMS M 15, c'est à dire VOC VTVDMDS. La tension de grille du transistor M 14 étant alors inférieure à la tension souroe, celui-ci est bloqué et la tension au point A est égale à VCC. Lorsque Vout devient négatif, le transistor M 15 est passant et la tension au point B est sensiblement égale à Vout. Ainsi, le transistor M 14 conduit un courant suffisant pour que la tension au point A chute à une tension très proche de Vout. Example de réalisation des commutateurs La figure 8 reprend de façon un peu plus détaillée le schéma d'ensemble de la présente invention prefédemment repré- senté sous forme de blocs en figure 4. il Dans oette représentation, le commutateur Si permettant d'établir la liaison entre la tension d'isolement Viso et la masse GND quand Vout est positif est réalisé par un transistor MDS latéral, et le commutateur 52 permettant d'établir la liaison entre la tension Viso et le potentiel Vout quand Vout est négatif est réalisé par un transistor NPN vertical 52 Les autres références de ce circuit sont identiques à celles précédea 2 lnt utilisées en figure 4 On nrtera que l'inverseur I est de préfé- renoe alimenté entre VCC et le potentiel Viso, c'est-à-dire GND ou Vout selon le signe de Vout Ceci permet de mieux garantir son fonctionnsment dans le cas o Vout est négatif. La figure 9 reprend de façon un peu plus détaillée le circuit de la figure 8 étant donné qu'en pratique il faudra prévoir des étages amplificateurs et adaptateurs pour faire fonctionner le circuit de façon satisfaisante. La borne A de sortie du détecteur D sur laquelle est disponible le potentiel Vout (quand Vout est négatif) ou VCC (quand Vout est positif) est reliée à deux inverseurs 61 et 62. Entre la tension d'alimantatiom VOC et le potentiel Viso sont disposes en série des transistors MOS M 21 et M 22. Entre la tension d'alimentation Vo C et la tension Vaut sont disposés en série un transistor MOS M 23, un transistor MJS M 24 et un transistor NPN Q 2 La sortie de l'inverseur 61 comnarde les grilles des transistors M 21 et M 24 La sortie de l'inverseur 62 oemande les grilles des transistors M 22 et M 23 Le point de connexion drain/source des transistors M 21 et M 22 comnmande les bases des transistors bipolaires Q 2 et 52, qui sont tous les deux des transistors bipolaires NFN verticaux Le point de connexicn drain/source des transistors MOS M 23 et M 24 commande la grille du transistor MOS latéral Si. Les transistors M 21 et M 22 constituent un premier étage d'amplificateur suiveur alors que les transistors M 23, M 24 et Q 2 constituent un deuxième étage d'amplificateur suiveur Ces étages sont destinés à assurer les courants de cmanancle ressaires et une commutation suffisamment rapide des commuutateurs 51 et 52. Quand le point A est au potentiel VCC (Vout positif), les transistors M 22 et M 23 sont passants, les transistors M 21 et M 24 étant bloqués Il en résulte que les transistors NPN Q 2 et 52 sont bloqués tandis que le transistor Si est passant Le poten- tiel Viso est alors bien fixé à la masse, GND, par l'intermé- diaire du transistor Sl. Quand le point A est au potentiel rnégatif Vout, l'état des transistors M O S M 21, M 22, M 23, M 24 s'inverse, la grille du commutateur Sl est à Vout et la base des transistors bipolaires Q 2 et 52 est à Vout + VBE, c'est-à-dire que ce dernier transistor est rendu passant et que le potentiel Viso est fixé au potentiel Vout, oe qui est le résultat recherché. Il résulte de ce qui précède, qu'en fait, la tension Visone sera pas strictement égale à oelle de la masse ou à celle de Vout mais qu'elle n'en différera que d'une tension de quelques dizaines de millivolts, orrespnant par exemple à la tension oollecteur/émetteur à la saturation d'un transistor bipolaire ou à la chute de tension drain/source d'un transistor M O S à l'état passant. L'homine de l'art notera que ce qui précède ne constitue qu'un exemple de réalisation de la présente invention En ce qui oxonoerne le transistor Si, oelui-ci a été décrit précedemment comme un transistor MS; on pourrait également utiliser un tran- sistor bipolaire à condition de modifier de façon appropriée son circuit de comande De même, pour le transistor 52, on pourrait prévoir un transistor Mo S vertical au lieu d'un transistor NPN vertical Plus généralement, la présente invention peut être utilisée de la même façon avec des transistors respectivement à canal P pour les MOS latéraux et PNP pour les bipolaires verticaux. La figure 10 représente de façon simplifiée un exemple d'intégration d'un circuit selon la présente invention, corres- pondxxant à la figure 8. La figure 10 représente, de droite à gauche: un transistor NPN vertical 52 dont la base B reçoit la sortie du détecteur D, un caisson logique tel que le caisson 30 de la figure 2, dont les régions d'isolement sont reliées à la tensione Viso, un transistor MOS à canal N latéral constituant le comnutateur Si, et une cellule de transistor VEM O S telle que la oellule des figures 1 et 2. Ccum cela a été exposé pré'édemuent, l'émetteur du transistor NPN vertical 52 est relié au potentiel Viso qui est également relié au drain du transistor Sl dont la source est reliée à la masse, prise par exemple ocmme connexion de souroe de la cellule de VEMDS 10. On notera que, selon une caractéristique supplémentaire de la présente invention, on préfère relier la région d'isolement P+ du transistor MJS latéral Si à la masse et non pas à Viso. En effet, en oe cas, quaind Vout devient négatif, le transistor bipolaire NPN parasite QP 2 illustré en figure 10 devient conduc- teur et confxirme la connexion de Viso à Vout. REVENDICATIONS 1 Circuit d'isolation dynamique faisant partie d'un circuit intégré monolithique romprenant des transistors latéraux dont les bornes sont accessibles par la face avant du circuit et des transistors verticaux dont une borne de puissance crre Sp Ond à la face arrière, les transistors latéraux étant isolés, indivi- duellement ou en groupes, par une région d'isolement ( 26; 36) reliée à un potentiel dit potentiel d'isolement (Viso), oes transistors latéraux étant contecs à des tensions d'une pre- miere polarité par rapport à une tension de r(férenr (GND), la borne de puissance o Ecxoctée à la face arrière ( 3) étant égale- ment normalement à un potentiel (Vout) de la première polarité par rapport à la tension de référenoe, caractérisé en ce qu'il conprend: des moyens de détection (D) du signe du potentiel de la face arrière par rapport à la tension de référenè, des premiers moyens de commutation (Sl) cenprenant au moins un transistor latéral pour relier le potentiel d'isolement au potentiel de référence quand le potentiel de la face arrière est de la première polarité par rapport au potentiel de réfé- renè, des secondsn moyens de commutation ( 52) comnprenant au moins un transistor vertical pour relier le potentiel d'isolement au potentiel de la face arrière quarnd le potentiel de la face arrière est de la deuxiéme polarité par rapport au potentiel de référernce. 2 Circuit d'isolation dynamique selon la revendication 1, caractérisé en ce que le potentiel de référence est la masse, la face arrière du circuit intégré correspond à une couche de type N+ et la région d'isolement est de type P, la première pola- rité étant la polarité positive. 3 Circuit d'isolation dynamique selon la reverndication 2, caractérisé en oe que les moyens (D) de détection du signe du potentiel de la fane arrière par rapport à la masse comprennent un transistor vertical NPN (Q 1) dont le collecteur est relié à la face arrière, la base est polarisée à une tension positive déter- minée (Vb) inférieure à la tension baseéetteur à l'état passant (VBE) d'un transistor NPN, et l'émetteur est relié à la tension d'alimentation positive normale (VCC) des transistors latéraux par l'intermédiaire d'un élément de charge (Rc). 4 Circuit d'isolation dynamique selon la revpnd 3 irtion 2, caractérisé en ce que les moyens (D) de détection du signe du potentiel de la face arrière par rapport à la masse comnren Aent un transistor VD Mo S à canal N (M 15) connecté à un transistor NMOS latéral (M 14) dont l'autre borne principale est reliée à la tension d'alimentation positive normale des transistors latéraux par l'intermédiaire d'un élément de charge (M 13); la grille du transistor VDMOS à canal N (M 15) étant polarisée à la tension d'alimentation positive des transistors latéraux (VOC) et la grille du transistor INMOS latéral (M 14) étant polarisée à une valeur peu supérieure à sa tension de seuil (VT). Circuit d'isolation dynamique selon la revendication 2, caractérisé en ce que les premiers moyens de commutation (Si) comprennent un transistor M O S canal N à enrichissement dcnt la souroe est reliée au potentiel de référence, dont le drain est connecté aux régions d'isolement et dont la grille est cmeunandée par les moyens de détection de signe (D). 6 Circuit d'isolation dynamique selon la reve=ndi Aotion , caractérisé en ce que le substrat dudit transistor M 05 est relié au potentiel de référence (GND). 7 Circuit d'isolation dynamique selon la revendication 2, caractérisé en ce que les seconds moyens de commutation ( 52) comprennent un transistor bipolaire vertical NPN dont l'émetteur est connecté à la face arrière du substrat, dont le ollecteur est connecté aux régions d'isolement et dont la base est comman- dée à travers un dispositif inverseur par les moyens de détection de signe (D). 8 Circuit d'isolation dynamique selon la revendication 2, cara érisé en oe que les seconds moyens de cormmutaticn ( 52) cnprennoent un transistor Mo S vertical à canal N dont le drain est c O Enoecét à la face arrière, dont la souroe est caxnctée au potentiel d'isolement et dont la grille est coenarx'ée à travers un inverseur par les moyens de détection de signe (D).