FR 2656728 A1 19910705 FR 9009678 A 19900730 I ARRIERE-PLAN DE L'INVENTION 1 Domaine de l'invention. L'invention concerne le domaine des mémoires à semi-conducteurs 2 Art antérieur. Les mémoires statiques sont largement utili- sées dans l'industrie des semi-conducteurs Elles sont souvent utilisées en tant qu'antémémoires par exemple. E Lles sont typiquement fabriquées d'une pluralité de circuits bistables formant chacune une cellule pour le stockage d'un bit d'information Dans le système ou la matrice formé par la mémoire, des lignes de bit sont préchargées pour lire des données des cellules; ces lignes de bit sont utilisées aussi pendant l'écriture, du fait qu'elles sont portées à l'état désiré, déterminé par les données entrantes. On connaît également des cellules de mémoire statique à double accès dans l'art antérieur Un exemple d'une telle cellule est décrit dans le brevet des Etats Unis d'Amérique 4 823 314. Ainsi qu'il ressort de ce qui va suivre, la présente invention apporte une mémoire statique à double accès, dans laquelle une opération de lecture-modifica- tion-écriture peut avoir lieu dans un seul cycle de base de la mémoire Celle-ci comporte également un circuit pour résoudre des conflits dus à l'application de données incompatibles aux deux portes d'accès d'une cellule. SOMMAIRE DE L'INVENTION Le présent mémoire décrit un perfectionnement apporté à une cellule de mémoire bistable Une telle cellule comporte des noeuds complémentaires connectés à des lignes de bit complémentaires, prévues dans le système de mémoire, à travers des premiers transistors à effet de champ Les grilles de ces transistors sont reliées à une ligne de mot du système Celui-ci utilise des lignes d'écriture séparées qui sont connectées aux noeuds complémentaires de la cellule Les lignes d'écr- itre sont isolées des lignes de bit lorsque les premiers transistors sont bloqués L'information est lue c'est- à-dire extraite de la cellule et transférée aux lignes de bit lorsque les premiers transistors conduisent. Pendant une opération de lecture-modification-écriture, les lignes de bit peuvent être préchargées, après que l'information a été extraite de la cellule, puisque les lignes de bit sont isolées de la cellule par les premiers transistors Ceci permet d'inscrire des données dans les cellules, à partir des lignes d'écriture, sans perturber la précharge sur les lignes de bit Ainsi, les lignes de bit sont prêtes pour une lecture pendant le cycle de base immédiatement suivant de la mémoire. Pour l'écriture, les noeuds de la cellule sont connectés sélectivement à la masse à travers des seconds transistors commandés par les lignes d'écriture Ces seconds transistors sont montés en série avec des troisièmes transistors commandés par un signal (de com- mande) de ligne de mot étendue Ce signal est coupé au début du cycle de base suivant de la mémoire Cette disposition permet de découpler les lignes d'écriture de la cellule, sous la commande du signal de ligne de mot étendue, de sorte que la lecture peut avoir lieu pendant le cycle de base suivant. L'invention apporte également un circuit qui résoud tout conflit dû à la présentation de données incompatibles à une cellule à double accès. COURTE DESCRIPTION DES DESSINS La figure 1 est un schéma synoptique montrant la topographie générale d'une mémoire à laquelle est appliquée la présente invention. La figure 2 est un schéma électrique montrant le mode de réalisation actuellement préféré d'une seule cellule de mémoire statique à double accès, avec ses connexions à deux paires de lignes de bit, deux paires de lignes d'écritre, deux lignes de mot et deux lignes de mot étendues. La figure 3 est un schéma électrique d'un générateur de signaux de commande de ligne de mot étendue. La figure 4 est un diagramme de temps montrant différentes formes d'onde apparaissant pendant le fonctionnement de la mémoire selon l'invention. La figure 5 est un schéma électrique montrant le circuit utilisé pour résoudre des conflits dus à des données incompatibles lorsqu'une cellule à double accès est sélectée par les deux adresses. DESCRIPTION DETAILLEE DE L'INVENTION Ce qui suit est une description d'une mémoire à double accès utilisant des cellules de mémoire sta- tique Cette description contient de nombreux détails spécifiques pour permettre la compréhension complète de la présente invention L'homme de l'art comprendra cependant que l'invention peut être mise en oeuvre sans ces détails spécifiques En d'autres cas, des circuits bien connus, tels que des décodeurs, sont représentés simplement par des blocs et d'autres détails bien connus ne sont pas décrits afin d'éviter que les aspects essentiels de l'invention soient inutilement obscurcis. DESCRIPTION SOMMAIRE DE LA MEMOIRE Selon le mode de réalisation actuellement préféré et qui est décrit ici, la mémoire fait partie d'une antémémoire Elle est fabriquée selon des proces- sus appliqués pour les semi-conducteurs métal-oxyde compémentaires (CMOS) Sur les dessins, les transistors à effet de champ à canal p sont marqués par un petit cercle au-dessus de la grille du transistor; les tran- sistors à effet de champ à canal N ne comportent pas un tel cercle audessus de la grille La mémoire utilise des cellules bistables ordinaires. La matrice à double accès actuellement conçue, comporte 128 groupes de quatre cellules; la figure 1 montre l'un de ces groupes de cellules, désigné par 10. Chaque groupe 10 de quatre cellules est connecté à deux lignes de mots, deux lignes de mot étendues, quatre paires de premières lignes d'écriture (complémentaires), quatre paires de secondes lignes d'écriture (complémen- taires), quatre premières lignes de bit (complémen- taires) et quatre paires de secondes lignes de bit (complémentaires) La figure 2 montre une cellule d'un groupe de quatre Elle est connectée à deux lignes de mot, deux lignes de mot étendues, une première et une seconde paire de lignes d'écriture et une première et une seconde paire de lignes de bit. Les lignes de mot représentées sur la figure 1 sont désignées collectivement par WL 1 (lignes 31) et WL 2 (lignes 30) La figure 2 montre une seule des lignes de mot WL 1 sous forme de la ligne de mot 310 et une seule des lignes de mot WL 2 sous forme de la ligne 300 Les lignes de mot étendues représentées sur la figure 1 sont désignées collectivement par EWL 1 (lignes 33) et EWL 2 (lignes 32) Sur la figure 2, une seule des lignes de mot étendues est représentée sous forme d'une ligne 320 et une autre sous forme d'une ligne 330 Les figures 1 et 2 montrent deux paires de lignes d'écriture, à savoir les lignes 22, 23, 24 et 25 Le signal d'écriture, comme expliqué dans ce qui va suivre, est élaboré dans une logique de commande 17 à partir des données d'entrée fournies à cette logique sur des lignes 19 La figure 2 montre aussi des lignes de bit 51, 52, 53 et 54, également désignées respectivement par BL 1 *, BL 2 *, BL 2 et BL 1. La mémoire est connectée pour recevoir deux adresses désignées symboliquement par Ai (lignes 35) et A 2 (lignes 36) Chaque adresse est décodée (par un décodeur 13 pour Ai et un décodeur 14 pour A 2) Ces décodeurs sélectent de manière habituelle des lignes de mot Le décodeur 13 sélecte l'une des 128 lignes de mot WL 1 et le décodeur 14 sélecte l'une des 128 lignes de mot WL 2. Des signaux de ligne de mot étendue sont générés par des générateurs 11 et 12 de signaux de commande de ligne de mot étendue; la figure 3 montre l'un de ces générateurs Ceux désignés par 11 délivrent des signaux de ligne de mot étendue EWL 1 sur les lignes 33, tandis que les générateurs 12 délivrent des signaux de ligne de mot étendue EWL 2 sur les lignes 32 Un générateur de ligne de mot étendue est associé à chacune des lignes de mot étendues et, comme on le verra en relation avec la figure 3, chacun de ces générateurs est couplé à une ligne de mot associée et "étend" en fait le signal de ligne de mot si un tel signal est présent. Les données sont extraites des cellules sur les lignes de bit à travers un circuit 18 à amplifica- teurs de détection et de précharge Préalablement à la détection des données sur les lignes de bit, ces lignes sont préchargées d'une manière bien connue dans l'art. Les données de sortie sont délivrées sur des lignes 15. Ces données de sortie sont transmises également à la logique de commande 17 à des fins de synchronisation. Après qu'une donnée a été délivrée en sortie au cours d'une opération de lecture-modification-écriture, la logique 17 transmet la donnée d'entrée aux lignes d'écriture à travers le circuit représenté sur la figure 5. Les générateurs Il et 12 reçoivent des signaux de remise à l'état/positionnement sur des lignes 28 et 29 Ces signaux sont montrés par les figures 3 et 4 et seront décrits en relation avec ces figures. LA CELLULE DE MEMOIRE ET SA CONNEXION AUX LIGNES DE BIT, LIGNES D' isumirui Js, LIGNES DE MOT et LIGNES DE MOT ETENDUES La figure 2 montre une seule cellule de mémoire dans un rectangle 40 en tireté (Dans l'art antérieur, des cellules de mémoire statique sont appe- lées souvent cellules à six transistors et comprennent un circuit bistable comme celui représenté dans le rec- tangle 40 en tireté, de même qu'une paire de transistors de transfert qui relient la cellule à des lignes de bit complémentaires Ces lignes de bit sont utilisées à la fois pour la lecture et l'écriture Aux fins de la présente demande, la cellule de mémoire ne comporte pas ces transistors puisque les noeuds complémentaires de la bascule bistable sont couplés pour séparer les lignes de bit et les lignes d'écriture) La cellule comporte des transistors 41 et 42 couplés en croix avec des transis- tors 43 et 44 Le noeud 45, formant la jonction entre les transistors 41 et 42, est relié aux grilles des transistors 43 et 44 De façon analogue, la jonction (noeud 46) entre les transistors 43 et 44 est reliée aux grilles des transistors 41 et 42 Le noeud 45 est relié à la ligne de bit 51 (B Ll*) à travers un transistor 55 et à la ligne de bit 52 (BL 2 *) à travers un transistor 56 (Le symbole " 1 *"i est utilisé pour désigner l'état binaire complémentaire ou la ligne présentant cet état) Le noeud complémentaire 46 est relié à la ligne de bit 53 (BL 2) à travers un transistor 57 et à la ligne de bit 54 (BL 1) à travers un transistor 58 Les grilles des transistors 58 et 55 sont reliées à la ligne 310, de sorte que l'état de la cellule peut être détecté sur BLI et BL 1 * lorsque la ligne 310 est positive ou haute (au niveau haut) Les grilles des transistors 56 et 57 sont connectées à la ligne 300 et des données peuvent être détectées sur BL 2 et BL 2 * lorsque cette ligne de mot est au niveau haut. Les noeuds 45 et 46 sont connectés également aux lignes d'écriture, 22, 23, 24 et 25 Une borne des transistors 60 et 61 est reliée au noeud 45 La grille du transistor 61 est reliée à la ligne 24 (Ecriture 2) et la grille du transistor 60 est reliée à la ligne 25 (Ecriture 1) Le noeud 46 est relié à une borne des transistors 62 et 63 La grille du transistor 62 est reliée à la ligne 23 (Ecriture 2 *)et la grille du transistor 63 est reliée à la ligne 22 (Ecriture 1 *). Les autres bornes des transistors 60 et 63 sont connec- tées à la masse à travers un transistor 65 La grille du transistor 65 reçoit le signal (l'un des signaux EWL 1) sur la ligne 330 De façon analogue, les autres bornes des transistors 61 et 62 sont connectées à la masse à travers un transistor 64; la grille de ce dernier est connectée à la ligne 320 (et reçoit donc l'un des signaux EWL 2). Il est à noter que les transistors 63 et 65 sont connectés en série et qu'il en est de même pour les transistors 60 et 65 Les transistors 62 et 64, de même que les transistors 61 et 64, sont couplés en série de façon semblable Donc, par exemple, pour le transfert de données d'écriture de la ligne 22 au noeud 46 de la cellule, les deux transistors 63 et 65 doivent conduire (le signal Ecriture 1 * et le signal EWLI associé sont tous deux au niveau haut) Ceci est important parce que, ainsi qu'on le verra, il est mis fin au signal EWL au début d'un cycle pour empêcher le couplage d'une ligne de bit à la masse après la montée du potentiel d'une ligne de mot pour le cycle de base suivant de la mé- moire. L'information est extraite de la cellule à travers une porte d'accès et transférée à BL 1 et BL* (lignes 54 et 51 respectivement) lorsque la ligne 310 est sélectée De façon semblable, l'information est extraite de la cellule et transférée aux lignes de bit BL 2 et BL 2 * lorsque la ligne 300 est sélectée Il est possible que les adresses Al et A 2 soient les mêmes, de sorte que la même cellule ou le même groupe de cellules est sélecté Cela ne présente pas de problème pour la lecture puisque l'information contenue dans la cellule est extraite et transférée aux deux paires de lignes de bit. Une information est inscrite dans une cellule à partir des lignes d'écriture Par exemple, si Ecriture 1 est au niveau haut et Ecriture 1 * est au niveau bas, et à supposer que le signal EWL 1 sur la ligne 330 soit excité, le noeud 45 est couplé à la masse à travers les transistors 60 et 65, ce qui fixe l'état de la cellule. Une information peut être inscrite de façon semblable dans la cellule à partir des lignes Ecriture 2 et Ecriture 2 *. En effet, l'information est inscrite dans les cellules par "la porte de derrière", c'est-à-dire elle n' est pas inscrite à travers les lignes de bit et les transistors de transfert normalement employés Il est à noter que cette technique est applicable aussi à une cellule de mémoire à porte d'accès unique, utilisant seulement une paire de lignes de bit et une paire de lignes d'écriture De même, dans certaines mémoires, on peut utiliser une seule ligne de bit (non complémen- taire) et une ligne d'écriture. Comme indiqué précédemment, les lignes 300, 310, 320 et 330 sont connectées à d'autres cellules situées sur la même rangée que la cellule 40 et, de façon semblable, les lignes de bit et les lignes d'écriture sont connectées à d'autres cellules situées le long de la colonne comportant la cellule 40. GENERATEUR DE LIGNE DE MOT ETENDUE Chacune des lignes de mot étendues EWL comporte un générateur de ligne de mot étendue qui est couplé à la ligne de mot WL associée L'un des ces générateurs est représenté sur la figure 3 Il est formé essentiellement d'un circuit bistable (transistors 67, 68, 69 et 70) Un noeud 79 forme une sortie (pour le signal de ligne de mot étendue) et l'autre noeud 75 de ce circuit est connecté à travers un transistor 73 à la ligne 29 de remise à l'état initial La grille du transistor 73 est connectée à (ou fait partie de) la ligne de mot WL associée La ligne de remise à l'état initial 29 est reliée également à la grille d'un transistor 72; celui- ci tire le potentiel du noeud 74 à celui de la masse lorsque le signal de remise à l'état initial est au niveau haut La ligne de positionnement 28 est reliée à la grille d'un transistor 71 Lorsque le signal de positionnement est au niveau haut, le noeud 75 est connecté à la masse. Au début de chaque cycle de base de la mé- moire, tous les générateurs de lignes de mot sont remis à l'état initial Cela se produit lorsque le potentiel sur la ligne 29 monte alors que le potentiel sur la ligne 28 reste au niveau bas Il est à noter qu'il n'y a pas de potentiel sur l'une quelconque des lignes de mot à ce moment Le potentiel sur la ligne 29 rend le transistor 72 conducteur, ce qui positionne le circuit bistable de manière que le noeud 74 soit au niveau bas, ce qui revient à dire qu'aucun signal de ligne de mot étendue n'est excité Pendant le fonctionnement de la mémoire, par exemple au cours d'une opération de lec- ture-modification-écriture, le signal de remise à l'état initial sur la ligne 29 reste au niveau bas après que le cycle de base de la mémoire a été déclenché et que le potentiel sur les lignes de mot sélectées monte Si la ligne de mot est excitée, le transistor 73 est conduc- teur, ce qui tire le potentiel du noeud 75 à celui de la masse à travers la ligne de remise à l'état initial. Dans ce cas, le signal de ligne de mot étendue est excité, comme cela serait le cas dans une opération de lecture-modification-ecriture Si la ligne de mot n'est pas sélectée, le noeud 74 reste au potentiel de la masse pendant le reste du cycle (Le signal de positionnement sur la ligne 28 peut être utilisé pour exciter le signal de ligne de mot étendue Ceci peut être fait, par exemple, pour remettre à l'état initial toutes les cellules de la mémoire). FONCTIONNEMENT DE LA MEMOIRE ET SYNCHRONISATION Au cours d'un cycle de lecture ordinaire, des adresses sont appliquées aux décodeurs d'adresses, les- quels sélectent une ou deux lignes de mot La cellule ou les cellules sélectées sont ensuite connectées aux lignes de bit, constituant une sortie Les lignes de bit sont d'abord préchargées, comme cela est effectué habituellement, afin de permettre aux amplificateurs de détection de détecter plus rapidement l'état de la cellule Il est à noter qu'avec l'organisation illustrée de la mémoire, une cellule sera couplée à un jeu de lignes de bit et une autre cellule sera couplée à un autre jeu de lignes de bit si les adresses sont diffé- rentes, ou une cellule sera connectée aux deux jeux de lignes de bit si les adresses sont les mêmes Dans cette dernière éventualité, la même information est lue sur les deux jeux de lignes de bit. La ligne 78 de la figure 4 montre les formes d'onde 83 et 84 du signal d'horloge CLK, déclenchant chacune un cycle de base de la mémoire La ligne 79 montre le signal de ligne de mot WL qui suit le décodage il des adresses après l'apparition du signal d'horloge Par exemple, le front d'attaque de la forme d'onde 85 suit (chronologiquement) le front d'attaque de la forme d'onde 83 d'un intervalle de temps 86 Les signaux de ligne de mot étendue EWL sont représentés sur la ligne Comme le signal de ligne de mot est nécessaire à la génération du signal EWL, celui-ci suit le signal WL Le front d'attaque de la forme d'onde 87 est représenté avec un retard 88 par rapport au front d'attaque de la forme d'onde 85. Au cours d'une opération d'écriture, l'infor- mation d'entrée venant des lignes 19 est transmise aux lignes d'écriture 22, 23, 24 et 25 Les générateurs de lignes de mot étendues associés aux lignes de mot sélectées, délivrent le signal EWL, lequel est repré- senté sur la ligne 80 de la figure 4 La durée de ce signal se poursuit audelà de l'instant de la chute de potentiel du signal de ligne de mot pour le cycle concerné Ainsi, l'information sur les lignes d'écriture peut être transmise à la cellule ou aux cellules en vue de leur positionnement à l'état adéquat La synchroni- sation du signal EWL sera décrite ci-après pour l'opé- ration de lecture-modification-écriture. Il est important que la présente invention permette une opération de lecture-modification-écriture pour la ou les cellules sélectées dans un seul cycle de base de la mémoire, comme décrit dans ce qui va suivre. Au cours d'une lecture mais aussi pendant la partie initiale de l'opération de lecture-modification- écriture, une fois que le potentiel sur la ligne de mot s'est élevé, l'état des cellules peut être détecté sur les lignes de bit, lesquelles ont été précharaées au préalable Une fois que le signal EWL a été excité, le transistor 64 ou 65 ou, dans certains cas, les deux transistors, conduisent Cependant, cela n'entraîne aucune inscription dans la cellule, à ce moment, pour l'opération de lecture-modification-écriture Les circuits de commande qui fournissent les signaux de ligne d'écriture, ne délivrent pas de données jusqu'à ce que les amplificateurs de détection aient verrouillé les données de sortie Pour cette raison, la sortie des amplificateurs de détection est également connectée au circuit de commande 17 Une fois que le circuit de commande a détecté la présence de données sur les lignes de données de sortie 15, les lignes d'écriture sont activées A ce moment, une information est introduite dans la cellule puisque les deux transistors 60 et 65, par exemple, sont conducteurs L'information de sortie est représentée dans la figure 4 sur la ligne 81 par la formce d'onde 89, tandis qu'un signal d'écriture est illustrée par la forme d'onde 90 sur la ligne 82 Le front d'attaque du signal d'écriture suit le front d'attaque du signal d'information de sortie d'un inter- valle de temps 91. Une fois que l'information a été détectée, le potentiel de la ligne de mot chute, ce qui isole les lignes de bit de la cellule ou des cellules Ceci permet la précharge des lignes de bit en préparation du cycle de base suivant de la mémoire Il est important qu'à l'apparition du signal d'horloge suivant, le générateur EWL est remis à l'état initial, ce qui fait disparaître le signal EWL Ceci est montré par la ligne 92 Il est important de noter que le potentiel du signal EWL tombe avant l'apparition du signal de ligne de mot suivant Il y a lieu de noter l'intervalle de temps 93 entre le front arrière de la forme d'onde 87 et le front d'at- taque de la forme d'onde 94 Ceci empêche la perturba- tion de la charge sur les lignes de bit par l'opération d'écriture Par conséquent, il est possible d'avoir une opération de lecture-modificationécriture dans un cycle de base de la mémoire; en fait, des opérations de lecture-modification-écriture peuvent même avoir lieu les unes à la suite des autres dans la mémoire selon l'invention. En variante, les lignes d'écriture peuvent être fixées au potentiel qu'elles présentent à ce moment dès l'apparition du signal d'horloge du cycle suivant. RESO Lu TION DE CONFLITS DUS A DES DONNEES INCOMPATIBLES Ainsi qu'il a été mentionné, dans le mode de réalisation actuellement préféré, Al et A 2 peuvent sélecter la même cellule et des données incompatibles peuvent être appliquées aux lignes d'écriture lors d'une opération d'écriture Le circuit selon la figure 5 détecte un tel événement et amène la cellule à un état prédéterminé lorsqu'il y a conflit de données. Le circuit pour résoudre un tel conflit possède un comparateur 99 qui délivre un signal de sortie sur une ligne 100 lorsque les adresses sur les lignes Al et A 2 sont les mêmes Le signal sur la ligne est appliqué à des bornes d'entrée de portes NON-ET 105 et 106 L'autre borne d'entrée de la porte NON-ET 106 est connectée pour la réception du signal Ecriture 1 EN (pour "entrant") L'autre borne d'entrée de la porte NON-ET 105 est connectée pour la réception du signal Ecriture 2 EN Le signal Ecriture 1 * EN est transmis à travers le montage en série d'inverseurs 101 et 102 en vue de la délivrance du signal Ecriture 1 sur la ligne Le signal Ecriture 1 * EN est appliqué à une borne d'entrée d'une porte NON-ET 103 La sortie de l'inver- seur 101 est reliée également à une entrée de la porte NON-ET 103 La troisième entrée de cette porte est reliée à la sortie de la porte 105 La sortie de la porte 103 est reliée à l'inverseur 104 en vue de la délivrance du signal Ecriture 1 * à travers cet inverseur sur la ligne 22 Le signal Ecriture 2 * EN est appliqué à une borne d'entrée de la porte NON-ET 107 La sortie de la porte 106 est reliée à une autre entrée de la porte 107 Le signal Ecriture 2 EN est appliqué, après son passage à travers un inverseur 109, à la troisième entrée de la porte 107 La sortie de cette dernière est connectée à un inverseur 108 en vue de la délivrance du signal Ecriture 2 * sur la ligne 23 Le signal Ecriture 2 EN est envoyé à travers les inverseurs 109 et 110 pour former le signal Ecriture 2 sur la ligne 24. A supposer, pour commencer, que les adresses Ai et A 2 soient différentes Le potentiel sur la ligne 100 est alors bas (au niveau bas) et les conditions pour les portes 105 et 106 ne sont pas satisfaites Puisqu'il s'agit de portes NON-ET, des signaux d'entrée hauts (de niveau haut) sont appliqués aux portes 103 et 107 Ceci coupe en fait les portes 105 et 106 et leurs sorties du reste du circuit Par exemple, quel que soit le signal d'entrée appliqué à la ligne Ecriture 1 EN, la sortie de la porte 106 reste au niveau haut. Lorsqu'on examine le circuit de la figure 5 sans tenir compte des portes 105 et 106, on voit claire- ment que le signal Ecriture 1 apparaît sur la ligne 25 à l'état inchangé puisqu'il traverse deux inverseurs De façon analogue, le signal Ecriture 2 EN, après avoir passé les inverseurs 109 et 110, apparaît à l'état inchangé sur la ligne 24 Si le signal Ecriture 1 * EN est haut, l'entrée de l'inverseur 101 sera basse puisque le signal Ecriture 1 EN et le signal Ecriture 1 * EN sont complémentaires Toutes les conditions pour la porte 103 sont donc remplies et la sortie de cette porte NON-ET sera basse Après avoir traversé l'inverseur 104, le signal Ecriture 1 * est au niveau bas De façon sem- blable, le signal Ecriture 2 * EN apparaît à l'état inchangé sur la ligne 23 tant que les adresses ne sont pas identiques. On considère ensuite le cas o il y a identité d'adresses et le signal Ecriture 1 EN et le signal Ecriture 2 EN sont hauts (Il s'agit alors d'un cas d'application de données qui ne sont pas incompatibles). Les deux entrées des portes 105 et 106 sont au niveau haut, de sorte que leurs deux sorties seront au niveau bas Donc, les conditions des portes 103 et 107 ne peuvent pas être satisfaites et les sorties de ces deux portes sont au niveau haut Le signal de sortie de la porte 103, après avoir traversé l'inverseur 104, forme un signal Ecriture 1 * de niveau bas Le signal de sortie de la porte 107 sera haut et, après avoir traversé l'inverseur 108, donnera un signal bas sur la ligne 23. Par conséquent, pour ce cas de données non incompatibles ou non conflictuelles: les signaux Ecriture 1 et Ecri- ture 2 sont au niveau haut et les signaux Ecriture 1 * et Ecriture 2 * sont au niveau bas. L'autre cas d'application de données non conflictuelles se produit lorsque les signaux Ecriture 1 EN et Ecriture 2 EN sont au niveau bas Quand le signal Ecriture 1 EN est bas, les conditions pour la porte 106 ne sont pas satisfaites et un signal d'entrée de niveau haut est appliqué de la porte 107 à la porte 106 Le signal Ecriture 2 * EN est haut et il en est de même pour le signal de sortie de la porte 109 Donc, toutes les conditions pour la porte 107 sont satisfaites et cette porte délivrera un signal de sortie de niveau bas Ce signal, après avoir traversé l'inverseur 108, forme un signal de sortie de niveau haut sur la ligne 23 Un signal de sortie de niveau haut apparaît de façon semblable sur la ligne 22. En cas d'application de données incompatibles, s'il y a égalité d'adresses, le signal positif sur la ligne Ecriture 1 EN ou sur la ligne Ecriture 2 EN prédomine et fait passer la bascule bistable à un état prédéterminé (noeud 45 de la cellule au niveau bas) Par exemple, si lesignal Ecriture 1 EN est haut et le signal Ecriture 2 EN est bas, les conditions pour la porte 106 sont satisfaites et le signal de sortie de cette porte est bas De ce fait, le signal de sortie de la porte 107 est haut et celui de la porte 108 est bas. Pour résumer, le signal haut sur la ligne Ecriture 2 * EN est supprimé par la porte 107, ce qui revient à dire que le conflit de données est supprimé Il en va de même si le signal Ecriture 2 EN est haut et la ligne Ecriture 1 EN est au niveau bas Dans ce cas, le signal de sortie de la porte 105 est au niveau bas et la porte 103 supprime le signal d'Ecriture 1 * EN de niveau haut. Par conséquent, le conflit de données est également résolu et la cellule est amenée à un état prédéterminé. Le présent mémoire décrit donc une mémoire qui permet une opération comprenant un cycle de lecture-mo- dification-écriture dans un seul cycle de base de la mémoire. Revendications 1 Mémoire possédant une cellule de mémoire bistable ( 40) présentant deux noeuds ( 45, 46), la mémoire comportant une paire de premières lignes ( 51, 52; 53, 54), chacun des noeuds ( 45, 46) étant relié à l'une des premières lignes ( 51-54) à travers un tran- sistor ( 55, 56, 57, 58), l'état de la cellule ( 40) étant détecté sur les premières lignes ( 51-54) lorsque les transistors ( 55-58)sont amenés à conduire, caractérisée en ce qu'elle comprend une paire de secondes lignes ( 22, 23; 24, 25) reliées aux noeuds ( 45, 46) pour inscrire des données dans la cellule indépendamment des premières lignes ( 51-54). 2 Mémoire selon la revendication 1, dans la- quelle les transistors ( 55-58) sont capables d'isoler les secondes lignes ( 22-25) des premières lignes ( 51-54). 3 Mémoire possédant une pluralité de cellules de mémoire statique ( 40), des paires de lignes de bit complémentaires ( 51, 54; 52, 53) et des paires de transistors à effet de champ ( 56, 57; 55, 58), chacun des transistors possédant une première et une seconde région et une grille, chacune des lignes de bit ( 51-54) étant reliée à l'une des cellules ( 40) du fait que la première région d'un des transistors ( 55-58) est con- nectée à ladite cellule ( 40) et que la seconde région dudit transistor est connectée à la ligne de bit ( 51-54), les grilles des transistors ( 55-58) étant con- nectées à des lignes de mot ( 310-300) dans la mémoire et l'extraction de données des cellules comprenant la précharge des lignes de bit ( 51-54), caractérisée en ce qu'elle comprend des paires de secondes lignes ( 22,23; 24, 25) reliées aux cellules ( 40) au droit des premières régions des transistors ( 55-58), ainsi que des moyens d'écriture ( 19, 17) pour transmettre des données aux secondes lignes ( 22-25) en vue de l'inscription de données dans les cellules ( 40 >. 4 Mémoire selon la revendication 3, dans la- quelle la précharge des lignes de bit ( 51-54) n'est pas perturbée par les moyens d'écriture lors de l'inscrip- tion de données dans les cellules ( 40 >. Mémoire selon la revendication 4, dans la- quelle les secondes lignes ( 22-25) transmettent des signaux de données complémentaires aux cellules ( 40) 1 o pendant l'écriture. 6 Mémoire selon la revendication 5, dans la- quelle chacune des secondes lignes ( 22-25) est reliée à la première région dudit transistor ( 55-58) à travers un deuxième ( 60, 61, 62, 63) et un troisième transistor ( 64, 65) à effet de champ montés en série, la grille du deuxième transistor étant connectée à l'une des secondes lignes et la grille du troisième transistor étant connecté pour recevoir un signal de ligne de mot étendue (EWL 1, EWL 2. 7 Mémoire statique dans laquelle un premier noeud ( 45) d'une cellule de mémoire ( 40) est relié à une ligne de bit ( 51) à travers un transistor ( 55) en vue de la détection d'une donnée dans cette cellule lorsque le transistor est amené à conduire, caractérisée en ce qu'elle comprend une ligne d'écriture ( 24) reliée au premier noeud ( 45) et des moyens d'écriture ( 19, 17) couplés à cette ligne d'écriture pour inscrire des données dans la cellule ( 40) indépendamment de la ligne de bit ( 51). 8 Mémoire selon la revendication 7, dans la- quelle la liaison entre la ligne d'écriture ( 24) et le premier noeud ( 45) comprend un deuxième ( 61) et un troisième transistor ( 64) montés en série entre le noeud et un potentiel fixe, la grille du deuxième transistor ( 61) étant connectée à la ligne d'écriture ( 24) et la grille du troisième transistor ( 64) étant connectée pour recevoir un signal de ligne de mot étendue (EWL 2). 9 Mémoire possédant au moins une cellule de mémoire bistable ( 40) couplée à travers un premier transistor ( 55) à une ligne de bit ( 51) dans cette mémoire, la grille de ce premier transistor étant connectée à une ligne de mot ( 310), caractérisée en ce qu'elle comprend une ligne d'écriture ( 24) destinée à recevoir des données à inscrire dans la cellule ( 40), un moyen de commutation ( 61, 64) pour coupler la cellule ( 40) à la ligne d'écriture ( 24) et un moyen de synchro- nisation ( 17, 11) pour commander le moyen de commutation ( 61, 64) pendant une opération de lecture-modification- écriture de la mémoire, se produisant dans un seul cycle de base de la mémoire, de manière que la ligne d'écri- ture ( 24) soit couplée à la cellule ( 40) après que l'état de la cellule a été détecté, et de manière que la ligne d'écriture ( 24) soit découplée de la cellule avant que le potentiel de la ligne de mot ( 310) soit excité en vue du cycle de base suivant de la mémoire, faisant suite audit cycle de base unique de la mémoire. Mémoire selon la revendication 9, dans la- quelle le moyen de synchronisation comporte un généra- teur de ligne de mot étendue ( 11) couplé à la ligne de mot ( 31, 310) et destiné à délivrer un premier signal lorsque cette ligne de mot est sélectée, premier signal qui est appliqué au moyen de commutation ( 61, 64). 11 Mémoire selon la revendication 10, dans laquelle le générateur ( 11) est remis à l'état initial en vue du changement de l'état du premier signal au début de chaque cycle de base de la mémoire. 12 Mémoire selon la revendication 11, dans laquelle le moyen de commutation ( 61, 64) comprend un deuxième ( 61) et un troisième transistor ( 64) montés en série entre la cellule ( 40) et un potentiel de réfé- rence, la grille du deuxième transistor ( 61) étant connectée à la ligne d'écriture ( 24) et la grille du troisième transistor ( 64) étant connectée pour recevoir le premier signal (EWL 2).