FR 2650695 A1 19910208 FR 9006713 A 19900530 i La présente invention concerne le domaine des composants mémoire à semiconducteurs, en particulier les composants MOS des mémoires mortes du type électriquement programmable. Le besoin permanent de mémoires à semiconducteurs à gran- 'de rapidité et faible coût a conduit à développer la confi- *.guration à masse virtuelle pour mémoires du type mémoire morte. Les mémoires à masse virtuelle constituent une.tech- nique bien connue permettant d'accroître la densité du réseau tout en maintenant en même temps une compatibilité de processus avec les processus existants à canal n et poly- silicium à double niveau. Des mémoires à masse virtuelle sont décrites dans les US-A-3 916 169, US-A-3 934 233, US-A- 4 021 781 et US-A-4 387 447. Bien que les mémoires à masse virtuelle présentent effec- tivement des avantages du point de vue de la densité accrue de bits, elles ne sont pas sans inconvénients. Par exemple, les réseaux de mémoire à masse virtuelle ont normalement besoin de circuits de décodage étendus et plus ou moins complexes, qui occupent malheureusement une surface très importante sur la puce. Il existe également le problème de l'interaction indésirable entre cellules adjacentes, c'est- à-dire la perturbation indésirable de cellules adjacentes. du fait d'opérations effectuées sur un bit ou sur une cellule isolée. L'interaction entre cellules adjacentes provoque également des courants parasites qui interfèrent avec la lecture, l'effacement et la programmation des cellules indi- viduelles. Enfin, le temps d'accès et la vitesse de la mémoire sont affectés de façon négative par ce problème. Les causes du phénomène de perturbation des cellules adjacentes résident de façon inhérente au moins en partie dans l'organisation des réseaux de mémoires mortes électri- quement programmables (EPROM) de l'art antérieur. De façon classique, un réseau EPROM à masse virtuelle est organisé sous forme d'une pluralité de mots contenant chacun huit bits (huit bits formant-un octet de donnée). Le réseau peut être organisé de manière que les blocs individuels ne mémo- risent que l'information d'un bit de donnée (par exemple le bit bo) pris dans une pluralité d'octets, par exemple les octets 0 à 8. La caractéristique la plus importante des réseaux de l'art antérieur, par rapport à la présente inven- tion, est que l'on lit, efface et programme individuellement les bits de données au sein du réseau. En d'autres termes, on adresse et on lit les bits un bit à la fois. Pour essayer de pallier la-difficulté de l'interaction intempestive entre cellules adjacentes, on a récemment pro- posé une cellule à source asymétrique légèrement dopée dite ALDS (Asymmetrical Lightly-Doped Source) dans un article de K. Yoshikagawa et al. intitulé An Asymmetrical Lightly-Doped Source (ALDS) Cell for Virtual Ground High-Density EPROMs, publié dans IEDM, 1988, pages 432 à 435. La caractéristique essentielle de la cellule ALDS est une région de source n légèrement dopée qui est reliée à chaque colonne du réseau. Comme on peut le voir sur la figure 1 de l'article de Yoshikagawa, les cellules adjacentes ont leurs drains reliés à la même ligne de colonne que la diffusion n-. Bien que les auteurs de l'article précité mentionnent effectivement l'ex- istence d'une résistance aux perturbations d'écriture dans les structures à masse virtuelle, les réseaux à masse virtuelle ALDS présentent toujours une interaction indési- rable non négligeable entre cellules adjacentes. En outre, le mode de précharge pour la structure ADLS proposée est assez limité dans les EPROMs à haute densité à masse vir- tuelle. Pour pallier les inconvénients associés aux architectures à masse virtuelle de l'art antérieur, la présente invention propose un réseau EPROM à masse virtuelle dans lequel on combine en un même bloc des bits provenant de deux (ou plus) octets de donnée. Selon les enseignements de la présente invention, une adresse unique permet d'accéder simultanément à deux bits adjacents d'un bloc (par exemple, les bits bo et bu). L'architecture du réseau EPROM de la présente invention supprime de façon radicale les courants parasites et les perturbations indésirables des cellules voisines. En outre, la présente invention assure un temps d'accès plus réduit et une vitesse globale de travail plus élevée pour le réseau mémoire. Comme on le verra, la présente in- vention permet également des opérations d'effacement "flash". La présente invention propose à cet effet un composant de mémoire morte électriquement programmable à masse virtuelle. Dans l'un des modes de réalisation, le composant mémoire comprend une pluralité de cellules de mémoire formées dans un substrat.semiconducteur et configuré en rangées et en colonnes afin de former un réseau. Chaque cellule comporte une grille de commande et une première et une seconde région ayant un type de conductivité différent de celui du sub- strat. Chaque cellule mémorise un unique bit de donnée. Une rangée de cellules mémorise des bits d'une pluralité d'oc- tets de donnée selon une configuration o les paires de cellules adjacentes mémorisent des bits différents d'octets différents. Lors des opérations de lecture, on accède simultanément à des paires de cellules adjacentes en mettant à la masse la ligne de colonne partagée par les cellules à lire. Les deux lignes de colonne adjacentes - une de chaque côté de la ligne de colonne partagée - sont reliées à des chemins de lecture distincts. En organisant le réseau et en y accédant de cette manière, on élimine virtuellement les perturbations provenant des cellules voisines et appliquées aux cellules voisines. On va maintenant décrire en détail un mode de réalisation de l'invention, en référence aux dessins annexés. La figure 1 est un schéma électrique d'une partie d'un réseau EPROM de l'art antérieur utilisant des transistors à grille flottante avec des régions de source asymétriques légèrement dopées. La figure 2 est un diagramme électrique d'une partie du réseau mémoire EPROM de la présente invention, cette figure montrant également une vue en coupe de cellules semiconduc- trices adjacentes dans ce réseau. La figure 3 est un schéma électrique du réseau mémoire du mode de réalisation actuellement préféré de la présente invention. La figure 4 est un schéma électrique d'un autre mode de réalisation de la présente invention. La figure 5 est un schéma électrique d'encore un autre mode de réalisation de la présente invention. On va décrire un nouveau réseau mémoire à semiconducteurs à masse virtuelle utilisant des composants mémoire à grille flottante. Dans la description qui va suivre, on donnera de nombreux détails particuliers tels que des types de- conductivité particuliers, des tailles de blocs, etc. afin de permettre une compréhension parfaite de la présente invention. L'homme du métier comprendra cependant que ces détails particuliers n'ont bien entendu pas besoin d'être repris pour mettre en oeuvre la présente invention. Inver- sement, des structures et des circuits bien connus n'ont pas été représentés en détail afin de ne pas alourdir inutile- ment la description de la présente invention. Sur la figure 1, on a représenté une partie d'un bloc mémoire EPROM de l'art antérieur. Le réseau mémoire de la figure 1 comporte une pluralité de composants mémoire à grille flottante 10 comprenant chacun une grille flottante 14, une grille de commande 11 et des électrodes de source et de drain 12 et 13, respectivement (d'après les praticiens de cette technique, lors des opérations de lecture l'électrode 12 joue le rôle du drain du composant, tandis que '1élec- trode 13 joue le rôle de la source. La situation est inver- sée lors des opérations de lecture, l'électrode 13 fonction- nant en drain et l'électrode 12 fonctionnant en source. Pour éviter toute confusion, la présente description se référera toujours aux électrodes 12 et 13 en tant qu'électrode "de' source" et "de drain", respectivement, abstraction faite de la fonction effective de chacune de ces électrodes selon les cas particuliers de fonctionnement). Comme cela est enseigné par l'art antérieur, le transis- tor à grille flottante 10 utilise une région de source asymétrique légèrement dopée reliée à une ligne de colonne 16 du réseau. Une grille de colonne isolée 16 relie la région de source 12 d'un composant donné et la région de drain 13 d'un composant adjacent. Toutes les grilles de commande 11 d'une même rangée sont reliées ensemble le long d'une ligne de rangée 17 (également appelée "ligne de mot"). -. Bien que, dans l'art antérieur, ces réseaux puissent prendre des formes très variées, une caractéristique impor- tante du réseau de la figure 1 est que les cellules adja- centes d'un bloc comprennent normalement des bits d'une plu- ralité d'octets-(bij représentant, par exemple, le ième bit du jième octet). Avec cette configuration, la détection, l'effacement et la programmation des cellules a lieu cellule par cellule. Sur la figure 2, on a illustré une partie homologue du réseau mémoire EPROM du mode de réalisation actuellement préféré. Le réseau de la figure 2 comporte une pluralité de transistors à grille flottante 20, comprenant chacun une grille flottante 23, une grille de commande 24, une région de source n- légèrement dopée 21 et une région de drain n+ 22. Les grilles de commande sont reliées ensemble par une ligne de rangée commune 25. Les diverses régions de source légèrement dopées 21 sont de préférence reliées ensemble par une ligne de bit n- enterrée commune 26. De la même- façon, les régions de drain n+ 22 sont reliées ensemble par une ligne de bit n+ enterrée commune 27. La ligne de bit enterrée 27 a été illustrée en coupe sur la figure 2, et elle comporte une région de diffusion n+ 31. La ligne de bit enterrée n- 26 a été illustrée en coupe et comprend une région de diffusion n+ 32 entourée par une région n- légèrement dopée 33. Le processus préférentiel de fabrication du réseau de cellules à masse virtuelle de la figure 2, y compris pour la formation -des régions de dif- fusion n+ et n-, est décrit dans le US-A-4 780 424, qui appartient à la Demanderesse et dont on considèrera que les enseignements font partie de la présente description. Bien que le fonctionnement détaillé du réseau EPROM de la figure 2 soit décrit plus loin, on peut *déjà indiquer que la différence la plus marquante est que, dans le réseau de la figure 2, deux bits d'un même octet partagent une colonne n+. En outre, chacune des colonnes n+ correspond à un octet différent. Par exemple, sur la figure 2, la notation bcj - correspond au bit 0 de l'octet j, blk correspond au bit 1 de l'octet k, et ainsi de suite. Lors des opérations de lecture, on accède simultanément aux bits de donnée adja- cents du même octet. Comme on le décrira par la suite plus en détail, ceci a pour effet marquant de supprimer les per- turbations en direction des cellules voisines, ou en prove- nance de ces cellules voisines. Sur la figure 3, le bloc EPROM 39 montre un réseau de rangées et de colonnes de cellules de mémoire -70, -dont chacune est un transistor à effet de champ à canal n élec- triquement programmable à grille isolée d'un type bien connu dans la technique. Les grilles de commande de chaque tran- sistor 70 d'une rangée sont reliées à l'une des lignes d'un ensemble de lignes de rangée 61. Les régions de source légè- rement dopées de chaque transistor sont reliées aux lignes de colonne 75, tandis que les régions de drain sont reliées aux lignes de colonne 76. Dans le mode de réalisation préféré, les lignes de colon- ne 75 et 76 comprennent des lignes de bit enterrées formées de régions de diffusion allongées, parallèles et espacées entre elles. La ligne de bit enterrée 75 comprend une dif- fusion n- légèrement dopée, tandis que la ligne 76 comprend une diffusion n+, comme illustré précédemment sur la figure 2. Les lignes de bit nsont reliées, à l'une de leurs extrémités, à des transistors de sélection à canal n 46 et, à leur autre extrémité, à des transistors à canal p 42. L'autre borne du composant 46 est reliée à la ligne 51 désignée Vdo. La ligne 51 constitue un chemin de données pour l'une des cellules sélectionnées lors d'une opération de lecture. Le chemin de lecture de l'autre cellule sélec- tionnée (on se souviendra que les bits adjacents sont lus simultanément) est donné par la ligne 52, désignée Vdl. Chaque composant 42 a l'une de ses bornes reliée à une ligne 26506.95 de potentiel d'effacement 40, désignée VERASE. Les.grilles de commande des composants 42 sont reliés à la ligne de commande 62, désignée ERASE. Les lignes de bit n+ communes 76 sont reliées, à l'une de leurs extrémités, à des composants de sélection 45. L'autre borne du composant 45 est reliée à la ligne de potentiel de source/drain 50, désignés VSD. La ligne 50 donne la liaison de masse virtuelle, de façon alternée, aux lignes de colonne du réseau 39. Le composant 43 de la figure 3 comporte un transistor à effet de champ à canal n qui a l'une de ses bornes reliée à la ligne de drain n+ 76 et son autre borne reliée à la ligne de potentiel de précharge 41, désignée VPCHR. La ligne 41 applique au réseau 39, juste avant une opération de lecture, un potentiel de précharge compris entre 1,5 et 2 V environ. Les grilles de chacun des composants 43 sont également re- liées à la ligne 62. Ensemble, les composants 46 et 45 sélectionnent les diverses lignes de colonne utilisées pour accéder aux paires de cellules de mémoire du réseau. Les grilles de chacun de ces composants sont reliées à des circuits de décodage (non représentés) qui opèrent de manière à sélectionner des paires de bits à lire ou à programmer. Par exemple, la grille du composant 46c (désignée Y1,2) est élevée de niveau de manière à sélectionner la ligne de sortie n- 75b. De la même façon, la grille du composant 45b (désignée Yi) peut être élevée à un potentiel positif (5V, par exem- ple) pour relier la ligne de drain n+ 76a à la ligne 50. Sur la figure 3, le bloc 39 mémorise les zéros et les uns binaires des octets j à q conformément à la séquence suivante: boj, blj, blk, bok, bol, bll,... boq... o boj représente le bit zéro de l'octet j, bok représente le bit zéro de l'octet k, et ainsi de suite. L'organisation est telle qu'une ligne de drain n+ commune 76 est partagée de façon adjacente par deux bits différents du même octet. Par exemple, la cellule 70a mémorise le bit 1 de l'octet k, tandis que la cellule adjacente 70b mémorise le bit 0 de l'octet k. On remarquera que les lignes 76 sont associées chacune à des octets différents (par exemple, la ligne 76a est associée aux bits 0 et 1 de l'octet k, tandis que la ligne 76b est associée aux bits 0 et 1 de l'octet 1). De la même façon, les cellules adjacentes partageant une ligne de source n- commune mémorisent le même bit appar- tenant à des octets différents. Par exemple, les cellules 70b et 70c mémorisent, respectivement, le bit 0 des octets k et 1. On notera que, bien que le réseau 39 de la figure 3 montre deux bits appartenant à huit octets différents mémo- risés dans un même bloc, la présente invention couvre bien entendu l'idée de l'accès à des paires de bits différents dans un même bloc, de façon simultanée. Le concept essentiel de la présente invention peut donc être étendu de nombreuses façons. Par exemple, on peut mémoriser deux mots de donnée de huit bits dans un même bloc de la manière suivante: boj, blj, blk, b2k, b2j, b3j, b3k... bok Bien entendu, le réseau peut être également organisé de manière à mémoriser plus de deux octets par blocs, ou à mémoriser des mots de donnée multiples (de seize bits) ou des double mots (trente-deux bits), sans sortir du cadre de la présente invention. L'avantage de mémoriser deux octets ou plus à l'intérieur d'un même bloc est la réduction de la surface totale de silicium. Comme il y a autour de chaque bloc certains composants qui lui sont associés et qui nécessitent une surface de silicium, une plus grande taille de bloc se traduit généralement en une économie en surface de silicium. Il y a cependant d'autres considérations qui sont également importantes pour déterminer la taille des blocs. Par exemple, dans les EPROM "flash" à masse virtuelle qui auto- risent l'effacement par blocs, on peut préférer des blocs plus petits. Si l'on prend en compte à la fois les questions de surface de silicium et l'application considérée, une taille de bloc raisonnable est, pour le mode de réalisation de la figure 3, de seize colonnes, c'est-à-dire de deux colonnes d'octets par bloc. Afin de mieux comprendre le fonctionnement du réseau de l'invention de la figure 3, on 'considèrera l'exemple qui suit. Supposons que l'utilisateur souhaite lire les données mémorisées dans les cellules 70a et 70b du réseau 39. Avant l'opération de lecture, on commence par précharger en tota- lité le réseau 39. La précharge est une technique bien connue pour diminuer les temps d'accès en réduisant le retard temporel normalement associé, dans les réseaux EPROM, à la charge des lignes de colonne. La précharge implique généralement la charge de chacune des lignes de colonr et 76 du réseau à une tension prédéterminée. Dans le mode de réalisation actuellement préféré, on met les lignes 41, 51 et 52 à une tension de précharge d'environ 1,5 à 2 V. Les lignes 62 (ERASE) et les grilles de tous les composants 46 sont élevées à un potentiel positif (5 V, par exemple) afin de transférer le potentiel de précharge sur chacune des lignes 75 et 76 du réseau 39. Pour accéder aux cellules 70a et 70b, la ligne de rangée 61a est sélectionnée, ainsi que les lignes de colonne 75a, 76a et 75b, d'une manière déterminée par une adresse unique. Les lignes de colonne 75a, 76a et 75b sont sélectionnées en élevant à 5 V (c'est-à-dire au niveau "haut") -es grilles des composants 46b, 45b et 46c. Tous les autres composants et 46 du réseau 39 ont leur grille reliée à la masse. La ligne 62 est également au niveau "haut" de sorte que le.- lignes de colonne n+ avoisinantes telles que la ligne 76b Bo restent au potentiel de précharge. Les lignes 51 et 52 sont également au potentiel de précharge, de sorte que les lignes de colonne de sortie 75a et 75b sont chargées. La ligne 76a est alors déchargée en élevant la grille du composant à canal n 53 à un niveau "haut". Ceci relie la ligne 50 à la masse. En général, le composant 53 est un transistor ayant une section transversale très importante, ce qui les rend capables de conduire rapidement des valeurs importantes de courant. Les lignes 51 et 52 sont reliées 1 0 chacune à des circuits de chemin de lecture permettant de détecter la quantité de courant traversant les transistors b et 70a. Bien entendu, la valeur du courant traversant les cellules 70a et 70b dépend de l'état de programmation de ces cellules. En ce sens, on peut considérer que la décharge de la ligne 76a est conditionnelle. A titre d'exemple, si la cellule 70a était programmée et la cellule 70b ne l'était pas, le courant traverserait li- brement la cellule 70b, tandis que l'on ne détecterait aucun courant, ou pratiquement aucun courant, traversant la cel- lule 70a. Le courant détecté correspond donc à la donnée mémorisée dans les cellules respectives. On notera que les opérations de lecture du réseau 39 impliquent toujours.un accès simultané à des cellules adjacentes. On remarquera que, par le maintien des lignes 51 et 52 au potentiel de précharge lors des opérations de lecture, on élimine virtuellement toute perturbation apportée aux cel- lules adjacentes ou provenant de ces cellules adjacentes. La raison en tient simplement au fait que toutes les lignes de colonne n+ voisines ou adjacentes (par exemple 76b) sont au même potentiel que les lignes de colonne n- sélectionnées a et 75b. Comme le potentiel appliqué aux régions de sour- ce et de drain des cellules voisines (par exemple 70c) est le même, aucun courant ne traverse ces composants. En outre, on notera que l'on n'a besoin de mettre à la masse qu'une seule colonne pour une opération de lecture impliquant deux lignes adjacentes. La colonne n+ mise à la masse est entourée des deux côtés par des cellules sélec- tionnées (par exemple 70a et 70b)', de sorte qu'aucun courant parasite ne se développe en provenance de cellules voisines lors des opération de lecture. En d'autres termes, les cel- lules adjacentes sélectionnées empêchent la propagation du potentiel de masse dans le réseau. On appellera cette situation "blocage réciproque". Le blocage réciproque est extrêmement utile car il facilite des opérations rapides de lecture à partir de circuits de décodage relativement simples. Il a également pour conséquence une plus faible consommation d'énergie du réseau EPROM. De façon peut-être encore plus importante, le blocage réciproque élimine virtu- ellement toute perturbation apportée aux cellules voisines. La programmation de cellules 70a et 70b est obtenue en commençant par élever la ligne-50 à un potentiel d'environ 5 à 8 V (dans le mode de réalisation actuellement préféré) on utilise un potentiel de 6,5 V). Les composants à effet de champ 46b, 46c et 45b sont bien entendu rendus passants, tandis que les autres composants 46 et 45 du bloc sont tous bloqués. On applique alors les potentiels de programmation des cellules 70a et 70b sur les lignes 52 et 51,. respec- tivement. La ligne de rangée 61a, reliée aux grilles de com- mande des cellules 70a et 70b, est amenée à un fort poten- tiel positif,.d'environ 12 V. A titre d'exemple, si l'on veut programmer (c'est-à-dire charger) la grille flottante du composant 70b, on met à la masse la ligne 51. Comme le drain du composant 70b est au potentiel haut (environ 6,5 V), des porteurs chauds sont produits dans la région du canal. Certains de ces électrons chauds traversent par effet tunnel l'oxyde mince de la grille jusqu'à la grille flottante du composant. Le com- posant 70a peut être programmé de la même manière ou, si l'on ne souhaite pas de programmation, on applique un poten- tiel de 6,5 V sur la ligne 52 reliée à la région de source n- du composant 70a. On évite la programmation indésirable des cellules adja- centes par une polarisation appropriée (c'est-à-dire en amenant la ligne 62 au niveau haut et la ligne 41 à une tension de polarisation inférieure à 2 V). Les régions de diffusion n- des composants adjacents (par exemple le com- posant 70c, dans l'exemple ci-dessus) aide à empêcher la programmation indésirable ou la perturbation des cellules adjacentes en formant une large région de déplétion qui agit de manière à réduire l'accélération des électrons. On notera que des potentiels de programmation élevés de 6, 5 V ne sont appliqués qu'aux régions de source n- des cellules adja- centes, et jamais à la région n+. Les régions de diffusion n- réduisent également la capa- cité associée aux lignes de bit enterrées 75. Ceci aide à accroître la vitesse d'ensemble du réseau EPROM de la présente invention par rapport aux réseaux de l'art anté- rieur. Lors de l'effacement, la ligne 62 est amenée à un poten- tiel bas de sorte que les composants 42 conduisent librement et que les composants 43 soient bloqués. La ligne 40 est alors amenée à un potentiel de 12 V permettant de faire monter à ce même potentiel chacune des lignes de diffusion n- 75. Tous les transistors 45 et 46 sont bloqués, ce qui a pour effet de rendre flottantes toutes les lignes de colonne n+ (toutes les lignes de rangée 61 étant mises à la masse). Ceci produit un effacement "flash" de la totalité du réseau. Il existe d'autres manières possibles d'effacer les cel- lules de mémoire du réseau 39. Par exemple, on peut appli- quer une tension négative à une ligne de mot sélectionnée 61 et une tension positive à des colonnes sélectionnées du réseau afin d'effacer sélectivement des cellules individu- elles. L'effacement peut même, en fonction des besoins, imposer la séquence binaire effective et l'organisation du réseau. Par exemple, si l'on souhaite effacer deux octets de 8 bits en une même opération d'effacement flash, l'ordonnancement préférentiel des bits serait le suivant: boj, bij, blk, b2k, b2j, b3j, b3k... b7j, b7, bok... En utilisant cette configuration binaire alternée dans laquelle les bits 0 à 7 de deux octets différents de deux octets sont placés dans un même bloc, on n'a besoin d'exé- cuter qu'une seule opération d'effacement flash pour effacer deux octets (multipliée par le nombre de rangées, bien entendu). Les diverses tensions appliquées aux colonnes n+ et aux colonnes n- de la figure 3 lors des opérations de lecture, de programmation et d'effacement, sont résumées dans le tableau 1 ci-dessous TABLEAU 1 Colonnes n+ Colonnes n- -Sélées Non sélées Sélées Non sélées Lecture Masse Vrai Chemin Vrdb/flottante Programmation Vpdb Vrdb Chemin Flottante/Vrdb Effacement Flottante Flottante VERASE Flottante Avec: Vrdb = polarisation drain/source pour la lecture (1 à 3 V par exemple) Vpdb = polarisation drain/source pour la programmation (5 à 8 V par exemple) Chemin = Chemin de lecture/écriture (c'est-à-dire chemin des données) VERASE = Tension d'effacement de base (12 volts par exemple) Sur la figure 4, on a illustré une variante de réa- lisation de la présente invention dans laquelle le nombre de lignes de colonne associées aux composants 45 a été réduit de moitié. Comme on peut le voir aisément, les grilles d'une paire sur deux de composants sont reliées ensemble et à une ligne de commande commune. Par exemple, les composants 46a et 46b partagent une ligne de commande de grille commune 48a. Ce mode de réalisation tire parti du fait que les états des composants 46a et 46b sont toujours identiques lors des opérations de lecture, de programmation et d'effacement. On a également représenté sur la figure 4 des lignes de commande distinctes 62 et 63, désignées PCHR et ERASE, res- pectivement. La ligne 69 est dédiée exclusivement aux compo- sants à canal n 43, tandis que la ligne 63 ne commande que les composants à canal p 42. Les transistors diviseurs 42 et 43 situés sur les lignes de commande distinctes réduisent la capacité associée à chaque ligne. Ceci permet une commuta- tion plus rapide des lignes 62 et 63 et une plus grande sou- plesse de commande du réseau. En conséquence, l'architecture de la figure4 est généralement plus dense, pour un même processus de fabrication, que celle de la figure 3. La lecture, la programmation et l'effacement des cellules du réseau de la figure 4 sont exécutées de la même manière que décrit plus haut pour le réseau de la figure 3. Sur la figure 5, on a représenté encore une autre variante de la présente invention. Le diagramme de circuit de la figure 5 comporte des transistors supplémentaires 44 reliés aux lignes de colonne de sortie 75 et à la ligne de tension de précharge 41. Dans cette configuration de circuit, on peut appliquer directement une tension de pré- charge à toutes les lignes de colonne de sortie 75 et 76 par l'intermédiaire de la ligne 41, en laissant les lignes 51 et 52 dédiées aux circuits de chemin de lecture. Pour les opérations de lecture, les lignes 40 et 41 de la figure 5 sont tous deux amenées au potentiel d'alimentation, par exemple Vcc. La ligne 63 est également amenée à Vcc, tandis que la ligne 62 est amenée à la tension de pola- risation source/drain pour les opérations de lecture (par exemple de 1 à 3 V) plus le seuil de tension VTN du composant 44. Les lignes de mot non sélectionnées 61 sont mises à la masse. La ligne de mot sélectionnée (par exemple, la ligne 61a) est amenée au potentiel d'alimentation Vcc. Comme précédemment, les transistors de sélection appropriés 46 et 45 sont rendus passants et la ligne 50 est mise à la masse de manière à accéder aux paires de bits adjacentes. Par exemple, pour lire les cellules 70a et 70b, on rend pas- sants les composants 46b, 46c et 45b. Le composant 53 est rendu passant vers la ligne de masse 50. Ceci décharge de façon conditionnelle la ligne 76a via les cellules 70a et b. La programmation et l'effacement du mode de réalisation de la figure 5 sont exécutés de la même manière que décrit plus haut à propos de la figure 3. REVENDICATIONS 1. Un composant mémoire électriquement programmable, comprenant une pluralité de cellules de mémoire (20) formées dans un substrat semiconducteur et configurées en rangées et en colonnes afin de former un réseau, chaque cellule com- prenant une électrode de commande (24) et une première et une seconde région (21, 22) dont le type de conductivité est différent de celui du substrat, caractérisé en ce que chacune des cellules mémorise un bit de donnée, une rangée de cellules mémorisant des bits d'une pluralité d'octets de donnée selon une configuration o des paires de cellules adjacentes mémorisent des bits différents provenant d'octets différents. 2. Le composant mémoire de la revendication 1, comprenant en outre des moyens pour accéder simultanément auxdites pai- res de cellules adjacentes. 3. Le composant mémoire de la revendication 2, dans - lequel l'accès simultané est déterminé par une adresse uni- que. 4. Le composant mémoire de la revendication 3, comprenant en outre des moyens de programmation, pour programmer sélec- tivement lesdites cellules. 5. Le composant mémoire de la revendication 4, comprenant en outre des moyens d'effacement, pour effacer simultanément toutes lesdites cellules dudit réseau. 6. Le -composant mémoire de la revendication 1, dans lequel on trouve, dans ladite configuration, la séquence: boj, blj, blk, bok, bol, bl... o boj représente le bit 0 de l'octet j, bik représente le bit 1 de l'octet k, etc. - - 7. Le composant mémoire de la revendication 2; dans lequel on trouve, dans ladite configuration, la séquence: boj, buj, blk, b2k, b2j, b3j, b3k.. bnj, bnk, bok... o bnk représente le nième bit de l'octet k et bnj repré- sente le nième bit de l'octet j. 8. Le composant mémoire de la revendication 2, dans lequel lesdites cellules comportent des transistors à effet de champ à grille flottante à canal n, et dans lequel ladite seconde région (22) comprend une région de diffusion n+ et ladite première région (21) comprend une région de diffusion n- légèrement dopée. 9. Le composant mémoire de la revendication 8, dans lequel lesdites régions de diffusion n- et n+ comprennent des lignes de bit enterrées qui, respectivement, forment des premières et des secondes lignes de colonne (26, 27), les premières lignes de colonne fonctionnant sélectivement en lignes de sortie et les secondes lignes de colonne fonction- nant sélectivement en lignes de masse lorsque l'on accède audit réseau. 10. Un composant mémoire électriquement programmable, caractérisé en ce qu'il comprend: - - une pluralité de cellules de mémoire (20) formées dans un substrat semiconducteur et configurées en rangées et.en colonnes afin de former un réseau, chaque cellule comprenant une électrode de commande (24) et une première et une secon- de région (21, 22) dont le type de conductivité est dif- férent de celui du substrat, - une pluralité de lignes de rangée (25), l'électrode de commande de toutes les cellules de chaque rangée étant reliée à la ligne de rangée, - des premières et- secondes lignes de colonne (26, 27) alternées, les premières et secondes régions de toutes les cellules de chaque colonne étant, respectivement, reliées à ces premières et secondes lignes de colonne, les premières lignes de colonne fonctionnant sélectivement en lignes de sortie et les secondes lignes de colonne fonctionnant sélec- tivement en lignes de masse lorsque l'on accède audit réseau, - des moyens de précharge, pour précharger à un potentiel positif les premières et les secondes lignes de colonne, - des moyens de décodage de rangée, pour sélectionner une ligne de rangée afin d'accéder simultanément à une paire de cellules de mémoire adjacentes du réseau, et - des moyens de décodage de colonne, pour relier une seconde ligne de colonne à la masse et pour relier la paire de premières lignes de colonne immédiatement adjacentes à la seconde ligne de colonne à des lignes de sortie distinctes, afin d'accéder simultanément à ladite paire de cellules de mémoire adjacentes en déchargeant conditionnellement la paire de premières lignes de colonne via cette paire de cel- lules. 11. Le composant mémoire de la revendication 10, dans lequel ladite paire de cellules de mémoire adjacentes mémo- rise des bits différents d'un octet de donnée. - 12. Le composant mémoire de la revendication 11, dans lequel chaque rangée du réseau mémorise les bits de donnée selon la séquence: boj, blj, blk, bok, bol, blu... o boj représente le bit 0 de l'octet j, blk représente le bit 1 de l'octet k, etc. 13. Le composant mémoire de la revendication 11, dans lequel chaque rangée du réseau mémorise une configuration binaire comprenant la séquence suivante: boj, blj, blk, b2k, b2j, b3j, b3k... bnj, bnk, bok.. o bnk représente le nième bit de l'octet k et bnj repré- sente le nième bit de l'octet j. 14. Le composant mémoire de la revendication 11, dans lequel lesdites lignes de sortie sont reliées au potentiel positif, de manière à empêcher que les autres cellules du réseau ne soient perturbées lorsque l'on accède à ladite paire de cellules adjacentes. 15.-Le composant mémoire de la revendication 11, dans lequel lesdites cellules comportent des transistors à effet de champ à grille flottante à canal n, et dans lequel ladite seconde région (22) comprend une région de diffusion n+ et ladite première région (21) comprend une région de diffusion n- légèrement dopée. 16. Le composant mémoire de la revendication 15, dans lequel lesdites régions de diffusion n- et n+ comprennent des lignes de bit enterrées qui, respectivement, forment les- premières et des secondes lignes de colonne (26, 27), les premières lignes de colonne fonctionnant sélectivement en lignes de sortie et les secondes lignes de colonne fonction- nant sélectivement en lignes de masse lorsque l'on accède audit réseau. 17. Le composant mémoire de la revendication 16, comprenant en outre des moyens de programmation, pour pro- grammer sélectivement lesdites cellules. 18. Le composant mémoire de la revendication 17, compre- nant en outre des moyens d'effacement, pour effacer simulta- nément toutes lesdites cellules dudit réseau. 19. Un composant de mémoire morte électriquement program- mable, caractérisé en ce qu'il comprend: - une pluralité de transistors à effet de champ (20) à grille flottante configurés en rangées et en colonnes afin de former un réseau adressable, chaque cellule comprenant une grille de commande (24), une région de source n- légèrement dopée (21) et une région de drain n+ (22), - une pluralité de lignes de rangée (25), les grilles de commande de toutes les cellules de chaque rangée étant 5.reliée à une ligne de rangée, - des premières et des secondes lignes de colonne (26, 27) alternées, les régions de drain et de source de toutes les cellules de chaque colonne étant, respectivement, re- liées à ces premières et à ces secondes lignes de colonne, et - des moyens pour accéder au réseau de manière qu'une adresse unique donne accès à une paire adjacente de cellules de mémoire situées dans une rangée unique. 20. Le composant mémoire de la revendication 19, dans lequel les paires adjacentes de cellules mémorisent des bits de donnée différents provenant d'octets de donnée diffé- rents. 21. Un procédé pour accéder simultanément à une paire de cellules de mémoire adjacentes dans un composant mémoire électriquement programmable du type comprenant un réseau de rangées et de colonnes de cellules de mémoire (20), cette paire de cellules mémorisant des bits de donnée différents provenant d'octets différents, caractérisé en ce qu'il comprend les étapes consistant (a) précharger les lignes de colonne (26, 27) reliées aux colonnes de cellules, (b) sélectionner la ligne de colonne-partagée reliée à ldite paire de cellules de mémoire adjacentes et sélec- tionner également les deux lignes de colonne adjacentes si- tuées sur les côtés adjacents de cette ligne de colonne par- tagée, cette détermination étant effectuée en fonction d'une adresse unique, (c) relier la ligne de colonne partagée sélectionnée à la masse, (d) décharger de façon conditionnelle les deux lignes de colonne adjacentes via ladite paire de cellules de mémoire adjacentes, et (e) relier chacune des deux lignes de colonne à des sorties distinctes, tout en laissant à l'état préchargé tou- tes les lignes de colonne non sélectionnées. 22. Le procédé de la revendication 21, dans lequel les lignes de sortie sont reliées au potentiel de précharge afin d'empêcher que les autres cellules du réseau ne soient perturbées lorsque l'on accède à ladite paire de cellules adjacentes.