FR 2648623 A1 19901221 FR 8908428 A 19890619 26.48623 SMMZIURE DE TRANSISTOR MOS SUR ISOLANT AVEC PRISE DE CAISSON RELIEE A LA-SOURCE ET PROCEDE DE FABRICATION La présente invention concerne le domaine des transis- tors M3S fabriqués dans une couche mince de silicium formée sur un substrat isolant. Dans les technologies de silicium sur isolant, les transistors élémentaires sont formés dans des portions d'une couche monocristallirne de silicium sur isolant. On distingue deux types principaux de technologies selon la façon dont les transis- tors individuels sont isolés les uns des autres. Selon une première technologie, chacun des transistors MOS est formé dans un plateau, un mesa, de la couche mince de silicium monocristallin, chacun des plateaux étant séparé des autres par une élimination de la couche mince de silicium. Selon une deuxième technologie, les portions dans lesqulles scnt formées chacun des transistors sont séparées les unes des autres par un isolement diélectrique, grénralement par oxydation des régions de la couche mince autres que celles dans lesquelles ont veut former les transistors. On d=rira d'abord l'état de la technique et la pré- sente invention dans le cadre d'une technologie de type mésa, et on décrira ensuite une variante de la présente invention dans le cadre d'une technoiogie de type à isolement diélectrique. Les figures lA et lB représentent une vue en coupe et une vue de dessus d'un transistor MO6 classique formé sur silicium sur isolant (la figure 1A étant une vue en oupe selon la ligne A-A de la figure lB). Comme le représentent es figures, une telle structure est forme à partir d'une couche mince de silicium moncristallin sur un subsitrat 1. Cette couche mince de silicium est gravée pour qu'il reste en place seulement un pavé dont la partie oentrale orresLpxxxdra à un caisson 3 faiblement dopé d'un premier type de onaductivité, ici de type P. faiblement dopé dans la partie supé- rieure duquel se formera un canal sous 1 'effet d'une grille, et dont les régions extrêmes correspdront à une source 5 et à un drain 6 fortement dopés du type opposeé à celui du caisson, ici Nb. Une grille conductrice 7 est formne au-dessus de la région de canal du caisson avec interposition d'une couche isolante 8. Cou- ranmment, la grille 7 est en silicium polycristallin et la couche d'isolement de grille 8 en oxyde de silicium. En outre, de façcon classique, des espacurs isolants 9, corairrent en cxyde de sili- cium ou en nitrure de silicium, saont formés de part et d'autre de la grille et ont pour but d'une part de permettre la formation d'implantations de drain et de source ayant l'allure représentée, c'est-àdire pénétrant plus profondément sous la grille dans leur partie supérieure, et d'autre part d'assurer un isolement entre le contact de grille et les contacts de drain et de saouroe. Dans la vue de dessus de la figure lB, on retrouve les éléments décrits dans la vue de la figure lA avec les mênes réfé- rerces. On a représenté par des croix dans des carrés les contacts de drain et de source. En outre, il est connu dans le donaine de l'utilisation des transistors MS qu'il est souhaitable de prévoir un ontact entre la région de caisson 3 et la région de saxroe 5 pour éviter divers effets parasites à savoir 264862SJ 1) l'effet "kink" lié à l'existence d'un caisson flottant lorsque la couche de silicium sur isolant est trop épaisse et/ou trop dopée (oet effet se manifeste sous la forme d'une bosse sur la caractéristique courant de drain/tension de drain); 2) l'effet d'apparition d'un transistor bipolaire para- site qui introduit une hystérêsis dans les caractéristiques couranttension du transistor; 3) l'effet d'apparition d'un transistor parasite de bord lié à l'isolement latéral. Pour réaliser un tel contact entre le caisson et la souroe, la solution classique telle qu'illustrée en figure lB ccnsiste à prévoir un prolongement de la portion de silicium monocristallin correspondant au caisson, ce prolrongement étant désigné par la référence 10 en figure lB et à prévoir un Contact sur oe prolongement, oe contact étant ensuite relié par une métallisation ou contact de la source 5. Le prolongement 10 doit être dopé du même type que le substrat mais à plus fort niveau de dopage (P dans l'exemple illustré). Cette structure classique présente l'incrrvénient évident d'augmenter la surfae de chaque transistor élémentaire. En effet, la surfae rnéoessaire pour un contact est pratiquement du même ordre de grandeur, dans le cadre des tec-nologies actuelles, que les dimensions de souroe de drain ou de canal d'un transistor. A titre d'exemple, dans une réali- sation actuelle, l'épaisseur de la couche de silicium mono- cristallin sera de 1 'ordre de 200 inm et chaque pavé de transistor aura des dimensions de l'ordre de 2000 x 5000 rnm alors que la région 10 qui a pour seul rôle de permettre l'étabhl 3s-emnt d'un contact devra avoir des dimensions de 1 'ordre de 2000 x 2000 rnm. De plus, la résistance d'accs entre oe cntact et le caisson lui-même devient prohibitive quarnd les dimensions des transistors diminuent. Un objet de la présente invention est de prévoir une nouvelle structure de transistor MOS formé dans une couche de silicium sur isolant dans laiquelle il est prévu un contact entre caisson et souroe, ce contact n'augmentant pratiquement pas la surface du transistor. Un autre objet de la présente invention est de prévoir un procédé particulier de fabrication d'une telle structure dans le cadre de transistors MOS de type mésa-à silicium sur isolant. Un autre objet de la présente invention est de prévoir un procédé particulier de fabrication d'une telle strcture dans le cadre de transistors MOS du type à isolement diélectrique. Pour atteindre cAs objets ainsi que d'autres, la présente invention prévoit un transistor MZS forme dans une portion isolée d'une couche mince de silicium monocristallin sur isolant, comprenant au moins une barde latérale fortement dopée du type de conductivité du caisson dans lequel se forme la région de canal, cette bande s'étendant le long du bord du caisson et du bord de la rgion de source, et étant mise en court- circuit avec la région de souroe par la couce conductrioe de source. Un procdé de fabrication d'un transistor MES selon un premier mode de réalisation de la présente invention comprend, après la gravure des zones mnésas, et tandis que le masque (oxyde-nitrure) ayant servi à délimiter les mesas est erncore en ple, les étapes suivantes: former une coue de siliciumn polycristallin reouXvrant l'ensemble de la strcture; graver cette couche de silicium polycristallin par attaque anisotrape de façcn à laisser en place seulement un espaoeur entourant chacun des- mnésas graver 1 'espaceur pour laisser en place seulement les bardes latérales désirées s'étendant le long d'une partie de la région de caisson et le lorng de la région de scuroe adjaoente cntinuer selon le processus classique de fabricaticn d'un transistor MOS sur isolant de type mésa. Un procéd de fabricatioe d' u transistor MDS selon un deuxième mode de réalisation de la présente invention comprend, après l'étape de gravure d'un premier masque servant à délimiter des rgions d' oxydation séparant chaoun des transistors irxi/viduels, tandis que oe masque (cxyde-nitrure) est enJore en place, et avant 1 'étape d'cxydation, les étapes suivantes former un deuxième masque oomprenant une ouverture au moins le lcng d'une bande latérale débordant par rapport à la region de souroe et à la région de caisson '; procéder à une implantation du type de ocendxtivité du caisson à fort niveau de dopage; procéder à un recuit é'liminer le deuxième masque p'ccder à une étape d'oxydation pour isoler les por- tions dans lesquelles sont formes les transistors MOS; et continuer selon le processus classique de fabrication d'un transistor mOS sur isolant à isolement diélectrique. Ces abjets, caratéristiques et avantages ainsi que d'autres de la présente invention seront ex és plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles les figures 1A et lB représentent respectivement une vue en coupe et une vue de dessus d ' un transistor MDS du type silicium sur isolant selon 1 'art antérieur; les figures 2A, 2B, 2C et 2D représentent respective- merit une vue de dessus et diverses vues en coupe d'un transistor selon la présente mnvention de type mrsa; les figures 3A à aA représentent de faqon schématique, selon des vues en coupe, des étapes successives de fabrication d'un transistor MSS selon la présente inventi/n de type mésa, et les figures 3B à 8B représentent des vues de dessus corrsPOn- dantes; et les figures 9A à 11A représentent des vues en coupe succssives illustrant un procédé de fabrication d'un transistor selon la présente invention du type à isolement diélectrique, et les figures 9B à 11B sont des vues de dessus correspondantes. Dans les diverses figures, de nmêmes référer-es désignent de mimes éléments ou couches. D'autre part, on notera que, conforméent à l'usage dans le domaine de la représentation des circuits intégrés, les diverses régicns, zones et couches ne sont pas tracées à l'éhelle ni d'une figure à l'autre ni à 1 'intérieur d ' une mine figure dans le but d ' amnéliorer l'intelligibilité des figures. L'himme de l'art pourra se référer aux valeurs classiquaement connues ou à celles spécifiquement indiqus dans la présente description. Les figures 2A à 2D illustrent un transistor selon la présente invention, de type mésa. Les figures 2B, 2C et 2D sont des vues en coupe selon les plans B, OC, et DD irdiqués dans la vue de dessus de la figure 2A. On retrouve dans Os figures le substrat 1 et le pavé de silicium mncrristallin cxmprenant les régions de caisscon 3, de source 5 et de drain 6, ainsi que la grille 7 et l'espaoeur latéral de grille 9. On a en outre repré- senté en figures 2B, 2C et 2D, mais pas en figure 2A, une couce supérieure de siliciure 11 qui se lccalise automatiquement sur les régions apparentes de silicium mlo ou polycristallin. Selon l'invention, on ajoute à une structure classique de transistor au moins une bande latérale de silicium polycris- tallin condxucteur du mé e type de conductivité que le caisson. De telles bandes 13 et 14 apparaissent dans les figures 2A, 2B et 2C. Ces bardes s'étendent de part et d'autre de la lorgueur d'un pavé de transistor de façon à être en contact latéralemrent avec une partie de la région de caisson et une partie au moins de la région de source. Comme elles sont du même type de conductivité que le caisson, ces barndes sont en contact électrique avec lui et la région de siliciure de source 11 établit un contact entre oes bandes 13 et 14 et la sourcxoe 5. On notera en outre que, par suite des diverses opeérations de recuit ré'alisées apres les implantations, le dopant des régions 13 et 14 diffuse partiellement dans les parties latérales des- régions de caisson et de source, comme cela est indique par des pointillés en figures 2B et 2C. Avec une telle structure, on obtient un contact caisson/source sans augmenter sensiblement la dimension d'un pavé de transistor MbS du type silicium sur isolant. On va montrer ci-après qu'une telle structure est facilement réalisable aussi bien dans le cadre d'une réalisation de type mésa que d'une réalisation du type à isolement diéle;trique. Les figures 3A à 8A sont des vues en coupe et les figures 3B à 8B des vues de dessus correspondantes d'étapes successives de fabrication d'un transistor MDS de type mésa à court-circuit caisscn-source selon la présente invention. La figure 3A représente une étape préliminaire classi- que de fabrication dans laquelle, étant donnée une couche mince de silicium moncristallin formée sur un substrat 1, on délimite un pavé 20 de silicium en prévoyant un revêtement par une couche de masquage, par exemple un sandwich d'oxyde de silicium (SiC%) 21 et de nitrure de silicium 22, l'ensemble ayant par exemple une épaisseur de l'ordre de 80 nrm. A l'étape suivante, illustrée à la figure 4A, l'ensemn- ble de la tranche est revêtu d'une couche de silicium polycris- tallin 23. Dans un mode de réalisation, ce silicium polycristal- lin peut être initialement forent nt dopé de type P. On procède ensuite à une gravure anisotrope sélective, par exemple sous plasma, de la couche de silicium polycristallin 23 pour obtenir un pavé (20, 21, 22) entouré d'un espaceur de silicium polycris- tallin de type P 24 et, cuoe le représente la figure 5B, ce pavé est partiellement revêtu d'un masque qui recouvre au moins une partie de la région o doit être formé le caisson oentral et de la région o doit être formée la source. Oh procède alors à une attaque sélective du silicium polycristallin qui se produit aux emplacements autres que oelui du masque 25 et, après élimination des couches de nitrure de silicium 22 et d'oxyde de silicium 21, on obtient un pavé de silicium mnocristallin 20 muni d'espaceurs localisés 26, 27 s'étenrant longritudinalement sur les bords du pavé le lrong de la région de caisson et de la région de source. On procède ensuite aux étapes normales de fabrication d'un transistor MOS pour former une grille de silicium polycris- tallin 7 au-dessus d'un oxyde de grille 8. Apres quoi on procède à une première implantation de source et de drain puis on forme les espaceurs isolants de grille 9 et 1 'on procede à une deuxième implantation de source et de drain pour obtenir la région de caisson 3 et les régions de source et de drain 5 et 6. Enfin omme 1 'illustrent les figures 8A et 8B on peut former une couche d'un siliciure métallique qui s'aligne automna- tiquement sur toutes les régions apparentes de silicium et de silicium polycristallin. Ce siliciure est désigrné par la réfé- rence 11 comme en figure 2D. On notera, oomme le montre bien la figure 8B, que la couche de siliciure 11 formée au-dessus de la région de source se forme également au-dessus des régions de silicium polycristallin 26 et 27 et assure le court-circuit source/caisson recherché. En outre, bien que oela ne soit pas représenté dans les figures, on notera qu'à la suite des étapes successives d'implantation et de recuit, la région de silicium polycristallin fortement dopée correspoxdant aux espaceurs 26 et 27 entraîera la diffusion de dopants de type P- dans les régions adjacentes de souroe et de caisson. D'autre part, l'hoLme de l'art aura noté que la cocen- tration en dopant de type Pf dans les régions 26 et 27 doit être supérieure à la concentration de dopant de type N dans les régions de drain et de source pour que l'implantation de source ne vienne pas neutraliser le dopage des zones latérales. Par exemple, si les implantations de source sont de l'ordre de 2 à 4 l5 atomes de phosphore ou d'arsenic par cm, l'implantation des bandes latérales sera de l'ordre de 4 à 6 10 5 atomes de bore par cns. Enfin, on pourra aussi noter que, si l'on considère la figure SA, il restera en place, après élimination des couches 21 et 22 (qui n'ont qu'une paisseur de l'ordre de 80 rinm), des reliefs de silicium polycristallin. En fait, reliefs dispa- raitront ou seront à tout le moins fortement atténus par suite des étapes successives d'oxydation et d'éliminatiron de l'oxyde prévues ultériermment puisque, quand on réalise une oxydation, le silicium polycristallin s'oxyde nettement plus vite que le silicium monocristallin. L. Le cas de la réalisation d'une structure de la présente invention dans le cadre d'un procédé de fabrication de transistor sur cuche mince de silicium à isolement diélectrique va être décrit en relation avec les vues en coupe des figures 9A à 11A et des vues de dessus des figures 9B à 1lB. La figure 9A représente une uche mince de silicium monocristallin 30 formée sur un substrat isolant 1, les régions o 1 'on veut former des transistors étant revêtues d'une couhe de protecticn à 1 'encontre d'un oxydation, constituée par exem- ple d'un sandwich d'oxyde de silicium 31 et de nitrure de sili- cium 32. Ensuite, come le représente la figure 9B, on forme un masque 34 comprenant une overture chevauchant les régions de caisson et de source du transistor que l'on veut former et l'on prode à une implantation d'un dopant de type P (même type que oelui du caisson), oette implantation étant masquée d'une part par le masque 34, d'autre part par la couche de nitrure de silicium 32. Après cela, coame l'illustrent les figures 10A et 10B, on pixde à la croissane de 1 'oxyde d'isolement épais 35 sépa- rant des portions de silicium mcxristallin 36. Perdant cette étape d'oxydation, le dopant de type P implanté à 1 'étape illus- trée en figure 9B diffuse latéralement dans la portion de sili- cium monocristallin 36 pour former des bandes P 37 et 38 telles qu'illustrées en figure 10B. On procède ensuite à la succession d'étapes classi- ques pour fabriquer un transistor MOS et la couche finale de siliciure 11 ou autre couche de métallisation formée sur la région de souroe caurtcircuite les régions superficielles 37 et 38 (ainsi que les régions latérales) avec la région de souroe. On a reporté en figure 11A les mêmes références qu'en figures 8A et 2D. Ainsi, la présente invention permet de fabriquer selon l 'une ou 1 'autre des technologies de type mésa ou de type à iso- lement diélectrique des pavés de transistors M0S à court-circuit caissonsouroe de façcon simple. En effet il n'y a aucune exigence d'alignement précis entre le masque destiné à la délimitation des bandes latérales et les autres masques utilisés dans le processus de fabrication des transistors MDS. Par ailleurs, l'homme de l'art notera que les diffé- rentes variantes de fabrication des transistors MK6 sont oompati- bles avec la présente invention, en particulier en ce qui coancr- ne les types de dopage et la prévision d'étapes supplémentaires telles que des irmplantations de canal. De mûre les contacts n' impliquent pas rnoessairemint 1 'utilisation de siliciures métalliques. REVENDICATIONS 1. Transistor MOS formé dans une portion isolée d'une couche minre de silicium monocrxistallin sur isolant, caractérisé en ce qu'il comprend au moins une bande latérale (13,14; 26,27; 37,38) fortement dopée du type de conductivité du caisscon (3) dans lequel se forme la région de canal, cette bande s'étendant le long du bord du caisson et du bord de la règion de source (5), et étant mise en oourt-circuit avec la région de source par la couche conductrice de souroe (11). 2. Transistor selon la reverdication 1, caractérisé en ce que la couche conductrice de source (11) est une coxuche de siliciure métallique. 3. Transistor M06 selon 1 'une des revendications 1 ou 2, dans lequel ladite portion isolée est de type mésa, c'est-à- dire qu'elle est séparée des autres portions isolées par une absence de couce mince de silicium monocristallin, caractérisé en ce que ladite bande latérale couprend au moins en partie un espaceur de silicium fortement dopé. 4. Transistor selon la revendication 3, caractérisé en ce que ledit espaceur de silicium fortement dopé est en silicium polycristallin. 5. Transistor MO6 selon 1'une des revendications 1 ou 2, dans lequel ladite portion isolée est du type à isolement dielectrique, caractérisé en ce que ladite bande latérale est une région surdopée directement formée dans une partie latérale des régions correspondant normalement au caisson et à la souroe. 6. Procédé de fabrication d'un transistor MOS selon la revendication 4, caractérisé en ce que, après la gravure des zones mésas, et tardis que le masque (oxyde-nitrure) ayant servi à délimiter les mésas est erncore en plaoe, il comprend les étapes suivantes: former unie couche de silicium polycristallin recouvrant l'ensemble de la structure; graver oette couce de silicium polycristallin par attaque anisotrope de façcn à laisser en plac seulement un esp ur entourant chacun des msas; graver 1' espeur pour laisser en plae seulement les bar3es latérales désirées s'éterxnant le long 'd'une partie de la région de caisson et le long de la région de source adjacnte; continuer selon le processus classique de fabrication d'un transistor MOS sur isolant de type mésa. 7. Procédé selonal la revendication 6, caractérisé en oe que le silicium polycristallin est fortement dopé selon le nmre type de conductivité que le caisson pendant son dépôt. 8. Procédé de fabrication d'un transistor MO6 selon la revendication 5, caractérisé en ce que, après l'étape de gravure d'un premier masque servant à délimiter des régions d'oxydation separant chacun des transistors individuels, tandis que ce masque (oxyde-nitIrure) est encore en place, et avant l'étape d'oxydation, il comprend les étapes suivantes: former un deuxième masque comprenant une ouverture au moins le long d'une bande latérale débordant par rapport à la région de source et à la région de caisson; procéder à une implantation du type de conductivité du caisson à fort niveau de dopage; procéder à un recuit; éliminer le deuxième masque; procéder à une étape d'oxydation pour isoler les portions dans lesquelles sont formés les transistors MOS; et continuer selon le processus classique de fabrication d'un transistor M3S sur isolant à isolement diélectrique.