FR 2653617 A1 19910426 FR 9003012 A 19900309 La présente invention concerne un diviseur de fréquence programmable pour produire une fréquence de sortie souhaitée qui est un sous-multiple intégral variable de la fréquence d'entrée. Un des moyens connus pour la division des fréquences élevées est constitué par un diviseur de fréquence program- mable connu sous le nom de diviseur programmable à décodage en avance (early-decode), pour diviser directement une fré- quence élevée d'entrée en une fréquence de sortie souhaitée. Un tel diviseur de fréquence programmable est également connu sous le nom de diviseur de fréquence programmable direct. Un diviseur de fréquence programmable est composé d'un compteur d'impulsions constitué de bascules du type T connec- tées en cascade. Le compteur d'impulsions est d'abord préré- glé à un signal de rapport de division. Quand le compteur d'impulsions a réalisé le décompte jusqu'à zéro, il est de nouveau préréglé au signal de rapport de division. Selon un autre diviseur de fréquence programmable qui comprend également un compteur d'impulsions prenant la forme de bascules de type T en cascade, le compteur d'impulsions est d'abord préréglé à un signal de rapport de division, et lorsque le compteur d'impulsions a décompté jusqu'à 2, les impulsions restantes sont comptées par un registre à déca- lage, et pendant cet intervalle, le compteur d'impulsions est préréglé de nouveau au signal de rapport de division. Les diviseurs de fréquence programmables traditionnels sont capables de fonctionner à des fréquences maximales assez élevées. Cependant, s'il s'agit de diviser des fréquences encore plus élevées, le temps nécessaire pour le traitement du signal, c'est-à-dire le temps nécessaire pour prérégler le compteur d'impulsions à un signal de rapport de division, introduira un retard non négligeable. A cause d'un tel retard dans le traitement du signal, il n'existe pas actuellement de diviseurs de fréquence variable directs capables de fonction- ner à une fréquence maximale de quelques centaines de MHz. Pour le traitement des signaux de fréquence maximale plus élevée, il a été d'usage d'utiliser un compteur à prédétermination, un mélangeur de fréquence ou similaire, pour convertir une fréquence d'entrée élevée en une fréquence de sortie plus basse. Un tel agencement de circuit est complexe et d'une importance relativement élevée et met en jeu un grand nombre de cycles de traitement de signal. Il existe un besoin pour un diviseur de fréquence programmable capable d'éliminer ces désavantages. Un des objets de la présente invention est de proposer un diviseur de fréquence programmable destiné à être utilisé dans des boucles à verrouillage de phase (PLL) et qui soit capable de diviser directement une fréquence d'entrée élevée en une fréquence de sortie moins élevée. Un autre but de la présente invention est de proposer un diviseur de fréquence programmable qui soit capable de diviser une fréquence d'entrée élevée directement en une fréquence de sortie plus basse et variable sans avoir besoin d'augmenter l'importance du circuit et le nombre de cycles de traitement du signal. Encore un autre but de la présente invention est de proposer un diviseur de fréquence programmable pour diviser la fréquence d'un signal hautefréquence tel que fourni, directement en une fréquence plus basse, comportant: une pluralité de compteurs à prédétermination d'un facteur d'échelle deux et dont chacun puisse être commuté entre un mode de division par deux et un mode de division par trois, les compteurs à prédétermination de facteur d'échelle deux étant connectés en cascade afin de produire un signal de sortie qui est divisé en fréquence chaque fois selon l'un d'une pluralité de rapports de division. D'autres buts, caractéristiques et avantages de la présente invention apparaîtront à la lecture de la descrip- tion de divers modes de réalisation de la présente invention, faite à titre non limitatif et en regard du dessin annexé o: - les figures l(a) à l(c) sont des schémas à blocs d'unités de diviseur de fréquence program- mable selon la présente invention qui sont susceptibles d'être commutées entre un mode de division par deux et un mode de division par trois; - la figure 2 est un schéma à blocs d'un diviseur de fréquence programmable selon un premier mode de réalisation de la présente inven- tion, le diviseur de fréquence program- mable comportant trois unités de division de fréquence programmable connectées en cascade; et - la figure 3 est un schéma à blocs d'un diviseur de fréquence programmable selon un deuxième mode de réalisation de la présente inven- tion, le diviseur de fréquence programma- ble comprenant N unités de division de fréquence programmables connectées en cascade. Les figures l(a) à l(c) représentent des unités de division de fréquence programmable selon la présente inven- tion, chacune apte à être commutée entre un mode de division par deux et un mode de division par trois. La figure 2 représente un diviseur de fréquence programmable selon un premier mode de réalisation de la présente invention compor- tant trois unités de division de fréquence programmables représentées sur les figures l(a) à l(c) connectées en cas- cade et qui possèdent un rapport de division qui est variable dans une gamme comprise entre 23 et 24 - 1. La figure 3 représente un diviseur de fréquence programmable selon un deuxième mode de réalisation de la présente invention qui comporte N unités de division de fréquence programmables selon les figures l(a) à l(c) connectées en cascade et qui possèdent un rapport de division variable dans une gamme comprise entre 22 et 2n+l - 1. Les unités de division de fréquence programmables qui peuvent être commutées entre un mode de division par deux et un mode de division par trois, c'est-à-dire des compteurs à prédétermination à facteur d'échelle deux, indiqués par A, B, C en correspondance aux figures respectives l(a), l(b), l(c), seront d'abord décrites dans ce qui suit. L'unité A de division de fréquence programmable repré- sentée sur la figure l(a) comporte un élément inverseur 12, une porte OU 14 connectée à l'élément inverseur 12, une porte NI 17 connectée à la porte OU 14, une porte OU 16 connectée à la porte NI 17, une bascule de type D 18 avec sa borne D couplée à la porte OU 16, une bascule de type D 20 connectée à la bascule de type D 18, une porte OU 22, et un amplifica- teur tampon 24 connecté aux bornes CP des bascules de ty- pe D 18, 20. L'unité B de division de fréquence programmable repré- sentée sur la figure l(b) est similaire à l'unité A représen- tée à la figure l(a) sauf que la porte OU 16 est connectée entre la borne Q de la bascule de type D 18 et la borne D de la bascule de type D 20. L'unité C de division de fréquence programmable repré- sentée sur la figure l(c) comporte un élément inverseur 30, une porte OU 32 connectée à l'élément inverseur 30, une porte NI 34 connectée-à la porte OU 32, un verrou ou mémoire intermédiaire de type D 36 connecté à la porte NI 34, une porte OU 38 connectée au verrou ou mémoire intermédiaire de type D 36, des verrous ou mémoires intermédiaires de type D 40, 42, 44, une porte OU 46 et un amplificateur tampon 48 couplé aux bornes CP des verrous ou mémoires intermédiaires de type D, 36, 40, 42, 44. Le fonctionnement des unités A, B, C de division de fréquence programmables va maintenant être décrit: A l'application d'un signal d'entrée à la borne MOD de chacune des unités A, B, C d'un niveau haut (= 1), un signal de niveau haut est fourni (et sorti) à une borne OC, et la fréquence d'un signal d'horloge est entrée à une borne CP et divisée par deux sur ses flancs positifs afin de fournir une demi-fréquence qui est ensuite fournie à une borne Q. Quand un signal d'entrée de niveau bas (= 0) est appliqué à la borne MOD, un signal du même niveau que celui du signal à la borne Q est fourni vers la borne OC. Si un signal d'entrée de niveau haut est appliqué à une borne D, la fréquence d'un signal d'horloge qui est entrée à la borne CP est divisée sur ses flancs positifs par trois afin de pro- duire une fréquence d'un tiers, qui est ensuite fournie à la borne Q. Si un signal d'entrée de niveau bas est appliqué à la borne D, la fréquence d'un signal d'horloge qui est en entrée à la borne CP est divisée sur ses flancs positifs par deux afin de produire la demi-fréquence qui est ensuite fournie à la borne Q. Plusieurs unités A, B, C de division de fréquence programmables ou une combinaison de celles-ci sont connectées ième en cascade ou en série. La nième unité de division (A, B ou C) d'un tel circuit en cascade divise d'abord la fréquence d'un signal d'horloge fourni en entrée par 2 + D (D = 0 ou 1) selon le niveau du signal appliqué à la borne D, et ensuite divise la fréquence par deux quand les signaux de sortie des bornes Q des unités de division subséquentes sont tous égaux à zéro. La fréquence du signal d'horloge d'entrée peut ainsi être divisée de façon variable par des rapports de division multiples. Selon un premier mode de réalisation représenté sur la figure 2, trois unités de division A, B, C ou une combinaison de celles-ci sont connectées en cascade ou en série afin de produire un signal de sortie Fc dont la fréquence est divisée de façon variable. Le diviseur de fréquence programmable représenté à la figure 2 comporte trois unités de division (0), (1) et (2) reliées en série. Dans l'unité de division de fréquence programmable (2), un signal d'entrée appliqué à la borne MOD2 est toujours de niveau bas. L'unité de division (2) divise la fréquence d'un signal CK2 par deux quand un signal (D2) appliqué à la borne D2 est au niveau bas (= 0) et divise la fréquence du signal CK2 par trois quand un signal appliqué à la borne D2 est de niveau haut (= 1). Ainsi, la fréquence du signal CK2 est divisée par 2 + D2 (D2 = 0 ou 1). Dans l'unité de division 1, afin de produire un signal d'horloge ayant 2 + D2 impulsions à une borne Q1 (= CK2), la fréquence du signal CK1 est divisée d'abord par 2 + D1 (D1 = 0 ou 1) et ensuite 1 + D1 fois par 2 à une borne Q0 (= CK1). En conséquence, les unités de division (1) et (2) divisent la fréquence d'entrée par: 1 x (2 + D1) + (1 + D2) x 2 = (2 + D2) x 2 + D1..(1) De même, afin de produire un signal d'horloge ayant (2 + D2) x 2 + D1 impulsions à une borne Q0 (= CK1), l'unité de division (0) divise un signal CK0 par: [(2 + D2) x 2 + D1] x 2 + D0...(2) Ainsi, le diviseur de fréquence programmable divise globale- ment la fréquence d'entrée par: 23 + D x 2 + D x 21 + D x 20...(3) 2 i O De façon similaire, un diviseur de fréquence program- mable comportant n unités de division (A, B, C) connectées en cascade divise la fréquence d'entrée par: n + D x 2n-1 +... 2 n-i. + D2 x 22 + D1 x 21 + DO x 2 ...(4) Ainsi, le diviseur de fréquence programmable selon la présente invention agit comme un diviseur de fréquence programmable direct pour diviser en continu la fréquence d'entrée par: 2n - 2n+1 1.(5) avec le nième bit ou élément binaire fixé au niveau haut (= 1). Selon le deuxième mode de réalisation représenté à la figure 3, le diviseur de fréquence programmable comporte n unités de division (A, B, C) en cascade pour diviser, en continu, la fréquence d'entrée par 22 - 2n+l 1, représentée par la formule (5). Le diviseur de fréquence programmable représenté à la figure 3 comporte une unité de division programmable (0), une unité de division variable (1), une unité de division pro- grammable (2), une unité de division de fréquence variable (3), une unité de division programmable (N - 2), une unité de division programmable (N 1), des portes OU 50a à 50g, et des portes NI 52a à 52d. Si les données (Dm Dn) du mième élément binaire et les éléments binaires qui le suivent (2 Si chacune des unités de division programmables connec- tées en cascade ou des compteurs à prédétermination à fac- teur 2 est composée d'un circuit intégré en technologie bipolaire ou GaAs disponible à présent et qui est tout à fait capable de bien fonctionner sous quelques GHz, il est possi- ble de diviser la fréquence d'entrée de façon variable à vitesse élevée sans utiliser le processus de préréglage traditionnel. La fréquence d'entrée peut être divisée de façon variable sur ses flancs négatifs ou par opération logique négative. Grâce à la présente invention, telle que décrite ci-dessus, le diviseur de fréquence programmable pour diviser la fréquence plus élevée d'un signal d'entrée directement en une fréquence moins élevée souhaitée comporte une pluralité de compteurs à prédétermination de facteur d'échelle deux connectés en cascade, les compteurs à prédétermination étant commutables entre un mode de division par deux et un mode de division par trois afin de produire un signal de sortie divisé en fréquence avec des rapports de division multiples différents. Il est ainsi possible de diviser une fréquence d'entrée élevée directement en une fréquence de sortie désirée moins élevée sans avoir besoin d'augmenter l'impor- tance du circuit. Bien entendu, la présente invention n'est pas limitée aux modes de réalisation décrits et représentés et elle est susceptible de nombreuses variantes accessibles à l'homme de l'art sans que l'on ne s'écarte de l'esprit de l'invention. REVENDICATIONS 1.- Diviseur de fréquence programmable pour diviser directement la fréquence d'un signal à haute fréquence fourni à une fréquence plus basse, caractérisé en ce qu'il comporte: - une pluralité de compteurs à prédétermination à facteur d'échelle deux (A, B, C) dont chacun est susceptible d'être commuté entre un mode de division par deux et un mode de division par trois, lesdits compteurs à prédé- termination à facteur d'échelle deux étant connectés en cascade ou en série pour produire un signal de sortie qui est divisé en fréquence chaque fois selon l'un d'une pluralité de rapports de division. 2.- Diviseur de fréquence programmable selon la reven- dication 1, caractérisé en ce que chacun des compteurs à prédétermination à facteur d'échelle deux (A, B, C) comporte une première borne (MOD), une deuxième borne (D), une troi- sième borne (CP), une quatrième borne (Q) et une cinquième borne (OC), et est capable de fonctionner d'une telle manière que lorsque la première borne (MOD) est à un niveau haut (ou à un niveau bas) ou la deuxième borne (D) est à un niveau bas, un signal d'horloge appliqué à la troisième borne (CP) soit divisé en fréquence par deux sur les flancs positifs dudit signal, et en ce qu'un signal divisé en fréquence est adressé à la quatrième borne (Q), en ce que, lorsque la première borne (MOD) est à un niveau bas (ou un niveau haut) et la deuxième borne (D) est à un niveau haut, un signal d'horloge appliqué à la troisième borne (CP) est divisé en fréquence par trois sur les flancs positifs dudit signal, et en ce qu'un signal divisé en fréquence est adressé à la qua- trième borne (Q), en ce que, lorsque la première borne (MOD) est à un niveau haut (ou à un niveau bas) ou la quatrième borne (Q) est à un niveau haut, un signal d'un niveau haut (ou bas) est adressé à la cinquième borne (OC) et en ce que, lorsque la première borne (MOD) est à un niveau bas (ou haut) et la quatrième borne (Q) est à un niveau bas, un signal de niveau bas (ou haut) est adressé à la cinquième borne (OC) et en ce que lesdits compteurs à prédétermination à facteur d'échelle deux sont connectés en cascade ou en série de façon telle qu'un signal de sortie de la quatrième borne (Q) du ième (N - 1) compteur à prédétermination soit appliqué comme signal d'entrée à la troisième borne (CP) du Nime compteur à prédétermination, et en ce qu'un signal de sortie de la cin- quième borne (OC) du (N + 1)ième compteur à prédétermination est appliqué comme signal d'entrée à la première borne (MOD) i ème ième du N compteur à prédétermination, ledit N compteur à prédétermination étant capable de fonctionner de façon telle que, lorsque le signal de sortie de la cinquième borne (OC) du (N + 1)ième compteur à prédétermination est à un niveau ième bas (ou haut), le Nime compteur à prédétermination divise le signal d'entrée en fréquence par (2 + D) selon le niveau du signal à la deuxième borne (D) et lorsque le signal de sortie de la cinquième borne (OC) du (N + 1)ime compteur à prédé- ième termination est à un niveau haut (ou bas), le Nim compteur à prédétermination divise le signal d'entrée en fréquence par deux. 3.- Diviseur de fréquence programmable selon la reven- dication 1, caractérisé en ce que chacun des compteurs à pré- détermination à facteur d'échelle deux comporte une première borne (MOD), une deuxième borne (D), une troisième borne (CP), une quatrième borne (Q) et une cinquième borne (OC) et est capable de fonctionner de telle façon que, lorsque la pre- mière borne (MOD) est à un niveau bas (ou haut) ou la deuxiè- me borne (D) est à un niveau bas, un signal d'horloge appli- qué à la troisième borne (CP) soit divisé en fréquence par deux sur les flancs négatifs dudit signal, et en ce qu'un signal divisé en fréquence n'est adressé à la quatrième borne (Q) que lorsque la première borne (MOD) est à un niveau haut (ou bas) et la deuxième borne (D) est à un niveau haut, en ce qu'un signal d'horloge appliqué à la troisième bor- ne (CP) est divisé en fréquence par trois sur les flancs négatifs dudit signal, et en ce qu'un signal divisé en fré- quence n'est adressé à la quatrième borne (Q) que lorsque la première borne (MOD) est à un niveau bas (ou haut) ou la quatrième borne (Q) est à un niveau bas, en ce qu'un signal de niveau bas (ou haut) est adressé à la cinquième borne (C) et en ce que, lorsque la première borne (MOD) est à un niveau haut (ou bas) et la quatrième borne (Q) est à un niveau haut, un signal de niveau haut (ou bas) est adressé à la cinquième borne (OC) et en ce que lesdits compteurs à prédétermination à facteur d'échelle deux sont connectés en cascade ou en série de façon telle qu'un signal de sortie de la quatrième borne (Q) du (N - 1)ième compteur à prédétermination soit appliqué comme signal d'entrée à la troisième borne (CP) du Nième compteur à prédétermination, et qu'un signal de sortie de la cinquième borne (OC) du (N + 1)ième compteur à prédé- termination soit appliqué comme signal d'entrée à la première borne (MOD) du Nième compteur à prédétermination, ledit Nième compteur à prédétermination étant capable de fonctionner de telle manière que, lorsque le signal de sortie de la cinquième borne (OC) du (N + 1)ième compteur à prédétermination est à un niveau haut (ou bas), le Nième compteur à prédétermination divise le signal d'entrée par (2 + D) selon le niveau du signal à la deuxième borne (D), et que, lorsque le signal de sortie de la.cinquième borne (OC) du (N + 1)ième compteur à détermination est à un niveau bas (ou haut), le Nième compteur à prédétermination divise le signal d'entrée par deux. 4.- Diviseur de fréquence programmable selon l'une des revendications 1 à 3, caractérisé en ce que lesdits compteurs à prédétermination à facteur d'échelle deux qui sont connec- tés en cascade sont agencés de telle manière que lorsque tous les signaux d'entrée appliqués aux deuxièmes bornes des compteurs à prédétermination montés en aval sont à un niveau bas, lesdits compteurs à prédétermination montés en aval soient séparés des autres compteurs à prédétermination.