FR 2656124 A1 19910621 FR 8916634 A 19891215 DESCRIPTION "MULTIPLIEUR SERIE PROGRAMMABLE". L'invention concerne un multiplieur série pro- grammable opérant la multiplication d'un multiplicande par une constante fixe codée sur r bits comprenant une cellule d'addition formée par un additionneur complet à 1 bit une bascule qui retarde la retenue pour l'introduire sur une entrée du même additionneur, et un élément de retard opérant sur le résultat de l'additionneur, un registre à décalage contrôlé par une horloge pour l'entrée série du multiplicande. Elle concerne également un processeur de calcul opérant une transformée linéaire de données utilisant un tel multiplieur. Il existe de nombreuses réalisations de multi- plieurs série Ces derniers sont bien adaptés au traitement de signaux dont la régularité des flots de données permet d'ex- ploiter les possibilités de pipeline de ces multiplieurs série Une classe particulière de ces multiplieurs réalise le produit d'une variable par une constante appelée alors coeffi- cient On en trouve des applications dans les filtres, les transformées de Fourier, les transformées en cosinus, On peut tirer avantage du fait que la constante est connue à la conception du circuit Il n'est alors plus nécessaire de pré- voir des chemins de données pour acheminer les coefficients. Un tel multiplieur se programme en branchant les entrées cor- respondantes du multiplicateur à 1 ou à O Il est aisé à con- cevoir mais ne pousse pas à fond les optimisations possibles en fonction de la valeur des coefficients On peut pousser bien plus loin l'optimisation: un exemple en est décrit dans le brevet "Method and digital circuit for fixed coefficient serial multiplication" GB 2 179 770 A. Ce document révèle un multiplieur série qui effectue des multiplications d'un multiplicande par une cons- tante qui est un nombre fractionnaire Cette constante est programmée en retardant le résultat obtenu en sortie de l'additionneur du multiplieur avant d'introduire ce résultat en entrée de ce même additionneur pour l'additionner au terme suivant Le résultat d'une multiplication est donc obtenu après un temps de calcul qui dépend de la constante fixe utilisée Ce multiplieur n'est d'autre part pas conçu pour traiter les cas des constantes quelconques La structure d'un tel multiplieur est donc très dépendante des coefficients utilisés et ceci peut poser des difficultés au moment de la conception d'un circuit opérant avec des constantes multiples que l'on peut être conduit à modifer rapidement à moindre frais. En effet les méthodes modernes de conception de circuits et en particulier de circuits intégrés font appel aux techniques de conception assistée par ordinateur CAO En bibliothèque on dispose d'une cellule de base (par exemple un multiplieur) et il faut à la conception l'adapter aux opérations qui sont à effectuer Il est donc souhaitable que cette cellule de base soit le plus universelle possible et puisse être adaptée sans difficulté à un vaste champ de possibilités En particulier dans le cas d'une multiplication par une constante il est souhaitable que le type de constante ne remette pas en cause la structure fondamentale du multiplieur Ceci doit être résolu par des adjonctions minimes aisément et rapidement réalisées par le concepteur Dans un contexte de circuit intégré, la structure du multiplieur, donc le dessin des masques, est un aspect qui revêt une grande importance Il faut concevoir un dessin de base qui soit très proche de la structure finale et qui soit le moins dépendant possible des coefficients à introduire Par ailleurs, lorsque l'on désire utiliser plusieurs multiplieurs série de ce type dans un processeur de calcul il faut chercher à minimiser au maximum les opérations spécifiques d'assemblages de cellules. Les empilements de multiplieurs série, conçus à la demande, sont parfois difficiles à réaliser Cette difficulté à con- cevoir aisément des empilements de plusieurs multiplieurs se double d'un autre inconvénient concernant la vitesse du trai- tement effectué En effet avec des multiplieurs série conçus à la demande, chacun dispose de sa rapidité propre liée au coef- ficient traité ce qui ne permet pas de définir des spécifica- tions communes et nuit à la mise au point de l'empilement Les techniques de CAO s'en trouvent affectées. Le problème qui est posé consiste à concevoir une architecture de multiplieur série générique capable d'être programmé à l'aide d'un coefficient fixe lors de la conception du circuit et qui soit optimisé et simple à utiliser Il ne doit pas présenter les inconvénients suivants: il ne doit pas être délicat à concevoir en particulier si l'on veut en faire une base de circuit paramétrable en fonc- tion du coefficient en utilisant une approche de compilation de silicium, la forme et les dimensions du multiplieur ne doivent pas dépendre du coefficient, ce qui serait gênant dans certaines applications lorsqu'on souhaite faire des empilements de ces circuits En effet cela empêcherait de les assembler par simple aboutement Il en résulterait une perte de place sur le circuit. il ne faut pas que le nombre d'étages d'accumulation dépende du coefficient car le délai d'obtention du produit dépendrait aussi du coefficient ce qui serait aussi une complication dans les utilisations o plusieurs de ces multi- plieurs sont utilisés en parallèle et o leurs résultats doivent être combinés en respectant une synchronisation. La solution consiste en un multiplieur série pro- grammable tel que défini dans le premier paragraphe et qui comprend: une batterie de (r/2)-1 cellules d'addition connectées entre elles en série par une première entrée, le registre à décalage étant formé de (r/2)+ 1 bascules initialisables, et des moyens de connexions qui permettent de programmer le multiplieur série pour opérer la multiplication par la constante fixe C, soit à l'aide de la valeur +C lorsque la constante C renferme en notation binaire un nombre de 1 infé- rieur ou égal au nombre de 0, soit à l'aide de la valeur -C dans le cas inverse, la programmation étant effectuée en réunissant aux sorties du registre à décalage une partie au moins des entrées de la première cellule d'addition et des secondes entrées des autres cellules d'addition et en rendant l'autre partie inopérante. Ainsi avantageusement un tel multiplieur est aisément paramétrable en fonction du coefficient utilisé Sa forme et ses dimensions ne dépendent pas du coefficient Il est facile d'assembler plusieurs multiplieurs par simple aboutement Ceci se traduit par un gain de place sur le dessin du circuit intégré Lorsque plusieurs multiplieurs sont utilisés ensemble il n'existe pas de problème de temps de calcul et de synchronisation On dispose ainsi d'assemblages de multiplieur aux caractéristiques homogènes (topographie, rapidité). Dans le circuit selon l'invention le multiplieur est découpé en blocs fonctionnels déterminés reliés par un canal d'interconnexion paramétrable Un schéma d'intercon- nexion correspond à la programmation du coefficient particu- lier La forme des blocs et du canal ne change pas et peut être dessinée à l'avance Un point important pour la réalisa- tion de circuit intégré à grande échelle est d'avoir un multi- plieur dont le dessin ne varie pas trop en fonction de la valeur du coefficient Le circuit proposé utilise un nombre déterminé d'additionneurs, même si un nombre plus faible est suffisant pour une valeur particulière de la constante La seule partie variable du multiplieur en fonction de la valeur du coefficient est donc localisée dans le canal d'intercon- nexion, ce qui n'affecte pas la forme du circuit L'optimisa- tion par rapport au coefficient réside dans le fait qu'on ne prévoit que (r/2)-1 cellules d'addition, c'est-à-dire une cel- lule de moins que la moitié du nombre de bits égaux à 1 de la constante exprimée en notation binaire Dans le cas o un ad- ditionneur est inutile on branche son entrée à 0 Ce câblage est aussi fait dans le canal d'interconnexion Une retombée intéressante de cette organisation est que le délai d'obten- tion du produit est constant quelle que soit la valeur du coefficient C'est particulièrement utile lorsqu'on intègre ce multiplieur dans un processeur synchrone "bit série". Le multiplieur peut opérer avec des multiplican- des et/ou des coefficients signés ou non signés Pour opérer avec une constante fixe C signée, la première entrée de la première cellule d'addition peut être connectée à ladite der- nière bascule à travers un inverseur, la bascule retardant la retenue de ladite première cellule d'addition pouvant être initialisée soit à 1 soit à 0. Les empilements qu'il est possible de réaliser avec un tel type de multiplieur peuvent par exemple constituer un processeur de calcul pour effectuer une transformée linéai- re par exemple des transformées de Fourier, des transformées en cosinus Des processeurs de calcul de telles transformées sont bien connus et il est possible de se reporter par exemple au document FR-2 596 892. Une telle réalisation d'une transformation en co- sinus discrète DCT fait appel à une batterie de multiplieurs, d'additionneurs et de soustracteurs Après chaque multiplica- tion des opérations de sommation sont opérées Les coeffi- cients fixes sont des combinaisons de valeurs de cosinus par- ticuliers Cette sommation peut constituer en une addition ou une soustraction Par ailleurs selon la valeur du coefficient fixe exprimée en notation binaire, le nombre r de bits à l'état logique 1 peut être supérieur/égal ou inférieur à r/2. Les multiplieurs opèrent alors soit avec une constante +C soit avec une constante -C (à bits inversés) pour que le nombre de 1 de la notation binaire soit égal ou inférieur à r/2 Si un des coefficients a été inversé, il suffit alors pour réaliser l'opération de sommation, de réaliser le processeur pour qu'une opération d'addition soit remplacée par une opération de soustraction ou inversement Si les deux coefficients ont été inversés, le changement est à effectuer non pas à cette sommation mais à la première sommation suivante qui n'est pas dans cette même situation. Dans ce cas l'invention concerne un processeur de calcul qui détermine des données transformées à partir de données d'entrées selon une transformée linéaire qui effectue des opérations de multiplication d'au moins un multiplicande par au moins une constante puis des opérations de sommation des résultats partiels caractérisé en ce que lesdites multi- plications sont effectuées en série telles que décrites précédemment, et lorsqu'une opération de sommation est à effectuer sur deux résultats partiels dont l'un a été obtenu à partir d'un traitement par l'opposé de la constante, ladite opération de sommation est opérée en inversant le type d'opérateur initialement prévu, et lorsqu'une opération de sommation est à effectuer sur deux résultats partiels qui ont été obtenus tous les deux à partir d'un traitement par une constante à bits inversés, ladite opération de sommation est opérée en conservant le type d'opérateur initialement prévu, l'inversion de type d'opérateur étant reportée sur la première opération de sommation suivante opérant sur un seul résultat partiel inversé. L'invention sera mieux comprise à l'aide des figures suivantes données à titre d'exemple non limitatif qui représentent: figure 1: un schéma d'un multiplieur selon l'invention opérant avec un coefficient fixe non signé. figure 2 A: un schéma d'un multiplieur avec ses intercon- nexions pour un exemple particulier avec un coefficient non signé. figure 2 B: un chronogramme de la multiplication avec D=-86 et C=+ 35. figure 3: un schéma de la partie de la figure 1 qui est modifiée pour opérer avec un coefficient fixe signé. figure 4: un schéma d'un exemple de transformée linéaire. La figure 1 représente un schéma d'un multiplieur série opérant avec une constante fixe non signée Le disposi- tif fonctionne en cycles de plusieurs coups d'horloges opérant sur chacun des registres Le multiplicande D est une variable signée en complément à 2 et codée sur d bits On restreint le domaine d'application de ce multiplieur à des coefficients n'ayant pas plus de bits à 1 qu'à O Le coefficient C est un nombre codé sur r bits, et par conséquent le produit P est un entier signé codé sur p=r+d bits Le multiplicande D est pré- senté en série, bit par bit, avec en tête le poids faible Le bit de signe du multiplicande est étendu sur r positions pour totaliser r+d=p bits Le produit est aussi généré en série, bit de poids faible en tête Le multiplieur se compose de trois éléments: un registre à décalage de (r/2)+ 1 bascules 100, 101, 10 (r/2), parcouru dans cet ordre par le multipli- cande Le registre est remis à O à l'initialisation L'entrée de ce registre et les sorties de toutes les bascules sont re- liées à un canal d'interconnexion 17 décrit ci-après par les bornes Do, D 1, D(r/2)+ 1 l une batterie de cellules d'additions à 1 bit 110, 111, ', 11 (r/2)-2 et incluant chacune une bascule o 15 (r/2)-2 pour la somme et une bascule 140-14 (r/2)-2 pour la retenue Toutes ces bascules sont aussi initialisées à 0 Chaque cellule d'addition sauf la première a son entrée Aj reliée à la sortie somme de la précédente, tandis que les entrées Bj et l'entrée Ao de la cellule d'entrée sont reliées au canal d'interconnexion 17 Le produit P est dispo- nible à la sortie somme 5 (r/2)-2 de la dernière bascule (r/2)-2. le canal d'interconnexion 17 permet de relier les entrées Bj des additionneurs et l'entrée Ao du premier additionneur à l'une quelconque des sorties Do D(r 12)+ 1 du registre à décalage ou bien à O Un câblage particulier correspond en fait à la programmation de la valeur d'un coefficient donné. Le produit P est égal à la somme des produits r-1 partiels P = O Pi Chaque produit partiel est lui-même i= O égal au produit du multiplicande par le bit Ci de rang i du coefficient: Pl = 2 i Ci D La somme est réalisée par les cellules d'additions chacune ajoutant un produit partiel à l'accumulation partielle précédente La multiplication par Ci est obtenue en ignorant les produits partiels o Ci est nul La multiplication par 2 i est obtenue en sélectionnant une bascule du registre à décalage contenant le multiplicande retardé de i positions et complétée vers les poids faibles par i zéro L'additionneur de gauche (rang 0) additionne les pro- duits partiels correspondant aux bits à 1 les plus significa- r tifs du coefficient, tandis que celui de droite (rang 2) introduit le produit partiel correspondant au bit à 1 le moins significatif Chaque additionneur de rang j nécessite un temps d'horloge pour fournir son résultat et pour compenser ce délai, le produit partiel Pl devra être pris à la sortie Dq avec q = i+j-r/2 + 2 Le coefficient n'ayant pas plus de 1 que de 0, on a donc au maximum r/2 bits à 1 Chacun de ces bits contribue à former un produit partiel, les bits nuls n'intervenant pas dans le calcul du produit On a donc au maximum r/2 produits partiels à additionner ce qui peut se faire avec (r/2)-l additionneurs et (r/2)+l cellules du registre à décalage La génération de r-1 zéros en tête du multiplicande nécessaire pour le produit partiel correspondant au poids fort du coefficient, est réalisée par la remise à zéro (RAZ) du registre à décalage et des bascules des r r additionneurs Ceci réalise ( 1) + ( + 1)= r zéros: en 2 2 toute rigueur la bascule du dernier additionneur n'a pas besoin d'être mise à zéro Le bit de poids faible du produit apparaît un cycle d'horloge après le début de l'opération et le bit de poids fort, p cycles plus tard Le calcul complet du produit nécessite donc p+ 1 cycles d'horloge. La figure 2 A représente un schéma d'un multi- plieur selon l'invention avec ses interconnexions pour un exemple particulier à coefficient non signé. Soit un multiplicande signé codé sur 8 bits en complément à 2 et égal à 86 et soit un coefficient non signé codé sur 6 bits égal à 35 Le produit est un entier signé codé sur 14 bits en complément à 2 et vaut -3010 En se référant à la notation précédente nous avons d= 8, r= 6, p= 8 + 6 = 14 Il faut (r/2)-1 = 2 additionneurs et (r/2)+ 1 = 4 cellules de retard Le coefficient C= 35 s'écrit C= 25 + 21 + 20 soit en notation binaire 1 000 1 1 Il a donc autant de bits à 1 que de bits à 0. Pour opérer la multiplication du multiplicande par ( 25 + 21) il faut connecter les entrées Ao et Bo de l'additionneur 13 o respectivement aux sorties D 4 et Do du registre La multiplication par 20 s'effectue en connectant l'entrée Bl de l'additionneur 131 à la sortie Do, son entrée Al étant reliée à la bascule 150. La figure 2 B représente un chronogramme de la multiplication pour l'exemple de la figure 2 A. Sous les repères 200 à 204 sont représentées les données du multiplicande qui se présentent successivement à chaque temps d'horloge H sur les sorties Do à D 4 Les données issues de Do et D 4 sont additionnées dans l'additionneur 13 o (coefficient 21 et 25) Le résultat de la somme So et de la retenue Ro sont indiqués par les repères 220 et 210 La somme So est également additionnée aux données issues de Do (coeffi- cient 20) dans l'additionneur 131 et les résultats de la somme Sl et de la retenue Rl sont indiqués par les repères 221 et 211 Au début d'un cycle d'addition, un signal RAZ opère la remise à zéro de toutes les bascules (registres, retenues, sommes) afin d'initialiser les opérations dans chaque cellule d'addition La bascule pour la somme de la dernière cellule ne nécessite pas cette initialisation La somme Sl vaut en binaire 1 1 O 1 O O O O 1 1 1 1 1 0 soit la valeur P=-3010 Le bit le moins significatif LSB se présente un temps d'horloge après le début de l'apparition de la donnée Do Le bit le plus significatif MSB apparaît en dernier. La figure 3 représente un schéma de la partie de la figure 1 qui est modifiée pour opérer avec un coefficient fixe signé Les autres éléments restent les mêmes que ceux de la figure 1 Dans cette variante la dernière bascule (r/2) du registre à décalage est suivie d'un inverseur 30 dont la sortie constitue la sortie D(r/2)+ú à connecter au canal d'interconnexion Le premier additionneur 130 peut avoir sa retenue 140 initialisée à 1 (connexion 31) au lieu de O (connexion 32) Le choix de l'initialisation 1 ou O se fait également par le canal d'interconnexion Lorsque le coeffi- cient est représenté sous forme binaire signée en complément à 2, rien ne change si c'est un nombre positif En revanche si c'est un nombre négatif son bit le plus significatif est à 1 et il convient non plus de considérer le multiplicande décalé de r-1 positions mais l'opposé de ce nombre Ceci ne concerne que la dernière cellule du registre à décalage et la première de la batterie d'additionneurs La prise en compte de l'opposé est effectuée en injectant le nombre complémenté à 1 (sortie de l'inverseur) et en forçant la retenue initiale à 1, ce qui revient bien à prendre le complément à 2 c'est-à-dire l'op- posé Tout ceci étant défini à partir du canal d'intercon- nexion, on préserve donc la propriété essentielle de ce montage. La figure 4 représente un schéma d'un exemple de transformée linéaire Une réalisation d'une transformée linéaire fait appel à une batterie de multiplieurs environnés d'additionneurs et de soustracteurs Cette mise en oeuvre peut s'appliquer entre autres aux transformées de Fourier et aux transformées en cosinus L'utilisation d'opérateurs "bit série" comme le multiplieur qui vient d'être décrit permet de profiter au maximum du pipeline des différentes opérations. Les coefficients dans ces cas sont des combinaisons de valeurs de cosinus d'angles particuliers La restriction pour ces nombres de n'avoir pas plus de r/2 bits à un n'est pas accep- table Cette difficulté est résolue de la manière suivante. Lorsqu'un coefficient C a plus de r/2 bits à un, on le rem- place par son opposé -C et on peut facilement vérifier que C n'a alors pas plus de r/2 bits à un On obtient en sortie du multiplieur le résultat -P au lieu du résultat P et pour tenir compte du changement de signe on remplace l'additionneur (res- pectivement soustracteur) situé en aval du multiplieur par un soustracteur (respectivement un additionneur) Lorsque les deux coefficients générant des produits combinés dans le même opérateur aval tombent dans cette catégorie, on n'effectue pas la permutation de type sur cet opérateur mais sur celui situé un étage plus loin. Soit quatre données Xo, X 1, X 2, X 3 qui subissent une transformation linéaire selon les données xo, x 1, X 2, X 3. L'additionneur 401 additionne X 3 et X 2 et délivre un résultat qui est multiplié par C 2 L'additionneur 402 additionne Xo et X 1 et délivre un résultat qui est multiplié par C 5 Le sous- tracteur 411 soustrait Xo de X 1 et délivre un résultat qui est multiplié par C 4 Les données X 2 et X 3 sont respectivement multipliées par C 3 et Cl. Supposons que Cl/C 4 et C 5 contiennent plus de bits à zéro que de bits à un Selon leur signe, on utilise alors soit le multiplieur de la figure 1 soit celui modifié de la figure 3 pour effectuer ces multiplications et obtenir les résultats Pl, P 4, P 5. Supposons que C 2 et C 3 renferment moins de bit à zéro que de bits à un Selon l'invention on câble alors le multiplieur pour opérer respectivement une multiplication par -C 2 et par -C 3 ce qui va fournir respectivement des résultats -P 2 et -P 3 Pour tenir compte de l'inversion de signe effectué l'additionneur 403 est alors remplacé par un soustracteur 403 pour obtenir le résultat attendu Par contre les résultats -P 2 et -P 3 qui arrivent sur l'opérateur 412 (soustraction) ayant tous deux été inversés, on ne modifie pas la nature de l'opération effectuée par l'opérateur 412 mais on reporte le changement de type d'opérateurs sur le ou les opérateurs suivants Dans le cas présent les opérateurs 414 (soustrac- teur) et 405 (additionneur) sont respectivement changés en additionneur et soustracteur Les opérateurs 413 et 404 restent ceux prévus initialement - REVENDICATIONS 1 Multiplieur série programmable opérant la multi- plication d'un multiplicande par une constante fixe codée sur OS r bits comprenant: une cellule d'addition formée par un additionneur complet à 1 bit une bascule qui retarde la retenue pour l'introduire sur une entrée du même additionneur, et un élément de retard opérant sur le résultat de 1 'additionneur, un registre à décalage contrôlé par une horloge pour l'entrée série du multiplicande, caractérisé en ce qu'il comprend une batterie de (r/2)-1 cellules d'addition connectées entre elles en série par une première entrée, le registre à décalage étant formé de (r/2)+ 1 bascules initialisables, et des moyens de connexions qui permettent de programmer le multiplieur série pour opérer la multiplication par la constante fixe C, soit à l'aide de la valeur +C lorsque la constante C renferme en notation binaire un nombre de 1 infé- rieur ou égal au nombre de O, soit à l'aide de la valeur -C dans le cas inverse, la programmation étant effectuée en réunissant aux sorties du registre à décalage une partie au moins des entrées de la première cellule d'addition et des secondes entrées des autres cellules d'addition et en rendant l'autre partie inopérante. 2 Multiplieur série programmable selon la revendi- cation 1 caractérisé en ce que pour opérer avec une constante fixe C signée, la première entrée de la première cellule d'addition est connectée à ladite dernière bascule à travers un inverseur, la bascule retardant la retenue de ladite pre- mière cellule d'addition pouvant être initialisée soit à 1 soit à 0. 3 Processeur de calcul qui effectue une transformée linéaire de données numériques selon des opérations de multiplication d'au moins un multiplicande par au moins une constante puis des opérations de sommation des résultats partiels caractérisé en ce que lesdites multiplications sont effectuées en série selon une des revendications l ou 2, et lorsqu'une opération de sommation est à effectuer sur deux résultats partiels dont l'un a été obtenu à partir d'un traitement par l'opposé de la constante, ladite opération de sommation est opérée en inversant le type d'opérateur initialement prévu, et lorsqu'une opération de sommation est à effectuer sur deux résultats partiels qui ont été obtenus tous les deux à partir d'un traitement par une constante à bits inversés, ladite opération de sommation est opérée en conservant le type d'opérateur initialement prévu, l'inversion de type d'opérateur étant reportée sur la première opération de sommation suivante opérant sur un seul résultat partiel inversé.