FR 2656441 A1 19910628 FR 8917111 A 19891222 PROCEDE SECURISE D 'ECRITURE RAPIDE D'INFORMATIONS POUR DISPOSITIF DE MEMOIRE DE MASSE La présente invention concerne un procédé sécurisé d'écriture rapide d'informations pour au moins un dispositif de mémoire de masse appartenant à un système informatique comportant au moins un système hôte central Elle est plus particulièrement applicable à l'écriture d'informations dans une batterie de mémoires à disques rotatifs. On sait qu'un système informatique est constitué d'une unité centrale, qu'on appelle encore hâte central, formée d'au moins un processeur central et d'une mémoire principale à laquelle ce processeur est relié, de différents organes périphériques et d'un processeur d'entrée/sortie assurant le contrôle de l'échange de données entre la mémoire et ses différents organes. Des unités de contrôle de périphériques, encore appelées contrôleurs, sont associées aux différents organes périphériques et assurent le transfert physique des données entre l'hôte central et les périphériques associés à ces différents contrôleurs. Généralement, tous les éléments constitutifs fonctionnels d'un système informatique sont reliés à un même bus de type parallèle qui assure le transport des données entre les différentes cartes portant ces éléments et l'alimentation électrique de celles-ci. L'un des bus de ce type les plus couramment utilisés est le bus appelé Multibus II (marque déposée par la Société INTEL). Son architecture est structurée autour d'un bus principal de type parallèle normalisé suivant la norme IEEE 1296 (Institute of Electrical and Electronic Engineers). Parmi les organes périphériques, on relève les mémoires de masse telles que les mémoires à disques magnétiques rotatifs. Celles-ci sont très largement utilisées en informatique car elles permettent d'emmagasiner de très grandes quantités d'informations et d'y accéder relativement rapidement Leur temps d'accès moyen est de l'ordre de 20 à 25 millisecondes. Les capacités des mémoires à disques du marché les plus performantes dépassent le gigaoctet. Lorsque l'hôte central désire que des informations soient écrites dans une mémoire à disques donnée, le problème suivant se pose: la mémoire centrale du bus de l'hôte est beaucoup plus réduite en capacité (quelques mégaoctets) que la mémoire à disques rotatifs, et ce, pour des questions de coût, de volume, et de facilité de gestion du travail de cet hôte Par contre, le temps d'accès aux informations contenues dans la mémoire centrale est très faible, de l'ordre d'une ou deux centaines de nanosecondes. Par conséquent, lorsque le système hôte désire écrire des informations sur un disque d'une mémoire à disques, il doit conserver les données correspondantes dans sa mémoire centrale tant que l'enregistrement n'aura pas été effectué dans sa totalité sur le disque considéré Ceci a l'avantage d'assurer la sécurité des données; par contre, une partie de la mémoire centrale de l'hôte est indisponible pendant quelques 20 à 25 millisecondes en moyennne, ce qui est considérable vu la rapidité des processeurs actuels, et par conséquent coûteux. Pour remédier à cet inconvénient, on dispose entre le système hôte et la ou les mémoires à disques, une mémoire intercalaire, comme on peut le voir à la figure l A, qui montre de façon schématique, la solution décrite dans le brevet français 2 486 291 déposé le 4 juillet 1980 La mémoire intercalaire MI est disposée entre le système hôte H et une mémoire à disque MD. La mémoire intercalaire MI comprend un premier circuit d'interface Il avec le système hôte H un second circuit d'interface I 2 avec la mémoire à disque MD, un dispositif de commande DC de la mémoire intercalaire connecté respectivement aux deux circuits d'interface Il et Iz d'une part, et d'autre part à une mémoire tampon MT. Lorsque l'hôte central H désire inscrire des informations dans la mémoire à disque MD, celles-ci transitent, sous la direction du dispositif de commande DC, via le premier circuit d'interface I, et le dispositif de commande lui-même, dans la mémoire tampon MT o elles sont stockées E Lles y attendent d'être transférées, sous la conduite du dispositif de commande DC, via le circuit d'interface Iz dans la mémoire à disque MD, lorsque des emplacements de mémoire sur l'un des disques rotatifs de celle-ci se trouvent disponibles Dès que l'ensemble des informations que souhaite inscrire l'hôte central H dans la mémoire à disque MD est transféré dans la mémoire tampon MT, le système hôte peut affecter les emplacements mémoires de sa mémoire centrale rendus disponible par le transfert des dites informations, à l'inscription d'autres informations Il est clair qu'à partir du moment o les données sont transférées dans la mémoire intercalaire MI, c'est le dispositif de commande DC de celle- ci qui mène à bien l'inscription des informations en question dans la mémoire à disque MD. Le principal inconvénient du dispositif à mémoire intercalaire MI montré à la figure l A est le suivant: lorsque, pour une raison quelconque (défaillance de l'un quelconque des circuits composant la mémoire intercalaire MI, défaut d'alimentation de celle-ci, opération de maintenance), la mémoire intercalaire MI se trouve défaillante, les données qui y sont inscrites sont perdues L'opération d'écriture des informations dans la mémoire à disque MD n'est donc pas effectuée en toute sécurité Pour remédier à cet inconvénient, on utilise, dans la pratique courante actuelle, un dispositif inspiré de celui montré à la figure l B, qui correspond au sous-système de mémoire de masse 3390 de la Société IBM. Ce dispositif comprend disposé entre le système hôte H et une batterie de mémoires à disques Di à Du, une mémoire cache MC de forte capacité (quelques dizaines de mégaoctets), une mémoire non volatile MNV associée à une alimentation de secours par batterie, la mémoire cache et la mémoire non volatile étant reliées à un même bus interne BI auquel est également connecté le contrôleur CNT des mémoires à disques Di à Du. Lorsque le système hôte H désire inscrire des informations données dans l'une quelconque des mémoires à disques Di à D 5, on écrit d'abord les informations dans la mémoire cache MC et dans la mémoire non volatile MNV, les informations étant écrites sur le disque en question, par la suite, en allant chercher les informations dans la mémoire cache. Le principal inconvénient du dispositif montré à la figure lb est le fait d'utiliser une mémoire cache dont le prix unitaire du mégaoctet est d'une dizaine de fois supérieur au prix unitaire du mégaoctet sur les disques Par ailleurs, la mémoire non volatile est également très chère et pour cette raison n'est offerte sur le marché que pour les dispositifs haut de gamme. La présente invention permet de remédier à ces inconvénients en proposant un procédé d'écriture rapide d'informations, sécurisé, pour un dispositif de mémoire de masse, relativement simple, beaucoup moins coûteux que les procédés utilisés dans les systèmes de l'art antérieur. Selon l'invention, le procédé sécurisé d'écriture rapide d'informations pour au moins un dispositif de mémoire de masse appartenant à un système informatique comportant au moins un hôte central, deux unités de contrôle à alimentation électrique indépendante possédant respectivement au moins un premier et un second processeur central, connectées à un premier et à un second bus de type parallèle, est caractérisé en ce que, l'hôte étant relié à chacun des deux bus par au moins un premier adaptateur hôte appartenant à la première unité de contrôle et comportant un premier tampon hôte, la mémoire de masse étant reliée à chacun des deux bus par un premier et un second adaptateur mémoire de masse appartenant respectivement à la première et à la seconde unité de contrôle, les deux adaptateurs mémoire de masse comportant respectivement un premier et un second tampon associé aux mémoires de masse dit tampon mémoire, on effectue les opérations successives suivantes: I On mémorise le bloc de données que veut écrire l'hôte, dans le premier tampon hôte puis dans le premier tampon mémoire, par dialogue entre l'hôte et l'adaptateur hôte d'une part, et le premier adaptateur hôte et le premier adaptateur mémoire de masse d'autre part, Il Le premier adaptateur mémoire de masse demande la réservation de la mémoire de masse en vue d'y écrire le bloc précité, III Dès que la réservation de celle-ci est obtenue, le premier adaptateur mémoire de masse en informe l'adaptateur hôte qui envoie alors un signal d'acquittement à l'hôte central, IV L'opération d'écriture du bloc dans son entier est effectuée dans la mémoire de masse sous la conduite du premier adaptateur mémoire de masse dans tous les cas de son bon fonctionnement et par le second adaptateur mémoire de masse dans le cas o ce premier est défectueux. Ainsi, le procédé selon l'invention utilise les mémoires tampon des adaptateurs hôte et adaptateurs mémoire de masse, mémoires tampon qui existent en dehors de leur utilisation spécifique pour le procédé selon l'invention En effet, elles sont de toute façon présentes dans les adaptateurs hôte et adaptateurs mémoire de masse qui sont les circuits d'interface normalement utilisés pour relier l'hôte central et les mémoires de masse à des bus de type Multibus II. Le procédé selon l'invention permet donc d'éviter l'utilisation de cartes spécifiques à rajouter, comme c'est le cas par exemple pour le dispositif de la figure lb. Le dispositif de mémoire de masse utilisant le procédé selon l'invention est un sous-système intelligent, redondant parce que constitué de deux contrôleurs reliés entre eux, qui seul peut proposer un tel procédé d'écriture rapide peu coûteux, permettant d'assurer en toute sécurité l'inscription des données dans les mémoires de masse, quels que soient les pannes ou incidents de fonctionnement qui affectent tout ou partie du dispositif. D'autres caractéristiques et avantages de la présente invention apparaîtront dans la description suivante donnée à titre d'exemple non limitatif et en se référant aux dessins annexés. Sur ces dessins: La figure 1 composée des figures la et lb montre des dispositifs de mémoire de masse utilisant des procédés d'écriture pour mémoires de masse, selon l'art antérieur, La figure 2 montre le schéma d'un premier exemple de réalisation d'un dispositif de mémoire de masse mettant en oeuvre le procédé d'écriture selon l'invention, La figure 3 montre le schéma d'un second exemple de réalisation d'un dispositif de mémoire de masse utilisant le procédé d'écriture selon l'invention, La figure 4 montre le schéma détaillé de constitution des adaptateurs hôte et adaptateurs mémoire de masse appartenant au dispositif de mémoire de masse selon l'invention, La figure 5 composée des figures 5 a et 5 b montre le schéma des éléments constitutifs principaux d'une mémoire de masse électronique et du processeur central appartenant respectivement à la première et à la seconde unité de contrôle du dispositif de mémoire de masse selon l'invention, la figure 5 b montrant comment sont écrites les informations aussi bien à l'intérieur d'une mémoire de masse électronique qu'à l'intérieur d'une mémoire de masse à disques rotatifs, La figure 6 montre l'organigramme du dialogue entre l'adaptateur hôte et l'adaptateur mémoire de masse, qui permet la mise en oeuvre du procédé d'écriture selon l'invention. On considère tout d'abord la figure 2 Celle-ci montre la première forme de réalisation DMMî du dispositif de mémoire de masse mettant en oeuvre le procédé sécurisé d'écriture rapide selon l'invention. Ce dispositif DMMî peut être considéré comme un sous-système de mémoire de masse appartenant à un système informatique plus vaste dont la partie centrale comprend par exemple deux systèmes hôte Hi et H 2. Le dispositif DMMî comprend, de préférence, deux unités de contrôle identiques, à savoir UCI occupant la partie gauche de la figure 2 et UC 2 occupant la partie droite. L'architecture du dispositif DMM, est construite autour de deux bus identiques, parallèles l'un à l'autre, de préférence de type Multibus II, désignés par Bl et B 2. On voit que les deux bus présentent une zone centrale o ils sont totalement en regard l'un de l'autre et deux zones latérales o ils ne sont pas en regard l'un de l'autre. Les deux unités de contrôle U Ci et U Cz sont strictement identiques et symétriques l'une de l'autre par rapport à un plan de symétrie PS. La première unité de contrôle UC 1 est alimentée en énergie électrique par une première alimentation ALIMI et est connectée à une première alimentation en énergie électrique de secours, formée d'une batterie, à savoir BA Ti. De même la seconde unité de contrôle UC 2 est alimentée par une seconde alimentation ALI Mz indépendante de la première, et connectée à une seconde alimentation de secours BAT 2. La première unité de contrôle U Ci comprend Un premier processeur central P Ri, Une première carte d'interface DE Ii, Un adaptateur hôte HA, comprenant une première mémoire tampon appelée tampon hôte, à savoir MTHî, Un adaptateur mémoire de masse (mémoires à disques Di à D:), à savoir DA, comprenant une première mémoire tampon, plus communément appelée pour simplifier premier tampon mémoire, à savoir MTDî, cet adaptateur étant appelé, ici, pour simplifier, adaptateur disque. La mémoire à disques de sauvegarde MSDî. il De même, la seconde unité de contrôle UC 2 comprend le second processeur central PR 2, la seconde carte d'interface DEI 2, l'adaptateur hôte HA 2, comprenant le second tampon hôte MTH 2, le second adaptateur disque D Az comprenant le second tampon mémoire MTD 2, et la seconde mémoire à disques de sauvegarde MSD 2. Le premier et le second adaptateurs disque D Ai et DA 2 sont reliés par l'intermédiaire respectivement des liaisons C 51 et C 53 à une batterie de mémoires à disques, dont seulement 5 sont représentées à la figure 2 à savoir les mémoires à disques Di à D 5 Le premier et second adaptateurs disque D Ai et DA 2 peuvent être également connectés par l'intermédiaire respectivement des liaisons C 52 et C 53 à une seconde batterie de mémoires à disques D 6 à Dio non représentée pour simplifier à la figure 2. Les liaisons CS, à C 54 sont des liaisons de type IPI-2 normalisées par l'ANSI (American National Standard Institute) et également par l'ISO (International Standard Organization). Le premier adaptateur hôte H Ai est relié par l'intermédiaire d'un premier canal de liaison CEI à une premier hôte Hi et par un second canal de liaison CE 2 à un second hôte H 2. De même le second adaptateur hôte HA 2 est relié par l'intermédiaire d'un premier canal de liaison CE 3 au second hôte H 2 et par l'intermédiaire d'un second canal de liaison CE 4 au premier hôte Hi. Les premiers canaux de liaison C Ei et CE 3 des premier et second adaptateurs hôte H Ai et HA 2 sont prioritaires par rapport aux seconds canaux de liaison C Ez et CE 4. Les quatre canaux de liaison C Ei à CE 4 sont de type IPI-3 normalisés par l'ANSI (et également par l'ISO). Les éléments constitutifs de la première unité de contrôle à savoir PR,, DE Ii, HA 1, D Ai, MSD 1, sont identiques et symétriques des éléments correspondants de la seconde unité de contrôle UC 2 à savoir PR 2, DEI 2, HA 2, DA 2, MS Dz. Les quatre éléments constitutifs DE Ii, P Ri, P Rz, DE Iz, sont connectés simultanément aux deux bus Bl et Bz dans la partie centrale de ceux-ci o ils sont en regard l'un de l'autre. Les éléments constitutifs H Ai et DA, de la première unité de contrôle UC 1 sont connectés au premier bus Bl, alors que les éléments correspondants H Az et D Az de la seconde unité de contrôle UC 2 le sont au second bus B 2. La première mémoire à disques de sauvegarde MSD 1 est reliée d'une part au premier processeur central PR, et d'autre part à la seconde carte d'interface DE Iz. De même, la seconde mémoire à disques de sauvegarde MS Dz est connectée à la fois au second processeur central PR 2 et à la seconde carte d'interface DEI Ainsi, les deux mémoires à disques de sauvegarde MSD, et MS Dz sont accessibles à la fois par la première et la seconde unité de contrôle U Ci et UC 2. A la figure 2 (et également à la figure 3) le dispositif de mémoire de masse DM Mi (DM Mz à la figure 3) est représenté comprenant deux batteries de cinq mémoires à disques chacune, mais il est évident que le dispositif de mémoire de masse peut contenir soit un nombre inférieur, soit plus fréquemment un nombre supérieur de mémoires à disques, ce nombre pouvant atteindre plusieurs dizaines voire même un peu plus d'une centaine. Le second exemple de réalisation du dispositif de mémoire de masse selon l'invention, à savoir DM Mz montré à la figure 3 est identique dans ses plus grandes lignes au premier exemple de réalisation DM Mi montré à la figure 2, à cette différence près que les deux bus Bl et B 2 sont totalement en regard l'un de l'autre, et que le premier et second adaptateurs hôte H Ai et HA 2 sont connectés simultanément à ces deux bus, alors que les seconds adaptateurs mémoire de masse D Ai et DA 2 sont respectivement connectés,l'un un bus Bi, l'autre au bus B 2 Les conséquences de cette légère différence de structure apparaîtront mieux dans la suite de la description relative au fonctionnement de ces dispositifs de mémoires de masse selon l'invention. Les deux processeurs centraux P Ri et P Rz sont les maîtres d'oeuvre, respectivement, des différents éléments appartenant à chacune des unités de contrôle UC 1 et U Cz Ils chargent les programmes de mise en oeuvre des différents éléments inclus dans ces unités de contrôle à l'intérieur de ceux-ci afin que ces derniers puissent remplir les fonctions qui leur sont dévolues Les processeurs P Ri et PR 2 vont chercher ces programmes qui sont stockés, par exemple, dans les mémoires à disques rotatifs de sauvegarde MS Di et MSD 2 Dans ce cas, ces dernières ont une double fonction, à savoir, d'une part la sauvegarde des informations non encore stockées et en attente d'être écrites dans les mémoires à disques rotatifs Di à D 5 (en cas de toute panne rendant indisponibles D Ai et DA 2 >, et d'autre part, le stockage des programmes de mise en oeuvre précités Cependant, ces derniers pourraient être stockés dans une mémoire à disques spéciale, dite mémoire à disques système reliée aussi bien au processeur P Ri qu'au processeur PR 2. La structure plus détaillée des adaptateurs hôte H Ai, HA 2 et des adaptateurs disque D Ai et DA 2 apparaît à la figure 4. Le premier adaptateur hôte H Ai comprend: une interface de liaison I Hi avec les deux systèmes hôte Hi et H 2 par l'intermédiaire des canaux de liaison C Ei et CE 2, cet interface de liaison étant défini par la norme IPI-3 précitée, la mémoire tampon hôte, encore appelée pour simplifier tampon hôte MT Hi, le microprocesseur MP Hi, l'interface de connexion IBHî avec le bus Multibus II, Bi, cette interface étant définie par la norme IEEE 1296 précitée, et par exemple constituée par un coprocesseur, de type VL 82 c 389 (fabriqué par la Société INTEL) communiquant par mode message avec les autres éléments constitutifs fonctionnels du dispositif de mémoire de masse DMMî selon l'invention. De même, le second adaptateur hôte HA 2 comprend l'interface de liaison IH 2 avec les deux systèmes hôte Hi et H 2 par l'intermédiaire des deux canaux CE 3 et CE 4, la seconde mémoire tampon hôte MT Hz, le microprocesseur MP Hz et l'interface de connexion IB Hz avec le bus Multibus II, B 2 Il est clair que les éléments constitutifs équivalents de chacun des premier et second adaptateurs hôte HA, et HA 2 remplissent des fonctions analogues. Les élements constitutifs respectifs des premier et second adaptateurs hôte communiquent entre eux par les bus internes B Hs et BH 2 des microprocesseurs MPH 1 et MPH 2. La structure des premiers et seconds adaptateurs disque D At et DA 2 est similaire à la structure des adaptateurs hôte. Ainsi, le premier adaptateur D At comprend une interface de connexion IBDî avec le bus Bl défini par la norme IEEE 1296 précitée, une mémoire tampon pour les mémoires à disques, appelée plus simplement tampon mémoire, à savoir MTD 1, le microprocesseur MPD, et enfin l'interface ID, de liaison avec les mémoires à disques Di à D 5 et D 6 à Dio par l'intermédiaire des canaux de liaison de type IPI-2, C 51 et C Sz (ces interfaces étant définies par la norme IPI-2 précitée). De même le second adaptateur disque D Az comprend l'interface de connexion IB Dz avec le bus Bz défini par la norme IEEE 1296 précitée, le tampon hôte MTD 2, le microprocesseur MP Dz, et l'interface de liaison ID 2 avec les deux batteries de mémoires à disques Di à D 5 et D 6 à D 1 o par l'intermédiaire des canaux de liaison C 53 et C 54. Les différents éléments constitutifs des adaptateurs disque DA, et D Az communiquent entre eux par l'intermédiaire des bus internes BDî et BD 2 des microprocesseurs MPDî et MPD 2. Les grandes lignes du procédé d'écriture selon l'invention mises en oeuvre par le dispositif de mémoire de masse DM Mi montré aux figures 2 à 4, sont les suivantes: I Lorsque le système hôte Hi, par exemple, désire écrire un bloc de données dans l'une quelconque des mémoires à disques de la batterie Di à D 5, on mémorise ce bloc de données à écrire dans le premier tampon hôte MT Hi puis dans le premier tampon mémoire MT Di, par dialogue successivement entre l'hôte Hi et l'adaptateur hôte HA, sous la conduite, du côté de ce dernier, du microprocesseur MPH, d'une part, et entre l'adaptateur hôte H Ai et l'adaptateur disque DA,, sous la conduite respectivement des microprocesseur MP Hs et MPDî, d'autre part. De façon plus précise, pour réaliser cette opération I, on effectue les trois sousopérations suivantes: 1 Le système hôte Hi envoie une requête d'écriture d'un bloc de données à l'adaptateur hôte (par exemple par l'intermédiaire du canal CE,), 2 L'adaptateur hôte H Ai demande à l'hôte Hi le transfert du bloc des données à écrire, 3 Ce bloc dans son entier est mémorisé en premier lieu dans le tampon hôte MT Hi, puis également dans le tampon mémoire MT Di (le bloc de données à écrire transitant par le bus interne BHî, l'interface IBHî, le bus Multibus II Pi, l'interface IBDî, le bus interne BD>). II L'adaptateur disque D Ai, sous la conduite du microprocesseur MP Di demande la réservation de la mémoire à disques Di à D 5 qui est adressée par l'hôte Hi (c'est ce dernier qui indique dans sa requête d'écriture quelle mémoire à disques est adressée, c'est-à-dire la mémoire à disques o doit être écrit le bloc de données), en vue d'y écrire le bloc précité. III Dès que cette réservation est obtenue par accord de la mémoire à disques adressée, l'adaptateur disque (le microprocesseur MPDî) en informe l'adaptateur hôte H Ai (le microprocesseur MPHî) lequel envoie alors un signal d'acquittement au système hôte Hi Ce dernier est donc libre pour effectuer d'autres opérations, alors que l'adaptateur disque D Ai n'a pas encore organisé l'opération d'écriture du bloc de données précité dans la mémoire à disque considérée. IV L'opération d'écriture du bloc est effectuée sous le contrôle du microprocesseur MP Di. Le programme de dialogue entre l'adaptateur hôte HA et le système hôte Hi est chargé, à l'initialisation du dispositif de mémoire de masse DM Mi, par le processeur central PR,, dans le microprocesseur MP Hi (ou plutôt dans la mémoire associée à celui-ci, non représentée pour simplifier à la figure 4) De même, le programme de dialogue entre les adaptateurs hôte et les adaptateurs disque est chargé par le processeur central PRI dans les microprocesseurs MP Hi et MP Di Quant au programme d'écriture du bloc de données dans l'une quelconque des mémoires à disques Di à D 5 (ou D 6 à Dio), ce dernier est chargé, toujours à l'initialisation du dispositif de mémoire de masse, par le processeur central P Ri dans le microprocesseur MP Di. Il est clair que ce qui vient d'être décrit pour le procédé d'écriture selon l'invention relatif au premier adaptateur hôte et premier adaptateur disque, est également valable pour les seconds adaptateur hôte et adaptateur disque HA 2 et D Az. A la fin de l'opération III, on a vu que l'hôte ayant reçu un signal d'acquittement de la part de la part de l'adaptateur H Ai, pense que l'opération d'écriture du bloc de données est effectuée sur la mémoire à disques adressée, alors qu'en réalité elle ne l'est pas Le dispositif de mémoire de masse DMM, a donc la responsabilité, dès que cette opération III est terminée, de mener à bien cette opération d'écriture du bloc de données, quels que soient les incidents de fonctionnement pouvant survenir, qu'il s'agisse d'une panne des adaptateurs hôte H Ai ou HA 2, des adaptateurs disque DA, et DA 2, des deux unités de contrôle UC 1 et UC 2 soit séparément, soit simultanément, soit de l'un ou l'autre des deux bus C'est précisément un objet essentiel du procédé d'écriture selon l'invention de mener à bien en toute sécurité l'écriture du bloc de données dans son intégralité dans la mémoire à disques adressée, quelles que soient les circonstances énoncées ci-dessus C'est pour cette raison que le procédé selon l'invention est appelé procédé sécurisé d'écriture rapide Les différents cas de panne et incidents de fonctionnement du dispositif de mémoire de masse selon l'invention survenant dès la fin de l'opération III, avec les conséquences que cela entraîne pour le procédé d'écriture rapide, sont décrits ci-dessous. Lorsque l'adaptateur hôte HAI devient défectueux, l'adaptateur disque DA, n'est pas perturbé Il a toujours les données à sa disposition dans son tampon mémoire MTDî et effectue ou termine l'opération d'écriture, quel que soit l'instant o H Ai devient défectueux. Lorsque l'adaptateur disque D Ai devient défectueux, le bloc de données à écrire est envoyé par le premier adaptateur hôte H Ai, dans le second adaptateur disque par l'intermédiaire de Bl et P Ri (rappelons que le premier adaptateur hôte H Ai contient dans son propre tampon hôte MTH 1 l'intégralité du bloc de données à écrire) Le second adaptateur disque DA 2 effectue alors, en lieu et place du premier adaptateur disque, les opérations II, III, IV, l'adaptateur disque DA 2 dialoguant avec le premier processeur central P Ri, par l'intermédiaire du bus B 2 pour les opérations II et III. Lorsque l'alimentation du secteur vient à manquer, les deux alimentations ALI Mi et ALIM 2 sont donc inopérantes Chaque unité de contrôle UC 1 et UC 2 possédant sa propre batterie de protection BA Ti, BAT 2, le processeur principal P Ri, après avoir détecté la coupure de tension de secteur, organise le transfert du bloc de données contenu dans le tampon mémoire MTD, dans la mémoire à disques de sauvegarde MS Di Il organise également le transfert de toutes les indications nécessaires à la réalisationeffective de l'opération d'écriture (programme d'écriture qui était contenu dans l'adaptateur mémoire DA,) sur l'un des disques rotatifs de la mémoire à disques de sauvegarde MSD 1 Lorsque les opérations de sauvegarde sur cette dernière sont terminées, le processeur principal P Ri demande la déconnexion de la batterie BA Ti Il est clair que des opérations analogues à celles effectuées par le processeur P Ri sont effectuées par le processeur PR 2. Lorsque l'alimentation de secteur est de retour, le processeur principal P Ri détecte celui-ci, et remet l'unité de contrôle U Ci dans l'état o elle se trouvait immédiatement avant la coupure, en allant chercher les informations nécessaires qui ont été sauvegardées dans la mémoire à disques de sauvegarde MSD 1 Ainsi, le bloc de données à écrire est à nouveau envoyé dans le tampon mémoire MT Di, le programme d'écriture étant réinscrit dans le microprocesseur MP Di Le premier processeur prévient l'hôte central de cette remise en l'état précédant la coupure de tension, et l'on peut procéder à nouveau aux opérations II, III, IV précitées. Il est à noter que le bloc de données à écrire est réécrit dans son entier sur la mémoire à disques à l'endroit réservé à cet effet (spécifié par Hi dans sa requête d'écriture), même si une partie de ce bloc avait été écrit précédemment sur celle-ci avant la coupure de l'alimentation secteur. Dans le cas d'une panne du processeur principal P Ri, il est bien entendu possible d'accéder à la mémoire à disques de sauvegarde MS Di à partir de l'autre unité de contrôle, via la carte d'interface DEI 2, aussi bien pour des opérations de sauvegarde que pour des opérations de rééinitialisation du contexte, et ce, dans le cas d'une coupure secteur, les opérations étant alors effectuées sous le contrôle du second processeur principal PR 2. De même, lorsque PRI est défectueux, toute opération d'écriture effectuée par l'adaptateur hôte et l'adaptateur disque H Ai et D Ai, est effectuée en liaison avec le processeur principal PR 2. Lorsque le Multibus II Bl tombe en panne, l'adaptateur disque DAI, ayant toujours en mémoire (dans MTDî) le bloc à écrire, effectue son travail d'écriture normalement. La structure du dispositif de mémoire selon l'invention DM Mz montré à la figure 3 permet, non seulement de résoudre les incidents de fonctionnement mentionnés ci-dessus (adaptateur hôte, adaptateur mémoire, processeur principal, coupure d'alimentation des deux unités de contrôle, panne des bus Bl et/ou B 2), mais également de résoudre l'incident suivant, à savoir une panne de l'une ou l'autre des unités de contrôle pendant que se déroule le procédé d'écriture selon l'invention, les informations étant supposées avoir été mémorisées dans les tampons hôte et tampons mémoire. Ainsi qu'on peut le voir à la figure 3, dès que le bloc de données à écrire a été inscrit dans le tampon hôte MT Hi, ce même bloc de données à écrire est transmis à l'adaptateur disque D Az o il est inscrit dans le tampon mémoire MTD 2, les informations transitant du premier adaptateur hôte H Ai au second adaptateur disque D Az par l'intermédiaire du bus Bz et ce, que U Ci fonctionne ou non Ainsi, le bloc de données ayant été transféré dans le tampon mémoire de l'adaptateur disque D Az, c'est celuici qui va mener à bien l'opération d'écriture en liaison avec le processeur principal PR 2 et l'adaptateur hôte H Ai, que UC 1 fonctionne ou qu'il soit défectueux. On considère désormais la figure 6 qui illustre le dialogue entre l'adaptateur hôte H Ai et l'adaptateur disque D Ai, lorsque l'on veut écrire un bloc de données dans l'une des mémoires à disques Di à DB (D 6 à Dîo). Ce dialogue comprend les huit étapes suivantes: 1) Etape El: l'adaptateur hôte reçoit la requête d'écriture de la part de l'hôte, sous forme d'un message de commande CMD qui est envoyé dans une pile de commandes située par exemple dans la mémoire vive du microprocesseur MPH, Ce dernier, à l'intérieur de ce message de commande, décode l'adresse de la mémoire à disques dans laquelle doit être écrit le bloc de données Cette mémoire à disques est appelée pour simplifier ressource Dès que le microprocesseur MBHî a décodé l'adresse de la ressource, il constitue un message de commande MSG qui est envoyé au microprocesseur de l'adaptateur disque D Ai On passe alors à l'étape suivante. 2) Etape Ez: ce message de commandes désigné par MSG CMD est décodé par le microprocesseur MP Di qui vérifie la validité de ce message et demande au processeur principal P Ri la réservation de ladite ressource Il alloue alors une page (ou plusieurs) du tampon mémoire MTDî pour y recevoir ultérieurement le bloc de données. Dès que le processeur principal P Ri notifie à l'adaptateur disque la réservation de la ressource précitée, le microprocesseur MPD, envoie alors à l'adaptateur hôte H Ai un message demandant que ce dernier lui envoie des informations, c'est-à-dire, le bloc de données à écrire On passe alors à l'étape suivante. 3) Etape E 3: le microprocesseur MPH, alloue alors une page du tampon hôte MTHî et notifie à l'hôte Hi qu'il attend le transfert du bloc de données dans la page du tampon hôte précité Il envoie alors une demande de réservation du tampon mémoire MTDî à l'adaptateur disque D Ai, lequel retourne à l'adaptateur hôte un message indiquant que le tampon mémoire MTDî est accordé On procède alors à l'étape suivante. 4) Etape E 4: l'adaptateur hôte transmet le bloc des données à écrire dans le tampon mémoire de l'adaptateur disque, le bloc de données à écrire restant de toute façon mémorisé également dans le tampon hôte Lorsque ce transfert est terminé, on passe à l'opération suivante. ) Opération E 5: le microprocesseur MP Di constitue un message de réponse signifiant que le transfert de la totalité du bloc de données à écrire a été normalement effectué Ce message de réponse est transmis au microprocesseur MPH de l'adaptateur hôte Dès réception de ce message, on passe à l'opération suivante. 6) Opération Er le microprocesseur MPH, envoie alors un message au système hôte Hi indiquant que le transfert du bloc de données à écrire dans les tampon hôte et tampon mémoire a été effectué L'hôte considère alors que le bloc de données à écrire a été écrit dans la ressource considérée alors que cette écriture n'a pas encore réellement eu lieu. Pour le système hôte Hi, on voit que le temps d'accès à la mémoire à disques réservée est donc masqué, et il peut réutiliser dans sa mémoire centrale, la zone qu'il avait expressément réservée pour le bloc de données à écrire. On passe à l'opération suivante: 7) Opération E 7: sous la conduite du microprocesseur MPD 1, le bloc de données est écrit sur l'un des disques rotatifs de la ressource considérée Pour ce faire, le programme d'écriture mis en oeuvre par ce microprocesseur découpe le bloc de données à écrire en secteurs ayant tous la même longueur comme il est d'usage courant dans les mémoires à disques dites à format fixe, comme il est indiqué à la figure 5 B Les données sont divisées en secteurs Si, Si, Sk, contenant le même nombre d'octets (par exemple 512) Dans tout secteur Si, on trouve à écrire successivement un préambule HEJ (Header, en anglais), un bloc de données D Oj et un postambule I Cj. L'ensemble des informations d'un secteur est inscrit sur tout ou partie d'une ou de plusieurs pistes (si le bloc de données à écrire est suffisamment long) de l'un des disques rotatifs de la ressource Le préambule contient des informations de localisation physique du secteur Si sur la piste considérée du disque magnétique et le postambule des informations de vérification de l'intégrité des données pour vérifier si tous les octets du secteur Sa enregistrés sont corrects Cette organisation d'écriture des informations par secteurs, et la répartition de celle-ci à l'intérieur des secteurs est parfaitement connue et utilisée couramment dans les mémoires à disques conventionnelles Lorsque l'écriture du bloc de données est terminée sur le disque de la ressource considérée, celle-ci est libérée par le microprocesseur MPD, ainsi que le tampon mémoire MT Di Le microprocesseur en question envoie alors un message de libération à l'adaptateur H Ai On passe à la dernière étape. 8) Etape Es: le microprocesseur MPH, libère son tampon hôte MTH 1. On considère désormais la figure 5 A. Dans une forme de réalisation particulière préférée de l'invention, chacune des interfaces DE Ii et DEI 2 est constituée par une mémoire électronique, appelée ainsi couramment par les hommes du métier ou encore disque électronique. Le disque électronique DEI, comprend un ensemble de commandes E Ci et un plan mémoire PM. L'ensemble de commandes E Ci est relié par une liaison Li à la mémoire à disques de sauvegarde MS Di, cette dernière étant reliée par une liaison L 2 au processeur principal PR 2. L'ensemble de commandes E Ci comprend notamment, une interface IB, de communication avec le bus Bi, une interface de communication IB 2 avec le bus B 2, un microprocesseur de commandes MPE et la mémoire associée à ce microprocesseur Mi, ainsi qu'une interface IF 1 avec la liaison Li Ces différents éléments échangent des informations par l'intermédiaire du bus interne BI 1 de l'ensemble de commandes EC 1. Le plan mémoire PM se compose par exemple de deux plans mémoire Pl et P 2 Le plan mémoire Pl comporte une pluralité de colonnes de mémoires RAM par exemple, à savoir les colonnes 1 Ri, l Rj,, l Rn De même, le plan mémoire P 2 comprend une pluralité de colonnes de mémoires semiconductrices RAM, à savoir 2 R 1,, 2 Rj,, 2 Rn. Les informations (données et adresses o sont localisées ces données à l'intérieur des mémoires RAM) provenant de ou allant vers le plan mémoire Pl sont transportées par un bus BDA, alors que les informations circulant entre les deux plans mémoire Pl et Pz sont transportées par un bus BDA 2 identiques au bus BDA 1 Chacun de ces deux bus se compose en fait d'un bus de données et d'un bus d'adresse A l'intérieur des plans mémoire Pl et P 2 chacun des deux bus BDA 1 et BD Az se subdivise en un nombre suffisant de branches pour alimenter l'ensemble des colonnes de chacun de ces deux plans. Le processeur central PR 2 (le processeur central P Ri a une structure tout-à-fait identique) comprend deux interfaces de communication respectivement avec les bus Bl et B 2, à savoir IB 3 et IB 4, un bus de communication B Iz 2, un microprocesseur central MPC, la mémoire associée à ce microprocesseur Mz et enfin une interface I Fz avec la liaison Lz. Les interfaces I Bi, I Bz, IB 3, IB 4 sont de même type que les interfaces IBH 1, IB Hz, IBD 1, IBD 2 (voir plus haut). Les interfaces I Fi et IF 2 sont des interfaces normalisées IPI-2 Lorsque l'on désire écrire des informations dans le disque électronique DEI,, celles-ci transitent par l'un des deux bus Bl ou Bz, passent par l'interface IBI (IB 2) avant d'être transmises à la mémoire Mi associée au microprocesseur MPE Celui-ci, en fonction des endroits disponibles dans l'un comme l'autre des plans mémoire Pl et P 2, inscrit les informations dans celles-ci Pour plus de détails sur le fonctionnement de l'unité de disque électronique DEI,, on se reportera utilement à la demande de brevet français NO 89.15914, déposée le ler décembre 1989 par la Société demanderesse. Le procédé d'écriture rapide selon l'invention s'applique également à la mémoire électronique DEI, Le bloc des données à écrire est divisé, de la même façon que dans les mémoires à disques rotatifs, en secteurs Si, Si, Sk, contenant le même nombre d'octets, l'ensemble des informations d'un secteur étant inscrit dans des emplacements mémoires dont les adresses se suivent, par exemple d'une unité Dans une forme préférée de réalisation de l'invention, les données sont écrites sous un format de 39 bits, soit 32 bits utiles répartis en quatre octets ajoutés à 7 bits de correction d'erreur dits ECC (Error Corrector Code), ce mode de correction d'erreur étant conventionnellement utilisé dans les mémoires RAM dynamiques. Pour utiliser le procédé d'écriture rapide selon l'invention dans un disque électronique tel que DEI,, il suffit de remplacer, dans toutes les explications qui ont été données plus haut, l'adaptateur disque D Ai par l'ensemble de commandes EC 1, le microprocesseur MPE jouant le même rôle que jouait le microprocesseur MP Di, le plan mémoire PM jouant le même rôle que le tampon hôte MTD 1 de l'adaptateur hôte Une fois que les données sont écrites dans le plan mémoire (elles sont donc écrites également dans le tampon hôte MTHî) il y a mise à jour, en temps masqué, de la mémoire à disques de sauvegarde MSDî (on voit que celle-ci joue dans le procédé d'écriture rapide le rôle que jouait la ressource dans le procédé d'écriture rapide décrit ci-dessus dans son application aux mémoires à disques). on voit que le procédé d'écriture rapide et de sécurisation des données s'applique donc de manière identique, qu'il s'agisse de mémoires à disques conventionnelles telles que Di à D 5, ou de disques électroniques tels que DE Il ou DEI 2. Le dispositif de mémoire de masse selon l'invention propose donc bien un procédé d'écriture rapide assurant une totale sécurisation des données puisque les données qui y sont inscrites sont parfaitement protégées visà-vis des divers incidents de fonctionnement (voir plus haut) pouvant survenir. Revendications 1 Procédé sécurisé d'écriture rapide d'informations pour au moins un dispositif de mémoire de masse (DM Mi) appartenant à un système informatique comportant au moins un hôte central (Hi, Hz), deux unités de contrôle (UCI, UC 2) à alimentations électriques indépendantes (ALIM 1, ALI Mz, BATI, BA Tz) et possédant respectivement un premier et un second processeur central, connectées à un premier et à un second bus de type parallèle (Bi, Bz) caractérisé en ce que l'hôte (Hi, Hz) étant relié à chacun des deux bus par au moins un premier adaptateur hôte (H Ai H Az) appartenant à la première unité de contrôle (UCI, UC 2) comportant un premier tampon hôte (MT Hi, MTH 2), la mémoire de masse (Di à D 5) étant reliée à chacun des deux bus par un premier et un second adaptateur mémoire de masse (D Ai, DA 2) appartenant respectivement à la première et à la seconde unité de contrôle comportant respectivement un premier et un second tampon mémoire (MT Di, MTD 2) il comporte les opérations successives suivantes: I On mémorise le bloc de données à écrire dans le premier tampon hôte (MTHî, MTH 2) puis dans le premier tampon mémoire (MTDî, MTD 2) par dialogue entre l'hôte (Hi, Hz) et l'adaptateur hôte (HA 1, H Az) d'une part, et entre les adaptateurs hôte et les adaptateurs mémoire de masse (D Ai, DA 2) d'autre part, II Le premier adaptateur mémoire de masse (DA 1, DA 2) demande la réservation de la mémoire de masse (Di à D 5, Dr à Dio) en vue d'y écrire les informations, III Dès que la réservation est obtenue, l'adaptateur mémoire de masse (D At) en informe l'adaptateur hâte (H Ai) qui envoie alors un signal d'acquittement à l'hôte central (Hi), IV L'opération d'écriture du bloc dans son entier est effectuée dans la mémoire de masse, sous la conduite du premier adaptateur mémoire de masse (DA,), dans tous les cas de son bon fonctionnement ou du second adaptateur mémoire de masse (DA 2) lorsque ce premier est défectueux. 2 Procédé selon la revendication 1 caractérisé en ce que la première opération I comprend les étapes successives suivantes: 1) L'hôte (Hi) envoie une requête d'écriture à l'adaptateur hôte (HA 1), 2) Ce dernier demande à l'hôte le transfert du bloc des données à écrire, 3) Le bloc dans son entier est mémorisé en premier lieu dans le premier tampon hôte (MTH,> puis également dans le premier tampon mémoire (MTD,). 3 Procédé selon l'une des revendications 1 ou 2 caractérisé en ce que, lorsque le premier adaptateur mémoire de masse (DA>) est défectueux après l'opération III, a) le bloc des données est également envoyé par l'adaptateur hôte (H Ai) dans le second adaptateur mémoire de masse (DA 2), b) ce dernier effectue alors, en lieu et place du premier adaptateur mémoire de masse, les opérations II, III, IV. 4 Procédé selon l'une quelconque des revendications 1, 2, 3, caractérisé en ce que, la première unité de contrôle (U Ci) comprenant au moins une première mémoire à disques rotatifs de sauvegarde (MSDî) reliée d'une part au processeur central (P Ri) de cette unité et d'autre part à une carte d'interface (DEI 2) avec les deux bus (Bi, B 2), appartenant à la seconde unité de contrôle (U Cz), cette dernière comprenant au moins une seconde mémoire à disque rotatif de sauvegarde (MSD 2) reliée d'une part au processeur central (PR 2) de la seconde unité et d'autre part à une carte d'interface (DEI,) avec les deux bus, appartenant à la première unité de contrôle, chaque unité de contrôle possédant sa propre batterie de protection, l'alimentation de secteur étant coupée ou défectueuse pendant l'opération IV, les opérations suivantes sont effectuées: V Le premier processeur central (PR,) extrait le bloc de données à écrire contenu dans le tampon mémoire (MTDî) et le transfère intégralement dans la mémoire à disque de sauvegarde (MSDî), VI Le premier processeur déconnecte ensuite la batterie de protection (BA Ti), Procédé selon la revendication 4 caractérisé en ce que, dès que l'alimentation secteur est redevenue normale, VII-On réinitialise les première et seconde unités de contrôle (UCI, UC 2), VIII Le premier processeur (P Ri prévient l'hôte central (Hi) et transfère les données contenues dans la mémoire à disque de sauvegarde (MSD^) dans le premier tampon hôte (MT Hi) et dans le premier tampon mémoire (MTD,), IX On reprend les opérations II, III,IV. 6 Procédé selon la revendication 4, caractérisé en ce que, le premier (second) processeur (PR,, PR 2) étant défectueux, les opérations V et VI sont effectuées par le second (premier) processeur (P Rz, PRÀ). 7 Procédé selon la revendication 5, caractérisé en ce que, le premier (second) processeur (PR,, P Rz) étant défectueux, les opérations VII, VIII, IX, sont effectuées par le second (premier) processeur (PR 2, P Ri). 8 Procédé selon l'une des revendications 1, 2, caractérisé en ce que, l'un ou l'autre des deux bus étant défectueux, pendant l'opération IV, cette dernière continue à être effectuée normalement, sous la conduite du premier adaptateur mémoire de masse (DA,). 9 Procédé selon l'une des revendications 1, 2, 4, 5 caractérisé en ce que le premier adaptateur hôte étant connecté à la fois aux deux bus (Bi, Bz), et le premier et second adaptateur mémoire (DA 1, DA 2) étant connectés respectivement l'un au premier bus (Bi), l'autre au second (B 2), le second adaptateur mémoire de masse, effectue, en lieu et place du premier, les opérations I à IV, V à IX. 10 Système informatique caractérisé en ce qu'il inclut le dispositif de mémoire de masse (DMM 1, DMM 2) mettant en oeuvre le procédé sécurisé d'écriture rapide selon l'une des revendications 1 à 9.