FR 2659745 A1 19910920 FR 9103262 A 19910318 PROCESSEUR DE DEFAUT A GRANDE VITESSE La présente invention concerne des processeurs de défaut. Il est connu de produire des modèles utilisables dans les équipements de tests automatiques au moyen d'un générateur de modèles à grande vitesse produisant des séquences d'adresses envoyées à une pluralité de cir- cuits générateurs locaux Chaque circuit générateur lo- cal comprend une mémoire locale à grande vitesse, plu- sieurs interpolateurs correspondants, un formateur à grande vitesse et un processeur de défaut à grande vi- tesse Les générateurs de temporisation et les interpo- lateurs fonctionnent d'une manière imbriquée, avec un ensemble générateur de temporisation/interpolateur re- cevant et produisant toutes les informations de cycle de nombre pair et l'autre ensemble recevant et produisant toutes les informations de nombre impair. On a trouvé qu'un processeur de défaut recevant des données de test à partir d'un noeud et produisant des données de défaut en fonction des données de test, avec plusieurs mémoires de défaut, chaque mémoire ayant une configuration apte à recevoir et stocker certaines données de défaut, et une mémoire de séquence de ayant une configuration apte à stocker des informations de sé- quence indiquant dans quel ordre sont stockées les don- nées de défaut dans les différentes mémoires de défaut, permet d'obtenir un appareil capable de traiter des informations de défaut reçues à partir d'un noeud d'un circuit soumis à des essais. Le dessin ci-annexé représente le mode de réali- sation préféré ainsi que la structure et le fonctionne- ment qui vont être décrits ci-après. Dans le dessin, la figure 1 est un schéma de principe schématique d'un système de test selon la pré- sente invention. Les figures 2-4 sont des exemples montrant la manière dont sont stockées les informations de défaut dans le système de test représenté à la figure 1. Sur la figure 1, le système de test 10 comprend un circuit de générateur de modèles 12, un circuit de distribution ou de répartition 14 et plusieurs circuits générateurs locaux 16 Chaque circuit générateur local fournit un signal au noeud 20 à destination d'un circuit soumis aux essais (CUT) 22. Le circuit du générateur de modèles ou dessins 12 comprend un générateur de modèles ou dessins à grande vitesse 30 de conception traditionnelle qui fournit des modèles d'adresses à une fréquence de 122,0703125 M Hz (de façon générale désignée ci-après " 120 M Hz", et à la moitié de cette fréquence " 60 M Hz") et un circuit divi- seur de fréquence 32 qui reçoit les modèles à haute fré- quence produits par le générateur de modèles 30 et four- nit une paire d'adresses de fréquence inférieure égale à la moitié de la fréquence des adresses à haute fréquence produites par le générateur de modèles 30 (c'est-à-dire M Hz). Le circuit de répartition 14 comprend une paire de voies de répartition de signaux 40, 42 Chaque voie de répartition de signaux 40, 42 comprend un bus multi- binaire parallèle qui fournit simultanément l'adresse de fréquence inférieure à plusieurs circuits générateurs locaux 16. Chaque circuit générateur local 16 comprend une paire de circuits générateurs de signaux 50, 52 Le cir- cuit générateur de signaux 50 comprend une mémoire loca- le 54 qui reçoit des informations à partir de la voie de répartition 40 et fournit une sortie de données au géné- rateur de temporisation 56, le générateur de temporisa- tion 56 recevant la sortie de données et fournissant une sortie de générateur de temporisation au circuit de l'interpolateur 58 De la même manière, la voie de si- gnaux 52 comprend une mémoire locale 60 qui reçoit des informations à partir de la voie de distribution 42, le générateur de temporisation 62 recevant des informations de la mémoire locale 60 et le circuit d'interpolateur 64 recevant des informations du générateur de temporisation 62 Les circuits d'interpolateur 58 et 64 fournissent des signaux au formateur grande vitesse 66 Le formateur 66 est un formateur à grande vitesse classique compor- tant un circuit de logique couplé à l'émetteur (ECL) et qui reçoit les impulsions de temporisation et les don- nées et fournit un niveau indiquant la forme d'onde à binaires doubles et les conditions des trois états à un moment particulier L'organe d'attaque 68 reçoit ces si- gnaux et fournit une sortie au noeud 20 comportant les bons niveaux de tension et les conditions des trois états pour le circuit particulier soumis aux essais. Le détecteur double 70 est également relié au noeud 20; le détecteur double 70 reçoit des signaux à partir du noeud 20 et fournit une sortie au formateur à grande vitesse 66 Le formateur à grande vitesse 66 est également relié à une paire de processeurs de défaut 72, 74 Les processeurs de défaut 72, 74 comportent les mé- moires de défaut respectives 76, 78 Chaque mémoire de défaut 76, 78 comprend une portion de mémoire de sé- quence 80, 82. Sur la figure 1, le système 10 fournit des si- gnaux et détecte les informations provenant du noeud 20 d'un circuit soumis aux essais De façon plus spécifi- que, lorsque l'on fournit des signaux au noeud 20, le générateur de modèles 30 produit des modèles d'adresses à une fréquence de 120 M Hz Les informations sont four- nies au circuit diviseur de fréquence 32 qui reçoit le modèle d'adresses 120 M Hz et fournit deux cycles alter- nés de modèles d'adresses à mi-vitesse (c'est-à-dire à M Hz) aux voies de répartition 40, 42 respectivement. Les cycles alternés se déplacent respectivement sur les lignes 40 et 42, les cycles pairs sur la première et les cycles impairs sur la dernière et les cycles successifs sont identifiés par leurs bords d'attaque Etant donné que le modèle subit une division de fréquence avant la transmission aux générateurs locaux 16, il suffit que les voies de distribution de signaux 40, 42 soient aptes à transmettre des signaux ayant une fréquence de 60 M Hz plutôt que des signaux ayant une fréquence de 120 M Hz. A la mise sous tension et au démarrage de chaque salve de modèles, le système 10 est resynchronisé De façon plus précise, le circuit diviseur de fréquence 32 possède une configuration telle que lors de la mise sous tension ainsi que lors de la resynchronisation, le si- gnal suivant fourni par le circuit diviseur de fréquence 32 passe par la voie de signaux 40. Le circuit de répartition 14 fournit les deux modèles d'adresses à mivitesse produits par le circuit diviseur 32 aux canaux 512 Chaque canal comprend un circuit générateur local 16 comme cela est montré à la figure 1. Chaque circuit générateur local 16 fournit un signal haute fréquence à destination du, et détecte un signal haute fréquence à partir du noeud 20 Lors de la détection des signaux en provenance du noeud 20, le double détecteur reçoit le signal haute fréquence et transmet celui-ci au formateur 66 Le formateur 66 four- nit deux signaux à mi-vitesse aux processeurs de défaut 72, 74; les signaux à mi-vitesse correspondent aux cy- cles des modèles d'adresses à mi-vitesse Les proces- seurs de défaut stockent les informations de défaut dans les mémoires de défaut 76, 78 qui fonctionnent indépen- damment à une vitesse égale à la moitié de la vitesse du formateur 66 Etant donné que les mémoires de défaut 76, 78 fonctionnent à la moitié de la vitesse du formateur 66, des mémoires moins onéreuses peuvent être utilisées. Les informations peuvent être stockées dans les mémoires de défaut 76, 78 dans l'un des trois modes de fonctionnement Dans un mode de stockage global, les in- formations de défaut sont écrites en continu et alterna- tivement dans des emplacements successifs des mémoires de défaut 76, 78 La figure 2 montre un exemple de la manière dont sont stockées les informations de défaut dans le mode de stockage global Dans un mode de stocka- ge de ce vecteur (STV), les informations de défaut sont écrites sélectivement dans les mémoires de défaut en fonction de la valeur d'un binaire de vecteur Dans un mode de stockage de défaut uniquement (SOF), les infor- mations de défaut sont écrites dans les mémoires de dé- faut 76, 78 lors des cycles qui contiennent un défaut. Alternativement, on peut choisir un mode STV ou un mode SOF combiné La figure 3 montre un exemple de la manière dont sont stockées les informations de défaut dans les mémoires de défaut 76, 78 pour le mode STV et le mode SOF La figure 3 montre que dans le mode STV et dans le mode SOF, les informations de mémoire sont stockées dans la mémoire de défaut qui correspond au cycle au cours duquel les informations ont été produites Par consé- quent, pour reconstituer la séquence dans laquelle les informations de défaut ont été stockées dans les mé- moires de défaut 76, 78, des informations supplémentai- res sont nécessaires. Pour reconstituer la séquence de stockage des informations de défaut, les mémoires de défaut 76, 78 utilisent des portions de mémoires de séquence respec- tives 80, 82 La figure 4 montre un exemple de la ma- nière dont sont stockées les informations de séquence et de défaut dans les mémoires de défaut 76, 78 et les portions de mémoires de séquence 80, 82 Les portions de mémoires de séquence 80, 82 permettent de reconstituer la séquence de stockage des informations de défaut par le suivi des informations de défaut au moment o celles- ci sont stockées De façon plus précise, un niveau bas est stocké dans une portion de mémoire de séquence res- pective si l'écriture précédente se situe dans la même voie Un niveau haut est stocké dans une portion de mé- moire de séquence respective si l'écriture précédente se situe dans l'autre voie En utilisant ces informations, on peut facilement reconstituer la séquence de stockage des informations de défaut. AUTRES-MODES DE REALISATION Les processeurs de défaut 72, 74 peuvent être reliés à une mémoire de séquence commune En stockant centralement les informations de séquence, on peut faire fonctionner les mémoires de défaut indépendamment De plus, étant donné que les informations de séquence sont stockées centralement, les mémoires de défaut 72, 74 peuvent être réparties sans qu'il faille prévoir des moyens locaux pour déterminer la séquence des binaires stockés. De plus, bien que le mode de réalisation préféré comprenne deux voies de génération de signaux, le systè- me peut fonctionner avec une seule voie de génération de signaux mais avec plusieurs processeurs de défaut Dans ce type de système, les informations de défaut peuvent être stockées à une fréquence inférieure à celle des mo- dèles produits. De plus, bien que le mode de réalisation préféré comprenne deux processeurs de défaut et deux mémoires de défaut, le système peut également fonctionner avec un seul processeur de défaut et deux mémoires de défaut. Dans ce type de système, les informations de défaut peu- vent être stockées à une fréquence inférieure à celle à laquelle fonctionne le processeur de défaut. De plus, bien que le mode de réalisation montre deux mémoires de défaut, le nombre de mémoires de défaut peut être augmenté simplement en fournissant un plus grand nombre de binaires à une mémoire de séquence; les binaires indiquent l'endroit o se situe l'écriture pré- cédente de mémoire. REVENDICATIONS 1 Appareil destiné à traiter des informations de défaut reçues à partir d'un circuit soumis à des D essais ( 22), comprenant un processeur de défaut ( 72, 74) ayant une con- figuration apte à recevoir des données de test à partir du noeud ( 20) et à produire des données de défaut en fonction des données du test, une pluralité de mémoires de défaut ( 76, 78), chaque mémoire de défaut ayant une configuration apte à recevoir et à stocker certaines données de défaut, et une mémoire de séquence ( 80, 82) ayant une con- figuration apte à stocker les informations de séquence, les informations de séquence indiquant dans quel ordre sont stockées les données de défaut dans la pluralité des mémoires de défaut. 2 Appareil selon la revendication 1, caractéri- sé en ce que les informations de séquence sont stockées à mesure que sont stockées les informations de défaut. 3 Appareil selon la revendication 1, caractéri- sé de plus en ce qu'il comprend une pluralité de processeurs de défaut ( 72, 74) et un formateur ( 66) ayant une configuration apte à re- cevoir les données de test à partir du noeud et à four- nir une pluralité de signaux de données de test aux pro- cesseurs de défaut respectifs ( 72, 74). 4 Appareil selon la revendication 3, caracté- risé en ce que la pluralité des processeurs de défaut ( 72, 74) correspond à la pluralité des mémoires de défaut ( 76, 78). Appareil selon la revendication 1, caracté- risé en ce qu'il comprend de plus une pluralité de mémoires de séquence ( 80, 82), chaque mémoire de séquence correspondant à une mémoire de défaut particulière ( 76, 78). 6 Appareil selon la revendication 1, caracté- risé en ce que la mémoire de séquence ( 80, 82) permet aux mémoires de défaut ( 76, 78) de fonctionner de façon asynchrone. 7 Procédé de traitement des informations de défaut reçues à partir d'un noeud ( 20) d'un circuit sou- mis aux essais ( 22), caractérisé en ce qu'il comprend les étapes consistant à stocker les informations de défaut provenant du noeud ( 20) dans une pluralité de mémoires de défaut ( 76, 78), effectuer le suivi d'une séquence de stockage d'informations de défaut au moment o l'information de défaut est stockée dans la pluralité des mémoires de défaut ( 76, 78) pour permettre de reconstituer la sé- quence de stockage des informations de défaut. 8 Procédé selon la revendication 7, caractérisé en ce que les informations de défaut comprennent un vec- teur de stockage, et les informations de défaut sont stockées dans les mémoires de défaut ( 76,78) lors de cycles o le vec- teur de stockage donne l'instruction de procéder ainsi. 9 Procédé selon la revendication 7, caractérisé en ce qu'il comprend de plus les étapes consistant à prévoir un processeur de défaut ( 72, 74) ayant la configuration apte à recevoir les informations de défaut et à déterminer si les informations de défaut indiquent une condition de défaut au niveau du noeud ( 20), et à ne stocker que les informations de défaut qui correspondent à une condition de défaut (STV, SOF ou les deux) dans la pluralité de mémoires ( 76, 78).