FR 2638303 A1 19900427 FR 8813986 A 19881026 La présente invention est relative aux filtres et se rapporte plus particulièrement aux filtres interpolatifs. Les techniques d'interpolation sont utili- sées dans les circuits intégrés pour augmenter la fréquence d'échantillonnage d'un signal numérique avant sa conversion en signal analogique. Cette technique est nécessaire pour limiter l' énergie hors bande constituée par les fréquences images, présentes dans le spectre de fréquence du signal échantillonné et est utilisée dans la plupart des systèmes de traitement de signal. L'interpolation d'un signal numérique est réalisée par filtrage numérique passe-bas associé à un accroissement de la fréquence d'échantillonnage. Dans l'état de l'art actuel, un filtre passe-bas simple établit une moyenne de p + 1 échan- tillons qui se représente dans le domaine en z par la fonction de transfert: H(z) z-1 + z-2 +Z-p Une réalisation bien connue d'un tel filtre est basée sur la relation 1 + -1 + -2 + + z-P = (1_zP -) / (1 z) et met en oeuvre une ligne de p + 1 retards, un diffé- rentiateur et un intégrateur. Cette même réalisation a été adaptée et généralisée aux filtres interpolatifs dans une structure, dite de CIC, composée d'une cascade de différentiateurs et d'une cascade d'intégrateurs. Entre les deux cascades est interposé un changement de la fréquence d'échantillonnage. La structure de cette classe de filtres numériques interpolatifs a été exposée dans une publication de B. HOGENAUER, (IEEE, ICAASP proceedings 1980, p.271). Un filtre CIC de ce type est composé de N étages différentiateurs placés en série, suivis d'un même nombre N d'étages intégrateurs. Le nombre N d'étages détermine l'ordre du filtre et donc l'atténuation des spectres images. Le changement de fréquence d'&échantillonnage est réalisé entre la sortie du groupe de différentia- teurs et l'entrée du groupe d'intégrateurs. Le rapport de changement de fréquence est appelé k. Une telle structure de filtre connue présente deux inconvénients majeurs: - Tout d'abord, il est nécessaire d'initia- liser les intégrateurs qui ne sont jamais réactualisés et gardent indéfiniment un décalage égal i la valeur de départ. - Ensuite, le nombre de bits dans les inté- grateurs augmente i chaque étage en fonction du rapport k entre les fréquences d'échantillonnage de sortie et d'entrée du filtre. Cela peut conduire i des largeurs de registre beaucoup trop grandes surtout si l'ordre du filtre et le rapport d'interpolation sont élevés. L'invention vise i remédier aux inconvé- nients des filtres interpolatifs connus énoncés ci- dessus en créant un filtre interpolatif qui soit plus simple à réaliser A l'aide d'une structure logique. homogène et répétitive, et qui évite d'accroître le nombre de bits de son signal de sortie par.rapport i son signal d'entrée. Elle a donc un filtre interpolatif compor- tant N étages différentiateurs constituant une section i fréquence d'échantillonnage lente, et N étages inté- grateurs constituant une section i fréquence d'échan- tillonnage rapide, caractérisé en ce que chaque étage intégrateur est associé A un étage différentiateur, un étage différenciateur de rang i étant connecté i un étage intégrateur de rang N + 1 - i avec 1. i de soustraction du différentiateur correspondant. L'invention sera mieux comprise A l'aide de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexes, sur lesquels - la Fig.1 est un schéma synoptique de la structure classique d'un filtre interpolatif de type CIC comportant une suite de différentiateurs et une suite d'intégrateurs; - la Fig.2 est un schéma synoptique d'un filtre interpolatif suivant l'invention; - la Fig.3 est un schéma d'un exemple de modulateur entrant dans la construction du filtre de la Fig.2; - la Fig.4 est un schéma représentant un exemple de réalisation d'un filtre d'interpolation 64 kHz)" 512 kHz à deux étages; - la Fig.5 est un schéma plus détaillé d'un mode de réalisation d'un filtre interpolatif suivant l'invention; - la Fig.6 est un schéma synoptique du cir- cuit du filtre interpolatif suivant l'invention; - la Fig.7 est un schéma de l'unité de calcul du filtre de la Fig.6 - la Fig.8 est un diagramme montrant un cycle de travail de l'unité de calcul de la Fig.7; et - la Fig.9 est un schéma synoptique plus détaillé du décodeur d état entrant dans la construc- tion du filtre suivant l'invention. Le filtre interpolatif de type connu représenté à la Fig.1 comporte, comme déjà indiqué plus haut, N étages différentiateurs 1A à 1N disposés en série, N étages intégrateurs 2A i 2N également disposés en série, une mémoire 3 connectée i la sortie du différentiateur 1N et des moyens 3A de changement de fréquence d'échantillonnage interposés entre la sortie de la mémoire 3 et l'entrée du groupe -d'intégrateurs. Le fonctionnement de ce type de filtre connu ne sera pas décrit en détail. On retiendra cependant que les principaux avantages au niveau de la réalisation du filtre sont qu'il ne nécessite ni multiplieur ni éléments de stockage des coefficients du filtre et comporte un nombre limité de registres pour la mémorisation des échantillons. Cependant, comme indiqué plus haut, les intégrateurs d'un tel filtre ne sont jamais réactualisés, de sorte qu'ils doivent être initialisés. Par ailleurs, le nombre de bits dans les intégrateurs augmente à chaque étage en fonction du rapport k entre les fréquences d'échantillonnage de sortie et d'entrée du filtre, ce qui peut conduire i des largeurs de registres beaucoup trop grandes, surtout si l'ordre du filtre et le rapport d'inter- polation sont élevés. Afin de remédier A ces inconvénients, et de permettre une réalisation plus facile avec une structure logique intégrée, homogène et répétitive, il est proposé de réaliser un filtre interpolatif dont le schéma est représenté à la Fig.2. Le filtre suivant l'invention comporte. comme le filtre connu de la Fig.l, une section à fréquence d'échantillonnage lente Fe formée de N étages différentiateurs 4A à 4N, une section i fréquence d'échantillonnage rapide Fs formée de N étages intégrateurs 5A à 5N, une mémoire 6 à la sortie du dernier différentiateur, et des moyens 6A de changement de fréquence. Le filtre suivant l'invention comporte en I5 outre des modulateurs 7A à 7N insérés dans la chaîne d'intégrateurs et destinés à réduire le nombre de bits dans les intégrateurs. Dans cet agencement, les valeurs contenues dans les intégrateurs sont utilisées pour réaliser la différentiation à la fréquence d'échantillonnage lente. Tout type de modulateur permettant de réduire le nombre de bits tout en conservant le rapport signal sur bruit peut être utilisé. La Fig.3 représente un modulateur d ordre 1 susceptible d'entrer dans la construction du filtre de la Fig.2. Dans ce type de modulateur, la réduction du nombre de bits se fait par une troncature simple. Les bits de poids fort sont conservés pour former la valeur de l'échantillon de sortie et les bits de poids faib]e constituant l'erreur de codage sont recombines avec l'échantillon d'entrée suivant. Ce modulateur est essentiellement constitué par un registre 8 dont l'entrée est connectée à une sortie d'un aiguillage 9 et dont la sortie est connec- tée à une entrée d'un sommateur 10. Une autre entrée du sommateur 10 constitue l'entrée du modulateur, tandis que sa sortie est connectée à l'entrée de l'aiguillage 9. Sur la Fig.4, on a représenté un exemple concret de réalisation d'un filtre d'interpolation à deux étages. Ce filtre a pour fonction d'augmenter la fréquence d'échantillonnage dans un rapport 8 pour la faire passer, dans le présent exemple, de 64 kHz à 512 kHz, tout en filtrant les fréquences images autour de 64 kHz et de ses multipiesa. Les échantillons d'entrée sont codés sur 16 bits. L'objectif est de réaliser un dispositif compact et homogène, avec une organisation à 16 bits identique i celle des échantillons d'entrée. L'accroissement du nombre de bits dans les intégrateurs est de 3 bits (8 = 2). Dans cette réalisation, on utilise des modulateurs d'ordre 1 qui, en modulant 3 bits, réduisent à 13 le nombre de bits à l'entrée des intégrateurs. Ainsi, le nombre maximum de bits le long de toute la chaîne d'interpolation est conservé et limité à 16. Le filtre d'interpolation de la Fig.4 comporte une entrée à laquelle est appliqué le signal X(z), connecté par l'intermédiaire d'un premier différentiateur 11 et d'un second différentiateur 12 à l'entrée d'un registre 13 de mémorisation. La sortie du registre 13 est connectée par l'intermédiaire d'un organe de changement de fréquence 14 à l'entrée d'un premier modulateur 15. La sortie du modulateur 15 est connectée i une borne d'entrée d'un sommateur 16 dont l'autre borne d'entrée est connectée à une sortie d'un registre 17 contenu dans une mémoire et assurant la fonction d'intégrateur. Une autre sortie du registre 17 est connectée par l'intermédiaire d'un organe 18 de changement de fréquence i une borne du second différentiateur 12. La sortie du sommateur 16 est connectée i l'entrée d'un second modulateur 19, dont la sortie est connectée à une borne d entrée d'un sommateur 20. La sortie du sommateur 20, qui constitue la sortie du circuit, est connectée à un intégrateur 21 analogue i V.intégrateur 17. Une sortie de l'intégrateur 21 est connectée à une autre entrée du sommateur 20, tandis que son autre sortie est connectée par l intermédiaire d'un organe 22 de changement de fréquence à une entrée du premier différentiateur 11. Sur la Fig.5. on a représenté un schéma plus détaillé d'un mode de réalisation de filtre interpola- tif suivant l'invention. L'entrée SE du circuit de la Fig.5 est connectée i un premier et i un second différentiateur 24,25. A la sortie du second différentiateur 25 est connecté un registre 26 de stockage des valeurs différentiées provenant du sommateur 25. Le registre 26 est commandé i la fréquence lente Fe appliquée à son entrée de commande. La sortie du registre 26 est connectée i l'entrée d'un circuit de mémorisation 27, dont la sortie est connectée i un sommateur 28 du contenu du circuit 27 avec trois bits résultant de la modulation du signal de sortie du circuit 28 par un registre 29 formant modulateur. La sortie du registre 29 est connectée à un sommateur 30 associé i un premier intégrateur 31 dont la sortie est, d'une part, également connectée au sommateur 30 et, d'autre part, connectée au second différenciateur 25 par l'intermédiaire d'un commuta- teur 32 commandé à la fréquence lente Fe. La sortie du premier intégrateur est de plus connectée à un sommateur 33 dont la sortie est reliée à un second registre 34 formant modulateur, destiné i appliquer au sommateur 33 les trois bits les moins significatifs de son signal de sortie. La sortie du registre 34 est connectée à l'entrée d'un sommateur 35 associé à un second intégrateur 36 dont la sortie est, d'une part, rebouclée sur une entrée du sommateur 35 et, d'autre part, connectée au premier différentiateur 24 par l'intermédiaire d'un commutateur 37 commandé à la fréquence lente Fe. La sortie de l'intégrateur 36 est connectée à un registre de sortie 38. Les registres 29, 34 et les intégrateurs 31, 36 sont commandés à la fréquence rapide Fs. La Fig.6 représente le bloc diagramme du filtre interpolatif suivant l'invention. Il comporte un compteur i 6 bits 40, connecté à un décodeur d'états 41, dont les sorties sont connectées aux entrées de commande d'une unité de calcul 42 qui reçoit sur son entrée le signal d'entrée i fréquence lente égale, dans le présent exemple, à 64 kHz et qui délivre à sa sortie un signal à fréquen- ce rapide égale, dans le présent exemple, à 512 kHz. L'unité de calcul 42 va maintenant être décrite en référence à la Fig.7. Elle comporte deux piles A et B de trois registres chacune. Les registres A1. A2. A3 sont contrôlés en écriture respectivement par les signaux Wal. Wa2. Wa3 et en lecture par les signaux ra1, ra2. ra3 issus d'un générateur 43 commandé par le décodeur 41 de la Fig.5. Les registres B1. B2 et B3 de la pile B sont contrôlés de façon similaire par les signaux Wbl, Wb2 et Wb3 et rbl. rb2. rb3 issus d'un générateur 44 commandé par le décodeur 41. L'unité de calcul comporte en outre deux multiplexeurs 45 et 46 associés respectivement aux registres A et B. Sous l'action des signaux de contrôle muxal et muxa2, le multiplexeur 45 réalise les fonctions A". "complément de A" ou "zéro". Sous l'action des signaux muxbl, muxb2. muxb3. le multiplexeur 46 réalise les fonctions "B"., "décalage à droite de 3 bits de B" ou "uniquement les trois bits de poids faible de B". Aux sorties des multiplexeurs 45 et 46 est connecté un additionneur 47 à 16 bits, dont la sortie est reliée à un registre de sortie 48. La sortie de l'additionneur 47 est en outre rebouclée sur un multiplexeur connecté à l'entrée de la pile de registres B et qui reçoit le signal d'entrée, ainsi que sur l'entrée de la pile de registres A. Le multiplexeur 49 permet de choisir entre la donnée d'entrée et la donnée présente'sur le bus de liaison entre la sortie de l'additionneur 47 et les entrées des piles de registres A et B. Le schéma représenté à la Fig. 9 illustre de façon plus détaillée le décodeur d'état 41 qui fait partie du filtre interpolatif de la Fig.6. A l'entrée du décodeur est connecté lé compteur à 6 bits 40. Le décodeur d état 41 proprement.dit est délimité par le rectangle en trait mixte. Il comporte un circuit OU à trois entrées 50 connectées à trois sorties du compteur 40. La sortie du circuit 50 est connectée à une entrée d'un registre 51 dont trois autres entrées sont connectées à trois sorties correspondantes du compteur 40. Les sorties du registre 51 sont connectées aux entrées d'un circuit tampon 52 dont les sorties sont connectées aux entrées d'un circuit générateur d'états 53 associé à un registre de sortie 54 sur lequel apparaissent les signaux d'état destinés aux divers constituants de l'unité de calcul de la Fig.7. Le fonctionnement du filtre interpolatif suivant l'invention va êt.re décrit en référence aux Fig.5 à 9. Le signal d'entrée SE constitué de 16 bits subit deux différentiations successives dans les différentiateurs 24 et 25 et les valeurs différentiées sont stockées dans le registre 26 commandé à la fréquence lente Fe. Le registre 26 de contenu R est représentéà la Fig.7 par le registre B1 de la pile B. Il est commandé par les signaux rb et wb 1 1 engendrés par le générateur 44 {Fig.7). Les signaux de sortie du registre 26 sont transférés à la mémoire 27 matérialisée par le registre A3 de la pile A (Fig.7). de contenu SD. Puis ils subissent une première modulation dans le modulateur constitué par le registre 29 de contenu R2 et l'additionneur 28. A la sortie du registre 29 matérialisé par le registre B3 de la pile B, et commandé par les signaux rb3 et wb3, les 13 bits les plus significatifs du signal sont transmis à l'étage suivant, tandis que S les 3 bits les moins significatifs sont appliqués i l'additionneur 28. Les 13 bits les plus significatifs de sortie du registre 29 sont appliqués A l'intégrateur formé par le registre 31 matérialisé par le registre A2 de la Fig.7 et l'additionneur 30 qui reçoit également lesdits 16 bits de sortie du registre 31. Le signal de sortie du registre 31 est appliqué au différentiateur 25 par l'intermédiaire du commutateur 32 actionné à la fréquence lente Fe. Le signal de sortie à 16 bits du registre 31 est appliqué au modulateur formé de l'additionneur 33 et du registre 34 matérialisé sur la Fig.7 par le registre B2 de contenu R1 de la pile B. commandé par les signaux rb. wb2 Les trois bits les moins significatifs du signal de sortie du registre 34 sont appliqués à l'additionneur 33 qui reçoit le signal de sortie du registre 31. Ainsi, le signal de sortie du modulateur 34 est toujours un signal formé des 13 bits les plus significatifs. Ces 13 bits sont appliqués A l'intégrateur formé de l'additionneur 35 et du registre 36 matérialisé sur la Fig.7 par le registre A1 de la pile de registres A, commandé par les signaux rai, wa1 et de contenu SI. Dans l'additionneur 35, les 13 bits du signal de sortie du registre 34 sont combinés aux 16 bits de sortie du registre 36. Le signal de sortie du registre 36 est appliqué au différenciateur 24 par l'intermédiaire du commutateur 37 commandé A la fréquence lente Fe. Il est en outre appliqué au registre de sortie 38. Les registres 29, 31, 34, 36 et 38 sont commandés i la fréquence rapide Fs. Les contenus des registres 27, 31, 36 sont traités par le multiplexeur 45, tandis que ceux des registres 26, 29, 34 sont traités par le multiplexeur 46. Le multiplexeur 45 reçoit i ses entrées les signaux: at5 a14 a13 a12 all alO aO9 aO8 a07 aO6 aO5 a04 a03 a02 aO1 aO. Il délivre à ses sorties les signaux suivants.: avec mxa 1 = O, mxa 2 = O: a15 a14 a13 a12 all a10 aO9 a08 aO? aO6 a05 a04 a03 a02 aO1 aO. avec mxa 1 = O, mxa 2 = 1: a15 a14 a13 a12 all alD aO9 a8 aBO7 aOS a05 a04 a03 a02 aO1 aO. avec mxa 1 = 1, mxa 2 = x: 0 0 0 0 0 0 0 0 0 0 0 0 0 O 0 O Le multiplexeur 46 reçoit à ses entrées les signaux: b15 b14 b13 b12 bll bD10 bO9 bO8 b07 bOE b05 b04 b03 b02 bOl bO. Il délivre à sa sortie les signaux suivants: avec mxb 1 =: b15 b14 b13 b12 bll blO b09 bOB bO7 bO6 b05 bO4 b03 b02 bOl bO. avec mxb 2 = I: O O O O O O O O O O O O O bO2 bOl bO avec mxb 3 = 1: O O O b15 b14 bl3 b12 bll blO bO9 bO8 bO7 bO6 b05 b04 b03. Le multiplexeur 49 est commandé comme suit si son signal de commande mxc = O, son entrée est connectée au bus de liaison avec le registre de sortie 48. Si mxc = 1, son entrée est connectée A l'entrée du dispositif. L'additionneur A 16 bits 4? assure les diverses combinaisons de signaux de sortie des multiplexeurs 45 et 46 conformément à la description faite en référence à la Fig.5 en assurant les fonc- tions des différentiateurs 24, 25 et des additionneurs 28, 30, 33, 35 sous la commande des signaux qui lui sont appliques par le décodeur d'état 41. A la sortie du registre 48 apparaît le signal à la fréquence Fs. Ce signal est filtré et présente 16 bits comme le signal d'entrée. La génération des signaux de lecture et d'écriture est assurée par les circuits 43 et 44 à 26383O3 partir des adresses délivrées par le décodeur d'états 41. du signal Wa et du signal d'horloge M. La lecture est sélectionnée directement par le signal d'adresse (ral = adda1), alors que le signal d'écriture est le signal d'adresse validé par l'ordre d'écriture et par l'horloge d'écriture E appliqué au circuit 43. La séquence de calcul se décompose en huit cycles répartis en quatre cycles exécutés A une fréquence de répétition de 64 kHz et quatre cycles executés à une fréquence de répétition de 512 kHz. Ces cycles sont les suivants: i 6& kHz: Cycle L: chargement du registre B1 de la pile de registre B de l'unité de calcul (registre 26 de la Fig.5) avec l'échantillon du signal d'entrée SE. Ccle L: on fait R = R - SI1 correspondant à la première différentiation du signal à 64 kHz. Cycle LI: on fait R = R - SIZ correspondant à la deuxième différentiation du signal à 64 kHz. Cycle L--: SD = R correspondant au transfert du signal différentié. *512 kHz: Cycle: on fait R2 * SD + 3 bits de plus faible poids de R2 correspondant à une modulation de trois bits de plus faible poids du contenu SD de la mémoire 27 et au stockage du résultat dans le registre B3 (registre 29 de la Fig.5). Cycle C on fait SI2 = R décalage i gauche de 3 bits de R2 + SI2; les 13 bits de fort poids de R2 sont intégrés dans SI2. Cycle C =on fait R I SI2 + 3 bits de moindre poids de R1 correspondant à une modulation des 3 bits de moindre poids de SI2. permettant de réduire i 13 le nombre de bits à l'entrée de l'intégrateur 36 matérialisé par le registre A1 de la pile A sur la Fig.7. Cycle C: on fait SI1 = R décalage A gauche de 3 bits de R1 + SI1. Le contenu du registre de sortie 48(Fig.7) = Sl. Le résultat est chargé dans le registre de sortie 48 et forme l'échantillon de sortie à 512 kHz. Le systéme fonctionne avec une horloge à 4096 kHz. Les 64 cycles machines contenus dans une période du signal à 64 kHz sont adressés par le compteur à 6 bits 40 du circuit de la Fig.6. L'opération effectuée à chaque cycle est sélectionnée par le décodeur d'états 41 représenté de façon plus détaillée à la Fig.8. Les quatre premiers cycles sont réservés à l'exécution des opérations à 64 kHz. Il s'agit des cycles L1, L2, L3. L4. Les opérations à 512 kHz sont exécutées par groupes de quatre tous les huit cycles. Ainsi. sur les 64 cycles machine disponibles, 38 cycles sont utilisés. les 26 autres cycles ne donnant lieu i aucune autre exécution. Pour le cycle L -t. Le compte du compteur 40 est 000 000. - Le multiplexeur 49 est positionné sur l'entrée du signal SE par le signal mxc = 1. Le signal d'entrée SE est chargé dans le registre B1 d'adresse en écriture par les signaux add b1 = 1 et wb = 1 délivrés par le décipdeur 41 et le circuit 44. Pour le cycle L: Le compteur 40 est à 000 ol001. Pour le cycle L: Le compteur 40 est à 000 010. Pour le cycle L: Le compteur 40 est i 000 011. Pour le cycle C: Le compteur est à XXX 100. Pour le cycle C: Le compteur est à XXX 101. Pour le cvcle C: Le compteur est à XXX 110. Pour le cvcle C4: Le compteur est à XXX 111. Les cycles inactifs NOP correspondent aux comptes du compteur suivants: XX, 0100XX, 0110XX, 1000XX, 1010XX, 1100XX, 111OXX Comme on le voit sur le diagramme de la Fig.9, un cycle de travail de l'unité de calcul est composé de deux phases, une phase de lecture L et une phase d'écriture E. Sur une phase L, les signaux de contrôle sont positionnés et les données sont lues dans les registres c'adresses. Pendant la phase d'écriture. le résultat du calcul est verrouillé dans le registre sélectionné en écriture. REVENDICATIONS 1. Filtre interpolatif comportant N étages différentiateurs (4A-4N) constituant une section i fréquence d'échantillonnage lente et N étages intégra- teurs (5A-5N) constituant une section à fréquence d'échantillonnage rapide, caractérisé en ce que chaque étage intégrateur (5A-5N) est associé i un étage différentiateur (4N-4A), un étage différentiateur de rang i étant connecté à un étage intégrateur de rang N + 1 - i. avec 1 X i chaque intégrateur est connectée au rythme de la fré- quence lente i l'entrée de soustraction du différen- tiateur correspondant. 2. Filtre interpolatif suivant la revendica- tion 1, caractérisé en ce qu'il comporte en outre des modulateurs (?A-7N) insérés dans la chaîne d'intégra- teurs et destinés à supprimer l'accroissement du nombre de bits du signal i chaque étage d'intégration et en ce que lesdits intégrateurs sont inclus chacun dans une boucle de différentiation. 3. Filtre interpolatif selon l'une des revendication 1 ou 2, caractérisé en ce que chacun des modulateurs (7A-7N) est constitué par un registre (8) dont l'entrée est connectée à une sortie d'un aiguil- lage (9) de prélévement d'un nombre prédéterminé de bits de plus faible poids du signal en cours de fil- trage et dont la sortie est reliée i une entrée d'un sommateur (10), une autre entrée dudit sommateur cons- tituant l'entrée du modulateur et sa sortie étant connectée i l'entrée de l'aiguillage (9). 4. Filtre interpolatif suivant l'une quelconque des revendications 1 i 3, caractérisé en ce que chaque modulateur (15,19;28,29;33,34) est connecté par sa sortie i l'entrée d'un sommateur (16,20; 30,35) faisant partie d'un intégrateur (16.17.z20,.21;30.31,35. 36) auquel il est associé et en ce que chaque intégra- teur comporte en outre un registre (17.21;31.36) dont la sortie est d une part connectée à son sommateur (16,20;30,35) et d'autre part connectée à un différen- tiateur correspondant (12.11; 25.24) par l'intermé- diaire de moyens de commutation (18.22;32.37) comman- dés à la fréquence lente Fe. 5. Filtre interpolatif suivant la revendica- tion 4, caractérisé en ce qu'il comporte essentielle- ment un compteur (40) connecté i l'entrée d'un déco- deur d'états (41) destiné à commander une unité de calcul (42) qui reçoit à son entrée un signal SE à la fréquence lente Fe et qui délivre à sa sortie un I5 signal SS à la fréquence rapide dont le nombre de bits est égal au nombre de bits du signal d'entrée SE, ladite unité de calcul (42) assurant les fonctions des différentiateurs (24.25). des modulateurs (28.29,33. 34) et des intégrateurs (30.31,35,36) du filtre sous la commande des signaux élaborés par le décodeur d'états (41). 6. Filtre interpolatif suivant la revendica- tion 5. caractérisé en ce que le décodeur d'états (41) comporte un circuit OU (50) connecté par ses entrées à des sorties correspondantes d'un compteur (40) et dont la sortie est connectée à une entrée d'un registre (51), d'autres entrées de ce registre étant directe- ment connectées à des sorties du compteur (40), les sorties du registre (51) étant connectées aux entrées d'un circuit tampon (52) dont les sorties sont reliées aux entrées d'un circuit (53) générateur d'états, ce dernier étant connecté à un registre de sortie (54) délivrant les signaux d'état à l'unité de calcul (42). 7. Filtre interpolatif suivant l'une des revendications 5 ou 6, caractérisé en ce que l'unité de calcul comporte une pile de registres (A) dont les registres (A1 A2 A3) matérialisent respectivement les registres (36,31,27), une pile de registres B dont les registres (B1. B2, B3) matérialisent respective- ment les registres (26,34,29) des intégrateurs et des modulateurs du filtre, des générateurs (43.44) de signaux de commande de lecture et d'écriture (ral,wal. ra2.wa2,ra3.wa3.rbl,wbl,rb2,wb2,rb3,wb3) pour les registres (A1,A2,A3,B1, B2,B3) i partir des signaux (adda1, adda2, adda3, sWa, addb1, addb2. addb3, Wb) issus du décodeur d'états (41), des multiplexeurs (45. 46) connectés respectivement aux sorties des piles de registres (A et B), un additionneur (47) connecté aux sorties des multiplexeurs (45,46) et assurant les fonctions des différentiateurs (25.24) et des somma- teurs (28.30,33.35) des modulateurs et des intégra- teurs du filtre sous la commande de signaux qui lui sont appliqués par le décodeur d'états (41), un registre de sortie (48) et un multiplexeur (49) connecté d'une part i l'entrée de l'unité de calcul et d'autre part à la sortie de l'additionneur (47) et permettant de choisir entre la donnée d'entrée SE et la donnée présente sur le bus de liaison entre la sortie de l'additionneur (47) et les entrées des piles de registres (A et B).