FR 2639164 A1 19900518 FR 8814801 A 19881115 Détecteurs de phase et de fréquence à dynamique étendue et faible bruit La présente invention concerne la détection de phase et de fréquence dans le domaine de la synthèse de fréquence en général et notamment dans les circuits à boucle de verrouillage de phase. Plus particulièrement, l'invention concerne des détecteurs de phase et de fréquence à dynamique étendue et à faible bruit conçus pour des réalisations sous forme de circuits intégrés et pouvant être inclus dans des bottiers ne dépassant pas 14 broches. La demande de brevet FR-A-2 598 869 décrit un détecteur de phase et de fréquence présentant une dynamique de mesure étendue comprise entre -2(K+1)w et +2(K+I)n, K étant un entier quelconque. Ce détecteur présente les inconvénients suivants: - un rapport signal/bruit du signal de mesure qui se dégrade sensiblement lorsque le paramètre K atteint des valeurs élevées et cela notamment dans la partie de la dynamique de mesure comprise entre -2e et +2w; - une programmation d'un facteur de pente relatif à une courbe de réponse du détecteur qui est peu commode du fait qu'il est nécessaire d'affecter des valeurs déterminées à toutes les résistances de deux réseaux de K+1 résistances chacun; et - un grand nombre de bornes de sorties dû au fait que les réseaux de résistances doivent être accessibles de l'extérieur afin notamment d'offrir à un utilisateur la possibilité de programmer le facteur de pente de la courbe de réponse du détecteur. La présente invention vise à apporter des perfectionnements aux détecteurs de phase et de fréquence à dynamique étendue selon la technique antérieure afin de fournir des détecteurs de phase et de fréquence à dynamique étendue dans lesquels les inconvénients mentionnés ci-dessus sont éliminés. A cette fin, un détecteur de phase et de fréquence selon l'invention pour mesurer dans une dynamique comprise entre -2(K+I)w et +2(K+1)nr o K est un entier quelconque, un déphasage entie des premier et second signaux d'entrée, ledit détecteur ayant des moyens recevant les signaux d'entrée et constitués à partir de 263 9 164 -2- 2(K+1) bascules en cascade pour produire K+I premiers signaux logiques de mesure et K+1 seconds signaux logiques de mesure représentatifs du déphasage entre les signaux d'entrée, des moyens ayant des entrées reliées aux moyens pour produire et recevant les signaux logiques de mesure pour dériver des premier et second courants de mesure à partir desdits signaux, et des moyens pour soustraire les premier et second courants de mesure afin d'obtenir le signal de mesure représentatif du déphasage entre les signaux d'entrée, est caractérisé en ce qu'afin d'augmenter le rapport signal/bruit du signal de mesure lorsque le déphasage entre les signaux d'entrée est compris dans une dynamique réduite prédéterminée, il comprend également des moyens pour détecter un déphasage entre les signaux d'entrée compris dans la dynamique réduite, et des moyens commandés par les moyens pour détecter et associés aux moyens pour dériver pour éliminer toute contribution à la production des premier et second courants de mesure de signaux logiques de mesure non représentatifs du déphasage entre les signaux d'entrée lorsque celui-ci est compris dans la dynamique réduite (-2w à +2w). Selon un mode de réalisation préféré les moyens pour dériver comprennent K+1 premières sources de courant et K+1 premiers commutateurs-inverseurs commandés respectivement par les K+1 premiers signaux logiques de mesure et reliant respectivement les premières sources de courant à des première et seconde lignes de sommation de courant délivrant respectivement les premier et second courants de mesure, et K+1 secondes sources de courant et K+1 seconds commutateurs-inverseurs commandés respectivement par les K+ I seconds signaux logiques de mesure et reliant respectivement les secondes sources de courant aux première et seconde lignes de sommation de courant, chacun des premiers commutateurs-inverseurs étant commandé par le premier signal logique de mesure correspondant de manière à aiguiller un courant de référence produit par la première source de courant correspondante vers la première ligne de sommation de courant en réponse à un premier état logique et vets la seconde ligne du commation de courant en réponse à un second état logique, et chacun des seconds commutateurs-inverseurs étant commandé par le second signal logique - 3de mesure correspondant de manière à aiguiller un courant de référence produit par la seconde source de courant correspondante vers la seconde ligne de sommation de courant en réponse au premier état logique et vers la première ligne de sommation de courant en réponse au second état logique, ainsi que des moyens pour régler l'amplitude des courants de référence délivrés par les sources de courant à des première et seconde valeurs prédéterminées, en fonction d'un signal de programmation. L'invention sera mieux comprise à la lecture de la description suivante de plusieurs réalisations préférées de l'invention en référence aux dessins annexés correspondants dans lesquels: - la Fig. 1 représente un détecteur de phase et de fréquence à dynamique étendue selon la technique antérieure; - les Figs. 2 et 3 montrent respectivement des courbes de réponse et des chronogrammes de fonctionnement relatifs au détecteur de phase et de fréquence à dynamique étendue; - la Fig. 4 montre une première réalisation préférée du détecteur de phase et de fréquence perfectionné selon l'invention; - la Fig. 5 est un bloc- diagramme montrant la structure générale de secondes réalisations préférées du détecteur perfectionné selon l'invention; - la Fig. 6 est un bloc-diagramme schématique d'un circuit de sommation et de conversion en courant inclus dans les secondes réalisations préférées du détecteur perfectionné selon l'invention; la Fig. 7 est un chronogramme de fonctionnement relatif au circuit de sommation et de conversion en courant; et - la Fig. 8 est un bloc-diagramme détaillé d'une forme particulière de réalisation du circuit de sommation et de conversion en courant pour un détecteur perfectionné selon l'invention réalisé en circuit intégré. En référence à la Fig. 1, un détecteur de phase et de fréquence selon la demande de brevet FR-A-2 598 869 comprend un circuit logique de mesure de déphasage 1, deux réseaux analogues de résistances 2u et 2v, et un amplificateur de sommation 3. U v Le détecteur montré à la Fig. 1 est un détecteur de phase et de fréquence ayant une dynamique de mesure comprise entre 263 9 164 -4- -2(K+1)=--6w et +2(K+1)w-+6w, avec K-2. Un tel détecteur présente une réponse utile pour des déphasages a entre des signaux d'entrée E et Ed compris entre -6w et +6w. Des courbes de réponse V =F(O) u ds et V -F'(0) du détecteur, o V est le signal de mesure délivré par s s le détecteur, sont représentées à la Fig. 2. Le circuit logique de mesure de déphasage 1 comprend 2(K+1)-6 bascules de mesure de déphasage 100, 101, 102 et 100d, 101d et u u u 102d de type RS, et cinq circuits de commande 110 à 114. Les bascules 100u, 101U, et 102 sont reliées en cascade par u u u les circuits de commande 110 à 114 et délivrent respectivement des signaux logiques de mesure de déphasage U0 et U0' U1 et UI' et U1, et U2. Les bascules 100d, 101d et 102d délivrent respectivement les signaux logiques de mesure de déphasage D et DOS D1 et D1, et D2. Les signaux logiques de mesure U0, U1 et U2 sont appliqués à des premières bornes respectivement de résistances R0u, R1 et R2 du u u réseau 2. Des secondes bornes des résitances ROu, R1I et R2 sont U u u. reliées ensemble à une entrée inverse - de l'amplificateur 3. Les signaux logiques de mesure DO, D1 et D2 sont appliqués à des premières bornes respectivement de résistances ROd, R1d et R2d du réseau 2d. Des secondes bornes des résistances ROd, RId et R2d sont reliées ensemble à une entrée directe + de l'amplificateur 3. Des courants de mesure I et I+ obtenus par sommation directe respectivement des signaux logiques de mesure U0 à U2 et Do0 à D2 sont ainsi fournis aux entrées inverse et directe - et + de l'amplificateur 3. Le signal de mesure V est obtenu par s soustraction des courants I et I+. Le signal de mesure V est -- s exprimé par la relation: V - R (I -I), vs 1+ o R1 est la valeur de résistances de l'amplificateur 3 placées en contre-réaction et entre l'entrée directe + et une masse de référence. Dans le cas o une même valeur R est affectée à toutes les résistances R0 à R2 et R1 d à R2d, il est obtenu la courbe de u u d d réponse V =F(e) présentant une même pente p dans toute la dynamique s dmd mesure de =--6n à e=+6n. Dans le cas o la valeur R est affectée aux résistances R0O et ROd et qu'une valeur différente R'-R/ca, inférieure à la valeur R, est affectée aux autres résistances R1u, 263 9 164 R2 et R1d, R2d il est obtenu la courbe de réponse V =F'(4) présentant la pente p dans la dynamique de mesure de --2T à -+2w et la pente p'=a.p supérieure à p dans la dynamique de mesure de 0=-6w à --2n et de 0=+2w à e=+6n, a étant un réel positif supérieur à 1. Dans un tel détecteur de phase et de fréquence, les réseaux de résistances 2 et 2d représentent un inconvénient du fait qu'ils ud introduisent dans le signal de mesure V un bruit d'autant plus s important que le facteur K a une valeur élevée. La puissance de bruit N 2 dans le signal de mesure V pour un détecteur dans lequel S s les résistances R0 à R2 et RO à R2 ont toutes une mime valeur R n u d d est exprimée par la relation suivante: N 2 8.Ko.T.R + N 2.[l+G. (l+K)]2 + (I+K).G2.(e2s+4.KoT.R), (1) s'01 0 8).(2.( +.K0T.) 1 dans laquelle KO, T, et G représentent respectivement la constante de Boltzmann, la température absolue en degrés Kelvin, et un gain de sommation déterminé par l'égalité G-R1/R, et o e82 et N O2 représentent respectivement une puissance de bruit correspondant aux signaux logiques de mesure U0 à U2 et Do à D2 et une puissance de bruit introduite par l'amplificateur 3. Cette égalité montre l'influence importante du facteur K sur les second et troisième termes de la somme (1) définissant la puissance de bruit N 2. Par ailleurs, la programmation de deux pentes différentes p et p'=a.p dans la dynamique de mesure de -2(K+1)w à +2(K+1)u implique que les réseaux de résistances 2 et 2d soient accessibles à ud l'utilisateur du détecteur, et de ce fait l'intégration de ces réseaux de résistances dans un détecteur de phase et de fréquence réalisé sous forme de circuit intégré est impossible. Il apparatt à l'étude des chronogrammes montrés à la Fig. 3 et relatifs aux formes d'onde des signaux logiques de mesure U0 à U2 et Do 0à D2 et des signaux complémentaires Uo, U1 et Do, D1 pour des déphasages e compris dans différentes parties de la dynamique de mesure, que dans le cas o le déphasage I est compris entre -2w et 0, et 0 et +2n du fait de la structure symétrique du circuit 1, les signaux logiques de mesure autre que U0 et D0, c'est-à-dire U1, U2 et D1, D2 dans cet exemple de réalisation o K=2, ont la même forme d'onde et consécutivement leurs contributions respectives au signal 2639 1 64 --6- de mesure V s'annulent mutuellement après soustraction des s courants de mesure I et I+ par l'amplificateur 3. Seuls les signaux logiques de mesure U et D0 contribuent donc à produire le signal de mesure V. Néanmoins, le bruit dû aux signaux U1, U2 et s D1, D2 et aux résistances correspondantes RIu, R2 u, et R 1d, R2d des réseaux 2 et 2d est injecté dans le signal de mesure Va et réduit u le rapport signal/bruit dudit signal. Lorsque le déphasage q est compris entre -27 et +2, une solution simple pour réduire le bruit du signal de mesure V est de s déconnecter les résistances RIU, R2u et RId, R2d des réseaux 2 et u 2d du circuit logique de mesure de déphasage 1 afin d'éliminer dans le signal de mesure V le bruit dG aux signaux U1, U2 et D1, D2 et auxdites résistances. En référence à la Fig. 4, une première réalisation préférée d'un détecteur de phase et de fréquence perfectionné selon l'invention comprend un circuit logique de mesure de déphasage 1 analogue au circuit montré à la Fig. 1, deux réseaux de résistances 2u et 2d' et un amplificateur de sommation 3, ainsi que des moyens supplémentaires constitués par deux ensembles analogues d'amplificateurs-buffers de type "tri-states" 4 et 4d et un circuit de détection de déphasage 5. Les ensembles d'amplificateurs-buffers 4 et 4d recoivent u d respectivement en entrée les signaux logiques de mesure U1, U2 et D1, D2. L'ensemble d'amplificateurs-buffers 4 (respectivement 4d) u comprend deux amplificateurs-buffers 41 et 42 (respectivement 41d u u et 42d) recevant respectivement en entrée les signaux U1 et U2 (respectivement D1 et D2) et reliés en sortie aux premières bornes des résistances Ri et R2 (respectivement RId et R2d). Des entrées u u de commande de déconnexion des amplificateurs-buffers des deux ensembles 4 et 4d reçoivent un signal de commande S fournit par le ircuit de détection de déphasage 5. Le circuit de détection de déphasage 5 a pour fonction de Le circuit de détection de déphasage 5 a pour fonction de détecter un déphasage 0 entre les signaux d'entrée E et Ed compris entre -2w et +2e. Le signal S indique à l'état logique "1" que le déphasage $ est compris dans la dynamique réduite entre -2e et +2r. Le signal S est produit par le circuit de détection 5 à partir des - 7 signaux logiques de mesure U0 et Do0 et des signaux complémentaires U1 et Di. Le circuit 5 comprend deux bascules 50 et 50d de type D et u d une porte logique ET à deux entrées 51. Les bascules 50 et 50d ud reçoivent respectivement les signaux U0 et D0 à des entrées de données D et les signaux complémentaires U1 et D1 à des entrées d'horloge CL. Des sorties Q des bascules 50 et 50d sont reliées u d respectivement à des première et seconde entrées de la porte 51. La porte 51 délivre en sortie le signal de commande S. Les chronogrammes de la Fig. 3 montrent, pour des déphasages t compris entre 0 et -2e, -2r et -4w, et -4w et -6w, les états des signaux logiques de mesure U0 et D0 à des instants définis par des fronts montants des signaux complémentaires U1 et DIl Les états logiques des signaux U0 et D0 auxdits instants sont mémorisés respectivement par les bascules 50 et 50 du circuit de détection u d 5. Comme il apparait à l'étude des chronogrammes de la Fig. 3, les bascules 50 et 50d mémorisent toutes les deux un état "1" correspondant à l'état logique des signaux U0 et D0 aux instants définis par les fronts montants des signaux U1 et Di, et consécutivement le signal de commande S est à l'état "1", uniquement lorsque le déphasage e est compris entre -2w et 0, ou 0 et +2v du fait de la structure symétrique du circuit 1. En fait, en toute rigueur, le signal S commute pour e- 2r(1-3.T.F), o T et F sont respectivement le temps de traversée des portes NON-ET constituant le circuit logique de mesure de déphasage 1 (Fig. I) et la fréquence des signaux d'entrée E et Ed. U Toutefois la quantité 3.v.F est généralement négligeable (elle est de l'ordre de 6.10-3 pour F-i MHz et T-2 ns) de sorte qu'il peut être considéré que le signal S-"1" représente bien un déphasage e compris entre -2v et +2v. En référence aux Figs. 5 à 8, il est maintenant décrit des secondes réalisations préférées d'un détecteur de phase et de fréquence perfectionné selon l'invention. La structure générale de ces secondes réalisations est montrée à la Fig. 5. Selon ces secondes réalisations, le détecteur comprend un circuit logique de mesure de déphasage 1, un amplificateur de -8- sommation 3, un circuit de détection de déphasage 5 tel que montré à la Fig. 4, et un circuit de sommation et de conversion en courant 6. Les circuits 1, 5 et 6 sont réalisables sous la forme d'un unique circuit intégré auquel sont associées uniquement deux résistances R et R' afin de programmer le facteur de pente a. Par P P ailleurs, selon ces secondes réalisations, le signal de mesure V S n'est pas dérivé d'une sommation directe des signaux logiques de mesure mais d'une sommation de courants de référence délivrés par des sources de courant incluses dans le circuit 6. Les sources de courant délivrent des courants stabilisés indépendants de tensions d'alimentation du détecteur et de ce fait le signal de mesure V n'est pas tributaire d'éventuelles fluctuations de ces tensions d'alimentation. Le circuit de sommation et de conversion en courant 6 recoit en entrée les signaux logiques de mesure U0 et U2 et D0 à D2, les signaux complémentaires U0, UI et D0' Di, le signal de commande S., et éventuellement un signal de progranmmation Ca, et délivre en sortie des courants de mesure I+ et I. Les courants I+ et I sont appliqués respectivement aux entrées directe + et inverse - de l'amplificateur 3. Le signal de programmation Ca est éventuellement prévu afin de permettre la sélection de l'une des courbes de réponse V =F(4) et Vs-F'(O). Un circuit de sommation et de conversion an courant 6 de principe est montré schématiquement à la Fig. 6. Ce circuit 6 de principe comprend essentiellement 2(K+1)-6 commutateursinverseurs de courant 60 à 62 et 60d à 62d, 2(K+1)=6 sources de courant images 600 à 620 et 600d à 620d respectivement associées aux commutateursinverseurs 60 à 62 et 60d à 62d, et deux sources de courant de commande 63 et 63'. P P Les sources de courant images 600 et 600d fournissent aux ud commutateursinverseurs 60U et 60d des courants images de valeur égale à un premier courant de référenceI délivré par la source de P courant de commande 63. Le courant I est déterminé par la valeur P P attribuée à la résistance de programmation R. Lorsque 0 +2r et que le signal de commande S est consécutivement à l'état "1", les sources de courant images 610u, 620 et 610d, 620d 26 39164 - 9 - fournissent aux commutateurs-inverseurs 61u, 62 et 61d, 62d des u courants images de valeur égale à un second courant de référence I' délivré par la source de courant de commande 63'. Le courant P P I' est déterminé par la valeur attribuée à la résistance de P programmation R'. Le rapport de résistances R et R' détermine le facteur de pente a en application de l'égalité: a - I' /1 -R /R'. p p p p En fonction des états des signaux logiques de mesure (UO, U0), (1, U1), (U29 U2), et (DO, D0), (D1, D1), (D2, D2) commandant des commutations respectivement dans les commutateurs-inverseurs 60 61u, 62, et 60ds 61d, 62d, les courants images fournis aux commutateurs-inverseurs sont aiguillés vers des lignes de sommation de courant 65 et 65 respectivement reliées aux entrées directe et inverse + et - de l'amplificateur de sommation 3. Les signaux U0, U1, et U2 aux états "0" et "1" commandent l'aiguillage des courants images respectivement vers les lignes de sommation de courant 65 et 65+. Les signaux Do, D1 et D2 aux états "0" et "1" commandent l'aiguillage des courants images respectivement vers les lignes de sommation de courant 65 et 65+. Les lignes de sommation de courant 65 et 65 convoient ainsi respectivement les courants de mesure I+ et I constitués par les sommes des différents courants images délivrés par les commutateurs-inverseurs de courant. Des moyens pour désactiver les sources de courant 610, 620 610d et 620d lorsque le signal de commande S est à l'état "1" sont représentés schématiquement à la Fig. 6 sous la forme d'un interrupteur 68. En référence également à la Fig. 7, il est considéré un déphasage * entre les signaux d'entrée Eu et Ed compris entre -2w et 0. A ce déphasage $ correspond un décalage temporel AT entre les signaux d'entrée E et Ed. Le déphasage 0 étant compris entre -2w et 0, les sources de courant images 600 et 600d sont les seules actives et injectent des courants images égaux au courant de référence I' dans les lignes de sommation de courant 65+ et 65, à travers les commutateurs-inverseurs 60 et 60d Le signal logique de mesure DO u d commandant le commutateur 60d comprend des premières périodes à l'état "0" de durée AT et des secondes périodes à l'état "i" de 2639 164 - 10 - durée T-AT, o T-1/F est la période des signaux d'entrée E et Ed. u Le signal logique de mesure U0 commandant le commutateur 60 est o u considéré constamment à l'état "1", les impulsions à l'état "0" de durée égale au temps de traversée T étant négligeables. Pendant les premières périodes de durée AT du signal Do, les commutateursinverseurs 60 et 60 délivrent chacun un courant d u image égal à I dans la ligne de sommation de courant 65+ et P consécutivement le courant I+ est égal à 2I et le courant I est p nul. L'amplitude du signal de mesure V délivré par l'amplificateur S 3 pendant ces premières périodes est exprimée par l'égalité: v = (I±I).R = 2I.R (2) s -p Pendant les secondes périodes de durée T-AT du signal D0, les commutateurs-inverseurs 60d et 60 délivrent le courant image égal u U à I respectivement dans les lignes de sommation de courant 65 et p 65+. L'amplitude du signal de mesure Vs délivré par l'amplificateur 3 pendant ces secondes périodes est exprimée par l'égalité: v - (I±I_).R = 0 (3) s ± Des égalités (2) et (3) découle l'amplitude moyenne du signal de sortie: V - 2R.I.(AT/T) - R.I p.(O/). s p p L'intérêt de l'aiguillage de courant réalisé par les commutateursinverseurs, par rapport à un circuit 6 ne comprenant pas d'inversion de courant et dans lequel les sources de courant images 600 à 620 et 600d à 620d sont reliées ou non respectivement aux lignes 65 et 65+ en fonction des signaux U0 à U2 et DO à D2, réside dans le fait que les pentes p et p' des courbes de réponse sont doublées en amplitude. Par ailleurs, les sources de courant débitent toujours dans l'une ou l'autre des lignes de sommation de courant et fonctionnent en régime stable, d'o une meilleure précision dans l'amplitude des courants images fournis. Une réalisation en circuit intégré de technologie MOSFET d'un circuit 6 prévu pour recevoir le signal de programmation Ca est maintenant décrite en détail en référence à la Fig. 8. Le circuit 6 comprend. essentiellement 2(K+1)=6 commutateurs-inverseurs de courant 60 à 62 et 60d à 62d, 2(K+1)6 usources de courant images 600 à 620 et 600d à 620d constituées de sources de courant images 600uà 620 et 600d à 620d constituées de u u d 263 9 164 - il - transistor MOSFET à canal P, un circuit de puits de courant 63 et un commutateur dé commande 64. Les commutateurs-inverseurs de courant 60 et 60d sont montrés en détail. Le commutateur-inverseur 60 comprend deux transistors 601 et u u 602 de type MOSFET à canal N. Des électrodes de drain des u transistors 601 et 602 sont reliés ensemble à une électrode de u u drain de la source de courant image 600. Des électrodes de grille u des transistors 601 et 602 reçoivent respectivement les signaux u u logiques de mesure U0 et U0' Des électrodes de source des transistors 601 et 602 sont reliées respectivement aux lignes de u u sommation de courant 65 et 65 convoyant respectivement les courants de mesure I+ et I. Les autres K=2 commutateurs-inverseurs 61 et 62 reçoivent respectivement les signaux logiques de mesure U1, U1 et U2, U2 et sont reliés aux sources de courant images correspondantes 610 et 620 et aux lignes de sommation de courant u U + et 65 de manière analogue au commutateur-inverseur de courant u Le commutateur-inverseur 60d comprend également deux transistors 601d et 602d de type MOSFET à canal N. Des électrodes de drain des transistors 601d et 602d sont reliés ensemble à une électrode de drain de la source de courant image correspondante 600d. Des électrodes de grille des transistors 601d et 602d reçoivent respectivement les signaux logiques de mesure Do et DO' Des électrodes de source des transistors 601d et 602d sont reliées respectivement aux lignes de sommation de courant 65 et 65+. Les autres K-2 commutateurs-inverseurs 6Id et 62d reçoivent respectivement les signaux logiques de mesure D1, D1 et D2, D2 et sont reliés aux sources de courant images correspondantes 610d et 620d et aux lignes de sommation de courant 65 et 65+ de manière analogue au commutateur-inverseur 60d' Des inverseurs logiques 603 et 603d sont prévus dans le circuit 6 afin de produire à partir des signaux logiques de mesure U2 et D2 respectivement les signaux complémentaires U2 et D2 délivrés aux commutateurs de courant 62 et 62d. u 263 9 164 - 12 - Les sources de courant images 600 à 620 et 600 à 620 ont u u d d des électrodes de source portées à une tension d'alimentation continue V. Les électrodes de grille des sources de courant images 600 et u 600d sont connectées ensemble aux électrodes de grille et de drain d'un transistor 66 de type MOSFET à canal P monté en diode. Une électrode de source du transistor 66 est portée à la tension V. Les électrodes de grille et de drain du transistor 66 sont reliées ensemble à une première sortie 630 du circuit de puits de courant 63. Le circuit 63 force le passage du premier courant de référence I à travers le transistor 66. Le transistor 66 polarise en tension P les électrodes de grille des sources de courant images 600 et 600d à une tension correspondant à un courant de drain égal au courant I. p Les électrodes de grille des sources de courant images 610up 620 et 610d, 620d sont connectées ensemble aux électrodes de u d grille et de drain d'un autre transistor 67 de type MOSFET à canal P monté en diode. Une électrode de source du transistor 67 est portée à la tension V. Les électrodes de grille et de drain du transistor 67 sont reliées ensemble à une sortie 640 du commutateur de commande 64. En fonction des états des signaux de commande et de programmation S et Ca, le commutateur de commande 64 connecte la sortie 640 à une seconde sortie 631 ou une troisième sortie 632 du circuit de puits de courant 63. Lorsque la sortie 640 du commutateur de commande 64 est connectée à la seconde sortie 631 du circuit 63, le transistor 67 est traversé par le second courant de référence I' et P consécutivement les sources de courant images 610, 620 et 610d, uu 620 délivrent respectivement aux commutateurs-inverseurs 61, 62 d n u et 61d, 62d des courants images égaux au second courant I'p P Lorsque la sortie 640 du commutateur de commande 64 est connectée à la troisième sortie 632 du circuit 63, le transistor 67 est traversé par le premier courant de référence I et P consécutivement les sources de courant images 6!0, 620 et 610d, 620d délivrent respectivement aux commutateurs-inverseurs de 620d délivrent respectivement aux commutateurs-inverseurs de 263 9 164 -13- courant 61u, 62 et 61d, 62d des courants images égaux au premier courant I P Le circuit de puits de courant 63 comprend des premier et second puits de courant 633 et 634 constitués par des transistors de type MOSFET à canal N, un amplificateur différentiel 635 de type à transconductance, et un circuit de référence de tension 636 de type "bandgap", ainsi qu'un troisième puits de courant 637 constitué par un transistor de type MOSFET à canal N, et deux transistors auxiliaires 638 et 639 de type MOSFET respectivement à canal P et canal N. Le premier puits de courant 633 comprend des électrodes de drain et de source reliéesrespectivement à la première sortie 630 du circuit 63 et à une première borne de la résistance de programmation R dont une seconde borne est reliée à la masse de p référence. Une électrode de grille du transistor 633 est reliée ainsi qu'une électrode de grille du second puits de courant 634 à une sortie de l'amplificateur différentiel 635. Le second puits de courant 634 comprend des électrodes de drain et de source reliées respectivement à la seconde sortie 631 du circuit 63 et à une première borne de la résistance de programmation R' dont une seconde borne est reliée à la masse de p référence. L'amplificateur différentiel 635 comprend une entrée inverse - reliée à l'électrode de source du puits de courant 633 et à la première borne de la résistance R et une entrée directe + recevant P une tension de référence Vréf délivrée par le circuit de référence de tension 636. L'amplificateur 635 commande les électrodes de grille des puits de courant 633 et 634 en fonction d'une tension d'erreur entre ses entrées directe + et inverse - de manière à obtenir des tensions égales à la tension Vréf au niveau des électrodes de source des puits de courant 633 et 634. Les électrodes de source des puits de courant 633 et 634 étant stabilisées à la tension Vrf, les résistances R et R' programment les premier et second courants de référence I et I' P P respectivement aux valeurs I V /R et I' pV /R' p réf p p réf p 26 3 9 1 64 - 14 - Le troisième puits de courant 637 comprend des électrodes de drain et de source respectivement connectées à la troisième sortie 632 du circuit 63 et à la masse de référence. Une électrode de grille du puits de courant 637 est polarisée à une tension correspondant à un courant de drain égal au courant I par les P transistors auxiliaires 638 et 639. Le transistor auxiliaire 638 comprend une électrode de source portée à la tension d'alimentation continue V et une électrode de grille reliée à la première sortie 630 du circuit 63. Une électrode de drain du transistor auxiliaire 638 est reliée à des électrodes de drain et de grille du transistor auxiliaire 639 monté en diode. Les électrodes de drain et de grille du transistor auxiliaire 639 sont connectées ensemble à l'électrode de grille du troisième puits de courant 637. Une électrode de source du transistor auxiliaire 639 est reliée à la masse de référence. Le commutateur de commande 64 comprend deux transistors 641 et 642 de type MOSFET à canal N, deux transistors 643 et 644 de type MOSFET à canal P. trois inverseurs logiques 645, 646 et 647, et deux portes NON-ET à deux entrées chacune 648 et 649. Les électrodes de source et de drain respectivement des transistors 641 et 643 sont reliées ensemble à la seconde sortie 631 du circuit de puits de courant 63. Les électrodes de source et de drain respectivement des transistors 642 et 644 sont reliées ensemble à la troisième sortie 632 du circuit de puits de courant 63. Les électrodes de drain et de source respectivement des transistors 641, 642 et 643, 644 sont reliées ensemble à la sortie 640 du commutateur de commande 64. Des signaux de commande S1 et S2 sont produits respectivement par les portes 648 et 649. Les signaux S1 et S2 sont appliqués à des électrodes de grille respectivement des transistors 643 et 644. Des signaux de commande complémentaires SI1 et S2 sont produits par les inverseurs 645 et 646 et sont appliqués à des électrodes de grille respectivement des transistors 641 et 642. Le signal de programmation Ca est appliqué à une première entrée de la porte 648. Une seconde entrée de la porte 648 reçoit un signal de commande complémentaire S produit par l'inverseur 647 - 15 - à partir du signal de commande S. La porte 648 délivre en sortie le signal de commande S1-C"+S. Les états logiques "0" et "1" du signal de programmation Ca sélectionnent respectivement les courbes de réponse V,-F(e) et s V -F'(4). s En effet, lorsque le signal de programmation Ca est à l'état "0", le signal de commande S1 est à l'état "1" et S2-S. Le signal S1-"1" bloque les transistors 641 et 643 et interdit la polarisation des grilles des sources de courant images 610, 620 et 610d, 620dà une tension correspondant au courant I'. Lorsque P -2T 2i, le signal S2=S="0" sature les transistors 642 et 644 et les sources de courant images 610u, 620u et 610d, 620d délivrent le courant Ip aux commutateurs-inverseurs 61, 62 et 61d, 62d. La courbe V-F(') est donc obtenue dans ce premier cas o le signal s Ca-"0". Lorsque le signal de programmation Ca est à l'état "1", les signaux S1 et S2 sont exprimés par les égalités: Sl=S et S2-"1". Le signal S2-="1" bloque les transistors 642 et 644 et interdit la polarisation des sources de courant images 610, 620 et 610d, 620d à une tension correspondant au courant I. Lorsque -2w 2w, le signal S1-S-"0" sature les transistors 641 et 643 et les sources de courant images 610, 620 et 610d, u u d 620d délivrent le courant I' aux commutateurs 61, 62 et 61d, d p uu 62d. La courbe Vs-F'(4) est donc obtenue dans ce second cas o le signal Ca="1". Les réalisations décrites ci-dessus de détecteurs de phase et de fréquence selon l'invention doivent être considérées comme des exemples. D'autres réalisations sont bien entendu possibles - 16 - notamment en technologie ECL pour des fréquences de fonctionnement élevées. - 17 - R E V E N D I C A T I 0 N S 1 - Détecter de phase et de fréquence pour mesurer dans une dynamique comprise entre -2(K+I)e et +2(K+1)e, o K est un entier quelconque, un déphasage (0) entre des premier et second signaux d'entrée (Ed, Eu), ledit détecteur ayant des moyens (1) recevant les signaux d'entrée (Ed, Eu) et constitués à partir de 2(K+1) bascules en cascade (100d à 102det 100u à 102) pour produire K+1 premiers signaux logiques de mesure (Do0 à D2) et K+1 seconds signaux logiques de mesure (U0 à U2) représentatifs du déphasage (e) entre les signaux d'entrée (Ed, Eu), des moyens (2d 2u) ayant des entrées reliées aux moyens pour produire (1) et recevant les signaux logiques de mesure (Do à D2 et U0 à U2) pour dériver des premier et second courants de mesure (I+, I_) à partir desdits signaux, et des moyens (3) pour soustraire les premier et second courants de mesure (I+, I_) afin d'obtenir le signal de mesure (V) représentatif du déphasage (0) entre les signaux d'entrée (Ed, Eu), caractérisé en ce qu'afin d'augmenter le rapport signal/bruit du signal de mesure (Va) lorsque le déphasage (ó) entre les signaux d'entrée (Ed, Eu) est compris dans une dynamique réduite prédéterminée (-2ir à +2z), il comprend également des moyens (5) pour détecter un déphasage (0) entre les signaux d'entrée (Ed, Eu) compris dans la dynamique réduite (-2w à +2w), et des moyens (4d 4) commandés par les moyens pour détecter (5) et associés aux u moyens pour dériver (2d, 2u, 6) pour éliminer toute contribution à la production des premier et second courants de mesure (I+, I_) de signaux logiques de mesure (D1, U1 et D2, U2) non représentatifs du déphasage (ô) entre les signaux d'entrée (Ed, Eu) lorsque celui-ci est compris dans la dynamique réduite (-2w à +2e). 2 - Détecteur de phase et de fréquence conforme à la revendication 1, dans lequel les moyens pour dériver comprennent des réseaux de résistances (2, 2u) destinés à produire les courants de mesure (I+, I_) à partir des signaux logiques de mesure (Do à D2 et U0 à U2), caractérisé en ce que les moyens pour éliminer comprennent des amplificateurs-buffers (4ds 4u) de type tri-states à travers lesquels sont appliqués aux réseaux de résistances (2d, 2u) des signaux logiques de mesure (D1, U1; D2, U2) non représentatifs du déphasage ($) entre les signaux d'entrée - 18 - (Ed, E) lorsque celui-ci est compris dans la dynamique réduite (-2w à +2w) , lesdits amplificateurs-buffers (2d, 2) étant commandés par les moyens pour détecter (5) de manière à déconnecter leurs sorties des réseaux de résistances (2ds 2u) lorsqu'un déphasage (e) entre les signaux d'entrée (Ed, Eu) compris dans la dynamique réduite (-2w à +2w) est détecté. 3 - Détecteur de phase et de fréquence conforme à la revendication 1, caractérisé en ce que les moyens pour dériver (6) comprennent K+I premières sources de courant (600d à 620d) commandées respectivement par les K+I premiers signaux logiques de mesure (Do0 à D2) et reliées à une première ligne de sommation de courant (65+) pour produire le premier courant de mesure (I+) et K+I secondes sources de courant (600 à 620u) commandées uu respectivement par les K+1 seconds signaux logiques de mesure (U0 à U2) et reliées à une seconde ligne de sommation de courant (65) pour produire le second courant de mesure (I), les signaux logiques de mesure (Do0 à D2 et U0 à U2) activant et désactivant selon leurs états logiques ("0", "1") les sources de courant (60d à 62d et 60U à 62u) afin de commander la transmission par chacune des sources de courant activées d'un courant de référence (Ip, I') dans la ligne de sommation de courant correspondante (65+, 65). 4 - Détecteur de phase et de fréquence conforme à la revendication I, caractérisé en ce que les moyens pour dériver (6) comprennent K+I premières sources de courant (600d à 620d) et K+I premiers commutateursinverseurs (60d à 62d) commandés respectivement par les K+I premiers signaux logiques de mesure (Do à D2) et reliant respectivement les premières sources de courant (600d à 620d) à des première et seconde lignes de sommation de courant (65+ et 65_) délivrant respectivement les premier et second courants de mesures (1+ et I), K+1 secondes sources de courant (600 à 620u), et K+I secondes sources de courant (600 à 620) et u u u i K+l seconds commutateurs-inverseurs (60 à 62) commandés u u respectivement par les K+I seconds signaux logiques de mesure (U0 à U2) et reliant respectivement les secondes sources de courant (600U à 620) aux première et seconde lignes de sommation de courant (65+ u et 65_), chacun des premiers commutateurs-inverseurs (60d à 62d) étant commandé par le premier signal logique de mesure 263915 4 -19- correspondant (D0 à D2) de manière à aiguiller un courant de référence (Ip, I'p) produit par la première source de courant p correspondante (600d à 620d) vers la première ligne de sommation de courant (65+) en réponse à un premier état logique ("0") et vers la seconde ligne de sommation de courant (65) en réponse à un second état logique ("1"), et chacun des seconds commutateurs-inverseurs (60 à 62) étant commandé par le second signal logique de mesure U u correspondant (U0 à U2) de manière à aiguiller un courant de référence (Ip, I') produit par la seconde source de courant p p correspondante (600 à 620u) vers la seconde ligne de sonmmation de courant (65_) en réponse au premier état logique ("0") et vers la première ligne de sommation de courant (65+) en réponse au second état logique ("1"). - Détecteur de phase et de fréquence conforme à la revendication 3 ou 4, caractérisé en ce que les moyens pour éliminer comprennent des moyens (68, 64) pour désactiver les sources de courant correspondantes (610d, 620d; 610u, 620u) lorsque le déphasage (e) entre les signaux d'entrée (Ed, Eu) est compris dans la dynamique réduite (-2f à +2X). 6 - Détecteur de phase et de fréquence conforme à l'une quelconque des revendications 3 à 5, caractérisé en ce que les moyens pour dériver (6) comprennent des moyens (63, 64) pour régler l'amplitude des courants de référence délivrés par les sources de courant (60d à 62det 60u à 62u) à des première et seconde valeurs prédéterminées (Ip, I'p), en fonction d'un signal de programmation (CC"). 7 - Détecteur conforme à l'une quelconque des revendications 1 à 6, caractérisé en ce que ladite dynamique réduite est comprise entre -2w et +2w. 8 - Détecteur conforme à l'une quelconque des revendications 1 à 7, caractérisé en ce qu'il comprend un circuit intégré incluant les moyens pour produire (1), les moyens pour dériver (6) et les moyens pour détecter (5).