FR 2647583 A1 19901130 FR 9000487 A 19900117 La présente invention se rapporte à un dispositif de mémoire à semiconducteurs et, plus particulièrement, à un dispositif de mémoire à semiconducteurs à bloc redondant contenant un réseau cellulaire de mémoire redondant ou de rechange. Etant donné que les dispositifs de mémoire à semiconducteurs tendent à présenter une densité élevée, des techniques de redondance sont utilisées afin de remplacer des cellules de mémoire normales défectueuses par des cellules de mémoire redondantes exemptes de défaut pour améliorer ainsi le rendement des produits. En même o10 temps, les dispositifs de mémoire à semiconducteurs à densité élevée nécessitent la division de cellules de mémoire suivant une multiplicité de blocs contenant des cellules de mémoire prédéterminées afin d'obtenir un fonctionnement rapide et une faible consommation d'énergie. Généralement, étant donné que les dispositifs de mémoire à semiconducteurs présentent un nombre relativement plus élevé de défauts dans les colonnes, il est prévu dans ces dispositifs des colonnes de rechange, ou redondantes, dans lesquelles des cellules de mémoire redondantes sont associées à chaque bloc, et il est fait appel à un plan de redondance de colonne qui prévoit le remplacement de colonnes normales contenant une ou plusieurs cellules de mémoire normales défectueuses par des colonnes redondantes comportant des cellules de mémoire redondantes exemptes de défauts dans le même bloc. Cette technique de l'art antérieur présente un problème en ce qu'il n'est pas possible de réaliser la redondance de colonne lorsque le nombre de colonnes normales défectueuses dans un quelconque des blocs est supérieur au nombre de colonnes redondantes de remplacement dans le même bloc. De plus, dans les dispositifs de mémoire à semiconducteurs comportant une multiplicité de blocs, l'augmentation du nombre de colonnes redondantes de remplacement par bloc entraIne un accroissement de la taille de la puce du dispositif, si bien que le rendement s'en trouve diminué. Pendant l'opération de lecture ou d'écriture, les dispositifs de mémoire à semiconducteurs préchargent toutes les paires de lignes binaires d'un même bloc. En conséquence, pendant la lecture ou l'écriture de -2- données à partir ou dans une cellule de mémoire d'une colonne redondante, des paires de lignes binaires reliées à une cellule de mémoire normale défectueuse, c'est-à-dire à une colonne normale défectueuse dans le même bloc, sont préchargées, ce qui donne.-lieu à une dissipation d'énergie. La présente invention a pour objet de fournir un dispositif de mémoire à semiconducteurs comprenant une multiplicité de blocs normaux contenant uniquement des cellules de mémoire normales sans cellule de mémoire redondante et un bloc redondant contenant 1io uniquement des cellules de mémoire redondantes. La présente invention a également pour objet de fournir un dispositif de mémoire à semiconducteurs capable non seulement d'assurer le remplacement de colonnes défectueuses de blocs normaux par des colonnes du bloc redondant, mais également le remplacement de l'un des blocs normaux par le bloc redondant. La présente invention a encore également pour objet de fournir un dispositif de mémoire à semiconducteurs qui assure une redondance de colonne capable de diminuer la consommation d'énergie. La présente invention a encore pour autre objet de fournir un dispositif de mémoire à semiconducteurs qui permet de réduire les dimensions de puce au niveau de la redondance des colonnes. Pour réaliser les objectifs précités et autres avantages, la présente invention prévoit un dispositif de mémoire à semiconducteurs comprenant une multiplicité de blocs normaux ayant chacun une multiplicité de lignes de rangées et de colonnes normales reliées chacune à une multiplicité de cellules de mémoire normales; un bloc redondant comportant une multiplicité de lignes de rangées et de colonnes redondantes reliées chacune à une multiplicité de cellules de mémoire redondantes; un décodeur de bloc pour sélectionner un des blocs normaux en réponse à des premiers signaux d'adresse; un décodeur de colonne redondante programmé en vue de sélectionner des colonnes redondantes remplaçant des colonnes normales qui contiennent des ceTlules de mémoire normales défectueuses en fonction des signaux de sortie du décodeur de bloc et de seconds signaux d'adresse, le décodeur produisant des signaux --3- de fonctionnement redondant en cas d'adressage d'une cellule de mémoire normale défectueuse; un générateur de signaux d'horloge de redondance pour produire un signal d'horloge de commande de redondance en réponse aux signaux de fonctionnement redondant; et une multiplicité de décodeurs de colonnes normales associés aux colonnes normales dans les blocs normaux respectifs, de manière à ce que les décodeurs soient tous invalidés par le signal d'horloge de commande de redondance en cas d'adressage d'une cellule de mémoire normale défectueuse, et que l'un des décodeurs soit validé par les signaux de sortie du décodeur de bloc pour sélectionner une ligne de colonne normale adressée par les seconds signaux d'adresse en cas d'adressage d'une cellule de mémoire normale exempte de défaut. La présente invention comprend également un circuit de précharge redondant relié aux lignes de colonnes redondantes et une multiplicité de circuits de précharge normaux reliés aux lignes de colonnes normales du bloc normal respectif. En cas d'adressage d'une cellule normale défectueuse, tous les circuits de précharge normaux sont invalidés en réponse au signal d'horloge de commande de redondance. Mais, en cas d'adressage d'une cellule normale exempte de défaut, seul le circuit de précharge normal du bloc normal contenant la cellule normale exempte de défaut est validé. Des amplificateurs de détection redondants associés aux lignes de colonnes redondantes et des amplificateurs de détection normaux associés aux lignes de colonnes normales des blocs normaux respectifs fonctionnent également de la même manière que dans le cas des circuits de précharge redondants et normaux. La présente invention sera mieux comprise à la lecture de la description qui va suivre, faite en référence aux dessins annexés, sur lesquels: La figure 1 est un schéma fonctionnel d'un dispositif de mémoire & semiconducteurs selon la présente invention; La figure 2 est un schéma de montage d'un bloc redondant ayant des réseaux cellulaires de mémoire redondants de huit groupes, et de ses circuits périphériques; La figure 3 est un schéma de montage d'un bloc normal ayant des -4- réseaux cellulaires de mémoire normaux de huit groupes, et de ses circuits associés; La figure 4 est un schéma logique d'un générateur de signaux d'horloge principal de la figure 1; La figure 5 est un schéma logique d'un décodeur de bloc de la figure 1; La figure 6 est un schéma logique d'un prédécodeur de rangée de la figure 1; Les figures 7A et 7B sont respectivement des schémas logiques o10 d'un décoleur de rangée normale et d'un décodeur de rangée redondante de la figure 1; La figure 8 est un schéma logique d'un prédécodeur de colonne de la figure 1; Les figures 9A et 9B sont respectivement des schémas logiques d'un décodeur de colonne normale et d'un décodeur de colonne redondante de la figure 1; La figure 10 est un schéma de montage d'un dispositif de programmation de redondance de la figure 9B; La figure 11 est un schéma logique d'un générateur de signaux d'horloge de redondance de la figure 1; et La figure 12 est un chronogramme destiné à expliquer une opération de lecture effectuée dans le dispositif de mémoire à semiconducteurs de la figure 1. Le mode de réalisation préféré de la présente invention va maintenant être décrit en détail en référence aux dessins annexés. La figure 1 représente un schéma fonctionnel d'un dispositif de mémoire à semiconducteurs statique (SRAM) de 1 mégabit selon la présente Invention. La figure 2 est un schéma de montage Illustrant un bloc redondant avec cellules de mémoire redondantes, un circuit de précharge redondant et des amplificateurs de détection redondants, et la figure 3 est un schéma de montage illustrant un bloc normal avec cellules de mémoire normales, un circuit de précharge normal et des amplificateurs de détection normaux. En référence aux dessins ci-dessus, un réseau de mémoire de 1 mégabit de SRAM est divisé en un bloc redondant RBL et 16 blocs -5- normaux NBL1 à NBL16. Des cellules de mémoire des blocs respectifs sont disposées sous la forme de matrices de 512 rangées et 128 colonnes. Dans le bloc redondant RBL, 512 cellules de mémoire redondantes 2 dans chacune des mêmes colonnes sont reliées entre des paires de lignes binaires redondantes RBL, FL, et 128 cellules de mémoire redondantes dans les mêmes rangées sont respectivement reliées à des lignes de mot (ou rangée) RWL1 à RWL512. Un circuit de précharge redondant RPC destiné à précharger et égaliser les paires de lignes binaires redondantes lors de la sélection du bloc redondant RBL est relié aux bornes supérieures des paires de lignes binaires redondantes (RBL, i]-L). Les bornes inférieures des paires de lignes binaires redondantes sont respectivement reliées aux paires de lignes binaires de données redondantes (RDB, lM) par l'intermédiaire de portes de passage 24 qui se composent de transistors de passage 105 à 108. Les paires de lignes binaires de données redondantes respectivement reliées à 128 paires de lignes binaires redondantes sont divisées en huit groupes comportant chacun seize paires de lignes binaires de données redondantes, et les paires de lignes binaires de données redondantes (RDB, RDB) des groupes respectifs sont respectivement reliées à des amplificateurs de détection redondants RSA1 à RSA8 afin de détecter les données enregistrées dans une cellule de mémoire redondante sélectionnée dans le bloc redondant RBL lors d'une opération de lecture de celui-ci. Chacun des blocs normaux NBL1 à NBL16 comporte des cellules de mémoire normales 3, des paires de lignes binaires normales (NBL,BL) et des lignes de rangée (ou mot) normales NWL1 à NWL512 présentant les mêmes configurations de raccordement et de réseaux que celles du bloc redondant RBL. Un circuit de précharge normal NPC destiné à précharger et égaliser, lors de la sélection de l'un des blocs normaux, des paires de lignes binaires normales (NBL,NL) dans le bloc normal sélectionné, est relié aux bornes supérieures des paires de lignes binaires normales (NBL,NBL). Les bornes inférieures des paires de lignes binaires normales sont reliées à des paires de lignes binaires de données normales (NDB,NB) par l'intermédiaire de -6- portes de passage normales 26 qui se composent de transistors de passage 115 à 118. 128 paires de lignes binaires normales dans les blocs normaux respectifs sont divisées en huit groupes comportant chacun seize paires de lignes binaires normales, et des paires de lignes binaires de données normales dans les groupes respectifs sont respectivement reliées à des amplificateurs de détection normaux SAl à SA8 destinés à détecter les données enregistrées dans une cellule de mémoire normale sélectionnée d'un des blocs normaux sélectionné lors d'une opération de lecture de celui-ci. Du côté gauche du bloc redondant RBL se trouve un décodeur de rangée redondante RRD destiné à sélectionner une des lignes de rangée (ou mot) redondante RWL1 à RWL512, et des décodeurs de rangée normale NRD1 à NRD8 destinés à sélectionner une des lignes de rangée normale NWL1 à NWL512 du bloc normal de gauche ou de droite, sont respectivement situés entre des paires de blocs normaux (NBL1, NBL2) à (NBL15, NBL16). A la partie inférieure du bloc redondant RBL et des blocs normaux NPD1 à NRD8 sont respectivement situés un décodeur de colonne redondante RCD et des décodeurs de colonne normale NCDl à NCD16 servant à sélectionner une des portes de passage 24 ou 26 des groupes respectifs du bloc correspondant. Un tampon 10 constitue un ensemble de circuits classique destiné à convertir des signaux externes de niveau TTL en signaux internes de niveau CMOS. Le tampon 10 comporte un tampon d'adresse pour convertir les signaux d'adresse externes XAO à XA16 en signaux d'adresse internes AO & A16 et leurs compléments A0 à ln, un tampon de sélection de puce pour convertir le signal de sélection de puce externe X-S en signal de sélection de puce interne CS et son complément rS, et un tampon d'autorisation d'écriture pour convertir le signal autorisation d'écriture externe XWE en un signal d'autorisation d'écriture interne WE. Les signaux d'adresse A0 à A3 seront utilisés pour sélectionner un des blocs normaux, les signaux d'adresse A4 à A7 et A12 à A16 seront utilisés pour sélectionner une des lignes de mot normales ou redondantes et les signaux d'adresse A8 à All serviront à sélectionner une des lignes de colonne normales ou redondantes. - 7- Un détecteur de transition 12 a pour rôle de produire de courtes impulsions kSPX en réponse aux signaux d'adresse AO à A7, A12 à A16, au signal de sélection de puce CS et à un troisième signal de commande de redondance erdbst en provenance d'un générateur de signaux d'horloge de redondance 22 comme on l'expliquera ci-après, et de courtes impulsions OSPY en réponse aux signaux d'adresse A8 à All et au signal d'autorisation d'écriture WE. Le détecteur de transition 12 comprend des détecteurs de transition d'adresse destinés à détecter la transition bidirectionnelle d'états logiques, c'est-à-dire la transition aussi bien de l'état bas à l'état haut que de l'état haut à l'état bas, pour les signaux d'adresse respectifs AO à A16; un détecteur de transition de signal d'horloge de redondance pour détecter la transition bidirectionnelle du troisième signal de commande de redondance Prdbst; des détecteurs de transition de sélection de puce et d'autorisation d'écriture pour détecter une transition directionnelle d'états logiques, c'est-à-dire la transition de l'état bas à l'état haut, pour respectivement un des signaux de sélection de puce CS et d'autorisation d'écriture WE; un premier générateur de totalisation pour totaliser les signaux de sortie respectifs des détecteurs de transition d'adresse pour les signaux d'adresse AO à A7 et A12 à A16, du détecteur de transition de signal d'horloge de redondance et du détecteur de transition de sélection de puce; et un second générateur de totalisation pour totaliser les signaux de sortie respectifs des détecteurs de transition d'adresse pour les signaux d'adresse A8 à All, et du détecteur de transition d'autorisation d'écriture. Les détecteurs de transition et le générateur de totalisation sont connus de l'art. En conséquence, la transition de signal de l'un quelconque des signaux d'adresse AO à A7 et A12 à A16, du troisième signal de commande de redondance Prdbst et du signal de sélection de puce CS transforme l'impulsion ÉSPX en une impulsion courte d'état bas. De la même manière, la transition de signal de l'un quelconque des signaux d'adresse A8 à All et du signal d'autorisation d'écriture WE transforme l'impulsion ÉSPY en une impulsion courte d'état bas. - 8- Un générateur de signaux d'horloge principal 14 produit des signaux d'horloge de rythme OBLM, OEQM, OPWL et OSA pour commander le fonctionnement du dispositif SRAM en réponse aux impulsions ASPX et eSPY. Les signaux d'horloge OBLM et pEQM sont respectivement des signaux servant à précharger et égaliser des paires de lignes binaires normales ou redondantes, le signal d'horloge de rythme PPWL sert à valider des lignes de mot dans les blocs respectifs, le signal OSA sert à activer des amplificateurs de détection. La figure 4 est un schéma de montage d'un générateur de signaux d'horloge principal 14 qui comporte des circuits d'élargissement d'impulsions 30, des circuits à retard 37, des portes NON-ET 32 à 34, des portes NON-OU 35 et 36 et une porte ET 38. Le circuit d'élargissement d'impulsions 30 a pour rôle d'augmenter la largeur de l'impulsion $SPX ou eSPY de courte largeur jusqu'à une largeur d'impulsion prédéterminée de manière à permettre son application ou son utilisation dans le présent système. Le signal d'horloge de précharge IBLM est validé vers un état haut du fait de l'introduction par la porte NON-ET 32 du signal d'autorisation d'écriture WE d'état bas lors d'une lecture, et il est validé vers un état haut lors d'une écriture en réponse à l'impulsion OSPX. Le signal d'horloge d'égalisation JEQM est validé vers un état haut en réponse à l'impulsion $SPX lors d'une lecture ou d'une écriture. Le signal d'horloge de sélection de ligne de mot OPWL est validé vers un état haut par l'intermédiaire de la porte NON-OU 36 par le signal WE d'état haut lors d'une écriture, et il est validé vers un état haut en réponse à l'impulsion OSPX ou OSPY lors d'une écriture. Le signal d'horloge oSA d'activation d'amplificateur de détection est validé vers un état haut lors d'une lecture en réponse au signal WE d'état haut et l'impulsion jSPX ou 0SPY est invalidé vers un état bas lors d'une écriture par l'introduction par la porte NON-ET 34 du signal W- d'état bas. Un décodeur de bloc 18 décode les signaux d'adresse de sélection de bloc AO à A3 et leurs compléments AO à ià, afin de produire des signaux de sélection de paire de blocs normaux BP1 à BP8 pour sélectionner une des paires de blocs normaux (NBL1, BNL2) à (NBL15,NBL16), et des signaux de sélection de bloc RLBS1 à RLBS16 pour sélectionner un des blocs normaux NBL1 à NBL16. Le décodeur de bloc 18 comporte des moyens pour produire des signaux de sélection de décodeur de rangée et de colonne normales, BS1 à BS16, pour désactiver ou activer sélectivement les décodeurs de rangée et colonne normales NRD1 à NRD8 et NCD1 à NCD16 en réponse à un premier signal de commande de redondance OCN en provenance du générateur de signal d'horloge de redondance 22 et aux signaux de sélection de bloc RLBS1 à RLBS16, et des moyens pour produire des signaux de sélection de circuit de précharge et d'amplificateur de détection normaux, LBS1 à LBS16, pour désactiver ou activer sélectivement les circuits de précharge normaux NPC et les amplificateurs de détection normaux SAl à SA8 en réponse à un second signal de commande de redondance Oclbs en provenance du générateur de signal d'horloge de redondance 22 et aux signaux RLBS1 à RLBS16. La figure 5 est un schéma de montage du décodeur de bloc qui se compose de portes ET 40 et 44, de portes NON-ET 41 et 45, d'une porte NON-OU 42 et d'un circuit à retard 43. Les signaux de sélection de paire de blocs normaux, BPI à BP8 sont produits par décodage des signaux d'adresse A1 et R à A3 et T en provenance du tampon d'adresses via les portes ET 40. Les blocs 46 présentent tous la même construction. Les signaux de sélection de bloc RLBS1 à RLBS16 sont produits par des parties comportant des portes NON-ET 41 et des portes NON-OU 42-1. Les signaux RLBS1 à RLBS16 sont sortis respectivement au niveau des portes NON-OU 42-1 à la réception de signaux d'adresse et du signal de sélection de puce CS à l'état bas. Les parties comportant les circuits à retard 43, les portes NON-ET et la porte NON-OU 42-2 dans les blocs respectifs 46 produisent respectivement les signaux BS1 à BS16 en réponse aux signaux RLBS1 à RLBS16 et Ocn. Les portes ET 44 des blocs 46 produisent respectivement les signaux LBS1 à LBS16 en réponse aux signaux RLBS1 à RLBS16. Lorsque le signal de sélection de puce X' et les signaux d'adresse d'entrée sont fournis, les portes NON-ET 41 et les portes NON-OU 42-1 font passer l'un des signaux de sélection de bloc RLBS1 à RLBS16 fournis à un décodeur de colonne redondante RCD à l'état -10- haut. A ce moment, si lesdits signaux d'adresse doivent désigner une cellule de mémoire normale défectueuse, les signaux d'horloge ordbst et qclbs en provenance du générateur de signal d'horloge de redondance 22 passent respectivement à l'état haut et à l'état bas comme on l'expliquera ci-après, puis tous les signaux BS1 à BS16 et LBS1 à LBS16 passent à l'état bas de manière à invalider tous les décodeurs de rangée et colonne normales et les amplificateurs de détection normaux. D'autre part, si les signaux d'adresse doivent désigner une cellule de mémoire normale exempte de défaut, les signaux d'horloge ordbst et oclbs passent respectivement à l'état bas et à l'état haut, puis les portes NON-OU 42-2 fournissent les signaux BS1 à BS16 validant un décodeur de rangée et de colonne normales associé au bloc normal sélectionné correspondant à la cellule de mémoire normale adressée par les signaux d'adresse et les portes ET 44 fournissent les signaux LBS1 à LBS16 validant un circuit de précharge normal et des amplificateurs de détection normaux associés au bloc normal sélectionné. Un prédécodeur de rangée prédécode les signaux d'adresse de rangée (A4, n) à (A7, T7) et (A12, '12) à (A16, A16) en provenance du tampon d'adresses sous la commande des signaux BP1 à BP8 et BS1 à BS16, du signal d'horloge de sélection de ligne de mot OPWL, du signal de sélection de puce CS, du troisième signal de commande de redondance Ordbst et d'un quatrième signal de commande de redondance ocr, et engendre des signaux de prédécodage de rangée normale RPB et BE et des signaux de prédécodage de rangée redondante RPS et RPE. La figure 6 représente un schéma de montage du prédécodeur de rangée 16 dans lequel les éléments ou parties identiques portent les mêmes références numériques. La référence numérique 52 désigne une porte ET et les références numériques 53 et 54 désignent respectivement un circuit à retard et une porte NON-ET. Les sigqaux RPB représentent les signaux RPBiAj, RPBiBj, RPBiCj et RPBIDJ, les signaux BE représentent les signaux BiEO et BiE1, les signaux RPS représentent les signaux RPSAj, RPSBj, RPSCj et RPSDj, et les signaux RPE les signaux RPEO et RPE1, o i est nombre entier allant de 1 à 8, j un nombre entier allant de 1 à 4 et k un nombre entier -11- allant de 1 à 16. Les signaux RPB en provenance des portes NON-ET 54-1 sont des signaux de prédécodage servant à sélectionner des lignes de mot normales dans une des paires de blocs normaux. Par exemple, pour sélectionner des lignes de mot normales dans la première paire de blocs normaux (NBL1, NBL2), les signaux RPB1A1 à RPBIA4, RPB1B1 à RPB1B4, RPB1C1 à RPB1C4 et RPB1D1 à RPB1D4 sont fournis au décodeur de rangée normale NRD1. Les signaux BE en provenance des portes ET 52-1 sont des signaux de prédécodage servant à sélectionner l'une des lignes de mot normales. Cependant, si une cellule de mémoire normale défectueuse était désignée par des signaux d'adresse d'entrée, les signaux BE passeraient tous à l'état bas en raison des signaux BS1 à BS16 qui sont tous à l'état bas, désactivant ainsi tous les décodeurs normaux NRD1 à NRDS. D'autre part, si une cellule de mémoire normale exempte de défaut du ième bloc normal NBLi était désignée par des signaux d'adresse d'entrée, l'un des signaux de sélection de ligne de mot normale B.EO et BiE1 passerait à l'état haut par les signaux OPWL, CS et BSi qui sont tous à l'état haut. Les signaux RPS en provenance des portes NON-ET 54-2 sont reliés au décodeur de rangée redondante RRD afin de sélectionner une paire de lignes de mot redondante sous la commande du signal Ordbst qui passe à l'état haut pendant une opération de remplacement par une colonne redondante, et les signaux RPE en provenance des portes ET 52-2 sont reliés au décodeur de rangée redondante RRD afin de sélectionner une ligne de mot redondante de la paire de lignes de mot redondante sélectionnée. Si une cellule de mémoire normale désignée par des signaux d'adresse d'entrée n'était pas défectueuse, les signaux RPS et RPE passeraient tous à l'état haut avec les signaux Ordbst et pcr d'état bas, le décodeur de rangée redondante RRD étant ainsi désactivé. La figure 7A est un schéma de montage d'un décodeur de base utilisé dans les décodeurs de rangée normale respectifs NRD1 à NRD8. Chacun des décodeurs de rangée normale comporte 256 décodeurs. Le décodeur 60 se compose d'une porte NON-OU 70 et de portes ET 72 à 75. Lorsque le décodeur 60 est utilisé dans le décodeur de rangée normale NRD3, les bornes d'entrée 61 à 64 de la porte NON-OU 70 sont -12- respectivement reliées à l'un des signaux RPB3A1 à RPB3A4, l'un des signaux RPB3B1 à RPB3B4, l'un des signaux RPB3Cl à RPB3C4 et l'un des signaux RPB3Dl à RPB3D4. Lorsque ces signaux d'entrée sont tous à l'état bas, il est possible de sélectionner des paires de lignes de mot normales (NWLL, NWLL+1) dans le bloc normal NBL5 et des paires de lignes de mot normales (NWLR, NWLR+1) dans le bloc normal NBL6. En même temps, d'autres bornes d'entrée 65 et 66 de portes ET 72 et 73 sont reliées respectivement aux signaux BSEO et B5E1 et d'autres bornes d'entrée 67 et 68 de portes ET 74 et 75 sont respectivement reliées aux signaux B6EO et B6E1, afin de sélectionner ainsi une ligne de mot normale de la paire de lignes de mot normale dans un bloc des blocs normaux NBL5 et NBL6. La figure 78 est un schéma de montage d'un décodeur de base 80 utilisé dans le décodeur de rangée redondante RRD qui se compose d'une porte NONOU 85 et de portes ET 88 à 89. Le décodeur de rangée redondante RRD comporte 256 décodeurs. Les bornes d'entrée 81 à 84 de la porte NON-OU 85 sont respectivement reliées à l'un des signaux RPSA1 à RPSA4, l'un des signaux RPSB1 à RPSB4, l'un des signaux RPSC1 à RPSC4 et l'un des signaux RPSD1 à RPSD4, tandis que la borne de sortie de la porte est reliée à une borne d'entrée de chacune des portes ET 88 et 89. Les bornes d'entrée 86 et 87 des portes ET 88 et 89 reçoivent respectivement les signaux RPEO et RPE1 en provenance des portes ET 52-2 de la figure 6. En conséquence, étant donné que le signal Ocr passe à l'état haut et que, ensuite, l'un des signaux PEO et PE1 passe à 1 'état haut pendant l'opération de remplacement par une colonne redondante, l'une des lignes de mot redondantes RWLR et RWLR+1 peut être sélectionnée avec la sortie de la porte NON-OU 85. D'autre part, dans un mode de fonctionnement normal désélectionnant le bloc redondant, étant donné que les signaux RPEO et RPE1 sont tous à l'état bas, le décodeur de rangée redondante RRD ne peut pas sélectionner de lignes de mot redondantes. Un prédécodeur de colonne 20 prédécode les signaux d'adresse de colonne (A8, AS) à (All, Ail) en provenance du tampon d'adresse, produisant ainsi les signaux de prédécodage de colonne redondante RGO, RG1 et RFO à RF7 fournis au décodeur de colonne redondante RCD -13- et les signaux de prédécodage de colonne normale GO, G1 et FO à F7 fournis aux décodeurs de colonne normale NCD1 à NCD16. En référence à la figure 8, le prédécodeur de colonne 20 engendre les signaux RFO à RF7 et FO à F7 en décodant les signaux d'adresse de colonne A8, A9 et All et leurs compléments, et produit les signaux RGO, RG1, GO et G1 avec le signal d'adresse A10 et son complément. Sur le dessin, les mêmes références numériques désignent les mêmes éléments ou parties. Les références numériques 123 à 126 désignent une porte ET, un circuit à retard, une porte NON-ET et un inverseur, respectivement. La figure 9A illustre le décodeur de colonne normale NCDi associé au ième bloc normal NBLi, ce décodeur se composant de portes NON-ET 131 et de portes NON-OU 132. Le décodeur de colonne normale NCDi est activé ouvalidé par le signal de sélection de décodeur de rangée et de colonne normales BSi et fait passer un des signaux de sélection de colonne normale Y1 à Y16 à l'état haut avec les signaux de prédécodage de colonne normale GO, G1 et FO à F7. Comme illustré sur la figure 3, les signaux Y1 à Y16 sont reliés respectivement à des portes de transistors de passage 115 et 116 qui sont reliées entre des paires de lignes binaires normales (NBL, NBL) et des paires de lignes binaires de données normales (NDB, NDB) dans chacun des huit groupes du bloc normal NBLi. Lorsqu'il est programmé en vue de remplacer des colonnes normales défectueuses par des colonnes redondantes, le décodeur de colonne redondante RCD décode les signaux de prédécodage de colonne redondante RFO à RF7, RGO et RG1 en provenance du prédécodeur de colonne 20 et les signaux de sélection de bloc RLBS1 à RLBS16 en provenance du décodeur de bloc 18, afin de produire les signaux de sélection de colonne redondante Yrl à Yr16 pour sélectionner des colonnes redondantes dans le bloc redondant RBL et les signaux de fonctionnement redondant FCRD1 à FCRD16 fournis au générateur de signal d'horloge de redondance 22. Les signaux de sélection de colonne redondante Yrl à Yrl6 sont respectivement couplés aux portes des transistors de passage 105 et 106 dont les drains sont reliés aux paires de lignes binaires redondantes respectives (RBL, IWL) - 14dans chacun des huit groupes de réseaux de mémoire redondants, comme illustré sur la figure 2. La figure 98 est un schéma logique du décodeur de colonne redondante RCD. Sur le dessin, les références numériques 140-4 à 140-16 désignent des dispositifs de programmation de colonne redondante destinés à programmer le remplacement d'un bloc normal défectueux sélectionné ou de colonnes normales correspondant à des cellules de mémoire normales défectueuses de blocs normaux. Les dispositifs de programmation de colonne redondante 1401 à 140-16 produisent les signaux de fonctionnement redondant FCRD1 à FCRD16 via les lignes de sortie 145 et produisent des signaux de sélection de colonne redondante Yrl à Yr16 via des circuits à retard 142 et des portes NON-OU 143. Chacun des dispositifs de programmation de colonne 140-1 à 140-16 présente la même construction que le dispositif de programmation de colonne redondante 140 illustré sur la figure 10. Le dispositif de programmation de colonne redondante se compose d'un transistor MOS FET 152 à canal p. de transistors MOS FET 153 à canal n, de fusibles FX, FY, FLBS1 à FLBS16, FFO à FF7, FGO, FG1 et FL1 à FL3 en silicium polycristallin, et d'une porte NON-ET 154. La référence numérique 145 désigne une ligne de sortie de la porte NON-ET 154. Les signaux de sélection de bloc RLBS1 à RLBS16 et les signaux de sélection de colonne redondante RFO à RF7, RGO et RG1 sont respectivement reliés à une borne terminale des fusibles FLBS1 à FLBS16, FFO à FF7, FGO et FG1 via les chemins drain-source des transistors 153. Les autres bornes terminales des fusibles FLBS1 à FLBS16 sont reliées en commun à une première ligne d'entrée 155. De la même manière, les autres bornes terminales des fusibles FFO à FF7 et des fusibles FGO et FG1 sont reliées en commun à une seconde ligne d'entrée 156 et une troisième ligne d'entrée 157 de la porte NON-ET 154. Les fusibles FL1 à FL3 sont respectivement reliés entre lep première, seconde et troisième lignes d'entrée 155 à 157 et le potentiel de référence Vss (potentiel de masse). Les portes des transistors 153 sont reliées à une ligne de porte commune 158 qui est reliée au drain du transistor 152. La source du transistor 152 est reliée au potentiel d'alimentation Vcc et le -15- fusible FY est relié entre le drain du transistor 152 et le potentiel de référence Vss. La porte du transistor 152 est reliée au noeud de connexion d'une résistance 151 et du fusible Fx relié en série entre le potentiel d'alimentation Vcc et le potentiel de référence Vss. Suite au test effectué après la fabrication du dispositif SRAM, si aucune des cellules de mémoire normales des blocs normaux NBL1 à NBL16 n'a été déterminée comme étant défectueuse, il n'y aura pas de claquage ou coupure de fusibles quelconques par un faisceau laser dans les dispositifs de programmation de colonne redondante 140-1 à -16. Ensuite, tous les transistors 153 des dispositifs de programmation respectifs sont mis hors circuit. Etant donné que tous les signaux d'entrée des portes NON-ET 154 restent à l'état bas via les fusibles FL1 à FL3, toutes les lignes de sortie 145 des dispositifs de programmation 140-1 à 140-16 sont maintenues à l'état haut. En conséquence, les signaux de fonctionnement redondant FCRD1 à FCRD16 sont tous à l'état haut et les signaux de sélection de colonne redondante Yrl à Yr16 sont sous à l'état bas de manière à ne pas sélectionner de colonnes redondantes. Par contre, lorsque des cellules de mémoire normales sont déterminées comme étant défectueuses, le programme destiné à remplacer les cellules de mémoire normales défectueuses par des cellules de mémoire redondantes sera exécuté. Le programme peut être exécuté par claquage de fusibles prédéterminés dans les dispositifs de programmation de colonne redondante 140-1 à 140-16. Conformément à la caractéristique de la présente invention, le présent dispositif peut réaliser le remplacement aussi bien d'un des bloc normaux NBL1 à NBL16 par le bloc redondant RBL que des colonnes normales contenant des cellules de mémoire normales défectueuses dans les blocs normaux par des colonnes redondantes du bloc redondant. Lorsque toutes les cellules de mémoire défectueuses ne se limitent qu'à un seul bloc normal, la substitution de ce bloc normal par le bloc redondant RBL peut être réalisée par le claquage des fusibles principaux FX, FY et FL1 à FL3 des dispositifs de programmation de colonne redondante 140-1 à 140-16 et par la fusion des fusibles de -16- sélection de colonne de manière à produire des signaux de sélection de colonne redondante Yrl à Yr16. Par exemple, pour remplacer le bloc normal NBL1 par le bloc redondant RBL, les fusibles principaux FX, FY et FL1 à FL3 ainsi que les fusibles de sélection de bloc FLBS2 à FLBS16 des dispositifs de programmation de colonne redondante respectifs sautent sous l'action du faisceau laser. En même temps, des fusibles sélectionnés parmi les fusibles de sélection de colonne FFO à FF7, FGO et FG1 des dispositifs de programmation de colonne redondante respectifs sautent. Autrement dit, le programme de sélection de colonne redondante est exécuté de telle manière que les fusibles de sélection de colonne FF1 à FF7 et FGI1 du dispositif de programmation 140-1 sont fondus pour produire le signal de sélection de colonne redondante Yrl correspondant au signal de sélection de colonne normale Y1, puis les fusibles FF1 à FF7 et FGO du dispositif de programmation 140-2 sont fondus pour produire le signal Yr2 correspondant au signal Y2, et ainsi de suite. On va décrire maintenant la programmation du remplacement de colonnes normales contenant des cellules de mémoire défectueuses dans les blocs normaux. Pour faciliter l'explication, on décrira le remplacement de la première colonne normale du premier bloc normal NBL1 et de la seizième colonne normale du second bloc normal NBL2. Pour remplacer la première colonne normale du premier bloc normal NBL1, les fusibles principaux FX, FY et FL1 à FL3, les fusibles de sélection de bloc FLBS2 à FLBS16 et les fusibles de sélection de colonne FF1 à FF7 et FG1 du dispositif de programmation 140-1 sont fondus par le faisceau laser et, pour remplacer la seizième colonne normale du bloc normal NBL2, les fusibles principaux FX, FY et FL1 à FL3, les fusibles de sélection de bloc FLBS1 et FLBS3 à FLBS15 et les fusibles de sélection de colonne FFO à FF6 et FGO sont fondus. Il ne se produit pas de fusion de fusibles dans les autres dispositifs de programmation 140-3 à 140-16. Par conséquent, si des signaux d'adresse sélectionnant la première colonrne normale du bloc normal NBL1 sont introduits, la ligne de sortie 145 du dispositif de programmation 140-1 passe à l'état bas et les lignes de sortie 145 -17- des dispositifs de programmation 140-2 à 140-16 passent toutes à l'état haut, ce qui fait passer le signal de sélection de colonne redondante Yrl à l'état haut et les signaux Yr2 à 'Yr16 à l'état bas. Par conséquent, le système de redondance de colonne du mode de réalisation de la présente invention peut permettre le remplacement de jusqu'à seize colonnes normales. La figure 11 représente un schéma logique du générateur de signal d'horloge de redondance 22 qui comporte des moyens 160 pour totaliser les signaux de fonctionnement redondant de colonne FCRD1 à FCRD16 en provenance du décodeur de colonne redondante RCD pour produire un signal de commande de redondance, et un circuit de rythme 161 pour commander le rythme du signal de commande de redondance. Les références numériques 162 désignent des circuits à retard. Au cours du fonctionnement normal n'impliquant pas le remplacement de colonnes normales défectueuses, étant donné que les signaux de sortie FCRD1 à FCRD16 du décodeur de colonne redondante RCD sont tous à l'état haut, la ligne de sortie des moyens totalisateurs 160 reste à l'état bas, ce qui maintient le second signal de commande de redondance Oclbs à l'état haut et les premier, troisième et quatrième signaux de commande de redondance fcn, grdbst et Icr à l'état bas. Par contre, au cours du fonctionnement avec remplacement de colonne, étant donné que l'un des signaux FCRD1 à FCRD16 passe à l'état bas, la ligne de sortie 163 des moyens totalisateurs 160 passe à l'état haut, ce qui fait passer les premier, troisième et quatrième signaux de commande de redondance fcn, Ordbst et ecr à l'état haut et le second signal de commande de redondance Oclbs à l'état bas. Une opération de lecture de la-redondance de colonne de bloc selon la présente invention va maintenant être expliquée. Pour plus de commodité, on expliquera comment, après lecture d'une cellule de mémoire normale exempte de défaut appartenant au premier bloc normal NBL1, s'effectue la lecture d'une cellule de mémoire normale défectueuse du premier bloc normal NBL1 en référence au chronogramme de la figure 12. On supposera que le programme relatif au remplacement de la cellule de mémoire normale défectueuse a déjà été -18- exécuté. Le signal de sélection de puce CS et le signal d'autorisation d'écriture WE en provenance du tampon 10 sont à l'état bas au cours de l'opération de lecture. Le prédécodeur de colonne 20 produit des signaux de prédécodage de colonne redondante RGO, RG1 et RFO à RF7 en réponse aux signaux d'adresse (A8, A8) à (Al1,A11) en provenance du tampon 10. D'autre part, lorsque la cellule de mémoire normale exempte de défaut du bloc normal NBL1 a été lue, le second signal de commande de redondance eclbs et les premier, troisième et quatrième signaux de commande de redondance Ocn, órdbst et 0cr sont respectivement à l'état haut et aux états bas. Le décodeur de bloc 18 fournit des signaux de sélection de bloc RLBS1 à RLBS16 en réponse aux signaux d'adresse (AO, È) à (A3, AJ) en provenance du tampon d'adresse. Ensuite, le décodeur de colonne redondante reconnaît que les signaux d'adresse d'entrée adressent la cellule de mémoire normale défectueuse en réponse aux signaux RGO, RG1, RFO à RF7 et RLBS1 à RLBS16, et fait passer l'un des signaux de fonctionnement redondant FCRD1 à FCRD16, c'est-à-dire la sortie d'un dispositif de programmation programmé pour remplacer la colonne normale défectueuse, à l'état bas. En conséquence, le générateur de signal d'horloge de redondance 22 fait passer le second signal de commande de redondance pclbs et les premier, troisième et Quatrième signaux de commande de redondance *cn, Ordbst et Ocr à l'état bas et aux états hauts, respectivement. D'autre part, le signal d'horloge de précharge #SLM reste à l'état haut avec l'état bas de WE, et le signal d'horloge d'égalisation eEQM, le signal d'horloge de sélection de ligne de mot OPWL et le signal d'horloge de validation d'amplificateur de détection fSA assument respectivement la forme des signaux de rythme représentés par les références numériques 200, 202 et 204 en réponse aux changements des signaux d'adresse AO à A16 et du troisième signal de commande de redondance Ordbst. Le second signal de commande de redondance Oc]bs d'état bas fait passer tous les signaux LBS1 à LBS16 en provenance du décodeur de bloc 18 à l'état bas, et le premier signal de commande de redondance Ocn d'état haut fait passer tous les signaux BS1 à BS16 en provenance du -19décodeur de bloc 18 à l'état bas. Les états bas des signaux LBS1 à LBS16 entraînent la désactivation de tous les circuits de précharge normaux NPC, des amplificateurs de détection normaux SA1 à SA8 et des décodeurs de colonne normale NCD1 à NCD16 associés aux blocs normaux NBL1 à NBL16. Le prédécodeur de rangée 16 produit les signaux BE d'état bas en réponse aux signaux BS1 à BS16 d'état bas, ce qui entraIne la désactivation de tous les décodeurs de rangée normale NRD1 à NRD8. Cependant, le prédécodeur de rangee 16 produit des signaux de sélection de rangée redondante RPS et RPE en réponse au signal d'horloge IPWL d'état haut, aux signaux BP1 à BP8 en provenance du décodeur de bloc 18, aux signaux d'adresse (A4,4) à (A7,A7) et (A12,Al2) à (A16,;T) et aux signaux de commande de redondance Ordbst et pcr, ce qui valide une ligne de rangée redondante sélectionnée vers l'état haut. De même, le circuit de précharge redondant RPC et les amplificateurs de détection redondants RSA1 à RSA8 sont activés ou validés par le troisième signal de commande de redondance Ordbst d'état haut. Par conséquent, les données peuvent être lues à partir de la colonne redondante sélectionnée par le décodeur de colonne redondante RCD. Conformément à la description qui vient d'être faite, pendant l'opération de lecture faite à partir de la cellule de mémoire sélectionnée appartenant au bloc redondant, la désactivation de tous les circuits de précharge normaux, de tous les amplificateurs de détection normaux et de tous les décodeurs de rangée et de colonne normales a pour résultat d'éviter la dissipation d'énergie. D'autre part, après lecture de la cellule de mémoire sélectionnée appartenant au bloc redondant, la lecture de la cellule de mémoire sélectionnée appartenant au bloc normal fait passer tous les signaux de sortie FCRD1 à FCRD16 du décodeur de colonne redondante RCD à l'état haut. Par conséquent, le signal de comande Oclbs passe à l'état haut et les signaux de commande fcn, Ordbst et fcr passent à l'état bas, ce qui entraIne la désactivation du circuit de précharge redondant RPC, des amplificateurs de lecture redondants RSA1 à RSA8 et du décodeur de rangée redondante RRD. Au cours d'une opération d'écriture, étant donné que l'opération 2647583, -20- de commande des signaux d'horloge ocn, oclbs, ocr et ordbst en provenance du générateur de signal d'horloge de redondance et des signaux de sortie en provenance du décodeur de bloc servant à empêcher la dissipation d'énergie s'effectue de la même manière que pour l'opération de lecture, il est inutile de fournir des explications supplémentaires. Comme décrit ci-dessus, étant donné qu'elle prévoit un bloc redondant séparé dans le dispositif de mémoire à semiconducteurs contenant une multiplicité de blocs de réseaux de mémoire, et active ou désactive les circuits de précharge, les amplificateurs de détection et les décodeurs de rangée et de colonne couplés aux blocs respectifs avec le signal d'horloge de commande de redondance, la présente invention réduit avantageusement la consommation d'énergie. Bien que l'invention ait été illustrée et décrite en référence à un mode de réalisation préféré, l'homme de l'art se rendra compte qu'il est possible d'apporter des modifications de détails sans sortir du cadre et de l'esprit de la présente invention. -21- REVENDICATIONS 1. Dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comprend: une multiplicité de blocs normaux (NBL1 à NBL16) comportant chacun une multiplicité de lignes de rangée (NWL1 à NWL512) et de paires de lignes binaires (NBL, N^WL) normales, chacune contenant respectivement une multiplicité de cellules de mémoire normales (3) reliées à et entre celles-ci, les paires de lignes binaires normales contenues dans les blocs normaux respectifs étant disposées de manière à former une multiplicité de groupes de paires de lignes binaires normales; un bloc redondant (RBL) comportant une multiplicité de lignes de rangée (RWL1 à RWL512) et de paires de lignes binaires (RBL, RBL) redondantes, chacune contenant respectivement une pluralité de cellules de mémoire redondantes (2) reliées à et entre celles-ci, les paires de lignes binaires redondantes du bloc redondant étant disposées de manière à former des groupes de paires de lignes binaires redondantes dont le nombre est égal à celui des groupes de paires de lignes binaires normales; des moyens 18 pour produire des signaux de sélection de bloc (RLBS1 à RLBS16) sélectionnant un des blocs normaux (NBL1 à NBL16) en réponse à des premiers signaux d'adresse (AO à A3); des moyens pour produire des signaux de prédécodage de colonne (RGO,RG1, RFO à RF7, GO,G1, FO à F7) adressant sélectivement une des paires de lignes binaires normales dans les groupes de paires de lignes binaires normales respectives dans chacun des blocs normaux et une des paires de lignes binaires redondantes dans les groupes de paires de lignes binaires redondantes respectives en réponse à des seconds signaux d'adresse (A8 à All); un décodeur de colonne redondante (RCD) pour sélectionner, à la réception des signaux de sélection de bloc et des signaux de prédécodage de colonne adressant une paire de lignes binaires normale contenant une cellule-de mémoire normale défectueuse, des paires de lignes binaires redondantes (RBL,r'L) dans les groupes de paires de lignes binaires redondantes correspondant à la paire de -22- lignes binaires normale défectueuse, le décodeur (RCD) produisant des signaux de fonctionnement redondant (FCRD1 à FCRD16) lors de la sélection de paires de lignes binaires redondantes; des moyens 22 pour produire un signal de commande de redondance à la réception des signaux de fonctionnement redondant (FCRD1 à FCRD16); et une multiplicité de décodeurs de colonne redondante (NCD1 à NCD16) associés aux blocs normaux respectifs (NBL1 à NBL16), un des décodeurs de colonne normale étant activé en réponse aux signaux de sélection de bloc lorsqu'une cellule de mémoire normale exempte de défaut est adressée et sélectionnant des paires de lignes binaires normales contenant une paire de lignes binaires normale ayant une cellule de mémoire normale exempte de défaut dans les groupes de paires de lignes binaires normales respectives contenues dans le bloc normal adressé, les décodeurs de colonne normale étant tous désactivés en réponse au signal de commande de redondance lorsque la cellule de mémoire normale défectueuse est adressée. 2. Dispositif de mémoire statique à accès sélectif, caractérisé en ce qu'il comprend: une multiplicité de blocs normaux (NBL1 à NBL16) comportant chacun une multiplicité de cellules de mémoire normales (3) disposées sous la forme de matrices de rangées et colonnes normales, chaque colonne normale comportant une paire de lignes binaires normales (NBL, NBL).entre lesquelles des cellules de mémoire normales disposées en colonnes normales respectives sont reliées; un bloc redondant (RBL) comportant une multiplicité de cellules de mémoire redondantes (2) disposées en rangées et colonnes redondantes, chaque colonne redondante comportant une paire de lignes binaires redondantes (RBL, RBL) entre lesquelles les cellules de mémoire redondantes disposées en colonnes redondantes respectives sont reliées, lesdites paires de lignes binaires redondantes étant destinées à remplacer des paires de lignes binaires normales (NBL,NBL) défectueuses; des moyens pour fournir des premier et second signaux de sélection en réponse aux premiers signaux d'adresse et à un premier -23- signal de commande de redondance (Ocn); des moyens de décodage de colonne normale, associés à des blocs respectifs parmi lesdits blocs normaux, pour sélectionner des paires de lignes binaires normales (NBL,NBL) exemptes de défaut, lorsque lesdites paires de lignes binaires normales sont désignées par les seconds signaux d'adresse, en réponse auxdits seconds signaux d'adresse et auxdits seconds signaux de sélection, lesdits moyens de décodage étant désactivés par lesdits seconds signaux de sélection lorsque des paires de lignes binaires normales défectueuses sont désignées par eux; des moyens de décodage de colonne redondante, réagissant auxdits seconds signaux d'adresse et auxdits premiers signaux de sélection, pour respectivement sélectionner des paires de lignes binaires redondantes (RBL,WL) correspondant aux paires de lignes binaires normales défectueuses respectives et fournir des signaux de fonctionnement redondant; et des moyens (22) pour engendrer le premier signal de commande de redondance (ócn) en réponse auxdits signaux de fonctionnement redondant (FCRD1 à FCRD16). 3. Dispositif selon la revendication 2, caractérisé en ce que lesdits moyens générateurs (22) fournissent en outre des second et troisième signaux de commande de redondance (Oclbs, Ordbst) en réponse auxdits signaux de fonctionnement redondant (FCRD1 à FCRD16) et lesdits moyens de fourniture de signaux de sélection produisent en outre des troisièmes signaux de sélection en réponse audit second signal de commande et audit premier signal de sélection, ledit dispositif étant caractérisé en ce qu'il comprend également: des moyens de précharge normaux (NPC) associés chacun à une paire respective des paires de lignes binaires normales dans les blocs normaux correspondants respectifs, lesdits moyens de précharge normaux étant désactivés par les troisièmes signaux de sélection lors de la désignation de paires de lignes binaires normales défectueuses; et des moyens de précharge redondants (RPC) associés chacun à une paire respective des paires de lignes binaires redondantes dans le bloc redondant (RBL), lesdits moyens de précharge redondants étant -24- activés par le troisième signal de commande (Ordbst) lors de ladite désignation. 4. Dispositif selon la revendication 2, caractérisé en outre par: des moyens de détection normaux (SA1 à SAS) associé chacun à une paire respective desdites paires de lignes binaires normales dans les blocs normaux respectifs (NBL1 à NBL16), lesdits moyens de détection étant désactivés par les troisièmes signaux de sélection lors de ladite désignation; et des moyens de détection redondants (RSAl à RSA8) associés chacun à une paire respective des paires de lignes binaires redondantes dans le bloc redondant, lesdits moyens de détection redondants étant activés par le troisième signal de commande (ordbst) lors de ladite désignation. 5. Dans un dispositif de mémoire à semiconducteurs comportant une multiplicité de blocs normaux (NBL1 à NBL16) comportant chacun une multiplicité de cellules de mémoire normales (3) disposées en rangées et colonnes normales, un bloc redondant (RBL) comportant une pluralité de cellules de mémoire redondantes (2) disposées en rangées et colonnes redondantes en nombre égal à celui de rangées et colonnes normales de blocs normaux respectifs, des moyens de décodage de bloc (18) réagissant à des premiers signaux d'adresse pour produire des signaux de sélection de bloc (RLBS1 à RLBS16), et des moyens de décodage de colonne normale (NCD1 à NCD16) associés chacun à des blocs normaux respectifs (NBL1 à NBL16) pour y sélectionner des colonnes normales prédéterminées en réponse à des seconds signaux d'adresse (AS à All), le perfectionnement dudit dispositif servant à remplacer des colonnes normales défectueuses dans lesdits blocs normaux par des colonnes redondantes étant caractérisée par: des moyens de décodage de colonne redondante (RCD), réagissant auxdits signaux de sélection de bloc (RLBS1 à RLBS16) et auxdits seconds signaux d'adresse (A8 à All), pour sélectionner des colonnes redondantes correspondant auxdites colonnes normales défectueuses et produire des signaux de fonctionnement redondant (FCRD1 à FCRD16); et des moyens générateurs de signaux d'horloge de redondance (22), réagissant auxdits signaux de fonctionnement redondant, pour produire -25- un premier signal de commande de redondance (Ocn); o lesdits moyens de décodage de bloc (18) produisent des signaux de sélection de moyens de décodage de colonne normale en réponse auxdits premiers signaux d'adresse et audit premier signal de commande de redondance, et lesdits moyens de décodage de colonne normale sont désactives par lesdits signaux de sélection de moyens de décodage de colonne normale lors dudit remplacement. 6. Dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comprend: une multiplicité de blocs normaux (NBL1 à NBL16) comportant chacun des cellules de mémoire normales (3) disposées en rangées et colonnes normales; un bloc redondant (RBL) comportant des cellules de mémoire redondantes (2) disposées en rangées et colonnes redondantes, lesdites colonnes redondantes respectives servant à remplacer des colonnes normales défectueuses; des moyens, reliés opérationnellement pour recevoir des premiers signaux d'adresse (A0 à A3) et un premier signal de commande (Ocn), destinés à produire des premiers et seconds signaux de sélection à partir de ceux-ci; des moyens, associés à des blocs respectifs parmi lesdits blocs normaux (NBL1 à NBL16), pour décoder afin d'y sélectionner des colonnes normales en réponse à des seconds signaux d'adresse et auxdits seconds signaux de sélection; des moyens, reliés opérationnellement pour recevoir lesdits premiers signaux de sélection et lesdits seconds signaux d'adresse, pour décoder, dans le cas o une colonne normale sélectionnée est défectueuse, en vue de sélectionner une colonne redondante qui lui correspond et pour fournir des signaux de fonctionnement redondant (RLBS1 & RLBS16); et des moyens (22) pour produire ledit premier signal de commande (ocn) en réponse auxdits signaux de fonctionnement redondant, de manière à ce que lesdits moyens de décodage pour sélectionner des colonnes normales soient tous désactives lors de leur remplacement.