FR 2642900 A1 19900810 FR 8901227 A 19890117 PROCEDE DE FABRICATION DE CIRCUITS INTEGRES A TRANSISTORS DE MEMOIRE EPROM ET A TRANSISTORS LOGIQUES La présente invention concerne le domaine de la fabrica- tion des circuits intégrés de type MOS, et plus particulièrement la fabrication des circuits intégrés comprenant des transistors à grille flottante de mémoire non-volatile électriquement program- mable (mémoire EPROM) et des transistors logiques. Dans de tels circuits intégrés, les grilles flottantes des transistors de mémoire EPROM sont constituées par un premier niveau de silicium polycristallin. Une couche d'oxyde de grille sépare ces grilles flottantes du substrat de silicium sur lequel 0 les transistors sont r;alisés. Des lignes de mot, formées par un deuxième niveau de silicium polycristallin, passent au-dessus des grilles flottantes et font office de grille de commande des transistors de mémoire à l'emplacement de ces transistors. Une couche d'isolement, également appelée couche d'oxyde interpoly, est située entre les lignes de mot et les grilles flottantes. Les transistors logiques comportent une grille réalisée avec le deuxième niveau de silicium polycristallin utilisé pour former les lignes de mot de la mémoire. Ces grilles de transistors logiques sont séparées du substrat par une deuxième couche d'oxyde de grille différente de celle située sous la grille flottante des transistors de mémoire. Les sources et drains des transistors de mémoire sont constitués par des zones à dopage élevé. Les sources et drains des transistors logiques sont formés par deux régions, une première région peu dopée et une deuxième région fortement dopée incluse dans la première région. Une couche d'isolement supplémentaire est formée et des contacts sont réalisés par gravure de cette couche d'isolement supplémentaire. Un niveau de métal est déposé et gravé pour former notamment dans la zone mémoire des lignes de bit croisant les lignes de mot, tout en étant isolées d'elles, et contactant les drains des transistors de mémoire. Dans le procédé de fabrication classique, les étapes suivantes se suivent et sont nettement séparées: - réaliser les sources et drains des transistors de mé- Y moire, - former la première région peu dopée des sources et drains des transistors logiques, - réaliser des espaceurs sur les bords latéraux des grilles de ces transistors logiques, et ) - former la deuxième région fortement dopée des sources et dralas des transistors logiques. La présente invention vise à fournir un procédé de fa- brication au cours duquel on réalise simultanément d'une part une encapsulation isolante autour des empilements de niveaux de sili- cium polycristallin constituant les grilles flottantes et les grilles de commande des transistors de mémoire et d'autre part les espaceurs sur les bords latéraux des grilles des transistors logi- ques. Les encapsulations isolantes permettent de réaliser des contacts autoalignés par rapport aux empilements de niveaux de si- licium polycristallin qu'elles entourent, et un gain en densité de transistors est obtenu. Le fait que la réalisation des encapsulations isolantes et des espaceurs soit simultanée présente l'avantage de diminuer le nombre d'étapes technologiques de fabrication. Pour atteindre ces objets, la présente invention prévoit un procédé de fabrication de circuits intégrés de type MOS qui comportent des transistors a grille flottante de mémoire et des transistors logiques, comprenant les étapes suivantes: a) réaliser des zones d'oxyde épais, b) réaliser entre les zones d'oxyde épais une première O10 couche d'oxyde de grille, et déposer un premier niveau de silicium polycristallin et une première couche d'isolement, c) graver à l'emplacement des transistors logiques la première couche d'isolement, le premier niveau de silicium poly- cristallin et la première couche d'oxyde de grille, d) réaliser une deuxième couche d'oxyde de grille et dé- poser un deuxième niveau de silicium polycristallin, e) déposer une deuxième couche d'isolement, f) graver à l'emplacement des transistors de mémoire et des transistors logiques la deuxième couche d'isolement et le deuxième niveau de silicium polycristallin, g) graver dans la zone mémoire, à l'aplomb de la deuxième couche d'isolement et du deuxième niveau de silicium polycristal- lin gravés à l'étape précédente, la première couche d'isolement et le premier niveau de silicium polycristallin, h) réaliser les sources et drains, de dopage élevé, des transistors de mémoire par implantation, i) réaliser à l'emplacement des sources et drains des. transistors logiques une première région peu dopée par implanta- tion, J) éliminer la deuxième couche d'isolement à l'emplace- ment des transistors logiques, 26429 00 k) déposer une troisième couche d'isolement qui est en- suite gravée sur l'ensemble du circuit de façon anisotrope en laissant dans la zone mémoire des zones de flanc sur les bords la- téraux des empilements de premier et deuxième niveaux de silicium polycristallin et en laissant, à l'emplacement des transistors lo- giques, des espaceurs sur les bords latéraux des parties de deuxième niveau de silicium polycristallin présentes, 1) réaliser à l'emplacement des sources et drains des transistors logiques-une deuxième région fortement dopée par im- plantation, m) déposer dans la zone mémoire une couche de nitrure de silicium, déposer sur l'ensemble du circuit une quatrième couche d'isolemenrt, réaliser par gravure de la quatrième couche d'isole- ment des contacts dans la zone mémoire et à l'emplacement des transistors logIques, les contacts dans la zone mémoire étant au- toal.-;nés par rapport aux empilements de premier et deuxième ni- veau- de silicium polycristallin, et déposer utle couche de métal. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes 1 à 6 qui représentent des étapes d'un procédé de fabrication de circuits intégrés selon l'invention. De façon générale, comme cela est classique dans la re- présentation des circuits intégrés, on notera que les diverses fi- gures ne sont pas représentées à l'échelle ni d'une figure à l'autre, ni à l'intérieur d'une figure, et notamment que les épaisseurs des couches sont dessinées arbitrairement dans le but de faciliter la lecture des figures. La figure 1 représente, à une étape de fabrication inter- nédiaire, une vue en coupe d'un circuit intégré comprenant des transistors à grille flottante de mémoire-EPROM et des transistors logiques. Les dispositifs sont réatlsés sur uin substrat l. Des À Tnzitz np alquivesual ans agsodgp elq e IZ juawaIosTp atlznoz amtsToil aun - senbiSoI saolstsuea3 sap uam3aDeldma.1 e agutm$iTa, 93 a Il 3uataaliosT,p atlzno3 arwètxnep vl 'i ainSTg uS Àuolle=uuldmt aed alestlsa 939 iuazmolu2 e senblgoI sioisTsuea sap suteap la sDanos sep aT -;ud au$sTui '-Izduaxa aud N a8edop ap 'agdop nad 81 uoi$9a azZim -azd aun -uoTqueldmT ked sgsTIBga ga9 quo aiTougm ap sioisTsurai SZ sap '-adwaxe jud +1 a3sdop ap 'LI suTvap la 91 saoanos sel 'uoTz -vpXxogi aun Tqns s iTniliD aI 'C vanSt3 el ap ade I V -sjolssuBa:l sep suTeap la saDlnos sap luamezeldriad e saguTmII9 939 quo g la z aglIT1 ap apú(xop salDnoD Saq.Iuamap -gvgad sgAva2 9 ulIlllsTa Xlod mnî !I$s ap reaAku np la I zuaI 0- -oST,p ailDnoD el ap qv[oIdvI Pa!omgm auoz el suep saAvi2 gig quo ç uTiieSiaoTDiod UnIZTITS ap nvaAtu el 3a uaIosIp aqono e- *9 ullisia Xlod tnlalIts ap P;aAu ewk!xnap al la 1I uuaPGIOST,p atqonov amtxnap 23ez0 'sanbio01 saons;Suua sap la eIomgm ap sao's!sup -..p Z celc!iae, e 'tAZ12 a uo la Il uaeaIOsTP a4z iT -noo amulxnap aun gsodgp e uo IZ ain]j el ap adewgI V *gscd9p jz aiTnsu? e 9 utelaz3sTlaiod wnyDIIts ap nueAlu aeq-cxiap ufi -( a UaelOSTp eqo --IIOD VI DZAv I]ORUim DtlO2 el sUPp pU03UOD eS allias ap apXxo,p aqD -noD auLTxnap -ala) ztnvatD np alquasual ans ç aIltaS ap apXxop 0I aqnoz awmxnap Pun 9sTlIgi e uo la 'gAelua a99 e a2enbsvu aq À(saanSTj sal ans II e!3aud) sanb!2ol sao2sisurai sap queuLoawdela,I v sguTUTtI 939, quo z aliI2 ap apXxo,p atlnoz sI 3o ú uTPll -gTaoIod mnTI111s ap nveAlu el ' uuamalosT,p aeqnoz et '(seanZT; sel ans I aTiaud) aiomgw auoz el ap a2unbsem sa3dV.sgsodgp 939 g aiTnsue 3uo quemuialosTp auqnoD aglTaid aun la ú ulTleisTliKlod unTaTITs ap nvaàTu 3aaTead un *Z al'ITaS aP apKxo,p aqznoz eaQTwaad aun a; )sTluga gzq B s-.B-daj apgXop auoz anbeulqD a-iiun s agmloi 9:1 quo 's4anSgT sal-ins sed iuessIwaedduu inb 's-IEd9 apfxop sauoz O06Zt9Z A l'étape de la figure 5, la troisième couche d'isole- ment 21 a été gravée de façon anisotrope. Dans la zone mémoire, il reste de cette couche d'isolement 21 des zones - flanc 21-a sur les bords latéraux des empilements formés par les premier et deuxième niveaux de silicium polycristallin 3 et 6 et les première et deuxième couches d'isolement 4 et 11 respectivement. A l'empla- cement des transistors logiques, il reste de la troisième couche d'isolement 21 des espaceurs 21-b sur les bords latéraux des par- ties de silicium polycristallin 6 présentes. Une oxydation a en- 1N suite été réalisée sur l'ensemble du circuit. Il en résulte une fine couche d'oxyde 22. Des pointillés ont été rajoutés sur la figure 5 pour in- diquer la séparation entre les zones de flanc 21-a et la deuxième couche d'isolement 11 dans la zone nmémoire. Les zones de flanc 21-a et la couche d'isolement 11 forment une encapsulation isolan- te 23 autour de chaque empilement de niveaux de silicium polycris- tallin dans cette zone mémoire. Une deuxième région fortement dopée 24 a été réalisée à l'emplacement des sources et drains des transistors logiques par implantation pour en achever la formation. A l'étape de la figure 6, une couche de nitrure de sili- cium 31 a été déposée dans la zone mémoire et une quatrième couche d'isolement 32 a été déposée sur l'ensemble du circuit. Cette cou- che d'isolement 32 est par exemple réalisée en oxyde de silicium dopé au bore et au phosphore (BPSG) que l'on fait fluer lors d'un traitement thermique à une température de l'ordre de 800'C. Des contacts ont été formés par gravure de la couche de BPSG 32 (dans la zone mémoire, les contacts sont réalisés au niveau des drains 17 des transistors). La couche de BPSG subit de nouveau un fluage par traitement thermique autour de 800 C. La couche de nitrure de silicium 31 ainsi que l'oxyde présents à l'emplacement des contacts sont éliminés. Une couche de métal 33 est ensuite déposée. Les contacts réalisés dans la zone mémoire sont autoali- gnés par rapport aux empilements de premier et de deuxième niveaux de silicium polycritallin. De préférence, la deuxième couche d'isolement 11 compor- te une épaisseur hl (figure 2) choisie de façon à optimiser la distance 1 (figure 6) entre le deuxième niveau de silicium poly- cristallin 6 et le métal 33 au niveau des-contacts dans la zone mémoire. Pour cela, l'épaisseur hl devra être de l'ordre de gran- deur de la hauteur e (figure 2) de l'empilement comprenant les premier et deuxième niveaux de silicium polycristallin 3 et 6 et la couche d'isolement 4. Cela correspond à une hauteur e égale par exemple à 600 nm. La troisième couche d'isolement 21 comporte de préféren- ce une épaisseur h2 (figure 4) choisie de façon à optimiser la largeur b (figure 5) de la base des espaceurs 21-b à l'emplacement des transistors logiques. Le mode de réalisation du procédé selon l'invention dé- crit avec les figures présente comme transistors logiques des transistors à canal N. Le circuit intégré peut comprendre à la fois des transistors logiques à canal N et des transistors log0- ques à canal P dans le cadre d'une technologie CMOS. Dans ce cas, des régions peu dopées P sont réalisées à l'emplacement des sour- ces et drains des transistors logiques à canal P après la réalisa- tion des régions peu dopées N, puis des régions fortement dopées P+ sont formées après la réalisation des régions fortement dopées N+ des transistors logiques à canal N. 2642900' REVENDICATIONS 1. Procédé de fabrication de circuits intégrés de type HOS qui comportent des transistors à grille flottante de mémoire et des transistors logiques, comprenant les étapes suivantes: a) réaliser des zones d'oxyde épais, b) réaliser entre les zones d'oxyde Epais une première couche d'oxyde de grille (2), et déposer un premier niveau de silicium polycristallin (3) et une première couche d'isolement (4), c) graver à l'emplacement des transistors logiques la première couche d'isolement (4), le premier niveau de silicium polycristallin (3) et la première couche d'oxyde de grille (2), d) réaliser une deuxième couche d'oxyde de grille (5) et déposer un deuxième niveau de silicium polycristallin (6), caractérisé en ce qu'il comprend en outre les étapes suivantes: e) déposer une deuxième couche d'isolement (11), f) graver à l'emplacement des transistors de mémoire et des transistors logiques la deuxième couche d'isolement (11) et le deuxième niveau de silicium polycristallin (6), g) graver dans la zone mémoire, à l'aplomb de la deuxième couche d'isolement (11) et du deuxième niveau de silicium poly- cristallin (6) gravés à l'étape précédente, la première couche d'isolement (4) et le premier niveau de silicium polycristallin (3), h) réaliser les sources (16) et drains (17), de dopage élevé, des transistors de mémoire par implantation, i) réaliser à l'emplacement des sources et drains des transistors logiques une première région (18) peu dopée par im- plantatton, j) éliminer la deuxième couche d'isolement (11) à l'em- placement des transistors logiques, k) déposer une troisième couche d'isolement (21) qui est ensuite gravée sur l'ensemble du circuit de façon anisotrope en laissant dans la zone mémoire des zones de flanc (21- a) sur les bords latéraux des empilements de premier et deuxième niveaux de silicium polycristallin et en laissant, à l'emplacement des tran- sistors logiques, des espaceurs (21-b) sur les bords latéraux des parties de deuxième niveau de silicium polycristallin présentes, 1) réaliser à l'emplacement des sources et drains des transistors logiques une deuxième région (24) fortement dopée par implantation, m) déposer dans la zone mémoire une couche de nitrure de silicium (31), déposer sur l'ensemble du circuit une quatrième !5 couche d'isolement (32), réaliser par gravure de la quatrième couche d'isolement (32) des contacts dans la zone mémoire et à l'emplacement des transistors logiques, les contacts dans la zone mémoire étant autoalignés par rapport aux empilements de premier et deuxième niveaux de silicium polycristallin, et déposer une couche de métal (33). 2. Procédé de fabrication de circuits intégrés selon la revendication 1, caractérisé en ce que la deuxième couche d'isolement (11) a une épaisseur (hl) choisie de façon à optimiser la distance (1) entre le deuxième niveau de silicium polycristal- lin (6) et le métal (33) au niveau des contacts dans la zone mé- moire. 3. Procédé de fabrication de circuits intégrés selon la revendication 1, caractérisé en ce que la troisième couche d'isolement (21) a une épaisseur (h2) choisie de façon à optimiser la largeur (b) de la base des espaceurs (21-b) à l'emplacement des transistors logiques. 4. Procédé de fabrication de circuits intégrés selon la revendication 1, caractérisé en ce que, à l'étape i), un premier ensemble de régions peu dopées d'un premier type de conductivité et un deuxième ensemble de régions peu dopées du deuxième type de conductivité soient réalisés par deux implantations successives, et en ce que, à l'étape 1), un premier ensemble de régions forte- ment dopées du premier type de conductivité et un deuxième ensem- ble de régions fortement dopées du deuxième type de conductivité soient réalisés par deux implantations successives, pour former des transistors logiques à canal _T et des transistors logiques à canal P dans le cadre d'une technologie CMOS.