FR 2646742 A1 19901109 FR 8905905 A 19890503 Dispositif pour synchroniser un signal pseudo-binaire avec un signal d'horloge régénérée à sauts de phase La présente invention concerne un dispositif pour synchroniser un signal pseudo-binaire avec signal d'horloge en un signal synchronisé sortant. Dans la suite, les termes "signal pseudo-binaire" désignent un signal logique ayant une période nominale et comprenant des premiers et seconds éléments binaires, comme défini ci-après. Un premier élément binaire est signalé par des premier et second n. eaux logiques complémentaires respectivement sensiblement pendant des première et seconde demi-périodes nominales lu successives. Un second élément binaire est signalé par le second niveau logique sensiblement pendant une période nominale. En outre, un premier élément binaire est toujours encadré par deux seconds éléments binaires, c'est-à-dire succède un second élément binaire et précède un autre second élément binaire. Deux tels signaux pseudo-binaires sont produits par des convertisseurs bipolaires-binaires connus. Les premiers éléments binaires correspondent à des marques de polarité positive, ou bien à des marques de polarité négative dans un signal bipolaire reçu par le convertisseur. Le signal d'horloge a une période d'horloge sensiblement inférieure à la période nominale, et offre des sauts de phase périodiques afin que le signal d'horloge ait une période moyenne quasiment égale à la période nominale. Un tel signal d'horloge peut être régénéré à partir du signal bipolaire reçu par le convertisseur en fonction d'un signal d'horloge local sans saut de phase et ayant une période sous-multiple de ladite période d'horloge régénérée. De tels signaux pseudo-binaire et d'horloge régénérée sont établis notamment dans des circuits de synchronisation pour synchroniser des signaux plésiochrones par une méthode de justification positive en vue de les multiplexer dans un multiplexeur temporel, comme décrit dans la demande de brevet français FR-A-2564267, ou la EP-A-0165122 correspondante. -2- Selon la technique antérieure, le signal d'horloge local a une période strictement inférieure à la demi-période nominale du signal pseudo-binaire. Par suite, les sauts de phase qui ont une amplitude égale à une fraction de la période du signal d'horloge régénéré, interviennent pendant les premières demi-périodes nominales des éléments binaires du signal pseudo-binaire, grâce à la circuiterie logique incluse dans le circuit de synchronisation. En d'autres termes, les instants significatifs du signal d'horloge régénérée, tels que des transitions actives prédéterminées, en général du second niveau logique "0"' au premier niveau logique "1", dans le signal d'horloge régénérée oscillent entre les limites des premières demi-périodes nominales afin de différencier les éléments binaires. Par exemple, l'emploi d'une simple bascule bistable synchronisée par le signal d'horloge régénérée permet de reformer le signal pseudo-binaire en un signal synchronisé. Deux telles bascules sont incluses aux entrées d'un transcodeur HDBn/binaire compris dans le circuit de synchronisation précité et produisant un signal binaire reformé correspondant au signal bipolaire reçu. La bascule permet ainsi de lire le niveau du signal pseudo-binaire pendant les demi- périodes nominales pour autant qu'il y ait identité entre l'information binaire supportée par un élément binaire et le niveau logique dans la première demi-période nominale correspondante. Toutefois, une telle lecture est erronée si le signal pseudo-binaire est affecté d'une gigue telle que le niveau logique dans une première demi-période nominale diffère de celui correspondant à l'information binaire. Par exemple, si dans des premiers éléments binaires du signal pseudo-binaire, le second niveau logique à "0" est déjà présent à partir du second quart de la période nominale, la lecture sera fausse pour toute transition active du signal d'horloge régénérée intervenant pendant ce second quart de période. Par ailleurs, il convient de souligner que l'emploi de la bascule bistable précitée ne permet pas de former un signal synchronisé correct lorsque les sauts de phase du signal d'horloge régénérée sont égaux ou supérieurs à la demi-période nominale. En 3- effet, si une transition active du signal d'horloge régénérée intervient pendant une seconde demi- période nominale d'un élément binaire du signal pseudo-binaire correspondant normalement au second niveau logique "0", la transition active ne permet pas de distinguer si l'élément binaire est un premier ou un second élément binaire. Comme on le verra dans la suite, des sauts de phase supérieurs à la demi-période nominale peuvent être imposés par des conditions de fonctionnement de composants électroniques, particulièrement afin de concilier la vitesse de fonctionnement de composants électroniques avec le débit du signal pseudo-binaire relativement élevé. L'invention vise donc -à fournir un signal pseudo- binaire synchronisé ayant un débit élevé et comportant des éléments binaires de largeur calibrée au moyen d'un signal d'horloge régénérée ayant des sauts de phase supérieurs à ceux selon la technique antérieure. A cette fin, un dispositif pour synchroniser tel que défini dans l'entrée en matière, est caractérisé en ce que les sauts de phase du signal d'horloge ont une amplitude constante au plus sensiblement égale à la période du signal d'horloge, et en ce que le dispositif comprend des moyens recevant le signal pseudo-binaire pour produire un premier signal logique ayant des états alternativement aux second et premier niveaux en réponse à des transitions du second niveau au premier niveau dans le signal pseudo-binaire, des moyens commandés par le signal d'horloge pour mettre en phase lesdites transitions de niveau logique dans le premier signal logique avec des transitions actives prédéterminées du signal d'horloge en un signal logique en phase, et des moyens commandés par le signal d'horloge pour fournir ledit signal synchronisé sortant avec des créneaux au premier niveau logique ayant une largeur égale à la période du signal d'horloge et respectivement établis en réponse aux transitions du signal logique en phase. Comme on le verra dans la suite, l'invention est particulièrement mise en oeuvre lorsque l'amplitude des sauts de -4- phase du signal d'horloge est sensiblement comprise entre une demi-période et une période du signal d'horloge, bien que le dispositif pour synchroniser fonctionne également pour une amplitude des sauts de phase inférieure à la demi-période du signal d'horloge. Selon d'autres caractéristiques de l'invention, les divers moyens fonctionnels précités sont sous la forme de composants logiques, tels que bascules et portes, afin que le dispositif soit réalisé sous la forme d'un circuit intégré. D'autres caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante de réalisations préférées de l'invention en référence aux dessins annexés correspondants, dans lesquels: - la Fig. I est un bloc-diagramme d'un multiplexeur multiplexant M signaux numériques plésiochrones, l'un des circuits de synchronisation dans le multiplexeur étant détaillé; - la Fig. 2 montre des formes d'onde de signaux établis dans le circuit de synchronisation et utilisés pour régénérer un signal d'horloge et synchroniser un signal pseudo-binaire relatifs à un signal plésiochrone reçu; - la Fig. 3 montre schématiquement un circuit de régénération de signal d'horloge inclus dans le circuit de synchronisation; - la Fig. 4 montre en détail l'un de deux dispositifs de synchronisation et calibrage de signal pseudo-binaire selon l'invention inclus dans le circuit de synchronisation; et - les Figs 5 et 6 montrent des formes d'onde de signaux établis dans les deux dispositifs de synchronisation et calibrage, respectivement. Afin de mieux appréhender les avantages d'un dispositif de synchronisation et calibrage selon l'invention, une utilisation préférée de celui-ci est décrite dans le cadre de la synchronisation d'un signal numérique plésiochrone avec un signal d'horloge régénérée, effectuée dans un circuit de synchronisation inclus dans un multiplexeur numérique temporel. Un tel circuit de synchronisation est déjà décrit dans la demande de brevet précitée FR-A-2564267. - Le multiplexeur reçoit M signaux composants numériques plésiochrones a! à sM ayant un débit nominal faible égal à do et les multiplexe en un signal résultant numérique R ayant un débit élevé égal à D > (M.d0). Par définition, les signaux composants s! à SaM ont des débits réels d à dM variant sensiblement de part et d'autre du débit nominal faible do dans des limites prédéterminées en raison d'une indépendance d'horloges respectives établissant les signaux composants. Avant de procéder au multiplexage, les signaux composants a1 à sM sont transformés en des signaux composants synchrones dits justifiés sjl à sjM ayant un débit commun dj = D/M dans des circuits de synchronisation 11 à 1M respectivement. Le débit dj est sensiblement supérieur au débit do et est donné par la relation: dj = (1+ú) do o c est un nombre plus petit que l'unité et est choisi de manière que le débit dj soit toujours supérieur à tous les débits réels des signaux composants s à sM. La différence entre le débit dj et les débits réels d1 à dM des signaux composants est comblée par des bits de remplissage appelés bits de justification selon un procédé O20 connu de multiplexage par justification positive. En pratique, la différence de débits motivant la synchronisation des signaux composants 1 à SM se traduit par une insertion systématique de bits d'indication de justification ainsi que d'un mot de verrouillage de trame et, le cas échéant, de bits de service ayant des emplacements prédéterminés respectifs dans une trame du signal résultant R. Pour un signal composant, des bits d'indication de justification sont destinés à indiquer si un bit de justification occupant un emplacement prédéterminé dans la trame est transmis ou remplacé par un bit d'information, an vue d'un démultiplexage ultérieur du signal résultant. Dans la Fig. 1 est représenté en détail l'un, Im, des circuits de synchronisation relatif à l'un, s, des signaux composants, ou l'indice entier m est compris entre 1 et l'entier M. Les autres circuits de synchronisation 11 à 1M relatifs aux autres signaux sa1 à aM sont identiques au circuit 1. Le signal composant numérique s est transmis en un code -p r m bipolaire à haute densité HDBn dans une ligne à paire symétrique -6 - 2, ou une ligne coaxiale. Il est rappelé qu'un signal numérique en M code HDBn est un signal bipolaire dans lequel un zéro binaire est codé comme un "0" et un un binaire est codé alternativement comme une marque a de polarité positive ou une marque b de polarité négative, comme montré dans une première ligne de la Fig. 2. Plus précisément, pendant une période nominale TO = 1/dO = T - 1/d O O m m d'un élément binaire et en l'absence de gigue dans le signal sm, un zéro bipolaire est signalé par une tension nulle, tandis que des marques a et b sont signalées par des créneaux ayant respectivement des polarités positive et négative pendant une première demi-période T0/2 et par une tension nulle pendant la seconde demi-période TO0/2. n désigne un entier prédéterminé indiquant le nombre maximum de zéros consécutifs qui peuvent se trouver dans le signal bipolaire s. Dans une suite de (n+1) zéros consécutifs du m signal binaire initial, le dernier bit est remplacé d'une manière connue par une marque de violation de bipolarité. Généralement, l'entier n est égal à 3. Le signal composant s en code HDBn est m transmis par la ligne 2 à un convertisseur bipolaire-binaire 3 à m travers un transformateur différentiel d'entrée 30 m Le convertisseur 3 distingue les marques bipolaires a et b en fonction de deux couples de seuils de tension prédéterminés correspondant aux polarités positive et négative et redresse les marques négatives b. Deux sorties 31+ et 31- du convertisseur 3 appliquent respectivement deux signaux pseudo-binaires HDB+ et HDB- à deux entrées 40+ et 40- d'un transcodeur HDBn/binaire 4 et à deux entrées 50+ et 50- d'une porte OU 50 incluse dans un circuit de régénération de signal d'horloge 5 montré à la Fig. 3. Les signaux pseudo-binaires HDB+ et HDB- sont montrés dans des seconde et troisième lignes de la Fig. 2. Le signal HDB+ comprend des bits "1" qui correspondent aux iarques positives a du signal codé s, et des bits "0" qui correspondent aux marques négatives b et aux zéros du signal codé s m. Le signal HDB- comprend des bits m "1" qui correspondent aux marques négatives b du signal codé s m, et des bits "0" qui correspondent aux marques positives a et aux zéros du signal codé s. Sachant que les bits "1" étaient alternativement codés en des marques positives et négatives dans le signal bipolaire s, tout bit "1" dans l'un ou l'autre des signaux 264&742 -7 - pseudo-binaires HDB+ et HDB- est toujours précédé d'un zéro et toujours suivi d'un zéro. A une sortie 501 de la porte OU 50, un signal HDB± résulte de la combinaison des signaux HDB+ et HDB- et comprend tous les bits "1" de ces deux signaux, comme montré à une quatrième ligne en la Fig. 2. Dans les signaux HDB+ et HDB-, en l'absence de gigue, un bit "1" est ainsi composé d'un créneau au premier niveau logique haut pendant une première période nominale Tm/2, et d'un second niveau à zéro pendant une seconde période nominale T /2. Comme on le verra dans la suite, les créneaux à m l'état "1" dans le signal RDB± serviront à régénérer le signal d'horloge ayant servi à transmettre le signal s. Le transcodeur HDBn/binaire 4 transcode les signaux HDB+ et HDB- en y détectant les viols de bipolarité et combine ces deux signaux dépourvus des viols de bipolarité en un signal reformé en code binaire SB. Une sortie 41 du transcodeur 4 transmet le signal reformé binaire SB à une fréquence de rythme moyenne égale à d m vers une entrée 60 d'un circuit de mémorisation et de justification 6. Le transcodage des signaux pseudobinaires HDB+ et HDB- en le signal binaire SB dans le transcodeur 4 et l'écriture du signal binaire SB dans une mémoire tampon incluse dans le circuit 6 sont commandés par un signal d'horloge HRG régénéré par le circuit 5 et propre au signal composant sm. Ainsi, le convertisseur 3, le transcodeur 4 et le circuit 5 constituent ensemble un circuit de récupération de rythme et de mise en forme 345, appelé parfois joncteur, qui délivre le signal reçu s sous la forme d'un signal binaire reformé SB, et un signal m d'horloge HRG établi à partir du signal reçu s et plus précisément à partir du signal HDB±. Le signal d'horloge régénéré HRG est synchronisé avec un RG i signal d'horloge h produit localement par un oscillateur. La fréquence du signal d'horloge h doit remplir les conditions suivantes Cl et C2: CI) La fréquence du signal h doit être strictement supérieure au double de la fréquence de rythme du signal sa: h - A.(l+j).d m o A désigne un entier supérieur ou égal à 2, et i désigne un nombre inférieur à 1; -8- C2) La fréquence du signal h doit âtre compatible avec la vitesse de fonctionnement maximum de la technologie envisagée pour intégrer le circuit de synchronisation 1. Dans le cas présent, la m fréquence du signal d'horloge h doit être inférieure à la fréquence maximum de fonctionnement fmax de la technologie CMOS/1,5 pm égale max à 70 MHz: h affecté de sauts de phase ayant une amplitude élevée. Si la fréquence du signal h est choisie telle que: h = A.dj avec A > 2, cette valeur de fréquence vérifie la condition C1 et permet d'utiliser un unique oscillateur local 70 inclus dans une base de temps 7 du multiplexeur, pour générer la fréquence d'horloge h et la fréquence de rythme D=M.dj du signal résultant R. Toutefois, un autre oscillateur local 55, montré en traits pointillés à la Fig. 1, est utile uniquement si la fréquence du signal h est choisie différente de A.dj, c'est-à-dire - (l+j).d # dj. Par exemple, selon la demande de brevet FR-A-2564267, pour un multiplexeur qui justifie Mr4 signaux plésiochrones s5 à s4 au débit nominal d =2048 kbit/s en quatre signaux justifiés au débit dj=2112 kbit/s, et qui multiplexe les signaux-justifiés en un signal résultant R au débit D = M.dj = 8448 kbit/s, la fréquence du signal d'horloge local h est égale à A.dj, o A est par exemple égal à 8, soit h=16896 kHz. Dans ce cas, la fréquence de rythme D est obtenue par une division en fréquence, ici par 2, du signal d'horloge h engendré directement par l'oscillateur local 70, comme montré par une liaison en traits pointillés dans la base de temps 7 à la Fig. 1. Par contre, si la fréquence de rythme D du signal résultant R est supérieure à la fréquence maximale f de 70 MHz due à la max technologie CMOS/1,5 pm, le signal d'horloge h est produit par une division de la fréquence de rythme engendrée par l'oscillateur local 70. Tel est le cas pour un multiplexeur qui justifie quatre signaux plésiochrones 11 à 14 au débit nominal d =34,368 Mbit/s en quatre signaux justifiés au débit dj-34, 816 Mbit/s et qui multiplexe ces signaux justifiés en un signal résultant R au débit D=M.dj-139,264 Mbit/s. Pour cette seconde variante, l'entier A doit être égal à sa valeur minimale 2, afin de vérifier la condition C2, soit h = 2(34,816) = 69,632 MHz comporte des diviseurs de fréquence 71 reliés à l'oscillateur 70. En référence à la cinquième ligne de la Fig. 2, la fréquence du signal d'horloge locale h est supposée égale au double Adj=2dj du débit des signaux justifiés sjl à sjM, selon l'exemple précité de la seconde variante. Au moyen des diviseurs de fréquence 71, la base de temps 7 délivre par un bus 80 notamment un signal d'horloge à la fréquence D à une entrée d'horloge commune aux étages d'un registre à décalage dans un convertisseur parallèle-série classique 8. En outre, un signal d'horloge à la fréquence dj est appliqué par les diviseurs de fréquence 71 à des entrées d'horloge de lecture 6Ll à 6LM relatives aux mémoires tampons incluses respectivement dans les circuits de mémorisation et justification 6 dans les circuits de synchronisation 11 à 1M, ainsi qu'à une entrée d'horloge 81 de portes ET incluses dans le convertisseur 8. D'autres entrées de ces portes ET reçoivent respectivement les signaux binaires justifiés sj1 à sjM transmis respectivement par des sorties 611 à 61M desdites mémoires tampons. Le circuit 6 comprend d'une manière connue, outre la mémoire tampon, des moyens de demande de justification, des moyens de lecture pour ordonner des justifications, et un circuit de comparaison de phase. Le circuit 6 est destiné à élever le débit initial do0 au débit dj en insérant systématiquement des bits d'indication de justification et, à la demande, des bits de justification dans le signal binaire reformé SB à la sortie 41 du transcodeur 4. Les bits du signal reformé sont écrits dans la 3 r mémoire tampon du circuit 6 sous la commande du signal d'horloge régénérée HRG appliqué à une entrée d'horloge d'écriture 6E du - 10 - circuit 6. Les bits du signal justifié sjm sont lus sous la commande du signal d'horloge appliqué à l'entrée 6L. m Le convertisseur parallèle-série 8 multiplexe bit à bit les N signaux composants justifiés sj1 à sje en le signal résultant R et insère à une fréquence de trame un mot de verrouillage de trame et des bits de service. Comme montré schématiquement à la Fig. 3, le circuit de régénération 5 comprend essentiellement, comme déjà décrit dans la FR-A-2564267, outre la porte OU 50, un comparateur de phase 51 sous la forme d'une bascule bistable, un générateur de signal d'inhibition d'impulsions d'horloge locale 52 sous la forme d'une bascule bistable, un circuit ET 53, et un circuit diviseur de fréquence 54 ayant un rapport A. On rappelle que l'entier A est égal à 2 relativement à la Fig. 2. Le circuit logique 5 vise à produire le signal d'horloge régénérée HRG qui est composé de séquences de créneaux ayant la période Tj correspondant au débit dj des signaux justifiés et dans lequel les séquences de créneaux sont décalées par des sauts de phase qui dépendent du déphasage entre un signal d'horloge à la fréquence d du signal s quasiment égale à m_ m dos0, et un signal d'horloge régénérée H0 à la fréquence plus élevée dj égale à celle du signal justifié sjm. Le comparateur de phase 51 compare le signal redressé HDB± combinant les signaux pseudo-binaires HDB+ et HDB- sortant de la porte OU 50 avec un signal d'horloge régénérée H ou avec tout O- autre signal synchrone H'0 avec le signal H0 et délivré par le circuit diviseur de fréquence 54 afin d'établir un signal de correction de phase SCP comportant des créneaux dont la largeur est proportionnelle audit déphasage. Le générateur 52 synchronise les fronts des créneaux du signal de correction SCP avec le signal d'horloge local h en un signal d'inhibition SI. A travers le circuit ET 53, chaque créneau du signal d'inhibition SI supprime une impulsion du signal d'horloge locale h, afin d'obtenir en sortie du circuit diviseur 54 le signal d'horloge régénérée H0 et le signal H'0 à appliquer au comparateur de phase 51. Les divers signaux précités sont indiqués dans la Fig. 2, pour un rapport de division A égal à 2 et des signaux H0 et H'0 en phase ayant des créneaux de largeurs respectives Tj/2 et Tj/4. - I1 - Comme cela apparaît dans la huitième ligne de la Fig. 2, le signal H comporte des créneaux ayant strictement la largeur TJ/2-1/(2dj). Les créneaux sont en phase avec des transitions actives, ici montantes, du signal d'horloge locale h, et forment des séquences dans lesquelles les créneaux sont strictement espacés de la largeur TJ/2. Les séquences de créneaux sont décalées par des sauts de phase de largeur TJ/2 à une fréquence A(dj-dm) égale à celle du signal d'inhibition d'impulsion SI. La boucle de phase incluse dans le circuit 5 asservit ainsi la fréquence moyenne des créneaux du signal d'horloge régénéré H0 sur le débit d du signal entrant s. Les sauts de phase sur le signal d'horloge sont donc m quasiment d'un demi-élément binaire, ce qui correspond à la valeur minimale 2 du rapport A. Comparativement à la technique antérieure, les sauts de phase ayant une amplitude moyenne de Tj/2 dans le signal H0 sont admissibles dans la mesure o les transitions actives du signal Ho, telles que les fronts montants des créneaux dans le signal H0, interviennent toujours pendant les premières demi-périodes des éléments binaires des signaux HDB+ et HDB-, afin de distinguer les états "'1" et "0" entre éléments binaires en vue du transcodage dans le transcodeur 4. Dans le cas présent, il est alors prévu en sortie du circuit 5, une bascule bistable 56 dont l'entrée de données D reçoit le signal HO, l'entrée d'horloge inverse C reçoit le signal d'horloge locale h et la sortie Q produit un signal d'horloge régénérée HRG. Le signal HRG montré à une dizième ligne de la Fig. 2 présente des fronts montants actifs sensiblement centrés au milieu des intervalles d'élément binaire du signal HDB±, grace au retard de TJ/4 créé par la bascule 56 déclenchée par les fronts descendants du signal h. En d'autres termes, les fronts actifs 3Q montants du signal HRG oscillent entre les limites des intervalles unitaires T du signal HDB+ ou HDB-. Les sauts de phase dans le m signal HRG sont tolérés par la nature même du principe de la justification dans le circuit 6 dont la mémoire tampon réalise un lissage de la gigue provoquée par lesdits sauts de phase, grace au comparateur de phase entre le signal HRG utilisé en écriture et du signal de fréquence dj utilisé en lecture et appliqué à l'entrée 6L m - 12 - Toutefois, en pratique, le signal bipolaire reçu s est m affecté d'une gigue de fréquence élevée qui se traduit par un glissement variable des créneaux à l'état "1" dans -les signaux pseudo-binaires HDB+ et HDB-. Ce glissement affecte non seulement les positions temporelles des fronts montants et descendants de chacun des créneaux "'1" d'une marque bipolaire a ou b, mais également la largeur de ces créneaux qui peut être inférieure à T0/2 ou bien supérieure à T0/2. Il en résulte que si une transition active du signal régénéré HRG servant à la lecture d'un élément binaire intervient pendant l'une des demi-périodes nominales T0/2 d'un élément binaire "1" o le signal HDB+ ou HDB- est égal à "0" alors qu'il devrait être égal à "1", ou pendant l'une des demi-périodes T0/2 d'un élément binaire "0" o le signal HDB+ ou HDB- est égal à "1" alors qu'il devrait être égal à "0", l'élément binaire correspondant dans le signal binaire reformé SB est erroné. Ceci peut également induire d'autres erreurs lors du transcodage dans le transcodeur 4, inhérentes à la détection des viols de bipolarité. En addition à la gigue dans le signal bipolaire sm, des fronts m montants actifs du signal d'horloge régénéré sont compris dans les secondes demipériodes des éléments binaires du signal pseudo-binaire HDB+ ou HDB-, comme montré aux Figs. 5 et 6 du fait des sauts de phase d'amplitude Tj/2. Dans ce cas, une lecture directe de l'élément binaire indiquerait un état "0" alors que l'élément binaire peut correspondre à "1" binaire. Il en résulte que les méthodes connues pour lire et synchroniser des éléments binaires dans les signaux HDB+ et EDB- fondées sur des transitions actives du signal H RG telles que fronts montants, survenant strictement à l'intérieur de la première demi-période T 0/2 des éléments binaires ne peuvent être mises en oeuvre lorsque le signal d'horloge régénéré comprend des sauts de phase de Tj/2 à Tj et lorsque la gigue dans le signal recu s est affectée d'une gigue élevée. Pour remédier à ces inconvénients deux dispositifs de synchronisation et calibrage identiques 9+ et 9- selon l'invention sont respectivement interconnectés entre les sorties 31+ et 3I- du convertisseur bipolairebinaire 3 et les entrées 40±et 40- du - 13- transcodeur HDBn/binaire 4, comme montré à la Fig. 1. L'un, 9+, de ces dispositifs est décrit ci-après en référence à la Fig. 4. Selon la réalisation illustrée, le dispositif 9+ comprend quatre bascules bistables du type D, 91 à 94, et une porte OU-Exclusif 95. Une entrée d'horloge C1 de la première bascule 91 est reliée à la sortie 31+ du convertisseur 31 et reçoit le signal pseudo-binaire HDB+. Des entrées d'horloge C2, C3 et C4 des trois autres bascules 92, 93 et 94 sont reliées à la sortie Q de la bascule 56 dans le circuit 5 fournissant le signal d'horloge régénérée RG' Il est supposé que les bascules 91 à 94 réagissent à des fronts montants dits transitions actives "O" à "1" des signaux appliqués à leur entrée d'horloge. La bascule 91 a une sortie inverse Q1 reliée à son entrée D1. La sortie directe Q1 de la bascule 91 est reliée à l'entrée D2 de la seconde bascule 92. La première bascule 91 constitue un "déclencheurbistable" (de l'Anglais "toggle") fonctionnant en diviseur de fréquence par deux. Par suite, un signal H+ produit par la sortie Q1 et montré à une seconde ligne de la Fig. 5 change d'état dès qu'une transition montante apparaît dans le signal HDB+. Les transitions dans le signal H+ sont donc représentatives de "1" dans le signal HDB+. Même si un créneau "1" dans le signal HDB+ a une largeur relativement grande, jusqu'à atteindre ou sensiblement excéder la période TO, le signal H+ n'est pas erroné. En effet, en raison des caractéristiques mêmes du code HDBn, un créneau "1" dans le signal HDB+ identifiant une marque bipolaire a est toujours suivie d'un état logique "O" identifiant soit une marque négative b soit un zéro logique. Le signal pseudo-binaire HDB+ ne contient donc jamais deux éléments consécutifs contenant des bits "1". Par conséquent, la bascule 91 détecte les fronts montants des marques a, et le signal H+ change d'état en réponse à chaque front avant d'un créneau-"1" dans le signal HDB+. Dans le signal H+, les "1" binaires sont codés alternativement par des créneaux logiques "1" et "O" sur un intervalle de temps égal à TO, et un "O" binaire est codé en le niveau logique du "1" binaire qui le précède. Le signal H+ ne comporte donc plus de transition intermédiaire pendant des durées au moins égales à 2T0 à compter des fronts - 14 - montants des marques a. Selon le but recherché par l'invention, la lecture du niveau "1" dans le signal HDB+ peut alors être exécutée n'importe quand durant tout intervalle de temps unitaire T0. Cette lecture effectuée dans la bascule suivante 92 est donc possible sous la commande d'un signal RG même affecté de sauts de phase intermittents sensiblement d'un demi-élément binaire T 0/2 et comprenant des transitions actives "0" à "1" variant dans les intervalles unitaires TO. Un signal H+(i) à la sortie Q2 de la bascule 92 et montré à une cinquième ligne de la Fig. 5 comporte des transitions alternativement de "0" à "1" et de "1" à "0" qui correspondent à celles du signal H+ et qui sont en phase avec les transitions montantes actives du signal d'horloge régénérée,RG appliqué à l'entrée d'horloge de la bascule 92. Cependant, les niveaux logiques dans le signal H+ ne sont plus équivalents au niveau "1" lu dans le signal HDB+. Un transcodage est donc nécessaire et est effectué par la bascule 93 et la porte 95. La sortie Q2 de la bascule 92 est reliée à l'entrée D3 de la bascule 93 et à une première entrée de la porte OU-Exclusif 95. La sortie Q3 de la bascule 93 est reliée à une seconde entrée de la porte 95. La sortie de la porte 95 est reliée à l'entrée de données D4 de la dernière bascule 94. Les bascules 92 et 93 sont en série et constituent un registre à décalage à deux étages. La bascule 93 recopie l'état de la bascule 92 avec un retard égal à la "période" Tj du signal HG' aux sauts de phase près. Par conséquent, à une période donnée Tj, l'état du signal H+(i-1) en sortie Q3 de la bascule 93 est égal à l'état du signal H+(i) pendant la période précédant la période donnée. Puisque le début d'un "1" binaire, correspondant à une marque a, succède à une transition dans le signal H+ (i), une 3G transition dans le signal H+(i-1) succédant à la transition du signal H+(i) délimite un bit "1" calibré à la largeur Tj. La porte OU-Exclusif 95 effectue la comparaison des signaux H+(i) et H+(iI) pour reproduire un véritable signal binaire HB+ correspondant au signal pseudo-binaire HDB+, dans lequel les marques a sont bien des bits "I" ayant une largeur calibrée égale à Tj et des fronts avant et arrière sont parfaitement synchrones avec - 15 - les fronts actifs montants du signal d'horloge régénérée HRG. La porte 95 exécute l'algorithme suivant: - si H+(i) # H+(i-1), correspondant à HDB+=a, alors HB±1, et - si H+(i) = H+(i-1), correspondant à HDB±0, alors HB+=0. La dernière bascule 94 recalibre parfaitement à la largeur Tj avec fronts abrupts, les bits "1" du signal HB+ qui sont lus à la sortie de la porte 95 et qui sont susceptibles de présenter des durées de transitions quelque peu longues par la traversée de la porte 95 et d'inclure des impulsions parasites lors des changements d'état des bascules 92 et 93. La sortie Q4 de la bascule 94 transmet le signal synchronisé et calibré HS+ à l'entrée 40+ du transcodeur 4. Le second dispositif de synchronisation et calibrage 9- effectue des opérations identiques à celles décrites ci-dessus vis-à-vis du signal HDB-. Des signaux H-, H-(i), H-(i-l), HB- et HS- produits dans le dispositif 9- sont montrés à la Fig. 6, et correspondent aux signaux H+ , H+(i), H+(i-1), HB+ et HS+ respectivement. Selon d'autres utilisations, le circuit de récupération de rythme et de mise en forme 345 avec les dispositifs 9+ et 9- peut être inclus dans n'importe quel dispositif recevant un signal bipolaire et traitant les signaux pseudo-binaires correspondants, tel qu'un commutateur ou un terminal numérique, quel que soit le mode de transmission de l'information, mode-circuit ou modepaquet, ou tel qu'un répéteur-régénérateur. - 16 - R E V E N D I C A T IONS I - Dispositif (9+) pour synchroniser un signal pseudo-binaire (HDB+) avec un signal d'horloge (HRG) en un signal synchronisé sortant (HB+), ledit signal pseudo-binaire (HDB+) ayant une période nominale (T0) et comprenant des premiers et seconds éléments binaires, chacun des premiers éléments binaires (a) étant signalé par des premier et second niveaux logiques complémentaires (1, 0) respectivement sensiblement pendant des première et seconde demi-périodes nominales successives (T0/2), et chacun des seconds éléments binaires ("0") étant signalé par ledit second niveau logique sensiblement pendant une période-nominale (To), un premier élément binaire (a) étant toujours encadré par deux seconds éléments binaires ("0"), -15 ledit signal d'horloge óHRG) ayant une période (Tj) sensiblement inférieure à la période nominale (T0) et offrant des sauts de phase périodiques afin que le signal d'horloge ait une période moyenne égale à la période nominale, caractérisé en ce que les sauts de phase du signal d'horloge (H RG) ont une amplitude 0 constante au plus sensiblement égale à la période (Tj) du signal d'horloge, et en ce que le dispositif (9+) comprend des moyens (91) recevant le signal pseudo- binaire (HDB+) pour produire un premier signal logique (H+) ayant des états alternativement aux second et premier niveaux en réponse à des transitions du second niveau ("O") au premier niveau ("I") dans le signal pseudo-binaire (HDB+), des moyens (92) commandés par le signal d'horloge (HRG) pour mettre en phase lesdites transitions de niveau logique dans le premier signal logique (H+) avec des transitions actives prédéterminées ("0" à "1") du signal d'horloge (HRG) en un signal logique en phase (H+(i) ), et des moyens (93, 94, ) commandés par le signal d'horloge pour fournir ledit signal synchronisé sortant (HB+) avec des créneaux au premier niveau logique ("1") ayant une largeur égale à la période (Tj') du signal d'horloge et respectivement établis en réponse aux transitions du signal logique en phase (H+(i)). - 17 - 2 - Dispositif conforme à la revendication 1, caractérisé en ce que les moyens pour produire le premier signal logique sont constitués par un diviseur de fréquence par deux (91). 3 - Dispositif conforme à la revendication 1, caractérisé en ce que les moyens pour produire le premier signal logique comprennent une bascule bistable ayant une entrée d'horloge (Cl) recevant le signal pseudobinaire (HDB+), une sortie inverse (71) et une entrée de données (Dl) reliées entre elles, et une sortie directe (QI) produisant le premier signal logique (H+). 4 - Dispositif conforme & l'une quelconque des revendications 1 à 3, caractérisé en ce que les moyens pour mettre en phase comprennent une bascule bistable (92) ayant une entrée d'horloge (C2) recevant le signal d'horloge (HRG), une entrée de données (D2) recevant le premier signal logique (H+) et une sortie (S2) fournissant le signal logique en phase (H+(i)). - Dispositif conforme à l'une quelconque des revendications 1 à 4, caractérisé en ce que les moyens pour former le signal synchronisé sortant comprennent des moyens (93) pour retarder le signal logique en phase (H+(i)) de la période (Tj) du signal 20. d'horloge (HRG) en un signal retardé (H+(i-1), et des moyens (95) pour comparer le signal en phase (H+(i)) et le signal retardé (H+(i-l)) afin de produire les créneaux du signal synchronisé sortant lorsque le signal en phase et le signal retardé ont des niveaux logiques différents. 6 - Dispositif conforme à l'une quelconque des revendications 1 à 4, caractérisé en ce que les moyens pour former le signal synchronisé sortant comprennent une bascule bistable (93) ayant une entrée d'horloge (C3) recevant le signal d'horloge (HRG) et une entrée de données (D3) recevant le signal logique en phase (H+(i)), et une porte OU-Exclusif (95) ayant une entrée recevant le signal en phase (H+(i)) et une autre entrée reliée à la sortie directe (Q3) de la bascule (93). 7 - Dispositif conforme à la revendication 6, caractérisé en ce que les moyens pour former le signal synchronisé sortant comprennent une autre bascule bistable (94) ayant une entrée d'horloge (C4) recevant le signal d'horloge (HRG) et une entrée de données (D4) reliée à la sortie-de la porte OU-Exclusif (95). - 18 - 8 - Dispositif conforme à l'une quelconque des revendications 1 à 7, caractérisé en ce qu'il est interconnecté entre l'une (31+) des sorties d'un convertisseur bipolaire-binaire (3) et- l'une (40+) des entrées d'un transcodeur HDB/binaire (4). 9 - Dispositif conforme à l'une quelconque des revendications I à 8, caractérisé en ce que le signal d'horloge (HRG) est composé de séquences de périodes d'horloge (Tj) présentant entre elles des sauts de phase sensiblement égaux à une demi-période (TJ/2) du signal d'horloge (\ G), les transitions actives du signal d'horloge étant comprises dans les périodes nominales d'élément binaire du signal pseudo-binaire (HDB+). - Dispositif conforme à l'une quelconque des revendications 1 à 9, caractérisé en ce que le débit nominal (do) du signal pseudobinaire (HDB+) est approximativement de 35 Mbit/s, et en ce que ledit signal d'horloge (1RG) est établi à partir d'un signal d'horloge locale (h) ayant une fréquence approximativement de MHz.