FR 2646034 A1 19901019 FR 8904817 A 19890412 Matrice de compteurs synchrones multiplexés pour circuit intégré. L'invention concerne les matrices de compteurs binaires, synchrones, multiplexés qui sont destinées à être incluses dans des circuits intégrés, suivant les besoins, et qui sont donc paramétrées en fonction de ces derniers. De manière générale et connue pour les autres sous-ensembles fonctionnels des circuits intégrés, on s'efforce de réduire de plus possible les surfaces nécessaires à la réalisation des matrices de compteurs et le nombre de connexions nécessaires à leur fonction- nement dans un circuit intégré. Une solution classique pour obtenir une matrice de compteurs binaires synchrones multiplexés, destinée à être composée de "n" compteurs binaires à "m" bits, consiste à définir un compteur de "m" bits que l'on reproduit "n" fois, chacun des compteurs Un" obtenus étant raccordé aux autres par une logique de multiplexage. Or un compteur binaire à "m" bits est généralement un circuit relativement complexe dans lequel les "i-1" bits précédant un bit "i" interviennent dans le calcul de ce bit "i" et impliquent donc une structure conçue à cet effet. De plus, chaque compteur binaire à "m" bits nécessite générale- ment "2m" éléments de mémoire, soit 2n.m éléments de mémoire pour la réalisation de la matrice évoquée ci-dessus. En effet les compteurs binaires classiques mettent en oeuvre des bascules, de type flip- flop, commandées par l'un ou l'autre des fronts montants ou descendants d'un signal impulsionnel d'horloge, de type binaire. Chaque bascule est composée de deux éléments en cascade le premier mémorisant une donnée d'entrée lorsque le signal d'horloge est dans l'un de ces états, le second élément recopiant cette donnée pendant l'état suivant. L'invention propose donc une matrice de compteurs synchrones multiplexés pour circuit intégré, qui, paramétrée à la demande, permette, par la régularité et la simplicité de sa structure, un gain sensible par rapport aux matrices connues. Selon une caractéristique de l'invention, la matrice est composée d'une suite de "m" cellules de compteurs dotées chacune d'une liaison individuelle d'entrée de données et d'une liaison individuelle de sortie de données et commandées par l'intermédiaire de liaisons communes comprenant une liaison d'horloge pour la synchroni- sation, une liaison de chargement et "n" liaisons de sélection. Chaque cellule de compteurs comporte "n" cellules de mémoire qui, organisées chacune autour d'un élément mémoire unique et sélectionnables individuellement par l'intermédiaire des liaisons de sélection, sont connectées enparallèle entre la liaison individuelle'd'entrée de données et la liaison individuelle de sortie de données de cette cellule de compteur et qui partagent une même bascule bistable de rebouclage connectée par son entrée de données à la liaison individuelle de sortie de données de la cellule de compteurs considérée, via un circuit d'incrémentation, et par sa sortie à l'entrée de données de chacune des "'n" cellules de mémoire parallèles, ce circuit d'incrémentation étant par ailleurs connecté d'une part par une liaison d'entrée en sortie du circuit d'incrémentation de la cellule de compteurs précédente de la suite, d'autre part par une liaison de sortie en entrée du circuit d'incrémentation de la cellule de compteurs suivante dans la suite, lorsque ces cellules existent, pour permettre la transmission de signaux binaire de retenue d'une cellule de compteurs à la suivante. La figure 1 présente un exemple de cellule de compteurs selon l'invention. La figure 2 présente l'organisation d'une matrice de compteurs selon l'invention. La matrice de compteurs binaires, synchrones, multiplexés selon l'invention qui est destinée à être incluse dans un circuit intégré est conçue pour comporter un nombre "n", paramétrable à la demande, de compteurs binaires, synchrones, multiplexés de m bits chacun, m étant également un nombre paramétrable à la demande. A cet effet, la matrice est construite à partir de m cellules CC1 à CCm comportant chacune n compteurs synchrones pour chacun un bit, une de ces m cellules CC étant montrée figure 1. Chaque cellule de compteurs CC comporte n cellules de mémoire -3référencées CM1, CM2, CMn, chaque cellule de mémoire est organisée autour d'un élément mémoire unique par exemple une bascule bistable de mémorisation B, de type D, telle B1 ou Bn. Chacune des n cellules de mémoire CM d'une même cellule de compteurs CC est susceptible d'être sélectionnée par l'intermé- diaire de n liaisons de sélection LS1 à LSn, présentées ici sous forme de liens parallèles selon l'une des deux directions d'orienta- tion rectangulaires du plan de matrice. Chaque liaison de sélection LS agit sur l'une des cellules de mémoire CM d'une cellule de compteurs CC, étant reliée à cet effet dans la cellule de mémoire CM considérée d'une part à une entrée d'une porte P, de type NAND, telle P1 ou Pn, d'autre part à une entrée de commande d'un amplificateur de sortie A de cette même cellule, tel A1 ou An. Chaque porte P possède une seconde entrée recevant un signal d'horloge Clk, externe, destiné à assurer la synchronisation de toutes les cellules de mémoire. Le signal de sortie de chaque porte P attaque l'entrée d'horloge de la bascule de mémorisation B de la cellule de mémoire CM qui comporte cette porte. L'entrée individuelle de données de chacune des bascules de mémorisation B d'une même cellule de compteurs CC est reliée à la sortie unique d'un multiplexeur MX, commun à toutes ces bascules. Le multiplexeur MX comporte deux entrées de données sélective- ment adressables par une liaison de chargement LOAD de manière à alternativement transmettre. soit le signal issu d'une liaison d'entrée de données Din individuelle de la cellule de compteurs CC considérée, soit le signal issu d'un élément mémoire ici une bascule de rebouclage BR, de type D, que contient cette cellule de compteurs CC. La bascule de rebouclage BR d'une cellule de compteurs reçoit le même signal d'horloge Clk que les bascules B de cette cellule de compteurs et elle a son entrée de données reliée en sortie d'un incrémenteur INC. L'incrémenteur INC d'une cellule de compteurs CC est organisé autour d'une porte d'incrémentation PI1, de type OU exclusif, dont 4-Il la sortie est reliée à l'entrée de donnée de la bascule de rebouclage BR dans la cellule de compteurs CC qui contient cette porte d'incrémen- tation PI1. Une entrée de la porte PI1 est reliée à une liaison de sortie Dout à laquelle sont parallèlement connectées les sorties des n amplificateurs A1 à An de cellules de mémoire CM que contient la cellule de compteurs CC considérée. Une seconde entrée de la porte d'incrémentation PI1, est reliée à une liaison d'entrée de retenue Cin, apte à à forcer la sortie de bascule de rebouclage BR au niveau binaire 1 en l'absence de donnée de niveau binaire 1 fournie par celle des bascules de mémorisation B1 à Bn, qui est sélectionnée à un instant donné, de la cellule de compteur CC considérée. Une porte PI2, de type ET, incorporée dans l'incrémenteur INC, est reliée par une entrée à la liaison d'entrée de retenue Cin qui est accessible de l'extérieur de la cellule de compteurs CC considérée. Une seconde entrée de la porte PI2 est reliée à la liaison Dout en sortie des amplificateurs A1 à An dans la cellule de compteurs CC d'o sort la liaison Dout. La sortie de la porte PI2 débouche par une liaison de transmis- sion de retenue Cout, hors de la cellule de compteurs CC qui la comporte, de même que la liaison d'entrée de données Din. La liaison LOAD, les liaisons de sélection LS1 à LSn et la liaison d'horloge sont communes à la pluralité de cellules de compteurs CC1 à CCn, d'une même matrice de compteur binaires synchrones multiplexés ainsi qu'on le voit sur la figure 2, elles sont respectivement exploitées par une logique, externe à la matrice et non représentée, chargée d'assurer la commande en liaison avec une horloge également externe et non représentée. La liaison de chargement LOAD autorise le chargement d'une valeur prédéterminée dans chacune des bascules de mémorisation B d'une matrice à raison d'une bascule de mémorisation par cellule de compteurs CC et par période du signal d'horloge fourni par la liaison Clk d'entrée de données. A cet effet, la liaison Din, telle Din.1 ou Din.m de chaque cellule de compteurs transmet un signal de valeur binaire un ou -5 - zéro, suivant les besoins, au multiplexeur MX auquel elle est indivi- duellement reliée. Ce multiplexeur applique le signal en parallèle aux entrées de données de chacune des bascules de mémorisation BM de la cellule de compteurs qui le comporte. Ce signal n'est pris en compte que par une seule des bascules de mémorisation de la cellule de compteurs, cette bascule de mémorisa- tion étant celle qont la porte P associée reçoit un signal binaire - de sélection qui lui est transmis par la liaison de sélection LS à laquelle ladite porte est reliée. Les liaisons Cin et Cout d'une cellule de compteurs CC d'une matrice s'étendent respectivement chacune vers une des cellules de compteurs entre lesquelles cette cellule de compteurs est placée dans la suite des cellules de compteurs qui constitue la matrice, sauf bien entendu aux deux extrémités de cette suite. La liaison Cout permet de transmettre un signal binaire de retenue d'une cellule de mémoire CM sélectionnée par une liaison LS dans une cellule de compteurs CC vers une cellule de mémoire CM également sélectionnée par la même liaison LS dans la cellule de compteurs CC qui suit via la liaison Cin de cette dernière cellule et ainsi de suite. On obtient donc des cellules de n compteurs à un bit n'impli- quant que l'implantation que de n + 1 cellules de mémoires chacune. La matrice correspondante n'utilise alors que mx (n + 1) éléments de mémoire et elle possède une grande régularité de structure et un nombre réduit de liaisons. - 6 - REVENDICATIONS: 1/ Matrice de compteurs, binaires, synchrones, multiplexés, pour circuit intégré, caractérisé en ce qu'elle est composée d'une suite de "m" cellule de compteurs (CC1, CCm) dotées chacune d'une liaison individuelle d'entrée de données (Din.l, Din.m) et d'une liaison individuelle de sortie de données (Dout.l, Dout.m) et commandées par l'intermédiaire de liaisons communes comprenant une liaison d'horloge (Clk) pour la synchronisation, une liaison de chargement (LOAD) et "n" liaisons de sélection (LS1 à LSn) et en ce que chaque cellule de compteurs (CC) comporte "n" cellules de mémoire (CM1, CMn) qui, organisées chacune autour d'un élément mémoire-unique (B1 à Bn) et sélectionnables individuellement par l'intermédiaire des liaisons de sélection (LS1 à LSn) , sont connectées en parallèle entre la liaison individuelle d'entrée de données Din et la liaison individuelle de sorties de données Dout de cette cellule de compteurs (CC) et qui partagent un même élément mémoire de rebouclage (BR) connecté par son entrée de données à la liaison individuelle de sortie de données de la cellule de compteurs (CC) considérée, via un circuit d'incrémentation (INC), et par sa sortie à l'entrée de données de chacune des "n" cellules de mémoire (CM1, CMn) parallèles ce circuit d'incrémentation (INC) étant par ailleurs connecté d'une par par une liaison d'entrée (Cm) en sortie du circuit d'incrémentation de la cellule de compteurs précédente de la suite d'autre part par une liaison de sortie (Cout) en entrée du circuit d'incrémentation de la cellule de compteurs suivante dans la suite, lorsque ces cellule existent, pour permettre la transmission de signaux binaires de retenue d'une cellule de compteurs à la suivante. 2/ Matrice de compteurs, binaires, synchrones, multiplexés pour circuit intégré selon la revendication 1, caractérisé en ce que chaque cellule de compteurs (CC) comporte un multiplexeur (MX) relié par une entrée à la liaison individuelle d'entrée'de données (Din) desservant cette cellule, par une second entrée à la sortie de l'élément mémoire de rebouclage (BR) de la cellule de compteurs, par sa sortie à l'entrée de données de la bascule bistable (B1, Bn) de chacune des cellules de mémoire (CM1, CMn) de cette cellule -7- de compteurs et par son entrée de commande à la liaison de chargement (LOAD) de la matrice. 3/ Matrice de compteurs, binaires, synchrones, multiplexés, pour circuit intégré, selon au moins l'une des revendications précédentes caractérisé en ce que l'élément mémoire (B1, Bn) que comporte chaque cellule de mémoire (CM1, CMn) d'une cellule de compteurs (CC1, CCm) est une bascule de type D dont l'entrée d'horloge est commandée par l'intermédiaire d'une porte (P1, Pn) de type NAND dont une entrée est reliée à la liaison d'horloge (Clk), dont une autre entrée est reliée à l'une des liaisons de sélections (LS1, LSn), ladite bascule ayant aussi son entrée de données reliée en sortie du multiplexeur (MX) de la cellule de compteurs qui la comporte et sa sortie reliée à la liaison individuelle de sortie de données (Dout) de cette cellule de compteurs, via un amplificateur de sortie (Ai, An) dont l'entrée de commande est reliée à la même liaison de sélection que la porte (P1.), de type NAND, contenue dans la même cellule de mémoire que cette bascule.