FR 2644279 A1 19900914 FR 8903348 A 19890308 MEMOIRE EPROM DE TYPE DAMIIER A FACTEUR DE COUPLAGE ELEVE ET PROCúOE DE FA3RICATION La présente invention concerne les mémoires à semicon- ducteurs, et plus particulièrement les mmoires non-volatiles électriquement programmables, ou mémoires EPROM, à grilles flot- tan:es. La demande de brevet français 86/12938 déposée le 16 septembre 1986 présente des structures dites en damier. Comme cela peut être retrouvé sur les figures 3, 4 et 5 du document cita, les lignes de mot dans une telle structure en damier sont formées chacune d'un niveau de silicium polyeristallin supérieur et les grilles flottantes des transistors d'un niveau de silicium polycristallin inférieur. Les grilles flottantes sont elles-mêmes séparées du substrat par une couche d'oxyde de grille qui a couramment une épaisseur de l'ordre de 20 nm. Cette couche d'oxyde de grille, lors de sa réalisation, est formée sur l'ensem- ble de la zone mémoire. Chaque paire de grilles flottantes adjacentes d'une maême rangée est séparée par une zone d'isolement qui se prolonge sui- vant des colonnes. Sous les zones d'isolenent se trouvent des dif- fusions qui sont par exemple de type N+ et qui forment les lignes de bit dans un substrat de type P. Ces zones d'isolement, en plus de leur rôle d'isolation électrique, servent couranmment à planariser les lignes de mot et elles ont alors une épaisseur de l'ordre de 200 à 300 nu. On trou- ve ainsi entre les rangées de transistors des régions formées d'une alternance de zones d'oxyde ayant une épaisseur de l'ordre de 20 nm (oxyde de grille) et de zones d'oxyde ayant une épaisseur de l'ordre de 200 à 300 nm (zones d'isolement). Une étape du procédé de fabrication consiste à graver avec un meme masque les niveaux de silicium polycristallin supi- rieur et inférieur pour justement former les lignes de mot et les grilles flottantes des transistors. Cependant, les moyens d'at- taque du silicium polycrestallin attaquent également le substrat de silicium et bien qu'ils soient très peu efficaces sur l'oxyde, l'épaisseur de la couche d'oxyde de grille est trop faible pour 13 constituer une barrièra à ces moyens d'attaque. Des trous sont ainsi foris dans le subsrat entre d'une part ies rangées de transistors et entre d'autre part les zones d'isolement qui, elles, sont suffLsawanent épaisses pour arrêter la gravure. Les trous sont situés entre des paires de diffusions N: adjacentes foraant les lignes de bit et leur présence entraine une -mauvaise isolation entre les diffusions N+ et des risques de claquage. En outre une étape de fabrication ultérieure, après le dépft d'une couche d'oxyde intermédiaire, consiste à déposer et graver une couche d'aluminium pour former des bandes sensiblement à l'aplomb des lignes de bit. Ces bandes sont connectées à des li- gnes de bit d'autres blocs mémoire (en effet, les transistors de mEmoires sont habituellement regroupés en blocs occupant un cer- tain nombre de rangées et de colonnes) permettant ainsi d'appli- quer le potentiel désiré à ces lignes de bit. Cependant, la couche d'oxyde intermEdia!re reproduit sur sa surface supérieure un motif en forme de cuvette à l'emplacement des trous dans le substrat. Chaque cuvette est située entre deux bandes d'aluminium adja- centes. Il se produit alors le fait que la gravure de l'aluminium laisse en place de l'aluminium sur les flancs des cuvettes, cet aluminitua résiduel risquant d'établir des courts-circuits entre bandes d'aluminium adjacentes. La présente invention propose une nouvelle structure en damier permettant de pallier ces inconvénients. La formation de trous dans le substrat est empêchée. Plus précisément, la présente invention prévoit une mé- moire dont les points-mémoire sont constitués de transistors MOS à grille flottante disposés matriciellement en rangées et colonnes. Chaque transistor comprend d'une part deux régions du premier type de conductivité qui se prolongent suivant des colonnes pour former des lignes de bit dans un substrat semiconducteur du deuxième type de conductivité et comprend d'autre part entre les deux régions du premier type de conductivité un empilement d'un premier niveau de silicium polycristallin qui constitue la grille flottante, d'une couche d'isolement interpoly et d'un deuxième niveau de silicium polycristallin qui s'étend selon des rangées pour former une ligne de mot. Une première zone d'oxyde épais d'une ptemière épaisseur recouvre chaque ligne de bit. Une deuxième zone d'oxyde épais d'une deuxième épaisseur est située entre chaque paire de premiè- res zones d'oxyde épais et entre chaque paire de transistors adja- cents d'une même colonne, l'empilement du premier niveau de sili- cium polycrlstallin, de la couche d'isolement interpoly et du deu- xième niveau de silicium polycristallin de chacun des transistors débordant sur chacune des deux deuxièmes zones d'oxyde épais qui l'encadrent. La présente invention prévoit également un procédé de fabrication d'une telle mémoire. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles: la figure 1A représente en vue de dessus une structure à une étape intermEdiaire d'un procEdé de fabrication selon l'inven- tion et la figure lB représente une vue en coupe de la figure 1A; la figure 2A représente en vue de dessus les limites de zones de la structure à une étape de fabrication ultérieure et la figure 2B représente une vue en coupe de la figure 2A-; la figure 3A représente en vue de dessus les limites de zones de la structure à une étape de fabrication ultérieure et la figure 3B représente une vue en coupe de la figure 3A; 1i la figure 4Areprésente en vue de dessus les limites de zones de la structure à une étape de fabrication ultérieure et les figures 43, 4C et 4D représentent différentes vues en coupe de la figure 4A. De façon générale, comme cela est classique dans la représentation des circuits intégrés, on notera que les diverses figures ne sont pas représentées a l'échelle ni d'une figure à l'autre, ni à l'intérieur d'une uême figure, et notammnnent que les épaisseurs des couches sont dessinées arbitrairement dans le but de faciliter la lecture des figures. La figure 1A représente en vue de dessus une structure seloa l'invention à une étape intermédiaire de fabrication et la figure 13 représente une vue en coupe selon BB' de la figure lA. Une couche de nitrure de silicium 1 a initialement été déposée sur une couche d'oxyde 2 réalisée sur un substrat 3 de type P. La couche de nitrure de silicium a été partiellement enlevée de telle sorte que des zones sans nitrure sensiblement carrées sont sépa- rées par des intervalles constants selon des rangées et selon des colonnes. Des pavés d'oxyde épais 4, obtenus par oxydation sous traitement thermique, ont été réalisés dans les zones sans nitru- re. L'épaisseur de ces pavés est par exeiple de l'ordre de 400 nm. La figure 2A représente en vue de dessus les limites de zones de la structure à une étape de fabrication ultérieure, et la figure 2B une vue en coupe selon 33' de la figure 2A. Une autre partie de la coucie de nitrure de siliciu a été enlevée pour laisser libres des bandes s'étendant entre chaque paire de colon- nes de pavés adjacentes, ces bandes débordant d'une longueur (q) par rapport aux bords des colonnes de pavés. Une implantation de type i+ a été réalisée au niveau des bandes laissées libres pour former les lignes de bit LB. Il subsiste à cette étape des zones recouvertes de ni- trure de silicium désignées dans la figure 2A par la référence l. En dehors de ces zones 11, on réalise par oxydation sous traite- ment thermique ce que l'on appellera des premières zones d'oxyde épais 12 là o il n'existait pas encore d'oxyde épais et des deu- xièmes zones d'oxyde épais 13 à l'emplacement des pavés l'oxyde épais. Les premières zones d'oxyde épais 12 sont situées au-dessus des lignes de bit, elles ont une épaisseur el de l'ordre de 410 nn Les deuxièmes zones d'oxyde épais 13 ont une épaisseur e2 de l'ordre de 700 im. On notera que deux premières zones d'oxyde épais 12 qui encadrent deux deuxièmes zones d'oxyde épais 13 adjacentes d'une mate colonne débordent chacune, entre les deux deuxièmes zones d'oxyde épais, d'une longueur (q). A l'étape des figures 3A et 3B, la figure 3A représen- tant en vue de dessus les limites de zones de la structure et la figure 3B3 une vue en coupe selon l'axe BB' de la figure 3A, la to- talité du nitrure de silicium a été enlevée et le substrat a été mis à nu dans les zones 11 de la figure 2A. Une couche mince d'oxyde a été réalisée, cette couche faisant office de couche d'oxyde de grille à l'emplacement des zones 11. Un premier niveau de silici:a polycristalltn et une couche d'isolement ont été dépo- sés et gravés pour former des superpositions de bandes de silicium polycristallin 21 et de bandes d'isolement 22, chaque superposi- tion de bandes recouvrant une colonne de deuxièmes zones d'oxyde épais 13. Les superpositions de bandes débordent par rapport à chacun des bords latéraux des colonnes de deuxièmes zones d'oxyde épais 13 d'une longueur (r). La figure 4A représente en vue de dessus les limites de zones de la structure à une étape ultérieure, les figures 4B, 4C et 4D représentant des vues en coupe selon les axes BB', CC' et DD', respectivement, de la figure 4A. Des zones d'oxyde 31, appe- lées zones d'oxyde de coin, ont été réalisées sur les régions la- térales apparentes des bandes 21 de premier niveau de silicium polycristallin (ces zones d'oxyde de coin apparaissent sur la fi- gure 4C; elles n'ont pas été représentées sur la figure 4A pour conserver une plus grande clarté de cette figure). Un deuxième ni- veau de silicium polycristallin a été déposé uniformément. Ce deu- xième niveau de silicium polycristallin, les bandes d'isolement 22 et les bandes 21 de premier niveau de silicium polycristallin ont été gravées avec un même masque suivant des rangées pour former entre chaque paire de deuxièmes zones d'oxyde épais 13 adjacentes d'une même colonne un empilement qui comprend une grille flottante 21-1 de premier niveau de silicium polycristallin, une couche d'isolement interpoly 22-1 et une grille de commande 30 de deuxiè- me niveau de silicium polycristallin qui s'étend suivant des ran- gées pour constituer une ligne de mot LM', l'empilement débordant sur chacune des deux deuxièmes zones d'oxyde épais qui l'encadrent d'une longueur (1). Comme cela a été indiqué precédemment, deux premières zones d'oxyde épais 12 qui encadrent deux deuxièmes zones d'oxyde épais 13 adjacentes d'une même colonne débordent chacune, entre les deax deuxièmes zones d'oxyde épais, d'une longueur (q). En ou- tre, les superpositions de bandes de premier niveau de silicium polycristallin 21 et de bandes d'isolement 22 débordaient par rap- port à chacun des bords latéraux des colonnes de deuxièmes zones d'oxyde épais d'une longueur (r). Chaque superposition de grille flottante 21-1 et de couche d'isolement interpoly 22-1 déborde donc sur chacune des deux premières zones d'oxyde épais 12 qui l'encadrent, suivant la direction des rangées, d'une longueur (t) qui est la somme des longueurs (q) et (r). Une couche d'isoienent 33, qui est par exemple une cou- che d'oxyde, a ensuite Eté déposée sur l'ensemble du circuit. Une couche conductrice a été déposée et gravée pour former des bandes conductrices 34 sensiblement à l'aplomb des lignes de bit. Ces bandes conductrices sont par exemple des bandes en aluminium. Cha- que paire de rangées de transistors adjacentes est séparée par une région comprenant une alternance de premières et deuxièmes zones d'oxyde épais (coupe BB' de la figure 4A). Lors de la gravure avec un même masque du deuxième niveau de silicium polycristallin, des bandes d'isolement 22 et des bandes 21 de premier niveau de sili- cium polycristallin, l'attaque est arrêtée sur ces premières et deuxièmes zones d'oxyde épais qui ont une épaisseur suffisante. Il n'y a pas formation de trous dans le substrat. L'isolation entre les lignes de bit n'est ainsi pas affectée. En outre, la surface supérieure de la couche d'oxyde 33 ne présente pas de cuvettes. La gravure de la couche d'aluininum pour former les bandes 34 ne laisse ainsi pas d'aluminium résiduel et les bandes d'aluminium sont totalement isolées les unes des autres. Selon un aspect de l'invention, le facteur de couplage y qui relie la tension VM appliquée sur la ligne de mot et la ten- sion V. résultante sur la grille flottante d'un transistor par la relation VF = Y ^ est un facteur de couplage très élevé. En effet, si l'on considère des couches d'oxyde de grille et des couches d'isolement interpoly ayant une même épaisseur, le facteur de cou- plage s'obtient par la relation: y # Si/(Si+Sc) o Si est la surface de la couche d'isolement interpoly et o Sc est la surface de la couche d'oxyde de grille qui sépare la grille flottante du substrat. Or à l'emplacement d'un transistor, l'empilement compre- nant la grille flottante, la couche d'isolement interpoly et la ligne de mot déborde selon la direction des rangées d'une longueur (t) et selon la direction des colonnes d'une longueur (1). sa aluIdnoo ap inea2 a- l sal9 -iuos S l e sains saI anb.sstIo aaiamp adX ap eanzonais aunp seo aI sueG 0 ÀM l 0 aelv2 ajdmaxa ard isa aiia s.tp:n znaidgaooud np uoItsuoj 'se n ap JnlatA EI 9St'0, 1 (Zf + Z9)/ zrS9 # À :ttlAep PéIdnoz ap a2noeà aT 4z/fl = T a n = Siuer, p -aoq.p saep lue a; pieuo ua fa aflanOuoT ap sgio2 sap 2uvúK aj.Bxo iTi-a2 ap ap{xo,p aqtinoz aun aidiuaxa:ed nuwaëpisuoz ua RSV7'OICATIO1S 1. Mémoire dont les points-mémoire sont constitués de transistors MOS à grille flottante disposés matriciellement en rangées et colonnes, chaque transistor comprenant d'une part deux régions du premier type de conductivité qui se prolongent suivant des colonnes pour former des lignes de bit (LB) dans un substrat semiconducteur (3) du deuxième type de conductivité et comprenant d'autre part entre les deux régions du premier type de conducti- vité un empilement d'un premier niveau de silicium polycristallin qui constitue la grille flottante (21-1), d'une couche d'isolement interpoly (22-1) et d'un deuxiène niveau de silicium polycristal- lin qui s'étend selon des rangées pour former une ligne de mot (LM), une première zone d'oxyde épais (12) d'une première épais- seur (el) recouvrant chaque ligne de bit, caractérisée en ce qu'une deuxième zone d'oxyde épais (13) d'une deuxième épaisseur (e2) est située entre chaque paire de premières zones d'oxyde épais et entre chaque paire de transistors adjacents d'une même colonne, l'empilement de premier niveau de siliciun polycristal- lin, de couche d'isolement interpoly et de deuxième niveau de si- liclum polycristallin de chacun des transistors débordant sur chacune des deux deuxièmes zones d'oxyde épais qui l'encadrent. 2. Mémoire selon la revendication 1, caractérisée en ce que la deuxième épaisseur (e2) des deuxièmes zones d'oxyde épais (13) est supérieure à la première épaisseur (el) des premières zones d'oxyde épais (12). 3. Mémoire selon la revendication 1, caractérisée en ce que l'empilement de premier niveau de silicium polycristallin, de couche d'isolement interpoly et de deuxième niveau de silicium polycristallin de chacun des transistors déborde d'une longueur même (1) sur chacune des deux deuxièmes zones d'oxyde épais (13) qui l'encadrent. 4. Mémoire selon la revendication 1, caractérisée en ce que l'empilement de premier niveau de silicium polycristallin, de couche d'isolement interpoly et de deuxième niveau de silicium polycristallin de chacun des transistors déborde d'une longueur (t) sur chacune des deux premières zones d'oxyde épais (12) qui l'encadrent. 5. Mémoire selon la revendication 4, caractérisée en ce que les débordements de l'empilement de premier niveau de silicium polycristallin, de couche d'isolement interpoly et de deuxième ni- veau de silicium polycriscallin sur les premières et deuxièmes zo- nes d'oxyde épais sont choisis de façon à ce que le facteur de couplage soit égal à 0,86. 6. ?rocEdé de fabrication de miàaoire de type LIDS à tran- sistors à grille flottante disposés selon des rangées et des colonnes sur un substrat (3) d'un premier type de conductivité, caractérisE en ce qu'il comprend les étapes suivantes: a) réaliser des paves d'oxyde épais (4) séparés par des intervalles constants selon des rangées et selon des colonnes, b) réaliser une implantation du deuxième type de conduc- tivité entre chaque paire de colonnes de pavés d'oxyde épais adja- centes pour former des lignes de bit (LB), c) réaliser, par oxydation sous traitement thermique, des premières zones d'oxyde-épais (12) à l'emplacement des lianes de bit et des deuxièmes zones d'oxyde épais (13) à l'emplacement des pavés d'oxyde épais, d) réaliser sur l'ensemble de la mémoire une couche d'oxyde qui tient lieu de couche d'oxyde de grille à l'emplacement des transistors, e) déposer uniformément un premier niveau de silicium polycristallin et une première couche d'isolement, f) graver la première couche d'isolement et le premier niveau de silicium polycristallin pour former des superpositions de bandes de premier niveau de silicium polycristallin (21) et des bandes d'isolenent (22) qui recouvrent chacune une colonne de deuxièmes zones d'oxyde épais (13), g) isoler latéralement (31) les régions apparentes du premier niveau de silicium polycristallin, h) déposer uniformément un deuxième niveau de silicium polycristallin, i) graver avec un même masque le deuxième niveau de silicilum polycristallin, les bandes d'isolement et les bandes de premier niveau de silicium polycristallin pour former entre chaque paire de deuxièmes zones d'oxyde épais adjacentes d'une même colonne un empilement qui comprend une grille flottante (21-1) de premier niveau de silicium polycristallin, une couche d'isolement interpoly (22-1) et une grille de commande (30) de deuxième niveau de siliciu.m polycristallin qui s'étend suivant des rangées pour 13 constituer une ligne de mot (LM), l'empilement débordant sur cha- cune des deux deuxièmes zones d'oxyde épais qui l'encadrent, j) déposer uniformément une deuxième couche d'isolement (33), k) déposer et graver une couche conductrice pour former des bandes conductrices (34) sensiblement à l'aplomb des lignes de bit, et 1) établir des contacts avec les bandes restantes de deuxième niveau de silicium polycrlstallin (lianes de mot) et les colonnes de sources et de drains (lignes de bit). 7. Procédé de fabrication de mémoire selon la revendica- tion 6, caractérisé en ce que chacun des empilements de grille flottante (21-1), de couche d'isolement interpoly (22-1) et de grille de commande (30) formés à l'étape (i) déborde sur chacune des deux deuxièmes zones d'oxyde épais (13) qui l'encadrent d'une même longueur (1). 8. Procédé de fabrication de mémoire selon la revendica- tion 6, caractérisé en ce que: - l'implantation du deuxième type de conductivité est réalisée à l'étape (b) en débordant d'une longueur (q) au-delà des bords latéraux des colonnes de pavés d'oxyde épais (4), - les premieres zones d'oxyde épais (12) débordent éga- lement entre chaque paire de deuxièmes zones d'oxyde épais adja- centes d'une mrme colonne de la longueur (q), et - les superpositions de bandes de premier niveau de silicium polycristallin (21) et de bandes d'isolement (22) formées à l'étape (f) débordent par rapport à chacun des bords latéraux des colonnes de deuxièmes zones d'oxyde épais (13) d'une longueur (r), d'o il résulte que chaque superposition de grille flot- tante (21-1) et de couche d'isolement interpoly (22-1) déborde sur chacune des deux premières zones d'oxyde épais (12) qui l'enca- drent d'une longueur (t) égale à la sormme des longueurs (q) et (r). 9. Procédé de fabrication de mémoire selon la reven- dication 6, caractérisé en ce que les premières zones d'oxyde épais (12) ont une première épaisseur (el) de l'ordre de 430 nm et les deuxièmes zones d'oxyde épais (13) ont une deuxième épaisseur (e2) de l'ordre de 70n nm. 10. Procédé de fabrication de mémoire selon la reven- dication 6, caractérisé en ce que la couche conductrice déposée à l'étape (k), et ainsi les bandes conductrices obtenues après gra- vure à cette même étape, sont en aluminiun.