FR 2638550 A1 19900504 FR 8914221 A 19891030 Interface de terminal à distance pour éléments embarqué.; L'invention concerne un interface de terminal à distance vers un bus de système qui est apte A être utilisé dans un article embarqué dans un avion, dans lequel une faible dimension de microplaquette et un coût économique sont importants. Dans un avion correspondant au contexte MIL-STD 1553, 11l existe -ue spécification gouvernementale pour les fonctions à réaliser par la commande de bus et les unités logiques d'inter-face tour les terminaux A distance. Un exemple d'un interface de bus satisfaisant les exigences est l'interface de terminal à distance décrite dans les brevets US-A- 4 625 307; 4 635 253; 4 695 952; et 4 623 997. Ce travail aitér leur concernait des terminaux à distance permanents qui continuent à faire partie de l'avion. Dans le cas particulier d'articles embarqués dans uni avion, ce qui signifie n'importe lequel des nombreux dispositifs qui sont attachés à l'appareil par des pattes qui doivent être jet.; ou envoy:s en vol, les considérations principales sont que lu microplaquett(e soit petite, utilise une faible puissance et soit peu onéreuse, puisqu'elle ne sera typiquement utilisée qu'une seule fois puis jetée. La microplaquette, évidemment, doit remplir les fonctions exigéeL d'une interface de terminal A distance, mais le fera probablement d'une favron simple. C'est souvent le cas que le coût de l'électronique néces;aire, selon la technique antérieure, pour réaliser l'interface peut en lui-même être supérieur au prix total des articles embarqué; qui lui sont reliés. L'industrie ressent donc le besoin d'un interface A faible coût et de faible puissance. L'invention concerne un circuit intégré unique qui réalise les fonctions de la spécification 1760 A qui est reliltée la spécification 1553. Le MILSTD 1760A est un complément du MIL-STD 1553 (1) en définissant un format de message spécifique pour les article.; embarqués; (2) en définissant un procédé pour réaliser des transferts de données en masse; et (3) en assignant des définitions spécifiques commse le temp,, la fréquence, la distance, et la vitesse à des mots de données 1553 normalement non-définis. Un circuit intégré de structure conforme à la présente invention comprend une interface redondante double MIL-STD 1553 contenant lKx16 de mémoire vive (ou MV) statique configurable et toute la détection 2 2638550 d'erreur de logique d'encodage/d.codage et le circuit additionutel pour se conformer aux spécifications 1760A et 1553B. Elle comprend de plus une commande automatique de données, une génération d'adresses de mémoire, une commande de mémoire et une alarme de contention de MV pour la mémorisatlon, au moyen d'un dispositif de commande de MV commaidant une mémoire de IK de mémoire qui peut être configurée par le concepteur du système en sections de longueurs variables pour s'adapter à ses besoins particuliers. La mémoire est divisée en une section de 64 mots pour des indicateurs de données et une section de 960 mots pour la mémorisation de données. Chacun des indicateurs contient l'adresse d'un emplacem:ent de départ d'une zone de mémoire o peuvent être mémor-i.;ées des donnée:;. Une autre particularité de l'invention est l'existence d'un e.sud continu de bouclage en ligne tel que le dispositif puis:,e surveiller ses propres transmissions en ce qui concerne des erreurs. Un autre avantage de l'invention est qu'il ne faut aucun circuit additionnel de décodage pour répondre au MIL--STD 1760A puisque le décodage exigé de sous-adresses est réalisé de falcon interne. Une autre particularité de l'invention est que la commandf- interne du circuit prend en charge toutes les transactions de données 1553 s.ur le bus ou hors bus en exigeant simplement que l'UCT serveuste n'accède pas à la MV lorsque le signal OCCUPE est actif. A l'intérieur de la microplaquette, il existe un jeu de trajets de données reliés à la MV interne, pour recevoir des; données à la fois du bus 1553 et de l'UCT serveuse et pour transmettre des dorné6es dans les deux sens. Il existe aussi une alimentation de trajet en retour depuis la sortie de données de la MV de sorte qu'une partie du mot de sot tie peut être renvoyée sous forme d'adresse. D'autres caractéristiques et avantages ressortiront et des revendication; ainsi que des dessins anexeé qui repré-s:,nteit un mode de réalisation de l'invention. La Fig. 1 est un schéma simplifié d'un dlspositif de lu technique antérieure. La Fig. 2 est un bloc fonctionnel simplifié d'un dispositif de structure conforme à la présente invention. La Fig. 3 est un schéma représentant l'allocation de mémoire dans le mode de réalisation préféré. La Fig. 4 est un schéma logique de la machine d'état MV. Une interface de terminal à distance destinée à we application MIL- STD 1553 ou 1760 doit nécessairement posséder une section entrée-sortie pour transformer depuis les niveaux de signaux spécifiés sur le bus vers les niveaux classiques de circuits intégrés et des décodeurs sériel A parallèle pour relier le format de données. Elle doit aussi po.si;éder une logique de reconnaissance d'ordre pour décoder un ordre, un système de commande ou une machine d'état pour exécuter l'ordre. Il doit aussi y avoir une forme quelconque de commande d'adresse de mémoire et de commande de transfert de données pour transférer des données vers l'UCT serveuse ou depuis celle-ci et vers le bus ou depuis celui-ci et également pour transférer des données à l'emplacement nécessaire dans la mémoire. La Fig. I est un diagramme d'un dispositif de technique antérleure - comme décrit dans le brevet US-A-4 695 952, représentant un schéma fonctionnel de haut niveau comportant des blocs pour exécuter ces fonctions. Les références des blocs à la FIG. 1 désignent respectivement: 400 et 402 des canaux décodeurs, 408 un multiplexeur, 412 une logique de reconnaissance d'ordre, 417 un multiplexeur de détection de mode et de sous-adresse de code de mode, 424 une logique de commande d'adresse de mémoire, 426 une logique de transfert de données, 436 une logique de commande et d'erreur, 464 un encodeur et 466 une logique de multiplexage de sortie et de boucle d'essai autonome. Les liaisons extérieures indiquées sur les côtés gauche et droit du dessin correspondent d'autre part: - sur le côté gauche, comme l'indiquent les flèches - à des entrées et à une sortie d'adresse de mémoire. A l'intérieur des exigences des blocs de niveau supérieur, cependant, il existe de nombreuses manières d'exécuter ces fonctions. Comme noté plus haut, la considération principale dans une interface destinée A des articles embarqués est d'utiliser une microplaquette économique n'exigeant qu'une faible puissance. L'effort qu'exige la conception d'une 4 2638550 telle microplaquette concerne donc les décisloriu A prendre afin qu A son tour, alimente deux unités qui détectent respectivement une sous- adresse dans le mot d'ordre et un ordre de mode, différent des ordres habituels. Le multiplexeur d'ordre 128 alimente aussi des données parallèles vers une unité de commande 200 qui réalise une poursuite de l'analyse de l'ordre pour engendrer des signaux de commande qui vont vers un certain nombre d'unités sur la microplaquette. Des sigrlaux provenant du registre d'ordre 126 et du multiplexeur 128 se déplacent vers la commande 200, pour lui présenter à la fois une information décodée et l'ordre brut. Des fonctions d'unité de commande 200 comprennent: la vérification d'erreur, la synchronisatLion de réponse, le transfert de données et la génération de signaux utilisée par la machine d'état MV 220. La plupart des lignes de commande sont supprimées dans ce dessin dans un but de clarté. Une autre ligne provenant du multiplexeur d'ordres 128 porte des informations sérielles vers un registre 266 qui peut charger et émettre des données en parallèle et qui comporte également un équipement de décalage pour l'entrée et la sortie sérielles. Cette unité est principalement utilisée pour alimenter l'encodeur 270 qui transmet des données vers le multiplexeur de sortie 112 et à travers lui vers l'un des bus A ou B. Une partie du décodage de parallèle à sériel exigé pour transférer depuis les opérations parallèles du circuit vers le bus sériel est réalisée dans les unités 266 et 270 agissant ensemble. Les données de l'unité 266 peuvent aussi être transférées vers le bas du dessin vers 2638550 le verrou 264 o elles peuvent être mémorisées pendant un temps déterminé au préalable, et ensuite envoyées vers la mémoire. Le trajet de données d'entrée à partir du bus 1553 est: & travers un décodeur et le multiplexeur 128 vers le registre 266 sous forme sérielle, puis transfert sous forme parallèle vers le verrou 264. Avec ce trajet, des données entrantes peuvent être effacées du registre 266 pour le libérer pour traiter le mot suivant qui provient du bus. En continuant sur ce trajet d'entrée de données, les données traversent le multiplexeur 262 vers le multiplexeur 260 puis sur la ligne 232 dans la porte d'entrée de données de la MV 230. L'unité 266 pourrait être réglée pour passer des données depuis un multiplexeur 268 à travers elles vers le verrou 264, si on le souhaite, mais, dans ce mode de réalisation, elle est configurée pour passer sériellement des données depuis le multiplexeur 268 vers l'encodeur 270. Comme on peut le voir A partir des unités décrites ci-dessus, un certain nombre de sources de données peuvent être amenées dans la MV. Le traJet que l'on vient de décrire est celui des données d'entrée brutes qui sont alimentées dans la mémoire. Une autre route passe par le registre 126 d'ordre qui mémorise le mot d'ordre dès qu'il entre dans la microplaquette, puis à travers le multiplexeur 262 et le multiplexeur 260 dans la ligne 232 et ensuite dans la MV. De cette façon, le mot d'ordre et les données associées avec le mot d'ordre peuvent suivre deux trajets séparés. Le mot d'ordre prend un trajet différent parce que les informations qu'il contient, comme par exemple le bit TIR, la sous- adresse ou le mode, le compte de mot ou le code de mode ne doivent pas être retenus à travers le traitement de mot de données. Une autre source de données provient de l'UCT serveuse a travers l'interface 254 le long du bus intérieur 255 et à travers le multiplexeur 260, dans la ligne 232. Les divers multiplexeurs, évidemment, sont réglés selon l'état de la commande 200, de la machine d'état 266 de MV et de l'unité d'interface 222. Il existe aussi un trajet de retour pour les donnédes pour entrer dans la MV 230. Le registre 238 d'indicateur est relié au bus 234 et ensuite à la porte de sortie de mémoire. Il peut passer un mot complet de 16 bits au multiplexeur 262 et ensuite dans le multiplexeur 260 et la MV 230. De plus, les 10 bits inférieurs du mot de sort' (le champ DA) peut passer depuis le registre d'indicateur vers le multiplexeur d'adresse 240 et ensuite vers la porte d'adresse de la MV 230. Des données peuvent être lues vers le registre d'indicateur, puis un deuxième mot de données peut être écrit à l'adresse donnée par le champ DA dans le registre d'indicateur. Ceci est l'opération normale d'indica- teur lorsque les donnrmées prélevées sont le contenu d'un emplacement de mémoire d'indicateur, Le registre 238 d'indicateur possède aussi une logique qui lui est associée pour incrémenter les 10 bits inférieurs est mémorisé dans l'emplacement de mémoire suivant de (DA ± 1). En continuant, les informations d'adresse peuvent venir directement depuis l'UCT locale le long de la ligne 246, puis à travers le multiplexeur d'adresse 240 et dans la MV. Une deuxième partie de l'adresse peut venir soit de l'unité sous-adresse 130 soit de l'unité de code de mode 129, l'une et l'autre pouvant être les 5 bits inférieurs de l'adresse de 10 bits. Les informations entrent dans l'unité d'indicateur 244 qui agit comme table à consulter et traduit depuis une sous-adresse ou un code de mode porté sur le bus 1553 en l'une des 64 adresses d'indicateur dans la section d'indicateur de la mémoire. Cette adresse de mémoire d'indicateur passe ensuite à travers le multiplexeur d'adresse 240 dans la MV. Avec cette particularité, le concepteur du système peut structurer la table à consulter pour qu'elle associe plusieurs ordres à la même zone de mémoire, de sorte que des données associées à ces ordres sont mémorisées dans la même zone tampon. Le concepteur peut aussi établir, si nécessaire, un certain nombre de zones tampon séparées réservées à différents ordres 1553 (accordées aux sous-adresses d'ordres). Le contenu de la MV 230 est représenté de façon plus commode à la Fig. 3, qui représente les 64 mots de la zone 310, depuis une adresse 3C0 Jusqu'à une adresse 3FF, qui sont utilisées comme vecteurs de données ou indicateurs, en laissant 960 mots de IK pour la mémorisation de données et la récupération. A la figure 3, les lignes respectives désignent: les lignes 00D, OOE, OOF les premier, deuxième, troisième mots de données, la ligne 3C0 le mot de vecteur de transmission, les lignes 3C1, 3C2...3DE: recevoir SA01, recevoir SAO2...recevoir SA30, la ligne 3DF: synchroniser avec données, la ligne 3E0: transmission dernier ordre, les lignes 3E1... 3FE: transmission SA Ol...transmission SA 30, la ligne 3FF: mot transmission S.I.T. Chaque emplacement du tableau de vecteur de 64 mots contient un indicateur avec un champ d'indice de 6 bits et un champ d'adresse de données de 10 bits. Le champ d'indice définit le compte de tampon de message, en possédant un maximum de 64 mots, alors que l'adresse de données indiquée est l'adresse réelle dans la MV o Setu mémorisé ou récupéré le mot de données suivant. La sous-adresse du mot d'ordre 1553B conjugue directement dans les quatre bits les moins significatifs de l'adresse d'indicateur. De cette façon, pour un ordre transmettre-depuis-sous-adresse-02, l'indicateur est trouvé dans l'adresse 3E2 (en hexadécimal). Le sixième bit de l'adresse d'indicateur et le bit transmettre/recevoir, qui est utilisé pour défilnir deux blocs pour des indicateurs associés à la transmission et la réception. Par exemple, un emplacement de mémoire 3C0 contilent les indicateurs pour la commande Transmettre Mot de Vecteur, um emplacement de mémoire 3C1 contient l'indicateur d'mu ordre de réception associé à la sous-adresse 01, etc. Le bloc d'indicateur de transmission commence à l'emplacement 3E0 qui est réservé à la transmission du dernier ordre, suivi à l'adresse 3E1 par l'indicateur d'un ordre de transmission associé à la sous-adresse 01 etc. Pour des applications pour des articles embarqués, on s'attend que relativement peu d'ordres seront applicables. C'est une particularité avantageuse de l'invention que le concepteur du système puisse subdiviser l'espace comme souhaité, en assignant la même adresse à plusieurs ordres qui ne seront pas utilisés (cette adresse pouvant contenir des données qui feront un drapeau d'erreur pour le dispositif de commande de bus 1553, par exemple). En plus des lignes de commande vers l'interface 222 qui lui permettent de commander la MV 230, cette unité peut écrire directement dans le registre de commande 256. Ce registre est un moyen pour 1'UCT de passer des données sur le bus 1553; effectuer une écriture à des bits éhoisis dans le registre de commande amène des bits correspondants dans le mot de statut (registre 258) à être positionnés. Le statut de la microplaquette RTI, contrairement au statut du système total, est indiqué dans le registre 253 de système, que i'UCT peut lire mais ne peut pas écrire. Le contenu de registre de système est listé dans le Tableau I et le contenu de registre de commande l'est dans le Tableau II. Comme application d'une configuration d'utilisateur, le concepteur du système peut trouver commode de séparer les ordres en deux classes - l'une dans laquelle il faut que l'information mémorisée soit transmise et une autre pour des ordres qui exigent une durée relativement importante pour être exécutés. Les commandes à réponse rapide peuvent être mémorisées dans une zone de mémoire et y faire l'objet d'opérations, et les autres ordres peuvent être mémorisés dans une zone différente de mémoire. L'UCT locale peut de cette façon répondre plus vite à des ordres exigeant la transmission d'informations existantes sans interférer avec la mémorisation et l'allocation d'ordres qui exigent un temps plus long pour être exécutés. S'il n'en était pas ainsi, le système pourrait être bloqué Jusqu'à ce qu'un ordre lent soit achevé. En se référant maintenant à la Fig. 4, celle-ci représente un diagramme logique des états de la machine d'état MV 220, et les références numériques de cette figure sont indiquées entre tirets dans la description qui suit. La plupart du temps est passé dans l'état d'attente 1 - 10 - dans le coin en haut à gauche de la Figure. Si un ordre a été validé - 11 -, l'exécution de la séquence des étapes commence; le RTS vérifie le R OCCUPE et met en marche l'horloge - 12 -. Lorsque la condition de temps écoulé - 13 - est obtenue et que la microplaquette est libre, elle procède à une vérification d'un ordre particulier - 14 -, le Code de Mode de Transmission de Dernier Ordre. S'il en est ainsi, elle se branche vers un autre état - 23 - qui exige le renvoi du dernier ordre sur le bus. Sinon, elle continue sur la séquence principale. Elle recherche - 15 - l'indicateur de l'ordre précédent depuis l'emplacement 3EO (dans cet exemple) vers le registre 238 d'indicateur et vérifie l'indice en ce qui concerne le nombre des messages (les 6 bits d'ordre élevé). S'il y a un emplacement dans le bloc défini de tampon (IX*O) - 16 -, le champ d'adresse de données dans le registre d'indicateur est alors incrémenté - 17 - vers la nouvelle adresse o le contenu de registre est mémorisé. Le mot d'ordre est ensuite mémorisé - 18 - dans la MV à l'emplacement indiqué par le champ DA dans le registre d'indicateur de sorte que l'UCT peut garder une histoire des ordres qu'elle a reçus. Si - 19 - le numéro d'indice n'est pas zéro, ce qui signifie qu'il existe de la place pour davantage de données, l'indice est décrémenté - 20 - et le nouvel emplacement d'adresse est mémorisé - 21 - dans les données d'indicateur réservées à cette sous -adresse (3EO), indiquant l'emplacement de l'ordre suivant. Si l'ordre qui a été reçu n'est pas - 22 - un ordre de transfert de données, le RTS n'a alors rien d'autre à faire et revient à l'état de veille 1 - 10 -. Si c'est - 22 - un ordre de transfert de domnées, il commence la séquence consistant - 23 - à enlever les données depuis la MV ou à mémoriser les données dans la MV et à les envoyer sur leur trajet. L'indicateur des données aura été décodé - 24 - dans l'une des unités soit SA soit MC et sera prêt à être entré dans l'emplacement d'adresse. Si c'est un ordre de réception - 24 -, l'ordre est mémorisé - 25 - coomme plus haut dans une zone différente de la MV indiquée par l'indicateur associé à SA ou MC et l'adresse de données de la mémorisation d'ordre est incrémentée - 26 -. L'état avance ensuite vers la veille 2 - 27 - o il attend l'action suivante sur le bus. Lorsque la section de commande est prête à mémoriser - 28 - un mot prélevé sur le bus 1553, ou A transmettre un mot sur le bus, elle envoie wi signal - 29 - qui sort la machine d'état hors de l'état de veille 2. Lorsque les domnnées sont disponibles sur la microplaquette, le signal ROCCUPE est affirmé - 30 - et, lorsque la période est écoulée - 31 -, les données sont transférées - 32 - en entrée ou en sortie. La machline d'état refait - 33 - alors une boucle - 34 - vers l'état de veille 2 - 27 - et ce processus peut se répéter jusqu'à ce que toutes les données soient transférées -35-. Il existe ensuite une section de nettoyage dans laquelle l'indice est décrémenté - 36 - Jusqu'au point o le mot suivant libre et la machine d'état vérifient - 37 - si l'opération actuelle était l'opération spéciale: transmettre le dernier ordre. S'il en est ainsi, la machine revient à la veille 1 - 10 - et, s'il n'en est pas ainsi, le contenu du registre d'indicateur est renvoyé - 38 - dans l'emplacement d'indicateur pour la sous-adresse appropriée. C'est la responsabilité de I'UCT de vérifier l'usage de l'indice et de la mémoire et de modifier l'indicateur. Par exemple, si l'indicateur était à l'origine 5 pour le bloc de réception et que 5 messages ont été reçus et mémorisés, le RTS continue A écraser les informations sur l'adresse la plus récente jusqu'à ce que l'UCT ramène l'indice à 5. Le concepteur du système dc. réaliser un programme pour noter quels messages ont été traités et peuvent être écrasés par une nouvelle écriture ou d'afficher le bit occupé dans le registre de statut pour bloquer la réception de nouveaux messages Jusqu'à ce qu'ils puissent être traites. Il faut noter que l'indice n'est pas décrémenté et que l'indicateur n'est pas ramené Jusqu'à ce que tout le message ait été mémorisé. Ceci assure que des données erronées ne seront pas recouvertes, de sorte que seuls de bons messages sont dans la MV. C'est la responsabilité du dispositif de commande de bus de reconnaître le drapeau d'erreur de message et de retransmettre les données. Comme on peut le voir de ce qui précède, la microplaquette réalise effectivement des transmissions sur le bus et depuis le bus sans intervention du serveur, en écrivant dans la mémoire ou en lisant dans celle-ci selon les besoins. Cette indépendance réduit la charge sur le serveur, en permettant l'utilisation d'une UCT plus lente et moins onéreuse que ce qui serait pratique si le serveur devait intervenir dans le processus de transfert. Dans de nombreux cas, l'ordre sera la transmission d'informations de statut qui ont déjà été mémorisées dans la MV, de sorte que le serveur n'a pas à être interrogé. Si l'ordre est différent, et exige une mémorisation d'un mot d'ordre ou de données qui seront prélevés et traités par le serveur plus tard, la microplaquette d'interface mémorise simplement les données dans la MV et signale au serveur qu'un ordre a été traité. Le serveur, ensuite, à sa convenance, accède au message et exécute ce qui peut être exigé.par l'ordre qu'il contient. L'homme de l'art comprend la flexibilité apportée au concepteur du système par ce circuit. Les fonctions exigées des articles embarqués varient fortement. Dans de nombreux cas, l'électronique de l'article transmet des informations de statut en retour vers le système et rien d'autre. Des exemples d'informations de statut peuvent être des résultats d'essais autonomes, des niveaux de tension de batterie et similaires. Dans ce cas la zone allouée aux messages de transmission est alors faible par rapport au tampon nécessaire pour les messages provenant du système vers l'article embarqué. Dans d'autres cas, comme ceux dans lesquels un ensemble fonctionnel de radars ou un autre dispositif compliqué est relié comme article embarqué, l'UCT locale peut avoir à recevoir des données comme une vitesse ou un emplacement depuis un serveur et agir ensuite sur ces données et produire des données en retour. Dans ce cas, il faudrait réserver une plus grande zone pour la mémorisation de transmission. De même, la zone de mémorisation peut être divisée en des parties qui n'exigent qu'un temps de réponse court de la part du serveur et qui peuvent être répondues rapidement et celles qui impliquent un mouvement mécanique ou similaire et qui doivent rester pendant une période de temps plus longue. Si ces ordres étalent mélangés, la mémoire ne pourrait pas être réutilisée ou on ne pourrait pas y réécrire. Une particularité de l'invention est que la mémoire est une porte pseudodouble, plutôt qu'une porte double réelle. Il est donc nécessaire de résoudre la contention entre le dispositif de commande et l'UCT pour l'accès à la mémoire. D'habitude, le dispositif de commande signalerait une demande de bus et attendrait ensuite d'avoir la permission du maitre bus (UCT). Dans ce cas, un procédé simple est utilisé, dans lequel P'UCT a généralement contrôle complet de la mémoire. Lorsque le dispositif de commande doit accéder à la mémoire, il affiche ROCCUPE, attend un temps déterminé de 2,7 ou 5,7 microsecondes et ensuite accède à la mémoire. C'est la responsabilité du concepteur du système de structurer le traitement d'UCT de telle façon qu'elle puisse sortir de la mémoire selon les besoins, sans violer l'intégrité de données qui se trouve en cours de traitement dans la mémoire. Un procédé est de réserver une partie de la MV pour des données mémorisées provenant de l'UCT (dans la section correspondant aux données à transmettre). Le dispositif de commande peut lire dans cette section mais ne peut pas y écrire. De cette façon, si l'UCT est interrompue, elle peut simplement reprendre sa tache sans se préoccuper si les données déjà mémorisées ont été détériorées. Une autre particularité de l'invention est l'existence d'un mode continu d'essai autonome dans lequel des données transmises depuis le bus à travers le multiplexeur 112 sont lues à travers l'entrée 110 (lorsque les signaux sont réfléchis hors du transformateur de couplage) et sont envoyées par le multiplexeur 120 au comparateur 272. De cette façon, les transmissions peuvent être vérifiées de façon continue. Une autre particularité de l'invention est un mode dans lequel le système vérifie sur des messages provenant d'autres terminaux à distance (RT) vers lui-même. Lorsque le système vérifie le bus 1553, il vérifie un ordre de RT à RT depuis le maître bus gui dirigera des données vers lui. Lorsqu'un tel ordre est détecté, il mémorise l'adresse du RT transmetteur. Lorsque le message est reçu, il compare l'adresse de terminal du mot de statut entrant avec l'adresse mémorisée auparavant. Un manque de correspondance amène le bit d'erreur de message dans le mot de statut du RT récepteur à être positionné. Il faut comprendre que l'invention n'est pas limitée aux modes de réalisation particuliers représentés et décrits ici, mais que diverses altérations et modifications peuvent y être apportées sans s'écarter de l'esprit et du cadre de ce concept nouveau tel qu'il est défini par les revendications suivantes. TABLEAU I BIT NOM (ETAT INITIALISE) SIGNIFICATION TERMINAL ACTIF (0) un I logique chaque fois que le dlspositif exécute une opération de transmission de réception. 14 MESSAGE VALIDE (0) un 1 logique-indique qu'un message valide a été reçu depuis la dernière lecture de registre du système. Ce bit n'est pas ramené à zéro Jusqu'à ce que le registre ait été examiné. 13 ERREUR DE MESSAGE (0) un I logique indique qu'une erreur de message s'est produite depuis la dernière lecture de registre du système. Ce bit n'est pas remIs à zéro ju.iqil'à ce que le registe ait été examiné. 12 ERREUR DE PARITE (O) un 1 logique indique une parité erronée TA d'adresse de terminal provoquant une validation d'entrée de bipihase. il AUTO ESSAI (0) un 1 logique indique que la microplaquette est en mode d'essai autonome interne. Ce bit est ramené à zéro lorsque l'essai autonome est termriné. OCCUPE (1) un I logique lorsque le proces.;eur est occupé. Ce bit est remis à zéro lorsque l'occupation de 6ystème est remis à zéro dans le registre de commande. 9 DRAPEAU DE (1) un 1 logique indique que'la commande TERMINAL VALIDE de bus n'a pas émis de' code de mode de Drapeau de Terminal d'arrêt. Un O logique indique que la commarnde de bus, par le code de mode ci-dessus, est priviléglée par rapport à la capacité du système serveur pour placer le bit de drapeau de terminal du mot de statut. 14 2638550 8 CANAL A VALIDE (1) un 1 logique indique que le canal A ezt disponible tant pour la réception que pour la transmission. 7 CANAL B VALIDE (1) un 1 logique indique que le canal B est disponible A la fois pour la réception et la transmission. 6 CANAL A/B (1) un 1 logique indique que l'ordre le plus récent est arrivé sur le canal A; un 0 logique indique qu'il est arrivé sur le canal B. SA/MC (0) un 1 logique Indique que les bits 4 a O sont indiques comme soue;-adresses dans le dernier mot d'ordre et que le dernier mot d'ordre était un ordre normal de transmission réception. Un 0 logique indique que les bits 4 à 0 sont un ordre de mode. 4 MCSA4 (0) code de mode ou sous-adres;ses comme indiqué dans l'état logique du bit 5. 3. 2. 0 MCSAO (0) (lsb) TABLEAU II BIT NOM (ETAT INITIALISE) SIGNIFICATION 12 CHOIX DE TEMPS (1) un 1 logique choisit (msb) R OCCUPE ROCCUPE 5.7, un O logique choisit R OCCUPE 2.7. 11 CHOIX DE BROCHE (1) un 1 logique choisit la fonction de déconnection, un O logique choislt la fonction d'activation de terminal. NOTER (1) un 1 logique valide la note III, unwl O logique valide la note I et II. 9 VALIDATION (1) wt 1 logique valide le RTSI pour D'EMISSION reconnaître les ordres d'émisslon. 8 INSTRUMENTATION (O) un I logique place le bit d'instrumentation du registre de statut. 7 DEMANDE (0) un 1 logique place le bit de demande de DE SERVICE service du registre de statut. 6 VALIDATION (0) un I logique place le RTSI dansm le mode D'ESSAI AUTONOME d'essai autonome interne et empéche le fonctionnement normal. CHOIX DE CANAL (O) Choisit quel canal est en essai dans le D'ESSAI AUTONOME mode d'essai autonome. Un I logique choisit le canal A et un O logique choisit le canal B. 4 DRAPEAU DE (0) un 1 logique place le bit de drapeau de SOUS-SYSTEME sous-système du registre de statut. 3 SYSTEME OCCUPE (1) un I logique place le bit d'occupation du registre de statut et emp&che l'accès de mémoire RTSI. 2 DRAPEAU DE (O) unl I logique place le bit de drapeau de TERMINAL terminal du regibstre de statut. 1 VALIDATION CANAL B (1) un I.logique valide les entrées biphases du canal B. O VALIDATION CANAL A (1) un 1 logique valide (1sb) les entrées biphases du canal A. Revendications 1. Système de circuit intégré comprenJant au mOins Uo circuit intégr destiné & constituer une interface entre un bus sériel et une unité centrale de traitement (ou UCT) et comprenant: une section d'entréesortie reliée audit bus sériel et comprenwlit des moyens de décodage pour décoder des ordres de bus; des moyens de commande de microplaquette, sensibles auxdlts moyens de décodai pour commander divers composants dudit circuit intégré; des moyens de commande de mémoire, reliés auxdits moyens de commande de mlcroplaquette, pour commander des adresses de mémoire d'une mémoire de circuit intégré, et; des moyerns d'interface de serveur pour passer des signaux ver s une UCT locale ou depuis celle-ci, reliés audit système A circuit intégré,- caractérisé en ce que: lesdits moyens de commande de mémoire commandent une mémoire sur microplaquette à deux entrées, située sur la même microplaquette que lesdits moyens de commande de microplaquette et de mémoire, et commande le flux d'adresses de mémoire le long d'un premier traj(:t s'étendant depuis lesdits moyens d'interface de serveur vers ladite mémoire et le long d'un deuxième trajet s'étendant depuis ladite section d'enltrée- sortie & travers des moyens de décodage d'ordres et des moyens d'assignation d'indicateur vers ladite mémoire sur microplaquette; ledit moyen de commande de microplaquette commande un jeu de trajets de données possédant une première branche s'étendant depuis lesdits moyens d'interface de serveur & travers un premier jeu de dispositifs qui pevent être commandés vers une porte d'entrée de donnéesn dans ladite mémoire sur microplaquette, une deuxième branche s'étendant depuis ladite section d'entrée-sortie à travers un jeu de dispositifs qui peuvent être commandés vers ladite porte d'entrée de dornnées, une troisième branche s'étendant depuis une porte de sortie de données dans ladite mémoire sur microplaquette vers un encodeur de sortie et ensuite vers des moyens d'interface de bus de sortie externes audit circuit intégré, une quatrième branche s'étendant depuis ladIte porte de sortie de données vers lesdits moyens d'interface de serveur, et une cinquième branche s'étendant depuis ladite porte de sortie de domnees A travers au moins un dispositif qui peut être commandé vers ladite portLe d'adress.e, grâce a quoi des données de sortie peuvent être convertie. (len ule adresse; un Jeu de lignes de commande s'étend depuis ladite UCT vers letdlts moyens de commande d'interface d'UCT dans ledit circuit intégré eci vue de la commande par ladite UCT d'opérations de lecture et d'óeriltue entre ladite IUCT et ladite mémoire sur microplaquette; ladite mémqire comprend une section d'indicateur contenant Ju.qu'à un nombre déterminé au préalable d'indicateursi d'adresses pour indiquer l'emplacement de blocs de données à l'intérieur d'wle section de mémorisation de réception de la mémoire en vue de la mémorisution de messages reçus depuis ledit bus sériel et pour indiquer l':mpla:nmeLt de blocs à l'intérieur d'une section de mémorisation de transmission de la mémoire en vue de la mémorisation de messages à envoyer sur ledit bus sériel, lesdites deux sections de mémorisation pouvant être subdivisées par assignation d'indicateur en un Jeu d'au moins deux sous-sections de mémorisation, grâce à quoi ladite mémoire peut être configurée par ladite UCT à l'aide de l'assignation d'indicateur; ledit circuit intégré comprend de plus des moyens d'asslgrmtlon sensibles à un ordre de bus sériel pour assigner un indicateur à dr.é données de bus sériel à mémoriser _dan.; ladite mémoire, gràce a quoi des données peuvent être mémorisées sélectivement dans l'une deadites sections de mémorisation en nombre déterminé au préalable. 2. Système selon la revendication 1, caractérisé en outre en ce que lesdits moyens de commande sur microplaquette et lesdits moyens de commande de mémoire sont sensibles & des signaux provenant de ladite IUCT pour commander l'accès à ladite mémoire sur microplaquette ren vue d'opérations de lecture et d'écriture, grâce à quoi ladite mémoire sur microplaquette fonctionne sous commande de ladite UCT; et ledit circuit intégré comprend de plus des moyens de contention sensibles à un ordre provenant dudit bus sériel et reliés & une ligne d'assertion de mémoire s'étendant depuis ledit circuit intégré vers ladite EUCT pour envoyer un ordre & ladite UCT de cesser d'opérer dans ladite mémoire sur microplaquette selon un temps de retard déterminé au préalable et des moyens pour accéder à ladite mémoire sur microplaquette après ledit temps de retard déterminé au préalables, grace & quol ladite UCT est en commande de ladite mémoire, sous réserve d'une commande privilégiée par ledit circuit intégré, de sorte que ledit circuit Intégré peut prendre commande de ladite mémoire sur microplaquette et forcer ladite UCT à cesser d'opérer sur la mémoire en réponse à un ordre reçu sur ledit bus sériel. 3. Système selon la revendication 2, caractérisé en outre un ce que lesdits moyens de commande de microplaquette et lesdits moyens de commande de mémoire coopèrent dans wue séquence état-machine d'opérations dans un mode indépendant pour répondre & des ordres; reçus depuis un maître bus sur ledit bus sériel pour accéder à ladite mémoire sur microplaquette dans des opérations de lecture et d'écriture suris intervention de ladite UCT. 4. Système selon la revendication 2, caractérisé en outre en ce que lesdits moyens d'assignation comprennent des moyens pour assglger des indicateurs A des données associées à un premier Jeu d'ordres de bus sériel dans un premier bloc de ladite mémoire sur microplaquette et des indicateurs pour des données associées à uwi deuxième Jeu d'ordres de bus sériel dans un deuxième bloc de ladite mémoire sur microplaquette, grâce A quoi ladite UCT peut opérer sur des données dans lesdits premier et deuxième blocs et écrire des données associées à un indicateur dans l'unr desdits premier et deuxième blocs sans interférence dans l'allocatlon de mémoire entre lesdits premier et deuxième jeux d'ordres de bus. 5. Système selon la revendication 4, caractérisé en outre en ce que( lesdits premier et deuxième Jeux d'ordres de bus srelef sont dea; ordre. de réception, pour lesquels ledit circuit intégit é mémorise des donnéesi dans deux blocs de mémoire séparés. 6. Système selon la revendication 2, caractérisé en outre en ce que ledit moyen de commande de mémoire comprend des moyens pour incrémenter la valeur dudit indicateur pour écrire des blocs de doiinées séquentiellement dans ledit emplacement de mémorisation de réception de la mémoire Jusqu'à un nombre d'indice déterminé au préalable de blocs de données, grâce A quoi ledit circuit intégré peut recevoir et mémoriser Jusqu'audit nombre d'indices déterminé au préalable de blocs de données sans intervention de ladite UCT. 7. Système selon la revendication 6, caractérisé en outre evi ce que ledit indicateur comprend un premier champ contenant une adresse de mémoire et un deuxième champ contenant un nombre d'indice de bloc. de douiées, grace A quoi ledit indicateur indique l'adresse suivante de mémoire à accéder et indique aussi l'espace restant disponible A l'intérieur dudit emplacement de mémorisation de réception. 8. Système selon la revendication 7, caractérisé en outre on ce que lesdits moyens destinés A incrémenter la valeur dudit indicateur et un moyen pour modifier ledit nombre d'indice de blocs de doruniées sont combinés avec les moyens de registre d'indicateur reliées à ladite porte de sortie de domnnées et comportant des moyens pour inrémenter wul champ d'adresse d'un nombre déterminé au préalable de bits à l'intérieur dudit registre d'indicateurs et des moyens pour modifier un champ d'ildice d'wl nombre déterminé au préalable de bits à l'intérieur dudit registr e d'indicateurs, et en ce que ledit registre d'indicateur comprend de plus des moyens pour charger ledit champ d'adresses sur un bus relié à ladite porte d'adresse, grace à quoi, dans un emplacement de mémoire contenant une valeur d'indicateur, on peut écrire, dans ledit registre d'indicateurs, des données situées dans un emplacement de mémoire contenant une valeur d'indicateur et incrémenter le champ d'adresses de ce registre et charger celui-ci dans ladite porte d'adresse pour spécifier l'adresse d'wul mot de données déterminé au préalable à lire ou à écrire dans ladite mémoire sur microplaquette. 9. Système selon la revendication 1, caractérisé en outre en ce que ledit circuit intégré comprend de plus des moyens de comparaison rellés à ladite section d'entrée/sortie pour comparer des donn.ées transmlses sur ledit bus depuis ledit circuit intégré avec un signal d'écho entrant présent sur des bornes d'entrée dudit circuit intégré et comprenant un signal réfléchi desdltes données réfléchies par lesdits moyens d'interface de bus de sortie, grAce à quoi ledit circuit Intégré vérifie ladite section d'entrée/sortie. 10. Système selon la revendication 2, caractérisé en outre en ce que ledit circuit intégré comprend de plus des moyens de comparaison reliés à ladite section d'entrée/sortie pour comparer des donnémles transmi ses sur ledit bus depuis ledit circuit intégré avec un signal d'écho entrant présent sur des bornes d'entrée dudit circuit intégré et comprenant un signal réfléchi desdites domnnées réfléchies par lesdits moyens; d'interface de bus de sortie, grâce A quoi ledit circuit intégré vérifie ladite section d'entrée/sortie.