FR 2646740 A1 19901109 FR 9005731 A 19900507 CIRCUIT LOGIQUE A FONCTIONNEMENT QUASI COMPLEMENTAIRE La présente invention se rapporte de façon générale à des circuits logiques, et plus particulière- ment à des circuits logiques formés sur le même substrat pour exécuter une opération quasi complémentaire. Depuis ces dernières années on assiste à des be- soins croissants en circuits logiques intégrés à semi- conducteurs pouvant fonctionner à des vitesses très élevées avec une marge de bruit plus grande et pouvant être hautement intégrés avec de faibles consommations de puissance. Pour satisfaire ces besoins croissants, des recherches poussées et mises au point sont conduites un peu partout avec des dispositifs électroniques utilisant un semiconducteur composé du groupe III-V, comme par exemple GaAs qui constitue le représentant en place du silicium employé traditionnellement. Parmi les transistors utilisant le GaAs (arséniure de gallium) comme matériau, on peut citer: le transistor MESFET (transistor à effet de champ à semiconducteur métallique), le transistor HEMT (transistor à haute mobilité d'électrons), le transistor HBT (transistor bipolaire à hétérojonction), le transistor RHET (transistor à électrons haute température à résonance), etc. Les transistors HEMT, HBT et RHET impliquent des procédés technologiques de pointe tels que la croissance. épitaxiale représentée par exemple par les procédés MBE (épitaxie de faisceau moléculaire), le procédé MOCVD (ou procédé de déposition en phase gazeuse par procédé chimique), etc., et par conséquent il faut toujours un certain temps pour que ces transistors entrent en application. Quant aux transistors MESFET cependant, un circuit à gâchette 16KSRAM, de 30 kg et similaires ont déjà été présentés à l'occasion d'une réunion spécialisée dans ce domaine et les produits de LSI sont sur le point d'être mis en application. En tant que circuits logiques utilisant le tran- sistor MESFET GaAs, il a été proposé différents circuits tels que les circuits DCFL (logique FET à couplage direct), BFL (logique FET à tampon), SCFL (logique FET couplée source), LPFL (logique FET à basse tension de pincement) et SDFL (logique FET à diode de Schottky).. On va maintenant décrire un exemple du circuit DCFL avec référence à la figure 10. Cet ensemble comprend des circuits d'inverseurs DCFL 19a et 19b reliés à deux étages, dont chacun comprend un transistor de charge 10 constitué par un transistor MESFET de type à épuisement appauvrissement comportant un drain relié à une première alimentation de puissance VDD et une source et une gâchette reliées entre elles, et un transistor d'attaque 20 constitué d'un MESFET ou transistor à effet de champ semiconducteur métallique du type à champ à enrichissement, comportant un drain relié à un noyau commun de la source et gâchette du transistor de charge , une source reliée à une seconde terre d'alimentation de puissance et une gâchette munie d'une entrée. Aux deux étages, on peut dériver une sortie à partir du noyau commun de la source et de la gâchette de chacun des transistors de charge 10. Etant donné que le circuit logique DCFL (logique de transistor à effet de champ couplé directement) présente une configuration simple avec un petit nombre d'éléments et qu'il fonctionne à vitesse supérieure en partant des circuits proposés actuellement, il est appliqué à de nombreux circuits intégrés LSIs ou à intégration à grande échelle, ainsi qu'aux mémoires. Le circuit logique DCFL présente toutefois l'inconvénient qu'un niveau élevé de sortie VOH est limité à environ 0,6V, ou moins, d'une tension de verrouillage d'un transistor à l'étage placé en aval. Ainsi, dans le transistor à effet de champ MESFET employé'dans le DCFL, étant donné que sa gâchette et son canal ont une jonction de Chottky différente de celle d'un transistor MOS en silice ou similaire, un courant se met subitement à s'écouler à partir de la gâchette vers la source lorsqu'une tension source-gâchette dépasse une tension de verrouillage qui est déterminée par un métal de gâchette et une concentration d'impuretés. Par conséquent, la tension gâchette-source dans le transistor à effet de champ MESFET ne peut augmenter la tension de verrouillage. Par conséquent, un niveau de sortie du circuit DCFL 19a au premier étage du circuit de la figure 10 est limité par la tension de verrouillage aux bornes de la source et de la gâchette du transistor d'attaque 20 dans le circuit DCFL 19b au second étage. Etant donné que la tension de verrouillage aux bornes de la gâchette et de la source du transistor à effet de champ MESFET est normalement à environ 0,6V, le niveau supérieur de sortie VOH est limié à 0,6V ou moins. Or, étant donné qu'un bas niveau de sortie VOL est d'environ 0,1 volt, une amplitude de tension logique VL sera d'environ 0,5V. Un circuit ECL (circuit de logique couplé à l'émetteur) utilisant un transistor bipolaire au silicium fonctionne avec une amplitude de tension logique VL d'environ 0,5V. Ceci est possible puisqu'un niveau logique est déterminé en utilisant une tension base-émetteur VBE très contrôlable et un rapport de résistance. Dans le transistor à effet de champ MESFET utilisant un circuit logique DCFL, un niveau logique est affecté par une tension de seuil de gâchette Vth et un paramètre variable tel qu'une caractéristique de courant, il s'avère par conséquent très difficile de fabriquer des circuits intégrés à haut degré d'intégration dans la production en série en conservant simultanément une marge de bruit suffisante à environ 0,5V d'amplitude de tension logique VL. De plus, bien que la consommation de puissance du circuit logique DCFL soit comparativement faible avec O,lmW-l,OmW, il est souhaitable dans le principe de l'intrégation à grande échelle de diminuer davantage la consommation de puissance compte-tenu de la consommation de puissance tolérable de la puce. Compte-tenu de ce qui précède, il est proposé un circuit logique commandé par courant de charge, en arsé- niure de gallium GaAs (désigné ci-après LCCL) (confer & ce propos par exemple Collected Papers of Electronic Information Communication Meeting 87/2 Vol. J70-D No. 2). La figure 11 montre un circuit inverseur à titre d'exemple du LCCL. Le circuit logique LCCL de la figure 11 comprend un transistor de charge 1 du type à épuisement muni d'un drain relié à une première alimentation de puissance VDD, un transistor d'attaque 2 muni d'un drain relié à une source de transistor de charge 1, une source reliée à une terre de seconde alimentation de puissance et une gâchette reliée à un terminal d'entrée IN, une résistance 3 reliée entre un noeud de la source du transistor de charge 1 et le drain du transistor d'attaque 2 et une gâchette du transistor de charge -1, et un transistor de charge commandant le transistor 4 muni d'un drain relié à un noeud de la gâchette du transistor de charge 1 et de la résistance 3, une source reliée à une troisième alimentation de puissance VSS qui présente une tension inférieure à la terre de la seconde alimentation de puissance et une gâchette reliée au terminal d'entrée IN. Ce circuit logique LCCL fonctionne de la manière suivante. Lorsque l'entrée IN est au niveau bas, le transistor d'attaque 2 et le transistor de commande 4 sont tous deux à l'état arrêt, de sorte qu'aucun courant ne traverse le transistor 3 et ainsi une tension de chute dans la résistance 3 est égale à OV. Par conséquent, une tension gâchette-source VGS dans le transistor de charge 1 est à ce moment égale à OV. Un niveau de sortie VOUt devient une tension VOH en une intersection 21 de la courbe de charge (VGs = OV) montrée par la ligne en trait plein a de la figure 12 et une caractéristique d'entrée d'un circuit logique à l'étage placé en aval (caractéristique de Chottky d'un transistor d'entrée, ou dans le détail, une tension de Chottky du transistor de commande 4) montré par la ligne en trait plein 6. Lorsque l'entrée IN est au niveau haut, le tran- sistor d'attaque 2 et le transistor de commande 4 sont tous deux à l'état conducteur, de sorte que le courant traverse la résistance 3 pour provoquer un écart de potentiel entre les extrémités opposées de celui-ci. Par conséquent, la tension gâchette-source VGS du transistor de charge 1 atteint une valeur négative de sorte que le transistor de charge 1 atteint pratiquement l'état bloqué comme cela est montré par la ligne en trait pointillé d deula figure 12. Ainsi, le niveau de sortie Vout devient à ce moment une tension VOL en une intersection 22 d'une caractéristique de courant du transistor d'attaqué 2 montré par la ligne pointillée c et celui du transistor de charge 1 montré par la ligne pointillée d de la figure 12. Il convient de noter toutefois que le transistor de charge 1 n'est pas complètement hors tension étant donné que dans ce cas un courant traverse la résistance 3. Comme cela a été décrit précédemment, la commande du transistor de charge 1 selon un niveau d'entrée entraine l'exécution par le circuit LCCL d'une opération quasi-complémentaire comme suit:. lorsque l'entrée se situe à un niveau haut, le transistor de charge 1 est pratiquement hors tension, tandis que lorsque l'entrée se situe à un niveau bas, le transistor d'attaque 2 est complètement hors tension. Etant donné que le circuit LCCL effectue l'opération quasi-complémentaire précitée de façon à faire en sorte que des courants de faible charge passent lorsque l'entrée se situe à un niveau haut ou à un niveau bas, il est possible de diminuer la consommation de puissance d'environ la moitié par rapport au circuit logique DCFL montré à la figure 12. De plus, le circuit DCFL employant de l'arséniure de gallium (GaAs) présente l'inconvénient qu'une fluctuation dans la caractéristique des éléments entraine de fréquents fonctionnements déficients; cependant, dans le circuit logique LCCL, ce problème est atténué par le fonctionnement quasi-complémentaire selon lequel un courant de charge est réduit lorsque l'entrée est au niveau haut. On va décrire ce point plus en détail ci-après. Au bas' niveau de sortie du circuit logique DCFL est indiqué par une tension VOL' en une intersection 23 d'une caractéristique Ids-VDs du transistor d'attaque montré par la ligne pointillée c et par celui du transistor de charge lorsque VDS = 0V montré par le trait plein a à la figure 12. Or, un bas niveau de sortie du circuit logique LCCL est indiqué par une tension VOL en une intersection 22 de la ligne pointillée c et la ligne pointillée d montrant la caractéristique Ids-VDs du transistor de charge lorsque VGS est de polarisation négative. On peut ici.rendre par approximation un courant drain-source Ids comme suit: Ids = P (VGs - Vth) (1) dans laquelle VGS est une tension gâchette-source, et Vth est une tension seuil de gâchette. En partant de l'hypothèse que la fluctuation de Vth est de AVth lorsque Vth est supérieur à 0, un courant de saturation Ids (a) de la caractéristique montrée par la ligne pleine a est exprimé comme suit: Ids (a) = (-Vth) (2) Lorsque Vth est inférieur à 0, une largeur de fluctuation AIds (a) de Ids (a) est exprimée comme suit: AIds (a) = $ (- Vth + AVth)2 - p (-Vth - AVth)2 = - 4 Vth AVth (3) o10 De façon similaire, un courant de saturation Ids (d), AIds (d) par rapport à la caractéristique montrée par la ligne pointillée d est exprimé comme suit: ds (d)= f (VGS- Vth)2 (4) 2 Ida (d) = (VGS - Vth + Vth) - (VGS Vth -AVth) = 4 (VGS-Vth) 1Vth... (5) De plus, lorsqu'une portion non saturée de la caractéristique de la ligne pointillée c est rendue par approximation en une ligne droite, un rapport de fluctuation a VOL VOL du niveau bas de sortie du circuit logique LCCL au rapport du circuit logique DCFL est exprimé comme suit: a VOL Ids (d) Vth-VGs 3= = t VL' bIds (a) Vth La fluctuation du bas niveau de sortie du circuit logique LCCL devient inférieure à celle du circuit logique DCFL. Lorsque Vth = 0,4V, VGS (LCCL) = - 0,3V, le rapport de fluctuation est exprimé comme suit: aVOL 4 VOL' 4 (7) Comme cela est montré ci-dessus, la fluctuation du niveau bas du circuit logique LCCL devient égale au quart de celle du circuit logique DCFL. Le circuit logique LCCL présente une autre caractéristique, à savoir que la fluctuation du bas niveau du circuit logique LCCL est inférieure à celle du circuit logique DCFL en plus de la caractéristique précédente selon laquelle la consommation de puissance de celui-ci est inférieure à celle du circuit logique DCFL. Le circuit logique LCCL présente l'avantage, en raison de l'opération quasi-complémentaire selon laquelle des petits courants de charge passent lorsque la sortie est au niveau bas, et par conséquent on considère que le circuit du type à fonctionnement quasi-complémentaire est très efficace pour améliorer la performance du circuit logique en GaAs. Le circuit logique LCCL présente cependant les inconvénients suivants. Dans le circuit logique classique, tel que décrit ci-dessus, la source du transistor de commande se termine par la troisième alimentation.de puissance VSS qui présente un potentiel inférieur, à celui de la seconde alimentation de puissance GND (terre). Par conséquent, le haut niveau d'entrée est verrouillé par une tension inférieure et il est ainsi inévitablement inférieur à celui du circuit DCFL. La- raison pour laquelle la source du transistor de commande 4 se termine par VSS avec un potentiel inférieur à celui du GND (terre) est que lorsque l'entrée est & un niveau haut, le drain du transistor de commande 4 présente un potentiel inférieur au drain du transistor d'attaque 2 par suite d'une baisse de tension dans la résistance 3, cependant, le courant doit également passer par le transistor de commande 4 à ce moment. Même si un transistor du type à épuisement est utilisé en tant que transistor de commande 4, la source du transistor de commande 4 ne doit pas être reliée à GND (terre) étant donné que la relation VDS > O doit être obtenue. Ainsi, il est impossible d'éviter la diminution de VOH par suite de la terminaison de la source du transistor de commande 4 par VSS. En outre, étant donné que la gâchette du transistor d'attaque 2 et celle du transistor de commande 4 sont reliées en parallèle, une capacité de charge est accrue par rapport à une sortie logique à l'étage précédent, ce qui empêche la rapidité de fonctionnement. En outre, bien que la figure 11 montre le circuit d'inverseurs, étant donné que le nombre d'entrées est augmenté de telle manière à avoir par exemple deux circuits NON-OU, le nombre de transistors de commande 4 et de transistors d'attaque 2 doit également être augmenté, ce qui entraine une détério- ration du degré d'intégration. Un but de la présente invention consiste à élargir l'amplitude de tension logique dans un circuit logique. Un autre but de la présente invention est de réduire la capacité de charge d'entrée et d'atténuer la détérioration du degré d'intégration dans le cas d'une logique multi-entrées, dans un circuit logique quasi- complémentaire. Un but supplémentaire de la présente invention est de réduire le nombre d'étages de gâchette et d'obtenir un fonctionnement plus rapide, une consommation de puissance moindre et un plus haut degré d'intégration en introduisant une logique câblée -dans une logique multientrées, dans un circuit logique quasi-complémentaire. En bref, selon la présente invention il est prévu un circuit logique destiné à l'exécution d'une opération quasi-complémentaire comprenant un transistor de charge ayant un drain relié à une première alimentation de puissance, un transistor d'attaque ayant une source reliée à une seconde alimentation de puissance, un moyen- de décalage de niveau relié entre une source du transistor de charge et un drain du transistor d'attaque, la première résistance reliée entre une gâchette du transistor de charge et la première alimentation de puissance, un terminal d'entrée, un moyen d'entrée sensible à un signal provenant du terminal d'entrée destiné à fournir un signal à la gâchette du transistor de charge et à la gâchette du transistor d'attaque pour la mise en tension ou hors tension de façon complémentaire du'transistor de charge et du transistor d'attaque, une portion de sortie prévue au drain du transistor d'attaque, et une seconde résistance- reliée entre la gâchette du transistor d'attaque et la seconde alimentation de puissance. En fonctionnement, dans le circuit logique quasi-complémentaire selon la présente invention, le moyen d'entrée met en tension/hors tension de façon complémentaire le transistor de charge et le transistor d'attaque en réponse à un signal d'entrée. Avec le transistor de charge - sous tension et le transistor d'attaque hors tension, une tension de la première alimentation de puissance est décalée en niveau par le transistor de charge et le moyen de décalage de niveau et est ensuite verrouillée par les moyens d'entrée à l'étage placés en aval reliés à la portion de sortie et par le potentiel de Chottky du transistor d'attaque. Inversement, avec le transistor de charge hors tension et le transistor d'attaque sous tension, la tension au niveau de la portion de sortie est abaissée aux environs du potentiel de la seconde alimentation de puissance. Ainsi étant donné qu'un haut niveau de sortie de l'amplitude de tension logique est déterminé par le moyen d'entrée à l'étage placé en aval ainsi que la tension de Chottky du transistor d'attaque, l'amplitude de tension logique se trouve élargie. En outre, étant -donné que la résistance destinée à commander le transistor de charge est reliée entre la gâchette du transistor de charge et la première alimentation de puissance, une portion reliant la gâchette du transistor de charge et le moyen d'entrée logique n'atteint pas un potentiel inférieur à celui du drain du transistor d'attaque. Par conséquent, une troisième alimentation de puissance Vss n'est plus requise et le haut niveau de sortie n'est pas abaissé. En outre, étant donné que le terminal d'entrée n'est relié qu'aux moyens d'entrée mais non directement au transistor d'attaque, une capacité de charge d'entrée peut être diminuée, ce qui permet d'atténuer la détérioration des degrés d'intégration dans le cas de la logique à entrées multiples. - Comme cela a été mentionné ci-dessus, le circuit logique selon la présente invention permet d'élargir l'amplitude de tension logique et d'accroitre la marge de bruit permettant ainsi d'exécuter une opération logique stable. Par conséquent, on élimine les difficul- tés de fabrication de ce type de circuit en permettant notamment une intégration à grande échelle d'un circuit logique GaAs. Par ailleurs, il est possible d'obtenir des degrés d'intégration plus élevés et une consommation de puissance moindre grâce au point suivant: un fonctionnement plus rapide est possible grâce à la réduction de la capacité d'entrée; le circuit logique peut être réalisé en n'augmentant que de façon minime le nombre d'éléments même dans le cas de logiques à entrées multiples; et la fonction logique par gâchette peut être rendue complexe. Le circuit logique selon la présente invention comprend de plus une résistance reliée à -la première alimentation de puissance, un moyen de bridage de tension relié en parallèle à la résistance, un transistor de charge ayant une gâchette reliée à la résistance et un drain relié à la première alimentation de puissance, un moyen de décalage de niveaux ayant une extrémité reliée à une source du transistor de charge et l'autre extrémité étant utilisée-en tant que terminal de sortie, plusieurs transistors d'attaque ayant leurs drains reliés en commun au terminal de sortie et leurs sources reliées à la seconde alimentation de puissance, et plusieurs portions de logiques d'entrées chacune ayant des portions d'inversion d'entrées reliées en commun à la gâchette du transistor de charge pour l'émission de signaux complémentaires et des portions de non inversion d'entrées reliées aux gâchettes respec- tives des transistors d'attaque. En fonctionnement, dans le circuit logique selon la présente invention, un produit logique (ET) des portions d'inversion d'entrées est fourni à la gâchette du transistor de charge, et une somme logique (OU) des portions de non inversion d'entrées est produite par les transistors d'attaque, et par conséquent le produit logique ET peut être obtenu à partir de leurs sorties. En outre, le circuit logique de la présente invention comprend plusieurs transistors de charge ayant leurs drains reliés à la première alimentation de puissance et leurs sources reliées en commun, les moyens de décalage de niveaux ayant une extrémit reliée à la portion de liaison commune des sources et l'autre extrémité utilisée en tant que terminal de sortie, plusieurs transistors de commande reliés en série entre le terminal de sortie et la seconde alimentation de puissance, et plusieurs portions logiques d'entrées ayant des portions d'inversion d'entrées reliées respectivement aux gâchettes des transistors de charge et des portions de non inversion d'entrées reliées respectivement aux gâchettes des transistors de commande. En fonctionnement, la somme logique OU des portions d'inversion d'entrées est produite par les transistors de charge, et le produit logique ET des portions de non inversion d'entrées est produit par les transistors d'attaque, et par conséquent un OU peut être obtenu à partir de leurs sorties. Comme cela a été décrit, le circuit logique selon la présente invention permet d'introduire une logique câblée dans un QCL (circuit logique quasicomplémentaire) et de réduire ainsi le nombre d'étages de gâchettes, donnant une plus grande rapidité d'exécution, une consommation de puissance moindre et un degré d'intégration plus élevé des circuits intégrés. Les objets précités ainsi que d'autres objets, caractéristiques, aspects et avantages de la présente invention découleront à la lecture de la description détaillée suivante de celle-ci avec référence au dessin d'accompagnement dans lequel: la figure 1 est un schéma du circuit montrant un circuit logique selon un premier mode de réalisation de la présente invention; la figure 2 est un schéma de circuit montrant un circuit logique selon un second mode de réalisation de la présente invention; la figure 3 est un schéma montrant un fonctionnement caractéristique du circuit de logique de la présente invention; la figure 4 (a) est un schéma du circuit montrant un circuit. logique selon un troisième mode de réalisation de la présente invention; la figure 4 (b) est un schéma de circuit équivalent du circuit logique de la figure 4 (a); la figure 5 (a) est un schéma de circuit montrant un circuit logique selon un quatrième mode de réalisation de la présente invention; la figure 5 (b) est un schéma de circuit équivalent du circuit logique de la figure 5 (a); la figure 6 (a) est un schéma de circuit montrant un circuit logique selon un cinquième mode de réalisation de la présente invention; la figure 6 (b) est un schéma de circuit équivalent du circuit logique de la figure 6 (a); la figure 7 (a) est un schéma de circuit montrant un circuit logique selon un sixième mode de réalisation de la présente invention; la figure 7 (b) est un schéma de circuit équivalent du circuit logique de la figure 7 (a); la figure 8 est un schéma de circuit montrant un septième mode de réalisation de la présente invention; la figure 9 est un schéma de circuit montrant un huitième mode de réalisation de la présente invention; les figures 10 et 11 sont des schémas de circuit montrant des exemples de circuits logiques classiques; et la figure 12 es un schéma montrant un fonctionnement caractéristique des circuits logiques classiques. Pami les modes de réalisation préférés, la figure 1 représente un mode de réalisation dans lequel le circuit logique de la présente invention est appliqué à un circuit NON-OU à deux entrées. Sur la figure 1, le circuit logique comprend un transistor 'de charge 1 utilisant un transistor du type à enrichissement ayant 2646740v son drain relié à une première alimentation de puissance VDD, un transistor d'attaque 2 ayant sa source reliée à une seconde alimentation de puissance représenté par GND (terre), une diode de décalage de niveau 6 ayant son anode reliée à une source de transistor de charge 1 et sa cathode reliée à un drain du transistor d'attaque 2, un transistor de charge commandant la résistance 3 relié entre une porte de transistor de charge 1 et la première alimentation de puissance VDD, et le transistor de charge commandant les transistors 41 et 42 ayant leurs drains reliés à la résistance de commande 3, leurs sources reliées à la seconde alimentation de puissance GND (terre) par l'intermédiaire d'un transistor 5 et leurs gâchettes reliées respectivement aux terminaux d'entrée IN1 et IN2. Les terminaux d'entrée IN1 et IN2 et les transistors de charge 41 et 42 constituent ensemble une portion d'entrée. Une sortie logique OUT est dérivée à partir d'un noeud de la cathode de la diode de décalage de niveau 6 et du drain du transistor d'attaque 2. On va maintenant décrire le fonctionnement du circuit de la figure 1. Lorsqu'un signal de niveau bas est fourni aux deux terminaux d'entrée IN1 et IN2, le transistor d'attaque 2 et les transistors de commande 41 et 42 sont tous fermés, de sorte qu'aucun courant ne traverse la résistance de commande 3, ne produisant ainsi aucun écart de potentiel entre les extrémités opposés de la résistance de commande 3. Ainsi, la gâchette du transistor de charge 1 présente un potentiel élevé à approximativement le potentiel VDD. Ceci permet de décaler de niveau une tension de sortie VOUT et un courant de charge IL traversant le transistor de charge 1 par la diode de décalage de niveau 6 et une tension de seuil de gâchette Vth du transistor de charge 1. Une sortie OUT indique une caractéristique de courant-tension montrée par la ligne pleine sur la figure 3. L'intersection 21 de la caractéristique montrée par la ligne pleine a est celle d'un transistor d'entrée à l'étage placé en aval montré par la ligne pleine b constitue un point de fonctionnement o une entrée est à un niveau bas, et à ce moment une tension de sortie atteint un niveau haut de sortie (VoH). Etant donné que la résistance de commande 3 reliée entre la source et la porte du transistor de charge, dans le cas du circuit logique LCCL, est reliée entre la première alimentation de puissance VDD et la gâchette du transistor de charge 1 dans la présente invention, les drains respectifs des transistors de charge n'ont pas un potentiel inférieur à celui du drain du transistor de charge 1. Ainsi, il n'est pas nécessaire de terminer les sources respectives des transistors de commande 41 et 42 par un potentiel VSS inférieur à GND (terre). Par consé- quent; le haut niveau de sortie VOH n'est pas abaissé. De plus, étant donné que deux jonctions de Chottky imputables à chacun des transistors de commande 41 et 42 et du transistor de charge 2 existent entre chacun des terminaux d'entrée IN1 et IN2 et la seconde alimentation de puissance GND (terre), une tension de verrouillage de la caractéristique montrée par la ligne continue b est doublée par rapport à celle de l'exemple de l'exécution classique. -Par conséquent, le VOH, tel que montré à la figure 3, est approximativement égal à deux fois celui du circuit classique montré à la figure 12. Lorsqu'un signal de niveau haut est fourni sur au moins l'un des terminaux d'entrée IN1 et IN2, au moins l'un des transistors de commande 41 et 42 et du transistor de commande 2 sont mis sous tension de façon à produire une chute de tension sur les extrémités opposées de la résistance de commande 3. Ceci diminue la tension gâchette-source VGS dans le transistor de charge 1 et met ainsi hors tension le transistor de charge 1. Par conséquent, à ce moment une caractéristique courant-tension de la sortie OUT se rapproche de celle montrée par la ligne pointillée d à la figure 3, et une intersection 22 de la caractéristique montrée par la ligne pointillée d et celle du transistor d'attaque 2 montrée par la ligne pointillée c devient le point de fonctionnement o une entrée est au niveau haut. Une tension existant à ce moment atteint un niveau bas de sortie (VOL). Au moins l'un des transistors de commande 41 et 42 est mis sous tension de sorte qu'un courant traverse la résistance de commande 3; cependant, ce courant peut être mis à un niveau bas (à environ plusieurs dizaines de microampères) étant donné que les transistors de commande 41 et 42 n'effectuent qu'un décalage de niveau pour le transistor d'attaque 2 et la commande de gâchette pour le transistor de charge 1. Comme cela a été décrit ci-dessus, dans ce mode de réalisation, bien qu'une petite quantité de courant doive traverser soit le transistor de commande 41 soit le transistor 42 en cas de niveau bas de sortie, on peut supprimer la baisse de tension du niveau haut de sortie VOH, ce qui constitue un problème pour le circuit classique, sans détériorer la caractéristique de fonctionnement quasi-complémentaire du circuit classique. De plus, le niveau haut de sortie VOH se trouve approximativement égal au double- de celui du circuit classique, de sorte que l'amplitude de tension logique peut être élargie. Ainsi, la source du transistor d'entrée 4 dans le circuit classique de la figure 11 est reliée au niveau VSS inférieur au niveau GND (terre), de sorte que le niveau VOH est abaissé à un niveau plus bas que dans le -circuit logique DCFL; cependant, dans le mode de réalisation de la figure 1, étant donné qu'une caractéristique d'entrée est verrouillée par la jonction de Chottky aux-bornes de la gâchette et de la source du transistor d'attaque 2, le long des jonctions de Chottky aux bornes des gâchettes 2646?40 et sources respectives des transistors de commande 41 et 42, on peut obtenir une tension de voltage approximativement égale au double de celle du circuit classique. Le niveau haut de sortie VOH devient ainsi égal au double de celui du circuit logique DCFL. De plus, dans le mode de réalisation de la figure 1, étant donné que la caractéristique du fonctionnement quasi-complémentaire du circuit classique est maintenue telle quelle, le niveau bas de sortie VOL est abaissé à un niveau inférieur à celui du circuit logique DCFL, de façon similaire au circuit classique. Ceci permet de doubler l'amplitude de tension logique par rapport au circuit classique de façon à conserver une marge de bruit suffisante pour l'utilisation pratique. Selon ce mode de réalisation, on peut réduire une capacité d'entrée et accélérer une opération logique par rapport au circuit classique. Ceci est possible grâce au fait que dans le circuit logique classique LCCL, les gâchettes respectives du transistor d'attaque et du transistor de commande sont reliées en commun au terminal d'entrée; cependant dans ce mode de réalisation, seuls les transistors de commande 41 et 42 sont reliés aux terminaux d'entrées IN1 et IN2, et la gâchette du transistor d'attaque 2 est reliée à la résistance 5 reliée entre les sources respectives des transistors de commande 41 et 42 et GND (terre), de sorte que la capacité d'entrée se trouve réduite. De plus, étant donné que les transistors de commande 41 et 42 peuvent être dimensionnés à une plus petite échelle que le transistor d'attaque 2, la capacité d'entrée est réduite à la moitié voire moins par rapport à celle du circuit logique LCCL. Ceoi entraine une réduction du retard intrinsèque et une dépendance moindre du facteur de sortance en pyramide (un rapport entre le courant d'attaque d'une sortie et un courant d'entrée) permettant d'atteindre un fonctionnement logique plus rapide. De plus, dans le circuit logique classique LCCL, le nombre de transistors de commande et de transistors d'attaque doit être augmenté pour former un circuit à entrées multiples tel qu'un circuit NON-OU à deux entrées; cependant, dans ce mode de réalisation, il suffit d'augmenter le nombre de transistors de commande 41 et 42. Même dans le cas de réalisation d'un circuit à entrées multiples, on peut améliorer le degré d'inté- gration en augmentant de façon minime le nombre d'éléments. La figure 2 montre un circuit logique selon le second mode de réalisation de la présente invention, dans lequel le transistor de charge commandant la résistance 3 et le transistor d'attaque commandant la résistance 5 dans le circuit logique montré à la figure 1 sont remplacés par le transistor de charge commandant le transistor de courant constant 7 et le transistor d'attaque commandant le transistor 8 respectivement. Pour ces transistors 7 et 8, on utilise des transistors du type à épuisement. Bien que le fonctionnement et l'action du circuit logique de la figure 2 soient Identiques à ceux du circuit logique de la figure 1, le circuit logique de la figure 2 est plus avantageux en ce que la surface entière du circuit peut être réduite en utilisant des transistors du type à épuisement 7 et 8 à la place des résistances.' La figure 4 (a) montre un circuit logique selon le troisième mode de réalisation de la présente inven- tion. Dans le troisième mode de réalisation, les transistors de commande 41 et 42 dans le circuit logique de la figure 1 sont remplacés par quatre transistors de commande 41, 42, 43 et 44. Comme cela est montré à la figure 4 (a), les transistors de commande 41 et 43 ayant leurs drains reliés à la gâchette du transistor de charge 1 et leurs sources reliées aux drains des transistors de commande 42 et 44 respectivement. Les transistors de commande 42 et 44 ont leurs sources reliées en commun à la gâchette du transistor d'attaque 2. Ces quatre transistors de commande 41, 42, 43 et 44 forment conjointement une portion d'entrée 4 (a). Les gâchettes des transistors de commande servent de terminaux d'entrées IN1, IN2, IN3 et IN4 respectivement. Le circuit logique de la figure 4 (a) constitue une logique et/ni dans laquelle deux gâchettes ET à deux entrées sont reliées en NI comme cela est montré à la figure 4 (b). La figure 5 (a) montre un circuit logique selon le quatrième mode de réalisation de la présente - invention. Dans ce mode de réalisation, les transistors de commande 41 et 43 ayant leurs sources reliées en commun et les transistors de commande 42 et 44 ayant leurs drains reliés en commun aux sources des transistors de commande 41 et 43 reliées en commun sont utilisés à la place des transistors de commande 41, 42, 43 et 44 dans le troisième mode de réalisation de la présente invention montré à la figure 4 (a). Ces quatre transistors de commande 41, 42, 43 et 44 forment conjointement une portion d'Tentrée 4b de façon similaire au mode de réalisation de la figure 4 (a). Les gâchettes des transistors de commande servent respectivement de terminaux d'entrées IN1, IN2. IN3 et IN4.. Le circuit logique de la figure 5 (a) constitue une logique OU/NON ET dans laquelle les deux gâchettes OU à deux entrées sont reliées en NON ET comme cela est montré à la figure 5 (b). Les circuits logiques des figures 4 et 5 peuvent effectuer un fonctionnement logique plus rapide par rapport aux circuits classiques et augmenter -une fonction logique par gâchette, ce qui se traduit par un degré d'intégration plus élevé ou une consommation de puissance réduite. On va maintenant décrire l'exemple d'un circuit logique plus complexe réalisé à l'aide du circuit logique décrit ci-dessus. La figure 6 (a) montre un circuit log&que selon le cinquième mode de réalisation de la présente invention. Sur la figure 6 (a), le circuit logique de ce mode de réalisation présente une configuration telle qu'une portion de sortie du circuit logique 61 (gâchette ET/NI) de la figure 4 (a) et du circuit logique 62 (gâchette OU/NON ET) de la figure 5 (a) est reliée à une entrée de la gâchette NI 63, dont la sortie est reliée à l'inverseur 64. La figure 6 (b) montre un circuit équivalent du circuit logique de la figure 6 (a). La figure 7 (a) montre un circuit logique selon le sixième mode de réalisation de la présente invention. Sur la figure 7 (a), le circuit de ce mode de réalisa- tion est de configuration telle qu'une portion de sortie de la gâchette ET/NI 61 et de la gâchette OU/ET 62 est reliée à une entrée de la gâchette NON ET 65, dont la sortie est reliée à l'inverseur 64. La figure 7 (b) montre un circuit équivalent du circuit logique de la figure 7 (a). Etant donné que l'élargissement de l'amplitude de tension logique permet d'obtenir une marge de bruit accrue et par conséquent elle permet la formation de circuits logiques des figures 6 (a) et 7 (a) et d'un circuit logique à échelle d'intégration encore plus grande. La figure 8 montre un circuit logique selon le septième mode de réalisation de la présente invention. Le circuit de ce mode de réalisation constitue le perfectionnement du circuit logique de la figure 6 (a) réalisé avec une fonction câblée ET. Sur la figure 8, ce circuit logique comprend une résistance 3 commandant le transistor de charge avec une extrémité reliée à la première alimentation de puissance VDD, un circuit de verrouillage de tension 11 comprenant deux étages de diodes Shottky reliés en série 81 et 82 et reliés en parallèles à la résistance de commande de transistors de charge 3, une portion de liaison A reliant l'autre extrémité de la résistance de commande de transistors de charge 3 et un circuit de verrouillage de tension 8, des résistances de commande de transistors d'attaque 5a et 5b comportant chacune une extrémité reliée à GND (terre), une portion d'entrée 4a reliée entre la portion de liaison A et la résistance de commande de transistors d'attaque 5a, une portion d'entrée 4b reliée entre la résistance de commande de transistors de charge 3 et la résistance de commande de transistors d'attaque 5b, un transistor de charge 1 avec son drain relié à VDD et sa gâchette reliée à la portion de liaison A, un moyen de décalage de niveau comprenant une diode de Schottky 6 ayant une cathode reliée à une source du transistor de charge 1 et une anode servant de terminal de sortie (OUT), un transistor d'attaque 2a ayant sa gâchette reliée à une portion de liaison B1 de la résistance de commande de transistor d'attaque 5a et une portion d'entrée 4a, avec son drain relié au terminal de sortie et sa source reliée & GND (terre), et un transistor d'attaque 2b relié en parallèle au transistor d'attaque 2a et ayant sa gâchette reliée à une portion de liaison B2 de la résistance 5b de commande du transistor d'attaque et de la portion d'entrée 4b. Une partie du circuit logique décrit ci-dessus comprenant la portion de liaison A, la portion d'entrée 4a, la résistance 5a de commande de transistor d'attaque et la portion de liaison B1 est désignée comme étant la portion logique d'entrée 101. Une partie comprenant-la portion de liaison A, la portion d'entrée 4b, la résistance 5b de commande du transistor d'attaque et la portion de liaison B2 est désignée comme étant une portion logique d'entrée 102. La portion de liaison A comprend les portions d'inversion d'entrées A1 et A2 étant donné qu'un niveau d'entrée est inversé dans celle-ci. Les portions de liaison BI et B2 sont des portions de non inversion d'entrées. On va maintenant décrire le fonctionnement du circuit de la figure 8. La portion d'inversion d'entrées A1 de la portion logique d'entrée 101 est munie d'une logique ET/NI d'entrée, tandis que la portion de non inversion d'entrées B1 est munie d'une logique ET/OU d'entrée. De façon similaire, la portion d'inversion d'entrées A2 de la portion logique d'entrée 102 est munie d'une logique OU/NI' d'èntrée, tandis que la portion de non inversion d'entrées B2 est munie d'une logique OU/ET d'entrée. Les portions d'inversion d'entrées respectives A1 et A2 des portions logiques d'entrées 101 et 102 sont reliées en commun, et la fonction ET des portions d'inversion d'entrées A1 et A2 est fournie à la gâchette du transistor de charge Ai. Ainsi, la fonction ET des portions d'inversion d'entrées est fournie par la source du transistor de charge 1 par l'intermédiaire de la diode de décalage de niveau 6 obtenu par le terminal de sortie OUT. De plus, la fonction OU des portions de non - 25 inversion d'entrées B1 et B2 est produite par les transistors d'attaque 2a et 2b et par conséquent ce circuit peut effectuer une opération quasi complémen- taire. On va maintenant décrire ce point plus en détail. Le circuit logique quasi complémentaire effectue son opération en fournissant les signaux de commande des logiques opposées au transistor de charge 1 et au transistors d'attaque 2a et 2b (par exemple lorsque le transistor de charge 1 reçoit un signal pour la mise sous tension du transistor de charge 1, les transistors d'attaque 2a et 2b reçoivent un signal pour la mise hors tension de ces transistors d'attaque). Lorsque les portions d'inversion d'entrées A1 et A2 des portions logiques d'entrées 101 et 102 sont toutes deux au niveau haut, la gâchette du transistor de charge 1 est ali- mentée en un signal mise sous tension, tandis que les transistors d'attaque 2a et 2b sont alimentés en un signal de mise hors tension étant donné que les portions de non inversion d'entrées B1 et B2 sont toutes deux.au niveau bas. Il s'en suit que le circuit logique accomplit le fonctionnement quasi complémentaire. La sortie OUT atteint à ce moment le niveau haut. Entre temps, lorsqu'au moins l'une des portions d'inversion d'entrées A1 et A2 des portions logiques d'entrées 101 et 102 est au niveau bas, la gâchette du transistor de charge 1 est alimentée en un signal de mise hors tension, tandis que l'un ou l'autre des transistors d'attaque 2a ou 2b est alimenté en un signal de mise sous tension étant donné qu'au moins l'une des portions de non inversion d'entrées B1 et B2 des portions logiques d'entrées 101 et 102 atteint le niveau haut. Il s'en suit que le circuit logique exécute le fonction- nement quasi complémentaire. La sortie OUT atteint à ce moment le niveau bas. Comme cela a été décrit ci-dessus, ce circuit logique émet le ET et les portions logiques d'entrées 101 et 102 de façon à maintenir le fonction- nement quasi complémentaire. Les diodes de bridage 81 et 82 sont insérées pour verrouiller un potentiel de gâchette du transistor de charge 1 de façon que le potentiel de gâchette ne puisse être abaissé excessivement lorsque les portions d'inversion d'entrées Ai et A2 des portions logiques d'entrées 101 et 102 sont toutes deux au niveau bas. Comme cela a été décrit ci-dessus, la présente invention permet d'enlever une fonction câblée ET dans le circuit logique quasi complémentaire. Ainsi, la gâchette NON ET comme cela est montré à la figure 6 (a) n'a plus de raison d'être ajoutée et on peut réduire le retard d'une étape de gâchette NON ET. En plus de la réduction du nombre de gâchettes, on obtient une diminution de la consommation de puissance et de la surface qui accroit le degré d'intégration. La figure 9 montre un circuit logique selon le huitième mode de réalisation de la présente invention. Le circuit logique de ce mode de réalisation est un perfectionnement du circuit logique de la figure 7 (a), réalisé en enlevant une fonction câblée OU. Sur la figure 9, le circuit logique comprend des résistances 3a et 3b commandant le transistor de charge, chaque résis- tance ayant une extrémité reliée à VDD. Les résistances a et 5b de commande de transistors d'attaque comportant chacune une extrémité reliée à GND (terre), une portion logique d'entrée 201 comprenant une portion d'entrée 4a reliée entre la résistance 3a de commande du transistor de charge et la résistance 5a de commande du transistor d'attaque et ayant une portion d'inversion d'entrées A1 qui est une portion de liaison de la résistance 3a commandant le transistor de charge et la portion d'entrée 4a et une portion de non inversion d'entrée B1 qui est une portion de liaison de la résistance 5a de commande de transistors d'attaque et une portion d'entrée 4a, une portion logique d'entrée 202 comprenant une résistance 3b de commande de transistor de charge, une résistance 5b de commande de transistor d'attaque et une portion d'entrée 4b ayant une portion d'inversion d'entrées A2 qui est une portion de liaison de la résistance 3b de commande du transistor de charge et la portion d'entrée 4b et une portion de non inversion d'entrées B2 qui est une portion de liaison de la résistance de commande du transistor d'attaque 5b et la portion d'entrée 4b, un transistor de charge la ayant son drain relié à VDD et sa gâchette reliée à la portion d'inversion d'entrées Al, un transistor de charge lb relié en parallèle au transistor de charge la et ayant sa gâchette reliée à la portion d'inversion d'entrées A2, une diode de Schottky 6 ayant sa cathode reliée à un noeud commun de sources respectives des transistors de charge la et lb et son anode reliée à un terminal de sortie, et les transistors d'attaque 2a et 2b reliés en série entre la sortie et la GND (terre) et ayant leurs gâchettes reliées respectivement aux portions de non inversion d'entrées B1 et B2. A partir des transistors d'attaque 2a et 2b reliés en série, le transistor supérieur 2a présente son drain relié au terminal de sortie tandis que le transistor inférieur 2b a sa source reliée à GND (terre). On va maintenant décrire le fonctionnement du circuit de la figure 9. La portion d'inversion d'entrées Ai de la portion logique d'entrée 201 est munie d'une logique ET/NI OU d'entrée, tandis que la portion de non inversion d'entrées B1 est munie d'une logique ET/OU d'entrée. De façon similaire, la portion d'inversion d'entrée A2 de la portion logique d'entrée 202 est munie d'une logique OU/NI ET d'entrée, tandis que la portion de non inversion d'entrées B2 est munie d'une logique OU/ET d'entrée. Les portions d'inversion d'entrées A1 et A2 des portions logiques d'entrée 201 et 202 sont prévues sur les gâchettes des transistors de charge la et lb respectivement. Les sources des transistors de charge la et lb sont reliées en commun, de sorte que la fonction OU des portions d'inversion d'entrées Al-et A2 est fournie par les sources des transistors de charge la et lb par l'intermédiaire.d'une diode à décalage de niveau 6 obtenu- au terminal de sortie OUT. Par ailleurs, étant donné que la fonction ET des portions de non inversion d'entrées B1 et B2 est produite par des transistors d'attaque 2a et 2b, ce circuit peut exécuter le fonctionnement quasi complémentaire. Ainsi, lorsque les portions d'inversion d'entrées A1 et A2 des portions logiques d'entrées 201 et 202 sont toutes deux au niveau bas, les deux transistors de charge la et lb reçoivent un signal de mise hors tension, tandis que les gâchettes respectives des transistors d'attaque 2a et 2b reçoivent un signal de mise sous tension étant donné que les portions de non inversion d'entrée B1 et B2 des portions logiques d'entrées 201 et 202 sont toutes deux au niveau haut. Les transistors d'attaque 2a et 2b reliés en série sont alors rendus conducteurs. A ce moment, la sortie OUT est au niveau bas. Entre temps, lorsqu'au moins l'une des portions d'inversion d'entrée A1 et A2 des portions logiques d'entrées 201 et 202 est au niveau haut, au moins l'un des transistors de charge la et lb reçoit un signal de mise sous tension tandis que l'un ou l'autre des transistors tandis que l'un ou l'autre des transis- tors d'attaque 2a ou 2b reçoit un signal de mise hors tension étant donné qu'au moins l'une des portions de non inversion d'entrées B1 et B2 atteint le niveau bas. Un signal de niveau haut est obtenu à partir du terminal de sortie OUT. Comme cela a été décrit ci-dessus, ce circuit de logique émet la fonction OU des portions logiques d'entrées 201 et 202 de façon à réaliser la fonction quasi complémentaire. Comme cela a été décrit précédemment, la présente invention permet d'enlever une fonction câblée OU dans le circuit logique quasi complémentaire. Ainsi, les gâchettes NI OU montrées dans l'exemple classique n'ont plus de raison d'être ajoutées et le retard d'un étage de gâchettes NI OU peut être réduit. De plus, étant donné que le nombre de gâchettes peut être réduit, on peut économiser la consommation de puissance et diminuer la surface ce qui augmente le degré d'inté- gration. Bien que la présente invention ait été décrite et illustrée en détail on comprendra que celle-ci ne l'est qu'à titre d'exemple et d'illustration seulement sans caractère limitatif, l'esprit et la portée de la présente invention n'étant limités que par les termes des revendications ci-annexées. REVENDICATIONS 1. Circuit logique destiné à effectuer un fonctionnement quasi complémentaire, comprenant: un transistor de charge avec un drain relié à une première alimentation de puissance; un transistor d'attaque avec une source reliée à une seconde alimentation de puissance; un dispositif de décalage à niveau relié entre une source du transistor de charge et un drain du transistor d'attaque; une première résistance reliée entre une gâ- chette du transistor de charge et la première alimenta- tion de puissance; un terminal d'entrées; un dispositif d'entrées sensible à un signal d'entrée provenant du terminal d'entrées destiné à appliquer des signaux pour la mise sous tension/hors tension de façon complémentaire du transistor de charge et du transistor d'attaque aux gâchettes respectives du transistor de charge et du transistor d'attaque; une portion de sortie prévue au drain du transistor d'attaque; et une seconde résistance reliée entre la gâchette du transistor d'attaque et la seconde alimentation de puissance. 2. Circuit logique selon la revendication 1, caractérisé en ce que ce circuit logique est réalisé sur un substrat en GaAs. 3. Circuit logique selon la revendication 1, caractérisé en ce que le dispositif d'entrées du transistor d'attaque et du transistor de charge comprend un transistor MESFET (Transistor à effet de champ à jonction par semi-conducteur métallique). 4. Circuit logique selon la revendication 1, caractérisé en ce que la première résistance et la seconde résistance comprennent chacune une résistance et un transistor du type à épuisement. 5. Circuit logique selon la revendication 1,. caractérisé en ce que le dispositif d'entrées comprend un circuit ET comprenant plusieurs transistors MESFET reliés en série, un circuit OU comprenant plusieurs transistors MESFET reliés en parallèle, ou un circuit combinant le circuit ET et le circuit OU. 6. Circuit logique selon la revendication 1, caractérisé en ce que plusieurs des circuits logiques sont formés sur le même substrat, tous ces circuits logiques étant mutuellement couplés en logique. 7. Circuit logique selon la revendication 6, caractérisé en ce que plusieurs des circuits logiques sont couplés en logique par une logique câblée. 8. Circuit logique destiné à effetuer un fonctionnement quasi complémentaire, caractérisé en ce qu'il comprend: une résistance reliée à une première alimenta- tion de puissance; un dispositif de verrouillage de tension relié en parallèle aux résistances; un transistor de charge avec une gâchette reliée à une portion de liaison de la résistance et du dispositif de verrouillage de tension et comportant un drain relié à la première alimentation de puissance; un dispositif à décalage de niveau avec une extrémité reliée à une source du transistor de charge et l'autre extrémité servant de terminal de sortie; plusieurs transistors d'attaque avec des drains respectifs reliés au terminal de sortie et des sources respectives reliées à une seconde alimentation de puissance; et plusieurs portions logiques d'entrées, chacune d'entre elles comportant des portions d'inversion d'entrées et des portions de non inversion d'entrées pour l'émission de signaux complémentaires en réponse à des signaux d'entrée, les portions d'inversion d'entrées étant reliées en commun à la gâchette du transistor de charge, les portions de non inversion d'entrées étant reliées aux gâchettes respectives des transistors d'attaque. 9. Circuit logique destiné à effectuer un fonctionnement quasi complémentaire, comprenant: plusieurs transistors de charge avec des drains respectifs reliés à une première alimentation de puissance et des sources respectives reliées récipro- quement en commun; un dispositif à décalage de niveau avec une extrémité reliée à la portion de liaison commune des sources des transistors de charge et avec l'autre extrémité servant de terminal de sortie; plusieurs transistors d'attaque relié en série entre le terminal de sortie et une seconde alimentation de puissance; et plusieurs portions logiques d'entrée chacune d'entre elles comportant des portions d'inversion d'entrées et des portions de non inversion d'entrées pour l'émission de signaux complémentaires en réponse aux signaux d'entrée, les portions d'inversion d'entrées étant reliées aux gâchettes respectives des transistors de charge, les portions de non inversion d'entrées étant reliées en commun aux gâchettes respectives des transistors d'attaque; le circuit logique 'étant caractérisé en ce que à partir des transistors d'attaque reliés en série un drain du transistor dfattaque supérieur est relié au terminal de sortie. 10. Circuit logique selon la revendication 6 ou 7, caractérisé en ce que les portions logiques d'entrée comprennent des résistances reliées à la seconde alimentation de puissance et plusieurs transistors MESFET reliés en parallèle ou en série entre les résistances reliées à la seconde alimentation de puissance et les résistances reliées à la première alimentation de puissance.