FR 2643524 A1 19900824 FR 8902234 A 19890221 Description PROCEDE ET DISPOSITIF DE SYNCHRONISATION BIT DANS UN RECEPTEUR DE TRANSMISSION DE DONNEES NUMERIQUES. L'invention concerne un procédé synchronisation bit, dans un récepteur, de paquets d'impulsions binaires de longueur prédéterminée courte porteurs d'information numérique et reçus de façon asynchrone relativement à l'horloge bit, se- lon un débit Fb, et présentant des transitions détectables en- tre des états binaires, comportant une première étape d'échan- tillonnage desdits trains d'impulsions à la fréquence n.Fb, n étant un nombre entier pair petit, une deuxième étape qui con- siste à calibrer les échantillons x ainsi obtenus, ou des échantillons f déduits de ces derniers, en valeurs binaires 1 ou O, par comparaison de chaque échantillon à un seuil prédé- terminé S. L'invention s'applique à tout type de récepteur qui reçoit de l'information numérique en provenance de lignes té- léphoniques filaires ou de fibres optiques ou par voie hertz- ienne. La modulation utilisée pour le codage des bits peut être une modulation de phase (PSK) du type RZ, NRZ par exem- ple, ou du type FSK avec ou sans conservation d'une phase con- tinue pour le signal d'entrée du récepteur. De préférence, le procédé de synchronisation bit selon l'invention s'applique à un récepteur hertzien homodyne ou hétérodyne recevant, en transmission numérique par déplacement de fréquence FSK, des paquets (ou trames) d'impulsions binaires de longueur fixe prédéterminée courte avec un débit binaire Fb. Un dispositif pour la mise en oeuvre du procédé précité peut être élaboré sous forme logicielle ou matériel- le. Dans le premier cas, le récepteur comporte à cet effet, outre un convertisseur analogique-numérique, un microproces- seur de gestion et un microprocesseur de calcul. La réalisa- tion matérielle quant-à elle, comporte un démodulateur de si- gnal FSK, des moyens d'échantillonnage à la fréquence n.Fb et des moyens de calibrage des échantillons. Le problème technique que résout l'invention con- siste à obtenir par une technique numérique, le plus rapide- ment possible, la synchronisation bit optimale pour des pa- quets de bits courts, (chaque paquet appartenant à un palier de fréquence du signal reçu), de longueur typiquement infé- rieure à 100 bits, sans qu'une séquence préliminaire dite d'apprentissage soit nécessaire en début de paquet, tout en obtenant l'information optimale (en milieu de bit) pour tous les bits reçus de chaque paquet. On connait des méthodes de synchronisation bit ana- logiques par boucle à verrouillage de phase. Ces méthodes ne peuvent pas être utilisées, pour les applications envisagées, car la longueur des paquets serait trop courte pour avoir le temps de se synchroniser. Parmi les méthodes numériques de récupération de rythme (de synchronisation bit) on en distingue 4 catégories principales: L'estimation optimale de la phase de l'horloge bit: les structures utilisées sont des transpositions directes des résultats de la théorie de l'estimation. Ces méthodes néces- sitent des temps de calcul trop importants. - L'estimation par redressement: ces méthodes font appel à des traitements non linéaires présentant une grande sensibi- lité vis à vis du bruit. - L'estimation par détection des passages à zéro: cette mé- thode convient seulement pour des modulations du signal d'entrée qui imposent une phase continue au signal, ce qui n'est pas toujours le cas. - L'estimation par corrélation: cette méthode est couramment utilisée pour effectuer la synchro-trame (début de paquet) mais elle n'est pas assez précise pour acquérir la synchro- bit. De plus, elle nécessite une séquence préliminaire qui diminue le débit d'information utile. On connait notammeht du brevet US 4 189 622 un dis- positif de synchronisation bit pour récepteur hertzien recevant un signal FSK, au moyen duquel le signal est échan- tillonné àla fréquence n.Fb, puis calibré sous forme de 1 et de 0, les échantillons calibrés adjacents sont comparés pour détecter les transitions qui apparaissent (1) ou non (0) dans le signal, les transitions sont stockées dans des compteurs qui sélectionnent chacun les transistions d'un rang donné par- mi les n rangs de la période bit. Après un nombre prédéterminé de périodes bit, est sélectionné parmi ces compteurs celui qui contient le plus de transitions et l'horloge bit est éventuel- lement recalée par incrémentation de 1 rang selon le rang du compteur sélectionné. En ne considérant que le compteur qui contient le maximum de transitions, on s'expose à une grande sensibilité au bruit et la nécessité d'un filtrage numérique complexe, en aval, comportant de nombreux circuits, rend le système coteux et insuffisamment rapide pour récupérer l'in- formation optimale pour tous les bits reçus. Les buts de la présente invention sont d'obtenir une récupération optimale du rythme binaire, rapide, peu sen- sible au bruit, qui s'accommode de paquets d'information bi- naire courts sans qu'une continuité de phase soit nécessaire pour le signal codé reçu et sans que lesdits paquets ne com- portent de séquence préliminaire d'apprentissage. Ces buts sont atteints et les inconvénients de l'art antérieur sont atténués ou supprimés grâce au fait que le procédé indiqué au premier paragraphe est caractérisé en ce qu'il comporte en outre les étapes suivantes: a) la mémorisation sur M bits consécutifs appartenant à chaque train binaire de M.(n+1) échantillons calibrés selon une matrice des séquences [B] à n+l lignes et M colonnes: il -fl fn+l f2n+1... f(M-1)n+l 1B21 = f2 fn+2 f2n+2... f(M-1)n+2 In [pi+1 f2n+1 fn3n+l... f(K.n)+1l b) la détermination et la mise en mémoire d'une matrice colon- ne [T] des transitions, à n lignes: It1] (f1 (t f2)+(fn+l 03 fn+2)+...+ (f(M-1)n+l d) f(M-1)n+2}] t2 M(f2 f3)+(fn+2 $ fnF3)4-...+(f(M-f)n+2 0 f(K1)n+3) [T]=:/= tn { (fn fn+l)+(f2n f2n+l)....+(fMn 0 fMn+l) c) le calcul de deux nombres barycentres ml, m2, déduits de la matrice [T]: mI = P1/Q1 m2 = P2/Q2 n2 i. ti P2 = i.ti i=1 i +1 n +1 iO Q1 =n2 ti Q2 = E ti 1=1 i=Àn+1 i variant de 1 à n, d) le calcul d'un nombre m déduit des nombres ml, m2 et de la matrice [T]: = ml.Q1+m2.Q2/Q1+Q2 si: m2-ml M bits de chaque paquet, respectivement sous-paquet, d'im- pulsions binaires reçu. On notera qu'il existe une incertitude temporelle sur la suite des séquences B1, B2,..., Bn parmi lesquelles on cherche à déterminer, en tant que séquence optimale, celle qui est la plus proche du milieu de bit. Cette incertitude se tra- duit, au niveau de la matrice des transitions (T] par une in- certitude de rotation sur les lignes réduites chacune à un élément, tl,...., tn. Deux cas principaux peuvent se présen- ter: soit une forte majorité de transitions est relative à un seul front montant, respectivement descendant, de bit, auquel cas les éléments qui comportent le plus de transitions appa- raissent au milieu de la matrice [T], soit les transitions sont partagées sur deux fronts, montant et descendant de bit, auquel cas les éléments qui comportent le plus de transitions apparaissent disjoints aux deux extrémités de la matrice [T]. Le premier cas est celui qui correspond à m2-ml quel un calcul de barycentre simple est effectué et pour le- quel le nombre m calculé est proche de n/2. Pour le deuxième cas, on obtient: m2-ml>n/2 et le calcul de barycentre est ef- fectué sur une matrice déduite de la matrice [T] après rota- tion des lignes d'une moitié de cycle, ce qui a pour effet de regrouper les transitions sensiblement autour du rang n en faisant coïncider les impulsions relatives à un front d'impul- sions montant avec celles relatives à un front descendant. Le nombre m calculé est alors, comme il convient, proche de n. Le nombre n, de préférence inférieur à 10, est choisi par exemple égal à 4, 6 ou 8. Pour des valeurs de M supérieures à 16, on choisit de préférence, pour la mise en oeuvre du procédé précité une solution logicielle selon laquelle un microprocesseur de cal- cul est programmé d'une part pour effectuer le calibrage d'échantillons en valeurs binaires 1 ou 0, pour effectuer les étapes a) à g) précitées et pour fournir sur une sortie la sé- quence optimale des paquets de M bits selon le débit Fb. Selon une autre solution logicielle pour la mise en oeuvre de l'invention, pour des paquets longs de l'ordre de plusieurs dizaines de bits, chaque paquet est traité en L tranches (sous-paquets) de longueur fixe réduite (M = 4 par exemple) et l'algorithme défini par les étapes du procédé in- diquées ci-dessus est complété de façon à opérer de façon ité- rative, d'une tranche de bits à la suivante. Cette dernière réalisation logicielle est remarquable en ce que la séquence Bjk relative au sous-paquet de rang k, k variant chronologi- quement de 1 à L pour chaque sous-paquet, est obtenue en ef- fectuant les étapes suivantes: h) le calcul et la mise en mémoire du nombre mk (k-l)mk_1 + a(k) mk = k m(k): valeur de m pour le sous-paquet de rang k obtenu par application desdites étapes a) à d), i) le calcul de Jk en appliquant lesdites étapes e) et f) o l'on substitue au nombre -m le nombre mk, j) le choix de la séquence Bjk comme séquence optimale des M bits du sous-paquet de rang k, pour chaque valeur de k. Pour des paquets de bits de longueur très courte typiquement inférieure ou égale à 16 temps de bit, une réali- sation matérielle de l'invention, selon laquellel M est égal au nombre de bits de chaque paquet, et comportant en cascade - un démodulateur de signal numérique par déplacement de fré- quence (FSK), - des moyens d'échantillonnage à la fréquence n.Fb pour four- nir des échantillons f représentatifs de la fréquence ca- ractéristique des bits reçus 1, respectivement O, - et des moyens de calibrage pour calibrer les échantillons f en valeurs binaires 1, ou 0, est caractérisée en ce qu'elle comporte en outre - n+1 registres à décalage R1, R2,..., Rn, Rn+l1 dont les n premiers ont une longueur de N+ I emplacements de bit pour recevoir lesdites n séquences B1, B2,..., Bn d'échantil- lons calibrés et le dernier une longueur au moins égale à un bit, - n portes OU-exclusif à deux entrées qui reçoivent deux par deux les échantillons d'entrée desdits n+1 registres à dé- calage pour chaque paire de registres adjacents, - n compteurs qui reçoivent chacun le signal de sortie de chacune des n portes OU-exclusif, - une mémoire à accès aléatoire adressée par le contenu des compteurs, comportant n sorties D1, D2,..., Dn, et préala- blement programmée en tant que circuit spécifique de façon telle que chaque configuration d'adressage s'identifiant à ladite matrice [T] des transitions adresse un emplacement qui contient le nombre j préalablement calculé selon lesdi- tes étapes c) à f) et de façon que, en conséquence du con- tenu spécifique de cet emplacement, seule la sortie Dj soit activée lors d'une commande de lecture, - des moyens d'extraction pour extraire, en conséquence de l'activation de la sortie Dj, à cadence rapide pendant le temps de garde qui sépare deux paquets consécutifs de M bits, les bits contenus dans le registre Rj en tant que sé- quence optimale desdits M bits de chaque paquet d'impul- sions binaires reçu. Ce dispositif met en oeuvre l'algorithme de base de l'invention. Le nombre d'emplacements mémoire de la mémoire à accès aléatoire est supérieur au nombre de configurations réellement possibles de la matrice [T]. Pour n = 4 et M = 16, cette mémoire ROM est adressée par 16 conducteurs et comporte 64K emplacements mémoire de 4 ou 8 bits. Chaque emplacement mémoire contient un nombre égal à 1, 2, 3 ou 4 s'identifiant au nombre j optimal relativement à l'adresse correspondante qui s'identifie quant-à elle à la matrice [T] des transi- tions. Le temps de garde, supérieur à un temps de bit, qui sé- pare les paquets, est suffisant pour vider sélectivement le registre de rang j porteur de la meilleure information parmi les n registres, à une cadence par exemple égale à 32 a n a Fb. La description qui suit, en regard des dessins an- nexés, le tout donné à titre d'exemple, fera bien comprendre comment l'invention peut être réalisée. La figure 1 est le schéma d'un récepteur super-hé- térodyne connu, muni d'un microprocesseur de gestion et d'un microprocesseur de calcul. La figure 2 est l'organigramme de programmation du microprocesseur de calcul pour la détermination de la séquence optimale Bj pour M bits d'information successifs, selon l'in- vention. La figure 3 est le schéma synoptique d'un disposi- tif de synchronisation bit, pour un signal FSK, selon l'inven- tion. Le récepteur hertzien de la figure 1 est à double changement de fréquence. Il reçoit sur une antenne 1 un signal numérique SN modulé en phase (PSK) ou en fréquence (FSK). De préférence, le signal SN est un signal FSK à sauts de fréquen- ce, à phase discontinue; à chaque palier de fréquence, un pa- quet d'information binaire de longueur fixe, courte, est émis, tous les bits du paquet étant porteurs d'information utile. La longueur de paquet est typiquement inférieure à 100 bits. Un tel signal réunit les conditions les plus difficiles pour la récupération de l'horloge bit. Le signal reçu en 1 est trans- mis, par l'intermédiaire d'un filtre passe-bande 2 et d'un am- plificateur 3 à un mélangeur 4 qui reçoit sur une deuxième en- trée un signal en provenance d'un synthétiseur de fréquence 5 commandé lui-même par un microprocesseur de gestion pPG, 6. Selon le type d'application envisagé, le mélangeur 4 fournit à sa sortie un signal additif ou soustractif à fréquence centra- le intermédiaire constante Fil. Après filtrage à travers un filtre passe-bande 7 et amplification à travers un amplifica- teur 8, le signal Fil est soumis dans un mélangeur 9 dit mé- langeur final à un battement soustractif avec le signal d'os- cillation locale issu d'un oscillateur 11 (OL). Il en résulte en sortie du mélangeur 9 un deuxième signal à fréquence cen- trale intermédiaire constante Fi2 typiquement comprise entre quelques centaines de hertz et quelques centaines de kilo- hertz. Les fréquences représentatives des bits d'information 1, respectivement O étant notées F1 et FO, on considère par exemple une modulation du signal telle que, Fl et FO étant disposées symétriquement de part et d'autre de leur fréquence porteuse (de Fil et de Fi2 notamment) , on ait: F1 - FO = 0,5 Fb Fb étant le débit binaire. Le signal Fi2 est encore filtré et amplifié à tra- vers un filtre passe-bande 12 et un amplificateur 13. L'ampli- ficateur 13 est de préférence à gain très élevé et peut com- porter à sa sortie des moyens de filtrage (non représentés) de façon à adapter le signal aux organes de traitement numérique situés en aval. Ces organes de traitement numérique sont par exemple constitués par un démodulateur FSK 14 suivi d'un con- vertisseur analogique-numérique CAN 15 qui échantillonne, se- lon une première étape, le signal qu'il reçoit à la fréquence n.Fb et fournit dans ce cas des échantillons f représentatifs des fréquences Fl et F0. Le nombre n est un nombre entier pair, petit, par exemple égal à 4, 6 ou 8. Selon une variante, le signal analogique de sortie de la chaîne analogique est transmis directement au CAN 15, ce qui est représenté par le trait interrompu 16, auquel cas le CAN fournit des échantil- lons x. Enrtre échantillons courants f, x, indicés par q, il existe la dualité: x = sin (2Wfq n.-b) (1) q n.Fb Le signal d'échantillonnage à la fréquence n.Fb est par exemple fourni par le microprocesseur de gestion 6. Les échantillons f ou x sont ensuite fournis à un microprocesseur de calcul pPTS 17. En l'absence du démodulateur 14, le micro- proceseur 17 effectue de façon connue la transformation x x f qu'exprime la relation (1) ci-dessus. Dans une deuxième étape, le microprocesseur effec- tue une démodulation d'enveloppe et calibre, toujours de façon connue, les échantillons f en échantillons binaires 1 ou O, notés fl, après comparaison à un seuil adéquat S représentatif de la valeur moyenne des échantillons f. Le microprocesseur 17, par exemple du type TMS 320 C25-de la société américaine Texas Instruments, reçoit aussi la synchronisation de trame ST, c'est-à-dire l'horloge paquet en provenance du microprocesseur de gestion 6. Une programmation principale et une programmation annexe, à titre de variante, du microprocesseur 17 sont envisagées pour fournir, sur une sortie 18 de ce dernier, les séquences optimales de bits régénérés en réponse aux bits d'information reçus, le but recherché étant de choisir comme étant représentatif de chaque bit reçu l'échantillon le plus proche du milieu du bit reçu considéré. La programmation principale est représentée par l'organigramme de la figure 2. Après le bloc de début 21, au bloc 22, il est constitué une matrice des séquences [B] à n+l lignes (à raison d'une séquence par ligne) et M colonnes, M représentant un certain nombre de bits consécutifs d'un paquet et éventuellement tous les bits du paquet lorsque ce dernier est de faible longueur. La matrice des séquences consiste en une mise en mémoire, dans une mémoire des séquences, sous la forme particulière suivante: Bi fl fn+l... f(M-1)n+1 B2 f2 fn+2... f(M-1)n+2 [B]= [ Bn fn f2n... fMn Bn+1J fn+1 f2n+1... fMn+1 _ L'adressage en lecture de la mémoire des séquences est conçu pour extraire en séquence selon l'ordre chronologi- que les éléments d'une seule ligne. De la matrice [B] est déduite et mémorisée dans une mémoire des transitions, au bloc 23, une matrice [T] dite ma- trice des transitions, à une colonne et n lignes: t1 (fli f2)+(fn+1 fn+2)+ .+(f(M-1)n+1 * f(M-1)n+2) t2 (f2 0 f3)+(fn+2 Q fn+3)+...+(f(M-1)n+2 Q f(M-1)n+3) [Tl== tnJj (fn Q fn+1)+(f2n d f2n+1)+...4+(fMn & fKn+1) le signe 0 désignant l'opérateur OU-exclusif. Chaque élément-ligne, tI par exemple, de la matrice t est un nombre..DTD: entier compris entre O et M, représentatif du nombre de tran- sitions détectées du signal reçu pendant M temps de bit, ces transitions étant détectées avec un décalage T1 inconnu, tou- jours le même par rapport à l'instant qui marque le début d'un temps de bit reçu. Au bloc 24 est ensuite effectué un calcul de barycentre qui porte sur chaque moitié de la matrice T, à savoir le barycentre supérieur ml pour la moitié supérieure de [T] et le barycentre inférieur m2 pour lai moitié inférieure de [T]. En notant: n/2 n Pl = i.ti P2 = E i.ti 1n=1 n n i=- i Q2 =E ti -i=1 i n+ = +1 i, indice de lignes, variant de 1 à n, il vient: ml = P1/Q1 m2 = P2/Q2 On effectue ensuite, au bloc 25 le test suivant: m2 - ml(n/2 Dans l'affirmative (Y), ce qui signifie que la ma- jorité des transitions est groupée au centre de la matrice, autrement dit que la transition des bits est proche du rang n/2, on termine le calcul de barycentre simple, au bloc 26: m = ml.Q1 + m2.Q2/Q1+Q2 On notera que les nombres ml, m2, m ne sont généra- lement par des nombres entiers. Le barycentre m est alors un pointeur de la séquence la plus proche de l'instant de transi- tion qui sépare un temps de bit du suivant. Si par contre: m2-ml>n/2 (N en sortie du bloc 25), il faut considérer que les transitions sont séparées en deux parties disjointes, ceci indiquant que des transitions relati- ves à la fois au début et à la fin d'un temps de bit ont été détectées dans la matrice T. Dans ces conditions, le calcul de barycentre effectué au bloc 26 est inapplicable car on obtien- drait un nombre m proche du milieu de bit alors qu'il doit, dans tous les cas, indiquer la fin du temps de bit. On effec- tue alors le calcul indiqué au bloc 27: m = (ml+n)Q1 + m2.Q2/QI+Q2 Ceci revient, modulo n, à faire subir à la matrice [T] une rotation portant sur la moitié des lignes et à obtenir une configuration correcte équivalente à celle qui correspond au bloc 26. Après le bloc 26 ou 27 on effectue, au bloc 28, un calcul d'arrondi consistant à substituer à m le nobmre entier le plus proche: m' = E(m+0,5) la notation E(.) signifiant: partie entière de..., puis on calcule le rang j de la séquence qui coïncide au mieux avec le milieu de bit: j = (m'-n/2)mod.n Au bloc suivant, 29, la séquence Bj est extraite de la mémoire des séquences, comme indiqué plus haut, de préfé- rence au rythme Fb. Le bloc 30 marque la fin du programme, qui se répè- te ensuite pour les M bits suivants. La programmation décrite ci-dessus suppose l'utilisation d'autres mémoires pour permet- tre le stockage des échantillons calibrés courants puis leur mise en mémoire sous forme de séquences, de façon à pouvoir, en alternance, charger une mémoire des séquences pendant qu'une autre mémoire des séquences est traitée, puis que sa séquence Bj sélectionnée est lue, ce qui est à la portée de l'informaticien moyen. Lorsque la longueur des paquets, tout en restant courte est de l'ordre de plusieurs dizaines de bits il est avantageux, tout en conservant la solution logicielle décrite ci-dessus, de donner à M une valeur très faible, par exemple M = 4, et de procéder par itération. Cette variante, non re- présentée, consiste à effectuer les opérations suivantes, pour la régénération d'un paquet (une trame) de bits reçus: Les 4 premiers bits sont traités comme décrit ci- desus en référence à la figure 2 et le nombre m correspondant, m(1) est mémorisé. Pour la deuxième tanche de 4 bits on ef- fectue les opérations des blocs 21 à 27 qui fournissent un nombre m(2). Le nombre m, noté m2, retenu pour la deuxième tranche de 4 bits est à nouveau obtenu par un calcul de bary- centre: m(1) + m(2) m2 = 2 Le nombre m2 est mémorisé, puis on effectue sur m2 les opérations des blocs 28 et 29. Pour chaque tranche de 4 bits qui suit, les opéra- tions décrites pour la deuxième tranche sont réitérées. Pour la tranche d'ordre k, on obtient m (k-l)mkl+ m(k) k k m(k) étant la valeur de m pour le sous-paquet de rang k ob- tenue par application des opérations des blocs 21 à 27, figu- re 2. L'opération se répète jusqu'à la dernière tranche, L, de chaque paquet. En procédant de cette façon, on obtient une valeur de j qui va s'améliorant du début vers la fin du paquet. Selon cette variante, en opérant sur des paquets de bits divisés en 25 tranches de 4 bits (M = 4, L = 25, n = 6) on obtient les résultats résumés dans le tableau suivant: TABLEAU sans bruit avec bruit: Energie bit/densité de puissance en dB ,3 dB 7,8 dB 5,0 dB k Ek k k k k mk 1 6,50 1 5,50 1 5,25 1 6 6,11 10 5,76 10 6,24 10 6,45 6,01 20 5,88 20 6,17 20 6,72 6 25 5,98 25 6,26 25 6,66 j 3 j= 3 j= 3 j = 4 Probabilité d'erreurs en nombre de bits, 3) _pour 1000 bits (10 paquets) émis 1 0 39 90 122 2 0 5 16 85 3 0 0 14 75 4 0 2 24 * 82 *0O 36 72 160 6 243 252 259 303 Les flèches au bas du tableau indiquent la valeur de j sélectionnée à chaque colonne. Le dispositif de la figure 3 est une réalisation matérielle de l'invention qui effectue la synchronisation bit à partir d'opérateurs logiques, de registres à décalage et d'une mémoire non volatile. Toutes ces fonctions peuvent être intégrées dans un seul circuit spécifique. Ceci permet alors d'augmenter la vitesse de fonctionnement et de réduire d'une façon significative la consommation et l'encombrement du dis- positif. Le dispositif de la figure 3 s'applique de préférence à des paquets de longueur très courte, typiquement inférieure à 32 bits, 16 bits par exemple. Dans ce cas, c'est l'algorith- me de la figure 2 qui s'applique, avec: M = 16. Dans l'appli- cation envisagée, on a aussi choisi: n = 4. Le circuit de la figure 3 reçoit, sur une entrée 31 des échantillons f normalisés (calibrés) à O ou à 1 après traitement dans un démodulateur FSK. L'entrée 31 est reliée à une batterie de 5 registres à décalage R1, R2, R3, R4, R5 dont les 4 premiers ont une longueur de 17 emplacements et le der- nier une longueur au moins égale à 1. Les échantillons f sont démultiplexés en utilisant 4 horloges H1, H2, H3 et H4. Ces horloges sont engendrées par un décodeur 1/4, 32, sur des con- ducteurs de sortie respectifs 33, 34, 35, 36, à partir du si- gnal d'échantillonnage à la fréquence: HO = n.Fb, lui-méme engendré par un séquenceur 37. Les horloges H1 à H4 sont déca- lées dans le temps d'une période d'échantillonnage: 1/HO et leur fréquence est égale à Fb. On notera que la même horloge, H1, est fournie à R1 et à R5. Les registres R1 à R4 consti- tuent, lorsqu'ils sont pleins, les lignes-séquences B1 à Bn (B4) de la matrice [B]. La séquence B5 qui correspond, en dy- namique, à la ligne n+1 de [B] est une réplique de B1, décalée d'un temps de bit, soit: 4/HO. La détection des transitions entre deux séquences consécutives est effectuée, paire d'élé- ments par paire-d'éléments par des portes OU-exclusif, 38, 39, 41, 42 respectivement, dont les deux entrées sont reliées à deux sorties parallèles des registres à décalage ayant même rang (sorties du deuxième emplacement, par exemple), sauf pour le registre R5 (sortie du premier emplacement). La sortie de chaque porte 38 à 42 est reliée à un compteur 43, 44, 45, 46, qui s'incrémente d'une unité pour chaque transition détectée. -Le nombre de bits de sortie des compteurs 43 à 46 est détermi- né par le nombre de transitions possibles sur un message de 16 bits. Les compteurs 43 à 46 s'identifient, à la fin de chaque paquet de 16 bits, à la matrice des transitions [T] et ils fournissent, sur une sortie 'ultiple, en l'occurrence à 4 con- ducteurs, 47, 48, 49, 50, une configuration d'adressage pour une mémoire non volatile 52. On notera que le nombre maximum de bits de sortie de chaque compteur, qui conditionne le nom- bre de conducteurs de sortie, est déterminé par le nombre ma- ximal de transitions possibles sur un message de 16 bits et, plus généralement, de M bits. Chaque emplacement de la mémoire 52 contient à demeure un numéro de séquence à sélectionner parmi le contenu desregistres R1 à R4. Avant son inscription en mémoire, ce numéro (j) est lui-même déterminé par applica- tion de l'algorithme, défini par l'organigramme de la figure 2, à la configuration d'adressage de l'emplacement mémoire considéré. Cette inscription est effectuée pour toutes les configurations d'adressage possibles ce qui, dans l'exemple entraîne l'utilisation d'une mémoire à 216 (64K) emplacements et, plus généralement, 2M emplacements. On choisit par exem- ple une mémoire ROM à 64K octets. Le numéro (le rang) j de sé- quence optimale ainsi sélectionné est ensuite utilisé pour ex- traire les bits du registre de même rang, ce qui est à la por- tée de l'électronicien moyen. On décrit une solution préférée pour l'extraction des bits de l'un des registres R1 à R4: le séquenceur 37, qui reçoit sur une entrée 51 la synchronisation de trame, par exemple en provenance du microprocesseur de ges- tion 6 de la figure 1, transmet aux compteurs, juste après la fin du paquet (de la trame), par un conducteur 53, une impul- sion de courte durée IC qui provoque la transmission de leur contenu codé en binaire sur leurs sorties d'adressage 47 à 50 et leur remise à zéro. Une impulsion IM de courte durée, de l'ordre d'un temps de bit, est alors transmise sur un conduc- teur 54 du séquenceur 37 à une entrée de validation de sortie de la mémoire 52. Pendant toute la durée de l'impulsion IM, le contenu j de l'emplacement mémoire sélectionné par l'adressage sur les conducteurs 47 à 50 est lu de la façon suivante: la mémoire 52 comporte n sorties DI à Dn et parmi ces sorties, seule la sortie Dj est activée, c'est-à-dire mise à 1 les au- tres sorties étant maintenues'inactives, c'est-à-dire à 0. Chacune de ces sorties est reliée à une porte ET, 55, 56, 57, 58 sur la figure 3 qui reçoit sur une deuxième entrée un si- gnal d'horloge rapide HR, en provenance du séquenceur 37, fournissant sur un conducteur 61, M coups d'horloge pendant la durée de l'impulsion IM. Pendant cette durée de IM, l'une des sorties V1, V2, V3, V4, des portes ET 55 & 58, la sortie Vj et seulement celle-là, fournit un signal d'horloge rapide H'j qui est transmis au registre correspondant Rj, les sorties V1, Vn autres que Vj et reliées aux entrées d'horloge des re- gistres R1,..., Rn correspondants restant à 0. Les 16 (M) derniers emplacements du registre à décalage Rj sont ainsi lus dans l'ordre chronologique d'arrivée sur un conducteur de sor- tie série commun 62j à la cadence rapide de l'horloge HR dont la fréquence est par exemple égale à celle du générateur d'horloge de référence 62: Href = 32 x n.Fb. Le changement d'horloge sur les conducteurs 33 à 36 est effectué moyennant par exemple la mise en état de haute impédance, pendant la du- rée d'impulsion IM, du décodeur 32 ou bien par le fait que ces conducteurs sont, pendant cette durée, reliés à des collec- teurs de transistors ouverts, l'horloge HO n'étant pas trans- mise entre deux trames consécutives. La durée qui s'écoule en- tre le début de l'impulsion IC et la fin de l'impulsion IM est comprise dans le temps de garde, supérieur à un temps de bit, qui sépare deux paquets consécutifs. REVENDICATIONS 1. Procédé de synchronisation bit, dans un récepteur, de paquets d'impulsions binaires de longueur prédéterminée courte porteurs d'information numérique et reçus de façon asynchrone relativement à l'horloge bit, selon un débit Fb, et présentant des transitions détectables entre des états binai- res, comportant une première étape d'échantillonnage desdits trains d'impulsions à la fréquence n.Fb, n étant un nombre en- tier pair petit, une deuxième étape qui consiste à calibrer les échantillons x ainsi obtenus, ou des échantillons f dé- duits de ces derniers, en valeurs binaires 1 ou 0, par compa- raison de chaque échantillon à un seuil prédéterminé S, carac- térisé en ce. qu'il comporte en outre les étapes suivantes: a) la mémorisation sur M bits consécutifs appartenant à chaque train binaire de M.(n+1) échantillons calibrés selon un ta- bleau matriciel des séquences [B] à n+1 lignes et M colon- nes: B1 f1 fn+l f2n+1... f(M-1)n+1 [I B2 f2 fn+2 f 2n+2... f(M-1)n+2 [B]=[jLf3+ LBn+1f2+ = I B n+ 1 n+lf2n+lf3n+ l... f(M.n)+1 b) la détermination et la mise en mémoire d'une tableau matri- ciel colonne [T] des transitions, à n lignes: tl (f1D f2)+(fn+1l Ofn+2)+.. .+(f(M-1)n+1 O f(M-1)n+2) t2 (f2Df3)+(fn+2 fn+3)+...+(f(M-1)n+2 f(M-1)n+ 3) [T]= t (fn fn+1)+(f2nt)f2n+1)-..+(fMn @fMn+1) c) la détermination de deux nombres barycentres ml, m2, dé- duits du tableau matriciel [T]: ml = Pi/Q1 m2 = P2/Q2 n/2 n Pl =n2 i.ti P2 = E i.ti i=1. 1=- +1 nl2 n Q1 = 2 E ti 2 =ti i=1 i n l:n +1 i variant de 1 à n, d) la détermination d'un nombre m déduit des nombres ml, m2 et du tableau matriciel [T]: m = ml.Q1+m2.Q2/QI+Q2 si: m2-ml synchronisation bit desdits M bits de chaque paquet, res- pectivement sous-paquet, d'impulsions binaires reçu. 2. Procédé de synchronisation bit selon la revendica- tion 1, caractérisé en ce que le nombre M est un sous multiple du nombre de bits constituant la longueur d'un paquet d'impul- sions binaires, ce dernier étant constitué de L sous-paquets successifs de longueur M, que la séquence Bik relative au sous-paquet de rang k, k variant chronologiquement de 1 à L pour chaque sous-paquet, est obtenue de façon itérative en ef- fectuant les étapes suivantes: h) la détermination et la mise en mémoire du nombre mk: (k-l)mk_1 + m(k) mk = k m(k): valeur de m pour le souspaquet de rang k obtenu par application desdites étapes a) à d), i) la détermination de jk en appliquant lesdites étapes e) et f) o l'on substitue au nombre m le nombre mk, j) la sélection de la séquence Bjk comme séquence optimale de synchronisation bit des M bits du sous-paquet de rang k, pour chaque valeur de k. 3. Procédé de synchronisation bit selon la revendica- tion 1 ou 2 dans un récepteur homodyne ou hétérodyne recevant, en transmission numérique par déplacement de fréquence (FSK), des paquets (ou trames) d'impulsions binaires de longueur fixe prédéterminée courte avec un débit Fb, selon lequel le signal à fréquence intermédiaire Fi obtenu en sortie du mélangeur fi- nal est, selon ladite première étape, échantillonné à la fré- quence n.Fb de façon à fournir des échantillons x, après quoi lesdits échantillons x(f) sont transformés en leur fonction inverse instantanée f(x) représentative de la fréquence carac- téristique des bits reçus, 1, respectivement 0, puis lesdits échantillons f(x) sont calibrés en valeurs binaires 1, ou 0. 4. Dispositif de synchronisation bit dans un récepteur pour la mise en oeuvre du procédé selon les revendications 1 et 3 prises ensemble, M étant égal au nombre de bits de chaque paquet d'impulsions binaires reçu, ledit dispositif comportant un convertisseur analogique-numérique pour fournir lesdits échantillons x à ladite fréquence n.Fb, dispositif caractérisé en ce qu'il comporte un microprocesseur de gestion et un mi- croprocesseur de calcul, que le microprocesseur de gestion est programmé pour fournir au microprocesseur de calcul un signal de synchronisation de trame et que ledit microprocesseur de calcul est programmé pour effectuer ladite deuxième étape aboutissant à la transformation d'échantillons en valeurs bi- naires calibrées 1 ou 0, pour effectuer lesdites étapes a) à g), et pour fournir sur une sortie la séquence optimale des- dits M bits de chaque paquet d'impulsions binaires, selon le débit Fb. 5. Dispositif de synchronisation bit dans un récepteur pour la mise en oeuvre du procédé selon les revendications 1, 2 et 3 prises ensemble, N étant égal au nombre de bits de cha- cun desdits L sous-paquets, ledit dispositif comportant un convertisseur analogique-numérique pour fournir lesdits échan- tillons x à la fréquence n.Fb, dispositif caractérisé en ce qu'il comporte un microprocesseur de gestion et un micropro- cesseur de calcul, que le microprocesseur de gestion est pro- grammé pour fournir au microprocesseur de calcul un signal de synchronisation de trame, et que ledit microprocesseur de cal- cul est programmé pour effectuer ladite première étape de ca- librage d'échantillons en valeurs binaires 1 ou 0, pour effec- tuer, pour chaque sous-paquet, lesdites étapes a) à d), h) à j), et pour fournir sur une sortie la séquence optimale des- dits M bits de chaque sous-paquet d'impulsions binaires, selon le débit Fb. 6. Dispositif de synchronisation bit dans un récepteur pour la mise en oeuvre du procédé selon les revendications 1 et 3 prises ensemble, M étant égal au nombre de bits de chaque paquet d'impulsions binaires reçu, ledit dispositif comportant en cascade: - un démodulateur de signal numérique par déplacement de fré- quence (FSK), - des moyens d'échantillonnage à la fréquence n.Fb pour four- nir des échantillons f représentatifs de la fréquence ca- ractéristique des bits reçus 1, respectivement O, - et des moyens de calibrage pour calibrer les échantillons f en valeurs binaires 1, ou 0, caractérisé en ce qu'il comporte en outre: - n+1 registres à décalage R1, R2,..., Rn, Rn+l dont les n premiers ont une longueur de M+I emplacements de bit pour recevoir lesdites n séquences BI, B2,..., Bn d'échantil- lons calibrés et le dernier une longueur au moins égale à un bit, - n portes OU-exclusif à deux entrées qui reçoivent deux par deux les échantillons d'entrée desditsn+l1 registres à dé- calage pour chaque paire de registres adjacents, - n compteurs qui reçoivent chacun le signal de sortie de chacune des n portes OU-exclusif, - une mémoire à accès aléatoire adressée par le contenu des compteurs, comportant n sorties D1, D2,..., Dn, et préala- blement programmée en tant que circuit spécifique de façon - telle que chaque configuration d'adressage s'identifiant à ladite matrice [T] des transitions adresse un emplacement qui contient le nombre j préalablement calculé selon lesdi- tes étapes c) à f) et de façon que, en conséquence du con- tenu spécifique de cet emplacement, seule la sortie Dj soit activée lors d'une commande de lecture, - des moyens d'extraction pour extraire, en conséquence de l'activation de la sortie Dj, à cadence rapide pendant le temps de garde qui sépare deux paquets consécutifs de M bits, les bits contenus dans le registre Rj en tant que sé- quence optimale desdits M bits de chaque paquet d'impul- sions binaires reçu.