FR 2648267 A1 19901214 FR 9001401 A 19900207 La présente invention concerne un composant mémoire tel qu'une mémoire vive dynamique (DRAM) de forte densité, et plus particulièrement un circuit d'écriture extensive ultra-rapide pour test-de mémoire vive dynamique. Au fur et à mesure de l'accroissement du niveau d'intégration des mémoires vives dynamiques, il a fallu mettre en oeuvre des processus de plus en plus délicats mpliquant de nombreuses couches et de nombreux motifs, de sorte que le taux de rebut des mémoires vives dynamiques est déterminé par la proportion de poussières ou de contaminants. En particulier, plus le degré d'intégration de la mémoire vive dynamique augmente, plus le taux de rebut augmente, de sorte que l'on a depuis peu prévu d'équiper les mémoires vives dynamiques d'un circuit de test, incorporé au composant mémoire, permettant d'effectuer le test de façon interne. Mais même avec un test de la mémoire vive dynamique exécuté de façon interne, la durée de test de la mémoire vive dynamique devient de plus en plus longue au fur et à mesure que le degré d'intégration augmente. 2C Plus précisément, dans un test classique de mémoire vive dynamique, on exécute le test de la mémoire vive dynamique par groupes binaires (x4, x8, x16) au moyen de signaux de test. Le temps passé au test augmente comme la densité d'intégration par groupe binaire. En conséquence, plus la densité d'intégration est élevée, plus la durée du test est importante, car l'écriture et la lecture des données sont exécutées par groupes binaires.de x bits via des lignes d'entrée/sortie, les données étant comparées entre elles afin de détecter des erreurs. Afin de résoudre ces difficultés impliquées par le processus d'écriture en parallèle, on a proposé un procédé de test extensif ultra-rapide pour mémoire vive dynamique qui permet d'écrire en même temps les données dans chacune des cellules de mémoire reliées à la ligne de mot sélectionnée, en écrivant et en comparant directement les données sur les lignes de bit sans utiliser les lignes d'entrée/sortie. On a également proposé un procédé d'écriture ultra-rapide dans lequel l'écriture est réalisée par l'intermédiaire des lignes d'entrée/sortie. Cependant, ces procédés ne permettent pas d'écrire partout la même donnée (un '1' ou un '0') dans les cellules de mémoire reliées a la ligne de mot sélectionnée d'après la position des lignes de bit et des cellules de mémoire, car les lignes de bit B/L et B/L sont configurées. en suivant toujours la même séquence B/L, B/L, B/L, B/L, B/L, B/L, B/L, B/L,... C'est pourquoi l'un des buts de la présente invention est de proposer un circuit d'écriture extensive ultra-rapide pour test de mémoire vive dynamique, qui permette d'écrire rapidement des données sur des lignes de bit sans utiliser les lignes d'entrée/sortie. Un autre but de la présente invention est de proposer un circuit d'écriture extensive ultra-rapide pour test de mémoire vive dynamique, qui permette d'écrire partout la même donnée dans les cellules de mémoire reliées à une ligne de mot sélectionnée. Ces buts peuvent être atteints en prévoyant deux noeuds de ligne de bit rapide auxquels seront reliées toutes les lignes de bit, et en formant un trajet d'écriture de données passant par les noeuds de ligne de bit rapide. Plus précisément, on écrit en même temps les mêmes données sur les lignes de bit de toutes les cellules de mémoire auxquelles on accède par la ligne de mot sélectionnée de façon interne pour chaque groupe unitaire. A cet effet, conformément à la présente invention, un circuit d'écriture extensive ultra-rapide pour test de mémoire vive dynamique, disposé dans un circuit de mémoire comprenant une pluralité d'amplificateurs de détection, une pluralité de cellules de mémoire et une pluralité de transistors MOS, comprend: des moyens d'égalisation et de liaison, comportant une pluralité d'ensembles comprenant chacun un transistor MOS d'égalisation et deux transistors MOS de liaison, placés sur deux lignes de bit reliées chacune à un amplificateur de détection; des moyens de liaison à des noeuds, par lesquels les deux lignes de bit sont reliées à deux noeuds, pour chaque bloc de cellule de mémoire auquel on accède par une ligne de mot sélectionnée; et des moyens de traitement du signal d'écriture,. pour délivrer une tension différentielle aux moyens de liaison aux noeuds lorsqu'une donnée est écrite dans la cellule de emoiore. D'autres caractéristiques apparaitront à la lecture de la description détaillée ci-dessous d'un exemple de réalisation, en référence à la figure unique annexée qui représente le circuit correspondant à un mode de réalisation de la présente invention. Une première section de composant 1 et une seconde section de composant 2, dont les structures sont.ies mêmes que celles d'une mémoire vive dynamique classique, correspondent à une structure indispensable du circuit intégré. Plus précisément, la première section de composant 1 comprend un amplificateur de détection (désigné S/A, pour Sense Amplifier) Si monté entre deux lignes de bit B/L et B/L, des transistors MOS M9 et M10 permettant de relier les lignes d'entrée/sortie I/00 et I/00 à l'amplificateur de détection Si et des cellules de mémoire MS1 et MS5 montées entre deux lignes de mot W/L1 et W/L2 permettant d'écrire et de lire une donnée sur les deux lignes de bit. La première section de composant 1 comporte également un amplificateur de détection S2, des transistors MOS Mll et M12 et des cellules de mémoire MS2 et MS6. On a de la même façon, à gauche et à droite des amplificateurs de détection S3 et S4, des lignes d'entrée/sortie et des cellules de mémoire. La seconde section de composant 2 a la même structure que la première section de composant 1. Les deux lignes de bit B/L et B/L et les lignes d'entrée/sortie qui sont reliées aux amplificateurs de détection Si et S2 sont différentes des lignes de bit et des lignes d'entree/sortie des amplificateurs de détection S3 et S4 en ce qui concerne leur configuration, c'est-à-dire l'état de leurs liaisons. La seconde section de composant 2 a la même configuration que la première section de composant I. On trouve également des moyens d'égalisation et de liaison 5 comprenant un transistor MOS M6 monté entre les deux lignes de bit B/L et B/L afin de permettre l'égalisation, et deux transistors MOS M7 et M8 permettant de relier les deux lignes de bit B/L et B/L à deux noeuds FBL et FBL. L'autre amplificateur de détection a également la même structure. Des moyens 4 de liaison aux noeuds ont une structure permettant de relier aux deux noeuds FBL et FBL les lignes de bit de cellules de mémoire MS1, MS2,... sélectionnés par deux lignes de mot W/L1 et W/L2. Des moyens de traitement du signal d'écriture 3 sont reliés à la section 4 de liaison aux noeuds. Les moyens de traitement du signal d'écriture 3 comprenent un transistor MOS M5 permettant d'égaliser les noeuds FBL et FBL, une section d'évaluation des données et une section permettant de délivrer une tension d'alimentation. Lorsque l'on écrit rapidement les données, la section d'évaluation des données est pilotée par les signaux logiques de commande A à D, les transistors MOS Ml et M3 permettant d'appliquer un potentiel de tension d'alimentation (potentiel VCC) aux deux noeuds FBL et FBL, et les transistors MOS M2 et M4 permettant d'appliquer un potentiel de masse (potentiel VSS) aux deux noeuds FBL et FBL. En fonction de la donnée ('1' ou '0') qui est conservée dans la cellule de mémoire, les transistors MOS M1, M2 et M3, M4 sont commandés par les signaux logiques de commande A à E de manière à délivrer la tension d'alimentation VBL à l'un et l'autre des noeuds FBL et FBL. La section permettant de délivrer la tension d'alimentation VBL pour l'égalisation des lignes de bit lors d'un cycle de precharge comprend les transistors MOS M21 et M22, qui délivrent la tension d'alimentation VBL aux deux noeuds FBL et FBL. En outre, les moyens 4 de liaison au noeuds comprennent deux noeuds FBL et FBL permettant de délivrer aux lignes de bit la tension produite dans la section de traitement du signal d'écriture 3. En particulier, le noeud FBL est formé en reliant les iignes de bit FBL et FBL, ni entre les deux lignes de bit B/L et B/L. Ainsi, les cellules de mémoire reliées à la ligne de mot sélectionnée contiennent toutes la même donnée. A cet égard, on se trouve ici en présence d'une différence essentielle entre le procédé d'écriture utilisant la ligne d'entrée/sortie et celui de la présente invention. On va maintenant exposer en détail la structure de la présente invention que l'on a présentée ci-dessus. La mémoire vive dynamique classique possède une structure alternée répétitive de la première section de composant I et de la seconde section de composant 2. En particulier, en fonction de la séquence de liaison des lignes d'entrée/sortie I/00, I/00, I/O1, I/O1,... les lignes de bit B/L, B/L et B/L, B/L des sections de composants sont reliées de façon alternée dans la première section de composant 1 et dans la seconde section de composant 2. De la sorte, lorsque l'on accède à une ligne de mot W/L1, on peut relier aux lignes de bit B/L ou B/L chacune des cellules de mémoire MS1, MS2, MS3 et MS4. Dans le cas classique, o l'on transfère la dc née à la ligne de bit B/L par l'intermédiaire des lignes d'entrée/sortie à délivrance du signal de sélection de colonne CSL, les transistors MOS SIî et S12 des cellules de mémoire MS1 et MS2 sont reliées aux lignes d'entrée/sortie I/O, tandis que les transistors MOS S13 et S14 de MS3 et MS4 sont reliés aux lignes d'entrée/sortie I/O, de sorte que les données conservées dans la cellule de mémoire sélectionnée par l'une des lignes de mot comprennent à la fois des '1' et des '0'. Ceci signifie que, de façon interne, on ne peut pas écrire partout la même donnée bien que, depuis l'extérieur, on ne voit qu'une seule donnée. la présente invention vise à résoudre les problèmes précités, en permettant d'écrire la donnée par groupes de deux noeuds FBL et FBL par constitution d'une section 5 de liaison aux noeuds et en reliant aux deux noeuds FBL et FBL les deux lignes de bit B/L et B/L auxquelles on accède, afin d'écrire les mêmes données dans les cellules de mémoire auxquelles on accède par l'intermédiaire de l'une des lignes de mot sélectionnée. Tout d'abord, l'opération d'écriture et de lecture est identique à celle d'une mémoire vive dynamique classique. A ce stade, on bloque les transistors MOS Ml à M4 des moyens de traitement du signal d'écriture 3. Plus précisément, lorsque les transistors MOS M9 et M10 sont rendus passants par le signal de sélection de colonnes CSL et que les lignes d'entrée/sortie sont ensuite sélectionnées, les lignes d'entrée/sortie sont reliées à l'amplificateur de sélection Si et aux lignes de bit B/L et B/L. Au cours de l'opération d'écriture des données, on charge, par l'intermédiaire de l'amplificateur de sélection Si et des lignes de bit, la capacité Ci de la cellule de mémoire MS1 sélectionnée par la ligne de mot W/Ll et le signal de sélection de colonnes CSL. Ensuite, lors de l'opération de lecture des données, on évacue la charge conservée dans la capacité Ci vers la ligne de bit B/L par l'intermédiaire du transistor MOS Sll se trouvant dans la cellule de mémoire MS1. L'amplificateur de sélection S1 détecte cet état de signal de la ligne de bit et délivre le signal amplifié aux lignes d'entrée/sortie. Cette opération a lieu de la même manière que pour une mémoire vive dynamique classique. Les autres cellules de mémoire opèrent également de la même façon que décrit plus haut. On va maintenant décrire la manière dont, selon la présente invention, -on procède à l'écriture rapide des données afin de tester la mémoire vive dynamique à grande vitesse. Lors de l'opération d'écriture, du fait que les données sont directement transférées aux lignes de bit sans utiliser les lignes d'entrée/sortie, on néglige le signal de colonne pour bloquer les transistors MOS M9 et M10. En outre, les transistors MOS M21 et M22 sont bloqués par le signal appoliqué au noeud E, et la tension d'alimentation VBL destinée aux deux noeuds FBL et FBL est bloquée. Au cours de l'opération de lecture, la ligne de mot W/L1 est sélectionnée par l'adresse de rangée, et les divers signaux logiques de commande A à D sont appliqués à la section de traitement du signal d'écriture 3. En fonction de 0 ces signaux logiques de commande, on détermine les données délivrées aux deux lignes de bit B/L et B/L de la cellule de mémoire à laquelle on accède. Dans le cas o l'on sélectionne la ligne de mot courante et que l'on écrit la même donnée '1' dans les cellules de mémoire internes MS1, MS2,..., les transistors MOS Ml et M4 sont bloqués et le transistor MOS M2 et M3 est rendu passant par les signaux de commande A à D. On transfère ainsi la tension d'alimentation VCC au noeud FBL par l'intermédiaire du transistor MOS M3, et on transfère également le potentiel VSS au noeud FBL par l'intermédiaire du transistor MOS M2. Les amplificateurs de détection Si, S2,... détectent et amplifient la tension différentielle AV donnée par les noeuds FBL et FBL et délivrent également le signal de sortie amplifié aux deux lignes de bit B/L et B/L, de sorte que l'on mémorise de façon identique la donnée '1' dans les cellules de mémoire MS1, MS2,... (obtention d'un '1' interne). On va maintenant exposer un autre mode de réalisation de la présente invention. Les deux transistors MOS M2 et M3 ne sont pas tout deux rendus passants, et l'on peut rendre passant un seul des transistors MOS M2 et M3 lorsque l'on écrit des données identiques dans les cellules 'de mémoire MS1, MS2.. Même si l'on a qu'un seul transistor MOS passant, la tension différentielle AV entre les noeuds FBL et FBL peut être produite et transférée aux deux lignes de bit B/L et B/L. De..DTD: la même façon, les amplificateurs de détection SI, S2,... détectent la tension différentielle et l'appliquent aux deux lignes de bit B/L et B/L comme potentiel VCC et VSS, respectivement. Ainsi, on peut mémoriser la même donnée '1' dans les cellules de mémoire MS1, MS2,... A ce stade, dans les deux cas, pour produire la différence de tension entre les noeuds FBL et FBL, une impulsion d'égalisation 0EQ appliquée à la grille du transistor MOS M6 est au niveau bas, ce qui maintient à l'état bloqué le transistor MOS M6. Mais on a une impulsion 0FW au niveau haut pour rendre passants les transistors MOS M7 et M8. De la sorte, les 0C noeuds FBL et FBL sont reliés, respectivement, aux lignes de bit B/L et B/L, ce qui permet de transférer la tension différentielle AV requise pour la détection. Lorsque l'on a achevé un cycle d'écriture extensive ultra-rapide, on trouve la même donnée écrite dans toutes les cellules de mémoire MS1, MS2, . reliées à la ligne de mot W/L1. Après le cycle d'écriture, on applique l'impulsion d'égalisation 0EQ avec un niveau haut pendant le cycle de précharge, de sorte que les transistors MOS M5 et M6 sont rendus passants afin d'égaliser les noeuds FBL et FBL et les lignes de bit B/L et B/L. Dans ce cas, l'égalisation à grande vitesse peut être exécutée en totalité par les noeuds FBL et FBL reliés à chaque ligne de bit B/L et B/L. Les transistors MOS Ml à M4 se bloquent lors du cycle de précharge et du cycle normal, tandis que les transistors MOS M21 et M22 deviennent passants lors du cycle de précharge, de manière à apliquer la tension d'alimentation aux lignes..DTD: de bit. Les descriptions ci-dessus concernaient toutes l'écriture de la même donnée '1' dans les cellules de mémoire, mais on pourrait tout aussi bien envisager le cas de l'écriture d'une donnée '0', qui serait identique à l'exception des transistors MOS Ml à M4 que l'on rendrait passants. Comme indiqué plus haut, la présente invention permet non seulement d'écrire directement les données dans chaque cellule de mémoire par l'intermédiaire des lignes de bit B/L et B/L sans utiliser les lignes d'entrée/sortie, mais permet également d'écrire rapidement en même temps les données dans chaque cellule de mémoire reliée à une ligne de mot sélectionnée, ce qui permet de réduire de façon importante le temps nécessaire au test de la mémoire vive dynamique. La présente invention permet également d'écrire toutes les données de toutes les cellules de mémoire auquel on accède par une ligne de mot sélectionnée, en permettant également d'écrire de façon interne la même donnée partout (obtention d'un '1' ou d'un '0' interne). En outre, la présente invention permet d'utiliser telle quelle la topographie de la mémoire vive dynamique 0 classique, puisqu'il n'y a pas besoin de source de traitement d'écriture avec chaque ligne de bit et que, du fait de l'utilisation des noeuds, la section de traitement du signal d'écriture n'est pas située à L'intérieur du réseau mémoire. En conséquence, on peut simplifier la topographie et rendre extrêmement rapide, grâce à la présente invention, la stabilisation du potentiel des lignes de bit pour permettre leur égalisation. REVEND I CATIONS 1. Un circuit d'écriture extensive ultra-rapide pour test de mémoire vive dynamique, ce circuit étant disposé dans un circuit de mémoire comprenant une pluralité d'amplificateurs de détection, une pluralité de cellules de mémoire et une pluralité de transistors MOS, caractérisé en ce qu'il comprend: - des moyens d'égalisation et de liaison (5), comportant une pluralité d'ensembles comprenant chacun un transistor MOS d'égalisation (M6) et deux transistors MOS de liaison (M7, MS), placés-sur deux lignes de bit (B/L, B/L) reliées chacune à un amplificateur de détection (Sl), des moyens de liaison à des noeuds (4), par lesquels les deux lignes de bit (B/L, B/L) sont reliées à deux noeuds (FBL, FBL), pour chaque bloc de cellule de mémoire auquel on accède par une ligne de mot (W/L1; W/L2) sélectionnée, et - des moyens de traitement du signal d'écriture (3), pour délivrer une tension différentielle aux moyens de liaison aux noeuds lorsqu'une donnée est écrite dans la cellule de mémoire (MS1, MS5). 2. Le circuit d'écriture extensive ultra-rapide pour test de mémoire vive dynamique de la revendication 1, dans lequel: - le transistor MOS d'égalisation (M6) des moyens d'égalisation et de liaison (5) est monté entre les noeuds (FBL, FBL), et est utilisé lors de l'égalisation de la ligne de bit, - l'un des transistors MOS de liaison (M7) est monté entre l'une des lignes de bit (B/L) et l'un des noeuds (FBL), et - l'autre transistor MOS de liaison (M8) est monté entre l'autre ligne de bit (B/L) et l'autre noeud (FBL), de manière à pouvoir faire fonctionner les moyens d'égalisation et de liaison de façon distincte en mode d'écriture et en mode normal. 3. Le circuit d'écriture extensive ultra-rapide pour test de mémoire vive dynamique de la revendication 1, dans lequel les moyens de traitement du signal d'écriture (3) comprennent: - un transistor MOS d'égalisation (M5) permettant d'égaliser les noeuds, - des transistors MOS pilotés par des signaux logiques de commande (A à D), comprenant des transistors MOS (M1, M3) permettant d'appliquer aux noeuds un potentiel de tension d'alimentation (VCC) et des transistors MOS (M2, M4) permettant d'appliquer aux noeuds un potentiel de masse (VSS), et - des transistors MOS (M21, M22) de liaison à une ligne de tension constante (VBL) 4. Le circuit d'écriture extensive ultra-rapide pour test de mémoire vive dynamique de la revendication 3, dans lequel les transistors MOS pilotés lors de l'opération d'écriture sont commandés par les signaux logiques de commande (A à D), ces signaux logiques de commande étant déterminés en fonction de la donnée '1' ou '0' que l'on veut écrire. 5. Le circuit d'écriture extensive ultra-rapide pour test de mémoire vive dynamique de la revendication 3, dans lequel les transistors MOS permettant d'appliquer un potentiel de masse aux noeuds appliquent la tension constante lors d'un cycle de précharge et suppriment la tension cons ite lors d'un cycle d'écriture en test à grande vitesse de _ mémoire vive dynamique. 6. Le circuit d'écriture extensive ultra-rapide pour test de mémoire vive dynamique de la revendication 3 ou 4, dans lequel les transistors MOS pilotés par les signaux logiques de commande produisent en direction des noeuds une tension différentielle (AV).