FR 2642227 A1 19900727 FR 8900811 A 19890124 - 1 - DISPOSITIF SEMICONDUCTEUR INTEGRE INCLUANT UNE BASCULE BISTABLE" Description, L'invention concerne un dispositif semiconducteur intégré incluant une bascule bistable comprenant au moins un transistor à effet de champ à grille isolée et des moyens de polarisation pour polariser la grille du transistor à un niveau fixe et élevé de manière à obtenir pour le transistor une caractéristique de courant drain-source en fonction de la tension drain-source présentant une zone de résistance diffé- rentielle négative. L'invention trouve son application dans la réali- sation de mémoires et circuits logiques, et notamment de bascule bistable. L'invention trouve son application tout particu- lièrement dans les circuits intégrés réalisés au moyen de technologies mettant en oeuvre des matériaux semiconducteurs du groupe III-V. Les propriétés d'un transistor à effet de champ à grille isolée sont connues par exemple de la publication inti- tulée "New Negative Resistance Regime of HIeterostructure Insulated Gate Transistor Operation" par Michaël F.SHUR and alii, dans "IEEE Electron Device Letters, Vol.EDL-7, N 2, February 1986". Ce document décrit l'effet de résistance différen- tielle négative de drain qui apparait dans un transistor pré- sentant un canal de type N avec une hétérostructure GaAs-GaAlAs et une grille isolée, à polarisation de grille élevée et constante. La structure de ce transistor comprend une couche de GaAs nonintentionnellement dopée, d'épaisseur 0,5 pm, réalisée sur un substrat de GaAs semi-isolant, suivi d'une -2- couche de GaAlAs nonintentionnellement dopée, comme couche d'isolation de grille, sur laquelle le contact de grille en WSi est réalisé. Des régions de source et drain sont délimi- tées de part et d'autre de la grille par implantation loca- lisée d'ions Si pour les régions N et Mg pour les régions P. Les contacts ohmiques sur les régions N+ sont formés par des métallisations de Au-Ge-Ni. Le dispositif est isolé par im- plantation de protons. La grille présente une longueur de 1,3 pm et une largeur de 10 pm. Ce dispositif présente pour une tension grille- source fixe de valeur élevée, une décroissance du courant drain-source lorsque la tension drain-source varie de 0,8 à 1,25 V. Puis, pour la même tension grille-source fixe, lorsque la tension drain-source varie de 1,25 V à des valeurs supé- rieures, le courant drain-source augmente. Ces variations du courant drain-source en fonction de la tension drain-source, à tension grillesource constante et élevée conduisent donc à l'observation d'une résistance négative de drain en régime de saturation. Cet effet est du à un transfert spatial des por- teurs du canal collectés par la grille. Les propriétés d'un transistor à effet de champ à grille isolée sont aussi connues de la publication intitulée *Excess Gate Current Due to Hot Electrons in GaAs-Gate FETsm par D.J.FRANK and alii, dans 'International Conference on High Speed Electronics, Stockholm, August 7-9, 1986, p.140143". Ce document décrit l'effet de résistance différen- tielle négative qui apparaît dans un transistor à effet de champ présentant une grille en GaAs de type N+, une couche de GaAlAs agissant comme une couche d'isolement de grille, et une couche de GaAs non dopée pour former le canal. Ce document enseigne que le phénomène de résis- tance négative est causé non pas comme dans le document précé- dent par un transfert spatial d'électrons, mais essentiel- lement par les résistances d'accès du dispositif. Ainsi, -3- lorsque le courant passe à travers la jonction, il passe aussi dans les résistances d'accès, lesquelles diminuent la tension intrinsèque aux bornes de la jonction. Ce document apporte la preuve de la cause de cet effet en remontant aux caractéris- tiques intrinsèques, montrant alors la disparition de l'effet de résistance négative. Il est en outre connu de l'état de la technique de réaliser un "FLIPFLOP' au moyen d'un transistor à électrons chauds résonnants. Un tel dispositif est par exemple connu de la combinaison des publications suivantes. La première publication intitulée "A New Functional Resonant Tunneling Hot Electron Transistor" par NAOKI YOKOYAMA and alii dans "Japanese Journal of Applied Physics, 1985, Vol.24,, pp.L 853, L854" décrit le transistor utilisé et l'effet de résistance différentielle négative de drain; et la seconde publication intitulée 'Flip-Flop Circuit Using a Resonant Tunneling Hot Electron Transistor" par N.YOKOYAMA and alii dans "Electronics Letters, November 6, 1986, Vol.22, N"23" décrit l'application de ce transistor à l'obtention d'un circuit de bascule bistable (en anglais FLIP-FLOP"). La première de ces deux publications décrit tout d'abord un transistor à électrons chauds résonnants, formé d'une couche collecteur, d'une couche barrière de collecteur, d'une couche de base, avec un contact de base, et d'une partie consacrée à former un puits quantique comprenant une alter- nance de couches de GaAlAs/GaAs, chacune d'une épaisseur de l'ordre de 50 angstrôms, d'une couche d'émetteur et d'un con- tact d'émetteur. Le contact de collecteur est pris sur la face arrière de la couche de collecteur. Le puits quantique disposé entre la base et l'émetteur possède des niveaux d'énergie discrets des por- teurs. En modifiant la polarisation émetteur-base, on peut égaliser l'énergie des niveaux du puits avec celle du bas de la bande de conduction du matériau de l'émetteur. Par cette - 4 - méthode, la caractéristique du courant en fonction de la ten- sion de la jonction base-émetteur présente un pic. La seconde de ces deux publications étudiées en composition décrit l'utilisation de ce transistor à puits quantique pour réaliser un circuit de bascule bistable. Il présente cependant à cet effet plusieurs inconvénients. Tout d'abord, ce dispositif connu ne fonctionne qu'à la température de l'azote liquide (770K). Ensuite, sa structure est très compliquée. En effet, il est relativement difficile de réaliser des couches aussi peu épaisses que 50 angstrbms, ces couches étant nécessaires à la formation du puits quantique. Selon l'invention, ces inconvénients sont évités au moyen d'un dispositif tel que défini dans le préambule et caractérisé en ce qu'il comprend des moyens pour appliquer entre le drain et la source du transistor un courant qui correspond à une tension d'entrée numérique et dont les varia- tion se produisent dans la zone o le transistor à deux points de fonctionnement dus à la résistance différentielle négative, résultant en un effet mémoire appliqué au signal de sortie nu- mérique prélevé sur le drain du transistor. Le circuit selon l'invention procure entre autres les avantages suivants: - il ne comprend qu'un seul transistor; - il est donc très compact; - il fonctionne à température ambiante et non pas à la température de l'azote liquide comme le circuit FLIP-FLOP" connu. Dans une réalisation, ce circuit est caractérisé en ce que, pour appliquer sur le drain du transistor un cou- rant correspondant à la tension d'entrée numérique dans une fourchette de niveaux appropriée à établir deux points de fonctionnement pour ce transistor, les moyens consistent en une charge résistive reliée au drain dudit transistor par une de ses extrémités et par son autre extrémité à la borne 26 4 2227 -5- d'entrée sur laquelle le signal d'entrée numérique est appli- qué, et en une liaison directe de la source dudit transistor à la masse. Dans cette réalisation, le circuit selon l'inven- tion occupe très peu de surface, présente une très faible con- sommation, et est particulièrement favorable à l'obtention de circuits intégrés à forte densité d'intégration. Dans une réalisation particulière, le transistor à grille isolée est a hétérojonction. Dans cette réalisation, sa mise en oeuvre est simple. Elle ne nécessite pas notamment l'empilement de couches très fines préconisé par le troisième document cité, et qui était difficile à réaliser. Dans une réalisation préférentielle, ce dispositif est caractérisé en ce que l'hétérojonction est formée d'une hétérostructure de composés ternaire et binaire de matériaux semiconducteurs du groupe III-V. Dans cette réalisation, du fait des matériaux choisis, de très hautes fréquences peuvent être atteintes. Dans une réalisation particulière, le transistor comprend, réalisé sur un substrat en GaAs semi-isolant, une couche tampon en GaAs, une couche de GaAs non dopée intention- nellement suivie d'une couche de GaAlAs non dopée intention- nellement pour former l'hétérostructure, ces couches étant surmontées d'une couche de GaAs non dopée intentionnellement pour protéger la couche supérieure de.l'hétérostructure, un contact de grille disposé sur cette couche supérieure et, de part et d'autre de la grille, des régions de source et de drains délimitées par des implantations sélectives de type N+ , des contacts ohmiques étant formés sur ces régions de type N+ pour réaliser les électrodes de source et de drain respecti- vement. Dans une réalisation, le métal pour former le contact de grille est choisi parmi WN et WSi et l'alliage pour former les contacts ohmiques est composé de Au-Ge-Ni. -- 6 -- Dans cette réalisation, le transistor est parti- culièrement performant. L'invention sera mieux comprise au moyen de la description suivante illustrée par les figures annexées dont: - la figure 1 qui représente un transistor à effet de champ à grille isolée et à hétérojonction; - les figures 2a à 2c qui représentent les ni- veaux d'énergie des bas des bandes de conduction des diffé- rents matériaux formant le transistor pour différentes valeurs de la tension de polarisation continue de grille VGS; - la figure 3a qui représente la caractéristique IDS en fonction de VDS à VGS constante et élevée; - la figure 3 b qui représente la courbe d'hysté- résis due aux deux points de fonctionnement du circuit; - la figure 4a qui montre le schéma du dispositif incluant un transistor à effet de champ à grille isolée appro- prié à former un circuit bistable selon l'invention; - la figure 4b qui montre le séquencement du si- gnal d'entrée et du signal de sortie; La figure I montre un transistor à effet de champ à grille isolée à hétérojonction de structure appropriée à la mise en oeuvre de l'invention. Tel que représenté sur la figure 1, ce transistor comprend, réalisé sur un substrat binaire 10 une couche tampon binaire 2 puis une hétérostructure formée d'une couche binaire non-intentionnellement dopée 3, surmontée d'une couche ter- naire non-intentionnellement dopée 4. La structure de ce tran- sistor comprend aussi une couche supérieure de protection 5 en un matériau binaire non-intentionnellement dopé. Les couches binaires seront favorablement en un composé semiconducteur du groupe III-V telles que l'arséniure de gallium (GaAs) et les couches ternaires en un composé semi- conducteur du groupe III-V tel que l'arséniure de gallium et d'aluminium (GaAIAs). Ce dispositif comporte aussi à sa surface - 7 - supérieure un contact de grille 20, en un métal choisi favora- blement parmi les métaux réfractaires tels que WN ou WSi ou bien en un semiconducteur très dopé, tel que l'arséniure de gallium fortement dopé. Ce dispositif comporte en outre de part et d'autre de la grille 20, une électrode de source 21 et une électrode de drain 22 réalisées sur des caissons 41 et 42 fortement dopés qui délimitent les régions de source et de drain. Un procédé de réalisation pour mettre en oeuvre un tel transistor est notamment connu de la publication intitulée High Performance WN-Gate MISFETs fabricated from MOVPE Wafers", par M.WOLNY et alii dans "Electronics Letters, 8th October 1987, Vol.23, No 21, pp.1127-1128". Ce document décrit un procédé de réalisation pour obtenir un transistor comprenant d'abord un substrat semi-iso- lant en GaAs, couvert d'une couche tampon en GaAlAs non-inten- tionnellement dopée. Ce transistor comprend ensuite une hété- rostructure formée d'une couche d'épaisseur environ 0,6 Pm de GaAs nonintentionnellement dopée, couverte d'une couche d'épaisseur environ 40 nm de GaAlAs non-intentionnellement dopée. Cette dernière couche est couverte d'une couche peu épaisse de GaAs non-intentionnellement dopée servant de couche protectrice pour empêcher l'oxydation de la couche supérieure de l'hétérostructure. En surface de la couche protectrice est réalisé un contact de grille en un métal réfractaire WN de part et d'autre duquel des caissons de type N+ délimitent les régions de source et de drain sur lesquelles sont établis des contacts ohmiques de source et drain en un alliage Au-Ge-Ni. Ce transistor connu présente l'avantage d'être d'une réalisation simple et de performances élevées particu- lièrement favorables à la réalisation de la présente inven- tion. Les figures 2 représentent les niveaux d'énergie des bas des bandes de conduction des différents matériaux constituant les transistors, pour différentes valeurs de la - 8 - tension de polarisation continue de grille WGS. La référence 120 montre le niveau d'énergie du métal de grille, la référence 104 celui du matériau 4 ter- naire, et la référence 103 celui du matériau binaire 3 de l'hétérojonction. La valeur AEc est la différence d'énergie entre les bas des bandes de conduction des matériaux 3 et 4 formant cette hétérojonction. La figure 2a montre les niveaux d'énergie pour chacun des matériaux formant le transistor à VGS = 0. Initialement, lorsque la polarisation de grille VGS = 0, le niveau de Fermi est aligné avec celui du métal. La figure 2b représente ces niveaux d'énergie lorsque la tension de polarisation de grille VGS est supé- rieure à 0. Cette figure montre que les bandes de conduction se déforment et qu'un puits de potentiel se forme au point 100. En 100, il y a accumulation d'un gaz bidimensionnel. La figure 2c montre ces mêmes bandes lorsque la polarisation de grille VGS devient très supérieure à 0. Les bandes se déforment alors de telle manière que toute la ten- sion est en fait aux bornes de la couche ternaire parce que le point 100 ne bouge plus ou très peu. On est en effet dans le gaz bidimensionnel et en-dessous du niveau de Fermi. En consé- quence, l'épaisseur apparente de la couche ternaire 4 diminue et il y a apparition d'un effet tunnel qui s'ajoute à l'émis- sion thermoionique à l'interface des deux couches 3 et 4 formant l'hétérojonction. En effet, dès que le gaz bidimensionnel existe, lorsque une tension drainsource est appliquée, des porteurs accélérés deviennent énergétiques, peuvent franchir la bar- rière d'énergie AEc et sont collectés par la grille. Ainsi, quand on polarise fortement la grille par une tension VGS en direct, on observe une diminution du courant de drain, car lorsque l'on augmente VGs, la barrière apparente pour les électrons s'affaiblie et la probabilité pour que ces électrons franchissent la barrière augmente fortement. Tous les élec- trons qui s'échappent du gaz bidimensionnel ne participent -9- donc plus au courant de drain IDS et ce dernier diminue. On obtient alors une caractéristique du courant drain-source en fonction de la tension drain-source VDS telle que représen- tée sur la figure 3a. Sur cette figure 3a, la zone o le courant diminue au-delà du maximum D correspond à une région de résistance différentielle négative entre le drain et la source. Le transistor T1 décrit précédemment peut être po- larisé dans des conditions favorables à l'obtention de cette région de résistance différentielle négative. Le circuit approprié à obtenir cet effet est mon- tré sur la figure 4a. Il comprend un transistor Tl, une résis- tance RI disposée entre le drain du transistor Tl et l'en- trée numérique E. La source du transistor T1 est reliée direc- tement à la masse. La grille du transistor T1 est polarisée par une tension continue VGS fixe et suffisamment élevée pour produire l'effet illustré par la figure 2c et la caracté- ristique de la figure 3a. La tension de grille VGS étant fixée, la(les) valeur(s) de la tension de sortie Vs = VDS est(sont) déterminée(s) par le(s) croisement(s) entre la caractéristique IDS(VDS) du transistor et la droite VDS = VE-RI.IDS, dite droite de charge. En effet le couple (VDs, IDS) doit satisfaire ces deux relations. Ces points (VDS, IDS) sont appelés point de fonctionnement du montage. Lorsque la tension d'entrée numérique VE, appli- quée à l'extrémité de la résistance R, est inférieure à une valeur VE1 repérée sur l'axe des abscisses de la figure 3a, le point de fonctionnement du montage est situé sur la carac- téristique entre les points A et B. La tension de sortie du circuit telle que montré sur la figure 4a est VS prélevée entre le drain du transistor T1 et la masse. Cette tension de sortie Vs doit être lue sur l'axe des abscisses VDS de la figure 3b. Si la tension d'entréee augmente en passant de - 10 - VE1 à VE3, le point de fonctionnement du circuit se déplace sur la caractéristique en allant de B vers C déter- minés par les droites de charges VDS = VE1-R2IDS et VD$ = VE2-RIIDs, puis vers D qui est le maximum de la courbe correspondant à la droite de charge VDS = VE3-R9 IDS. Au-delà de la valeur VE3, le point de fonctionnement se situe entre G et H. La transition de D se fait en G au voi- sinage de VE3. Lorsque la tension VE repasse de VE3 à VE1, les points de fonctionnement du montage passent de E vers D puis vers B et enfin vers A. Tout ceci se traduit sur la courbe de transfert du montage (VS = F(VE)) par une hystérésis représentée sur la figure 3b. Cette courbe montre que pour une tension d'entrée VE = VE2, il existe deux points de fonctionnement représentés par les points C et F sur les figures 3a et 3b, l'un correspondant à un niveau 1 et l'autre à un niveau 0 pour la sortie du circuit. Ainsi, lorsque un signal numérique tel que le signal représenté par la courbe A sur la figure 4b est appli- qué à l'entrée E du circuit de la figure 4a, la forme de l'onde obtenue sur la sortie S entre drain et masse du circuit de la figure 4a sera de la forme de la courbe B de la figure 4b. La figure 4b montre que 2 états stables VS20 (lire "Vs deux-zéroq) et VS21 (lire "VS deux-unu) sont obtenus pour un même niveau d'entrée VE2. Un circuit bistable est donc réalisé au moyen du circuit de la figure 4a dans les conditions de polarisation qui ont été décrites pré- cédemment. Un tel circuit trouve son application dans la réalisation de points mémoires statiques, pour lequel l'écri- ture d'un 1 logique" est effectuée en appliquant un créneau repéré par la référence 10 sur la courbe A de la figure 4b, et l'écriture d'un 0 en appliquant un créneau de type repéré par la référence 20 sur la courbe A de la figure 4b. - il - Un tel point mémoire est particulièrement avanta- geux car selon l'invention il ne comprend qu'un transistor et une charge résistive. Il fonctionne à température ambiante et le transistor utilisé est particulièrement simple à réaliser. Cependant, le transistor décrit dans la dernière publication citée n'est pas le seul composant actif apte à produire ce phénomène. Comme on l'a vu précédemment, un tran- sistor à effet de champ à grille isolée, par exemple réalisé en un matériau semiconducteur fortement dopé tel que l'arsé- niure de gallium (GaAs) de type de conductivité N+ produit aussi un effet de résistance différentielle négative; et par conséquent, si ce transistor est correctement polarisé comme il est décrit selon l'invention, il produira également l'effet de transconductance négative utilisé pour mettre en oeuvre l'invention. Dans une réalisation préférentielle o le transis- tor T1 est du type décrit précédemment et représenté schémati- quement sur la figure I: - la tension de polarisation de grille VGS = 2,8 V; - la largeur de grille du transistor Tl, W = 10pm; - la résistance de charge R2 = 1,8 kQ; - la tension d'entrée VE est entre 3 V et 4 V; - la tension de sortie VS est entre 0,5 V et 2 V. - 12 - Revendications 1. Dispositif semiconducteur intégré incluant une bascule bistable, comprenant au moins un transistor à effet de champ à grille isolée et des moyens de polarisation pour pola- riser la grille du transistor à un niveau fixe et élevé de ma- nière à obtenir pour le transistor une caractéristique de cou- rant drain-source en fonction de la tension drain-source pré- sentant une zone de résistance différentielle négative, carac- térisé en ce qu'il comprend des moyens pour appliquer entre le drain et la source du transistor un courant qui correspond à une tension d'entrée numérique et dont les variation se pro- duisent dans la zone o le transistor à deux points de fonc- tionnement dus à la résistance différentielle négative, résul- tant en un effet mémoire appliqué au signal de sortie numé- rique prélevé sur le drain du transistor. 2. Dispositif selon la revendication 1, caractérisé en ce que pour appliquer sur le drain du transistor un courant correspondant à la tension d'entrée numérique dans une four- chette de niveaux appropriée à établir deux points de fonc- tionnement pour ce transistor, les moyens consistent en une charge résistive reliée au drain dudit transistor par une de ses extrémités et par son autre extrémité à la borne d'entrée sur laquelle le signal d'entrée numérique est appliqué, et en une liaison directe de la source dudit transistor à la masse. 3. Dispositif selon l'une des revendications 1 ou 2, caractérisé en ce que le transistor à grille isolée est à hétérojonction. 4. Dispositif selon la revendication 3, caractérisé en ce que l'hétérojonction est formée d'une hétérostructure de composés ternaire et binaire de matériaux semiconducteurs du groupe III-V. 5. Dispositif selon la revendication 4, caractérisé ence que le composé ternaire est l'arséniure de gallium et d'aluminium et le composé binaire est l'arséniure de gallium. 6. Dispositif selon la revendication 5, caractérisé - 13 - en ce que les couches formant l'hétérostructure sont non-in- tentionnellement dopées. 7. Dispositif-selon la revendication 6, caractérisé en ce que les couches formant l'hétérostructure sont réalisées en surface d'un substrat en arséniure de gallium semi-isolant muni d'une couche tampon en arséniure de gallium et en ce que les couches formant l'hétérostructure sont surmontées d'une couche peu épaisse protectrice d'arséniure de gallium. 8. Dispositif selon la revendication 7, caractérisé en ce que un contact de grille métallique est formé sur la couche supérieure du dispositif et en ce que des régions de source et de drain sont délimitées par des caissons de type de conductivité N+ fortement dopés sur lesquels sont réalisés des contacts ohmique de source et de drain. 9. Dispositif selon la revendication 8, caractérisé en ce que le contact de grille est formé en un métal réfrac- taire, par exemple WN ou WSi, et en ce que les contacts de source et de drain sont en un alliage de Au-Ge-Ni. 10. Dispositif selon l'une des revendications 1 ou 2, caractérisé en ce que le transistor à effet de champ comprend une grille en un matériau semiconducteur du groupe III-V de type de conductivité N+ fortement dopé, une couche d'un maté- riau ternaire du groupe III-V pour former la couche d'isole- ment de grille et une couche en un matériau binaire du groupe III-V non dopée intentionnellement pour former le canal. 1i. Dispositif selon la revendication 10, caractérisé en ce que les couches binaires sont en arséniure de gallium et les couches ternaires en arséniure de gallium et d'aluminium.