FR 2641389 A1 19900706 FR 8917241 A 19891227 264138e La présente invention concerne le domaine des protocoles de bus pour systèmes informatiques, et concerne plus précisément les procédés et les circuits permettant de présenter de requêtes et de répondre à ces requêtes sur un bus. De nombreux systèmes informatiques connus comportent plusieurs modules tels que des modules processeurs, des modules de mémoire, etc. qui communiquent entre eux par un système de bus. Généralement, les modules fonctionnent sous contrôle d'un signal d'horloge commun ou synchronisé. Géné- ralement, une telle configuration produit sur le bus un signal d'horloge CPU (horloge de l'unité centrale de trai- tement). Les divers modules produisent sur le bus des signaux synchronisés sur le signal d'horloge CPU. On suppose qu'il existe une relation déterministe de conception entre les divers modules. Les modules, par exemple l'unité de traitement, peuvent être conçus de mani- ère à ajouter à leur cycle d'accès un nombre fixe d'états d'attente, afin de pouvoir s'adapter aux modules plus lents. Avec une telle conception du système, il peut être néces- saire de modifier les divers modules si l'on augmente la vitesse de l'horloge CPU. Ainsi, l'un des buts de la présente invention est de développer une architecture de système et un protocole de bus qui permettent de modifier la vitesse de l'horloge CPU sans affecter les autres modules du système. Dans les systèmes informatiques, il est en outre néces- saire de fournir certaines informations de configuration concernant certains modules, destinées à d'autres modules du système. Par exemple, le module processeur peut avoir besoin d'informations concernant la rapidité d'un certain module de mémoire, le type de mode d'accès mémoire que le module de mémoire est susceptible d'utiliser (par exemple par colonnes statiques, paginé rapide, par salves, etc.), la taille de page utilisée par les mémoires vives dynamiques, etc. Ainsi, un second but de la présente invention est de développer un système informatique disposant d'un protocole permettant de prendre en compte des configurations de modules très variées, le protocole assurant la communication de ces informations de configuration entre les modules du système. Les systèmes informatiques connus utilisent en outre habituellement une pluralité de commutateurs de confi- guration ou "dip switches". Les commutateurs sont utilisés pour indiquer à l'unité de traitement des informations concernant la configuration des modules installés. Par exem- ple, on pourra configurer un système donné avec une première carte mémoire de quatre mégaoctets de mémoire et une seconde carte mémoire avec huit mégaoctets supplémentaires de mémoire. Dans cette configuration, les commutateurs de con- figuration, qu'ils se trouvent sur la carte système prin- cipale, (carte-mère ou carte de base) ou sur les divers modules additionnels, peuvent être positionnés de manière à indiquer qu'il y a quatre mégaoctets de mémoire installés sur la première carte mémoire et huit mégaoctets de mémoire sur la seconde carte mémoire. Dans de tels systèmes, on peut utiliser sur chaque carte mémoire du système une logique de décodage d'adresses. Dans le système donné plus haut en exemple, en fonction du positionnement des commutateurs de configuration, on peut utiliser une logique de décodage d'adresses telle que la première carte adresse la mémoire dans l'espace mémoire système allant de l'adresse mémoire zéro à l'adresse mémoire 4M-l, et que la seconde carte adresse la mémoire dans l'espace mémoire système allant de l'adresse mémoire 4M à l'adresse mémoire 12M-l. Un troisième but de la présente invention est de déve- lopper un système informatique permettant la communication des informations concernant l'espace mémoire adressable ins- tallé sans devoir recourir à des commutateurs de configura- tion complexes devant être positionnés par l'utilisateur. Un quatrième but de la présente invention est de développer un système informatique qui ne nécessite pas sur chaque module de mémoire du système une logique de décodage d'adresse distincte. A cet effet, la présente invention décrit un procédé et 2 6 4 1 3 8 9 un dispositif permettant de communiquer les caractéristiques de modules de mémoire à un processeur ou un autre dispositif demandant l'accès au module de mémoire. La présente inven- tion propose un système informatique comprenant au moins un processeur ou autre requérant demandant l'accès à une mémoire. Le système informatique comporte en outre au moins une mémoire à laquelle peut accéder le requérant. La mémoire et le processeur sont électriquement reliés par un système de communication, de préférence un bus système permettant de communiquer des adresses, des données et des informations de contrôle entre la mémoire et le processeur. Plus précisément, les moyens de communication du système informatique de l'invention comprennent des premiers moyens pour produire des requêtes d'accès aux moyens de mémoire, et des seconds moyens pour communiquer des informations carac- téristiques d'un module de mémoire, les moyens de mémoire communiquant les informations caractéristiques du module de mémoire aux moyens processeurs en réponse à la production par les moyens processeurs d'une requête d'accès aux moyens mémoire par l'intermédiaire desdits premiers moyens. Selon un autre aspect de la présente invention, le système informatique comporte un bus système, reliant au moins le processeur et un module de mémoire, ce bus système comprenant une pluralité de lignes de données et une plura- lité de lignes d'adresse ainsi qu'au moins une première ligne de contrôle associée au processeur, pour l'application d'une requête sur le bus et au moins une seconde ligne de contrôle, pour délivrer des informations de configuration concernant le module de mémoire, ces informations de confi- guration étant appliquées sur le bus système en réponse à un signal sur la première ligne de contrôle, ces informations de configuration appliquées au processeur indiquant si le module de mémoire peut communiquer selon un mode détermi- niste avec le module processeur. La présente invention a également pour objet un procédé pour produire des informations de configuration dans un tel système informatique, ce procédé comprenant les étapes d'ap- plication, par les moyens processeurs, d'un premier signal aux moyens de communication, ce premier signal indiquant que les moyens processeurs demandent à utiliser les moyens de mémoire, et de délivrance, par les moyens de mémoire, d'un second signal aux moyens de communication, ce second signal indiquant si les moyens de mémoire peuvent ou non communi- quer avec les moyens processeurs de manière déterministe. Les modules de mémoire peuvent avoir diverses caracté- ristiques en fonction de la configuration particulière du système informatique. Par exemple, un module de mémoire peut être capable d'une communication déterministe avec le processeur, tandis qu'un autre module ne pourra être capable que d'une communication asynchrone. D'autres caractéris- tiques des divers modules de mémoire du mode de réalisation préféré seront exposées dans la description détaillée ci-dessous, faite en référence aux dessins annexés. Il est bien évident que ces caractéristiques parti- culières ne doivent pas être considérées comme limitatives de la présente invention; elles ne sont données qu'à titre d'exemple des procédés et des dispositifs utilisés par la présente invention pour permettre à un processeur de requérir d'un module de mémoire des informations caracté- ristiques. Le module de mémoire, en réponse à la requête, délivrera les informations caractéristiques au processeur. Le processeur est alors capable de configurer ses communi- cations avec le module de mémoire en fonction des caracté- ristiques ainsi fournies. On va maintenant donner un exemple de réalisation de l'invention, en référence aux dessins annexés. La figure 1 est un schéma par blocs illustrant un système informatique pouvant être utilisé par la présente invention. La figure 2 est un chronogramme montrant les signaux d'identification mémoire au démarrage pouvant être utilisé par la présente invention. La figure 3a est un chronogramme illustrant un protocole d'arbitrage pouvant être utilisé par la présente ir.vettion. La figure 3b est un chronogramme illustrant un protocole d'échange avec un maitre du bus pouvant être utilisé par la présente invention. La figure 3c est un chronogramme illustrant un protocole d'arbitrage avec préemption pouvant être utilisé par la pré- sente invention. La figure 4a est un chronogramme illustrant un cycle de lecture déterministe pouvant être utilisé par la présente invention. La figure 4b est un chronogramme illustrant un cycle de lecture asynchrone pouvant être utilisé par la présente invention. La figure 4c est un chronogramme illustrant un cycle d'écriture déterministe pouvant être utilisé par la présente invention. La figure 4d est un chronogramme illustrant un cycle d'écriture asynchrone pouvant être utilisé par la présente invention. La figure 4e est un chronogramme illustrant une opération de lecture ou d'écriture en mode rapide paginé et une opé- ration d'écriture en mode à colonne statique pouvant être utilisées par la présente invention. La figure 4f est un chronogramme illustrant une opération de lecture en mode à colonne statique pouvant être utilisée par la présente invention. On va décrire un procédé et des circuits permettant l'identification de la taille d'un module de mémoire et l'attribution d'un espace mémoire adressable du système. Dans la description qui va suivre, on donnera de nombreux détails particuliers, tels que des noms de signaux, etc. pour permettre une compréhension complète de la présente invention. Il sera cependant évident pour l'homme du métier que la présente invention peut être mise en oeuvre sans ces détails particuliers. Inversement, les circuits, les struc- tures et les techniques bien connues n'ont pas été illus- trées en détails pour ne pas alourdir inutilement la description de la présente invention. La présente invention concerne une architecture de système informatique et un protocole de bus qui permettent la communication, par le bus système, de certaines infor- mations de configuration concernant les divers modules du système informatique. Selon les enseignements du mode de réalisation préféré de la présente invention, on délivre sur le bus système une première pluralité d'informations de configuration concernant la taille mémoire de chacun des divers modules de mémoire au moment de la mise en route du système. Les divers modules délivrent une seconde pluralité d'informations de configuration en réponse à une quelconque requête de service provenant de ces modules. Par utilisation des circuits du protocole de la présente invention, on peut prendre en compte des vitesses d'horloge CPU accrues, sans qu'il soit nécessaire de modifier la con- ception des autres modules existants du système. En outre, la mémoire peut être attribuée à l'espace mémoire adressable du système sans que l'on ait besoin de positionner des commutateurs de configuration pour identi- fier la taille du module de mémoire. En outre, la logique de décodage d'adresse peut être centralisée dans le système informatique et n'a pas besoin d'être en autant d'exem- plaires que le module de mémoire. Présentation générale du système informatique Description générale du système La présente invention décrit un procédé permettant de "découpler" le processeur d'un système informatique moderne des autres modules du système informatique. La vitesse d'horloge interne du processeur est indépendante des vites- ses d'horloge des autres modules du système informatique. Dans les systèmes informatiques modernes, on sait comment permettre aux modules, par exemple les processeurs et les mémoires, de fonctionner de manière asynchrone les uns par rapport aux autres. Cependant, dans ces systèmes infor- matiques, toute communication entre blocs indépendants est pénalisante. La "pénalisation" peut être mesurée par le temps perdu ou les états d'attente imposés pour permettre la synchronisation sur la cadence d'horloge du module d'un signal arrivant sur le module. La présente invention décrit une manière de faire fonctionner le processeur et les autres modules selon des modes asynchrones, en évitant les pénalisations liées, dans les systèmes informatiques connus, à la synchronisation. De façon générale, la présente invention décrit un processeur (ou autre maître du bus) présentant sur un bus une requête de mémoire (ou d'une autre ressource telle qu'une entrée/sortie). A l'instant o la requête est déclen- chée par le processeur, le bus est dans un état déterministe (c'est-àdire que le processeur connaît la durée qui serait nécessaire, dans le pire des cas, pour accéder à une mémoire donnée). Le processeur attend une réponse de la mémoire. La mémoire'peut répondre à la requête par des informations con- cernant son type, sa rapidité et son mode de fonctionnement. Si la mémoire répond que l'on peut accéder à elle d'une manière déterministe, le processeur attend pendant le nombre de cycles d'horloge approprié (le nombre de cycles d'horloge déterminé en fonction des informations retournées par le module) et lit les données sur le bus. Si la mémoire répond qu'on ne peut pas accéder à elle de manière déterministe (c'est-à-dire que l'on doit y accéder de façon asynchrone), le processeur et la mémoire communiquent d'une manière asynchrone, avec les pénalisations de synchronisation inhé- rentes. La présente invention, dans son mode de réalisation préféré, utilise une architecture de bus à 32 bits qui complète l'interface standard PC/AT compatible IBM. Le bus est originellement utilisé comme bus mémoire, mais il est cependant capable de prendre en compte des maîtres de bus multiples et des systèmes d'entrée/sortie. Ceci permet d'utiliser la présente invention dans des modes de réali- sation futurs comprenant des co-processeurs nécessitant des bus de grande largeur de bande. Schéma par blocs du mode de réalisation préféré La figure 1 est un schéma par blocs d'un système informatique du mode de réalisation actuellement préféré de la présente invention. Un module processeur 101 comporte un processeur 102 avec une antémémoire 103 et son tampon de descripteurs d'adresse associé 104 et ses circuits de contrôle 105. Le processeur 102 et le tampon des descrip- teurs d'adresse 104 sont reliés à l'interface tampon 106 par l'intermédiaire d'un bus d'adresses 107. Le processeur 102, tout comme l'antémémoire 103, est en outre relié à l'inter- face tampon 106 par l'intermédiaire d'un bus de données 108. Le module processeur 101 est relié au bus système 120 par l'intermédiaire de l'interface tampon 106. Comme indiqué plus haut, dans d'autres réalisations de la présente inven- tion on pourrait -avoir plusieurs co-processeurs reliés au bus système 120. Le module processeur i01 peut accéder à une mémoire, par exemple la mémoire 130, par le bus système 120. Comme on le décrira plus en détail en référence à la figure 2, la mémoire du système informatique de la présente invention est configurée (c'est-àdire que l'on attribue au module de mémoire des adresses dans le domaine mémoire adressable du système) au moment de la mise en route du système informatique. Le mode de réalisation préféré de la présente invention comporte un module décodeur d'adresse 140 relié au bus système!20 pour configurer la mémoire système. Chaque module de mémoire du système délivre au module déco- deur d'adresse 140 des informations de configuration au moment de la mise en route du système. Une pluralité de connecteurs d'extension, par exemple le connecteur d'extension 150, sont reliés au bus système 120. On peut enficher dans ces connecteurs d'extension de la mémoire supplémentaire ou d'autres ressources, qui pourront communiquer avec le module processeur 101 par l'intermé- diaire du bus système 120. On peut relier au bus système 120, par l'intermédiaire de l'interface 160, des modules d'entrée/sortie ou d'autres ressources qui pourront communiquer avec le module proces- seur 101 par le bus système 120. Convention de désignation des signaux La présente invention sera mieux comprise par l'homme du métier si celui-ci se réfère aux chronogrammes des figures 2,: 3a à 3c et 4a à 4c. Sur ces figures et dans leurs légen- des, on désignera généralement les signaux par des noms de signal. Il est bien évident que les noms de signal particu- liers peuvent être modifiés sans sortir du cadre de la présente invention. En outre, la notation utilisée se réfè- rera normalement à des états de signaux "actif" ou "inactif" plutôt que "haut" ou "bas", "un" ou "zéro", "vrai" ou "faux", etc. En général, dans la description du mode de réalisation préféré, les signaux actifs au niveau bas sont indiqués en les faisant précéder d'un signe "moins" ('-") Il sera bien évident pour l'homme du métier que l'état actif des signaux peut être inversé par rapport à celui de la présente invention sans sortir du cadre de la présente invention. Le tableau I ci-dessous donne des exemples de cette convention de désignation des signaux. TABLEAU I Nom du Notation Notation État signal électrique logique YASTB haut '1' ou 'vrai' actif bas '0' ou 'faux' inactif -YASTB bas '1' ou 'vrai' actif haut '0' ou 'faux' inactif Pour décrire les signaux, il sera souvent plus facile ou plus courant de se référer à plusieurs signaux scs forme groupée. Aussi, lorsque l'on décrira des groupes de signaux, on utilisera une convention à base décimale, YD(31:0) se référant ainsi par exemple aux trente-deux lignes de données d'un bus. Dans chaque groupe, le bit de poids le plus faible du groupe sera affecté du suffixe "0" c'est-à-dire que YD0 se référera à la ligne de données de poids le plus faible du bus et YD31 se référera à la ligne de données de poids le plus fort. En outre, il est prévu, dans le mode de réalisation préféré de la présente invention, une pluralité de con- necteurs permettant de relier des cartes au bus système 120. Dans certains cas, les noms de signaux comporteront un "n" minuscule après le nom du signal. Dans un tel cas, le "n" correspondra à l'un de ces connecteurs de carte. Par exemple, -YREQn se référera à l'un des signaux d'une plura- lité de signaux, chacune des pluralités de signaux étant as- sociées à un connecteur de carte. -YREQ3 se référera ainsi à un signal associé au connecteur de carte n 3. Description des signaux Il pourra être utile, pour la compréhension de la présente invention, de décrire de façon générale certains signaux utilisés par le mode de réalisation préféré. Groupes de signaux d'adresse Ce groupe de signaux est constitué des signaux d'adresse produits par un requérant au début d'un accès. YADDR ou YADDR(31:2): ce signal se réfère aux trente lignes d'adresse à trois états du bus d'adresse de la présente invention. Il n'est pas nécessaire que le proces- seur verrouille les lignes d'adresse, et elles n'ont pas besoin de rester validées pendant la totalité du cycle du bus. -YBE[3:0]: ces lignes se réfèrent à chacun des quatre octets d'un mot de trente-deux bits adressé par les lignes de signal YADDR(31:2). -YBE[3:0] et YADDR(31:2) forment ll ensemble le système d'adressage du bus sur trente-deux bits de la présente invention. Groupe des signaux de données YD(31:0) ou YDATA(31:0): ce signal se réfère aux trente-deux lignes de données à trois états du bus de données de la présente invention. Groupe des signaux de requête Ces signaux sont produits par le requérant lorsqu'il requiert et obtient l'accès au bus, et par l'arbitre lorsqu'il attribue l'accès au bus -YREQn: ce signal indique qu'un processeur requiert l'utilisation du bus système. Par exemple, si un processeur situé au connecteur n 2 requiert l'utilisation du bus système, le processeur situé au connecteur n 2 va activer (mettre au niveau bas) le signal -YREQ2. Le processeur continue & activer le signal -YREQ2 aussi longtemps que le processeur demande à utiliser le bus système. -YPRYn: ce signal est produit par un processeur requérant, et l'on suppose qu'il est stable même si un processeur applique son signal -YREQn. Si le signal -YPRYn est inactif, la requête devra suivre un protocole d'échange de préemption (décrit plus en détail en référence à la figure 3c et à la description ci-dessous du protocole de préemption). Si le signal est actif, la requête devra suivre un protocole d'échange normal (décrit plus en détail. en référence à la figure 3b et à la description ci-dessous du protocole d'échange normal). YSTAT12:0]: ces trois signaux définissent le type de transfert qui est requis par l'agent du bus. Les transferts peuvent être soit des opérations d'entrée/sortie soit des opérations mémoire. -YGNTn: en réponse à l'activation d'un signal -YREQn, un arbitre central va attribuer l'utilisation du bus système au processeur requérant lorsqu'il n'y a aucun dispositif de priorité plus élevée n'active son signal -YREQn. L'arbitre central active le signal -YGTn pour signaler au processeur requérant qu'on lui a attribué l'accès au bus système. Après avoir attribué l'accès au bus à un requérant, l'arbitre central peut supprimer l'accès en désactivant le signal -YGNTn. Le requérant a le droit de terminer l'échange d'in- formations sur le cycle de bus en cours, puis il désactivera son signal -YREQn. Groupes des signaux de réponse Ces signaux sont activés (ou désactivés, dans le cas de YRDY) par un module répondant à une requête en provenance d'un agent du bus. YMODE[1:0]: ce groupe de signaux est utilisé pour indiquer le type de mode d'accès que peut prendre en compte une mémoire sélectionnée particulière. YSPD[1:0]: ce groupe de signaux définit la vitesse d'ac- cès d'un composant mémoire sélectionné particulier. YSIZE[1:0]: ce groupe de signaux définit la densité du composant mémoire sélectionné particulier utilisée pour des opérations en mode paginé rapide. -YCEN: lorsqu'elle est active, cette ligne indique que l'accès mémoire particulier peut faire usage de l'anté- mémoire. YRDY: ce signal est normalement au niveau haut sur le bus. Il est forcé au niveau haut pendant les cycles inactifs du bus. Si un agent répondeur particulier peut répondre selon un mode déterministe, l'agent ne produira pas le signal YRDY, et il restera au niveau haut (actif) sur le bus. Si l'agent répondeur va répondre en mode asynchrone, l'agent va alors rendre inactif le signal YRDY afin de déclencher un protocole de poignée de mains asynchrone. Groupe des signaux de commande Ces signaux sont utilisés en tant que commandes pour déclencher et mettre fin aux accès au bus, et pour indiquer une séquence de restauration. -YASTB: ce signal est la ligne d'échantillonnage ("strobe") d'accès au bus indiquant le début et la fin des événements du bus. -YCASTB: ce signal est utilisé par un requérant pour déclencher et mettre fin à une requête mémoire en mode paginé rapide ou en mode à colonne statique. Le signal -YCASTB est maintenu actif pour conserver active la mémoire, et les divers cycles sont déclenchés et achevés par le signal -YCASTB. -RESETDRV: ce signal est le signal de restauration du bus système, utilisé pour indiquer aux modules se trouvant dans les connecteurs d'extension le début d'une séquence de restauration, par exemple au moment de la mise en route du système. Signaux d'initialisation mémoire -YSELn: cette ligne est produite par la logique de décodage d'adresse et, lorsqu'elle est active, elle indique à une ressource sélectionnée celui des modules auquel on est en train d'accéder. Chaque connecteur a son propre signal -YSEL, le connecteur particulier étant donné par la valeur de n. YCONFIG[3:0]: ces lignes de signal sont utilisées, dans l'un des modes de réalisation de la présente invention, pour définir la taille du module de mémoire au moment de la mise en route du système. YIDn[1:0]: ces signaux sont associés à chaque connecteur de la présente invention, et ils sont utilisés, dans un second mode de réalisation de la présente invention, pour définir la taille du module de mémoire au moment de la mise en service du système. Zdntification de la taille mémoire (figure 2) On a décrit en détail, sur la figure 2, le procédé uti- lisé dans le mode de réalisation préféré pour identifier la taille mémoire. La présente invention permet à des cartes du système informatique qui contiennent un espace mémoire ac- cessible aux processeurs de la présente invention d'iden- tifier la taille mémoire disponible au moment de la mise en route du système. Il sera évident pour l'homme du métier que l'identification de la taille mémoire n'a pas besoin d'in- tervenir exactement au moment de la mise en route, et que d'autres fonctions de gestion du système pourraient trouver place avant l'identification de la taille mémoire. En outre, l'homme du métier pourra considérer un système mettant en oeuvre les procédés de la présente invention qui permettent de réattribuer la mémoire système après la mise en route du système informatique. Par exemple, on pourrait attribuer aux processeurs de la présente invention, après la mise en route, de la mémoire supplémentaire considérée comme acces- sible. La présente invention comporte un module décodeur d'adresse central illustré par le module décodeur 140 de la figure 1. Bien que le mode de réalisation préféré enseigne un module distinct pour mettre en oeuvre la fonction de décodage, l'homme du métier verra que l'on peut utiliser d'autres moyens, par exemple en utilisant une unité de trai- tement universelle pour décoder les signaux d'adresse et attribuer l'espace mémoire adressable du système. Le module décodeur d'adresse verrouille l'information de taille reçue de chaque module de mémoire du système. Le module décodeur d'adresse attribue ensuite l'espace adressable système à chaque module de mémoire du système. L'espace adressable du système allant de l'emplacement mémoire "zéro" à l'emplacement mémoire "taille du premier module de mémoire - 1" est attribué au premier module de mémoire. L'espace adressable du système allant de l'emplace- ment mémoire "taille du premier module de mémoire" a l'em- placement mémoire "taille du second module de mémotre - 1" est attribué au second module de mémoire L'espace adressable du système allant de l'emplacement mémoire "taille d% pre- mier module de mémoire + taille du second module de memoire" à l'emplacement mémoire "taille du premier module de mé- moire + taille du second module de mémoire + taille du troisième module de mémoire - 1" est attribué au troisième module de mémoire. On continue ainsi, de la même façon, pour attribuer l'espace adressable système à chaque module de mémoire du système. Dans- le mode de réalisation préféré illustré figure 2, une machine à états du circuit décodeur d'adresse est activée par le signal 201, qui est activé par exemple au moment de la mise en route du système, ou à d'autres ins- * tants en cours de fonctionnement, lorsque l'on a besoin de restaurer le système (instant tl). La machine à états main- tient le signal -RESETDRV actif lors du processus d'auto- identification. La machine à états positionne à zéro un compteur interne d'adresse. Ce compteur est utilisé pour attribuer l'espace adressable mémoire aux divers modules. La machine à états rend alors le signal YSELn 202 actif pour le connecteur n 0O (instant t2). S'il y a une carte dans le connecteur n 0O, celle-ci donne un signal de configuration YCONFIG pour indiquer la quantité de mémoire disponible dans le connecteur. Dans la présente invention, les signaux YCONFIG transitent sur le bus par des lignes utilisées par d'autres signaux hors des périodes de restauration. Dans l'un des modes de réalisation de la présente invention, on utilise les lignes de signal -YIDnl et -YIDn2 pour délivrer des informations d'identification de la taille mémoire, comme illustré en référence au tableau II(a) ci- dessous. On notera, en ce qui concerne le tableau II(a) et les autres tableaux de cette description, qu'un "H" indique un état haut sur le bus et un "L" indique un état bas (Low). TABLEAU II(a) YIDnl YIDnO Taille mémoire H H O mégaoctet L H 4 mégaoctets H L 8 mégaoctets L L 16 mégaoctets Dans ce premier mode de réalisation, tous les modules de tous les connecteurs du système délivrent des informations de taille mémoire sur les lignes de signal associées au con- necteur particulier, pendant toute la durée o le signal -RESETDRV est activé. Les modules maintiennent ces signaux jusqu'à ce que le signal RESETDRV soit désactivé. Pendant la durée o le signal -RESETDRV est activé, le module déco- deur scrute les signaux associés à chaque connecteur et dé- termine les informations de configuration mémoire pour ce connecteur. Un second mode de réalisation de la présente invention utilise les lignes de signal YCONFIG lors de la période de restauration pour la configuration de la mémoire. L'in- formation de taille mémoire communiquée dans ce mode de réa- lisation est indiqué en référence aux tableaux II(b). TABLEAU II(b) YCONFIG3 YCONFIG2 YCONFIG1 YCONFIG0 Taille mémoire H H H H 0 mégaoctet H H H L 1 mégaoctet H H L H 2 mégaoctets H H L L 4 mégaoctets H L H H 6 mégaoctets H L H L 8 mégaoctets H L L H 12 mégaoctets H L L L 16 mégaoctets L H H H 24 mégaoctets L H H L 32 mégaoctets L H L H 48 mégaoctets L H L L 64 mégaoctets L L H H 80 mégaoctets L L H L 96 mégaoctets L L L H 128 mégaoctets L L L L 256 mégaoctets Comme on peut le voir à l'examen des tableaux II(a) et II(b), dans le cas o aucun module n'est présent dans un connecteur, ou si le module ne possède pas de mémoire sys- tème disponible, une information de statut est retournée qui indique qu'aucune mémoire n'est disponible (zéro mégaoctet). Dans le cas du second mode de réalisation, le signal -YSELn est utilisé pour sélectionner un connecteur afin d'obtenir des informations de configuration de la mémoire. Comme on peut le voir à l'examen de la figure 2, le signal -RESETDRV 201 est activé à l'instant tl. En réponse à l'activation du signal -RESETDRV, le module décodeur commence une scrutation des différents connecteurs pour ob- tenir les informations de configuration de la mémoire, en appliquant le signal -YSELn 202 approprié. Par exemple, le module décodeur commence par appliquer le signal -YSELn 202 pour sélectionner le connecteur n 0O, à l'instant t2. Le mo- dule du connecteur n 0O applique alors les informations de configuration sur les lignes YCONFIG 204 à l'instant t3 et maintient la validation de l'information sur ces lignes jusqu'à ce que le module décodeur désactive le signal -YSELn 202 à l'instant t4. Le module du connecteur n 0O cesse alors d'appliquer une information valide, à l'instant t5. Si le module du connecteur n 0O répond par une confi- guration mémoire supérieure à zéro mégaoctet, le module décodeur incrémente le compteur interne et attribue au mo- dule un espace adressable de la manière décrite plus haut. On répète ce cycle pour chaque connecteur, en faisant appliquer au module décodeur le signal -YSELn approprié 202, le module se trouvant au connecteur correspondant répondant en activant les lignes YCONFIG 204 à l'instant t7. La machine à états supprime le contrôle du signal -RESETDRV 201 après avoir achevé ce cycle pour chaque module de mémoire. Le module décodeur d'adresse identifie, au cours des échanges d'informations ultérieurs entre modules du système, le module de mémoire approprié correspondant à une adresse donnée. Ce protocole permet d'éliminer les commutateurs de configuration sur la carte mère du système, qui servaient à configurer la mémoire en fonction des divers modules de mémoire. En outre, la logique de décodage d'adresse est centralisée dans le module décodeur d'adresse 140. Ceci permet d'éliminer le recours à des circuits décodeurs d'a- dresse sur chacun des divers modules de mémoire. Cycle d'arbitrage du bus La présente invention propose trois cycles d'arbitrage permettant d'arbitrer les accès au bus système par un requérant. En général, un processeur applique son signal -YREQn et, en fonction du type d'arbitrage souhaité, son signal -YPRYn. Un arbitre central reçoit des signaux distincts -YREQn et -YPRYn pour chaque requérant potentiel du système. L'arbitre central évalue les requêtes et régit l'occupation du bus de la manière décrite en référence aux figures 3a à 3c. Les trois cycles d'arbitrage seront appelés: 10) "l'arbitrage normal", 2 ) "protocole d'échange" et 3 ) "protocole de préemption". Arbitrage normal - figure 3 Sur la figure 3a, on a tout d'abord illustré le protocole normal d'arbitrage du bus. Dans l'arbitrage normal, un titulaire par défaut du bus, qui est le processeur de la carte mère dans le mode de réalisation préféré, a le contrôle du bus. Un co-processeur (requérant) rend son signal -YREQn 301 actif et son signal -YPRYn 302 inactif à l'instant tl. En réponse au co-processeur qui rend son signal YREQn 301 actif, l'arbitre central empêche le titulaire par défaut du bus d'accéder au bus en désactivant son signal -YGNTn (non représenté), puis active le signal -YGNTn 303 du requérant a l'instant t2). Apres que le titulaire précédent du bus est libéré sa ligne -YREQn). Le requérant détecte le fait que son signal -YGNTn 303 soit rendu actif, et applique les informations à transférer ap- propriées sur le bus 304 à l'instant t3. Le requérant continue à mettre son signal -YREQn 301 à l'état actif aussi longtemps qu'il continue à transférer des informations sur le bus (depuis l'instant t3 jusqu'à. l'instant t4). Sauf si l'on reçoit une requête de priorité supérieure, ou que l'on a besoin d'un cycle de rafraî- chissement, l'arbitre central continue à mettre son signal -YGNTn 303 à l'état actif. Après avoir achevé le transfert des informations, le requérant désactive son signal -YREQn (à l'instant t5). L'arbitre désactive alors le signal -YGNTn et attribue l'accès du bus au requérant en attente dont la priorité-est la plus élevée. Protocole d'échange - figure 3b Sur la figure 3b, on a illustré le protocole d'échange du bus. Le protocole d'échange du bus permet d'échanger le contrôle du bus entre un co-processeur et un autre. Dans le cas illustré figure 3b, le co-processeur n l a le contrôle du bus à l'instant tl (l'arbitre central applique le signal -YGNT1 316 et son signal -YPRY1 est inactif, ce qui donne au co-processeur n l l'accès au bus). Le co-processeur n 0O, qui a une priorité inférieure à celle du coprocesseur n0 1, demande l'accès au bus en activant son signal -YREQO 310 à l'instant tl. Le co-processeur n 0O va continuer à appliquer son signal -YREQ0 310 jusqu'à ce que le contrôle du bus lui soit accordé. Le coprocesseur n 0O n'applique pas son signal -YPRYO 311. Il n'y a donc pas de requête de préemption et le co-processeur n l pourra terminer son échange d'information sur le bus (les données valides continuent à être transmises sur le bus 313 durant l'intervalle de temps allant de l'ins- tant tl à l'instant t2). Le co-processeur n l achève son échange d'information à l'instant t2. Il désactive alors le signal -YREQ1 314 à l'instant t3, indiquant ainsi a l'ar- bitre central qu'il est prêt à abandonner le contrôle du bus. L'arbitre central désactive le signal -YGNT[ 316 à l'instant t4 et active le signal -YGNT0 312 à l'instant t5. L'activation du signal -YGNTO accorde l'accès au bu au co- processeur n 0o. Le co-processeur n 0O commence son echange d'information sur le bus 313 à l'instant t6. Protocole de préemption - figure 3c Un processeur peut, s'il possède une priorité supérieure, préempter l'accès au bus par rapport à un autre co- processeur en envoyant son signal -YPRYn. Les niveaux de priorité du système informatique du mode de réalisation préféré sont illustrés dans le tableau III ci-dessous. TABLEAU III Niveau de Connecteur priorité O Rafraîchissement 1 CPU système (priorité supérieure active) 2 Connecteur de carte n 0O (YPRYn actif) 3 Connecteur de carte n l (YPRYn actif) 4 Connecteur de carte n 2 (YPRYn actif) Entrées/sorties 6 Connecteur de carte n 0O (YPRYn inactif) 7 Connecteur de carte n l (YPRYn inactif) 8 Connecteur de carte n 2 (YPRYn inactif) 9 CPU système (priorité supérieure inactive) Dans le mode de réalisation préféré, le niveau de priorité n 0O est la priorité la plus élevée et le niveau de priorité n 9 est la priorité la plus faible. Le titulaire par défaut du bus est la carte-mère, et tout -les autres requérants ont une priorité plus élevée,.de sorte que toute requête en attente en provenance d'un autre requérant va préempter par rapport à la carte-mère. La présente invention propose d'utiliser deux niveaux de priorité pour chaque carte de co-processeur. Le premier niveau (que, dans le mode de réalisation préféré, on appel- lera le "niveau normal") est un niveau de priorité inférieur à celui de la priorité du système d'entrée/sortie. Ce niveau de priorité est utilisé pour un traitement normal. Le second niveau de priorité (que, dans le mode de réalisation pré- féré, on appelera le 'niveau majoré") est un niveau de prio- rité supérieur à celui de la priorité du système d'entrée/ sortie. Les coprocesseurs peuvent élever leur requête de bus au-dessus du niveau du système d'entrée/sortie. Dans le mode de réalisation préféré, un coprocesseur utilisant son niveau de priorité majoré, n'interrompra pas un cycle d'en- trée/sortie, mais le sous-système d'entrée /sortie ne pourra pas préempter le co-processeur une fois que l'on aura at- tribué au co-processeur l'accès au bus système. Au niveau normal, le soussystème d'entrée/sortie peut préempter un co-processeur à qui on a attribué l'accès au bus système. Les niveaux de priorité majorés sont -utiles lorsque l'on souhaite permettre aux co-processeurs de fonctionner dans un environnement avec un partage accru de la largeur de bande du bus. Comme on peut le voir à la lecture du tableau III, dans les réalisations o l'unité centrale de traitement a besoin d'un accès ininterrompu au bus système, elle fonctionnera au niveau de priorité n l (proche du niveau de priorité supérieur). Dans tous les autres cas, elle fonctionnera au niveau de priorité n 9 (niveau de priorité inférieur). La figure 3c décrit plus en détail le protocole de préemption de la présente invention. Le co-processeur "n" a le contrôle du bus à l'instant tl (le signal -YGNTn 322 est actif), et il est en train de transférer des informations sur le bus 323. Le co-processeur "m", dont le niveau de pri- orité est, en mode normal, inférieur à celui du co-pro- cesseur n, essaye d'obtenir le contrôle du bus. Tout d'a- bord, le co-processeur m active son signal -YPRYm 324 pour indiquer qu'il va présenter une requête de préemption du bus à l'instant tl. Dans le mode de réalisation préféré, le co- processeur m peut activer soit son signal -YPRYm normal soit son signal YPRYm majoré. A l'instant t2, le co-processeur m active le signal -YREQm 325 pour demander le contrôle du bus. En réponse à cette requête et à l'activation du signal -YPRYm, l'arbitre central désactive le signal YGNTn-322 à l'instant t3. Le co-processeur n continue à contrôler le bus et transfère les informations pendant toute la durée du cycle de bus suivant (jusqu'à l'instant t4), puis désactive son signal -YREQn 321 à l'instant t5. En réponse à la désac- tivation du signal -YREQn 321 par le co-processeur n, l'ar- bitre central active le signal -YGNTm 326, à l'instant t6. Le coprocesseur m contrôle alors le bus et peut exécuter son transfert d'informations sur le bus 323 (de l'instant t7 à l'instant t8). A tout moment après la détection du début d'un événement de bus (-YASTB étant rendu actif), le co-processeur n peut réactiver son signal -YREQn 321 pour demander le contrôle du bus, afin d'achever son transfert interrompu sur le bus. Le contrôle du bus sera rendu au co-processeur n après que le processeur m ait achevé son transfert d'informations, en supposant qu'il n'y a aucune requête d'arbitrage de priorité supérieure en attente. Après achèvement de son transfert d'information, le co-processeur m désactive le signal -YREQm 325 (à l'instant t9). L'arbitre central désactive alors le signal -YGNTm 326 à l'instant tlO, en réponse à la suppression par la co- processeur m de sa requête. Le co-processeur m peut désac- tiver son signal -YPRYm 324 après que le signal -YGNTm 326 ait été désactivé (par exemple à l'instant tll). Protocole requéte/réponse La présente invention propose un protocole requête/ réponse qui permet aux composants mémoire d'identifier leurs modes d'accès (YMODE[1:0]), leurs tailles de page (YSIZE[1:0]), le fait que le composant mémoire puisse ou non faire usage de l'antémémoire (-YCEN), la rapidité du com- posant mémoire (YSPD[1:0]), et le point de savoir s'il l'on peut accéder au composant de manière déterministe ou de manière asynchrone (YRDY). Plus précisément, le mode de réalisation préféré de la présente invention autorise quatre modes d'accès: 1 ) un mode RAS/CAS (Row Access Strobe/Column Access Strobe: échantillonnnage d'accès de rangée/échantillonnage d'accès de colonne) standard, 2 ) un mode paginé rapide, 3 ) un mode à colonne statique et 40) un mode par salves. Le composant mémoire identifie le mode selon lequel il est capable de fonctionner en activant ou en désactivant les signaux de groupe YMODE[1:0] appropriés conformément au tableau. IV ci-dessous. TABLEAU IV YMODE [1] YMODE [0] Mode d'accès L L Mode paginé rapide L H Mode à colonne statique H L Mode par salves H H Mode RAS/CAS standard Le mode RAS/CAS standard est utilisé pour les entrées/sorties et les autres accès au bus, ainsi que comme accès mémoire standard. Le mode à colonne statique est un mode dans lequel les adresses de rangées sont verrouillées par le composant mémoire et dans lequel on délivre en succession les adresses de colonnes. Les données varient comme les variations des adresses de colonnes (c'est-à-dire que l'on peut lire un tableau en descendant colonne par colonne). Le mode paginé rapide est semblable au mode à colonne statique, à la différence du fait que les adresses CAS ne sont pas délivrées en succession, mais au contraire sont verrouillées à chacun des accès successifs par le front passant au niveau actif du signal CAS. Le mode par salves est un mode réservé destiné à être utilisé avec un processeur futur qui permettra d'envoyer à grande vitesse "par salves" les données vers le processeur ou depuis le processeur. La connaissance du fonctionnement de ces différents modes particuliers n'est cependant pas nécessaire à la compréhension de la présente invention. Les signaux YSIZE[1:0] du mode de réalisation préféré sont interprétés conformément au tableau V ci-dessous. 2 6 4 1.389 TABLEAU V -YSIZE[1]l -YSIZE[0] Taille de page L L Accepte les composants de 4 Moctets L H Accepte les composants de 16 Moctets H L Accepte les composants de 256 Koctets H H Accepte les composants de 1 Moctets Le signal -YCEN est interprété conformément au tableau VI ci-dessous. On considère qu'un accès mémoire peut faire usage de l'antémémoire lorsqu'il est possible d'établir la cohérence des données dans la mémoire et dans l'antémémoire. TABLEAU VI -YCEN Utilisation de l'antémémoire L L'accès mémoire peut utiliser l'antémémoire L L'accès mémoire ne peut pas utiliser l'antémémoire Le signal -YSPD[1:0] est interprété conformément au tableau VII ci-dessous. Dans le mode de réalisation préféré, la rapidité est définie en terme de temps d'accès RAS. TABLEAU VII -YSPD[l] -YSPD[0] Vitesse mémoire L L Composants 35 ns ou moins L H Composants 60 ns ou moins H L Composants 85 ns ou moins H H Composants 100 ns ou moins Lorsqu'un processeur présente une requête, il identifie le type de requête au moyen d'un ensemble de laqnes de requête YSTAT[2:0] quçi définissent le type d'acces dztuel- lement en cours sur le bus et qui, dans le mode de rtealisa- tion préféré, sont codées conformément au tableau VIII ci- dessous. TABLEAU VIII YSTAT[2] YSTAT[1] YSTAT[0] Type L L L (Réservé) L L H (Réservé) L H L Lecture E/S L H H Écriture E/S H L L Cycle en mode par salves H L H (Réservé) H H L Lecture mémoire H H H Écriture mémoire En général, lorsqu'un co-processeur (requérant) forme une requête pour accéder à un composant mémoire, le composant mémoire répondeur va répondre au cours d'un intervalle de temps prédéterminé à la requête par des informations identifiant ces caractéristiques. Si le composant mémoire répond qu'il est capable d'opérer de manière déterministe, le co-processeur requérant se met en attente pendant un intervalle de temps déterminable puis extrait les données du bus. Si la mémoire répond qu'elle doit fonctionner de mani- ère asynchrone, le processeur requérant accède aux compo- sants mémoire de façon asynchrone, en étant alors grevée par les pénalités de synchronisation associées à la poignée de main nécessaire. Les figures 4a à 4d illustrent les protocoles d'accès pour des lectures déterministes, des lectures asynchrones, des écritures déterministes et des écritures asynchrones, respectivement. Cycle de lecture déterministe figure 4a Comme on peut le voir tout d'abord sur la figure 4a, après que l'on ait attribué à un processeur le contrôle du bus de la manière décrite en référence aux figures 3a à 3c, le processeur applique une adresse 401 sur le bus à l'ins- tant tl. Le processeur applique également, à l'instant tl, les signaux de requête appropriés 402, comme illustré par le tableau VIII. Après avoir délivré l'adresse ADRESSE 401 et les signaux de requête 402, le processeur active le signal -YASTB 403 à l'instant t2. Le signal -YASTB 403 indique le début d'un évènement de bus. Si le signal YRDY 404 est actif, on suppose que l'on a un accès déterministe. Le signal YRDY 404 est normalement à l'état actif et un composant déterministe n'a donc pas besoin d'appliquer ce signal. Pour un accès déterministe, l'esclave du bus (module de mémoire) applique les signaux de groupe de réponse appropriés. En fonction du mode d'accès et de la rapidité tels que définis de la manière indiquée plus haut, le processeur détermine un nombre approprié d'états d'attente pendant lesquels il faudra effectuer une temporisation avant d'accéder aux données sur le bus. De cette manière (c'est-à-dire en formant une requête et en recevant une réponse: "protocole requête/réponse"), le pro- cesseur est capable de personnaliser les accès à la mémoire en fonction du type particulier et de la rapidité de la mémoire à laquelle on accède. En outre, cette personna- lisation de la mémoire peut être réalisée sans que l'on ait besoin de recourir à des commutateurs positionnables par l'utilisateur. Dans le mode de réalisation préféré, la période déterministe est calculée en fonction du temps d'accès nécessaire à la mémoire pour répondre à une requête donée. La période déterministe varie en fonction du mode de fonc- tionnement de la mémoire et de la rapidité du composant mémoire. Généralement, la période déterministe peut être calculée de la manière suivante: Tretard + Tacces + Tetabissement des données = Tdéterministe Tretard étant la durée de l'intervalle de temps depuis la référence du processeur au signal -YASTB actif sur le bus (généralement en référence à une horloge, -YASTB étant par exemple commuté en fonction de l'horloge du processeur; il y a cependant un retard entre le changement d'état de l'hor- loge et celui du signal -YASTB. Tretard inclut ce retard), Tacces étant l'intervalle de temps compris entre le moment o -YASTB est actif sur le bus et celui o des données valides se trouvent sur le bus (par exemple, dans une mémoire à 100 ns comme celle qui peut être utilisée dans le mode de réalisation préféré, cette durée est de 140 ns), Tétablissement des donnees étant la période d'établissement des données du processeur, et Tdéterministe étant le temps d'accès mémoire déterministe pour un composant RAS/CAS standard. Après avoir délivré des informations de contrôle par les lignes de contrôle YMODE, YSIZE, YCEN et YSP, le bus de données (YD) 405 peut recevoir d'un esclave du bus des don- nées valides. Le processeur attend pendant un intervalle de temps déterministe (de l'instant t3 à l'instant t4, déter- miné en fonction de la rapidité et du type de la mémoire) puis peut accéder aux données sur le bus. On suppose que les données sur le bus sont valides, pour des transferts déterministes, après écoulement de cet intervalle de temps déterministe. Après avoir lu les données sur le bus, le processeur libère les lignes ADRESSE 401 et désactive ses signaux de requête 402 à l'instant t5. Le processeur désactive alors le signal -YASTB 403 à l'instant t6. Lorsque l'esclave du bus détecte le passage à l'état inactif du signal -YASTB 403, il peut libérer les lignes de données (YD) 405. On répète ce protocole pour toutes les lectures ultérieures que le processeur a besoin d'effectuer dans la mémoire. Cycle de lecture asynchrone - figure 4b On a illustré sur la figure 4b le protocole pour une lecture asynchrone. Dans une lecture asynchrone, un pro- cesseur auquel on a attribué le contrôle du bus applique des signaux d'adresse (ADRESSE) 411 sur le bus et applique un signal sur ses lignes de requête 412 à l'instant tl. Le processeur alors active le signal -YASTB 413 à l'instant t2. L'esclave du bus sélectionné (par exemple, une mémoire) désactive le signal YRDY 414 à l'instant t3 afin d'indiquer que la lecture sera une lecture asynchrone. Dans le cas d'une lecture asynchrone, les signaux YSIZE et YSP sont ignorés par le processeur et on accède à la mémoire selon un mode d'accès standard, de manière asynchrone. En réponse au passage à l'état actif du signal -YASTB 413, le composant sélectionné commence à appliquer des don- nées sur le bus de données (YD) 415, à l'instant t4. Lorsque les données valides sont disponibles, l'esclave du bus rend actif le signal YRDY 414 (instant t5). Le maître du bus peut alors lire les données depuis le bus. Après avoir détecté que le signal YRDY 414 a été mis à l'état actif, le maître du bus cesse d'appliquer les signaux d'adresse 411 (instant t6) et désactive le signal YASTB 413, à l'instant t7. L'esclave du bus détecte que l'on a mis le signal -YASTB à l'état inactif et cesse d'appliquer les signaux de données 415 à l'instant t8. Le signal YRDY 414 est actif et restera actif pendant tout le temps o le bus sera à l'état de repos. Le maître du bus peut requérir le transfert d'autres don- nées par répétition du protocole que l'on vient de décrire. Cycle de lecture déterministe - figure 4c Sur la figure 4c, on a illustré le cycle d'écriture déterministe du mode de réalisation préféré. A l'instant tl, le maître du bus auquel on a attribué le contrôle du bus applique une adresse sur le bus (signal ADRESSE 421), ap- plique son signal de requête 422 et applique les données à transférer sur le bus (signaux YD[31:0] 425). Le processeur applique alors le signal -YASTB 423 à l'instant t2. Avant que le signal -YASTB ne soit appliqué, le signal d'adresse 421 est décodé pour déterminer le composant mémoire particulier dont fait partie l'emplacement du domaine mémoire adressable sélectionné. Dans le mode de réa- lisation préféré, la sélection d'un composant particulier est fonction des attributions de l'espace mémoire adressable du système, basées sur les informations d'identification de taille mémoire délivrées par chacun des modules de mémoire au module décodeur au moment de la mise en route du système. Après écoulement du temps d'accès déterministe du bus système, le processeur supprime le signal de requête 422 à l'instant 423, supprime les signaux d'adresse 421 à l'ins- tant t4, désactive le signal -YASTB 423 à l'instant t5 et supprime les signaux de données 425 à l'instant t6. Comme décrit plus haut, la période d'accès déterministe est basée sur les caractéristiques du composant mémoire, ces carac- téristiques étant délivrées au processeur au moment o le composant mémoire répond par ses signaux de réponse. Le signal YRDY 424 reste actif pendant la totalité du cycle. Ceci met fin au cycle d'écriture déterministe en mémoire. Cycle d'écriture asynchrone - figure 4d Enfin, on a illustré sur la figure 4d un cycle d'écriture asynchrone utilisé par la présente invention. Ici encore, le maitre du bus actuel (processeur auquel a été attribué l'ac- cès au bus) applique sur le bus les signaux d'adresse (ADRESSE 431), applique les signaux de requête 432 et applique les données (signaux YD[31:0] 435) sur le bus à l'instant tl. Le signal -YASTB 433 est appliqué à l'instant t2. En réponse à l'application du signal -YASTB 43, le signald'adresse est décodé et la mémoire apprcpriee est sélectionnée pendant l'intervalle de temps aliaîtt de l'instant t2 à l'instant t3. Si le composant sélecttonné ne peut pas répondre à la requête d'écriture en une durée déterministe (c'est-à-dire si l'on est en présence d'une écriture asynchrone), la mémoire sélectionnée désactive le signal YRDY 434 à l'instant t4. L'écbange d'information est retardé pendant le laps de temps durant lequel le signal YRDY 434 est désactivé (de l'instant t4 à l'instant t5). Lorsque le composant mémoire sélectionné est prêt à ré- pondre, le signal YRDY 434 est de nouveau activé, à l'instant t5. En réponse à l'activation du signal YRDY 434, le maître du bus supprime le signal de requête 432 à l'instant t5, supprime le signal d'adresse 431 à l'instant t6 et désactive le signal -YASTB 433 à l'instant t7. La mémoire sélectionnée détecte la désactivation du signal -YASTB 433 et supprime le signal YRDY 434 à l'instant t8. Cependant, dans le mode de réalisation préféré, on main- tient actif le signal YRDY 434 au moyen d'une résistance d'attraction au niveau haut. Le maître du bus libère alors les lignes de données 435 à l'instant t8. Fonctionnement en mode paginé rapide (lecture ou écriture) et en mode à colonne statique (écriture) - figure 4e Sur la figure 4e, on a illustré le protocole permettant un fonctionnement en mode paginé rapide, à la fois en lecture et en écriture, ou un fonctionnement en mode à co- lonne statique, en écriture. Lors de l'une quelconque de ces opérations, le processeur applique l'adresse voulue sur les lignes 443 du bus. Le processeur applique également les signaux de groupe de requête sur les lignes 444. Dans le cas d'une opération d'écriture (qu'elle soit en mode paginé rapide ou en mode à colonne statique), le processeur ap- plique également un signal sur les lignes de données 446. Le module décodeur d'adresse produit alors le signal -YSELn approprié 442 permettant de sélectionné la mémoire adressée par l'adresse appliquée sur les lignes 443. Le processeur applique alors le signal -YASTB 441 pour déclen- cher la première opération. La mémoire sélectionnée applique alors les signaux de réponse appropriés 445 indiquant le type de mode mémoire sur lequel la mémoire adressée est capable de fonctionner. Les signaux de réponse 445 restent stables pendant la totalité de l'intervalle de temps pendant lequel le signal -YASTB 441 est appliqué. Après que la mémoire ait été sélectionnée et qu'elle ait délivré une réponse, le module décodeur peut supprimer le signal -YSELn 442. La mémoire sélectionnée reste sélec- tionnée pendant la totalité de l'intervalle de temps pendant lequel le signal -YASTB est appliqué. L'une des caractéristiques originales de la présente invention tient au fait que, après avoir déterminé, en fonc- tion des signaux de réponse 445, que l'on peut accéder à la mémoire soit en mode paginé rapide soit en mode à colonne statique, le processeur active le signal -YCASTB 448 pour indiquer l'achèvement de la première opération. Un événement sera achevé soit après que l'on ait achevé le placement des données sur le bus pour transfert vers la mémoire sur les lignes 46, soit après que l'on ait achevé l'adressage de la mémoire et que l'on ait placé les données sur les lignes 447 du bus. Dans le cas o le processeur détecte que l'opération suivante doit avoir lieu sur la même page de mémoire, le processeur désactive le signal YCASTB 448. Le signal -YCASTB est à nouveau appliqué après achèvement de la seconde opération. Au moment o le processeur détermine qu'il a achevé toutes les opérations, ou lorsque le processeur détermine que l'opération suivante tombera hors de la page, le proces- $eur supprime le signal -YASTB. Le processus consistant à appliquer et supprimer le signal -YCASTB pour contrôler les accès à la même page de mémoire tout en maintenant le signal -YASTB actif pendant la totalité de la durée d'un cycle d'accès à une page donnée procure des avantages originaux par rapport à l'art antérieur. Opération de lecture en mode à colonne statique - figure 4f On a décrit plus en détail sur la figure 4f le processus utilisé par la présente invention pour exécuter des opé- rations de lecture en mode à colonne statique. Comme décrit plus haut à propos de la figure 4e, le processeur applique une adresse sur les lignes 453 du bus, ainsi qu'un type de requête sur les lignes de requête 454. La logique de décodage d'adresse est utilisée pour sélectionner une mémoi- re particulière. La mémoire particulière est indiquée par le signal YSELn sur la ligne 452. Le processeur applique alors le signal -YASTB 451 pour lancer une opération de lecture. La ressource sélectionnée répond sur des lignes de réponse 455 par des informations indiquant qu'elle est en mesure de gérer des accès mémoire en mode à colonne statique. Le module décodeur peut alors cesser d'appliquer le signal -YSELn 452. La mémoire sélectionnée restera sélec- tionnée aussi longtemps que le signal -YASTB restera actif. Le signal -YCASTB 457 est inactif au début du cycle de lecture, et reste actif après chaque requête de lecture en mode à colonne statique. Le processeur lit les données sur les lignes 456 après le premier cycle d'accès à la mémoire. Les données sont retournées pendant une période de temps déterministe de la manière décrite plus haut. Le processeur peut alors appliquer de nouvelles informations d'adresse sur les lignes d'adresse 453, et un second cycle de lecture est déclenché. D'autres cycles de lecture peuvent être déclen- chés si nécessaire pour d'autres données sur la même page. Après que le processeur ait effectué les lectures des données dont il avait besoin, ou lorsque l'on doit sélec- tionner une nouvelle page, on supprime le signal -YASTB. Dans la présente invention, le signal -YCASTB 457 reste inactif après une lecture de colonne statique, et il est appliqué après une écriture de colonne statique. Le signal -YCASTB est supprimé après le cycle d'écriture pour indiquer qu'un nouveau cycle a commencé. La présente invention propose d'utiliser deux modes de 2641389. fonctionnement pour des opérations en mode paginé rapide. Un premier mode permet l'utilisation d'opérations en mode paginé rapide à la fois pour les lectures et pour les écri- tures. Le signal -YASTB est maintenu après un accès, en anticipation d'un autre cycle concernant la même page de mémoire vive dynamique que la page à laquelle on avait accédé au cycle précédent. Dans le second mode de fonc- tionnement, les opérations en mode paginé rapide ne sont utilisées que pour des cycles d'écriture au cours desquels, à l'achèvement du cycle d'écriture courant, un autre cycle est en attente. Dans ce second mode, les lectures sont toujours des accès RAS/CAS standard. REVENDICATIONS 1. Un système informatique comprenant des moyens processeurs (102) pour traiter des informations, des moyens de mémoire (130) pour conserver ces informations et des moyens de communication (106.120)pour permettre la communication de ces informations entre les moyens processeurs et les moyens de mémoire, les moyens processeurs et les moyens de mémoire étant reliés aux moyens de communication, caractérisé en ce que ces moyens de communication(106,120) comprennent en outre: - des premiers moyens(102, 120)pour produiredes requêtes (YREQn) d'accès aux moyens de mémoire, et des seconds moyens (130,120)Dour communiquer des informations caractéristiques d'un module de mémoire, les moyens de mémoire communiquant les informations caractéristiques du module de mémoire aux moyens processeurs en réponse à la production par les moyens processeurs d'une requête d'accès aux moyens mémoire par l'intermédiaire desdits premiers moyens. 2. Le système informatique de la revendication 1, dans lequel les informations caractéristiques du module de mé- moire comprennent des informations (YRDY) indiquant si les moyens mémoire peuvent ou non communiquer selon un mode déterministe. 3. Le système informatique de la revendication 2, dans lequel les informations caractéristiques du module de mé- moire comprennent en outre des informations (YSIZE[1:0]) concernant la taille des moyens de mémoire. 4. Le système informatique de la revendication 3, dans lequel les informations caractéristiques du module de mé- moire comprennent en outre des informations (YSPD[1:0]) con- cernant la rapidité des moyens de mémoire. 5. Le système informatique de la revendication 4, dans lequel les informations caractéristiques du module de mé- moire comprennent en outre des informations (YCEN) indiquant si les moyens de mémoire peuvent ou non faire usage de l'an- témémoire. 6. Le système informatique de la revendication 5, dans lequel les informations caractéristiques du module de mé- moire comprennent en outre des informations (YMODE[l:0]) indiquant le mode d'accès aux moyens de mémoire. 7. Un système informatique comprenant un bus système(120), au moins un processeur(102) relié à ce bus système, au moins un module de mémoire (130) également relié à ce bus système, le bus Système comprenant une pluralité de lignes de données.et une pluralité de lignes d'adresse, : caractérisé en ce que ce bus système(120) comprend en outre: - au moins une première ligne de contrôle associée au processeur, pour l'application d'une requête (YREQn) sur le bus, et - au moins une seconde ligne de contrôle, pour délivrer des informations de configuration concernant le module de mémoire, ces informations de configuration étant appliquées sur le bus système en réponse à un signal sur. la première ligne de contrôle, ces informations de configuration appli- quées au processeur indiquant (YRDY) si le module de mémoire peut communiquer selon un mode déterministe avec le module processeur. 8. Le système informatique de la revendication 7, comprenant en outre au moins une troisième ligne de contrôle permettant de communiquer des informations (YSIZE[1:0]) con- cernant la taille de la mémoire. 9. Le système informatique de la revendication 8, comprenant en outre au moins une troisième ligne de contrôle permettant de communiquer des informations (YMODE[l:0]) con- ernant le type de mémoire. 264 1389 10. Le système informatique de la revendication 9, comprenant en outre au moins une troisième ligne de contrôle permettant de communiquer des informations (YSPD[1:0]) con- cernant la rapidité de mémoire. 11. Le système informatique de la revendication 10, comprenant en outre au moins une troisième ligne de contrôle permettant de communiquer des informations (YCEN) indiquant si les moyens de mémoire peuvent ou non faire usage de l'an- témémoire. 12. Un procédé pour produire des informations de configuration dans un système informatique, ce système informatique comprenant des moyens processeurs (102) pour traiter des informations, des moyens de mémoire (130) pour conserver ces informations et des moyens de communication (106, 120) pour permettre la communication de ces informations entre les moyens processeurs et les moyens de mémoire, les moyens processeurs et les. moyens de mémoire étant reliés aux moyens de communication, procédé caractérisé en ce qu'il comprend les étapes suivantes: - application par les moyens processeurs (102) d'un premier signal (YREQn) aux moyens de communication (120), ce Dremier signal indiquant que les moyens processeurs demandent à uti- liser les moyens de mémoire, et - délivrance par les moyens de mémoire (130) d'un second signal (YRDY) aux moyens de communication'(120), ce second siúnal indiquant si les moyens de mémoire peuvent ou non commu- niquer avec les moyens processeurs de manière déterministe. 13. Le procédé de la revendication 12, dans lequel les moyens de mémoire délivrent en outre un troisième signal (YMODE[1:0]) aux moyens de communication, ce troisième signal indiquant le type de mémoire des moyens de mémoire. 14. Le procédé de la revendication 13, dans lequel les moyens de mémoire délivrent en outre un quatrième signal (YSIZE[I1:0]) aux moyens de communication, ce quatrième signal indiquant la taille des moyens de mémoire. 15. Le procédé de la revendication 14, dans lequel les moyens de mémoire délivrent en outre un cinquième signal (YCEN) aux moyens de communication, ce cinquième signal indiquant si les informations communiquées par les moyens de mémoire peuvent ou non transiter par l'antémémoire. 16. Le procédé de la revendication 15, dans lequel les moyens de mémoire délivrent en outre un sixième signal aux moyens de communication, ce sixième signal indiquant la taille de page des moyens de mémoire. 17. Le procédé de la revendication 16, dans lequel les moyens processeurs communiquent des informations d'adresse et de données avec les moyens de mémoire par l'intermédiaire des moyens de communication de manière déterministe si ledit second signal a indiqué que les moyens de mémoire pouvaient communiquer de manière synchrone. 18. Le procédé de la revendication 16, dans lequel les moyens processeurs communiquent des informations d'adresse et de données avec les moyens de mémoire par l'intermédiaire des moyens de communication de manière asynchrone si ledit second signal (YRDY) a indiqué que les moyens de mémoire ne pouvaient pas communiquer de manière déterministe. 19. Le procédé de la revendication 18, dans lequel les moyens de mémoire ne répondent pas audit premier signal (YREQn) et les moyens processeurs,- en réponse à la non- réception dudit second signal (YRDY), communiquent de maniè- re asynchrone des informations d'adresse et de données avec les moyens mémoire par l'intermédiaire des moyens de commu- nication.