FR 2628878 A1 19890922 FR 8803540 A 19880318 RÉPUBLIQUE FRAN AISE Q N de publication: 2 628 878 (a n'utiliser que pour les INSTITUT NATIONAL commandes de reproduction) DE LA PROPRIÉ-TÉ INDUSTRIELLE DE LA PROPRIÉTÉ INDUSTRIELLE N d'enregistrement-.national 88 03540 PARIS Q Int CI4: G 11 C 11/34, 19/28. Q DEMANDE DE BREVET D'INVENTION A1 Date de dépôt: 18 mars. 1988. ( Demandeur(s): RTC-COMPELEC, Société anonyme. - FR. ( Priorité ) Inventeur(s): Bernard Chantepie, Société Civile S.P.I.D. _ Date de la mise à disposition du public de la demande: BOPI " Brevets " n 38 du 22 septembre 1989. _ Références à d'autres documents nationaux appa- rentés: rt Titulaire(s) Q Mandataire(s): Didier Lemoyne, Société Civile S.P.I.D. ( Cellule de mémorisation adressable, registre à décalage et mémoire comportant de telles cellules. ( Cellule 10 de mémorisation adressable, composée, d'une part, d'un transistor interrupteur 20 à effet de champ dont la source S est reliée à la borne d'entrée I de ladite cellule 10. et 32 30 dont la grille G est reliée à une horloge H. H, et, d'autre part, d'une boucle 30 comprenant, un premier inverseur 31 en série sur le drain D dudit transistor interrupteur 20 et dont la sortie _36 est reliée à la borne de sortie 0 de la cellule 10, et un deuxième inverseur 32 en série, le long de la boucle 30, avec 20 ledit premier inverseur 31. Selon l'invention, ladite cellule 10 o S I I.LJ L__ deuxième inverseur 32 et l'entrée du premier inverseur 31. 1 s Application aux circuits intégrés numériques LSI. cOD NL Vente des fascicules à 'IMPRIMERIE NATIONALE. 27, rue de l Convention75732 PARIS CEDEX 15 N ULL D Vente des fascicules à I'IMPRIMERIE NATIONALE. 27. rue de la convention -- 75732 PARIS CEDEX 15 _- 1 -- CELLULE DE MEMORISATION ADRESSABLE, REGISTRE A DECALAGE ET MEMOIRE COMPORTANT DE TELLES CELLULES'. La présente invention concerne une cellule de mé- morisation adressable composée, essentiellement, d'un transis- tor interrupteur à effet de champ et d'une boucle, dite boucle de rafraîchissement, comprenant, notamment, deux inverseurs série. Elle concerne également un registre à décalage et une mémoire comportant de telles cellules de mémorisation adressa- bles. L'invention trouve une application particulière- ment avantageuse dans le domaine des circuits intégrés numéri- ' ques LSI. On connaît de l'état de la technique une cellule de mémorisation adressable conforme au préambule, réalisée en technologie NOS cellule, et dont la grille est reliée à une horloge, et, d'au- tre part, d'une boucle comprenant, un premier inverseur en sé- rie sur le drain dudit transistor interrupteur, un deuxième inverseur en série, le long de la boucle, avec ledit premier inverseur, et un deuxième transistor MOSFET, placé entre la sortie du deuxième inverseur et l'entrée du premier inverseur, et dont la grille est reliée à une horloge complémentaire de celle à laquelle est reliée la grille dudit transistor inter- rupteur NOSFET. La cellule de mémorisation adressable connue de l'état de la technique comporte donc 2 transistors à effet de champ et nécessite deux horloges. Le problème technique très général à résoudre lorsque l'on veut réaliser des circuits numériques devant être intégrés à grande échelle (LSI) est de diminuer le nombre de composants des ensembles assurant une fonction donnée, comme, -2- par exemple, les cellules. de mémorisation adressables ainsi que les registres à décalage et les mémoires comportant de telles cellules de mémorisation. D'autre part, c'est également un souci constant que de chercher à réduire la consommation des circuits. Enfin, ces résultats doivent, de préférence, être obtenus sans altération des performances, et, en particu- lier de la dynamique. Aussi, le problème technique à résoudre par l'objet de la présente demande est de proposer une cellule de mémori- sation adressable, composée, d'une part, d'un transistor interrupteur à effet de champ dont la source est reliée & la borne d'entrée de ladite cellule, et dont la grille est reliée à une horloge, et, d'autre part, d'une boucle comprenant, un premier inverseur en série sur le drain dudit transistor interrupteur et dont la sortie est reliée à la borne de sortie de la cellule, et un deuxième inverseur en série, le long de la boucle, avec ledit premier inverseur, cellule qui serait formée d'un nombre de transistors moins grand, et dont la consommation serait plus faible, tout en présentant une fré- quence de fonctionnement élevée, avec l'avantage substantiel que ces économies de composants et d'énergie représentent lorsque de nombreuses cellules de mémorisation sont associées dans des registres à décalage ou dans des mémoires. La solution au problème technique posé consiste, selon la présente invention, en ce que, ladite cellule étant réalisée en arséniure de Gallium, la boucle comporte également une diode placée dans le sens conducteur entre la sortie du premier inverseur et l'entrée du deuxième inverseur, et une résistance placée entre la sortie du deuxième inverseur et l'entrée du premier inverseur. Ainsi, on constate que, par rapport à la cellule de mémorisation connue de l'état de la technique, le transistor interrupteur présent dans la boucle a été supprimé, ce qui ra- mène le nombre de transistors par cellule à 1. D'autre part, la diminution du nombre de transistors ajoutée à l'utilisation de l'arséniure de gallium contribue à une réduction notable de - 3 - la consommation. Enfin, la boucle, dite aussi boucle de rafraîchissement, étant toujours présente, aucune limitation en fréquence n'a été introduite. Comme on le verra en détail plus loin, l'effet technique produit par la cellule selon l'invention consiste essentiellement en ce que la présence d'une diode dans la boucle permet de relever la tension de sortie de la cellule en compensant la diminution de niveau introduit par le transistor MESFET du premier inverseur, qui, en technologie GaAs, comporte une diode intrinsèque dans laquelle se décharge partiellement la capacité intrinsèque Cgs qui fixe le niveau d'entrée de la cellule. La cellule de mémorisation adressable conforme à l'invention offre également d'autres avantages. En particu- lier, elle présente un fonctionnement insensible aux varia- tions technologiques du fait de la réaction relativement im- portante introduite par la boucle. D'autre part, on verra que la diode de la boucle participe à un circuit capacitif suscep- tible d'absorber les signaux transitoires émis par les horlo- ges. Enfin, le niveau de sortie des cellules étant main- tenu, on peut envisager de les grouper les unes avec les au- tres. C'est ainsi qu'il est possible de réaliser un registre à décalage comportant N cellules de mémorisation adressables conformes à l'invention, placées en série, et tel que les si- gnaux d'horloge appliqués aux transistors interrupteurs sont alternativement H et H, de façon à former des couples cellule maitre-esclave. De la méme manière, on peut constituer une mé- moire comportant M registres à décalage selon l'invention dont les cellules de mémorisation adressables sont reliées à un bus par l'intermédiaire d'un transistor interrupteur d'adressage. Dans ce cas, et afin notamment d'augmenter la rapidité de la mémoire, il est prévu que la sortie de la diode et la sortie du deuxième inverseur de la boucle-de chaque cellule de mémo- risation adressable sont respectivement reliées & la grille de deux transistors à effet de champ en série formant un push- -4- pull dont le point milieu est relié à la source du transistor interrupteur d'adressage. Cette disposition a également l'a- vantage que le push-pull absorbe les signaux transitoires dus au transistor d'adressage. La description qui va suivre en regard des dessins annexés, donnés à titre d'exemples non limitatifs, fera bien comprendre en quoi consiste l'invention et comment elle peut être réalisée. La figure 1 est le schéma d'une cellule de mémori- sation adressable conforme à l'invention. La figure 2 donne le schéma d'une cellule maitre- esclave d'un registre à décalage selon l'invention. La figure 3 est le schéma d'une mémoire adressable conforme à l'invention. Le schéma de la figure 1 montre une cellule 10 de mémorisation adressable composée, d'une part, d'un transistor interrupteur 20 à effet de champ, en arséniure de gallium du type MESFET. La source S du transistor 20 est reliée à la bor- ne d'entrée I de la cellule 10, tandis que la grille G est re- liée à une horloge H. D'autre part, la cellule 10 est égale- ment composée d'une boucle 30 réalisée sur substrat de GaAs, comprenant, un premier inverseur 31 en série sur le drain D du transistor interrupteur 20 et dont la sortie est reliée à la borne de sortie O de la cellule 10, et un deuxième inverseur 32 en série, le long de la boucle 30, avec ledit premier in- verseur 31. Comme on peut le voir sur la figure 1, la boucle comporte aussi une diode 33 placée dans le sens conducteur entre la sortie du premier inverseur 31 et l'entrée du deuxiè- me inverseur 32, et une résistance 34 placée entre la sortie du deuxième inverseur 32 et l'entrée du premier inverseur 31. Lorsque le niveau de l'horloge H est à 1, et que l'entrée I est à 1, la capacité intrinsèque Cgs du transistor MESFET du premier inverseur 31 se charge jusqu'à une valeur limitée à environ 0,7V imposée par la diode intrinsèque 35 présente à l'entrée de tous les transistors MESFET réalisés sur arséniure de gallium. On voit sur la figure 1 qu'en l'ab- sence de la boucle 30, le passage à 0 du niveau d'horloge pro- voquerait la décharge partielle de Cgs dans la diode 35. Le niveau d'entrée en D serait alors de l'ordre de 0,4V, ce qui est insuffisant compte tenu du bruit pour distinguer entre un niveau logique 0 ou un niveau logique 1. Par contre, la boucle telle qu'elle est représentée sur la figure 1 permet de maintenir la tension d'entrée au point 0 à 0,7V. En effet, la présence de la boucle de réaction permet, par un dimensionne- ment convenable, de fournir le courant continu nécessaire à la diode 35 et de maintenir la tension à 0,7V environ. Par ail- leurs, on peut remarquer sur la figure 1 que la diode 33 pré- sente en parallèle une capacité intrinsèque 36, laquelle est couplée à la capacité grille-source du transistor interrupteur de la cellule suivante, dessiné en pointillé. Le circuit capa- citif ainsi formé permet d'absorber les signaux transitoires émis lors des changements de niveau de l'horloge - et donc de protéger le premier inverseur 31. La figure 2 montre un registre-40 à décalage com- portant N cellules 10a, 10b de mémorisation adressables du ty- pe de celle représentée sur la figure 1. Les signaux d'horloge appliqués aux transistors sont alternativement R et H, la cellule d'horloge H étant la cellule-maitre 10a et la cellule d'horloge H la cellule-esclave 10b. Le schéma de la figure 3 est celui d'une mémoire 50 comportant M registres 40 à décalage analogues à celui de la figure 2, et dont les cellules esclaves 10b sont reliées à un bus 60 par l'interm6diaire d'un transistor interrupteur 70 d'adressage. Il serait possible de connecter directement le transistor 70 à la sortie O de la cellule 10b. Toutefois, cette disposition aurait l'inconvénient de limiter la vitesse de la mémoire à celle de la charge de la capacité grille-sour- ce du transistor d'adressage. D'autre part, la présence de ce transistor provoquerait d'autres signaux transitoires s'ajou- tant à ceux produits par les horloges. Aussi, comme on peut le voir sur la figure 3, la sortie de la diode 33b et la sortie du deuxième inverseur 32b - 6 - de la boucle 30b de chaque cellule esclave 10b sont respecti- vement reliées à la grille G1 et à la grille G2 de deux tran- sistors 81, 82 à effet de champ en série formant un push-pull dont le point milieu 83 est relié à la source du transistor interrupteur 70 d'adressage. En effet, la plus faible impédance de sortie du push-pull permet d'absorber plus rapidement les signaux tran- sitoires de commutation. Le circuit de la figure 3 permet alors d'éviter que la charge de la capacité du transistor 70 se produise & la sortie O, ce point n'est donc pas ralenti. Par ailleurs, les signaux transitoires dus au transistor 70 d'adressage sont i- solés par le push-pull 80 et ne pertubent pas le fonctionne- ment du registre à décalage 40. Cette disposition permet en outre de relier N cel- luIes identiques à un seul bus de sortie comme dans le cas d'une mémoire statique classique, le transistor interrupteur présentant une haute impédance lorsqu'il est pincé. - 7 - 1. Cellule (10) de mémorisation adressable, composée, d'une part, d'un transistor interrupteur (20) à effet de champ dont la source (S) est reliée à la borne d'entrée (I) de ladi- te cellule (10), et dont la grille (G) est reliée à une horloge (H,H), et, d'autre part, d'une boucle (30) comprenant, un premier inverseur (31) en série sur le drain (D) dudit transistor interrupteur (20) et dont la sortie est reliée à la borne de sortie (0) de la cellule (10), et un deuxième inver- seur (32) en série, le long de la boucle (30), avec ledit pre- nier inverseur (31), caractérisée en ce que, ladite cellule (10) étant réalisée en arséniure de gallium, la boucle (30) comporte également une diode (33) placée dans le sens conduc- teur entre la sortie du premier inverseur (31) et l'entrée du deuxième inverseur (32), et une résistance (34) placée entre la sortie du deuxième inverseur (32) et l'entrée du premier inverseur (31). 2. Registre (40) à décalage comportant N cellules de mémorisation adressables placées en série, caractérisé en ce que lesdites N cellules (10a,10b) de mémorisation adressables sont conformes à la revendication 1, les signaux d'horloge ap- pliqués aux transistors interrupteurs (20a,20b) étant alternativement H et H de façon à former des couples cellule maitre (10a)-cellule esclave (lOb). 3. Mémoire (50) comportant N registres à décalage dont les cellules esclaves (lOb) de mémorisation adressables sont reliées à un bus (60) par l'intermédiaire d'un transistor in- terrupteur (70) d'adressage, caractérisé en ce que, lesdits N registres (40) & décalage étant conformes à la revendication 2, la sortie de la diode (33b) et la sortie du deuxième inver- seur (32b) de la boucle (30b) de chaque cellule esclave (lOb) de mémorisation adressable sont respectivement reliées à la grille (G1) et à la grille (G2) de deux transistors (81,82) à effet de champ en série formant un push-pull (80) dont le point milieu (83) est relié à la source du transistor inter- rupteur (70) d'adressage. 1/2 320 30 H _ - iG yt38m r vrt J, L; L0 2o_ -'- -J3 Cgs = 35 FIG.1 " 1O -4O FIG. 1 a 32i3b10b 2i 3232b /-- ______20 31a lFb - FIG. 2 2/2 a 10b - ",,]32b /- 34b FIG10b - F*G. I a 10b 10 FIG. 3