FR 2628234 A1 19890908 FR 8816823 A 19881220 RÉPUBLIQUE FRAN.CAISE N de publication 2 628 234 (à n'utiliser que pour les INSTITUT NATIONAL commandes de reproduction) DE LA PROPRIÉTÉ INDUSTRIELLE DÉ N0 d'enregistrement national 88 16823 PARIS : Int Cl4: G 06 F 12/00. @ DEMANDE DE BREVET D'INVENTION A1 ( Date de dépôt: 20 décembre 1988. Qi Demandeur(s): SUN MICROSYSTEMS, INC - US. ) Priorité: US, 4 mars 1988, n 164.092. ( Inventeur(s): Todd Lynch. Date de la mise à disposition du public de la demande: BOPI " Brevets " n 36 du 8 septembre 1989. _ Références à d'autres documents nationaux appa- rentés ) Titulaire(s) () Mandataire(s): Cabinet Regimbeau, Martin, Schrimpf, Warcoin et Ahner. Mémoire extensible à autoreconfiguration. ( La présente invention concerne une mémoire extensible à autoreconfiguration pour un système d'ordinateur. Les mémoires sont réparties entre une mémoire 18 d'une unité centrale CPU 16 et des cartes mémoires d'extension 12, 14 qui sont sélectivement insérables dans des connecteurs 2 S d'extension du système. La carte mémoire du CPU et les; cartes d'extension mémoire fournissent chacune des signaux indiquant leurs dimensions de mémoire respectives. Des cir- q cuits logiques 22 sur chaque carte d'extension déterminent la: quantité cumulative de mémoire dans le système. Cette valeur GE 2 2 RE2 est transmise sur une carte d'extension mémoire adjacente deT; I sorte que le circuit logique de chaque carte détermine la plage CP SIZE d'adresses correspondant à l'espace mémoire physique se trouvant sur la carte. Quand le CPU accède à une adresse se trouvant sur cette plage, le circuit logique produit un signal g% d'accusé réception (MEM ACK) qui est renvoyé au CPU. V0 N ILO Vente des fascicules/ à 'IMPRIMERIE NATIONALE. 27. rue de la Convention -- 75732 PARIS CEOEX 15 /1. MEMOIRE EXTENSIBLE A AUTORECONFIGURATION La présente invention concerne un système mémoire de microordinateur et plus particulièrement un système à auto-recon- figuration en ce qui concerne la dimension de la mémoire. Les systèmes de microordinateurs modernes comprennent classiquement des moyens pour étendre la mémoire interne. Par exemple, il est courant de prévoir des "connecteurs d'extension" dans le châssis d'un microordinateur dans lesquels des cartes de mémoire peuvent être insérées. De telles cartes de mémoire sont typiquement une carte de circuit imprime contenant un ensemble de puces semiconductrices à mémoire. Pour que l'unité centrale (CPU) du microordinateur mémorise et retrouve des données dans une telle mémoire extensible, le CPU doit connaître la dimension totale de la mémoire disponible. En outre, l'espace mémoire total doit avoir une configuration telle qu'il n'y ait pas d'ambiguïté d'adressage. Dans la plupart des systèmes de microordinateurs à- mémoires extensibles, un ensemble de commutateurs internes à l'ordinateur doit être réglé pour indiquer la dimension de la mémoire chaque fois que les modules mémoire sont insérés ou enle- vés. Il n'est pas rare qu'un technicien oublie de positionner les commutateurs quand il change la dimension de la mémoire ou qu'il place de tels commutateurs dans de mauvaises positions. Dans les deux cas, le CPU reçoit des informations erronées quant à la dimen- sion de la mémoire et, en conséquence, l'ordinateur ne pourra adresser convenablement la mémoire. Un autre problème est qu'un client peut installer une carte mémoire, positionner de façon impropre les commutateurs et ne jamais tirer bénéfice de la capa- cité mémoire supplémentaire. Dans certains autres systèmes, le CPU détecte la pré- sence d'un module mémoire. Ceci est typiquement limité à la déter- mination du fait qu'une option mémoire prédéterminée a été instal- lée ou non. De tels systèmes ne peuvent traiter des modules mémoire de dimension arbitraire qui peuvent être insérés dans l'un ou l'autre de plusieurs connecteurs. Comme on le décrira ci-après, la présente invention prévoit une mémoire totalement auto-reconfigurable dans laquelle des modules mémoire de diverses capacités de mémorisation peuvent être insérées dans un ou plus de plusieurs connecteurs d'extension. Les signaux transmis entre les CPU et les modules mémoire informent les modules mémoire de leurs adresses de départ convenables. La présente invention prévoit une mémoire auto-recon- figurable pour un système d'ordinateur qui comprend une unité cen- trale (CPU) et un châssis muni de connecteurs d'extension mémoire. La mémoire est répartie entre une mémoire qui est physiquement associée au CPU et une mémoire supplémentaire se trouvant sur une pluralité de cartes mémoire d'extension qui peuvent être sélecti- vement insérées dans les connecteurs d'extension dans le châssis. La mémoire du CPU et les mémoires d'extension peuvent chacune avoir diverses configurations indépendantes. Le CPU fonctionne comme s'il existait un espace mémoire contigu unique commençant par la mémoire du CPU et continuant par l'espace mémoire des cartes d'extension mémoire successives, s'il y en a d'installées dans le système. Le CPU muni d'une mémoire de base et les cartes d'extension mémoire fournissent chacun des signaux indiquant les dimensions respectives de leurs mémoires. Un circuit logique sur chaque carte d'extension mémoire reçoit un signal indiquant la dimension de la mémoire du CPU et un signal indiquant la dimension de la mémoire installée sur cette carte d'extension mémoire parti- culière. Le circuit logique sur chaque carte calcule alors la mémoire totale comprenant la mémoire du CPU, toute mémoire d'extension entre la mémoire du CPU et cette carte d'extension mémoire, et la mémoire se trouvant sur'cette carte. Cette valeur est alors transmise vers une carte d'extension mémoire adjacente par une connexion en guirlande. Le circuit logique sur chaque carte d'extension mémoire détermine également la plage d'adresses correspondant à l'espace mémoire physique se trouvant sur la carte. Quand le CPU accède à une adresse dans cette plage, le circuit logique produit un signal d'accusé réception qui est renvoyé au CPU. Le CPU peut déterminer l'espace mémoire disponible total installé dans le système d'ordinateur en essayant séquentiellement d'adresser des empla- cements mémoire correspondant aux limites entre des incréments d'extension mémoire. Dès que le CPU ne reçoit plus de signal d'accusé réception, indiquant par là qu'une adresse ne correspond pas à l'espace mémoire physique se trouvant sur une quelconque carte du système, il mémorise l'adresse immédiatement inférieure comme limite supérieure de la plage d'adressage. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: la figure 1 est un schéma sous forme de blocs d'un sys- tème de microordinateur incorporant la présente invention; la figure 2 est un tableau définissant un signal d'adresse de départ utilisé par des cartes mémoire selon la présente invention; la figure 3 est un tableau définissant un signal d'accusé réception de mémoire fourni par les cartes mémoire selon la présente invention; et la figure 4 est un schéma sous forme de blocs d'une carte mémoire selon la présente invention. Un système mémoire à auto-reconfiguration ayant une application particulière dans le domaine des microordinateurs va être décrit. Dans la description ci-après, dans des buts expli- catifs et non limitatifs, des valeurs, des dimensions, des maté- riaux, etc, particuliers sont indiqués pour permettre une meilleure compréhension de la présente invention. Toutefois il sera clair pour l'homme de l'art que la présente invention peut être mise en oeuvre sans ces détails particuliers. La figure 1 représente un système à microordinateur qui comprend un processeur 10 et des cartes mémoire 12 et 14. Bien que la présente invention soit décrite en relation avec deux cartes d'extension mémoire, on notera qu'un système d'ordinateur selon la présente invention peut comprendre un nombre arbitrairement élevé de cartes d'extension mémoire en augmentant de façon appropriée le nombre de bits dans les signaux de commande qui vont maintenant être décrits. Le processeur 10 comprend une unité centrale (CPU) 16 qui a une mémoire interne 18. La mémoire.18 du CPU est de dimension suffisante pour beaucoup de tâches de traitement du processeur 10. Toutefois, certaines tâches de traitement peuvent nécessiter une mémoire supplémentaire disponible à partir de cartes d'extension mémoire 12 et 14. Chacune des cartes mémoire 12 et 14 comprend une mémoire 20 et une logique de décodage 22. Dans le mode de réalisation décrit, la mémoire 20 comprend un réseau de puces de mémoire vive dynamique (DRAM), bien connues dans la technique. Un tel réseau peut être complètement ou à moitié rempli de puces et peut utiliser des puces de 1 mégabit ou de 4 mégabits. La mémoire 20 a une configuration telle qu'elle a une capacité de mémoire de 16 mégamultiplets quand elle est complè- tement remplie de puces de 1 mégabit. Il est alors clair que la mémoire 20 aura une capacité de mémorisation de 8 mégamultiplets quand elle est à moitié remplie de puces de 1 mégabit et aura une capacité de mémorisation de 32 ou 64 mégamultiplets quand des puces de 4 mégabits sont utilisées. La mémoire 18 du CPU est similaire dans sa configuration à une mémoire 20 à moitié remplie. Ainsi, elle a une capacité de mémorisation de 8 ou de 32 mégamultiplets selon que des puces 1 ou de 4 mégabits sont utilisées. Le CPU 16 fonctionne comme s'il y avait un espace mémoire contiguë unique commençant par la mémoire 18 du CPU et continuant par l'espace mémoire des cartes mémoire 12 et 14 si elles sont présentes. Les adresses d'ordre inférieur correspondent aux emplacements mémoire dans la mémoire 18 du CPU. Les adresses supérieures à la capacité de la mémoire 18 du CPU correspondent à des emplacements mémoire dans la mémoire 20 de la carte mémoire 12. Des adresses supérieures à la capacité combinée de la mémoire 18 du CPU e de la carte mémoire 12 correspondent à des emplacements mémoire dans la mémoire 20 de la carte mémoire 14. Comme cela sera décrit ci-après, le CPU 16 détermine la quantité totale d'espace mémoire disponible dans le système d'ordinateur complet pour limi- ter la gamme d'adresses utilisée. La logique de décodage 22 sur chacune des cartes mémoire 12 et 14 détermine la plage d'adressage dans la mémoire correspon- dante 20 sur la base d'entrées qui spécifient la quantité de mémoire dans la mémoire 20 et la quantité de mémoire ayant des adresses d'ordre inférieur; c'est-à-dire la quantité de mémoire dans la mémoire 18 du CPU dans le cas de la carte mémoire 12 et la quantité combinée de mémoire dans la mémoire 18 du CPU et la carte mémoire 12 dans le cas de la carte mémoire 14. La carte mémoire 12 reçoit un signal d'entrée SA/IN en provenance du CPU 16 sur une ligne 24. On notera que, bien qu'une seule ligne 24 soit représentée en figure 1, elle comprend en fait une pluralité de lignes de signaux en parallèle comme cela est classique dans la technique quand on assure des interconnexions d'informations numériques comprenant une pluralité de bits numé- riques. Dans le mode de réalisation décrit, le signal SA/IN comprend trois bits numériques. En conséquence, la ligne 24 comprend trois conducteurs électriques en parallèle. De façon simi- laire, chaque fois que l'on fera référence à une "ligne" de signal dans ia présente description on notera que cette ligne peut comprendre une pluralité de conducteurs électriques en parallèle dont le nombre est déterminé par le nombre de bits transmis sur cette ligne. Le signal SA/IN fournit à la carte mémoire 12 un signal représentant la quantité de mémoire d'adresse d'ordre. inférieur. Comme cela est représenté en figure 1, la carte mémoire 12 est adjacente au processeur 10. En conséquence, la seule telle mémoire est la mémoire de CPU 18. Comme cela a été exposé ci-dessus, la mémoire de CPU 18 peut avoir une capacité de 8 mégamultiplets ou de 32 mégamultiplets.. Toutefois, indépendamment de la taille de la mémoire de CPU 18, le CPU 16 fournit une sortie sur la ligne 24 de sorte que tous les bits de SA/IN sont des "un" logiques. Cette condition de SA/IN indique à la logique de décodage 22 de la carte mémoire 12 que c'est la carte dont les adresses mémoire suivent celles de la mémoire de CPU 18. Le CPU 16 fournit également une sortie CPU SIZE (dimension de CPU) sur la ligne 28. Cette sortie est utilisée pour indiquer aux cartes d'extension mémoire la quantité de mémoire dans la mémoire de CPU 18. Comme cela a été mentionné ci-dessus, la mémoire de CPU 18 du mode de réalisation décrit peut être de 8 ou de 32 mégamultiplets. Ainsi, le signal CPU SIZE doit comprendre un seul bit pour représenter les deux configurations possibles de la mémoire centrale 18. En utilisant des techniques bien connues de conception de circuits logiques, la logique de décodage 22 de la carte mémoire 12 combine les informations fournies par les signaux d'entrée SA/IN et CPU SIZE pour déterminer l'adresse du premier emplacement mémoire dans la mémoire 20 de la carte mémoire 12. Comme cela est représenté en figure 4, la logique de décodage 22 reçoit également une entrée MEM SIZE (dimension de mémoire) qui indique la capacité de la mémoire 20. Comme cela a été exposé ci-dessus, la mémoire 20 peut comprendre 8, 16, 32 ou 64 mégamultiplets. Ainsi, le signal MEM SIZE doit seulement comprendre deux bits pour représenter les quatres configurations possibles de la mémoire 20. La dimension de la mémoire 20 est bien sûr connue à l'instant de fabrication de la carte mémoire. Pendant la fabri- cation de la carte mémoire, des cavaliers sont installés pour fournir le code à deux bits approprié pour l'entrée MEM SIZE vers la logique de décodage 22. Connaissant l'adresse du premier empla- cement mémoire dans la mémoire 20, comme cela a été exposé précé- demment, et connaissant la quantité de mémoire sur sa propre carte, la logique de décodage 22 de la carte mémoire 12 détermine le code d'adresse de départ approprié pour une carte. d'extension mémoire adjacente 14. Ce code est fourni par le signal SA/OUT sur une ligne 26. Dans des buts illustratifs, la figure 2 représente sous forme de tableau chacun des mots numériques possibles associés au signal SA/OUT d'une première carte mémoire (c'est-à-dire la carte 12) dans un mode de réalisation qui peut traiter jusqu'à deux cartes d'extension mémoire. Comme cela a été exposé précédemment, la mémoire de CPU 18 du mode de réalisation décrit peut avoir l'une ou l'autre de deux dimensions différentes. On suppose que la dimen- sion de la mémoire de CPU 18 est représentée par X. Comme on l'a exposé également, la mémoire 20 de la carte mémoire 12 peut avoir l'une quelconque de quatre dimensions différentes. On suppose que la dimension de la mémoire 20 de la carte mémoire 12 est repré- sentée par Y1. En conséquence, il y a huit combinaisons possibles de dimensions mémoire X + Y1 en face de (c'est-à-dire ayant des adresses d'ordre inférieur) la carte mémoire 14. Par exemple, si la logique de décodage 22 de la carte mémoire 12 reçoit une entrée CPU SIZE indiquant que la mémoire de CPU 18 est de 8 mégamultiplets et reçoit une entrée MEM SIZE indiquant que la mémoire 20 sur la carte 12 est de 8 mégamultiplets, alors les trois bits du signal SA/OUT de la carte 12 sont établis à des "zéro" logiques. La logique de décodage 22 de la carte mémoire 14 est ainsi informée qu'il y a une capacité mémoire totale, X + Y1, de 16 mégamultiplets en face d'elle. La logique de décodage 22 de la carte d'extension mémoire 14 reçoit le signal SA/OUT à partir de la logique de déco- dage 22 de la carte mémoire 12 en tant qu'entrée SA/IN sur la ligne 26. De façon similaire à celle décrite ci-dessus en relation avec la carte mémoire 12, la logique de décodage 22 de la carte mémoire 14 combine le signal SA/IN d'entrée avec le signal MEM SIZE indi- quant la dimension de la mémoire 20 installée dans la carte mémoire 14. On suppose que sa dernière valeur est représentée par Y2. La logique de décodage 22 de la carte mémoire 14 fournit ainsi la gamme d'adresses correspondant à l'espace d'adresse Y2. La logique de décodage 22 de la carte mémoire 14 fournit également la quantité X + Y1 + Y2 représentant la mémoire totale disponible dans la mémoire de CPU 18 et dans les cartes mémoire 12 et 14. Dans un mode de réalisation comprenant plus de deux connecteurs d'extension mémoire, une représentation codée numériquement de cette valeur est fournie à une carte mémoire d'extension adjacente (non repré- sentée). Il faut noter que, si la carte mémoire 12 n'était pas installée dans le système, la ligne 26 serait un circuit ouvert. Pour prévoir cette éventualité, la logique de décodage 22 comprend des résistances de mise à niveau haut pour tous les bits sur l'entrée SA/IN. Des résistances de mise à niveau haut 40 assurent que tous les bits de l'entrée SA/IN apparaîtront comme des un logiques si la ligne fournissant l'entrée, par exemple la ligne 26 de la figure 1, est un circuit ouvert. En ce cas, comme cela est représenté en figure 2, la logique de décodage 22 de la carte mémoire 14 sera informée que la seule mémoire en face d'elle est la mémoire de CPU 18. De cette façon, une carte mémoire peut être insérée dans tout connecteur disponibles plutôt que d'être contrainte aux connecteurs du processeur physiquement adjacent 10. Toutefois, dans un système ayant plus de deux connecteurs dispo- nibles, si plus d'une carte d'extension mémoire est utilisée, de telles cartes doivent être placées dans des connecteurs contigus. Autrement, s'il y a des connecteurs vides entre les cartes, toute carte en face de laquelle existe un. connecteur vide apparaîtra comme la première carte mémoire. Comme cela a été décrit jusqu'ici, la logique de déco- dage 22 de chaque carte d'extension mémoire peut déterminer la plage d'adresses qui correspond à l'espace mémoire physique exis- tant sur cette carte. Comme cela est représenté en figure 4, la logique de décodage 22 reçoit également comme entrée sur la ligne 42 les bits d'adresse les plus significatifs chaque fois que le CPU 16 accède à un emplacement mémoire. Il faut noter que, puisque le plus petit incrément d'extension mémoire dans le mode de réali- sation décrit est de 8 mégamultiplets (223 multiplets) les 23 bits d'adresse les moins significatifs sont sans importance pour déter- miner quel incrément d'extension mémoire est adressé. Ainsi, seuls les bits d'adresse les plus significatifs sont nécessaires comme entrée pour la logique de décodage 22. Toutefois certains des 23 bits d'adresse mémoire les moins significatifs peuvent également être fournis à la logique de décodage 22 pour spécifier un sous- réseau mémoire comme cela sera décrit ci-après. Chaque fois que les bits d'adresse sur l'entrée 42 correspondent à une adresse dans la gamme d'adresses de la mémoire 20, la logique de décodage 22 établit la sortie MEM ACK sur la ligne 44 à un zéro logique, autrement MEM ACK est mis à un un logique. Une table de vérité pour le signal de sortie MEM ACK est représentée en figure 3. Il faut noter que la polarité décrite du signal MEM ACK l'est seulement à titre d'exemple et que la polarité inverse pourrait être utilisée à titre de choix de réalisation pour l'homme de l'art. Les sorties MEM ACK de chaque carte d'extension mémoire sont connectées à une ligne d'entrée 30 vers le CPU 16. Un circuit de sortie (non représenté) dans la logique de décodage 22 pour le signal MEM ACK de sortie a une configuration, comme cela est bien connu dans la technique, telle que, si une quelconque ligne de sortie 44 est mise à un zéro logique, alors la ligne 30 représen- tera également un zéro logique, tandis que la ligne 30 représentera un un logique seulement si toutes les lignes logiques 40 sont mises à un un logique. Ainsi, chaque fois que le CPU 16 accède à un emplacement mémoire qui se trouve à l'intérieur de l'espace d'adresse physique de l'une quelconque des cartes d'extension mémoire, la ligne 30 sera reçue comme un zéro logique. Pour déterminer l'espace mémoire total disponible et ainsi la plage maximale d'adresses disponibles, le CPU 16 exécute un sous-programme d'initialisation. Dans ce sous-programme, le CPU 16 essaye d'adresser des limites de mémoire correspondant aux incréments de mémoire d'extension, à savoir 8 mégamultiplets dans le mode de réalisation décrit. Tandis que chaque adresse limite est produite, le signal MEM ACK est vérifié. Si MEM ACK est un zéro logique, l'adresse de frontière suivante est produite. Quand MEM ACK est déterminé comme étant un un logique, le CPU 16 reconnait que l'adresse produite dépasse l'espace mémoire disponible et en conséquence mémorise la valeur de la plage d'adresses maximale. Un programmeur d'ordinateur de compétence normale pourra, sans diffi- culté, écrire un programme d'ordinateur pour réaliser les étapes qui viennent d'être décrites. Comme cela a été décrit ci-dessus, le CPU 16 est capable de déterminer la quantité de mémoire disponible selon qu'une, deux ou aucune des cartes d'extension mémoire 12 et 14 sont installées. En outre, le CPU 16 peut déterminer la quantité de mémoire dispo- nible pour toute combinaison de configuration de la mémoire de CPU 18 et des mémoires 20. La mémorisation et la recherche de données dans la mémoire 20 sont réalisées de façon fondamentalement classique. Comme on peut le voir en figure 4, la mémoire 20 reçoit des données du processeur 10 et fournit des données au processeur 10 sur un bus de données 56. Une adresse mémoire est reçue par un tampon d'adresse 46 à partir du processeur 10 sur la ligne 48. L'adresse est alors appliquée à des amplificateurs de ligne 50 qui appliquent alors l'adresse à la mémoire 20. Le processeur 10 fournit des signaux d'impulsions d'adresse de rangées (RAS) et d'impulsions d'adresse de colonne (CAS) sur des lignes 52 et 54, respectivement. L'utilisation de tels signaux pour commander un accès en mémoire est bien connue dans la technique. Le signal RAS est appliqué directement à la mémoire 20, toutefois le signal CAS est appliqué à la logique de décodage 22. Dans le mode de réalisation décrit ici, la mémoire 20 est partagée en quatre sous-réseaux de mémoire. Comme cela a été décrit ci-dessus, la logique de décodage 22 traite certains des bits d'adresse les plus significatifs pour produire le signal MEM ACK de sortie. Si la logique de décodage 22 détermine que l'adresse correspond à l'espace de mémoire physique se trouvant dans la mémoire 20, elle applique l'un des signaux CAS1, CAS2, CAS3, ou CAS4 à la mémoire 20 en synchronisme avec la réception du signal CAS sur la ligne 54. La logique de décodage 22 produit le signal CAS approprié sur la base duquel les quatre sous-réseaux sont adressés. On notera que l'invention décrite ci-dessus peut être mise en oeuvre sous d'autres formes particulières sans sortir du domaine de l'invention. REVENDICATIONS 1. Mémoire extensible à auto-reconfiguration, dans un système d'ordinateur dans lequel des données sont représentées par des multiplets numériques, chacun des multiplets numériques compre- nant une pluralité de bits numériques et dans lequel lesdites données sont mémorisées dans un espace mémoire ordonné contiguë ayant des emplacements adressables séquentiellement pour mémori- sation des multiplets numériques, ce système d'ordinateur compre- nant une unité centrale (CPU 16) et un chassis muni d'une pluralité de réceptacles pour recevoir des modules de circuit numériques, caractérisée en ce qu'elle comprend: une mémoire de CPU (18) pour mémoriser un nombre X pré- déterminé de multiplets numériques;' des premiers moyens de sortie (28) associés à la mémoire de CPU pour fournir un premier signal numérique représentant la valeur de X; une pluralité de m cartes d'extension mémoire (12, 14) pouvant être sélectivement insérées dans lesdits réceptacles, chacune des cartes d'extension mémoire comprenant: une mémoire (20) pour mémoriser un nombre prédéterminé Yi (i = 1 à m) de multiplets numériques,. des moyens de cavaliers pour fournir un second signal numérique représentant la valeur de Yi, un premier moyen d'entrée pour recevoir le premier signal numérique, et des seconds moyens d'entrée pour recevoir un troisième signal numérique représentant, dans une nième carte d'extension mémoire, un nombre total X + Yi + Y2 +... + Yn-1 de multiplets numériques de mémoire ayant des adresses d'ordre plus faible qu!une adresse d'ordre inférieur dans ladite nième carte d'extension mémoire; chacune des m cartes d'extension mémoire comprenant des moyens de logique de décodage pour combiner le second signal numé- rique à l'un des premier et troisième signaux numériques pour pro- duire un quatrième signal numérique représentant, dans la nième carte d'extension mémoire, un nombre total X + Y1 + Y2 +... + Yn-1 + Yn de multiplets pumériques de mémoire, le quatrième signal numé- rique étant fourni au second moyen d'entrée d'une (n+l)ième carte d'extension mémoire adjacente; d'o il résulte que le quatrième signal numérique de chacune des m carte d'extension mémoire représente un nombre total cumulatif de multiplets de mémoire dans le système d'ordinateur. 2. Mémoire extensible à auto-reconfiguration selon la revendication 1, caractérisée en ce que m égale 2. 3. Mémoire extensible à auto-reconfiguration selon la revendication 1, caractérisée en ce que les moyens logiques de décodage (22), dans la nième carte d'extension mémoire, calculent une plage d'adresses correspondant au nombre prédéterminé Yn de multiplets numériques. 4. Mémoire extensible à auto-reconfiguration selon la revendication 3, caractérisée en ce que chacune des m cartes d'extension mémoire comprend en outre des troisièmes moyens d'entrée pour recevoir une adresse à laquelle on accède par le CPU et des moyens de sortie associés aux moyens logiques de décodage pour produire, dans la nième carte d'extension mémoire, un cin- quième signal numérique pour indiquer quand l'adresse à laquelle on veut accéder par le CPU se trouve dans la gamme d'adresses corres- pondant à Yn. 5. Mémoire extensible à auto-reconfiguration selon la revendication 4, comprenant en outre des moyens de calcul pour déterminer un espace mémoire total dans le système d'ordinateur, caractérisée en ce qu'elle comprend: des moyens pour envoyer une séquence d'adresses incré- mentiellement d'ordre plus élevé vers les troisièmes moyens d'entrée de chacune des cartes d'extension mémoire; et des moyens pour tester le cinquième signal numérique de chacune des cartes d'extension mémoire pour déterminer quand une adresse de la séquence d'adresses incrémentiellement d'ordre plus élevé n'est pas à l'intérieur de l'une quelconque des plages d'adresses correspondant à Yi; d'o il résulte que l'espace mémoire total est déterminé par une dernière adresse de ladite séquence d'adresses d'ordre séquentiellement plus élevé qui se trouve à l'intérieur de l'une des plages d'adresse correspondant à Yi. 6. Mémoire extensible à auto-reconfiguration selon la revendication 1, caractérisée en ce que l'une quelconque de la pluralité de cartes d'extension mémoire peut être insérée dans l'un quelconque des réceptacles. 7. Mémoire extensible à auto-reconfiguration, dans un système d'ordinateur dans lequel des données sont représentées par des multiplets numériques, chacun des multiplets numériques compre- nant une pluralité de bits numériques et dans lequel lesdites données sont mémorisées dans un espace mémoire ordonné de façon contiguë comprenant des emplacements séquentiellement adressables pour mémorisation des multiplets numériques, ce système d'ordinateur comprenant une unité centrale (CPU) et un châssis com- prenant au moins deux réceptacles pour recevoir des modules de circuit numérique, caractérisée en ce qu'elle comprend: une mémoire de CPU (16) pour mémoriser un nombre X pré- déterminé de multiplets numériques; un premier moyen de sortie associé à la mémoire de CPU pour fournir un premier signal numérique représentant la valeur de X; une première carte d'extension mémoire (12) sélecti- vement insérable dans un premier des réceptacles, la première carte d'extension mémoire comprenant: - une première carte mémoire (20) pour mémoriser un nombre prédéterminé Y1 de multiplets numériques, - des premiers moyens de cavaliers pour fournir un second signal numérique représentant la valeur de Y1, - des premiersmoyens d'entrée pour recevoir le premier signal numérique, et - des premiers moyens de décodage (22) pour combiner les premier et second signaux numériques pour produire un troisième signal numérique représentant un nombre total X + Yl de multiplets numériques de mémoire; une seconde carte d'extension mémoire (14) sélectivement insérable dans un second desdits réceptacles, la seconde carte d'extension mémoire comprenant: - une seconde carte mémoire (20) pour mémoriser un nombre prédéterminé (Y2) de multiplets numériques, des seconds moyens de cavaliers pour fournir un quatrième signal numérique représentant la valeur de Y2, - un second moyen d'entrée pour recevoir le troisième signal numérique, et - des seconds moyens de décodage logique (22) pour com- biner les troisième et quatrième signaux numériques pour produire un cinquième signal numérique représentant un nombre total X + Y1 + Y2 de multiplets numériques de mémoire. 8. Mémoire extensible à auto-reconfiguration selon la- revendication 7, caractérisée en ce que les première et seconde cartes d'extension mémoire sont identiques. 9. Mémoire extensible à auto-reconfiguration selon la revendication 7, caractérisée en ce que les premiers et seconds moyens logiques de décodage calculent une plage d'adresses cor- respondant aux nombres prédéterminés Y1 et Y2 de multiplets numé- riques, respectivement. 10. Mémoire extensible à auto-reconfiguration selon la revendication 9, caractérisée en ce que chacune des première et seconde cartes d'extension mémoire comprend en outre des troisième moyens d'entrée pour recevoir une adresse à laquelle on veut accé- der par le CPU et des moyens de sortie pour produire un sixième signal numérique pour indiquer quand l'adresse à laquelle on veut accéder par le CPU se trouve à l'intérieur de la plage d'adresse correspondant à Y1 + Y2. 11. Mémoire extensible à auto-reconfiguration selon la revendication 10, comprenant en outre.des moyens de calcul pour déterminer un espace mémoire total dans le système d'ordinateur, caractérisée en ce qu'elle comprend: des moyens pour envoyer une séquence d'adresse d'ordre incrémentiellement plus élevé vers les troisième moyens d'entrée de chacune des cartes d'extension mémoire; et des moyens pour tester ledit sixième signal numérique de chacune des cartes d'extension mémoire pour déterminer quand une adresse de ladite séquence d'adresse d'ordre incrémentiellement plus élevé ne se trouve pas à l'intérieur de ladite plage d'adresses correspondant à Yt + Y2, d'o il résulte que l'espace mémoire total est déterminé par une dernière adresse de la séquence d'adresses d'ordre incré- mentiellement plus élevé qui se trouve à l'intérieur de ladite plage d'adresses correspondant à Y1 + Y2. 12. Procédé pour déterminer un espace mémoire total dans un système d'ordinateur dans lequel des données sont représentées par des multiplets numériques, chacun de ces multiplets numériques comprenant une pluralité de bits numériques et dans lequel les données sont mémorisées dans un espace mémoire ordonné de façon contiguë comprenant des emplacements séquentiellement adressables pour la mémorisation de multiplets numériques, ce système d'ordinateur comprenant: une unité centrale (CPU) (16); une mémoire de CPU (18) pour mémoriser un nombre pré- déterminé X de multiplets numériques; un chassis comprenant une pluralité de réceptacles pour recevoir des modules de circuit numérique; une pluralité de m cartes d'extension mémoire sélecti- vement insérables dans les réceptacles, chacune des cartes d'extension mémoire comprenant une mémoire pour mémoriser un nombre prédéterminé Yi (i = 1 à m) de multiplets numérique; ce procédé étant caractérisé en ce qu'il comprend les étapes suivantes: (a) produire dans le CPU un premier signal numérique représentant la valeur de X; (b) recevoir le premier signal numérique sur une nième carte d'extension mémoire; (c) produire un second signal numérique interne à chacune des cartes d'extension mémoire représentant la valeur de Yi; (d) produire un troisième signal numérique représentant un nombre total X + Y1 + Y2 +... + Yn-1 de multiplets numériques de mémoire ayant des adresses d'ordre inférieur à une adresse d'ordre le plus faible dans la nième carte d'extension mémoire; (e) recevoir le troisième 'signal numérique sur la nième carte d'extension mémoire; (f) combiner le second signal numérique à l'un des premier et troisième signaux numériques pour produire un quatrième signal numérique représentant, dans la nième carte d'extension mémoire, un nombre total X + Y1 + Y2 +... + Yn-1 + Yn de multi- plets numériques de mémoire, le quatrième signal numérique étant fourni au second moyen d'entrée d'une (n+l)ième carte d'extension mémoire adjacente; (g) calculer, dans la nième carte d'extension mémoire, une plage d'adresses correspondant au nombre Yn prédéterminé de multiplets numériques; (h) envoyer une séquence d'adresse d'ordre incrémen- tiellement plus élevé à partir du CPU vers les troisième moyens d'entrée de chacune des cartes d'extension mémoire; (i) produire, dans la nième carte d'extension mémoire un cinquième signal numérique indiquant si chaque adresse de ladite séquence d'adresse d'ordre séquentiellement plus élevé est à l'intérieur de ladite plage d'adresses correspondant à Yn; (j) tester le cinquième signal numérique de chacune des cartes d'extension mémoire pour déterminer quand une adresse de la séquence d'adresse d'ordre incrémentiellement plus élevé ne se trouve pas à l'intérieur desdites plages d'adresses correspondant à Yi; d'o il résulte que l'espace mémoire total est déterminé par une dernière adresse de ladite séquence d'adresses d'ordre in- crémentiellement plus élevé qui se trouve à l'intérieur de l'une des plages d'adresses correspondant à Yi. WàVD effl $NV ADIO H IM 9FSe 96 - g/.;>9 997/4/ 0// 3HVD a9uqg JAV SHIOWMSa/b9 P.7/' s77 /o, ZwZHV a2IEZ IArY _IO;t se -9eh>! 999/f1 9 Ess2r O/o g;gHD effl J;NYAY -'ION:9 N saO 99s;ztz 997e w 0/ 3JHV ez,,u $NVAY uIOm sa aF/'F 997e7N9 F99/4'e //0 .rHD amoa. $zA'A ZIOWg G 93F/ WgF/ 9/ 7s.F/F /00 W;gD affaz JNAY WIIO[4NSi.a 9*'Q>99Y 293 99-7, ooo ZWHV am ag $NVAV.7&IOHW ZG S9.V,,97e9 / 99.31 2 7;') 000 ZHV aa.arl+nc 'W M4 NOI$INI raG WHD le NA -IOEWZW-g SyIW-99- 9et9 MDID0OS 11201Y Nilb 7èlioNaw 9 E'; 7' r g[ or S | itbIOJ ot I a09 N/ OZ:LIR:E 9E- 2790 fl Zl OZ9/ PL. II/2 l 'EMPLACEMENT MEMOIRE EST SUR LA MEM. L'EMPLACEMENT MEMOIRE N'EST PAS SUR / LA CARTE D'EXTENSION 46 50 20 ADRESSE 48 _ MEMOIRE * 42 cas s BUS DE DONNEES C4S 2 I2 RPS , C,,'CtSIZE.. C,2 S lZE LOGIQUE 42 BITS-D'ADRESSE DE LES PLUS SIGNIFICATIFS DECODAGE s'/ OUT 54J GS MEM AKIZE 54 f CAS MEM ACK - _,, o o 7.2