FR 2626690 A1 19890804 FR 8816310 A 19881212 L'invention concerne d'une manière générale le do- maine des circuits de maintien de signaux d'horloge et en par- ticulier un circuit servant à délivrer un signal. d'horloge possédant une précision prédéterminée, lors de la perte d'un signal d'horloge de référence. Dans des applications de transmission numérique de données, les données sont transmises de façon typique sous la forme d'une série de bits numériques à un récepteur. Un accès aux données impose que le récepteur soit synchronisé sur l'émetteur. De façon typique un signal d'horloge est en- voyé à la fois à l'émetteur et au récepteur de manière à éta- blir une telle synchronisation. Dans des systèmes de télécommunications, un signal d'horloge de référence extrêmement précis est délivré par une source centrale, comme par exemple une horloge installée d'une manière centrale à l'intérieur d'un réseau ou bien une horlo- ge étalon disponible, du type connu sous l'appellation GPS, Loran, etc. Les dispositifs, qui sont commandés par une hor- loge, reçoivent le signal d'horloge de référence, et la phase de ces dispositifs est verrouillée sur ce signal. Tant que le signal de référence est maintenu, le dispositif dépendant peut fonctionner de façon fiable. Si le signal de référence est altéré ou perdu, il apparaît des erreurs. Dans l'art antérieur, on utilisait un circuit de maintien du signal d'horloge pour remplacer le signal d'horlo- ge de référence par un signal d'horloge local lors de l'alté- ration ou de la perte du signal de référence. Dans une forme de réalisation de l'art antérieur, un oscillateur commandé par la tension (VCO) est verrouillé, du point de vue de-la phase et de la fréquence, sur le signal d'horloge de référence. Un comparateur de phase produit un niveau de tension de déca- lage, utilisé pour délivrer une tension de commande pour l'os- cillateur VCO de manière que le signal de sortie du circuit coîncide avec le signal d'horloge de référence d'entrée. La tension de décalage est envoyée à un convertisseur analogi- que/numérique, convertie en un mot numérique et mémori- sedans une mémoire. Le signal d'horloge de référence d'entrée est contrôlé et, s'il subit une altération ou est perdu, le mot numérique mémorisé dans la mémoire est envoyé à un con- vertisseur numérique/analogique. La tension de sortie analo- gique du convertisseur numérique/analogique est envoyée à l'os- cillateur commandé par la tension, ce qui provoque l'envoi la ten- sion de décalage correcte à cet oscillateur de manière que le signal d'horloge de sortie coincide avec le signal d'horlo- ge de référence perdu. La mémoire mémorise la tension de dé- calage courante valable, déterminée et mémorisée suffisamment longtemps avant la perte du signal de référence, pour être précise. Lorsque le signal d'horloge de référence est disponi- ble, le système est actif, la tension de décalage variant en réponse à des conditions variables dans le circuit. Lorsque le signal d'horloge de référence est perdu, le fonctionnement du système devient statique, en fonction de la valeur courante valable de la tension de décalage mémorisée. Ce circuit de maintien d'un signal d'horloge de l'art antérieur présente un certain nombre d'inconvénients. Tous les éléments utilisés présentent des caractéristiques qui varient en fonction du vieillissement et de la tempéra- ture. En outre les dépendances du convertisseur analogique/ numérique, du convertisseur numérique/analogique et de l'os- cillateur commandé par la tension vis-à-vis du temps et de la température sont toutes indépendantes les unes des autres de sorte que, dans le temps, le signal de sortie produit pen- dant la phase de maintien du signal d'horloge varie en fonc- tion de ces variables. Dans les systèmes de télécommunications il est nécessaire que ce signal d'horloge de référence soit extrêmement précis. En raison de l'altération, intervenant en fonction du temps et de la température, du circuit de main- tien du signal d'horloge de l'art antérieur, cette précision se perd lorsque le signal d'horloge de référence n'est pas disponible pendant de longs intervalles de temps. C'est pourquoi un but de la présente invention est de fournir un circuit de maintien du signal d'horloge, dont les dépendances vis-à-vis du temps et de la température peu- vent être réduites au minimum. Un autre but de la présente invention est de four- nir un circuit de maintien du signal d'horloge, qui délivre un signal d'horloge maintenu, dans des tolérances fixées. Un autre but de la présente invention est de four- nir un circuit de maintien d'un signal d'horloge, dans lequel des variables peuvent être isolées et commandées. La présente invention fournit un circuit de main- tien d'un signal d'horloge,qui délivre un signal d'horloge de remplacement, dans le cadre de paramètres prédéterminés. Le circuit selon la présente invention présente une seule com- posante, qui dépend du temps et de la température. En choisis- sant les paramètres des composants de manière qu'ils se si- tuent à l'intérieur des tolérances désirées, la précision du circuit est conservée. Conformément à la présente invention, un circuit numérique est associé à une source de production d'une fréquence locale précise, du type à quartz, servant à délivrer un signal d'horloge de remplacement. La phase d'un oscillateur commandé par la tension est verrouillée sur un signal d'horloge de référence, de ma- nière à délivrer un signal de sortie désirée. La fréquence du signal de sortie est comparée à une fréquence étalon locale, en vue de l'obtention d' une fréquence de décalage utilisée pour commander un synthétiseur de fréquence. La fréquence de déca- lage est mémorisée numériquement. La fréquence de décalage est déterminée comme étant la différence entre la fréquence de référence d'entrée et la fréquence étalon. Lors de la per- te du signal d'horloge de référence, la fréquence de décalage mémorisée est utilisée pour commander le synthétiseur de fré- quence, conjointement avec la fréquence étalon locale, de ma- nière à fournir un signal d'horloge en remplacement acceptable. Le comparateur de fréquence, la mémoire et le synthétiseur sont tous numériques de manière à être indépendants du temps et de la température. La fréquence étalon locale peut être choisie de manière à satisfaire aux tolérances requises du point de vue du temps et de la température. En choisissant une fréquence étalon locale possédant des tolérances se si- tuant dans une gamme prédéterminée, on peut produire de fa- çon indéfinie un signal admissible de maintien du signal d'hor- loge. Dans la forme de réalisation préférée de la présen- te invention, un signal de référence est envoyé à un compara- teur de phase et à un dispositif de contrôle. Le comparateur de phase est accouplé par l'intermédiaire d'un commutateur à un oscillateur commandé par la tension, dont la phase est verrouillée sur le signal d'horloge de référence. Le signal de sortie de l'oscillateur commandé par la tension constitue le signal de sortie du circuit et est également envoyé à un mélangeur, o il est comparé à une fréquence étalon locale. Le signal de sortie du mélangeur représente la différence des fréquences des signaux de l'entrée. Cette fréquence différen- tielle est envoyée à un comparateur de fréquence, qui déter- mine si le signal de sortie est supérieur ou inférieur au si- gnal de sortie du synthétiseur numérique. Le synthétiseur nu- mérique produit une fréquence qui est, de façon nominale, la fréquence différentielle supposée entre la fréquence étalon et la fréquence de référence d'entrée. Le synthétiseur peut alors être accordé de façon numérique pour s'adapter à la dif- férence de fréquence réelle entre la fréquence de référence d'entrée et la fréquence étalon. Les décalages admissibles de fréquence maximum et minimum plus la fréquence étalon ma- ximale définissent la gamme requise de réglage d'accord. Le signal de sortie du comparateur de fréquence est envoyé à un compteur numérique, qui réalise un comptage progressif ou ré- gressif en fonction du fait que le signal de sortie est supé- rieur ou inférieur à la fréquence étalon. Le signal de sortie du compteur et le signal de sortie formé par la fréquence éta- 262669 0 ion sont envoyés à un synthétiseur de fréquence. Le signal de sortie du compteur commande la fréquence du synthétiseur selon des incréments discrets associés à la résolution minima- le de réglage du synthétiseur. La valeur maximale, formée uni- quement de 1, et la valeur minimale, formée uniquement de 0, correspondent à la portée maximale, sur laquelle le synthéti- seur peut être réglé. Le signal de sortie du compteur est mé- morisé dans un dispositif de manière que, dans le cas d'une perte ou d'une altération du signal, une valeur valable, ob- tenue à un instant antérieur, peut être utilisée pour établir la fréquence de maintien. Le signal de sortie du synthétiseur de fréquence est envoyé à un comparateur de phase ainsi que le signal de sortie du mélangeur. Le signal de sortie de ce comparateur de phase peut être envoyé de façon sélective à l'oscillateur commandé par la tension, lors de la perte du signal de référence. La phase du signal d'entrée de l'oscil- lateur commandé par la tension est alors verrouillée sur le signal de sortie du synthétiseur. Grâce à l'utilisation du signal de sortie du synthétiseur pour réaliser le verrouillage de la phase de l'oscillateur commandée par la tension, la fré- quence de sortie conserve le même décalage par rapport à l'éta- lon, que celui déterminé avant la perte du signal de réfé- rence. Toute variation de la fréquence de sortie est par conséquent entièrement commandée par les caractéristiques de variation, en fonction du temps et de la température, du si- gnal de référence de fréquence. D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: - la figure 1 représente un schéma-bloc montrant un circuit de maintien d'un signal d'horloge de l'art antérieur; - la figure 2 représente un schéma-bloc montrant le circuit de maintien d'un signal d'horloge selon la présente invention; - les figures 3a et 3b représentent des schémas- blocs montrant une autre forme de réalisation du circuit de maintien du signal d'horloge conforme à la présente invention. On va décrire un circuit de maintien du signal d'hor- loge, qui est indépendant du temps et de la température. Dans la description qui va suivre, de nombreux détails spécifiques, comme par exemple la fréquence de référence, la fréquence éta- lon locale, la largeur d'un bus, etc, sont décrits de façon détaillée afin de fournir une description plus complète de la présente invention. Mais il est évident pour un spécialiste de la technique que la présente invention peut être mise en oeuvre sans ces détails spécifiques. Dans d'autres cas, on n'a pas décrit de façon détaillée des caractéristiques bien connues afin de ne pas obscurcir l'exposé de la présente in- vention. L'émission et la réception de signaux numériques exigent que le récepteur échantillonne de façon précise cha- que bit ou impulsion dans la position correcte, dans laquelle Elle se trouve dans le trains d'impulsions arrivant. Dans de nombreuses applications dans le domaine des télécommunications, un signal d'horloge de référence est délivré à la place d'un signal de cadencement produit localement, pour réaliser la synchronisation de l'émetteur/du récepteur. Dans les dispositifs qui fonctionnent en étant dépendants du signal de référence d'horloge,on utilise un circuit de verrouillage de phase pour l'adaptation à la phase du signal d'horloge de référence. Dans le cas d'une perte du signal d'horloge de référence, ces dis- positifs dépendants ne peuvent pas fonctionner de façon pré- cise. C'est pourquoi un grand nombre de tels dispositifs com- portent un circuit de maintien du signal d'horloge servant à remplacer le signal d'horloge de référence dans le cas de sa perte. Un circuit de maintien d'un signal d'horloge de l'art antérieur est représenté sur la figure 1. Ce circuit de maintien du signal d'horloge utilise un oscillateur comman- dé par la tension (VCO) pour réaliser, de façon sûre, le verrouilla- ge sur un signal d'horloge de référence. Un comparateur de phase est utilisé pour produire un signal de tension de déca- lage, utilisé pour commander l'oscillateur commandé par la tension. Le signal de tension de décalage le plus récent est mis sous forme numérique et est mémorisé dans une mémoire. Dans le cas d'une perte du signal de référence, la valeur de décalage mémorisée est convertie sous forme analogique et est envoyée à l'oscillateur commandé par la tension. Puis l'oscil- lateur commandé par la tension est utilisé pour délivrer un signal d'horloge de remplacement, jusqu'à ce que le signal d'horloge de référence puisse à nouveau être rétabli. En se référant encore à la figure 1, on voit qu'un signal d'horloge de référence 10 est envoyé à un comparateur de phase 11. Le signal d'horloge de référence 10 est également envoyé, dans la ligne 25, à un détecteur 12. Le signal de sor- tie 17 du comparateur de phase 11 est envoyé, par l'intermé- diaire d'un commutateur 16, à un oscillateur commandé par la tension 13. Le signal de sortie 14 de l'oscillateur commandé par la tension 13 est envoyé par réaction, dans la ligne 15, au comparateur de phase 11. Par conséquent le signal de sortie 17 du comparateur de phase 11 est un signal de décalage indi- quant le degré de variation entre le signal de référence 10 et le signal de sortie de l'oscillateur commandé par la ten- sion 13. Ce signal de décalage est utilisé pour piloter l'os- cillateur commandé par la tension 13 de manière que le signal de sortie 14 de cet oscillateur coincide avec le signal d'hor- loge de référence 10. Le signal de sortie du comparateur de phase 11 est également accouplé, par l'intermédiaire de la ligne 20, à un convertisseur analogique/numérique 21. La tension de décalage est convertie en un mot numérique, qui est envoyé à une mémoi- re 23. Ce mot numérique est envoyé à un convertisseur numéri- que/analogique 24, est mis sous forme analogique et est déli- vré dans la ligne 18. Le commutateur 16 raccorde l'oscillateur commandé par la tension 13 à la ligne 17 ou 18, d'une manière dépendant du mode de fonctionnement. Si le signal d'horloge de référence 10 est disponible, le commutateur 16 accouple l'oscillateur commandé par la tension 13 à la ligne 17. Si le détecteur 12 détecte une altération ou une perte du signal d'horloge de référence 10, le signal de commande présent dans la ligne 19 amène le commutateur 16 à accoupler l'oscillateur commandé par la tension 13 à la ligne 18 (la sortie du convertisseur numérique/analogique 24). Dans cette phase de fonctionnement, une valeur valable prédéterminée, qui a été mémorisée dans la mémoire 23, est utilisée en tant que valeur de décalage pour l'oscillateur commandé par la tension 13. Le signal de sortie 14 obtenu sur la base de cette valeur de décalage est alors utilisé en tant que signal d'horloge délivré par le dis- positif. Il existe plusieurs inconvénients associés au cir- cuit de maintien d'un signal d'horloge de l'art antérieur sur la figure 1. Le convertisseur analogique/numérique 21, le con- vertisseur numérique/analogique 24 et l'oscillateur commandé par la tension 13 possèdent tous des caractéristiques de per- formance, qui varient en fonction du temps et de la tempéra- ture. De façon spécifique, de tels éléments subissent des va- riations dues au vieillissement ainsi que des variations de performance et sont soumis à des tolérances, par suite de variations de la température de l'environnement. C'est pour- quoi, bien que la valeur de décalage numérique mémoriséedans la mémoire 23 puisse être précise au moment de la perte du signal d'horloge de référence, si l'environnement du circuit varie ou bien si le signal d'horloge de référence est perdu depuis un intervalle de temps conséquent, un signal de sortie de l'oscillateur commandé par la tension 13 n'est plus fiable. Dans certaines applications dans le domaine des télécommunica- tions, des précisions très élevées sont exigées. Par exemple pour un circuit de maintien d'un signal d'horlogemaintenant un signal d'horloge de niveau 3, il est nécessaire d'avoir des précisions de l'ordre de quelques parties par 10 millions. Etant donné que les caractéristiques de vieillissement et les caractéristiques de variation en fonction de la température, des composants respectifs ne sont pas linéaires, ni uniformes, il est impossible de régler par avance de façon précise des tolérances dans un tel système. La présente invention permet d'éviter les problèmes de la dépendance visà-vis du temps et de la température dans un circuit de maintien d'un signal d'horloge, grâce à l'utili- sation d'un circuit numérique ne comportant qu'un composant dépendant du temps/de la température, dont les tolérances sont connues et se situent dans des limites admissibles. La pré- sente invention utilise un quartz local de référence possédant une précision supérieure à 1 partie par 10 millions. La fré- quence du signal de sortie de cette horloge locale est compa- rée au signal d'horloge de référence d'entrée, pour l'obtention dune fréquence de décalage. Cette fréquence de décalage comman- de un compteur progressif/régressif numérique, dont le signal de sortie commande un synthétiseur de fréquence. Le synthéti- seur de fréquence fournit la représentation numérisée de la fréquence de décalage et est mis à jour en permanence. La mé- moire numérique est utilisée pour mémoriser la fréquence de décalage valable la plus récente. Si le signal de référence d'entrée est perdu ou est défaillant, la fréquence mémorisée numériquement est combinée à la fréquence de référence de l'hor- loge locale pour fournir le signal d'horloge désiré. Les com- posants numériques sont indépendants vis-à-vis du temps et de la température. C'est pourquoi la seule variable dans le circuit de la présente invention est la fréquence de référence d'horloge locale. En choisissant un oscillateur à quartz four- nissant la fréquence de référence, dont la précision se situe dans les limites désirées, on obtient un signal d'horloge main- tenu hautement précis. La présente invention établit également la précision du point de vue de la phase, de manière que dans le cas d'une perte du signal, l'intégrité de la phase ne soit pas perdue. La forme de réalisation préférée de la présente in- vention est illustrée sur la figure. Le signal de référence est envoyé à un comparateur de phase 11, dont le signal de sortie 50 est utilisé pour commander un oscillateur comman- dé par la tension 29. Cet oscillateur 29 peut être un oscil- lateur VCXO (oscillateur à quartz commandé par la tension), si on le désire, ou bien n'importe quel autre moyen approprié de production d'une fréquence, dont la phase peut être verrouil- lée sur le signal de référence d'entrée 10. Le signal de sor- tie de l'oscillateur commandé par la tension 29, présent sur le noeud 51, est envoyé à un diviseur 27. L'oscillateur com- mandé par la tension 29 peut posséder une fréquence nominale supérieure ou inférieure à la fréquence du signal de référence d'entrée 10. Dans la forme de réalisation préférée de la pré- sente invention, la fréquence nominale de l'oscillateur com- mandé par la tension 29 est supérieure au signal de référence d'entrée 10. C'est pourquoi la fréquence doit être divisée par le diviseur 27. Le signal de sortie 28 du diviseur 27 est envoyé au comparateur de phase 11 de manière à réaliser un verrouillage de phase avec la fréquence de référence d'entrée 10. Le signal de sortie du diviseur 27 constitue également le signal de sortie du circuit de maintien du signal d'horloge. D'une manière générale, au démarrage, le signal de sortie 28 est amorti jusqu'à ce que sa phase soit verrouillée sur le signal de référence d'entrée 10. La sortie du comparateur de phase 11 est ac- couplée à l'oscillateur commandé par la tension 29 par l'in- termédiaire du commutateur 30. Un dispositif de contrôle 26 contrôle la fréquence du signal de référence d'entrée 10. Si la fréquence du signal de référence d'entrée possède une pré- cision située dans la gamme désirée (environ plus ou moins 15 ppm), alors la phase de l'oscillateur commandé par la ten- sion 29 est verrouillée sur le signal de référence d'entrée , de sorte que le signal de sortie 28 est en phase avec le signal de référence d'entrée. Si le signal d'entrée est perdu ou devient non valable, le dispositif de contrôle 26 envoie un signal de commande dans la ligne 31 de manière àaccoupler le commutateur 30 à un dispositif servant à délivrer une fré- quencederéférence interne du circuit de maintien du signal d'horloge selon la présente invention. Si on désigne par F0 la fréquence du signal de ré- férence d'entrée 10, le signal de sortie de l'oscillateur com- mandé par la tension 29 est égal à un multiple "N" de FO' Par conséquent le signal de sortie présent sur le noeud 51 de l'os- cillateur commandé par la tension 29 est N.F0. Cette valeur est envoyée au mélangeur 35. Le circuit de maintien du signal d'hor- loge selon la présente invention utilise un dispositif 36 pro- duisant une fréquence de référence, qui, dans la forme de réa- lisation préférée, est un quartz délivrant une fréquence de référence possédant une tolérance située dans les tolérances désirées de la fréquence du signal d'entrée 10. La fréquence nominale délivrée par le dispositif36délivrant la frquence de référence est N.F + Fd.calage Par conséquent le signal de sortie du mé- 0 decalage langeur 35 sur le noeud 49 est Fdécalage qui représente le décalage entre la fréquence nominale du signal à phase verrouil- lée de l'oscillateur commandé par la tension 29 et la fréquen- ce du dispositif 36 produisant la fréquence de référence lo- * cale. Le signal de sortie 37 du dispositif 36 produisant la fréquence de référence locale est envoyé au synthétiseur de fréquence 38. Le synthétiseur 38 produit une fréquence syn- thétisée qui est égale, de façon nominale, à Fdécalage. Lafré- quence de décalage Fdécalage sortie du synthétiseur, présente sur le noeud 39, est envoyée à un comparateur de fréquence , conjointement avec le signal de sortie 49 du mélangeur 35. Le comparateur de fréquence 40 sélectionne l'une des sor- ties 41 et 42 en fonction du fait que la fréquence Fdécalage est supérieure ou inférieure à Fdécalage sortie Le signal de sortie du comparateur de fréquence 40 amène le compteur 45 à exécuter un comptage progressif ou régressif sur un incré- ment égal à la valeur présente sur la sortie sélectionnée 41 ou 42. Cette valeur numérique représente la différence entre Fdcalag et Fdcaage sorti Le signal de sortie du compteur décalage décalage sortie est envoyé à un registre de mémoire 46, qui, dans la forme de réalisation préférée de la présente invention, est un re- gistre FIFO. Le signal de sortie du compteur 45, présent dans la ligne 48, est également envoyé au synthétiseur 38 de maniè- re à fournir une valeur de compensation de manière que Fdécalage sortie soit égale à Fdécalage' Le dispositif de contrôle 26 délivre un signal de validation de comptage circulant dans la ligne 43 pour aboutir au compteur 45. Lorsque la fréquence de référence d'entrée est valable, le signal de validation de comptage présent dans la ligne 43 valide le compteur 45 de sorte qu'une valeur de compensation valable peut étre produite pour le dispositif 36 produisant la référence locale. Lors de la perte de la fré- quence de référence d'entrée 10 ou bien dans le cas o la fré- quence d'entrée 10 n'est plus valable, le dispositif de con- trôle 26 délivre un signal parallèle de validation de charge au compteur 45 par l'intermédiaire de la ligne 44. Ceci valide l'envoi de la valeur comptée mémorisée la plus récente dans le registre 46, au compteur 45. Cette valeur de comptage est envoyée par l'intermédiaire de la ligne 48 au synthétiseur 38. Le signal de sortie du synthétiseur 38 au niveau du noeud 39 est envoyé au comparateur de phase 34 conjointement avec le signal de sortie du mélangeur 35. La sortie 33 du compara- teur de phase 34 est accoupléepar l'intermédiaire du commuta- teur 30 à l'oscillateur commandé par la tension 29. Cet oscil- lateur 29 est alors verrouillé sur la fréquence de référence locale délivrée par le dispositif 36. Etant donné que la phase du signal de fréquence de référence local délivré par le dis- positif 36 a été verrouille sur le signal de sortie du circuit, 26?6690 la continuité de la phase est conservée lors de la commutation faisant passer de la fréquence de référence d'entrée 10 à la fréquence de référence locale délivrée par le dispositif 36. Une autre forme de réalisation de la présente in- vention est représentée sur les figures 3a et 3b. Dans la des- cription de cette autre forme de réalisation, on va indiquer des valeurs de fréquences spécifiques uniquement à titre d'exem- ple. Il apparaîtra à l'évidence au spécialiste de la techni- que que l'on peut utiliser n'importe quelle valeur de fréquen- ce appropriée, avec le circuit conforme à la présente inven- tion. Comme cela a été décrit précédemment, la présente in- vention s'applique en particulier dans le domaine des télécom- munications et notamment en tant que circuit de maintien d'un signal d'horloge, pour une hiérarchie d'horloge de niveau 3. Deux signaux de référence d'entrée 0lOa et O10b sont envoyés à un circuit de sélection de référence 58. Le circuit de sé- lection de référence 58 sélectionne le signal de référence primaire 10a et le signal de référence d'assistance 10b. Le signal d'entrée sélectionné est indiqué par des diodes LED et 66 prévues facultativement, qui indiquent la sélection respectivement du signal de référence 10a ou du signal de ré- férence 0lob. Le circuit de sélection de référence 58 comporte des moyens pour déterminer la précision du signal d'entrée sélectionné 10a ou 10b. Sauf si la précision du signal d'en- trée peut être déterminée, un signal d'amortissement 91 est envoyé à l'étage d'attaque 52 de bus, qui atténue le signal de sortie 92 du circuit. Le circuit de sélection de référence 58 délivre un signal d'alarme d'entrée 53 et un signal 52 de défaillance de l'unité. Des signaux d'entrée/sortie actifs 54 et 55 fournissent au circuit de sélection de référence 58 une information concernant l'état du signal de référence. Un signal à niveau bas présent sur ces entrées indique des dé- faillances du signal de référence. Le signal d'entrée de syn- chronisation 56 est prévu de manière que les signaux d'entrée/ 26?6690 sortie actifs 54 et 55 soient réglés en phase avec les signaux d'entrée de référence 10a et lOb. Une fois que l'un des signaux de référence d'entrée a et lOb a été sélectionné, le signal est envoyé dans la ligne 59 à un comparateur de phase 11. Dans le contexte du niveau 3, la fréquence nominale de ce signal de sortie pré- sent dans la ligne 59 est égale à 4 kHz. Le signal de sortie du comparateur de phase 11 est envoyé par l'intermédiaire d'un commutateur 30 à un oscillateur commandé par la tension 29, qui produit un signal de sortie d'une fréquence de 3,088 MHz. Le signal de sortie de l'oscillateur VCO 29 sur le noeud 51 est envoyé à un circuit 27 réalisant une division par N, N étant égal à 772. Le signal de sortie 90 du diviseur 27 possè- de une fréquence nominale de 4 kHz. Le signal de sortie est envoyé au comparateur de phase 11, ce qui complète la bou- cle de verrouillage de phase. Le signal de sortie 90 est éga- lement envoyé à l'étage d'attaque de bus 93, dont le signal de sortie 92 est un signal d'horloge possédant une fréquence de 4 kHz. Le signal de sortie de l'oscillateur commandé par la tension 29 est également envoyé à un mélangeur 35, dans lequel il est combiné au signal de sortie 57 du dispositif 36 délivrant une fréquence de référence locale. Dans cet exem- ple, le dispositif 36 délivrant la fréquence de référence lo- cal est un oscillateur à quartz délivrant un signal de sortie possédant une fréquence de 3,089 MHz. Par conséquent le signal de sortie du mélangeur 35 possède une fréquence d'une valeur nominale de 1 kHz. Ce signal de sortie est envoyé à un filtre passe-bas 70. Le signal de sortie 79 du filtre passe-bas 70 est envoyé à un détecteur 80. Le signal de sortie 57 du dispositif délivrant la fréquence de référence locale est envoyé au circuit 71 réali- sant une division par M, M étant égal à 4096. Le signal de sortie du diviseur 71 est envoyé à un comparateur de phase 72. Le signal de sortie 73 du comparateur de phase 72 est en- voyé à un oscillateur commandé par la tension 74 qui, dans cet exemple, délivre un signal 75 possédant une fréquence de 8,192 MHz. Ce signal de sortie 75 est envoyé à un circuit 76 réalisant une division par L, L étant égal à 8192. Le signal de sortie du diviseur 76 est un signal 78 possédant une fré- quence nominale de 1 kHz, qui est envoyé au détecteur 80. Le détecteur 80 détermine la différence de fréquen- ce positive ou négative entre le signal de sortie 79 du filtre passe-bas et le signal de sortie 78 du diviseur. Le détecteur 80 envoie un signal de différence de fréquence 81 et un signal à niveau haut/bas 82 à un compteur progressif/ régressif préréglable 83. Un signal de sortie 88 du compteur 83 est envoyé à un compteur préréglable 77 réalisant une division par N. Le signal de sortie 75 de l'oscillateur commandé par la ten- sion 74 est également envoyé au compteur 77 réalisant une di- vision par N. La valeur de N peut être modifiée de manière à verrouiller la fréquence de référence locale délivrée par le dispositif 36 sur le signal de référence d'entrée sélec- tionné 10a ou 10b (en réalité, le compteur préréglable 77 réa- lisant une division par N est utilisé pour délivrer le signal de sortie 78 d'une fréquence nominale de 1 kHz de manière que ce signal de sortie coïncide avec le signal de sortie 79 pos- sédant une fréquence nominale de 1 kHz). Le signal de sortie 89 du diviseur 77 est envoyé au comparateur de phase 72, ce qui complète la boucle de verrouillage de phase. Pendant un fonctionnement normal, la différence (va- leur nominale 1 kHz) entre la fréquence délivrée par l'oscil- lateur commandé par la tension 29 et la fréquence de référence locale délivrée par le dispositif 36 est comparée au signal synthétisé possédant une fréquence de 1 kHz. Cette différence pilote un compteur progressif/régressif de manière à amener le signal synthétisé possédant une fréquence de 1 kHz à coin- cider avec la différence entre la fréquence délivrée par l'os- cillateur commandé par la tension 29 et la fréquence de réfé- rence locale délivrée par le dispositif 36. La résolution du synthétiseur délivrant la fréquence 1 kHz est égale à 0,092 Hz, ce qui correspond à une précision de trois parties pour cent millions. Le signal de sortie 57 du dispositif 36 délivrant la fréquence de la référence locale est envoyé au circuit de sélection de référence 58. Ce signal est envoyé à des divi- seurs 63 et 64 (réalisant respectivement des divisions par 213 14- et 214) , qui délivrent respectivement des signaux d'horloge 61 et 62 pour des registres. Les signaux 61 et 62 mettent à jour les deux registres de mémoire 84 et 85. Les signaux 61 et 62 sont envoyés respectivement aux registres 84 et 85. La valeur de comptage la plus récente 88 nécessaire pour amener la valeur synthétisée 78 possédant une fréquence de 1 kHz a converger vers le signal de sortie 79 possédant une fréquence de 1 kHz est mémorisée dans le registre 85. De façon typique le compteur 83 fonctionne sur la base des signaux d'entrée 81 et 82. Lors de la détection d'une défaillance ou d'une invali- dité des signaux de référence d'entrée, le circuit de sélec- tion de référence 58 délivre un signal de défaillance de réfé- rence 60, qui est envoyé à l'entrée de chargement de comptage du compteur 83. Ceci invalide les signaux d'entrée 81 et 82 et amène le compteur 83 à prendre en charge le contenu du registre 84. Le contenu du registre 84 contient la valeur comp- tée la plus récente nécessaire pour amener la valeur synthéti- sée possédant une fréquence de 1 kHz à converger vers la va- leur de fréquence de référence de 1 kHz. Par conséquent, pen- dant une défaillance de la référence, le circuit de maintien du signal d'horloge selon la présente invention continue à délivrer un signal d'horloge précis. La mémorisation de la valeur de comptage et la synthèse de la fréquence sont numé- riques, la seule variable étant la fréquence de la source 36 délivrant la fréquence de référence locale. Grâce à une pré- sélection d'une fréquence de référence locale dans des limites admissibles, le circuit de maintien du signal d'horloge selon la présente invention délivre un signal de fréquence de réfé- rence approprié indépendamment de variations dans le temps et de variations de la température. Des variations de la fré- quence dans le temps sont éliminées par lissage au moyen d'une constante de temps égale à environ deux minutes, la donnée de différence étant mémorisée dans les registres 84 à 85. Si les deux signaux de référence d'entrée!0a et!Ob sont défail- lants, la phase de l'oscillateur commandé par la tension 29 est verrouillée sur le synthétiseur interne de fréquence, qui utilise les données mémorisées dans les registres 84 et 85 pour remplacer les signaux d'entrée manquants. Pendant une telle période transitoire, le signal de sortie reste ininter- rompu, avec un glissement de phase inférieur à une microsecon- de. Ainsi on obtient un circuit de maintien du signal d'horloge, dans lequel les variations dans le temps et les variations dues à la température sont limitées. REVENDICATIONS 1. Circuit de maintien d'un signal d'horloge, carac- térisé en ce qu'il comporte: des moyens de réception servant à recevoir un pre- mier signal d'horloge possédant une première fréquence et une première phase, à détecter la présence ou l'absence dudit pre- mier signal d'horloge ainsi que la précision de ce signal et délivrant des premier et second signaux, des premiers moyens comparateurs de phase (11) re- cevant ledit premier signal d'horloge et accouplés par l'in- termédiaire de moyens (30) formant commutateur, à des moyens (VCO 29) de production d'une première fréquence, lesdits mo- yens comparateurs de phase envoyant un premier signal de sor- tie auxdits moyens (VCO 29) de production d'une première fré- quence, qui envoient un second signal de sortie auxdits pre- miers moyens comparateurs de phase (11) selon une boucle de réaction, des moyens (36) de production d'une seconde fréquen- ce, délivrant un troisième signal de sortie possédant une se- conde fréquence et une seconde phase et accouplés à des moyens mélangeurs (35), auxquels est envoyé ledit second signal de sortie, lesdits moyens mélangeurs (35) délivrant un quatriè- me signal de sortie représentant la différence entre les fré- quences desdits second et troisième signaux de sortie, des moyens (38) formant synthétiseur de fréquence, accouplés auxdits moyens (36) de production de la seconde fré- quence et délivrant un cinquième signal de sortie représentant la différence nominale entre lesdits second et troisième signaux de sortie, des moyens comparateurs (40) recevant lesdits qua- trième et cinquième signaux de sortie et délivrant un sixième signal de sortie représentant la différence entre lesdits qua- trième et cinquième signaux de sortie, des moyens de mémoire (46) recevant ledit sixième signal de sortie et un signal de commande, de manière à mé- moriser ledit sixième signal de sortie et accouplés auxdits moyens (38) formant synthétiseur de fréquence, et des seconds moyens comparateurs de phase (34) rece- vant lesdits quatrième et cinqième signaux et délivrant un septième signal de sortie, lesdits moyens de réception délivrant ledit signal de commande de manière à provoquer l'envoi d'une valeur mémo- risée dudit sixième signal de sortie auxdits moyens (38) for- mant synthétiseur de fréquence, et un signal de commande pour commuter lesdits moyens formant commutateur (30) pour qu'ils reçoivent ledit septième signal de sortie lorsque ledit pre- mier signal d'holorge n'est pas précis.