FR 2625392 A1 19890630 FR 8718163 A 19871224 ! - Ci r-uit de F'est:: (l de,oi r.teurs d'écrituire de files tampons notamre.ient pour tmtat ter:pore] de paquets auto-acheminables La présente Inventiorn concerne de manière générale la gestion de l'écriture et de la lecture de donnâes dans une pluralit, dé files tampons. P'lus partieu.ii;rement,] 'inventinn a trait i la gestion de l'écriture et de la lecture de paquets dans une pluralité de files tampons Inc]uses dans un système de commutation temporel de paquets as'.";chlrones et éventuellement synchrones. Dans un tel systrme de commutation, des files tampons sont respectivement asso1iees i des multiplex: temporels sortants. Les paquets entrants sent m.;morisés provisoirement, au fur et à mesure de leur arrivc. dans les files associées aux multiplex sortanrs vers lesquels doivent être transris les paquets. Des pointeurs d'é-criture associés respectivement aux files indiquent chacun une première cellule librt de la file correspondante. Les files sont lues cyc iquement su1;; la commalide d'une base de temps s;-lectionn:aut buccew:. "ement en lecture chacune- des file; 'et délivrant u;. pointeur de lecture incrémenté à chaque fin de cycle de lecture des files. i.e débit des paquets entrants destinés à une même file est variable et les paIuet. scrn -crits dan. la file à des instants pratique;ment aléatoires. Une file tampon est dimniensionne pour absorber des fluctuations moye; nnes du débit des paquets entrants par rapport un débit moyen de s.orte que. généralement, le niveau de remplissare des files évolue entre un niveau minimum o la file est vide et un niveau maximum o la file est pleine mais sans atteindre le niveau maximum. Toutefois, des augmentations sporadiques du débit des paquets entrants peuvent être telles que le niveau de remplissage de la file atteint le niveau maximum. Toutes nouvelles écritures de paquets entrants dians la file pleine doivent alors être inhibées en attendant que la file se vide. La présente invention vise: fournir un circuit pour gérer les pointeurs d'écriture d'une plura]lit: de files tampons conçu pour r r- til ti 1 s'd ans intl s yvst -r de comnrua L;: t ion tel qnue déc rit ci-dessus. A cette fin, le circuit selon l'invention pour gérer des pointeurs d'écriture d'une pluralité de.' files tampons, o J est un entier pred'"terminé, mémorisant temporairement par ordre chronologique d'arrivée des groupes de donné.es, avec chaque groupe de donn.es entrant dans les files étant fourni un met d'acheminement sélectant la file tampon dans l'une des cellules de lqî:uelle est 1 écrire le groupe de données entrant, les files étant 1U l ues cycliquement sous la commande d'une base de' temps délivrant d(es adresses des files à lire et un pointeur de lecture de cellules des files, la base de temps incrémentant d'une unité ledit pointeur de lecture ai chaque cycle de lecture de files afin de lire successivement les cellules dans chacunc des files, est caractéris:: en ce qu'il comprend: des moyens pour mimoriser des valeurs décrémentées de J pointeurs d'écriture respectivement associés aux J files tampons, ir, pointeur d'écriture. identifiant une cellule de la file respective susceptible d'être librc pour mé;moriser un prochiair 2" groupe de données entrant i écrire dans ladite file, des moy'ens pour]ire la valeur décrémentée du pointeur d'écriture associi a une file s{lectée dans les moyens pour -,mmoriser en fonction du mot d'acher;inement pendant une écriture d'un groupe de données entrant dans la file sélectée et en fonction de l'adresse de file pendant une lecture d'un groupe de données sortant de la file sélectée, des moyens pour incrémenter d'une unité lai valeur décrément4e lue dans les moyens pour mémoriser afin de déduire la valeur du pointeur d'écriture de la file sélectée, des moyens de comparaison de pointeurs d'écriture et de lecture pour détecter une égalité entre la valeur du pointeur d'écriture associé -' la file sé] ectée et la valeur du pointeur de lecture, et des moyens pour,crire dans les moyens pour mémoriser la valeur déduite du pointeur d'écriture de la file sélectée, soit consécutivement fi l'écriture d'un groupe de données entrant dans la cellule de Ja file sélectée identifiée par le poilteur d'écriture pour laque il: eS moyens de comparaItsfnu ne détectent pas d '; alité entre ia vLielr d'duitte du pointeur d'écriture de la file sFlectée et la valeur du pointeur de lecture, soit consécutivement a la lecture d'un groupe de données sortant dans la file sélecti;e pour laquelle les moyens de comparaison détectent une égalité entre la valeur déduite du pointeur d'écriture de la file sélectée et]a valeur dui pointeur du Jorture. Un autre objectif de l'inrvention est de fournir un système de commutatinn temporel de paquets auto-acheminables pour la mise en oeuvre du circuit pour gérer des pointeurs selon l'invention. A cette fin, un système de commutation temporel de paquets autoacheminables dans Jequel les paquets délivrés par une pluralIt/' de multiple. temporels entrants sont à commuter vers une pluralité de.J ntultiplex temporel. sortants, chaque paquet incluant un mot d'achemirenent identifiant le multiplex sortant vers lequel l) doit être commut. le paquet, ledit syst.ème comprenant: des movc-rs d'entrIe associés respectivement aux multiplex entrants pour détecter les paquets dans les multiplex entrants et les transmettre en synchronisme, et pour produire un bit de signal de validation avec chaque paquet transmis, ledit bit ayant un état logique prédéterminé pour signaler un paquet invalide, des movens reliés aux-t moyens d'entrée pour multiplexer les paquets transmis par les moyens d'entrée, une mémoire tampon comprenant une pluralité de J files tarmpons associées respectivement aux J multiplex sortants pour mmnoriser temporairement les paquets, et des moyens pour démultiplexer les paquets lus cycliquement dans les files de la mémoire tampon sous la commande d'une hase de temps délivrant une adresse de file et un pointeur de lecture de file, et transmettre les paquets d6multiplexés dans les mu]tiplem sortants, est caractérisé en ce qu'il comprend un circuit pour gérer des pointeurs selon l'invention recevant les mots d'acheminement de paquet, le bit de signal de validation, l'adresse de file et le 3 5 pointeur de lecture pour gérer les J pointeurs d'6cr itre respectivement des.1 files tampons dans ladite mémoire tampon. j'' autrenraract'ri.st iques et ci e ntaes] d e J résentu invent ion apparaîtront plus clairement. la lecture de la description suivante en référence au>t dessins annexcis correspondants dans lesquels: - la Fig. 1 est un-bloc-diagramme d'un systA'me de commutation de paiu ets auto-acheminables asynchrones pour la mise en oeuvre du circuit selon l'invention; l- Fig.? montre en détail la structure d'une mémoire tampon JQ a aquet- ot d'un circuit d' inserinn de paquets de synchronis.ation compris dans le syst.me de commutation montré, h la 1(') Fi'g.J - la Fig. 3 montre l'organisation de la mémoire tampon due paquets en une plura.ité de files tampons de paquets respectivement assqccines 3 dus multiple > temporels soti ants du système de C ommu ta t i un. i5 ' - la Fig. t est un bloc-diagramme détaillé d'une première réalisation pr.férée d 'un circuit de gestion des pointeurs c'écriture de files tamnons selon l'invention inclus dans le' sv'stA-me de commutation - la Fig.5 montre des états successifs d'une file tampon au voisinage de l'état "file vide"; - la Fig. 6 montre des Ptats successifs d'une file tampon au voisinage de l'état "file pleine"; et - la Fig. 7 est un bloc- diagramme d'-taill1 d'une seconde réalisation préfér4e du circuit de gestion des pointeurs d'écriture 22- de files tampons selon l'invention. Un commutateur temporel de paquets auto-acheminables asynchrones de longueur fixe, de type. conversion dite paragonale pour la mise en oeuvre du circuit selon l.'invention est décrit, A titre d'exemple, dans les paragraphes suivants. Un commutateur i conversion paragonale est divulgué dans la demande de hrevet EP-A-0] 13639 à laquelle on se reportera pour des informations complémentaires sur ce type de conversion Le commutateur décrit est un commutateur de transit inclus dans un réseau temporel asynchron.e comprenant par exemple trois 33, tages de commutation, des premier et derfy.er étages constitués par des commutateurs de type circuits virtuels et un,'tage interrrdiai re constitu,' par des commullatetlrs de dLIarsit. a].ws--re la cnopmrritation de paquets de longueur fixe provenant de i = 1e multiplex entrants E0 à E15 et. transmettre vers J =]6 multiplex. sortants SO à S]5. Les paquets ont une longueur fixe L égale I =.1 = 16 octets. Chaque paquet est composé d'un premier octet BO incluant un rot d'auto-acheminement AA, d'un second octet PB1 corre;pnndant, une étiquette ET, et de I - 2 = 14 octets d'information B2 à l] 5S. Le commutateur commute un paquet en fonction de la valeur de son mot d'auto- acheminement AA indiquant le multiplex sortant Sj, o j est un entier quelconque compris entre r et J - I = 15, vers lequel doit être transmis ce paquet. Le mot AA prend l'une des valeurs entières de O c J -] = 15 et est code par log,,J = 4 bits prédéterminés de l'octet BO. L'étiquette I1I d'un paquet transitant a travers le commutateur n'est pas modifiée par celui-ci; elle est cormmute et trarn:!se de la meme maniAre qu'un octet d'information. En effet, l'étiquette ET est destin'ée plus particulièrement. un commutateur à circuits virtuels div dernier étage de cormrutation, situé en aval du commutateur de transit. Le commutateur de transit n'utilise l'étiquette ET que pour la détection de paquets vides PV dits également paquers de 2('; synchronisation et non pour la commande d'aiguillage. Un multiplex entrant quelconque Ei, o i est un entier compris entre 0 et I -] = 15, convoie des paquets valides PQ, c'est-a,dire contenant- des informations valides a. transmettre, et les paquets de synchronisation PV qui ne sont pas à transmettre vers les multiplex :, sortants SO à S15. Un paquet de synchronisatiorn PV comprend une étiquette ET égale, par exemple. ', "0000111l et]4 octets Pn 2 - 15 égaux, par exemple, à "01010101". Un paquet valide d'information P0 a une étiquette ET différente de "00001111". En référence à la Fig. 1, le commutateur de paquets 3[ auto-acheminables pour la mise en oeuvre du circuit de gestion des pointeurs d'écriture de files tampons GP' selon l ' invention comprend essentiellemernt, outre le circuit GPE, une hase de temps BT, un circuit de synchronisation et d'a] ignement CSA, une matrice de rotation d'entrée MRPE, une matrice de rotation de sortie M'hi', -5 une mémoire tampon de paquets ET et un circuit d'insertion de paquets de synchronisation IPS. La has.L de temps P., (:orpren1 ili osil lateltIr HOR prod]il;ent un signal d'hornoge local '!: d, priode prrdtermitne T/2, un diviseur de fréquence par 2, DJV, recevant le signal ?l' et dél1ivrar.t un signal d'horloge local H de période égale à1 T, et un compteur de se6quencement C.'T. Le compteur de séquencement CTS est un compteur binaire a,,ant un nombre d'étapes au mnins,:ga] R. Il recoit le signal I.i une entr;,e d'horl oge. Quatre sc:rties I Al 4 respectivemernt de quatre 6tages de plus faibles poids dans le compteur CTS sont connectées à un premier bus 1i d'adresse de multiplex e. quatre fils et délivrent cycliquement I = = adresses dfe sélection de multiplex AM = "OC00" à A =I "I I 1 " respectivement pendant des interval]les temporels gaux IT0 s T' 5 d 'urrc tranie de dur.e; égae ' 16T. Les adres;ses AM sort fournies au circuit de s.nchro:isatin et d'alignement CSA et,1 la matrice de rotation d'entrée MRE afirn de commander leur séquencement. Un inverseur INV' inverse les adresses AM et fournit cycliqueme:nt. travers un second bus d'adresse GPiE et.; la mémoire tampon MIT. Quatre sorties 5 a 8 respectivement de quatre étages die plus forts poids dans le compteur CT' sont connectées ur. bus f convovant un mot dit pointe:r de lecture!l qui prend cycliquement P -- 16 valeurs successives "0000" à "1 1 i". Les adresses de sélection de multiple?: A.l et le. pointeur de lecture Pll sont fournis er paralléle à la mémoire tampon MT et forment des adresses de lecture de paquet AL pour adresser cycliquement en lecture J.P = 2_ ]6 - 256 cellules de mémoire o sont stockés les paquets. Le circuit de synchronisation et d'alignement CSA a essentiellement pour fonction d'aligner différents paquets Pn et PV transmis en plésiochronisme dans les multiplex entrants E0 -i E15 et de les tranlsmettre n la matrice de rotation d'ertrée MRE en synchronisnme, au rythme du signal c!'horloge local Hl. L.e cIrcuit d'alignement et de synchronisation CSA est constitu', de]6 circuits d'entrée CER ' ( 'IS et d'un aigui]]eur-démultiplexeur de commande A](G. Les miltiplex1: i:. 15 sort connectés re.spectiver.ert;u:: circuits CTO.", (C E5 et fournissent l.-t par hit les paquets PtP et P'. convoyés sous forme série. Dans un circuit d'entrée CEi, les paquets PQ di]ivrés par le multiplex Ei sont stockés dans une file tampon avant d'être délivrés via un bus DOi, octet par octet et O;cu:s la commande du signal d'horloge}t, à huit entrées d'un port A ' entrées para],"les Ci de la matrice MRE. Une neuvième entrée du port Ci reçoit, er parallèle avec]es octets, un signal de signrlisation FF fourni par le circuit CFi. Le signal PP est.à un état logique "]" lorsque les octets en cours de transmission sont des octets d'un paquet d'information Pt), et i. un stat logique "O" lorsque les octets en cours de cr2nsmissinn sont des octets d'un pnquet de synchronisation PV. L'aigtilleur-démultiplex:eur AIC a une entrée de dornées câblée à un état logique "1" et]6 sorties reliées respectivement par des fils f3.0 à f3.!5 à des entrées de conrnnde et de synchronisation de lecture des circuits CEO ô CE15. Des encrées de sélection de l'aiguilleur AIT sont reliées au bus e et reçoivent- les adresses AM. Les circuits d'entrée CEO à CEi5 sont commandés séquentiellement en lecture par l'aiguilleur AIG,. travers les fils f3.0 à r*3.15. Un circuit d'entrée CEi délivre au' port Ci de la matrice MRF un paquet entre deux activations successives par l'aiguilleur AIC. Le début de la transmission d'un premier octet BO d'un paquet au port Ci est synchrone à une impulsion à l'état "1" délivré dans le fil f3.i par l'aiguilleur AIG. L'aiguilleur démultiplexeur AI(G du circuit CSA commande séquentiellement les circuits CEO à CE15 de telle manière que si le premier octet BO d'un paquet est délivré par le circuit d'entrée CEi au temps t, pendant l'intervalle temporel ITi, le circuit CE(i + 1) délivre le premier octet BO d'un autre paquet au temps tfi + T. la transmission des paquets par les circuits CEO; CEI5, respectivement aux ports Co.' C15 de la matrice MRE, est assurée de manière "oblique" dans.; le temps. Ce type de transmission est destiné à éviter que deux ou plusieurs mots d'auto-acheminement de paquet soient délivrAs simîîltnî6ment par dci:: ou piuieutirs cirtCi t; di'entr.c ('. ' -: prot (C de la matri. e IDR. Les matrices MRF et MiRS sont analogues. L.a matrice MRE réalise une conversion paragonale en effectuant sous la commande de la base de temps "T, reliée. la matrice fIRE par le bus e, un cycle de O à permutations sur les octets ct bits fournis l]a matrice MRF respectivement pendant le- : intervalles temporel! 110 à 11i5 assig n,-s aux mul tiple>: enLr;,uts tO, El. Un paquet ayant 1 = Ift octets, BO f' 5, est fourni par des ports de sortie DO a D15 de la matrice MFr!' sous la forme diagonale de telie scrte que si:'octet B) est fourni par]e port W) aut temps t, les uctcts B] , 52..... B5 sont fournis par les ports D]. D2, o D15 a'.r: tem1 s t 'I, tO - T... t T 1ST, respectiver:ent. La matrice;PS r'a]ise:r les paquets, epr's le traitement dr comniut Ltion dans la n:.noire I7. une conversiorn paragonale inerse afinr de délivrer les paquets sortant de la matrice M.ES selon une configuration analogue à ce]lle (ldes paquets entrant dnrs la matrice MRF. Des entr,.es de commande dle permutation de la matrice MRS sont reliees au bus e afin de commander dans la matrice MRS le cycle de O,; 15 permutations dans un ordre inverse à celui effectu[ dans la matrice MRE. Des ports A' 8 entrées F0 a F15 de la matrice MRS recoivent des octets de paquets issus de la mémeire de paquets M1 et du circuit d'insertion de paquets de synchronisation!PS. les octets de paquets sont fournis par la matrice MES via des ports i Iuiit sorties, GO A G15, à des convertisseurs paral];le- série, 1'/50 I'/S1]5, qui les transmettent bit par bit cans les multiplex sorLants S0 à S15. Suite aux permutations effectuées dans la matrice MRE, tous les octets BO sont délivrés par le premier port de sortie IDO de la matrice MRE. Le port DO est constitué de 9 sorties paralièles. Une 31l premit-re sortie DOS du port DO délivre en parallèle avec les octets Be de paquets, des bits de sina]lisation SIP en série correspondant au>x tat.; logiques du signal de signalisation PP respectivement pour les paquets sortant de la matrice t.PF'. Pour unI paquet sortant d'information PO, le bit Si' correspondant est a l'état "l" pour 3 un paquet sortant de svnchronisation P'V, le bit Sl' correspondant est.;i l'état "'". Les octer: IBe sont dlivr,és par les S sorties restantes du port D0. les ports Dr' - D15 appliquent pa; de.s!,:s respectifs A R fils, les octets BR ' BI15 de paquets.; 16 rorts' entrées parallèles de données de la mémoire de paquets IT. De plus, la sortie DOS délivrant les bits SP et quatre autres sorties du port DO délivrant les mots d'auto-achcminement AA sont relife; par un bus à 5 rJls au, circuit GPE. La mémoire tampon de paquets MT est montrée & la Fi:.. la mmoire MT comprend 1 = J = 16 sous-mémoires tampons d'octet MO. M15, J = = 16 registres d'entrée REO ?i REIS, un circuit d'adressage d'écriture CAE, et un circuit d'adressage de lecture CAL. Les sous-mrtmoires 1.0.. MI5 mémorisent respectivement les octets BO à 1315 de paquets. Les sous-ménoires M:O. M]5 ont chacune une capacité égale ^ J.P = 256 octets. Les octets BO. Bi5 ce paquets sont fournis en diagonale à des ettrées de doriines des sous-mémoires MO0 à M]5 à travers les registres d'entrée REO à REIS, respectivement. Les registres d'entrée REP. R]15 sont commandés en Écriture et en lecture par Je signal d'horloge H et ont pour fonction d'introduire un temps de retard égz].- la période T du signal d'horloge Hl. Ce temps de retard compense un temps de réponse du circuit GPE, entre l'instant auquel un mot d'auto- acheminement AA est reeu par le circuit GPE et l'instant auquel une adresse d'écriture de paquet AE indiquant une cellule de paquet C:ibre de la mémoire tampon MT dans lacuelle doit être écrit le paquet entrant est dé]-vrAe en réponse par le circuit Gt'E. Le circuit d'adressage d'écriture CAE a pour fonction de décaler temporellement en diagonale l'application de chacune des adresses d'écriture de paquet AE fournies par le circuit GPE, A des entrées d'adresse d'écriture Ec des sous-mémoires MO à 1115 en synchronisme avec les transferts en diagonale des octets d'un ô' paquet. écrire, des registres d'entrée RE0 à REIS vers les entrées de données des snusmémoires MO à M15. Les paquets sont ainsi mémorisés dans la mémoire MT sous forme parall]le, c'est-à-dire que tous les octets B0 X B15 d'un paquet sont mémorisés respectivement dans les sous-mémoires MO A MI15 à une mâme adresse AE. Le circuit CAE corprend J - 1 - 15 registres APEI A Ar'Fi5 associés respectivement aux sous-mémoires M11 A M]5. L'#critutre et la ec treu des regis tres ADIF! A.li: son t comm A nd.es pr L;igla d 'horloge Hl. i.es registrei A.] i A D!ú % sont connect,'s en casi;de et forment une "ligne., retard". Chacun des registres ADE].'j A)DEI5 introduit un temps de retard s'ga à1 une période T du signal d'horloge} sur l'adresse d'écri ture AF fournie en entrée d1 circuit CAE. 'ne adresse d'écriture AE quelconque fournie par le circuit f.!'! est app]iquéie directement au:: entrAes d'adresses d'écriture Ec de la seus-mémoire >:C, et A des entrées c-de données du registre ADE! efinr d'tre fournie par des sorties d"( données des registres ADE,... ADEi,... AiF1 5, atux entres d'adresses d'; criture Ec des sous-mmonires M'I.... i.... M)5 respectivement des temps tO + T1,... r.O + 1... t + 151, si l'on considère que l'adresse AE est aFFliquée au.: ertrées Ec de la sous-mniore fil au temps t. O Le circuit d'adressage de lecture CAf. esc analogue au circuit d'adressage d'écriture CAL. Il a pour fonction d'adresser en lecture les sous-mémoires MO i 1!15 de manière décelée dans je temps, afin que les paquets lus soient d!livr's par les sous-mEmo:re..0 à HI5 sous forme di. angciale. Le circuit CrAAL comprend.1 - 1 15 registres, ADI.] ADI.,1 5, associés respectivement aux sous-méemoircs Ml fi M!5 et connectés en cascade. Tous les registres ADIA. ADLI!5 sont commandés en écriture et lecture par le signal d'horloge H. Chacun des registres API.! i. ADI.]5 introduit un temps de retard éga] i la période T. Ainsi, si une adresee de lecture de paqtuet AL, est appl.qu,ée, des eutrées d'adresse de lecture 1.e de la sois-nmemoire 1(' au temps t, cette même adresse AI. est appliquAe aux entrées ',e des sou.-mm-noires Mi, Mi,... 115 respectivement aux temps -t + T,... t + iT,... o o t + 15T et consécutivement le paquet mémorisé dans la cellule de o mémoire d'adresse AI. est délivr. en diagonale. L.es sous-mémoires M0.i M15 sont commandées,alternativement en écriture et lecture. A cette fin, le signal d'horloge}I est appl iqui des entrées de comrmrande d'écriture/lecturc E/L des sous-m)'émo)ires M!r. M15 et comî,ande l'écriture de paquets pendant des premières demiJ--p,)riodes o; : il est à l'état logique "1" et leur lecture pendant d(es secondes demIpériodes o01 il est a I 'tat logique "'O'". I- En réfArence. la Fig. 3. la m/oi re tarp.M: e.: ; : .:are comme un ensemble de.' = 16 files tanrpons FS. i!.O' av a t l ur adresses "0000".. "1]1"] et respectivement associées aux d = 16 multiplex sortants SO à SI15. l.es files tampon ESO ' FSi5 sont composées chacune de P = 16 cellules de paauet C'0.i CI'15 ayant pour adresses "0000" à "111". Pour l'écriture d'ur. paquet entrant dans la mémoire tampon IT, le circuit (;Ffournit une adresse d'écriture de paquet. huit bits AE dont r uutre bits de poids faible sont constitu,-s tics quat.re bit' hl mot d'autoacheaineoret AA et adressent une file FSj, et dont quatre bits de poids fort 1() sont constitués des quatre bits d'un pointeur d'écriture P' de]a file FSi m"morisé dans le circuit lPK' et adressent tire celu'e vide CPq de la file FSj. ILe circuit GPE ménorise et t-;rc J = 16 pointeurs d'écriture J'E: e PE]15 resp.ectiver.ent associJs ats files FSO è FS]5. La lecture des paquets dafns la mémCei re tampon:' est 1 cyclique et est commandue par la base de temps BT dcélivrant les adresses de lecture AI, compos^es par les adresses de multiplex AM et le pointeur de iecture PL. Te:; files de sortie FSî. FS!' adressées par les adresses 'e mtultiple: et de file = "!1" A = "0000" sont lues cvc]iquement dans l'ordre FSI5 a FSO afin de transmettre respectivement dans les multiplex sortants I5 S1, 5. , chaque période de trame de durée.!.T, J =!6 paquets sortants correspondants. L.e pointeur de lecture de file PL délivr.' par la base de temps BT est incr.-ent4 i la fréquence I/(.i.T), i la fin de chaque cycle de lecture des files FSI; lFS(' e: prenc. successivement les valeurs 00..",.", o' q est compris entre O = "0000" et 15 = " l I " pour adres::er successivement en lecture les cellules CPO,... CPq,... CP15 des files FS15 a FSO. En référence à la Fig. 4, le circuit de gestion des pointeurs :3e d'écriture GCFE comprend essentiellement une momnire RAM de pointeurs d'écriture MP, des premier et second additionneurs modulo P = 16, ADDI et APDD?, un comparateur CMP, et trois multilexeurs MUXI,}UX2 et M:X3. La mémoire de pointeurs,l' est cormposée de J = 16 cellules de rmémoire élémentaires. 4 bits lU' a I!'] 5 mér'ncrisant respectivemIent. les valeurs décrémt-ntées de 1, (PE0) -] à (PE]5) - 1, des - l? -- pint eurs d'.'cri ture P P!-i;.. ',!mi, e: ré.-,,,ne n' " -. ' quatic fils re'l i c des ent reei (aral! "',.!nne. tle chacunc de:: cellules MPO h Mi'15 î, des sorties parallîiie Cu multiplexeur MIJX]. Un bus d'adresses PA. quatre fils relit des entriZes parallèles d'adresses des cellules MPO i) MO15 il des sorties parallèles du multlp] e::eur MUXl. Un bus de sortie de donu.é,s; PS 5 quatre "ils relie des sortie es dc doun',. de chucu::e des cellulcr- ?.P'O T',U'i3:des preni"res ent. * ralél,'e',. 'n!1ti,',:et; ADD! et des pr'eit-.res eutr;. es,,;ra!i;es du mrlti'lf,'xeur ?!TXJ!. 1e signal d'horlige 2H de périude T/2 est appliqué a J]6 entrées de 1( sé.lection d',criture/lecture respectlvement de:.! = 16 cellules MPO " 2-PI5.!.e.c; 6tc. ts logiques '' "]" et "'"' {: Si no:: d.:Tclenchent des A'cre, ture,: et des lectures de la val]et:r (PFj) - I ré,morise dans la cellul.e IAi' adress,:e par le multiple.:eur:;'. respectivement. J 'additionne:Er ADD! a e:-r foncti::; cincrdèmeptcr de I la valeur (PEi) -] fournie par la cellule 00p. adressî.e afin d'obtenir la valeur (PEj) du pih:teur d'écri ture PFi de la file Fe.. Des sourties vi rzî '.] e: d, e!'addi it onneur 3!ii*:ó,un t reliée [C des se crCde..: enctres paraà.l. ilcs du multiplexcur;.i.:, c des prer;:fres entr;es j'rzillàles de l'aditionneur AD.e2, et quatre premiAres 2F; entrées para!].les de poids fort du rmultiplexeur 1-;llX3.Le multiplexeur:/lX3 reçoit paral].télement, par quatre premieres entrdes pnraltèles de poids faible, les mot d'autoacheminement AA. L'additionneur ADD2 z: pour fonctia:, d 'incrmenter de I li. valeur (PKj) fournie par 1.'additionnent A!,' i afi/ ae l roduire]a- valeur (PEj F] et cela uniquement p:nh',i;:: des écritures de paquets,} =:. A cette fin, une secende entree de l'additionneur ADD2 reeoit le signal Il. Des sorties parallles de I 'additionneur ADD2 sont rell6es ' des premières entrAes parallèles du comparateur 3M CMP. L.e comparateur CMP indique des égalités entre les valeurs (PEj) des pointeurs d'4criture PEj et Je- valeurn (I'l.) du pointeur de lecruur. P1. pendant des lectures de paquuets, H O, afin de dôtecter des états "file viie" des 'files l:YO 5 FS15. at entre les J3 'aleui. (Oi]j) + i dcs pointeurs cid',critcurc et les valeurs (1l'1) du pointcur de leoture pendant des (critlues de paquets, Il i, fti - 13-- de dctpeter des états "file pleine des filet. F O,. e secon des en trées panra 1/]es du co:yp. r, tewr CMY' sont.onnec.,qt.;W bus f et reçoivent cycliquement n la fréquence l/(J.T! les différentes valeurs (PL) "00(0" i (PL.) = "1111" du pointeur de lecture PI.. Une sortie du comparnteur CMP est connectâe.',!e.s premières entré,es d'une porte OUI exclusif, EX, et d'ur.e porte NON-ETJ, NA, et d/'livre un signal logique EC 5 un,cnt logique "'" ]orsque l- c valeurs e rP) OU (PE) o- I et FPû l'.. c':.es res.ecrt,ement aux premnireF et secondes entrées du c.r'- ratetir ('' so.t égales et unr état logique "O" dans le cas contraire. lTe nmultiplex>:eur 14U,1 est commarde i. l'aide du comparatel:r CM', de la porte Of' exclusif, EX, d'une porte ET. ET1, dc'ur. inverseur IN], et d'une porte NOR,NO. La porte EX reçcoiL. une secci:e entrée le signald'horloge complémentaire 5' fourni par la base- (de temps!-T à travers un inverseur 1N2. Une sortie de l: porte!":X est:-e]i. e une première entrée de la porte NQ ayant une seconde entrée reliée une sortie de la porte ET]. Des première et seronde entroes de la porte ET] reçoivent respectivement les bits de signnliJ satIor. c'mplér.entaires SP ' et le signr.al d'horloge H. 1. inverseu: N.:r reçoift les bits de signalisation SP délivré-s par la prerre sortie de: port DO de la matrice de rotation d'entr4e!tE (Fig. 1 e: produit en sortie les bits complémentaires SP. Une sortic de la porte NO fournit un signal de commande SI appliqué à une entrée de s.iection. su multip] exeur MUXI. Les. états "0" et "i' du signal S1 sélectionnent l'écriture de la valeur lue et tcn incr;m.te (>. _ 1) et] 'écriture de la valeur lue et incr-r:encée (i'ME respectivement da.s la cellule de mémoire;idressée,:'. Le multiplexeur MUX2 reçoit à des premieres et secondes entrées parallèles respectivement les mots d'auto-acheem'nement AA fournis par le port DO de la matrice MRE et les adresses de 3(i multiplex et de files AI transmises par le bus e. 1.e signal d'horloge H est appliqué. une entrée de sélection du irultiplexeur IlX2 et commande alternativement] 'aiguillage des mcts d'auto-acheminement AA et des adresses AM vers le; entréies d'adresses des cellules MPO à MP!5. Lorsque le sfignal H est -5 l'état "I", lors de]'écritutre d'un paquet dans la m;n',o're tampon iT, le mot d'auto-acheminemient AA du paquet esr trou::ts i:;s 1e - l, - bus!'A, pal le multip]exeur Mi'.' et aidressc la cel]ule Y i'i correspondante. l.orsque 1e s;ignal H est;: i'état "(r", lors de]. lecture d'un paquet dans la mémoire tampon MT, l'adresse A, d'une file FSj est transmise dans le bus EA et adresse la cellule!'Pj correspondante. Pendant chaque écriture de paquet, H = '1", la cellule MPj adressée par le mot d'auto-acheminement AA est successivement s1électée en lecture, 211 = "O", pendant une prer;i'r:-e demi-p;.rtode de durée T/4 du signal 2H1 et en,.cr-iture, 2H = "1" pendant une seconde der-'-!iriode de dur.e T//' du signal 2H, afin de lire la valeur (PEj) - I m.morisée dans la cellule MPj pour déterminer les valeurs (lPEJ) et (PEI) + I du pointeur PF: et éver.tuellemenr d'actualiser la valeur mémorisée (rFj) - l ri incrrmentation, apr é -criture du paquet dars la file FS,. De mrnme, pendant charque lecture de paquet, la cellule M1'1j adressée p.r l 'adresse A]i est sect'e successivement ern lecture et en,critu'e. pendant les premiière et seconde demli-périodes du signal 2H. L'incrémentatinn de la valeur mémorisée (P'j) - 1 dans une cellule MP, par 4criture de la valeur (PEj) dans la cellule IPj, est commandée lorsque le signal SI est.1 l'état "1" '; cette incrementation est ex:. rimée par l'équation logique S] 1 = H. (FC4+SP) + H. EG = H. E. SP + P. EG La non-incrér:.entation de la valeur (PEj - 1 est exprimée par l'équation logique comp6lmentaire Sl = i. (1C. * SP) + H.EG. La valeur (PFj; - I mémorisée dens la cellule adress;.e Y. n'est pas incr; émentée Pendant une écriture de paquet, H = "" dans un premier c-. Col le signal EG = "1", c'est-à-dirc (PEj) + 1 (PL), indique que la file FSJ adressé est pleine, et dans un second cas SP = "i", c'est-à-dire o le paquet est un paquet vide PV et n'est donc pas 5 écrire dans la mémoire tampon. Dans ces premier et second cas, les paquets entrants sont néanmoins écrits dans la file 'Sj, mniais dans des cellules o ils seront "écrasés" par la suite et donc perdus. De plus, pendant une lecture, I = "1", dans le cas o, E: - "1", c'est-à-dire (PL) = ('Ej), 1; i]e adressée FSj est vide et la valeur (PEJ) - I m.morisée diars la cellule adrcssée (MPJl est incriment,;e. Le pointeur de lectu:e. "pousse" alors devant I'i le pointeur d'écriture PEJ. La nécessit, - 19 - de cette incrémentator.,ventte' e de la valeur (PEj) -,erdant des lectures apparaîtra plus clairement par la suite. Le multiplexeur.l!X3 est destiné à aiguiller vers les entrées d'adresses d'écriture de]a mamoire tampon MT, une adresse d'écriture AE. L'adresse AE est compos,ée du mot d'auto-acheminement AA et du pointeur PEj correspondant, lorsque le paquet à écrire est en paquet valide d'information PO, et que la file correspndante FSj n'est pas pleine. L. 'adres.e d'écriture AE est égale A l'dr AI. de la dFerr.lre cellule de paquet lue de la mnmoire MT, lorirsaiue le paquet;. écrire est un paquet de synchronisation PV, ou que la file correspondante FSj e.t pleine. Dans ce dernier cas, la valeur (PEi) - j mémorisée dans la cellule,'IPj n'est pas incrémentée, Si = (1, et lé paquet PV ou PO fcrit dafis la dernière cellule de paquer lue dans la mrmoire "' est "écras," et perdu consécutivement i une écriture postérieure d'un paquet dans la même file de sortie vf,. Le multiplexeur MUX' reçoit l'adresse de lecture AL convoyée par les bus e et f. des secondes entrées parallèles. U'n signal dc commande 52 fourni par une porte ET, ET2, est appliqué é une entrGe de sélection du multiplexeur ?.'X3. Le signal S? sélectionne,; l'état "J", les premières entrées du multiplexeur IUX3 et, à l'état 2i) "O", les secondes entrées du multiplexeur MVX3. Le signal S? est produit A partir des signaux EG et H et des bits de sigr.alisatin S', à l'aide des portes r"A et ET2. Le signal H est appliqué à une seconde entrée de la porte NA recevant à sa première entrée le signal E(; fourni pux le comparateur CHIP. Unre sortie de]a porte NA est reliée ?; une premriere entrée de la porte ET2. lUine seconde entrée de la porte ET. reçoit les bits de signalisatior SP. Le signal S2 est exprimé par l'équation logique: S2 - EG-,.SP + H.SP. Une porte logique ET. deux entrées ET3 est prévue dans le circuit GPE afin de détecter l'état "file vide" de la file FSj adressée en lecture. La porte ET3 reçoit les signaux Er et i respectivement.; de: première et seconde entrées et produit un bit de commande d'insertion de paquet de synchronisation CSj à l'état "I" lorsqu'un état "file vide" de la file adressée FSj est détecte. Le bit CSj à l'état "1" commande dans le circuit d'insertion de paquets de s.tnchronlation IP'S, montré a la!ig. 2, 1'iinsertion d'un paquet *: synchron.sation '".' dans le m lti pl ex sortant S i correspondant ', 1. file adress.e FSj. Le circuit lPS comprend un registre à décalage RGV recevant le signal Il par une entrre d'horloge et les bits CS15,... CSj,.. . CSO délivrAs cycliquement en série par la porte ET3, et quinze commutateurs d'octet CTRI à CTP15 commandos respectivement par quinze sorties du registre RGV. Lorsque la file F':j adressée est vide, un intervalle de temps est disponlhle dans le multiple: sortant Si et le bit Cs - "]" com:ndnhe dans lu circuit T]PS la transmissitn en diagonnle d'un, paquet de synchronisation PV vers la matrice de rotation de sortie MRS. Pour plus de précisions sur la structure et le fonctionnement du circuit 1]'S, le lecteur se reportera à la demande de brevet: LP-A-0]136?q qui décrit, en détail, en réf,érence aux Figs. g, 9 et IP, un circuit d'insertion de paquets de synchronisation ana]clgue au circuit IPS et comprenant un registre i d4ca]age et 16 commutateurs d'octet. Six états successifs de la file FSj, e] a e6, au voisinage du l'état "file vide" sont montrés à la Fig.5. De l'État el à l'état e5, aucun paquet entrant destin;é à être mémorisé dans la file FSj n'est transmis par la matrice 1BE. A l 'tit el, toutes les cellules de la file FSj sont vides.7 l'exception d'une cellule CPp qui -contient un paquet non 1u. Le pointeur de lecture PL a la valeur p. Le pointeur d'écriture PER a la valeur p +1. AprAs la lecture du paquet contenu dans la cellule CPp, la file FSj passe v l'état e2 o les pointeurs PL et PEj ont toujours respectivement les valeurs p et p + 1. A l'incrémentation de la valeur du pointeur de lecture PL, la file FSj est à l'état e3 o les pointeurs de lecture PL et d'écriture PEj ont la même valeur p + 1. A la lecture de la cellule CP(p + 1), les pointeurs PL et Pl'EJ ayant la même valeur p 4- 1, la porte ET3 (Fig. 55 commande la transmission d'un paquet de synchronisation PV vers la matrice de sortie MrS. En fin de lecture de la cellule CP(p +]), la valeur du pointeur d'écriture Plj est incrément6e et celui-ci prend la valeur p - 2; la file FSj vient à l',gtat e4. De l'état e4 zi ] 'état e5, la valeur du pointeur dle lecture PL est iicremeintç' plus:ieurs; foi.! ju.squ'à la valeur q et les cellules C1'(p + 1] -i CPq -2625392 - 1," - :;ont lues. La val etir du pointeur pVj est incrmerentre ronstcutlvenment i chaque lecture des cellul]e (P(p + I.: ('q, et elle atteint la valeur q + 1. Le pointeur d'écriture PEI est ainsi "poussé" par le pointeur de lecture 'PI. et indique la premi?.re cellule libre de la file FSj. Pendant la lecture des cellules CP(p + 1) à CPq, les valeurs (Pl.) et (FEj) sont égales et un paquet de :;yrchronisation PV est transmis e]a matrice MFS. chaque lecture de cellule. Entre l',.tat e5 et l',tat e6, trois; nn:ents sont transmi:s par la matrice d'entr-e MRE;; deutinarion de 1; 'ile FSj. Ces paquets sont écrits respectivement dans les cellules CP(q + à CP(q 43) et le pointeur d'écriture PEj atteint, après écriture du dernier paquet, la valeur q + 4. Les cellules CP(q - ', CP(q + 2), et CP(q + 3) sont ensuite lues lorsque le pointeur de lecture PL prend les valeurs q 1, c + 2, et q -, respectivement. j5 Deux états successifs de la file FSj, e7 et e8, au voisinage de l'état "file pleine" sont montrés,i la Fig. 6. Le débit des paquets entrants destines k être mémcrisAs dans ]z: file FSj est ici consider- très supérieur au déhit de sortie des paquets lus dans la file FSj, de telle sorte que la file FSj sera 2c saturée. A l'état e?, toutes les cellules de la file FSJl sont pleines à l'exception des cellules CPp et CP(p+l). Le pointeur d'écriture PEj a la valeur p. Le pointeur de lecture PL a la valeur p + 2. Un paquet entrant est chargé dans la cellule CPp et le pointeur d'écriture PEj prend la valeur p + 1; la file FSj e.st 2; alors à l'état e8. A l'état e8, les pointeurs PEJ et} L ont respectivement les valeurs p + 1 et p + 2 et sont donc tels que (PL) - (PEJ) + 1. Le signal EG est alors à l'état "1" pour tous paquets entrants suivants présentés par la n:atrice ERE peur être écrits dans la file FSj; ces paquets ne sont pas écrits dans la file FSj à l'état "file pleine". Le pointeur PEj n'est pas incrémenté et garde la valeur p + 1. A cet état "file pleine" la cellule CP(p+]) ne contient pas de paquet. Chacune des cellules MPO à 11T15 de la mémoire de pointeurs MP est sollicitée deux: rois en lecture et deux fc'is en écriture :. pendant une période T du signal H. Dans le cas o la péiode T est de durée trop faile pour permettre l'utilisation de m-moires la jP - mmoJire de poilteours peoit trf remplac(. par un circu:it, comnpteurs autorisant de:; performa:ue.s de vitesse supi:rteurus. Uln circuit dc gestion des pointeurs d'Acriture de files tampons GPEa dans lequel la mémoire de pointeurs MP est remplacée par un circuit à compteurs CC est montré à la Fig.7. Le circuit j mGPEa fonctionne de manière analogue au circuit GPE décrit préc.demment et c:oprend P] lobalement les mmes é] ém, nts fonc t ionnels. Le circuit conrpteurs CC comrrend.1 = 16 compteurs}inaire:; modulo P = 16, CR0 à CR15, et des premier et second multiplexeurs, MX1 et MX?. Les compteurs CR0 a CR15 comme les cellules MPO à 1 P15 (Fig. 4) ont pcur foncticr de mémoriser respectiven:ent les valeurs (PEO1 - 1 ' (PF!5 - 1. Des entréesi le validatincu d'horloge des compteurs CR 0 à CRI5 rec vent le s.r.al d'horloge 2P qui n'autorise l é'incrementationventuelle d'un compteur CP- sAlectionne que sur un état de corrande d'écrlture 2H "1" du signal d'horloge 2'. Dans le circuit GPEa, le multiplexeur MUXI (Fig. 4) est supprimé et le signal de commrancde SI fourni par la porte NON-OU, NU, e:st applique i une entrée d'horloge d'un compteur CRj sélectionn. par 2.? le multiplexeur NZI. Le multiplexeur 1I comprend une entrée de données reliée la sortie de la porte NO pour recevoir le signal S1 et P = 16 sorties 0 15 respectivement reliées aux entrées d'horloge des F = 16 compteurs CR0 à CRI5. Le bus d'adresses BA.' relie les sortir.: parallèles du multiplex:eur MUX? ' des er.trpc. paral].]es de s3lection des multiplexeurs MXI et X eur MXI s--lectbe par le mot AA ou]l'adresse A! fourni par le multiplexeur MUX? applique le signal SI à l'entrée d'horloge du compteur CRj. Le compteur CRj est incrémenté dans le cas uniquement o le signal SI = "]". Le multip]exeur M1I2 comprend 1' = 3 16 ports à quatre erntrées; 1 ? 15 reliés respectivement à des sorties parallél]es des P = 16) compteurs CRO 3 CRI5. Un port à quatre sorties du mu] tiplexeur 1X est relie ai2 bus BS. et délivre Ja valeur (P'Ej) -- I fournie par le compteur CRJ sélectt. - q"-- R EVi"I' CATIONS I - Circuil t pour grcr des pointeurs d'écriture (El.. 'F1";I d'une pluralité de J files tampons (FS0 - FS15), on J est un entier prédéterminé, mémorisant temporairement par ordre chronologique d'arrivée des groupes de données (PQ), avec chaque groupe de données (PQ) entrant dans les files ttant fourni un Lot d'acheminement (AA) sé1ectant le file tampon (F.j^ dans 1 'une des cellules de lacuelle est î écrire le groupe de do;nr.es entrant (PQ). les files (FSO à FS]5) étant lues cycliquement sous nla commande d'une base de temps (BT) délivrant des adresses ({,d) des files à lire et un pointeur de lecture (PI.) de cellules des fie,, 1' la base de temps incrémentant d'une unité ledit pointeur de lecture (P.) a chaque cycle de lecture de files afin de lire successivement les ce]lules dans chacune des files, caractérise en ce c u'il comprend: des moyens (TP, CC) pour mémoriser des valeurs décrémentées ((PEO) -.1 i (PE]5) - 1) de,T puinteurs d'écriture rcspectiverrert associés aux J files tampons, un pointeur d'écriture identifiant une cellule de la file respective susceptible d'être libre pour mémoriser un prochain groupe de données entrant à écrire dans ladite file, 72 des moyens (MUX2, BA) pour lire Io valeur décrémentée ((PEj) - 1) du pointeur d'écriture (PEj) associé à une file s(lectée (FSj) dans les mtoyens pour mémoriser (HIP, CC) en fonction du mot d'acheminement (AA) pendant une écriture (H = "1") d'un groupe de donné.es entrant (PO) dans la file sélectée et en fonction de l'adresse de file (A'.) pendant une lecture (H = "0") d'un groupe de données sortant (I'Q) de la file sélectée, des premiers moyens (ADDI) pour incrnm.enter d'une unité pendant une lecture (H = "O") d'un groupe de données sortant, la valeur décrémertée ((PEj) - 1) lue dans les moyens pour mémoriser {C (HP, CC> afin de déduire la valeur ((PEJ) du pointeur d'écriture (PEj) de la file. élect-ue (FSj), des seconds moyen:; (ADD, ADDn?) pour incr;,,enter de det:> units pendant une écriture (1t = "1") d'un groupe de données entrant (1'q), la valeur décrdmenttc ((tPEi5 - 1) lue dans les,moyens pour mémoriser (MI', C(C) afin dc déduire la valeur incrémentée d'une uni L ((I'1Ej) 4 i du polloteur ',-'cr tur i '.4) de I" tile s,le('t' (FS j), dles moyens de comparai.rr de pointeurs d'écriture et de lecture (CMP') pour détecter une égalit;' (EC - "I"> entre la valeur ((PEj)) du pointeur d'écriture (PEj) associé, la file sélectée (FSj) ou la même valeur incrèmenrte d'une unit6 ((PEj) + 1 et la valeur ((1'L) du peinteur de lecture (Pl); et des moyens (MUXI, N]I, IN2, EX, O, ETI) peur écrire dans les me::,ens pour mnémoriser (MP, CC) li valeut ((I'Ej)' du pointeur d'écriture (PE) de la file sélectée (?Tj, soit censbcutivement I 'écriture (H = "1") d'un groupe de données eptrant (pQ) dans la cellule (CP) de la file sélLct"er (FS.A identifiée par le pointeur d'écriture (PEj) pour iaquelX. les moyens de com:paraison (CMP) ne détectent pas c' 'galiJt' (FG = "0C") etr e la valeur incrément(e d'une unit_' ((PEj)) + 17 du pointui d'écriture (PE) de la file t5 sélectèe (FSJ) et la valeur ((P1) du pointeur de lecture (PL), soit consécutivement. a tl ueture (t = "C.") d'un grocupe de données sortant (fPQ) dans la file slectre (FSj) pour laquelle les moyens de comparaison (CMP) détectent une,g-lité (EG = 1) entre la valeur ((PEj)} dui pointeur d'écriture (PE) de la file s'lectr'e (FSj) et la valeur du pointeur de lecture (PL). 2 - Circuit conforme à la revendication 1, caractérisé en ce qu'il comprend des moyens (MLUX3, NA, ET2) recevant le mot d'acheminement (AA) et le pointeur d'écriture (PEj) de la file sélectée (FSJ). FS15) et composée du mot d'acheminement (AA) et du pointeur d'écriture (PEJ) dans le cas ou un groupe de données entrant (PO)' est signalé valide (SP - "1") par un signal de validation des groupes de données entra.nts; (SP) et qu'une inégalité (E0 - "0") entre les.: valeurs des polnteurs d'écriture (1'i.) et de lecture (PI'l) est cldtectée par les moyens die comparaison de pointeurs (,'') et composée de l'adresse de file (AN) et du pointeur de. lecture (Pl.) dans le canr compôlmentaire. 2 1 3 - Circui t confo, rme; - la rcvend lcat i cn, caract 'r i r en ce que le.- moyens pour produl irc uIc: d resse d 'écriture (!1 ' NA, ET-.r comprennent des moyens l ogiques (NA, ET2) pour sf. ecter les premières et secondes entrées (] et 2) des moyens pour produire (flRIX3) en fonction dudit signa] de validation (SP), d'Lui signal d'horloge (H) fourni par Ja base de temps (BT) scquenç;ant les critures (. "1") et lec ires (Il = "0') des groupes de donn4e.s dans les files (FSO FSI5), et d'uTn! signal (EG) produit par les moyens de comparaisor {t poin1teur:; (c4!.P Pt signalant l'6!-:lité et l'inéga1it/ des valeurs des pointeurs d'écriture (PEj) et de lecture (PL). 6 - Circuit conformrie l 'une quie;lconque des revendicat'ons à 3, caractéris6 en ce que les z.ovens pour lire (MUX?, Ft-' sont constitués par un rMu] ti, e:-:.:ur (-. X2; recevant le mot d'achemir:ement (A],;. des premi/ircs: entrées (), l'adre.>ss de file (AM). des secondes entrécs (2). et le signal d'horloge (H) a une entrée de sélection des entr.'es,] edit signal d'horloge (H) commandant.' des premier ("1") et second ("0") états logpiues la transmission respectivement du mot d'acheminement (AA) et de l'adresse de file (AM) vers des entrées d'adresses des moyens pour mémoriser (MP, CC). - Circuit conforme à l'une quelconque des revendications I fa 4, caractérisé en ce cue les premiers et seconds moyens pour incrémenter comprennent chacun un additionneur modulo P (ADDI, ADD2), o 1' est le nombre de cellules dans une file (FS). 6 - Circuit conforme à l'unre quelconqcue des revendications I; , car;ctérise er. ce que les mo"ens pour éLcrire (>I'X] INl, IN, EX, NO, ETI) reçoivent le signal d'horloge (}!), un signal de validation (SP), et le signal (EG) produit par les mnoiens de comparaison (CMP), et commandent l'écriture dans les moyens pour mémor'ser- (MP, CC) de la valeur dbcrémentée lue ((P'F) - 1) du pointeur dc'écriture (1'LJ) de la file sélectée dans le cas r.'; une égalité; (EG C "I ") est détectée par le.iov.ens de cn'para... ('M et dans le cas o un groupe de donnée:.; entrant est signal, (SI' = "0") comme étant lnva ide par le signal de validation (SI'). 7 - Circuit conforme 'i l'une qielcomque des revendications I À::>, caracUtrisé en ce que les moyens; pour mémoriser (MP' Coniprennelt ' t. ce l.1u3 u d e m'-mo r e (',), ' i ']: tr,'rmor isant rcspe- ctivenert les valeurs décrêment(es ((' r -- i i (PE15' - l) des J pointeurs d'écriture (PEO PE15) et adressees individuellement. travers les tmoyens pour lire (MUX2, BA) par le mot d'acheminemert (A%) pendant une écriture (H = "1") de groupe de données entrant et par l'adresse de fiJ]e rA1) pendant une lecture (H = "0") de proupe dt dornnes sertant. 8 - Circuit 'onfor'e [ l'une quelcenque dec reendicatlons I. 6, caractrr-. :; en ce qui- les moyens pour i!émoriser (CC) comprennent J compteurs bli4.i[res (CRO i CR15) comrmandés s-lectivement pa-r les li. noyens pour écrire (., 1N2, EX, NO, ETI ni mn.orisant respectivemerit les va]curs décrt;mentes; ((PE(,C -; (PEI' - 1) des J. poinrurs d'écriuure (PEO /'i '1i5) et adressés individtuellement. travers les moyens pour 1i-rc,IX., BA par le rot d'achemrnerrenc (A7t) pendant une Acritutire (1 = "'1") de groupe de 1 données entrant et par ' adresse de file (AM) pendant une lecture (i = "0") de groupe de donnéez sortant, et en ce qu'un compteur adressé (CCj') est in:crément/ en r6ponse soit ': une inégelité de pointeur, d.;tect;e (TE(; = "O") pendant une écriture de groupe de données ({ = "]") signalA valide par le signal de validation (SP), ? soit e une égalit. de pointeurs détectée (EG = "1") pendant une lecture de groupe de données (H = "O"). 9 - Circuit conforme à l'une quelconque des revendications l 8, caractérisé en ce qu'il comprend des moyens (ET3) pour signaler l'égalité (EG = "1") des valeurs du pointeur d'écriture (?Ej) de la file sélectée (FSj) Lt du pointeur de lecture (PI.) pendant des lectueLLs..( = "," de groupes de donnAes sortants. - Système de commutation temporel de paquets auto-achemJnables dans lequel les paquets (P(' dcl]ivr.és par une pluralité de multiplex temporels entrants (1U à ES15) sont à commuter vers une plun-alité de J mu]tiplex terporels sortants (SO 1S!5), chaque paquet ('PQ' ir.e uant un i:oL l 'acheri nement (AA) identifi;::: 'e n;uti] il"-:: s;T;. 't '.C) vers 1,.,)'- d-iâ.t.,- c,,t'. It paqut, ledit syst,;;, comprenaTt des mooyens d'entr,e (CrEO CE15) as. ociés respectivemen: aux rultip]e:: entrants (-;î El15) petur d'tecte-r Jles paquets (1') dans Ic-s multlple: eIL r:.tL LI 1es; transrttre en s:c'hron1s.e, et pour produlre un bit de s!:i tie validation (SP);i'wec chaque p.:nuet transmis, ledit bit ayant un état logique prédéterminé ("O") pour signaler un paquet inva]ide (PV), des moyens (?MEF) reliés aux moyens d'entrée (EO c; E15) pour multiplexer les paquets transmis par les moyens d'entrée, uine mémoire taipon (HT) comprenant unre pluralité de.1 files t.:r-'ons (F?. Y'. 1:;1) iass.i.es resrF:venelit a::.r multpl]e>: or ( le pres. et portaruts (.. .. S!, o,;:r,r;m' iser temporiirenient les paquets, et des moyens (MI'S) pour démultiplexer l es paquets lus cycliquerrent dans les files {FSO C FS15) de la mémoire tampon (MT) f;(us la comnmande d'une ba..e de temps (ET délivrant une adresse de file (AlI) et un pointeur de lecture de file (PI.), et transrettre les paauets démutiplexcs c'ans les multiplex sortarts (SO à SISj, caractérisé en cc qu'i] comprend ur. circuit pour gérer des pointeurs (GPE) conforme i l'une quelconque des revendications] 9 recevant les mots d'acheminemernt (AA) de paquets, le bit de signal de validationi (cP),l'adresse de file (AM) et le pointeur de lecture (PL) pour gérer le0 J pointeurs d'écriture (PEO à PEI5' respectivement des: files tampons (FSO à FFI5) dans ladite mémoirc tampon (I1T). 1I1 - Systmne de commutation de paquets conforme à la revendication 10, caractérisA en ce que: les moyens pour multiplexer comprennent des moyens (MRE) pour réaliser une conversion paragonale des paquets détectes (PQ) transmis par les moycins d'entrée (CEO ?x CE15), en ce nue la mt.moire tamrpon (.MT) cormprend: des sous-mémoires (MO. M15) équlvalentes aux J files tampons (FSO à FS]5) et en nombre égal au nombre (1) de mots dans un paquet pour mémoriser respectivement en parallèle les mots de chacun des paquets, plusieurs moyens d'écriture (ADEl;1 ADE]5) connectes en cascade et associ; '-'ni:-.os-.:nr ''ri 55-n pour retarder successivemen unc aldres:e d'écriturre (AF. fournie par les mc,'eno pour produire (hUX3, NA, ET2) cenforme a lit revendication 2 ou 3 afin d'adresser successivement en,criture par ladite adresse d'écriture lesdites sous- méminefres (N. ? Y'I5) au fuir el: I mensure de la trenn.ission e: diagonale des mots (B( à B]5) de pacjuets (P(Q par les moyens pour multipl eer (FIRE) plusieurs moyens de lecture (AD I, 1 ADL15) connectés en cascade et associés aux sous-mémoires (?!MO M15) pour retarder successivement une adresse de lecture (AL) fournie par la base de temps (BT) afin d'adresser successivement en lecture par ladite adresse de lecture lesdites sous-mémoires (MO à M15) et de commander la transmission en diagonale d'un paquet vers les moyens pour d6multip]lexer (MRS), et en ce que les moyens pour démultiplexer comprennent des moyens (MRS) pour réaliser une conversion paragonale des paquets (PQ) lus danis la mémoire tampon (!U'), inverse de la conversion paragonale dans les moyens poui multiplexer (IRE).