FR 2624328 A1 19890609 FR 8813175 A 19881007 La présente invention concerne un circuit générateur de forme d'onde à double pente pour un circuit de pilotage d'amplificateur de détection de mémoire, et plus particulièrement un circuit générateur de forme d'onde à double pente qui utilise un créneau temporel formé par des signaux d'entrée de grille de transistors de forçage au niveau haut et de forçage au niveau bas. En général, un circuit générateur de forme d'onde à double pente utilise le créneau temporel formé par deux signaux d'entrée de même phase. Ces deux signaux d'entrée, comme illustré figure 5, produisent sur le signal de sortie une double pente, en rendant passants en séquence les transistors M6 et M7. En d'autres termes, lorsqu'un signal d'entrée ENTREEa passe d'un niveau bas à un niveau haut, le transistor M6 devient passant sous l'effet de ce signal d'entrée ENTREEa, faisant en sorte que l'on délivre la première pente d'un signal de sortie SORTIEc, et le transistor M7 devient passant sous l'effet d'un signal d'entrée ENTREEb, de même phase que le signal d'entrée ENTREEa mais présentant un écart temporel par rapport à ce signal d'entrée ENTREEa, produisant ainsi la seconde pente du signal de sortie SORTIEc. Dans le cas o l'intervalle de temps séparant signaux d'entrée ENTREEa et ENTREEb est inversé, le signal de sortie présente toujours la double pente décrite ci-dessus. D'autre part, il existe un autre circuit générateur de forme d'onde à double pente utilisant un trajet de courant continu, comme illustré figure 6. Sur la figure 6, le premier signal d'entrée ENTREEa rend passant le transistor M9 de telle sorte que la première pente, qui est fonction du rapport des résistances des transistors M8 et M9, est délivrée sur le signal de sortie, et un signal d'entrée ENTREEb, décalé dans le temps par rapport au signal d'entrée ENTREEa, rend passant le transistor M6, produisant ainsi la seconde pente du signal de sortie. Dans le circuit générateur de forme d'onde à double pente classique décrit plus haut, on a besoin d'un circuit à retard permettant de décaler dans le temps les signaux d'entrée ayant les mêmes phases, de sorte que se pose au moment de la conception du circuit le problème de l'accroissement de la surface nécessaire. En particulier, dans le cas o l'on utilise pour le retard temporel des composants de résistance, l'augmentation de la surface nécessaire devient un problème critique. Et, dans le cas o l'on utilise un trajet de courant continu, on consomme inutilement de l'énergie du fait de l'augmentation du courant de fonctionnement. L'un des buts de la présente invention est donc de proposer un circuit générateur de forme d'onde à double pente dans lequel on empêche tout gaspillage inutile d'énergie du fait de la formation d'un trajet de courant continu lorsque le circuit est en fonctionnement et qui permette de réduire la surface nécessaire à l'intégration du circuit. La présente invention est caractérisée par un circuit générateur de forme d'onde à double pente dans lequel un signal d'entrée est directement appliqué à la grille d'un transistor de forçage au niveau haut ou d'un transistor de forçage au niveau bas par l'intermédiaire d'une porte de transmission, cette porte de transmission étant séquen- tiellement et séparément contrôlée d'une part par un signal d'entrée retardé et inversé (en opposition de phase) par l'intermédiaire d'un inverseur et d'autre part par un signal de renvoi de sortie, de sorte que la première pente du signal de sortie soit produite par le signal d'entrée retardé et inversé et que la seconde pente du signal de sortie soit produite par le signal de renvoi de sortie. D'autres caractéristiques de l'invention apparaîtront à la lecture de la description détaillée ci-dessous, faite en référence aux dessins annexés sur lesquels: - la figure 1 est un diagramme du circuit réalisé selon un premier mode de réalisation de la présente invention, - la figure 2 est un diagramme du circuit réalisé selon un second mode de réalisation de la présente invention, - la figure 3 est un diagramme de forme d'onde des signaux d'entrée et de sortie de la figure 1, - la figure 4 est un diagramme des formes d'onde des signaux d'entrée et de sortie de la figure 2, et - les figures 5 et 6 sont des diagrammes correspondant à des circuits de l'art antérieur. La figure 1 montre un diagramme de circuit selon un premier mode de réalisation de la présente invention. Sur la figure 1, un signal d'entrée ENTREE est directement appliqué à la grille d'un transistor PMOS M5 de forçage au niveau haut, tandis que ce même signal d'entrée est appliqué à la grille d'un transistor MNOS M6 de forçage au niveau bas par l'intermédiaire d'une porte de transmission B. La porte de transmission B est montée de manière à être contrôlée par le signal d'entrée ENTREE retardé et inversé par un inverseur A, ainsi que par un signal de renvoi du signal de sortie SORTIE. Cet inverseur, qui permet d'obtenir le signal d'entrée retardé et en opposition de phase (inversé), est composé des transistors PMOS et NMOS M1 et M2, et la porte de transmission B est composée des transistors PMOS et NMOS M3 et M4 montés en parallèle. Le signal d'entrée ENTREE, retardé et inversé au moyen de l'inverseur A, et le signal de renvoi du signal de sortie SORTIE sont appliqués aux grilles des transistors PMOS et NMOS de la porte de transmission B. La figure 2 montre un autre mode de réalisation de la présente invention. Sur la figure 2, la porte de transmission B est reliée à la grille du transistor de forçage au niveau haut M5. Les grilles des transistors PMOS et NMOS M'4 et M'3 constituant la porte de transmission B sont reliées de manière à pouvoir être contrôlées par un signal provenant de l'inverseur A et par un signal de renvoi du signal de sortie SORTIE. On va maintenant décrire le mode de fonctionnement de la présente invention. Sur la figure 1, lorsque le signal d'entrée ENTREE passe du niveau bas au niveau haut, le transistor de forçage au niveau haut MS se bloque et le signal d'entrée au niveau haut est appliqué à la grille du transistor NMOS M3 pendant la durée du retard temporel du signal d'entrée par l'inverseur A. On accumule ainsi une charge sur la grille du transistor M6 de forçage au niveau bas. Du fait de cette charge, le transistor de forçage au niveau bas M6 devient passant, ce qui produit une décharge lente de la charge au noeud de sortie de l'étage de pilotage. A cet instant, le signal de sortie, comme illustré figure 3, présente la première pente 1. Ensuite, lorsque le niveau du signal de sortie SORTIE diminue depuis le niveau du signal d'entrée ENTREE jusqu'à un niveau qui est tombé jusqu'à la tension de seuil VT du transistor PMOS M4 de la porte de transmission B, le transistor PMOS M4 devient passant du fait de la décharge de la borne de sortie de l'étage de pilotage. Le transistor M6 de forçage au niveau bas devient complètement passant, de sorte que la charge résiduelle au noeud de sortie de l'étage de pilotage se dissipe rapidement. Ainsi, le signal de sortie SORTIE présente la seconde pente 2 illustrée figure 3. Sur la figure 2, qui illustre un autre mode de réalisation de la présente invention, lorsque le signal d'entrée passe du niveau haut au niveau bas, le signal de sortie SORTIE présente une double pente. En d'autres termes, lorsque le signal d'entrée ENTREE passe au niveau bas, le transistor M6 de forçage au niveau bas se bloque, et le signal d'entrée au niveau bas est appliqué à la grille du transistor PMOS M'4 de la porte de transmission B. pendant la durée du retard temporel du signal d'entrée produit par l'inverseur A. De la sorte, la charge accumulée sur la grille du transistor de forçage au niveau haut M5 se décharge vers le noeud d'entrée, et ce transistor M5 de forçage au niveau haut devient lentement passant, la valeur de la charge au noeud de sortie de l'étage de pilotage alimenté par la tension d'alimentation Vcc augmentant progressivement, comme illustré figure 4. A cet instant, le signal de sortie présente la première pente 1'. Du fait de l'augmentation de la charge au noeud de sortie de l'étage de pilotage, lorsque le niveau du signal de sortie SORTIE passe à un niveau au moins égal à la tension de seuil V'T du transistor NMOS M'3, le transistor NMOS M'3 de la porte de transmission B devient passant. La charge sur la grille du transistor M5 de forçage au niveau haut se dissipe alors rapidement, de sorte que le signal de sortie SORTIE du noeud de sortie de l'étage de pilotage atteint le niveau Vcc avec la pente plus raide 2', comme illustré figure 4. Le mode de réalisation ci-dessus n'a été donné qu'à titre d'exemple, et l'homme de l'art comprendra que l'on peut y apporter de nombreuses modifications sans sortir du cadre de la présente invention. Par exemple, il sera évident pour l'homme de l'art que la porte de transmission peut être placée sur les grilles des transistors de forçage au niveau haut et de forçage au niveau bas, et que la porte de transmission peut être contrôlée par tout moyen permettant de retarder et d'inverser la phase du signal d'entrée et par tout moyen permettant d'obtenir un renvoi du signal de sortie. Comme décrit ci-dessus, grâce au circuit générateur de forme d'onde à double pente de la présente invention, on empêche tout gaspillage inutile d'énergie du fait de la suppression du trajet du courant continu lorsque le circuit fonctionne. D'autre part, grâce à la simplicité de la configuration du circuit, qui -n'a besoin d'aucun autre circuit retardateur, on obtient une réduction notable de la surface nécessaire à l'intégration. REVENDICATIONS 1. Un circuit générateur de forme d'onde à double pente, caractérisé en ce qu'il comprend un transistor de forçage au niveau haut et un transistor de forçage au niveau bas montés en série l'un avec l'autre, le transistor de forçage au niveau haut (M5) étant relié à un noeud de signal d'entrée (ENTREE), le transistor de forçage au niveau bas (M6) étant relié aux sources de transistors de type P et N (M3,M4) d'une porte de transmission (B), la porte de transmission (B) étant formée de transistors MOS de type P et N (M3,M4) montés en parallèle l'un avec l'autre et contrôlés en séquence d'une part par un signal d'entrée retardé et inversé provenant d'un inverseur (A) et d'autre part par un signal de renvoi de sortie, les grilles de ces transistors MOS de type P et N étant reliées au noeud de signal d'entrée (ENTREE), l'inverseur (A) étant formé de transistors MOS de type P et N (M1,M2) montés en série l'un avec l'autre, les grilles de ces transistors MOS de type P et N étant reliées au noeud de signal d'entrée (ENTREE), la source du transistor MOS de type P (Ml) et le drain du transistor MOS de type N (M2) étant reliés à un noeud de sortie, ce noeud de sortie étant relié à la porte de transmission (B), la source du transistor MOS de type N (M2) étant reliée à la masse. 2. Le circuit générateur de forme d'onde à double pente de la revendication 1, dans lequel, dans la porte de transmission (B), la grille du transistor MOS de type N (M3) est reliée au noeud de sortie de l'inverseur (A) pour qu'y soit forcé en entrée ledit signal d'entrée retardé et inversé par l'inverseur, la grille du transistor MOS de type P (M4) étant reliée au signal de renvoi de sortie. 3. Un circuit générateur de forme d'onde à double pente, caractérisé en ce qu'il comprend un transistor de forçage. au niveau haut et un transistor de forçage au niveau bas montés en série l'un avec l'autre, le transistor de forçage au niveau haut (M5) étant relié aux sources de transistors de type P et N (M'3,M'4) d'une porte de transmission (B), - le transistor de forçage au niveau bas (M6) étant relié à un noeud de signal d'entrée (ENTREE), la porte de transmission (B) étant formée de transistors MOS de type P et N (M'3,M'4) montés en parallèle l'un avec l'autre et contrôlés en séquence d'une part par un signal d'entrée retardé et inversé provenant d'un inverseur (A) et d'autre part par un signal de renvoi de sortie, les grilles de ces transistors MOS de type P et N étant reliées au noeud de signal d'entrée (ENTREE), l'inverseur (A) étant formé de transistors MOS de type P et N (M1,M2) montés en série l'un avec l'autre, les grilles de ces transistors MOS de type P et N étant reliées au noeud de signal d'entrée (ENTREE), la source du transistor MOS de type P (Ml) et le drain du transistor MOS de type N (M2) étant reliés à un noeud de sortie, ce noeud de sortie étant relié à la porte de transmission (B), la source du transistor MOS de type N (M2) étant reliée à la masse. 4. Le circuit générateur de forme d'onde à double pente de la revendication 3, dans lequel, dans la porte de transmission (B), la grille du transistor MOS de type P (M'4) est reliée au noeud de sortie de l'inverseur (A) pour qu'y soit forcé en entrée ledit signal d'entrée retardé et inversé par l'inverseur, la grille du transistor MOS de type N (M'3) étant reliée au signal de renvoi de sortie.