FR 2624283 A1 19890609 FR 8717051 A 19871208 CIRCUIT INTEGRE DE CALCUL NUMERIQUE POUR CALCULS GLISSANTS DU TYPE CONVOLUTION La présente invention se rapporte à un circuit intégré de calcul numérique destiné, notamment en traitement de signal numérique, aux calculs glissants du type convolution, de la forme i Ci Xj avec j = i+k, j et k étant des entiers relatifs et i un entier naturel, o Ci représente des coefficients complexes et X. des données, soit complexes, soit J réelles. Il existe de nombreuses applications mettant en oeuvre des calculs de ce type, par exemple dans le traitement des signaux radar et plus particulièrement pour la compression d'impulsion numérique et la démodulation amplitude-phase numérique. On connaît des circuits intégrés de traitement de signal qui effectuent des calculs similaires. C'est le cas par exemple du processeur de signal IMS A100 de la société INMOS. Ce circuit est un bloc opérateur comprenant essentiellement un multiplieur accumulateur et qui peut servir de bloc de construction pour différentes applications et peut être aisément connecté en cascade. Cependant, ce circuit connu a comme inconvénients que, d'une part, il a *une puissance de calcul limitée insuffisante pour certaines applications et que, d'autre part, il n'est pas directement adapté au traitement de valeurs complexes. Pour pouvoir effectuer un tel traitement, il est nécessaire de prévoir des circuits annexes ce qui augmente le coût et nuit dans une certaine mesure aux performances. Un objet de l'invention est donc de remédier à ces inconvénients en prévoyant un circuit intégré capable d'effectuer des calculs glissants sur des grandeurs complexes et aisément cascadable. Selon l'invention, il est prévu un circuit intégré de calcul numérique destiné, notamment en traitement de signal numérique, aux calculs glissants du type convolution, de la forme C X. avec j i+k, j et k étant des entiers I Ct j relatifs et i un entier naturel, o C. représente des coefficients complexes et X. des données, soit complexes, soit ] réelles, ledit circuit comportant une pluralité de cellules opératrices qui reçoivent simultanément les données d'entrée et qui comprennent chacune un multiplieur suivi d'un additionneur accumulateur, pour effectuer chacune les calculs correspondant à une valeur différente de k, caractérisé en ce que chaque cellule opératrice comprend un second registre, inséré dans la boucle de l'additionneur accumulateur à la suite du registre accumulateur, pour assurer le traitement alternatif au rythme d'horloge des portions réelle et imaginaire du calcul, en ce que les parties réelle et imaginaire de chaque coefficient sont envoyées à la suite à la première cellule opératrice o elles sont, d'une part, appliquées à une entrée du multiplieur et, d'autre part, retransmises avec un retard adéquat à la cellule suivante, lesdits coefficients se propageant ainsi de chaque cellule à la suivante, et en ce que ledit circuit comporte en outre un dispositif logique recevant les données et différents signaux d'horloge pour assurer la répartition temporelle et la répétition des parties réelle et Imaginaire desdites données vers les cellules opératrices, de manière à permettre aux multiplieurs de chaque cellule de fournir successivement et de manière alternée les produits partiels réels et Imaginaires du calcul. Grâce à son architecture, un tel circuit peut être monté en cascade ce qui permet d'atteindre des profondeurs de convolution très importantes. La propagation des coefficients d'une cellule à l'autre permet de réduire notablement le temps de latence entre sorties de résultats valides, ce qui se traduit par des temps de réponse plus courts. Cette architecture permet donc des commutations instantanées d'un type de code à un autre, donc des traitements adaptatifs avec des performances améliorées. L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à l'aide de la description ci-après et des dessins joints o - la figure 1 est un schéma par blocs du circuit selon l'invention; - la figure 2 est le schéma d'une cellule opératrice du circuit selon l'invention; - la figure 3 représente les diagrammes de signaux d'horloge et de commande utilisés dans le circuit de la figure i; - la figure 4 représente des diagrammes des entrées de coefficients et de données, soit complexes, soit réelles - la figure 5 représente les diagrammes des signaux en divers points du circuit dans le cas de données complexes; et la figure 6 montre des diagrammes de signaux aux mêmes points du circuit dans le cas de données réelles. La figure i est un schéma général par blocs du circuit selon l'invention. Celui-ci comporte principalement K cellules opératrices identiques COO à COK- i. Ces cellules sont connectées en parallèle à l'entrée de données recevant les données DT, par l'intermédiaire d'un dispositif logique 100 qui assure la répartition dans le temps et la répétition éventuelle des données, comme on le verra ci-dessous. Les coefficients complexes C. sont envoyés, par i l'entrée EC, sur la première cellule COO o ils sont utilisés et retransmis avec un retard convenable vers la cellule suivante CO1 et ainsi de suite. Les coefficients se propagent donc d'une cellule à la suivante jusqu'à la sortie SC. Chaque cellule comprend essentiellement un multiplieur et un additionneur accumulateur pour réaliser le calcul C X pour une valeur donnée de k (j=i+ k) croissante 1 CtX pour unalu d'une cellule à la suivante. Les résultats sont fournis sur la sortie SR de la cellule et le résultat final est présent sur cette sortie lorsqu'un signal de validation est présent sur la sortie SM de la cellule. Les résultats fournis par toutes les cellules successivement sont regroupés par un circuit de regroupement 22, commandé par les signaux de validation des diverses cellules. Ce circuit 22 fournit donc la suite des résultats validés à un circuit de cadrage des résultats et d'arrondi 24 qui sélectionne le cadrage des résultats, sous la commande d'un signal SAR, en fonction du gain d'intégration envisagé, c'est-à-dire du nombre de multiplications élémentaires effectuées dans une cellule. Le signal SAR est transmis au circuit 24 par l'intermédiaire d'un registre de transfert 23 commandé par un signal d'horloge HC. Les résultats cadrés et arrondis sont transmis sur une sortie SRT par l'intermédiaire d'un registre de transfert 25 commandé par un signal d'horloge HM. Pour permettre la connexion en cascade de plusieurs circuits selon la figure 1, un signal "sortie des résultats prête" est fourni sur la sortie RDY. Ce signal est actif tant que des résultats sortent sur la sortie SRT. Ce signal est le signal de sortie d'une porte OU 26 recevant les signaux de validation des sorties SM de toutes les cellules opératrices, le signal de sortie de la porte OU étant transmis par l'intermédiaire d'un registre 27, commandé par le signal d'horloge HM. Une entrée DM permet d'appliquer un signal de décimation au circuit selon l'invention par l'intermédiaire d'un registre 20 commandé par le signal d'horloge HC. En effet, dans certains cas, la fourniture des résultats correspondant à tous les points de calcul peut représenter une charge trop importante pour les circuits d'utilisation qui suivent. Pour adapter cette charge sans perdre de précision et sans que le circuit selon l'invention présente d'éléments inutilisés, il est prévu de jouer sur le retard de transmission des coefficients d'une cellule à la suivante, pour supprimer un point de calcul sur deux. Ceci est obtenu en appliquant le signal de décimation en parallèle à toutes les cellules opératrices, comme on le verra ci-dessous en liaison avec la figure 2. Un circuit d'horloge 21 fournit les différents signaux nécessaires sous la eommande d'un signal de mode (données complexes/données réelles). Ce circuit d'horloge est synchronisé par des signaux extérieurs HOR (horloge de base) et SL (synchronisation lente). Les signaux de commande SAR, DM et MODE sont fournis par exemple par une unité de gestion 28. Enfin, le dispositif logique 100 comporte des registres de transfert 10. 11, 12, 14 commandés respectivement par les signaux d'horloge HC, HY, H2, H3, un circuit 13 de multiplication par -1 et un multiplexeur 15 à trois entrées commandé par un signal CMX. La figure 2 représente le schéma d'une cellule opératrice. Une telle cellule comporte essentiellement un multiplieur 31, commandé par le signal d'horloge HM, un additionneur 33, un registre accumulateur 34, commandé par le signal d'horloge HM, et un deuxième registre 35, commandé par le même signal d'horloge HM, qui est inséré à la suite du registre 34 dans la boucle de l'accumulateur. Un registre 32 commandé par le signal d'horloge HM est ici inséré entre le multiplieur et l'additionneur. Bien entendu, ce registre pourrait être supprimé ou disposé au sein du multiplieur 31; on peut aussi disposer plusieurs registres similaires à l'intérieur du multiplieur 31 et de l'additionneur 33 (pour permettre le traitement pipeline). Les entrées du multiplieur 31 reçoivent d'une part les données ED transmises par le dispositif logique (figure 1) et, d'autre part, par l'intermédiaire d'un registre 30 commandé par le signal d'horloge HX, les coefficients venant de l'entrée EC. La sortie SR de la cellule est constituée par la sortie du registre 35. En fait, le bus de transmission des coefficients venant de l'entrée EC comporte deux conducteurs supplémentaires. Ainsi ce bus comporte, par exemple, dans le cas représenté, huit conducteurs pour transmettre huit bits représentant la valeur du coefficient et deux conducteurs supplémentaires transmettant respectivement un bit (bit 8) de remise à zéro RAZ et un bit (bit 9) permettant l'élaboration du signal de validation des résultats. Les bits 0 à 7 sont donc appliqués au multiplleur 31, le bit 8 est appliqué comme signal de remise à zéro RAZ du registre 34, par l'intermédiaire d'un registre 36 commandé par le signal d'horloge HB, et le bit 9 constitue le signal de validation sur la sortie SM, après passage dans deux registres successifs 37 et 38 commandés par le signal d'horloge HC. Par ailleurs, les coefficients et les deux bits supplémentaires sont transférés sur la sortie SC par l'intermédiaire d'un circuit de transfert 40 commandé par le signal de décimation DM. Ce circuit de transfert comprend un registre d'entrée 41 commandé par le signal d'horloge HX et un multiplexeur 44 à deux entrées dont l'une, référencée 0, est reliée directement à la sortie du registre 41 et dont l'autre, référencée 1, est reliée au registre 41 par l'intermédiaire de deux registres 42 et 43 en série, commandés par le signal d'horloge HX. Le multiplexeur 44 est commandé par le signal de décimation DM. Le fonctionnement de l'ensemble va être expliqué en se référant aux figures 1 et 2 et également aux signaux représentés sur les figures 3 à 6 qui montrent des signaux en différents points du circuit identifiés par des lettres encerclées. Le fonctionnement est basé sur la décomposition classique: úCi Xi+k - ú(Ai + jBi) (Ri+k + jIi+k) =E [AiRi+k Bili+k 1+ jZ [Ali+k + BiRi+k (1) i i+k 1+k' i i+k i i+k I 1 et sur l'utilisation alternative du multiplieur et de l'additionneur accumulateur de chaque cellule pour le calcul et l'addition des produits partiels respectivement réels et imaginaires. La figure 3 représente les différents signaux d'horloge et le signal de commande CMX en fonction de l'état du signal MODE. Les signaux HM, HC, HB, H2, H3 ont toujours la même fréquence quel que soit le signal MODE. Ce signal est à l'état bas lorsque les données fournies sur l'entrée DT du circuit sont sous forme complexe et est à l'état haut lorsque ces données sont réelles. Les signaux d'horloge HX et HY ont une fréquence double lorsque les données traitées sont réelles. Le signal SL est un signal dit de synchronisation lente qui fournit la synchronisation des données entrantes successives, l'entrée DT recevant successivement la partie réelle puis la partie imaginaire de chaque donnée si celles-ci sont complexes et chaque donnée successivement si celles-ci sont réelles. Le signal CMX à deux bits est tel que, pour chaque donnée complexe, le multiplexeur 15 sélectionne successivement ses entrées 0, 1, 2 et O et que, pour des données réelles, l'entrée O soit constamment sélectionnée. La figure 4 représente les diagrammes des entrées de coefficients et de données soit complexes soit réelles. On y retrouve les signaux d'horloge HM, HC, HY, HX, le signal MODE et le signal de commande CMX. Dans le cas de données complexes, l'entrée DT reçoit successivement les parties réelle et imaginaire de chaque donnée R1, I1, R2, I2... à un rythme qui est la moitié de la fréquence d'horloge HM et en phase avec l'horloge HC. Au point A, après passage dans le registre 10, on retrouve les mêmes valeurs décalées d'une période d'horloge HC. En BO, après passage dans le registre 11 commandé par le signal d'horloge HY dont la période est double de celle de HC, on ne retrouve que les parties réelles successives Rl, R2.... En B1, après passage dans le registre 12 commandé par le signal d'horloge H2 de même période que HY mals décalé d'une période de HM, on ne retrouve que les parties imaginaires successives Il, 12... En B2, après passage dans le multiplicateur 13 par -1 et le registre 14 commandé par le signal d'horloge H3 de même période que H2 mais décalé d'une période de HM, on ne retrouve que les valeurs successives -l1, -I2,... Les données ED au point C sont donc constituées par la succession R1, 11, -Il, Ri, R2, 12, -12, R2,... au rythme de l'horloge HM. Par ailleurs, les coefficients appliqués sur l'entrée EC se retrouvent au point D au rythme de l'horloge HX(=HC), sous forme de la succession des parties réelles et imaginaires A1, B1, A2, B2... Par contre dans le cadre de données réelles, (partie droite de la figure 4), les signaux d'horloge HY et HX ont une fréquence double et l'entrée O du multiplexeur 15 est constamment sélectionnée. On retrouve donc au point C la succession des données réelles Dl, D2... au rythme de l'horloge HY (=HC) et au point C la succession des parties réelles et Imaginaires des coefficients Al, Bi, A2, B2... à un rythme double, celui de l'horloge HX (=HM). La figure 5 représente les diagrammes de signaux en divers points d'une cellule opératrice, par exemple la première COO, dans le cas de données complexes. Le multiplieur 31 fonctionnant au rythme de l'horloge HM fournit (point I) successivement et alternativement les produits partiels pour l'obtention des parties réelles et imaginaires du calcul selon la relation (1). Pour permettre cette obtention, il faut additionner ensemble les produits partiels de la partie réelle, donc un sur deux des produits partiels, et ceux de la partie imaginaire, c'est-à-dire effectuer ces opérations de manière Imbriquée. Ceci est réallsé grâce au registre 35 qui ajoute un retard d'une période d'horloge HM dans la boucle de l'additionneur accumulateur. Sur les diagrammes aux points J et SR, on a appelé ER les sommes de parties réelles et E I les sommes de parties Imaginaires significatives, c'est-à-dire correspondant à des étapes complètes de calcul, le chiffre au-dessus du signe Z correspondant au numéro de l'étape, et par P toutes les sommes Intermédiaires sans signification. On voit que le résultat final, ici 2R et 31, apparaît sur la sortie SR deux périodes d'horloge HC après l'apparition de la partie Imaginaire B3 du dernier coefficient au point D. On envoie le bit de validation de résultat (bit 9) en même temps que cette partie imaginaire B3 sur le bus des coefficients et on le retarde de deux périodes de HC au sein de la cellule grâce aux registres 37 et 38. De même, la remise à zéro RAZ du registre 34 doit avoir lieu juste avant l'inscription dans ce registre du premier produit partiel AiR1. Le bit 8 commandant cette remise à zéro est donc envoyé en même temps que la partie réelle A1 du premier coefficient et est synchronisé au sein de la cellule sur l'horloge HB grâce au registre 36. Les coefficients et les bits supplémentaires sont transmis vers la sortie SC, et donc vers la cellule suivante, par le circuit de transfert 40 (voir diagrammes en E et G de la figure 5). Si on est en fonctionnement normal, sans décimation, le multiplexeur 44 sélectionne son entrée O (figure 2). Les coefficients sont appliqués à l'entrée du multiplieur 31 de la cellule suivante C01 avec un retard de deux périodes d'horloge HX par rapport au point D de la cellule COO, en raison du registre 41 du circuit 40 et du registre 30 de la cellule suivante. Cette cellule - effectuera donc le calcul Z Ci X+k pour la valeur k=1 et ainsi de suite pour les i Xi1+k différentes cellules. Grâce à cette prppagation des coefficients d'une cellule à la suivante en cours de calcul, on obtient une réduction très importante des temps morts entre résultats valides dus au temps de latence des circuits (temps qui sépare l'entrée des coefficients et le début de la sortie des résultats valides). Cet avantage est très important pour la réalisation de traitements adaptatifs à temps de réponse plus court. Si le signal de décimation DM est actif, le multiplexeur 44 sélectionne son entree 1. Les coefficients sont appliqués à l'entrée du multiplieur 31 de la cellule suivante CO1 avec un retard de quatre périodes d'horloge HX par rapport au point D de la cellule COO, en raison des registres 41 à 43 du circuit 40 et du registre 30 de la cellule suivante. La cellule CO1 effectuera donc les calculs Z C Xk pour la valeur k=2, et non k=1 comme dans le cas précédent. Ainsi les cellules opératrices effectuent les calculs pour des valeurs de k croissant de deux en deux et non pour toutes les valeurs de k. On divise donc par deux le nombre de résultats valides à traiter par les circuits utilisateurs. Cette décimation s'effectue sans qu'il y ait de cellules inutilisées et sans qu'on diminue le nombre de coefficients et de données utilisés. La décimation est donc faite sans aucune réduction de précision dans les caleuls sur les points conservés. La figure 6 représente les diagrammes de signaux en divers points d'une cellule opératrice, par exemple la première COO, dans le cas de données réelles. Grâce à la multiplication par deux des fréquences des horloges HY (agissant sur le transfert des données sur l'entrée O du multiplexeur 15 dans le dispositif logique 100 de la figure 1) et HX (agissant sur l'entrée des coefficients dans chaque cellule) et à la sélection constante de l'entrée O du multiplexeur 15, on obtient coïncidence dans le temps entre chaque donnée successive et les parties réelle et imaginaire d'un coefficient correspondant. Le fonctionnement de chaque cellule est le même que celui Indiqué précédemment en liaison avec la figure 5. Ainsi, sans modification importante, sinon une adaptation du circuit d'horloge 21 à la commande MODE qui est évidente pour tout technicien, le circuit selon l'invention peut aussi bien traiter des données réelles que complexes. On doit noter que, dans le circuit de caleul numérique selon l'invention, les résultats venant de chaque cellule opératrice sont, en raison de la propagation des coefficients il d'une cellule à la suivante, présents séquentiellement aux entrées du circuit de regroupement 22 qui n'a pas besoin d'être un multiplexeur mais plutôt un simple jeu de portes commandées par les signaux de validation des sorties SM des cellules. Cette apparition en séquence temporelle des résultats sur la sortie du circuit 22 a l'avantage de permettre l'utilisation d'un circuit unique 24 de cadrage des résultats et d'arrondi (et non pas un circuit par cellule). Ainsi qu'on l'a déjà indiqué le cadrage des résultats est commandé en fonction du nombre de multiplications effectuées par chaque cellule, c'est-à-dire du nombre de coefficients et de données utilisés pour le calcul dans une cellule. Ces paramètres sont déterminés à l'avance et l'unité de gestion 28 peut donc fournir un signal de commande SAR, ici à trois bits. Le circuit 24 permet de passer de résultats donnés par exemple sur trente-deux bits à des résultats arrondis donnés par exemple sur vingt bits. Comme on le voit, les circuits de calcul numérique selon l'invention sont cascadables sans difficulté grâce aux sorties SC, RDY et SRT. On peut donc atteindre aisément de très importantes profondeurs de convolution. En transmettant en même temps que les coefficients les signaux de commande des cellules opératrices par deux conducteurs supplémentaires du bus des coefficients, on obtient un système de validation des résultats et de remise à zéro extrêmement simplifié. Il est clair que, puisque l'on opère sur des valeurs complexes, il faut que les circuits de calcul soient synchronisés par rapport aux paires partie réelle-partie imaginaire des valeurs d'entrée. Ceci est réalisé grâce au signal de synchronisation lente SL qui vient synchroniser le circuit d'horloge 21. Bien entendu, l'exemple de réalisation décrit n'est en rien limitatif de l'invention et en particulier les nombres de bits donnés sur les liaisons dans les différentes figures ne sont que de simples exemples. REVENDICATIONS 1. Circuit intégré de calcul numérique destiné, notamment en traitement de signal numérique, aux calculs glissants du type convolution, de la forme i C1 X avec j=i+k, j et k étant des entiers relatifs et i un nombre entier naturel, o Ci représente des coefficients complexes et X" des données, soit complexes, soit réelles, ledit circuit comportant une pluralité de cellules opératrices (COO à COK-1), qui reçoivent simultanément les données d'entrée et qui comprennent chacune un multiplieur (31) suivi d'un additionneur accumulateur (33, 34) pour effectuer chacune les calculs correspondant à une valeur différente de k, caractérisé en ce que chaque cellule opératrice comprend un second registre (35), inséré dans la boucle de l'additionneur accumulateur à la suite du registre accumulateur (34), pour assurer le traitement alternatif au rythme d'horloge des portions réelle et imaginaire du calcul, en ce que les parties réelle et imaginaire (A1, B1; A2, B2...) de chaque coefficient sont envoyées à la suite à la première cellule opératrice (COO) o elles sont, d'une part, appliquées à une entrée du multiplieur (31) et, d'autre part, retransmises avec un retard adéquat à la cellule suivante (CO1), lesdits coefficients se propageant ainsi de chaque cellule à la suivante, et en ce que ledit circuit comporte en outre un dispositif logique (100) recevant les données (DT) et différents signaux d'horloge (HC, HY, H2, H3) pour assurer la répartition temporelle et la répétition des parties réelle et imaginaire desdites données vers lesdites cellules opératrices, de manière à permettre aux multiplieurs de chaque cellule de fournir successivement et de manière alternée les produits partiels réels et imaginaires du calcul. 2. Circuit intégré de calcul numérique selon la revendication 1, caractérisé en ce que le bus de propagation des coefficients (EC, SC) comporte deux fils supplémentaires dont le premier (bit 8) transmet à chaque cellule un bit de remise à zéro (RAZ) du registre accumulateur et dont le second (bit 9) permet l'élaboration par chaque cellule d'un signal de validation (SM) du résultat des calcuIs de la cellule. 3. Circuit intégré de calcul numérique selon l'une des revendications 1 ou 2, caractérisé en ce que ledit circuit comprend un circuit de regroupement (22) des résultats des calculs par les diverses cellules opératrices, commandé par les signaux de validation correspondants, et un circuit unique (24) de cadrage des résultats et d'arrondi, recevant du circuit de regroupement successivement les résultats des diverses cellules et commandé par un signal de commande (SAR) élaboré en fonction des caractéristiques du calcul effectué par les cellules. 4. Circuit intégré de calcul numérique selon l'une quelconque des revendications 1 à 3, caractérisé en ce que ledit dispositif logique (100) comprend un multiplexeur à trois entrées (15) et des registres de transfert (10, 11, 12, 14) commandés par des signaux d'horloge respectifs (HC, HY, H2, H3) et un circuit de multiplication par -1 (13) pour transférer, dans le cas de données complexes, sur les trois entrées du multiplexeur respectivement les parties réelles, les parties imaginaires et l'opposé des parties imaginaires des données d'entrée (DT), ledit multiplexeur étant commandé par un signal (CMX) sélectionnant pour chaque donnée successivement la première, la deuxième, la troisième puis la première entrée, et en ce que, dans le cas de données réelles, le signal de commande (CMX) du multiplexeur sélectionne toujours la première entrée. 5. Circuit intégré de calcul numérique selon l'une quelconque des revendications 1 à 4, caractérisé en ce que chaque cellule comprend en outre un circuit de transfert (40), inséré à la sortie de propagation des coefficients (SC) et commandé par un signal de commande (DM), pour assurer soit le transfert normal des coefficients de manière que les calculs soient effectués pour toutes les valeurs de k successives, soit le transfert des coefficients avec un retard prédéterminé de manière que les calculs soient effectués seulement pour une valeur de k sur deux. 6. Circuit intégré de calcul numérique selon l'une quelconque des revendications 1 à 5, caractérisé en ce que les signaux d'horloge (HM, HB, HC, H2, H3, HX, HY) sont fournis aux différentes parties dudit circuit intégré de calcul numérique par un circuit d'horloge (21) qui comprend des moyens pour modifier la fréquence de certains de ces signaux d'horloge (HX, HY) selon le mode de fonctionnement, données complexes ou données réelles, dudit circuit intégré, ces signaux d'horloge de fréquence modifiable (HX, HY) étant adressés d'une part aux registres de transfert (11) sur la première entrée du multiplieur dudit dispositif logique (100) et d'autre part au circuit de transfert (40) des coefficients de chaque cellule opératrice.