FR 2629248 A1 19890929 FR 8803918 A 19880325 PROCEDE DE TEST DE MEMOIRE A PROGRAMMATION UNIQUE ET MEMOIRE CORRESPONDANTE L'invention concerne les mémoires programmables une seule fois, connues sous le nom de mémoires OTP, abréviation de l'anglais "One Time Programmable". Ces mémoires sont des mémoires EPROM, c'est-à-dire des mémoires nonvolatiles programmables électriquement; mais, contrairement aux mémoires EPROM classiques qui sont pourvues d'une fenêtre transparente aux ultraviolets et qui peuvent, grâce à cette fenêtre, être effacées par ultraviolets puis reprogrammées électriquement, les mémoires OTP sont encapsulées dans un boîtier opaque, non transparent aux ultraviolets. Une fois qu'elles sont programmées elles ne peuvent plus être effacées. Plus précisément, chaque bit de la mémoire est initialement dans un état non programmé; si on le programme, cela veut dire qu'on change son état, et on ne peut plus revenir en arrière au premier état. Le plus fréquemment, chaque point de mémoire est constitué par un transistor ayant une grille de commande et une grille flottante; par une polarisation adéquate de la source, du drain et de la grille de commande, on peut programmer ce transistor, ce qui signifie qu'on charge de manière permanente sa grille flottante. Si le transistor est dans son état initial "non programmé", il peut facilement être rendu conducteur par une tension de lecture appliquée à sa grille de commande; s'il est dans l'état "Frpogrammé" (sa grille flottante est remplie d'électrons), il ne peut plus être rendu conducteur par la même tension de lecture appliquée à sa grille de commande. On comprendra facilement qu'il est très difficile 2629248 ' de tester des mémoires de ce type, en tout cas après qu'elles aient été encapsulées dans leur boîtier opaque définit-if. En effet, on ne peut pas les programmer pour les tester; il faut les vendre vierges d'informations, c'est-à-dire qu'on ne peut les vendre que non program- mées, l'acheteur effectuant la programmation pour y mettre l'information qu'il désire. S'il n'y a pas d'information dans la mémoire, il est évidemment impos- sible d'effectuer certains tests sur l'exactitude des informations stockées ou sur la qualité des chemins d'accès à ces informations; pourtant l'acheteur souhaite des garanties sur le produit qu'il va acheter et il serait souhaitable d'effectuer certains tests. Par exemple, un test qu'il est intéressant d'eff- ectuer est un test de vitesse, par lequel on vérifie le délai qui s'écoule entre le moment o on désigne une adresse de la mémoire et le moment o on reçoit en sortie l'information stockée à cette adresse. Ce test devient très imprécis si on l'effectue sur une mémoire dont tous les transistors sont dans l'état non programmé. En effet, on va essayer d'adresser successivement à des intervalles de temps très brefs des points mémoires différents et regarder au bout de combien de temps l'information est reçue à la sortie; mais comme l'information sera toujours la même quel que soit le point adressé, on ne distinguera pas vraiment o est la fin de l'information précédente et le début de l'information suivante. C'est d'ailleurs pourquoi, dans les mémoires non OTP, on fait des tests de vitesse en inscrivant dans la mémoire une information en "damier", c'est-à-dire qu'on programme un transistor sur deux et on lit à grande vitesse les adresses successives de la mémoire: l'inf- ormation en sortie sera alternativement un "zéro" et un "un" logiques et il sera facile de vérifier la vitesse maximale d'accès aux points-mémoire. Cette vitesse d'accès est notamment limitée par les circuits de décodage de ligne et de colonne de la mémoire, les amplificateurs d'entrée et de sortie, etc. La présente invention propose un moyen pour facili- ter le test des mémoires programmables une seule fois, notamment le test de vitesse mais aussi le test des défauts des circuits de décodage et de certaines parties du réseau de points de la mémoire. Selon l'invention, puisqu'on ne peut pas programmer les points-mémoire pour vérifier le comportement de la mémoire contenant des points programmés et des points non programmés, on propose de simuler des points-mémoi- res programmés par des points-mémoires non programmés dont on aura inhibé l'adressage en lecture pour faire croire qu'ils sont programmés. Pour exprimer ce concept autrement, on peut dire la chose suivante: si on désigne un point-mémoire particulier au moyen d'une tension de lecture appliquée par un décodeur à ce point-mémoire et qu'on lit sur un conducteur de colonne l'état du point-mémoire, il y a deux possibilités: ou bien le point-mémoire n'est pas. programmé et le transis- tor qui le constitue fournira un courant montrant qu'effectivement il n'est pas programmé, ou bien le point-mémoire est programmé et alors il ne peut plus être rendu conducteur par la tension de lecture appli- quée par le décodeur, et dans ce cas aucun courant ne circule et n'est détecté sur le conducteur de colonne. Mais alors, si aucun courant n'est détecté, le conduc- teur de colonne se comporte exactement comme si le point-mémoire n'était pas du tout adressé; il se com- porte comme s'il ne recevait pas la tension de lecture issue du décodeur, ou comme s'il n'était pas relié à la sortie de la mémoire. L'idée de l'invention consiste donc - à appliquer à un décodeur des adresses successives de points-mémoire à tester; - à faire appliquer par le décodeur une tension de lecture à ces points pour qu'ils fournissent en sortie de la mémoire une information sur leur état; - à inhiber la lecture lorsque certains points-mémoire sont désignés par le décodeur pour que ces points se comportent, vus de la sortie, comme des points qui sont dans un état différent de l'état dans lequel ils sont en réalité. L'inhibition de la lecture peut consister à empê- cher l'application d'une tension de lecture aux points mémoire désignés, ou encore à empêcher la transmission à la sortie de la mémoire de l'information lue sur la colonne. Ainsi, tous les points qu'on désignera par des signaux d'adressage inhibés pourront être considérés comme des points programmés de la mémoire alors qu'ils ne le sont pas en réalité. On simule ainsi le contenu désiré d'une mémoire dont en fait tous les points sont dans le même état non programmé, et on regarde le comportement de la mémoire dont le contenu est ainsi simulé. Par exemple, on simulera un contenu en damier d'une mémoire en inhibant la transmission des signaux d'adresse aux points-mémoire pour un point sur deux et en l'autorisant pour le point suivant. On pourrait aussi simuler d'autres motifs qu'un damier, le motif le plus simple étant un motif de lignes alternées de points programmés et de points non programmés; des motifs plus complexes peuvent être envisagés sans difficulté de principe mais ils nécessiteraient dans le circuit-inté- gré de mémoire des circuits de décodage spécifiques supplémentaires d'autant plus encombrants que le motif est plus complexe et on évitera donc d'en abuser. C'est en effet le circuit-intégré comportant la mémoire qui comprendra des circuits auxiliaires spécifi- ques permettant cette simulation de contenu de mémoire lors du test. La mémoire selon l'invention comporte un réseau de points-mémoire dont l'état peut être lu sélectivement à partir d'au moins un décodeur apte à recevoir une adresse de sélection d'un point-mémoire et apte à transmettre à un point-mémoire sélectionné une tension de lecture, la mémoire comportant une borne de mode de test destinée à recevoir un signal indiquant si la mémoire doit fonctionner normalement ou être testée; elle est caractérisée en ce qu'elle comporte un circuit spécifique contrôlé par la borne de mode de test pour autoriser, en mode de test, l'inhibition de la lecture de certains des points-mémoire lorsque l'adresse de ces points est reçue par le décodeur, de manière que, vus de la sortie de la mémoire, ces points-mémoire fournissent une information intentionnellement erronée sur leur état. C'est ce qui permet de simuler des points program- més alors qu'ils ne le sont pas en réalité. En mode de fonctionnement normal ce circuit spéci- fique est évidemment inhibé. Dans l'exemple simple mais particulièrement utile o le contenu simulé est un contenu en damier, le circuit spécifique comprend des interrupteurs commandés en fonction de l'état des bits de poids faible des adresses de ligne et de colonne de la mémoire; ces interrupteurs permettent de court-circuiter le conduc- teur de ligne d'une ligne sélectionnée, ou de déselectionner un conducteur de colonne lorsque l'adresse de ligne correspond à une ligne de rang impair (par exemple) et que simultanément l'adresse de colonne reçue correspond aussi à une colonne de rang impair (par exemple). Plus généralement, le circuit spécifique peut être un circuit logique apte à inhiber l'application d'une tension de lecture sur une ligne sélectionnée, en fonction de l'état d'un bit d'adresse de cette ligne. Il peut être aussi un circuit logique apte à inhiber l'application d'une tension de lecture sur une ligne sélectionnée, en fonction de l'état d'un bit d'adresse d'une colonne sélectionnée en même temps que la ligne, l'adresse de ligne et l'adresse de colonne définissant la position d'un point-mémoire dont on veut masquer l'état. Dans le cas o le contenu de mémoire qu'on veut simuler est un damier, la mémoire comporte un circuit logique apte à inhiber la lecture pour une ligne sélec- tionnée en fonction de la valeur de la somme d'un bit d'adresse de cette ligne et d'un bit d'adresse d'une colonne sélectionnée en même temps que la ligne, l'adresse de ligne et l'adresse de colonne définissant la position d'un point mémoire dont on veut masquer l'état. Les bits choisis seront en principe les bits de poids faible en ligne et en colonne. L'invention est intéressante spécialement pour les mémoires programmables une seule fois (EPROM encapsulées en boîtier plastique), mais elle pourrait s'appliquer à d'autres types de mémoire. D'autres caractéristiques et avantages de l'inv- ention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels: - la figure 1 représente schématiquement une mémoire EPROM classique; - la figure 2 représente une modification de la mémoire permettant de mettre en application l'invention. Pour mieux faire comprendre l'invention, on va montrer comment on peut la mettre en oeuvre dans le cas o on veut simuler un contenu en damier d'une mémoire adressable point par point au moyen d'un décodeur de ligne et d'un décodeur de colonne. Une telle mémoire est représentée dans sa forme classique à la figure 1. On a représenté un cas très simple d'une mémoire de 16 points agencés en un réseau de quatre lignes et quatre colonnes avec un point mémoire au croisement de chaque ligne et chaque colonne. Les quatre lignes sont matérialisées par quatre conducteurs parallèles Ll, L2, L3, L4 et les quatre colonnes par quatre conducteurs Cl, C2, C3, C4, perpen- diculaires aux premiers. Chaque point mémoire est désigné par la référence Pij, o i représente le numéro de la ligne à laquelle il appartient et j le numéro de la colonne. Ainsi, le point P11l est le point au carrefour de la ligne L1 et de la colonne Cl, le point P12 est celui qui est au carrefour de la ligne Ll et de la colonne C2, et ainsi de suite jusqu'au point P44 au carrefour de la ligne L4 et de la colonne C4. Chaque point-mémoire est constitué dans cet exemple par un transistor à grille flottante, ayant un source, un drain, une grille flottante et une grille de com- mande. La source est reliée à une masse électrique commune à tout le circuit, le drain est relié à la colonne auquel le point mémoire appartient, et la grille de commande est reliée à la ligne auquel le point-mémoire appartient. Chaque point mémoire peut être désigné individuel- lement, pour y lire une information ou pour y écrire une information, grâce à un décodeur de ligne DL et à un décodeur de colonne DC. Le décodeur de ligne DL a autant de sorties qu'il y a de lignes dans le réseau de mémoire; il sélectionne une ligne particulière et lui applique une tension de lecture VL permettant de rendre conducteurs les transis- tors non programmés mais ne permettant pas de rendre conducteurs les transistors programmés. Les lignes non sélectionnées ne reçoivent pas cette tension VL; elles sont par exemple maintenues au potentiel de la masse. Le décodeur de colonne a autant de sorties qu'il y a de colonnes dans le réseau de mémoire; il sélectionne une colonne particulière pour la relier à un amplifica- teur de lecture AL; les colonnes non sélectionnées ne sont pas reliées à cet amplificateur de lecture. Dans l'exemple représenté, le décodeur de colonne a quatre sorties commandant chacune un transistor respectif (Tl à T4) en série entre un conducteur de colonne respectif et l'amplificateur de lecture. Le transistor T1 est comman- dé par la première sortie du décodeur de colonne et est en série avec le premier conducteur de colonne Cl; le transistor T2 est commandé par la deuxième sortie du décodeur et est en série avec le deuxième conducteur de colonne C2, etc. Le décodeur de ligne et le décodeur de colonne sont commandés par des signaux d'adresse. De manière extrême- ment classique, il y a dans le plan mémoire un nombre de lignes qui est une puissance de deux (2n) et un nombre de colonnes qui est aussi une puissance de deux (2P). Il suffit alors de n entrées pour le décodeur de ligne et p entrées pour le décodeur de colonne pour définir un numéro de ligne entre 1 et 2n et un numéro de colonne entre 1 et 2P, chaque entrée recevant un signal binaire de niveau logique 0 ou 1. L'adresse de ligne est définie par les signaux binaires sur les entrées du décodeur de ligne et l'adresse de colonne par les signaux binaires sur les entrées du décodeur de colonne. Les lignes et les colonnes sont généralement agencées de telle sorte que deux adresses qui ne diffé- rent que par leur bit de poids le plus faible correspon- dent à la sélection de deux lignes ou colonnes adjacen- tes; c'est en tout cas ce que l'on supposera dans l'exemple particulier décrit ici. Dans cet exemple, il y a deux entrées d'adresse de ligne Al et A2, et on supposera que l'entrée A2 corres- pond au poids le plus faible, c'est-à-dire que quel que soit le signal logique sur Al, une ligne de rang impair (L1 ou L3) sera sélectionnée pour un premier niveau logique (par exemple zéro) sur l'entrée A2, et au contraire une ligne de rang pair (L2 ou L4) sera sélec- tionnée pour le niveau logique complémentaire (niveau 1) sur l'entrée A2. De même, il y a deux entrées d'adresse de colonne A3 et A4; A4 correspond au poids le plus faible et permet de choisir l'une de deux colonnes adjacentes dans un groupe de colonnes défini par A3. Les colonnes de rang impair par exemple sont désignées par un niveau logique 0 sur l'entrée A4. En imposant une adresse de ligne et une adresse de colonne on définit une ligne et une colonne, donc un point-mémoire au croisement de cette ligne et de cette colonne et on détecte par l'amplificateur AL le courant qui circule dans la colonne sélectionnée; ce courant est non nul si le pointmémoire n'a pas été programmé et il est nul si le point mémoire a été programmé. L'infor- mation binaire sur l'état de chaque point-mémoire est fournie sur la sortie S de l'amplificateur de lecture AL. Lorsqu'on veut tester la mémoire alors qu'elle est vierge (aucun point-mémoire programmé), on doit lire du courant systématiquement en sortie quel que soit l'adresse de ligne et de colonne appliquée aux entrées Al à A4. Cela ne permet pas de tester correctement les circuits d'accès à la mémoire et en particulier la vitesse de ces circuits. La modification apportée par l'invention à la mémoire pour faciliter le test est représentée à titre d'exemple à la figure 2; cette figure correspond à un exemple simple dans lequel on veut tester la réponse que présenteraient les circuits d'accès à la mémoire si le contenu était un damier de points programmés alternant avec des points non programmés; ce test est particuliè- rement intéressant parce qu'il représente des conditions sévères d'utilisation étant donné qu'il oblige la sortie S de la mémoire à fournir très rapidement des signaux successifs qui changent d'état à chaque changement d'adresse (en supposant bien sûr que les adresses successives sont appliquées dans l'ordre des positions successives de points en ligne ou en colonne). Selon l'invention, pour certaines adresses reçues sur l'un ou l'autre des décodeurs, on va empêcher l'accès au plan-mémoire de sorte qu'on ne pourra pas lire le courant qui serait fourni par un transistor sélectionné par l'une de ces adresses. Cet accès n'est empêché bien sûr qu'en mode de test de la mémoire. Pour toutes les adresses pour lesquelles l'accès est autorisé on lira un courant de sortie provenant d'un transistor non programmé rendu conducteur par une tension de lecture VL sur sa grille de commande (mais des défauts pourront être détectés éventuellement comme on le faisait auparavant). Pour toutes les adresses pour lesquelles l'accès est inhibé on ne lira pas de courant en sortie (mais si on en lit quand même on pourra identifier des défauts). En alternant l'application d'adresses avec accès autorisé et d'adresses avec accès non autorisé, on pourra tester le comportement en vitesse des circuits d'accès (décodeur de ligne, décodeur de colonne, amplificateur de lecture, etc.) L'exemple représenté à la figure 2 est très simple; il comprend des transistors (TL1, TL2, TL3, TL4) pour empêcher, en mode de test, l'accès entre le décodeur de ligne et certaines lignes de la mémoire. Ces transistors permettent de relier à la masse ces lignes, de sorte que lorsqu'une tension de lecture VL est appliquée par le décodeur à une de ces lignes, cette tension est court-circuitée et ne peut pas être transmise aux grilles de commande des transistors de cette ligne. Mais on pourrait prévoir en variante de réalisation que les transistors TL1 à TL4 sont connectés pour inhiber la transmission de courant entre les conducteurs de colonne et la sortie de la mémoire: les transistors TL1 à TL4 pourraient être connectés entre les grilles des transistors T1 à T4 et la masse de sorte qu'ils serviraient à empêcher toute mise en conduction des transistors T1 à T4, donc toute transmission de courant à l'amplificateur de lecture AL et par suite toute transmission d'information entre les conducteurs de colonne et la sortie S. Cette variante de réalisation présente notamment un intérêt lorsque l'amplificateur de lecture fonctionne en différentiel, avec une entrée de référence constituée par une colonne de cellules de référence adressées par le décodeur de ligne DEL. il ne faut pas alors court-circuiter les conducteurs de ligne pendant le test. Outre les transistors TL1 à TL4, le circuit d'inhi- bition de l'accès à certaines lignes comprend des moyens de commande de ces transistors; ces moyens comprennent tout simplement des portes logiques recevant d'une part un signal logique issu d'une borne T de mode de test, et d'autre part (dans cet exemple) les bits d'adresse de poids faible présents sur la borne A2 d'une part (poids faible d'adresse de ligne) et sur la borne A4 d'autre part (poids faible d'adresse en colonne). La borne de mode de test T fournit un signal logique qu'elle reçoit de l'extérieur du circuit et qui indique qu'on est en mode de fonctionnement normal ou en mode de test. L'inhibition de l'accès à une ligne a lieu par mise à la masse de cette ligne lorsque l'adresse de cette ligne est fournie au décodeur de ligne, à condition qu'on soit en mode de test; mais dans l'exemple repré- senté l'inhibition est plus générale pour permettre facilement la simulation d'un damier avec des moyens logiques très limités; en effet, ici, on mettra à la masse toutes les lignes en même temps dès lors que l'adresse du point-mémoire désigné par les décodeurs de ligne et de colonne correspond à une adresse qu'on veut inhiber, c'est-à-dire dès lors que le point-mémoire choisi doit être considéré fictivement comme un point mémoire programmé. Si les transistors TL1 à TL4 servaient à désélectionner les colonnes plutôt que les lignes, on prévoirait également de préférence que toutes les colonnes à la fois sont désélectionnées lorsqu'une adresse de point à inhiber est transmise. Le circuit logique qui sert à simuler un contenu en damier peut comprendre comme on le voit sur la figure 2 une porte OU-Exclusif 10 dont une première entrée reçoit le bit de poids faible d'adresse de ligne (présent sur l'entrée A2) et dont une deuxième entrée reçoit le bit de poids faible d'adresse de colonne (présent sur l'entrée A4). La sortie de la porte OU-Exclusif 10 fournit un premier niveau logique (0 par exemple) si la parité de l'adresse de ligne est la même que la parité de l'adresse de colonne, c'est-à-dire si on sélectionne un point soit au carrefour d'une ligne de rang impair et une colonne de rang impair soit au carrefour d'une ligne de rang pair et une colonne de rang pair; la sortie de la porte OU-Exclusif fournit un deuxième niveau logique complémentaire du premier si les parités de rang de ligne et de colonne sont différentes. La sortie de la porte OU-Exclusif 10 est appliquée à une entrée d'une porte logique 12 (porte ET par exemple) validée par le signal de mode de test de la borne T, de sorte que ce n'est qu'en mode de test que l'accès aux conducteurs de ligne peut être inhibé. La sortie de la porte 12 commande les transistors TL1 à TL4 pour les rendre conducteurs et interdire l'accès à.la ligne sélectionnée ainsi d'ailleurs qu'à toutes les autres lignes dans le cas par exemple o les parités des adresses de ligne et de colonne sont diffé- rentes. Il en résulte le fonctionnement suivant: I. Mode normal Si on est en mode de fonctionnement normal (par opposition au mode de test), la porte 12 ne laisse pas passer les signaux de sortie de la porte OUExclusif 10 et aucun des transistors d'inhibition TL1 à TL4 ne peut être rendu conducteur; I. Mode de test a) si la ligne adressée a une parité de rang impair (ligne Ll ou L3>, alors l'adressage de cette ligne sera inhibé par mise à la masse de cette ligne (et d'ailleurs de toutes les autres lignes) à condition que l'adresse de colonne fournie en même temps au décodeur de colonne corresponde aussi à une colonne de rang impair (Cl ou C3); si l'adresse de colonne est de rang pair (désignation des colonnes C2 ou C4), alors la ligne sélectionnée ne sera pas inhibée; b) si la ligne adressée a une parité de rang pair (sélection de L2 ou L4), c'est la même chose: l'adressage de la ligne sera inhibé si la parité de l'adresse de colonne est également paire. c) au total, un point sur deux sera normalement adressé; ses voisins immédiats en ligne et en colonne ne seront pas adressés lorsque les décodeurs de ligne et de colonne recevront les adresses qui devraient les sélectionner; ils ne fourniront pas de courant sur la colonne désignée et ils se comporteront donc, vus de la sortie S, comme des points mémoire programmés incapables d'être rendus conducteurs par la tension de lecture VL. On a donc bien simulé un damier de points-mémoire programmés alternant avec des points-mémoire non-programmés. I1 n'y a aucune difficulté à simuler d'autres motifs simples de contenu de mémoire, par exemple une alternance de lignes de points programmés et de points non programmés: la porte ET 12 aurait tout simplement une entrée connectée à la borne T et une autre connectée à l'entrée A2, la porte OU-Exclusif étant supprimée. De même pour simuler une alternance de colonnes de points programmés et de colonnes de points non-programmés, il suffirait de connecter une entrée de la porte ET 12 à l'entrée A4 en supprimant la porte OU-Exclusif. D'autres motifs de contenu de mémoire peuvent être simulés à l'aide de circuits de décodage recevant certains bits d'adresse en ligne et en colonne pour commander les transistors TL1 à TL4 en fonction des adresses reçues à l'entrée des décodeurs. L'invention permet de détecter des défauts de comportement du circuitintégré et d'effectuer le tri en vitesse des mémoires mortes programmables une seule fois, même après encapsulation en boîtier opaque. REVENDICATIONS 1. Mémoire morte comportant un réseau de points-mémoire (Pij) dont l'état peut être lu sélective- ment à partir d'au moins un décodeur (DL, DC) apte à recevoir une adresse de sélection d'un point-mémoire et apte à transmettre à un point-mémoire sélectionné une tension de lecture (VL), la mémoire comportant une borne de mode de test (T) destinée à recevoir un signal indiquant si la mémoire doit fonctionner normalement ou être testée, caractérisée en ce qu'elle comporte un circuit (10, 12) contrôlé par la borne de mode de test pour autoriser, en mode de test, l'inhibition de la lecture de certains des points-mémoire lorsque l'adresse de ces points est reçue par le décodeur, de manière que, vus de la sortie de la mémoire, ces points-mémoire fournissent une information intentionnellement erronée sur leur état. 2. Mémoire selon la revendication 1, caractérisée en ce que les pointsmémoire peuvent prendre deux états, et en ce que l'information en sortie de la mémoire est de deux types, en fonction de l'état du point mémoire: dans un premier état, le point-mémoire adressé fournit un signal électrique spécifique; - dans un deuxième état le point-mémoire adressé ne fournit pas de signal spécifique différent des signaux issus de points-mémoire non adressés. 3. Mémoire selon la revendication 1, caractérisée en ce que les pointsmémoire sont des transistors à grille flottante ou des éléments analogues pouvant être rendus conducteurs par une tension de lecture lorsqu'ils une sont pas programmés dans leur deuxième état, et ne pouvant plus être rendus conducteurs par cette tension lorsqu'ils sont programmés dans leur deuxième état. 4. Mémoire selon l'une des revendications précé- dentes, caractérisée en ce qu'elle comporte un circuit logique (10, 12, TL1 à TL4) apte à inhiber l'application d'une tension de lecture sur une ligne sélectionnée. 5. Mémoire selon l'une des revendications précé- dentes, caractérisée en ce qu'elle comporte un circuit logique apte à inhiber la transmission d'information entre un conducteur de colonne et la sortie de la mémoire. 6. Mémoire selon l'une des revendications précé- dentes, caractérisée en ce que l'inhibition de la lecture est fonction de l'état d'un bit d'adresse (A2) d'une ligne. 7. Mémoire selon l'une des revendications précé- dentes, caractérisée en ce que l'inhibition de la lecture est fonction de l'état d'un bit d'adresse (A4) d'une colonne sélectionnée. 8. Mémoire selon l'une des revendications précé- dentes, caractérisée en ce qu'elle comporte un circuit logique (10, 12, TL1 à TL4) apte à inhiber la lecture en fonction de la valeur de la somme d'un bit d'adresse de ligne et d'un bit d'adresse de colonne sélectionnée en même temps que la ligne, l'adresse de ligne et l'adresse de colonne définissant la position d'un point mémoire dont on veut masquer l'état. 9. Mémoire selon l'une des revendications 6 à 8, dans laquelle le bit de poids faible de l'adresse de ligne permet de sélectionner l'une de deux lignes adjacentes et le bit de poids faible de l'adresse de colonne permet de sélectionner l'une de deux colonnes adjacentes, caractérisée en ce qu'elle comporte une porte logique (10) recevant le bit de poids faible de l'adresse de ligne et le bit de poids faible de l'adresse en colonne, et des interrupteurs (TL1 à TL4) aptes à inhiber la lecture lorsque, en mode de test, la somme des bits de poids faible en ligne et en colonne a une valeur spécifiée. 10. Mémoire selon la revendication 4, caractérisée en ce que le circuit d'inhibition de l'application de la tension de lecture inhibe non seulement l'application de la tension de lecture à' la ligne sélectionnée mais aussi simultanément l'application de la tension de lecture à toutes les autres lignes, lorsque l'adresse fournie au décodeur correspond à la position d'un point-mémoire dont on veut masquer l'état. Il. Mémoire selon la revendication 5, caractérisée en ce que le circuit d'inhibition de transmission d'information de colonne inhibe non seulement la transmission pour une colonne sélectionnée mais aussi simultanément pour toutes les colonnes lorsque l'adresse fournie au décodeur correspond à la position d'un point-mémoire dont on veut masquer l'état. 12. Mémoire selon l'une des revendications 1 à 11, caractérisée en ce qu'elle est du type programmable une seule fois et en ce que l'état des points-mémoire au moment du test est le même pour tous les points. 13. Procédé de test d'une mémoire morte comprenant des points-mémoire qui peuvent prendre un premier ou un deuxième état, caractérisé en ce qu'il consiste - à appliquer à un décodeur (DL, DC) des adresses successives de points-mémoire à tester; - à faire appliquer par le décodeur une tension de lecture (VL) à ces points pour qu'ils four- nissent en sortie de la mémoire une information sur leur état; - à inhiber la lecture pour certains points-mémoire, pour que ces points se comportent, vus de la sortie, comme des points qui sont dans un état différent de l'état dans lequel ils sont en réalité. 14. Procédé selon la revendication 13, caractérisé en ce que la mémoire est du type programmable une seule fois et en ce que les points-mémoire sont tous dans le même état lors du test.