FR 2630837 A1 19891103 FR 8817425 A 19881229 CIRCUIT EN VUE D'ENGENDRER UNE TENSION DE REFERENCE EN UTILISANT UN CIRCUIT DE CHARGE ET DE DECHARGE La présente invention concerne un circuit en vue d'engendrer la tension de référence d'une mémoire intermédiaire d'adresse dans une mémoire à accès sélec- tif dynamique (DRAM), et plus particulièrement un cir- cuit qui délivre un courant à la borne pour former la tension de référence, en basse tension de Vcc, et dé- charge une partie du courant de la borne pour former la tension de référence en tension élevée, de sorte que la variation de tension de référence est réduite et que les phénomènes transitoires dans la basse tension sont éliminés, en utilisant un circuit de charge et de décharge. Généralement, le circuit en vue d'engendrer la tension de référence d'une mémoire à accès sélectif dynamique a pour fonction de distinguer l'information d'adresse de la mémoire intermédiaire d'adresse entre un signal logique "1" et un signal logique "0". Classi- quement, on utilise principalement les circuits selon les Figures 1 et 2 des dessins annexes. En référence aux Figures 1 et 2, le transistor DSP Mlest en série avec le transistor MOS N M2 qui pos- sède une structure de diode pour déterminer la tension de référence (cf. Figure 1). Le transistor lOS P Ml possède une structure de diode pour régler la tension de référence. Cependant, un tel type de circuit présente l'inconvénient que le niveau de la tension de référence est sensible à la tension d'alimentation Vcc. D'autre part, le circuit selon la Figure 2 comporte les transis- tors MOS N, P M3, M4 et les diodes D1, D2 de sorte que le transistor MOS N M4 ainsi que le transistor MOS P M3 sont amenés en conduction par la tension Vcc. Par consé- quent, les transistors MOS P, N M3, M4 sont toujours en conduction. Selon ce circuit classique, la quantité-de courant est limitée dans l'état d'attente, et le niveau de la tension de référence est déterminé par les ten- sions de seuil des deux diodes Dl, D2 et la résistance à l'état passant du transistor MOS N M4. Cependant, ceci provoque le problème que le niveau de la tension de sor- tie de Vcc est modifié transitoirement dans la région à basse tension. Le but de la présente invention est de propo- ser un circuit en vue d'éliminer les phénomènes transi- toires en basse tension dans la mémoire intermédiaire d'adresse et de délivrer une tension de référence qui soit moins sujette aux variations de la tension appli- quée, de manière à stabiliser la distinction de l'in- formation d'adresse entre les signaux logiques "0" et "1.". Selon la présente invention, un circuit en vue d'engendrer une tension de référence comporte des pre- miers moyens en vue d'abaisser la polarisation d'entrée au-dessous d'une tension appliquée extérieurement et de réduire en premier lieu la variation du niveau de tension dûe à la tension appliquée, des seconds moyens en vue de faire circuler un circuit fonction de la sor- tie desdits premiers moyens pour détecter l'état de la tension appliquée et d'engendrer la tension de référence augmentée de la chute de tension à travers la résistan- ce produite selon ladite circulation de courant vers la borne de sortie de ladite tension de référence, lors- qu'une tension constante fixe est appliquée, et des troisièmes moyens pour charger et décharger une partie du courant appliqué selon la variation de tension appli- quée desdits seconds moyens. La présente invention sera à présent décrite plus particulièrement en référence aux dessins annexes uniquement à titre d'exemple. Les Figures 1 et 2 sont des schémas de cir- cuits classiques. La Figure 3 est un schéma du circuit selon la présente invention. En référence à la Figure 3 du circuit selon la présente invention, un premier circuit de résistance comporte un transistor MOS N 11 monté en diode à par- tir de la borne d'alimentation de tension Vcc de façon à avoir une composante résistive. A la borne source A du transistor MOS N 11 est couplé un transistor MOS N 21 monté en diode. La source du transistor MOS N 21 est reliée à un ensemble de transistors MOS N 22-26 en série. Las électrodes de commande des transistors MOS N 22-26 sont reliées à la borne d'alimentation en tension Vcc. Les transistors MOS N 21-26 constituent un second circuit de résistance 20 comprenant un premier nombre de transistors MOS N de façon à avoir une compo- sante résistive. Avec le noeud source B du transistor MOS N 26 dans ledit second circuit résistant est relié un transistor MOS N 31 monté en diode de façon à main- tenir une tension constante, qui constitue un premier moyen de tension constante 30. Un troisième circuit résistant 40 comporte un second nombre de transistors MOS N 41-43 reliés en série entre la borne d'alimenta- tion de tension Vcc et un noeud E. Les électrodes de commande des transistors MOS N 41-43 sont reliées au noeud A. Le troisième circuit résistant est agencé pour avoir une composante résistive fixe. Un quatrième cir- cuit résistant 50 comporte un troisième nombre de tran- sistors MOS N 51-55 de façon à avoir une composante résistive. Le noeud A est relié aux électrodes de com- mande des transistors MOS N 51-55. Les transistors MOS N 51-53 sont reliés entre eux en série. Le noeud de borne de source C du transistor MOS N 53 est relié à la borne de sortie Vout et au drain du transistor MOS N 54. Un nombre spécifié de transistors MOS N 54-55 reliés en série entre eux constitue une partie du qua- trième circuit résistant. Au noeud de borne de source D est relié le transistor MOS N 61 monté en diode de façon à maitenir une tension constante, qui constitue le second moyen 60. A la borne de tension Vcc sont reliés en série un quatrième nombre de transistors MOS N 71-74, dont les électrodes de commande sont également reliées à la borne de tension Vcc, qui constitue un - cinquième circuit résistant 70 de façon à avoir une composante résistive fixe. Le noeud de liaison E entre les troisième et quatrième circuits résistants 40 et 50 est relié au drain et à l'électrode de porte du transis- tors MOS N 81. La source du transistor MOS N 81 est reliée au drain d'un cinquième nombre de transistors MOS N 82 montés en diode. Les transistors MOS N 81-82 constituent un troisième moyen de tension constante 80 pour maintenir la tension de référence constante indé- pendamment de la variation de la borne de tension Vcc. Ci-après, les fonctionnements et effets du circuit inventif seront expliqués. Du fait que le pre- mier circuit résistant 10 et le transistor MOS N 21 sont montés en diode, le transistor MOS N 31 relié à la borne Vss maintient constante la tension du noeud B. Le noeud A possède une résistance pour le courant cir- culant depuis la borne de tension Vcc vers la borne Vss puisque le premier nombre de transistors MOS N 21-26 sont mis en conduction par la borne de tension Vcc. Celle-ci subit la chute de tension des transistors MOS N 21-26 de façon à être abaissée au-dessous de la tension de la borne d'alimentation de tension Vcc selon la polarisation d'entrée, et en premier lieu réduit la variation de niveau dûe à une variation de tension de la borne de tension Vcc. Lorsque les transistors MOS N 41-43, 51-53, 54-55 comportant les troisième et quatriè- me circuits résistants 40, 50 sont commandés par la sor- tie du noeud A, le noeud de drain C du transistor MOS N 54 du quatrième circuit résistant 50 établit au noeud D une tension constante augmentée de la chute de tension dans les transistors MOS N 54, 55, puisque le noeud D reçoit une tension constante du transistor MOS N 61. Grâce à cette réalisation, peut être engendrée la ten- sion de référence, mais la plage de variation de tension augmente selon la tension appliquée. Afin d'éliminer la large plage de variation de la tension, il est nécessaire de dériver le courant circulant dans le noeud E lorsque la tension de la borne Vcc est élevée, et d'ajouter un courant au noeud lorsque la tension est faible, de sorte que la variation de cou- rant circulant dans le quatrième circuit résistant 50 peut être réduite. Par le cinquième circuit résistant du noeud F relié au noeud E, le drain du transistor MOS N 74 reçoit une tension un peu moins variable selon la borne de tension Vcc. Pour une tension élevée de Vcc, lorsque la tension du noeud F est inférieure à celle du noeud E, le noeud E est déchargé vers le neud F. Tandis que, à tension basse lorsque la tension du noeud F est supérieure à celle du noeud E, le noeud F est déchargé vers le noeud E. - Comme décrit ci-dessus, dans le circuit en vue d'engendrer une tension de référence selon la pré- sente invention, une partie du courant est déchargée à tension élevée, tandis que la charge est augmentée à basse tension, de sorte que les phénomènes transitoires sont éliminés et la tension de référence varie moins, indépendamment de la variation de tension externe, sta- bilisant ainsi la distinction du signal d'adresse. La description qui précède montre seulement un mode de réalisation préféré de la présente invention. Différentes modifications apparaîtront à l'homme de l'art sans se départir de la portée de la présente invention qui est uniquement limitée par les revendica- tions annexées. Par conséquent, le mode de réalisation représenté et décrit est seulement illustratif mais non restrictif. R E V E N D I C A T I ON S 1. Circuit en vue d'engendrer une tension de référence comportant des éléments résistifs et des diodesentre une borne d'alimentation en tension externe et une borne de masse, caractérisé en ce qu'il comporte: des premiers moyens (10,20) en vue d'abaisser la polarisation d'entrée au-dessous d'une tension ap- pliquée extérieurement et de réduire en premier lieu la variation de niveau dûe à la tension appliquée; des seconds moyens (40, 50) en vue de faire circuler un courant selon la sortie desdits premiers moyens pour détecter l'état de la tension appliquée et d'engendrer la tension de référence augmentée de la chute de tension à travers la résistance selon ladite circulation de courant vers la borne de sortie de la- dite tension de référence lorsqu'une tension constante fixe est appliquée; et des troisièmes moyens (70) en vue de charger et de décharger une partie du courant appliqué selon la variation de tension appliquée desdits seconds moyens. 2. Circuit selon la revendication 1, caractérisé en ce que lesdits troisièmes moyens comportent un cir- cuit résistant (70) et une diode (8) de sorte que, se- lon la variation de la tension d'alimentation Vcc, lors- que la tension du noeud (E) des seconds moyens est fai- ble, ledit noeud est chargé avec un courant supplémen- taire, et lorsque la tension dudit noeud est élevée, ledit noeud est déchargé, engendrant ainsi la tension de référence constante indépendamment de la tension appliquée Vcc.