FR 2635600 A1 19900223 FR 8811035 A 19880819 Unité de mémoire adressable à circuit de sélection d'unité amélioré' Descrition L'invention concerne une unité contenant une plura- lité de cellules de mémoire vive à accès direct, et comportant entre autres une entrée de sélection d'unité, et une entrée à plusieurs bits en parallèle pour les données d'adresse pré- sentées à l'unité, munie de circuits-tampons qui, pour chaque bit d'entrée, possèdent une paire de connexions de sortie sur laquelle, en fonctionnement de lecture ou d'écriture, sont présents deux signaux complémentaires l'un de l'autre. Dans les unités de mémoire adressables connues, le signal provenant de l'entrée de sélection (chip enable ou chip select en langue anglaise) est fourni habituellement au cir- cuit-tampon mais aussi à la plupart des circuits de décodage de l'unité, pratiquement comme s'il s'agissait d'un bit d'a- dresse supplémentaire. L'invention a pour résultat d'augmenter la vitesse, de diminuer la puissance consommée et d'améliorer la testabi- lité. Elle est basée sur l'idée que si un décodeur d'adresses sélectionne une ligne lorsqu'il reçoit sur ses entrées un jeu de paires de signaux complémentaires, il est aussi possible de tirer partie d'un autre cas de figure: celui qui correspond à des signaux égaux sur les paires. Une mémoire selon l'invention est ainsi remarquable en ce que lesdits circuits-tampons sont munis de moyens pour que les deux susdits signaux présentent tous le même état si- gnificatif, dans une paire et aussi d'une paire à l'autre, lorsqu'un signal de désélection est présent à l'entrée de sé- lection d'unité. Comme il existe deux cas différents dans lesquels les deux signaux sont égaux, il est avantageux de prévoir une entrée supplémentaire dite d'écriture générale, qui permet d'écrire simultanément dans une pluralité de cellules de mé- moire, et de munir le circuit-tampon de moyens pour que les deux susdits signaux présentent tous le même état significa- tif, dans une paire et aussi d'une paire à l'autre, lorsque l'entrée d'écriture générale est activée, cet état étant in- verse de celui obtenu lorsqu'un signal de désélection est pré- sent. L'unité de mémoire selon l'invention présente de multiples avantages qui seront expliqués plus facilement, en mème temps que la mise en oeuvre de l'invention, à l'aide de la description qui va suivre, en regard des dessins annexés décrivant des exemples non limitatifs. La figure 1 est un schéma synoptique de l'organisa- tion générale d'une unité de mémoire. La figure 2 est un exemple de circuit d'adressage opérant à partir des sorties du circuit-tampon d'entrée d'a- dresse. La figure 3 est un exemple de circuit d'adressage opérant à partir de circuits du genre de celui de la figure 2. La figure 4 est un schéma de réalisation d'un cir- cuit-tampon d'entrée d'adresse selon l'invention. La figure 5 est un schéma détaillé de l'un des élé- ments 24 ou 26 de la figure 4. L'unité de mémoire vive à accès direct de la fi- gure 1 est, dans le présent exemple, réalisé en technologie MOS complémentaire ou C-MOS et comporte quatre sous-unités contenant chacune une pluralité de cellules de mémoire. Le circuit 11 de sélection de sousunités choisit une parmi les quatre sous-unités en fonction de la valeur de deux des bits d'adresse TTL à l'entrée. Chaque sous-unité est divisée en 16 blocs qui sont adressés selon une variable indiquée par Z, décodée à partir de quatre des bits TTL d'adresse à l'entrée. Les cellules de mémoire de chacun des 16 blocs sont adressées par coordonnée X,Y. Chacun des circuits de sélection Z,X,Y, est organi- sé de la même façon il comprend un circuit-tampon i/p d'en- trée d'adresse, respectivement 14, 7, 4, un circuit de prédé- codage, respectivement 13, 8, 5, et un circuit de sélection de lignes. respectivement 12, 9, 6. Un signal de sélection d'unité CS est amené sur l'entrée 1 au circuit tampon 2 puis par les connexions 3 et 38 aux différents circuits de l'unité. Le schéma général qui vient d'être décrit est donné à titre purement indicatif, en- tre autres pour supporter la description des avantages de l'invention. Chacun des circuits-tampons d'entrée d'adresse 4, 7, 14 qui sera décrit plus loin comporte une entrée parallèle pour des bits d'adresse présentés à l'unité, et pour chaque bit, une paire de connexion sur laquelle sont présents, en fonctionnement normal de lecture ou d'écriture, deux signaux complémentaires. Ces signaux complémentaires A,X ou bien B, , etc. sont fournis à des éléments de circuit de prédécodage tel que celui représenté par la figure 2 (éléments qui sont conte- nus dans les blocs 13, 8, 5 de la figure 1). Il s'agit ici d'un élément de sélection de type démultiplexeur qui choisit une ligne parmi quatre en fonction de la valeur de deux bits d'entrée indiqués par A et B, ainsi que les signaux complémen taires respectifs X et I. Il comporte quatre portes NON-ET dont les paires d'entrées sont reliées respectivement à A,B, à A,U, à X,B et à X,E, et dont les sorties sont les lignes à sélectionner 36. Il est aisé de vérifier que pour chacune des quatre configurations possibles pour le couple A,B, une seule ligne est sélectionnée (avec un niveau logique bas). Pour sélectionner seize lignes, le circuit de la figure 3 utilise un élément 21, du type représenté A la figure 2 avec deux entrées A et B et un deuxième élément identique 22 avec deux entrées C, D. Il y a donc deux groupes de quatre lignes 36A, 36B, avec une ligne sélectionnée (état bas) par groupe. A ces lignes sont connectées seize portes NON-OU dont deux seulement 19, 20 sont représentées pour alléger la figu- re. Deux entrées de chacune de ces seize portes sont reliées chacune à une ligne d'un des deux groupes 36; bien entendu les portes 19, 20, etc. sont reliées à une paire de lignes différente à chaque fois. Une seule des sorties des portes NON-OU est donc à l'état logique haut en fonctionnement nor- mal de lecture ou d'écriture. Ce circuit illustre par exemple le contenu de l'élément 12 de la figure 1, qui sélectionne un parmi seize blocs. Les circuits X et Y, 9 et 6, sont basés sur le même principe avec des sélecteurs plus complexes pour choisir une ligne X et une ligne Y dans chaque bloc. On peut imaginer fa- cilement de telles extensions des sélecteurs: par exemple, en réalisant le circuit de la figure 2 avec des portes NON-ET à trois entrées et avec trois entrées A,B,C on réaliserait la sélection d'une ligne parmi huit en fonction de trois bits. On peut aussi imaginer en variante, de constituer les éléments de la figure 2 avec des portes NON-OU, ce qui mettrait à l'état haut la seule ligne sélectionnée, et le cir- cuit de la figure 3 serait alors réalisé avec des portes NON- ET ou ET. Le circuit de la figure 3 correspond à l'art anté- rieur: le signal de sélection d'unité E était amené à chacu- ne des seize portes 19, 20, etc. de la figure 3 et aussi à toutes les portes similaires non représentées des autres cir- cuits de sélection, de manière à désélectionner toutes les li- gnes (pour éviter de consommer du courant), même si une adres- se continue d'être présentée à l'entrée de l'unité (si EU est à 1, toutes les sorties des portes 19, 20,... sont à O). Selon l'invention, les circuits-tampons 4, 7, 14 sont munis de moyens pour que les deux signaux A, X présentent le même état haut ou bas, et que les signaux B, U présentent aussi le même état, et de même pour toutes les paires de si- gnaux, lorsqu'un signal de désélection est présent à l'entrée de l'unité c'est-à-dire ici lorsque CS est à zéro. Dans l'exemple de la figure 2 o le circuit de prédécodage est réalisé avec des portes NON-ET, l'état en question des paires A, X ou B, B, etc. doit être l'état bas. Alors aucune ligne n'est sélectionnée: toutes les portes 15 à 18 ont leurs sorties à l'état haut. Dans le cas de la va- riante o le circuit de prédécodage est réalisé avec des por- tes NON-OU, l'état des paires X, A ou B, B, etc. doit être l'état haut. Alors toutes les portes NON-OU ont leurs sorties à l'état bas et aucune ligne n'est sélectionnée. Bien entendu il s'ensuit qu'aucune des lignes 37 de la figure 3 non plus n'est sélectionnée, et il devient inutile d'amener la con- nexion C à toutes les portes NON-OU de la figure 3. Les con- nexions 38 de la figure 1 disparaissent. Ceci présente un double avantage: cela simplifie la topographie en éliminant une connexion qui dessert de nom- breux points, et en outre chacune des portes 19, 20, etc. a une entrée de moins et est réalisable sur une plus petite sur- face et de ce fait est plus rapide (moins de capacités parasi- tes). En outre, dans l'art antérieur, lorsqu'on change d'adresse en même temps qu'on sélectionne l'unité, le signal CS arrive immédiatement par la connexion 38 (figure 1) sur les éléments 6, 9, 12. Les sélecteurs d'adresses mettent en oeuvre des éléments de circuit intermédiaires et de ce fait la sélec- tion d'adresses n'est réalisée qu'avec un petit retard par rapport au signal CS. Pendant ce temps de retard, une fausse adresse a pu être utilisée, et une donnée fausse fournie en sortie. Pour éviter cela on introduisait un retard en série dans la connexion 38. Avec l'invention ce retard n'existe plus et le circuit est plus rapide. Un autre avantage est que, s'il y a changement d'adresse pendant la désélection, rien ne se produit dans les circuits 5, 6, 8, 9, 13, 12 jusqu'à la sélection subséquente, alors que dans l'art antérieur on avait alors une consommation de courant (en C-MOS se sont les transitions qui consomment de l'énergie). En outre, lors de la resélection subséquente, c'est une seule des deux lignes A ou X qui doit changer d'état pour modifier un bit d'adresse, au lieu de deux dans l'art an- térieur. Ce fait procure un avantage: du fait que le nombre des portes qui doivent basculer lors d'un changement d'adresse est diminué de moitié, l'appel de courant est moins fort lors de la transition, les sautes de tension de masse ou d'alimen- tation qui en résultent sont plus faibles et le fonctionnement est donc plus sûr. La fiabilité est améliorée aussi du fait que le nombre de transistors est réduit dans les portes 19, 20, etc. Il y a aussi moins de situations de 'compétition' entre des signaux dont l'un doit impérativement arriver avant l'autre, et de ce fait il y a moins de situations sensibles risquant d'entrainer des anomalies en cas d'écart sur les ca- ractéristiques physiques résultant de dispersions dans le pro- cédé de fabrication. En dehors de l'état A=X=O dont l'utilisation a été décrite ci-dessus, il y a bien sûr les états A=I/X--O0 et A=0/X=1 qui sont les états normaux rencontrés dans le fonc- tionnement en lecture ou en écriture et qui représentent cha- cun l'état d'un bit d'adresse; il y a aussi l'état A=X=1 qui est anormal. Il est avantageux d'utiliser cet état pour dé- finir une situation utile. A cet effet l'unité comporte une entrée dite d'écriture générale, sous la commande de laquelle on peut écrire simultanément dans une pluralité de cellules de mémoire. Cette entrée est en tout point semblable à l'entrée CS avec son circuit-tampon d'entrée 40 et un accès 41 à tous les circuits-tampons d'adresse 4, 7, 14. Chacun des circuits-tampons est muni de moyens pour que la paire de signaux A, X et la paire B, U et toutes les autres paires soient dans le méme état logique, inverse de ce- lui qui correspond à la désélection, lorsque l'entrée d'écri- ture générale est activée. Dans le cas présent cet état est A=X=1. Alors toutes les lignes correspondant à toutes les cel- lules sont activées. Ceci permet d'écrire dans toutes les cel- lules à la fois, et de réaliser par exemple une remise à zéro simultanée de toute l'unité de mémoire. La figure 4 représente un mode de réalisation pré- féré d'un élément de circuit-tampon d'entrée d'adresse, élé- ment correspondant & un bit. Bien entendu les circuits 4, 7, 14 de la figure 1 comportent autant de fois le circuit de la figure 4 qu'il y a de bits en parallèle à leur entrée. Un bit d'adresse, par exemple avec un niveau dit TTL (niveau bas: 0,8 volt, niveau haut: 2,4 volts), est fourni sur une entrée TTL de la porte NON-ET 23, le signal CS étant fourni à son autre entrée. La sortie de la porte 23 est reliée à une entrée de l'élément 24. Les deux éléments 24 et 26 sont identiques. Leurs trois entrées ne sont pas interchan- geables. Le signal de sélection CS est amené à l'entrée cen- trale, sur le dessin des éléments 24 et 26, et le signal d'é- criture générale BWR est amené à leur entrée inférieure sur le dessin.La sortie de l'élément 24 est reliée à l'entrée supé- rieure sur le dessin de l'élément 26. Enfin les sorties des deux éléments 24 et 26 fournissent, chacune via un inverseur respectivement 25, 27, les signaux respectivement A et X. Une ligne en pointillés 42 symbolise une contre réaction qui provoque un effet d'hystérésis, et ne fait pas partie de l'invention. L'un des éléments identiques 24 ou 26 est représen- té par la figure 5. Les références X, CS, BWR, indiquent res- pectivement les entrées appelées ci-dessus supérieure, centra- le, et inférieure. On est en présence d'une porte NON-ET avec X et CS comme entrées, constituée de façon connue par les deux tran- sistors à canal P. 29, 31 en parallèle entre l'alimentation VDD et la sortie OUT, et deux transistors à canal N, 32, 34 en série entre la masse et la sortie, mais à laquelle sont ajou- tés deux transistors commandés par le signal BWR: - un transistor 30 & canal P en série avec le transistor 29, - un transistor 35 à canal N, connecté en série avec un tran- 2 6356 0- sistor 33 à canal N commandé par CS entre la sortie OUT et la masse. On constate que: - Si CS=O on a nUT=1 quels que soient X et BWR. - Si CS=1 et BWR=X=O, on a OUT=1 aussi. - Si CS=1 et X=1, ou bien si CS=1 et BWR=1, on a OUT=O quel que soit l'état de la troisième entrée. Appliquant ces résultats au circuit de la figure 4 on constate que: - Si CS=O, on a A=X=O quels que soient BWR et TTL. - Si CS=1 et BWR=1, on a A=X=1 quel que soit TTL. - Si CS=1 et BWR=O, A et X sont complémentaires et A=TTL. Le circuit de la figure 4 constitue donc un moyen de fournir les états selon l'invention pour les signaux A et W. Si on désire utiliser l'invention seulement en ce qui concerne CS et pas BWR, il suffit de remplacer chacun des éléments 24 ou 26 par une simple porte NON-ET à deux entrées, ces deux entrées étant connectées comme les entrées supérieure et centrale des éléments 24, 26. REVENDICATIONS: 1. Unité contenant une pluralité de cellules de mémoi- re vive à accès direct, et comportant entre autres une entrée de sélection d'unité, et une entrée à plusieurs bits en paral- O5 lèle pour les données d'adresse présentées à l'unité, munie de circuits-tampons d'entrée qui, pour chaque bit d'entrée, possèdent une paire de connexions de sortie sur laquelle, en fonctionnement de lecture ou d'écriture, sont présents deux signaux complémentaires l'un de l'autre, caractérisée en ce que lesdits circuits-tampons sont munis de moyens pour que les deux susdits signaux présentent tous le même état signifi- catif, dans une paire de connexions et aussi d'une paire à l'autre, lorsqu'un signal de désélection est présent à l'en- trée de sélection d'unité. 2. Unité selon la revendication 1, caractérisé en ce qu'elle comporte en outre une entrée dite d'écriture généra- le, qui permet d'écrire simultanément dans une pluralité de cellules de mémoire, et en ce que lesdits circuits-tampons sont munis de moyens pour que les deux susdits signaux présen- tent tous le même état significatif, dans une paire et aussi d'une paire à l'autre, lorsque l'entrée d'écriture générale est activée, cet état étant inverse de celui obtenu lorsqu'un signal de désélection est présent. 3. Unité selon la revendication 1, dans laquelle les circuits de prédécodage qui suivent lesdits circuits-tampons sont réalisés à base de portes NON-ET, caractérisé en ce que le susdit même état de tous les signaux en sortie correspond au niveau logique bas dans le cas du signal de désélection présent. 4. Unité selon la revendication 1, dans laquelle les circuits de prédécodage qui suivent lesdits circuits-tampons sont réalisés à base de portes NON-OU, caractérisé en ce que le susdit même état de tous les signaux en sortie correspond au niveau logique haut dans le cas du signal de désélection présent.