FR 2635409 A1 19900216 FR 8810963 A 19880811 La présente invention concerne les mémoires à semicon- ducteur, et plus particulièrement les mémoires non-volatiles électriquement programmables, plus couramment appelées mémoires EPROM; la fabrication des mémoires à grille flottante est plus précisément concernée. Pour obtenir des mémoires de grande capacité de stoc- kage, par exemple des mémoires capables de stocker jusqu'à 16 mégabits, on doit réduire le plus possible la dimension de chacune des cellules constituant la mémoire. Mais on est évidemment limité par des considérations physiques, et notamment par la finesse des motifs que permettent les étapes de photolithographie; on est limité aussi par les paramètres électriques parasites qui sont dus au processus de fabrication et qui perturbent le fonctionnement de la mémoire. Sauf quelques exceptions qui n'ont pas encore eu de suc- cès industriel, toutes les approches essayées pour conduire à des mémoires de grande capacité correspondent à une technologie dont les points essentiels sont les suivants: - le point-mémoire individuel est constitué d'un tran- sistor ayant 'une grille flottante réalisée par un premier niveau de silicium polycristallin et une grille de commande réalisée par un deuxième niveau de silicium polycristallin; - les sources des transistors sont connectées à un bus à potentiel bas Vss; - la ligne de mot pour désigner une ligne de cellules est constituée du deuxième niveau de silicium polycristallin; - la ligne de bit pour lire l'état d'une cellule est constituée d'une ligne de métal (aluminium) croisant les lignes de mot et contactant de place en place le drain des transistors; - pour réduire la taille du point-mémoire, on prévoit qu'un seul point de contact est prévu pour deux drains adjacents de deux transistors d'une même colonne, ce contact assurant la connexion à la ligne de bit; de même, on prévoit un seul contact entre les sources de deux transistors adjacents et le bus à Vss; - les transistors sont séparés les uns des autres par de l'oxyde de silicium épais (comparativement à l'oxyde de grille des transistors), et les lignes de bit et les lignes de mot passent au-dessus de cet oxyde épais; - enfin, l'&criture d'une information dans une cellule de la mémoire se fait de la manière suivante: les sources de tous les transistors de la mémoire sont à un potentiel bas Vss (par exemple zéro volt); la ligne de mot connect&e à la grille de com- mande de la cellule à programmer est portée à un potentiel de programmation Vpp (par exemple 15 volts), tandis que toutes les autres lignes de mot sont au potentiel bas Vss; la ligne de bit correspondant au point à programmer est portée à un potentiel haut Vcc (par exemple 10 volts), tandis que les lignes de bit des points qui ne doivent pas être programmés sont maintenues au potentiel bas Vss. Avec cette architecture de mémoire et le mode de pro- grammation associé, il est impératif que le drain d'un transistor soit électriquement isolé, par de l'oxyde épais, du drain des transistors adjacents de la même ligne de mot, faute de quoi on ne pourrait programmer un point-mémoire particulier sans programmer ou déprogrammer en même temps les autres. Mais l'oxyde épais qui isole deux points adjacents occupe beaucoup de place, surtout lorsqu'il est réalisé par la technique dite d'oxydation localisée. On a essayé de remplacer l'oxydation localisée par une isolation par tranchées remplies d'oxyde, pour réduire l'encombre- ment global de la cellule, mais cette technologie n'est pas indus- triellement au point. On a également proposé (demande de brevet français 86/12938) des structures o les zones d'oxyde épais et les contacts multiples vers les drains ou sources sont supprimés. Ces structures permettent effectivement une miniaturisation du réseau mémoire mais au prix d'une complexification du système d'adressage et donc d'une augmentation de la surface occupée par celui-ci. Pour réduire l'encombrement des cellules et ainsi aug- menter la capacité de stockage de la mémoire, la présente inven- tion propose une nouvelle architecture de mémoire qui permet de ne prévoir une telle zone d'oxyde épais que tous les deux transistors connectés à une même ligne de mot. De plus, la nouvelle architec- ture proposée permet d'éviter la présence de contacts sur les li- gnes de bit entre les cellules. Selon l'invention, la mémoire est composée d'un réseau de lignes de mot s'étendant suivant une première direction, dite de rangée, reliant des grilles de commande de transistors à grille flottante, et de lignes de bit s'étendant suivant une deuxième direction, dite de colonne, reliant des drains des transistors à grille flottante. Une zone conductrice, de dimensions supérieures à celles de la grille flottante des transistors suivant un plan horizontal, est reliée à la grille flottante de chaque transistor de la mémoire, tout en étant située en regard de la ligne de mot correspondante dont elle est séparée par une couche d'isolement. Selon un autre aspect de la présente invention, ilest prévu un procédé de fabrication de mémoire, de type MOS à tran- sistors à grille flottante disposes selon des rangées et des colonnes sur un substrat d'un premier type de conductivité, comprenant les étapes suivantes: - réaliser des zones d'oxyde épais selon des colonnes, - déposer et graver un premier niveau de silicium poly- cristallin pour former selon des colonnes d'une part deux premiè- res bandes adjacentes entre chaque paire de colonnes d'oxyde épais, d'autre part deux deuxièmes bandes dont chacune est à che- val entre la partie comprise à l'intérieur de cette paire et une partie de la zone d'oxyde épais correspondante, - réaliser une implantation du deuxième type de conduc- tivité en utilisant le premier niveau de silicium polycristallin comme masque, - former une couche d'isolement entre les différentes zones de premier niveau de silicium polycristallin, - déposer un deuxième niveau de silicium polycristallin et l'isoler superficiellement, - graver le deuxième niveau de silicium polycristallin (35) pour qu'il recouvre selon des colonnes des première et deuxième bandes adjacentes du premier niveau de silicium polycris- tallin. - isoler latéralement les régions apparentes du deuxième niveau de silicium polycristallin, - déposer un troisième niveau de silicium polycristallin, - graver par un même masque, selon des rangées les trois niveaux de silicium polycristallin, - former une couche isolante, et établir des contacts avec les bandes restantes du troisième niveau de silicium polycristallin (lignes de mot), les colonnes de drains (lignes de bit), et les colonnes de sources (lignes à potentiel constant). Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles: les figures lA et lB représentent une cellule élémentai- re de mémoire classique, la figure lA étant une représentation sous forme de schéma électrique et la figure lB étant une vue en coupe schématique de la cellule élémentaire; la figure 2 représente une vue de dessus de l'implanta- tion de six points mémoires adjacents sur une tranche de silicium selon l'art antérieur; la figure 3 représente une vue en coupe suivant l'axe YY' de la figure2; la figure 4 représente une vue en coupe suivant l'axe ZZ' de la figure 2; les figures 5A et 5B représentent chacune une vue de dessus de l'implantation de quatre points-mémoire adjacents sur une tranche de silicium selon la présente invention, à deux étapes de fabrication différentes; les figures 6A à 6G représentent les différentes étapes du procédé de fabrication selon l'invention; la figure 7 représente une vue en coupe suivant l'axe ZZ' de la figure 5B; les figures 8A et 8B représentent chacune un schéma des capacités existant à l'emplacement d'un transistor, suivant deux modes de réalisation différents; et la figure 9 représente une variante de réalisation de l'invention. De façon générale, comme cela est classique dans la représentation des circuits intégrés, on notera que les diverses figures ne sont pas représentées à l'échelle ni d'une figure à l'autre, ni à l'intérieur d'une même figure, et notamment que les épaisseurs des couches sont dessinées arbitrairement dans le but de faciliter la lecture des figures. La figure lA représente un transistor T d'un point- mémoire à grille flottante. Ce transistor possède une grille flot- tante 1 et une grille de commande 2, ainsi que deux régions, semiconductrices d'un premier type de conductivité (source 3 et drain 4) séparées par une région de canal d'un type de conducti- vité oppos& recouverte par la grille flottante 1 et la grille de commande 2. La grille de commande 2 est reliée à une ligne de mot LM. Le drain 4 est relié à une ligne de bit LB. Pour programmer, ou écrire, un tel point-mémoire, on charge sa grille flottante 1 par injection de porteurs chauds, en appliquant à la grille de commande 2, pendant que le transistor conduit un courant entre ses régions de source 3, mises à la masse, et de drain 4, un potentiel suffisamment élevé pour que les porteurs de charge (électrons) soient attires et piégés dans la grille flottante. Cette opération d'écriture a pour effet d'aug- menter le seuil de conduction du transistor qui, une fois program- mé, ne conduira le courant que pour des valeurs de potentiel appliqué sur la grille de commande plus élevées qu'en l'absence de programmation. Lors de la lecture de l'information contenue dans un point-mémoire, on applique à la grille de commande du transistor de ce point-mémoire une tension à la fois supérieure à la tension de seuil de déclenchement de conduction à l'état non-programmé et inférieure à la tension de seuil de déclenchement de conduction à l'état programmé. Si le transistor conduit le courant quand une différence de potentiel adaptée est appliquée entre la source et le drain, le point-mémoire est à l'état non-programmé. Si le tran- sistor ne conduit pas le courant, le point-mémoire est à l'état programmé. Le potentiel appliqué à la grille de commande lorsqu'on programme le point-mémoire, ou potentiel de programmation Vpp, est par exemple de 15 volts. Le potentiel de drain Vcc est alors par exemple de 10 volts, et le potentiel de source Vss est par exemple zéro volt, ou la masse. Le potentiel appliqué à la grille de commande lors de la lecture du pointmémoire est par exemple de 5 volts. Le potentiel de drain Vcc est alors par exemple de 1,5 volts, et le potentiel e source Vss est par exemple zéro volt, ou la masse. Sur la figure lB, qui représente une vue en coupe d'un point-mémoire implanté sur une tranche de silicium, on retrouve la grille flottante 1 et la grille de commande 2 du transistor. On voit également la source 3 et le drain 4, qui sont deux régions semiconductrices d'un premier type de conductivité, par exemple N+, séparées par une région de canal 7 d'un type de conductivité opposé, par exemple P-. La grille flottante 1 du transistor est réalisée par un premier niveau de silicium polycristallin (poly 1). Elle est sépa- rée du substrat par une couche de dioxyde de silicium 5, également appelée couche d'oxyde de grille. Au-dessus de la grille flottante 1, on trouve une couche de dioxyde de silicium 6. Cette couche est située entre la grille flottante 1 et la grille de commande 2, cette dernière étant réalisée par un deuxième niveau de silicium polycristallin (poly 2). La couche de dioxyde de silicium 6 porte ainsi également le nom de couche d'oxyde interpoly. Dans la mémoire, la grille de commande 2 du transistor est reliée à une ligne de mot LM. La source 3 est reliée à la masse, et le drain 4 à une ligne de bit LB. La figure 2 représente en vue de dessus un mode d'implantation classique de six points-mémoire adjacents sur une tranche de silicium. On désigne par Tij les différents transistors à grille flottante constituant le réseau de points-mémoire, o i est un indice de rangée et j un indice de colonne. Ainsi, les transistors Tll à T13 sont ceux de la premiè- re rangée, les transistors T21 à T23 sont ceux de la deuxième ran- gée. De même, les transistors Til et T21 sont ceux de la pre- mière colonne, les transistors T12 et T22 sont ceux de la deuxième colonne et enfin les transistors T13 et T23 sont ceux de la troi- sième colonne. Les grilles de commande des transistors d'une même ran- gée sont toutes reliées à une même ligne de mot, LM1 et LM2 pour les rangées 1 et 2, respectivement. Les drains des transistors d'une même colonne sont tous reliés à une même ligne de bit, LB1 à LB3 pour les colonnes 1 à 3, respectivement. Les lignes de mot sont des conducteurs (en pratique en silicium polycristallin) s'étendant selon une direction horizon- tale (direction des rangées). Les lignes de bit sont des conduc- teurs s'étendant dans une direction verticale (direction des colonnes). Les lignes de bit passent au-dessus des transistors Tij formant les points-mémoire. Elles sont reliées aux drains 4 des transistors par des contacts 11. Les grilles flottantes 1 des transistors sont situées entre les drains 4 et les sources 3. Les sources des transistors d'une même rangée sont toutes reliées à une ligne commune L. Un couple de deux rangées de transistors, séparé d'un couple adjacent par une rangée de con- tacts 11, partage une ligne commune L unique, qui est placée entre les deux rangées. Toutes les lignes communes-L sont reliées par un contact 12 à une ligne conductrice A qui, étant elle-même au potentiel de source Vss, permet d'appliquer aux sources des transistors la ten- sion Vss. Une zone d'isolement 13 est située entre chaque ligne commune L et entre chaque colonne de transistors. En pratique, la zone d'isolement est réalisée en oxyde de silicium épais (compara- tivement à l'oxyde de grille). La grille flottante 1 des transistors déborde sur la zone d'isolement. Deux transistors, par exemple les transistors T12 et T13, sont représentés sur la figure 3 qui est une coupe suivant l'axe YY' de la figure 2. Ils sont séparés par une zone d'isolement 13. Sous la grille flottante 1 se trouve la couche d'oxyde de grille 5. La grille flottante 1 a des dimensions plus grandes suivant cette direction de coupe que la couche d'oxyde de grille 5, et elle déborde sur les zones d'isolement. On observe au-dessus de la grille flottante la couche d'oxyde interpoly 6. La ligne de mot LM41 court le long de la rangée de transistors et fait office de grille de commande 2 à l'emplacement des transistors. La ligne de mot LM1 est recouverte par une couche iso- lante 14. Cette couche isolante 14 est par exemple réalisée en oxyde de silicium dopé au bore et au phosphore (BPSG) qui permet d'obtenir un bon fluage à faibles températures (d'environ 850 à 950 C). Les lignes de bit LB2 et LB3 sont situées sur la couche isolante 14, au-dessus des transistors T12 et T13 respectivement. On voit sur la figure 4, qui représente une vue en coupe suivant l'axe ZZ' de la figure 2, les deux transistors T12 et T22. Comme cela a été montré sur la figure lB, chaque tran- sistor comprend une région de source 3 et une région de drain 4 séparées par une région de canal 7, ainsi que la superposition des couches formant l'oxyde de grille 5, la grille flottante 1, l'oxyde interpoly 6 et la grille de commande 2. Les grilles de commande des transistors sont recouvertes par la couche isolante 14. La ligne de bit LB2 est reliée aux drains des deux transistors par le contact 11. L'architecture classique, telle qu'on vient de la décri- re, présente cependant des éléments qui limitent la réduction des dimensions. D'une part, on trouve une série de contacts entre li- gnes de bit et régions de drains toutes les deux rangées de transistors. D'autre part, on voit sur la figure 2 qu'une zone d'isolement 13, réalisée en oxyde de silicium épais, est située entre chaque paire de lignes communes 2 et entre chaque paire de colonnes de transistors. Egalement, on voit sur la figure 4 un passage de marche de la ligne de bit LB2 lors de sa prise de contact avec les ré- gions de drains des transistors T12 et T22. Toutes les lignes de bit, réalisées par exemple en aluminium, vont être soumises à des passages de marche toutes les deux rangées de transistors, ce qui constitue un risque important de cassure des lignes d'aluminium. La présente invention propose une architecture qui évite ces inconvénients et a l'avantage de présenter un facteur de cou- plage élevé. Cette architecture est représentée en vue de dessus aux figures 5A et 5B. La figure 5A représente la structure à un stade intermédiaire de fabrication après dépôt de deux niveaux de sili- cium polycristallin. La figure 5B représente la structure après dépôt d'un troisième niveau de silicium polycristallin et gravure des- divers niveaux de silicium polycristallin. Les transistors sont toujours disposés en réseau de rangées et colonnes, les transistors de la première rangée étant encore désignés par Tll et T12, ceux de la deuxième rangée par T21 et T22, et le transistor Tij désignant plus généralement le transistor qui est au carrefour de la rangée i et de la colonne J. Les grilles de commande des transistors de la rangée i sont encore toutes reliées à un conducteur de direction générale I1 horizontale appelé ligne de mot LMi. Les lignes de mot sont encore des conducteurs (en pratique en silicium polycristallin) s'étendant selon une direction horizontale (direction des rangées). Les lignes de bit LBj sont constituées de régions du substrat d'un premier type de conductivité, par exemple n+. Chaque ligne de bit fait directement office de drain 21 à l'emplacement de chaque transistor. Il n'y a donc plus besoin de prévoir un con- tact toutes les deux rangées de transistors sur chacune des lignes de bit (contacts désignés par 11 sur la figure 2). Des lignes à potentiel constant, conductrices, de direc- tion générale verticale, sont intercalées une fois sur deux entre deux lignes de bit, elles sont désignées par B. Ces lignes à po- tentiel constant B sont constituées par des régions du premier ty- pe de conductivité, comme les lignes de bit LBj, et elles font office de sources 22 aux emplacements des transistors. De chaque côté des deux lignes de bit LB1 et LB2, repré- sentées sur les figures 5A et 5B, qui sont situées de part et d'autre de la même ligne à potentiel constant B, se trouvent des zones d'isolement 24, qui sont en principe réalisée en oxyde de silicium épais. Les grilles flottantes 23 des transistors sont réalisées par un premier niveau de silicium polycristallin (poly 1) et si- tuées de chaque coté de chaque ligne à potentiel constant B. Des zones E, réalisées par le premier niveau de silicium polycristallin, recouvrent les bords adjacents aux colonnes de transistors des zones d'isolement (24) et en débordent d'une lon- gueur 1. Les grilles flottantes 23 font encore partie, au stade de fabrication représenté à la figure 5A, de bandes de poly 1 dési- gnées par P1 qui s'étendent suivant la direction des colonnes. Au stade de la fabrication présenté à la figure 5B, les bandes de po- ly 1 Pl ont été gravées et les grilles flottantes 23 sont formées de façon définitive par des rectangles de poly 1. Sur la figure 5A, une couche 35' réalisée par le deuxiè- me niveau de silicium polycristallin (poly 2) est reliée à chaque bande de poly 1 Pi en s'étendant suivant la direction des-colon- nes. Les couches 35' ont une largeur plus importante que celle des bandes de poly 1 PI. Sur la figure 5B, on observe des zones 35 constituées parle poly 2 qui sont la partie restante de la couche ' après gravure de celle-ci. Chaque zone 35 est reliée à une grille flottante 23. Les dimensions suivant la direction des co- lonnes des zones 35 sont identiques à celles des grilles flottan- tes 23, et les dimensions suivant la direction des rangées des zones 35 sont supérieures à celles des grilles flottantes 23. Suivant la direction des rangées, les zones 35 débordent des gril- les flottantes 23, du côté des régions de sources 22, d'une lon- gueur a, et les zones 35 passent au-dessus des zones E et en débordent d'une longueur b. Les lignes de mot LI1 et LM2 sont constituées par un troisième niveau de silicium polycristallin (poly 3). Puisque la source et le drain d'un transistor sont dis- posés selon une direction horizontale, le courant dans le canal circulera dans la direction horizontale, ou direction des lignes de mot, et ainsi, le transistor possédera une région de canal orientée dans le même sens, que les lignes de mot. Les figures 6A à 6G représentent des vues en coupe suivant l'axe YY' des figures 5A ou 5B, elles correspondent cha- cune à une étape du procédé de fabrication de la structure selon l'invention réalisée dans un substrat de silicium 20. La figure 6A représente la structure à une étape préliminaire après réalisation des zones d'oxyde épais 24 et des couches d'oxyde de grille 27, après dépôt et gravure du premier niveau de silicium polycristallin pour former d'une part des ban- des de poly 1 Pi dans lesquelles seront définies ultérieurement les grilles flottantes 23 des transistors et d'autre part les zones E. Les zones d'oxyde épais 24 ont par exemple une épaisseur de 700 nm et les couches d'oxyde de grille 27 ont par exemple une épaisseur de 20 nm. De façon classique, des régions 18 de type P sont si- tuées sous les zones d'oxyde épais 24. Ces régions 18 sont couram- ment appelées régions d'arrêt de canal. On a également représenté des régions dopées 19 situées sous les couches d'oxyde de grille 27 pour définir le seuil de déclenchement des transistors de la mémoire. Pour une plus grande clarté des dessins, les régions 18 et 19 ne seront pas représentées sur les figures 6B à 6G. La figure 6B représente la structure à une étape inter- médiaire après formation de régions de type N+ fortement dopées qui constituent d'une part les lignes de bit LBj et d'autre part les lignes à potentiel constant B. Ces régions sont réalisées par implantation d'arsenic. La figure 6B représente également la structure après dé- pôt d'une couche d'isolement 36 entre les différentes zones de po- ly 1. De façon classique, un procédé de planarisation est utilisé pour que les surfaces supérieures de cette couche 36 et du premier niveau de silicium polycristallin soient au même niveau. Cette couche 36 est constituée d'oxyde de silicium obtenu par exemple par dépôt en phase vapeur à partir d'une source TEOS (tétraéfhyle ortho silicate). La figure 6C représente la structure à une étape inter- médiaire après dép8t du deuxième niveau de silicium polycristallin 35' et réalisation d'une couche d'isolant 28, que l'on appelle couramment couche d'oxyde interpoly, et qui est constituée dans cette structure par un empilement de trois couches oxyde de silicium/nitrure de silicium/oxyde de silicium appelé ONO. La figure 6D représente la structure à une étape inter- médiaire après gravure de la couche d'oxyde interpoly 28 et du deuxième niveau de silicium polycristallin 35' au niveau d'une part de la couche d'isolement 36 située à l'emplacement des lignes à potentiel constant B et d'autre part de la couche d'isolement 36 située au-dessus des zones d'oxyde épais 24. La figure 6D représente également la structure après réalisation d'une zone d'oxyde 37, appelée zone d'oxyde de coin, à chaque extrémité, suivant, la direction des rangées, des couches ' définies par la gravure. La figure 6E représente la structure à une étape inter- médiaire après dépôt du troisième niveau de silicium polycristal- lin (poly 3) à partir duquel sont formées les lignes de mot LMi, et gravure du poly 3, de la couche d'oxyde interpoly ONO 28, du poly 2 et poly 1 qui permet de définir les lignes de mot LMi for- mées dans le poly 3, les zones 35 formées dans les couches 35', et les grilles flottantes 23 formées dans les bandes de poly 1 Pl. La structure obtenue après la gravure de ces différentes couches peut également être observée sur la figure 7, qui repré- sente une vue en coupe suivant l'axe ZZ' de la figure 5B. Il apparait de plus sur la figure 6E que la couche d'oxyde interpoly ONO 28 et les zones d'oxyde de coin 37 assurent l'isolation entre les lignes de mot et les zones 35. La figure 6F représente la structure à une étape inter- médiaire après dépôt d'une couche isolante 29. Cette couche 29 est par exemple réalisée en oxyde de silicium dopé au bore et au phos- phore (BPSG). La figure 6G représente la structure à l'étape finale après réalisation de lignes conductrices 30 situées sur la couche isolante 29 et constituées par exemple en aluminium, chacune étant placée au-dessus d'une ligne de bit. Elles sont connectées à des lignes de bit d'autres blocs mémoire (en effet, les points-mémoire sont habituellement regrou- pés en blocs occupant un certain nombre de rangées et de colonnes) permettant ainsi d'appliquer le potentiel désiré à ces lignes de bit et aux drains des transistors auxquels les lignes de bit sont reliées. Les lignes conductrices 30 s'étendent sur une surface plane, ce qui permet d'éviter les problèmes dus aux passages de marche auxquels sont soumises les lignes d'aluminium dans la configuration classique. De plus, l'espace existant entre les paires de lignes conductrices 30 est supérieur à l'espace existant entre les paires de lignes d'aluminium constituant les lignes de bit dans la confi- guration classique. Sur la figure 7, qui représente une vue en coupe suivant l'axe ZZ' de la figure 5B, on voit les grilles flottantes 23 des transistors, ces grilles flottantes étant situées au-dessus de la couche d'oxyde de grille 27. On observe également les zones 35 formées par le deuxième niveau de silicium polycristallin, et les couches d'oxyde interpoly ONO 28 situées au-dessus des zones 35. On observe aussi les deux lignes de mot L41 et LM2 qui font office de grilles de commande 25 à l'emplacement des transistors. La figure 8A représente un schéma des capacités existant à l'emplacement d'un transistor dans le cas o l'architecture ne présente pas de zone 35 reliée à la grille flottante 23 du tran- sistor, et la figure 8B représente un schéma des capacités exis- tant à l'emplacement d'un transistor dans le cas de l'architecture selon l'invention. Dans les deux cas, si l'on applique une tension VM à la ligne de mot LM2, on obtient la tension VF sur la grille flottante en calculant le facteur de couplage y qui relie ces deux tensions par la relation: VF - YV4 * et qui est défini par le rapport entre la capacité au niveau de la couche d'oxyde interpoly et la somme de toutes les capacités pré- sentes. Si l'on considère la figure 8A, on observe la capacité au niveau de la couche d'oxyde interpoly 28 notée Coi et située entre la ligne de mot LM2 et la grille flottante 23. On a aussi une capacité COG au niveau de la couche d'oxyde de grille 27 située entre la grille flottante 23 et le substrat 20. Le facteur ae couplage y s'écrit: y = Coi/(CoI + CoG). On peut calculer une valeur numérique représentative du facteur de couplage en utilisant des valeurs usuelles pour les dimensions des éléments concernés: - longueur de la grille flottante suivant la direction des rangées: 0,8 micrômètre. - épaisseur de la couche d'oxyde interpoly: 20 nm - épaisseur de la couche d'oxyde de grille: 20 nm La valeur numérique du facteur de couplage est alors égale au rapport entre les quantités 0,8/20 et 0,8/20 + 0,8/20. Le facteur de couplage est alors égal à 0,5. Si l'on considère la figure 8B, correspondant au cas o la zone 35 est reliée à la grille flottante du transistor, il ap- parait de nouveau une capacité au niveau de la couche d'oxyde interpoly 28 notée C'Oi et située entre la ligne de mot L12 et la zone 35. On a aussi de nouveau une capacité au niveau de la couche d'oxyde de grille 27 not&e C'OG Il existe également une capacité COA correspondant à la partie de zone 35 qui déborde au-delà de la grille flottante 23 d'une longueur a suivant la direction des ran- gées, une capacité COD au niveau de la partie d'oxyde de type TEOS séparant la grille flottante 23 et la zone E, une capacité CBO correspondant à la partie de la zone E qui déborde d'une longueur 1 audelà des zones d'isolement 24, au niveau de la partie de la couche d'oxyde de grille 27 située entre la partie de zone E qui déborde et le substrat 20, une capacité CZi correspondant à la partie de zone E située au-dessus de la zone d'isolement 24, au niveau de cette zone d'isolement 24, et une capacité COB corres- pondant au débordement de la zone 35 au-delà de la zone E d'une longueur b, au niveau de la partie d'oxyde de type TEOS séparant deux zones E et de la zone d'isolement 24. Le facteur de couplage s'écrit: y C'i01/(C'Oi + COA + C OG + COD + CB0 + CZI + COB) On peut calculer une valeur numérique représentative du facteur de couplage en utilisant les valeurs usuelles suivantes: - débordement de la zone 35 au-delà de la grille flot- tante suivant la direction des rangées, désigné par a: 0,2 mi- cromètre - longueur de la grille flottante suivant la direction des rangées: 0,8 micromètre - longueur de la partie d'oxyde de type TEOS qui sépare la grille flottante 23 de la zone E: 0,8 micromètre - débordement de la zone E au-delà de la zone d'isole- ment 24 suivant la direction des rangées: 0,4 micromètre - longueur de la zone E suivant la direction des ran- gées: 0,8 micromètre - débordement de la zone 35 au-delà de la zone E suivant la direction des rangées, désigné par b: 0,2 micromètre épaisseur de la couche d'oxyde interpoly: 20 nm - épaisseur de la couche d'oxyde de grille: 20 nm - épaisseur de l'oxyde de type TEOS: 200 nm épaisseur de la zone d'isolement: 700 nm La valeur numérique du facteur de couplage est alors égale au rapport entre les quantités (0,2 + 0,8 + 0, 8 + 0,8 + 0,2)/20 et (0,2 + 0,8 + 0,8 + 0,8 + 0,2)/20 + 0,2/(200 + 20) + 0,8/20 + 0,8/(200 + 20) + 0,4/20 + 0,4/700 + 0,2/(200 + 700). Le facteur de couplage est alors sensiblement égal à 0,70. Cette architecture, par la présence de la zone 35 reliée à la grille flottante 23 du transistor, permet ainsi d'obtenir un facteur de couplage nettement amélioré. La figure 9 représente une variante de l'invention. On retrouve sur cette figure, qui est une vue en coupe analogue à la vue représentée à la figure 6G, les différents éléments constituant l'architecture selon l'invention, les principaux étant: - une grille flottante 23, réalisée par un premier ni- veau de silicium polycristallin, à l'emplacement de chaque tran- sistor; - deux lignes de bit LB1 et LB2, qui font office de drain 21 à l'emplacement des transistors; - deux zones d'isolement 24, en oxyde de silicium épais; - une ligne de mot LM1, réalisée par un troisième niveau de silicium polycristallin, qui fait office de grille de commande 25 à l'emplacement des transistors; - une ligne à potentiel constant, qui est désignée ici par B', et qui a cependant une structure différente de celle re- présentée sur la figure 6G. D'après la présente variante de l'invention, la couche d'oxyde de grille, que l'on désigne sur la figure 9 par 27', est très mince par rapport aux valeurs usuelles, elle a par exemple une épaisseur de l'ordre de 10 nm. La ligne à potentiel constant B' est constituée de deux parties dopées à un degré différent. Il existe une première partie 22-1 fortement dopée, le dopage étant par exemple N+; cette pre- mière partie est située dans un caisson 22-2 de même type de conductivité à faible dopage, le dopage étant alors par exemple N. La ligne à potentiel constant B' fait encore office de source 22' à l'emplacement des transistors. Cette nouvelle disposition permet, si une tension suf- fisamment élevée est appliquée à la source 22', le transfert par effet tunnel de porteurs de charge, piégés lors d'une opération de programmation dans la grille flottante des transistors, de la grille flottante à la partie de la source à haut dopage. Ce trans- -fert est rendu possible par la grande minceur de la couche d'oxyde de grille, il est représenté par la flèche sur la figure 9. La présence de la deuxième partie faiblement dopée permet d'augmenter la tension de claquage entre la source et le substrat. ÀsioisTsueil sap sazanos xne aidepe uoTsuai aun,p uoTWeaTldde avd iua nbTliaalI salqe5;;a MO0d ad ap..qse1;.. sa!Tp saiTomgm sap zasTIeg ap alqTssod tsuTe asa II sTed apXxop auoz aunp 0O gTImTxoid e no iDuoz ua sTIemer uos au a2ieqo ap sina:aod sal ualtsueai Uo aDuTm apXxo,p suog.ai sal anb iTe; al suep apTsea UOTiUaAUT, I uoias a2nnaTqDae,l aed luasgaid latluT,q XOIOI.. aliP aT2oTouqzal eI suep lOHd2g no 'saiq5e;jea iuamanbTiazoaT la salqemmeaioid salieTOa ç - uou altomgm) sanbTsseli s$an--nais sel suep:teuoD ap suoT2ai salai ap aAasqo uoI la 'a2 eqz ap sanalnod sap sia;suvai sal ausqaniaed Tnb sinejip ap sanAinod luos sTedg apXxo,p auoz aun la aDuTm apfxo,p aqznoD aun ailua IDuoD ap suotae sap ao SOú9Z REVENDICATIONS 1. Mémoire composée d'un réseau de lignes de mot (LM1, LM2) s'étendant suivant une première direction, dite de rangée, reliant des grilles de commande (25) de transistors à grille flot- tante, et de lignes de bit (LB1, LB2) s'étendant suivant une deuxième direction, dite de colonne, reliant des drains des tran- sistors à grille flottante, caractérisée en ce qu'une zone con- ductrice (35), de dimensions supérieures à celles de la grille flottante (23) des transistors suivant un plan horizontal, est reliée à la grille flottante de chaque transistor de la mémoire, tout en étant située en regard de la ligne de mot correspondante dont elle est séparée par une couche d'isolement (28). 2. Mémoire selon la revendication 1, caractérisée en ce que: une ligne à potentiel constant (B), qui s'étend selon une colonne et est constituée par une diffusion d'un premier type de conductivité reliant les sources des transistors, est inter- calée une fois sur deux entre deux lignes de bit, toutes les lignes à potentiel constant étant au même potentiel, chaque transistor comprend une grille flottante (23) essentiellement constituée par un rectangle conducteur, une grille de commande (25) constituée par la partie de ligne de mot située sensiblement à l'emplacement de la grille flottante du transistor, la zone conductrice (35) est constituée par un rectangle de dimensions supérieures à celles de la grille flottante (23) suivant la direction des rangées, une zone d'isolement (24) s'étendant suivant une colonne est disposée du coté de chaque ligne de bit opposé à une ligne à potentiel constant. 3. Mémoire selon l'une des revendications 1 ou 2, carac- térisée en ce qu'une zone supplémentaire (E) conductrice recouvre les bords longitudinaux des zones d'isolement (24), cette zone supplémentaire (E) étant composée du même matériau que celui constituant les grilles flottantes (23) des transistors. 4. Mémoire selon l'une quelconque des revendications 1 à 3, caractérisée en ce que, dans un transistor, la zone conductrice (35), de dimensions suivant la direction des colonnes sensiblement égales à celles de la ligne de mot et de la grille flottante, déborde de part et d'autre de la grille flottante suivant la direction des rangées, en dépassant la grille flottante d'une première longueur (a) du coté de la ligne à potentiel constant, et en remontant sur la zone d'isolement (24) et la zone supplémen- taire (E) adjacentes au transistor en dépassant la zone supplémen- taire (E) d'une deuxième longueur (b). 5. Mémoire selon l'une quelconque des revendications 1 à 4, caractérisée en ce que les grilles flottantes (23), les zones conductrices (35) et les lignes de mot (LMi) sont réalisées respectivement par des premier, deuxième et troisième niveaux de silicium polycristallin. 6. Mémoire selon l'une quelconque des revendications 1 à 5, caractérisée en ce que les zones d'isolement (24) sont réali- sées par de l'oxyde de silicium épais. 7. Procédé de fabrication de mémoire, de type MOS à transistors à grille flottante disposés selon des rangées et des colonnes sur un substrat d'un premier type de conductivité, comprenant les étapes suivantes: - réaliser des zones d'oxyde épais (24) selon des colonnes, - déposer et graver un premier niveau de silicium poly- cristallin pour former selon des colonnes d'une part deux premiè- res bandes adjacentes entre chaque paire de colonnes d'oxyde épais, d'autre part deux deuxièmes bandes dont chacune est à che- val entre la partie comprise à l'intérieur de cette paire et une partie de la zone d'oxyde épais correspondante, - réaliser ine implantation du deuxième type de conduc- tivité en utilisant le premier niveau de silicium polycristallin comme masque, - former une couche d'isolement (36) entre les différen- tes zones de premier niveau de silicium polycristallin, caractérisé en ce qu'il comprend en outre les étapes suivantes: - déposer un deuxième niveau de silicium polycristallin (35') et l'isoler superficiellement (28) , graver le deuxième niveau de silicium polycristallin (35) pour qu'il recouvre selon des colonnes des première et deuxième bandes adjacentes du premier niveau de silicium polycris- tallin. - isoler latéralement les régions apparentes du deuxième niveau de silicium polycristallin, - déposer un troisième niveau de silicium polycristallin, - graver par un même masque, selon des rangées les trois niveaux de silicium polycristallin, - former une couche isolante, et établir des contacts avec les bandes restantes du troisième niveau de silicium polycristallin (lignes de mot), les colonnes de drains (lignes de bit), et les colonnes de sources (lignes à potentiel constant). 8. Procédé de fabrication de mémoire selon la revendica- tion 7, caractérisé en ce que l'isolement entre les deuxième et troisième niveaux de silicium polycristallin est constitué par un empilement de trois couches: oxyde de silicium/nitrure de silicium/oxyde de silicium, appelé ONO. 9. Procédé de fabrication de mémoire selon la revendica- tion 7, caractérisé en ce que la couche d'isolement entre les zo- nes du premier niveau de silicium polycristallin est constituée d'oxyde de silicium obtenu par dépôt en phase vapeur à partir d'une source TEOS (tétraéthyle ortho silicate) et est réalisée par un procédé de planarisation qui permet d'amener les surfaces supé- rieures de cette couche (36) et du premier niveau de silicium po- lycristallin au même niveau.