FR 2632092 A1 19891201 FR 8905079 A 19890411 CIRCUIT DE CONDITIONNEMENT D'ECRITURE D'ANTEMEMOIRE RETARDE POUR UN SYSTEME DE MICRO-CALCULATEUR A BUS DOUBLE COMPRENANT UNE UNITE 80386 ET UNE UNITE 82385 La présente invention concerne un système de micro-calculateur à bus multiples avec un sous-système de mémoire antémémoire et plus particulièrement, une amélioration pour accroître la tolérance des composants de mémoire lents en cas de lecture manquée d'antémémoire sans affecter les paramètres d'état d'attente. Des informations concernant l'art antérieur relatif à l'unité 80386, ses caractéristiques et son utilisation dans des systèmes de micro-calculateur comprenant des soussystèmes de mémoire antémémoire, sont décrites dans les publications de Intel "Introduction to the 80386", avril 1986 et "80386 Hardware Reference Manual (1986)". Les caractéristiques et performances d'utilisation de l'unité 82385 sont décrites dans la publication de Intel "82385 High Performance 32-Bit Cache Controller" (1987). Dans les systèmes de micro-calculateur comme dans d'autres systèmes de calcul, la vitesse des opérations constitue un critère important qui dans la plupart des cas doit être considéré par rapport au coût du système. Beaucoup de fonctions qui furent d'abord introduites pour accélérer les opérations effectuées dans les calculateurs principaux et les minicalculateurs sont maintenant appliquées dans les systèmes de microcalculateur. Ceux ci comprennent des sous-systèmes de mémoire antémémoire. L'utilisation de sous-systèmes de mémoire antémémoire résulte en une architecture de calculateur à bus multiples. Plus particulièrement, dans un microprocesseur à d'horloge. D'autres opérations qui requièrent plus de deux cycles d'horloge sont considérées comme ayant le nombre d'états d'attente qui est égal à la différence entre le nombre des cycles d'horloge requis pour l'opération et le minimum de deux cycles d'horloge (auquel. on se réfère aussi comme à un état d'attente zéro). Etant donné que la vitesse des opérations constitue un critère important, il est avantageux de s'assurer que, dans la mesure du possible, les opérations peuvent être adaptées en opérations & état d'attente zéro par opposition aux opérations à état d'attente un ou deux, etc... Les accès d'antémémoire constituent un type d'opération à état d'attente zéro. Bien qu'il soit souhaitable qu'un nombre d'accès en mémoire aussi élevé que possible soit manipulé par le sous-système d'antémémoire, il est naturellement nécessaire à certains moments, d'accéder à la mémoire principale. L'un des principes utilisés pour l'actionnement d'un soussystème d'antémémoire, est que dans le cas d'une lecture manquée, c'est à dire une opération de lecture au cours de laquelle les informations requises ne sont pas trouvées dans le sous-système d'antémémoire, les informations lorsqu'elles sont lues en mémoire principale, sont immédiatement écrites au sous-système d'antémémoire. En utilisant ce principe, les informations lues sont ensuite disponibles dans le soussystème d'antémémoire (sauf en cas de sur-écriture) si bien que les accès ultérieurs aux mêmes informations ne requièrent pas d'accès en mémoire principale. Ainsi, dans le cas d'une lecture manquée, deux opérations sont requises, (1) l'accès en mémoire principale pour lire les informations requises pour les rendre disponibles pour le processeur et (2) l'écriture dans le sous-système sous-système de mémoire antémémoire, un premier bus que l'on appelle un bus local CPU, connecte le microprocesseur (par exemple une unité 80386), une unité de commande d'antémémoire (qui peut comprendre une unité de commande d'antémémoire 82385) et une mémoire à accès aléatoire servant de mémoire antémémoire. Le bus local CPU peut être interconnecté par l'intermédiaire d'une mémoire intermédiaire, à un second système de bus appelé dans un souçi de simplification, un bus de système. D'autres composants peuvent être connectés au bus de système (soit directement, soit indirectement) comme une mémoire principale, un équipement d'entrée/sortie, une mémoire permanente, etc... L'une des raisons principales d'utiliser un sous-système d'antémémoire est de permettre l'accélération des opérations de mémoire en conditionnant le processeur pour la lecture dans le sous-système de mémoire antémémoire dans la mesure o les informations requises y sont stockées. Le sous-système de mémoire antémémoire bénéficie généralement d'un avantage de vitesse par rapport à la mémoire principale. Dans la mesure o les accès en mémoire peuvent être limités au sous-système d'antémémoire, le-processeur ne requiert alors pas l'accès au bus de système. Ceci libère de manière significative le bus de système pour son utilisation dans d'autres opérations, par exemple des opérations d'entrée/sortie, DMA, etc... Il s'agit là d'un autre avantage des systèmes de micro-calculateur à sous-systèmes de mémoire antémémoire. Afin de maintenir une mise en séquences ordonnée des diverses opérations qui doivent être exécutées, les opérations sont divisées en unités de temps auxquelles on se réfère comme à des états d'horloge. Dans un système de micro-calculateur utilisant par exemple le processeur 80386 et l'unité de commande d'antémémoire 82385, les opérations de mémoire les plus rapides requièrent deux cycles d'horloge, chacun à deux états d'antémémoire des informations lues à l'instant en mémoire principale. L'une des particularités de l'unité 82385 est que, dans le cas d'un état d'écriture manquée, les informations auxquelles on doit accéder depuis la mémoire principale, sont nécessairement ré-écrites dans le sous-système d'antémémoire avant qu'elles ne soient disponibles pour le processeur. Le fabricant des microprocesseurs reconnaît cet état et suggère l'une des deux solutions suivantes: soit la sélection d'une mémoire principale suffisamment rapide pour que les données puissent être accédées et rendues disponibles pour l'unité 82385 à l'intérieur de la période de temps nécessaire à une opération à état d'attente fixe, soit l'augmentation de la longueur du cycle par rapport à celle qui serait normalement requise par l'addition d'un état ou d'états d'attente supplémentaires suivant nécessité. Bien que les deux possibilités soient pratiques, la première possibilité affecte le coût du système étant donné que les mémoires plus rapides requises pour répondre aux exigences de chronologie de l'unité 82385, sont plus chères et la deuxième possibilité introduit un retard dans toute opération de lecture manquée en imposant un ou plusieurs états d'attente. Un objet de la présente invention est donc d'éliminer la nécessité de choisir entre ces deux possibilités de façon à améliorer la tolérance du système aux composants de mémoire plus lents sans affecter les paramètres d'état d'attente relatifs aux opérations de lecture manquée. La présente invention satisfait à cet objet ainsi qu'à d'autres en prévoyant un circuit logique pour sélectivement retarder des signaux de conditionnement d'écriture d'antémémoire dans le cas d'un état de lecture manquée. Le circuit logique comprend plus particulièrement des moyens pour détecter un état de lecture manquée. Un état de lecture manquée est indiqué lorsqu'un signal de lecture de bus de système (BUSRD) est actif et qu'un signal de conditionnement d'écriture d'antémémoire (CWE) est aussi actif. Le circuit logique comprend en outre des moyens répondant à une sortie de conditionnement d'écriture d'antémémoire (CWE) par l'unité 82385 pour retarder le signal de conditionnement d'écriture d'antémémoire actif dans le cas o une opération de lecture manquée est détectée. Dans une réalisation particulière de la présente invention qui sera décrite ultérieurement, le sous-système de mémoire antémémoire est une. mémoire antémémoire associative en deux parties et comprenant ainsi deux bancs de mémoire. L'unité 82385 rend disponible un signal de conditionnement d'écriture d'antémémoire spécifique pour chacun des bancs de mémoire. L'unité 82385 génère aussi un signal de conditionnement de verrouillage d'adresses d'antémémoire (CALEN) ainsi que des signaux de sélection de microprocesseurs (CS0, CS1, CS2 et CS3). Le circuit logique selon la présente invention fonctionne sur les signaux de conditionnement d'écriture d'antémémoire, c'est à dire les signaux de conditionnement d'écriture d'antémémoire pour les deux bancs de mémoire A et B. Lorsqu'une opération de lecture manquée est détectée, l'une des deux portes (conditionnement écriture antémémoire) est partiellement conditionnée par le signal actif des signaux de conditionnement d'écriture d'antémémoire (qu'il soit destiné au banc A ou au banc B). Le circuit logique détecte le signal BUSRD actif et répond aussi aux signaux de conditionnement d'écriture d'antémémoire pour le signal particulier (pour le banc A ou le banc B) qui est conditionné. Le circuit logique retarde le signal actif des signaux de conditionnement d'écriture d'antémémoire et après application du retard sélectionné, conditionne entièrement la porte appropriée qui est attribuée au banc d'antémémoire en cours d'écriture. Le circuit logique de la présente invention comprend une pluralité de mémoires intermédiaires, une pour chacun des signaux CALEN, CS0, CS1, CS2 et CS3 et ces signaux sont connectés au sous-système d'antémémoire au travers d'une mémoire intermédiaire appropriée. Ainsi, dans le cas d'une opération de lecture manquée, le signal de conditionnement d'écriture approprié est retardé. Les mémoires intermédiaires assurent un retard de porte équivalent correspondant au retard interpose par la porte de conditionnement d'écriture d'antémémoire pour les signaux CALEN, CS0, CS1, CS2 et CS3. Dans le cas o un signal de conditionnement d'écriture d'antémémcire devilent actif (par exemple pour exécuter une écriture d'antémémoire qui n'est pas associée à un état de lecture manquée), le circuit logique ne détecte alors naturellement pas un état de lecture manquée si bien qu'aucun retard n'est imposé par le circuit logique au signal de conditionnement d'écriture d'antémémoire. Cependant, la porte associée impose un retard de porte à ce signal et les mémoires intermédiaires imposent un retard pratiquement équivalent aux signaux associés CALEN, CS0, CSl, CS2 et CS3. Ainsi, un aspect de la présente invention permet de réaliser un système de micro-calculateur à bus multiples, antémémoire et unités 80386/82385 pour retarder sélectivement des signaux d'écriture d'antémémoire suivant un lecture manquée afin d'améliorer la tolérance du système aux composants de mémoire plus lents sans affecter les paramètres d'état d'attente relatifs à des opérations de lecture manquée, ledit système de micro-calculateur comprenant: un sous-système d'antémémoire comprenant ladite unité de commande d'antémémoire 82385, une mémoire antémémoire et un bus local connectant ladite unité de commande d'antémémoire 82385 et ladite mémoire antémémoire à un processeur 80386, et des moyens logiques de retard répondant à un état d'écriture d'antémémoire provoqué par une lecture manquée pour sélectivement retarder des signaux de conditionnement d'écriture d'antémémoire, lesdits moyens logiques de retard comprenant: (a) des moyens logiques à réseaux programmables dont une entrée est connectée aux signaux de conditionnement d'écriture depuis ladite unité de commande d'antémémoire 82385 pour produire à une borne de conditionnement d'écriture un signal de conditionnement d'écriture retardé en réponse à une lecture de bus active, (b) une première porte logique dont une première entrée répond audit signal de conditionnement d'écriture depuis ladite unité de commande d'antémémoire 82385 et une seconde entrée est connectée à ladite borne de conditionnement d'écriture et une sortie est connectée à une entrée de conditionnement d'écriture de ladite mémoire antémémoire. Brève description des dessins La figure 1 est une vue générale en trois dimensions d'un système de micro-calculateur classique utilisant la présente invention. La figure 2 est une représentation schématique détaillée de la majorité des composants d'un système de micro-calculateur classique utilisant la présente invention. La figure 3 est une représentation schématique détaillée de l'unité 82385, de la mémoire à accès aléatoire antémémoire, du circuit logique et des mémoires intermédiaires de la présente invention. La figure 4 est un schéma chronologique illustrant les différentes exigences relatives à la chronologie de l'unité 82385 et de l'unité 80386, et Les figures 5A-5C montrent le fonctionnement de la présente invention pour des écritures d'antémémoire de lecture manquée ainsi que pour des écritures d'antémémoire non provoquées par une lecture manquée. La figure 1 représente un système de micro-calculateur classique dans lequel la présente invention peut être utilisée. Comme le montre la figure, le système de micro-calculateur 10 comprend un certain nombre de composants qui sont interconnectés. Plus particulièrement, une unité de-système 30 est connectée à et commande une unité de contrôle 20 (comme une unité d'affichage vidéo classique). L'unité de système 30 est aussi raccordée à des dispositifs d'entrée comme un clavier 40 et une souris 50. Un dispositif de sortie comme une imprimante peut aussi être connecté à l'unité de système 30. Finalement, l'unité de système 30 peut comprendre une ou plusieurs unités de commande de disques comme l'unité de commande de disques 70. Comme on le décrira ci dessous, l'unité de système 30 répond à des dispositifs d'entrée comme le clavier 40 et la souris 50 et à des dispositifs d'entrée/sortie comme l'unité de commande de disque 70 pour délivrer des signaux pour commander des dispositifs de sortie comme l'unité de contrôle 20 et l'imprimante 60. Naturellement, l'homme de l'art reconnaîtra que d'autres composants classiques pourraient aussi être connectés à l'unité de système 30 en interaction avec celle ci. Selon la présente invention, le système de micro-calculateur 10 comprend (comme on le verra plus particulièrement ci dessous) un sous-système de mémoire antémémoire de façon qu'il y ait un bus local CPU interconnectant un processeur, une unité de commande d'antémémoire et une mémoire antémémoire, lequel bus local CPU est raccordé par une mémoire intermédiaire à un bus de système. Le bus de système est interconnecté à et fonctionne en interaction avec les dispositifs E/S comme le clavier 40, la souris 50, l'unité de commande de disque 70, l'unité de contrôle 20 et l'imprimante 60. De plus, selon les enseignements de la présente invention, l'unité de système 30 peut aussi comprendre un troisième bus comprenant un bus Micro Channel * pour assurer l'interconnexion entre le bus de système et d'autres dispositifs d'entrée/sortie (optionnels), mémoire, etc... * Micro Channel est une marque d'IBM Corporation La figure 2 est une représentation schématique illustrant les divers composants d'un système de micro- calculateur classique selon la présente invention. Un bus local CPU 230 (comprenant des composants de données, d'adresses et de commande) assure la connexion d'un microprocesseur 225 (comme une unité 80386), une unité de commande d'antémémoire 260 (qui peut comprendre une unité de commande d'antémémoire 82385)' et une mémoire antémémoire à accès aléatoire 255. Une mémoire intermédiaire 240 est aussi raccordée au bus local CPU 230. La mémoire intermédiaire 240 est elle même connectée au bus de système 250, comprenant aussi des composants d'adresses, de données et de commande. Le bus de système 250 est disposé entre la mémoire intermédiaire 240 et une autre mémoire intermédiaire 253. Le bus de système 250 est aussi connecté à un élément de commande et de chronologie de bus 265 et à une unité de commande DMA 325. Un bus de commande d'arbitrage 340 raccorde l'élément de commande et de chronologie de bus 265 et un élément d'arbitrage central 335. La mémoire 350 est aussi connectée au bus de système 250. La mémoire 350 comprend un élément de commande de mémoire 351, un multiplexeur d'adresses 352 et une mémoire intermédiaire de données 353. Ces éléments sont interconnectés avec les éléments de mémoire 360 à 364, comme le montre la figure 2. Une autre mémoire intermédiaire 254 est raccordée entre le bus de système 250 et un bus planaire 270. Le bus planaire 270 comprend des composants d'adresses, de données et de commande, respectivement. Divers adaptateurs E/S et autres composants comme l'adaptateur d'affichage 275 (qui est utilisé pour commander l'unité de contrôle 20), une horloge 280, une mémoire à accès aléatoire supplémentaire 285, un adaptateur RS 232 290 (utilisé pour des opérations E/S en séries), un adaptateur d'imprimante 295 (qui peut être utilisé pour commander l'imprimante 60), une unité de chronologie 300, un adaptateur de disquette 305 (qui coopère avec l'unité de commande de disque 70), une unité de commande d'interruption 310 et une mémoire permanente 315 sont également raccordés au bus planaire 270. La mémoire intermédiaire 253 fait fonction d'interface entre le bus de système 250 et un bus de fonction optionnel comme le bus Micro Channel 320 représenté par les prises Micro Channel. Des dispositifs comme la mémoire 331 peuvent être raccordés au bus 320. Bien que des données pour des écritures d'antémémoire puissent être dérivées de la mémoire 350, ces données peuvent aussi être dérivées d'une autre mémoire comme la mémoire installée sur le bus Micro Channel. Dans un système de micro-calculateur à unités 80386/82385 classique, l'utilisateur est contraint de sélectionner l'une de deux possibilités non attrayantes en rapport avec des opérations de mémoire et plus particulièrement des. opérations suivant une lecture manquée. Dans un tel système, pendant un cycle de lecture, le microprocesseur 225 place une adresse sur le composant d'adresse du bus local CPU 230. L'unité de commande d'antémémoire 260 répond à l'adresse et détermine si les informations requises sont contenues dans la mémoire antémémoire 255. Dans le cas o les informations sont trouvées dans la mémoire antémémoire 255, la mémoire antémémoire 255 est adressée, elle place les données sur le composant de données du bus local CPU o elles sont disponibles pour le microprocesseur 225. Dans le cas o les informations requises ne sont pas dans la mémoire antémémoire 255, l'unité de commande d'antémémoire 260 conditionne alors la mémoire intermédiaire 240 de façon que l'adresse puisse être passée du bus local CPU 230 au bus de système 250. Lorsque l'adresse requise atteint le bus de système 250, elle est disponible pour la mémoire 350 et après une période de temps requise par les caractéristiques de la mémoire 350, les données adressées apparaissent sur le composant de données du bus de système 250. Les données sont raccordées au travers de la mémoire intermédiaire 240 o elles sont disponibles à la fois pour la mémoire antémémoire 255 et le microprocesseur 225. Les informations seront utilisées dans la mémoire antémémoire 255 pour y être écrites de façon que dans le cas o les mêmes informations sont requises, un autre accès en mémoire 350 ne soit pas requis. Des opérations similaires peuvent se dérouler avec la mémoire sur le bus planaire 270 ou sur le bus de fonction. Dans le cas du bus de fonction optionnelle, les informations d'adresse sont raccordées au travers de la mémoire intermédiaire 253 à la mémoire sur le bus de fonction optionnelle. Des données de cette mémoire sont raccordées à nouveau au travers de la mémoire intermédiaire 253, du bus de système 250 au bus local CPU 230 par la mémoire intermédiaire 240. Cependant, comme on l'a indiqué plus haut, les particularités de l'unité 82385 requièrent que les informations extraites à la suit d'une lecture manquée soient disponibles au bus local CPU pour leur écriture dans la mémoire antémémoire 255 avant que cela ne soit requis par le processeur 225.. Autrement dit, les exigences de chronologie placées sur la mémoire 350 ou toute autre mémoire par l'unité 82385 sont plus restrictives que les exigences de chronologie dictées par l'unité 80386. Le fabricant de l'unité 82385 suggère ainsi que l'utilisateur puisse: 1) soit sélectionner des éléments de mémoire (comme les éléments 361-364) en mémoire principale 350 ou dans toute autre mémoire pour être suffisamment rapide à répondre aux exigences de chronologie de l'unité 82385 avec un état d'attente spécifié, ou 2) s'assurer que la double opération amorcée par une lecture manquée occupe un état d'attente supplémentaire. Comme on le décrira ci dessous, la présente invention élimine cette exigence de sélection de l'une de deux possibilités peu souhaitables par l'élimination effective des exigences de chronologies restrictives dictées par l'unité 82385 de façon que les exigences de chronologie placées sur la mémoire principale 350 ou toute autre mémoire ne soient pas plus restrictives que celles dictées par le processeur 80386. Afin de mettre en oeuvre la présente invention, plusieurs éléments logiques ont été ajoutés à l'unité de commande d'antémémoire 260, au delà de l'unité 82385 comme illustré à la figure 3. La figure 3 représente sous forme schématique les composants détaillés de l'unité de commande d'antémémoire 260 et de la mémoire antémémoire 255. Plus particulièrement, la mémoire antémémoire 255 est raccordée à l'élément de données du bus local CPU 230 et par la bascule 255L, au composant d'adresses du bus local CPU 230. L'unité de commande d'antémémoire 260 comprend l'unité de commande d'antémémoire 82385 ainsi qu'un élément logique 261. La figure 3 montre les signaux de sortie de l'unité 82385 qui sont concernés par les opérations d'écriture d'antémémoire. Ceux ci comprennent le signal de conditionnement de verrouillage d'antémémoire (CALEN), les signaux d'écriture d'antémémoire comprenant CWEA (pour le banc A) et CWEB (pour le banc B) et les signaux de sélection de microprocesseurs CS0, CS1, CS2 et CS3. Comme le montre la figure 3, la logique 261 reçoit comme entrées, les signaux CWEA et CWEB en même temps que deux signaux d'horloge CLK et CLK2 (le premier est exactement égal à la moitié du dernier) et le signal BUSRD (indiquant une lecture de bus de système). Le signal BUSRD devient actif pour des opérations qui se déroulent sur le bus de système 250. Toute lecture de mémoire (autre que l'antémémoire) se déroule (au moins en partie) sur le bus de système 250. La logique 261 répond à ses signaux d'entrée et dans la circonstance appropriée, génère le signal DCWEA (Conditionnement écriture antémémoire retardée A) ou le signal DCWEB (Conditionnement écriture antémémoire retardée B). Plus particulièrement, dans le cas o le signal DCWEA est actif et le signal BUSRD actif (ce qui indique ainsi sans risque d'erreur une lecture manquée), le signal DCWEA sera alors généré au moment approprié. D'une manière similaire, en présence d'un signal CWEB actif ainsi que d'un signal BUSRD actif, le signal DCWEB sera alors généré à l'instant approprié. Les sorties DCWEA et DCWEB de la logique 261 fournissent chacune une entrée à la porte logique associée 263A ou 263B. Chacune de ces portes reçoit aussi une entrée correspondante de la sortie associée de l'unité 82385, c'est à dire que l'autre entrée de la porte 263A est alimentée avec CWEA et de la même manière, l'autre entrée de la porte 263B reçoit CWEB. Outre les portes logiques 263A et 263B, l'unité de commande d'antémémoire 260 comprend une mémoire intermédiaire 262 comprenant des éléments de mémoire intermédiaire 262a-262e, un pour chacun des signaux CALEN, CS0, CSl, CS2 et CS3. Comme le montre la figure 3, chaque élément de la mémoire intermédiaire 262 est une porte logique qui est en permanence partiellement conditionnée (par une entrée qui est reliée au potentiel approprié). L'autre entrée à l'élément de mémoire intermédiaire est issue de la sortie correspondante de l'unité 82385. La sortie de l'élément de mémoire intermédiaire 262a est appliquée comme entrée de commande à la bascule de verrouillage 255L. Les sorties des éléments de mémoire intermédiaire 262b-262e sont appliquées directement en entrée à la mémoire antémémoire 255 sous la forme de CS0-CS3. Avant de décrire le fonctionnement des composants de la figure 3, on se reportera à la figure 4 pour l'illustration de la chronologie appropriée. La figure 4 est composée de trois schémas chronologiques. Chacun des schémas commence au moment o une utilisation du bus de système est amorcée, c'est à dire lorsque le signal BUSRD devient actif. La ligne référencée 80386 montre qu'à un instant MT1 suivant le début d'une lecture manquée, les données délivrées en sortie -de la mémoire sont valides. L'instant MT1 est la tolérance de chronologie imposée à la mémoire par les exigences de l'unité 80386. Sur la ligne de la figure 4 référencée 82385, les exigences de chronologie imposées par l'unité 82385 sont illustrées. Plus particulièrement, l'unité 82385 génère les signaux CWEA et CWEB de façon que des données valides soient disponibles depuis la mémoire à l'instant MT2, c'est à dire à un moment avant que des données valides ne soient requises par l'unité 80386. Ainsi, la figure 4 représente l'exigence de chronologie la plus restrictive (MT2) de l'unité 82385 par comparaison aux exigences de chronologie (MT1) plus souples de l'unité 80386. La figure 4 montre aussi les effets de la logique 261. Plus particulièrement, les sorties DCWEA et/ou DCWEB de la logique 261 suivent les exigences de chronologie plus souples de l'unité 80386. Plus particulièrement, les signaux DCWEA et/ou DWCEB sont retardés du "retard" représenté à la figure 4 par comparaison avec les signaux CWEA et CWEB. Ainsi, par ce retard, les exigences de chronologie plus souples de l'unité 80386 sont les seules exigences de chronologie imposées à la mémoire principale 350 dans le cas d'une lecture manquée. Ceci permet l'utilisation de composants de mémoire meilleur marché par comparaison aux composants qui seraient requis pour l'unité 82385 afin de compléter une lecture manquée à l'intérieur d'un nombre spécifié d'états d'attente. Les composants internes de la logique 261 mettent en oeuvre les équations logiques suivantes: /DCWEA: = /BUSRD & /CLK & /CWEA /DCWEB: = /BUSRD & /CLK & /CWEB o l'opérateur "&"est un ET logique, l'opérateur "/" représente la négation et les autres éléments du signal (à part BUSRD) ont déjà été définis. Les figures 5A-5C sont utiles à l'explication du fonctionnement de l'élément représenté à la figure 3. Plus particulièrement, la figure 5A représente un signal CWE typique. Le signal a deux transitions, une première transition de passage au niveau bas et une seconde transition de passage au niveau haut. L'antémémoire 255 est agencée pour effectuer une opération d'écriture à la transition au niveau haut de CWE comme illustré à la figure 5A. La figure 5B représente des signaux CWE, DCWE typiques et la sortie de la porte (soit 263A, soit 263B) pour un état de lecture manquée. Comme montré sur une première ligne, le signal CWE est généré par l'unité 82385. Dans un état de lecture manquée, l'élément logique 261 génère le signal DCWE retardé depuis le signal CWE d'un retard approprié. La troisième ligne de la figure 5B (référencée PORTE) montre la sortie de la porte appropriée (263A ou 263B). Plus particulièrement, la sortie de la porte 263 présente une transition au niveau bas produite à la suite du signal CWE à transition au niveau bas. Lorsque le signal CWE est affecté d'une transition au niveau haut, la sortie de porte reste au niveau bas en raison de l'entrée au niveau bas du signal DCWE. C'est seulement lorsque le signal DCWE passe au niveau haut que la sortie de la porte passe au niveau haut de façon que la chronologie de l'opération d'écriture soit occasionnée par la transition au niveau haut du signal DCWE. Comme on le voit à la troisième ligne de la figure B, l'opération d'écriture est retardée du retard interposé par l'élément logique 261 par comparaison avec la transition au niveau haut du signal CWE. La figure 5C représente le fonctionnement pendant une écriture d'antémémoire autre que celle occasionnée par une lecture manquée. La première ligne de la figure 5C (référencée CWE) montre le signal CWE tel que généré par l'unité 82385. Etant donné que la figure 5C illustre une écriture d'antémémoire non occasionnée par une lecture manquée, le signal DCWE ne présente pas de transition du tout (BUSRD reste inactif). En conséquence, la sortie de la porte (263A ou 263B) est synchrone avec CWE de façon que l'opération d'écriture ne soit pas retardée du tout. Dans une réalisation de la présente invention, la durée du RETARD est de l'ordre de 25 nanosecondes. Les équations logiques auxquelles on s'est référé ci dessus, sont reproduites immédiatement ci dessous. Dans ces équations, les symboles ont les significations suivantes: Symboles Définitions / Négation := Terme enregistré A, égal au = Terme combinatoire A, égal à & ET logique + OU logique 19 2 62632092 Equations logiques /BUSRD:=BUSRD & BUSCYC385 & /BADS & /(BW/R) & CLK (1) + BUSRD & /PIPECYCLE385 & /(BW/R) & CLK + /BUSRD & BREADY + /BUSRD & /MISSl + /BUSRD & /CLK /BUSCYC385:=BUSCYC385 & /BADS & CLK (2) + BUSCYC385 & /PIPECYC385 & CLK + BUSCYC385 & /BT2 & CLK + /BUSCYC385 & BREADY + /BUSCYC385 & /CLK /PIPECYC385:=PIPECYC385 & /BADS & /BUSCYC385 & CLK & /BREADY (3) + PIPECYC385 & /MISS1 & BT2 & /BUSCYC385 & CLK & /BREADY + /PIPECYC385 & /CLK /MISSl:=MISSl & BUSCYC385 & CPUNA & /BADS & /(BW/R) & CLK & NCA (4) + MISS1 & /BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY + JMISSl & /CLK + /MISSl & BREADY /CPUNA:=/MISS1 & CLK & CPUNA & /NACACHE (5) + /MISS1 & CLK & CPUNA & iBREADY & /BUSCYC385 + /CPUNA & /CLK + /CPUNA & /MISSl & CLK + JCPUNA & CLK & BREADY + /CPUNA & BUSCYC385 & NACACHE & CLK /BT2:=BUSCYC385 & PIPECYC385 & /BADS & CLK & BT2 (6) + BUSCYC385 & /PIPECYC385 & BADS & CLK & NACACHE & BT2 + MISS1 & /BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY + /MISS1 & /BREADY & /BUSCYC385 & CLK + /BT2 & BREADY & NACACHE + /CLK & /BT2 Dans les équations logiques précédentes, on s'est référé ou on a décrit les signaux suivants tels qu'indiqués dans les publications de Intel citées précédemment: BADS BREADY (BW/R) actuellement référencé comme BW/R, les parenthèses sont utilisées pour indiquer que le terme complet est un seul signal d'horloge CLK BADS, lorsqu'il est actif, indique une adresse valide sur le bus de système 250. BREADY est un signal d'état "prêt" issu du bus de système 250 et qui va au bus local CPU 230. BW/R définit un signal d'écriture ou de lecture du bus de système 250. CLK est un signal de chronologie de processeur qui est en phase avec le processeur 225. Les équations (1)-(6) définissent: BT2 BUSCYC385 BUSRD CPUNA MISSl PIPECYC385 En termes de signaux définis, les signaux que l'on a décrit ou auxquels l'on se réfère, sont les signaux indiqués dans les publications de Intel citées précédemment et NCA et NACACHE. BT2 reflète l'état du bus de système 250. L'état BT2 est un état défini dans les publications de Intel citées précédemment. BUSCYC385 réfléchit aussi l'état du bus de système 250. Il est au niveau haut pour les états de bus BTI, BT1, BT1P et au niveau bas pour les états de bus BT2, BT2P et BT2I (ce sont à nouveau des états de bus référencés dans les publications de Intel citées précédemment). /BUSRD est actif pendant des lectures apparaissant sur le bus de système 250. CPUNA est un signal appliqué à l'unité 80386 et permettant une opération en pipeline. MISS1 est actif pour définir le premier cycle d'un cycle double pour la manipulation d'une lecture de 64 bits appliquée aux dispositifs à possibilité d'antémémoire. PIPECYC385 est actif pendant BT1P (qui est un état de bus auquel on se réfère dans les publications de Intel citées précédemment. NCA est un signal crée par le décodage du composant d'adresses sur le bus local CPU 230 pour réfléchir à l'état actif, un accès sans possibilité d'antémémoire. La possibilité d'antémémoire est déterminée par un composant d'étiquettes (A31 à A17) et des informations programmables définissant les étiquettes (s'il y en a) qui se réfèrent à des adresses à possibilité d'antémémoire par opposition- aux adresses sans possibilité d'antémémoire. NACACHE est un signal similaire au signal BNA. BNA est un signal généré par le système demandant une adresse suivante au bus local CPU 230 et est référencé dans les publications de Intel citées précédemment. NACACHE ne diffère de BNA que par rapport au fait que BNA est crée pour une antémémoire de 32K tandis que NACACHE est crée pour une antémémoire de 64K. Aussi longtemps que la mémoire antémémoire est de 32K comme indiqué dans les publications Intel, le signal NACACHE auquel on se réfère ici pourrait être remplacé par le signal BNA. Dans une réalisation, l'élément logique 261 se présentait sous la forme d'un réseau logique programmable. Il est évident que d'autres dispositifs logiques pourraient être utilisés pour assurer une fonction identique. Bien qu'une réalisation préférée de la présente invention ait été décrite ici, il est évident que des modifications peuvent y être apportées sans pour autant sortir du cadre de celle ci qui doit être analysée non pas en fonction de l'exemple décrit ici mais en fonction des revendications ci jointes. REVENDICATIONS Un système de microcalculateur à bus multiples comprenant: un microprocesseur et un sous-système d'antémémoire connectés ensemble par un bus local CPU, ledit sous-système d'antémémoire comprenant une unité de commande d'antémémoire et une mémoire antémémoire, et des moyens logiques connectant des signaux de conditionnement d'écriture de ladite unité de commande d'antémémoire 82385 à ladite mémoire antémémoire, lesdits moyens logiques comprenant: des moyens logiques de retard répondant à un état d'écriture d'antémémoire provoque par une lecture manquée et répondant à une sortie de conditionnement d'écriture depuis ladite unité de commande d'antémémoire et comportant une borne de conditionnement d'écriture pour produire un signal de conditionnement d'écriture retardé à ladite borne de conditionnement d'écriture, et une porte logique avec une première entrée connectée à ladite sortie de conditionnement d'écriture de ladite unité de commande d'antémémoire, une seconde entrée connectée à ladite borne de conditionnement d'écriture, et une sortie connectée à une entrée de conditionnement d'écriture de ladite mémoire antémémoire. 2. Un système selon la revendication 1 dans lequel lesdits moyens logiques connectent aussi des signaux d'éléments semiconducteurs de ladite unité de sélection de commande d'antémémoire à ladite mémoire antémémoire, dans lequel lesdits moyens logiques comprennent en outre - des moyens de mémoire intermédiaire pour retarder la transmission des signaux de sélection d'éléments semiconducteurs, lesdits moyens de mémoire intermédiaire ayant une entrée pour chacun desdits signaux de sélection d'éléments semiconducteurs et une sortie pour chacun desdits signaux de sélection d'éléments semiconducteurs, des sorties desdits moyens de mémoire intermédiaire étant connectées aux bornes des signaux de sélection d'éléments semiconducteurs de ladite mémoire antémémoire. 3. Un système selon la revendication 2 dans lequel lesdits moyens de mémoire intermédiaire comprennent en outre une entrée pour un signal de conditionnement de bascule de verrouillage d'antémémoire issu de l'unité de commande d'antémémoire et une sortie connectée à une bascule de verrouillage d'adresses de ladite mémoire antémémoire. 4. Un système de microcalculateur selon l'une des revendications précédentes dans lequel ladite mémoire antémémoire comprend un premier et un second banc de mémoires, dans lequel ladite unité de commande d'antémémoire présente une première sortie de conditionnement d'écriture correspondant audit premier banc de mémoires et une seconde sortie de conditionnement d'écriture correspondant audit second banc de mémoires, et dans lequel: lesdits moyens logiques de retard répondent séparément à ladite première ou seconde sortie de conditionnement d'écriture de ladite unité de commande d'antémémoire et comportent des première et seconde bornes de conditionnement d'écriture pour produire un premier signal de conditionnement d'écriture retardé à ladite première borne de conditionnement d'écriture correspondant à ladite première sortie de conditionnement d'écriture ou un second signal de conditionnement d'écriture retardé à ladite seconde borne de conditionnement d'écriture correspondant à ladite seconde sortie de conditionnement d'écriture, ladite porte logique ayant ladite première entrée connectée à ladite première sortie de conditionnement d'écriture de ladite unité de commande d'antémémoire, une seconde entrée connectée à ladite première borne de conditionnement d'écriture, et une sortie connectée à une entrée de conditionnement d'écriture d'un premier banc de ladite mémoire antémémoire, lesdits moyens logiques comprenant: une autre porte logique avec une première entrée connectée à ladite seconde sortie de conditionnement d'écriture de ladite unité de commande d'antémémoire et une seconde entrée connectée à ladite seconde borne de conditionnement d'écriture, et une sortie connectée à une entrée de conditionnement d'écriture du second banc de ladite mémoire antémémoire. 5. Un système selon la revendication 1 comprenant en outre: un bus de système, une mémoire connectée audit bus de système, des moyens connectant ledit bus de système et ledit bus local CPU, 2632O92 ladite unité de commande d'antémémoire comprenant des premiers moyens répondant audit état de lecture manquée pour passer des informations d'adressage dudit bus local CPU audit bus de système pour adresser ladite mémoire, ladite unité de commande d'antémémoire comprenant des seconds moyens répondant à des données sur ledit bus de système retirées de ladite mémoire pour connecter lesdites données audit bus local CPU, ce qui permet aux données retirées de la mémoire d'être écrites dans ladite mémoire antémémoire par l'intermédiaire dudit signal de conditionnement d'écriture retardé. 6. Un système selon la revendication 5 dans lequel ledit bus de système est connecté à un bus de fonction optionnel, un dispositif de mémoire est connecté audit bus de fonction optionnel, ce qui fait que la mémoire connectée audit bus de fonction optionnel est adressée et des données adressées sont renvoyées audit bus local CPU par l'intermédiaire dudit bus de système. 7. Un système de microcalculateur à bus multiples comprenant un microcalculateur, une unité de commande d'antémémoire et une mémoire antémémoire pour retarder sélectivement des signaux d'écriture d'antémémoire suivant une lecture manquée afin d'améliorer la tolérance du système aux composants de mémoire plus lents sans affecter les paramètres d'état d'attente relatifs à des opérations d'écriture manquée comprenant: - des moyens logiques répondant à un état d'écriture d'antémémoire provoqué par une lecture manquée pour retarder sélectivement des signaux de conditionnement d'écriture d'antémémoire comprenant: - des moyens répondant à une lecture de bus de système avec une entrée connectée à des signaux de conditionnement d'écriture issus de ladite unité de commande d'antémémoire pour produire un signal de conditionnement d'écriture retardée à une borne de conditionnement d'écriture, - une porte logique avec une première entrée connectée à une sortie de conditionnement d'écriture de ladite unité de commande d'antémémoire et une seconde entrée connectée à ladite borne de conditionnement d'écriture et une sortie connectée à une entrée de conditionnement d'écriture de ladite mémoire antémémoire, et - des moyens de mémoire intermédiaire pour retarder la transmission des signaux de sélection d'éléments semiconducteurs issus de l'unité de commande d'antémémoire, lesdits moyens de mémoire intermédiaire présentant une entrée pour chacun desdits signaux de sélection d'éléments semiconducteurs et une sortie pour chacun desdits signaux de sélection d'éléments semiconducteurs, des sorties desdits moyens de mémoire intermédiaire étant connectés aux bornes de sélection d'éléments semiconducteurs de ladite mémoire antémémoire. 8. Un système selon la revendication 7 qui comprend en outre: un bus de système, une mémoire connectée audit bus de système, des moyens connectant ledit bus de système et ledit bus local CPU, ladite unité de commande d'antémémoire comprenant des moyens répondant à une lecture manquée d'antémémoire pour passer des informations d'adresses dudit bus local CPU audit bus de système pour adresser ladite mémoire, et des moyens répondant aux données, sur ledit bus de système, retirées de ladite mémoire pour connecter lesdites données audit bus local de CPU, ce qui fait que des données retirées de la mémoire sont écrites dans ladite mémoire antémémoire par l'intermédiaire dudit signal de conditionnement d'écriture retardée. 9. Un système selon la revendication 8 dans lequel ledit bus de système est connecté à un bus de fonction optionnel, un moyen de mémoire est connecté audit bus de fonction optionnel, ledit moyen de mémoire répondant à une adresse connectée depuis ledit bus local CPU, ledit bus de système est connecté audit bus de fonction optionnel pour retirer des données emmagasinées à ladite adresse et pour commander ledit bus de fonction optionnel avec lesdites données, ce qui fait que des données retirées desdits moyens de mémoire sont écrites dans ladite mémoire antémémoire par l'intermédiaire dudit signal de conditionnement d'écriture d'antémémoire retardée. 10. Un système selon la revendication 9 dans lequel lesdits moyens de mémoire intermédiaire comprennent en outre une entrée pour un signal de conditionnement de bascule de verrouillage d'antémémoire issu de l'unité de commande d'antémémoire et une sortie connectée à une bascule de verrouillage d'adresses de ladite mémoire antémémoire. 11. Un système selon la revendication 9 dans lequel ladite mémoire antémémoire comprend un premier et un second banc de mémoires, ladite unité de commande d'antémémoire ayant une première sortie de conditionnement d'écriture correspondant audit premier banc de mémoires et une seconde sortie de conditionnement d'écriture correspondant audit second banc de mémoires et dans lequel: lesdits moyens logiques de retard réondent séparément auxdites première ou seconde sorties de conditionnement d'écriture de l'unité de commande d'antémémoire et ayant des premières et secondes bornes de conditionnement d'écriture pour produire un premier signal de conditionnement d'écriture retardé à ladite première borne de conditionnement d'écriture correspondant à ladite première sortie de conditionnement d'écriture ou un second signal de conditionnement d'écriture retardé à ladite seconde borne de conditionnement d'écriture correspondant à ladite seconde sortie de conditionnement d'écriture, ladite porte logique ayant une première entrée connectée à ladite première sortie de conditionnement d'écriture de ladite unité de commande d'antémémoire et une seconde entrée connectée à ladite première borne de conditionnement d'écriture, et une sortie connectée à une entrée de conditionnement d'écriture d'un premier banc de ladite mémoire antémémoire, et comprenant une seconde porte logique avec une première entrée connectée à ladite seconde sortie de conditionnement d'écriture de ladite unité de commande d'antémémoire et une seconde entrée connectée à ladite seconde borne de conditionnement d'écriture, et une sortie connectée à une entrée de conditionnement d'écriture d'un second banc de ladite mémoire antémémoire.