FR 2627919 A1 19890901 FR 8902395 A 19890224 La présente invention concerne le domaine de la production des signaux de séquencement et de leur régénération pour transmission numérique lorsque l'on utilise une fréquence externe, et en particulier le domaine de la production de signaux d'horloge en liaison avec une transmission de données en format numérique pour des signaux numériques n'ayant que des bits de données et n'ayant pas de signaux de référence de trame définissant le début et la fin d'un paquet de données. Dans un transfert de données numériques typique, les données numériques sont multiplexées en un flux série et transmises à un démultiplexeur pour récupération et décodage. Pour une récupération exacte des données, il est nécessaire de définir des "segments" ou "fenêtres" de données afin de permettre aux circuits de démultiplexage de déterminer le moment o commence un segment et o finit un autre. Ceci permet aux circuits de démultiplexage de chercher à l'instant approprié un bit "0" ou "1". Si les circuits de démultiplexage recherchent des informations binaires au mauvais moment, on obtiendra une lecture erronée. Dans les applications de transfert de données de l'art antérieur, une fenêtre est définie en prévoyant un bit ou des bits de signature utilisables comme "signal de trame". La séquence binaire de signature des bits de trame ne représente aucune donnée et définit seulement une frontière de trame de données. Les transferts de données réalisés de cette manière sont connus sous le terme de "transfert sur bus à multiplexage temporel". Un tel processus de l'art antérieur est décrit dans le US-A-4 411 007 au nom de Rodman et al. Rodman vise un système de communication à multiplexage temporel incluant des retards dans la transmission, de telle sorte qu'un paquet arrive à un poste central en restant dans les limites de la trame temporelle correcte, indépendamment de la distance entre les émetteurs et le poste central. On utilise des registres à décalage pour créer le retard dans la transmission. En outre, ce document concerne un format de données numériques "DS1": le format numérique DS1 délivre un bit de trame pour identifier les segments de données. Le US-A-4 488 292 au nom de Troost concerne un réseau à multiplexage temporel utilisant des retards entre trames et compensant les effets des retards de ligne en utilisant une mémoire pour créer des délais de l'ordre d'une trame complète. Le procédé de Troost nécessite la présence d'un bit de repère de trame définissant les différentes trames d'impulsions, et il est basé sur la présence de ce bit. Dans certains formats de transmission de données, on ne dispose pas du bit de trame dont se servent Roodman et Troost. Par exemple, dans un format de transfert de données "DS0", on n'a pas le bit de trame du format DS1. Dans le format DS0, les circuits de démultiplexage utilisent le flux de bits lui-même pour produire un signal d'horloge qui peut être utilisé pour l'identification de trame. Dans le format DS0, les données arrivent sur un multiplexeur dont la commande d'horloge provient d'un point distant, avec une fréquence d'horloge qui a une valeur nominale qui est la même que celle du signal d'horloge élaboré en ce point distant. Ces données fournissent la position temporelle du bit "1". Une telle transmission a besoin d'une horloge externe pour définir les bornes des segments de données. Du fait des retards de transmission du signal d'horloge jusqu'au multiplexeur et des retards de transmission des données de multiplexeur à multiplexeur, on atteint des limites lorsque l'on veut interconnecter des données, ces limites étant fonction d'une combinaison de la distance horloge/multiplexeur et de la distance multiplexeur/multiplexeur. Dans un réseau numérique, divers éléments tels que groupes de voies, commutateurs numériques, matériels de gestion du flux d'informations et eutres éléments semblables ont besoin de signaux de séquencement distribués synchronisés avec le même débit que celui des données DS0 ou DS1. Lorsque l'on est en format de données DS1, on n'a besoin que d'une synchronisation en fréquence, car l'information de phase est contenue dans le flux de données lui-même. En format de données DS0, on a besoin à la fois d'une information de phase et d'une information de fréquence. L'un des buts de la présente invention est ainsi de proposer des circuits permettant des transferts de données en format DS0 sur des longueurs maximales et permettant un réglage de phase pour des transferts de données sur les longueurs les plus élevées. Un autre but encore de la présente invention est de proposer des circuits permettant de corriger les problèmes de déphasage sur les lignes de transmission de grande longueur. Les circuits de la présente invention recueillent un flux de données DS0 et délivrent en sortie un signal de séquencement permettant de piloter des terminaux multiplexeurs. La présente invention propose une horloge composite verrouillée en fréquence sur une référence externe (horloge de bit et d'octet) avec, dans le mode de réalisation préféré, l'horloge de bit à 64 kHz et l'horloge d'octet à 8 kHz. Pour éviter le problème du déphasage sur les longues distances (qui limite la longueur de câble possible), la présente invention propose d'ajuster en phase le signal de séquencement du flux numérique de bits par un retard de 360 , ce qui donne l'apparence d'un retard de phase nul. En prévoyant un retard de phase négatif, on obtient en outre la possibilité de transmettre sur des longueurs de câbles équivalentes à des câbles s'étendant sur 0 à 450 m par pas de 150 m. Dans son aspect le plus général, le circuit de séquencement de l'invention comprend: des premiers moyens d'entrée d'horloge, recevant un premier et un second signal d'entrée d'horloge, le premier signal d'entrée d'horloge contenant une information de fréquence et le second signal d'entrée d'horloge contenant des informations de fréquence et de phase, ces premiers moyens d'entrée d'horloge 262791 9 sélectionnant soit le premier soit le second signal d'entrée d'horloge et délivrant un premier signal de sortie; des premiers moyens de sortie de séquencement recevant le premier signal de sortie, ces premiers moyens de sortie de séquencement délivrant un second signal de sortie contenant des informations de fréquence et de phase; et des seconds moyens de sortie de séquencement recevant le premier signal de sortie, ces seconds moyens de sortie de séquencement délivrant un troisième signal de sortie contenant une information de fréquence, les premiers moyens de sortie de séquencement comprenant des moyens à retard de phase permettant d'introduire un retard de phase dans le premier signal de sortie. Selon un autre aspect très général, le circuit de séquencement de l'invention comprend: des premiers et des seconds moyens d'entrée d'horloge, recevant un premier et un second signal d'entrée d'horloge, ces premiers et seconds moyens d'entrée d'horloge sélectionnant soit le premier soit le second signal d'entrée d'horloge et délivrant un premier et un second signal de sortie; des premiers moyens de sortie de séquencement recevant le premier et le second signal de sortie, sélectionnant soit le premier soit le second signal de sortie et délivrant un troisième signal de sortie contenant des informations de fréquence et de phase; des seconds moyens de sortie de séquencement recevant le premier et le second signal de sortie, sélectionnant soit le premier soit le second signal de sortie et délivrant un quatrième signal de sortie contenant une information de fréquence, le premier signal d'entrée d'horloge étant constitué d'un signal d'horloge composite contenant une information de fréquence, le second signal d'entrée d'horloge étant constitué d'un signal d'horloge en format DS1 contenant des informations de fréquence et de phase, et les premiers moyens de sortie de séquencement comprenant des moyens à retard de phase permettant d'introduire un retard de phase dans le premier et le second signal de sortie. Dans le mode de réalisation préféré de la présente invention, le circuit de sortie de séquencement est 26279 9 verrouillé en phase sur un signal d'horloge de référence. Ce signal verrouillé en phase est appliqué à un VCG (Voltage-Controlled Oscillator: oscillateur à contrôle par une tension). Le VCO produit un signal référencé en phase. Lorsque l'horloge externe ne délivre qu'une fréquence, le signal de référence de phase correspond à la phase de la référence de phase du système. Si le signal d'horloge contient des informations de phase et de fréquence, le signal de référence de phase retrouve l'information de phase avec un retard partiel inférieur à 360 . On pondère chaque sortie d'un registre à décalage de manière à appliquer un retard de phase progressif au signal d'horloge. En sélectionnant certaines des sorties du registre à décalage, on obtient un signal de sortie d'horloge convenant à différentes longueurs de transmission. Par exemple, dans le mode de réalisation préféré de la présente invention, la dernière sortie du registre à décalage est telle que l'on applique au signal d'horloge un retard de 360 complets. Ceci a pour conséquence que le signal d'horloge semble être en phase avec le signal d'entrée. Ce signal de sortie convient aux besoins de séquencement de longueurs de transmission allant jusqu'à la limite maximale de la longueur de ligne. Les sorties précédentes du registre à décalage font avancer la phase d'une horloge reconstituée à 1,24 Mhz, faisant avancer progressivement une plage de longueurs de transmission. Par exemple, dans le mode de réalisation préféré, en retardant d'une période d'horloge le signal d'horloge on obtient un signal de sortie convenant au séquencement d'une plage de longueurs comprises entre 150 et 200 m. Les autres retards décalent cette plage par pas de m. Bien entendu, la longueur de transmission dépend, entre autres choses, du débit de données. La présente invention permet de délivrer un signal de séquencement de distribution synchronisé, au même débit que celui de données DS0 ou DS1, à des éléments d'un réseau numérique avec des groupes de voies, des commutateurs, etc. La synchronisation à l'intérieur d'un même site est distribuée par un signal d'horloge composite permettant à la 26279 9 9 fois la synchronisation de phase (octet) et de fréquence (bit). La synchronisation entre sites n'est distribuée qu'avec synchronisation de fréquence. Un circuit d'avance de phase spécifique élimine pratiquement tout retard du signal de séquencement dans le système, ce qui permet d'avoir une plus grande plage de longueurs de transmission. Un autre avantage de la présente invention est qu'elle permet de "remettre à l'heure" le signal de séquencement d'entrée, au lieu de simplement l'amplifier et le répéter. Il n'y a ainsi virtuellement aucun retard de phase entre les signaux d'horloge en entrée et en sortie. On va maintenant décrire un exemple de réalisation de l'invention, en référence aux dessins annexés. La figure 1 est un chronogramme illustrant un signal d'horloge composite selon la présente invention. La figure 2 est un schéma par blocs illustrant une application du circuit de séquencement de la présente invention. La figure 3 est un schéma par blocs illustrant le mode de réalisation préférentiel de la présente invention. La figure 4 est un schéma par blocs illustrant un réseau à sites multiples. La figure 5 illustre le circuit de compensation de longueur de câble de la présente invention. La figure 6 illustre le circuit d'entrée d'horloge de la figure 3. La figure 7 illustre une carte de sortie d'horloge composite de la figure 3. La figure 8 illustre une carte de sortie DS1 de la figure 3. 0 On va décrire un circuit de séquencement permettant d'augmenter la longueur de transmission dans des transmissions de données en format du type DS0. Dans la description qui va suivre, on donnera de nombreux détails particuliers tels que fréquences, nombres de sorties, incréments de longueur, etc. afin de permettre une compréhension complète de la présente invention. Il est cependant évident à l'homme de l'art que la présente invention peut être mise en oeuvre sans ces détails particuliers. Inversement, les éléments bien connus n'ont pas été décrits afin de ne pas alourdir inutilement la description de la présente invention. La présente invention peut être appliquée lorsque l'on utilise une référence de fréquence externe pour établir le contenu fréquentiel d'un signal, une information de phase étant ajoutée au signal par les circuits de la présente invention. La présente invention est également applicable lorsque le signal de séquencement externe comprend à la fois les informations de phase et de fréquence et que ce signal est régénéré avec contrôle de la phase de sortie. Dans les applications de télécommunication, en particulier dans les transmissions numériques de voix et de données, on numérise les informations et on les regroupe en octets de huit bits. Ces octets sont transmis à la suite l'un de l'autre suivant une technique temporelle séquentielle telle qu'une technique de multiplexage temporel. Habituellement, le regroupement des octets est réalisé par un multiplexeur. Dans un mode de réalisation, chaque multiplexeur possède vingt-quatre entrées. Chaque signal d'entrée subit une conversion analogique/numérique et est délivrée en sortie sur un bus de données série. Le multiplexeur peut également être utilisé de la même façon pour le démultiplexage, c'est-à-dire qu'il reçoit un flux série de données, exécute une conversion numérique/ analogique et délivre en sortie vingtquatre signaux de sortie analogiques. Si le multiplexeur d'émission est directement relié à un multiplexeur de réception, les opérations d'émission et de réception sont indépendantes et aucune synchronisation n'est nécessaire. Cependant, dans de nombreux systèmes de communication, on utilise un commutateur numérique comme élément d'interconnexion. Habituellement, le commutateur numérique décompose les blocs de données série en octets distincts, les stocke dans une mémoire, les chaîne à d'autres blocs de données série, les retrouve dans la mémoire et délivre en sortie les octets sous forme de nouveaux blocs de données. La présence de cette mémoire et du dispositif de commutation entre multiplexeurs nécessite que tous les dispositifs fonctionnent avec la même phase et la même fréquence afin de pouvoir accéder à la mémoire. Dans les applications de télécommunication, le commutateur numérique reçoit un signal d'horloge tel qu'un signal d'horloge de couche trois (couches fonctionnelles normalisées). Dans le mode de réalisation préféré de la présente invention, ce signal d'entrée d'horloge est à une fréquence nominale de 4 kHz, mais la présente invention peut cependant aussi bien s'appliquer à n'importe quelle fréquence d'horloge en entrée. Le multiplexeur d'émission et le multiplexeur de réception élaborent tous deux leurs signaux d'horloge à partir de l'entrée d'horloge du commutateur numérique. De la sorte, tous les points de multiplexage reliés au commutateur numérique font partie d'un ensemble de séquencement bouclé. Dans les systèmes qui n'utilise que l'horloge numérique du commutateur numérique, il existe l'inconvénient de la longueur de transmission limitée du système (450 m environ). Afin d'avoir des longueurs de transmission plus grandes, on a besoin du circuit générateur de séquencement de la présente invention. Dans un format de transmission de données DS0, les paquets de données de huit bits sont transmis à un débit de 8 kHz. Cependant, le format de données DS0 ne comporte pas de bits de tramc définissant le premier bit d'une trame (information de phase). On a besoin d'un signal d'horloge externe contenant à la fois une information d'horloge de bit (fréquence) et d'horloge d'octet (phase). Un tel signal d'horloge composite est illustré figure 1. Dans le mode de réalisation préféré, le format du schéma de transmission de la présente invention est un format bipolaire ou à inversion de repères alternés. Chaque impulsion individuelle 11 du signal d'horloge 10 apparaît à une cadence binaire de 64 kHz. L'inversion des repères alternés a lieu à une cadence de 8 kHz, qui définit l'horloge d'octet. Si la distance entre deux dispositifs séquences est supérieure à la limite de transmission, un décalage s'introduit dans le signal d'horloge, qui limite la capacité à définir la synchronisation de bit et d'octet. Dans la présente invention, le circuit générateur de séquencement intercepte le signal d'horloge composite et ajuste la phase entre l'entrée et la sortie de manière à avoir un retard de 360 . Si l'on a un retard de 360 , le signal d'horloge semble être exactement synchrone entre l'entrée et la sortie. Le déphasage est réalisé au moyen d'un registre à décalage. En sélectionnant les sorties précédentes du registre à décalage, la sortie du signal d'horloge semble être en avance de phase. Le résultat est que le signal de sortie semble apparaitre avant le signal d'entrée. Dans le mode de réalisation préféré de la présente invention, on prévoit un retard de 125 As d'un cycle complet, de telle sorte que le signal de sortie apparaisse initialement au même moment que le signal d'entrée. L'étage final en sortie est un registre à décalage, et en prélevant le signal de sortie sur des sorties précédentes du registre à décalage, le signal de sortie semble être en avance de phase, de sorte que le résultat global est un retard de phase quelque peu inférieur à 360 , à l'intérieur du système. Ceci permet de compenser les longueurs de câble sur des distances variables et permet d'effectuer des interconnexions tout en ayant un format de données DS0. La présente invention permet d'avoir une plage de 450 m par pas de 150 m. Par exemple, dans une réalisation, la présente invention permet d'avoir des signaux de séquencement pour des distances allant de 0 à 450 m. Dans une autre réalisation, on dispose de signaux de séquencement précis entre 150 et 600 m, et de la même façon pour les plages 26279 1 9 300-750 m et 450-900 m. On a illustré sur la figure 4 un schéma par blocs d'un réseau interconnecté. Une pluralité de sites distincts A à D sont reliés par des trajets de connexion 12 à 17. Typiquement, chaque site A à D aura son propre générateur de signal de séquencement, piloté par un signal d'horloge de référence unique. Pour les communications entre sites, on a seulement besoin d'un synchronisation de fréquence. Pour les communications entre dispositifs d'un même site, on a besoin d'une synchronisation à la fois en phase et en fréquence. La présente invention est illustrée sur la figure 2 sous forme de schéma par blocs. Un multiplexeur/démultiplexeur 20 est relié par un dispositif de commutation numérique 21 à un second multiplexeur/démultiplexeur 22. En réalité, les différents multiplexeurs peuvent être regroupés pour former une partie d'un réseau en étant reliés par l'intermédiaire d'un ou plusieurs commutateurs numériques. L'entrée d'horloge 25 est un signal d'horloge de référence provenant de la source de séquencement maîtresse 26 et appliqué au commutateur numérique 21. Ce signal d'entrée d'horloge 25 est recueilli par un circuit générateur de séquencement 23 de manière à pouvoir délivrer un signal d'horloge approprié au multiplexeur 22. Le signal d'entrée d'horloge 25 présente une composante de phase et une composante de fréquence. La composante de fréquence est nécessaire pour communiquer entre sites différents. En d'autres termes, on a besoin d'une synchronisation de fréquence pour communiquer entre les divers sites du réseau. La composante de phase du signal d'entrée d'horloge 25 est nécessaire pour communiquer à l'intérieur d'un même site, c'est-à-dire pour communiquer entre dispositifs différents, dépendants en phase, d'un même site. Le circuit générateur de séquencement 23 peut recevoir des informations de phase et de fréquence et délivrer en sortie les informations de phase et de fréquence. Dans une seconde application, le circuit générateur de séquencement 23 ne reçoit que l'information de fréquence et produit pour chaque 26279, site une information de phase. Le mode de réalisation préféré de la présente invention est illustré figure 3. Une paire de cartes d'entrée d'horloge 56 et 57 reçoivent chacune un signal d'horloge composite 38 et un signal d'entrée DS1 39. Les sorties 58 et 59 des cartes d'entrée 56 et 57 sont respectivement reliées à une carte d'horloge de couche trois 60 et à une pluralité de cartes de sortie de séquencement. Le circuit de la présente invention fonctionne soit à partir de l'entrée d'horloge composite 38 soit à partir de l'entrée DS1 39. Certaines des cartes de sortie de séquencement, telles que la carte 61, délivrent une sortie d'horloge composite tandis que les autres cartes, telles que la carte 62, délivrent un signal de sortie DS1. La carte de couche trois 60 est verrouillée en phase sur le signal d'entrée sélectionné et délivre son propre signal de sortie 63 aux cartes de sortie de séquencement. La présente invention permet de "remettre à l'heure" le signal de séquencement d'entrée au lieu de se contenter de l'amplifier et de le répéter, ce qui élimine pratiquement tout retard de phase dans le circuit. Un circuit, propre à l'invention, de compensation de longueur de câble permet d'avoir un retard de phase négatif pour des câbles s'étendant sur des plages de longueurs très étendues. Une carte d'entrée d'horloge a été illustrée en détail figure 6. Le signal d'entrée d'horloge composite 38 est appliqué par l'intermédiaire du transformateur 65 au multiplexeur 63, et le signal d'entrée DS1 39 est appliqué au multiplexeur 64 par l'intermédiaire du transformateur 66. Le multiplexeur 64 comporte une logique de détection de trame 67 permettant de capturer l'information de trame (phase) 68 à partir de l'entrée DS1. Les sorties 69 et 70 des multiplexeurs 63 et 64 sont reliées aux boucles à verrouillage de phase respectives 71 et 72 La logique de sélection 73 contrôle le commutateur 74 de manière à sélectionner l'une des boucles à verrouillage de phase 71 ou 72 pour la relier au circuit de pilotage de contrôle de sortie. Le commutateur 74 est relié au multiplexeur 75 dont la sortie est reliée au multiplexeur 76 et au multiplexeur 77. Les sorties du multiplexeur 76 et du multiplexeur 77 sont reliées respectivement au bus A et au bus B. Le bus A et le bus B sont reliés à la carte de couche trois 60 et aux cartes de sortie de séquencement du circuit de séquencement de la présente invention. Une carte de contrôle de source 78 est reliée au multiplexeur 75 et sélectionne l'autre carte d'entrée de séquencement en cas de défaillance de la carte "active" courante. La carte de couche trois 60 permet d'avoir pour les cartes de sortie de séquencement un autre jeu de signaux de séquencement sur le bus principal. Chaque carte de sortie de séquencement contient une logique de sélection de signal permettant de sélectionner le signal d'entrée de séquencement provenant de l'entrée interne ayant la priorité la plus élevée. La carte de couche trois 60 comporte un circuit de conservation d'horloge d'un type décrit dans une demande de brevet US déposée le 10 décembre 1987 sous le numéro 131 141, intitulée Clock Holdover Circuit et appartenant à la Demanderesse. La carte de sortie d'horloge composite 61 est illustrée en détail figure 7. Un bloc logique de sélection 79 est relié aux sorties 58 et 59 des cartes d'entrée d'horloge 56 et 57, respectivement, et à la sortie 63 de la carte de couche trois 60. Le bloc logique de sélection 79 sélectionne l'une des trois entrées et la délivre en sortie au circuit de compensation de câble 80. Le circuit de compensation de câble 80 reconstitue le signal de séquencement interne avec un retard additionnel appliqué à son signal de sortie 81. Le retard est égal à la largeur d'une trame plus un retard de phase négatif équivalant à des longueurs de câble comprise entre 0 et 450 m par pas de 150 m. Le signal de séquencement de sortie provenant d'une carte de sortie d'horloge composite peut ainsi piloter des dispositifs externes séquences situés jusqu'à 900 m du circuit de la présente invention. La plage de longueurs du circuit de compensation de câble 80 est contrôlée par les signaux 97 et 98 du bloc de contrôle 96. Le bloc de contrôle 96 peut être formé d'une 26279 19 paire de commutateurs utilisés pour définir quatre plages de longueur de transmission du câble. La sortie 81 du circuit de compensation de câble 80 est appliquée à un générateur d'horloge composite 82 de manière à produire le signal d'horloge composite de sortie 83. Le signal de séquencement d'horloge composite reconstitué et retardé 83 est appliqué à chaque circuit de pilotage de port par l'un des transformateurs d'un ensemble de transformateurs adaptateurs d'impédance. Dans le mode de réalisation préféré, le port d'une carte de sortie de séquencement d'horloge composite peut piloter jusqu'à six dispositifs externes et chaque carte de sortie contient jusqu'à dix ports. Le signal de sortie d'horloge composite est illustré figure 1. On a illustré figure 8 une carte de sortie de séquencement DS1. Un sélecteur de priorité 85 sélectionne l'une des trois entrées et délivre une sortie 86 au détecteur de phase 87. Le détecteur de phase 87 délivre une sortie 55 à un VCO à cristal 88. La sortie 93 du VCO 88 est appliquée au diviseur 89. Le diviseur 89 est relié au détecteur de phase 87 par une boucle de rétroaction 90. La sortie du diviseur 89 est reliée au générateur de trame 91, qui produit un signal de trame 92 soit en mode D4 soit en mode ESF, selon la position du commutateur 94. La sortie 93 du diviseur 89 et du générateur de trame 91 est reliée au port 95 de la carte de sortie DS1. Le circuit de compensation de câble de la présente invention est illustré figure 5. Un signal d'entrée d'horloge 49 provenant de la logique de sélection 79 est appliqué à l'entrée d'horloge du registre à décalage 48. Le registre à décalage 48 possède une pluralité de sorties, les sorties 51 à 54 étant reliées à un sélecteur 41. Le sélecteur 41 est utilisé pour choisir l'importance du retard de phase introduit dans le signal de séquencement. L'importance du retard de phase détermine, selon la présente invention, la plage des longueurs de transmission. Dans le mode de réalisation préféré de la présente invention, la sortie 54 correspond à un retard de phase complet de 360 du signal d'entrée. Chaque sortie précédente 51 à 53 représente une avance de phase d'une période d'horloge à chaque fois. Les commutateurs 42 et 43 contrôlent celles des sorties 51 à 54 du registre à décalage 48 que l'on choisit. L'une des bornes des commutateurs 42 et 43 est reliée à la masse. L'autre borne du commutateur 42 est reliée, à l'endroit du noeud 45, à l'entrée "A" du sélecteur 41 et, via une résistance 47, à une tension d'alimentation de 5 V. L'autre borne ducommutateur 43 est reliée, à l'endroit du noeud 46, à l'entrée "B" du sélecteur 41 et, par l'intermédiaire d'une résistance 48, à la tension d'alimentation. Dans le mode de réalisation préféré de la présente invention, on sélectionne la sortie 54 lorsque les commutateurs 42 et 43 sont tous deux ouverts. Lorsque le commutateur 42 est seul ouvert, la sortie 53 est sélectionnée. Lorsque seul le commutateur 43 est fermé, la sortie 52 est sélectionnée et lorsque les deux commutateurs sont fermés la sortie 51 est sélectionnée. Les commutateurs 42 et 43 permettent à celui qui utilise la présente invention de sélectionner l'importance du retard de phase et donc finalement la plage de longueurs de transmission du signal d'entrée. La sortie 55 du registre à décalage 48 délivre une information de fréquence (bit) au générateur d'horloge composite 82 (voir figure 7). La sortie 56 du sélecteur 41 donne l'information de phase du signal d'entrée après application du retard voulu. Le retard de phase nul du circuit de compensation de la présente invention permet, lorsque l'on doit calculer les longueurs de câble, de faire abstraction du circuit en tant que tel. En avançant le retard de phase, on peut définir de nouvelles plages de longueurs. On avance le retard de phase en sélectionnant différentes sorties du registre à décalage, chaque sortie correspondant à une période d'horloge (dans le mode de réalisation préféré, une période d'horloge à 1,24 MHz). Chaque période d'horloge correspond à une augmentation de 150 m de la longueur de câble. Les plages de longueurs de transmission du séquencement sont, dans le mode 2.627919 de réalisation préféré, définies comme suit: 0 m S longueur de câble distance est supérieure. On a ainsi décrit un circuit de compensation permettant d'accroltre les longueurs de transmission sous un format de transfert de données numériques de type DS0. REVENDICATIONS 1. Un circuit de séquencement, caractérisé en ce qu'il comprend: - des premiers moyens d'entrée d'horloge (56), recevant un premier (38) et un second (39) signal d'entrée d'horloge, le premier signal d'entrée d'horloge contenant une information de fréquence et le second signal d'entrée d'horloge contenant des informations de fréquence et de phase, ces premiers moyens d'entrée d'horloge sélectionnant soit le premier soit le second signal d'entrée d'horloge et délivrant un premier signal de sortie, - des premiers moyens de sortie de séquencement (61) recevant le premier signal de sortie, ces premiers moyens de sortie de séquencement délivrant un second signal de sortie contenant des informations de fréquence et de phase, et - des seconds moyens de sortie de séquencement (62) recevant le premier signal de sortie, ces seconds moyens de sortie de séquencement délivrant un troisième signal de sortie contenant une information de fréquence, les premiers moyens de sortie de séquencement (61) comprenant des moyens à retard de phase (80) permettant d'introduire un retard de phase dans le premier signal de sortie. 2. Le circuit de la revendication 1, dans lequel les premiers moyens d'entrée d'horloge comprennent des premiers et des seconds moyens à verrouillage de phase (71, 72) recevant respectivement le premier (38) et le second (39) signal d'entrée d'horloge. 3. Le circuit de la revendication 1, dans lequel le premier signal d'entrée d'horloge (38) est constitué d'un signal d'horloge composite. 4. Le circuit de la revendication 3, dans lequel le signal d'horloge composite est constitué d'un signal d'horloge dont le format est un format à inversion de repères alternés. 5. Le circuit de la revendication 1, dans lequel le second signal d'entrée d'horloge (39) est constitué d'un signal d'horloge en format DS1. 6. Le circuit de la revendication 1, dans lequel les moyens à retard de phase comprennent un registre à décalage (48) avec une pluralité de sorties sélectionnables (51 à 54), chacune de ces sorties introduisant un retard de phase prédéterminé dans le premier signal de sortie, ainsi que des moyens de commutation (41), reliés à ce registre à décalage, pour sélectionner l'une de ces sorties. 7. Le circuit de la revendication 1, comprenant en outre des seconds moyens d'entrée d'horloge (57) recevant le premier (38) et le second (39) signal d'horloge, ces seconds moyens d'entrée d'horloge sélectionnant soit le premier soit le second signal d'entrée d'horloge et délivrant un quatrième signal de sortie aux premiers (61) et aux seconds (62) moyens de sortie de séquencement. 8. Un circuit de séquencement, caractérisé en ce qu'il comprend: - des premiers (56) et des seconds (57) moyens d'entrée d'horloge, recevant un premier (38) et un second (39) signal d'entrée d'horloge, ces premiers et seconds moyens d'entrée d'horloge sélectionnant soit le premier soit le second signal d'entrée d'horloge et délivrant un premier et un second signal de sortie, - des premiers moyens de sortie de séquencement (61) recevant le premier et le second signal de sortie, sélectionnant soit le premier soit le second signal de sortie et délivrant un troisième signal de sortie contenant des informations de fréquence et de phase, - des seconds moyens de sortie de séquencement (62) recevant le premier et le second signal de sortie, sélectionnant soit le premier soit le second signal de sortie et délivrant un quatrième signal de sortie contenant une information de fréquence, le premier signal d'entrée d'horloge (38) étant constitué d'un signal d'horloge composite contenant une information de fréquence, le second signal d'entrée d'horloge (39) étant constitué d'un signal d'horloge en format DS1 contenant des informations de fréquence et de phase, et les premiers moyens de sortie de séquencement (61) comprenant des moyens à retard de phase (80) permettant d'introduire un retard de phase dans le premier et le second signal de sortie. 9. Le circuit de la revendication 8, dans lequel le signal d'horloge composite est constitué d'un signal d'horloge dont le format est un format à inversion de repères alternés. 10. Le circuit de la revendication 8, dans lequel les moyens à retard de phase (80) comprennent un registre à décalage (48) recevant sélectivement soit le premier soit le second signal de sortie et comprenant une pluralité de sorties (51 à 54), chacune de ces sorties introduisant un retard de phase prédéterminé dans le signal de sortie sélectionné, ces moyens à retard de phase comprenant en outre des moyens de commutation (41), reliés à ce registre à décalage, pour sélectionner l'une de ces différentes sorties. 11. Le circuit de la revendication 10, dans lequel la pluralité de sorties comprend une première (51), une deuxième (52), une troisième (53) et une quatrième (54) sortie, cette quatrième sortie (54) introduisant un retard de phase de 360 et chaque sortie précédente (53 à 51) introduisant un retard d'une période d'horloge du premier et du second signal d'entrée d'horloge. 12. Le circuit de la revendication 8, dans lequel les premiers et les seconds moyens de sortie de séquencement (61, 62) comprennent des moyens de commutation (74) pour sélectionner le premier ou le second signal de sortie. 13. Le circuit de la revendication 8, dans lequel les seconds moyens de sortie de séquencement (62) comprennent des moyens décodeurs (67) pour décoder l'information de phase contenue dans le second signal d'entrée d'horloge.