FR 2635607 A1 19900223 FR 8910811 A 19890811 La présente invention est relative de contrôle automatique et de redondance pour circuits à mémoires à intégration maxi- male. Il sert à la programmation automatique de la redondance des circuits à mémoires défectueux lors de la mise en oeuvre de la mémoire ou en réponse à une incita- tion externe. Pour la réduction de la durée de la vérification des appareils de contrôle, on connait, en dehors du mode de contrôle à m bits connu, différents procédés. Un document de l'IEEE-International Test Conference de 1987 décrit un procédé de contrôle en parallèle qui s'effectue sur l'appareil de contrôle sur la base de groupes inter- nes supplémentaires. Il permet une réduction du temps de contrôle proportionnelle à N 1/2, ce qui, en cas d'au- gmentation du taux d'intégration, implique une diminution sensible, par rapport aux procédés de contrôle connus, du temps nécessaire pour le contrôle. Il est également possible de réduire la durée de vérification externe en effectuant un contrôle interne complet du circuit mémoire au moyen d'un processeur interne à contrôle automatique. Le principe du procédé est exposé dans IEEE - International Test Conference 1987, p. 45, o sont indiquées les adresses d'erreurs du circuit à mémoire et o une programmation interne de redondance est effectuée au moyen d'éléments de mémoire programmables irréversi- bles. Ce qui constitue l'inconvénient de la programmation de tels éléments de mémoire irréversibles, c'est le fait que les conditions de fonctionnement en cas de fortes tensions ou de forts courants sont non typiques et qu'il faut des opérations technologiques supplémentaires pour l'utilisation de cellules EEPROM. Le but de l'invention est la mise au point d'un procédé interne de programmation de contrôle automatique et de redondance pour circuits A mémoire et d'un disposi- tif pour l'application du procédé qui ne demandent que la technologie nécessaire la fabrication du circuit mémoire et qui, lors de la programmation de lignes redondantes, ne donnent pas de conditions de fonctionne- ment non typiques. Ce but est atteint, suivant l'invention, du fait que le processeur interne de contrôl81e automatique con- trôle, dès le début du fonctionnement, le circuit à mémoire et que les lignes défectueuses sont remplacées par des lignes redondantes au moyen de cellules de mémoire statiques programmées en conséquence. L'invention apour objet un procédé interne de programmation de contrôle automatique et de redondance pour circuits à mémoire, dans lequel le procédé interne de contrôle automatique est mis en route après appli- cation de la tension de fonctionnement et obtention de la stabilité interne. Après la mise en fonctionnement, les entrées de commande externes, les adresses ainsi que les entrées et sorties des données du circuit A mémoire sont verrouillées. Ensuite, un processeur interne de contrô1e automatique nécessaire à l'application du procédé, est soumis à un contrôle interne. Puis, les trajets de données du circuit à mémoire sont contrôlés et enfin la matrice et les cellules de mémoire sont soumises A un contrôle. Au cours de ces opérations, les adresses d'erreurs sont enregistrées et mises en mémoire dans une banque d'enregistrement du processeur de contrôle automa- tique, et la répartition des adresses d'erreurs donne la structure de redondance optimale. Lorsque la programma- tion de la redondance a été faite, les lignes des bits de redondance ou de mots sont soumises à un contrôle automa- tique. Suivant l'invention, la structure de redondance déterminée met en oeuvre une programmation interne de décodeurs de bits de redondance ou de mots qui contien- nent des cellules de mémoire associative qui peuvent être remises à zéro. Après la nouvelle mise hors circuit du circuit à mémoire, ces cellules de mémoire associative perdent leur information et sont programmées A nouveau à chaque remise en circuit. Aux décodeurs de bits de redondance ou de mots sont associées, d'une manière connue, les lignes des bits de redondance, ou de mots. De plus, dans une programmation de redondance, un FF de validité de redondance associé au décodeur de bit de redondance ou de mots correspondant est introduit, au moment de l'inscription des erreurs, dans les cellules de mémoire associative et est remis A zéro au moment du début de la mise en oeuvre du procédé. Suivant le procédé de contrIôle automatique, la cessation positive du procédé de contrôle automatique est indiquée par un signal appliqué A une broche de sortie et/ou par la libération des entrées de commande, des adresses et des entrées et sorties de données verrouillées. Lorsque la matrice de mémoire ne comporte pas d'erreurs, un élément de mémoire irréversible est programmé le cas échéant. Cela permet de bloquer le contr8le automatique lors de la mise en circuit du circuit A mémoire, car il n'y a plus besoin dans ce cas de programmation de redondance. Il est donc possible de sélectionner des types de cas pour une mise en fonctionnement rapide. Le dispositif permettant l'application du procédé est constitué par un circuit à mémoire comportant une matrice, des amplificateurs de capteurs, des décodeurs de bits et de mots, une logique de commande et des étages d'entrée et de sortie de données. La matrice contient des décodeurs de bits de redondance ou de mots associés A des lignes des bits de redondance ou de mots dans une disposi- tion habituelle. De plus, le circuit à mémoire contient un processeur de contrôle automatique et une logique de traitement et de mise en fonctionnement. Le processeur de contrôle automatique contient une mémoire à microprogram- mes, une logique de commande, un compteur d'ordres de microprogramme, une unité logique arithmétique (ULA), une banque d'enregistrement et un étage d'entraînement de bus à trois états. La banque d'enregistrement comprend, avec un nombre de registres qui correspond au nombre des lignes de redondance et à raison de quatre lignes des bits de redondance ou de mots par registre, 2(Rx. Ry) = 32 registres. La logique de traitement et de mise en route contient un multiplexeur d'état de contr8le automatique et un circuit logique de mise en fonctionnement qui sont reliés à la périphérie par l'intermédiaire d'une broche de sortie. Suivant l'invention, la logique de commande de processeur est reliée au registre des signaux de commande par l'intermédiaire d'un bus de signaux de commande qui conduit les signaux d'adresses à remplacer. Le registre signaux de commande est relié, par l'intermédiaire d'un bus de signaux de commande par colonnes ou par lignes, aux décodeurs de bits de redondance ou de mots. Le décodeur de bits de redondance ou de mots contient des cellules de mémoire associative suivant le nombre des lignes d'adresses qui sont nécessaires d'après la forme d'organisation. Chaque cellule de mémoire associative contient une cellule sRAM et un comparateur qui est commandé par la cellule sRAM et par les signaux d'adresses sur les lignes d'adresses et qui est relié à une ligne de sélec- tion des redondances commune à toutes les cellules de mémoire associative d'un décodeur de bits de redondance ou de mots. A chaque décodeur de bits de redondance ou de mots est associé un décodeur de signaux d'écriture qui est commandé par un bus correspondant de signaux de commande par colonnes et lignes et dont la ligne d'écri- ture de sortie est reliée aux portes des transistors de sélection des cellules sRAM dans les cellules de mémoire associative. De plus, à chaque décodeur de bits de redondance ou de mots est associée une bascule (FF) de validité de redondance dont l'entrée de remise à zéro est reliée à une ligne de commande dans le bus de signaux de commande par colonnes ou lignes et dont l'entrée de positionnement est reliée à la ligne d'écriture. Ce FF assume le r8le d'un fusible principal et les cellules de mémoires associatives assument le rôle de fusibles d'adresses de redondance programmée tradition- nellement. La sortie du FF de validité de redondance se trouve en liaison avec un transistor qui est intercalé entre la ligne de sélection des redondances et la masse et qui, dans l'état en retrait du FF, maintient constam- ment inactive la ligne de sélection des redondances. Par ailleurs, la logique de traitement et de mise en fonctionnement contient un transistor A drain ouvert commandé par le multiplexeur d'état, une bascule de type trigger à signal de remise à zéro pour la mise en route externe du procédé de contrôle automatique et, le cas échéant, d'autres moyens de programmation. Dans un mode de réalisation de l'invention, le multiplexeur d'état est relié par l'intermédiaire d'une ligne de commande à un circuit de programmation qui, du côté de sa sortie, est relié par une ligne de commande à un élément de mémoire irréversible. Dans ce système, l'élément de mémoire est, du côté sortie, relié au circuit logique de mise en route. Il est programmé pour une matrice non défectueuse, c'est-à-dire lorsqu'il n'est pas nécessaire de mettre en circuit des lignes de bits de redondance ou de mots. De ce fait, des circuits à mémoire sont sélectionnés pour une mise en action rapide. L'avan- tage consiste, en dehors de la réduction de la durée du contrôle, en ce qu'il est possible également de réparer des erreurs de bits de longue durée, car chaque mise en circuit s'accompagne d'une programmation. Diverses autres caractéristiques de l'invention ressortent d'ailleurs de la description détaillée qui suit. Une forme de réalisation de l'objet de l'inven- tion est représentée, à titre d'exemple non limitatif, au dessin annexé. La fig. 1 est un schéma bloc d'un circuit 1 MdRAM comportant un processeur de contrôle automatique pour l'application du procédé de programmation de contrôle automatique et de redondance. La fig. 2 représente le schéma bloc du circuit du processeur de contrôle automatique. La fig. 3 représente le schéma bloc de circuit logique de traitement et de mise en route du processeur de contrôle automatique. La fig. 4 représente un décodeur de bits de redondance. La fig. 5 représente un décodeur de mots de redondance. La fig. 6 représente schématiquement le déroule- ment du procédé. Le circuit à mémoire 1 représenté à la fig. 1 est constitué par les blocs suivants, qui sont reliés d'une manière connue à l'intérieur du dRAM. Une matrice de mémoire 2, comportant des lignes de bits 2.1 et des lignes de mots 2.2 ainsi que des cellules de mémoire 2.3 aux points d'intersection, contient quatre lignes 2.4 de bits de redondance et quatre lignes 2.5 de mots de redondance. La matrice 2 qui peut être organisée sous diffé- rentes formes, est associée à des amplificateurs 3 de capteurs, à un décodeur de bits 4 et à un décodeur de mots 5 ainsi qu'à un décodeur de bits de redondance 6 et à un décodeur de mots de redondance 7. Une logique de commande 8 avec des signaux de commande externes RAS, CAS, WE et des signaux d'adresses A0... A9 est reliée, par l'intermédiaire d'un bus CASB A adresses de colonnes aux décodeurs de bits 4 et aux décodeurs de bits de redondance 6 et, par l'intermédiaire d'un bus RASB d'adresses de lignes, aux décodeurs de mots 5 et aux décodeurs de mots de redondance 7. Un étage 9 d'entrée de données et un étage 10 de sortie de données sont reliés, par l'intermédiaire d'un bus de données IDAB interne, aux amplificateurs 3 de capteurs. Le déroulement de la commande dans le dRAM est assuré par des lignes de commande connues non représen- tées. Par ailleurs, le circuit à mémoire 1 comprend un processeur 11 de contrôle automatique et une logique 12 de traitement et de mise en route du processeur 11l de contrôle automatique qui, ensemble, avec les décodeurs de bits de redondance 6, les décodeurs de mots de redondance 7, les lignes 2.4 de bits de redondance et les lignes 2.5 de mots de redondance, constituent le dispositif néces- saire à l'application du procédé. La fig. 2 représente schématiquement le proces- seur 11 de contrôle automatique. Le processeur 11 de contrôle automatique comprend une mémoire 13 à microprogrammes, une logique 14 de commande du processeur, qui est-reliée à la mémoire 13 à microprogrammes et à un compteur 15 d'ordres pour micro- programmes ainsi qu'une ULA 16 comportant une largeur de mots de 10 bits qui est reliée, par l'intermédiaire d'un bus ARB à registre d'ULA de 10 bits de large, à une banque d'enregistrement 17 constituée par 32 registres 17.0... 17.31 à 10 bits chacun. Dans ce système, les sorties des registres 17.29... 17.31 sont reliées à un étage 18 de bus à trois états pour le bus d'adresses de lignes et de colonnes et le bus de données RASB, CASB, IDAB. Par ailleurs, le processeur 11 de contrôle automatique comprend un registre de signaux de commande 19 qui est relié, par l'intermédiaire d'un bus PRST de signaux de commande à la logique 14 de commande du processeur. Par ailleurs, le registre 19 de signaux de commande est relié par l'intermédiaire d'un bus PRSTC de signaux de commande par colonnes aux décodeurs 6 de bits de redondance et, par l'intermédiaire d'un bus PRSTR de signaux de commande par lignes, aux décodeurs 7 de mots de redondance. La logique 14 de commande du processeur est reliée, par l'intermédiaire d'un bus BIZ de lignes de commande, à la logique de traitement et de commande 12 du processeur 11 de contrôle automatique. Par l'intermédiaire de la ligne de commande EXE, la logique 14 de commande du processeur est reliée à la logique de commande 8 pour le verrouillage des signaux de commande externes =, A-, WE et des signaux d'adresse A0... A9. La fig. 3 représente la logique 12 de traitement et de commande du processeur 11 de contrôle automatique. Cette logique comprend un multiplexeur d'état de contrôle automatique 20 qui est relié au processeur 11 de contrôle automatique par le bus BIZ de ligne de commande et à la logique de commande 8 par l'intermédiaire d'un bus DSTB de ligne de commande-. Le multiplexeur d'état 20 se trouve A la porte d'un transistor 21 à drain ouvert dont le drain est relié à une broche de sortie MR et à une bascule de type trigger 22 de signaux de remise à zéro. La sortie du trigger de signaux de remise à zéro mis en route extérieurement est reliée, par l'intermé- diaire d'une ligne de commande BIRST, à un circuit logique 23 de mise en route et provoque une mise en route externe du procédé de contrôle automatique. Par ailleurs, le multiplexeur d'état 20 est relié, par l'intermédiaire d'une ligne de commande PREN, à un circuit de programma- tion 24 qui est lui-même relié, par l'intermédiaire d'une ligne de commande IPRST, à un élément de mémoire irréver- sible 25. L'élément de mémoire 25 est, du côté sortie, relié par une ligne de commande BISTE et le bus DSTB de ligne de commande est relié par une ligne de commande POST au circuit logique de mise en route 23 qui, du côté sortie, est relié par une ligne de commande BIS au bus BIZ de ligne de commande. Comme l'indique la fig. 4, chacun des décodeurs de bits de redondance 6 est consti- tué par neuf cellules de mémoire associative 30.0... 30.8. Chacune de ces cellules de mémoire associative 30.n contient une cellule sRAM 31 comportant quatre transis- tors 31.1... 31.4 qui constituent un FF de mémoire et deux transistors de sélection 31.5, 31.6 pour l'écriture de l'information dans la cellule sRAM 31. Les transistors de sélection 31.5, 31.6 sont intercalés entre la ligne d'adresse correspondante A.n CAS; A.n. CAS et la sortie correspondante Q; Q de la cellule sRAM 31 et leurs portes sont reliées à une ligne d'écriture WRR. Par ailleurs chaque cellule de mémoire associa- tive 30.n contient un comparateur 32 qui, entre une ligne de sélection de redondance RAL associée à toutes les cellules de mémoire associative 30.0. 30.8 et la masse,..DTD: comporte deux circuits en série avec chacun deux transis- tors nMOS 32.1...32.4. Leurs portes sont déclenchées par des lignes d'adresses A.n CAS; A.n CAS ainsi que par les sorties Q; Q de la cellule sRAM 31. Un décodeur de signaux d'écriture 33, auquel est directement relié le bus PRSTC de signaux de commande par colonnes, conduit, a la sortie, la ligne d'écriture WRR correspondante. Un FF de validité de redondance 34 constitué par quatre transistors 34.1...34.4 contient, entre les sorties P; Pet la masse M, deux transistors 34.5; 34.6, le transistor 34.5 étant directement relié A la ligne de commande BHES du bus PRSTC de signaux de commande par colonnes et le transistor 34.6 étant direc- tement relié à la ligne d'écriture WRR. Un transistor 34.7, auquel la sortie P est directement reliée, est intercalé entre la ligne RAL de sélection de redondance et la masse M. Un transistor pMOS 35.1 commandé par la sortie P et un transistor de précharge 35.2 commandé par l'horloge de précharge TBV sont intercalés entre la tension de fonctionnement Ucc et la ligne RAL de sélection de cc redondance. la ligne RAL de sélection de redondance et une horloge de commande interne dRAM constituent les entrées d'une porte ET 36 comportant comme sortie le RBL de signaux de sélection de lignes de bits de redondance. Par ailleurs, la ligne RAL de sélection de redondance est reliée à un négateur 37 dont la sortie conduit le signal de commande de déselection DEBL pour les décodeurs de bits 4 de la matrice de mémoire 2. La fig. 5 représente un décodeur 7 de mots de redondance qui contient 8 cellules de mémoire associative 40.0...40.7 constituées par une cellule sRAM 41 et par un comparateur 42. Cette structure correspond à celle du décodeur 6 de bits de redondance. Un décodeur 43 de signaux d'écriture, qui est directement relié au bus PRSTR de signaux de commande par lignes, conduit, du c6té sortie, à la ligne d'écriture WRR correspondante. Un FF de validité de redondance 44 comportant les transistors 44.1...44.7 est commandé par la ligne de commande BRES du bus PRSTR de signaux de commande par lignes et par la ligne d'écriture WRR et commande à son tour le transistor 44.7 qui est intercalé entre la ligne RAL de sélection de redondance correspon- dantes et la masse M. Une porte NON-ET 45.1 commandée par la ligne de commande TSWL et par la ligne RAL de sélection de redon- dance commande un transistor de post-charge 45.2 qui est intercalé entre la tension d'alimentation Ucc et la canalisation RAL de sélection de redondance, et un négateur 45.3 dont la sortie guide le signal DEWL de commande de déselection pour le décodeur de mots 5 de la matrice de mémoire 2. Par ailleurs, le dispositif comporte, intercalé entre la tension d'alimentation Ucc et la ligne RAL de sélection des redondances, un transistor pROS 46.1, qui est commandé par le FF de validité de redondance 44, et un transistor de précharge 46.2 commandé par une horloge de précharge TWV. La ligne RAL de sélection de redondance est reliée par un négateur 47 à un négateur 48 et par la porte d'un transistor d'entraînement 49.1 entre la sortie et la masse. Le négateur 48 est relié, par un transistor à barrière 50 commandé par un Ucc, à la porte d'un deuxième transistor d'entraînement 49.2 entre la tension d'alimentation Ucc et la sortie, la sortie conduisant le signal RWL de sélection de lignes de mots de redondance. La fig. 6 représente schématiquement le déroule- ment du procédé. Au moment de l'application de la tension d'alimentation Ucc, la logique de commande 8 donne, - lorsque la stabilité interne est atteinte, par l'inter- médiaire de la ligne de commande POST du bus DSTB de ligne de commande, le signal de libération pour appliquer aux valeurs traitées et à la logique de mise en route 12. Le circuit à mémoire 1, qui n'est pas encore en action, signale cet état à la périphérie par l'intermédiaire du bus BIZ de ligne de commande, du multiplexeur d'état 20, du transistor 21 et de la broche de sortie MR. Le signal de commande activé BIS met en route le procédé enregistré en mémoire comme microprogramme. Tout d'abord, par l'intermédiaire de la ligne de commande EXE et par activation de tous les signaux de commande exter- nes RAS, CAS, WE, les signaux d'adresses AO...A9 et les entrées et sorties de données DIN, DOUT sont verrouil- lées. La liaison avec le bus RASE, CASB d'adresses par lignes et par colonnes et avec le bus IDAB de données s'établit exclusivement pour le processeur 11 de contr8ôle automatique. La première partie du contrôle automatique est constituée par le contrôle du processeur 1l de contrôle automatique lui-même qui est constitué par la formation de sommes de contrôle pour la mémoire 13 à microprogrammes, le contrôle de i'ULA 16, le contrôle de la banque d'enregistrement 17 et le contrôle de la logique 14 de commande du processeur. Ces contrôles impliquent l'intervention d'un microprogramme, c'est- à-dire la modification du compteur 15 d'ordres de microprogramme par la logique de commande du processeur, l'envoi d'un micro-ordre dans la mémoire 13 de micro- programmes par le compteur d'ordres 15, le traitement de la valeur d'ordre lue par la logique 13 de commande du processeur, l'envoi des signaux de commande qui en résultent à P'ULA 16 et à la banque d'enregistrement 17, et la préparation du micro-ordre suivant par une nouvelle modification du compteur d'ordres 15. Au cours du stade suivant du procédé, les déco- deurs de bits et de mots 4, 5 sont contrôlés au moyen de cycles de lecture et d'écriture internes par l'inter- médiaire du bus CASB; RASB d'adresses par colonnes et lignes et du bus IDAB de données. Lorsque ces opérations du procédé se sont termi- nées avec succès, le stade suivant du procédé consiste à contrôler les cycles de lecture et d'écriture de la matrice de mémoire 2 et à enregistrer et mettre en mémoire les adresses d'erreurs de bits dans la banque d'enregistrement 17 du processeur 11 du contrôle automa- tique. En raison de l'organisation interne typique d'un dRAMS, plusieurs cellules de mémoire sont lues ou écrites simultanément par l'intermédiaire du bus interne de données. Le contrôle s'effectue au moyen d'un algorithme de contrôle de mémoires connu commun, corse par exemple le contrôle de type Marching. Si ce contrôle de matrice ne met en évidence aucune erreur de bits, cet état est signalé, par l'inter- médiaire du bus BIZ de lignes de commande, au multi- plexeur d'état 20 qui, par l'intermédiaire de la ligne PREN de signaux qui se trouve maintenant activée, met en circuit le circuit de programmation 24, ce qui ramène A zéro l'élément de mémoire irréversible 29 par l'inter- médiaire de la ligne de commande IPR. En cas de nouvelle mise en route, qui peut s'effectuer par l'intermédiaire de la broche de sortie MR et du trigger de signal de remise à zéro (ligne de commande BIRST), la nouvelle mise en route est bloquée par l'intermédiaire de la ligne de commande BISTE. De ce fait, ces circuits à mémoire 1 peuvent être sélectionnés pour des applications spéciales car la mise en circuit ne déclenche aucun contr8le automatique, par exemple pour des mises en route immédia- tes. Au cours du stade suivant du procédé, l'utili- sation optimale des parties redondantes de la matrice 2 est déterminée par le calcul pour un schéma d'erreurs donné et les adresses déterminées par le calcul sont appliquées, par l'intermédiaire du bus CASB, RASB d'a- dresses par colonnes et lignes, aux décodeurs de bits et de mots de redondance 6; 7 et inscrites, par l'inter- médiaire du bus PRSTC; PRSTR de signaux de commande par colonnes et lignes, aux cellules de mémoire associative correspondantes 30.n; 40.n. En plus, la ligne d'écriture WRR correspondante est activée et les transistors de sélection 31.5; 31.6 ou 41.5; 41.6 des cellules de mémoire associative 30.n, 40.n sélectionnées sont ouver- tes. De ce fait, les adresses d'erreurs qui sont asso- ciées directement aux lignes d'adresses correspondantes A.n CAS; A.n CAS ou A.n RAS; A.n RAS sont inscrites dans la cellule sRAM 31; 41. Par ailleurs, au cours de la programmation de redondance, le FF de validité de redondance 34; 44 ramené à zéro au début du procédé ou au moment d'une nouvelle mise en route, par la ligne de commande BRES est ramené à la valeur initiale par les transistors 34.6; 44.6. De ce fait, le transistor 34.7, 44.7 est fermé et la ligne de sélection de redondance RAL peut prendre un potentiel élevé actif. L'inscription de toutes les adresses d'erreurs entraine le remplacement des lignes défectueuses par des lignes 2.4; 2.5 de bits et de mots de redondance. Au cours du stade suivant du procédé, les lignes programmées 2.4; 2.5 de bits et de mots de redondance sont également contrôlées d'après l'algorithme de con- trôl81e. Au cas o, lorsque des erreurs ont été mises en évidence, il y a encore des lignes 2.4; 2.5 de bits et de mots de redondance qui soient libres, elles sont sélectionnées et soumises au contrôle. En cas de mise en évidence d'erreurs non répara- bles, le circuit à mémoire reste dans un état inactif tandis que, lorsque le procédé ne donne pas lieu à des erreurs le processeur de contrôle automatique remet en place le multiplexeur d'état 20 par l'intermédiaire du bus BIZ de lignes de commande, de sorte que le transistor à drain ouvert 21 est de nouveau fermé et que le signal appliqué à la broche de sortie MR pour une tension appliquée extérieurement devient actif. REVENDICATIONS 1. Procédé interne de contrôle automatique et de redondance pour circuits A mémoire, dans lequel, après application de la tension de fonctionnement et obtention de la stabilité interne, le procédé de contrôle automati- que enregistré et mis en mémoire intérieurement est actionné, les entrées de commande externes et les adres- ses ainsi que les entrées et les sorties de données du circuit à mémoire étant verrouillées, un processeur de contrôle automatique utilisé étant ensuite soumis à un contrôle interne, les circuits de données du circuit à mémoire étant contrôlés et la matrice et les cellules de mémoire étant ensuite contrôlées, les adresses d'erreurs étant ensuite enregistrées dans une banque d'enregis- trement du processeur de contrôle automatique et la structure de redondance optimale étant déterminée d'après la répartition des adresses d'erreurs pour les possibili- tés de réparation et, après, les lignes de bits de redondance ou les lignes de mots étant soumises au contrôle automatique, caractérisé en ce que, compte tenu de la structure de redondance déterminée, on réalise une programmation interne de décodeurs (6) de bits de redon- dance ou de décodeurs (7) de mots de redondance qui contiennent des cellules de mémoire associative pouvant être remises à zéro (30) et qui sont associées aux lignes de bits de redondance (2.4) ou aux lignes de mots de redondance (2.5), en ce que, pour la programmation de la redondance, on place un FF de validité de redondance (34; 44) remis à zéro au début du contrôle automatique, on assure la cessation positive du procédé de contrôle automatique par la libération des entrées de commande verrouillées (RAS; CAS; WE; AO...A9; DIN; DOUT) et, le cas échéant, par un signal envoyé à une broche de sortie (MR) et en ce que, dans le cas d'une matrice de mémoire (2) ne comportant pas d'erreurs, on peut program- mer un élément de mémoire irréversible (25). 2. Dispositif pour l'application du procédé de programmation de contrôle automatique et de redondance selon la revendication 1, ce dispositif étant constitué par un circuit à mémoire comportant une matrice, des amplificateurs de capteurs, des décodeurs de bits et de mots, une logique de commande, des étages d'entrée et de sortie de l'information, la matrice contenant des lignes de bits ou de mots de redondance et les décodeurs de bits ou de mots correspondants, le circuit à mémoire compre- nant également un processeur de contrôle automatique ainsi qu'une logique de traitement et de mise en route, le processeur de contrôle automatique contenant une mémoire à microprogrammes, une logique de commande, un compteur d'ordres de microprogrammes, une unité de traitement logique arithmétique, une banque d'enregis- trement comportant un nombre de registres correspondant au nombre des lignes de redondance et un étage d'entrai- nement de bus à trois états, la logique de traitement et de mise en route contenant un multiplexeur d'état de contrôle automatique et un circuit logique de mise en route qui sont reliés à la périphérie, caractérisé en ce que la logique (14) de commande du processeur (14) est reliée, par l'intermédiaire d'un bus de signaux de commande PRST, qui conduit les signaux d'adresse à remplacer, à un registre de signaux de commande (19), en ce que le registre de signaux de commande (19) est relié, par l'intermédiaire d'un bus (PRSTC; PRSTR) de signaux de commande par colonnes et lignes, à des décodeurs de bits ou de mots de redondance (6;7) , en ce que les décodeurs de bits ou de mots (6; 7) contiennent des cellules (30.n; 40.n) de mémoire associative constituée chacune par une cellule sRAM (31) et par un comparateur (32) suivant le nombre des lignes d'adresses (A.n; A.n) imposées par la forme d'organisation, et en ce qu'à chaque décodeur (6; 7) de bits ou de mots de redondance est associé un décodeur (33; 43) de signaux d'écriture commandé par le bus correspondant (PRSTC; PRSTR) de signaux de commande par colonnes ou par lignes, dont la ligne d'écriture (WRR) située du c8té sortie est reliée aux portes de transistors de sélection (31.5; 31.6) ou (41.5; 41.6) dans les cellules de mémoire associative (30.n; 40,n), en ce qu'à chaque décodeur de bits ou de mots de redondance (6; 7) est associé un FF de validité de redondance (34; 44) dont l'entrée de remise en zéro est reliée à une ligne de commande (BRES) dans le bus (PRSTC; PRSTR) de signaux de commande par colonnes et lignes, dont l'entrée de positionnement est reliée à la ligne d'écriture (WRR) et dont la sortie (P) se trouve appliquée à la porte d'un transistor intercalé entre une ligne de sélection de redondance (RAL) connue par elle- même dans les décodeurs de bits et de mots de redondance (6; 7) et la masse (M), en ce que la logique de traite- ment et de mise en route contient un transistor (21) à drain ouvert commandé par le multiplexeur d'état (20) et une bascule de type trigger (22) de signaux de remise à zéro et, le cas échéant, d'autres moyens de programma- tion. 3. Dispositif selon la revendication 2, caracté- risé en ce que le multiplexeur d'état (20) est relié, par l'intermédiaire d'une ligne de commande (PREN), à un circuit de programmation (24) qui, du côté sortie, est relié, par l'intermédiaire d'une ligne de commande (IPRST), à un élément de mémoire irréversible (25), et en ce que l'élément de mémoire irréversible (25) est, du c8té sortie, relié à une logique (12) de mise en route.