FR 2626129 A1 19890721 FR 8900554 A 19890118 i La présente invention se rapporte à un récepteur de télévision ayant un appareil d'agrandissement de l'image. Dans le brevet US 4 774 581 du même inventeur (Shiratsuchi), un montage est révélé pour l'agrandissement d'une image vidéo en temps réel. Dans un mode de réalisa- tion qui y est révélé, le facteur d'agrandissement NF change entre 1 et 2 par petits incréments (c'est-à-dire 1/256) pour donner l'illusion d'un changement continu de plan. Dans le système à foyer variable de Shiratsuchi, des échantillons numériques représentatifs d'un signal vidéo composite sur bande de base CVBS sont stockés dans une mémoire numérique de la trame. La portion de l'image d'origine qui doit être agrandie est d'abord étendue en direction verticale en répétant des lignes horizontales choisies tandis que le signal est extrait de la mémoire de trame. Par exemple, pour une dilatation verticale de 2 à i (c'est-à-dire MF=2), chaque ligne horizontale d'origine dans la portion agrandie de l'image est lue deux fois (c'est-à-dire L1 L, L L2 L LL3 et ainsi de suite). Un séparateur Y/C couplé pour recevoir la sortie verticalement dilatée de la mémoire de trame sépare la sortie de la mémoire en une composante de luminance Y et une composante de chrominance C. Pour un agrandissement vertical de 2 à 1, les signaux de luminance et de chromi- nance Y et C ont les séquences suivantes: Y = L2+L1 L2+LL, L3+L2, L3+L2.... C = L2-L1, L2-L1, L3-L2, L3-L2... o L1, L2, L3... représentent des lignes horizontales successives des échantillons d'une image dont la trame double est explorée. Dans un système du type NTSC, les signaux de différence de couleurs (tels que R-Y et B-Y) sont modulés sur un signal de sous-porteuse couleur. La fréquence non modulée Fsc (3,58 MHz) du signal de sous-porteuse couleur est établie à un multiple impair (455) de la moitié de la fréquence lignes FH (15.734 Hz) pour minimiser la visibi- lité de l'interférence entre les signaux récupérés de luminance et de chrominance Y et C. Quelques cycles (8 à 10) du signal de sous-porteuse couleur non modulé (connu comme le signal de salve couleur) sont incorporés dans le signal vidéo composite sur bande de base CVBS pendant l'intervalle du palier arrière du signal d'effacement horizontal pour permettre la régénération du signal de sous-porteuse couleur dans le récepteur de télévision. Le signal régénéré de sous-porteuse couleur est utilisé dans le récepteur de télévision pour la démodulation du signal séparé de chrominance C en signaux respectifs de différence de couleurs, comme on le sait bien. Comme la fréquence de sous-porteuse couleur FSc sc est choisie pour être un multiple impair de la moitié de la fréquence de balayage horizontal FH, la phase du signal récupéré de sous-porteuse couleur change de 180 sur une base ligne par ligne. Cette caractéristique du signal de sousporteuse couleur facilite le décodage de la chrominance dans le récepteur de télévision. Cependant, lorsque l'image d'origine est étendue verticalement et horizontalement en répétant respectivement les lignes horizontales et les éléments d'image, la phase du signal modulé de sous-porteuse couleur (c'est-à-dire le signal de chrominance C) est perturbée. Cela rend difficile le décodage du signal vidéo composite sur bande de phase CVBS en composante de luminance Y et deux compo- santes de différence de couleurs R-Y et B-Y. Selon la présente invention, un appareil est révélé pour restaurer la cohérence de phase du signal de chrominance C verticalement et horizontalement dilaté. L'appareil de restauration de la phase de chrominance comprend un moyen pour détecter la répétition du signal de chrominance et un moyen pour inverser sélectivement la polarité du signal de chrominance. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre de référence illustrant un mode de réalisation de l'invention et dans lesquels: - la figure i est un schémabloc montrant un récepteur de télévision ayant un système à foyer variable ou "zoom" incorporant les circuits d'inversion de phase de chrominance selon les principes de la présente invention; - la figure 2 donne un schéma-bloc du montage contenant une mémoire de trame simple utilisée pour stocker le signal vidéo reçu dans le système à foyer variable de la figure i; - la figure 3 montre un montage pour produY. un signal d'adresse de lecture de ligne LNRAS et les facteurs d'interpolation verticale oe luminance K. et (1-Kv); - la figure 4 montre des schémas des temps utiles à la compréhension du fonctionnement du montage de la figure 3; - la figure 5 donne un schéma-bloc d'un séparateur Y/C approprié à une utilisation dans le système de la figure i; - la figure 6 montre les schémas des temps utiles à la compréhension du fonctionnement du séparateur de Y/C de la figure 5; - les figures 7 et 8 représentent respectivement des interpolateurs vertical et horizontal pour produire les échantillons de luminance pour l'image agrandie; - la figure 9 illustre des schémas des temps utiles à la compréhension du fonctionnement d'un inverseur de ligne de chrominance répondant à un signal d'inversion de ligne de chrominance CLINV; - la figure 10 donne un schéma-bloc d'un circuit genérateur de signaux d'inversion de ligne de chrominance; - la figure 11 montre des schémas des temps utiles à la compréhension du fonctionnement du circuit de la figure 10; - la figure 12 montre des schémas des temps utiles à la compréhension du processus pour la dilatation horizontale du signal de chrominance et pour la restaura- tion de la cohérence de phase du signal de chrominance horizontalement dilaté; - la figure 13 donne un schéma-bloc du montage de dilatation horizontaleet d'inversion de la chrominance; - la figure 14 représente des schémas des temps utiles à la compréhension du fonctionnement du montage de la figure 13; - la figure 15 montre un montage pour produire les signaux de commande utilisés dans le montage de la figure 13; et - la figure 16 montre des schémas des temps utiles à la compréhension du fonctionnement du montage montré à la figure 15. Sur les dessins, les lignes interconnectant divers blocs représentent soit des connexions par conducteur simple portant des signaux analogiques ou des bus portant des signaux numériques binaires, selon le cas. Une valeur proche d'une marque en entaille interceptant une ligne particulière d'interconnexion représente le nombre de connexions en parallèle de cette ligne ou de ce bus. Selon la vitesse de traitement des dispositifs utilisés, des retards de compensation peuvent être requis dans certains des trajets de signaux. Toute personne compétente en la matière de la conception des circuits de traitement de signaux vidéo numériques saura o ces retards seront nécessaires dans un système particulier. Un récepteur de télévision 20, représenté à la figure 1, a un système à foyer variable ou zoom pour l'agrandissement d'images vidéo en temps réel utilisant 128 facteurs d'agrandissement MF variant à peu près entre 1 et 2 (c'est-à-dire 256/255, 256/254... 256/128). Lorsque le facteur d'agrandissement MF est 2, par exemple, une portion de l'image d'origine occupant un quart de l'écran de visualisation peut être agrandie pour occuper tout l'écran. Sur la figure 1, le chiffre 22 représente une source d'un signal vidéo composite sur bande de base CVBS. La source 22 peut consister en un tuner, un amplificateur à fréquence intermédiaire et détecteur vidéo d'un télé- viseur conventionnel ou bien un enregistreur sur cassette vidéo (VCR). On suppose, pour la présente description, que le signal vidéo composite sur bande de base CVBS est au format NTSC. Dans le format NTSC, le signal vidéo se compose de trames simples paires et impaires se produisant de manière alternée pour la production d'une image entre- lacée sur l'écran de télévision. Chaque trame, à son tour, est formée de 262,5 lignes horizontales successives d'information d'image représentant une image vidéo explorée en trame double, comme on le sait bien dans l'industrie de la télévision. Le signal vidéo composite sur bande de base CVBS est appliqué à un séparateur de synchronisation et généra- teur d'horloge 24 et à un convertisseur analogique- numérique 26. Le circuit 24, qui peut être de forme conventionnelle, traite le signal vidéo composite sur bande de base CVBS pour produire un signal de synchronisa- tion horizontale HS et un signal de synchronisation verticale VS. De plus, le circuit 24 retarde le signal VS de 128 périodes d'une ligne horizontale pour produire un signal retardé de synchronisation verticale DVS. Le montage de déviation du récepteur de télévision 20, en réponse au signal de synchronisation horizontale HS et au signal retardé de synchronisation verticale DVS, produit une trame double sur l'écran de télévision. Par ailleurs, le circuit 24 comprend un circuit à boucle verrouillée en phase (PLC) qui développe un signal d'horloge du système CK qui a (1) une fréquence de quatre fois la fréquence du signal de sous-porteuse couleur Fsc (c'est-à-dire Fck = 4Fsc) et (2) une phase qui est verrouillée sur la phase du signal de salve couleur incorporé dans le signal vidéo composite sur bande de base CVBS. Le convertisseur analogique-numérique 26 échan- tillonne et met sous forme numérique le signal vidéo composite reçu sur bande de base CVBS en des instants déterminés par le signal d'horloge du système CK. Les échantillons numériques du convertisseur 26 sont appliqués à l'entrée d'une mémoire de trame 28 à deux entrées. La mémoire de trame 28 stocke les échantillons numériques du signal vidéo composite sur bande de base CVBS se produisant à la fréquence d'horloge de 4 FSc en sc réponse à un signal d'adresse d'écriture WAS. Indépendam- ment, la mémoire 28 produit simultanément, à son point de sortie, un autre courant d'échantillons, également à la fréquence d'horloge de 4 Fsc, en réponse à un signal d'adresse de lecture RAS. La figure 2 donne un schéma-bloc du montage comprenant la mémoire de trame 28. Les éléments d'image à 8 bits qui sont produits par le convertisseur analogique- numérique 26 sont stockés soit dans une série de mémoires 210 ou dans une série de mémoires 220. Chacune des séries de mémoires 210 et 220 comprend quatre circuits intégrés à mémoire à accès aléatoire de 32 kilo-octets (comme la HM65256AP fabriquée par Hitachi). Les circuits intégrés dans chacune des séries de mémoires 210 et 220 sont configurés pour avoir des bornes mutuellement interconnec- tées d'adresse et de commande, mais des bornes séparées d'entrée et de sortie de données. La combinaison des quatre circuits intégrés apparaît sous la forme d'une série de mémoires ayant 32.768 blocs adressables de données, chaque bloc contenant 4 éléments d'image de 8 bits. Afin de maintenir un écoulement continu, les opérations de lecture de données et d'écriture de données des séries de mémoires 210 et 220 sont imbriquées. Tandis que la donnée est écrite dans la série de mémoires 210, la donnée est lue de la série de mémoires 220 et inversement. L'imbrication des opérations de lecture et d'écri- ture est obtenue en divisant la mémoire de trame 28 en deux sections, A et B. Les signaux d'adresse et de commande appliqués à la section B sont retardés de quatre périodes de l'horloge du système CK relativement aux signaux corres- pondants d'adresse et de commande appliqués à la section A. Dans le système montré à la figure 2, le tampon d'entrée 212, la série de cellules de mémoire 210 et le tampon de sortie 214 sont dans la section A et le tampon d'entrée 222, la série de cellules de mémoire 220 et le tampon de sortie 224 sont dans la section B. L'écoulement des éléments d'image dans et hors de la mémoire de trame 28 est montré au Tableau 1. Comme on peut le voir, à la fin de quatre périodes d'horloge, un bloc de 4 éléments d'image, se trouvant à une valeur d'adresse de départ ADRI1, est extrait de la série de mémoires 210. Quatre périodes d'horloge plus tard, un autre bloc de quatre éléments d'image est extrait de la série de mémoires 220 en utilisant la même adresse ADR1. Tandis que cela se produit, un bloc de 4 éléments d'image reçus est inscrit dans la mémoires 210 à un autre emplace- ment d'adresse de départ ADR2. A quatre autres périodes d'horloge plus tard, un bloc de 4 éléments d'image, ayant pour adresse ADR1+1, est extrait de la série de mémoires 210 et le bloc suivant de 4 éléments reçus d'image est inscrit dans la série de mémoires 220 à l'emplacement d'adresse ADR2, et ainsi de suite. Le processus redébute à chaque fois que les générateurs d'adresses de lecture et d'écriture sont remis à l'état initial en réponse aux signaux de synchronisation. TABLEAU 1 Série de Série de mémoires 210 mémoires 220 INTERVALLE OPERATION ADRESSE OPERATION ADRESSE 1 LECTURE ADR1 - - 2 ECRITURE ADR2 LECTURE ADR1 3 LECTURE ADRI+i ECRITURE ADR2 4 ECRITURE ADR2+1 LECTURE ADR1+i LECTURE ADR1+2 ECRITURE ADR241 6 ECRITURE ADR2+2 LECTURE ADR1+2 7 LECTURE ADRi+3 ECRITURE ADR2+2 8 ECRITURE ADR2+3 LECTURE ADR1+3 . ..................DTD: * Chaque intervalle se compose de 4 périodes du signal d'horloge CK à 4 Fc sc Extérieurement, la mémoire de trame 28 fonctionne comme suit: les échantillons reçus, se produisant à la fréquence de 4 Fsc, sont inscrits dans la mémoire 28 en des emplacements successifs en partant d'une adresse initiale ADR2. Du côté sortie, les échantillons sont simultanément extraits de la mémoire 28 à la fréquence de 4 Fsc, d'emplacements successifs partant d'une autre adresse de départ ADR1. Les générateurs d'adresses d'écriture et de lecture 32 et 34 sont remis à leur état initial, aux adresses respectives de départ ADR2 et ADRI, en réponse aux signaux de synchronisation horizontale et verticale HS et VS. Un circuit de mise en séquence de mémoires 30, répondant au signal d'horloge du système CK, produit les signaux de commande IBEA, WEA, OEA, CEA, OLA, LDUO et LDI. Le circuit 30 est remis à l'état initial au début de chaque ligne horizontale d'échantillons par le signal de synchro- nisation horizontale HS. Cela assure que le premier échan- tillon dans tout ligne donnée sera stocké dans la mémoire de trame 28 sur une limite de bloc. Pour de plus amples détails de la construction et du fonctionnement de la mémoire 28, on peut se référer au brevet ci-dessus men- tionné de S;liratusuchi \ a 774 581. Les signaux d'adresse de lecture et d'écriture appliqués à la mémoire de trame 28 ont deux parties: (1) une adresse de ligne comprenant les 8 bits de poids fort (MSB) et (2) une adresse de bloc d'élément d'image consistant en 7 bits de poids faible (LSB). Les adresses de ligne correspondent aux 256 lignes des échantillons vidéo qui peuvent être écrits dans ou lus de la mémoire 28 pendant un intervalle d'une trame simple. Les adresses de bloc d'élémentsd'image (128 blocs au total) correspon- dent aux positions de blocs successifs de 8 éléments d'image sur une ligne horizontale de l'image vidéo (4 éléments d'image, chacun des deux séries de mémoires A et B). La combinaison d'une adresse de ligne de 8 bits et d'une adresse de bloc d'élémentsd'image de 7 bits dirige vers un bloc particulier de 8 éléments d'imac= dans une ligne particulière de la mémoire 28. Le signal d'adresse du bloc d'éléments d'image de 7 bits PBAS et le signal d'adresse d'écriture de ligne de 8 bits LNWAS utilisés pour inscrire la donnée dans la mémoire de trame 28 sont produits par un générateur d'adresses d'écriture 32. Le signal d'adresse de lecture de ligne de 8 bits LNRAS (produit par un générateur d'adresses de lecture 34) est combiné au signal d'adresse de bloc d'éléments d'image de 7 bits PBAS (produit par le générateur d'adresses d'écriture 32) pour lire la donnée de la mémoire de trame 28. Le générateur d'adresses d'écriture 32 comporte deux compteurs (non représentés). Le premier compteur est remis à zéro par le signal de synchronisation verticale VS et est incrémenté par le signal de synchronisation horizontale HS. La valeur de compte produite par ce premier compteur est le signal d'adresse d'écriture de ligne LNWAS. Le second compteur est remis à zéro par le signal de synchronisation horizon- tale HS et est incrémenté par un signal CK/8 dont la fréquence est égale à un huitième de la fréquence 4 Fsc du signal d'horloge du système CK. Ce second compteur produit le signal d'adresse du bloc d'éléments d'image PBAS qui est utilisé à la fois pour la lecture de la donnée et l'écriture de la donnée de et dans la mémoire de trame 28. Le signal d'adresse d'écriture de ligne LNWAS et le signal d'adresse de lecture de ligne LNRAS sont appli- qués vers des premier et second points respectifs d'entrée d'un multiplexeur 36 (ci-après mux). Mux 36 est commandé par un signal CK/8, dont la fréquence est égale à un huitième de la fréquence de 4 Fsc du signal d'horloge du système CK. Le signal à 8 bits produit par mux 36 forme les huit MSB du signal d'adresse ADDRA qui est appliqué à la mémoire de trame 28. Le signal d'adresse de bloc d'éléments d'image PBAS forme les sept LSB du signal ADDRA. La portion d'adresse du bloc d'éléments d'image du signal ADDRA change toutes les huit périodes du signal d'horloge du système CK pour adresser des blocs successifs de huit éléments d'image dans une ligne horizontale (un total de 128 blocs). La portion d'adresse de ligne du signal ADDRA change (un total de 256 fois) toutes les quatre périodes du signal CK, alternant entre une valeur d'adresse d'écriture de ligne LNWAS à utiliser pour inscrire la donnée dans la mémoire de trame 28 et une valeur d'adresse de lecture de ligne LNRAS à utiliser pour lire la donnée de la mémoire. La figure 3 donne un schéma-bloc du générateur d'adresses de lecture 34. Le générateur 34 répond aux signaux suivants: o Une valeur N représentative du facteur d'agran- dissement MF (c'est-à-dire MF = M/N, o M est une constante). " Une valeur de position verticale vPv indiquant la position de la première ligne de la portion de l'image d'origine qui doit être agrandie. Les valeurs N et VPV sont produites par un circuit 38 commandé par le spectateur, montré à la figure 1. Le signal de synchronisation horizontale HS. Le signal retardé de synchronisation verticale DVS. En réponse aux signaux dont la liste est donnée ci-dessus, le générateur d'adresses de lecture 34 développe les signaux suivants: Le signal d'adresse de lecture de ligne LNRAS définissant la portion d'adresse de ligne de 8 bits du signal d'adresse de lecture de 15 bits (La portion d'adresse du bloc d'éléments d'image de 7 bits PBAS du signal d'adresse de lecture de 15 bits est produite par le générateur d'adresses d'écriture 32). Un signal de recirculation d'une ligne horizon- tale HLRS utilisé par un séparateur 40 de Y/C. Les facteurs d'échelle 8K et 8(1-Kv) utilisés par un interpolazeur vertical de luminance 42. Un signal de pause de compte vertical VCPS pour inhiber sélectivement un compteur o'adresses de ligne 350. Afin de comprendre le fonctionnement du montage montré à la figure 3, il est utile de comprendre d'abord la façon dont des lignes successives d'échantillons de l'image vidéo d'origine sont interpolées pour obtenir de nouvelles lignes d'échantillons représentant l'image agrandie. La méthode d'interpolation utilisée dans ce mode de réalisation de l'invention divise l'espace entre deux lignes successives de l'image d'origine en 256 empla- cements interstitiels potentiels de ligne. Le facteur d'agrandissement MF(M/N) utilisé dans ce mode de réalisa- tion est compris entre environ 1 et 2, par échelons de 1/256 (c'est-àdire de 256/255 à 256/128). Cela est souhaitable pour produire l'illusion d'un changement continu de plan quand le facteur d'agrandissement MF change. Cela est également important pour maintenir la correction spatiale de toute l'image. Les 256 emplacements intersti- tiels potentiels de ligne entre deux lignes successives sont ensuite groupés en un plus petit nombre d'emplacements (9) afin d'interpoler une ligne individuelle d'échantillons sans affecter gravement la performance du système. La figure 4 montre les schémas des temps (a) à (d) qui illustrent la façon dont une nouvelle ligne d'échan- tillons est interpolée d'une paire de lignes originales successives d'échantillons. Le schéma des temps de la figure 4ra illustre la façon dont l'intervalle entre des lignes originales successives d'échantillons est divisé en 256 parties. Le schéma des temps de la figure 4(b) montre la façon dont ces 256 parties sont groupées en neuf zones d'interpolation. Le schéma des temps de la figure 4(c) montre la façon dont l'interpolation est accomplie pour un facteur d'agrandissement MF de 1,78 (c'est-à-dire 256/144). Le schéma des temps de la figure 4(d) montre la façon dont l'image d'origine est verticalement étendue. La position de lignes individuelles d'échantillons dans les neuf zones d'interpolation que l'on peut voir au schéma des temps de la figure 4(b) est déterminée par addition répétée de la valeur 144 (c'est-à-dire N=144) à la valeur retenue par un accumulateur modulo 256 (c'est- à-dire M=256). La première addition produit une valeur de 144, plaçant le premier échantillon interpolé dans une zone, o l'on additionne 5/8 de la ligne courante d'échan- tillons L1 et 3/8 de la ligne antérieure d'échantillons L0 pour développer la nouvelle ligne interpolée d'échantillons Z1. En ajoutant 144 à l'accumulateur, cela donne de nouveau une valeur de 32 (288 modula 256). La ligne d'échantillons Z2 est formée en ajoutant 1/8 de chaque échantillon dans la ligne courante L2 à 7/8 de l'échantil- lon correspondant à la ligne antérieure d'échantillons L1. Les lignes des échantillons Z3 à Z8 sont formées en ajoutant de manière répétée 144 à la valeur accumulée en modula 256 puis en utilisant la relation illustrée par le schéma des temps de la figure 4(b) pour déterminer les facteurs d'interpolation à utiliser. Les schémas des temps des figures 4(c) et 4(d) illustrent la façon dont l'image d'origine est agrandie en direction verticale lorsque les lignes interpolées des échantillons Z0 à Z5 sont visuali- sées à la même position que celle souhaitée pour les lignes d'origine des échantillons L0 à L5. En se référant à la figure 3, la valeur numérique N est appliquée à un additionneur 306 tia une paire de verrouillages 302 et 304 connectés en cascade. Le verrouil- lage 302 est déclenché par le signal de synchronisation verticale VS. Le verrouillage 304 est remis à l'état initial par le signal retardé de synchronisation verticale DVS, et est déclenché par le signal de synchronisation horizontale HS. L'additionneur 306 additionne la valeur N du verrouillage 304 à la valeur contenue dans un registre à 8 bits 308. Le registre 308 est remis à l'état initial par le signal retardé de synchronisation verticale DVS, et est déclenché par le signal de synchronisation horizon- tale HS pour stocker la valeur oe 8 bits produite par l'additionneur 306 une fois par période d'une ligne horizontale. L'additionneur 306 et le registre 308 forment un accumulateur 310 modulo 256. Comme on l'a indiqué ci-dessus, la valeur de sortie produite par l'accumulateur 310 modulo 256 est la position de la ligne interpolée parmi les 256 positions potentielles de ligne horizontale entre deux lignes successives de l'image d'origine. Les valeurs de sortie de l'accumulateur 310 sont illustrées à la figure 4c. Dans le circuit de la figure 3, seules les quatre MSB de la valeur produite par le registre 308 sont utilisés pour déterminer les contributions respectives des lignes courante et antérieure aux valeurs interpolées. En n'utilisant que les quatre MSB, cela divise effective- ment la valeur produite dans le registre 308 par 16. Ainsi, la plage des valeurs disponibles est automatiquement réduite de 0255 à la plage de 0-15. Le nombre représenté par les quatre MSB correspond à la contribution de la ligne courante à la valeur interpolée. Les quatre MSB sont appliqués à un groupe de quatre inverseurs 312, 314, 316 et 318 qui produisent le complément à un de la valeur des quatre MSB. La valeur du complément à un correspond à la contribution de la ligne précédente à la valeur interpolée. Les quatre MSB de la valeur produite par le registre 308 et les quatre MSB de complément sont ensuite concaténés en tant que LSB et MSB respectivement pour produire des valeurs appliquées à un élément à retard 320. L'élément à retard 320 est un retard de synchronisation utilisé pour aligner les facteurs d'échelle d'interpolation Kv et 1-Kv avec le signal d'adresse de lecture de ligne LNRAS et le signal de recirculation de ligne horizontale HLRS. La valeur représentée par les quatre LSB du signal produit par l'élément à retard 320 (c'est-à-dire les quatre MSB de la valeur produite par le registre 308) est ajoutée à une valeur de un (dans un additionneur 322) et est divisée par deux (dans un diviseur 326) pour produire une valeur entière 8 K dans la plage de 0-8. v La sortie du diviseur 326 est retardée par un élément à retard de synchronisation 328. La valeur représentée par les 4 MSB du signal produit par l'élément à retard 320 (c'est-à-dire le complément à un des 4 MSB de la valeur produite par le registre 308) est ajoutée à une valeur de un (dans un additionneur 332) et est divisée par deux (dans un diviseur 336) pour produire une valeur entière 8(1-Kv) dans la plage de 0-8. La sortie du diviseur 336 est retardée par un élément à retard de synchronisation 338. Le signal 8 Kv représente le premier facteur de graduation d'interpolation verticale. Il correspond à la contribution de la ligne courante à la valeur interpolée. Le signal 8 (1-Kv) représente le second facteur de graduation d'interpolation verticale. Il correspond à la contribution de la ligne antérieure à la valeur interpolée. Les signaux 8K et 8(1-K) sont utilisés par un circuit d'interpolation verticale de luminance 42, représenté à la figure 7, pour développer les lignes interpolées des échantillons représentant les images agrandies. La figure 4b illustre la façon dont les facteurs 8 Kv et 8(1-Kv) sont répartis sur les 256 positions de ligne interstitielles entre des lignes successives d'échan- tillons. Un signal représentant le bit de poids fort de la valeur produite par l'élément à retard 320 et un signal représentant le bit de poids fort de la valeur produite par le registre 308 sont combinés dans une porte NON-ET 340 pour produire un signal qui, lorsqu'il est retardé d'unepériode d'une ligne horizontale par l'élément à retard 342, devient le signal de pause de compte vertical VCPS. Le signal VCPS n'est à un zéro logique que lorsque deux lignes interpolées successives d'échantillons r -vent être interpolées des mêmes deux lignes d'échantillons de l'image d'origine. Le signal de pause de comote vertical VCPS est ensuite retardé d'une période du signal de synchronisation horizontale HS (dans un élément à retard 344) pour développer le signal de recirculation de ligne horizontale HLRS. Le signal de pause de compte vertical VCPS est appliqué à une borne d'entrée d'une porte ET 346. Une autre borne d'entrée de la porte ET 346 est couplée pour recevoir le signal de synchronisation horizontale HS. Le signal de synchronisation horizontale GHSS ayant subi l'intersection, produit par la porte ET 346, est appliqué à la borne d'entrée d'horloge d'un compteur 350 qui produit la portion d'adresse de ligne LNRAS du signal d'adresse de lecture RAS. le compteur 350 incrémente sa valeur une fois par période d'une ligne horizontale à moins que les lignes des échantillons utilisées pour produire la ligne interpolée suivante ne soient les mêmes que celles qui ont été utilisées pour produire la ligne interpolée 26 2 -6 1 2 9 antérieure. Le compteur 350 est vidé par le signal retardé de synchronisation verticale DVS. La valeur de position verticale VPV est alors introduites en tant que valeur initiale,dans le compteur 350 en réponse à une version retardée du signal DVS produit par l'élément à retard 352. Cela assure que les lignes des échantillons extraits de la mémoire de trame 28 pendant un intervalle d'une trame de visualisation seront toutes de la même trame du signal vidéo d'entrée. La visualisation d'échantillons d'une seule trame d'entrée pendant un seul intervalle de trame de visualisation est souhaitable pour éviter une "déchirure de l'image" qui peut se produire à cause d'un mouvement entre trames. La figure 5 donne un schéma-bloc du séparateur Y/C 40. Les lignes des échantillons du signal vidéo VSOR produit par la mémoire de trame 28 sont appliquées un point d'entrée d'un multiplexeur (ci-après mux) 510. Le point de sortie de mux 510 est couplé à un élément 512 à retard 1H. Le signal de sortie produit par l'élément 512 à retard 1H est appliqué à un second point d'entrée de mux 510. La borne d'entrée de commande de mux 510 est couplée pour recevoir le signal de recirculation de ligne horizontale HLRS. Lorsque le signal HLRS est un un logique, mux 510 est conditionné pour faire passer le signal VSOR vers l'élément 512 à retard 1H. Cependant, lorsque le signal HLRS est un zéro logique, mux 510 est conditionné pour remettre les échantillons produits par l'élément 512 à retard 1H en recirculation vers la borne d'entrée de l'élément à retard. Sur la figure 6, les diagrammes des temps (a) et (b) représentent respectivement les échantil- lons du signal vidéo composite sans retard et avec retard 1-H. Le restant du montage montré à la figure 5 représente un filtre en peigne de 1H conventionnel. Des échantillons correspondants d'une ligne retardée d'échantillons et d'une ligne non retardée d'échantillons sont additionnés dans un additionneur 514 pour produire un signal de luminance filtré en peigne CLS (voir schéma des temps de la figure 6(c)). Les échantillons retardés sont soustraits des échantillons non retardés dans un soustracteur 516 pour produire un signal de chrominance filtré en peigne CCS (schéma des temps figure 6(d)). Le signal de recirculation d'une ligne horizontale HLRS conditionne le filtre en peigne de 1H pour utiliser des échantillons de la même paire de lignes afin de produire les signaux filtrés en peigne de luminance et de chromi- nance CLS et CCS lorsque deux lignes successives du signal vidéo verticalement dilaté ooivent être interpolées de la même paire de lignes du signal vidéo d'origine. Le signal de chrominance filtré en peigne CCS est appliqué à un filtre passe-bas 518, dont la bande passante s'étend jusqu'à environ 2 MHz, pour produire un signal de détail vertical de luminance VDTL (schéma des temps figure 6(e)). Le signal VDTL est soustrait du signal de chrominance filtré en peigne CCS dans un soustracteur 520 pour éliminer, du signal de chrominance filtré en peigne CCS.les composantes de détail vertical de luminance à relativement basse fréquence. La sortie du soustracteur 520 est appliquée à un filtre passe-bande 522 dont la bande passante (telle que 3,58 + 0,5 MHz) est centrée sur la fréquence centrale de sousporteuse couleur F c La sortie du filtre passe-bande 522 est le signal de chrominance C filtré dans le filtre passe-bande. La figure 7 donne un schéma-bloc de l'interpolateur vertical de luminance 42. Comme on peut le voir, le signal de luminance filtré en peigne CLS est appliqué à un élément à retard 710. L'élément à retard 710 compense le signal de luminance filtré en peigne CLS pour l'aligner avec le signal de détail vertical filtré dans le filtre passe-bas VDTL. Un additionneur 712 et un soustracteur 718 ajoute respectivement le signal de détail vertical VDTL à et soustrait le signal VDTL du signal de luminance filtré en peigne CLS qui est produit par l'élément à retard 710. Les signaux développés par l'additionneur 712 et le soustracteur 718 s'approchent des composantes de luminance de deux lignes successives du signal vidéo d'origine. Les échantillons de luminance (schéma des temps de la figure 6(f)) produits par l'additionneur 712, qui s'approchent des échantillons de luminance d'une ligne courante du signal vidéo, sont multipliés, dans un multiplicateur 714, par le facteur d'échelle d'interpola- tion 8Kv qui est produit par le générateur d'adresses de lecture 34. Les signaux à la sortie du multiplicateur 714 sont appliqués à un point d'entrée d'un additionneur 716. Les échantillons de luminance (schéma des temps figures 6(g)) produits par le soustracteur 718, qui s'approchent des échantillons de luminance de la ligne précédente du signal vidéo, sont gradués par le facteur d'échelle d'interpolation 8(1-Kv) dans un multiplicateur 720. Le signal à la sortie du multiplicateur 720 est appliqué à un second point d'entrée de l'additionneur 716. Le signal à la sortie de l'additionneur 716 est divisé par 8 dans le montage 722 pour produire le signal de luminance verticalement interpolé Y'. En se référant à la figure 1, le signal Y' développé par l'interpolateur vertical de luminance 42 est appliqué à un correcteur de points en suspension 44. Le circuit 44 est du même type que celui décrit dans le brevet US N 4 636 842 intitulé "Comb Filter "Hanging Dot" Eliminator". Il élimine les composantes parasites du signal de chrominance du signal de luminance verticale- ment interpolé Y' en se basant sur la grandeur du signal de détail vertical VDTL. Le signal Y' produit par le correcteur 44 de points en suspension est appliqué à un interpolateur horizontal de luminance 46 montré à la figure 8. Le circuit 46 interpole les échantillons pour une insertion entre des paires d'échantillons successifs dans chaque ligne du signal Y' afin de développer le signal Y" qui est dilaté à la fois verticalement et horizontalement relativement au signal vidéo produit par la source 22. Le circuit 46 est divisé en deux parties. Le montage qui traite le signal Y' pour produire le signal Y" est à l'intérieur d'une case 810 en pointillé. Le restant du montage montré à la figure 8 commande le montage 810 dans la case. Le signal de luminance verticalement dilaté Y' est appliqué au point d'entrée d'un démultiplexeur (ci- après démux) 812. Démux 812 applique les lignes des échantillons du signal de luminance Y' alternativement à une paire de mémoires de lignes 814 et 816. Le signal commandant démux 812 est produit en divisant la fréquence du signal de synchronisation horizontale HS par deux dans un diviseur de fréquence 832. Les points de sortie des mémoires de lignes 814 et 816 sont appliqués à des premier et second points respectifs d'entrée d'un mux 818. Mux 818 est commandé par le signal HS/2 produit par le diviseur de fréquence 832 (1) pour produire des échantil- lons de la mémoire de lignes 814 lorsque démux 812 applique les échantillons à la mémoire de lignes 816 et (2) pour produire des échantillons de la mémoire de lignes 816 lorsque démux 812 applique les échantillons à la mémoire de lignes 814. Les échantillons produits par mux 818 sont appli- qués à un élément à retard 820 qui est commandé par un signal d'horloge déclenché par la luminance LGCS' qui est produit par une porte ET 868 comme indiqué ci-dessous. L'élément à retard 820 applique des échantillons à un multiplicateur 824 et à un élément à retard 822. L'élément à retard 822 est également déclenché par le signal d'horloge LGCS' produit par la porte ET 868. Les échan- tillons produits par l'élément à retard 822 sont appliqués à un multiplicateur 826. Les multiplicateurs 824 et 826, qui sont des multiplicateurs conventionnels de 8 bits x 8 bits, graduent les valeurs d'échantillon produites par les éléments à retard respectifs 820 et 822 par des facteurs d'interpolation 8KH et 8(1-KH) obtenus par les circuits de division 878 et 880, respectivement. Les échantillons gradués produits par les circuits multiplica- teurs 824 et 826 sont additionnés dans un additionneur 828 et divisés par huit dans le montage de division de valeur d'échantillon 830 pour produire des échantillons repré- sentant le signal de luminance verticalement et horizon- talement dilaté Y". Le montage qui commande le montage d'interpolation 810 développe les valeurs d'adresse utilisées pour accéder aux mémoires de lignes 814 et 816 et les facteurs de graduation d'interpolation 8KH et 8(1-KH) utilisés par les multiplicateurs 824 et 826. Chacune des mémoires de lignes 814 et 816 est une mémoire à accès aléatoire. Les adresses utilisées pour accéder aux mémoires de lignes 814 et 816 sont respective- ment produites par les mux 836 et 834. Chacun des mux 834 et 836 est couplé pour recevoir un signal d'adresse de lecture d'éléments d'image de luminance LPRAS à des premiers points respectifs d'entrée d'un compteur d'adresses de lecture d'éléments d'image 838 et pour recevoir un signal d'adresse d'écriture d'éléments d'image de luminance LPWAS à des seconds points respec- tifs d'entrée d'un compteur d'adresse d'écriture d'éléments d'image 840. Les multiplexeurs 834 et 836 sont condition- * nés par le signal HS/2 produit par le diviseur de fréquence 832 pour appliquer le signal d'adresse d'écriture d'élé- ments d'image de luminance LPWAS à la mémoire de lignes qui est couplée pour recevoir les échantillons de luminance du démultiplexeur 812 et pour appliquer le signal d'adresse de lecture d'éléments d'image de luminance LPRAS à l'autre des mémoires de lignes. Le compteur d'adresses d'écriture 840 est un compteur à 10 bits, qui est déclenché par le signal d'horloge CK à 4 Fsc et qui est remis à zéro par le signal de synchronisation horizontale HS. Le compteur d'adresses de lecture 838 est un compteur à 10 bits pouvant être préétabli qui est déclenché par un signal d'horloge de luminance ayant subi l'intersection LGCS et qui est chargé de la valeur de position horizontale HPV (qui est produite par le circuit 38 commandé par le spectateur) en réponse à une version retardée du signal de synchronisation horizontale HS produite par un élément à retard 842. Le signal d'horloge LGCS également les facteurs d'échelle d'interpolation horizon- tale 8KHet 8(1-KH) utilisés pour développer le signa Y". Comme première étape du développement de ces facteurs, la valeur N (représentative du facteur d'agrandissement MF) est appliquée à un point d'entrée d'un adoitionneur 850. Le point de sortie de l'additionneur 850 est couplé au point d'entrée d'un registre 852 à 8 bits, qui est déclenché par le même signal d'horloge CK et remis à zéro par le signal de synchronisation horizontale HS. Le point de sortie du registre 852 est couplé à un second point d'entrée de l'additionneur 850. Le registre 852 et l'additionneur 850 forment un accumulateur 848 en modulo 256. Les quatre MSB de la valeur produite par le registre 852 sont appliqués au point d'entrée d'un élément à retard 862 à la fois directement et via des inverseurs respectifs 854, 856, 858 et 860. Le signal appliqué à l'élément à retard 862 est un signal de 8 bits. Les quatre bits produits par les inverseurs 854 à 860 sont les quatre MSB de ce signal à 8 bits et les quatre bits produits par le registre 852 forment directement les quatre LSB du signal. Le bit de poids fort du signal produit par le registre 852 et le bit de poids fort du signal produit par l'élément à retard 862 sont appliqués à la porte NON-ET 864 pour produire le signal de pause de compte horizontal de luminance LHCPS. Le signal LHCPS a une valeur de zéro logique uniquement lorsque deux échantillons successifs du signal interpolé Y" sont développés à partir de la même paire d'échantillons du signal Y'. En plus d'inhiber sélectivement le signal d'entrée d'horloge au compteur d'adresses de lecture 838, le signal LHCPS est retardé d'une période du signal d'horloge du système CK, via l'élément à retard 866,et est appliqué à la borne d'entrée de la porte ET 868. Une autre borne d'entrée de la porte ET 868 est couplée pour recevoir le signal d'horloge du système CK. Le signal produit par la porte ET 868 fait passer des échantillons successifs du signal Y' à travers les éléments à retard 820 et 822 pour une utilisation par les multiplicateurs d'interpolation 824 et 826. Lorsque les mêmes deux valeurs du signal Y' sont utilisées pour développer deux échantillons du signal Y", le signal d'horloge LGCS' ayant subi l'intersection appliqué aux éléments à retard 820 et 822, est inhibé pendant une période du signal d'horloge du système CK. Les échantillons produits par les éléments à retard 820 et 822 sont traités par les multiplicateurs 824 et 826 comme on l'a indiqué ci-dessus. Pour développer les facteurs d'échelle ou de graduation d'interpolation horizontale 8KH et 8(1-KH), la valeur représentée par les quatre LSB du signal produit par l'élément à retard 862 est ajoutée, dans un addition- neur 870, à une valeur de un qui est fournie par une source 872 de valeurs numériques. Le signal développé par l'additionneur 870 est appliqué à un diviseur 878 qui le divise par deux pour produire le premier facteur d'interpolation horizontale 8KH. Ce facteur est appliqué au multiplicateur d'interpolation 824. 26 26 1 2 9 De même, la valeur représentée par les quatre MSB du signal produit par l'élément à retard 862 est ajoutée, dans un additionneur 874, une valeur de un qui est produite par une source de valeurs numériques 876. Les valeurs développées par l'additionneur 874 sont divisées par deux dans le montage de division 880 pour produire le second facteur d'interpolation horizontale 8(1-KH). Ce facteur est appliqué au multiplicateur d'interpolation 826. Le fonctionnement de l'inverseur de lignes de chrominance 48 sera expliqué ensuite à l'aide de la figure 9. La colonne (b) à la figure 9 représente la phase des lignes successives du signal de chrominance (c'est-à-dire Li-Li_1) définissant l'image d'origine. Comme on peut le voir, la phase du signal de chrominance change de 180 sur une base ligne par ligne. Cela est dO au fait que la fréquence non modulée Fsc du signal de sous-porteuse couleur est un multiple impair de la moitié de la fréquence de balayage horizontal FH (c'est-à-dire Fsc = (455/2) x FH)). Cependant, lorsque les lignes des échantillons sont répétées pour étendre verticalement l'image d'origine, le signal de chrominance ne maintient pas toujours la relation de phase d'une ligne à l'autre. La colonne (d) de la figure 9 représente la phase du signal de chrominance verticalement étendu C à la sortie du séparateur 40 de Y/C. La séquence des lignes des échantillons de chrominance dans la colonne(d) de la figure 9 est la même que celle montrée dans le diagramme des temps de la figure 5(d). Le signal de chrominance verticalement étendu sur les lignes 2, 3, 4 et 5 est déphasé de 180 en comparaison avec la phase souhaitée du signal de chrominance (c'est-à-dire changement de phase de 180 sur une base ligne par ligne). Selon l'invention, un inverseur de lignes de chrominance 48 inverse sélectivement la polarité du signal de chrominance C en réponse au signal d'inversion de ligne de chrominance CLINV (que l'on peut voir à la figure 9(e)) pour restaurer la cohérence de phase. Le circuit 48 commence à inverser la polarité des échantillons de chrominance lorsque deux nouvelles lignes d'échantillons de chrominance (telles que les lignes L2L1 et L2-L1) sont produites des deux mêmes lignes des échantillons d'origine (comme L1 et L2). Il continue à inverser la polarité des lignes successives des échantillons de chrominance (telles que les lignes L3-L2, L4-L3 et L5-L4) jusqu'à ce que deux nouvelles lignes d'échantillons de chrominance (telles que les lignes L5-L4 et L5-L4) soient de nouveau produites en utilisant deux lignes identiques des échantillons d'origine (telles que les lignes L4 et L5). La colonne (f) de la figure 9 montre le signal de chrominance dont la phase est corrigée C' à la sortie de l'inverseur de chrominance 48. Comme on peut le voir, la phase du signal de chrominance verticalement étendu C' varie de 180 sur une base ligne par ligne. L'inverseur de lignes de chrominance 48 peut consister en un certain nombre d'inverseurs et multi- plexeurs pour inverser sélectivement la polarité. du signal de chrominance verticalement dilaté C. Toute personne compétente en la technique des circuits de traitement de signaux vidéo numériques sera capable de construire un inverseur approprié de chrominance à partir de la description donnée ci-dessus en conjonction avec la figure 9. La figure 10 donne un schéma-bloc d'un circuit 1000 pour produire le signal d'inversion de lignes de chrominance CLINV, que l'on utilise pour inverser sélectivement la polarité du signal de chrominance verticalement dilaté. Le circuit générateur de signaux d'inversion de lignes de chrominance 1000 répond aux signaux suivants d'entrée: Le signal de synchronisation horizontale HS. Le bit de moindre poids (LSB) du signal d'adresse de lecture de ligne LNRAS. 35. Un signal mouvement/arrêt M/W. Un signal drapeau de trame FFS. Le signal d'adresse de lecture de ligne LNRAS est remis à l'état initial en réponse au signal retardé de synchronisation verticale DVS et est incrémenté par un signal de synchronisation horizontale GHSS ayant passé par une porte, comme le montre la figure 3. Le signal LNRAS incrémente sa valeur une fois par période d'une ligne horizontale (1H) à moins qu'une ligne d'échantillons doive être répétée pour étendre verticalement l'image. Lorsque le facteur d'agrandissement MF est un, le signal LNRAS est incrémenté à chaque ligne horizontale. Dans cette situation, LSB du signal LNRAS bascule entre un un logique et un zéro logique à la fréquence de ligne horizontale FH. Lorsque le facteur d'agrandissement MF est deux, le signal LNRAS est incrémenté toutes les deux lignes horizontales. Dans cette situation; le LSB du signal LNRAS bascule entre des valeurs haute et basse à la moitié de la fréquence de ligne (FH/2). En mode de zoom de mouvement, M/S devient haut. Dans ce mode, les trames reçues sont inscrites dans la mémoire de trame 28, sont rapprochées et sont visualisées sur l'écran de télévision pour produire un effet de zoom mobile. En mode de zoom arrêté sur une trame, le signal M/-Sest porté à l'état bas. Dans ce mode, une première des deux trames est inscrites dans la mémoire de trame 28 puis est lue de manière répétitive, rappro- chée et visualisée sur l'écran de télévision pour produire un zoom arrêté. Le signal drapeau de trame FFS a une période de 262H pendant la première trame F1 et une période de 263H pendant la seconde trame F2 à la manière montrée par le schéma des temps (a) de la figure 11. Le signal drapeau de trame FFS est appliqué à la borne d'entrée de données d'une bascule ou flip-flop 1002. La bascule 1002 est déclenchée par le signal d'horloge CK à 4Fsc. La sortie de la bascule 1002 est inversée (par un inverseur 1004) et est appliquée à une seconde bascule ou flip flop 1006. La bascule 1006 est également déclenchée par le signal d'horloge CK à 4FSc. Les sorties des deux bascules 1002 et 1006 subissent une intersection logique dans uhe porte ET 1008. La sortie TS1 de la porte ET 1008 est utilisée pour initialiser une bascule ou flip-flop 1012 et pour déclencher une bascule ou flip-flop 1014. Le signal TS1 est une impulsion de tendance positive ayant une durée de i cycle du signal d'horloge CK à 4 Fc au début de sc chaque première trame F1 de 262 lignes horizontales comme cela est représenté par le schéma des temps (b) de la figure 11. Les sorties TS2 et TS3 de ces bascules ou flip- flops 1012 et 1014 sont appliquées à une porte OU exclusif. La sortie TS4 de la porte OU exclusif et le LSB du signal d'adresse de lecture de ligne LNRAS sont appliqués à une seconde porte OU exclusif1018. La sortie de la seconde porte OU exclusif 1018 est le signal d'inversion de lignes de chrominance. La bascule 1012 applique le signal de référence de phase TS2 à la seconde porte OU exclusif 1018 pour une comparaison avec Le LSB du signal LNRAS. Le signal de référence de phase TS2 est remis à l'état initial au début de chaque première trame F1 et bascule entre un un logique et un zéro logique à la fréquence de ligne FH. Lorsque le récepteur de télévision 20 est en mode de zoom avec mouvement, le signal M/S est porté à l'état haut. Cela force la sortie TS3 de la bascule 1014 à passer à l'état bas. Lorsque TS3 est bas, la porte OU exclusif 1016 laisse passer le signal de référence TS2 sans l'altérer. Lorsque le récepteur de télévision 20 est en mode de zoom arrêté sur une trame, la signal M/n passe à l'état bas. Lorsque le signal M r est bas, la sortie TS3 de la bascule 1014 bascule entre un un logique et un zéro logique à la fréquence de trame double à la manière montrée par le diagramme des temps (c) de la figure 11. Lorsque le signal TS3 est haut, la porte OU exclusif 1016 inverse le signal de référence de phase TS2. Autrement, le signal de référence de phase TS2 passe sans être altéré. Le signal TS1 initialise la bascule 1012 au début de chaque première trame FF afin d'assurer que le signal de référence de phase TS2 débutera à un état identique (c'est-à-dire un zéro logique) à chaque trame, quelle que soit celle des deux trames ( la première trame F1 de 262H ou la seconde trame F2 de 263 H) qui est couramment extraite de la mémoire de trame 28. Comme le signal de référence de phase TS2 est remis à l'état initial au début de la première trame F1 et comme il y a un nombre pair de lignes (c'est-à-dire 262) dans la première trame. le signal de référence de phase TS2 commence automatiquement par un état identique (c'est-à-dire un zéro logique) au début de la seconde trame F2 (sans cune nécessité d'initialisation additionnelle au début de la seconde trame). Le signal de référence de phase TS2 est, cependantremis à l'état initial au début de la première trame F1 parce qu'il y a un nombre impair de lignes dans la seconde trame F2 (c'est-à-dire 263 lignes). Le signal TS3 est un zéro logique lorsque le récepteur de télévision 20 est en mode de zoom avec mouve- ment. Cela conditionne la porte OU exclusif 1016 pour laisser passer le signal de référebce TS2 sans l'altérer. Dans le mode de zoom à l'arrêt sur une trame, le signal de référence de phase TS2 est cependant inversé à une trame double sur deux en utilisant le signal TS3. Cela est ainsi parce qu'une seule trame simple du signal vidéo reçu est utilisée demanière répétitive pour produire toutes les trames simples dans une séquence de 4 trames dans le modedezoomarrêté sur une trame. Le signal de chrominance verticalement dilaté et dont la phase estrestauréeC' à la sortie de l'inverseur de lignes de chrominance 48 est appliqué à un dilateur horizontal de chrominance 50 selon les principes de 2626 1 29 l'invention. Le dilateur horizontal de chrominance 50 étend le signal de chrominance verticalement dilaté C' en direction horizontale en répétant sélectivement les élé- ments d'image de chrominance et en inversant la polarité du signal de chrominance horizontalement dilaté pour restaurer la cohérence de phase du signal de sortie C". Le processus utilisé pour dilater horizontale- ment le signal de chrominance puis restaurer la phase du signal de chrominance horizontalement dilaté sera maintenant expliqué en se référant à la figure 12. Le matériel utilisé pour réaliser le processus ci-dessus sera alors expliqué en référence aux figures 13-16. Le montage utilisé pour dilater horizontalement le signal de chrominance C' est généralement similaire au montage 48 de la figure 8 pour dilater le signal de luminance Y' en direction horizontale. Le schéma des temps (a) de la figure 12 montre les échantillons numériques de chrominance SO, S1, S2.. représentatifs du signal de chrominance C', qui doit être horizontalement dilaté. Les échantillons de chrominance S0, S1, S2... se produisent à la fréquence de 4 Fsc. Pour simplifier l'illustration, on suppose que le signal de ci.rominance C' a la même fréquence et la même phase que le signal de salve couleur. Physiquement, cela représente une teinte de couleur jaune sur l'écran de télévision. Dans le schéma des temps de la figure 12(b), des paires successives d'échantillons de chrominance (S0, S1), (S2, S3), (S4, S5), (S6, S7), (S8, S9)... sont à leur tour représentées par des échantillons de couleur équivalente C0, C1, C2, C3, C4... se présentant à la fréquence de 2 FsC. La fréquence d'échantillonnage de chrominance équivalente 2 Fc est mieux qu'adéquate pour sc reproduire tout le spectre des signaux de chrominance. Le diagramme des temps de la figure 12(c) montre les positions successives X0,, Xl X2,... correspondant aux nouveaux échantillons de chrominance pour l'image agrandie. Pour produire les nouvelles positions d'échantillon de chrominance XO X, X1, X2..., l'espace entre des éléments d'image successifs équivalents de chrominance CO, C1, C2... est divisé en 256 parties. Les positions successives des nouveaux éléments d'image dechrominance sont alors déterminées en ajoutant de manière répétitive une valeur numérique incrémentielle N (entre 128 et 255) à un accumulateur module 256 (M = 256). Les valeurs numériques représentatives des éléments d'image de chrominance correspondant aux positions XO, x, X X2... des éléments d'image de chrominance sont ensuite déterminées. Dans l'algorithme représenté à la figure 12, les valeurs numériques des nouveaux éléments d'image de chrominance sont supposées être les mêmes que les valeurs des éléments d'image de chrominance équivalents immédiatement précédents, comme cela est montré par le diagramme des temps (d). Par exemple, les valeurs des nouveaux éléments d'image de chrominance qui correspondent aux positions X0, X1, X2, X3, X4, X X X7. sont établies à C0, CO, C1, C2, C3, C3, C4, C5..., respecti- vement. Dans le diagramme des temps de la figure 12, e,. les éléments d'image de chrominance nouvellement produits C0, C0, C1, C2, C3, C3, C4, C5... (correspondant aux positions d'élément d'image X., X1, X2, X3, X4, X5, X6, X7... sont remplacés par leurs valeurs d'origine respectives: (S O, S1), (SO S1), (S2, S3), (S4, S5), (S6, S7), (S6, S7), (S8,S9), (S10, S1l).... respectivement. On peut voir du schéma des temps de la figure 12' e., que les polarités des éléments d'image de chrominance nouvellement produits correspondant aux positions X1, X2, X3 et X4 sont inversées en comparaison avec le signal de chrominance C' montré au diagramme (a). Pour reproduire fidèlement les couleurs d'origine (comme le jaune) dans l'image agrandie, la phase du signal de chrominance horizontalement dilaté doit rester la même que la phase du signal de chrominance C' d'origine qui est dilaté. Tous les changements de phase du signal reconstruit de chrominance dégradent la reproduction des couleurs sur l'écran de télévision. Le schéma des temps de la figure 12(f) représente un signal d'inversion d'élément d'image de chrominance CPINV. La polarité du signal de chrominance horizontalement dilaté, représenté par le diagramme des temps de la figure 12(e), est inversée en réponse au signal CPINV pour développer le signal de chrominance horizontalement dilaté et dont la phase est restaurée C" montré sur le diagramme des temps (g). Les figures 13 et 15 montrent le matériel utilisé pour réaliser le processus de la figure 12. Le montage de la figure 13 est utilisé (1) pour répéter sélectivement les éléments d'image de chrominance pour étirer le signal de chrominance C' en direction horizontale et (2) pour inverser sélectivement la polarité du signal de chromi- nance horizontalement étiré pour restaurer la cohérence de phase dans le signal de sortie C". Le montage représenté à la figure 15 est employé pour produire divers signaux de commande utilisés dans le montage de la figure 13. Les figures 14 et 16 sont des diagrammes des temps utiles à la compréhension des circuits des figures 13 et 15 respectivement. Comme le montre la figure 13, le signal de chrominance verticalement dilaté et dont la phase est restau- rée C' de l'inverseur de lignes de chrominance est appliqué à un démultiplexeur 1302. Le démux 1302 applique les lignes d'échantillons du signal de chrominance C' alternativement à une paire de mémoires à accès aléatoire de lignes 1304 et 1306. Le signal commandant le démux 1302 est produit en coupant la fréquence du signal de synchro- nisation horizontale HS en deux dans un diviseur de fréquence 1308. Les points de sortie des mémoires de lignes 1304 et 1306 sont couplés à des premier et second points respectifs d'entrée d'un multiplexeur 1310. Le mux 1310 est commandé par le signal produit par le diviseur de fréquence 1308 pour produire des échantillons de la mémoire de lignes 1304 lorsque le démux 1302 est conditionné pour appliquer des échantillons à la mémoire de lignes 1306. Le mux 1310 est conditionné pour produire des échantillons de la mémoire 1306 lorsque le démux 1302 est conditionné pour appliquer des échantillons à la mémoire de lignes 1304. La sortie du mux 1310 est appliquée à une paire de verrouillages 1314 et 1316. Les deux verrouillages 1314 et 1316 sont respectivement déclenchés par un premier signal d'horloge ayant subi l'intersection CGCS' qui se présente en synchronisme avec un signal d'horloge à...2 Fc se et un second signal d'horloge ayant subi l'intersection CGCS" se présentant en synchronisme avec un signal d'horloge à 2 Fc. Les sorties des deux verrouillages 1314 et 1316 sont appliquées à un mux 1318 commandé par un signal de commande MCS. La sortie de muxl318 est appliquée à un inverseur d'élément d'image de chrominance 1320. L'inverseur 1320,en réponse au signal d'inversion d'élément d'image de chrominance CPINV, inverse sélectivement la polarité du signal de chrominance horizontalement dilaté, pour ainsi restaurer la cohérence de phase dans le signal de sortie C". Chacune des mémoires de lignes 1304 et 1306 est une mémoire à accès aléatoire. Les valeurs d'adresse utilisées pour accéder à la mémoire de lignes 1304 sont produites par un mux 1330. Les valeurs d'adresse utilisées pour accéder à la mémoire de lignes 1306 sont produites par le mux 1332. Chacun des mux 1330 et 1332 est couplé pour recevoir un signal d'adresse de lecture d'éléments d'image de chrominance CPRAS à des premiers points respectifs d'entrée d'un compteur d'adresses de lecture d'éléments d'image 1334 et pour recevoir un signal d'adresse d'écriture d'éléments d'image de chrominance CPWAS à des seconds points respectifs d'entrée d'un compteur d'adresses d'écriture d'éléments d'image 1336. Les mux 1330 et 1332 sont conditionnés par le signal HS/2 qui est produit par le diviseur de fréquence 1308 pour appliquer le signal d'adresse d'écriture d'éléments d'image de chrominance CPWAS à la mémoire de lignes couplée pour recevoir les échantillons de chrominance de démux 1302 et pour appliquer le signal d'adresse de lecture d'éléments d'image de chrominance CPRAS à l'autre des mémoires de lignes. Le compteur d'adresses d'écriture 1336 est un compteur à 10 bits qui est déclenché par le signal d'horloge CK à 4 Fsc et qui est remis à zéro par le signal de synchronisation horizontale HS. Le compteur d'adresses de lecture 1334 est un compteur à 10 bits pouvant être préétabli qui est déclenché par un signal d'horloge de chrominance ayant subi l'intersection CGCS et qui est chargé de la valeur de position horizontale HPV (produite par le circuit 38 commandé par le spectateur en réponse à un signal de charge de position horizontale de chrominance CHPLS. Comme le montrent les figures 13 et 15, le signal d'horloge de chrominance ayant subi l'intersection CGCS est la combinaison logique du signal d'horloge à 4 FSc sc et d'un signal de pause de compte horizontal de chromi- nanceCHCPS. Le signal CHCPS empêche le compteur d'adresses de lecture d'éléments d'image 1334 d'incrémenter lorsqu'un échantillon équivalent de chrominance (tel que C3) est répété pour dilater le signal de chrominance C' en direc- tion horizontale. Le fonctionnement du circuit de la figure 13 sera maintenant expliqué à l'aide des diagrammes des temps de la figure 14. Il faut rappeler que le compteur d'adresses de lecture d'éléments d'image 1334 est déclenché par le signal d'horloge de chrominance ayant subi l'intersection CGCS. Le signal d'horloge de chrominance ayant subi l'intersection CGCS, produit par la combinaison logique du signal d'horloge à 4 F c avec le signal de pause de compte horizontal de chrominance CHCPS, est montré par le diagramme des temps de la figure 14(g). La sortie CPRAS du compteur d'adresses de lecture d'éléments d'image 1334 est montrée par le diagramme des temps de la figure 14 Le mux 1310 produit un courant d'éléments d'image de chrominance S0, S1, S2, S3, S4, S4, S4.... indiqués sur le diagramme des temps de la figure 14(i). Les éléments d'image de chrominance S., S1, S2 sont simultanément appliqués aux verrouillages 1314 et 1316 qui sont respectivement déclenchés par les premier et second signaux d'horloge ayant subi l'intersection CGCS1' et CGCS2" qui sont montrés sur les diagrammes des temps (k) et (1). Les signaux d'horloge ayant subi l'intersection CGCS' et CGCS" sont produits par combinai- son d'un signal de pause de verrouillage LPS (diagramme ()) avec les signaux d'horloge 2F et 2 F.respective- (j)) avec le s sgaxdhroe2Fce t 2Fesete- ment. Les diagrammes des temps (m) et (n) montrent respec- tivement les sorties des verrouillages 1314 et 1316 Le mux 1318, répondant au signal de commanoe MCS (diagramme (p)), combine les sorties des deux verrouil- 2-u lages 1314 et 1316 à la manière montrée au diagramme des temps (q). La sortie réelle de mux 1318, représentée par le diagramme des temps (r), se produit en synchronisme avec le signal CK d'horloge du système à 4 Fsc. Dans la sortie de mux, la paire d'éléments d'image de chrominance S2 et S3 (c'est-à-dire l'échantillon équivalent de chrominance C1) se répète pour étirer horizontalement le signal de chrominance C'. La sortie de mux 1318 est appliquée à l'inverseur d'éléments d'image de chrominance 1320. L'inverseur 1320, en réponse au signal d'inversion d'éléments d'image de chrominance CPINV (diagramme des temps (s)), inverse la polarité des éléments d'image de chrominance à la manière montrée au diagramme des temps (t) pour restaurer la cohérence de phase du signal de sortie C". La figure 15 donne un schéma-bloc du montage employé pour produire les divers signaux de commande CHPLS, CHCPS, CGCS. CGCS', CGCS", MCS et CPINV utilisés dans le montage de la figure 13. A cette fin, une valeur incrémentielle N de 8 bits (qui varie entre 128 et 255) est appliquée à une paire de verrouillages connectés en cascade 1502 et 1504. Le verrouillage 1502 est déclenché par le signal de synchronisation verticale VS. Le verrouil- lage 1504 est remis à l'état initial par un signal RST1 et déclenché par le signal d'horloge à 2 FS sc La valeur incrémentielle de 8 bits N du verrouillage 1504 est appliquée à un point d'entrée d'un additionneur 1506. Le point de sortie de l'additionneur 1506 est couplé au point d'entrée d'un registre à 8 bits 1508. Le registre 1508 est vidé par le premier signal RST1 de remise à l'état initial et est déclenché par le signal d'horloge à 2 Fsc. Le point de sortie du registre 1508 est s couplé à un second point d'entrée de l'additionneur 1506. Le registre 1508 et l'additionneur 1506 forment un accumu- lateur 1510 en modulo 256. Le bit de poids fort (MSB) de la valeur produite par le registre 1508 est appliqué à une première borne d'entrée d'une porte NON-ET 1512 et à un inverseur 1514. La sortie de l'inverseur est retardée d'une période du signal d'horloge à 2 Fsc via une bascule ou flip-flop 1516. Le MSB retardé et inversé est appliqué à la seconde borne d'entrée de la porte NON-ET 1512. La sortie de la porte NON-ET 1512, retardée d'environ deux périodes du signal d'horloge à 4 Fsc (via une bascule ou flip-flop 1518) est le signal de pause de compte horizon- tal de chrominance CHCPS. Le signal de pause de compte horizontal de chrominance CHCPS est combiné avec le signal d'horloge CK à 4 Fc dans une porte ET 1520 pour produire le signal sC d'horloge de chrominance ayant suvi l'intersection CGCS. Le signal CGCS déclenche le compteur d'adresses de lecture d'éléments d'image de chrominance 1334. Le signal de pause de compte horizontal de chrominance CHCPS est retardé d'une période du signal d'horloge 4Fsc via une bascule ou flip-flop 1522 pour produire l'impulsion de pause de verrouillage LPS. Le signal LPS est utilisé pour inhiber sélectivement les verrouillages 1314 et 1316. Le montage 1550, répondant au signal de synchro- nisation horizontale HS, développe les signaux de commande RST1 et CHPLS (c'est-à-dire le signal de charge de position horizontale de chrominance) indiquésci-dessus. De plus, le montage 1550 développe un second signal de remise à l'état initial RST2. Le second signal RST2 vide une paire de bascules 1572 et 1592. La bascule 1572 produit le signal de commande de multiplexeur MCS et les premier et second signaux d'horloge ayant subi l'intersection CGCS' et CGCS". La bascule 1592 produit le signal d'inversion d'élémentsd'image ce chrominance CPINV. Le signal de synchronisation horizontale HS est appliqué à une bascule ou flip-flop 1552 qui est déclenché par le signal d'horloge CK à 4 F c. On se sc réfère à la figure 16 pour les diagrammes des temps. La sortie A de la bascule 1552 est inversée par un inverseur 1554. La sortie inversée Aest appliquée à une bascule 1556, également déclenchée par le signal d'horloge CK à 4 Fsc. Les sorties A et B des deux bascules ou flip-flops 1552 ou 1556 sont appliquées à une porte NON-ET 1558. La sortie C de la porte NON-ET 1558 est le second signal de remise à l'état initial RST2. La porte 1558 produit une impulsion négative dont la durée est d'une période du signal d'horloge CK à 4 FSc en réponse au flanc montant sc du signal de synchronisation horizontale HS. La sortie B de la bascule 1556 est retardée d'environ une période du signal d'horloge à 2 Fsc via une bascule 1560. La sortie retardée D de la bascule 1560 est inversée par l'inverseur 1562. La sortie inversée Test appliquée à une bascule 1564 du type T, déclenchée par le signal d'horloge CK à 4 Fsc. La sortie E oe la bascule 1564 est le premier signal RST1 de remise à l'état initial. Les diagrammes des temps (m) à (v) de la figure 16 représentent les signaux respectifs A', B'...etc., 262612g produits en réponse à un flanc tombant du signal de synchronisation horizontale HS. Les sorties D' et E' des deux bascules 1560 et 1564 sont appliquées à une porte NON -ET 1566. La porte NON-ET 1566 produit une impulsion négative F', montrée par le diagramme de temps (u) de la figure 16, dont la largeur est une période du signal d'horloge CK à 4 FSc ten réponse à un flanc tombant du signal de synchronisation horizontale HS' représenté par le diagramme des temps (m) de la figure 16. La sortie F' de la porte NON-ET 1566 est retardée d'environ une période du signal d'horloge 4 Fsc via une bascule s c 1568 en T pour produire le signal de charge de position horizontale de chrominance CHPLS, montré sur le diagramme des temps (v) de la figure 16. Pour produire le signal de commande MCS du multiplexeur et les premier et second signaux d'horloge CGCS' et CGCS" ayant subi l'intersection, le signal d'horloge 4Fsc est appliqué à la borne d'entrée d'horloge de la bascule 1572. La bascule 1572 est vidée par le second signal de remise à l'état initial RST2. La sortie Q de la bascule 1572 est appliquée à la borne d'entrée de données d'une bascule 1574 déclenchée par le signal d'horloge 4 Fsc. La sortie de la bascule 1574 estle signal de commande de multiplexeur MCS. Les sorties Q et Q de la bascule 1572 sont appliquées aux premières bornes d'entrée d'une paire de portes ET 1576 et 1578. Les secondes bornes d'entrée des portes ET 1576 et 1578 sont couplées pour recevoir le signal d'horloge CK à 4 Fsc. Les sorties des deux portes s ET sont respectivement les deux signaux 2 Fsc et 2 Fsc. s c s c Les signaux d'horloge 2 Fsc et 2 Fsc sont combinés avec le signal de pause de verrouillage LPS via les portes ET 1581 et 1582 pour produire les signaux respectifs d'horloge ayant subi l'intersection CGCS" et CGCS' Pour développer le signal d'inversion d'éléments d'image de chrominance CPINV, la bascule 1592 est vidée par le second signal de remise à l'état initial RST2 et est déclenchée par le signal de pause de compte horizontal de chrominance CHCPS. La sortie Q de la bascule 1592, retardée d'une période du signal d'horloge à 2 Fsc dans un élément à retard 1594, est le signal d'inversion d'éléments d'image de chrominance CPINV. Les signaux de luminance et de chrominance verticalement et horizontalement dilatés Y" et C" sont couplés à un circuit conventionnel de traitement de luminance/chrominance 52 tel que montré à la figure 1. Les sorties R, G et B du circuit 52 sont appliquées à un tube-image 54 pour la production d'une image agrandie. R E V E N D I CA T I 0 N S 1.- Appareil pour modifier la taille des objets dans une image de télévision sans changer la taille de la trame, caractérisé par Des premiers moyens (1302-1306, 1310), répondant à un signal vidéo de télévision reçu qui contient des composantes de luminance, de chrominance, pour les échan- tillonner et produire un nombre prédéterminé d'échantil- lons de la composante de chrominance vidéo de télévision par ligne et un nombre prédéterminé de lignes par trame à une borne de sortie; des seconds moyens (1334), couplés aux premiers moyens,pour modifier le nombre d'échantillons de chromi- nance par ligne produits à ladite borne de sortie et changer ainsi la largeur de ladite image de télévision; lesdits seconds moyens comprenant des moyens (1330, 1332) pour provoquer un conditionnement desdits premiers moyens pour répéter des échantillons produits à ladite borne de sortie par groupes de K/R, o K est le nombre d'échantillons dans un cycle de sous-porteuse couleur et o R est un multiple entier comprenant l'un de deux; et des troisièmes moyens (50) couplés à ladite borne de sortie pour inverser sélectivement la polarité de certains des échantillons de chrominance. 2.- Appareil selon la revendication 1, caractérisé par un moyen pour répéter les lignes des échantillons de chrominance et pour inverser sélectivement la polarité de certaines des lignes des échantillons de chrominance. 3.- Appareil selon la revendication 1, caractérisé en ce que: le signal vidéo de télévision reçu contient des signaux de synchronisation horizontale et verticale; et comprenant une source (24) du signal d'horloge du système; lesdits premiers moyens (1302-1306, 1310) comprennent un moyen formant mémoire pour stocker les échantillons en réponse à un signal d'adresse d'écriture et pour produire lesdits échantillons à un point de sortie en réponse à un signal d'adresse de lecture; lesdits seconds moyens (1334) comprennent un moyen répondant au signal d'horloge du système et aux signaux de synchronisation horizontale et verticale pour produire le signal d'adresse d'écriture; ledit signal d'adresse d'écriture ayant une composante d'adresse de ligne qui est remise à l'état initial en réponse au signal de synchronisation verticale et qui est incrémentée en réponse au signal de synchronisation horizontale; ledit signal d'adresse d'écriture ayant de plus une composante d'adresse d'élément d'image qui est remise à l'état initial en réponse au signal de synchronisation horizontale.et qui est incrémentée en réponse au signal d'horloge du s.ème; un moyen (34) répondant au signal d'horloge du système et aux signaux de synchronisation horizontale et verticale pour produire le signal d'adresse ce lecture; ledit signal d'adresse de lecture ayant une composante d'adresse de ligne qui est remise à l'état initial en réponse au signal de synchronisation verticale et qui est incrémentée en réponse au signal de synchronisation horizontale, ledit signal d'adresse de lecture ayant de plus une composante d'adresse d'élément d'image qui est remise à l'état initial en réponse au signal de synchroni- sation horizontale et qui est incrémentée en réponse au signal d'horloge du système; un moyen répondant à un facteur d'agrandissement pour produire un signal d'inhibition; ledit signal d'inhibition inhibant sélectivement le moyen générateur de signaux d'adresse de lecture pour incrémenter au moins l'une des composantes d'adresse de ligne et d'élément d'image du signal d'adresse de lecture, afin de forcer ainsi des lignes ou éléments d'image choisis du signal vidéo à se répéter à la sortie du moyen formant mémoire; et ledit troisième moyen comprend un moyen répondant au signal d'inhibition pour inverser sélectivement la polarité du signal de chrominance afin de restaurer sa cohérence de phase. 4.- Appareil selon la revendication 3, caractérisé en ce que le signal vidéo de télévision a la forme d'un signal vidéo entrelacé définissant de manière alternée une trame impaire et une trame paire. 5.- Appareil selon la revendication 4, caractérisé en ce que le moyen formant mémoire (28) a une capacité de stocker au moins une trame du signal vidéo de télévision. 6.- Appareil selon la revendication 3, caractérisé en ce que les composantes d'adresse de ligne et d'élément d'image du signal d'adresse de lecture sontremises à l'état initial aux adresses respectives initiales de ligne et d'élément d'image en réponse aux signaux de synchronisation verticale et horizontale; lesoites adresses initiales de ligne et d'élément d'image dudit signal d'adresse de lecture définissant la position de la portion de l'image d'origine dont la taille doit être modifiée. 7.- Appareil selon la revendication 3, caractérisé en ce que le moyen générateur de signaux d'inhibition (1522) est de plus sensible au signal de synchronisation horizontale; o ledit signal d'inhibition empêche sélectivement ledit moyen générateur de signaux d'adresse de lecture d'incrémenter la composante d'adresse de ligne du signal d'adresse de lecture, pour ainsi forcer des lignes choisies du signal vidéo à se répéter à la sortie du moyen formant mémoire. 8.- Appareil selon la revendication 7, caractérisé en ce que le moyen générateur de signaux d'inhibition comprend: une source d'une valeur numérique N, o N est un nombre positif représentatif du facteur d'agrandissement; un moyen d'accumulation (310) de valeurs numériques en modulo M, qui est couplé à la source de la valeur numérique N et qui répond au signal de synchronisa- tion horizontale pour ajouter ladite valeur numérique N à une valeur numérique stockée, et pour stocker la somme résultante (modulo M) en tant que valeur numérique stockée; et un moyen couplé audit moyen accumulant la valeur numérique en modulo M et répondant à la valeur de la somme ainsi développée et audit signal de synchronisation horizontale pour produire ledit signal d'inhibition; ladite image agrandie étant accrue en taille le long de la dimension verticale o'un facteur de M/N relativement à ladite image non agrandie. 9.- Appareil selon la revendication 8, caractérisé en ce que le moyen générateur de signaux d'adresse oe lecture (34) comprend un moyen pour produire la composante d'adresse de ligne du signal d'adresse de lecture, et un moyen additionnel pour produire sa compo- sante d'adresse d'élément d'image; le moyen pour produire la composante d'adresse de ligne du signal d'adresse de lecture comprenant: un compteur qui est chargé d'une adresse de départ de ligne initiale en réponse au signal de synchro- nisation verticale, et qui est déclenché par un signal de temporisation ayant subi l'intersection; et un moyen couplé pour recevoir le signal de synchronisation horizontale et le signal d'inhibition afin de produire le signal de temporisation ayant subi l'intersection. 10.- Appareil selon la revendication 8, caractérisé en ce que le moyen d'inversion de polarité (1320) comprend un moyen répondant au bit de moindre poids (LSB) de la composante d'adresse de ligne du signal d'adresse de lecture. 11.- Appareil selon la revendication 10, caractérisé par un moyen pour augmenter la dimension horizontale de l'image non agrandie par un second facteur d'agrandissement, caractérisé en ce qu'il comprend: un moyen formant mémoire de lignes(814, 816) pour stocker des échantillons numériques de chrominance, couplé à son point d'entrée en réponse à un signal d'adresse d'écriture d'élémentsd'image, et pour produire lesdits échantillons à son point de sortie en réponse à un signal d'adresse de lecture d'éléments d'image; un moyen répondant au signal d'horloge du système et au signal de synchronisation horizontale pour produire le signal d'adresse d'écriture d'éléments d'image; ledit signal d'adresse d'écriture d'éléments d'image étant remis à l'état initial en réponse au signal de synchronisation horizontale et incrémenté en réponse au signal d'horloge du système; un moyen répondant au signal d'horloge du système et au signal de synchronisation horizontale pour produire le signal d'adresse de lecture d'éléments d'image; ledit signal d'adresse de lecture d'éléments d'image étant remis à l'état initial en réponse au signal de synchronisation horizontale et incrémenté en réponse au signal d'horloge dudit système; un moyen répondant au second facteur d'agran- dissement et au signal d'horloge du système pour produire un second signal d'inhibition; ledit second signal d'inhibition empêchant sélectivement le moyen générateur de signaux d'adresse de lecture d'éléments d'image d'augmenter ledit signal d'adresse de lecture d'éléments d'image, pour ainsi forcer des échantillons choisis du signal de chrominance à se répéter à la sortie du moyen formant mémoire de lignes; et un moyen couplé audit moyen formant mémoire de lignes et répondant au second signal d'inhibition pour inverser sélectivement la polarité des échantillons de chrominance d'une manière à restaurer leur cohérence de phase avec le signal de sous-porteuse couleur. 12.- Appareil selon la revendication 11, caractérisé en ce que le second moyen générateur de signaux d'inhibition comprend: une source d'une valeur numérique N', o N' est un nombre positif représentatif du second facteur d'agran- dissement; un moyen d'accumulation de valeurs numériques en modulo M' ( 848) couplé à ladite source de la valeur numérique N' et répondant audit signal d'horloge du système pour ajouter la valeur numérique N' à une valeur numérique stockée, et pour stocker la somme résultante (modulo M') en tant que valeur numérique stockée; et un moyen couplé au moyen accumulant une valeur numérique modulo N' et répondant à la valeur de la somme ainsi développée et au signal d'horloge du système pour produire le second signal d'inhibition; ladite image agrandie étant accrue en taille le long de sa dimension horizontale d'un facteur de M'/N' relativement à l'image non agrandie. 13.- Appareil selon la revendication 12, caractérisé en ce que le moyen générateur de signaux d'adresse de lecture d'éléments d'image (133L) comprend: un compteur qui est chargé d'une adresse de départ d'élément d'image initial en réponse au signal de synchronisation horizontale et qui est déclenché par le signal d'horloge ayant subi l'intersection; et un moyen couplé pour recevoir le signal d'horloge du système et le second signal d'inhibition afin de produire le signal d'horloge ayant subi l'inter- section. 14.- Appareil selon la revendication 13, caractérisé en ce que le moyen formant mémoire de lignes (814, 816) comprend une paire de mémoires de lignes qui sont alternativement lues et écrites en réponse au signal de synchronisation horizontale. 15.- Appareil selon la revendication 14, caractérisé en ce que le second moyen mentionné d'inversion de polarité (1000) comprend un moyen répondant au bit de moindre poids (LSB) du signal d'adresse de lecture d'éléments d'image.