FR 2628236 A1 19890908 FR 8802557 A 19880301 REPUBLIQUE FRAN AISE N de publication: 2 628 236 (à n'utiliser que pour les INSTITUT NATIONAL commandes de reproduction) INSTITUT NATIONAL DE LA PROPRIÉTÉ INDUSTRIELLE L No d'enregistrement national 88 02557 PARIS (3 Int Cl4: G 06 F 15/16. @ DEMANDE DEBREVET. D'INVENTION A1 ) Date de dépôt: 1er mars 1988. Q Demandeur(s): APRIL SA., Société anonyme. - FR. Priorité Inventeur(s): Dominique Biehlmann Alain Ret:; Marc Saumade. Date de la mise à disposition du public de la demande: BOPI " Brevets " n 36 du 8 septembre 1989. ) Références à d'autres documents nationaux appa- rentés Q Titulaire(s) Q Mandataire(s): Cabinet Netter. Dispositif pour l'échange de données numériques entre deux microprocesseurs de capacité de traitement de données. différente. () L'invention concerne un dispositif pour l'échange de don- nées numériques entre deux microprocesseurs 30, 46, dont le premier 30 possède un bus d'adresse 28 et un bus de _ 2E..,,,: données 64 séparés, avec une ligne supplémentaire de parité ' 5._ 1 _ _! , .- d'adresse 32 permettant d'opérer le transfert successif de { deux segments de données sur le bus de données 64. tandis que le second 46 possède un bus d'adresse 42 et un bus de. ' données 44, ce dernier possédant une capacité correspondant '.. - à un segment de données du bus 64. - -: i et des moyens 106, 200 réglementant l'accès à la mémoire. Les moyens de commande de la mémoire ainsi que des % M2 t 5 tampons établissent l'échange de données sur un seul. prédé- N terminé. des deux segments de données disponibles sur le o premier bus. en fonction de signaux de dialogue et de la ligne Ng supplémentaire de parité d'adresse 32. N D ente des fascicules à l'IMPRIMERIE NATIONALE, 27. rue de la onvention75732 PARIS CEDEX 15 IL. D Vente des fascicules à rlMPRIMERIE NATIONALE, 27, rue de la Convention --75732 PARIS CEDEX 15 Dispositif pour l'échanqe de données numériques entre deux microprocesseurs de capacité de traitement de données dif- férente. L'invention concerne l'échange de données numériques entre au moins deux unités de traitement, en particulier deux microprocesseurs, de capacité de.traitemet de données dif- férente. On connaît des microprocesseurs qui traitent les données en les regroupant par mots de huit bits et qui les trans- fèrent également par paquets de huit bits. Certains d'entre eux, disposent de 16 bits pour gérer leurs adresses de mé- moire. On connaît également des microprocesseurs capables de trai- ter des mots de 16 bits, de transférer sur un bus de données des mots de 16 bits également et d'utiliser 20 ou 24 bits pour leurs adresses de mémoire. Le problème s'est posé au demandeur de réaliser un disposi- tif qui permette l'échange de données numériques entre deux microprocesseurs de capacité de traitement de données dif- férente. L'invention vient apporter une solution à ce probème. L'invention vise notamment à permettre l'échange de données numériques entre deux microprocesseurs dont le premier a une capacité de traitement de données double de celle du second processeur. Ainsi, l'invention offre un dispositif pour l'échange de données numériques entre au moins deux unités de traitement, en particulier deux microprocesseurs, dont le premier possède un premier bus d'adresse et un premier bus de données sépa- rés, avec une ligne supplémentaire de parité d'adresse permet- tant d'opérer le transfert successif de deux segments de données sur le premier bus de données, tandis que le second possède un second bus d'adresse et un second bus de données, ce dernier possédant une capacité correspondant à un segment de données du premier bus. Selon une définition générale de l'invention, le disposi- tif proposé comporte, en combinaison: - une mémoire vive, possédant des entrées d'adresse et des entrées/sorties de données., - un premier et un second tampons, bidirectionnels, dont les entrées sont respectivement reliées aux premier et second bus de données, et dont les sorties sont reliées en commun aux entrées/sorties de la mémoire; - un troisième et un quatrième tampons, unidirectionnels, montés entre le premier bus d'adresse et les entrées d'a- dresse de la mémoire; - un cinquième et un sixième tampons, unidirectionnels, recevant respectivement le second bus d'adresse et le second bus de données, tandis que leurs sorties sont également reliées aux entrées d'adresse de la mémoire; - des moyens de commande de la mémoire ainsi que des tampons, en fonction de signaux de dialogue, de la ligne supplémentai- re de parité d'adresse, de manière à établir l'échange de données sur un seul, prédéterminé, des deux seqments de don- nées disponibles sur le premier bus. - et des moyens réglementant l'accès à la mémoire. En pratique, le second bus de données transmet en alternat une partie de l'adresse, en correspondance d'une ligne de validation d'adresse reliée aux moyens de commande. Selon un aspect de l'invention, les sorties des premier, troisième et quatrième tampons sont validées en commun et en correspondance d'une première ligne de validation de sorties reliée aux moyens de commande, tandis que les sor- ties des deuxième, cinquième et sixième tampons sont validées en commun et en correspondance d'une seconde ligne de vali- dation de sortie reliée aux moyens de commande. Selon un autre aspect de l'invention, les entrées/sorties de données de la mémoire sont validées en correspondance d'une ligne de commande d'activation de la mémoire et d'une ligne de validation des entrées/sorties de la mémoire, lesdi- tes lignes étant reliées aux moyens de commande. Selon un mode de réalisation de l'invention, les données sont écrites dans la case mémoire définie par les adresses desdites données en correspondance d'une ligne de commande d'écriture des données reliant ladite mémoire aux moyens de commande. Selon un autre mode de réalisation de l'invention, les moyens réglementant l'accès à la mémoire comprennent un circuit horloge possédant une entrée recevant le signal d'horloge du second microprocesseur et des sorties reliées aux moyens de commande. Selon une autre caractéristique de l'invention, les moyens réglementant l'accès à la mémoire comprennent en outre un circuit séquenceur possédant des entrées et des entrées/ sorties, lesdites entrées recevant des signaux provenant de chaque microprocesseur propres à demander l'accès à la mémoire pour chacun des microprocesseurs, et ledit séquenceur est propre à délivrer en réponse auxdits signaux de demande, un signal d'accord respectif propre à autoriser l'accès à la mémoire du microprocesseur ayant sollicité ledit accès. Selon une autre caractéristique de l'invention, dans laquelle le second microprocesseur comprend une première ligne de demande d'accès direct à la mémoire ainsi qu'une seconde ligne d'accord d'accès direct à la mémoire, lesdites première et seconde lignes d'accès direct à la mémoire sont reliées respectivement à une entrée et à une entrée/sortie du séquen- ceur et ledit séquenceur délivre en réponse au signal de demande d'accès à la mémoire provenant du second microproces- seur, un signal d'accord d'accès direct à la mémoire dirigé vers ledit second microprocesseur ainsi qu'un signal d'acti- vation de la mémoire propre à la solliciter et autoriser ainsi ledit accès direct à la mémoire. D'autres caractéristiques et avantages de l'invention apparai- tront à l'examen de la description détaillée ci-après, et des dessins annexés sur lesquels: - la figure 1 est une vue schématique d'un mode de réalisa- tion préféré du dispositif selon l'invention; - la figure 2 est une vue schématique d'un exemple de circuit séquenceur permettant l'accès direct à la mémoire selon l'invention; et - la figure 3 comprend un diagramme des états du dispositif illustrant le fonctionnement dudit dispositif selon l'inven- tion. Les dessins annexés comportent à de nombreux titres des éléments de caractère certain. Ils pourront donc non seule- ment servir à éclairer la description ci-après, mais aussi contribuer à la définition de l'invention, le cas échéant. Sur la figure 1, un dispositif 2 conforme à l'invention comprend une mémoire vive 4 possédant des entrées d'adresse 6 et des entrées/sorties de données 8. Les entrées d'adresse 6 comprennent 15 broches individuali- sées 6-0 à 6-14. Les broches 6-0 à 6-7 sont reliées d'une part aux sorties 14 individualisées en 14-0 à 14-7 du tampon unidirectionnel T3 via un bus 10-1 et d'autre part, aux sorties 16 individualisées en 16-0 à 16-7 du tampon unidirec- tionnel T5 via un bus 10-2. Au noeud 10-3, les bus 10-1 et 10-2 se réunissent pour former un seul bus 10 convoyant une partie des adresses de données à échanger provenant soit du tampon T3 soit du tampon T5 selon les signaux de dialogue que l'on décrira ci-après. Les broches en 6-8 à 6-14 sont reliées d'une part aux sorties 18 individualisées 18-8 à 18-14 du tampon unidirectionnel T4 via un bus 12-1 et d'autre part aux sorties 20 individua- lisées en 20-8 à 20-14 du tampon unidirectionnel T6 via un bus 12-2. Au noeud 12-3, les bus 12-1 et 12-2 se réunis- sent pour former un seul bus 12 convoyant une partie des adresses de données à échanger provenant soit du tampon T4 soit du tampon T6 selon les signaux de dialogue que l'on décrira ci-après. Les bus 10 et 12 convoient respectivement la partie basse et la partie haute des adresses des mots de 15 bits. L'aiguil- lage des adresses sur l'un ou l'autre des bus 10 et 12 s'ef- fectue en fonction du poids des adresses. Ainsi les adresses de poids faible sont convoyées par le bus 10 en correspondan- ce de la validation ("strobe") de la partie inférieure des adresses, tandis que les adresses de poids fort sont convo- yées par le bus 12 en correspondance de la validation de la partie supérieure des adresses. Entre les noeuds 13-1 et 13-2, les bus 10 et 12 se rejoignent et-formenrit un bus interne d'adresse 22 sur lequel sont mon- tés aux noeuds 13-3 et 13-4 deux réseaux de résistance 24 et 26 de rappel ("pull-up"). Chaque résistance établit l'im- pédance de l'une respective, des lignes de ces bus lorsque les tampons (à 3 états) sont inactifs. Les résistances des réseaux 24 et 26 ont une valeur par exemple de 10 kiloohms. Les tampons T3 et T4 sont montés entre le bus d'adresse 28 d'un microprocesseur 30 et les entrées d'adresse 6 de la mémoire 4. Le microprocesseur 30 est par exemple le modèle 68000 vendu par la société MOTOROLA (Etats-Unis), qui traite les données sur 16 bits en utilisant au moins 16 bits pour les adresses. Le bus d'adresse 28 convoie les adresses référencées A68 (15-1) sur 15 bits. L'adresse de poids le plus faible, réfé- rencée A68 (0) est convoyée par la ligne de commande de bus 32 appelée encore ligne de parité d'adresse. Celle-ci permet d'opérer les transferts successifs de deux segments de données sur le bus de données du microprocesseur 30 comme on le verra plus loin. Cette ligne de commande de bus 32 est reliée aux moyens de commande 50 que l'on décrira ci- après. Le bus d'adresse 28 se divise eri deux parties: les adresses de poids faible sont dirigées vers les entrées 34 (individua- lisées en 34-0 à 34-7) du tampon T3 tandis que les adresses de poids fort sont dirigées vers les entrées 36 (individua- lisées en 36-8 à 36-14) du tampon unidirectionnel T4. Les sorties des tampons T3 et T4 ainsi que celles du tampon T1 que l'on décrira ci-après, sont validées en commun et en correspondance d'une ligne de validation de sortie 38 reliée aux moyens de commande 50. Une résistance de rappel de 1 kiloohms par exemple est montée sur la ligne 38 pour la forcer en haute impédance lorsque celle-ci ne convoie aucun signal de validation. La résistance 40 est mise-à la masse. Les tampons T5 et T6 reçoivent respectivement le bus d'adresse 42 et le bus de données 44 d'un autre microprocesseur 46; Le microprocesseur 46 est par exemple l'unité centrale du microcontrôleur 80C152 vendu par la société INTEL (Etats-Unis) qui traite les données sur 8 bits en utilisant 16 bits pour les adresses, car son bus de données transmet en alternat une partie de l'adresse. Le bus multiplexé adresse/données 44 convoie les adresses référencées A (7-0), sur 8 bits. En correspondance d'une ligne de validation d'adresse 48 reliée au tampon T5 ainsi qu'aux moyens de commande 50, les adresses de poids faible A (7-0) sont dirigées vers les entrées 52 individualisées en 52-0 à 52-7 du tampon unidirectionnel T5. Le bus d'adresse 42 convoie les adresses, référencées ADRA (14-8), sur 7 bits. Ces adresses de poids fort sont dirigées vers les entrées 54 individualisées 54-8 à 54-14 du tampon unidirectionnel T6. Pour l'un des deux états possibles de la ligne 48, le bus multiplexé adresse/données 44 convoie les données, référencées DA (7-0), sur 8 bits. Ces données de 8 bits sont dirigées vers les entrées 56 individualisées en 56-0 à 56-7 du tampon bidirectionnel T2. Les sorties 58 du tampon T2 individualisées en 58-0 à 58-7 sont reliées en commun aux entrées/sorties 8 individualisées' en 8-0 à 8-7 de la mémoire 4. Les sorties des tampons T2, T5 et T6 sont validées en commun et en correspondance d'une ligne de validation de sortie 60 reliée aux moyens de commande 50. Une résistance 62 de 1 kiloohms par exemple, mise à la masse, est montée sur la ligne 60 pour la forcer en haute impédance lorsque celle-ci ne convoie aucun signal de valida- tion. Le demi-bus de données 64 du microprocesseur 30 (défini pour l'un des deux états de la ligne de parité d'adresse 32), convoie des données, référencées D68 (7-0), sur 8 bits. Le demi-bus de données 64, c'est-à-dire l'un des deux seg- ments de données disponibles sur le bus de données du micro- processeur 30, est relié aux entrées 66 individualisées en 66-0 à 66-7 du tampon bidirectionnel Tl. Les sorties 68 du tampon T1 individualisées en 68-0 à 68-7 sont reliées en commun aux entrées/sorties 8 de la mémoire 4. Un réseau de résistances de rappel 70, mis à la masse, est monté sur la liaison des sorties tampons des sorties T2 et T1 avec les entrées/sorties de la mémoire. Les résistan- ces de ce réseau 70 ont une valeur de 1 kiloohms par exemple, elles ont pour mission de forcer cette liaison en haute impédance lorsque celle-ei ne convoie pas de signal. Les tampons bidirectionnels T1 et T2 sont commandés en cor- respondance respectivement d'une ligne de commande unidirection- nelle 72 reliée aux moyens de commande 50 et d'une autre ligne de commande unidirectionnelle 74 reliée également aux moyens de commande 50. La mémoire 4 est par exemple une mémoire d'une capacité de 32 kilo-octets, vendue par les Sociétés INTEL, NEC, TEXAS INSTRUMENT sous le nom de RAM256K. Les tampons bidirectionnels T1 et T2 sont par exemple des tampons amplificateurs à trois états vendus par la société HARRIS (Etats-Unis) sous la référence HCT245. Le tampon unidirectionnel T5 est par exemple un tampon ampli- ficateur à trois états vendu par la société HARRIS sous la référence HCT373. Les tampons unidirectionnels T3, T4 et T6 sont par exemple des tampons amplificateurs à trois états vendus par la socié- té HARRIS sous la référence HCT244. Les entrées/sorties de données de la mémoire sont validées en correspondance d'une ligne d'activation de la mémoire 76 (signal CSDPRAM) et d'une ligne de validation des entrées/ sorties de la mémoire 78 (signal OERAM). Les lignes 76 et. 78 relient ainsi la mémoire aux entrées/sorties des moyens de commande 50. Les données sont écrites dans la case mémoire définie par les adresses correspondantes sous le contrôle d'une ligne de commande d'écriture 80. La ligne 80 relie la mémoire 4 à une entrée/sortie des moyens de commande 50. Une résis- tance 82 par exemple de 1 kiloohms est associée à chacune des lignes 76, 78 et 80 pour les forcer respectivement en haute impédance lorsqu'elles ne véhiculent aucun signal. Les moyens de commande 50 possèdent des entrées 84 et des entrées/sorties 86. Les entrées/sorties 86 reçoivent respec- tivement les lignes 38, 60, 76, 78 et 80 précédemment décri- tes, ainsi que d'autres lignes.- Des signaux de dialogue sont traités par les moyens de com- mande de la mémoire 4 et des tampons T1 à T6, de manière à établir l'échange de données sur un seul, prédéterminé des deux segments de données disponibles sur le bus de don- nées de 16 bits du microprocesseur 46. Ces signaux de dialogue sont véhiculés par des lignes reliées aux entrées ainsi qu'aux entrées/sorties des moyens de com- mande. Ces lignes sont les suivantes. La ligne 88 amène un signal RQA à une entrée 84 des moyens de commande. En réponse à ce signal les moyens de commande valident le signal véhiculé par la ligne 76 pour activer la mémoire 4. La ligne 90 amène un signal RD à une entrée 84 des moyens de commande. En réponse, ceux-ci commandent l'échantillonnage en lecture de données au profit du microprocesseur 46. La ligne 92 amène un signal WR à une entrée 84 des moyens de commande. En réponse, ceux-ci commandent l'échantillonnage d'écriture de données provenant du microprocesseur 46. La ligne 94 amène un signal ACK2 à une entrée 84 des moyens de commande, ce signal d'accord provient du circuit séquenceur que l'on décrira ci-après, est propre à autoriser les trans- ferts de données du microprocesseur 30 vers la mémoire 4 - et inversement selon le cycle d'échantillonnage lecture/ écriture validé. - Le signal WRITE (ligne 96) arrive lui aussi à une entrée 84 des moyens de commande 50, c'est le signal d'échantillon- nage d'écriture dé données provenant du microprocesseur 30. Le signal DTACK, (ligne 98) rejoint une entrée/sortie 86 des moyens de commande 50. C'est un signal d'acquittement de transfert de données, caractéristiques de l'échange asyn- chrone, vers le microprocesseur 30. Le signal GO (ligne 100) est appliqué à une entrée/sortie 86 des moyens de commande 50. C'est un signal de synchronisa- tion provenant d'un autre microprocesseur semblable au micro- processeur 30. Une résistance 102 de 1 kiloohms par exemple, mise à la masse, est montée sur la ligne 100 afin de la forcer en haute impédance s'il n'y a pas d'autre microproces- seur de type 68000 connecté sur ladite ligne 100. Le signal READY (ligne 104) rejoint une entrée/sortie 86 des moyens de commande. C'est le signal de synchronisation dirigé vers le microprocesseur semblable au microprocesseur connecté via les lignes 100 et 104 aux moyens de commande 50. Les moyens de commande 50 sont par exemple fondés sur un circuit vendu par la société MONOLITHIC MEMORY INCORPORATION (Etats-Unis) sous la référence PAL20L10. Ce réseau logique programmable réalise les fonctions suivantes: sélection des buffers des processeurs, génération des signaux de l'é- change (CSDPRAM, DTACK, WRITE). Un circuit d'horloge 106 cadence les échanges de données entre les deux microprocesseurs 30 et 46 via la mémoire 4. Le circuit horloge 106 possède des entrées 108 et des sorties 110. Une ligne 112 reliée à une entrée 108 du circuit horloge, véhicule un signal d'horloge CLK provenant du microprocesseur 46 et possédant par exemple une fréquence de 12 MHZ. Les sorties 110 du circuit horloge 106 sont reliées aux entrées 84 des moyens de commande 50 par des lignes indivi- dualisées en DL1 à DL4 respectivement retardées de I à 4 coups d'horloge (horloge à 4 phases). La ligne DL4 est également transmise au microprocesseur pour garantir l'intégrité des accès mots du microprocesseur 30 vis-à-vis du microprocesseur 46. Le circuit horloge 106 est un circuit horloge vendu par exemple par la société HARRIS sous la référence HC164. Une ligne 113, provenant du microprocesseur 30 est branchée directement au circuit séquenceur que l'on décrira ci-après. Cette ligne 113 véhicule un signal ASKA propre à demander l'accès à la mémoire pour le transfert de données entre ladite mémoire et le microprocesseur 30. Une résistance 114, mise à la masse, de 1 kiloohms par exem- ple, est montée sur la ligne 113, pour la forcer en haute impédance lorsqu'elle ne véhicule aucun signal. Sur la figure 2, le dispositif 2 de la figure 1 est schéma- tisé sous la forme d'un cadre à l'intérieur duquel sont visibles les tampons T1 à T6, la mémoire 4, les moyens de commande 50, le circuit horloge 106 ainsi que les entrées/ sorties du dispositif 2. Pour réglementer.l'accès à la mémoire, notamment son remplis- sage et son vidage, il est prévu un circuit séquenceur 200. Les lignes 88, 112, 113 et DL4, précédemment décrites, sont connectées aux entrées du séquenceur 200. A ces lignes, s'ajoute une ligne 202, véhiculant le signal RQ1 de demande de transfert de données entre la mémoire 4 et le microproces- seur 46 et provenant de celui-ci. Il s'ajoute également une ligne 204 pour un signal RST de remise à zéro du séquen- ceur 200 et une ligne 206 provenant du microprocesseur 46 pour un signal HLD de demande d'accès direct à la mémoire dit DMA pour "Direct Memory Access". La ligne 94 précédemment décrite est connectée à une sortie du séquenceur 200. A cette ligne, il s'ajoute une ligne 208 véhiculant un signal ACK1 dirigé vers le microprocesseur 46 et l'autorisant à transférer ses données vers la mémoire 4. Il s'ajoute également une ligne 210, véhiculant un signal HLDA d'autorisation d'accès direct à la mémoire. Ce signal HLDA est délivré par le séquenceur et est dirigé vers le microprocesseur 46. Des résistances de rappel 212 et 214 de 1 kiloohms par exem- ple, sont montées sur les lignes 208 et 214. On notera que l'adresse ADRA15 est transmise via une porte NONET216 à la ligne 88 pour sélectionner la mémoire 4 (chip select). Le circuit séquenceur 200 est par exemple fondé sur un cir- cuit vendu par la société MONOLITHIC MEMORY INCORPORATION sous la référence PAL16R4. Ce réseau logique programmable réalise l'arbitrage entre les deux microprocesseurs. Le fonctionnement du dispositif selon l'invention va mainte- nant être expliqué en plus de détails à l'aide du diagramme d'états de la figure 3. * L'échange de données entre le processeur 30 et le processeur 46 dont les capacités de traitement sont différentes s'effec'- tue via la mémoire 4. L'accès à ladite mémoire 4 est règle- menté par le circuit horloge 110 ainsi que par le circuit séquenceur 200 décrit ci-dessus. L'ordre croissant de priori- té d'accès à ladite mémoire est d'abord le processeur 46, ensuite le processeur 30 et enfin l'accès direct à la mémoire que l'on appellera ci-après DMA. Une demande d'accès DMA se traduit par le passage du signal HLD au niveau logique 0. En réponse à ce signal, le séquen- ceur 200 passe le signal HLDA au niveau logique 0 pour auto- riser l'accès direct à la mémoire. L'état 11 correspond à l'état transitoire de mémorisation de la demande d'accès DMA seule (HLD = 0). Pour éviter une prise en compte erronée de HLDA, ce signal remonte à 1 avant la fin de l'échange de données entre le DMA et la mémoire 4. L'état 3 correspond à l'état d'attente de la prise en compte par le DMA de l'ac- cord du séquenceur pour que le DMA accède à la mémoire. Cet état 3 a la configuration suivante: HLD au niveau logi- que 0 et le signal RQA ou appelé encore CSDPRAM est au niveau logique 1. L'état 7 correspond à l'état d'attente de la demande de la libération de la mémoire par le DMA. Le passage du signal CSDPRAM au niveau logique 0 indique la mémorisation par le DMA de l'accord du séquenceur 200 d'attribuer la mémoire audit DMA. Le passage au niveau 1 logique du signal HLD indique la fin de l'accès DMA, ce qui permet de placer le dispositif dans un état de repos appelé état 15 dans lequel aucune demande d'accès à la mémoire n'est sollicitée. Le processeur 30 obtient la mémoire 4 s'il n'est pas en concurrence avec le DMA. C'est-à-dire si HLD est au niveau logique 1 et si le signal de demande de transfert de données entre la mémoire 4 et le processeur 30 RQ2 est au niveau logique 0. L'état 13 correspond à l'accès à la mémoire 4 par le microprocesseur 30 (HLD = 1 et RQ2 = 0). Le processeur libère la mémoire 4 après chaque lecture/écriture d'un octet. Les instructions MOVEP demandent 4 arbitrages succes- sifs en correspondance avec le signal DL4. Ces instructions MOVEP ne sont pas ininterruptibles par le DMA. Le passage au niveau 1 logique de RQ2 correspond à la fin d'utilisation du processeur 30 de la mémoire 4; ce qui permet au disposi- tif de retourner à l'état 15 de repos. Le processeur 46 demande l'accès à la mémoire 4 en faisant passer le signal RQ1 au niveau logique 0. Le processeur 46 ne sera servi que si, au moment de l'arbitrage qui s'ef- fectue au niveau du séquenceur 200, il n'est pas en concur- rence avec les autres processeurs 30 et le DMA. Si HLD et RQ2 sont au niveau logique 1, le processeur 46 obtient l'ac- cès à la mémoire 4 (état 14). Le retour à l'état repos 15 s'effectue par les passages du signal RQl au niveau 1 logi- que accompagné du signal HLD également au niveau 1 logique. Le DMA peut interrompre le microprocesseur 46 dans le cycle d'accès à la mémoire 4 dudit microprocesseur 46. Cette inter- ruption correspond au passage de l'état 14 à l'état 10 dans lequel HLD est au niveau logique 0. Dans cette configuration, le DMA est servi automatiquement dès réception de sa requête il n'est donc pas nécessaire d'anticiper la remontée de HLDA comme dans les états 11, 3 et 7. Le retour du dispositif à l'état de repos 15 s'effectue à partir de l'état 10 soit directement avec RQ1 au niveau logique 1 et HLD au niveau 1 logique également ou soit via l'état 14 avec RQ1 au niveau logique 0 et HLD au niveau 1 logique. Les caractéristiques de fonctionnement du dispositif selon l'invention sont les suivantes: - transfert de données en DMA de l'ordre de 750 nanosecondes par octet; - vitesse de communication entre les deux microprocesseurs et 46 de l'ordre de 2 mégabits par seconde. Bien entendu, la présente invention n'est pas limitée au mode de réalisation décrit, mais s'étend au contraire à toutes variantes incluses dans le cadre des revendications ci-après. Ainsi, le dispositif selon l'invention peut être utilisé dès qu'un échange de données numériques entre deux microprocesseurs de capacité de traitement de données diffé- rente est nécessaire. En outre, les microprocesseurs 30 et 46 peuvent être rempla- cés par d'autres microprocesseurs de capacité de traitement différente de celle des microprocesseurs 30 et 46. Revendications 1 - Dispositif pour l'échahge de données numériques entre au moins deux unités de traitement, en particulier deux microprocesseurs(30, 46), dont le premier (30) possède un premier bus d'adresse (28) et un premier bus de données (64) séparés, avec une ligne supplémentaire de parité d'a- dresse (32) permettant d'opérer le transfert successif de deux segments de données sur le premier bus de données (64), tandis que le second (46) possède un second bus d'adresse (42) et un second bus de données (44), ce dernier possédant une capacité correspondant à un segment de données du premier bus (64), caractérisé en ce qu'il comporte, en combinaison: - une mémoire vive (4), possédant des entrées d'adresse (6) et des entrées/sorties de données (8), - un premier et second tampons bidirectionnels T1, T2 dont les entrées sont respectivement reliées au premier (64) et second (44) bus de données, et dont les sorties sont reliées en commun aux entrées/sorties.(8) de la mémoire (4), - un troisième et un quatrième tampons T3, T4, unidirection- nels, montés entre le premier bus d'adresse (28) et les entrées d'adresse (6) de la mémoire (4), - un cinquième et un sixième tampons T5, T6 unidirectionnels, recevant respectivement le second bus d'adresse (42) et le second bus de données (44), tandis que leurs sorties sont également reliées aux entrées d'adresse (6)'de la mémoi- re (4), - des moyens de commande de la mémoire ainsi que des tampons (50), en fonction de signaux de dialogue, de la ligne supplé- mentaire de parité d'adresse (32), de manière à établir l'échange de données sur un seul, prédéterminé, des deux segments de données disponibles sur le premier bus, et - des moyens (106, 200) réglementant l'accès à la mémoire. 2 - Dispositif selon la revendication 1, caractérisé en ce que le second bus de données (44) transmet en alternat une partie de l'adresse, en correspondance d'une ligne de validation d'adresse (48) reliée aux moyens de commande(50). 3 - Dispositif selon la revendication 1 ou la revendication 2, caractérisé en ce que les sorties des premier T1, troisiè- me T3 et quatrième T4 tampons sont validées en commun et en correspondance d'une première ligne de validation de sorties (38) reliée aux moyens de commande (50) tandis que les sorties des second T2, cinquième T5 et sixième T6 tampons sont validées en commun et en correspondance d'une seconde ligne de validation de sortie (60) reliée aux moyens de commande (50). 4 - Dispositif selon l'une des revendications 1 à 3, carac- térisé en ce que les entrées/sorties de données (8) de la mémoire (4) sont validées en correspondance d'une ligne de commande d'activation de la mémoire (76) et d'une ligne de validation des entrées/sorties de la mémoire (78), lesdi- tes lignes (76, 78) étant reliées aux moyens de commande (50). - Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que les données sont écrites dans la case mémoire définie par les adresses desdites don- nées en correspondance d'une ligne de commande d'écriture des données (80) reliant ladite mémoire (4) aux moyens de commande (50). 6 - Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que les moyens réglementant l'accès à la mémoire comprennent un circuit horloge (106) possédant une entrée recevant le signal d'horloge (112) du second microprocesseur (46) et des sorties reliées aux moyens de commande(50). 7 - Dispositif selon la revendication 6, caractérisé en ce que les moyens réglementant l'accès à la mémoire compren- nent en outre un circuit séquenceur (200) possèdant des entrées et des entrées/sorties, lesdites entrées recevant des signaux provenant de chaque microprocesseur (30,46) propres à demander l'accès à la mémoire pour chacun des microprocesseurs (30,46) et en ce que ledit séquenceur (200)' est propre à délivrer en réponse auxdits signaux de demande, un signal d'accord respectif propre à autoriser l'accès à la mémoire du microprocesseur ayant sollicité ledit accès. 8 - Dispositif selon la revendication 7 dans lequel le second microprocesseur (46) comprend une première ligne de commande d'accès direct à la mémoire (206) ainsi qu'une seconde ligne d'accord d'accès direct à la mémoire (210), caractérisé en ce que lesdites première et seconde lignes d'accès direct à la mémoire (206, 210) sont reliées respectivement à une entrée et à une entrée/sortie du séquenceur (200) et en ce que le séquenceur (200) délivre en réponse au signal de demande d'accès à la mémoire provenant dudit microproces- seur (46) un signal d'accord d'accès direct à la mémoire dirigé vers ledit microprocesseur (46) ainsi qu'un signal d'activation (88) de la mémoire (4) propre à la solliciter et autoriser ainsi ledit accès à la mémoire. 54.142016 24PM 18.14 2J 4OR 54 0 L23 21 ADRA(14.8),T 4 527 T5.1 6 14] 34.7RITE 52-] 63--02 1 874 56- D2, 60 7.EA --' 0 6. 6116(70 DL 56.0' 106cO10 los r11ASKA,__clo 46 2 86 > t MA 0 4 80AC ADRA (15)LT2,T etT6 1Ti,T3 etT43 ADRA(!4...8)42 1 - 28 A6B(15..1) L A/DA (7. 0)44 64-nD68 ( 7..0) Só4D 88)RQA 104. 48 ASKA |o4 _ 100. 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