FR 2629230 A1 19890929 FR 8803730 A 19880322 La présente invention est relative aux micro-ordinateurs tels que ceux généralement utili- sés notamment pour le contrôle du fonctionnement de moteurs à combustion interne ou des dispositifs anti- blocage des roues de véhicules automobiles. Elle concerne plus particulièrement les modules de gestion de temps associés aux micro-contrô- leurs précités. La plupart des micro-contrôleurs utilisés dans l'industrie automobile nécessite un module de gestion de temps. Dans certaines applications, telles que le contrôle de fonctionnement du moteur et le contr6le du dispositif anti-blocage des roues d'un véhicule, le module de gestion de temps constitue le coeur du sys- tème. Les micro-contrôleurs évolués classiques permettent ce type de fonction, mais moyennant une large intervention du processeur qui leur est associé. Ceci se traduit par un manque de précision de la gestion temporelle. et par un taux prohibitif d'occupation du processeur. Les fonctions réalisées par le module de contrôle et d'acquisition à grande vitesse comprennent la fonction d'acquisition et la fonction de contrôle. La fonction d'acquisition consiste à mesurer avec précision l'instant auquel intervient un change- ment d'état sur une-entrée extérieure E. Les solutions classiques existantes utili- sent: - une base de temps constituée généralement d'un compteur à seize bits auto-incrémenté à toutes les résolutions; - une zone de stookage constituée d'un ou de plusieurs registres indépendants dont le nombre de bits est égal à celui de la base de temps; - une logique de détection permettant de détecter un changement d'état; - une logique de génération d'interruptions. L'opération d'acquisition consiste à captu- rer la valeur de la base de temps dans la zone de sto- ckage au moment du changement d'état sur l'entrée E. La logique de détection est du type program- mable et permet de détecter un changement d'état de O à 1 ou de 1 à 0 et de générer un signal d activation. Dans la base de temps, le compteur usuel à 16 bits est incrémenté par une horloge interne ou ex- terne. En mode accumulation, il est également possible que le compteur assure le comptage d'une horloge interne validée par un signal externe. La modification de la valeur du compteur est assurée par une mise à zéro par une commande logi- cielle ou par une mise à zéro par un changement d'état sur une entree. Il existe deux types de stockage: - un stockage à l'aide de registres dédica- cés à 16 bits du type à verrouillage; - un stockage à l'aide de registres organi- sés en FIFO (premier entré, premier sorti),-le sto- ckage se faisant dans un ordre prédéfini. Ces deux types de stockage s'excluent mu- tuellement. La génération d'interruptions est assurée vers le microprocesseur lors de la détection d'un changement d'état. Les inconvénients des dispositifs connus assurant la fonction d'acquisition sont les suivants. La logique de détection ne permet pas, sans une nouvelle programmation du processus, d'activer la fonction de capture, à la fois sur un front montant et sur un front descendant du signal d'entrée E. Elle ne permet pas de donner une information du type EVENEMENT au processeur. En effet, dans lé cadre d'informations cy- cliques et après synchronisation par le processeur, aucune information n'est disponible pour indiquer sans intervention du processeur quel est l'événement en cours. La notion d'événement n'est donc que ponc- tuelle dans l'approche classique. En ce qui concerne la base de temps, pour éviter un trop grand nombre de portes logiques, la longueur de l'information disponible (16 bits) est trop limitée. Cette limitation exige de la part du proces- seur, une gestion lourde des débordements de compteur. Par ailleurs, il n'existe aucune possibilité directe de synchronisation du compteur temporel sur le compteur d'événement, ce qui entraîne la nécessité de procéder à des corrections de décalages. Si l'on considère par exemple une informa- tion cyclique sur six événements et si l'on appelle ovf, le débordement du compteur temporel, on aboutit au schéma suivant. Compteur d'événe- 0 1 2 3 4 5 0 1 2 ment ---------------------------------- Compteur temporel +........0......................+ ovf ovf ovf Alors que le cas recherché serait: Compteur d'événe- 0 1 2 3 4 5 0 I 2 ment ---.-------------------------- Compteur temporel 0.. .....................0............ décalage = 0 La zone de stockage est réalisée en regis- tres non banalisés et elle est par conséquent très coûteuse du fait de sa taille importante. Hors de la zone de calcul, de nombreuses instructions de déplacement de données sont de ce fait nécessaires pour traiter les informations acquises. L'efficacité du logiciel s'en trouve donc réduite. La quantité d'informations est réduite uni- quement à la valeur du compteur. Le format des données est fixe: générale- ment 16 bits ou 16 bits + source dans le cas d'une FIFO. Le tampon et les zones de stockage dédica- cées ne sont pas disponibles simultanément. Avec une zone de stockage dédicacée, un événement sur une entrée E1 entraine la mise à jour d'une zone de stockage CAPTURE 1 attribuée à l'entrée El. De même, un événement sur une entrée E2 entraîne la mise à jour d'une zone de stockage CAPTURE 2 attribuée à l'entrée E2. E1 --------------> CAPTURE 1 (16 bits) E2 --------------> CAPTURE 2 (16 bits) Avec un tampon de capture, un événement sur une entrée Ei entraine le stockage de la valeur de la base de temps dans le tampon, tandis que la source ayant provoqué la capture est indiquée dans un champ auxiliaire. Le pointeur correspondant est alors incré- menté pour la prochaine capture. 16 n --> définit la source Elà> --- à---- -- -- E2.............> - ! I I En à............> ±--....+ Tampon 16 bits + n La solution du tampon permet une acquisition rapide non limitée par la vitesse de traitement du processeur. La solution dédicacée permet un accès direct i l'information recherchée et donc d'optimiser l'ac- cès. Mais pour assurer une efficacité maximale, il serait indispensable de disposer de ces deux solu- tions simultanément. Dans le cas contraire, pour éviter toute perte d'informations, il est nécessaire de traiter les événements lents au même rythme que les événements ra- pides. La fonction de contr6le consiste à générer un ensemble de sorties temporisées, o chaque change- ment d'état peut être programmé à une résolution près. Un dispositif pour la mise en oeuvre de cetr te fonction de contrôle comporte - une base de temps constituée d'un compteur i 16 bits autoincrémenté toutes les résolutions; - une zone de stockage constituée de regis- tres indépendants dans laquelle une unité centrale de traitement associée programme l'instant auquel doit se produire l'action; - une logique de comparaison à 16 bits per- mettant de détecter une coincidence entre la valeur de la base de temps et l'instant de l'action; - une logique d'action très élémentaire per- mettant de modifier l'état de la sortie S à laquelle se rapporte la totalité de la fonction de contrôle. Dans les systèmes classiques, la fonction de contrôle est toujours très simple. Elle consiste en un changement d'état d'une sortie avec ou sans mise à zéro de la base de temps. Le type de sortie le plus répandu est cons- titué par des signaux PWM formés d'impulsions modulées en largeur, qui sont des signaux à fréquence et rap- port cyclique programmables. Une telle sortie nécessite: a) 1 compteur temporel b) 1 registre de comparaison COMP1 fixant le rapport cyclique c) 1 registre de comparaison COHP2 fixant la fréquence en remettant à zéro le compteur de temps. On remarquera que pour deux signaux PWM de fréquences différentes, il n'est pas possible d'utili- ser le même compteur comme base de temps. Par conséquent, pour permettre d'implémenter largement ce type de signaux, il est nécessaire de pouvoir disposer pour les fonctions de contrôle, d'un nombre important de compteurs. L'inconvénient majeur de toutes les solu- tions classiques réside dans le fait que toute multi- plication par N du nombre de fonctions de contrôle entraine une multiplication par N des circuits asso- ciés. La logique d'action élémentaire ne permet pas de commandes sophistiquées. Elle est programmable mais uniquement en registres non banalisés. Elle est associée par construction de façon unique et définitive à une sortie. La base de temps comporte un compteur unique ou un nombre limité de compteurs. Les compteurs sont réels et donc très cou- teux en silicium. Ils sont accessibles à des adresses dédica- cées, hors de la zone de calcul et par conséquent le traitement de leur contenu n'est pas optimisable. Il n'y a pas d'interaction entre les réfé- rences de la base de temps de contrôle et les événe- ments de la partie d'acquisition. Ceci interdit les comparaisons événement/ temps, les interpolations entre événements et les mesures directes de vitesse. La zone de stockage est associée par cons- 2 0 truction de façon unique et définitive à une sortie. Elle est réalisée. en registres non banalisés et elle est donc très coûteuse en raison de l'impor- tance de sa taille. Hors de la zone de calcul, de nombreuses instructions de déplacement de données sont donc né- cessaires. La quantité d'information est réduite uni- quement à la valeur du compteur. La logique de comparaison ne permet que des comparaisons temporelles à 16 bits et elle est en par- ticulier incapable de détecter des instants condition- nels (événement/temps). L'invention vise à remédier aux inconvé- nients précités des dispositifs connus en créant un 2629230O dispositif de gestion temporelle intégré à un micro- contrôleur qui réalise ladite gestion temporelle grâce à un ensemble de fonctions d'acquisition, de contrôle et de corrélation programmables, articulées autour d'une organisation de mémoire flexible et peu coûteuse. Elle a donc pour objet un dispositif de contrôle et d'acquisition à grande vitesse, caracté- risé en ce qu'il comporte une zone registre commutée destinée à être associée à une logique de contrôle de mémoire et à un processeur, ladite zone registre commutée étant utilisable comme zone registre de calcul du processeur, un générateur d'adresses du type à sélection de p adresses parmi n, connecté à ladite zone registre commutée et destiné à fournir à celle-ci les adresses nécessaires lors d'un accès par la logique de contràle de mémoire, une base de temps mettant en oeuvre des compteurs virtuels synchronisa- bles par des événements extérieurs et définis en zone registre commutée comme des commandes classiques, la- dite base de temps étant reliée à ladite zone registre commutée et à un séquenceur également relié à la zone registre commutée, et rendant exploitable chaque intervalle de temps, un bloc action commandé par la base de temps et destiné à effectuer le décodage des commandes de contrôle provenant de la zone registre commutée et assurant la fonction d'interface avec des blocs périphériques, un bloc entrée destiné i détecter un changement d'état sur au moins une entrée du dis- positif et à générer des signaux de demande de capture vers ledit générateur d'adresses, et des signaux d'é- vènement vers la base de temps, un bloc de sortie destiné à assurer la déséquentialisation des sorties du dispositif, ledit bloc de sortie étant commandé par la base de temps et relié au bloc action, un bloc "chien de garde" destiné à assurer la sécurité du dispositif, ledit bloc "chien de garde" étant commandé par la base de temps, une interface série pilotée par la base de temps, et un bloc interruption destiné à assurer une hiérarchisation dynamique des demandes d'interruption provenant des moyens contrôle, des moyens acquisition ou de l'interface série du dispo- sitif en fonction des priorités desdites demandes. L'inveri'tion a également pour objet un dis- positif du type défini ci-dessus, comprenant des moyens d'acquisition de données relatives à des changements d'état intervenant sur des signaux d'en- trée et des moyens de contrôle destinés à agir sur des signaux de sortie en fonction des données provenant des moyens d'acquisition, caractérisé en ce que lesdits moyens d'acquisition comportent la zone regis- tre commutée, la base de temps et le bloc entrée, en ce que les moyens de contrôle comportent la zone re- gistre commutée, la base de temps et-le bloc Fortie et en ce que les moyens d'acquisition et les moyens de contrôle comportent respectivement leur zone de sto- ckage d'informations, ces zones de stockage apparte- nant totalement à la zone de calcul mémoire banalisée d'un processeur associé. Selon d'autres caractéristiques de l'inven- tion: - ladite zone registre commutée comporte un plan mémoire, une interface de liaison avec le pro- cesseur, une interface de liaison avec la logique de contrôle mémoire, un décodeur d'adresses du proces- seur, un décodeur d'adresses de la logique de contrôle mémoire, et un bloc d'attribution d'intervalles de temps de processeur. - l'interface de liaison avec le processeur de la zone registre commutée comporte un multiplexeur et un démultiplexeur reliés au plan registre commuté et commandés par des signaux d'adresse présents sur un bus d'adresses et transmis auxdits multiplexeur et démultiplexeur par un premier registre à verrouillage, le multiplexeur étant relié à un bus de données par un second registre à verrouillage et le démultiplexeur étant relié au bus de données par un registre à ver- rouillage ledit premier registre à verrouillage étant en outre connecté au décodeur d'adresses du proces- seur. - l'interface de liaison avec la logique de controle de mémoire comporte un registre à verrouil- lage connecté à un bus de liaison avec le plan mémoi-. re, la sortie dudit registre à verrouillage consti- tuant la sortie de données de l'interface, un circuit d'interface à trois états recevant les données d'en- trée DATA IN, un circuit d'interface à trois états qui reçoit les données d'entrée DATA IN, les circuits d'interface étant commandés par les signaux CPUACK, Q13, W2 et étant reliés au bus de liaison avec le plan memoire. le bloc d'attribution d'intervalles de temps de processeur comprend une première bascule dont l'entrée reçoit le signal de validation d'accès, deux cycles d'accès MEMCNT, un ensemble de portes d'éla- boration d'un signal d'action CK à partir des signaux de lecture/ écriture et de sélection CPU R/W et SELECT, une seconde bascule qui reçoit le même signal CK qui est connectée.à la sortie de la première bascule, ladite seconde bascule délivrant le signal de validation CPU ACK d'accès à l'unité centrale de trai- tement. - le bloc action comporte un dispositif il d'interprétation des commandes de mise en place de compteurs virtuels -EXCHG, un dispositif d'interpré- tation des commandes normales, un dispositif de synchronisation des actions et un dispositif d'éta- blissement du mode entrelacé de balayage de la zone de controle. - le bloc d'entrée comporte un dispositif de détection de changement d'état sur une de ses entrées, de génération de signaux de demande de capture vers le bloc générateur d adresses, signaux qui permettent d'avoir simultanément des captures en zone tampon et en registre dédicacé et un dispositif de génération de signaux d'evènement EVENT, INCOFF vers la base de temps, EVENT désignant qu'un événement est en cours et INCOFF permettant d assurer, à une résolution prés, la synchronisation des événements externes. - le bloc interface série comporte un dispo- sitif de réception assurant les fonctions de stockage à la réception, de stockage pendant la phase de syn- chronisation. de gestion temporelle et de synchroni- sation de mot, et un dispositif de transmission as- surant des fonctions de stockage à la réception de gestion temporelle et de synchronisation de mot et en ce que le bloc intervient comme bloc périphérique dont la fonction de gestion temporelle est assurée par le bloc base temps. - le bloc interruption satisfait aux reque- I tes de la fonction de contrôle, de la fonction d'ac- quisition et de la fonction interface série, et comporte des moyens pour assurer.les priorités rela- tives desdites fonctions, des moyens pour valider des requêtes d'interruption de contrôle, dont les prio- rités sont réattribuables de façon dynamique, des moyens pour assurer les fonctions d'interruption d'acquisition, des moyens pour assurer les interrup- tions d'interface série, et des moyens pour déterminer les priorités des interruptions de capture. - le plan mémoire de ladite zone registre commutée est une mémoire RAM à cellules de mémoire à transistors MOS ayant un nombre de colonnes au moins égal au nombre de bits définissant le format d'une commande de contrble et à partage temporel, par utilisation des temps morts de la zone registre commutée, ledit plan mémoire étant accessible à une source 1 constituée par le processeur et à une source 2 constituée par une logique de contrôle (LCM) de ladite mémoire. - la zone registre commutée est définie une structure de compteurs virtuels, temporels ou d'évè- nement déclarables dans une commande incrémentés directement en zone registre commutée lisibles et modifiables par le processeur dans cette zone. - le générateur d'adreses destiné à fournir à la zone registre commutée les adresses nécessaires lors d'un accès de la logique de contr6le mémoire, comporte des moyens de génération d'adresses en vue d'accéder à la zone d'écriture de ladite zone registre commutée, des moyens de génération d'adresses en vue d'accéder dans la zone de lecture ou de contrôle de ladite zone de. registre commutée, ces accès permettant d'accéder aux commandes dans la zone de contrôle comme à des instructions et des moyens assurant une sélec- tion mémoire du type P parmi N, ainsi que des moyens de génération de signaux, d'écriture sélective dans ladite zone registre commutée. - le séquenceur destiné à gérer les enchaînements et les conflits entre les accès issus de l'unité centrale de traitement, de la zone de contrôle ou de la zone d'acquisition à la zone registre com- mutée comporte des moyens programmables de division par n. des moyens de génération de signaux STARTSCAN, FRBITO. FRBIT1, de synchronisation de balayage, des moyens de génération de signaux d'état CAPACK + COUNT UPDATE. CPUACK, CONTROL ACK, CAPACK, CAPCYC, ACK-1. des moyens de génération de.signaux de validation CONTROL STROBE, RESOL et des moyens de génération de signaux de gestion de séquence STEP 1. CLEAR EXCHG, VIRTUAL UPDATE, l'ensemble rendant programmable l'uni- té temporelle de référence et assurant l'utilisation *optimale du temps disponible. - le circuit de base de temps comporte un circuit à verrouillage pour les fonctions d'acquisi- tion, N compteurs virtuels pour les fonctions de contrôle, un compteur d'évènements, des moyens de mise à zéro des compteurs virtuels, des-moyens de compar- aison temporelle, des moyens de comparaison d'évène- ments, lesdits compteurs étant dans leur totalité accessibles en zone registre commutée, l'incrémenta- tion de ces compteurs étant assurée par un addition- neur unique. le nombre N n'étant dépendant que de la valeur du prédiviseur du séquenceur. L'invention sera mieux comprise à l'aide de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés, sur lesquels - la Fig.1 est un schéma synoptique du mo- dule d'acquisition et de contrôle à grande vitesse suivant l'invention; la Fig.2 est un schéma synoptique de la zone registre commutée qui fait partie du dispositif de la Fig.1; - la Fig.3 est'un schéma de la cellule de 26292O0 base du plan mémoire de la zone registre commutée; - la Fig.4 est un schéma synoptique partiel du plan mémoire; - la Fig.5 est un chronogramme représentant les types d'accès au plan registre commuté 11; - la Fig.6 est un schéma synoptique de l'in- terface de processeur faisant partie de la zone regis- tre commutée de la Fig.2; - la Fig.7 est un schéma synoptique de la logique d'allocation d'intervalles de temps à l'unité centrale de traitement, faisant partie de la zone re- gistre commutée de la Fig.2; - la Fig.8 est un chronogramme de gestion des accès de l'unité centrale de traitement; - la Fig.9 est un schéma synoptique de l'in- terface LCM de la zone registre commutée de la Fig,2; - la Fig.10 est un schéma synoptique du cir- cuit de décodage LCM de la zone registre commutée de la Fig.2; - la Fig. 11 est un chronogramme des acces LCM; - les Fig.12, 13 et 14 sont des schémas sy- noptiques d'un générateur d'adresses entrant dans la construction du module de la Fig.1; - les Fig. 15 et 16 sont des schémas synop- tiques détaillés du séquenceur entrant dans la cons- truction du module de la Fig.1; - les Fig.17 et 17a sont des schémas synop- tiques détaillés de la base de temps entrant dans la construction du module de la Fig.1; - les Fig.18, 19, 20a, 20b et 21 sont des schémas du bloc d'action du module de la Fig.1; - les Fig.22a et 22b sont des schémas synop- tiques du bloc d'entrée du module de la Fig.1; - la Fig.22c est un chronogramme de la géné- ration d'événements au niveau du bloc d'entrée des Fig.22a, 22b; - la Fig. 23 est un schéma synoptique du bloc de sortie du module de la Fig.l; - la Fig.24 est un schéma synoptique d'un bloc "Chien de garde" du module de la Fig.1; - les Fig.25a et 25b sont des schémas du bloc d'interface série du module de la Fig.1; et - les fig.26a à 26e sont des schémas synop- tiques du bloc d'interruptions du module de la Fig.1,. - la Fig.27 représente des chronogrammes invariables issus du prédiviseur; - la Fig.28 représente un chronogramme d'arbitrage accès contrôle/accès capture 32 bits; - la Fig.29 est un chronogramme de séquen- cement normal de la mise à jour d'un compteur virtuel; - les Fig.30 et 31 montrent des chronogram- mes d'arbitrage de mise à jour d'un compteur virtuel et d'accès de capture 32 bits: - la Fig..32 représente des chronogrammes de cas limites de mise à jour d'un compteur vi-rtuel en fin et en début de balayage; - la Fig.33 est un chronogramme de l'enchai- nement de deux mises à jour de compteurs virtuels: - la Fig.34 représente un chronogramme d'insertion d'un cycle de capture à 16 bits; et - la Fig. 35 représente un chronogramme de l'arbitrage des accès de capture à 16 bits/accès de capture à 32 bits. Le dispositif de contràle et d'acquisition à grande vitesse suivant l'invention va maintenant être décrit en référence à la Fig.1. Ce dispositif comporte des blocs permettant d'assurer la fonction de stockage qui sont une zone registre commutée 1 à laquelle est relié un générateur d'adresses 2. Ce dispositif comporte en outre des blocs réalisant les fonctions de base de temps, de comparai- son et de décodage des commandes qui sont une base de temps 3 reliée à la zone registre commutée et un bloc d'action 4 relié d'une part à la base de temps et d'autre part à la zone registre commutée 1. Le dispositif de la Fig.1 comporte de plus des blocs concernant des fonctions périphériques à savoir un bloc d'entrée 5, un bloc de sortie 6, une interface série 7 et un circuit contrôleur de séquen- ce ou "chien de garde" 8, communiquant tous avec la base de temps 3, le circuit de sortie 6 étant en outre relié à la sortie du bloc d'action 4. Enfin, ce dispositif est complété par des blocs de gestion temporelle et de' génération d'inter- ruptions comprenant un séquenceur 9 relié à la zone registre commutée 1 et à la base de temps 3 et un générateur d'interruptions 10. Le dispositif de contrôle et d'acquisition à grande vitesse suivant l'invention repose sur le prin- cipe de base de l'utilisation de la zone de registre de calcul du processeur associé au dispositif comme zone de stockage. Ceci implique un partage de cette zone de mémoire, ce partage étant temporel pour éviter tout accroissement de taille. La zone de registre commutée 1 qui sera dé- crite en détail par la suite doit donc être accessible d'une part par le processeur associé et d'autre part par une logique de contrôle de mémoire LCM du disposi- tif de contrôle et d'acquisition. La logique LCM sera en mesure d'imposer 262923-0 l'adresse de ses accès par l'intermédiaire du module générateur d'adresses 2 qui sera également décrit par la suite. Le séquencement et l'enchainement de tous les accès à la zone registre commutée 1 seront gérés par le séquenceur 3. Un second principe de base du dispositif de contrôle et d'acquisition rapide suivant l'invention est l'optimisation de la densité d'accès à la zone registre commutée. Trois types d'accès sont possibles. 1) Accès de controle Toute fonction de contrôle dans le disposi- tif est due à l'exécution par le module action 4 d'une commande programmée en zone registre commutée 1. Pour être exécutée, cette action qui est une fonction f(t) doit être validée par une coincidence de temps ou d événement. Pour ce faire le champ de comparaison de la commande doit être comparé aux références du module base de temps 3. Afin de pouvoir garantir une précision d'une résolution sur les signaux de contrôle, la logique doit être capable d'effectuer la comparaison sur la totalité des commandes en une résolution. La zone de stockage des commandes étant une RAM banalisée avec décodage du type 1 parmi n, upji accès ne permettra de lire qu'une seule commande. Un chronogramme possible sur une résolution est alors: avec Ts = Temps d'accès Resol = Résolution L = Lecture de la commande C = Comparaison de la commande avec la base de temps. L1 C1 L2 C2 Ln Cn :._..........: :.: . Résolution k Le nombre de commandes possibles est donné par n = (RESOL/TS) /2 Une première amélioration est obtenue en séquentialisant les lectures et les comparaisons. L1 L2 L3 L4 Ln :::::............. :k k k k k: Cn Cl 1 C2 C3 Cn-1: .......................DTD: Résolution k n = (RESOL/TS) Une seconde amélioration est obtenue par sé- quentialisation des résultats de comparaison sur deux résolutions: : Résolution k: Résolution k+1: :L L L2 Lp: Lp+l Ln: :; ,....... |: ..:..........:. .: :C(n,k) C(1,k): C(p,k) C(n-1,k) C(n,k+l) C(1,k+1): C(p,k+1) C(n-1,k+1) Ce type de séquentialisation temporelle doit être associé au niveau des sorties temporisées à une dé-séquentialisation spaciale. RESOLUTION k-2 k-1 k k+1 -----! t----1 ---- L----1 --C(k) C(k+l) stable - calcul anticipé de 2 résolutions durant 2 résolutions Résolution état visualisé calcul effectué k-2 k-2 k/k+1 k-1 k-1 k/k+1 k k k+2/k+3 k+1 k+1 k+2/k+3 Ce dernier chronogramme est utilisé dans le dispositif de contràle et d'acquisition i grande vi-tesse suivant l'invention et dans ce cas: n = RESOL/TS x 2 2) Accès d'acquisition Une acquisition se traduit par l'écriture en zone de stockage qui est la zone de capture de la zone registre commutée 1 (Fig. 1) d'une information tempo- relle ou d'évènement. Afin de respecter la précision d'une résolu- tion cette écriture doit pouvoir se faire toutes les résolutions. Dans le cas de plusieurs entrées pouvant provoquer une capture deux cas se présentent: - Stockage en tampon: dans ce cas, la réfé- rence de la (ou des) source étant capturée en même temps, une seule information est à écrire en zone de stockage. - Capture dédicacée: dans ce cas, si P sources requièrent une acquisition durant la mime résolution, P emplacements de mémoire de la zone de capture doivent être mis à jour. Le dispositif d'accès et de contrôle i grande vitesse autorise simultanément un stockage en tampon de capture, la mise à jour des compteurs d'ac- quisition se trouvant dans une logique mémoire dédi- cacée et jusqu'à quatre stockages dans des zones de capture dédicacées. 3) Accès Drocesseur Ces accès ne sont jamais pénalisés. Une étude des cycles processeur permet, com- me on le verra par la suite de minimiser la densité d'accès provoquée par le processeur. Un cycle de processeur étant égal à deux temps d'accès Ts, mais n'occupant réellement le plan mémoire que pendant 1 Ts, en admettant des accès permanents de la part du processeur, le pourcentage maximum d'occupation de la zone mémoire commutée serait de 50 Z. 2 5 Une étude plus fine du microcode du proces- seur permet de spécifier un temps d'occupation de l'ordre de 20 Z. Selon un troisième principe, le dispositif de contrôle et d'accès à grande vitesse suivant l'in- 3 0 vention met en oeuvre une procédure de balayage de la zone de contrôle (SCAN) dont la période de répétition est égale à deux résolutions. Les temps d'accès Ts de capture sont posi- tionnés en début de résolution. Tout accès processeur est capable de s'insé- rer dans ce séquencement. La gestion globale du Ts est effectuée par le séquenceur. En début de procédure de balayage, le poin- teur de balayage est positionné au début de la zone de contrôle. La zone registre commutée 1 du dispositif représenté à la Fig. 1 va maintenant être décrite en référence à la Fi'g. 2. Elle est constituée de six blocs logiques à savoir: - un plan mémoire classique 11 à 1024 bits, - une interface processeur 12 reliée au plan mémoire, - un circuit 13 de décodage d'adresses du processeur, - un circuit 14 d'interface de la logique de contrôle mémoire LCM, - un circuit 15 de décodage d'adresses LCM, - un bloc d'attribution de Ts au processeur. Le plan mémoire 11 de type classique est co- nstitué par une RAM statique ne faisant pas appel aux techniques connues du double accès. Il est utilisable comme zone registre de calcul. Il est accessible par deux sources différen- tes non correlées à savoir: Source 1: processeur Source 2: Logique LCM de contrôle de mémoi- re. Les formats des données diffèrent pour ces deux sources. Source 1: 8 bits Source 2: 16/32 bits. On peut procéder jusqu'à six écritures si- multanées de la même information sur plusieurs mots de 32 bits. Les accès LCM sont indépendants des bus et n'interdisent pas l'utilisation d'une fonction OMA. Les accès LCM sont transparents pour le pro- cesseur dont les accès ne sont jamais retardés. Aucune pénalisation des performances du processeur n'est ainsi à craindre. La zone registre garantit au LCM et au pro- cesseur au moins un accès par cycle et permet une fré- quence d'accès deux fois supérieure à la fréquence du système. Les contraintes de temps au niveau du point mémoire ne sont pas rendues deux fois plus critiques. Ainsi qu'on le voit à la Fig. 3 la cellule de base du plan mémoire est une cellule classique 20 à transistors MOS 21. Comme représenté à la Fig. 4 la structure du plan mémoire 11 a pour base un plan à 1024 bits, à 32 rangées R0 à R31 et 32 colonnes Bo, B0 à B31, 831. L'interface de processeur 12 du schéma de la Fig. 2 fonctionne dans le cadre de la présente des- cription avec un format de données de 8 bits. Cependant d'autres formats à 16 et 32 bits pourraient tout aussi bien être utilisés. Les accès du processeur au plan registre commuté 11 se font soit en un cycle pour les instruc- tions de calcul et de type registre, soit en deux cy- cles pour les autres types d'accès. Il y a quatre types d'accès à décrire: - lecture en 1 cycle - lecture en 2 cycles - écriture en I cycle - écriture en 2 cycles. Ces quatre types d'accès sont représentés sur le chronogramme de la Fig. 5. Lecture en 1 cycle Comme représenté à la Fig. 5, chaque cycle. est subdivisé en quarts de cycle Q1 à Q4' Durant le quart de cycle Q1 il y a établis- sement de l'adresse à l'entrée du plan mémoire 11 (Fig. 2). Durant le quart de cycle Q2 l'adresse est stable et il y a précharge des lignes de bits. Durant le quart de cycle Q3 il y a valida- tion de la rangée sélectionnée, (donnée valide en fin de Q3). Durant le quart de cycle Q4: Donnée stable, disponible sur le bus. Lecture en deux cycles Elle est réalisée de la même façon que pré- cédemment mais les données doivent être présentes et stables sur le bus pendant le quart de cycle Q4 du second cycle. Un signal MEMCNT égal à 1 pendant le premier cycle permet de différencier les deux cycles. Ecriture en un cvycle Elle est réalisée de la même façon qu'une opération de lecture, avec des données fournies par le processeur qui sont stables à l'entrée du plan mémoire pendant Q4. Ecriture en deux cycles La description est la même que pour l'écri- ture en un cycle. mais le deuxième cycle peut être considéré comme une adaptation du temps d'accès. Le signal MEMCNT permet de différencier les deux cycles. L'analyse qui précède permet de constater que le plan mémoire 11 n'est réellement actif que pen- dant les quarts de cycle Q2 et Q3 alors que Q1 et 04 apparaissent comme les temporisations: a) des adresses b) des données L'optimisation du plan registre consiste à réduire de 50 Z le temps d'occupation de la mémoire registre en libérant ces deux quarts de phase de tem- porisation. La logique de contrôle et d'attribution (Fig.7) génère les signaux d'accès à la zone registre commutée 1 (Fig. 1) et insère avec les synchronisa- tions appropriées les demi-cycles d'accès CPU quand cette unité en fait la requête. Ces intervalles de temps Ts utilisés pour les accès à la zone registre commutée sont donc'syn- chronisés sur l'horloge H2 (Fig. 5). Q1 Q2 Q3 Q4 Q1 Q2 Ts(n-1) Ts(n) Ts(n+1) ________>______________.> L'interface de processeur qui fait partie de la zone registre commutée dela Fig. 2 va maintenant être décrite en référence à la Fig. 6. Cette interface comporte essentiellement ud multiplexeur 25 et un démultiplexeur 26 reliés au plan registre commuté 11 et commandés par des signaux d'a- dre-sses A0 A1 présents sur le bus d'adresses 27 et transmis par un registre à verrouillage 28. Le multiplexeur 25 est relié au bus de don- nées 29 par l'intermédiaire d'un registre à verrouil- lage 30 dont l'entrée de validation est connectée à une porte NON-ET 31 à deux entrées recevant sur une de ses entrées un signal de sélection SELECT et sur son autre entrée un signal Q4 correspondant au quatrième quart de cycle. Sur son entrée de commande,le circuit 31 reçoit un signal Q3. Le démultiplexeur 26 est relié au bus de données 29 par un registre à verrouillage 32 dont l'entrée de commande est connectée à la sortie d'une porte ET 33 à trois entrées-qui reçoit sur une de ses entrées le signal Q4, sur une autre entrée le signal MEMCNT et sur sa troisième entrée un signal R/W de lecture/écriture délivré à la sortie du circuit 28 et inversé par un inverseur 34. Le circuit 28 est en outre connecté au décodeur CPU 13 pour le décodage des rangées à partir des signaux d'adresse A2-A6, Il est de plus relié par l'intermédiaire de l'inverseur 34 à une entrée d'une porte NON-ET 35 dont l'autre entrée est connectée à la sortie d'une porte NON-ET 36 et dont la sortie est reliée au démultiple- xeur 26. Une entrée de la porte NON-ET 36 reçoit un signal Q13 tandis que son autre entrée reçoit le si- gnal CPU ACK généré par le bloc d'attribution de la Fig.7. La sortie de la porte NON-ET 36 est en outre connectée à l'entrée de validation du circuit 13 de décodage de rangées CPU. Le circuit 28 reçoit de plus un signal de sélection SELECT en provenance du processeur, un signal R/W de lecture-écriture et le signal Q1. Les adresses sont mises à jour et stockées pendant le quart de cycle Qi. Elles restent donc stables pendant: 02, Q3, 04 pour un accès en un cycle Q2, Q3, Q4, QI, Q2, Q3, Q4 pour un accès. en deux cy- cles. Ceci est également valable pour le signal R/W de lecture/écriture. * Le bus de données interne à 32 bits est mul- tiplexé sur le bus de données.CPU d'entrée/sortie à 8 bits en fonction des adresses A _A1 0- i, Le bus de données entrant dans la zone re- gistre est stocké pendant le quart de cycle Q4 unique- ment pendant le premier cycle d'une écriture proces- seur. Le bus de données sortant est stocké systè- matiquement de façon interne au cours de Q3. Sur la Fig. 7 on a représenté la logique d'attribution des intervalles de temps Ts à l'unité centrale de traitement CPU. Cette logique comprend une bascule 38 dont une entrée est connectée au signal MEMCNT et dont une autre entrée reçoit un signal CK élaboré par un ensem- ble de portes 39, 40, 41, 42 à partir du signal d'hor- loge H4, du signal MEMCNT et des signaux CPU, R/W et SELECT. Le même signal CK est appliqué à une autre bascule 43 qui reçoit par ailleurs le signal de sortie de la bascule 38 par l'intermédiaire de la porte 41 et un signal CLEAR en provenance de la sortie de la porte 39. A la sortie du circuit 43 apparait le signal CPU ACK. L'attribution d'un intervalle de temps Ts par le LCM n est fonction que des signaux: - SELECT valide en fin de Q1 - R/W valide en fin de Q1 - MEMCNT valide en fin de Q1. Sur le front montant de H avant de s'attri- buer l'intervalle de temps suivant Ts(n), le LCM vali- de une fonction combinatoire de ces trois signaux dans le but d'attribuer un Ts au processeur si nécessaire. SELECT R/W MEMCNT TS ATTRIBUE 0 X X Pas de Ts 1 i 1 Pas de Ts 1 1 0 Ts(n) i 0 1 Ts(n+1) select sui- vant inhibé i 0 O Ts(n+1) Toute demande d'accès au processeur induit donc l'attribution d'un seul Ts. Les chronogrammes relatifs aux quatre types d'accès sont illustrés par la Fig. 8. L'analyse des chronogrammes montre que: - la densité d'accès a été multipliée par deux, - 1 accès par cycle est garanti au proces- seur, - 1 accès par cycle est garanti au LCM, - les accès LCM sont transparents pour la CPU, - les accès LCM sont transparents pour un DMA, Accès en un cycle permis de sorte que: - la zone est utilisable comme zone de calcul, - les contraintes de temps n'ont pas été rendues plus critiques. L'interface LCM de la zone registre commutée va être décrite en référence à la Fig. 9. Elle comporte un registre à verrouillage 44 connecté sur le bus à 32 bits 45 de liaison avec le plan mémoire 11 et commandé'par les signaaux Q2 ou Q4 par l'intermédiaire d'une porte OU 46. La sortie de ce circuit est la sortie de données de l'interface toujours validée. L'interface LCM comporte en outre un circuit d'interface à trois états 47 qui reçoit les données d'entrées 31-16 et qui les transmet au bus 45. Cette interface est commandée par les si- gnaux CPU ACK, Q13 et W2 qui lui sont appliqués par une porte ET 48 à trois entrées, un inverseur 49 étant connecté à l'entrée correspondante de la porte 48 pour inverser le signal CPU ACK. Un autre circuit d'interface à trois états est destiné à transmettre au bus 45 les entrées 15-0 du LCM. Il est également commandé par les signaux de sortie d'une porte ET 51 à trois entrées qui reçoit les signaux CPU ACK inversés par l'inverseur 52, Q13 et Wl. La logique de décodage LCM représentée à la Fig. 10 comporte un circuit de sélection 53 constitué par un démultiplixeur qui reçoit sur ses entrées des signaux d'adresse ADo, AD1, AD2, AD3, AD4 et le signal VAL de validation. - Les sorties du circuit de sélection 53 sont connectées à des entrées de -portes ET 54 à deux en- trées, dont les autres entrées reçoivent des signaux de sélection des registres dédicacés DEDIC 0, DEDIC 1, DEDIC 2, DEDIC 3, DEDIC 4. Les sorties des portes 54 sont reliées par des circuits de commande correspon- dants 55 aux entrées de rangées du plan de mémoire 11. Les circuits 55 sont commandés par le signal de sortie d'une porte ET 56 qui reçoit le signal Q13 sur une première entrée et le signal CPU ACK sur une seconde entree. Le bus interne 45 est temporellement rendu accessible pour l'interface LCM sur CPU ACK. Cette interface permet au LCM: -un format de 32 bits en lecture - un format de 32 bits en écriture - un format de 16 bits en écrite rendu pos- sible par la disponibilité de deux signaux d'écriture indépendants. La logique LCM fournit au décodeur d'adresse 15 les signaux suivants: ADO à AD4: 5 bits d'adresses car il s'agit de mots de 32 bits, VAL: requête d'un accès à l'adresse AD4-ADO OEDIC O: requête d'un accès à l'adresse 11111 DEOIC 1: requête d'un accès à l'adresse 1-1110 DEDIC 2: requête d'un accès à l'adresse 11101 DEDIC 3 requête d'un accès à l'adresse 11100 OEDIC 4: requête d'un accès à l'adresse 11011 Ainsi six rangées de trente deux bits peu- vent être activées simultanément. Les transistors au niveau des cellules de mémoires des adresses activables par DEDIC (i) ainsi que les éléments de commande sont dimensionnés pour satisfaire à ces contraintes de courant. Les chronogrammes des accès de la logique LCM sont représentés à la Fig. 11. Quatre types d'accès sont à différencier, chacun utilisant un intervalle de temps Ts. 1 - Lecture 32 bits 2 - Ecriture 32 bits 3 - Ecriture 16 bits des données de 0 à 15 4 - Ecriture 16 bits des données de 16 à 31. Les cas écriture 2, 3, 4 donnent des chro- nogrammes identiques excepté pour les signaux de de- mande d'écriture W1 et W2. 2 - W1 = 1, W2 = 1 3 -W1 = 1, W2 = 0 4 - W1 = 0., W2 = 1 Les données et les adresses sont fournies par le LCM sur le même intervalle de temps Ts. En ce qui concerne la lecture, les données sont disponibles sur DATA OUT (0-31) pendant la tota- lité d'un intervalle Ts, un déphasage d'un Ts existant entre les adresses et les données. Ce déphasage ne provoque aucune perte de Ts dans le cas d'un balayage cyclique. Le générateur d adresses 2 qui fait partie du dispositif de contrôle et d'acquisition à grande vitesse représenté à la Fig. 1 va maintenant être dé- crit en référence aux Fig. 12 et 13. La fonction de ce bloc est de fournir à la zone registre commutée 1 les adresses nécessaires lors d'un accès LCM. Il doit: 1) Dans la zone d'écriture correspondant aux opérations d'acquisition, a - activer DEDIC 0 pour la mise à jour de EVENT 8 et FRUN 20, (compteurs d'évènement et temporel par défaut). b - activer DEDIC 1-4 pour la capture en registre dédicacé, c - activer VAL et gérer l'adresse conve- nable pour les captures en zone tam- pon. 2) Dans la zone de lecture correspondant aux opérations de contr6le, a - activer VAL et gérer l'adresse de la commande, b - gérer lors d'une commande EXCHG (dé- claration d'un compteur virtuel) la sauvegarde de l'adresse de la comman- de et sa restitution lors du cycle de réécriture. c - assurer la synchronisation du balaya- ge et l'arrét de celui-ci. 3) Général Rendre la totalité des éléments programma- bles de ce générateur accessibles paf le processeur. La partie du générateur d'adresses destinée à l'acquisition est représentée à la Fig. 12. Elle comporte essentiellement des circuits de commande 60 à 64 à 'repos à zéro qui reçoivent respectivement à leurs entrées les signaux COUNT UPDATE de mise à jour des compteurs par défaut, CAPREQ1, CAPREQ2, CAPREQ3, CAPREQ4, de requête de cap- ture en registre dédicacé et qui délivrent à leur sortie DEDIC 0, à DEDIC 4 respectivement. Les circuits 60, 61 et 62 sont connectés entre eux par leurs entrées de commande. Le circuit 62 est en outre connecté par son entrée de commande au signal CAP ACK appliqué par ailleurs à une entrée d'une porte ET 65 dont l'autre entrée reçoit le signal DEDB de sélection de mode. La sortie de la porte 65 est connectée aux entrées de commande des circuits 63 et 64. Les entrées CAPREQ 3 et CAPREQ 4 sont connectées respectivement aux deux entrées d'une porte OU 66 dont la sortie est reliée à une entrée d'une porte ET 67. L'autre entrée de la porte 67 est connec- tee au signal DEDB par l'intermédiaire d un inverseur 68. La sortie de la porte ET 67 est reliée à une entrée d'une porte OU à quatre entrées 69 qui reçoit sur ses trois autres entrées respectivement les si- gnaux CAPREQ 5, CAPCONT et CAPREQ 6. La sortie de la porte OU 69 est reliée à l'entrée d'un circuit de commande au repos à zéro 70 qui reçoit sur son entrée de commande le signal CAPACK. 15. La sortie du circuit 70 est connectée à une entrée d'une porte OU 71 à trois entrées. Une autre - entrée de la porte 71 reçoit un signal CONTACK de validation d'une action de contrôie tandis que sa troisième entrée est reliée d'une part à une entrée 2 0 d'une porte OU 72 à deux entrées recevant le signal CAPCYC et d'autre part à un compteur diviseur par deux 73. La sortie de la porte OU 71 délivre le signal VAL. Les deux entrées de la porte 72 reçoivent respectivement les signaux CAPACK et CAPCYC. Le signal CAPCYC est un signal de requête d'écriture 16 bits en tampon. La sortie de la porte 72 est reliée à une borne de commande d'un circuit d'interface à trois états 74 dont la sortie délivre les signaux d'adresse AD(0-4). Le diviseur par deux 73 comporte en outre une entrée Cl connectée à la sortie du circuit 70. Sa 2629230O sortie sur laquelle apparaît un signal BITX est connectée à l'entrée d'un circuit de commande au repos à zéro 75 qui commande également le signal CAPCYC et qui est couplé avec un autre circuit 76 dont l'entrée est connectée à la sortie du circuit 70. Les sorties des circuits 75 et 76 sont connectées ensemble à l'entrée d'incrémentation INC d'un décompteur à 5 bits 77 dont une autre entrée reçoit le signal DEDB et dont une troisième entrée reçoit ce même signal par l'intermédiaire d'un inverseur 78. Ceux-ci combinés aux entrées connectées à 0 et a 1 constituent l'adresse de base chargée dans le décompteur. La sortie du décompteur 77 est connectée à une entrée d'un comparateur 79 ainsi qu'à l'entrée de du circuit 74. L'autre entrée du comparateur 79 est reliée à la sortie d'un registre 80 de programmation à ver- rouillage définissant l'adresse de fin de tampon et sa sortie est connectée à l'entrée LD du décompteur 77. La partie du générateur d'adresses destinée au contràle représentée à la Fig.13 comporte le re- gistre 80 de début de zone de contrôle dont la sortie définit l'adresse de chargement d'un décompteur à 5 bits 82 qui reçoit sur son entrée LD le signal START SCAN de début de balayage et qui est connecté par une autre entrée à la sortie d'une logique d'incrémenta- tion 83. La sortie du décompteur 82 est connectée à l'entrée d'un circuit de commande à trois états 84 à la sortie duquel apparaissent des signaux d'adresse AD(O-4). Elle est en outre reliée à une entrée d'un comparateur 85 dont l'autre entrée est reliée à la sortie d'un registre de programmation de fin de zone de controle 86. La sortie du comparateur 85 est reliée à une entrée de la logique d'incrémentation 83 afin d'inhi- ber celle-ci. La sortie du décompteur 82 est en outre reliée à une entrée d'un registre à verrouillage 87 qui permet de sauvegarder l'adresse courante lorsque le signal CLEAR EXCNG est activé. La sortie du circuit 87 est connectée à l'entrée d'un circuit de commande à trois états 88 validé par le signal ACK(-1) qui est également appliqué après inversion à une porte ET 89. Les sorties du circuit 88 sont connectées aux sorties du circuit 84. Une autre entrée de la porte ET 89 reçoit un signal CONTACK et sa sortie est connectée à l'entrée de commande du circuit 84. La logique d'incrémentation reçoit de plus respectivement sur trois entrées des signaux FRBIT 1, STEP de pas, et CONTROL STROBE de gestion temporelle de la décrémentation du décompteur 82. La partie du générateur d'adresse destinée à générer les signaux W1 et W2 représentée à la Fig. 14 comporte une première porte ET 90 recevant sur ses deux entrées les signaux CPU ACK et CPU R/W respecti- vement., La sortie de la porte 90 est connectée à une entrée d'une porte OU à quatre entrées 91 dont une autre entrée est connectée à la sortie d'une seconde porte ET 92 qui reçoit respectivement sur ses deux entrées les signaux CAPCYC et BITX. Le signal CAPCYC est en outre appliqué à une entrée d'une troisième porte ET 93 qui reçoit sur son autre entrée le signal BITX par l'intermédiaire d'un inverseur 94. La sortie de la porte ET 93 est connectée à l'entrée d'une autre porte OU à quatre entrées 95. Une troisième entrée de la porte 91 est connectée à la sortie d'une porte ET 96 à trois en- trées sur lesquelles sont respectivement appliqués les signaux ACK(-1), DEDB et TYPE B ( qui définit le mode de fonctionnement). Une quatrième entrée de la porte 91 reçoit le signal CAPACK qua est également appliqué à une en- trée de la porte 95. Une troisième entrée de cette dernière est connectée à la sortie de la porte ET 90 et une qua- trième entrée reçoit le signal ACK(-1). Les sorties des portes 91 et 95 délivrent respectivement les signaux d'écriture Wl et W2. Le séquenceur'9 du dispositif de contr6le et d'acquisition représenté àla Fig. 1 va maintenant être décrit en référence aux Fig. 15 et 16. 2 0 Ce séquenceur est destiné à gérer les en- chainements et les conflits. La partie du séquenceur 9 représentée à la Fig. 15 est destinée à délivrer les signaux RESOL, SYNCHRO INTERNE, CONTROLE STROBE, CAPACK, CPUACK, CONTROL ACK, COUNT UPDATE de mise à jour des compteurs par défaut, STARTSCAN, FRBIT 0, FRBIT 1. Elle comporte un compteur diviseur par huit qui reçoit sur son entrée un signal H d'horloge du système et qui est connecté i sa sortie à l'entrée d'un circuit de commande i trois états 101 commandé par un signal FAST MODE de mode-rapide. Le circuit 101 est couplé à un autre circuit similaire 102 dont l'entrée reçoit le signal d'horloge H et dont la sortie est reliée à la sortie du circuit 101. Celle-ci est reliée à l'entrée d'un compteur diviseur par r programmable 103 avec n = 1 à 16. La sortie du compteur 103 est reliée à une entrée d'une porte ET 104 dont l'autre entrée reçoit le signal STANDBY et dont la sortie délivre le signal RESOL. La sortie du compteur 103 est en outre connectée à l'entrée d'un compteur à 2 bits 105 à deux sorties. La sortie du compteur 103 délivre le signal SYNCHRO INTERNE. Une première sortie du compteur à 2 bits 105 délivre le signal FRBIT 0 et une seconde sortie délivre le signal FRBIT 1. Cette seconde sortie est en outre connectée à l'entrée D d'une bascule 106 dont l'entrée d'horloge est reliée à la sortie du compteur 103 et dont l'en- trée Cl est reliée à la sortie d'une porte ET 107 qui reçoit sur une entrée le signal H et sur son autre entrée, le signal SYNCHRO INTERNE. l.a sortie Q de la bascule 106 délivre le si- gnal STARTSCAN. La sortie du compteur à 2 bits 105 délivrant le signal FRBIT O est en outre reliée à un circuit logique combinatoire 108 qui reçoit également le signal SYNCHRO INTERNE et qui comporte en outre trois entrées auxquelles sont appliqués les signaux CPU REQ, CAP CYC, et ACK-1. Sur les sorties du circuit 108 apparaissent les signaux CAPACK, CPUACK et CONTROL ACK. Le circuit 108 effectue les opérations sui- vantes: CAPACK = SYNC.H2.,CPUREQ DECALE SI CPUREQ CONTROL ACK = CPIUACK + CAPACK + CAPCYC + ACK-1 CPUACK = CPUREQ Le signal CAPACK est appliqué à une entrée d'une porte ET 109 qui reçoit sur son autre entrée le signal FRBIT O inversé par un inverseur 110 et qui dé- livre à sa sortie le signal COUNT UPDATE. Le signal CONTROLACK est appliqué à une entrée D d'une bascule 111 qui reçoit par ailleurs le signal Q13 sur son entrée d"horloge et dont la sortie est connectée à une entrée d'une porte ET à trois entrées 112 dont les deux autres entrées reçoivent respectivement les signaux Q24 et STANBY. A la sortie de la porte 112 apparaît le si- gnal CONTROL STROBE. La partie du séquenceur 9 représentée à la Fig. 16 est destinée àdélivrerles signaux CLEAR EXCHG, VIRTUAL UPDATE de mise à jour des compteurs virtuels, ACK-1, CAPCYC, STEP 1 et FRUN SEL. Il comporte un registre à décalage 113 qui reçoit sur une entrée série le signal EXCHG et dont l'entrée d'horloge est connectée à la sortie d'une porte ET 114. A une entrée de cette porte est appliqué le signal 024 tandis que son autre entrée est connectée à la sortie d'une bascule 115. L' entrée D de la bascule 115 est connectée à la sortie d'une porte NONOU 116 qui reçoit sur ses entrées les signaux CAPACK et CPUACK respectivement en provenance du circuit 108 de la Fig. 15. L'autre en- tree de la bascule 115 reçoit le signal 013. Le registre à décalage 113 comporte trois sorties parallèles sur lesquelles apparaissent respectivement les signaux CLEAREXCHG, VIRTUAL UPDATE et ACK-1. La sortie ACK-1 du registre 113 est en outre connectée à une entrée d'une porte ET 117 dont l'autre entrée est reliée à la sortie Q d'une bascule 118. L'entrée de mise à 1 de la bascule 118 reçoit le signal LACQ16 par l'intermédiaire d'un in- verseur 119 tandis que son entrée cl est connectée à la sortie Q d'une bascule 120 dont l'entrée D est reliée à la sortie de la porte 117 et dont la sortie Q délivre le signal CAPCYC. La sortie VIRTUAL UPDATE du registre 113 est connectée à l'entrée S d'une bascule 121 dont l'entrée cl reçoit le signal STARTSCAN et dont la sortie Q est connectée à une entrée d'une porte OU 122 qui reçoit sur son autre entrée le signal CAPACK et qui délivre à sa sortie le signal FRUN SEL de sélection du compteur par défaut ou de sélection du compteur virtuel. La sortie de la porte ET 114 est enfin connectée à une entrée d'horloge d'une bascule 123 dont l'entrée'D est reliée à la sortie d'une porte ET 124 qui reçoit respectivement sur ses deux entrées les signaux STEP et FRBIT 1. Le circuit de base de temps 3 du dispositif de la Fig. 1 est représenté aux Fig. 17. Il comporte un additionneur 125 à 16 bits + 2 bits qui reçoit sur vingt de ses entrées les signaux DATA OUT (16-19) et DATA OUT (0-15) et sur deux autres entrées les signaux X0 et X1,. L'additionneur 125 comporte une sortie de 3 0 dépassement connectée à une bascule de dépassement 126 qui délivre à sa sortie un signal ovf de dépassement. * La sortie principale de l'additionneur 125 est connectée à l'entrée d'un circuit.à bascules 127 i bits, VIRT 16 qui constitue la référence virtuelle de temps et à l'entrée d'un circuit à bascules 128 à 19 bits FRUN 20. Les signaux DATA OUT (16-19) sont en outre connectés à une entrée d'un décodeur de valeur maximum 129- dont d'autres entrées reçoivent les signaux DATA OUT (24-27) DATA OUT (28-31). La sortie multiple du décodeur 129 est reliée à l'entrée d'un circuit de commande à trois états 130 commandé par le signal VIRTUAL UPDATE également applique sur l'entrée E de commande du circuit 127. L'entrée effacement de ce circuit est connectée à la sortie d'une logique 131 d'effacement dudit circuit qui reçoit sur deux entrées respectivement les signaux VIRT CLEAR et TYPE A. L'entrée d'horloge du circuit 128 est connectée à la sortie Q d'une bascule 132 qui reçoit respectivement sur son entrée D le signal COUNT UPDATE et sur son entrée d'horloge le signal Q24. Il comporte une entrée de mise à zéro recevant le signal d'efface- ment CLEAR FRUN 20 et une première sortie sur laquelle apparaissent les signaux de données DATA IN (16-19). La sortie du circuit 127 e.st connectée à l'entrée d'un circuit de commande à trois états 133 couplé à un circuit 134 dont l'entrée est connectée à la sortie du circuit 128. Sur les entrées de commande des circuits 133 et 134 est appliqué le signal FRSELECT. La sortie de l'additionneur 125 est en outre connectée à l'entrée d'un circuit de commande à trois états 135 commandé par un signal DOUBLE validant une comparaison du type double événement qui commande également deux circuits à trois états 136, 137 dont les entrées sont connectées ensemble aux sorties d'un circuit à bascules à huit bits 138. Le circuit 138 comporte huit entrées connec- tées chacune à un additionneur 8 bits + 1 bit 139 qui reçoit à ses entrées les signaux DATA OUT (28-31) et DATA OUT (24-27) et qui comporte de plus une entrée d'addition connectée à la sortie d'un multiplexeur 140 qui reçoit sur son entrée le signal EVENT (i), (1 ô d'une logique 141 d'effacement et d'horloge d'évène- mentj une entrée d'horloge connectée à une sortie cor- respondante de la logique 141. Cette dernière comporte une entrée recevant le signal CLEAR EVENT, une entrée recevant le signal ACQ et une entrée recevant le signal TYPE A. L. e circuit 138 est en outre connecté par ses sorties précitées à deux circuits à trois états 142, 143 commandés l'un par le signal DEDB et l'autre par ce signal inversé. Le signal DEDB est de plus appliqué à une entrée de la logique 141. Les sorties des circuits 142, 143 sont connectées ensemble à une entrée d'un comparateur à quatre bits 144 dont l'autre entrée reçoit les signaux DATA OUT (28-31). Les signaux DATA OUT (24-27) sont appliqués à une entrée d'un comparateur quatre bits 145 qui re- çoit sur ses autres entrées le signal provenant de la sortie du circuit 138 connectée au circuit 143. Les sorties des comparateurs 144 et 145 sont appliquées aux entrées respectives d'une porte ET 146 dont la sortie délivre le signal COMP 8 tandis que la sortie du comparateur 144 délivre le signal COMP 4. Les sorties des circuits à trois états 130, 136, 137, 133, 134 et 135 sont connectées ensemble afin de constituer le bus référence de temps et déli- vrent les signaux DATA IN (1-15). Les signaux de fort poids 8-15 sont connec- tés à une entrée d'un comparateur à 8 bits 147 dont une autre entrée est reliée à une sortie de l'addi- tionneur 125 et les signaux de faible poids 0-7 sont connectés à une entrée d'un autre comparateur 148 dont l'autre entrée est également reliée à une autre sortie de l'additionneur 125. Les sorties des comparateurs 147, 148 sur' lesquelles apparaissent les signaux COMP 8 (2) et COMP 8 (1) respectivement sont connectées aux entrées d'une porte ET 149 dont la sortie est reliée à des premières entrées de deux portes ET 150 et 151. L autre entrée de la porte 150 est connectée au bit O de l'additionneur 125 tandis que l'autre entrée de la porte 151 est connectée à cette même sor- tie par l'intermédiaire d'un inverseur 152. Les sorties des portes 150 et 151 délivrent respectivement les signaux COMP 16(n+1) et COMP 16(n). La sortie de la porte 149 est de-plus connectée à une entrée de la logique 131 d'effacement ou de mise à 2 du compteur virtuel matérialisé par le circuit 127. Enfin,le bus de référence de temps auquel sont rattachées les sorties des circuits 130, 136, 137, 133, 134 et 135 est connecté à l'entrée d'un circuit 153 de détection de zéro qui délivre a sa sortie un sigal ZERO. Le bloc action 4 qui va maintenant être dé- crit en référence aux Fig. 18 à 21 est un bloc combiA natoire dont la fonction est d'effectuer le décodage des commandes de contrôle. Les bits de commande sont issus de la mémoi- re registre commutée 1 (Fig. 1). La validation de ces commandes est effectuée à partir des signaux issus de la base de temps 3. Ce bloc action comporte un dispositif de dé- tection de mode représenté à la Fig. 18, un dispositif d'interprétation des commandes EXCHG représenté à la Fig. 19, un dispositif d'interprétation des commandes normales représenté aux Fig. 20a et 20b et un disposi- tif de synchronisation des actions représenté à la Fig. 21, Le dispositif de détection de mode de la Fig. 18 comprend une première voie 155 dans laquelle est connectée une porte ET 156 dont une entrée reçoit le signal PIN2 et dont l'autre entrée reçoit le signal DUAL COMMAND par l'intermédiaire d'un inverseur 157. La voie 155 délivre le signal PIN2. Le dispositif comporte une deuxième et une troisième voies 155a, 155b qui transmettent respecti- vement les signaux PIN1 et PIN0. Ces trois signaux permettent de sélectionner la sortie sur laquelle doit porter l'action. Le dispositif de détection de mode comporte en outre deux bascules 158a et 158b destinées à pro- duire respectivement les signaux XCHG Commande et STEP SET apparaissant sur leur sortie Q, ce signal STEP SET commandant la mise en place d'un mode de balayage en- trelacé. La bascule 158a reçoit sur son entrée D le signal de sortie d'une porte ET 159. Une entrée de cette porte reçoit le signal XCHG tandis que son autre entrée est connectée à la sortie d'une.porte ET 160 dont une entrée est connectée à la sortie Q de la bascule 158a et dont l'autre entrée est reliée à une source de tension + 5 V. La sortie de la porte 160 est en outre reliée à une entrée d'une porte ET 161 dont l'autre entrée reçoit le signal STEP. Sa sortie est connectée à l'entrée D de la fbascule 158b qui sur son entrée d'horloge reçoit le signal CONTROL STROBE également appliqué à l'entrée d'horloge de la bascule 158a. Les deux signaux XCHG COMMAND et STEP SET sont en mesure d'affecter le séquencement de la zone de'contrôle. Le dispositif d'interprétation des commandes XCHG représenté à la Fig. 19 comporte principalement un circuit 162 de décodage qui reçoit à ses entrées les signaux XCHG COMMAND, TYPE B, UART, DEDB, ENABLE, et ENABLE T et qui délivre sur ses sorties les signaux d'autorisation XCHG A ENABLE', XCHG A (UART R) ENABLE, XCHG A (UART T) ENABLE, XCHG B (I1 ENABLE et XCHG B (2) ENABLE. Les sorties XCHG A (UART R) et XCHG A (UART T) sont connectées à un circuit de commande 163 qui délivre à sa sortie les signaux TRANS et RECV après validation par le signal COMP 16 (N). Ces memes sorties ainsi que la sortie XCHG A sont connectées à trois entrées d'une porte OU 164 dont la sortie est reliée à une entrée d'une porte ET dont l'autre entrée reçoit le signal UP RANGE/PIN1 019 et qui délivre à sa sortie le signal UP RANGE. L entrée UP RANGE/PIN1 est en outre connec- tée à une entrée d'une porte ET 166 dont l'autre en- trée est reliée à la sortie XCHG B(2) du circuit 162. Cette porte délivre à sa sortie le signal SELPIN1. Une porte ET 167 est connectée par une de ses entrées à la sortie XCHG B(2) et reçoit sur son autre entrée le signal PIN 0. Elle délivre à sa sortie le signal SELPIN O. Un décodeur 168 comporte une entrée connectée à la sortie XCHG A du circuit 162, une autre entrée connectée à la sortie XCHG B (1) de ce circuit et trois entrées recevant respectivement les signaux de validation COMP 8, COMP 16(N) et INTERRUPT 1. Sa sortie est reliée à une entrée d'une por- te OU 169 dont l'autre entrée est connectée à une sortie d'un circuit décodeur 170 et dont la sortie délivre le signal INTREQ1. Le circuit 170 comporte une première entrée connectée à la sortie XCHG B(2) et une seconde entrée connectée à la sortie XCHG 8(1) du circuit 162 et d'autres entrées recevant respectivement les signaux COMP 8, ACQBUF, 32 bits ACQ, EVT INT., CLR OFFSET et DEDB qui sont des bits de commande. Une des sorties du circuit 170 est connectée à une entrée d'une porte OU 171 dont l'autre entrée reçoit le signal 32 BITS ACQ et dont la sortie délivre le signal ACQ 32 (demande de capture 32 bits). Une seconde sortie du circuit 170 délivre le signal ACQ BUFF et une troisième sortie délivre le si- gnal BUFF (14+2) qui sont des demandes de capture 16 bits. Une porte ET 172 à trois entrées reçoit sur des entrées respectives les signaux XCHG B (1) ENABLE du circuit 162 et les signaux COMP 8 et RESET FR et est connectée à sa sortie à une entrée d'une porte OU 173 dont l'autre entrée reçoit le signal CLEAR FR et dont la sortie délivre le signal RESET FRUN 20. La partie du dispositif d'interprétation des commandes normales du bloc action représentée à la Fig a comporte un multiplexeur 175 sur les entrées I0 i I3 duquel, I2 et I3 étant reliées ensemble sont res- pectivement reçus les signaux: COMP(N) + COMP(N+1) COMP16(1) COMP(8) COMP(N) + COMP(N+1). Le multiplexeur comporte en outre -des entrées J0 à J33 J2 et J3 étant reliées ensemble sur lesquelles sont respectivement reçus les signaux: COHP(N) COMP 16(11 + COMP 16(2) COMP(8). COMP(N) et des entrées Ko à K3, K2 et K étant reliées ensem- 3 2. 3 ble, sur lesquelles sont respectivement reçus les si- gnaux: COMP(N+1) O COMP 8. COMP(N+1). Sur les entrées de sélection A et B du mul- tiplexeur 175 sont reçus les signaux DOUBLE COMMAND et DUAL COMMAND et sur une dernière entrée est reçu le signal de validation ENABLE. Une des sorties du multiplexeur 175 est connectée à une entrée d'une porte ET 176 dont l'autre entrée reçoit le signal ENABLE.INTERRUPT TYPE 1 et dont la sortie est reliée à une entrée-d'une porte OU à trois entrées 177. Une seconde entrée de la porte OU 177 reçoit le signal INT REQ 1 et une troisième entrée est connectée à la sortie d'une porte ET 178 dont une entrée reçoit le signal ENABLE INTERRUPT TYPE 2 et dont l'autre entrée est connectée à la sortie d'un multiplexeur 179 qui reçoit sur ses entrées A et B respectivement les signaux ZERO et COMP 16(2) et qui reçoit sur ses entrées de sélection et de validation A/B et OE. les signaux DOUBLE COMMAND et DUAL COMMAND respectivement. La sortie de-la porte OU 177 délivre le si- gnal INTREQ. Les signaux DOUBLE COMMAND et DUAL COMMAND sont également appliqués à un circuit de détection de commande double 180 qui délivre à sa sortie un signal DOUBLE. Enfin un multiplexeur 181 reçoit sur ses en- trées A et B les signaux S/R ACTION TYPE 1 et S/R ACTION TYPE 2 et reçoit sur sa borne de sélection A/B la sortie du multiplexeur 179. Sa sortie délivre le signal SET(S) et le si- gnal RESET(R) obtenu par inversion du signal SET à l'aide d'un inverseur 182, La partie du bloc action représentée à la FIG. 20b comporte essentiellement un circuit 183 de combinaison de signaux qui reçoit respectivement sur ses entrées A1 A2 B1 B2 et C1 C2 les signaux FR CLEAR 1, FR CLEAR 2, 32 BITS ACQ1, 32 BITS ACQ2 et COMP 16 (1), COMP 16 (2) et qui délivre sur ses sor- ties S1 et S2 les signaux CLEAR FR et 32 BITS ACQ. Le circuit 183 établit entre ses-signaux. d'entrée et de sortie les relations suivantes: S = DOUBLE.(A1 C1 + A2C2) S2 =DOUBLE.(B.C1 + B2.C2) Ce circuit est avantageusement du type logique programmable. Le dispositif de synchronisation des actions représenté à la Fig. 21 comporte un circuit d'action 184 constitué par un ensemble de bascules qui reçoit sur ses,entrées les signaux: TRANS RECV UPRANGE SELPIN O SELPIN 1 ACQ 32 ACQ BUFF BUFF (14+2) RESET FRUN20 INTREQ C(N) SET C(N+1) RESET PIN 0 PIN 1 PIN 2 et qui délivre à sa sortie les signaux: L TRANS L RECV LOW L SELPIN 0 L SEL PIN 1 LACQ 32 LACQ BUFF ACQ 14+2 CLR FRUN 20 L INT REQ LC(N) S LC(N.1) R LPIN O LPIN 1 LPIN2. La borne d'horloge de ce circuit est connectée au signal CONTROL STROBE. Le dispositif de synchronisation comporte de plus une voie 185 de transmission du signal XCHG COMMAND et une voie 186 de transmission du signal STEPSET. Le bloc entrée 5 du dispositif de la Fig. 1 va être décrit en référence aux Fig. 22a à 22c. Il comporte un dispositif de détection de changements d'état sur une de ses entrées représenté 'à la Fig. 22a, un dispositif de génération de signaux de demande de capture vers le bloc générateur d'adresses,. et un dispositif de génération de signaux EVENT et INCOFF vers la base temps, représenté à la Fig 22b. Le dispositif de la Fig. 22a comprend deux logiques de détection telles que 187 qui reçoivent sur leur entrée un signal d'entrée E et E et qui déli- 1 2 vrent à leurs sorties respectives les signaux CAPREQ ou CAPREQ2. Ce dispositif comporte en outre quatre logi- ques de détection telles que 188 identiques à la logi- que 187 qui reçoivent sur leurs entrées les signaux E3 E E4 5 E E6 respectivement et qui délivrent à leurs sorties les signaux CAPREQ 3, 4, 5, 6. La sortie de la logique 188 est connectée à une entrée d'une porte NON-ET 189 qui reçoit sur son autre entrée le signal-FR BIT0 et dont la sortie est connectée à l'entrée d'horloge d'une bascule 190. L'entrée D de la bascule 190 reçoit le signal FRBIT 0 et sa sortie délivre le signal INC OFF (3,4,5,6). La sortie de la logique de détection 188 est de plus connectée à l'entrée D d'une bascule 191 dont l'entrée d'horloge reçoit le signal FRBIT 0 et dont la sortie est connectée à une entrée d'une porte NON-OU 192. L'autre entrée de la porte 192 est connectée à la sortie de la logique 188 et sa sortie est reliée à une entrée d'une porte NON-ET 193 qui reçoit sur son autre entrée le signal STARTSCAN. La sortie de 'la porte 193 est connectée à l'une, entrée CL2 de la bascule 194 dont l'entrée d'horloge est reliée à la sortie de la porte 189 et dont la sortie délivre le signal EVENT(3,4,5.6). Le dispositif représenté à la Fig. 22b comporte un multiplexeur 195 dont les entrées sont re- liées aux bascules telles que 194 du dispositif de la Fig. 22a et un multiplexeur 196 dont les entrées sont reliées aux bascules telles.que 190. En outre, les entrées de sélection des mul- tiplexeurs 195 et 196 sont reliées entre elles et con- nectées aux sorties de deux portes OU 197 et 198 qui reçoivent sur une de leurs entrées le signal DEDB et sur leur autre entrée respectivement le signal SELPIN O et le signal SELPIN1. Les multiplexeurs 195 et 196 délivrent res- pectivement les signaux EVENT et INCOFF. Le bloc sortie 6 du dispositif de la Fig. 1 est représenté à la Fig. 23. La fonction de ce bloc est la dé-séquentia- lisation des sorties. Il est également destiné à la lecture par le processeur associé de l'état des sorties. Ce bloc sortie comporte un démultiplexeur 199 qui reçoit sur ses entrées les signaux SET et RESET en provenance du bloc action 4 (Fig. 1 et 20a) ainsi que les signaux PIN (0-2). Il délivre sur ses sorties S(i) et R(i) (i variant de O à 7). Chaque sortie S(i) du démultiplexeur 199 est connectée à une entrée de deux portes ET 200a et 200b qui reçoivent respectivement sur leur autre entrée les signaux C (N+1) et C (N). Ces mêmes signaux sont ap- pliqués à des premières entrées de portes ET 201a et 201b qui reçoivent respectivement sur leur autre-en- trée chaque signal R(i). La sortie de la porte 200a est reliée à une entrée d'établissement d'une bascule 202a d'élabora- tion du signal S(N+1) tandis que la sortie de la porte b est connectée à une entrée d'établissement d'une bascule 202b d'élaboration du signal S(N). Les sorties des portes 201a et 201b sont respectivement connectées aux entrées d'établissement de bascules 203a et 203b d'élaboration des signaux R(N*1) et R(N). Les sorties des bascules 202a et 203a sont connectées aux entrées S et R d'une bascule 204 par l'intermédiaire de circuits de commande avec repos à zéro 205 et 206. Les sorties des bascules 202b et 203b sont connectées aux entrées S et R d'une bascule 207 par l'intermédiaire de circuits 208 et 209. Les entrées de décalage des circuits 204 et 207 reçoivent le signal ODDRESOL. Les circuits 205, 206, 208 et 209 sont commandés par le signal START SCAN. Le circuit 207 comporte une sortie sur la- quelle apparait le signal OUT(i) ( i variant de 0 à 7) et qui est connectée à un circuit d'interface à trois états 210 à commande LECTURE. Le bloc de surveillance 8 ou "chien de gar- de" du dispositif de la Fig. 1 a pour but d'assurer la sécurité du système. Il est représenté à la Fig.24. Il comporte un circuit de détection de clés 211 (AAH, 55H) qui reçoit sur son entrée les signaux CPU D (0-7) et qui délivre à sa sortie un signal KEY OK appliqué d'une part à une entrée d'une porte ET 212, d'autre part à une entrée D d'une bascule 213 et en troisième lieu, après inversion à une entrée d'une porte ET 214. L'autre entrée de la porte ET 212 reçoit le signal d'écriture WKEY qui est également appliqué à l'entrée d'horloge de la bascule 213 et à l'autre entrée de la porte ET 214. La sortie de la porte ET 212 est appliquée à l'entrée d'un diviseur par deux 215 dont la sortie est connectée au circuit de détection 211. Ce circuit de détection est un multiplexeur. La sortie de la porte 214 sur laquelle appa- raît le signal WRONGK est appliquée à l'entrée Cl d'une bascule 216 dont l'entrée D est connectée à la sortie de la bascule 213 sur laquelle apparait le signal WDACK. Un multiplexeur 217 reçoit sur ses entrées les signaux FRUN20 (9), FRUN20 (15), FRUN20(19) ainsi que les signaux WDA et WDB de programmation chien de garde également appliqués aux entrées d'une porte NON-OU 218. La sortie du multiplexeur 217 est connectée à l'entrée D d'une bascule 219 dont l'entrée d'horloge reçoit le signal COUNT UPDATE et dont la sortie est connectée à une entrée d'une porte NON-OU à 3 trois entrées 220 qui, sur une autre de ses entrées, reçoit le signal FRUN CLEAR et dont, la troisième entrée est connectée à la sortie d'un circuit 221 de vérification de balayage. L entrée de ce circuit reçoit le signal FRBIT 0. La sortie de la porte 220 sur laquelle appa- rait le signal WDSTART est connectée à l'entrée Cl de la bascule 213 et à l'entrée d'horloge de la bascule 216. La sortie de cette dernière est connectée à un circuit de temporisation 222 (compteur 4 bits) dont la sortie est à son tour connectée à l'entrée d'éta- blissement du circuit 216. De plus, la sortie du circuit 216 est con- nectée à une entrée d'une porte OU 226 dont l'autre entrée reçoit le signal WD DISABLE de la sortie de la porte 218. La porte 226 délivre à sa sortie le signal RESET. * Le bloc interface série 7 du dispositif de la Fig. 1 est représenté aux Fig 25a et 25b. Il est destiné à intervenir en tant que fonction périphérique de la base de temps 3. Il comporte une partie de réception repré- sentée à la Fig. 25a et une partie de transmission représentée à la Fig. 25b. La partie de réception comporte principale- ment un registre à décaiage à 8 bits 225 dont les huit étages sont connectés à un registre de verrouillage 226. Le registre 225 reçoit sur son entrée série le signal RXD et les sorties de ses étages B6 et B7 sont connectées aux deux entrées d'une porte OU 227. L'horloge du circuit 226 reçoit sur son entrée le signal READ. La sortie de la porte 227 est connectée à une entrée d'une porte ET 228 dont la sortie est re- liée par l'intermédiaire d'une porte OU 229 à l'entrée CLK d'horloge d'un compteur à 4 bits 231. L'autre entrée de la porte ET 228 est connectée à une sortie 0 d'un circuit 232 de détection de valeur qui est également reliée à une entrée d'une porte OU 233 dont la sortie est connectée à une entrée d'une porte ET 234 à trois entrées. La porte ET. 234 reçoit sur une seconde en- trée le signal LRECV et est connectée par sa troisième entrée à la sortie > 8 du circuit 232. La sortie de la porte 234 est reliée à l'en- trée CLK d'horloge du registre 225. La sortie 0 du circuit de détection de valeur 232 est en outre reliée par un inverseur 235 à une entrée d'une porte ET 236 dont la sortie est connectée à l'autre entrée de la porte OU 229 et dont l'autre entrée est connectée à la sortie d'une porte NON-OU 237. Celle-ci est reliée par ses entrées aux sorties Q1 et Q0 d'un compteur de bit de top de syn- chronisation médiane 238. L'entrée cl de ce compteur est connectée à la sortie du circuit 228. L'entrée d'horloge de la bascule 239 est connectée à la sortie de la porte 237. Son entrée D est connectée à la sortie d'une porte OU-EXCLUSIF 240 dont une entrée reçoit le signal RXD et dont l'autre entrée est rebouclée sur la sortie Q de la bascule 239. Cette bascule sert au ca.lcul de la parité. L'entrée de la porte 240 qui reçoit le si- gnal RXD est en outre reliée à la borne D d'une bascu- le 241 associée à une bascule 242 dont l'entrée d'hor- loge est connectée à l'entrée d'horloge d'une bascule 242, elle-meme connectée à la sortie = 10 du circuit 232 ainsi qu'à l'entrée Cl du circuit 231. La bascule 242 reçoit en outre sur son entrée. Cl, le signal READ. La sortie Q de la bascule 241 délivreun signal d'erreur FRAINING ERROR et la sortie Q de la bascule 242 délivre le signal RDA. (Donnée valide). Une bascule 243 connectée d'une part à la sortie Q de la bascule 239 et d'autre part aux entrées d'horloge des bascules 241, 242 délivre le signal EVEN/ODD. La partie de transmission du bloc interface série représentée à la figure 25b comporte un registre à décalage 245 à huit bits recevant les signaux D7 à DO. La sortie série du registre à décalage 245 est connectée à une entrée d'une porte ET 246 dont. l'autre entrée est reliée à la sortie zéro d'un circuit de détection de valeur 247 et dont la sortie est reliée à une entrée d'une porte OU 248 qui délivre le signal TXD. Un compteur à deux bits de top de synchroni- sation 249 reçoit sur son entrée le signal LTRANS et est connecté par sa borne Cl également reliée à une sortie du registre 245 à la borne Cl d'une bascule 250 connectée par son entrée d'horloge à la sortie = 10 du circuit 247 de détection de valeur. La sortie Q de la bascule 250 est connectée à l'autre entrée de la porte OU 248 et délivre le signal TBE. Le compteur de top de synchronisation 249 comporte deux sorties Qi et Q0 respectivement connec- tées à deux entrées d'une porte NON-OU 251 à trois en- trées dont la troisième entrée reçoit également le signal d'horloge de la bascule 250. La sortie de la porte 251 est connectée à une entrée d'une porte ET 252 dont l'autre entrée est connectée à la sortie > 2 du circuit 247. La sortie de la porte 251 est en outtre connectée à l'entrée de comptage du compteur 4 bits 252a relié par sa borne Cl à la borne Cl du compteur de top de synchronisation 249. La sortie de la porte 251 est en outre con- nectée à l'entrée. de comptage du compteur 4 bits 252a relié par sa borne Cl à lra borne Cl du compteur de top de synchronisation 249. La sortie de la porte 252 est connectée ià l'entrée d'horloge CLK du registre à décalage 245; Le bloc interruption 10 du circuit de la Fig. 1 va être décrit en référence aux Fig. 26a i 26c. Sur la Fig. 26a on a représenté le disposi- tif assurant les fonctions d'interruption de contrôle. Il comporte un démultiplexeur verrouillé 253 qui reçoit sur ses entrées les signaux CONTROL AD, CONTROL A1, CONTROL A2, (les adresses issues du poin- teur de commande) Q13 et par l'intermédiaire d'une porte ET 254 un signal d'autorisation résultant des signaux IREQ et Q24. Les sorties Y et Y sont connectées à des O 7 bascules 255 qui dlivrent des signaux CFLGO à CFLG7 de drapeau appliqués à une porte OU 256 à 7 entrées dont la sortie est connectée à une entrée d'une porte ET 257. L'autre entrée de cette porte reçoit le signal BIT INTE (CONT) et sa sortie délivre le signal CINT qui est la requête d'interruption de la zone de contràle. Les entrées de la porte 256 sont en outre connectées aux sorties d'un circuit codeur de prio-rité 258 qui délivre sur ses sorties les signaux ICAO2, ICA01 et ICAOO. Le dispositif assurant les fonctions d'in- terruption d'acquisition représenté à la Fig.26b comporte six ensembles formés chacun d'une bascule 259 et d'une porte ET 260. Les bascules 259 reçoivent respectivement sur leur entrée d'horloge les signaux CAPRE01 à CAPREQ6 et délivrent à leurs sorties les signaux IFLAG. Les portes 260 reçoivent sur leurs autres entrées les signaux EINT1(CAP) à EINT6(CAP). Elles délivrent i leurs sorties les six requêtes IINT1 i IINT6. Ce dispositif comporte en outre un circuit 261 de détection d'adresse égale à l'adresse de demi- tampon. Ce circuit reçoit à ses entrées les signaux. POINTEUR CAPAO " CAPA1 CAPA2 " CAPA3 " CAPA4 START CONTROL AD A1 A2 " A3 " A4 ainsi que le signal OEDB. Il délivre à sa sortie le signal AD-2DEDB+I1 +1/2 BUFFER appliqué à une entrée d'une porte ET 262 dont l'autre entrée reçoit le signal INTBUFEN et dont la sortie délivre le signal INTBUF. Enfin une porte ET 263 reçoit sur une de ses entrées le signal INTOVFEN et son autre entrée est connectée à la sortie d'une bascule 264 qui reçoit sur son entrée de mise à 1, le signal FRUN20 OVF. La fonction d'interruption d'interface série représentée à la Fig.26c comporte des portes ET 265 et 266 dont les entrées reçoivent respectivement les si- gnaux DATA Reçu (RDA), RXINTEN et TAMPON DE TRANSMIS- SION VIDE TBE, TXINTEN et dont les sorties délivrent respectivement les signaux RXINT et TXINT. La fonction priorité des interruptions de capture représentée à la Fig. 26d comporte une porte OU 267 à huit entrées recevant les signaux IINT1 à IINT6 7 et les signaux INTBUF et INTOVF. Les entrées de la porte OU 267 sont en outre connectées à un circuit 268 codeur de priorité. La porte OU 267 délivre le signal IINT et le circuit 268 délivre les signaux IIAD2, IIAD1, IIAD0. La fonction de priorité contrÈle/acquisi- tion/interface série, est assurée par le dispositif représenté à la Fig. 26e qui comporte un circuit 269 de codage de priorité. Ce circuit reçoit à ses entrées les signaux tINT, RXINT, TXINT, CINT, ICAD (0-2) et lAD (0- 2) et délivre à sa sortie les signaux NIVEAU 1 (d'interruption) NIVEAU 2 (d'interruption) VECTEUR avec 18 vecteurs différents; On va maintenant décrire le fonctionnement du dispositif de contrôle et d'acquisition à grande vitesse suivant l'invention. Une acquisition se traduit par l'écriture dans une zone de stockage qui est la zone de capture de la zone registre commutée 1 de la Fig.1, d'une information temporelle ou d'événement. Afin de respecter la.précision d'une résolu- tion, cette écriture se fait toutes les résolutions. Dans le cas de plusieurs entrées pouvant provoquer une capture deux cas se présentent. Stockage en tampon: dans ce cas la réfé- rence de la (ou des) source étant capturée en même temps, une seule information est à écrire en zone de stockage. Capture dédicacée: dans ce cas si P sources requièrent une acquisition durant,la même résolution, P emplacements de mémoire de la zone de capture doi- vent etre mis à jour. Le dispositif autorise simultanément un sto- ckage en tampon de capture, la mise à jour des comp- teurs d'acquisition se trouvant dans un emplacement de mémoire dédicacé et jusqu'à quatre stockages dans des zones de capture-dédicacées. Etant entendu que les valeurs stockées sont identiques (valeur capturée = compteur acquisition) cette écriture multiple est permise par une structure spéciale de la zone registre commutée 1. Un accès par résolution est donc suffisant. Les accès processeur ne sont jamais pénali- sés. Une étude des cycles du processeur permet de minimiser la densité d'accès provoquée par le proces- seur qui sera décrite par la suite. Un cycle processeur étant égal à 2 temps d'accès TS, en admettant des accès permanents de la part du proceseur,le pourcentage maximum d'occupation de la zone mémoire commutée 1 serait de 50%. Une étude plus fine du microcode du proces- seur permet de spécifier un temps.d occupation de l'ordre de 20Z. Bilan des accès à la zone registre commutée 1 La structure spéciaie adoptée pour cette zone permet de réduire à 1/2 temps de cycle la durée des accès TS. Ainsi, si P est la valeur du rapport Résolu- tion/Temps de cycle, c'est à dire la valeur du pré-di- viseur de la base de temps, alors: le nombre total de TS sur 2 Résolutions est 4 P: ____________-______________________-__________________ Type Nb TS utilisés Commentaire Processeur 20% de 4P0 0,8P Cas le plus défa- Acquisition 2 vorable, nb de Contrôle 4P-2-0,8P* E(3,2P)-2 captures illimité. nb max de comman7 des de contr6le4 E(3,2P)-2 Le dispositif suivant l'invention met en oeuvre une procédure de balayage de la zone de controle (SCAN) dont la période de répétition est égale à 2 résolutions. Les intervalles de temps TS de capture sont positionnés en début de résolution. Tout accès processeur est capable de s'insé- rer dans ce séquencement. La gestion globale des TS est effectuée par le séquenceur 9. TS de capture TS de capture I---- I----------------- ---I-----Ià.I-------------- PERIODE DE BALAYAGE DE LA ZONE DE CONTROLE En début de SCAN le balayage est positionné au début de la zone de contrôle (=zone de commande). L'organisation de la mémoire 11 de la zone registre commutée est la suivante. Elle comporte des compteurs par défaut ou d'acquisiton, deux ou quatre captures dédicacées, le tampon de capture, la zone- de commande et éventuelle- ment.une zone à usage général. Les compteurs d'acquisitions,.les registres de capture dédicacés, et le tampon de capture font partie de la fonction acquisition. La zone de commande est utilisée par la fonction contrôle. Le principe d'implémentation de compteurs virtuels découle directement- de la procédure de ba- layage SCAN précitée. La déclaration d'un compteur virtuel se fait dans une commande. La zone de stockage de la valeur de ce comp- teur virtuel se trouve dans cette même commande. Procédure de mise à jour de ce compteur virtuel ecture de la commande contenant l'ancienne valeur de compteur = ancien. V ncrémentation de cette valeur |Nouveau = Ancien + 2 V Stockage de Nouveau dans le cir- cuit fonction base de temps verrouillage V criture de Nouveau comme nouvelle aleur du compteur dans la commande Le balayage de cette commande se faisant exactement toutes les deux résolutions; le compteur est réellement autonome, mis à jour toutes les deux résolutions et permet toutes les fonctions de compa- raison à une résolution près grace à la séquentiali- satioo des résultats. Il est à noter qu'une commande de ce type (exchg) nécessite 2 intervalles de temps TS car une lecture/écriture est nécessaire. Le compteur ainsi défini et verrouillé sert de référence de base de temps pour les commandes sui- vantes: Référence Temporelle CO Compteur Acquisition - - - - - - - - - - - - - - - C1.... ci C2 VCOMPTE 1 EXCHG COMPTEUR VIRTUEL 1 -_____________| C3 COMPTEUR VIRTUEL 1 C4 COMPTEUR VIRTUEL 1 C5 COMPTEUR VIRTUEL 1 C6 VCOMPTE EXCHG COMPTEUR VIRTUEL 2 C7 COMPTEUR VIRTUEL 2. ________.______ C8COMPTEUR VIRTUEL 2 C9 j COMPTEUR VIRTUEL 2 Si aucun compteur virtuel n'est défini,le compteur d'acquisition de la base de temps est utili- se par défaut. Il a été prévu dans le dispositif HSCA, la possibilité de provoquer à la suite d'une commande EXCHG, une acquisition 16 bits dans le tampon de cap- ture. Cet intervalle de temps TS supplémentaire vient s'insérer à la suite de la commande et une telle commande complexe controle + mise à jour du compteur + capture 16 bits dure 3 TS.' En ce qui concerne le cas particulier des compteurs virtuels d'événements, la différence est uniquement dans le fait que les compteurs ne sont pas systématiquement incrémentés. Ils ne sont incrémentés que lorsque durant l'exécution de la commande, un évènement est détecté. La procédure est la suivante: ecture de la commande valeur compteur EVENEMEN oui OUI _ _ _ _. NOUVEAU = ANCIEN + 1 NOUV = ANCIEN Stockage de NOUVEAIJ dans le circuit à verrouillage e évenement I. Ecriture dans la commande de la nouvelle valeur NOUVEAU L'ensemble de ces séquences sera décrit en référence au séquenceur et à la base de temps. La partie du générateur d'adresses desti- née à l'acquisition représentée à la Fig.12 assure: A) la mise à jour des signaux FRUN 20 et EVENT 8. Cette mise à jour en écriture s'effectue pendant le signal COUNT UPDATE dont la fonction logique est: FRBITO. CAPACK B) La capture en registre dédicacé: 2 cas se présentent: OEDB = O DEDIC1 = CAPREQ1. CAPACK DEDIC2 = CAPPEQ2; CAPACK DEDIC3 Inactif car seulement 2 registres dédicacés DEDIC4 Inactif car seulement 2 registres dédicacés DEDB = 1 OEDIC1 = CAPREQ1. CAPACK 2 0 DEDIC2 = CAPREQ2. CAPACK DEDIC3 = CAPREQ3. CAPACK DEDIC4 = CAPREQ4. CAPACK Ces signaux sont actifs un TS pendant un cycle de capture 32 bits. CAPREQ (i) est valide pendant une résolution (première ou deuxième du balayage). La précision de capture est une résolution. C) Les captures en zone tampon: Elles sont de 2 types: - capture normale 32 bits - capture -issue de la fonction contrôle 16 bits. Elles font toutes deux appel à une logique simple de comptage. Fonction de comptage: - Le compteur à 5 bits 77 (Fig.12) est actif sur front descendant pour assurer une post-incrémenta- tion. Le chargement est asynchrone pour cette raison. - L'adresse de. début du tampon dépend de DEDB car la zone tampon est située immédiatement après les registres dédicacés. DEDB = O =====> Début de Tampon = 11100 DEDB = 1 ====> Début de Tampon = 11010 - L'adresse de fin de tampon précède d'une unité l'adresse de début de zone de contr6le. Cette adresse programmable est comparée à la valeur du compteur 77 et une mise à zéro asynchrone est activée quand une concordance est détectée. L'algorythme d'incrémentation est le sui- vant: $cGNz NON SIGNAL VL ACTIF ? OU I *STOCKAGE EN TAMPO INCREMENTATION POINTEUR NON j POINTEUR = DEBUTC E CNROLE,,/ OINTEUR = ADRESSE DE DEBUT DE TAMPON Captures 32 bits en tampon: Ces captures sont initiées par: a) CAPREQ (5, 6) SI DEDB = 1 CAPREQ (3.4,5.6) SI DEDB = 0 CAPCONT requête d'acquisition 32 bits issue de la zone de contrôle gérée de la même façon que CAPREQ (i). Dans ce cas, le signal VAL est validé pen-dant- le cycle d'Acquisition et en même temps, les adresses sont positionnées sur le BUS (valide pendant CAPACK). Capture de tvoe 16 bits Elle est initiée par la zone de contrôle qui provoque par i intermédiaire du séquenceur (Fig.16), la génération dusignal CAPCYC. Le signal CAPCYC est valide pendant 1 TS et ne peut être valide en même temps que le signal CAPACK. Le stockage sur 16 bits est réalisé'non pas par la génération d'un bit d'adresse supplémentaire, car cela ne serait pas compatible avec la structure 32 bits de la zone registre commutée 1, mais comme décrit précédemment par sélection d une écriture haute ou basse. Cette sélection se fait par le signal BITX (Fig. 14). BITX = O ===> écriture haute W2 Actif BITX = 1 ===> écriture basse W1 Actif Dans le cas de l'insertion d'une capture' 32 bits, un recalage est effectué en début de mot à 32 bits pour assurer une cohérence dans le stockage. La partie du générateur d'adresses destinée au contrôle représentée à la Fig.13 permet d'accéder séquentiellement à toutes les commandes situées en zone de contrôle du plan mémoire 11 (Fig.2). Cette zone de contrôle est définie par deux adresses programmables. SC: adresse de début de zone de contrôle EC: adresse de fin de zone de contrôle. Le balayage est assuré par le compteur à 5 bits 82 du circuit de la Fig. 13, chargé en début de. balayage START SCAN et incrémenté par la logique 83 sous l'action du signal CONTROL STROBE. L'algorythme d'incrémentation est le sui- vant: START SCAN C2 = ADRESSE DE DEBUT C2 C2 l EXECUTION DE LA COMMANDE C2 X NON ADRESSE IOUI |ARRET | Cette logique implique un balayage unique de la zone de controle pendant un balayage. Cette fonc- tion est assurée dans le bloc logique d'incrémentation 83 (Fig.13) ou le signal issu du comparateur 85 inhibe l'incrémentation. Dans cette partie est aussi assurée la ges- tion d'adresse dans le cas de la mise à jour d'un compteur virtuel. La valeur de l'adresse de la commande EXCHG est sauvée dans le registre à verrouillage 87 pendant CLEAR EXCHG. L'incrémentation est inhibée pendant ACK (-1), TS o l'adresse sauvegardée est mise sur le bus adresse. NOTION DE PAS Un bit de commande permet de sélectionner le mode PAS. Dès que cette commande est exécutée, le ba-layage de la zone de contrôle se fait par incrément de 2. Le décalage de l'incrément à partir de cette commande est dépendent de l'état du bit FRBIT1. FRBIT1 = 0 DECALAGE = O FRBIT1 = 1 DECALAGE = 1 FRBIT1 permet de faire la différence entre les balayages pairs et les balayages impairs. Le balayage de la zone de contrôle située après la commande de pas STEP se fait donc un balayage sur deux. Cette caractéristique permet de diminuer le nombre d'intervalles de temps TS utilisés en permet- tant une résolution double. La partie du générateur d'adresses destinée i générer les signaux Wl. W2, représentée à la Fig.14 fonctionne avec six types d'accès classiques. Wl 1 W2 Lecture CPU 0 0 Ecriture CPU 1 1 Capture 32 bits 1 1 Capture 16 bits BITX = 0 0 1 Capture 16 bits BITX = 1 1 0 Contrôle 0 O Ces divers cas ont déjà été décrits précé- demment.. Deux types d'accès liés à la mise i jour des compteurs virtuels pendant ACK (-1). Seul le compteur VIRT 16 127 SUR DO-D15 de la base de temps (Fig.17) doit être mis à jour. Un cas particulier est le type EXCHB (2) obtenu avec DEDB = O. Dans-ce cas, le compteur virtuel d'évènement 138 sur 4 bits (D24-D27) doit être mis à jour. Les circuits de commande à trois états d'é- criture LCM sont.gérés en fonction de ces divers types d'accès. En ce qui concerne le séquenceur 9 représen- té aux Fig.15 et 16, on a représenté ci-après un tableau récapitulatif des accès, de leurs priorités respectives et du signal d'état les validant. ACCES PRIORITE ETAT INSTANT CPU 1 CPUACK QUELCONQUE CAPTURE 32 BIT 2 CAPACK DEBUT DE RESOLUTION CAPTURE 16 BITS 3 CAPCYC SUIT 1 MISE A JOUR DU COMPTEUR VIRTUEL CONTROLE 5 CONTROLACK QUELCONQUE MISE A JOUR COMPTEUR VIRTUEL 4 ACK-1 FIN DE MISE A JOUR On donne en outre un enchaînement de mise à jour d'un compteur virtuel. CONTROL ACK (+ EXCHG) -0 CONTROL ACK (+ CLEAR EXCHG) CONTROL ACK (+ VIRTUAL-UPDATE) ACK (-1) (CAPCYC SI PROGRAMMEE) Un ensemble' de chronogrammes représenté aux Fig.27 à 35 représente les divers cas. La Fig.27 représente des chronogrammes in- variables issus du prédiviseur. - Il s'agit d'une représentation pour une valeur de prédiviseur égale. à 4 en mode de fonctionne- ment normal pour lequel le signal STANDBY = O. Le signal INT.SYNC est un signal de synchro- nisation interne de séquencement. STARTSCAN = INTSYNC.FRBIT 0 Le chronogramme de la Fig.28 est un chrono- gramme d arbitrage accès contrôle/accès capture 32 bits. Ce chronogramme se déroule sans requête du processeur, sans cycle d'acquisition spécial et sans mise à jour d'un compteur virtuel. La Fig,29 est un chronogramme de séquence- ment normal de la mise à jour d'un compteur virtuel. Les Fig.30 et 31 montrent des chronogrammes d'arbitrage de mise à jour d'un compteur yirtuel et d'accès de capture 32 bits. La Fig.32 représente des chronogrammes de cas limites de mise à jour d'un compteur virtuel en fin et en début de balayage. Dans le cas B6, le signal EXCHG ne peut de- venir actif qu'en fin de cycle de controle (CONTROL ACK = 1> et ceci par définition. Aucun arbitrage n'est à effectuer dans ce cas avec le premier accès d'acquisition. Le cas 87 est un cas limite en fin de ba- layage de la zone de contrôle, le nombre maximum de commandes étant respecté au niveau de la programmation en fonction de la résolution et de la fréquence du système. Dans ce cas encore, aucun arbitrage n'est à gérer avec le premier cycle d'acquisition. La Fig.33 est un chronogramme de l'enchalne- ment de deux mises à jour de compteurs virtuels. Ce chronogramme correspond au cas le plus critique. Par définition, deux commandes de mise à -jour de compteurs virtuels ne peuvent être consécuti- ves. Il résulte du chronogramme de la Fig.33 qu au niveau du générateur d'adresses 2 (Fig.1,12, 13, 14), le séquencement est le suivant: TS1: l'adresse générale est celle du compteur virtuel 1 TS2: adresse = adresse de la commande indiquant que la prochaine commande est un compteur virtuel TS3: adresse = adresse de compteur virtuel 1 TS4: adresse = adresse de compteur virtuel 2 TS5: adresse = adresse de la commande suivante TS6: adresse = adresse du compteur virtuel 2 En six intervalles de temps TS, deux mises à jour et deux commandes banalisées ont pu être exécu- tées. La Fig.34 représente un chronogramme d'in- sertion d'un cycle de capture à 16 bits. Il s'agit d'un séquencement avec cycle d'ac- quisition spécial. 3O0 Ce type de requête est toujours associé avec la mise à jour d'un compteur virtuel. Trois intervalles TS sont nécessaires pour une commande de mise à-jour de compteur virtuel avec capture de ce compteur. La Fig.35 représente un chronogramme de l'arbitrage des accès de capture à 16 bits/accès de capture i 32 bits. Les cycles d'acquisition normaux sont dans ce cas encore plus prioritaires que les accès de contràle. L accès CAPCYC est décalé car il est consi- déré comme un accès de contrôle. Le cas B8 de la Fig.33 se traduit dans ce cas par l'insertion de l'accès CAPCYC entre les inter- valles de temps TS3 et TS4 sans autre modification des chronogrammes. Aucune représentation ne fait intervenir de cycle processeur car ces cycles viennent s'insérer de la façon la plus prioritaire. 1) Ils peuvent décaler tout cycle d'acquisi- tion à 32 bits 2) Ils agissent exactement comme les cycles CAPACK dans les descriptions ci-dessus. 2 0 Le nombre d'intervalles de temps TS consommé en fonction de la commande est récapitulé ci-dessous: TYPE NB DE TS Ecriture CPU 1 Lecture CPU 1 CAPACK Acquisition 32 1/Résolution Mise j jour compteur 2 Mise i jour compteur + 3 Acquisition 16 bits Contrôle 1 On donne ci-après la liste des signaux de gestion temporelle du séquenceur. SIGNAUX DE GESTION TEMPORELLE Les signaux de contrôle "strobes" s'appli- quent à un état stable des signaux d'état. Terminologie H1 Horloge complémentaire de H3 H2: Horloge en quadrature avance par rapport à H3 H3 Horloge du système H4: Horloge complémentaire de H2 Q1: Premier quart de phase d'un cycle proces- seur H3=0 et H2=0 Q2: Second quart de phase d'un cycle proces- seur H3=O et H2=1 Q3: Troisième quart de phase d'un cycle pro- cesseur H3=1 et H2=1 Q4: Quatrième quart de phase d'un cycle pro- cesseur H3=1 et H2=0 Q13: Valide sur Q1 ou Q3 Q13'= Q1 + Q3 Q24: Valide sur Q2 ou Q4 Q24 = Q2 + Q4 TS: Intervalle de temps utilisable pour un accès à la zone registre commutée 1 Intervalle de longueur fixe égale à une demie périodç de l'horloge système et syncrhonisé sur Q24. TS = Q24 + Q13 DescriDtion des sianaux d'entrée H3: Horloge du système H2: Horloge en quadrature avance par rapport à H3 CPUREQ: Demande d'accès processeur v. alidant une demie période TS STANDBY: Signal d'état indiquant un mode faible consommation XCHG: Demande de mise à jour d'un compteur vir- tuel de la base de temps 3 Activé par le bloc action 3 sur 013, le séquenceur 9 doit transmettre à ce bloc une commande de désactivation. LACQ8UF: Demande de capture de format 16 bits issue d'une commande stockée dans la zone regis- tre de contrôle. Doit permettre l'insertion d'un intervalle de temps TS spécial d'acquisiton. Cette requête est toujours associée à une demande de mise à jour d'un compteur vir- tuel de la base de temps 3. Description des signaux de sortie RESOL: Top de résolution actif sur Q2+03 et périodique de période égale à la précision admise au niveau des fonctions de contrôle et d'acquisition. Fréquence programmable par l'utilisateur égale à la valeur du pré-diviseur. Signal non actif en mode de faible consommation. FRBITO: Signal de rapport cyclique SOZ et dont la période est égale à 2 fois la résolution choisie. Il change d'état en début de Q2 du top de résolution. Demeure actif en mode faible consommation. FRBIT1: Signal de rapport cyclique 50Z résultant-de la divi- sion par 2 de FRBITO STARTSCAN: Top de synchronisation du balayage de la zone de con- trôle située en zone registre commutée 1. Actif durant le top de résolution (02+03) si FRBITO=0. Ce signal a une période égale à deux fois la résolu- tion. Demeure actif en mode faible consommation. CAPACK: Validation d'un accès normal de capture de longueur TS intervenant à chaque résolution. Normalement égal au top de résolution, il peut être retardé d'un intervalle de temps TS dans le cas d'une requête du processeur (CPUREQ) intervenant au même instant. Demeure actif en mode faible consommation. COUNT UPDATE: Validation d'un accès de mise àjour de la base de temps 3 utilisée pour l'acquisition. Il est actif une résolution sur deux quand FRBITO=O et dans ce cas il est égal à CAPACK Demeure actif en mode faible consommation. CPUACK: Validation d'un accès processeur égal à CPUREQ (le CPU ayant la priorité maximum). CONTROL ACK Validation des accès de contrôle au niveau de la zone registre. Actif quand CAPACK et CPUACK sont non actifs. Demeure actif en mode faible consommation. CONTROL STROBE: Validation des données résultant d'un accès de contrô- le. Actif durant Q24 si CONTROL ACK était vrai et CAPCYC et ACK-1 étaient faux sur l'intervalle TS précédent. Non actif en mode faible consommation. CLEAR EXCHG: Commande de désactivation de EXCHG. Active sur l'intervalle TS suivant l'apparition de EXCHG. Non actif en mode faible consommation. VIRTUAL UPDATE: Comma'nde de mise à jour du compteur virtuel de la base de temps. Actif sur l'intervalle TS suivant CLEAR EXCHG. Non actif en mode faible consommation. ACK-1: Commande issue vers le bloc générateur d'adresses 2 qui si cette commande est active doit générer l'adres- se qui était présente pendant CLEAR EXCHG. Actif sur l'intervalle TS suivant VIRTUAL UPDATE. Non actif en mode faible consommation. CAPCYC: Validation d'un intervalle de temps TS spécial d acquisition. Actif sur l'intervalle TS suivant ACK-1 si une requête LACQBUF a été-émise par le bloc action 4. Non actif en mode faible consommation. FRSELECT: Sélection de la référence d'acquisition dans la base de temps 3. Validé sur tout accès acquisition normal: CAPACQ=1 Validé par STARTSCAN au début du balayage de la zone de controle. Invalidé par VIRTUAL UPDATE qui correspond à un chan- gement de référence au niveau de la base de temps 3. Ainsi qu'on peut le voir d'après les chro- nogrammes des Fig.28 et 29, le séquenceur assure: a) la fonction de prédiviseur - Division par N ou 8 x N (N=1 à 16) b) la génération des synchronisateurs-de balayage - STARTSCAN *- FRBITO - FRBIT1 c) la génération des signaux d'état - CAPACK + COUNT UPDATE (capture 1) - CPU ACK - CONTROL ACK - CAPACK - CAPCYC - ACK-1 d) les signaux de validation - CONTROL STROBE - RESOL e) les signaux de gestion de séquence - STEP - CLEAR EXCHG - VIRTUAL UPDATE Tous ces signaux ont été définis précédem- ment. Le circuit de base de temps représenté i la Fig.17 présente les caractéristiques suivantes étant entendu que la résolution a été programmée au niveau du séquenceur 9 par l'intermédiaire de son prédivi- seur. Le compteur d'acquisition à 20 bits est un compteur temporel. Il est constitué des circuits 125, 126, 128, 132 de la Fig.17. Le compteur d'acquisition à 20 bits FRUN 20 est systématiquement mis àjour en début de balayage. Cependant, cette mise à jour ne consomme aucun inter- valle de temps TS, le TS utilisé étant celui du pre- mier accès de capture. En effet, la valeur de capture n'étant autre que le compteur d'acquisition durant ce TS, l'ancienne valeur peut être réinjectée dans l'additionneur 125. La valeur de ce compteur 20 bits est systé- matiquement capturée dans le premier emplacement dédicacé (DEDIC O) durant ce TS. Elle est ainsi rendue accessible en mémoire par le processeur. Cependant, la structure de mise à jour: Ecriture en mémoire l Incrémentation I Stockage montre qu'aucune modification en mémoire de ce comp- teur par le processeur n'est possible. Cette caractéristique permet de l'utiliser de façon sure dans les fonctions de "chien de garde" o le contenu doit être garanti, même en cas d erreur du processeur. Le compteur d évènement à 8 bits est consti- tué par les circuits 138 et 139 de la Fig.17. Le compteur d'évènement EVENT 8 est associé au signal E6 du module d'entrée 5. - EVENT 8 est systématiquement mis à jour en meme temps que FRUN 20 en début de balayage durant l'intervalle de temps TS attribué à la première acqui- sition. - Les chronogrammes, ainsi que la structure de mise àjour sont identiques. - Il est accessible à l'emplacement mémoire DEDICO et est non modifiable par le processeur. Le signal EVENT est généré par le bloc EN- TREE 5, il reste actif sur 2 résolutions synchronisé sur le début du balayage, celi assure un comptage unique de l'événement. Les compteurs virtuels à 16 bits de contr6le sont plus spécialement affectés à la fonction contro- le. - Ils font partie intégrante des commandes. - Leur nombre n'a pas de limite structurel- le. - Ce sont des compteurs temporels. Les compteurs VIRT 16, qui, par définition sont des commandes se décomposent en deux groupes. A - Remise à zéro par définition d'une valeur maximum B - Remise à zéro par une condition de type événement. A - La structure de la commande est dans ce cas: 31 19 15 1 __________.............______________1111[! VAL MAX fVIRT 16 E ------------------------r -- --------------C CHAMP DE COMMANDE VIRT 16 est la valeur en mémoire du compteur virtuel incrémentée par 2 tous les balayages (pour cette raison, seuls les 15 bits de poids fort sont visualisés). La valeur maximum doit être spécifiée sur 15 bits. Elle est définie comme suit: D19=0 019=1 MAX 15 0 022 MAX 14 0 D21 MAX 13 0 D20 MAX 12 D31 D31 MAX 11 D30 D30 MAX 10 D29 D29 MAX 9 D28 D28 MAX 8 D27 D27 MAX 7 D26 D26 MAX 6 D25 D25 MAX 5 D24 D24 MAX 4 D23 D23 MAX 3 022 0 MAX 2 D21 0 MAX 1 D20 0 DO: 0 indique une commande de compteur virtuel (EXCHG) de type A. La mise à jour des compteurs virtuels à 16 bits est assurée par les circuits 125, 127, 129, 131, 147, 148 et 153 de la Fig.17. La procédure de mise à jour est plus préci- sément définie d'un point de vue chronogramme dans le I. chapitre consacré au séquenceur 9. Le séquencement est le suivant: 2629230' Lecture de la cde LECTURE DE VAL MAX. LECTURE DE VIRT 15 Mise à jour DECODAGE DE VAL MAX VIR 16 DE 13 A 15 BITS VIR 16+2 NON VAL MAX' MISE A 0 DE VIRT OUI Ecri- ture dans ECRITURE DE VIRT 15 DANS CDE la cde La procédure montre qu'à l'inverse des compteurs FRUN 20 et EVENT 8, la mise à jour commence par une lecture en mémoire, suivie d'une écriture. Par conséquent: - les VIRT 16 sont accessibles en mémoire registre commutée - ils sont modifiables par le CPU - ils peuvent supporter toutes les opéra- tions arithmétiques. Ces commandes, n'ayant pas de place fixe dans la zone de contrôle, peuvent être lues à n'im- porte quel instant du balayage. Un deuxième intervalle TS devra donc leur être attribué pour permettre la ré-écriture en mé- moire. Visualisation du séauencement EXCHG -.........______ Cn-1 - -. Cn [..................--. Cn+1 Zone de -..................... Cn+2commande J Comme cela est exposé dans le principe * 2, il existe un décalage de 1 TS entre adresse valide et donnée valide. Le séquencement adresse/données est donc, dans ce cas, le suivant: TSO TS1 TS2 TS3 TS4 ADOD(n-1) AO) A AO(n ADn+1) ADDO(n) ADD(n+2) Adres- I --------I -------- ---------------! ---------- ses C(n-1) C(n) C(n+1) C(n)écrit. C(n+2) lecture données-sor- tie i-------- --------.-------à---. -------! fictif C(n) écrit. données entrée ------- Deux TS sont donc utilisés pour la séquence EXCHG. Le générateur d'adresses 2 (Fig.1, 12, 13, 14) doit être cependant en mesure de restituer en TS3 l'adresse ADD(n). Cette adresse doit être sauvegardée durant l'intervalle de temps TS1, la commande C (n-1) trans- porte l'avertissement prochaine commande = commande EXCHG. Le séquenceur 9 fournit la totalité des signaux de contrôle nécessaires. XCHG avertissement de la commande Cn-1 CLEAR XCHG prise en compte de la commande pen- dant ADD(n) et sauvegarde de ADD(n) VIRTUAL UPOATE mise à jour du compteur pendant ADD(n+1) ACK-1 requête au générateur d'adresses de remise sur le bus d'adresses de ADO (n) B - Remise à 0 par une condition du type événement. Les compteurs sont alors des compteurs virtuels différentiels. La commande ne fournit, dans ce cas, aucune valeur maximum et sa structure est: 31 28 15 1 l0 |à i VIRT 15 1 1 0 - - -- - _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ __-- - - - - - - - - Champ. event virtuel DO = 1 indique une commande exchg de type B. i5 L'unique différence avec le cas A est le signal de mise à O de VIRT-15. Ce signal peut être: 1) EVENT (cas compteur d'événement 8 bits) 2) RAZ4 mise à O d'un compteur d'événement 4 bits EVENT 4 décrit ultérieurement. RAZ4 a le même chronogramme que EVENT. Le choix s'effectue par l'intermédiaire d'un bit de programmation DED8. DEDB = O -----> RAZ4 " DEDB = 1 -- > EVENT VIRT CLEAR = DEDB.EVENT + DEDB.RAZ4 - Les compteurs d'événements virtuels à 4 bits sont au nombre maximum de quatre et ils sont définis individuellement 'dans une commande EXCHG de type DEDB = 0. Cette meme commande définit par programma- tion: si DEDB = 0: - l'entrée du bloc entrée 5 à laquelle doit être associé le compteur d'évènement (donnée par D19-D20). - la valeur maximum permise à ce compteur définie sur 4 bits; quand cette valeur est atteinte par EVENT 4, le signal RAZ4 es.t généré. Le compteur virtuel EVENT 4 est mis à jour en même temps que le compteur virtuel différentiel qui lui est associé. Ils suivent exactement les mêmes chronogram- mes car ils sont tout deux dans la même commande. 31 24 15 1 O EVENT4 FVIR 16 OFFSET 1] 1 5 t _-_-L _ _ - EVENT4 MAX. Les signaux EVENT1,2,3,4 sont générés par le bloc entrée 5, ils sont valides sur deux résolutions et synchronisés sur start scan. Le multiplixeur 140 de 1 vers 4 (Fig.17) permet de sélectionner l'évènement à considérer dans la commande (019-D20). Les chronogrammes viennent se greffer sur ceux de la mise à jour de VIRT16. La fonction compteur d'évènements est assu- rée par les circuits 138,139, 140,143,144,145 et 146 de la Fig.17. Les fonctions de comparaison permises sont: 3O0 A) - comparaison temporelle à 16 bits B) - double comparaison d' événement à 8 bits C) comparaison d'événements à 8 bits + comparaison temporelle à 16 bits D) comparaison d'évènement à 4 bits 2629230' E) - comparaison d'évènement à 8 bits A) Comparaison temporelle à-16 bits Du fait de la séquentialisation des sorties et de la synchronisation du balayage, deux comparai- sons à 16 bits sont toujours-exécutées simultanément (instant n et n+l). La valeur à comparer se trouve dans le mot de commande de DO à D15. Cette comparaison est assurée par les cir- cuits 147 à 151 de la Fig.17. B) Pour la double comparaison d'évènement à 8 bits, les valeurs d'événements à comparer se trouvent de DO à D7 et de D8 à D15. Les doubles comparaisons sont assurées par les comparateurs 147 et 148 du circuit de la Fig.17. C) La comparaison duale temporelle-à 16 bits/évènement à 8 bits est assurée de la façon suivante: La valeur temporelle à comparer se trouve de DO à D15, la structure A est donc conservée. La valeur d'évènement à 8 bits se trouve de D24 à D31 aussi la structure A est associée à: data out (24-31) Cette comparaison duale nécessite donc aussi les circuits 144, 145, 146 de la Fig.17, COMP8 apparaissant à la sortie de la porte ET 146. D) La comparaison d'événements à 4 bits est effectuée par le circuit 144, COMP4 apparaissant à la sortie du comparateur 144. E) Pour la comparaison simple d'événements à 8 bits, l'évènement 8 bits à comparer se trouve de D24 à -D31. La partie comparaison d événement de la structure peut être utilisée. La mise en oeuvre du circuit de base de 2629230' temps de la Fig.17, pour la fonction de comparaison est assurée de la façon suivante. Les fonctions EVENT4' et EVENT8 du circuit 138 ne peuvent par définition être utilisées simulta- nément. DEDB = 0 ---- > EVENT 4 DEDB = 1 -------> EVENT 8 Ainsi le registre à verrouillage EVENT et le comparateur à 8 bits constituent une ressource commu- ne. De meme, une comparaison double à 8 bits ne s'effectuera jamais en même temps qu'une comparaison temporelle à 16 bits. Le comparateur à 16 bits est là aussi une ressource commune. Pour la fonction référence de temps seules trois zones de stockage et un additionneur (i+O, +1, +2) assurent toute la fonction. On donne ci-après la description des signaux d'entrée de la base de temps et leur origine. COUNT UPDATE: SEQUENCEUR 9, CYCLE DE MISE A JOUR DE FRUN20 ET EVENT8 VIRTUAL UPDATE: SEQUENCEUR 9, CYCLE DE MISE A JOUR DE VIRT16 ET EVENT4 FR SELECT: SEQUENCEUR 9, SELECTION DE FRUN2O POUR LA COMPARAISON DEDB: PROGRAMMABLE DEFINIT LE TYPE DE L'APPLICATION TYPE A: BLOC ACTION 4, IDENTIFICATION DE LA COMMANDE DOUBLE: BLOC ACTION 4, IDENTIFICATION D'UNE COMMANDE DE COMPARAISON DOUBLE CLEAR FRUN20: BLOC ACTION 4, COMMANDE DE MISE A O DE FRUN 20 CLEAR EVENT: BLOC ACTION 4, COMMANDE DE MISE A O DE EVENT CLEAR VIRT: BLOC ACTION 4, COMMANDE DE MISE A O DE VIRT16 EVENT (1-4): BLOC ENTREE 5, DETECTION D'EVENEMENT X1: VALEUR D'INCREMENTATION XO: VALEUR D'INCREMENTATI-ON X1/XO prend la valeur 2 dans le cas d'une mise à jour de compteur et O quand le DO-D16 est la valeur à comparer. Ce couple de données permet aussi d'ajuster les compteurs différentiels. Des corrections doivent être apportées aux compteurs différentiels en raison du fait qu'un évène- ment n'est pris en compte qu'en début de balayage SCAN. Ainsi à ce niveau, aucune différence n'est faite entre un événement apparu dans la première ré- solution et un événement apparu dans la deuxième réso- lution. Tout compteur virtuel différentiel doit donc éventuellement subir une correction pour pouvoir ga- rantir une résolution de précision. La solution consiste: a) effectuer une mise à 2 du compteur de décalage au lieu d'une mise à O, cette opération étant réalisable par la circuiterie. b) incrémenter par 1 les valeurs temporelles qui lui sont comparées, cette opération étant égale- ment réalisable par la circuiterie. VAL comparée à VIRT + 1 est équivalent à VAL + 1 comparée à VIRT + 2 La logique utilisée pour réaliser cette fonction est très simple. Elle est représentée à la Fig.17a et compor- te un circuit de détection de EXCHB connecté à une lo- * gique combinatoire qui reçoit les signaux VIRTUAL UPDATE de mise à jour des compteurs virtuels et EVENT d'événement. Le signal START SCAN initialise la bascule de correction + 1 et la logique délivre un signal MISE A 2 DE VIRT 16 ou un signal MISE A O DE VIRT 16. INCOFF est mis à jour à chaque événement. Il est dédicacé à une entrée. Le signal CORRECT reste actif tant que ce compteur sert de référence. La table ci-dessous indique l'état de X1, XO en fonction de la commande exécutée. MISE A JOUR MISE A JOUR CORRECT DOUBLE Xl XO COMPTEUR VIRTUEL PAR DEFAUT _____________________-__--------------------- -------- 1 0 0 X 1 0 0 1 X X 1 0 0 0 1 0 1 0 0 0 0 0 0 0 X 1 0 O' Le bloc action qui a été décrit en référence aux Fig.18 à 21, exerce différents types d'actions. Comme décrit précédemment, les commandes susceptibles de générer des actions sont de deux ty- pes. - 1) Commandes d'échange de compteur EXCHG 2) Commandes normales. 1) Commandes EXCHG TvYPe A: D18 D17 D16 c.;u----_- - -- - -- - - -- - - FVALEUR MAXIMUM DU. COMPTEUR COMPTEUR VIRTUEL VIRTUEL 016 = 0 D17 = ENABLE D18 = Interruption sur débordement du comp- teur virtuel. Cette commande permet de définir des comp- teurs à fréquence variable. Type A (UART) D18 DI1 Dl& fVALEUR MAXIMUM DU F T i C0OMPTEUR i LCOMPTEUR VIRTUEL V IRTUEL j 016 = 1 D17 =' Validation du compteur pour la récep- tion D18 = Validation du compteur pour la trans- mission Ce type de commande permet de définir le débit en bauds de i'UART. - en réception - en transmission - en transmission/réception La fréquence ainsi définie est égale à 4 fois la valeur du débit en bauds. Type B (1) Commande uniquement disponible lorsque DED8 Elle permet de définir a) - une valeur maximum pour le compteur d'événement. b) - un compteur de décalage c) - des actions a) - Le compteur d'événement étant à 8 bits et unique, il est remis à O-dès qu'il atteint la valeur'maximum définie dans cette commande. b) - Le compteur différentiel (ou d'offset) est un compteur virtuel mis à o'sur chaque évènement. Il est validé dés que la.commande est exécutée et peut ainsi être utilisé comme référence Temps. c) - Les actions 8 D23 D22 D21 D20 D19 D18 D17 D16 16 JALEUR MAX.. COMPTEUR VIR- VENEMENT. J [.TUEL D'OFFSET 1. D16 = MOOE STEP = Balayage d'une commande sur 2 D17 = ENABLE D18 = INTERRUPTION QUAND EVENT = EVENT MAX D19 INUTILISE D20 = REMISE A 0 DU FRUN20 QUAND EVENT = EVENT MAX 021 = ACQUISITION 16 BITS SUR CHAQUE EVENEMENT D22 = ACQUISITION 32 BITS QUAND EVENT = EVENT MAX D23 = INTERRUPTION SUR CHAQUE EVENEMENT Cette commande de définition duale permet les commandes d'interpolation. Tvoe B(2): Commande uniquement disponible lorsque DEDB = 0 Elle définit: a) - un compteur virtuel d'évènement 4 bits - une valeur maximum de ce compteur d'événement b) - un compteur différentiel cumulé c) - des actions a) - le compteur virtuel d'évènement est associé à l'entrée définie dans la zone action. Il est remis à O lorsqu'il atteint la valeur maximum définie dans la commande. Il peut servir de référence aux commandes de type EVENT. b) - Compteur différentiel cumulé. Compteur virtuel à 16 bits mis à O quand-le compteur d'évènement atteint la valeur maximum. Il peut servir de référence temporelle. c) - Les actions: 8 D23 D22 D21 D20 D19 D18 D17 D16 16 EVENT COMP-------FCOMPTEUR VIR- MAX TEUR TUEL DE DECA- VIRTUEL LAGE D'EVENT __ _ __ _................. _ _ _ _ _ _ _ _ _ D16 = MODE STEP D17 = ENABLE D18 = INTERRUPTION QUAND EVENT = EVENT MAX D19 = ENTREE -ASSOCIEE AU COMPTEUR D'EVENEMENT D20 D20 D19 ENTREE 0 0 E3 0 1 E4 1 0 E5 1 I ES6 D21 = ACQUISITION TAMPON 14 + 2 022 = ACQUISITION 32 BITS QUAND EVENT = EVENT MAX D23 = INTERRUPTION SUR CHAQUE EVENEMENT Cette commande permet outre la définition de compteurs, l'acquisition automatique de vitesses ins- tantanées. 2) Comrhandes normales a) - Commandes temporelles Elles ne font-appel qu'à une référence tem- porelle. Cette référence est soit par défaut le comp- teur utilisé pour l'acquisition FRUN 20 ou tout comp- teur virtuel défini précédemment. 031 016 015 DO VALEUR DE COMPARAISON 16 BITS D16 = LA PROCHAINE COMMANDE EXECUTEE EST UNE COMMANDE EXCHG D17 = ENABLE D18 = INTERRUPTION SUR COMPARAISON VALIDE 019 = SORTIE O.U L'ACTION DOIT AVOIR LIEU D20 D31 D31 D20 D19 SORTIE O O 0 1 0 0 1 2 0 1 0 3 0 1 1 4 i 0 0 5 1 0 1 6 1 i 0 7 1 1 1 8 021 MISE A 1 / MISE A O SUR COMPARAISON D22 STEP MODE 023 0 D24 = O D25 = MISE A 1 / MISE A O SUR VALEUR O DE LA REFE- RENCE D26 = INTERRUPTION SUR VALEUR O DE LA REFERENCE D27 = NON UTILISE D28 = NON UTILISES D30 b) - Commandes duales, Elles font appel à une double comparaison pour un meme événement. Les comparaison sont: - une comparaison temporelle - une comparaison événement Lorsque les deux conditions sont remplies, l'action peut s'exécuter 8bits D23 D16 16 BITS VALEUR DE T VALEUR DE COMPARAISON COMPARAI-! TEMPORELLE 16 BITS 1o SON EVE- NEMENT l 016 = LA PROCHAINE COMMANDE EXECUTEE EST UNE COMMANDE EXCHG D17 = ENABLE D18 = INTERRUPTION LORSQUE DOUBLE COMPARAISON VALIDE D19= SORTIE OU DOIT SE PRODUIRE L'ACTION D20 D20 D19 SORTIE 0 0 1 0 1 2 1 0 3 1 1 ' 4 021 = MISE A 1/ MISE A O SUR COMPARAISON VALIDE D22 = STEP MODE D23 = 1 Ces commandes permettent les interpolations. c) - Commandes doubles: Elles sont relatives à deux comparaisons du type événement pour deux événements. 023 016' 8 BITS 8BITS EVENT 2 EVENT 1 D16 = LA PROCHAINE COMMANDE EXECUTEE EST EXCHG 016 = LA PROCHAINE COMMANDE EXECUTEE EST EXCHG D17 = ENABLE D18 = INTERRUPTION SI EVENT 1 019 = SORTIE OU L'ACTION DOIT INTERVENIR D20 D31 D31 D20 D19 SORTIE O O 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 i 0 7 1 1 1 8 021 = MISE A O/ MISE A 1 SUR EVENT 1 D22 = STEP MODE D023 = O D24 = 1 D25 = MISE A O/ MISE A 1 SUR EVENT 2 D26 = INTERRUPTION SUR EVENT 2 D27 = MISE A 0 DE FRUN20 SUR EVENT 1 D28 = MISE A O DE FRUN20 SUR EVENT 2 D29 = ACQUISITION 32 BITS SUR EVENT 1 D30 = ACQUISITION 32 BITS SUR EVENT 2 Le dispositif de détection de mode décrit en référence à la Fig.18 permet de mettre en place le mode.double résolution STEPSET = 1 et d'indiquer si la commande exécutée est une commande EXCHG. EXCHG commande = 1. Le dispositif d'interprétation des commandes EXCHG décrit en référence à La Fig.19 permet la vali- dation des commandes EXCHGA ou EXCHGB et génère: TRANS = Actif tous les débits en bauds de transmission x 4 RECV = Actif tous les débits en bauds de réception x 4 UPRANGE = Gamme haute pour la valeur maximum SELPINO = Entrée à laquelle est attribué le compteur SELPIN1 d'événement INTREQ1 = Requête de capture 32 bits, requête globa- le ACQBUFF = Requête de capture 16 bits BUFF (14+2)= Capture 16 bits dont 2 bits de définition de source RESET FRUN 20 = Mise à O du compteur d'acquisition 20 bits Requête globale. Le dispositif d'interprétation des commandes normales décrit en référence aux Fig.20a et 20b permet de différencier les commandes temporelle, double ou duale et génère: INTREQ = Requête globale d'interruption SET = Requête de mise à 1 de la sortie définie par (pin2, 1, 0) RESET = Requête de mise à O de la sortie définie par (pin2,1,0) C(N) = Validation état N C (N+1) = Validation état N+I PIN2 = Sortie sur laquelle porte la commande PIN1 = Sortie sur laquelle porte la commande PIN0 = Sortie sur laquelle porte la commande CLRFR = Requête de mise à 0 de FRUN20 de type normal 32 BITS ACQ = Requête de capture 32 bits de type normal Le dispositif de synchronisation des actions décrit en référence à la Fig.21 assure une prise en compte des actions en fin de cycle TS, donc sur con- trôle strobe, du fait de la séquentialisation adres- ses/données. Le bloc entrée 5 qui a été décrit en réfé- rence aux Fig.22a et 22b assure: - la détection -d'un changement d'état sur une entrée, la génération des signaux de demande de capture vers le bloc générateur d'adresses 2 (Fig.1) - la génération des signaux EVENT et INCOFF vers le bloc base de temps 3. Cette gestion porte sur six entrées de cap- ture. LA DETECTION Cette détection est programmable. R F O O INACTIVE 0 1 FRONT DESCENDANT 1 0 FRONT MONTANT 1 1 FRONT MONTANT ET DESCENDANT La logique de détection de type classique génère un signal de durée égale à une résolution dès qu'un événement est détecté, Pour les entrées, ne devant pas etre utili- sées en tant qu'événement (El,E2), cette logique seule est nécessaire; les signaux de sortie peuvent être directement utilisés pour les requêtes au générateur d'adresses. GENERATION DES SIGNAUX EVENT (1-4) ET INCOFF (1-4) Ces signaux destinés à la base de temps ne sont à générer que pour les entrées 3,4,5 ou 6. Les deux cas déjà étudiés sont: Séquenceur FRBITO (_ i T)i CAPREQ i ' EVENT ' INCOFF r CASI 1 CAS 2 CAS I f CAS 2, En référence, à la Fig.22a: - le signal CAPREQ utilisé pour la fonction capture, dure une résolution pour permettre de conser- ver une précision unitaire. - le signal EVENT interprété par les fonc- tions de contrôle doit être validé sur la totalité d'un balayage. La procédure de correction décrite précédemment assurant la précision à une résolution pres. - le signal INCOFF doit mémoriser l'informa- tion "CAS 2" pour valider la correction. Une visualisation des signaux est représen- tée sur la Fig.22c. Les commandes de prise en compte des évène- ments (EXCHG) sélectionnent les paramètres EVENT en générant au niveau du module action 4 les signaux: SELPINO SELPIN1 Ces signaux sont valides durant la totalité de la commande. Dans le cas o DEDB = 1, le compteur d'évè- nement est unique et est associé à E6. Dans ce cas, la sélection est forcée. Le bloc de sortie 6 a été décrit en référen- ce à la Fig.23. Le dispositif de contrôle et d'acquisition à grande vitesse suivant l'invention possède jusqu'à huit sorties. La modification à réaliser au niveau des sorties du dispositif est transmise par le bloc action (Fig.18 à 21) sous la forme: PIN (0-2): 3 lignes indiquant quelle sortie doit être - affectée. SET: MISE A 1 RESET: MISE A O C (N): Modification intervenant à l'instant N C (N+1): Modification intervenant à l'instant N + 1 Le registre à décalage constitué par les circuits 200, 201, 202, 203, 204, 207 sert à séquen-. tialiser N et N + 1. Les deux étages N-2, N-1 204,207 sont les étages d'anticipation. Les deux étages N et N+1 201, 203, 200, 202 *sont les étages de calcul. Le démultiplexeur 199 assure la sélection du canal à partir des informations issues du module ac- tion. La procédure de décalage est la suivante: RESOLUTION N I CALCUL DE N, N+1 VISUALISATION DE N-2 IRESOLUTION N+ 1 CALCUL DE N, N+1 VISUALISATION-DE N-1 R ESOLUTION N+2|. MISE A JOUR DE N-2 PAR N MISE A JOUR DE N-1 PAR N+1 Les deux étages de calcul sont initialisés en début de balayage. Le bloc de surveillance ou "chien de garde" 8 décrit en référence à la Fig.24 assure la génération d'un signal d'initialisation RESET si une donnée er- ronée est écrite à l'adresse clé considérée. Les conditions qui provoquent une action d'initialisation si un acquitement du chien de garde n'a pas été effectué auparavant sont: 1) Temporisation de la base de temps FRUN20 2) Mise à 0 de FRUN20 3) Détection d'un balayage pothologique. La temporisation et la validation du chien de garde se font par les bits de programmation WDA et WDB. WDA et WDB ne peuvent être mis à O qu'en mode privilège. Apres mise sous tension, le.chien de garde est validé avec la période de temporisation la plus courte. WDB WDA PERIODE DE TEHPORISATION 0 0 INVALIDATION 0 1 2**09 R SOL 1 0 2**15 RESOL 1 1 2**19 RESOL Les conditions d'action du bloc chien de garde sont les suivantes: 1) Temporisation programmable = Standard 2) Mise i 0 du compteur FRUN20 FRUN20 servant de référence à la tempori- sation, la mise à O, non interdite pour les commandes se devait d'être sécurisée. 3) Vérification du balayage SCAN Ceci garantit la mise à jour correte de FRUN20. Le bloc interface série 7 décrit en réfé- rence aux Fig.25a et 25b remplit la fonction d'inter- face série en mode asynchrone et, de ce fait, assure: - une réception avec les caractéristiques suivantes: - Format 8 bits maximum - 1 bit d'arrêt ou plus - 1 bit de démarrage - drapeau de réception - drapeau d'erreur de format - drapeau indiquant la parité, - une transmission avec les caractéristiques suivan- tes: - format 8 bits maximum - 1 bit d'arrêt ou plus - 1 bit de démarrage - drapeau de fin-de transmission. La partie de réception de ce bloc représen- tée à la Fîg.25a comporte trois fonctions: a) Une fonction de stockage à la réception. Celle-ci est assurée par le registre à décalage 225 et le circuit à verrouillage 226 à 8 bits. Le transfert du registre à décalage 225 vers la mémoire 226 s'effectue après réception du pre- mier bit d'arrêt (compte de bit = 10). Le registre à décalage est aussi utilisé comme zone de stockage pendant la phase de synchroni-- sation. b) Gestion temporelle et synchronisation de mot. En phase synchronisation compte de bit 0 Dans- ce cas, le registre à décalage 225 est rempli au rythme de 4 fois le débit en bauds. Lorsque deux bits consécutifs (B7 et B6) sont détectés à zéro, le bit de démarrage est validé. Cette validation se traduit par: - la mise à O du compteur de synchronisation - la mise à 1 du compteur de bit - une horloge de décalage égale au débit en bauds. L'horloge de bit est alors synchronisée en milieu de bit. Les deux cas extrêmes sont: -------- -------i-------1-------I bit de démarrage cas i cas 2 En phase de non-synchronisation, compte de bit O. l'action effectuée est dépendante de l'état du compteur de bit. COMPTE DE BIT PHASE ACTION 0 Synchronisation Voir précédemment 1 bit démarrage Synchronisation horloge reçu 2 1er bit reçu Décalage/mise à jour parité 3 1er bit reçu Décalage/mise à jour parité 4 1er bit reçu Décalage/mise à jour parité 1er bit reçu Décalage/mise à jour parité 6 1er bit reçu Décalage/mise à jour parité 7 ler bit reçu Décalage/mise à jour parité 8 ler bit reçu Décalage/mise à jour parité 9 8ème bit reçu Blocage horloge de réception bit d'arrêt reçu Transfert vers circuit mémoiz RDA = 1 Erreur de format mise à jour Compte bit = 0 c) Une fonction de visibilité pour le pro- cesseur. RDA: mis à 1 lorsqu une donnée est trans-férée dans la mémoire 226, mis à O par lecture de ce dernier. rRAIMING ERROR: mis à 1 si aucun bit d'ar- ret n'est détecté,'peut seulement être mis à zéro par le processeur. EVEN/ODD: Indique si le mot reçu est de parité paire ou impaire. La partie de transmission représentée à la Fig.25b remplit les fonctions suivantes: a) Une fonction de stockage. Le registre à décalage à 8 bits 245 assure le stockage de la donnée à transmettre. Aucune mémoire tampon n'est disponible. b) Une gestion temporelle. Elle est totalement dépendante de l'état du compteur de bit 252a incrémenté toutes les quatre impulsions LTRANS et initialisé à chaque écriture dans le registre de transmission 245. COMPTE BIT TXD ACTION 0 0 Transmission du bit de démarrage 1 DO Transmission bit 2 D1 Transmission bit + décalage 3 D2 Transmission bit + décalage 4 D3 Transmission bit + décalage D4 Transmission bit + décalage 6 D5 Transmission bit + décalage 7 D6 Transmission bit + décalage 8 D7 Transmission bit + décalage 9 1 Transmission bit d'arrêt 10 1 Blocage décalage TBE + 1 c) Une visibilité donnée par TBE qui permet au processeur de définir lorsqu'il est en mesure de transmettre. Cet interface série permet d'avoir des ca- naux de réception et de transmission totalement indé- pendants et si nécessaire à débits en bauds de trans- mission et de réception différents. Le bloc interruption 10 décrit en référence aux Fig.26a à 26c est destiné à gérer les requêtes l11 d'interruption pouvant provenir: - de la fonction Contr6le - de la fonction Acquisition - de la fonction Interface série Chacune de ces fonctions fournit une requête globale INT d'interruption; les INT doivent être hié- rarchisées afin d'être compatibles avec la structure du contrôleur. Chacune de ces interruptions est vectorisée. Les priorités relatives des fonctions sont gérées par le dispositif de la Fig.26e. Les requêtes CINI, IINT, RXINT, TXINT du contrôle, de l'acquisitoin et de l'UART peuvent être programmées afin d'être actives soit sur le niveau 1 soit sur le niveau 2 de priorité. Sur un même niveau, l'ordre des priorités est le suivant: - Acquisition (plus grande priorité) - Interface Série - Contrôle Lors de la prise en compte de l'interruption ISYNC = 1 la fonction concernée met sur le Bus le vec- teur de sa requête la plus prioritaire. La gestion des interruptions de la fonction de contrôle est assurée par le dispositif de la Fig. 26a. Les interruptions sont dans ce cas validées globalement par programmation (BIT INTE(CONT) = 1) et 8 vecteurs différents peuvent être générés par cette fonction. Mécanisme d'une interruption de contrôle: Chaque commande de contrôle possède un cer-tain nombre de bits permettant de valider une requête d'interruption. Ainsi lorsque la commande est exécutée, si: - les conditions temporelles ou d'événement sont présentes et - le bit de validation de requête est posi- tionné dans la commande, alors le module d'action 4 (Fig.1) génère une requête IREQ (CONT) qui reste active sur la totalité d'un intervalle TS. Le drapeau positionné (CFLGi) n'est fonction que des 3 bits de poids faible de l'adresse (sur 5 bits) de la commande. Ainsi toutes les commandes ayant la mime adresse modulo 8 positionnent le même drapeau d'inter- ruption. Pour la prise en compte de l'adresse de la requête, il faut tenir compte du décalage de 1 TS en- tre adresse valide et donnée valide. Les requêtes d'interruption sont hiérarchi- sees CFLGO>CFLG1.....>CFLG7 Le vecteur disponible est celui de la requê- te la plus prioritaire. Chaque CFLGi peut être remis à O individuel- lement; dans ce cas une requête dont la priorité est inférieure peut imposer son vecteur. ADRESSE CFLGO PRIORITE VECTEUR (HEX) (MODULO 8) 0 0 D A1 1 1 E A2 2 2 C A5 3 3 R A? 4 4 0 A9 5 I AB 6 6 S AD 7 7 S AF A N T E Cette structure adresse de commande - prio- rité - vecteur donne une plus grande flexibilité de gestion. La fonction d'acquisition est assurée par le dispositif de la Fig.26b.' a) - 6 interruptions liées aux entrées b) - 1 interruption tampon c) - 1 interruption base de temps a) Les requêtes des interruptions liées aux entrées sont issues du module d'entrée 5 et durent une résolution. Elles sont stockées (IFLAGi) et peuvent être validées individuellement EINT. b) L'interruption tampon est validable par INTBUFFEN, elle est activée lorsque ce dernier est à demi rempli ou plein. DEBB TAILLE ADRESSE DERNIERE CAPTURE AVANT TAMPON + T INTERRUPTION 2 0 _ _ _ _ - - - - - - - - - - - - - - - O T=2k 3 + k * début tampon 1 T=2k 5 + k + début tampon o T:2k+1 3 +'k + début tampon 1 T=2k+1 5 + k + début tampon c) L'interruption de base de temps d'acqui- sition validée par INTOVFEN a lieu à chaque déborde- ment du compteur à 20 bits FRUN20. La requête FRUN200VF ne dure que 1 TS. Comme pour la fonction de contrôle, ces in- terruptions sont hiérarchisées. 8 vecteurs différents sont associés à la fonction. ENTREE REQUETE PRIORITE VECTEUR --- INTOVF C BF E1 IINT1 R BD E2 IINT2 O BB E3 IINT3 I B9 E4 IINT4 E B7 E5 IINT5 N B5 E6 IIIT6 T B3 --- INTBUF B1 La fonction d'interface série est assurée par le dispositif de la Fig.26c. Seulement deux interruptions sont associées à cette fonction. RXINT dont le drapeau associé est RDA (do- nnée reçue valide) directement générée par le module UART et validée par RXINT EN. TXINT active lorsque le registre à décalage est à nouveau prêt pour une transmission (TBE=1), elle est validée par TXINT EN. La priorité de la réception RXINT est supé- rieure à celle de la transmission. PRIORITE VECTEUR TXINT 1 90 RXINT 2 9F Le dispositif gére donc au niveau interrup- tion. - 3 requêtes globales - 18 vecteurs d'interruption 3 0 - 18 drapeaux de requêtes - 11 drapeaux de validation - n bits de requêtes en zone commande La fonction acquisition du dispositif de contrôle. et d'acquisition à grande vitesse qui vient d'être décrit présente les caractéristiques suivantes. Logiaue de détection: - Détection sur front montant - Détection sur front descendant - Détection sur front montant et front des- cendant - Compteurs d'évènements accessibles par les fonctions de contrôle. mode 1: 1 compteur d'évènements 8 bits sur E6 mode 2: 4 compteurs d'évènements 4 bits sur E3, E4. E5 et E6. Base de temps - Compteur de référence sur 20 bits + bit de dépassement Hise à zéro du compteur par logiciel - Synchronisation automatique de la base de temps sur le compteur d'évènement en mode 1. Zone de stockage - Zone mémoire banalisée - Située en zone de calcul donc directement accessible à toutes les opérations logiques et arith- métiques - Format de stockage 16 ou 32 bits - Dualité de stockage en zone dédicacée 'et en tampon circulaire - Information "événement" disponible dans les données capturées. AMELIORATIONS APPORTEES PAR LE DISPOSITIF SUIVANT L'INVENTION A LA FONCTION ACQUISITION 1) Compteurs d'évènements associés aux entrées et directement accessibles par les fonctions de contrôle. 2) Augmentation de la gamme de mesure (de 16 à 20 bits) avec synchronisation possible du compteur temporel de capture sur un compteur d'événement. 3) Zone de stockage réalisée en RAM banali- sée, physiquement incluse dans la zone de registres de calcul. 4) Dualité de capture dédicacée, tampon cir- culaire. La fonction de contrôle du dispositif de l'invention présente les caractéristiques suivantes. La fonction peut se décomposer en 2 blocs distincts: A - Stockage Des valeurs de comparaison De la description de l'action à réaliser De la référence de la sortie à manipuler De la valeur instantanée des compteurs 8 - Logique active De comparaison D'action De séquencialisation La zone de stockage est en totalité située en mémoire banalisée, elle fait de plus partie de la zone de calcul. La logique active de toute fonction de con- trôle est implantée une et une seule fois. La solution adoptée dans le dispositif de l'invention consiste en une réallocation par tranches de temps de la totalité de la circuiterie de la fonc- tion (ou des fonctions) à réaliser. La base de temps n'est plus un compteur mais une zone de stockage dédicacée chargeable dont le contenu est fonction du temps et du compteur sélec- tionné qui dans le cas présent est virtuel car il n'a pas d'existence réelle. Les améliorations apportées par le dis-posi- tif de l'invention à la fonction de contrôle sont les suivantes. 1) Action de contrôle représentée par une commande 32 bits unique, stockée en mémoire banalisée. 2) Commande directement générée en zone de calcul. 3) Interaction CONTROLE/ACQUISITION 4) Interaction EVENEMENT/TEMPS ) Référence de temps implémentées sous for- me de compteurs virtuels en mémoire banalisée, appa- raissant sous forme de commandes. 6) Nombre de commandes seulement limité par les paramètres de l'application RESOLUTION/PERIODE SYSTEME. 7) Dimension temporelle au niveau de toute la logique permettant un coût minimum de mise en oeu-- vre de circuiterie. 8) Génération de signaux programmables par commande, pour des fonctions auxiliaires (exemple UART). REVENDICATIONS 1. Dispositif de contrôle et d'acquisition à grande vitesse, caractérisé en ce qu'il comporte une zone registre commutée (1) destinée à être associée à une logique de contrôle de mémoire et à un processeur, ladite zone registre commutée étant utilisable comme zone registre de calcul du processeur, un générateur d'adresses (2) du type à sélection de p adresses parmi n, connecté à ladite zone registre commutée et destiné à fournir à celle-ci les adresses nécessaires lors d'un accès par la logique de contrôle de mémoire, une base de temps (3) mettant en oeuvre des compteurs virtuels synchronisables par des événements extérieurs et définis en zone registre commutée (1) comme des commandes classiques, ladite base de temps étant re- liée à ladite zone registre commutée et à un séquen- ceur (9) également relié à la zone registre commutée, et rendant exploitable chaque intervalle de temps, un bloc action (4) commandé par la base de temps (3) et destiné à effectuer le décodage des commandes de con- trôle provenant de la zone registre commutée (1) et assurant la fonction d'interface avec des blocs péri- phériques, un bloc entrée (5) destiné à détecter un changement d'état sur au moins une entrée du disposi- tif et à générer des signaux de demande de capture vers ledit générateur d'adresses (2), et des signaux d'événement vers la base de temps (3), un bloc de soî- tie (6) destiné à assurer la dé-séquentialisation des sorties du dispositif, ledit bloc de sortie étant com- mandé par la base de temps (3) et relié au bloc action (4), un bloc "chien de garde" (8) destiné à assurer la sécurité du disppsitif, ledit bloc "chien de garde" étant commandé par la base de temps (3), une interface série. (7) pilotée par la base de temps (3), et un bloc interruption (10) destiné à assurer une hiérarchisa- tion dynamique des demandes d'interruption-provenant des moyens contrôle, des moyens acquisition ou de l'interface série (7) du dispositif en fonction des priorités desdites demandes. 2. Dispositif suivant la revendication 1, comprenant des moyens d'acquisition de données relati- ves à des changements d'état intervenant sur des si- gnaux d'entrée et des moyens de contrôle destinés i agir sur des signaux de sortie en fonction des données provenant des moyens d'acquisition, caractérisé en ce que lesdits moyens d'acquisition comportent la zone registre commutée (1). la base de temps (3) et le bloc entrée (5>, en ce que les moyens de contr6le compor- tent la zone registre commutée (1), la base de temps (3) et le bloc sortie (6) et en ce que les moyens d acquisition et les moyens de contrôle comportent respectivement leur zone de stockage d'informations, ces zones de stockage appartenant totalement à la zone de calcul mémoire banalisée d'un processeur associé. 3. Dispositif suivant la revendication 2, caractérisé en ce que ladite zone registre commutée (1) comporte un plan mémoire (11), une interface (12) de liaison avec le processeur, une interface (14) de liaison avec la logique de contrôle mémoire, un déco- deur (13) d'adresses du processeur, un décodeur (15) d adresses de la logique de contrôle mémoire, et un bloc (16) d'attribution d'intervalles de temps (TS) de processeur. 4. Dispositif suivant la revendication 3, caractérisé en ce que l'interface de liaison avec le processeur de la zone registre commutée (1) comporte un multiplexeur (25) et un démultiplexeur (26) reliés au plan registre commuté (11) et commandés par des signaux d'adresse (A0, A7) présents sur un bus d'a- dresses (27) et transmis auxdits multiplexeur et démultiplexeur (25,26) par un premier registre à verrouillage (28), le multiplexeur (25) étant relié à un bus de données (29) par un second registre à ver- rouillage (30) et le démultiplexeur (26) étant relié au bus de données (29) par un troisième registre à verrouillage (32), ledit premier registre à verrouil- lage (28) étant en outre connecté au décodeur (13) d'adresses du processeur. 5. Dispositif suivant les revendications 3 et 4, caractérisé en ce que l'interface de liaison avec la logique de contrôle de mémoire (LCM) comporte un registre à verrouillage (44) connecté à un bus (45) de liaison avec le plan mémoire (11), la sortie dudit registre à verrouillage constituant la sortie de données de l'interface, un circuit d'interface à trois états (50) recevant les données d'entrée DATA IN (15-0), un circuit d'interface à trois états (47) qui reçoit les données d'entrée DATA IN (31-16), les circuits d'interface (50,47) étant commandés par les signaux CPUACK, Q13, W2 et. étant reliés au bus (45) de liaison avec le plan mémoire (11). 6. Dispositif suivant les revendications 3 à 5, caractérisé en ce que le bloc d'attribution d'in- tervalles de temps (TS) de processeur comprend une première bascule (38) dont l'entrée reçoit le signal de validation d'accès, deux cycles d'accès MEMCNT, un ensemble de portes (39,40,41,42) d'élaboration d'un signal d'action. CK à partir des signaux de lecture/ écriture et de sélection CPU R/W et SELECT, une seconde bascule (43) qui reçoit le même signal CK qui est connectée à la sortie de la première bascule (38), ladite seconde bascule (43) délivrant le signal de validation CPU ACK d'accès à l'unité centrale de trai- tement. 7. Dispositif suivant l'une des revendica- tions 2 à 6. caractérisé en ce que le bloc action (4) comporte un dispositif (162-173) d'interprétation des' commandes de mise en place de compteurs virtuels EXCHG, un dispositif (175-183) d'interprétation des commandes normales, un dispositif (184) de synchroni- sation des actions et un dispositif (156-161) d'éta- blissement du mode entrelacé (STEP) de balayage de la zone de contrble. 8. Dispositif suivant l'une des revendicati- ons 2 à 7, caractérisé en ce que le bloc d'entrée (5) comporte un dispositif (187-194) de détection de chan- gement d'état sur une de ses entrées, de génération de signaux de demande de capture vers le bloc générateur d adresses (2), signaux qui permettent d'avoir simul- tanément des captures en zone tampon et en registre dédicacé et un dispositif (195-198) de génération de signaux d'événement EVENT, INCOFF vers la base de temps (3), EVENT désignant qu'un événement est en cours et INCOFF permettant d'assurer, à une résolution près, la synchronisation des événements externes. 9. Dispositif suivant l'une des revendica- tions 2 à 8, caractérisé en ce que le bloc interface série comporte un dispositif de réception (225, 226, 232, 238) assurant les fonctions de stockage à'la réception, de stockage pendant la phase de synchroni- sation, de gestion temporelle et de synchronisation de mot, et un dispositif de transmission (245-252a) as- surant des fonctions de stockage à la réception de gestion temporelle et de synchronisation de mot et en ce que le bloc intervient comme bloc périphérique dont la {onction de gestion temporelle est assurée par le 1 1 2 bloc base temps (3). 10. Dispositif suivant l'une des revendica- tions 1 à 9, caractérisé en ce que le bloc interrup- tion (10) satisfait aux requêtes de la fonction de contrôle, de la fonction d'acquisition et de la fonc- tion interface série, et comporte des moyens (269) pour assurer les priorités relatives desdites fonc- tions, des moyens (253-258) pour valider des requêtes d'interruption de contrôle, dont les priorités sont réattribuables de façon dynamique, des moyens (259- 264) pour assurer les fonctions d'interruption d'acquisition, des moyens (265,266) pour assurer les interruptions d interface série, et des moyens (267, 268) pour déterminer les priorités des interruptions de capture. 11il. Dispositif suivant la revendication 10, caractérisé en ce que le plan mémoire (11) de ladite zone registre commutée (1) est une mémoire RAM à cel- lules de mémoire (20) à transistors MOS (21) ayant un nombre de colonnes (BO à B31) au moins égal au nombre de bits définissant le format d'une commande de contrôle et à partage temporel, par utilisation des temps morts de la zone registre commutée (1), ledit plan mémoire étant accessible à une source 1 consti- tuée par le processeur et à une source 2 constituée par une logique de controle (LCM) de ladite mémoire. 12. Dispositif suivant l'une des revendica- tions 8 à 10, caractérisé en ce que dans la zone re- gistre commutée (1) est définie une structure de compteurs virtuels, temporels ou d'événement déclara- bles dans une commande-incrémentés directement en zone registre commutée lisibles et modifiables par le pro- cesseur dans cette zone.. 13. Dispositif suivant l'une des revendica- tions 1 à 10, caractérisé en ce que le générateur d'adreses (2) destiné à fournir à la zone registre commutée (1) les adresses nécessaires lors d'un accès de la logique de contrôle mémoire, comporte des moyens (60-80) de génération d'adresses en vue d'accéder à la zone d'écriture de ladite zone registre commutée, des moyens (81-88) de génération d'adresses en vue d'accé- der dans la zone de lecture ou de contrôle de ladite zone de registre commutée, ces accès permettant d'ac- céder aux commandes dans la zone de contrôle comme a des instructions et des moyens (53-55) assurant une sélection mémoire du type P parmi N. ainsi que des moyens (90-96) de génération de signaux (W1,W2) d'é- criture sélective dans ladite zone registre commutée. 15. 14. Dispositif suivant l'une des revendica- tions 1 à 13, caractérisé en ce que le séquenceur (9) destiné à gérer les enchainements et les conflits entre les accès issus de l'unité centrale de traite- ment, de la zone de contrôle ou de la zone d'acquisi- tion à la zone registre commutée (1) comporte des moyens programmables (103) de division par n (n=1 à 16), des moyens (105,106) de génération de signaux STARTSCAN, FRB[TO, FR8IT1, de synchronisation de balayage, des moyens (108, 113, 120, Fig.15 et 16) de' génération de signaux d'état CAPACK + COUNT UPDATE, CPUACK, CONTROL ACK, CAPACK, CAPCYC, ACK-1, des moyens. (103, 104, 105, 108, 111, 112) de génération de si- gnaux de validation CONTROL STROBE, RESOL et des moyens (113, 114, 115, 116, 123, 124) de génération de signaux de gestion de séquence STEP 1, CLEAR EXCHG, VIRTUAL UPDATE, l'ensemble rendant programmable l'uni- té temporelle de référence et assurant l'utilisation optimale du temps disponible. 15. Dispositif suivant l'une des revendica- tions 1 à 14, caractérisé en ce que le circuit de base de temps (3) comporte un circuit à verrouillage (128) pour les fonctions d'acquisition; N compteurs virtuels (127) pour les fonctions de contrôle, un compteur (138) d'événements, des moyens (131) de mise à zéro des compteurs virtuels, des moyens (147,148) de com- paraison temporelle, des moyens (142,143) de comparai- son d'événements, lesdits compteurs étant dans leur totalité accessibles en zone registre commutée (1), l'incrémentation de ces compteurs étant assurée par un additionneur unique (125), le nombre N n'étant dépen- dant que de la valeur du prédiviseur du séquenceur [91)_