FR 2627298 A1 19890818 FR 8812828 A 19880930 La présente invention concerne les systèmes d'antémémoires pour ordinateurs, et plus particulièrement une antémémoire perfectionnée permettant d'augmenter la vitesse et l'efficacité de l'accès aux données. Dans de nombreux systèmes informatiques, il est courant d'utiliser une mémoire tampon à grande vitesse, appelée "antémémoire", reliée à une unité centrale de traitement afin d'améliorer le temps moyen d'accès à la mémoire à partir du processeur. L'utilisation d'une antémémoire est basée sur la constatation que, dans le temps, un système informatique accèdera très fréquemment à certaines zones bien localisées de la mémoire, et que les accès de données se localisent dans le temps et dans l'espace à certaines zones de la mémoire. Typiquement, l'antémémoire contient un sous-ensemble de l'ensemble complet des données placées dans la mémoire, et l'unité centrale de traitement peut y accéder très rapidement sans avoir besoin de lire Ies emplacements des données de la mémoire principale. La plupart des systèmes de mémoire modernes utilisent des DRAMs (Dynamic Random Access Memories: mémoires vives dynamiques) qui ont généralement des temps de cycle de ns (le "temps de cycle" étant l'instant séparant le lancement d'un accès mémoire et le lancement de l'accès mémoire suivant). La plupart des systèmes basés sur une antémémoire utilisent dans l'antémémoire une RAM statique afin d'avoir des vitesses d'accès aux données plus élevées que ce que l'on aurait avec la mémoire principale DRAM. En outre, dans la plupart des systèmes basés sur une antémémoire, l'antémémoire relie l'unité centrale de. traitement au bus principal et non à la mémoire DRAM, afin d'augmenter la vitesse d'accès aux données mémorisées dans l'antémémoire. En conséquence, l'utilité de l'antémémoire est limitée du fait qu'elle est reliée directement à l'unité. centrale de traitement et doit, typiquement, contenir des échantillons représentatifs de données auxquelles on accède fréquemment et qui se trouvent dans plusieurs mémoires DRAM reliées à un bus commun. En outre, la plupart des systèmes à antémémoire utilisent des organes de traitement des données qui peuvent jouer le rôle de bus maître en suppplément de l'unité centrale de traitement. Ces organes, tels que par exemple un système DMA (Direct Memory Access: accès direct mémoire), peuvent modifier les données mémorisées dans une DRAM sans mettre à jour dans l'antémémoire aucune des données correspondantes, ce qui donne naissance à un problème de cohérence de l'antémémoire. Cormme on l'expliquera, la présente invention propose un antémémoire perfectionnée qui utilise une architecture distribuée. Chaque mémoire DRAM reliée à un bus commun est pourvue de sa propre antémémoire distincte, disposée entre la mémoire DRAM et le bus. Chaque antémémoire contient un sous-ensmble représentatif des données mémorisées dans sa mémoire DRAM respective, de sorte que le processeur puisse obtenir efficacement des données depuis chaque "noeud" de mémoire en fournissant une adresse comportant une adresse de base et une adresse de paramétrage propre au noeud mémoire particulier. En outre, la présente invention évite tout problème de cohérence de l'antémémoire car chaque batterie de DRAMs possède un maître unique, à savoir le contrôleur d'antémémoire. A cet effet, la presente invention propose une architecture mémoire perfectionnée comportant un processeur (unité centrale de traitement) reliée par un bus à une pluralité de batterie de mémoires vives dynamiques DRAM. Une antémémoire est placée entre chacune des batteries de DRAMs et le bus afin d'assurer pour chacune des batteries de DRAMs des fonctions d'antémémoire de données. Chaque antémémoire comporte une mémoire statique pour mémoriser des données qui sont un sous-ensemble des données mémorisées dans la DRAM respective. Une adresse fournie par l'unité centrale de traitement est composée d'une adresse de base et d'une adresse de paramétrage. Un contrôleur d'interfaçage de bus compare, dans chaque antémémoire, l'adresse de base et détermine si elle tombe dans l'étendue d'adresse mémorisée dans la DRAM correspondante. Si l'adresse de base tombe en dehors de cette gamme, le contrôleur d'interfaçage de bus ignore l'adresse. Si l'adresse de base tombe à l'intérieur de la gamme et que le processeur est en train d'exécuter une opération LECTURE, un contrôleur d'adresse de paramétrage compare l'adresse de paramétrage à une pluralité d'adresses de paramétrages préalablement mémorisées représentant les données mémorisées dans l'antémémoire. En cas de concordance, la logique de contrôle de l'antémémoire déclenche alors un cycle mémoire LECTURE dans l'antémémoire et délivre les données à l'unité centrale de traitement. Dans le cas o l'on ne trouve pas de concordance, l'antémémoire déclenche un cycle d'accès à la DRAM afin de lire la position de donnée associée à l'adresse fournie par le processeur. On choisit alors l'une des adresses de paramétrages précédemment mémorisées dans l'antémémoire, et l'on mémorise dans l'antémémoire les données lues dans la DRAM à la place des données correspondantes à l'adresse de paramétrage choisie. Les données correspondant à l'adresse de paramétrage choisie sont mémorisées dans la DRAM si un bit de modification indique qu'elles représentent des données mises à jour qui n'avaient pas été antérieurement mémorisées dans la DRAM. Les données lues dans la DRAM, qui sont maintenant également memorisées dans l'antémémoire, sont délivrées au processeur. On prévoit des opérations semblables dans le cas d'un ordre ECRITURE du processeur, de manière à mémoriser dans l'antémémoire les données à écrire, choisir et effacer une adresse de paramétrage précédement mémorisée et mettre à jour la DRAM le cas échéant. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée ci-dessous, faite en référence aux dessins annexés sur lesquels: - la figure 1 est un schéma par blocs illustrant le concept d'un système typique basé sur une antémémoire de l'art antérieur, - la figure 2 est un schéma par blocs illustrant l'architecture de base de la présente invention, - la figure 3 est un schéma par blocs détaillé de l'antémémoire utilisée par la présente invention, - la figure 4 illustre le concept d'allocation des bits d'adresse utilisé par le processeur de la présente invention, et - la figure 5 est un diagramme illustrant la logique d'entrelacement des adresses de la présente invention. On va décrire une architecture mémoire perfectionnée pouvant s'appliquer en particulier aux systèmes d'ordinateurs qui utilisent une unité centrale de traitement reliée par un bus commun à une pluralité de batteries de mémoires DRAM (noeuds). Pour les besoins de l'explication, on a indiqué dans la description qui va suivre des composants mémoire, des débits de données, des architectures et des éléments particuliers afin de permettre une compréhension complète de la présente invention. Cepenidant, il sera clair que, pour l'homme de l'art, la présente invention peut être réalisée sans ces détails particuliers. Inversement, des circuits bien connus n'ont été représentés que de façon schématique afin de ne pas aloudir inutilement la description de la présente invention. Si l'on se réfère à la figure 1, on y a décrit un système de traitement de données de l'art antérieur qui utilise un processeur 10 relié à une antémémoire 12. Comme on l'a illustré, l'antémémoire 12 est reliée à un bus 14 auquel sont également reliés des mémoires DRAM 16 et 18.et des organes d'entrée/sortie 20 et 22. L'antémémoire 12 conserve les donnée auxquelles on accède fréquemment, et qui sont également mémorisées dans les mémoires DRAM 16 et/ou 18. Comme cela est courant dans les systèmes de l'art antérieur, on commence tout d'abord par appliquer à l'antémémoire 12 une adresse mémoire à laquelle le processeur souhaite accéder. Au cas o l'adresse appliquée à l'antémémoire 12 correspond à des données mémorisées dans l'antémémoire, l'antémémoire 12 fournit les données souhaitées au processeur 10, ce qui évite de recourir à un accès à la DRAM dans laquelle la donnée d'origine était mémorisée. Si la donnée souhaitée ne se trouve pas dans l'antémémoire 12, la requête du processeur 10 est transmise à la DRAM appropriée par le bus 14, et la DRAM appropriée exécute un cycle d'accès mémoire complet, la donnée étant renvoyée au processeur 10 par le bus 14. Dans de nombreux systèmes, une situation d'"absence" dans l'antémémoire 12 a pour conséquence le fait que les données auxquelles on accède et qui sont mémorisées dans la DRAM (par exemple la DRAM 16) sont utilisées pour mettre à jour l'antémémoire 12 dans l'éventualité d'une requête ultérieure portant sur la même donnée. On notera que, dans le système illustré figure 1, l'antémémoire 12 mémorise des échantillons de données représentatifs à la fois de la DRAM 16 et de la DRAM 18. En outre, un organe d'accès direct mémoire (DMA) 23 est relié au bus 14. Le DMA 23 peut jouer le rôle de maître du bus et accéder à des données mémorisées dans les mémoires DRAM 16 et 18. On notera qu'aucune mise à jour ou modification de données dans la DRAM 16 ou bien la DRAM 18 par le DMA 23 ne sera répercutée sur les données mémorisées dans l'antémémoire 12, ce qui risque de poser des problèmes de cohérence de l'antémémoire. Si l'on se réfère maintenant à la figure 2, on y illustré l'architecture de la présern-e invention, dans laquelle un processeur 30 est directemc-t relié à un bus 33 afin de communiquer avec d'autres ressources de traitement des données. Les mémoires DRAM 32 et 34 sont reliées chacune à une antémémoire respective 36 ou 38. Les antémémoires 36 et 38 sont, quant à elles, reliées au bus 33 pour communiquer avec le processeur 30, ainsi qu'avec des organes d'entrée/sortie 40 et 42 et un DMA 43. Comme cela sera décrit plus en détail ci-dessous, au cas o le processeur 30 tente d'accéder à un emplacement mémoire (soit pour une opération de lecture soit pour une opération d'écriture), le processeur transmet sur le bus 33 une adresse qui comprend une adresse de base, une adresse de paramétrage et des bits inférieurs (voir figure 4). Chaque antémémoire reliée au bus 33 détermine si l'adresse de base (qui, dans le mode de réalisation actuellement préféré, est formé d'un mot de quatre bits) tombe à l'intérieur du domaine de sa mémoire DRAM respective. Si l'adresse de base ne tombe pas dans le domaine de la mémoire DRAM de l'antémémoire (par exemple la mémoire DRAM 32), alors l'antémémoire (dans cet exemple, l'antémémoire 36) n'effectue aucune opération à l'adresse indiquée par le processeur. Si, en revanche, l'adresse de base ne tombe pas à l'intérieur du domaiie adressable de la mémoire DRAM de l'antémémoire, l'antémémoire examine alors l'adresse de paramétrage (qui, dans le mode de réalisation actuellement préféré, consiste en 18 bits). Si l'antémémoire avait mémorisé cette position mémoire dans sa RAM statique, elle délivre alors la donnée au processeur 30 par le bus 33, sans déclencher de cycle d'accès mémoire de la DRAM 32. Si, en revanche, l'antémémoire 36 n'avait pas mémorisé la donnée voulue, on exécute alors un cycle d'accès mémoire complet de la DRAM 32, et la donnée est délivrée au processeur 30 par le bus 33. L'homme du métier notera que l'architecture dE présente invention utilise une pluralité d'antémémoires c chacune est responsable d'une mémoire DRAM. Cette architecture distribuée améliore l'efficacité du système et assure au processeur 30 (ou à d'autres organes qui accèdent à la mémoire, tels que les organes d'entrée/sortie 40 ou 42) un accès mémoire plus rapide et plus complet que dans les systèmes de l'art antérieur. En outre, comme tous les accès de données à la DRAM 32 ou bien à la DRAM 34 sont contrôlés par leurs antémémoires respectives, l'utilisation d'un DMA 43 ne crée pas de problème de cohérence d'antémémoire, comme c'était le cas avec le système de l'art antérieur de la figure 1. Si l'on se réfère maintenant à la figure 3, on va y décrire en détail l'antémémoire de la présente invention. Pour les besoins de cette description, on va décrire la structure et le fonctionnement de l'antémémoire 36 et de la mémoire DRAM 32, mais on comprendra que la structure et le fonctionnement de l'antémémoire 36 et de la DRAM 32 sont comparables à la structure et au fonctionnement de l'antémémoire 38 qui coopère avec la DRAM 34, ainsi qu'à d'autres antémémoires utilisées dans le cadre de la présente invention. Pour les besoins de la description, on appelera "noeud de mémoire" la combinaison d'une antémémoire et d'une DRAM (comme par exemple l'antémémoire 36 et la DRAM 32). Le bus 33 comporte un bus de donnée système 46, un bus d'adresse système 50 et un bus de contrôle 48. L'antémémoire est reliée au bus de donnée système 46, et elle est organisée entièrement en antémémoire associative à adresse physique qui, dans ce mode de réalisation, comporte 128 rubriques de seize octets sur quatre mots, la taille totale de l'antémémoire étant donc de 2K octets. Comme on le décrira, les transferts de données entre la DRAM 32 et l'antémémoire 60 sont exécutées par un accès en salves de quatre cycles (mode quartet). Dans le mode de réalisation actuellement préféré, on utilise des DRAMs fabriquées par Toshiba sous la référence TC 511001P-10, et qui fonctionnent avec un temps de cycle en quartet de 40 ns. Pour chaque rubrique de seize octets de l'antémémoire 60 il existe un champ de paramétrage d'antémémoire correspondant, mémorisé dans la mémoire associative CAM (Contents Addressable Memory: mémoire adressable par son contenu) 63 du contrôleur d'adresse de paramétrage 62. Le contrôleur d'adresse de paramétrage 62 est, comme on l'a illustré, relié à l'antémémoire 60 par le bus 81 et au contrôleur d'interfaçage de bus 64 par le bus d'adresse de paramétrage 84. La CAM 63 comporte, dans ce mode de réalisation, 128 adresses de paramétrages sur dix-huit bits chacun, correspondant chacune à un emplacement mémoire de l'antémémoire 60. Chaque paramétrage d'adresse de l'antémémoire comporte un bit "validité" (V), dont l'état indique si le paramétrage est ou non valable, ainsi qu'un bit "modification" (M), dont l'état indique si la donnée qui correspond au paramétrage a ou non été modifiée, et dont on décrira le rôle et le fonctionnement plus loin. On notera que, en raison de l'architecture totalement associative de l'antémémoire 36, n'importe quelle rubrique peut représenter n'importe quel bloc de seize octets de mémoire présent dans la DRAM 32 associée à l'antémémoire. Le contrôleur d'interfaçage de bus 64 est relié à la fois au bus de contrôle 48 et au bus d'adresse 50. Le contrôleur d'interfaçage de bus 64 est responsable de la production et du maintien de tous les signaux de séquencement associés à l'antémémoire 36 et à la DRAM 32 et déclenche les diverses opérations des autres modules situés à l'intérieur de l'antémémoire 36, comme on le décrira ci-dessous à propos du fonctionnement de l'antémémoire. Le contrôleur d'interfaçage de bus 64 est relié à un contrôleur d'antémémoire 76, qui est lui-même relié à un contrôleur de DRAM 80. Comme on l'a illustré, un registre de conservation temporaire de donnée 72 est relié à l'antémémoire 60 ainsi qu'au port de donnée de DRAM 32 par le bus de donnée de DRAM 70. Un registre de conservation provisoire d'adresse 7-1 est relié à la CAM 63 par le bus 82 et au port d'adresse de DRAM 32 par le bus d'adresse de DRAM 74. Le contrôleur d'antémémoire 76 est responsable de la production des signaux de contrôle et de séquencement qui pilotent tous les échanges ayant lieu à l'intérieur de l'antémémoire 36 et de la DRAM 32. Le contrôleur d'antémémoire 76 délivre des signaux de contrôle au contrôleur de DRAM 80 qui produit des signaux RAS d'échantillonnage d'adresse de ligne et CAS d'.échantillon- nage d'adresse de colonne destinés à la DRAM 32, et applique ces signaux à la DRAM via les lignes 73. Comme on l'a illustré, des signaux d'horloge de système 86 sont appliqués à un tampon d'horloge 90, interne à l'antémémoire 36. Les signaux d'horloge sont appliqués au contrôleur d'interfaçage de bus 64, au contrôleur d'antémémoire 76, au contrôleur de DRAM 80 et à d'autres systèmes, selon les besoins, afin de synchroniser les différentes opérations de l'antémémoire 36 sur l'horloge système 86. En outre, l'homme du métier notera que, pour ne pas alourdir inutilement la description de la présente invention, on a omis de représenter les autres lignes de contrôle, cheminements de données et autres fonctions de l'antémémoire 36. Cependant, la mise en oeuvre de la présente invention dans des architectures systèmes particulières pourrait nécessiter que l'homme de l'art utilise ces lignes de contrôle, etc. selon les besoins, afin de pouvoir inclure la présente invention dans un système particulier de traitement des données. En outre, on décrira d'autres éléments de structure de l'antémémoire 36 à propos du fonctionnement du système de la présente invention, expliqué ci-dessous. Fonctionnement Au cas o le processeur 30 souhaite lire une position mémoire de la DRAM 32, le processeur applique au bus 33 une adresse correspondant à la postion mémoire de la DRAM. Dans le mode de réalisation actuellement préféré l'adresse comporte, comme cela a été illustré. figure 4, une adresse de base sur quatre bits, une adresse de paramétrage sur dix-huit bits, ainsi que deux bits inférieurs. Cette adresse est transmise par le bus 33, et en particulier par le bus d'adresse système 50, et elle est interceptée par le contrôleur d'interfaçage de bus 64 de chaque antémémoire reliée au bus 33. Le contrôleur d'interfaçage de bus 64 compare l'adresse de base sur quatre bits au domaine adressable utilisé par la mémoire DRAM 32. De la même façon, les autres antémémoires reliée au bus 32 (par exemple, l'antémémoire 38) comparent l'adresse de base au domaine adressable de leur mémoire DRAM respective. Si l'adresse de base ne correspond pas au camaine adressable de la mémoire DRAM d'une antémémoire, l'adresse est alors ignorée par l'antémémoire. Si, après comparaison de l'adresse de base, le contrôleur d'interfaçage de bus 64 détermine que l'adresse délivrée par le processeur 30 tombe dans le domaine adressable de la mémoire DRAM 32, le contrôleur d'interfaçage de bus 64 applique alors, par le bus d'adresse de paramétrage 84, l'adresse de paramétrage sur dixhuit bits au contrôleur d'adresse de paramétrage 62 de l'antémémoire 36. Comme on l'a indiqué plus haut, le contrôleur d'adresse de paramétrage 62 comporte une mémoire associative CAM 63 qui mémorise sur dix-huit bits une série de paramètres d'adresse. Dans le mode de réalisation actuellement préféré, la CAM 63 du contrôleur d'adresse de paramétrage 62 est réalisée à partir de cellules qui comportent des cellules de RAM sur un bit susceptibles de produire un signal "concordance" lorsque les données appliquées à la cellule de la CAM correspondent aux données contenues dans la cellule. De la sorte, une rubrique de paramétrage formée d'un certain nombre de cellules de CAM ayant une ligne de concordance commune n'activeront la ligne de concordance que lorsque tous les bits appliqués à la rubrique correspondront à t.ous les bits contenus dans cette rubrique. L'antémémoire 36 utilise la CAM 63 pour sélectionner une des rubriques dont le paramétrage est valable et concorde avec l'adresse de paramétrage de l'adresse courante appliquée par le processeur 30. Le contrôleur d'antémémoire 76 utilise alors l'information de concordance pour accéder à l'antémémoire 60 ou pour déclencher un cycle d'accès mémoire de la DRAM 32. Supposons, par exemple, que les données correspondant.à l'adresse fournie par le processeur 30 soient mémorisées dans l'antémémoire 60. Après que le contrôleur d'interfaçage de bus 64 ait comparé l'adresse de base et appliqué les bits de l'adresse de paramétrage au contrôleur d'adresse de paramétrage 62 par le bus d'adresse de paramétrage 84, le paramétrage sur dix-huit bits que l'on a appliqué est comparé à- l'une des adresses de paramétrage d'une série d'adresses de paramétrage (dans le mode de réalisation actuellement préféré, au nombre de 128) mémorisées dans la CAM 63 du contrôleur d'adresse de paramétrage 62. Chacune des paramétrages sur dix-huit bits comporte un bit "validité" qui, lorsqu'il est positionné à '1', indique que le paramétrage et sa rubrique associée de l'antémémoire 60 sont tous deux valables. En outre, chaque adresse de paramétrage comporte un bit "modification" tel que, dans le mode de réalisation actuellement préféré, lorsque le bit de modification est positionné à '1', ceci indique que la rubrique associée de l'antémémoire 60 a été modifiée par un ou plusieurs des cycles d'écriture précédents, et doit donc être mémorisée dans la DRAM principale 32 si l'on doit remplacer la rubrique d'antémémoire. Comme on le décrira, la il production des paramétrages d'antémémoire, l'allocation mémoire de l'antémémoire et le remplacement des rubriques sont exécutés par le contrôleur d'antémémoire 76. Une fois l'adresse de paramétrage comparée aux paramétrages précédemment mémorisés dans la CAM 63 et après apparition d'une concordance (antémémoire qui "répond présente"), on lit dans l'antémémoire 60 la donnée mémorisée associée au paramétrage. On relie une ligne de concordance interne à la CAM 63 à la ligne de concordance 81 (représentée de façon symbolique) afin de sélectionner l'une des 128 lignes de la RAM de l'antémémoire 60. Comme décrit précédemment, l'antémémoire 60 mémorise pour chaque adresse de paramétrage quatre mots consécutifs de trente-deux bits. Les deux bits inférieurs qui faisaient partie de l'adresse complète donnée par le processeur 30 déterminent celui de ces quatre mots associés à ce paramétrage donné qu'on lira dans l'antémémoire 60. On lit le mot voulu dans l'antémémoire 60 et on l'applique au bus de donnée système 46 pour être renvoyé au processeur 30. On notera que, dans cet exemple, la donnée à lire se trouvait mémorisée dans l'antémémoire 60 et qu'il n'était donc pas nécessaire de lire l'emplacement de la DRAM 32 se trouvant à l'adresse correspondante, de sorte que l'antémémoire 36 a permis d'exécuter l'opération de lecture de façon plus rapide et plus efficace qu'on n'aurait pu le faire si cette donnée avait été mémorisée dans la mémoire DRAM 32 proprement dite. Supposons maintenant que l'application de l'adresse de paramétrage à la CAM 63 ait eu pour résultat une absence de concordance avec la série des paramétrages représentant les données mémorisées dans l'antémémoire 60 (antémémoire qui "répond absente"). Dans un tel cas, il est nécessaire que la donnée soient lues directement dans la mémoire DRAM 32. Le contrôleur d'antémémoire 76 déclenche un cycle d'accès mémoire de la DRAM pour la donnée mémorisée à l'adresse définie par l'adresse de paramétrage fournie par le processeur 30. Le contrôleur de DRAM 80 produit des signaux RAS/CAS appropriés vers la DRAM 32 afin de pouvoir accéder aux positions de données spécifiées par l'adresse, et applique les signaux de contrôle par les lignes 73. En outre, le contrôleur d'antémémoire 76 met à jour le contenu de l'antémémoire 60 pour tenir compte de la donnée que le processeur 30 vient rechercher dans la DRAM 32. Dans le mode de réalisation actuellement préféré, le contrôleur d'antémémoire 76 prend de manière aléatoire (ou pseudo-aléatoire) une adresse de paramétrage mémorisée dans la CAM 63 du contrôleur d'adresse de paramétrage 62. Le contrôleur d'antémémoire 76 détermine alors si l'adresse de paramétrage et la donnée sont valables (en déterminant si le bit de validation V est positionné) et si le bit de modification M correspondant à l'adresse de paramétrage choisie est positionné. Au cas o le bit de validation et le bit de modification ont été tous deux positionnés, cet état indique que la donnée de l'antémémoire a été modifié et qu'elle est donc plus récente que la donnée mémorisée dans la mémoire DRAM 32 à cette adresse. Si le contrôleur d'antémémoire 76 détermine que le paramétrage choisi au hasard est valable et non modifié (ou bien qu'il est non valable), le contrôleur d'antémémoire 76 efface le paramétrage et le remplace par la nouvelle adresse de paramétrage qui a été fournie par le processeur 30. Le bit de validation. correspondant est positionné et le bit de modification est effacé. Le contrôleur d'interfaçage de bus 64 applique l'adresse de Faramétrage au contrôleur d'adresse de paramétrage 62 par le bus d'adresse de paramétrage 84, puis au registre de conservation temporaire d'adresse 71 par le bus 82, et enfin à la DRAM 32 par le bus d'adresse de DRAM 74. Le contrôleur d'antémémoire 76 déclenche et exécute ensuite un cycle d'accès à la mémoire DRAM afin de lire la donnée dans la DRAM associée à la nouvelle adresse de paramétrage. Cette donnée est appliquée au processeur 30 par le bus de donnée de DRAM 70 via l'antémémoire 60, qui mémorise également la donnée dans l'antémémoire, puis via le bus de donnée système 46. Si l'on utilise la caractéristique de recherche de la présente invention, un accès mémoire à la DRAM 32 a pour conséquence le transfert de quatre mots de trente-deux bits à l'antémémoire 60 (voir le document Toshiba MOS Memory de Toshiba America Inc. - 1987), l'un seulement des mots correspondant à l'adresse lue par le processeur. Les deux bits inférieurs de l'adresse fournie par le processeur 30 sont présentés à la DRAM 32 pour indiquer que l'on doit accéder tout d'abord au mot particulier demandé par le processeur 30, et ensuite aux trois autres mots. On a constaté que la mise à jour de l'antémémoire 60 par les données auxquelles on a récemment accédé dans la DRAM 32 augmente la probabilité que l'antémémoire 36 "réponde présente" ultérieurement lors de requêtes à venir du processeur. Supposons que le contrôleur d'antémémoire 76 choisisse au hasard dans la CAM 63 l'adresse d'un paramétrage (adresse que l'on appellera ici, pour éviter toute ambiguité, "première adresse de paramétrage"), o le paramétrage est valable et modifié, indiquant ainsi que la donnée située dans l'antémémoire 60 à la position de paramétrage choisie est plus récente que la donnée mémorisée à la même adresse dans la DRAM 32. Le contrôleur d'antémémoire 76 transfère alors la donnée à l'emplacement de paramétrage choisi de l'antémémoire 60 vers le registre de conservation temporaire de donnée 72. Le contrôleur d'antémémoire mémorise en outre la première adresse de par-amétrage dans le registre de maintien temporaire d'adresse 71. Le contrôleur d'anté- mémoire 76 présente à la DRAM 32 la nouvelle adresse de paramétrage fournie par le processeur 30 et, à réception de la donnée demandée depuis la DRAM 32, applique la donnée par le bus de donnée de DRAM 70 au bus de donnée système 46 pour permettre sa réception par le processeur 30. Le contrôleur d'antémémoire 76 inscrit ensuite dans l'antémémoire 60 ladonnées obtenue depuis la DRAM 32 (en même temps que trois autres mots, comme on l'a expliqué précédemment) et remplace la première adresse de paramétrage de la CAM 63 par la nouvelle adresse de paramétrage délivrée par la processeur 30. On positionne le bit de validité correspondant et on efface le bit de modification. De plus, le contrôleur d'antémémoire 76 mémorise dans la DRAM 32 la donnée qui avait été mémorisée dans le registre de conservation temporaire de donnée 72, à la première adresse de paramétrage qui avait été mémorisée temporairement dans le registre de conservation temporaire d'adresse 71. Ceci met à jour la donnée se trouvant dans la DRAM 32 à la première adresse de paramétrage. On notera que, typiquement, il n'est pas tenu compte d'une mise à jour des données de l'antémémoire situées à l'emplacement correspondant de la DRAM, à moins que l'antémémoire ne doive être mise à jour par une nouvelle donnée et qu'un paramétrage.soit *10 sélectionné de façon aléatoire pour être remplacé, comme décrit plus haut. Comme dans le cas précédent, on applique au processeur 30 le premier des quatre mots consécutifs lus dans la DRAM 32. Supposons par exemple que le processeur 30 souhaite inscrire de nouvelles données dans la mémoire DRAM 32. Comme on l'a expliqué précédemment, le processeur 30 délivre sur le bus d'adresse système 50 une adresse du type de celle illustrée figure 4, en direction de l'antémémoire respective (dans cet exemple, l'antémémoire 36). Le contrôleur d'interfaçage de bus 64 compare l'adresse de base à l'étendue des adresses mémorisées dans la mémoire DRAM 32 et, si l'adresse de base tombe dans l'étendue des adresses utilisées par la mémoire DRAM 32, le contrôleur d'inter- façage de bus 64 applique alors l'adresse de paramétrage au contrôleur d'adresse de paramétrage 62 par le bus d'adresse de paramétrage 84. S'il n'y a pas de concordance (l'antémémoire "répond absente"), le contrôleur d'anté- mémoire 76 déclenche alors un cycle d'accès mémoire de la DRAM pour la donnée mémorisée à l'adresse définie par l'adresse de paramétrage délivrée par le processeur 30. Le contrôleur d'antémémoire 76 prend aléatoirement (ou pseudo-aléatoirement) une adresse de paramétrage mémorisée dans la CAM 63, et examine les bits de validation et de modification. Si le contrôleur d'antémémoire 76 détermine que le paramétrage choisi aléatoirement est valable et non modifié (ou qu'il n'est plus valable), le contrôleur d'antémémoire 76 efface alors le paramétrage et. le remplace par la nouvelle adresse de paramétrage délivrée par le processeur 30. Le contrôleur de paramétrage 76 déclenche et exécute ensuite un cycle d'accès mémoire de DRAM afin de lire dans la DRAM la donnée associée à la nouvelle adresse de paramétrage. Cette donnée est appliquée à l'antémémoire 60 par le bus de données de DRAM 70. Comme décrit plus haut, on transfère au total quatre mots de la DRAM 32 à l'antémémoire 60. Le contrôleur d'antémémoire 60 inscrit alors la nouvelle donnée délivrée par le processeur 30 dans l'antémémoire 60 à la nouvelle adresse de paramétrage. Les deux bits inférieurs de l'adresse délivrée par le processeur 30 indiquent celui des quatre mots de données qui est associé à la nouvelle adresse de paramétrage que l'on doit inscrire. Comme on est allé cherché dans la DRAM 32 les trois autres mots, le résultat est que les quatre mots contiennent tous des données valables. Ensuite, le contrôleur d'antémémoire 76 positionhe les bits de validation et de modification de l'adresse de paramétrage mémorisée dans la CAM 63 afin d'indiquer que la donnée se trouvant dans l'antémémoire 60 à l'adresse de paramétrage est plus récente que la donnée correspondante se trouvant à la même adresse dans la DRAM 32. Si le contrôleur d'antémémoire 76 détermine que le paramétrage choisi aléatoirement est valable et modifié, le contrôleur d'antémémoire 76 lit alors l'antémémoire 60 à l'endroit de l'adresse de paramétrage sélectionnée aléatoirement (la "première adresse de paramétrage") et inscrit l'adresse de paramétrage correspondante dans le registre de conservation temporaire d'adresses 71 et la donnée dans le registre de conservation temporaire de donnée 72. Le contrôleur d'antémémoire 76 présente alors à la DRAM 32 la nouvelle adresse de paramétrage délivrée par le processeur 30, et inscrit dans l'antémémoire 60 la donnée obtenue à partir de la DRAM 32. En outre, le contrôleur d'antémémoire 76 remplace la première adresse de paramétrage de la CAM 63 par la nouvelle adresse de paramétrage délivrée par le processeur 30. On positionne les bits de validité et de modification correspondants. Le-contrôleur d'antémémoire 76 inscrit alors la nouvelle donnée délivrée par le processeur 30 dans l'antémémoire 60 à la nouvelle adresse de paramétrage. L'ancienne donnée mémorisée dans le registre de conservation temporaire de donnée 72 est alors inscrite dans la DRAM 32 à la première adresse de paramétrage, qui avait été mémorisée temporairement dans le registre de conservation temporaire d'adresse 71. Ainsi, bien que les données précédemment mémorisées dans le registre de conservation temporaire de donnée 72 ne soient plus représentées dans l'antémémoire 60, la donnée continue à être mémorisée dans la DRAM 32 et l'on a donc, sans perte de données, mis à jour à la fois l'antémémoire et la DRAM. Si le processeur 30 délivre sur le bus d'adresse système une adresse pour inscrire une nouvelle-donnée et que l'adresse correspond à une adresse de paramétrage se trouvant actuellement dans l'antémémoire 36, le contrôleur d'antémémoire 76 inscrit alors simplement dans l'antémémoire la nouvelle donnée à l'adresse de paramétrage délivrée par le processeur. Le contrôleur d'antémémoire 76 positionne ensuite le bit de modification de l'adresse de paramétrage mémorisée dans la CAM 63 afin d'indiquer que la donnée se trouvant dans l'antémémoire 60 à l'adresse de paramétrage est plus récente que la donnée correspondante se trouvant.à cette même adresse dans la DRAM 32. Comme illustré figure 5, le contrôleur d'interfaçage de bus 64 comprend une logique d'entrelacemient des adresses 52 qui est reliée au bus d'adresse système 50 et au bus d'adresse de paramétrage 84. Dans le mode de réalisation actuellement préféré, la logique d'entrelacement des adresses 52 permet une utilisation plus efficace des antémémoires reliées à chaque DRAM, en imbriquant les différentes antémémoires.à l'intérieur de la totalité du domaine adressable du système. Par exemple, sans entrelacement, chaque mémoire DRAM de la figure 2 mémorise des données à des adresses mémoire situées en séquence. Si la DRAM 32 mémorise les adresses comprises entre 0 et 4M octets, la DRAM 34 mémorise alors les adresses comprises entre 4 et 8M octets, et ainsi de suite. On notera que, en raison de l'architecture distribuée de la présente invention, l'antémémoire 36 ne contient qu'un sous-ensemble des données mémorisées dans la DRAM 32, de sorte qu'un programme mémorisé uniquement dans la DRAM 32 (dans le domaine 0-4M octets) n'accède qu'à l'antémémoire 36 (qui fait, dans le cas présent, 2k octets de mémoire). Bien qu'il existe un total de 4k octets d'antémémoire dans le système (2k octets pour chacune des antémémoires 36 et 38), un programme qui se trouve mémorisé dans une étendue d'adresses réduite (par exemple entre 0 et 4M octets) ne tire avantage que de 2k d'antémémoire. L'antémémoire supplémentaire constituée par l'antémémoire 38 n'est pas utilisée. Comme on le remarquera, l'utilisation de la logique d'entrelacement des adresses 52 permet à un programme mémorisé dans une étendue d'adresse réduite d'utiliser à la fois l'antémémoire 36 et l'antémémoire 38. Si l'on se réfère toujours à la figure 5, on y a représenté sous forme symbolique les circuits de la logique d'entrelacement des adresses 52. On remarquera que, bien que l'on n'ait illustré sur la figure 5 que des lignes et des organes de commutation isolés, dans la réalisation effective les circuits de la logique d'entrelacement des adresses 52 comportent des composants semiconducteurs tels que des transistors, etc. Sur la figure 5, l'adresse délivrée par le processeur 30 par le bus d'adresse système 50 est formé de vingt-quatre lignes de bit distinctes 102 à 105. Le bus d'adresse de paramétrage 84 qui se relie au contrôleur d'adresse de paramétrage 62 est formé de dix-huit lignes de bit distinctes 304 à 307 et 108 à 121. L'adresse de base délivrée à la logique d'adressage de base 53 est formée de quatre lignes de bit distinctes 322 à 325. Les deux bits inférieurs de l'adresse sont délivrés par les lignes de bit 102 à 103 et, comme indiqué plus haut, déterminent ceux des mots de donnée de l'antémémoire que l'on applique au processeur. Supposons que les commutateurs 200a, 200b, 201a, 201b, 202a, 202b, 203a et 203b sont positionnés de telle sorte que les lignes 122 à 125 soient reliées, respectivement, aux lignes 322 à 325, et donc que les lignes 104 à 107 soient reliées, respectivement, aux lignes 304 à 307. On peut alors illustrer symboliquement l'adresse présentée sur le bus d'adresse système 50 de la manière suivante: BBBBTTTTTTTTTTTTTTTTTTLL avec les lignes 102 à 105 apparaissant en séquence de la droite vers la gauche, la ligne 102 (le bit inférieur) étant à l'extrême droite et la ligne 125 (le bit supérieur) à l'extrême gauche. Un "B" (Base) signifie que l'on utilise un bit comme bit d'adresse de base, un "T"' (Tag) signifie que l'on utilise comme bit d'adresse de paramétrage, et un "L" (Lowest) indique les deux bits inférieurs. En outre, supposons que la logique d'adresse de base 53 de l'antémémoire 36 soit conditionnée de manière à répondre aux adresses '0000', c'est-àdire de manière à répondre - lorsque les lignes 322 à 325 sont toutes au niveau bas. La DRAM 32 contiendra alors toutes les adresses système de la forme "'A" représentant soit un 0 soit un 1. Ainsi, les adresses comprises entre 000000000000000000000000 et 000011111111111111111111 seront contenues dans la DRAM 32. Ceci comprend des adresses allant de 0 jusqu'à 4M octets, comme expliqué plus haut. Supposons également que la logique d'adresse de base 53 de l'antémémoire 38 soit conditionnée de manière à répondre aux adresses '0001', c'est-à-dire de manière à répondre lorsque la ligne 322 est au niveau haut et que les lignes 323 à 325 sont toutes au niveau bas. Les adresses comprises entre 000100000000000000000000 et 000111111111111111111111 seront alors contenues dans la DRAM 34. Ceci comprend les adresses allant de 4M octets jusqu'à 8M octets. Considérons un programme qui réside aux adresses comprises entre 000000000000000000000000 et 00001111111111111111111 Ce programme sera entièrement contenu dans la DRAM 32, et n'accédera qu'à l'antémémoire 36. Supposons maintenant que les commutateurs 200a, 200b, 201a, 201b, 202a, 202b, 203a et 203b sont positionnés de telle sorte que les lignes 123 à soient reliées, respectivement, aux lignes 323 à 325 et donc que les lignes 105 à 107 soient reliées, respectivement, aux lignes 305 à 307, comme précédemment, mais que la ligne 122 soit reliée à la ligne 304 et que la ligne 104 soit reliée à la ligne 322. Ceci correspond à la position des commutateurs illustrée figure 5. On peut alors décrire l'adresse présentée sur le bus d'adresse système 50 de la manière suivante: BBBOTTTTTTTTTTTTTTTTTBLL En modifiant la position des commutateurs 200a et 200b, on a permuté les bits de deux des lignes d'adresse. Supposons en outre que la logique d'adresse de base 53 de l'antémémoire 36 soit conditionnée de manière à répondre aux adresses '0000', c'est-à- dire de manière à répondre lorsque les lignes 322 à 325 sont toutes au niveau bas. La DRAM 32- contiendra alors toutes les adresses système de la forme OOo oAAA o "A" représente s.oit un '0' soit un '1'. Les adresses comprises entre 0000000000000.00000000000 et 000000000000000000000011 000000000000000000001000 et 000000000000000000001011 00000000000000000001OlOOOO et 000000000000000000010011 5.. 000111111111111111111000 et ooollllllllllllllllll11l seront alors contenues dans la DRAM 32. Supposons également que la logique d'adresse de base 53 de l'antémémoire 38 soit conditionnée de manière à répondre aux adresses '0001', c'est-à-dire à répondre lorsque la ligne 322 est au niveau haut et que les lignes 323 à 325 sont toutes au niveau bas. La DRAM 34 contiendra alors toutes les adresses système de la forme O000AAAAAAAAAAAAAA o "A" représente soit '0' soit un '1'. Ainsi, toutes les adresses comprises entre et 000000000000000000000011 000000000000000000001100 et 000000000000000000001011 000000000000000000011100 et 000000000000000000010011 25... 000111111111111111111100 et 000111111111111111111111 seront contenues dans la DRAM 34. De la sorte, la DRAM 32 et la DRAM 34 vont, collectivement, mémoriser des adresses allant de 0 à 8M octets, la DRAM 32 mémorisant les seize premiers octets commençant à l'adresse zéro, la DRAM 34 mémorisant les seize octets suivants, etc. La mémoire est imbriquée, avec des groupes alternés de seize octets contigus mémorisés alternativement dans l'une ou l'autre des DRAM. Considérons maintenant le programme décrit plus haut, qui réside aux adresses comprises entre 000000000000000000000000 et 000011111111111111111111 En raison de l'entrelacement, ce programme sera maintenant mémorisé pour moitié dans la DRAM 32 et pour moitié dans la DRAM 34, et aura donc accès aussi bien à l'antémémoire 36 qu'à l'antémémoire 38. Bien que le programme ait gardé la même taille, la quantité d'antémémoire offerte au programme à doublé de 2k à 4k octets, permettant une utilisation maximale des antémémoires. En outre, si quatre noeuds de mémoire sont reliés au bus 33, les commutateurs de la logique d'entrelacement des adresses 52 peuvent être configurés de manière à permuter deux bits au lieu d'un, de manière à permettre une entrelacement en quatre fractions. On pourrait tout à fait réaliser, par une configuration appropriée des commutateurs de la logique d'entrelacement des adresses 52, une entrelacement en deux, en quatre, en huit ou en seize fractions. L'homme du métier notera que l'on peut utiliser de nombreuses combinaisons d'entrelacement possibles. Par exemple, un système à six noeuds de mémoire peut avoir une entrelacement en quatre fractions pour quatre des noeuds, et une entrelacement en deux fractions pour les deux autres noeuds. Dans le mode de réalisation actuellement préféré, les positions des commutateurs et les étendues des adresses de base sont déterminées pour chaque antémémoire en fonction du. nombre total de noeuds d'antémémoire du système et ne sont pas réinitialisées, à moins que le nombre de noeuds soit modifiés. Le nombre de noeuds n'est pas fixe, et l'on peut donc ajouter des noeuds de mémoire et ajuster en conséquence les commutateurs d'entrelacement. L'utilisation de la logique d'entrelacement des adresses de la présente invention 52 permet une utilisation maximale des antémémoires reliées au bus 33, tout en évitant la plupart des problèmes propres aux systèmes à antémémoire de l'art antérieur. REVENDICATIONS 1. Un système informatique comprenant un processeur (30) relié par un bus (33) à une pluralité de ressources informatiques (36,38,40,42,43), ce système informatique comprenant: - des moyens de mémoire (32), reliés au bus, pour mémoriser des données, ces moyens de mémoire comportant une pluralité d'emplacements de mémorisation de données, chacun de ces emplacements de mémorisation étant défini par une adresse, - des moyens à antémémoire (36), placés entre ces moyens de mémoire et le bus, pour mémoriser des données en une pluralité d'emplacements de mémorisation de données ayant des adresses correspondant aux emplacements de mémorisation des moyens de mémoire, ces données comprenant un sous-ensemble des données mémorisées dans les moyens de mémoire, caractérisé en ce que les moyens à antémémoire (36) comprennent des moyens contrôleurs (64,76) recevant une adresse transmise sur le bus par le processeur et déterminant si la donnée ainsi adressée est mémorisée dans les moyens à antémémoire, a-quel cas ces moyens contrôleurs accèdent à la donnée dans les moyens à antémémoire en évitant ainsi d'avoir à lancer'un cycle d'accès mémoire à la donnée dans les moyens de mémoire, tandis que, au cas o la donnée adressée n'est mémorisée que dans les moyens mémoire, ces moyens contrôleurs accèdent à cette donnée dans les moyens de mémoire, de manière à accéder à la donnée adressée par le processeur et mémorisée dans les moyens à antémémoire sans lancer de cycle d'accès mémoire à la donnée dans les moyens de mémoire. 2. Le système informatique de la revendication 1, dans lequel les moyens contrôleurs (64,76) comportent des moyens contrôleurs d'interfaçage de bus (64) reliés au bus pour comparer une première partie de l'adresse délivrée par le processeur à une étendue d'adresses mémoire représentant l'étendue des adresses mémoire des données mémorisées dans les moyens de mémoire reliés auxdits moyens à antémémoire. 3. Le système informatique de la revendication 2, dans lequel les moyens à antémémoire (36) comprennent une antémémoire (60) permettant de mémoriser lesdites données d'antémémoire. 4. Le système informatique de la revendication 2, comprenant en outre des moyens contrôleurs d'adresse de paramétrage (62), reliés aux moyens à antémémoire (36) et au bus, afin de comparer une adresse de paramétrage constituée par une seconde partie de l'adresse délivrée par le processeur à une pluralité d'adresses de paramétrages conservées dans une mémoire de paramétrages (63) reliée à ces moyens de contrôle d'adresse de paramétrage. 5. Le système informatique de la revendication 4, dans lequel la mémoire de paramétrages (63) est une mémoire associative. 6. Le système informatique de la revendication 4, dans lequel dans lequel chacune des adresses de paramétrages de la mémoire de paramétrages correspond à une donnée mémorisée dans l'antémémoire. 7. Le système informatique de la revendication 5, comprenant en outre des moyens de contrôle de la mémoire (80), reliés aux moyens contrôleurs (64, 76), pour produire des signaux de contrôle de la mémoire et délivrer ces signaux aux moyens de mémoire (32) à réception d'un signal d'ordre en provenance des moyens contrôleurs. 8. Le système informatique de la revendication 6, dans lequel les signaux produits par les moyens de contrôle de la mémoire comprennent des signaux d'échantillonnage d'adresse de ligne (RAS) et d'échantillonnage d'adresse de colonne (CAS). 9. Le système informatique de la revendication 8, dans lequel, si le processeur délivre un ordre d'accès mémoire sur le bus et que l'adresse de paramétrage délivrée par le processeur ne correspond pas à l'une des adresses de paramétrages mémorisée dans la mémoire de paramétrages, le contrôleur déclenche un cycle d'accès mémoire afin de lire la position mémoire des moyens de mémoire identifiée par l'adresse délivrée par le processeur, les moyens de contrôle de la mémoire délivrant alors aux moyens de mémoire lesdits signaux d'échantillonnage d'adresse de ligne (RAS) et d'échantil- lonnage d'adresse de colonne (CAS). 10. Le système informatique de la revendication 8, dans lequel, si l'ordre d'accès mémoire est un ordre LECTURE, les moyens contrôleurs délivrent au processeur, par le bus, les données lues dans les moyens de mémoire. 11. Le système informatique de la revendication 8, dans lequel l'adresse de paramétrage comporte une pluralité de bits, au moins l'un de ces bits étant un bit de modification dont l'état indique si la donnée mémorisée à la position adressée dans l'antémémoire est ou non différente de la donnée mémorisée dans les moyens de mémoire à l'adresse correspondante. 12. Le système informatique de la revendication 10, dans lequel les moyens contrôleurs (64,76) comprennent en outre- des moyens de sélection d'adresse de paramétrage pour sélectionner, selon un processus prédéterminé, une adresse de paramétrage mémorisée dans la mémoire de paramétrages (63). 13. Le système informatique de la revendication 12, dans lequel, une fois que les moyens contrôleurs ont sélectionné une adresse de paramétrage, ces moyens contrôleurs déterminent si le bit de modification est positionné, afin d'indiquer que la donnée se trouvant dans l'antémémoire est différente de la donnée se trouvant dans les moyens de mémoire. 14. Le système informatique de la revendication 12, comprenant en outre un registre de conservation temporaire de donnée (72), relié à l'antémémoire (60) et aux moyens de mémoire (32), de manière à pouvoir, si le bit de modification est positionné, mémoriser dans ce registre de conservation temporaire de donnée la donnée mémorisée 'dans l'antémémoire à l'adresse de paramétrage sélectionnée. 15. Le système informatique de la revendication 13, comprenant en outre des moyens d'horloge (86), reliés aux moyens à antémémoire (36), délivrant des signaux d'horloge permettant de synchroniser le fonctionnement des moyens à antémémoire sur ces signaux d'horloge. 16. Le système informatique de la revendication 3, dans lequel l'antémémoire (60) comprend des composants de mémoire RAM statique. 17. Le système informatique de la revendication 14, dans lequel l'adresse comprenr en outre une troisième partie comprenant les bits inférieurs de cette adresse. 18. Le système informatique de la revendication 16, dans lequel les données lues dans les moyens de mémoire sont lues en plusieurs mots à la fois. 19. Le système informatique de la revendication 18, dans lequel, si l'ordre d'accès mémoire est un ordre LECTURE, les bits inférieurs de l'adresse identifient, parmi la série de mots, celui que l'on délivrera au processeur en réponse à l'ordre d'accès mémoire. 20. Le système informatique de la revendication 18, dans lequel l'antémémoire (60) comporte une matrice RAM statique de 128 rubriques de mot de seize octets chacune. 21. Le système informatique de la revendication 14, comprenant en outre des moyens d'entrelacement des adresses, reliés aux moyens contrôleurs d'interfaçage de bus (64) et aux moyens contrôleurs d'adresse de paramétrage (62), échangeant sélectivement des bits prédéterminés de la première partie de l'adresse avec l'adresse de paramétrage. 22. Le système informatique de la revendication 20, comprenant en outre des seconds moyens de mémoire (34), reliés à des seconds moyens à antémémoire (38) placés sur le bus. 23. Le système informatique de la revendication 22, dans lequel les moyens d'entrelacement des adresses permutent sélectivement au moins l'un des bits constituant les quatre bits inférieurs de l'adresse de paramétrage avec l'un des bits de la première partie de l'adresse. 24. Le système informatique de la revendication 23, dans lequel la permutation des bits permet de mémoriser, respectivement dans les premiers moyens à antémémoire (36) et dans les seconds moyens à antémémoire (38), des groupes alternés d'octets contigus. 25. Un procédé perfectionné d'accès à des données d'un système informatique utilisant un processeur (30) relié par un bus (33) à une pluralité d'organes informatiques (36,38,40,42,43), caractérisé par les étapes consistant à: - mémoriser des données dans des moyens de mémoire (32) reliés au bus, ces moyens de mémoire comportant une pluralité d'emplacements de mémorisation de données, chacun de ces emplacements de mémorisation étant défini par une adresse, - ménager des moyens à antémémoire (36), placés entre ces moyens de mémoire et le bus, pour mémoriser des données en une pluralité d'emplacements de mémorisation de données ayant des adresses correspondant aux emplacements de mémorisation des moyens de mémoire, ces données comprenant un sous-ensemble des données mémorisées dans les moyens de mémoire, ces moyens à antémémoire (36) comprenant des moyens contrôleurs (64,76) recevant une adresse transmise sur le bus par le processeur et déterminant si la donnée ainsi adressée est mémorisée dans les moyens à antémémoire, auquel cas ces moyens contrôleurs accèdent à la donnée dans les moyens à antémémoire en évitant ainsi d'avoir à lancer un cycle d'accès mémoire à la donnée dans les moyens de mémoire, tandis que, au cas o la donnée adressée n'est mémorisée que dans les moyens mémoire, ces moyens contrôleurs accèdent à cette donnée dans les moyens de mémoire, de manière à accéder à la donnée adressée par le processeur et mémorisée dans les moyens à antémémoire sans lancer de cycle d'accès mémoire à la donnée dans les moyens de mémoire. 26. Le procédé de la revendication 25, dans lequel les moyens contrôleurs (64,76) comportent des moyens contrôleurs d'interfaçage de bus (64) reliés au bus pour comparer une première partie de l'adresse délivrée par le processeur à une étendue d'adresses mémoire représentant l'étendue des adresses mémoire des données mémorisées dans les moyens de mémoire reliés auxdits moyens à antémémoire. 27. Le procédé de la revendication 25, comprenant en outre des moyens contrôleurs d'adresse de paramétrage (62), reliés aux moyens à antémémoire (36) et au bus, afin de comparer une adresse de paramétfage constituée par une seconde partie de l'adresse délivrée par le processeur à une pluralité d'adresses de paramétrages conservées dans une mémoire de paramétrages (63) reliée à ces moyens de contrôle d'adresse de paramétrage, chacune des adresses de paramétrages de la mémoire de paramétrages correspondant à une donnée mémorisée dans l'antémémoire. 28. Le procédé de la revendication 27, dans lequel la mémoire de paramétrages (63) est une mémoire associative. 29. Le procédé de la revendication 27, comprenant en- outre des moyens générateurs de signal d'accès (80), reliés aux moyens contrôleurs (64,76), pour produire des signaux d'adresse de ligne et de colonne et délivrer ces signaux aux moyens de mémoire (32) à réception d'un signal d'ordre en provenance des moyens contrôleurs. 30. Le procédé de la revendication 29, dans lequel les signaux produits par les moyens générateurs de signal d'accès (80) comprennent des signaux d'échantillonnage d'adresse de ligne (RAS) et d'échantillonnage d'adresse de colonne (CAS). 31. Le procédé de la revendication 29, comprenant en outre des seconds moyens de mémoire (34), reliés à des seconds moyens à antémémoire (38) placés sur le bus. 32. Le procédé de la revendication 31, comprenant en outre une étape de permutation sélective d'au moins l'un des bits constituant les quatre bits inférieurs de l'adresse de paramétrage avec l'un des bits de la première partie de l'adresse. 33. Le procédé de la revendication 32, dans lequel la permutation des bits permet de mémoriser, respectivement dans les premiers moyens à antémémoire (36) et dans les seconds moyens à antémémoire (38), des groupes alternés d'octets contigus.