FR 2616246 A1 19881209 FR 8807491 A 19880606 I 2616246 APPAREIL AUITOMATIQUE DE CONTiROLE DE MEMOIRES POUR TRAITER UNE INFORMATION DE DEFALUTS D'UNE MEMOIRE SOUS CONTROLE L'invention concerne le traitement d'information de défauts dans des appareils automatiques de contrôle de mémoires. Dans des appareils automatiques de contrôle de circuits pour contrôler des émoires vives (ou XV ou RAX) ou une logique comprenant des XVs, des configurations numériques de contrôle (mots multibits tant pour l'adresse que pour les données) sont fournies à haute vitesse (par exemple jusqu'à 50]Hz) aux broches d'adresses et de données d'une mémoire sous contrôle (ou XSC); la XSC est lue, et les sorties sont comparées avec les entrées. Les défauts sont mémorisés dans une XV de carte de défauts (appelée aussi une XV de saisie) comportant des adresses qui correspondent aux adresses de la XSC. Après contrôle, le calculateur lit la XV de carte de défauts un mot à la fois, et utilise l'information de défauts, par exemple, pour identifier l'emplacement topique des éléments de mémoire défectueux pour tenter d'établir une corrélation entre les défauts et le traitement des mémoires ou de remplacer les éléments de mémoire défectueux par des éléments redondants. Les erreurs de la carte de défauts sont aussi parfois comptées, et dans certains cas le générateur de configurations de haute vitesse est utilisé pour explorer la XV de carte de défauts à haute vitesse pour compter les erreurs. Des séquences d'adresses souvent ne correspondent pas aux emplacements topiques dans les mémoires, et des bits de mots multibits peuvent être lus dans un ordre différent pour des adresses différentes, ce qui nécessite qu'il y ait une analyse complémentaire de l'information de défauts dans la XV de carte de défauts, en utilisant un logiciel, pour présenter l'information de défauts dans un format souhaité pour fournir une information utile. Des logiciels ont aussi été utilisés pour comprimer 1' information de défauts pour indiquer qu'il y a au moins un défaut dans un groupe d'éléments de mémoires. Le groupe peut alors être analysé de façon plus poussée pour identifier l'élément défectueux précis. De façon générale, l'invention présente la caractéristique de fournir une XV de carte de défauts d'un appareil de contrôle de mémoires avec des bits d'adresses pour adresser de façon aléatoire des bits individuels de mots multibits un bit à la fois, pour 26 1 6246 fournir un flot sériel de bits dans un ordre souhaité quelconque, pour faciliter le traitement de l'information de défauts, par exemple, fournir des affichages topiques ou analyser un canal de données (c'est à dire un bit particulier d'un mot ultibits) à la fois. Plus spécifiquement, ce but est atteint par un appareil qui, conformément à l'invention, se caractérise en ce qu'il comprend un générateur de configurations de haute vitesse pour fournir les configurations numériques de contrôle à ladite NSG pour mwmoriser les données aux adresses de XSC dans ladite XSC, un processeur de défauts pour comparer les sorties de ladite XSC avec les sorties attendues pour obtenir l'information de défauts, une mémoire vive (ou XV) de carte de défauts présentant des adresses de carte de défauts correspondant auxdites adresses de XSC et connecté pour recevoir ladite information de défauts et la mémoriser auxdites adresses correspondantes de cartes de défauts, lesdites adresses de carte de défauts comprenant des bits pour adresser les bits individuels des mots multibits, et un circuit d'adresses pour de façon aléatoire adresser et lire des bits individuels desdits Bots multibits pour fournir une sortie sérielle de bits. Dans des modes de réalisation préférés un générateur de configurations de haute vitesse qui est utilisé pour fournir des adresses et des données à la]SC est aussi utilisé après contrôle pour fournir les adresses à la XV de carte de défauts pour l'explorer un bit à la fois à haute vitesse; une XV de décryptage est utilisée pour consulter des adresses des bits individuels de la XV de carte de défauts; il existe un registre à décalage qui reçoit le flot sériel de bits de la XV de carte de défauts, et un calculateur utilisé en affichage lit des blocs de données à partir du registre de données; il existe un compresseur de données entre la iXV de carte de défauts et le registre à décalage, et il existe un registre de drapeaux écrit pour le calculateur et le générateur de configurations et lus par eux pour synchroniser le fonctionnement des deux équipements à vitesse élevée. D'autres avantages et caractéristiques de l'invention apparaitront A partir de la description qui suit d'un mode de réalisation préféré de celle-ci donné uniquement à titre illustratif; dans cette description, on se réfère aux dessins annexés sur lesquels: la Fig. 1 est un diagramime synoptique de composants d'un appareil automatique de contrôle de é oires selon l'invention; la Fig. 2 est un diagramme synoptique de la mémoire de carte de défauts, du processeur d'exploration, et du processeur d'affichage de l'appareil de contrôle de la Fig. 1; la Fig. 3 est un diagramme représentant le fonctionnement de l'appareil de la Fig. 1; la Fig. 4 est un tableau représentant le fonctionnement d'une XV de décryptage du processeur d'exploration de l'appareil de la Fig. 1; et la Fig. 5 est un diagramme représentant le passage de commnde entre un calculateur et un contrôleur de configuration de haute vitesse de l'appareil de la Fig. 1. En se référant à la Fig. 1, l'appareil automatique de contrôle de mmoires 10 comprend un générateur de configurations de haute vitesse 12 pour fournir des configurations numériques de contrôle & la mémoire sous contrôle (XSC) 14 et une mémoire vive ( écran cathodique. Le générateur de configurations à haute vitesse 12 comprend le générateur d'adresses 22, pour fournir des adresses en XY à la XSC 14 et à la IV de carte de défauts 16, et le générateur de données 23, pour fournir les données à envoyer à la XSC 14 simultanément avec les adresses respectives. Le générateur d'adresses 22 et le générateur de données 23 sont commandés par la commande du générateur de configurations 26, qui fournit aussi la commande pour tous les autres composants employés dans un contrôle et une exploration à haute vitesse. Le générateur de configurations de haute vitesse 12 fonctionne Jusqu'à 50 XHz, pour contrôler la XSC 14 à des vitesses normales de fonctionnement et pour évaluer les erreurs en fonction de la vitesse d'écriture de données dans la KSC 26 1 6246 14. Le générateur de données 23 fournit une sortie de largeur de 18 bits, qui peut être fonction de l'adresse (algorithmique), peut être choisie à partir d'une XV de consignes de données (non représentée), ou peut être choisie à partir d'un générateur de données de mémoire morte (ou X) (une XV utilisée lors du contrôle de XX, non représentée). On connaît bien dans la technique des générateurs de configurations de haute vitesse, par exemple tels que décrits dans le brevet US 1'4.450.560 et le brevet US Y' 4.451.918. Le générateur de configurations de haute vitesse 12 comprend aussi le registre de drapeaux 28 qui est connecté pour être écrit à la fois sur la commande de configurations de haute vitesse 26 et le calculateur 19 et lu par eux. La sortie de 18 bits du générateur de données 23 est fournie à la XSC 14 à travers le fornatteur de données 30 et les conducteurs de données 32. Les adresses XY fournies à partir du générateur d'adresses 22 sont fournies à la XNSC 14 à travers le fornatteur d'adresses 34 et les conducteurs d'adresses 36. La sortie de la XSC 14 est fournie aux comparateurs 38, qui comparent la sortie de la XSC 14 avec les données du générateur de données 23 et fournissent l'information de défauts à travers le bus de 18 bits 39 à la XV de carte de défauts 16. Comme expliqué plus en détail ci-dessous, le bus d'adresses 40 est utilisé pour transporter les adresses tant en Y qu'en Y et explorer les adresses (bits utilisés pour adresser des bits individuels de mots multibits), ces dernières étant utilisées par le processeur d'exploration 42, qui à son tour fournit les bits d'adresses d'exploration à travers un bus 44 de largeur de 5 bits à la XV de carte de défauts 16. La ligne de sortie sérielle de bits 70 de la XV de carte de défauts 16 est connectée tant au processeur d'affichage 46 qu'au compteur d'erreurs 48. La sortie de 16 bits du processeur d'affichage 46 est fournie au calculateur 19. En se référant à la Fig. 2, on voit que le bus d'information de défauts 39 est connecté à un registre de verrouillage 47, et le bus d'adresses 40 de 24 bits est relié au multiplexeur 48 de 24-à-18 (dix-huit multiplexeurs 24-à-1) au multiplexeur 50 24-à-5 (cinq ultiplexeurs 24-à-1) et au multiplexeur 52 24-à-12 (douze multiplexeurs 24-à-1). La sortie de 18 bits du multiplexeur 48 est utilisée pour fournir les adresses IY à travers le bus 54 de 17 bits de large et la ligne 56 à la KV de carte de défauts à travers les registres de verrouillage 58, 60 pour une utilisation de verrouillage de la XV de carte de défauts 16 (y écrire l'information de défauts) et d'exploration de celle-ci (lire>. Le processeur d'exploration 42 fournit une sortie d'adresses d'exploration (Jusqu'à 5 bits) à travers le registre de verrouillage 64 à la IV de carte de défauts 16 pour adresser les bits individuels des mots multibits qui y sont mémorisés. Quand les bits d'adresses d'exploration viennent directement du générateur d'adresses 22, ils sont fournis sélectivement par le multiplexeur 50. Quand les bits d'adresses d'exploration sont fonction de l'adresse XY, Jusqu'à 12 lignes de bus 40 à 24 bits sont choisies par le multiplexeur 52 et fournies pour décrypter la XV 66, qui est utilisée pour consulter l'adresse d'exploration souhaitée. Un multiplexeur 68 dix-à-cinq (cinq multiplexeurs 2-à-1) est connecté pour recevoir les sorties du multiplexeur 50 et décrypter la XV 66 et en fournir sélectivement une au registre 64. La XV de carte de défauts 16 comporte une mmoire 16 de 4X et -elle est commandée par la commande de mode 69 pour fournir les modes de verrouillage et d'exploration et 5 configurations différentes de bits: 1 bit, 2 bits, 4 bits, 9 bits et 18 bits. Le contrôle simultané d'une pluralité de mémoires est possible: quand on se trouve dans les contrôles de 9 bits ou moins. La sortie sérielle de bits sur la ligne 70 est fournie à la porte ET 71 du processeur d'affichage 46. La sortie de la porte ET 71 est reliée avec les sorties des portes II 72 et de la porte ET 73 et fournie à la bascule 76, dont la sortie est fournie à la porte ET 74 et au registre à décalage de 16 bits 78. La sortie de la porte ET 74 est fournie en retour à la porte ET 73, et le complément de la sortie de la bascule 76 est fourni en retour à la porte II 72. Les portes ET 71, 73, la porte NI 72 et le registre à décalage 78 comportent aussi une entrée IGNORER ERREUR SERIELLE, pour ignorer les bits du flot sériel de bits sur la ligne 70. La porte TI 72, les portes ET 71, 73 et 74, et la bascule 76 fonctionnent comme un compresseur de données 1-à-1, 4-à-1, 16- à-1, selon qu'est choisi le comptage 1, 4 ou 16 du compteur 81 par le sélecteur 80 corne la sortie DECALAGE, come expliqué ci-dessous. La sortie compriée de la bascule 76 est fournie au registre de 16 bits 78, dont la sortie accumulée de 16 bits est fournie au calculateur 19. En fonctionnement, les configurations numériques de contrôle sont engendrées par le générateur de données 23 et fournies au travers du formatteur de données 30 et des conducteurs de données 32 à la XSC 14 simultanément avec les adresses XY, engendrées par le générateur d'adresses 22 et fournies à travers le formatteur d'adresses 34 et les conducteurs d'adresses 36 à haute vitesse (Jusqu'à 50 XEz). La XSC 14 est lue, et sa sortie est comparée par les comparateurs 38 avec les entrées de données à partir du générateur de données 23. L'information de défauts est verrouillée dans la XV de carte de défauts 16 à des adresses XY qui correspondent à celles de la XSC 14. Les séquences d'adresses peuvent ne pas correspondre aux emplacements topiques dans la XSC 14, et des bits individuels de mots multibits peuvent être lus dans la NSC 14 en ordre différent pour des adresses XY différentes. A la Fig. 3 est représenté un exemple o la XSC 14 est une XV de 64 bits par 4; c'est-à-dire qu'elle mémorise 64 mots de largeur de 4 bits en utilisant des adresses en I Io & 17, et des adresses en Y Yo à Y7; les bits d'entrée de chaque mot sont désignés par Di à De. Dans la XSC 14, l'ordre dans lequel des bits individuels Di à D. du mot de 4 bits sont mémorisés dépend de l'adresse Y, les mots étant mémorisés dans l'ordre quand Y est 0, 2, 4, ou 6 et étant méorisés en ordre inverse quand Y est 1, 3, 5, ou 7. Quand les résultats sont mémorisés dans la XV de carte de défauts 16, les bits individuels des mots de 4 bits sont Mémorisés en ordre constant pour toutes les adresses: Di, D2, D3,D.. Après contrôle, l'information de défauts dans la XV de carte de défauts 16 est utilisée, par exemple, pour identifier les emplacements topiques des éléments de mémoire défectueux, pour examiner l'information de défauts de canaux de données choisis, ou pour compter les erreurs. Comme l'information de défauts est lue un bit à la fois à partir de la XV de carte de défauts 16, elle peut être lue de façon aléatoire dans un ordre quelconque souhaité, ce qui permet des affichages divers sur l'afficahge 20 avec un traitement logiciel par le calculateur 19 réduit et à haute vitesse, puisque la XV de carte de défauts 16 est explorée par le générateur d'adresses 22 du générateur de configurations à haute vitesse 12. Par exemple, comme représenté à la Fig. 3, il peut y avoir affichage d'un seul canal de données, d'un canal de données par quadrant, ou d'une représentation topique vraie. En explorant la XV de carte de défauts 16, les adresses d'exploration fournies sur le bus 44 sont utilisées pour identifier les bits individuels de mots multibits. Selon la configuration de bits, jusqu'à 5 bits sont utilisés sur le bus d'adresses exploré. La XV de carte de défauts 16 peut mémoriser Jusqu'à 18 canaux d'erreur simultanément. Ils peuvent tous venir d'une mémoire unique, par exemple une mémoire présentant des Bots de 18 bits, ou de Jusqu'à 8 dispositifs de mémoires. Donc, la XSC 14 à la Fig. 1 pourrait, en fait, être une pluralité de dispositifs de mémoires. Si les adresses des bits individuels sont engendrées directement au générateur d'adresses 22, elles sont dirigées à travers les multiplexeurs 50, 68 vers le registre de verrouillage 64 (Fig. 2); les adresses de bits individuels peuvent aussi être engendrées par référence à un tableau de transformation mémorisé dan la XV de décryptage 66, qui est adressée par Jusqu'à 12 bits sur le bus 24, dont au moins certains peuvent être des bits d'adresses. Par exemple, la Fig. 4 représente un tableau de transformation qui peut être utilisé par la XV de 64 bits par 4 de la représentation de la Fig. 3; la Fig. 4 représente l'utilisation d'une séquence d'incrément simple (0, 1, 2, 3, O, 1, 2, 3) pour EKTREE ADRESSE EIPLORATIOI et l'utilisation de la IV de décryptage 66 pour présenter la séquence appropriée d'adresses d'exploration, SORTIE ADRESSE EXPLORATION (Fig. 1), en fonction de l'adresse Y, vers la XV de carte de défauts 16. La XV de décryptage 66 peut ainsi être utilisée pour engendrer facilement des séquences d'exploration complexes sans que le générateur d'adresses 22 doive engendrer directement des séquences d'exploration complexes. Avant l'exploration, les multiplexeurs (ou XMI) 48, 50, 52, 68 reçoivent des signaux de commande pour effectuer le trajet souhaité et la XV de décryptage 66 est chargée du tableau de transformation à travers les lignes de base de données DB. Les adresses standard XY sont choisies par le MUX 48 et fournies à travers le bus de 17 bits 54 à la XV de carte de défauts 16. La ligne de bits d'adresses 56 dépendant de la vitesse n'est pas employée en "mode haute vitesse" (jusqu'à 50]Hz) mais est employée dans le "mode basse vitesse" (Jusqu'à 25 XHz), utilisé lorsqu'on emploie les adresses entrelacées (par exemple en fournissant la partie X d'une adresse à une impulsion d'horloge et la partie Y de cette adresse à l'impulsion d'horloge suivante). Le flot sériel de bits sur la ligne 70 est accumulé (en comprimant ou non et en ignorant ou non certains bité) au registre à décalage 78, à partir duquel le calculateur 19 lit l'information de défauts explorée 16 bits à la fois. En supposant qu'il n'y a pas de compression et qu'aucun bit du flot sériel de bits ne doive être ignoré, le signal DECALAGE' est bas (le sélecteur 80 fournissant une impulsion DECALAGE haute sur chaque horloge); le signal IG!ORER ERREUR SERIELLE reste haut; les sorties résultantes de la porte ET 73 et de la porte]I 72 sont basses, et le flot sériel de bits sur la ligne 70 est seulement rythmé par la bascule 76 et décalé et accumulé dans le registre à décalage 78. S'il y a compression de données (en supposant à nouveau qu'aucun bit du flot sériel de bits ne doive être ignoré), le signal DECALAGE est haut au comptage de 4 ou de 16 du compteur 1, et la sortie de la bascule 76 est décalée dans le registre 78 à cet instant. Entre les comptages choisis, toute sortie (haute) d'erreur à la bascule 76 est maintenue, puisqu'elle entraîne une sortie haute à la porte ET 74 (le signal DECALAGE' étant haut quand le signal DECALAGE est bas entre -- comptages choisis), laquelle sortie haute est renvoyée à travers la porte ET 73 (dont l'autre sortie est haute) et la bascule 76, prioritaire par rapport à toutes tes impulsions basses sur le flot sériel de bits 70. Si le signal IGNORER ERREUR SERIELLE devient bas, les sorties des portes ET 71, 73 sont obligées d'être basses, vais une sortie haute de la bascule 76 est maintenue, parce que son complémYent bas entraîne, en coopération avec l'entrée basse IGNORER ERREUR SERIELLE, une sortie haute à la porte NI 72, laquelle sortie haute est fournie comme entrée à la bascule 76. Le signal IGNORER ERREUR SERIELLE est utilisé quand il est plus facile d'écrire une configuration d'exploration qui comprend certains bits qui ne sont pas affichés et de les éliminer du flot sériel de bits venant de la IV de carte de défauts 16 que d'engendrer à l'origine une configuration d'exploration qui ne comprenne pas oes bits. La Fig. 5 représente l'utilisation du registre de drapeaux 28 pour synchroniser le fonctionnement de la commande de haute vitesse 26 et du calculateur 19 pendant l'exploration. Le drapeau 1 est utilisé par la commande de configurations 26 pour signaler qu'elle n'a pas fini l'exploration complète. Le drapeau 2 est utilisé pour passer la cowm=nde en alternance entre la commande de configurations -15 et le calculateur 19. Le calculateur 19 retire les drapeaux 1 et 2, déclenche l'exploration, et attend le drapeau 2. La commande de configurations 26 place le drapeau 1, explore les cellules de la mémoire 16, et place le drapeau 2, indiquant qu'il y a 16 bits dans le registre à décalage 78 attendant d'être lus par le calculateur 19, et ensuite attend que le drapeau 2 soit retiré. Le calculateur 19, en voyant le drapeau 2, vérifie alors le drapeau 1, lit le registre, envoie l'information de drapeau à l'affichage 20, retire le drapeau 2, et attend le drapeau 2. Ceci continue jusqu'à ce que la commande de configurations 26 ait exploré tous les éléments de mémoires souhaités, et que le calculateur ait envoyé les bits à l'affichage 20; à cet instant la commande de configurations de temps retire le drapeau 1, et place le drapeau 2, et le calculateur 19 voit (à cause du drapeau 1 retiré) que l'exploration à été achevée. Comme le générateur de configurations à haute vitesse 12 peut fonctionner approximativement 16 fois plus vite que le calculateur 19 (il explore ainsi sériellement 16 bits dans le nae laps de temps qu'il faut au calculateur 19 pour lire un mot de 16 bits en une étape), le calculateur 19 n'a pas besoin d'attendre longtemps entre ses lectures successives de 16 bits à partir du registre 78. D'autres modes de réalisation font partie du domaine de de l'invention. Revendications 1. Appareil automatique de contrôle de mémoires pour traiter l'information d'une mémoire sous contrôle (ou NSC) caractérisé en ce qu'il comprend: un générateur de configurations de haute vitesse (12) pour fournir les configurations numiriques de contrôle A la dite NSC (14) pour mémoriser les données aux adresses de XSC dans la dite NSC, un processeur de défauts (38) pour comparer les sorties de ladite XSC avec les sorties attendues pour obtenir l'information de défauts, une mémoire vive (ou XV) de carte de défauts (16) présentant des adresses de carte de défauts correspondant auxdites adresses de XSC et connectée pour recevoir ladite information de défauts et la mémoriser auxdites adresses correspondantes de carte de défauts, lesdites adresses de carte de défauts comprenant des bits pour adresser les bits individuels des mots multibits, et un circuit d'adresses pour de façon aléatoire adresser et lire des bits individuels desdits mots multibits pour fournir une sortie sérielle de bits. 2. Appareil selon la revendication 1, caractérisé en ce que le circuit d'adresses comprend un générateur d'adresses (22) dudit générateur de configurations de haute vitesse (12) connecté pour adresser ladite XV de carte de défauts (16). 3. Appareil selon la revendication 2, caractérisé en ce que le circuit d'adresses comprend une XV de décryptage (66) pour consulter des adresses de bits de mots multibits de ladite XV de carte de défauts (16) qui correspondent à des adresses de bits de mots multibits de ladite XSC. 4. Appareil selon la revendication 1 ou 2, caractérisé en ce qu'il comprend en outre un calculateur (19) connecté pour recevoir ladite sortie sérielle (70) et un affichage (20) pour recevoir des données dudit calculateur et les afficher visuellement. 5. Appareil selon les revendications 1 et 4, caractérisé en ce qu'il cbmprend de plus un registre à décalage (78) connecté pour recevoir et accumuler ladite sortie sérielle, et dans lequel ledit affichage (20) est connecté pour recevoir la sortie sérielle sous forme accumulée dudit registre à décalage. 6. Appareil selon les revendications 2 et 4, caractérisé en ce qu'il comprend de plus un registre de drapeaux (28) écrit pour ledit calculateur et ledit générateur de configurations et lu par eux. 7. Appareil selon la revendication 1, caractérisé en ce qu'il comprend de plus un compresseur de données pour recevoir des groupes de bits de ladite sortie sérielle de bits et pour fournir un bit d'erreur indiquant si un bit quelconque dudit groupe indique une erreur. 8. Appareil selon la revendication 7, caractérisé en ce que le compresseur de données comprend un premier registre (76) qui est connecté pour recevoir ladite sortie sérielle de bits et une boucle de retour repositionnable qui maintient un signal prioritaire à l'entrée dudit premier registre (76) lorsqu'il détecte une erreur à la sortie dudit registre, ledit signal prioriatire étant enlevé à la fin dudit groupe de bits, ledit compresseur de données comprenant un second registre (78) qui reçoit la sortie du premier registre à la fin dudit groupe de bits. 9. Appareil selon la revendication 8, caractérisé en ce que la boucle de retour comprend une porte ET (74) recevant la sortie dudit premier registre (76) come une entrée et un signal DECALAGE indiquant la fin d'un groupe conme autre entrée, et ledit second registre (78) reçoit aussi ledit signal DECALAGE. 10. Appareil selon la revendication 1, caractérisé en ce qu'il comprend de plus une porte ET connectée pour recevoir ledit flot multibit et un signal IGNORER ERREUR SERIELLE qui l'amène à ignorer les bits spécifiés de ladite sortie sérielle de bits.