FR 2620570 A1 19890317 FR 8811911 A 19880913 La présente invention a trait à un procédé de fabri- cation de dispositif semi-conducteur et, plus particulière- ment, à un procédé perfectionné de fabrication, sur une seule microplaquette semi-conductrice, d'un dispositif semi-conducteur comportant des transistors bipolaires,des transistors CMOS, des condensateurs MOS et des résistances façonnés sur un substrat semi-conducteur en silicium mono- cristallin. Un dispositif semi-conducteur comportant des transis- tors bipolaires et des transistors CMOS sur un même subs- trat semi-conducteur est généralement appelé dispositif BiCMOS. La technologie des BiCMOS à très forte intégration selon la technique antérieure convient principalement pour application à des dispositifs de logique ou de mémoire à forte intégration et à grande vitesse parce qu'elle a été principalement mise au point à ces fins. La technologie des BiCMOS selon la technique antérieure pour dispositif de mémoire et de logique à haut rendement a été divulguée dans ISSCC Digest of Technical Papers, page 212, février 1986 et dans CICC Technica Digest,page 68, mai 1986, respective- ment. Dans la réalisation de dispositifs numériques et analogiques à très forte intégration dotés d'un haut rende- ment sur une seule microplaquette selon la technique anté- rieure, on se heurte souvent à des limites quant au rende- ment et aux applications parce que ces dispositifs ne sont pas optimisés et-préparée pour comporter intérieurement des éléments MOS, des éléments bipolaires, des résistances et des condensateurs afin d'assumer simultanément une fonc- tion analogique précise et des fonctions numériques à gran- de vitesse et à forte intégration. Entre-temps, l'influen- ce exercée par l'interface entre région d'émetteur mono- cristalline et silicium polycristallin dans un élément transistor bipolaire à émetteur en silicium polycristallin sur les caractéristiques des éléments et circuits a été dé- crite dans IEEE, ED-34 N 6, pp 1346-1353, juin 1987 et dans Symposium VLSI Technical Digest papers, pp 47-48,mai 1986. En conséquence, la présente invention a pour but de proposer un procédé pour la fabrication, moyennant un mini- mum d'étapes de traitement, d'un dispositif semi-conducteur BiCMOS pouvant servir tant dans un dispositif numérique à forte intégration et à grande vitesse que dans un disposi- tif analogique précis par façonnage, à l'intérieur d'un substrat unique, d'un transistor CMOS, d'un transistor bi- polaire à émetteur à contact métallique doté d'une forte puissance d'excitation de charge et d'une caractéristique d'adaptation hautement efficace, et un transistor bipolai- re à émetteur en silicium polycristallin ayant une caracté- ristique de grande rapidité à faible niveau de courant. Un autre but de l'invention est de proposerun procédé de fabrication d'un dispositif semi-conducteur BiCiOS per- mettant d'obtenir les éléments les plus efficaces moyennant le minimum d'étapes de traitement en façonnant des conden- sateurs et résistances sur une microplaquette semi-conduc- trice unique comportant les transistors MOS et bipolaires, et en y rendant leurs interconnexions efficaces. Les buts, avantages et aspects ci-dessus de la présen- te invention apparaîtront mieux d'après une étude de la description ci-dessous prise conjointement avec les dessins annexés, sur lesquels: les figures l(A)-(T) et l(A')-(T') sont des vues en coupe illustrant, dans l'ordre, les étapes de traitement selon un mode préféré de mise en oeuvre de la présente in- vention; la figure 2 est une vue en coupe finale d'un disposi- tif en fin de fabrication suivant l'invention; la figure 3 est une vue en coupe finale d'une partie d'élément actif selon un autre mode de mise en oeuvre pré- féré de la présente invention; et les figures 4(N)-(T) sont des vues en coupe illustrant les étapes de traitement selon un autre mode de mise en oeuvre préféré de la présente invention. On va décrire ci-dessous en détail un mode de mise en oeuvre préféré de la présente invention en se référant aux dessins. Les figures 1(A) à 1(T) et les figures l(A') à l(T') sont des vues en coupe illustrant dans l'ordre les étapes du procédé de fabrication d'un dispositif BiCMOS suivant la présente invention. Il est à noter que chaque étape de traitement illustrée par lesdites figures 1(A) à 1(T) et l(A') à l(T') prises conjointement deux à deux cor- respond à une seule des opérations successives effectuées sur un substrat unique. On se réfère aux figures 1(A) et l(A'); après avoir appliqué aux fins de masquage une couche d'oxyde de sili- cium 2 sur toute la surface d'un substrat en silicium mono- cristallin de type P à orientation et à résistivité de 2 à 2OJ.cm par procédé d'oxydation courant, on dépose un premier agent photorésistant 3 sur ladite couche d'oxy- de 2 et l'on ménage des fenêtres 4, 5 et 6 par technique photolithographique courante afin de façonner la région de substrat (ou puits) de transistor PMOS et les régions de collecteur de transistor NPN à émetteur en silicium poly- cristallin et de transistor NPN à émetteur à contact métal- lique. Ensuite, on façonne des régions d'implantation ioni- que de type N 7, 8 et 9 par implantation ionique d'impure- tés de groupe V tel que phosphore (P) avec une énergie 12 14 2 d'environ 160 keV et une dose de 101 à 10 ions/cm2.Ceci fait et comme illustré par les figures 1(B) et l(B'), on élimine l'agent photorésistant 3 utilisé comme masque pour effectuer l'implantation ionique d'impureté du groupe V tel que phosphore et l'on façonne une première région de subs- trat de type N 10, une troisième région de substrat de ty- pe N 11 et une quatrième région de substrat de type N 12 ayant une profondeur d'environ 2,5 pm par activation et dif- fusion desdites régions à implantation ionique de type N 7, 8 et 9 sous atmosphère d'oxygène et d'azote à une tempéra- ture de 1000 à 1200 C. La région de substrat 1 située entre lesdites première région de substrat 10 et troisième région de substrat 11 peut constituer une seconde région de subs- trat sur laquelle un transistor NMOS sera façonné au cours de la suite du traitement. Ensuite, après avoir éliminé toute la couche d'oxyde 2 portée par le substrat 1, on dé- pose une couche d'oxyde 13 d'une épaisseur de 500 R sur la surface du substrat 1, puis on dépose sur la couche d'oxyde 13 une couche de nitrure 14 en Si3N4 d'une épaisseur de 1500. par procédé CVD (de dépôt de vapeur chimique) cou- rant. La couche de masquage constituée par ladite couche d'oxyde 13 et par ladite couche de nitrure 14 sert à empê- cher l'oxydation du silicium présent, à la surface du subs- trat 1, sous ladite couche de masquage au cours du traite- ment d'oxydation suivant. On applique un second agent pho- torésistant 15 sur les couches de masquage 13, 14, par mé- thode courante. Cet agent photorésistant 15 recouvre une région de connexion ou jonction 100 et une région 101 de la première région de substrat 10 à transformer en FET (tran- sistor à effet de champ) PMOS, une région de jonction 103 et une région 102 de la seconde région de substrat à trans- former en FET NMOS, des régions 104 et 105 à transformer en transistors NPN, une région de condensateur MOS 106,une région de résistance 107 et une région de jonction 108. Après attaque de la couche de nitrure exposée non re- couverte par le masque dans la couche de nitrure 14 repré- sentée sur les figures 1(C) et l(C') opérée en utilisant le second agent photorésistant 15 comme masque anti-attaque, on élimine le second agent photorésistant. Afin d'isoler électriquement chacun des éléments, on dépose ensuite un troisième agent photorésistant 16 comme représenté sur les figures 1(D) et l(D'). Après avoir façonné une région d'im- plantation ionique de type P 17 par implantation ionique d'une impureté du groupe III telle que bore avec une faible énergie d'environ 30 keV et une dose de 10 à 10 ions/ cm, on élimine le troisième agent photorésistant 16, puis l'on façonne une seconde couche d'oxyde 18 comme représenté sur les figures 1(E) et l(E'). Lors de ce traitement d'oxy- dation, une couche d'oxyde ne se forme pas sur le substrat en silicium sous les couches de masquage 13, 14, mais se forme sur la région du substrat en silicium non protégée par ces couches de masquage 13, 14. En outre, on active la région d'implantation ionique 17, comme indiqué sur les fi- gures 1(E) et 1(E'), de manière à réaliser un élément d'ar- rêt de canal P+ à forte concentration 19 pour empêcher 1' établissement de canaux entre les éléments à façonner sur 26'/0570 cette couche. Après avoir d6veloppé la seconde couche d'oxy- de 18 par le traitement pr6cédent, on élimine la couche de nitrure 14 par méthode d'attaque courante sans masque,puis on façonne une couche d'oxyde sacrificielle 20 par traite- ment d'oxydation sacrificielle thermique pour purifier la surface du substrat. Ceci fait, on dépose un quatrième agent photorésistant 21 pour façonner un condensateur MOS en tant qu'élément passif comme indiqué sur les figures 1(G) et l(G'). Après avoir façonné une région d'implanta- tion ionique de type N 22 par implantation ionique d'impu- reté du groupe V telle qu'arsenic (As) à dose de 1015 à 1016 ions/cm dans la région de condensateur MOS 109, on élimine l'agent photorésistant 21; Ensuite, par attaque de la mince couche d'oxyde 20 recouvrant le substrat, opérée sans masque à l'aide d'une solution d'acide fluorhydrique, on transforme la seconde couche d'oxyde 18 en une couche d'oxyde neuve dégagée par attaque en épaisseur de la couche d'oxyde mince 20, et le reste du substrat revêtu de la se- conde couche d'oxyde se trouve dénudé. Ceci fait, on dépo- se une couche d'oxyde 23 d'une épaisseur de 200 à 500 A sur le substrat dénudé pour façonner une couche d'oxyde de gril- le d'élément MOS et un diélectrique de condensateur, comme indiqué sur les figures 1(H) et l(H'), par traitement d'oxy- dation thermique courant. A ce moment, lors du traitement indiqué sur les figures 1(G) et l(G'), on active la région d'implantation ionique 22 pour obtenir une région d'électro- de 24 de condensateur MOS comme indiqué sur la figure l(H'). A la suite de ceci, en vue de régler les tensions de seuil des FET NMOS ET PMOS, on procède à une implantation ionique d'impureté du groupe III telle que bore (B) avec une éner- gie d'environ 30 keV et une dose de 10 aà 10 13 ions/cm au sein de tout le substrat en silicium. Après avoir façon- né un premier silicium polycristallin 25, servant de maté- riau à grille et de matériau à élément de jonction pour transistors MOS, et de matériau à électrode d'aire constan- te par-dessus le diélectrique de condensateur, on injecte sur tout le substrat en silicium, par méthode courante,des impuretés de groupe V telles que phosphore (P) pour abais- ser la résistance de ladite première couche de silicium polycristallin 25. Par exemple, la résistance de couche du premier silicium polycristallin est d'environ 20/P par la voie POC13 -à une température de 900 C. Ensuite, comme indiqué sur les figures 1(I) et 1(I'), on applique un cin- quième agent photorésistant 26 pour qu'il subsiste une ré- gion de couche de silicium polycristallin 110 par-dessus la grille d'un FET PMOS, une région de couche de silicium polycristallin 111 par-dessus la grille d'un FET NMOS,une couche de silicium polycristallin 112 de région de plaque électrode supérieure de la couche diélectrique de condensa- teur et une région de couche de silicium polycristallin d'éléments de jonction, c'est-à-dire une première région de silicium polycristallin 113 à relier à un second sili- cium polycristallin lors de la suite du traitement. Après avoir éliminé la couche de silicium polycristallin 25 par une méthode courante, on élimine aussi le cinquième agent photorésistant 26. On dépose ensuite un sixième agent pho- torésistant 27 pour former une région de base de transis- tor bipolaire comme indiqué sur les figures 1(J) et 1(J'), et l'on forme une région de base active de type P 28 pour façonner une région d'émetteur non compensé par implanta- tion ionique d'impureté du groupe III teaIc óuc bore avec une énergie d'environ 70 keV et une dose de 1 x 10 A 13 2. . 5 x 1013 ions/cm. Après élimination du sixième agent pho- torésistant 27 utilisé comme couche de masquage, on opère un traitement thermique selon la méthode courante afin d'activer l'impureté de groupe III telle que bore implantée dans la région de base. On applique ensuite un septième agent photorésistant 29 pour drain A dopage léger (LDD)sur la surface du silicium, comme indiqué sur les figures 1(K) et 1(K'). Par implantation ionique d'impureté du groupe V telle que phosphore (P) dans la seule région source/drain de FET NMOS, avec une dose de 1012 A 1014 ions/cm et une énergie d'environ 40 keV, on façonne des régions de source et de drain 30 de transistor NhMOS à drain légèrement dopé. Après façonnage de ladite région de source/drain à faible concentration et élimination du septième agent photorésis- tant 29, on dépose une couche d'oxyde 31 d'une épaisseur $ de 500 A sur la première couche de silicium polycristallin en effectuant un traitement d'oxydation thermique cou- rant à une température de 900 C et l'on dépose une couche d'oxyde 32 sur toute la surface du silicium par méthode de dépôt de vapeur chimique courante, comme indiqué sur les figures l(L) et I(L'). Ensuite, en traitant la couche d' oxyde 31 déposée par ledit traitement d'oxydation thermi- que et la couche d'oxyde 32 déposée par dépôt de vapeur chimique au moyen d'une méthode d'attaque à sec courante, comme indiqué sur la figure l(M), on façonne des couches d'oxyde 33, 34 d'entretoisement des parois latérales des grilles de transistors NMOS et PMOS et l'on façonne aussi une région de jonction ll4 d'électrode inférieure de con- densateur MOS. Ladite couche d'oxyde d'entretoisement 33 devient un masque de traitement d'implantation ionique pour le façonnage de régions de drain et de source de transis- tor NMOS à structure de drain faiblement dopé pendant la suite du traitement, réalisant par là un transistor NMOS à structure de drain faiblement dopé. On applique ensuite un huitième agent photorésistant sur la surface du silicium, comme indiqué sur les figu- res 1(N) et l(N'). En conséquence, on forme une région de jonction 36 de la première région de substrat 10 de FET PMOS, une région de source/drain 37 de FET NMOS, une région d'émetteur 38 de transistor NPN à émetteur à contact métal- lique, une région de jonction de collecteur 39 de la troi- sième région de substrat ll de transistor NPN à émetteur en silicium polycristallin, une région de jonction de col- lecteur 48 de la quatrième région de substrat 12 de tran- sistor NPN à émetteur à contact métallique et une région inférieure 41 de résistance, par implantation ionique d'im- pureté de groupe V telle qu'arsenic avec une énergie de 40 14 16 2 à 80 keV et une dose de 10 à l1o ions/cm. On élimine ensuite le huitième agent photorésistant 35. Selon le mode de mise en oeuvre préféré de la présen- te invention, on façonne le transistor NPN après avoir ef- fectué sélectivement l'implantation ionique de dopage de drain léger avec le septième agent photorésistant 29, mais dans le cas o la concentration de la base du transistor NPN est assez forte pour ne pas être grandement affectée par l'implantation ionique de dopage de drain léger, on peut façonner le transistor NPN à structure de dopage de drain léger en effectuant l'implantation ionique de dopage de drain léger sans déposer le septième agent photorésis- tant 29. On se réfère aux figures l(O) et l(O'); on dépose un neuvième agent photorésistant 42 sur la surface du substrat et l'on implante une impureté de groupe III telle que bore (B) à une dose de 1015 à 1016 ions/cm2 avec une énergie faible d'environ 30 keV. On façonne ensuite une région source/drain 43 de FET PMOS, une région de jonction 44 au substrat 1 de FET NMOS, une région de jonction 45 de la base 28 du transistor NPN bipolaire à émetteur en silicium polycristallin et une région de jonction 46 de la base 28 du transistor NPN à émetteur à contact métallique, et l'on élimine le neuvième agent photorésistant 42. Après ce trai- tement, on dépose une couche d'axyde 47 sur toute la surfa- ce du substrat par dépôt de vapeur chimique courant, et l'on densifie ladite couche d'oxyde par méthode courante. Ensuite, on applique un dixième agent photorésistant 48 sur la couche d'oxyde de silicium 47, on ménage des fené- tres dans une région d'émetteur 49 du transistor NPN à émetteur en silicium polycristallin, un contact abouté 50 de région de résistance et une région de contact 51 d'un premier et d'un second siliciums polycristallins par tech- nique photolithographique générale, puis on opère l'implan- tation ionique d'une impureté du groupe V telle qu'arsenic (As) à une dose de 1015 à O16 ions/cm avec une énergie de 40 keV. Par conséquent, comme représenté sur la figure l(P), il se forme une région d'émetteur 52 du transistor bipolaire NPN à' émetteur en silicium polycristallin, une région de contact abouté 50 de la partie de résistance à haute concentration adéquate pour contact ohmique et une partie de mise en contact 51 d'un premier et d'un second siliciums polycristallins. Après élimination du dixième agent photorésistant 48, on forme une seconde couche de si- licium polycristallin 53 sur toute la surface du substrat en silicium par une méthode courante, de façon à pouvoir l'utiliser comme matière d'électrode pour les éléments ré- sistants passifs, à émetteur en silicium polycristallin, réalisés en le silicium polycristallin et comme matériau de jonction. Comme indiqué sur les figures 1(Q) et l(Q'), on dépose un onzième agent photorésistant de façon à laisser subsis- ter une région en silicium polycristallin 117, une région de contact abouté, une seconde région en silicium polycris- tallin ll8 de l'élément résistant ayant une résistance en couche se chiffrant en gigaohms par aire unitaire (Gll/), une région d'élément résistant 119 de plusieurs centaines d'L/D utilisant la seconde couche de silicium polycristal- lin et une couche de silicium polycristallin composée seu- lement de la seconde partie en silicium polycristallin 120 à relier au premier silicium polycristallin. Après élimina- tion de la couche de silicium polycristallin par technique photolithographique générale, on élimine le onzième agent photorésistant 54 par méthode courante. Ensuite, on dépose un douzième agent photorésistant , comme indiqué sur la figure 1(R), en vue de régler sé- lectivement la caractéristique électrique d'un élément pas- sif en silicium polycristallin. On opère un masquage pour protéger une région résistante 118a à résistance se chif- frant en GL/c, et une implantation ionique d'impureté du groupe V telle qu'arsenic (As) à une dose appropriée dans la partie de contact abouté, dans la partie de jonction des premier et second siliciums polycristallins et dans une ré- gion d'émetteur en silicium polycristallin afin d'obtenir une résistance en feuille de plusieurs centaines d'Al/o. Ceci fait, on élimine le douzième agent photorésistant 55 par méthode courante. On dépose par dépôt de vapeur chimi- que courant une couche d'oxyde 56 sur toute la surface du silicium et l'on assure l'activation des impuretés implan- tées dans lesdites régions 43, 44, 45, 46, 36, 37, 38 et 52 et la cohésion de ladite couche d'oxyde 56 par traite- ment de recuisson thermique. Comme indiqué sur les figu- res 1(S) et l(S'), on applique un treizième agent photo- résistant 57 sur l'ensemble du substrat. On attaque ensui- te la fenêtre de région de jonction 121 de la première ré- gion de substrat et la fenêtre de région de source/drain 122 de FET PMOS, la fenêtre de région de source/drain 123 et la fenêtre de région de jonction 124 du second substrat 1 de FET NMOS, la fenêtre de région de jonction de base , la fenêtre de région de jonction d'émetteur 126 et la fenêtre de région de jonction de collecteur 127 du transis- tor NPN bipolaire à émetteur polycristallin, la fenêtre de région de jonction d'émetteur 128, la fenêtre de région de jonction de base 129 et la fenêtre de région de jonction de collecteur 130 du transistor NPN à émetteur à contact métallique et enfin les premier et second contacts en sili- cium polycristallin 131 à 134. Après élimination dudit treizième agent photorésistant 57, on dépose une couche métallique 58 par méthode de métal- lisation sous vide courante, comme indiqué sur les figures 1(T) et l(T'). Ensuite, on dépose un quatorzième agent pho- torésistant 59 et l'on attaque une couche métallique 58. En conséquence, il se forme une électrode de jonction 135 de la première région de substrat 10 et une électrode source/drain 136 de FET PiOS, l'électrode source/drain 137 et l'électrode de jonction au second substrat 138 de FET NMOS, l'émetteur 139, la base 148 et le troisième collec- teur de substrat 141 du transistor NPN bipolaire à émetteur en silicium polycristallin, l'émetteur 142, la base 143 et le quatrième collecteur de substrat 144 du transistor bipo- laire à émetteur à contact métallique, les électrodes 145, 146 du condensateur MOS, les électrodes 147 à 149 de la ré- gion résistante à résistance de l'ordre de quelques G'L/U ou de plusieurs centaines d'_là/m, et l'électrode 158 de la région de mise en contact des premier et second sili- ciums polycristallins. On élimine ensuite le quatorzième agent photorésistant 59, par méthode courante. Après élimi- nation du quatorzième agent photorésistant 59, on applique une couche protectrice 68 pour protéger le dispositif semi- ll conducteur. Selon le mode préféré de réalisation de la ré- gion d'émetteur dudit transistor NPN à émetteur en silicium polycristallin, tel qu'indiqué sur la figure 1(P), on fa- çonne la région d'émetteur par implantation ionique, on dépose la seconde couche de silicium polycristallin au- * dessus de la région d'émetteur, on procède à l'implantation ionique de type N sur la seconde couche de silicium poly- cristallin, on forme la couche d'oxyde sur l'ensemble du substrat, puis on active par traitement thermique les impu- retés d'implantation ionique. Toutefois, on peut aussi former par la méthode suivan- te la région d'émetteur du transistor NPN à émetteur en silicium polycristallin. Après le traitement selon la figu- re 1(0), on élimine la couche de masquage portée par le substrat et l'on forme par dépôt de vapeur chimique la cou- che d'oxyde sur l'ensemble du substrat. On active ensuite les impuretés implantées par ledit traitement et l'on ména- ge une fenêtre pour former la région d'émetteur du premier transistor NPN. On façonne une partie de jonction du second silicium polycristallin sur la région d'émetteur présentant ladite fenêtre et l'on procède sur elle A une implantation ionique A forte concentration. Ensuite, on dépose par dépôt de vapeur chimique une couche d'oxyde sur l'ensemble du substrat et l'on applique le traitement thermique, lequel active les impuretés implantées dans la seconde couche de silicium polycristallin de façon à permettre la formation de la région d'émetteur du premier transistor bipolaire à haute concentration vers la région de base. La figure 2 présente une vue en coupe finale d'un dis- positif BiCMOS achevé, fabriqué par le procédé de fabrica- tion suivant l'invention, dans lequel la région "a" est celle du transistor PMOS, la région "h"' est celle du tran- sistor NMOS à structure de drain faiblement dopé, la région "c" est celle du transistor NPN à émetteur en silicium polycristallin, la région "d" est celle du transistor NPN à émetteur métallique, la région 'te" est celle du conden- sateur MOS, la région "f" est celle de la résistance en silicium polycristallin à valeur ohmique de l'ordre de G-V/a, la r6gion "g" est celle du contact abouté, la ré- gion "h" est celle de la résistance en silicium polycris- tallin de plusieurs centaines d'A /, et la région "i"' est une région de mise en contact reliant la première couche de silicium polycristallin avec la seconde couche de sili- cium polycristallin. La figure 3 est une vue en coupe finale montrant une partie d'éléments actifs selon un autre mode de mise en oeuvre préféré de la présente invention. A propos du mode de mise en oeuvre précédent selon les figures l(A) à l(T), on a principalement décrit l'invention en se référant à ses structures à triple diffusion. Toutefois, il est à no- ter que la présente invention convient pour la réalisation de structures BiCMOS comportant le transistor bipolaire standard à couche enfouie et à couche épitaxiale tel que représenté sur la figure 3. On seréfère à une telle struc- ture BiCMOS; après avoir façonné des couches enfouies 62, 63, 64 d'un second type de conductibilité sur un substrat en silicium monocristallin d'un premier type de conductibi- lité 61 à faible concentration, on fait croître sur toute la surface du substrat une couche épitaxiale à conductibi- lité de premier type 65 ayant une forte concentration.Ceci fait, on façonne une première région de substrat 66 cons- tituant un premier transistor 0iOS à canal d'un premier ty- pe de conductibilité ainsi que de troisième et quatrième régions de substrat 67, 68 constituant de premier et second transistors bipolaires sur les couches enfouies à conducti- bilité de second type 62, 63 et 64 respectivement. Une cou- che épitaxiale 65 interposée entre les première et seconde régions de substrat 66, 67 constitue une seconde région de substrat pour le façonnage d'un second transistor MOS. En effectuant dans l'ordre les traitements illustrés par les figures l(C) à l(T), on peut fabriquer un dispositif semi- conducteur BiCMOS selon la figure 3 comportant un FET à ca- nal P, un FET à canal N, un transistor bipolaire à émetteur en siliciumpolycristallin et un transistor bipolaire à émetteur à contact métallique. En pratique, après avoir fa- conné une couche enfouie N+ par-dessus un substrat en sili- cium monocristallin de type P à orientation résistivité de 0,00oo6 à O,1_L.cm, on fait croître une cou- che épitaxiale de type P à résistivité de 5L.4cm et l'on façonne un premier, un troisième et un quatrième substrats de type N. Par conséquent, en appliquant successivement les traitements selon les figures 1(C) à 1(T), on peut fa- briquer ledit dispositif BiCMOS. On se réfère à la figure 4 qui illustre chaque étape de fabrication suivant un autre mode de mise en oeuvre de la présente invention; on effectue des traitements identi- ques à ceux selon les figures 1(A) à 1(J) dans lequel la couche épitaxiale de type P à haute concentration est dépo- sée sur le substrat en silicium monocristal].in de type P comme indiqué sur la figure i ou sur la couche de silicium monocristallin de type P à faible concentration, comme in- diqué sur la figure 3. Ensuite, on élimine l'agent photo-. résistant 27 subsistant au-dessus dudit substrat et la cou- che d'oxyde 23 située au-dessus des régions destinées au façonnage d'éléments. Comme indiqué sur la figure 4(N),on dépose le huitième agent photorésistant 35 sur la surface du substrat en silicium et l'on implante l'impureté de groupe V telle qu'arsenic (As) à une dose de 101 à 106 ions/cm avec une énergie de 40 à 80 keV. On façonne en- suite une région de jonction 36 du premier substrat 10 de transistor PIMOS, la région source/drain 37 du second subs- trat de transistor NMOS, la région d'émetteur 38 du tran- sistor NPN à émetteur à contact métallique, la région de jonction de collecteur 39 de la troisième région de subs- trat ll du transistor NPN à émetteur en silicium polycris- tallin, la région de jonction 40 de la quatrième région de substrat 12 du transistor NPN à émetteur à contact métalli- que et la région inférieure de la résistance 41 qui n'est pas représentée sur la figure 4. On élimine alors le hui- tième agent photorésistant 35. Les traitements ultérieurs à celui selon la figure 4(O) sont identiques aux traite- ments correspondants selon les figures 1(0) à 1(T), respec- tivement. Sur les figures 4(N) à 4(T) et 1(N) à 1(T), on a utilisé les mêmes références numériques pour désigner les éléments et régions identiques subissant le même traite- ment de fabrication. Ces figures 4(N) à 4(T) représentent la partie éléments actifs du transistor BiCMOS selon la présente invention, et la partie éléments passifs de celui- ci, qui n'y est pas représentée, peut être façonnée comme représenté sur les figures 1(0') à 1(T') par les traite- ments précités. Le dispositif BiCMOS fabriqué par ces trai- tements devient un dispositif BiCMOS composé d'un transis- tor NMOS courant et non du transistor NMOS à structure de drain légèrement dopé, différant en cela du mode de réali- sation préféré illustré par la figure 3. Comme précédemment exposé, l'invention permet d'obte- nir des transistors MOS à haute intégration et à haut ren- dement dans un dispositif semi-conducteur BiCMIOS et d'obte- nir en outre des transistors bipolaires à haut rendement et à haute précision dotés d'une bonne caractéristique d'adap- tation conjointement avec la réalisation dudit transistor NMOS, ce qui permet l'utilisation dans un circuit analogi- que précis. On notera aussi que l'invention est bien adap- tée au transistor NPN à émetteur en silicium polycristallin ayant une faible aire d'émetteur qui convient particuliè- rement pour un dispositif numérique à grande vitesse et au transistor NPN à émetteur à contact métallique qui convient particulièrement pour un circuit analogique précis et une puissance d'excitation de charge élevée. De plus, l'inven- tion assure l'intégration optimale du condensateur MOS de haute qualité particulièrement nécessaire pour un circuit MOS analogique et de la résistance en silicium polycristal- lin de polarisation et de charge de divers circuits, et permet l'établissement d'interconnexions commodes entre les éléments. En conséquence, on obtient de manière opti> male un circuit numérique à très forte intégration tel que circuit logique, mémoire, etc. ou un circuit analogique à très forte intégration tel que convertisseur de données, circuit à condensateur commuté, etc., ou un circuit mixte correspondant à l'un et à l'autre, particulièrement diffi- cile à obtenir par les moyens selon la technique antérieu- re. Bien qu'on ait décrit l'invention a propos d'exemples de mise en oeuvre, cette description n'est pas a interpré- ter dans un sens limitatif. Diverses modifications des modes de mise en oeuvre choisis à titre d'exemples, ainsi que d'autres modes de mise en oeuvre de l'invention, appa- raîtront à l'homme de l'art et pourront être adoptés sans qu'on sorte, pour autant, du cadre de l'invention. REVENDICATIONS 1. Procédé de fabrication de dispositif semi-conduc- teur BI-CMOS comportant un premier et un second FET MOS ainsi qu'un premier et un second transistors bipolaires sur un substrat en silicium d'un premier type de conducti- bilité, caractérisé en ce qu'il comprend les opérations consistant à: (a) effectuer une implantation ionique d'un second type de conductibilité pour obtenir une première région de substrat (10) sur laquelle on façonne le premier FET MOS ainsi qu'une troisième et une quatrième régions de substrat (11,12) sur lesquelles on façonne respectivement le premier et le second transistors bipolaires, le second FET MOS étant façonné ultérieurement dans une seconde région de substrat (1) située entre les première et troisième ré- gions de substrat, puis on active lesdites régions d'im- plantation ionique; (b) former une première couche d'oxyde (2) entre les dites régions pour isoler lesdits éléments de transistor respectifs présents sur ledit substrat et une région d'ar- rêt de canal d'un premier type de conductibilité (19) au- dessous de ladite première couche d'oxyde; (c) faire croître une seconde couche d'oxyde (18)sur toute la surface du substrat pour former chaque couche d'oxyde de grille (llO,111) desdits premier et second FET MOS; (d) déposer une première couche de silicium polycris- tallin (25) sur ladite seconde couche d'oxyde, assurer un dopage à second type de conductibilité au sein de toute sa surface, puis attaquer la première couche de silicium po- lycristallin de façon à réaliser la grille de chacun des dits premier et second FET MOS sur la première et sur la seconde régions de substrat, respectivement; (e) effectuer une implantation ionique à premier type de conductibilité, pour réaliser chaque région de base des dits premier et second transistors bipolaires sur lesdites troisième et quatrième régions de substrat, puis activer lesdites régions d'implantation ionique; (f) effectuer une implantation ionique à second type de conductibilité pour réaliser chaque première région de source et de drain dudit second FET MOS sur une seconde région de substrat pour réaliser le second FET MOS sur le substrat; (g) faire croître successivement une troisième couche d'oxyde (20) et une quatrième couche d'oxyde (23) sur tou- te la surface du substrat; (h) former un oxyde d'entretoisement (33,34) dans les parois latérales de grille des FET MOS sur lesdites premie- re et seconde régions de substrat (lO,1) par attaque des dites troisième et quatrième couches d'oxyde sans masque séparé; (i) effectuer une implantation ionique à second type de conductibilité pour façonner une région de jonction(31) de la première région de substrat (O10), des régions de connexion de collecteur (39,40) des troisième et quatrième régions de substrat (11,12), une région d'émetteur du se- cond transistor bipolaire et de secondes régions de drain et de source du second FET MOS; (j) effectuer une implantation ionique a premier ty- pe de conductibilité pour façonner des régions de drain et de source du premier FET MOS de la première région de subs- trat (lO), une région de jonction du second FET MOS de la seconde région de substrat (1), une région de jonction de base du premier transistor bipolaire de la troisième région de substrat (11) et une région de jonction de base du se- cond transistor bipolaire de la quatrième régionde substrat. k) activer les impuretés des traitements d'implantation ionique selon (i) et (j) et opérer un traitement thermique pour élever la densité d'une cinquième couche d'oxyde après avoir fait croître la cuiquième couche d'oxyde (32) sur tou- te la surface du substrat; 1) façonner une fenêtre pour réaliser la région d'émet- teur du premier transistor bipolaire sur la troisième région de substrat (12) et effectuer une implantation ionique & se- cond type de conductibilité à travers ladite fenêtre; m) attaquer la seconde couche de silicium polycristal- lin pour réaliser une partie de connexion de la région d'émetteur en silicium polycristallin du premier transistor bipolaire sur la troisième région de substrat (11) après avoir déposé la seconde couche de silicium polycristallin sur l'ensemble du substrat; n) effectuer une implantation ionique à second type de conductibilité dans le second silicium polycristallin de la région de jonction d'émetteur du premier transistor bipolai- re, faire croître une sixième couche d'oxyde (47) sur l'en- semble du substrat puis procéder à l'activation desdites impuretés d'implantation ionique et au traitement thermique d'augmentation de la densité de la sixième couche d'oxyde; (o) façonner des fenêtres pour chacune des régions de source et de drain des premier et second FET MOS, pour cha- cune des régions d'émetteur, de base et de collecteur des premiers et second transistors bipolaires et pour chacune des régions de connexion des régions de substrat des pre- mier et second FET MOS, respectivement; (p) opérer la connexion à une couche conductrice à travers lesdites fenêtres; et (q) déposer une couche protectrice (68) sur toute la surface du substrat puis dénuder une plaquette de soudage de fils. 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend encore les opérations consistant à: former la première couche d'oxyde (2) entre des ré- gions d'élément respectives à l'exception d'une région(e) sur laquelle on doit réaliser une région de condensateur, et la région d'élément d'arrêt de canal à premier type de conductibilité au-dessous de la première couche d'oxyde(2) selon (b); effectuer une implantation ionique pour réaliser 1' électrode inférieure du condensateur dans la région de con- densateur (e) après le traitement selon (b); former une couche diélectrique d'oxyde par-dessus 1' électrode inférieure du condensateur en plus de la formation des couches d'oxyde de grille (llO,111) des premier et se- cond FET MOS lors du traitement selon (c); former l'électrode supérieure du condensateur en plus de la formation des grilles en silicium polycristallin des premier et second FET MOS lors du traitement selon (d); former une région de connexion de l'électrode inférieu- re du condensateur en plus de la formation de l'oxyde d'en- tretoisement (33,34) des parois latérales de grille des premier et second PET MOS lors du traitement selon (h); ménager une fenêtre de connexion de la région de con- densateur en plus des fenêtres ménagées pour chacune des régions citées lors du traitement selon (o); assurer la connexion à la couche conductrice à tra- vers lesdites fenêtres lors du traitement selon (p); et déposer une couche protectrice (68) sur toute la sur- face du substrat puis dénuder la plaquette de soudage lors du traitement selon (q). 3. Procédé selon la revendication 2, caractérisé en ce qu'il comporte encore les opérations consistant à: former la première couche d'oxyde (2) entre lesdites régions d'élément respectives et une région de résistance sous réserve d'une région destinée a constituer une région de connexion au substrat de la région de résistance, et la région d'arrêt de canal à conductibilité du premier type (19) au-dessous de la première couche d'oxyde lors du trai- tement selon (b); former une région d'implantation ionique sous la ré- gion de connexion au substrat de ladite résistance lors dudit traitement selon (i); effectuer une implantation ionique après avoir ménagé une fenêtre de connexion de partie de contact abouté de la région de résistance lors dudit traitement selon (1); former une partie à haute valeur ohmique (f), une par- tie de contact abouté (g) et une partie à faible valeur ohmique (h) de la région de résistance lors du traitement selon (n); effectuer une implantation ionique à second type de conductibilité dans la partie de contact abouté et dans la partie à faible valeur ohmique de la région de résistance lors du traitement selon (n); ménager une fenêtre de connexion de la région de ré- sistance lors du traitement selon (o); opérer la connexion à la couche conductrice à travers lesdites fenêtres lors du traitement selon (p); et déposer la couche protectrice (68) et dénuder la pla- quette de soudage de fils lors du traitement selon (q). 4. Procédé selon la revendication 3, caractérisé en ce qu'il comprend encore les opérations consistant à: former la première couche d'oxyde (2) entre lesdites régions sous réserve des régions destinées constituer la région de condensateur et la région de jonction au substrat de la résistance, ainsi que la première région d'arrêt de canal à conductibilité de premier type au-dessous de la première couche d'oxyde lors du traitement selon (b); effectuer une implantation ionique pour réaliser 1' électrode inférieure du condensateur sur ladite région de condensateur après ledit traitement selon (b); faire croître une couche diélectrique d'oxyde par- dessus l'électrode inférieure du condensateur lors du trai- tement selon (c); façonner l'électrode supérieure du condensateur lors du traitement selon (d); façonner la région de connexion de l'électrode infé- rieure du condensateur et la région de connexion au subs- trat de la résistance lors du traitement selon (h); réaliser une région d'implantation ionique au-dessous de ladite région de connexion au substrat de la résistance lors du traitement selon (i); effectuer une implantation ionique après avoir ménagé une fenêtre de connexion de la partie de contact abouté de ladite région de résistance lors du traitement selon (1); façonner une partie à haute valeur ohmique, une par- tie de contact abouté et une partie à faible valeur ohmi- que de la région de résistance lors du traitement selon (m); effectuer une implantation ionique à conductibilité du second type dans la partie de contact abouté et dans la partie A faible valeur ohmique de la région de résistance lors du traitement selon (n); ménager des fenêtres de jonction des régions de résis- tance et de condensateur lors du traitement selon (o); opérer la connexion à la couche conductrice à travers lesdites fenêtres lors du traitement selon (p); et déposer la couche protectrice (68) et dénuder la pla- quette de soudage de fils lors du traitement selon (q). 5. Procédé de fabrication d'un dispositif semi-conduc- teur BI-CMOS comportant un premier et un second FET MOS, ) ainsi qu'un premier et un second transistors bipolaires sur un substrat en silicium à premier type de conductibili- té, caractérisé en ce qu'il comprend les opérations con- sistant à: (a) effectuer une implantation ionique à second type de conductibilité pour obtenir une première région de subs- trat (10) afin d'y former le premier FET MOS, ainsi qu'une troisième et une quatrième régions de substrat (11,12) afin d'y former respectivement les premier et second tran- sistors bipolaires prévus sur le substrat, le second FET ) MOS étant façonné ultérieurement dans une seconde région de substrat (1) située entre les première et troisième régions de substrat (10 et 11), puis activer lesdites ré- gions d'implantation ionique; (b) former une première couche d'oxyde (2) entre les dites régions pour isoler les éléments de transistor res- pectifs prévus sur ledit substrat et une région d'arrêt de canal à premier type de conductibilité (19) au-dessous de ladite première couche d'oxyde; (c) faire croître une seconde couche d'oxyde (18)sur ) toute la surface du substrat pour constituer chaque couche d'oxyde de grille (llO, 111) desdits premier et second FET MOS; (d) déposer une première couche de silicium polycris- tallin (25) sur la susdite seconde couche d'oxyde, assurer un dopage à second type de conductibilité au sein de toute sa surface, puis attaquer la première couche de silicium polycristallin de façon à réaliser chaque grille (llO,111) desdits premier et second FET MOS sur la première et sur la seconde régions de substrat, respectivement; (e) effectuer une implantation ionique à premier type de conductibilité, pour réaliser chaque région de base des dits premier et second transistors bipolaires sur lesdites troisième et quatrième régions de substrat (11,12), puis activer lesdites régions d'implantation ionique; (f) effectuer une implantation ionique à second type de conductibilité pour réaliser une région de connexion de la première région de substrat, chaque région de connexion de collecteur des troisième et quatrième régions de subs- trat, la région d'émetteur du second transistor bipolaire et les régions de drain et de source du second FET MOS; (g) effectuer une implantation ionique à premier type de conductibilité pour réaliser les régions de drain et de source du premier FET MiOS de la première région de subs- trat, une région de connexion du second FET MOS de la se- conde région de substrat, une région de connexion de la base du premier transistor bipolaire de lac troisième ré- gion de substrat et une région de connexion de la base du second transistor bipolaire de la quatrième région de substrat; (h) activer les impuretés des traitements d'implanta- tion ionique selon (f) et (g), et effectuer un traitement thermique pour augmenter la densité d'une troisième couche d'oxyde (23) après avoir fait croître la troisième couche d'oxyde sur toute la surface du substrat; (i) ménager une fenêtre pour réaliser une région d' émetteur du premier transistor bipolaire sur la troisième région de substrat (11) et effectuer une implantation io- nique à second type de conductibilité à travers cette fe- nêtre; (j) attaquer une seconde couche de silicium polycris- tallin (53) pour obtenir une partie de connexion de la ré- gion d'émetteur en silicium polycristallin du premier transistor bipolaire sur la troisième région de substrat (11) après avoir déposé la seconde couche de silicium poly- cristallin sur l'ensemble du substrat; (k) effectuer une implantation ionique à second type de conductibilité au sein du second silicium polycristal- lin de la région de connexion d'émetteur du premier tran- sistor bipolaire, faire croître une quatrième couche d' oxyde (31) sur l'ensemble du substrat, puis assurer l'ac- tivation des impuretés de ladite implantation ionique et le traitement thermique d'augmentation de la densité de la quatrième couche d'oxyde; (1) façonner des fenêtres pour chacune des régions de source et de drain des premier et second FET MOS, chacune des régions d'émetteur, de base et de collecteur des pre- mier et second transistors bipolaires et chacune des ré- gions de connexion des régions de substrat des premier et second FET MOS, respectivement; (m) opérer la connexion à une couche conductrice à travers lesdites fenêtres; et (n) déposer une couche protectrice (68) sur toute la surface du substrat puis dénuder une plaquette de soudage de fils. 6. Procédé selon la revendication 5, caractérisé en ce qu'il comprend encore les opérations consistant à: former la première couche d'oxyde (2) entre lesdites régions d'élément respectives sous réserve d'une région sur laquelle on doit former une région de condensateur, et la région d'arrêt de canal (19) au-dessous de la première cou- che d'oxyde lors du traitement selon (b); effectuer une implantation ionique pour former l'élec- trode inférieure du condensateur dans la région de conden- sateur après le traitement selon (b); former une couche diélectrique d'oxyde par-dessus l'électrode inférieure du condensateur en plus de la forma- tion des couches d'oxyde de grille (110,111) des premier et second FET MOS lors du traitement selon (c); former l'électrode supérieure du condensateur en plus de la formation des grilles en silicium polycristallin des premier et second FET MOS lors du traitement selon (d); former une région de connexion de l'électrode infé- rieure du condensateur après le traitement selon (e); ménager une fenêtre de connexion de la région de condensateur en plus des fenêtres ménagées dans chaque ré- gion citée lors du traitement selon (1); assurer la connexion à la couche conductrice à travers lesdites fenêtres lors du traitement selon (m); et déposer une couche protectrice (68) sur toute la sur- face du substrat puis dénuder la plaquette de soudage de fils lors du traitement selon (a). 7. Procédé selon la revendication 6, caractérisé en ce qu'il comprend encore les opérations consistant à: former la première couche d'oxyde (2) entre lesdites régions d'élément respectives et une région de résistance sous réserve d'une région devant constituer une région de connexion au substrat de la région de résistance, ainsi que la région d'arrêt de canal à premier type de conducti- bilité au-dessous de la première couche d'oxyde lors du traitement selon (b); former la région de connexion au substrat de la résis- tance après le traitement selon (e); former une région d'implantation ionique au-dessous de la région de connexion au substrat de ladite résistance lors du traitement selon (f); effectuer une implantation ionique après avoir ménagé une fenêtre de connexion de la partie de contact abouté. de la région de résistance lors du traitement selon (i); former une partie à haute valeur ohmique, une partie de contact abouté et une partie à faible valeur ohmique de la région de résistance lors du traitement selon (j); effectuer une implantation ionique à second type de conductibilité dans la partie de contact abouté et dans la partie à faible valeur ohmique de la région de résistance lors du traitement selon (k); ménager une fenêtre de connexion de la région de ré- sistance lors du traitement selon (1); opérer la connexion à la couche conductrice à travers lesdites fenêtres lors du traitement selon (m); et déposer la couche protectrice (68) et dénuder la pla- quette de soudage de fils lors du traitement selon (n). 8. Procédé selon la revendication 7, caractérisé en ce qu'il comprend encore les opérations consistant: former la première couche d'oxyde (2) entre lesdites régions sous réserve des régions devant constituer la ré- gion de condensateur et la région de connexion au substrat de la résistance, ainsi que la région d'arrêt de canal à premier type de conductibilité au-dessous de la première couche d'oxyde (2) lors du traitement selon (h); effectuer une implantation ionique pour obtenir l'élec- trode inférieure du condensateur sur ladite région de con- densateur après le traitement selon (h); faire croître une couche diélectrique d'oxyde par- dessus l'électrode inférieure du condensateur lors du trai- tement selon (c); former l'électrode supérieure du condensateur lors du traitement selon (d); former la région de connexion d'électrode inférieure. du condensateur et la région de connexion au substrat de la résistance après le traitement selon (e); établir une région d'implantation ionique au-dessous de la région de connexion au substrat de la résistance après le traitement selon (f) effectuer une implantation ionique apres avoir ménagé une fenêtre de connexion de la partie de contact abouté de la région de résistance lors du traitement selon (i); former une partie à haute valeur ohmique, une partie de contact abouté et une partie à faible valeur ohmique de la région de résistance lors du traitement selon (j); effectuer une implantation ionique à second type de conductibilité au sein de la partie de contact abouté et de la partie à faible valeur ohmique de la région de résistan- ce lors du traitement selon (k); ménager des fenêtres de connexion des régions de résis- tance et de condensateur lors du traitement (1); assurer la connexion à la couche conductrice à travers lesdites fenêtres lors du traitement selon (m); et déposer la couche protectrice et exposer la plaquette de soudage de fils lors du traitement selon (n). 9. Procédé de fabrication de dispositif semi-conduc- teur BI-CHOS comportant un premier et un second FET MOS, ainsi qu'un premier et un second transistors bipolaires sur un substrat en silicium à premier type de conductibili- té, caractérisé en ce qu'il comprend les opérations consis- tant: (a) effectuer une implantation ionique à second type de conductibilité pour obtenir une première région de subs- trat sur laquelle on façonne le premier FET MOS, ainsi qu'une troisième et une quatrième régions de substrat sur lesquelles on façonne respectivement les premier et second transistors bipolaires prévus sur le substrat, le second FET MOS étant façonné ultérieurement dans une seconde ré- gion de substrat située entre les premiere et troisième régions de substrat, puis activer lesdites régions d'im- plantation ionique; (b) former une première couche d'oxyde (2) entre les dites régions pour isoler lesdits éléments de transistor respectifs prévus sur le substrat ainsi qu'une première région d'arrêt de canal à second type de conductibilité (19) au-dessous de la première couche d'oxyde; (c) faire croître une seconde couche d'oxyde (18)sur toute la surface du substrat pour former chaque couche d'oxyde de grille (110,111) desdits premier et second FET MOS; (d) déposer une première couche de silicium polycris- tallin (25) sur ladite seconde couche d'oxyde, opérer un dopage à second type de conductibilité dans toute sa surfa- ce, puis attaquer la première couche de silicium polycris- tallin de façon à obtenir la grille de chacun desdits pre- mier et second FET MOS sur les première et seconde régions de substrat, respectivement; (e) effectuer une implantation ionique à premier type de conductibilité, pour obtenir la région de base de cha- cun desdits premier et second transistors bipolaires sur lesdites troisième et quatrième régions de substrat,puis activer lesdites régions d'implantation ionique; (f) effectuer une implantation ionique à second type de conductibilité pour obtenir chaque région de source et de drain dudit second FET MOS sur une seconde région de substrat afin de façonner sur celle-ci ledit second FET MOS prévu sur le substrat; (g) faire croître successivement une troisième et une quatrième couches d'oxyde (23, 41) sur toute la surface du substrat; (h) former un oxyde d'entretoisement (33,34) dans les parois latérales de grille des FET MOS prévus sur lesdites première et seconde régions de substrat par attaque desdi- tes troisième et quatrième couches sans masque séparé; (i) effectuer une implantation ionique à second type de conductibilité pour obtenir une région de connexion de la premiErcrégion de substrat (10), des régions de con- nexion de collecteur (39,40) des troisième et quatrième régions de substrat (11,12), une région d'émetteur du se- cond transistor bipolaire et de secondes régions de drain et de source du second FET MOS; (j) effectuer une implantation ionique à premier type de conductibilité pour obtenir des régions de drain et de source du premier FET MOS de la première région de substrat (10O), une région de connexion du second FET MOS de la se- conde région de substrat (1), une région de connexion de la base du premier transistor bipolaire de la troisième région de substrat (11) et une région de connexion de la base du second transistor bipolaire de la quatrième région de substrat (12); (k) procéder au traitement thermique pour activer les impuretés des traitements d'implantation ionique selon (i) et (j), après avoir fait croître une cinquième couche d' oxyde (32) sur l'ensemble du substrat, et pour augmenter la densité superficielle de la cinquième couche d'oxyde,. puis ménager une fenêtre de région de connexion d'émetteur du premier transistor bipolaire; (1) attaquer une seconde couche de silicium polycris- tallin (53) pour obtenir une partie de connexion de la ré- gion d'émetteur en silicium polycristallin du premier tran- sistor bipolaire sur la troisième région de substrat après le dépôt de la seconde couche de silicium polycristallin sur l'ensemble du substrat; (m) effectuer une implantation ionique à second type de conductibilité dans le second silicium polycristallin d'une région de connexion d'émetteur du premier transistor bipolaire, faire croître une sixième couche d'oxyde (47) sur l'ensemble du substrat, réaliser une région d'émetteur du premier transistor bipolaire par activation des impure- tés de ladite implantation ionique, puis opérer le traite- ment thermique d'augmentation de la densité de la sixième couche d'oxyde; (n) ménager des fenêtres pour chacune des régions de source et de drain des premier et second FET MOS, chacune des régions d'émetteur, de base et de collecteur des pre- mier et second transistors bipolaires et chaque région de connexion des régions de substrat des premier et second FET MOS, respectivement; (o) opérer la connexion à une couche conductrice travers lesdites fenêtres; et (p) déposer une couche protectrice (6L) sur toute la surface puis exposer une plaquette de soudage des fils. 1C. Procédé selon la revendication 9, caractérisé en ce qu'il comprend encore les opérations consistant à: former la première couche d'oxyde (2) entre lesdites régions d'élément respectives à l'exception d'une région sur laquelle on forme une région de condensateur, ainsi que la région d'arrêt de canal à premier type de conductibilité (19) au-dessous de la première couche d'oxyde lors du trai- tement selon (b); effectuer une implantation ionique pour réaliser 1' électrode inférieure du condensateur dans la région de con- densateur après le traitement selon (b); former une couche diélectrique d'oxyde par-dessus l'électrode inférieure du condensateur en plus de la forma- tion des couches d'oxyde de grille (110,111) des premier et second FET MOS lors du traitement selon (c); former l'électrode supérieure du condensateur en plus de la formation des grilles en silicium polycristallin des premier et second FET MOS lors du traitement selon(d); former une région de connexion de l'électrode infé- rieure du condensateur et plus de la formation d'oxyde d'entretoisement des parois latérales de grille des premier et second FET NOS lors du traitement selon (h); ménager une fenêtre de connexion de la région de con- densateur en plus desdites fenêtres de chaque région citée lors du traitement selon (n); assurer la connexion à la couche conductrice à tra- vers lesdites fenêtres lors du traitement selon (o); et déposer une couche protectrice sur toute la surface du substrat puis dénuder la plaquette de soudage des fils lors du traitement selon (p). 11. Procédé selon la revendication 10, caractérisé en ce qu'il comprend encore les opérations consistant à: former la première couche d'oxyde entre lesdites ré- gions d'élément respectives et une région de résistance sous réserve d'une région devant constituer une région de connexion au substrat de la région de résistance, ainsi que la région d'arrêt de canal à premier type de conducti- bilité au-dessous de la première couche d'oxyde lors du traitement selon (b); former la région de connexion au substrat de la ré- sistance lors du traitement selon (h); former une région d'implantation ionique sous la ré- gion de connexion au substrat de la résistance puis ména- ger une fenêtre de connexion de la partie de contact abou- té de la région de résistance lors du traitement selon (i); former une partie à haute valeur ohmique, une partie de contact abouté et une partie à faible valeur ohmique de la résistance lors du traitement selon (1); effectuer une implantation ionique à second type de conductibilité dans la partie de contact abouté et la par- tie à faible valeur ohmique de la région de résistance lors du traitement selon (m); ménager une fenêtre de connexion de la région de ré- sistance lors du traitement selon (n); opérer la connexion à la couche conductrice à travers lesdites fenêtres lors du traitement selon (o); et Z620570 déposer la couche protectrice et exposer la plaquette de soudage des fils lors du traitement selon (p). 12. Procédé selon la revendication 11, caractérisé en ce qu'il comprend encore les opérations consistant à: former la première couche d'oxyde entre lesdites ré- gions sous réserve des régions devant constituer la région de condensateur et la région de connexion au substrat de la résistance, ainsi que la région d'arrêt de canal à pre- mier type de conductibilité au-dessous de la première cou- che d'oxyde lors du traitement selon (b); effectuer une implantation ionique pour obtenir 1' électrode inférieure du condensateur sur la région de condensateur après le traitement selon (b); faire croître une couche d'oxyde diélectrique par- dessus l'électrode inférieure du condensateur lors du trai- tement selon (c); façonner l'électrode supérieure du condensateur lors du traitement selon (d); façonner la région de connexion d'électrode inférieure du condensateur et la région de connexion au substrat de la résistance lors du traitement selon (h); réaliser une région d'implantation ionique au-dessous de la région de connexion au substrat de la résistance lors du traitement selon (i); ménager une fenêtre de connexion de partie de contact abouté de la région dc résistance lors du traitement selon (k); former une partie à forte valeur ohmique, une partie de contact abouté et une partie à faible valeur ohmique de la résistance dans la région de résistance lors du traite- ment selon (1); effectuer une implantation ionique à second type de conductibilité dans la partie de contact abouté et la par- tie à faible valeur ohmique de la région de résistance lors du traitement selon (m); ménager des fenêtres de connexion des régions de ré- sistance et de condensateur lors du traitement selon (n); opérer la connexion à la couche conductrice à travers *Z620570 lesdites fenêtres lors du traitement selon (o); et -déposer la couche protectrice et dénuder la plaquette de soudage des fils lors du traitement (p). 13. Procédé de fabrication de dispositif semi-conduc- teur BI-CMOS comportant un premier et un second FET MOS, ainsi qu'un premier et un second transistors bipolaires sur un substrat en silicium d'un premier type de conducti- bilité, caractérisé en ce qu'il comprend les opérations consistant à: (a) effectuer une implantation ionique à second type de conductibilité pour obtenir une première région de subs- trat sur laquelle on façonne le premier FET-NOS, ainsi qu'une troisième et une quatrième régions de substrat sur lesquelles on façonne respectivement les premier et second transistors bipolaires sur le substrat, le second FET NOS étant façonné ultérieurement dans une seconde région de substrat située entre la première et la troisième régions de substrat, puis activer lesdites régions d'implantation ionique; (b) former une première couche d'oxyde entre lesdites régions pour isoler les éléments de transistor respectifs prévus sur le substrat et une région d'arrêt de canal d'un premier type de conductibilité située au-dessous de ladite première couche d'oxyde; (c) faire croître une seconde couche d'oxyde sur tou- te la surface du substrat pour former chaque couche d'oxy- de de grille desdits premier et second FET MOS $ (d) déposer une première couche de silicium polycris- tallin sur la seconde couche d'oxyde, effectuer un dopage à second type de conductibilité dans toute sa surface,puis attaquer la première couche de silicium polycristallin afin d'obtenir chaque grille des premier et second FET MOS sur les première et seconde régions de substrat, respecti- vement; (e) effectuer une implantation ionique à premier type de conductibilité, pour réaliser chaque région de base des premier et second transistors bipolaires sur lesdites troi- sième et quatrième régions du substrat, puis activer ces régions d'implantation ionique; (f) effectuer une implantation ionique à second type de conductibilité pour réaliser une région de connexion de la première région de substrat, chaque région de connexion de collecteur des troisième et quatrième régions de subs- trat, la région d'émetteur du second transistor bipolaire et les régions de source et de drain du second FET MOS; (g) effectuer une implantation ionique à premier type de conductibilité pour réaliser les régions de drain et de source (43) du premier FET MOS de la première région de substrat, une région de connexion (44) du second FET MOS de la seconde région de substrat, une région de connexion (45) de la base (28) du premier transistor bipolaire de la troisième région de substrat et une région de connexion (46) de la base (28) du second transistor bipolaire de la quatrième région de substrat; (h) opérer un traitement thermique pour activer les impuretés des traitements d'implantation ionique selon (f) et (g), après avoir fait croitre une troisième couche d' oxyde (2) sur l'ensemble du substrat, et pour augmenter la densité superficielle de la troisième couche d'oxyde; (i) attaquer une seconde couche de silicium polycris- tallin pour réaliser une partie de connexion de la région d'émetteur en silicium polycristallin du premier transistor bipolaire prévu sur la troisième région de substrat après avoir déposé la seconde couche de silicium polycristallin sur l'ensemble du substrat; (i) ménager une fenêtre pour réaliser la'région d' émetteur du premier transistor bipolaire prévu sur la troi- sième région de substrat et effectuer une implantation io- nique à second type de conductibilité à travers cette fenê- tre; (j) effectuer une implantation ionique à second type de conductibilité dans le second silicium polycristallin de la région de connexion d'émetteur du premier transistor bipolaire, faire croître une quatrième couche d'oxyde sur l'ensemble du substrat, puis opérer un traitement thermi- que pour activer les impuretés de ladite implantation ionique et pour augmenter la densité de la quatrième cou- che d'oxyde afin de réaliser la région d'émetteur du pre- mier transistor bipolaire; (k) ménager des fenêtres pour chaque région de source et de drain des premier et second FET MOS, chaque région d'émetteur, de base et de collecteur des premier et second transistors bipolaires et chaque région de connexion des régions de substrat des premier et second FET MOS, respec- tivement; (1) opérer la connexion à une couche conductrice à travers lesdites fenêtres; et (m) déposer une couche protectrice sur toute la surfa- ce du substrat puis dénuder une plaquette de soudage de fils. 14. Procédé selon la revendication 13, caractérisé en ce qu'il comporte encore les opérations consistant à: former la première couche d'oxyde entre lesdites ré- gions d'élément respectives sous réserve d'une région sur laquelle on réalise une région de condensateur, ainsi que la région d'arrêt de canal à premier type de conductibili- té située sous la première couche d'oxyde lors du traite- ment selon (b); effectuer une implantation ionique pour réaliser 1' électrode inférieure du condensateur dans la région de condensateur après le traitement selon (b); former une couche diélectrique d'oxyde par-dessus l'électrode inférieure du condensateur en plus de la forma- tion des couches d'oxyde de grille des premier et second FET MOS lors du traitement selon (c); réaliser l'électrode supérieure du condensateur outre la formation des grilles en silicium polycristallin des premier et second FET MOS lors du traitement selon (d); réaliser une région de connexion de l'électrode infé- rieure du condensateur après le traitement selon (e); ménager une fenêtre de connexion de la région de con- densateur en plus desdites fenêtres prévues pour chaque région citée lors du traitement selon (1); opérer la connexion à la couche conductrice à travers lesdites fenêtres lors du traitement selon (m); et déposer une couche protectrice sur toute la surface du substrat puis dénuder la plaquette de soudage de fils lors du traitement selon (n). 15. Procédé selon la revendication 14, caractérisé en ce qu'il comprend encore les opérations consistant à; former la première couche d'oxyde entre lesdites ré- gions d'élément respectives et une région de résistance sous réserve d'une région pour la réalisation d'une région de connexion au substrat de la région de résistance, ainsi que la région d'arrêt de canal à premier type de conducti- bilité située sous la première couche d'oxyde lors du trai- tement selon (b); réaliser la région de connexion au substrat de la ré- sistance après le traitement selon (e); réaliser une région d'implantation ionique sous la région de connexion au substrat de ladite résistance lors du traitement selon (f); ménager une fenêtre de connexion d'une partie de con- tact abouté de la région de résistance lors du traitement selon (i); réaliser une partie à forte valeur ohmique, une par- tie de contact abouté et une partie à faible valeur ohmi- que de la région de résistance lors du traitement selon (j); effectuer une implantation ionique à second type de conductibilité dans la partie de contact abouté et dans la partie à faible valeur ohmique de la région de résistance lors du traitement selon (k); ménager une fenêtre de connexion de la région de ré- sistance lors du traitement selon (1); opérer la connexion à la couche conductrice à travers lesdites fenêtres lors du traitement selon (m); et déposer la couche protectrice et exposer la plaquette de soudage de fils lors du traitement selon (n). 16. Procédé selon la revendication 15, caractérisé en ce qu'il comprend encore les opérations consistant: former la première couche d'oxyde entre lesdites ré- gions sous réserve des régions devant constituer la région de condensateur et la région de connexion au substrat de la résistance, ainsi que la région d'arrêt de canal à pre- mier type de conductibilité située au-dessous de la premiè- re couche d'oxyde lors du traitement selon (b); effectuer une implantation ionique pour réaliser 1' 1électrode inférieure du condensateur sur ladite région de condensateur après le traitement selon (b); faire croître une couche diélectrique d'oxyde par- dessus l'électrode inférieure du condensateur lors du trai- tement selon (c); réaliser l'électrode supérieure du condensateur lors du traitement selon (d); réaliser la région de connexion d'électrode inférieu- re du condensateur et la région de connexion au substrat de la résistance après le traitement selon (e); réaliser une région d'implantation ionique au-dessous d'une région de connexion au substrat de ladite résistance lors du traitement selon (f); ménager une fenêtre de connexion de partie de contact abouté de ladite région de résistance lors du traitement selon (i); réaliser une partie à forte valeur ohmique, une partie de contact abouté et une partie à faible valeur ohmique de la région de résistance lors du traitement selon (j); effectuer une implantation ionique à second type de conductibilité dans la partie de contact abouté et la par- tie à faible valeur ohmique de la région de résistance lors du traitement selon (k); ménager des fenêtres de connexion des régions de ré- sistance et de condensateur lors du traitement selon (1); opérer la connexion à la couche conductrice à travers lesdites fenêtres lors du traitement selon (m); et déposer la couche protectrice et exposer la plaquette de soudage de fils lors du traitement selon (n).