FR 2618621 A1 19890127 FR 8807929 A 19880614 La présente invention concerne les convertis- seurs numérique-analogique, et elle porte plus particuliè- rement sur des circuits CMOS pour des convertisseurs numé- rique-analogique. Un circuit convertisseur numérique-analogique utilisable pour décoder des signaux audio numérisés est décrit dans la demande de brevet conjointe des E.U.A. n 829707, déposée le 13 février 1986 et qui a donné lieu à la délivrance d'un brevet. Bien que le circuit décrit dans cette demande de brevet ait eu un succès commercial consi- dérable pour la fabrication de lecteurs de disques com- pacts, il exige une alimentation de +5 volts et une ali- mentation de -5 volts. Il utilise la technologie des cir- cuits intégrés bipolaires. Il serait souhaitable de procu- rer un convertisseur numérique-analogique ayant un coût encore plus faible et consommant une plus faible puissance, utilisable pour la fabrication de produits audio à haute fidélité. On rencontre cependant des difficultés extrême- ment importantes pour obtenir un niveau de distorsion har- monique suffisamment faible dans un convertisseur numéri- que-analogique de type série, réalisé ein utilisant la technologie CMOS, et dissipant une puissance suffisamment faible pour être acceptable dans des produits audio de haute fidélité de type portable, alimentés par batterie. L'exigence relative aux spécifications de distorsion harmo- nique peut se traduire en une exigence de linéarité corres- pondant à 13 bits. On considère que la linéarité la plus élevée qu'il a été possible d'obtenir précédemment pour un convertisseur numériqueanalogique CMOS correspond à 11 ou 12 bits. Lorsqu'on utilise la technologie CMOS pour réali- ser des convertisseurs numérique-analogique avec une préci- sion supérieure à environ dix à onze bits, l'obtention de la précision désirée s'effectue au prix de l'utilisation de transistors à effet de champ MOS à canal N et à canal P ayant de très grandes dimensions géométriques. Il est né- cessaire de disposer de tensions de référence plus précises et moins dépendantes de la température, ce qui a été impos- sible à obtenir jusqu'à présent avec la technologie des cir- cuits CMOS travaillant à partir d'une seule alimentation de 5 volts. Antérieurement à la présente invention, on n'a pas pu résoudre pour un convertisseur numérique-analogique CMOS travaillant sous 5 volts,le problème consistant à apparier de façon précise des transistors à effet de champ MOS de commutateurs de bits à canal N et à canal P, dans des ré- seaux de division de tension résistifs en échelle, qu'on doit utiliser pour obtenir les 13 bits de linéarité néces- saires. Un but de l'invention est donc de procurer un convertisseur numérique-analogique de type série utilisant la technologie CMOS, capable de fonctionner à partir d'une seule alimentation de 5 volts, avec une très faible dissi- pation de puissance, et ayant une précision et une linéarité suffisantes pour donner un faible niveau de distorsion har- monique, convenant pour des lecteurs de disques compacts de haute fidélité et des appareils similaires. Un autre but de l'invention est de procurer des circuits et un procédé pour faire en sorte que des résis- tances de canal correspondantes de transistors à effet de champ MOS de commutateurs de bits à canal N et à canal P, soient appariées de façon précise sur une plage de variation de température normale et une plage normale de tolérances de paramètres de processus de fabrication. Un autre but de l'invention est de procurer un amplificateur prévu pour l'utilisation dans un convertisseur analogique-numérique CMOS qui procure une bonne réponse aux fréquences élevées et qui évite l'existence de zéros dans la réponse en fréquence aux fréquences basses, et l'instabilité de l'amplificateur qui en résulte. Un autre but de l'invention est de procurer un circuit de génération de tension de référence précis, uti- lisable dans un processus de fabrication CMOS. Brièvement, et conformément à l'un de ses modes de réalisation, l'invention procure un circuit de réglage de commutateur de bit pour un convertisseur numérique-analogi- que CMOS, qui comprend un réseau diviseur de tension résis- tif en échelle, et un transistor à effet de champ MOS (ou MOSFET) de commutateur de bit à canal P, dont le drain est connecté à une borne d'une résistance du réseau en échelle, dont la source est connectée à une première tension d'ali- mentation et dont la grille est connectée à la sortie d'un premier inverseur, et un MOSFET de commutateur de bit à ca- nal N dont le drain est connecté à la borne de la résistance du réseau en échelle, dont la source est connectée à un premier conducteur de tension de référence, et dont la gril- le est connectée à la sortie d'un second inverseur. Le cir- cuit de réglage de bit fait en sorte que les résistances de canal à l'état conducteur des MOSFET de commutateur de bit à canal P et à canal N soient précisément égales. Le circuit de réglage de bit produit une seconde tension de référence sur un second conducteur de tension de référence, et il com- prend une connexion entre une source d'un MOSFET à canal N du premier inverseur et le second conducteur de tension de référence, et une connexion entre le drain du MOSFET à canal N et la grille du MOSFET de commutateur de bit à canal P. Un circuit de contrôle sensible à la seconde tension de réfé- rence produit une tension de contrôle prédéterminée sur un conducteur de contrôle, lorsque la seconde tension de réfé- rence a une valeur sous l'effet de laquelle la tension de sortie du premier inverseur débloque le MOSFET de commuta- teur de bit à canal P de façon que sa résistance de canal à l'état conducteur soit précisément appariée avec la résis- tance de canal à l'état conducteur du MOSFET de commutateur de bit à canal N. La première tension de référence est générée sous l'effet d'une troisième tension de référence qui est pro- duite par un circuit comprenant une source de courant cons- tant qui comporte une résistance invariante vis-à-vis de la température, connectée entre les émetteurs d'un premier et d'un second transistor NPN, ayant une connexion de base commune. Une première résistance en Nichrome est connectée entre l'émetteur et la base du premier transistor NPN. Une seconde résistance en Nichrome est connectée entre la base du premier transistor NPN et une borne d'une troisième ré- sistance semiconductrice, dont l'autre borne est connectée au conducteur de tension d'alimentation positive. La troi- sième tension de référence est produite sur la base du pre- mier transistor NPN. Le circuit fonctionne de façon que le coefficient de température négatif de la tension VBE du BE premier transistor, fasse circuler dans les première, se- conde et troisième résistances un courant ayant le même coefficient de température négatif. Le coefficient de tem- pérature de la résistance semiconductrice est positif. On sélectionne les valeurs des seconde et troisième résistan- ces de façon que la chute de tension incrémentielle combi- née aux bornes des seconde et troisième résistances, en fonction de la température, soit égale à zéro. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation don- nés à titre d'exemples non limitatifs. La suite de la des- cription se réfère aux dessins annexés sur lesquels: la figure 1 est un schéma synoptique d'un con- vertisseur numérique-analogique CMOS à 16 bits, de type sé- rie, conforme à l'invention; la figure 2 est un schéma de circuit partiel du réseau diviseur de tension en échelle qui est incorporé dans le bloc 23 de la figure 1, et des commutateurs de bits à MOSFET à canal N et à MOSFET à canal P qui lui sont associés; la figure 3 est un schéma d'une partie du circuit contenu dans le schéma de la figure 1, destiné à apparier les résistances de canal des MOSFET de commutateur de bit à canal P et des MOSFET de commutateur de bit à canal N; - la figure 3A est un schéma d'un autre circuit pour générer la tension VREF, dans le circuit de la figure 3; la figure 4 est un schéma d'un circuit de généra- tion de tension de référence invariante vis-à-vis de la tem- pérature qui est utilisé dans le convertisseur numérique- analogique de la ficure 1; la figure 5 est un schéma de circuit d'un amplifi- cateur-séparateur de référence qui est utilisé dans le con- vertisseur numérique-analogique de la figure 1; la figure 6 est un schéma de circuit des amplifi- cateurs d'intégration et de blocage qui sont utilisés dans le convertisseur numérique-analogique de la figure 1; la figure 7 est un schéma logique du circuit lo- gique de mode qui fait partie du convertisseur analogique- numérique de la figure 1; les figures 8A et 8B représentent des diagrammes séquentiels de signaux associés au circuit logique de mode de la figure 7; et la figure 9 est un schéma de circuit partiel, uti- le à l'explication du réseau diviseur résistif en échelle de type R-2R modifié, conforme à l'invention. En considérant la figure 1, on note que le CNA (convertisseur numériqueanalogique) à 16 bits, 1, reçoit des données série sur l'entrée 2 qui est connectée à un am- plificateur-séparateur CMOS non inverseur 3, dont la sortie est connectée à l'entrée d'un registre à décalage CMOS à 16 bits, 4. Comme indiqué dans les formes d'ondes DONNEES des figures 8A et 8B, les données série se présentent sous la forme de 16 bits de données de canal droit, suivies par un retard, lui-même suivi par 16 bits de données de canal gau- che. Chacun des bits 1 à 16 du registre à décalage 4 peut être réalisé au moyen d'un circuit de bascule classique de type D en technologie CMOS, fonctionnant sous la dépendance d'un signal d'horloge avec déclenchement sur des fronts né- gatifs, que l'homme de l'art pourra aisément mettre en oeuvre. Les sorties correspondant aux bits du registre à décalage 4 sont respectivement connectées à des entrées correspondantes d'un circuit de bascules à 16 bits 9. Chacun des bits du circuit de bascules 9 peut être réalisé au moyen d'un circuit de bascule de type D à déclenchement sur des fronts positifs, que l'homme de l'art pourra aisément mettre en oeuvre. Les sorties correspondant à chacun des bits 1 à 16 du circuit de bascules 9 sont connectées par 16 conduc- teurs 19 à des entrées correspondantes du circuit 23, qui comprend un réseau diviseur de tension résistif en échelle, avec 16 commutateurs de bits, 16 circuits d'attaque de commutateurs de bits, et un circuit de génération de tension de référence associé, représentés sur la figure 3. Une entrée d'horloge 7 (CK) est connectée à une entrée du circuit de décodage de mode 15 qui, entre autres fonctions, applique un signal de décalage SCK* aux entrées de décalage de chacun des bits 1 à 16 du registre à décalage 4. (On notera qu'on utilise ici un astérisque (*) pour dési- gner les compléments de signaux logiques.) Deux entrées de commande de mode 13 et 14 sont connectées par des amplifi- cateurs-séparateurs non inverseurs à deux entrées du circuit de décodage de mode 15, qu'on décrira ultérieurement. Un si- gnal L/RCK (horloge gauche/droite) est connecté par un am- plificateur-séparateur non-inverseur à une entrée du circuit de décodage de mode 15. Une entrée WDCK (horloge de mot) 18 est connectée par un amplificateur-séparateur non inverseur à une entrée du circuit de décodage de mode 15, pour assurer une protection d'entrée contre une décharge électrostatique. Un signal LDCK (horloge de chargement) sur le con- ducteur 21 est appliqué à l'entrée d'horloge de chacun des bits 1 à 16 du circuit de bascules 9, pour appliquer aux entrées correspondantes du circuit 23 les niveaux logiques contenus dans chacune des bascules. Le circuit de décodage de mode 15 génère les signaux RI (intégration pour le canal droit), RI*, LI (intégration pour le canal gauche), LI* et INH (inhibition), sur les conducteurs respectifs 34, 33, , 44A et 30. La sortie du réseau résistif en échelle dans le bloc 23 est connectée au conducteur 39, qui est connecté au point de connexion entre les résistances 24 et 25. L'autre borne de la résistance 24 est connectée par le conducteur 26 à une borne de la résistance 28 et au point de connexion entre deux portes de transmission CMOS 32 et 36. L'autre borne de la résistance 28 est connectée à une borne du con- densateur 41 et à la sortie d'un amplificateur d'intégration et de blocage 38, représenté en détail sur la figure 5. L'entrée négative de l'amplificateur d'intégration et de blocage 38 est connectée par le conducteur 37 à l'autre bor- ne du condensateur 41 et à l'autre accès de la porte de transmission CMOS 36. L'autre accès de la porte de transmis- sion CMOS 32 est connecté par le conducteur 35 à la sortie et à l'entrée négative d'un amplificateur-séparateur non inverseur 43. L'électrode de grille à canal P de la porte de transmission CMOS 32 et l'électrode de grille à canal N de la porte de transmission CMOS 36 sont connectées par le con- ducteur 34 à la sortie RI du circuit de décodage de mode 15. L'électrode de grille à canal P de la porte de transmission 36 et l'électrode de grille à canal N de la porte de trans- mission CMOS 32 sont connectées par le conducteur 33 à la sortie RI* du circuit de décodage de mode 15. La sortie de l'amplificateur d'intégration et de blocage 38 est connectée au conducteur de sortie du canal droit 42 du CNA 1. L'entrée positive de l'amplificateur-séparateur non inverseur 43 est connectée par le conducteur 64 à l'en- trée positive de l'amplificateur d'intégration et de blocage 38, ainsi qu'à l'entrée positive d'un second amplificateur d'intégration et de blocage 51, dont la sortie est connectée à un conducteur de sortie du canal gauche,_ 53. Le conducteur 64 est connecté à Vcc par la résis- tance 63 et il est connecté par la résistance 65 à un con- ducteur 62 sur lequel apparaît une tension de référence VREF. Le conducteur 62 est connecté à une entrée de tension de référence du circuit 23. Le conducteur 62 est également connecté à un plot de connexion 133 par une résistance 131 d'environ 0,1 ohm, correspondant à un fil de connexion. Le plot 133 est connecté par le conducteur 62A à la sortie d'un amplificateur de référence 56. Le conducteur 62 est connecté à un autre plot de connexion 132 par une autre ré- sistance 129 de 0,1 ohm correspondant à un fil de connexion, et le plot 132 est connecté par une résistance 2 61 à l'entrée négative de l'amplificateur de référence 56, et à une borne d'une résistance de rétroaction RF1 58, dont l'au- tre borne est connectée à VCC. On décrira en relation avec la figure 5 le but de cette connexion aux plots de connexion 131 et 132. L'entrée positive de l'amplificateur de référence 56 est connectée par le conducteur 55 à la sortie du circuit de génération de tension de référence 54, qui produit une tension de référence de base VREF0 sur le conducteur 55. Le circuit 56 est représenté en détail sur la figure 5, et le circuit 54 est représenté en détail sur la figure 4. La seconde borne de la résistance 25 est connectée par le conducteur 27 au point de connexion entre les portes de transmission CMOS 44 et 47, et également à une borne de la résistance 31. L'autre borne de la résistance 31 est connectée au conducteur de sortie 53 de l'amplificateur d'intégration et de blocage 51, à une borne de la porte de transmission CMOS 66 et à une borne du condensateur 52. L'autre borne du condensateur 52 est connectée par le con- ducteur 48 à l'autre borne de la porte de transmission CMOS 47, et à l'autre borne de la porte de transmission CMOS 66. L'électrode de commande de la porte de transmission 66 est connectée au conducteur INH 30 du circuit de décodage de mode 15. L'électrode de commande à canal P de la porte de transmission CMOS 47 et l'électrode de commande à canal N de la porte de transmission CMOS 44 sont connectées par le conducteur 44A à la sortie LI* du circuit de décodage de mode 15. L'électrode de commande à canal P de la porte de transmission CMOS 44 et l'électrode de commande à canal N de la porte de transmission CMOS 47 sont connectées par le conducteur 45 à la sortie LI du circuit de décodage de mode 15. On va maintenant décrire en relation avec les fi- gures 2 et 3 le réseau résistif en échelle/circuit d'atta- que de commutation 23. La figure 2 montre un réseau diviseur de tension résistif à 16 bits, comprenant 16 commutateurs de bit, cha- cun d'eux comprenant un MOSFET à canal P 75 et un MOSFET à canal N 74. Le conducteur de tension de sortie analogique 39 mentionné précédemment est connecté à la sortie du ré- seau résistif en échelle. L'homme de l'art pourra noter que le réseau résistif en échelle est.un réseau en échelle mo- difié du type R-2R, dans lequel chacune des résistances des branches parallèles 71-1, 71-2,... 71-10 a une valeur de 2R, et chacune des résistances série 72-1, 72-2,... 72-10 a une valeur égale à R. Dans le cas présent, chacune des résistances 2R a une valeur de 20 kiloohms et chacune des résistances R a une valeur de 10 kiloohms. Pour les bits 11- 16, la structure R-2R classique est modifiée de façon que chacune des résistances 71-11 à 71-16 ait une valeur de 22,2 kiloohms, tandis que les résistances 72-11 à 72-15 ont une valeur de 12,8 kiloohms, et la résistance 71-17 a une valeur de 22,2 kiloohms. Cette structure modifiée supprime la nécessité de doubler le rapport largeur/longueur de cha- cun des MOSFET de commutateur de bit pour les bits 11-16, pour des bits de poids successivement inférieur du réseau en échelle. Il faut noter qu'en ce qui concerne la descrip- tion faite ici, on peut négliger des valeurs de résistance relativement insignifiantes des conducteurs métalliques. L'extrémité inférieure de chacune des résistances 71-1, 71-2,... 71-17 est connectée au drain d'un MOSFET de commutateur à canal N respectif 74- 1, 74-2,... 74-16, dont l'électrode de source est connectée à VREF. L'extrémité in- férieure de chacune des résistances 7^-1 à 71-16 est égale- ment connectée au drain d'un MOSFET dz commutateur de bit à canal P 75-1, 75-2,... 75-16, dont l'électrode de source est connectée à +Vcc volts. Les électrodes de grille des MOSFET de commutateur de bit à canal N 74-1, 74-2,... etc., sont connectées aux sorties des circuits d'attaque de com- mutateur de bit à canal N tels que le circuit 84A sur la figure 3 par l'intermédiaire de conducteurs 76-1, 76-2, etc. Les électrodes de grille des MOSFET de commutateur de bit à canal P 75-1, 75-2,... etc., sont connectées par les conducteurs 77-1, 77-2, etc., aux sorties des circuits d'attaque de commutateur de bit à canal P 84B, représentés sur la figure 3. On notera que les commutateurs de bit à canal N 74-1, 74-2, etc., sont désignés collectivement par la référence 74, leurs électrodes de grille 76-1, 76-2, etc., sont désignées collectivement par la référence 76, etc. Sur la figure 2, la borne inférieure de la résistance 72-16 est connectée au drain du MOSFET de commutateur de bit fictif à canal P 75-17, dont la grille est connectée à VREF," La figure 9 montre une représentation plus détail- lée d'une partie du circuit du réseau diviseur de tension en échelle de type R-2R modifié, décrit ci-dessus. Sur la figure 9, les parties du réseau en échelle qui se trouvent à droite du noeud 151, correspondant aux bits 1-8, ont été supprimées, et les parties du réseau en échelle qui se trouvent à gauche du noeud 179, correspondant aux bits 14-16, ont également été supprimées. * 11 En considérant maintenant la figure 3, on note que chacun des conducteurs de sortie de bascule 19 (figure 1) est connecté à l'entrée d'un inverseur CMOS 83 qui fait par- tie d'un circuit d'attaque de commutateur de bit 82. L'in- verseur CMOS 83 est connecté entre la masse et Vcc, et sa sortie est connectée aux entrées d'un inverseur CMOS 84A et d'un inverseur CMOS 84B. L'inverseur 84A est ce qu'on appel- le l'élément d'attaque de commutateur de bit à canal N, et il consiste en un inverseur CMOS connecté entre Vcc et la masse. L'élément d'attaque de commutateur de bit à canal P 84B est connecté entre VCC et une tension de référence VREF, et sa sortie est connectée au conducteur 77. Le circuit 23 de la figure 1 comprend un circuit d'attaque de commutateur de bit séparé 82 pour chacun des 16 bits du convertisseur numérique-analogique 1. Un niveau haut sur le conducteur 19 produit un niveau bas sur les entrées des inverseurs 84A et 84B, et des niveaux hauts sur leurs sorties, ce qui débloque le MOSFET à canal N 74 et bloque le MOSFET à canal P 75. Un niveau bas du conducteur 19 débloque le MOSFET à canal P 75 et bloque le MOSFET à canal N 74. Le réseau résistif en échelle décrit ci-dessus remplit une fonction de division de tension, au lieu de la fonction plus courante de réparti- tion de courant qu'accomplissent les réseaux résistifs en échelle R-2R qu'on utilise habituellement dans des CNA em- ployant des circuits intégrés bipolaires. Pour chaque com- mutateur de bit, l'un des deux MOSFET 74 et 75 est débloqué et l'autre est bloqué. Par conséquent, les résistances de canal à l'état conducteur du MOSFET de commutateur de bit à canal P 75 et du MOSFET de commutateur de bit à canal N 74 doivent être précisément égales. Chaque commutateur de bit connecte sélectivement sa résistance de réseau en échelle- Vcc ou à VREF. On peut montrer que pour obtenir une pondé- ration binaire, chaque commutateur de bit de type binaire doit avoir la moitié de la résistance du précédent, et que les résistances de canal à l'état conducteur des MOSFET de commutateur de bit à canal P et à canal N dans le même com- mutateur de bit, doivent être appariées de façon très pré- cise. La tension de référence VREF, est produite par le circuit 87 de la figure 3 sous la dépendance d'une autre tension de référence VREF présente sur le conducteur 62. Le conducteur VREF 62 est connecté par la résistance 101 à l'électrode de grille du MOSFET à canal P 97 et à l'électro- de de drain du MOSFET à canal P 98, dont la source est con- nectée à VCC. Le drain du MOSFET 97 est connecté au drain du MOSFET à canal P 96 et à la grille et au drain du MOSFET à canal N 94, dont la source est connectée à la masse. La source du MOSFET 97, la grille du MOSFET 98 et la grille du MOSFET 96 sont connectées à Vcc par la résistance 100. La source du MOSFET 96 est connectée à VCc. Le conducteur 95 est connecté au drain du MOSFET 96, au drain du MOSFET 97 et à la grille et au drain du MOSFET à canal N 94, dont la source est connectée à la masse. Le conducteur 95 est égale- ment connecté à la grille du MOSFET à canal N 93, dont la source est connectée à la masse et dont le drain est connec- té par le conducteur 92 à la base du transistor NPN 88 et à une borne d'une résistance ajustable en Nichrome 91, dont l'autre borne est connectée à l'émetteur du transistor NPN 90. La base et le collecteur du transistor 90 sont connectés à VCC. Le collecteur du transistor 88 est connecté à Vcc et son émetteur est connecté au conducteur 86 et à une borne de la résistance 89, dont l'autre borne est connectée à la masse. La tension VREF, est produite sur le conducteur 86. Un circuit de "contrôle", comprenant le MOSFET à canal P 103 et le MOSFET à canal N 107, ainsi que deux ré- sistances en Nichrome 104 et 106 de valeur égale (2 kilo- ohms), est connecté entre Vcc et le conducteur VREF 62. La grille du MOSFET à canal P 103 est connectée au conducteur VREF, 86, et sa source est connectée à VCC. Son drain est connecté à une borne de la résistance 104, dont l'autre bor- ne est connectée par un conducteur de test de plot de conne- xion 105 à une borne de la résistance 106. L'autre borne de la résistance 106 est connectée au drain du MOSFET à canal N 107. La grille du MOSFET 107 est connectée à Vcc et sa source est connectée au conducteur VREF 62. Le rapport entre les dimensions géométriques du MOSFET à canal P 103 et celles du MOSFET à canal N 107 est égal au rapport entre les dimensions géométriques du MOSFET de commutateur de bit à canal P 75 et celles du MOSFET de commutateur de bit à canal N 74, les rapports de dimensions géométriques mentionnés étant les rapports longueur/largeur de canal.- Les valeurs des résistances 104 et 106 sont égales et sont suffisamment élevées, par exemple 2kiloohms,pour que les MOSFET 103 et 106 soient dans leurs régions linéaires ou non saturées. On mesure la tension sur le conducteur de plot de test 105 pour commander l'ajustement par laser de la ré- sistance en Nichrome 91, de façon que la tension VREF, ait une valeur qui donne des valeurs identiques aux résistances de canal des MOSFET 103 et 107. Lorsque la tension mesurée sur le conducteur 105 est égale à (V cVREF)/2, on peut voir que le MOSFET à canal N 107 présente les mêmes tensions aux bornes, et donc la même résistance de canal que le MOSFET de commutateur de bit à canal N 74, lorsqu'il est conducteur, et que le MOSFET à canal P 103 présente les mêmes tensions aux bornes, et donc la même résistance de canal que le MOSFET de commutateur de bit à canal P 75, lorsqu'il est conducteur. Par conséquent, l'ajustement de la résistance 91 pour régler la résistance de canal du MOSFET 103 pour qu'el- le soit égale à celle du MOSFET 107, rend automatiquement égales la résistance à l'état conducteur du MOSFET de con- trôle à canal P 103 et la résistance à l'état conducteur du MOSFET de contrôle à canal N 107. Dans ces conditions, l'élément d'attaque de commutateur de bit à canal N 84A et l'élément d'attaque de commutateur de bit à canal P 84B produisent des tensions sous l'effet desquelles les résis- tances de canal à l'état conducteur du MOSFET à canal P 75 et du MOSFET à canal N 74 de chaque commutateur de bit, sont égales. Du fait que des variations de paramètres de traitement n'affectent pas de façon similaire tous les MOSFET à canal P et les MOSFET à canal N, la technique d'ajustement décrite ci-dessus compense effectivement des discordances entre des valeurs de résistance de commuta- teur de bit, qui résultent de différences dans la manière selon laquelle diverses variations de paramètres de trai- tement influent sur des MOSFET à canal P et à canal N. La partie ducircuit qui comprend les MOSFET 97, 98, 96, 94 et 93, et les résistances 101 et 100, sur la figure 3, procure un miroir de courant avec un coefficient de température stable, pour fournir du courant à la résis- tance ajustable par laser 91. Il faut noter que la tension de référence VREF0 que produit le circuit de la figure 4 (qu'on décrira ultérieurement) , et la tension de référence VREF que produit l'amplificateur de référence de la figure (qu'on décrira ultérieurement), suivent de façon précise les variations de Vcc, ce qui fait que des variations de Vcc apparaissent également dans VREF. Le circuit de la fi- gure 3 maintient donc, lorsque Vcc varie, l'identité pré- cise qui a été établie entre les résistances de canal à l'état conducteur du MOSFET de commutateur de bit à canal P 75 et du MOSFET de commutateur de bit à canal N 74. (Une spécification caractéristique pour VCC pourrait correspon- dre à une plage de 4,75 volts à 6,5 volts.) On décrira ensuite en se référant à la figure 4 le circuit de référence 54 de la figure 1. La tension de référence interne VREFO, qui est constante en fonction de la température, est produite sur le conducteur 55. Le con- ducteur 55 est connecté à une borne de chacune des résis- tances 113 et 114, aux bases des transistors NPN 117 et 118, et à l'électrode de grille du MOSFET à canai P 121. La résistance R2 113 est en Nichrome, et sa valeur est fonda- mentalement indépendante de la température. Son autre borne est connectée par le conducteur 112 à une borne de la résis- tance R1 111, qui est formée par une région de caisson de type P faiblement dopée, ayant une résistivité identique à celle des régions de caisson de type P dans lesquelles sont * formés les MOSFET à canal N du convertisseur numérique- analogique 1. L'autre borne de la résistance R1 111 est connectée à VcC. La valeur de la résistance R1 111, qui peut être de 35,3 kiloohms, peut présenter une variation en fonc- tion de la température d'environ +6000 parties par million et par degré centigrade. La résistance 114 est en Nichrome, et sa borne in- férieure est connectée à l'émetteur du transistor 117 et à une borne de la résistance en Nichrome 115. La borne infé- rieure de la résistance 115 est connectée à l'émetteur du transistor 118, à la base du transistor NPN 124, et à une borne de la résistance en Nichrome 116, dont l'autre borne est connectée à l'émetteur du transistor 124 et au drain du MOSFET à canal N 125, dont la source est connectée à la masse. Les collecteurs des transistors 117, 118 et 124 sont connectés à VCC. La grille du MOSFET 125 est connectée à la grille et au drain du MOSFET à canal N 126, dont la source est connectée à la masse. Le drain du MOSFET 126 est connecté à Vcc par une résistance 126A qui est formée dans une région de caisson de type P. La source du MOSFET à ca- nal P 121 est connectée à Vcc par la résistance ajustable en Nichrome 122. Le drain du MOSFET 121 est connecté par le conducteur 123 à un circuit générateur de polarisation (non représenté), qui est un circuit miroir de courant comprenant un ensemble de MOSFET à canal N, et le courant qui circule dans le conducteur 123 commande le courant dans les divers transistors de miroir de courant MOSFET à canal N du circuit de génération de polarisation. Pendant le fonctionnement, le circuit de référen- ce de la figure 4 produit sur le conducteur 55 une tension de référence VREF0 qui est presque invariante vis-à-vis de la température, et qui varie en fonction de certains para- mètres de traitement. Conformément à l'invention, la ten- sion aux bornes de la résistance 115, qui peut avoir une valeur de 1 kiloohm, est maintenue constante en fonction de la température, du fait qu'elle est égale à la différence des tensions entre les émetteurs des transistors 117 et 118, cette différence de tension étant déterminée par la différence entre les densités de courant dans ces transis- tors. De ce fait, le courant qui traverse la résistance en Nichrome 115 est également invariant vis-à-vis de la tempé- rature. La résistance 115 apparaît donc comme une source à courant constant pour la résistance 114 et le transistor 117, bien qu'il ne soit pas essentiel que cette source de courant soit constante. La tension aux bornes de la résistance en Nichro- me 114 présente la même variation en fonction de la tempé- rature que la tension base-émetteur du transistor 117. La valeur de la résistance 114 est invariante vis-à-vis de la température, du fait qu'elle est constituée par du Nichro- me. Par conséquent, le courant qui traverse la résistance 114 présente la même variation vis-à-vis de la température que la tension VBE du transistor 117, c'est-à-dire une va- riation d'environ -3300 parties par million et par degré centigrade. En supposant que le courant de base des tran- sistors 117 et 118 et le courant de grille du MOSFET 121 soient négligeables, on peut montrer que la condition pour que VREF0 soit invariante vis-à-vis de la température est donnée par l'équation: (+6000) (I) (R1) + (-3300) (I) (R1+R2) = 0 Ceci donne l'équation: R1/(R1I+R2) = 3300/6000. On peut comprendre intuitivement le fonctionnement du circuit de la figure 4 en notant que la tension de réfé- rence VREF0 est égale à Vcc moins la somme des chutes de tension auxbornes des résistances R1 et R2. Du fait que R2 est invariante vis-à-vis de la température, la chute de tension aux bornes de R2 présentera une variation négative en fonction de la température. La variation de la chute de tension aux bornes de la résistance R1, qui est une résis- tance semiconductrice dans un caisson P, sera positive, du fait que le coefficient de température positif de R1 est supérieur au coefficient de température négatif du courant qui traverse cette résistance. On peut donc choisir les va- leurs de R1 et R2 de façon que la variation positive, en fonction de la température, de la chute de tension aux bor- nes de R1 annule de façon précise la variation négative en fonction de la température de la chute de tension aux bornes de la résistance R2. Bien qu'une analyse mathématique rigou- reuse montre qu'il existe des effets du second ordre qui provoquent une augmentation de VREF0 lorsque la température augmente, on a montré que le circuit de la figure 4 conve- nait pour le CNA qui est décrit ici. On voit donc que le circuit de la figure 4 fournit une tension de référence invariante vis-à-vis de la tempé- rature, sans utiliser un circuit complexe à bande interdite, qu'on ne pourrait pas réaliser aisément par un processus de fabrication de circuits intégrés CMOS classique, dans lequel on ne peut réaliser commodément que des résistances, des MOSFET à canal N, des MOSFET à canal P et des transistors NPN dont les collecteurs sont formés dans le substrat du circuit intégré. (On considère que des transistors NPN la- téraux ne sont pas satisfaisants pour la réalisation de cir- cuits à bande interdite de type classique qu'on aurait par ailleurs pu utiliser). Pour les valeurs de résistance indiquées ci-des- sous dans le Tableau 1, la valeur de VREF0 est inférieure d'environ 2,5 volts à VcC. Le tableau qui suit indique les valeurs des divers composants dans le circuit de référence 54, qui est inva- riant vis-à-vis de la température. TABLEAU 1 RESISTANCE KILOOHMS 111 35,3 113 9,04 114 6,33 1,5 116 4 122 18,46 126A 36 On décrira ensuite en détail, en se référant à la figure 5, le circuit amplificateur de référence 56 de la figure 1. La plupart des détails de la partie d'-amplifica- teur de ce circuit ne concernent pas l'invention, et ne sont représentés que pour que la description soit complète. Les conducteurs 55 et 57 correspondent aux entrées positive et négative de l'étage d'entrée différentiel du circuit am- plificateur. L'électrode de drain du MOSFET à canal N de sortie, 134, est connectée à un plot de connexion 133 par le conducteur 62A, et sa source est connectée à la masse. Le conducteur 135 est connecté au drain d'un MOSFET de commande de miroir de courant à canal P. et au circuit générateur de polarisation mentionné précédemment, pour établir des cou- rants constants pondérés de façon appropriée dans les cir- cuits de type miroir de courant qui apparaissent dans la figure 3C. Une résistance de réaction externe 58, ayant une valeur 1 de 2,6 kiloohms, est connectée entre Vcc et le conducteur 57. Le conducteur 57 est ramené vers l'entrée né- gative de l'amplificateur de référence 56, et il est égale- ment connecté à la résistance 61, qui a une valeur RF2 de 1kiloohm. L'autre borne de la résistance RF2 61 est connectée à un plot de connexion 132. La référence 129 désigne la ré- sistance du fil de connexion, d'environ 0,1 ohm, entre le plot de connexion 132 et le conducteur 62 d'un condensateur externe 127 sur lequel apparaît la tension de référence VREF. L'autre borne du condensateur externe 127 est connec- REF' tée à Vcc par deux résistances 128A et 128B, d'environ 0,1 ohm chacune, qui correspondent à des fils de connexion. Cette "double connexion" de la borne supérieure du condensa- teur 127 donne une résistance de connexion équivalente de 0,05 ohm, au lieu de la résistance de 0,1 ohm d'une "conne- xion unique". Un fil de connexion séparé entre le plot de connexion 133 et le conducteur 62 présente une seconde ré- sistance de fil de connexion 131, d'une valeur de 0,1 ohm. Les plots de connexion par fil 132 et 133 sont connectés à des conducteurs séparés d'un boîtier, qui sont ensuite con- nectés ensemble sur une carte de circuit imprimé. La borne inférieure du condensateur 127 est ensuite connectée à ce point. Il faut noter à ce point que l'amplificateur de référence 56 doit avoir un gain élevé et une faible impé- dance de sortie sur une gamme de fréquence étendue, pour être capable d'absorber des pointes de courant élevées qui peuvent apparaître sur le conducteur VREF 62. La capacité 127 de valeur élevée remplit cette fonction, mais elle pro- duit également un pôle qui entraîne une instabilité de l'amplificateur, si ce dernier comporte une compensation interne. Conformément à l'invention, l'amplificateur est laissé sans compensation interne, et on utilise le conden- sateur 127 à la fois pour absorber des pointes de courant et pour accomplir la compensation en boucle ouverte pour l'amplificateur. Le pôle prédominant de l'amplificateur est alors formé par l'impédance de sortie en boucle ouverte de l'amplificateur et par le condensateur externe 127 de va- leur élevée. Pour définir de façon précise la position du pôle prédominant, on choisit les résistances RF1 et RF2 de façon à obtenir l'impédance de sortie désirée. La valeur du condensateur externe 127 est si grande que la résistance de 0,1 ohm du fil de connexion qui est en série avec ce condensateur crée un zéro à des fré- quences qui sont suffisamment basses pour entraîner une instabilité de l'amplificateur. Conformément à l'invention, la connexion des résistances de fil de connexion augmente les fréquences auxquelles un zéro peut apparaître, ce qui évite de telles instabilités. On a trouvé que si on n'uti- lise pas la technique de connexion ci-dessus, c'est-à-dire si le conducteur 62 est directement connecté à l'électrode de drain du MOSFET à canal N 134, il apparaît une dégrada- tion notable de la réponse du circuit en haute fréquence. On a trouvé que ceci était dû à la résistance de 0,1 ohm du fil de connexion aliant vers le condensateur externe 127. En établissant des connexions par des fils sépa- rés entre le condensateur 62 et les plots de connexion 132 et 133, on évite que des résistances de fil de connexion de 0,1 ohm n'apparaissent entre le conducteur 62 et le condensateur externe 127 de 10 microfarads, ce qui pourrait faire apparaître le zéro dans la réponse en basse fréquence du circuit amplificateur de référence 56. Plus précisément, ceci se produit du fait que la résistance de 0,1 ohm qui correspond à la résistance de fil de connexion 131 apparaît en série avec la résistance série beaucoup plus élevée du MOSFET à canal N 134, qui fonctionne dans son mode saturé et qui devient très proche d'une source de courant idéale. De façon similaire, la résistance de connexion 129, de 0,1 ohm, est "concentrée" avec la résistance de réaction RF2 de 1 kiloohm, qui correspond à la résistance 61, et elle a très peu d'effet sur le gain ou la réponse en fréquence de l'amplificateur de référence 56. En fait, le noeud du cir- cuit qui détermine le zéro dans la réponse en fréquence de l'amplificateur 56 a été transféré du conducteur 62A à l'intérieur du bottier contenant l'amplificateur 56, vers le "monde extérieur", c'est-à- dire le noeud externe 62. On a ainsi éliminé approximativement la moitié de la résis- tance du fil de connexion, ce qui fait que le zéro apparaît en un point situé une octave plus haut en fréquence. En employant la double connexion entre la borne supérieure du condensateur 127 et le conducteur Vcc, ce qui diminue sa résistance de 0,1 ohm à 0,05 ohm, on déplace le zéro encore une octave plus haut en fréquence. On est donc parvenu à connecter un condensateur de valeur très élevée à la sortie d'un amplificateur opéra- tionnel, sans ruiner sa réponse en fréquence. Cette conne- xion d'un étage de sortie en Classe A, dans lequel la ré- sistance de sortie est également la résistance de réaction, permet d'attaquer une capacité de sortie très élevée. En considérant maintenant la figure 3A, on voit un autre circuit pour générer VREF,, sans utiliser la me- sure de sortie par circuit de contrôle et le processus d'ajustement par laser considérés précédemment. Ce circuit fonctionne effectivement si les résistances 104 et 106 sont égales et les résistances 136 et 137 sont égales, si le MOSFET à canal P 103 et le MOSFET à canal N 107 ont des rapports de dimensions géométriques égaux aux rapports en- tre les MOSFET à canal P 75 et les MOSFET à canal N 74 de chaque paire de commutateurs de bit du réseau de division de tension en échelle de la figure 2, et si le gain de l'amplificateur 138 est suffisamment élevé pour détecter de façon précise la différence de tension entre le conduc- teur 105 et le point de connexion entre les résistances 136 et 137. Pour des systèmes audio à très haute fidélité dans lesquels il est prévu d'utiliser le CNA de la figure 1, certains utilisateurs peuvent préférer produire des ten- sions de sortie analogiques "converties simultanément" dans les canaux de haut-parleurs de droite et de gauche. Ceci exige l'utilisation de deux CNA séparés, qui fonctionnent différemment pour le canal droit et le canal gauche. Con- formément à l'invention, on utilise des modes pouvant être sélectionnés, pour que le dispositif puisse remplir la fonction d'un CNA de canal gauche, d'un CNA de canal droit, ou d'un CNA stéréophonique à deux canaux multiplexés. Le convertisseur numérique-analogique à 16 bits, 1, de l'invention peut fonctionner dans un "mode de CNA unique", dans lequel des signaux d'entrée série à 16 bits alternés sont alternativement appliqués aux entrées des bascules 9 et aux entrées des commutateurs à 16 bits, pour produire des changements de tensions analogiques correspon- dants alternés sur les sorties des canaux gauche et droit. On peut également faire fonctionner le convertisseur numé- rique-analogique 1 à la manière d'un "CNA de canal droit" ou d'un "CNA de canal gauche", dans un système dans lequel des conversions numérique-analogique simultanées sont ef- fectuées sur les données du canal droit et les données du canal gauche. La figure 7 montre le schéma logique d'un circuit de décodage de mode 15. La meilleure façon de procéder pour comprendre comment fonctionne le circuit de décodage de mode 15 consiste à se référer aux diagrammes séquentiels des figures 8A et 8B. Le Tableau 2 montre les modes de fonctionnement du circuit de décodage de mode 15, en fonction des signaux d'entrée de commande de mode MODE1 et MODE2. TABLEAU 2 MODE1 MODE2 FONCTION 0 0 CNA unique avec sortie stéréophonique 0 1 Inutilisé 1 0 CNA de canal gauche 1 1 CNA de canal droit Dans le mode "CNA unique", le CNA 1 convertit al- ternativement les mots de données à 16 bits du canal droit et les mots de données à 16 bits du canal gauche, qui sont des mots numériques apparaissant en série, et il présente les signaux analogiques résultants sur les sorties du canal droit et du canal gauche, 42 et 53, des circuits d'intégra- tion et de blocage respectifs, 38 et 51. Dans le mode "ca- nal gauche", le CNA de l'invention est utilisé seulement pour convertir en signaux analogiques des mots de données série à 16 bits du canal gauche, et ces signaux analogiques apparaissent ensuite sur la sortie 42 de l'amplificateur d'intégration et de blocage 38. Dans le mode "canal droit", le CNA de l'invention est utilisé uniquement pour convertir en signaux analogiques des mots de données série à 16 bits du canal droit, et ces signaux analogiques apparaissent également sur la sortie 42 de l'amplificateur d'intégration et de blocage 38. Dans les modes de canal gauche comme de canal droit, l'amplificateur d'intégration et de blocage du canal gauche, 51, est hors fonction. Le signal L/RCK est un signal d'horloge qui indi- que si les données présentes, sur la borne 2 du CNA, appar- tiennent au canal droit ou au canal gauche. Le signal WDCK est un signal d'horloge de mot qui produit un front de sens négatif lorsque le dernier bit du mot de données présentes a été placé sur la borne de données 2. Le signal CK est le signal d'horloge de base qu'on utilise pour synchroniser les entrées L/RCK, WDCK et DONNEES. Les signaux RI et RI* sont des signaux d'intégration du canal droit qui comman- dent le fonctionnement des amplificateurs d'intégration et de blocage 38 et 51 conformément au mode sélectionné. Les signaux LI et LI* sont des signaux d'intégration du canal gauche qui commandent de façon similaire le fonctionnement de l'amplificateur d'intégration et de blocage du canal gauche, 51, conformément au mode de fonctionnement sélec- tionné. La figure 8A montre les signaux d'entrée CK, WDCK, L/RCK et DONNEES lorsque les signaux MODE1 et MODE2 sont tous deux égaux à "zéro". Les signaux FF1, FF2 et FF3 qui sont respectivement produits sur les sorties des bascules FF1, FF2 et FF3 sur la figure 7, sont simplement des ver- sions synchronisées des signaux respectifs L/RCK, WDCK et DONNEES. Le niveau bas de L/RCK indique que les données présentes concernent le canal droit, et le niveau haut de L/RCK indique que les données présentes concernent le canal gauche. Le signal INH inhibe l'amplificateur d'intégra- tion et de blocage 51 pendant le mode de canal droit et le mode de canal gauche, de façon que lorsque INH est égal à "0", l'amplificateur d'intégration et de blocage du canal gauche, 51, ne soit pas inhibé. Lorsque RI est égal à "1", le conducteur 39 est connecté par la porte de transmission 36 et la résistance 24 à l'entrée négative de l'amplifica- teur d'intégration et de blocage du canal droit, 38. Lors- que LI est au niveau haut, le conducteur 39 est connecté par la porte de transmission 47 et la résistance 25 à l'entrée négative de l'amplificateur d'intégration et de blocage du canal gauche, 51. Les données du canal droit sont alternativement converties et bloquées sous forme analogique sur la sortie du canal droit, 42. De façon si- milaire, le mot de données du canal gauche est alternative- ment converti sous forme analogique et bloqué sur la sortie du canal gauche, 53. Sur la figure 8B, les formes d'ondes CK, WDCK, L/RCK, DONNEES, FF1, FF2 et FF3 sont identiques pour le mode 1,0 et le mode 1,1. Le groupe supérieur de formes d'ondes SCK*, LDCK et RI correspond à la condition dans la- quelle MODE1 est égal à "1" et MODE2 est égal à "0". Le groupe inférieur des formes d'ondes SCK*, LDCK et RI cor- respond à la condition dans laquelle MODE1 est égal à "1" et MODE2 est égal à "1". Pour ces deux modes, le CNA n'ac- complit qu'une seule fonction, c'est-à-dire qu'il remplit la fonction d'un CNA du canal droit ou d'un CNA du canal gauche. On peut voir que le signal RI change à une fréquen- ce plus faible que pour le diagramme séquentiel de la figu- re 8A. Dans la forme d'onde SCK* supérieure de la figure 8B, le niveau haut de longue durée correspond à un retard dans la transmission du mot de données du canal droit vers l'entrée négative de l'amplificateur d'intégration et de blocage 38. Par conséquent, le signal d'intégration du ca- nal droit RI (R) devient positif simultanément au signal d'intégration du canal gauche RI (L), à la fois pour le mode 1,0 et le mode 1,1, de façon que les conversions des données du canal droit et des données du canal gauche aient lieu simultanément. Dans le mode 1,0 comme dans le mode 1,1, le signal INH est égal à "1", ce qui fait que la porte de transmission 66 est à l'état passant, et l'ampli- ficateur d'intégration et de blocage 51 est inhibé, aussi longtemps que l'amplificateur d'intégration et de blocage du canal droit, 38, est en cours d'utilisation. On va maintenant expliquer la fonction de l'am- plificateur-séparateur 43 sur la figure 1. Comme indiqué précédemment, les portes de transmission CMOS 36 et 47 sont respectivement à l'état passant pendant les durées d'intégration du canal droit (RI) et d'intégration du ca- nal gaudhe (LI). Cependant, lorsque les portes de trans- mission CMOS 36 et 47 sont fermées, la tension sur les con- ducteurs 26 et 27 peut changer pendant la partie "blocage" du cycle, lorsque les amplificateurs d'intégration et de blocage 38 et 51 bloquent leurs tensions de sortie analogi- ques respectives sur les condensateurs respectifs 41 et 52. Ceci se produit du fait que le réseau en échelle 23 du CNA convertit un mot numérique différent provenant du canal op- posé, pour donner une tension analogique différente sur le conducteur 39. Ensuite, pendant la période d'intégration suivante, une différence élevée apparaît entre les entrées positive et négative des amplificateurs d'intégration et de blocage 38 ou 51, ce qui entraîne leur saturation et con- duit à un temps de récupération long. En association avec les portes de transmission 32 et 44, l'amplificateur-sépa- rateur 43 empêche ceci de se produire, en forçant le con- ducteur 26 à une tension égale à celle du conducteur 37, lorsque la porte de transmission CMOS 36 est fermée et la porte de transmission CMOS 32 est ouverte. Ceci se produit du fait que les entrées positive et négative de l'amplifi- cateur d'intégration et de blocage 38 sont au même poten- tiel, à savoir le potentiel sur le conducteur 64. Ensuite, lorsque la porte de transmission CMOS 36 s'ouvre à nouveau pendant la période d'intégration suivante, le conducteur 26 et le conducteur 37 sont fondamentalement au même poten- tiel que le conducteur 64, et aucune saturation de l'ampli- ficateur d'intégration et de blocage 38 ne se produit. Le fonctionnement est similaire pour les portes de transmis- sion CMOS 44 et 47, le conducteur 27 et l'amplificateur d'intégration et de blocage 51. La figure 6 représente un circuit pour réaliser l'amplificateur-séparateur 43. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. 27 2618621 REVELDICATIONS 1o Circuit pour produire une tension de référence invariante vis-à-vis de la température, caractérisé en ce qu'il comprend, en combinaison: (a) des premier et second transistors (117, 118) ayant chacun une base, un collecteur et un émetteur, et des moyens pour connecter leurs bases ensemble; (b) des moyens pour produire des densités de cou- rant d'émetteur différentes dans les premier et second transistors, pour produire ainsi des tensions(VBE)différen- tes qui ont la même variation en fonction de la température; (c) une première résistance (115) qui présente une variation nulle en fonction de la température, et des moyens pour connecter la première résistance (115) entre les émetteurs des premier et second transistors (117, 118), pour produire ainsi dans la première résistance (115) un premier courant qui est invariant vis-à-vis de la température; (d) une se- conde résistance (114) qui est invariante vis-à-vis de la température, connectée entre la base et l'émetteur du pre- mier transistor (117), grâce à quoi la tension aux bornes de la seconde résistance (114), et donc un second courant qui circule dans la seconde résistance (114) ont une varia- tion négative en fonction de la température, qui correspond à une variation négative en fonction de la température pour la tension(VBE)du premier transistor (117); (e) une troi- sième résistance (113) qui est invariante vis-à-vis de la température, branchée entre la base du premier transistor (117) et un conducteur de tension d'alimentation (+Vcc), de façon que le second courant traverse la troisième résis- tance (113), la tension aux bornes de la troisième résis- tance (113) présentant la même variation en fonction de la température que le second courant; et (f) une quatrième ré- sistance (111), branchée en série avec la troisième résis- tance (113) entre la base du premier transistor (117) et la tension d'alimentation (+Vcc), de façon que le second cou- rant circule dans la quatrième résistance (111), la valeur absolue du pourcentage de variation positive en fonction de la température de la quatrième résistance (111), étant su- périeure à la valeur absolue du pourcentage de variation négative en fonction de la température du second courant, 2e' et la variation positive en fonction de la température de la tension aux bornes de la quatrième résistance (114) étant annulée par la variation négative en fonction de la * température de la tension aux bornes de la troisième résis- tance (113), de façon qu'une tension de référence qui est produite au point de connexion entre les seconde et troi- sième résistances (114, 113) soit invariante vis-à-vis de la température. 2. Circuit destiné à produire une tension de ré- férence invariante vis-à-vis de la température, caractérisé en ce qu'il comprend, en combinaison: (a) des moyens des- tinés à produire un premier courant; (b) une première ré- sistance (114) dont la valeur est invariante vis-à-vis de la température; (c) des moyens destinés à appliquer aux bornes de la première résistance (114) une tension(VBE)d'un premier transistor (117), et à faire en sorte qu'un premier courant sorte d'un premier conducteur connecté à l'émetteur du premier transistor (117) et à une borne de la première résistance (114) , ce qui fait circuler un second courant dans la première résistance (114) , le second courant ayant une variation négative en fonction de la température, qui correspond à une variation négative en fonction de la tem- pérature pour la tension(VBE)du premier transistor (117); (d) des seconde et troisième résistances (113, 111) connec- tées en série entre un conducteur de tension d'alimentation (+Vcc) et la base du premier transistor (117), l'une des seconde et troisième résistances (113, 111) étant connectée au conducteur de tension d'alimentation (+Vcc), et l'autre résistance parmi les seconde et troisième résistances (113, 111) étant connectée à la base du premier transistor (117), la valeur de la seconde résistance (113) étant invariante vis-à-vis de la température, et la valeur de la troisième résistance (111) présentant un pourcentage de variation positive en fonction de la température, dont la valeur absolue est supérieure à la valeur absolue du pourcentage de variation du second courant en fonction de la températu- re; et (e) des moyens destinés à faire en sorte que le se- cond courant circule simultanément dans les seconde et troisième résistances (113, 111), les seconde et troisième résistances (113, 111) ayant des valeurs telles que le pourcentage de variation en fonction de la température de la chute de tension aux bornes de la troisième résistance (111) annule de façon précise le pourcentage de variation en fonction de la température de la chute de tension aux bornes de la seconde résistance (113), pour produire ainsi sur la base du prer.er transistor (117) une tension de ré- férence invariante vis-à-vis de la température.