FR 2618958 A1 19890203 FR 8710726 A 19870729 *SYNTHETISEUR DE FREQUENCES PRESENTANT UN DISPOSITIF INDICA- TEUR D'ACCORD. La présente invention a pour objet un synthétiseur de fréquences comportant.au moins un oscillateur commandé en fréquence par un signal d'accord et délivrant un signal de fréquence d'accord, des moyens pour générer un signal de fré- quence de référence, un détecteur de phase recevant le signal de fréquence d'accord et le signal de fréquence de référence, un circuit de boucle à verrouillage de phase recevant en en- trée des signaux produits par le détecteur de phase et produi- sant en sortie ledit signal d'accord, et un dispositif indica- teur d'accord, présentant une marge de tolérance sur la diffé- rence de phase entre le signal de fréquence d'accord et le si- gnal de fréquence de référence. Un tel synthétiseur de fréquences est connu du bre- vet US 4473805 (RCA Corp.). Dans celui-ci, le signal de fré- quence d'accord est obtenu après division de fréquence et le détecteur de phase comprend également le circuit de boucle à verrouillage de phase. Le dispositif indicateur d'accord est conçu de ma- nière à produire une alarme en cas de perte de verrouillage de phase. Il comporte une porte OU EXCLUSIF recevant à une entrée le signal de référence retardé par un premier retard réglable en fonction des rapports cycliques des signaux et à une autre entrée le signal de fréquence d'accord. La sortie de la porte OU EXCLUSIF attaque d'une part l'entrée d'une porte ET après avoir été décalé d'un deuxième retard réglable et d'autre part attaque directement l'autre entrée de cette porte. Le deuxième retard réglable permet de choisir une marge de tolérance sur la différence de phase au delà de laquelle l'alarme se déclenche. Ce dispositif indicateur d'accord présente l'incon- vénient de dépendre des rapports cycliques relatifs des si- 2618 9 58 gnaux, ce qui nécessite un réglage particulier du premier re- tard pour les différents rapports cycliques et les différentes fréquences de fonctionnement. La présente invention a pour objet un synthétiseur présentant un dispositif indicateur d'accord susceptible de fonctionner quels que soient les rapports cycliques des si- gnaux reçus, et dans une gamme de fréquences étendue, sans qu'aucun réglage dépendant de ces paramètres soit nécessaire, et qui soit intégrable, c'est-à-dire sans nécessiter de compo- sants extérieurs. Dans ce but, le synthétiseur de fréquences selon l'invention est caractérisé en ce que le détecteur de phase est agencé de manière à produire en sortie un premier et un deuxième signal de phase respectivement d'avance et de retard de phase entre le signal de fréquence d'accord et le signal de fréquence de référence, le circuit de boucle à verrouillage de phase recevant lesdits premier et deuxième signaux de phase, et en ce que le dispositif indicateur d'accord comporte un premier circuit logique produisant en sortie un premier signal logique constitué par le produit logique du premier signal de phase retardé d'un temps donné par un premier circuit retarda- teur et du premier signal de phase, un deuxième circuit logi- que produisant en sortie un deuxième signal logique constitué par le produit logique du deuxième signal de phase retardée du même temps donné par un deuxième circuit retardateur et du deuxième signal de phase, un troisième circuit logique produi- sant en sortie un troisième signal logique constitué par l'ad- dition logique du premier et du deuxième signal logique, et un registre recevant ledit signal de fréquence de référence et ledit troisième signal logique et produisant en sortie un si- gnal d'indication d'accord, le registre étant agencé de maniè- re que le niveau du signal d'indication d'accord corresponde à un accord seulement si le troisième signal logique présente un niveau indiquant un accord stable pendant au moins deux pério- des successives de la fréquence de référence. Selon un mode de réalisation préféré, le détecteur de phase comporte une première et une deuxième bascule de dé- tection de type D recevant un niveau logique haut sur leur en- trée de donnée et recevant à leur entrée de cadencement res- pectivement le signal de fréquence d'accord et le signal de fréquence de référence, la sortie non inverseuse de la premiè- re et de la deuxième bascule de détection délivrant respecti- vement le premier et le deuxième signal de phase et l'entrée de remise à zéro de la première et de la deuxième bascule de détection recevant le produit logique du premier et du deuxiè- me signal de phase. Le registre peut comporter un diviseur de fréquence dont l'entrée de cadencement reçoit l'inverse du signal de fréquence de référence, et produit un signal de cadencement qui est un sous-multiple de la fréquence de référence, lequel attaque l'entrée de cadencement d'une bascule d'acquisition d'accord de type D dont l'entrée de donnée reçoit un niveau logique bas, dont l'entrée de mise à niveau (set) reçoit le troisième signal logique et en ce qu'il comporte une première bascule de confirmation d'accord, de type D, dont l'entrée de remise à zéro reçoit le signal de la sortie non-inverseuse de la bascule d'acquisition d'accord et dont l'entrée de donnée reçoit le signal de la sortie inverseuse de la bascule d'ac- quisition d'accord, et dont l'entrée de cadencement reçoit le- dit signal de cadencement. Selon une variante avantageuse, le registre est un registre à décalage qui comporte n bascules de confirmation d'accord, avec n entier supérieur à 1, remises à zéro par le signal de sortie non-inverseuse de la bascule d'acquisition d'accord et recevant à leur entrée de cadencement ledit signal de cadencement, l'entrée de donnée de la pième bascule de confirmation d'accord recevant le signal de la sortie non-in- verseuse de la (p-lième) bascule de confirmation d'accord, la sortie de la nième bascule de confirmation d'accord déli- vrant ledit signal d'accord. L'invention sera mieux comprise à la lecture de la description qui va suivre donnée à titre d'exemple non limita- tif en liaison avec les figures qui représentent: - la figure 1, un schéma d'un synthétiseur de fréquences selon 2618 9 58 l'invention. - les figures 2a et 2b, un mode de réalisation du détecteur de phase et de la boucle de verrouillage de phase d'un synthéti- seur selon l'invention, et un chronogramme de signaux caracté- ristiques - les figures 3a et 3b un mode de réalisation du dispositif indicateur d'accord d'un synthétiseur selon l'invention, et les chronogrammes de signaux caractéristiques. Selon la figure 1, un synthétiseur selon l'inven- tion comporte un oscillateur commandé en tension 1, dont la fréquence des signaux de sortie est divisée par un diviseur programmable 2 dont la sortie fournit un signal de fréquence d'accord FT introduit à une entrée d'un détecteur de phase 4 dont l'autre entrée reçoit un signal de fréquence de référence FR produit par un générateur de fréquence 3 comprenant par exemple un oscillateur de référence et un diviseur de fréquen- ce dans un rapport fixe. Le diviseur de fréquence programmable 2 a pour fonction de permettre l'accord du synthétiseur sur une large gamme de fréquences pour des applications à des té- léviseurs ou à des récepteurs radio, le cas échéant selon plu- sieurs gammes de fréquences. Dans ce dernier cas, le synthéti- seur peut comporter plusieurs oscillateurs commandés en ten- sion, entre lesquels une commutation est opérée pour les dif- férentes gammes de fréquences. Le détecteur de phase 4 produit en sortie deux si- gnaux de phase respectivement d'avance PS1 et de retard PS2 entre le signal de fréquence d'accord FT et le signal de ré- férence FR. Ces signaux PS1 et PS2 sont utilisés dans une boucle à verrouillage de phase comprenant un préamplificateur de charges 5 et un amplificateur de bouclage 6 produisant à sa sortie un signal d'accord TS dont la tension détermine la va- leur de la fréquence de l'oscillateur variable 1. Un dispositif indicateur d'accord 7 reçoit à ses entrées les deux signaux de phase PS1 et PS2 et produit en sortie un signal d'indication d'accord IS. Selon les figures 2a et 2b, le signal de fréquence d'accord FT est introduit à l'entrée de cadencement CP d'une bascule dite de détection, de type 0,21 et le signal de fré- quence de référence est introduit à l'entrée de cadencement CP d'une bascule dite de détection, de type D, 22. Les sorties non inverseuses Q des bascules 21 et 22 fournissent les si- gnaux respectivement PS1 et PS2. Une porte ET 23 reçoit à ses entrées les signaux PS1 et PS2 et sa sortie est connectée aux entrées de remise à zéro R des bascules 21 et 22. Ce circuit (21,22, 23) constitue un détecteur de phase à mémoire. Les si- gnaux PS1 et PS2 sont utilisés pour commander l'une ou l'autre de deux sources de courant commandables Il et 12 de méme in- tensité et agissant en sens contraires (constituant un préam- plificateur de charges 5) pour délivrer un courant I = (11-I2) à l'entrée inverseuse d'un amplificateur 26 contre-réactionné par un condensateur C, constituant ainsi un amplificateur de charge 6, et délivrant en sortie le signal d'accord TS. Les chronogrammes des signaux FR, FT, et I sont montrés à la figure 2b. Lorsque FT est en avance sur FR, le signal I a une valeur Il pendant un intervalle de temps correspondant à l'écart de phase. Par contre, lorsque FT est en retard sur FR, le signal I a une valeur -I1 = -I2 pendant un intervalle de temps correspondant à l'écart de phase. De la sorte, la boucle de verrouillage de phase tend vers un écart de phase nul, donc à un accord entre FT et FR à la fois sur la fré- quence et sur la phase. Selon les figures 3a et 3b, le signal d'indication d'accord IS est obtenu à partir des signaux PS1 et PS2 repré- sentant respectivement une avance et un retard de phase entre FT et FR. Le signal PS1 est introduit à une entrée d'une porte ET 33 et à l'entrée d'un circuit retardateur 31 dont la sortie attaque l'autre entrée de la porte ET33. Le signal PS2 est introduit & une entrée d'une porte ET34 et à l'entrée d'un circuit retardateur 32 dont la sortie attaque l'autre entrée de la porte ET34. Les sorties des portes ET 33 et 34 attaquent les entrées d'une porte OU35 dont la sortie délivre un signal S3 représentant la condition de phase instantanée du synthéti- seur par rapport à un niveau d'écart de phase accepté et dé- terminé par les retards, de préférence identiques, introduits 2618 9 58 par les circuits retardateurs 31 et 32. Un circuit retardateur peut être par exemple constitué par un nombre pair d'amplifi- cateurs inverseurs de gain unité, disposés en série. On remarquera qu'un circuit logique associant deux portes ET dont les sorties attaquent une porte OU a déjà été mise en oeuvre pour réaliser un indicateur d'accord, en l'oc- curence un indicateur de perte de verrouillage ou de non-ver- rouillage. Ce circuit a fait l'objet d'une publication dans Electronic Design 13 (8 nov.1965) pp.53-4. Selon cet art antérieur, une des portes ET reçoit une fréquence de référence et la sortie inverseuse d'une bas- cule de détection de phase recevant à son entrée de remise à zéro la fréquence de référence et à son entrée de mise à ni- veau un signal à synchroniser. L'autre porte ET reçoit le si- gnal à synchroniser et la sortie non inverseuse de la bascule précitée. Une impulsion est obtenue en sortie à chaque fois que se produit un décalage d'un cycle entre le signal et la fréquence de référence. Un tel circuit est donc par nature inapproprié à l'obtention d'une détection correspondant à une marge de tolérance sur la différence de phase. En se reportant de nouveau à la figure 3a, le si- gnal S3 est introduit à l'entrée de mise à niveau S d'une bas- cule dite d'acquisition d'accord, de type D, référencée 74, dont l'entrée de donnée D reçoit un signal de niveau logique bas (O) et dont l'entrée de cadencement CP reçoit le signal de la sortie inverseuse Q d'une bascule de division par 2, de type D, référencée 73, dont l'entrée de cadencement CP reçoit l'inverse FR du signal de fréquence de référence. La sortie inverseuse Q de la bascule 73 est bouclée sur son entrée de donnée D. Le registre peut comporter une ou plusieurs bascules de confirmation d'accord, de type D, référencées 75, 76, 77 et 78 dans l'exemple de la figure 3a qui concerne un registre à décalage à quatre bascules correspondant à une configuration de l'accord pendant huit cycles successifs de la fréquence de référence ainsi qu'il sera montré par la suite. La bascule 75 reçoit à son entrée de donnée D le 2618 9 58 signal de la sortie inverseuse Q dc la bascule 74 et les sor- ties non inverseuses des bascules 75, 76 et 77 sont connectées aux entrées de donnée D des bascules respectivement 76, 77 et 78. Le signal de la sortie inverseuse Q de la bascule 73 est introduit à l'entrée de cadencement CP des bascules 75 à 78. La sortie non inverseuse Q de la bascule 74 est connectée à l'entrée de remise à zéro R des bascules 75 à 78. De la sorte, en se reportant maintenant au chrono- gramme de la figure 3b, il apparaît que les signaux Q1, Q2, Q3 et Q4 présents aux sorties non inverseuses Q des bascules res- pectivement 75, 76, 77 et 78 correspondent à une confirmation de l'accord pendant respectivement 2, 4, 6 et 8 cycles. Il en résulte que si on se contente d'une confirmation pendant seu- lement deux cycles, seule la bascule 75 doit être conservée et le signal Q1 est à utiliser comme indication d'accord. Plus généralement, si au lieu de la bascule 73 on met en oeuvre un diviseur de fréquence dans un rapport n, les sorties Q1, Q2, Q3 et Q4 correspondront alors à une confirmation de l'accord pendant respectivement n, 2n, 3n et 4n cycles. Tant que la boucle de phase n'est pas verrouillée, certaines des impulsions PS1 ou PS2 présentent une durée supé- rieure au retard introduit par les circuits retardateurs 31 et 32. Dès qu'une telle impulsion apparaît, le signal S3 est au niveau haut pendant une durée correspondant à la différence entre la durée de l'impulsion PS1 ou PS2 et la durée du re- tard. La sortie non-inverseuse Q de la bascule 74 est alors mise au niveau bas 0 entraînant la remise à zéro des bascules 75 à 78. Lorsque la boucle de phase est verrouillée ou quasi-verrouillée, c'est-à-dire tant que l'écart de phase en- tre FT et FR reste inférieur à l'écart toléré déterminé par les circuits retardateurs 31 et 32, le signal S3 reste au niveau bas ce qui fait que la sortie non inverseuse Q de la bascule 74 se met au niveau 0 dès qu'une transition de caden- cement apparaît à l'entrée CP (puisque l'entrée D de la bascu- 2618 9 5 8 le 74 reçoit en permanence un niveau 0). L'entrée D de la bascule 75 reçoit un niveau haut (1) de la sortie inverseuse Q de la bascule 74. Dans l'exemple considéré Q4 atteint le ni- veau 1 au bout de huit cycles à la fréquence de référence à condition que la boucle soit restée verrouillée ou quasi-ver- rouillée pendant cet intervalle de temps. Un signal d'indication d'accord selon l'invention est particulièrement intéressant dans la mesure o il permet de prendre en compte la durée réelle du verrouillage de la boucle de phase, augmenté seulement d'une durée très brève né- cessitée par le confirmation de l'accord, de manière & éviter de prendre en compte des coïncidences fortuites entre les si- gnaux. Lors du chargement de fréquence d'accord d'un ré- cepteur TV, l'indicateur d'accord selon l'invention permet de déterminer à quel moment l'accord peut être considéré comme obtenu sans attendre une durée pré-déterminée. Lors d'une recherche automatique de station, par exemple dans un autoradio, dans lequel l'émetteur le plus puissant d'une station de radio doit être recherché, l'indica- teur d'accord évite d'avoir à attendre une durée prédéterminée dans l'hypothèse o, à des fréquences prédéterminées, corres- pondent des accords sur des émetteurs proches ou lointains à sélectionner. 2618 9 58 RFVENDICATIONS 1. Synthétiseur de fréquences comportant au moins un oscillateur commandé en fréquence par un signal d'accord et délivrant un signal de fréquence d'accord, des moyens pour gé- nérer un signal de fréquence de référence, un détecteur de phase recevant le signal de fréquence d'accord et le signal de fréquence de référence, un circuit de boucle à verrouillage de phase recevant en entrée des signaux produits par le détecteur de phase et produisant en sortie ledit signal d'accord, et un dispositif indicateur d'accord présentant une marge de tolé- rance sur la différence de phase entre le signal de fréquence d'accord et le signal de fréquence de référence, caractérisé en ce que le détecteur de phase (4) est agencé de manière à produire en sortie un premier (PS1) et un deuxième (PS2) si- gnal de phase respectivement d'avance et de retard de phase entre le signal de fréquence d'accord (FT) et le signal de fréquence de référence (FR), le circuit de boucle à ver- rouillage de phase recevant lesdits premier et deuxième si- gnaux de phase, et en ce que le dispositif indicateur d'accord (7) comporte un premier circuit logique (71) produisant en sortie un premier signal logique (SI) constitué par le produit logique du premier signal de phase retardé d'un temps donné par un premier circuit retardateur (31) et du premier signal de phase (PS1), un deuxième circuit logique produisant en sor- tie un deuxième signal logique (S2) constitué par le produit logique du deuxième signal de phase retardé du émme temps don- né par un deuxième circuit retardateur (32) et du deuxième si- gnal de phase (PS2), un troisième circuit logique produisant en sortie un troisième signal logique (S3) constitué par l'ad- dition logique du premier (S1) et du deuxième (S2) signal lo- gique, et un registre (72) recevant ledit signal de fréquence de référence (FR) et ledit troisième signal logique (S3) et produisant en sortie un signal d'indication d'accord (IS), le registre étant agencé de manière que le niveau du signal d'indication d'accord corresponde à un accord seulement si le troisième signal logique (S3) présente un niveau indiquant un accord stable pendant au moins deux périodes successives de la 2618 9 58 fréquence de référence. 2. Synthétiseur selon la revendication 1 caractérisé en ce que le détecteur de phase comporte une première (21) et une deuxième (22) bascule de détection de type D recevant un niveau logique haut sur leur entrée de donnée (D) et recevant à leur entrée de cadencement (CP) respectivement le signal de fréquence d'accord (FT) et le signal de fréquence de réfé- rence (FR), la sortie non inverseuse (Q) de la première (21) et de la deuxième (22) bascule de détection délivrant respec- tivement le premier (PS1) et le deuxième (PS2) signal de phase et l'entrée de remise à zéro (R) de la première (21) et de la deuxième (22) bascule de détection recevant le produit logique du premier (PS1) et du deuxième (PS2) signal de phase. 3. Synthétiseur selon une des revendications 1 ou 2 caractérisé en ce que le registre comporte un diviseur de frié- quence (73) dont l'entrée de cadencement (CP) reçoit l'inverse (FR) du signal de fréquence de référence (FR) et produit un signal de cadencement qui est un sous-multiple de la fré- quence de référence, lequel attaque l'entrée de cadencement (CP) d'une bascule d'acquisition d'accord de type D (74) dont l'entrée de donnée (D) reçoit un niveau logique bas, dont l'entrée de mise à niveau (S) reçoit le troisième signal logi- que (S3) et en ce qu'il comporte une première bascule de con- firmation d'accord (75), de type D, dont l'entrée de remise à zéro (R) reçoit le signal de la sortie non-inverseuse (Q) de la bascule d'acquisition d'accord (74) et dont l'entrée de donnée (D) reçoit le signal de la sortie inverseuse (Q) de la bascule d'acquisition d'accord (74) dont l'entrée de cadence- ment (CP) reçoit ledit signal de cadencement. 4. Synthétiseur selon la revendication 3 caractérisé en ce que le registre est un registre à décalage qui comporte n bascules de confirmation d'accord (75-78), avec n entier su- périeur à 1, remises à zéro par le signal de sortie non-inver- seuse (Q) de la bascule d'acquisition d'accord (74) et rece- vant à leur entrée de cadencement (CP) ledit signal de cadencement, l'entrée de donnée (D) de la pième bascule de confirmation d'accord recevant le signal de la sortie non-inverseuse (Q) de la (p-1)ième bascule de confirmation d'accord, la sortie non-inverseuse (Q) de la nième bascule de confirmation d'accord délivrant ledit signal d'accord (IS=Qn).