FR 2619939 A1 19890303 FR 8712155 A 19870901 1 2619939 CIRCUIT DE DETECTION DE TRANSITIONS D'ADRESSES La présente invention concerne un circuit de détection de transitions d'adresses dans un circuit intégré. De plus en plus, pour réduire la consommation des circuits intégrés on ne les active que lorsqu'il y a changement en entrée du niveau de signaux d'adresse ou de signaux de validation du circuit. Lorsque rien ne se passe, la consommation du circuit est faible, mais toutefois non nulle. Des circuits de détection de transitions d'adresses sont déjà connus et permettent de détecter un changement de niveau ou un front en entrée. Les circuits couramment utilisés sont généraleme- t composés de chaînes d'inverseurs. La méthode de détection consiste à mesurer le niveau des signaux en différents points de cette chaine et de les combiner dans des portes logiques avec le signal de l'entrée de façon à obtenir une impulsion en sortie quand il y a un changement de niveau en entrée. Malheureusement, l'impulsion générée en sortie dès qu'il y a eu un changement de niveau en entrée est nécessairement retardée par le temps de propagation dans les inverseurs car le circuit est en série. De plus, la durée de l'impulsion et son retard par rapport à la transition sont liés et sont fonction du temps de transfert dans les inverseurs. Si on veut une impulsion large pour pouvoir bien l'utiliser elle aura d'autant plus de retard. L'invention propose pour remédier à ces inconvénients un circuit de détection de transitions d'adresses qui minimise le retard de l'impulsion générée en sortie dès qu'il y a un changement de niveau en entrée. L'invention concerne donc un circuit de détection de transitions d'adresses dans un circuit intégré consistant à générer une impulsion en sortie dès qu'il y a eu un changement d'adresse en entrée, caractérisé en ce qu'il comporte 2 6 1 9 9 3 9 - une entrée de signal logique, - un moyen de mémorisation de l'état du signal d'entrée, - un moyen de comparaison ayant une entrée reliée A l'entrée de signal logique et une entrée reliée à la sortie du moyen de mémorisation, ce moyen de comparaison fournissant un premier niveau logique lorsque ses entrées reçoivent un même niveau logique et un deuxième niveau logique lorsque ses entrées reçoivent des niveaux logiques différents. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va suivre avec références aux dessins annexés dans lesquels - la figure 1 représente:un circuit de détection de transitions d'adresses en technologie CMOS selon l'art antérieur; - la figure 2 représente un diagramme des temps des signaux en différents points du circuit selon l'art antérieur; - la figure 3 représente une constitution possible du bloc logique de comparaison mentionné en 6 sur la figure 1; - la figure 4 représente un circuit de détection de transitions d'adresses en technologie CMOS selon l'invention; - la figure 5 représente un diagramme des temps des signaux en différents points du circuit selon l'invention., - la figure 6 représente une réalisation particulière d'un circuit selon l'invention. La figure 1 représente un circuit de détection de transistions d'adresses selon l'art antérieur en technologie CMOS. La borne d'entrée 1 de ce circuit est reliée à un bloc adaptateur 2 de technologie TTL (pour transistor transistor logic en langue anglaise) en technologie CMOS de type connu. En effet, les signaux traités dans un circuit intégré en technologie CMOS peuvent provenir de circuits extérieurs réalisés en technologie différente, par exemple en technologie bipolaire TTL. Cet adaptateur 2 permet de travailler sur des tensions de niveau 0 Volt ou 5 Volts. 26 1 9939 La sortie 3 du bloc adaptateur 2 arrive sur l'entrée d'un inverseur 11, suivi d'une capacité C1 en parallèle. La sortie 4 de l'inverseur I1 arrive sur l'entrée d'un inverseur 12, suivi d'une capacité C2 en parallèle. La sortie 5 de l'inverseur I2, la sortie 4 de l'inverseur I1 et la sortie 3 du bloc adaptateur 2 arrivent sur l'entrée d'un bloc logique de comparaison 6. Les capacités C1 et C2 ajoutées en parallèle derrière chaque inverseur I1 et I2 permettent d'augmenter le temps de transfert dans chaque inverseur. Le temps de transfert dans un inverseur est de l'ordre d'une nanoseconde. Le fait d'ajouter une capacité permet d'augmenter ce temps d'environ 2 à 3 ns par inverseur. C'est volontairement que l'on recherche un temps de transfert plus long. Car au moment o l'on compare les signaux en 3, en 4 ou en 5 dans le bloc logique de comparaison G en l'absence de capacité, il peut être difficile de voir que les signaux en 4 et en 5, par exemple, ont la même valeur pendant seulement 1 ns. C'est en sortie 7 du bloc logique de comparaison 6 que l'on obtient l'impulsion. Il faut noter que l'impulsion générée en 7 n'est généralement pas de bonne qualité et n'est pas réellement utilisable de manière fiable telle quelle. Ceci est dû au fait que le bloc logique de comparaison 6 et les inverseurs I1, 12 contiennent un grand nombre de transistors. Il faudra remettre en forme l'impulsion générée en 7 dans un circuit de type connu 8, mis en série dans le montage. Ce circuit retarde de façon non négligeable l'impulsion générée. La sortie 9 de ce circuit 8 activera le circuit qui suit, non représenté ici, dès qu'on aura généré une impulsion. Le bloc logique de comparaison 6 est constitué de portes logiques. Il reçoit en entrée les signaux S3, sur la borne 3, S4 sur la borne 4, S5 sur la borne 5 et doit générer une impulsion en sortie 7 dès qu'il y a eu un changement de niveau en entrée 1. 26 1 9939 Pour simplifier la description qui va suivre, nous considérerons l'entrée du circuit en 3, en sortie du bloc adaptateur TTL 2 et!R sortie en 7 avant la remise en forme 8. La figure 2 représente entre autre les diagrammes des temps des signaux S3, S4, S5. Le temps de transfert dans l'lnverseur 11 suivi de la capacité C1 est t1. Le temps de transfert dans l'inverseur 12 suivi de la capacité C2 est t2. Le signal noté S3 représente une transition d'adresse de 0V vers 5V puis de 5V vers OV. Le signal S4 est inversé et les transitions d'adresses arrivent avec le retard t1. Le signal S5 est inversé par rapport au signal S4. La transition arrive avec le retard t2. Elle arrive aussi avec le retard t1 + t2 par rapport à la transition du signal S3. Pour obtenir l'impulsion sur la borne 7 dès qu'il y a eu la transition d'adresse, le bloc de portes logiques 6 peut être constitué de la combinaison des portes logiques représentées sur la figure 3. Cet exemple n'est pas le seul, il existe d'autres combinaisons possibles. Sur la figure 3, la sortie 3 du bloc adaptateur et la sortie 4 de l'inverseur I1 constituent les entrées d'une porte logique ET 31 internationalement connue sous la dénomination AND. La sortie 4 de l'inverseur I1 et la sortie 5 de l'inverseur I2 constituent les entrées d'une autre porte ET 33. La sortie 32 de la porte ET 31 et la sortie 34 de la porte ET 33 constituent les entrées d'une porte logique NI 35 internationalement connue sous la dénomination NOR. La sortie de cette porte NI 35 arrive sur la borne 7. La figure 2 représente aussi le diagramme des temps des signaux S32 sur la borne 32, S34 sur la borne 34 et S7 sur la borne 7. Le retard lié à la porte ET 31 est t31. Le retard lié a la porte ET 33 est t33. Le retard lié à la porte NI 35 est t35. 26 1 9939 On obtient en 32 une impulsion 21 de durée t1 ayant comme retard t31 par rapport au front montant de la transition du signal S3. On obtient en 34 une impulsion 22 de durée t2 ayant comme retard t1 + t33 par rapport au front descendant de la transition du signal S3. On obtient en 7 les deux impulsions 21 et 22 décrites plus haut: la première 21 correspond au front montant de la transition du signal S3 son retard est t31 + t35 et sa durée est t1, la seconde 22 correspond au front descendant de la transition du signal S3 son retard est t1 * t33 + t35 et sa durée est t2. Au moins l'une de ces impulsions aura un retard lié au temps de transfert de l'un des inverseurs. Dans l'exemple décrit précédemment, il s'agit de la deuxième impulsion 22 et ce retard est t1. Un agencement différent des portes logiques du bloc 6 pourra donner un retard sur la première impulsion. En sortie 9, on s'aperçoit que les impulsions ont dans le pire cas un retard: lié au temps de transfert dans les inverseurs, dans les portes logiques et dans le circuit de remise en forme. La durée de ces impulsions est fonction du temps de transfert dans les inverseurs. On recherche don? en sortie 9 que l'impulsion qui servira à activer le circuit soit suffisamment large pour être détectée mais qu'elle ne prenne pas trop de retard par rapport à la transition d'adresse à l'entrée. LTe circuit selon l'invention minimise ce retard car les éléments de ce circuit ne sont plus en série mais en parallèle. La figure 4 représente un circuit de détection de transitions d'adresses selon l'invention. La borne d'entrée 41 est reliée comme précédemment à un bloc adaptateur 42 de technologie TTL en technologie CMOS. La sortie 43 du bloc adaptateur 42 est reliée d'une part, à l'une des entrées d'un comparateur 44 et d'autre part, à l'entrée 26 1 9939 48 d'une mémoire commandée 45. L'exemple représente une porte OU exclusif comme comparateur et une bascule D comme mémoire commandée. La sortie 46 de la bascule D arrive sur l'autre entrée de la porte OU exclusif. La sortie de la porte OU exclusif se fait sur la borne 47. Le signal S47 sur la borne 47 sert aussi de signal d'horloge sur la borne H de la bascule D. Le circuit que l'on veut activer des que l'on a détecté une transition d'adresse sera branché en série avec le comparateur sur la borne 47. Il n'est pas représenté sur cette figure. Il est possible d'employer d'autres comparateurs ou d'autres types de mémoire. En particulier, pour les besoins du circuit que l'on veut activer, on peut être amené à utiliser comme comparateur une porte NI exclusif internationalement connue sous la dénomination NOR exclusif. Le NI exclusif présente une table de vérité inverse de celle du OU exclusif. Nous considérerons aussi que l'entrée du circuit se fait sur la borne 43 à la sortie du bloc adaptateur TTL pour simplifier la description. Le principe de fonctionnement de ce circuit est le suivant On compare en permanence dans la porte OU exclusif 44 le signal S43 sur la borne 43 et le signal S46 sur la borne 46. Le signal S46 est le signal mémorisé. Il a l'état du signal S43 avant la transition. En sortie, le signal S47 est d'un premier niveau logique tant que les signaux S43 et S46 ont le même niveau logique. Dès que les signaux S43 et S46 prennent des niveaux logiques différents le signal S47 passe à un deuxième niveau 3G logique. Dans l'exemple que nous décrivons, le premier niveau est le niveau bas quand les signaux S43 et S46 ont la même valeur. Le deuxième niveau est le niveau haut quand les signaux S43 et S46 ont des valeurs différentes. La mémorisation du signal S46 se fait sur le front montant du signal d'horloge S47. En technologie CMOS le niveau haut est à 5 Volts et le niveau bas à 0 Volt. Les diagrammes des temps des signaux S43, S46 et S47 sont représentés à la figure 5. Dès que les signaux S43 et S46 ont des valeurs différentes, le signal S47 passe au niveau haut. On génére en 47 le front montant d'une impulsion qui correspond à la détection d'un changement de niveau du signal S43. A ce moment, le signal d'horloge S47 sur la borne H de la bascule D active la commande de mémorisation. Le signal S46 prend la nouvelle valeur du signal S43 après la transition. Les signaux S43 et S46 ayant de nouveau la même valeur, le signal S47 passe au niveau bas. On a généré le front descendant de l'impulsion. Le retard de l'impulsion en sortie 47 par rapport à la transition en 43 correspond au temps de transfert t3 dans la porte OU exclusif 44. La durée de l'impulsion générée est égale à la somme du temps de transfert t4 dans la bascule D 45 et du temps de transfert t3 dans la porte OU exclusif 44. La figure 6 représente une réalisation particulière d'un circuit de transitions d'adresses en technologie CMOS conforme à l'invention. L'entrée du circuit se fait sur la borne 60. Elle est suivie d'un bloc adaptateur 62 de technologie TTL en technologie CMOS. La sortie 63 de ce bloc 62 est reliée d'une part à l'une des entrées du comparateur 64 et d'autre part à l'entrée 61 d'une mémoire commandée 65. Le comparateur 64 est constitué d'une porte NI exclusif. La mémoire commandée 65 est une bascule D. Une porte NI exclusif ne peut être réalisée de manière simple en technologie CMOS. Dans notre exemple elle est constituée d'une porte OU exclusif comprenant un ensemble porte de transfert 641 et pseudo-inverseur 642, suivie d'un inverseur 643 en série. La circuiterie 642 est appelée "pseudo-inverseur" car elle est soit un inverseur soit un amplificateur non-inverseur suivant 2 6 1 9 9 3 9 la valeur des signaux présents sur les sorties Q 66 et Q 67 de la bascule D 65. Les transistors T1 de type PMOS et T2 de type NMOS forment la porte de transfert 641. La source S'1 du transistor T1 est reliée au drain D2 du transistor T2. Ils sont alimentés par le signal S63 sur la borne 63. Le drain D du transistor T est relié à la source S' du transistor T2 sur la borne 68 de sortie de la porte OU exclusif (641, 642). La grille G1 du transistor T1 reçoit le signal S66 qui correspond à la sortie Q 66 de la bascule D 65. La grille G2 du transistor,T2 reçoit le signal S67 qui correspond à la sortie Q 67 de la bascule D 65. Les transistors T3 de type PMCS et T de type NMOS forment le "pseudo-inverseur" 642. Le drain D3 du transistor T3 est relié au drain D4 du transistor T4 sur la borne 68 de sortie de la porte OU exclusif (641, 642). La source S'3 du transistor T3 reçoit le signal S66 qui correspond à la sortie 66 de la bascule D 65. La source S'4 du transistor T4 reçoit le signal S67 qui correspond à la sortie 67 de la bascule D 65. La grille G3 du transistor T3 et la grille G4 du transistor T4 sont communes et sont alimentées par le signal S63. Le fonctionnement de la porte OU exclusif (641, 642) est le suivant: Lorsque le signal S66 sur la borne 66 est au niveau haut, la porte de transfert 641 est fermée et le pseudo-inverseur 642 conduit. Le signal S68 sur la borne 68 en sortie de la porte OU exclusif (641, 642) est inversé par rapport au signal d'entrée S63 sur la borne 63. 26 1 9939 Lorsque le signal S66 sur la borne 66 est au niveau bas, la porte de transfert 641 est passante et le pseudo-inverseur 642 est bloqué. Le signal S68 sur la borne 68 en sortie de la porte OU exclusif (641, 642) est de même niveau que le signal d'entrée S63 sur la borne, 63. Le signal S68 est ensuite inversé dans un inverseur 643 formé des transistors T5 de type PMOS et T6 de type NMOS. Le signal S68 arrive sur la grille G6 du transistor T6, la grille G5 du transistor T5 est à la masse. La source S'5 du transistor T5 est porté au potentiel +V tension d'alimentation du circuit. La source S' du transistor T est 6 dutasso 6ea à la masse. Les- drain D5 du transistor T5 et D6 du transistor T6 sont communs sur la borne 69. Le signal S69 sur la borne 69 alimente le circuit que l'on veut activer mais il n'est pas représenté ici. Ce signal Sf9 sert aussi de signal d'horloge sur la borne H de la bascule D 65. La bascule D 65 réagit alors au front descendant du signal S69. Le retard et la durée de l'impulsion que l'on génére dans un circuit conforme à l'invention représenté sur la figure 4 peuvent être caleulés de la manière suivante: Le temps de transfert t3 dans une porte OU exclusif est faible de l'ordre de Ins. Le temps de transfert t4 dans une bascule D est de l'ordre de 2 à 3 ns. En se référant à la figure 4, on s'aperçoit que le retard de l'impulsion générée en 47 par rapport à la transition en 43 sera de: t- t3 t =lns. La durée de l'impulsion générée en 47 sera: T = t3 + t4. Dans le pire des cas, la valeur T -sera de l'ordre de 4ns. 2 6 1 9 9 3 9 lO Dans l'exemple décrit commne art antérieur et représenté à la figure 1, il ne faut pas négliger le temps de transfert t8 dans le circuit de remise en, forme 8 qui est de l'ordre de 2ns. Le temps de transfert dans un inverseur suivi d'une capacité est de l'ordre de 3 à 4ns. Le retard de l'impulsion générée en 9 par rapport à la transition en 3 sera dans le pire cas (impulsion 22) t' t t t1+ t33 t35 + t8 t' sera de l'ordre de 15ns. La durée de l'impulsion générée en 9 sera T' = t2 T' sera de l'ordre de 4ns. Le gain global avec un circuit selon l'invention au niveau du retard de l'impulsion est de l'ordre de iOns par rapport à l'art antérieur. D'autres avantages apparaissent également Dans le circuit se'on l'invention, on est sûr d'avoir enregistré la transition, car le système est bouclé. On est bien sûr qu'au moment o l'on génère le front montant de l'impulsion c'est que les valeurs des signaux S43 et S46 sont différentes et qu'il y a eu transition d'adresse. De plus, le front descendant de l'impulsion ne sera généré que lorsque la nouvelle valeur du signal S43 aura été mémorisée en 46. Ce circuit n'a qu'un seul état stable lorsque la valeur du signal d'entrée S43 est égale à la valeur du signal mémorisé S46. La sécurité de ce circuit est beaucoup plus grande que celle des circuits utilisés jusqu'à présent. Dans le circuit utilisé précédemment, on n'était pas vraiment sûr de détecter la transition si le temps de transfert des inverseurs était mal calculé, la comparaison des signaux S3, S4, S5 pouvait donner une impulsion en 7 si faible qu'elle pouvait être difficilement décelable. C'est pourquoi en recherchant une impulsion ayant une durée satisfaisante, on augmentait son retard. A la mise sous tension, il n'y a pas de problème si la valeur du signal mémorisé S46 est différente de celle du signal d'entrée S43 ou génére une impulsion et le signal mémorisé S46 change de niveau. On retombe dans le cas o les deux signaux S43 et S46 ont la même valeur et o le circuit est stable. La bascule 45 peut également être utilisée pour autre chose et l'on se servira de la valeur du signal mémorisé S46 ou de son Inverse. Cela entraînera un gain de place dans le circuit intégré, ce qui est toujours recherché. 2 6 1 9 939 REVENDICATIONS 1. Circuit de détection de transitions d'adresses dans un circuit intégré consistant à générer une impulsion en sortie (47) dès qu'il y a un changement d'adresse en entrée (41) caractérisé en ce qu'il comporte: une entrée de signal logique (43), - un moyen de mémorisation (45) de l'état du signal d'entrée (43), - un moyen de comparaison (44) ayant une entrée reliée à l'entrée de signal logique (43) et une entrée reliée à la sortie lu ciu moyen de mémorisation (46), ce moyen de comparaison úournissail. un premier niveau logique lorsque ses entrées reçoivent un même niveau logique et un deuxième niveau logique lorsque ses entrées reçoivent des niveaux logiques différents. 2. Circuit de détection de transitions d'adresses selon la revendication 1, caractérisé en ce que le moyen de comparaison est une porte OU exclusif dont l'une des entrées est le signal d'entrée et dont l'autre entrée est le signal de sortie du moyen de mémorisation. 3. Circuit de détection de transitions d'adresses selon la revendication 1, caractérisé en ce que le moyen de comparaison est une porte NI exclusif dont l'une des entrées est le signal d'entrée et dont l'autre entrée est le signal de sortie du moyen de mémorisation. 4. Circuit de détection de transitions d'adresses selon l'une des revendications 1, 2 ou 3, caractérisé en ce que le moyen de mémorisation est une bascule D dont l'entrée est le signal d'entrée, dont la sortie mémorise l'état du signal d'entrée et est reliée à l'ertrée du moyen de comp; Maison et dont le signal d'horloge est relié à la sortie du moyen de comparaison. 5. Circuit de détection de transitions d'adresses selon l'une des revendications 1, 2 ou 3, caractérisé en ce que le moyen de mémorisation es' une bascule D dont l'entrée est le signal d'entrée et dont la sortie mémorise l'état du signal d'entré-e et est reliée à l'entrée du moyen de comparaison et dont le signal d'horloge Inverse est relié à la sortie du moyen de comparaison.