FR 2607339 A1 19880527 FR 8616257 A 19861121 -1 SYSTEME DE TRANSMISSION NUMERIQUE A DEMODULATION COHERENTE, AMENAGE POUR LA TRANSMISSION SIMULTANEE DE DEUX MESSAGES BINAIRES La présente invention concerne un système de transmission numérique à démodulation cohérente qui permet de transmettre simultanément sur un même canal deux débits d'informations bi- naires. Il s'applique avantageusement à la transmission simultanée de messages binaires situés dans la même bande de fréquence pour des systèmes de transmission hertzienne. Le système est plus spécifiquement adapté à transmettre une première voie numérique de grand débit, par exemple des images de télévision numérisées dont Je débit est de quelques mégabits par seconde et une deuxième voie numérique dont le débit est beaucoup plus lent, de l'ordre de quelques kilobits par seconde par exemple. Néanmoins, on se rendra compte que le système peut être utilisé également si les deux voies ont des débits différents mais du même ordre, ceci moyennant une réduction du débit. Pour permettre en particulier un adressage du destinataire par code (CDMA = Code Division Multiple Access) des moyens peuvent être prévus pour élargir le spectre de fréquence à l'émission. Le codage peut être obtenu à partir d'une séquence de modulation pseudo-aléatoire, le signal transmis ressemble alors fortement à un bruit de fond en raison de l'emploi d'un code pseudo-aléatoire et dans lequel le message à transmettre est dissimulé, sauf pour les récepteurs possédant une réplique du code pseudo-aléatoire et qui peuvent ainsi, par corrélation, extraire le message du signal reçu. Le système ainsi équipé permet d'assurer par voie hertzienne une transmission numérique des deux messages avec une maximum de sûreté vers le seul destinataire prévu. Selon l'invention, ce but est atteint dans un système émetteur- récepteur qui présente les caractéristiques techniques décrites dans ce qui suit, en particulier, un codage différentiel d'un premier message binaire à l'émission, un codage différentiel du deuxième message binaire de plus grand débit, la sommation de ces messages codés et leur application à un modulateur de phase 0-l de la porteuse avant transmission à l'antenne d'émission, et à la réception, après transposition en fréquence intermédiaire, une démodulation cohérente différentielle pour reconstituer chacun des messages. Les particularités et avantages de l'invention apparaîtront dans la description qui suit donnée à titre d'exemple, à l'aide des figures annexées qui représentent: - Fig. 1, un schéma fonctionnel général d'un système émetteur- récepteur conforme à l'invention; - Fig. 2, des formes d'ondes de fonctionnement du système selon la figure 1; - Fig. 3, des formes d'ondes illustrant un format préférentiel du message à grande débit de manière à éviter la prise en compte de bits erronés; - Fig. 4, un diagramme partiel relatif à des circuits de démodulation du récepteur; - Fig. 5, un exemple de réalisation d'un circuit démodulateur cohé- rent différentiel; - Fig. 6, un exemple de réalisation de la boucle d'acquisition du code pseudo-aléatoire à la réception, lorsqu'un tel code est utilisé à l'émission; - Fig. 7, un exemple de réalisation de la boucle de poursuite du code pseudo-aléatoire - Fig. 8, un schéma partiel d'une variante de réalisation de la boucle d'acquisition de la figure 6. Le schéma fonctionnel d'un système de transmission hertzien- ne à bande élargie multiplexant deux voies numériques conformé- ment à l'invention est, suivant une réalisation préférentielle, donné Fig. l. On distingue à la partie supérieure l'émetteur et à la partie inférieure le récepteur. La partie émission comporte un modulateur I pour moduler une porteuse SP à partir d'un signal numérique SN. Le modulateur 1 est du type à sauts de phase 0-Ât(PSK selon la terminologie anglaise "Phase Shift Keying"). La porteuse haute fréquence SP est fournie par un circuit générateur 2. Une première voie à faible débit reçoit un message M(t). Le message est considéré sous forme binaire c'est-à-dire à deux états représentant les valeurs numériques "0" et "1". On indique par TM la période de bit de cette première voie. Une deuxième voie de plus grand débit reçoit un deuxième message T(t) également sous forme binaire et dont la période de bit TB est de préférence beaucoup plus faible que la période TM de la première voie. Des moyens annexes non représen- tés sont éventuellement utilisés pour produire ces deux messages sous forme binaire, par exemple lorsqu'ils sont reçus ou disponibles sous forme analogique. On considère a priori que la période TM est un multiple de la période TB suivant une relation de la forme TM = K1. TB (avec K1 entier supérieur à 1). Un circuit de transcodage 3 est placé sur la première voie pour produire un codage différentiel du signal M(t) au format NRZ. Les formes d'onde Fig.2A et Fig.2C représentent les signaux correspon- dants M(" et DM(t); le codage différentiel se traduit par une transition pour chaque bit "1", le bit "0" ne donnant pas de transition. Ce codage différentiel du message permet d'utiliser à la réception un démodulateur cohérent différentiel pour effectuer le décodage et restituer M(t). La deuxième voie est traitée également par transcodage dans un circuit codeur différentiel 4. Les signaux d'entrée T(t) et de sortie B(t) sont représentés sur les formes d'onde Fig.2B et Fig.2D. De manière préférentielle, en sorte d'accroître la protection contre les interférences, le système utilise un étalement de spectre par une séquence pseudo-aléatoire A(t) de période de bit TA. Le rythme d'horloge de la séquence A(t) RA = I/TA est largement supérieur au rythme RM = 1/TM et RB = I/TB des deux autres voles. Par souci de simplification on n'a pas considéré le signal A(t) sur les formes d'onde de la figure 2. On peut considérer par exemple que chaque période de bit TB est un multiple de la- période TA d'un code pseudoaléatoire TB = K2. TA avec K2 entier supérieur à 1. Ainsi les périodes TM et TB sont des multiples entiers de la période TA, et TM est un multiple entier de TB. La séquence pseudo-aléatoire A(t) est fournie par un générateur de code 5. Un circuit de base de temps, ou horloge, 6 élabore les synchronisations de bit TM, TB et TA ainsi que la synchronisation T5 du générateur de porteuse 2. Un premier circuit 7 d'addition modulo-2 permet d'additionner les sorties des circuits de transcodage 3 et 4 pour produire le signal Y(t) (forme d'onde Fig.2E) Un deuxième circuit 8 d'addition modulo-2, est utilisé pour additionner le signal Y(t) précité avec le signal pseudo-aléatoire A(t) lorsque le système est équipé du générateur 5. Le signal résultant constitue le signal numérique SN appliqué au modulateur 1. La sortie du modulateur est ensuite amplifiée en puissance et appliquée à une antenne émettrice de manière conventionnelle. Du côté réception on distingue également une antenne et des circuits d'amplification et de filtrage avant d'attaquer un mélangeur 11 o le signal est mélangé avec une onde locale délivrée par un générateur 12 pour produire en sortie une onde à la fréquence intermédiaire, également appelée moyenne fréquence. Une boucle de synchronisation 13 permet de caler l'oscillateur local en fonction des variations éventuelles de la fréquence de la porteuse SP. Le récepteur comporte des circuits destinés à supprimer la modulation de phase rapide de rythme RA. Ces circuits sont constitués par un deuxième mélangeur 15 interposé dans la chaîne entre le circuit de transposition moyenne fréquence 11 et les circuits de démodulation cohérente différentielle en aval. Un générateur de code pseudo- aléatoire 16, équivalent au générateur 5 de l'émetteur, et une boucle d'acquisition et de poursuite 17 permettent de reproduire localement par le générateur 16 la réplique exacte et en phase temporelle du code pseudoaléatoire transmis par la liaison. On effectue ainsi une corrélation avec la séquence pseudo-aléatoire locale et l'on retrouve en sortie le signal Y(t) en fréquence intermédiaire. La démodulation en aval comporte un premier démodulateur cohérent différentiel 18 qui effectue une démodulation sur la période TB sur le signal comprimé et transposé en moyenne fré- quence et permet de restituer avec un décalage TB le message T(t) (signal G(t) forme d'onde Fig.2G) à l'exception des bits synchrones du début et du milieu du bit du message TM lorsque celui-ci représente un "1", les deux bits correspondants restitués étant systématique- ment faux (bits hachurés sur la Fig.2G). La démodulation du premier message M(t) s'effectue ensuite en utilisant le signal Y(t) retardé d'une période de bit TB dans un élément de retard 20. La sortie correspondante (forme d'onde Fig.2F) est appliquée à un circuit 21 d'addition modulo 2, o elle est additionnée avec le signal H(t) (forme d'onde Fig.2H) résultant du codage différentiel du signal G(t) dans un circuit de transcodage 22. La sortie 1(t) (forme d'onde Fig.2-I) du circuit 21 d'addition modulo- 2, est appliquée au démodulateur cohérent différentiel 23 qui effectue une démodulation sur la période TM et permet de restituer le message M(t). On peut éviter l'inconvénient des deux bits faux du signal G(t) (forme d'onde Fig.2G), à peu de frais lorsque le débit T(t) est beaucoup plus rapide que M(t), en introduisant systématiquement, d'une part, dans T(t) un bit supplémentaire représentant un "0" toutes les demi-périodes TM (Fig.3A) et d'autre part, dans le codage différentiel de T(t) ce même bit "0" toutes les périodes TM (Fig.3B), cette deuxième opération permettant en outre de se définir périodi- quement une référence pour le signal codé différentiel. La figure 4 représente un diagramme simplifié des boucles d'acquisition et de poursuite 17 du code pseudo-aléatoire, et du démodulateur cohérent 18. Le mélangeur 15 est subdivisé en deux, un premier mélangeur 15A utilisé pour l'acquisition et un deuxième mélangeur 15P utilisé pour la poursuite. Les circuits de boucle qui suivent ces mélangeurs sont indiqués respectivement par les blocs 17A et 17P et vont commander successivement un oscillateur local 17B lequel cadence par sa sortie le générateur 16 de code PA à une période qui correspond, après action des boucles, à celle TA du signal reçu. Le générateur de code PA, comme le générateur 6 de l'émetteur, peut consister en un registre à décalage rebouclé sur lui- même avec des circuits d'addition modulo 2 dans les boucles selon des techniques connues. La boucle d'acquisition 17A, 17B est destinée à positionner temporellement la séquence locale qui est laentlquc à la séquence reçue, avec une précision au moins égale à + TA/2 par rapport à cette dernière. Ceci étant atteint, le circuit d'acquisition commande alors un circuit de commutation 17C qui connecte la boucle de poursuite 17P à l'oscillateur 17B à la place de la boucle d'acquisition 17A. La boucle de poursuite 17P affine l'asservissement et maintient le calage temporel du code pseudo- aléatoire local fourni par le circuit 16 relativement au code pseudo- aléatoire reçu transporté par le signal SO appliqué aux mélangeurs 15A et 15P. Le circuit démodulateur cohérent différentiel 18 peut être formé comme on le verra dans la description ultérieure avec des circuits d'entrée, notamment un intégrateur, communs à ceux de la boucle d'acquisition 17A. Dans ces conditions il reçoit le signal YG de la sortie du mélangeur 15A à travers les circuits communs 173. Le circuit 18 est ensuite symbolisé par un circuit multiplicateur 18A et un circuit de retard 18B qui retarde le signal d'une période TB, Le signal d'entrée étant multiplié avec ce même signal retardé d'une période et le résultat étant comparé à zéro dans un compa- rateur 18C. En effet, compte tenu du transcodage différentiel effectué à l'émission le produit G(t) en sortie du comparateur à zéro 18C à sortie numérique permet de restituer les bits du message Tt. Le circuit de commutation 17D met en service après acquisition le circuit de retard 18B sur la voie de démodulation cohérente ce qui correspond au fonctionnement normal référencé "N". Les circuits principaux de la voie acquisition en aval du circuit multiplicateur 8ISA sont symbolisés par un comparateur à seuil 17E et par un circuit logique 17F de commande incrémentale de l'oscillateur 17B. La boucle de contrôle 13 permet de commander l'accord de l'oscillateur local 12 et d'autre part elle restitue les signaux de synchronisation de bit TM et TB. Ces signaux sont appliqués aux circuits 18, 23 et 17 pour en assurer leur synchronisation. La figure 5 représente un diagramme général du démodulateur cohérent différentiel 18 (ou 23). Le signal Y(t) appliqué à l'entrée de ce circuit provient, soit du mélangeur de transposition l1 lorsqu'on n'utilise pas le générateur de code pseudo-aléatoire 5 à l'émission, soit du mélangeur 15 lorsque le codage pseudo-aléatoire est utilisé. Dans ce dernier cas, la démodulation s'effectue sur un signal comprimé ce qui ne change en rien le fonctionnement du démodu- lateur. Le signal Y(t) est constitué par une onde sinusoïdale à la fréquence fo de transposition. Il peut s'écrire sous la forme M sinOtot, Wr étant la pulsation correspondant à la fréquence fo. Le o o coefficient M peut prendre la valeur +1 ou -1 selon le codage 0 ou qT correspondant effectué par le circuit modulateur I à l'émission. Après transposition de fréquence en 1 à la réception on retrouve un signal moyenne fréquence et on constate bien que l'expression précitée pour le signal Y(t) s'applique avec une amplitude multipliée par un coefficient +1 ou -1 selon l'état "1" ou "0" du signal SN de modulation. Le démodulateur comporte deux voies dans lesquelles ce signal est mélangé avec l'onde locale de fréquence fo issue de l'oscillateur local 14 ce mélange s'effectuant en quadrature de phase, c'est-à- dire que pour l'un des mélangeurs 210 l'onde locale est de la forme sin (Cor t +S ) par exemple, et pour l'autre mélangeur 220 elle est de o la forme cos (Wrot +?). La valeur T représente le déphasage entre o l'onde SI et ces ondes locales. On a considéré pour simplifier que le glissement de fréquence est nul et que la fréquence locale f est bien égale à la fréquence du signal Si. Les sorties des mélangeurs sont appliquées respectivement à des intégrateurs 230 et 240 qui sont remis à zéro à la période d'un bit, c'est-à-dire TM. Les sorties d'intégration sont appliquées ensuite aux échantillonneurs-bloqueurs 250 et 260 qui sont cadencés à la même période de bit avec un très léger décalage par rapport à l'intégrateur pour prélever la valeur l'intégration correspondante à la fin de la période de bit considérée. A la suite de ces premiers échantillonneurs-bloqueurs (appelés Sample and Hold en terminologie anglosaxonne) la valeur stockée à l'instant TM est prise en compte par un autre échantillonneur- bloqueur, respectivement 270 et 280. Les sorties des échantil- lonneurs 270 et 280 sont appliquées respectivement aux circuits multiplicateurs 290 et 30 qui reçoivent par leur deuxième entrée directement la sortie des premiers étages échantillonneurs 250 et 260. Les échantillonneurs 270 et 280 sont synchronisés à la période de bit TM et jouent ainsi le rôle d'un élément de retard de valeur TM entre la première et la deuxième moitié du bit. A l'instant t + 2TM on retrouve à la sortie du circuit 270 la valeur intégrée au cours de la première période de bit que l'on désigne par M(TM) cette valeur étant également multipliée par le cosinus du déphasage d. Du côté circuit 280 la sortie correspond, de manière équivalente, à l'expres- sion M(TM) sinf. Au même instant to + 2TM la sortie des échantil- lonneurs-bloqueurs 250 et 260 qui est appliquée directement aux multiplicateurs 290 et 30 correspond à la valeur intégrée durant la deuxième période de bit que l'on décrit sous la forme M(2TM) cos2 pour la branche supérieure et M(2TM) sin pour la branche infé- rieure. La multiplication en 29 et 30 permet d'élever au carré les coefficients cos Y et sin Y et l'addition faite ensuite dans le circuit 31 permet d'éliminer le déphasage. En sortie du circuit d'addition 31 on trouve le produit M(2TM). M(TM) qui représente les valeurs intégrées au cours de la première et deuxième périodes du bit considéré. On a fait abstraction dans la description de ce fonction- nement du code PA qui se trouve en fait éliminé par la corrélation en 15. Compte tenu du codage différentiel effectué à l'émission avant modulation 0 =Â, on se rend bien compte que la sortie de l'additionneur 31 a pour valeur -1 lorsque le bit du message à transmettre Tt correspond à un bit de valeur "1" et que ce produit est égal à +1 si le bit à transmettre a pour valeur "0". En conséquence, le circuit de décision qui restitue le message peut être constitué par le comparateur à zéro à sortie numérique 18C. Pour ne prendre en compte les sorties des multiplicateurs 290 et 30 et la sortie de l'additionneur 31 qu'à la fin de chaque période TM, un circuit échantillonneur-bloqueur 32 est interposé dans la chaîne et cadencé à cette période. Les figures 6 et 7 se rapportent à l'acquisition et à la poursuite du code pseudo-aléatoire A(t). La figure 6 représente une réalisation possible du circuit 17A d'acquisition. Les circuits 173 communs avec le démodulateur cohérent 13 comprennent les circuits 210 à 260 de la figure 4 précédente; les interrupteurs 17D1 et 17D2 sont sur la position acquisition indiquée par la lettre "A". On désigne par A(t) la séquence pseudo-aléatoire fournie par le générateur de code 16 et par A sinurot le signal de fréquence f issu du mélangeur 12, ces signaux étant appliqués aux mélangeurs corrélateurs 15A; le para- mètre A présente la valeur +1 ou -1 selon le bit "1" ou "0" du codage pseudo-aléatoire (Figs. 2-F et 2-G). Cette boucle d'acquisition se présente de manière similaire au circuit de démodulation compor- tant deux voies o les circuits 270 à 290 et 30 sont remplacés par les mélangeurs de multiplication 41 et 42. Les sorties de ces circuits multiplicateurs 41 et 42 sont appliquées au circuit d'addition 31 ce dernier étant suivi du circuit de comparaison 17E à seuil positif. Les sorties intégrées A(TM) cosú et A(TM) sinrespectivement sont multipliées par elles-mêmes dans les circuits 41 et 42 pour élever au carré les facteurs cos et sinI et pour retrouver en sortie de l'additionneur 31 la valeur A2(TM) correspondant à la période de bit considérée. Cette valeur est comparée à un seuil positif déterminé +VS en sorte d'éliminer les signaux parasites de bruit. La sortie du comparateur 17E commande de manière connue, par l'intermédiaire d'un circuit de décision logique 43, l'oscillateur 17B de manière à agir par incrément, de préférence de valeur égale à une demi- période TA/2 du code PA, sur la sortie de l'oscillateur qui constitue l'horloge H de synchronisation du générateur 16 de code pseudo- aléatoire. Le rattrapage s'effectue ainsi dans le sens désiré jusqu'à 5. ce que le signal en sortie de l'additionneur 31 devienne inférieur au seuil + VS fixé et que le calage de la boucle se trouve dans la plage + TA/2 près. Une première sortie numérique du circuit logique de décision 43 produit la commande de l'oscillateur 17B au moyen d'un circuit d'inhibition incrémental 44 interposé sur la sortie allant de l'oscillateur 17B au générateur de sauts de fréquence 16. Le fonctionnement des circuits 43 et 44 peut être le suivant. Le circuit logique 43 compare la valeur absolue de la sortie 17E à un seuil de référence VS1; tant que ce seuil n'est pas atteint, à des instants successifs correspondant au moins à la durée de code TM, la sortie S2 commande le décalage TA/2 par le circuit 44 du signal d'horloge H délivré par l'oscillateur 17B. Les instants précités sont de préférence distants d'un nombre entier de fois TM, par exempie deux ou trois fois TM, par exemple deux ou trois fois TM pour éviter les fausses acquisitions. Lorsque le seuil VSI est dépassé, le calage d'acquisition est effectué dans la plage désirée, et une deuxième sortie 52 du circuit logique 43 commande les circuits de commu- tation 17C, 17D1 et 17D2, provoquant la mise en marche de la boucle de poursuite 17P, l'arrêt de la boucle d'acquisition 17A et la mise en marche du démodulateur cohérent 13. On se reporte maintenant à la figure 7 qui représente la boucle de poursuite du code pseudo-aléatoire. Le signal S est appliqué à deux mélangeurs 15PI et 15P2 qui reçoivent respectivement le signal At décalé de + une demi-période TA/2. Ces signaux sont prélevés sur des sorties complémentaires S4 et S5 du générateur de code pseudo-aléatoire 16 qui délivre par la sortie S6 le signal At de la voie d'acquisition. La sortie de chacun de ces mélangeurs est appliquée à deux voies en parallèle analogues à celles déjà décrites à l'aide de la figure 5, avec des mélangeurs cohérents à l'entrée, par exemple 61 et 62 pour la sortie du mélangeur 15PI. Chacun des mélangeurs est suivi de circuits en série groupant, par exemple pour la voie issue du mélangeur 61, un intégrateur 63, un circuit 65 qui permet d'éliminer le signe de l'intégration et de n'en prendre que la valeur absolue, un premier circuit échantillonneurbloqueur 67, un deuxième circuit échantillonneur-bloqueur 69, un additionneur 71 et un circuit multiplicateur 73. Le circuit 65 peut être réalisé par exemple au moyen d'un comparateur à zéro et d'un circuit inverseur mis en service lorsque le signal est négatif. L'ensemble circuit 69 et additionneur 71 permet d'obtenir une intégration complète sur la période TM de bit. La sortie du deuxième mélangeur 15P2 est de même appliquée à deux voies en quadrature de phase avec deux mélangeurs d'entrée 81, 82. Les blocs 83 et 84 correspondent chacun à une succession telle que les circuits 63 à 74. Les sorties des additionneurs 75 et 85 sont comparées dans un circuit 80 et la différence S3 permet à travers le commutateur 17C fermé sur la position poursuite "P", de commander l'oscillateur contrôlé de manière progressive pour effectuer un rattrapage continu et fin du décalage temporel restant entre la séquence pseudo-alèatoire locaFe At, et celle incluse dans le signal reçu SO transpose. La réalisation des boucles d'acquisition et de poursuite est donnée à titre indicatif. On notera, par exemple, que la réalisation de la boucle d'acquisition peut être encore aménagée différemment en utilisant les mélangeurs 290 et 30 à la place des mélangeurs 41 et 42; ceci peut être obtenu en déplaçant les commutateurs 17D1 et 17D2 sur les liaisons parvenant aux circuits échantillonneurs 270 et 280 ou sur les connexions directes allant des échantillonneurs 250 et 260 aux mélangeurs 290 et 30 respectivement, ou encore comme indiqué sur la Fig. 8 en utilisant des commutateurs 17D pour court- circuiter les échantillonneurs-bloqueurs 270 et 280 durant la phase d'acquisition. RE YENDICATIONS 1. Système de transmission numérique pour la transmission simultanée d'un premier message binaire M(t) de période TM et d'un deuxième message binaire T(t) de période TB inférieure à celle du premier message binaire et multiple de celle-ci, le système compor- 5.tant: - à l'émission - des moyens de transcodage (3, 4) pour effectuer un codage différentiel du premier message M(t) et du deuxième message T(t) ; - un circuit d'addition modulo-2 (7) pour additionner les messages transcodés (DM(t), B(t)), la sortie de ce circuit d'addition constituant un signal de modulation; - un modulateur de phase 0-1 d'une onde porteuse (SP) avec ledit signal de modulation (SN); - des moyens générateurs du signal de porteuse (2), du code pseudo-aléatoire (5) et des signaux de synchronisation des circuits, d'émission (6) - et à la réception: - un mélangeur (11) pour transposer le signal reçu avec une onde d'oscillation locale (12), contrôlé par une boucle; (13) - un premier circuit démodulateur cohérent différentiel (18) recevant la sortie du deuxième mélangeur et effectuant un démodulation sur la période TB du deuxième message pour restituer ce signal T(t); - un circuit de retard (20) correspondant à la période TB du deuxième message auquel est appliqué la sortie du deuxième mélangeur; - un circuit de codage différentiel (22) qui reçoit le deuxième message restitué; - un circuit d'addition modulo-2 (21) qui reçoit la sortie du circuit de retard (20) et du circuit codeur différentiel (22) et qui alimente un deuxième circuit démodulateur cohérent diffé- rentiel (23) qui effectue une démodulation sur la période TM du premier message et restitue ce dernier M(t). 2. Système selon la revendication 1, caractérisé en ce qu'il comporte, en outre: - à l'émission, des moyens d'élargissement du spectre avec un deuxième circuit d'addition modulo-2 (8) pour additionner la sortie dudit circuit d'addition modulo-2 avec un code pseudo-aléatoire de période TA sous-multiple entier de la période TB du deuxième message, la sortie de ce deuxième circuit d'addition constituant le signal de modulation (SN); - et à la réception, un deuxième mélangeur (15) constituant un corrélateur qui reçoit par une première entrée le signal transposé issu dudit mélangeur et par une deuxième entrée un code pseudo- aléatoire local issu d'un générateur (16), ledit générateur étant contrôlé par des circuits boucles d'acquisition et de poursuite (17). 3. Système selon la revendication 1 ou 2, caractérisé en ce que la boucle d'acquisition (17A) et le premier circuit démodulateur cohérent différentiel (18) comportent des circuits d'entrée communs (173) dans lesquels le signal transposé est intégré sur une période de bit, la partie restante du démodulateur comportant un circuit multiplicateur (18A) , et un circuit de retard (18B) pour multiplier ce signal transposé et intégré sur un bit avec le signal transposé et intégré sur le bit précédent, ceci pour chaque période de bit (TB) considérée, le résultat étant appliqué à un comparateur à zéro (18C) qui restitue le message binaire (Gt). 4. Système selon la revendication 3, caractérisé en ce que les circuits communs comportent deux voies alimentées en parallèle par ledit signal transposé, et comportant successivement, pour chaque voie, un mélangeur (210, 220) pour faire battre cette onde d'entrée avec une onde locale, puis un circuit intégrateur (230, 240) suivi d'un circuit échantillonneurbloqueur (250, 260), les mélangeurs étant alimentés par des ondes locales de même fréquence mais en quadrature de phase, le circuit de démodulation cohérente compor- tant ensuite, un échantillonneur-bloqueur pour chaque voie (270, 280) suivi d'un mélangeur (290, 30) recevant par une deuxième entrée le signal d'entrée de l'échantillonneur associé, les sorties de ces derniers mélangeurs étant appliqués à un circuit d'addition (31) lequel alimente àtravers un circuit d'échantillonneur-bloqueur (32) un circuit de comparaison à zéro (13C). 5. Système selon la revendication 4, caractérisé en ce que la boucle d'acquisition est obtenue en connectant la sortie des circuits communs (173) à deux mélangeurs respectivement pour multiplier le signal par lui-même (41, 42), les sorties de ces mélangeurs étant appliquées auxdits circuits d'addition (31) dont la sortie est appli- quée à un comparateur à seuil (17E) connecté à un circuit de commande incrémental (17F) d'un oscillateur local (17B) qui synchronise le générateur local de code pseudo-aléatoire (16). 6. Système selon la revendication 5, caractérisé en ce qu'il comporte, à la réception, des circuits de commutation (17C, 17D) pour commuter la boucle de poursuite à la place de la boucle d'acquisition après acquisition, et pour connecter lesdits circuits communs (173) à la partie restante du circuit démodulateur cohérent (13) après acquisition.