FR 2608335 A1 19880617 FR 8717167 A 19871209 La présente invention se rapporte, de façon générale, à des circuits dits micrologiques, c'est-à-dire des circuits logiques fabriqués selon la technique des circuits intégrés en "condensant" un grand nombre de fonctions logiques de base et complexes (circuits logiques) en un seul dispositif semi-conducteur intégré de façon monolithique, selon les techniques de LSI (Large Scale Integration, intégration à grande échel- le) ou VLSI (Very Large Scale Integration, intégration à très grande échelle). Conformément à ces techniques, un grand nombre d'éléments logiques également complexes, tels que des décades binaires, des regi- stres à décalage, etc, peuvent être mis en oeuvre sur une pastille unique. Plus particulièrement, l'invention se rapporte à des circuits logiques CMOS, c'est-à-dire des circuits intégrés fabriqués selon la technologie dite MOS complémentaire (Metal Oxide Semiconductor, semi-conducteur à oxyde métallique), en utilisant des transistors superficiels à effet de champ à canal P et canal N. Les circuits CMOS ont le grand avantage de dissiper de la "puissance" uniquement pendant des transitions de signaux électriques internes et d'entrée et/ou de sortie. En d'autres termes, si des niveaux continus sont appliqués à un circuit CMOS, ce circuit, même s'il est correcte- ment alimenté, présentera une absorption de courant (définie par Icc= courant d'alimentation au repos ou courant de repos) qui est seulement égal au courant de fuite de jonctions internes du circuit polarisé en inverse. Pour des circuits CMOS, SSI (Short Scale Integration, intégra- tion à petite échelle) et MSI (Medium Scale Integration, intégration à moyenne échelle) c'est-à-dire avec un nombre total de transistors qui peut atteindre environ 500, le courant Icc, dans des conditions de repos, c'est-à-dire dans des conditions statiques des signaux appliqués aux entrées (avec des niveaux logiques de 0 ou 1 respectant les limites des niveaux logiques Vil et Vih) est de l'ordre de Icc = 10-6 A = 1 tA Dans des circuits CMOS intégrés, à groupement plus dense, des techno- logies LSI ou VLSI modernes, une telle valeur peut même être réduite de deux ou trois ordres d'amplitude à température ambiante, de sorte que le courant d'attente ou courant de repos devienne un courant de quelques nanoampères (nA) seulement. Ainsi qu'il est facile de l'appré- cier, une telle caractéristique rend la micrologique CMOS extrêmement avantageuse par rapport à d'autres familles de micrologique et particu- lièrement vis-à-vis de celle qui, du fait de ses caractétstiques extraor- dinaires de grande vitesse, a dominé le domaine de la logique standard (fonctions logiques de base constituant le "tissu de connexion" ou "liant" pour agréger sur des cartes complexes LSI ou VLSI des disposi- tifs micrologiques intégrés): ceci est la famille TTL (Transistor-Transis- tor Logic, logique transistor-transistor). De telles micrologiques TTL présentent en fait l'inconvénient d'un courant de repos qui peut varier entre plusieurs centaines de microampères (ô A) et quelques milliam- pères (mA). D'autre part, aujourd'hui de nombreux appareils et/ou dispositifs logi- ques fabriqués selon la technologie CMOS sont souvent conçus pour être connectables à la sortie de portes logiques TTL. Dans ces cas-là, le circuit CMOS est également connu comme micrologique HCT (de High Speed CMOS - CMOS à grande vitesse -, TTL compatible). Dans de telles situations, la porte, c'est-à-dire l'étage d'entrée de la logique HCT, doit être capable d'accepter les pires niveaux de sortie dispo- nibles d'une porte de sortie logique TTL et d'en établir une discrimina- tion, c'est-à-dire 1 (Logique TTL) équivalant à VOHTTLmin = 2,4 V t (Logique TTL) équivalant à VOLTTLmax = 0,4 V avec une immunité suffisante au bruit, de sorte que VINHmin = 2,0 V et VINLmax = 0,8 V. Dans ces conditions, la tension de seuil de déclenchement, pour laquelle l'étage d'entrée du circuit logique CMOS est conçu, est égale à 2,0 + 0,8 = 1,4 V Ceci s'obtient dans la pratique en assurant un étage de liaison d'entrée convenable afin de garantir la compatibilité nécessaire entre les si- gnaux venant des circuits TTL et le circuit CMOS. Afin d'éviter des problèmes de transitions erratiques à l'équilibre des entrées, une hystérésis de tension est mise en oeuvre pour forcer un déséquilibre des tensions de référence d'entrée. Dans maintes applications, en outre, les données venant de la logique TTL sont échantillonnées sous contrôle de fréquence par une horloge système pour être stockées à l'intérieur des circuits CMOS. Selon la technique antérieure, à une entrée d'un circuit logique CMOS, ces deux fonctions typiques sont mises en oeuvre en recourant à un premier étage de liaison pour assurer, ainsi qu'il a été mentionné, la compatibilité de valeur de seuil de déclenchement (TTL/CMOS), suivi d'un étage d'inversion de phase (inverseur) (IN.) pour rétablir la phase correcte du signal. Ce dernier est par conséquent présenté à l'entrée d'un premier étage (étage "maître") d'un circuit mémoire "maître-escla- ve" à deux étages, par exemple bascule 3K. La porte d'entrée de l'étage "maître", ainsi que la porte de transfert de l'étage "esclave" sont commandées par une horloge de système au moyen de commutateurs convenables. Un tel circuit d'entrée d'un ensemble de circuits CMOS peut être représenté par le schéma de la figure 1. Les étages "maître" et "escla- ve" étant identifiés par les carrés respectifs en pointillés, M pour l'étage "maître" et S pour l'étage "esclave". Un signal d'horloge commande les commutateurs SW en mode synchrone et en opposition de phase entre eux, conformément à la combinaison suivante: SW1 MARCHE SW2 ARRET SWI' ARRET SW2' MARCHE et vice-versa. Le fonctionnement d'un tel circuit est bien connu. De façon typique, avec le front descendant (flanc antérieur) du signal d'horloge, les données d'entrée sont saisies par le premier étage (M) (c.-à-d. SWI MARCHE; SW2 ARRET; SW1i' ARRET; SW2' MARCHE) et avec le front ascendant (ou flanc postérieur) qui suit du signal d'horloge, les données sont transférées au second étage (S), o elles sont mémorisées (c.-à-d. SWI ARRET; SW2 MARCHE; SWI' MARCHE et SW2' ARRET). Les circuits le plus couramment utilisés pour la mise en oeuvre d'un étage de liaison d'entrée TTL/CMOS sont La bascule de Schmitt avec seuil de déclenchement compris entre la tension maximale relative à l'état logique bas (l) et la tension minima- le relative à l'état logique haut (1); ou un circuit comparateur avec une hystérésis définie capable de permettre à la tension d'entrée de descendre jusqu'à la valeur Vss. Le schéma de principe d'une bascule de Schmitt CMOS est montré dans la figure 2. Un circuit comparateur d'hystérésis CMOS, dans lequel la tension d'en- trée peut descendre jusqu'à la tension Vss, est montré par le schéma de principe de la figure 3. Dans chaque cas, en prenant en considération le comportement dans le temps du circuit d'entrée CMOS (qui peut être identifié comme se terminant à la sortie de l'étage "maître"), on peut observer que les données présentées au circuit d'entrée CMOS seront présentes à la sortie de l'étage M après un certain laps de temps correspondant à la somme des retards introduits par les divers étages. Ce comportement du circuit d'entrée en fonction du temps est indiqué par le schéma de la figure 4. De façon claire, le retard introduit est donné par t = tl + t2 + t3 - t4 o: tl est le retard introduit par l'étage TTL/CMOS de liaison de compatibilité; t2 est le retard introduit par l'inverseur (IN) pour rétablir la phase correcte du signal; t3 est le retard introduit par le commutateur SWI; et t4 est le retard introduit par l'inverseur (INI) De tels retards imposent évidemment des limites au rendement du circuit pour autant que la durée minimale des données (signal) à l'en- trée doit être supérieure à la somme de tl + t2 + t3, avec des ré- flexions négatives évidentes sur la vitesse de tranfert des données à l'intérieur du circuit CMOS. Un objet principal de la présente invention est de réduire le retard introduit par un circuit de liaison d'entrée des circuits logiques CMOS. Cet objectif et d'autres avantages sont obtenus au moyen du circuit CMOS de la présente invention. D'après cette invention, le recours à des étages de liaison de compati- bilité TTL/CMOS et à des étages inverseurs de phase distincts places avant l'entrée d'un étage maître (M) (ou d'un étage "bascule" généri- que) n'est plus nécessaire. On obtient cela en modifiant un tel étage maître ou "bascule" de façon à utiliser comme étage inverseur pour la saisie des données un étage de liaison compatible TTL/CMOS, c'est-à- dire en "combinant" les deux fonctions de rendre le circuit CMOS compatible aux signaux venant de la logique TTL, et d'échantilloner les données d'entrée sous le contrôle de fréquence exercé par l'horloge système. Ceci permet de réduire le retard introduit par un tel circuit d'entrée CMOS à la somme seulement des retards d'un commutateur et d'un étage unique inverseur à compatibilité TTL/CMOS. Par conséquent, le circuit logique CMOS pour l'échantillonnage des données sous la forme d'états logiques "e' et "1" venant des circuits logiques TTL, sous la commande de fréquence par une horloge système, comprend - un premier commutateur entre une borne d'entrée du circuit et l'entrée d'un étage de liaison à compatibilité TTL/CMOS 7- - la sortie dudit étage de liaison TTL/CMOS étant connectée, par un étage inverseur de phase (inverseur) suivi d'un second commutateur, à l'entrée dudit étage de liaison TTL/CMOS; - lesdits premier et second commutateurs étant pilotés de façon syn- chrone et en opposition de phase avec un signal d'horloge. Essentiellement, le circuit de l'invention peut être illustré schémati- quement par le schéma de la figure 5. L'étage inverseur de liaison à compatibilité TTL/CMOS peut être n'importe quel circuit connu, notablement utilisé dans ce but confor- mément à la technique antérieure. Selon une réalisation préférée, un tel étage à compatibilité est une bascule de Schmitt du type présenté dans la figure 2. Selon une autre réalisation préférée, l'étage à compa- tibilité TTL/CMOS est un circuit comparateur d'hystérésis du type montré dans la figure 3. Par-dessus tout, ainsi qu'on l'observe facilement en comparant le sché- ma synoptique d'un circuit de la technique antérieure, tel que présenté dans la figure 1, et le schéma synoptique d'un circuit conformément à la présente invention, tel que présenté dans la figure 5, la présente invention permet d'éliminer deux inverseurs. Le schéma du comportement en fonction du temps du circuit de l'inven- tion est présenté dans la figure 6, o l'on observe que le retard intro- duit par le circuit logique CMOS d'échantillonnage des données, c'est-à- dire en le rapportant à la sortie du premier étage maître, est donné par la somme uniquement des retards t3 et tl, que l'on peut attribuer respectivement au commutateur SWI et à l'étage inverseur à compati- bilité TTL/CMOS. Les avantages procurés par le circuit de l'invention sont évidents. Toutes les autres conditions, telles que la technologie de fabrication, étant égales, le circuit de l'invention introduit un retard nettement plus petit par rapport aux circuits connus. De plus, l'utilisation du circuit de l'invention à la place des circuits connus permet de n'exiger qu'une surface réduite pour la totalité de l'étage d'entrée CMOS. Ainsi qu'il serait évident pour le technicien compétent, le circuit de l'invention peut être utilisé dans diverses applications de circuit, diffé- rentes de celle décrite dans l'exemple des figures, qui représente essentiellement l'application de l'invention à un étage CMOS maître- esclave. Par exemple, le circuit de l'invention peut être utilisé dans des bascules à entrées multiples, telles qu'un élément de mémoire à bascule, et à d'autres fins aussi. REVENDICATIONS 1. Circuit logique CMOS pour échantillonner des données sous la forme d'états logiques ".' et "1" en provenance de circuits logiques TTL sous commande de fréquence par une horloge de système, caractérisé en ce qu'il comprend: un premier commutateur entre une entrée du circuit CMOS et l'entrée de l'étage de liaison à compatibilité TTL/CMOS; la sortie dudit étage de liaison à compatibilité TTL/CMOS étant connectée par l'intermédiaire d'un étage inverseur suivi d'un second commutateur, à l'entrée dudit étage de liaison TTL/CMOS; lesdits premier et second commutateurs étant commandés de façon synchrone et en opposition de phase par un signal d'horloge. 2. Circuit logique selon la revendication 1, caractérisé en ce que ledit étage de liaison à compatibilité TTL/CMOS est un circuit à bascule de Schmitt suivi par un inverseur pour rétablir la phase du signal. 3. Circuit selon la revendication 1, caractérisé en ce que ledit étage de liaison à compatibilité TTL/CMOS est un circuit comparateur d'hys- térésis suivi d'un inverseur pour rétablir la phase du signal. 4. Circuit conforme à l'une quelconque des revendications qui précédent, caractérisé en ce que la sortie dudit circuit pour l'échantillonnage des données est connectée à l'entrée d'un étage esclave formé d'un premier commutateur suivi d'un premier inverseur; la sortie dudit premier inverseur étant connectée à l'entrée de celui-ci par un second inverseur et un second commutateur; lesdits premier et second commutateurs dudit étage esclave étant commandés en synchronisme et en opposition de phase entre eux et par rapport auxdits premier et second commutateurs dudit circuit pour l'échantillonnge des données par un signal d'horloge commun.