FR 2607990 A1 19880610 FR 8717174 A 19871209 La présente invention concerne de façon générale un limiteur numérique, plus particulièrement un limiteur numérique conçu pour être utilisé pour limiter l'amplitude d'un signal vidéo dont la distorsion d'ouverture, ou définition dégradée, a été corrigée. Sur la figure 1 des dessins annexes, il est représenté un circuit de traitement classique d'un signal vidéo délivré par exemple par une caméra videéo. Comme on peut le voir sur la figure 1, un signal vidéo d'entrée Si est converti, par un convertisseur analogique-numérique 31, en un signal numérique de 8 bits par échantillon. Le signal vidéo binaire direct de 8 bits fourni par le convertisseur analogique-numérique 31 est délivré à un circuit additionneur 32 ainsi qu'à un circuit 33 générateur de signal de correction d'ouverture. Un signal de correction d'ouverture binaire décalé de 8 bit SAp est délivré par ce circuit au circuit addition- neur 32, o le signal de correction d'ouverture SAp est ajouté au signal vidéo de manière à produire un signal vidéo de 9 bits ayant ses parties de bord accentuées. Dans ce cas, on suppose que l'étendue de la donnée de 8 bits, par exempte de "00" à "FF" (hexadécimal) correspond à une étendue de la donnée de 9 bits allant de "80" à "180" (hexadécimal). Ainsi, le signal vidéo de 9 bits produit par addition du signal de correction d'ouverture SAp au signal vidéo de 8 bits peut se trouver hors de l'étendue de "80" à "180". De plus, des circuits postérieurs sont destinés à traiter une donnée de 8 bits qui est identique au signal vidéo numérique initial, si bien que la partie en excès de la donnée produit par l'addition doit être limitée dans sa partie en dépassement. A cet effet, le signal vidéo de 9bits venant du circuit additionneur 32 est délivré à un limiteur numérique 34 dans lequel la partie de la donnée se trouvant à l'extérieur de l'étendue de "80" à "180" subit une limitation d'amplitude de façon qu'on puisse en extraire une donnée de 8 bits se trouvant à l'intérieur de l'étendue de "00" à "FF". Le signal vidéo de 8 bits venant du limiteur numérique 34 est délivré, par exemple par l'intermédiaire d'un circuit 35 de correction de gamma traitant la donnée de 8 bits, à un convertisseur numérique-analogique 36 à partir duquel est extrait un signal vidéo analogique So. Le limiteur numérique 34 de la figure 1 peut être un circuit qui effectue des opérations de limitation telles qu'une donnée au-dessus de "180" (hexadécimal) est simplement remplacée par une donnée de 8 bits maximale, c'est-à-dire "11111111" et une donnée au-dessous de "180" est remplacée par une donnée de 8 bits minimale "00000000". Toutefois, si le signal ainsi limité est soumis à une conversion numérique-analogique, des composantes de haute fréquence sont produites dans le signal analogique délivré. De plus, si un circuit d'interpolation présentant un effet de maintien de dimension zéro est utilisé à l'étage postérieur du convertisseur numérique-analogique, du fait de la rotation de phase provoquée par la caractéristique de retard de groupe du filtre d'interpolation, on peut craindre que des défectuosités, par exemple une surmodulation, ou un effet analogue, se produisent dans le signal de sortie si un signal possédant certaines compo- santes de fréquence lui est délivré. On peut également considérer, pour le limiteur numérique 34 de la figure 1, un montage formé de tables de conversion emmaga- sinées par exemple dans une mémoire morte ou un moyen analogue et possédant une caractéristique d'entrée-sortie (caractéristique du limiteur) telle que présentée sur la figure 2. Comme on peut mieux le voir sur la figure 2, la pente de la courbe au voisinage de la valeur limite supérieure "FF" dans la direction du blanc et la valeur limite inférieure "00" dans la direction du noir s'arrondit de manière à supprimer la surmodulation et la sous-modulation, constituant un défaut du limiteur numérique ci-dessus mentionné, que provoque le filtre d'interpolation après la conversion numérique- analogique. Ainsi, le signal vidéo est soumis à une opération de limitation dite adoucie. A l'aide du montage ci-dessus décrit servant à effectuer l'opération de limitation adoucie, les données se trouvant à l'intérieur des limites supérieure et inférieureet non seulement au voisinage des limites supérieure et inférieure sont également comprimées, si bien que la linéarité de la courbe caractéristique se détériore. Par conséquent, c'est un but de l'invention de fournir un limiteur numérique qui peut éliminer les inconvénients ci- dessus mentionnés que l'on rencontre dans la technique antérieure et exécuter une bonne opération de limitation adoucie. Pour atteindre ce but, l'invention propose un circuit de limitation numérique permettant de limiter un signal numérique d'entrée ayant n+1 bits, o n est un entier positif, de façon qu'un signal numérique de sortie à n bits soit produit, le circuit de limitation comprenant: (a) une borne d'entrée recevant le signal numérique d'entrée à n+1 bits; (b) un moyen de détection de niveau de signal recevant les compo- santes du signal numérique d'entrée correspondant au bit de plus grand poids et au bit de deuxième plus grand poids afin de détecter si le niveau L du signal numérique d'entrée se trouve à l'intérieur de l'intervalle exprimé ci-dessous: 2 signal numérique d'entrée à n+1 bits en un signal numérique con- verti à n bits; (e) un moyen générateur de signal modifié qui produit un signal modifié constitué d'un signal numérique possédant une valeur extrême de signal numérique à n bits et un signal numérique possé- dant la valeur moyenne de la valeur extrême et du signal numérique converti; et (f) un moyen de sélection commandé par le signal de commutation et servant à sélectionner l'un des signaux que constituent le signal modifié et le signal numérique converti de manière que le signal numérique de sortie à n bits soit obtenu du moyen de sélection. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexes, o les numéros de référence identiques désignent des éléments et parties identiques, et o: - la figure 1 est unschéma de principe montrant un circuit de traitement de signal vidéo antérieurement proposé; - la figure 2 est un graphe montrant la caractéristique d'entrée-sortie d'un limiteur numérique; - la figure 3 est un schéma de principe montrant un mode de réalisation d'un circuit de traitement de signal vidéo selon l'invention; - les figures 4A à 4L sont des diagrammes temporels montrant comment un signal d'entrée est traité par le circuit de la figure 3; - la figure 5 est un diagramme montrant comment une donnée en dépassement est modifiée; - la figure 6 est un schéma de principe montrant un deuxième mode de réalisation de l'invention; - la figure 7 est un graphe montrant des caractéristiques (caractéristiques d'atténuation et de retard) d'un filtre d'inter- polation; - la figure 8 est un graphe montrant les caractéristiques (caractéristique de fréquence) d'un filtre passe-bas; - la figure 9 est un schéma de principe montrant plus particulièrement une forme pratique du circuit du deuxième mode de réalisation présenté sur la figure 6; et - les figures 10A à 10J sont des diagrammes temporels montrant des formes d'onde de signaux pris en des points A à J de la figure 9. Un premier mode de réalisation d'un limiteur numérique selon l'invention va ci-après être décrit en relation avec la figure 3. Sur la figure 3, le numéro de référence 1 désigne une borne d'entrée, qui reçoit un signal vidéo de 9 bits SID délivré par exemple par l'additionneur 32 de la figure 1. Chaque bit du signal vidéo SID délivré à la borne d'entrée 1 est appliqué à une borne D de chacun de neuf circuits basculeurs de type D formant un sélecteur de signal 2. Parmi les signaux délivrés par les bornes de sortie des circuits basculeurs, le sélecteur de signal 2 déLivre à l'une de ses bornes de sortie un signal de 8 bits S'2 formés de bits de donnée, chacun positionné sur la même valeur que la valeur du bit de plus grand poids (MSB), c'est-à-dire le bit 9, du signal vidéo SID, qui est délivré à un contact fixe L d'un circuit de commutation 3. Le signal S'2 présente une valeur "11111111" (correspondant à "FF" en hexadécimal) lorsque le bit de plus grand poids MSB de la donnée du signal vidéo SID se trouve au niveau haut, à savoir "1" et une valeur "00000000" (correspon- dant à "00" en hexadécimal) lorsque le bit MSB de la donnée du signal vidéo SID se trouve au niveau bas, c'est-à-dire "0". En d'autres termes, le signal S'2 est positionné à la valeur maximale ou à la valeur minimale de la donnée de 8 bits en fonction de la valeur positionnée pour le bit MSB du signal vidéo SID. Le sélec- teur de signal 2 délivre en outre à l'autre de ses bornes de sortie un signal de 8 bits S2 constitués des huit bits de donnée qui constituent les composants du signal vidéo de 9 bits SID à l'exception de son bit de deuxième plus grand poids 2SB (le bit 8), qui est délivré à un contact fixe H du circuit de commutation 3. Le signal S2 est converti de façon que l'étendue du signal vidéo de 9 bits SID allant de "80" à "180" (exactement "17F") correspon- de à l'étendue de la donnée de 8 bits allant de "00" à "FF". Plus spécialement, les valeurs de "80" à "17F" de la donnée de 9 bits peuvent exprimer sous ta forme de "010000000" à "101111111" en notation binaire, si bien que la donnée de 8 bits formées de 8 bits ne comprenant pas le bit 2SB de chacune des données de 9 bits s'étendent "00000000" à "11111111", ou bien de "00" à "FF" en hexadécimal. Le signal de sortie S3 du circuit de commutation 3 est délivré à une borne D d'une bascule de type D 4. Ensuite, un signal 54 délivré à une borne de sortie Q de la bascule de type D 4 est délivré à un contact fixe H d'un circuit de commutation 5. Le signal S2 délivré à l'autre borne de sortie du sélec- teur de signal 2 est rendu tel que son niveau de signal soit réduit de moitié par un dispositif 6 d'ajustement de niveau, après quoi il est délivré à un contact fixe L d'un circuit de commutation 7. Le signal S2 est également délivré via un inverseur 8 à un circuit d'ajustement de niveau 9 qui réduit à la moitié le niveau du signal S2. Ensuite, le signal S2 ayant son niveau réduit de moitié est délivré via un inverseur 10 à un contact fixe H du circuit de commutation 7. Le circuit de commutation 7 reçoit également Le niveau bas ou haut du signal S'2, au titre de signal de commuta- tion SW1, lequel est délivré à la première borne de sortie du sélecteur de signal 2. Le circuit de commutation 7 commute de façon à être respectivement connecté à son contact H lorsque le signal S'2 présente le niveau haut "1" et à son contact L lorsque le signal S'2 présente le niveau bas "0". Lorsque le bit MSB (le bit 9) du signal vidéo SID est à son niveau bas "0", le signal de commutation SW1 est également positionné sur le niveau bas "0", si bien que le circuit de commutation 7 est connecté au contact L. Par conséquent, le circuit de commutation 7 délivre un signal S7 qui est égal à un signal dont le niveau est égal à la moitié du signal S2, c'est-à- dire une donnée indiquant une valeur moyenne de la valeur limite inférieure "00000000" ("00" en hexadécimal) de la donnée de 8 bits et du signal S2. Inversement, lorsque le MSB (le bit 9) du signal vidéo SID est au niveau haut "1", le signal de commutation SW1 est également positionné sur le niveau haut "1", si bien que le circuit de commu- tation 7 est connecté au contact H. Par conséquent, le circuit de commutation 7 délivre un signal S7 qui est obtenu par inversion du signal S2, réduction de son niveau à la moitié, puis de nouveau inversion, c'està-dire une donnée indicative d'une valeur moyenne de la valeur limite supérieure "11111111" ("FF" en hexadécimal) et du signal S2' Le signal de sortie S7 du circuit de commutation 7 est délivré à un contact fixe L du circuit de commutation 5. Le signal de sortie S5 du circuit de commutation 5 est délivré à un contact fixe H d'un circuit de commutation 11. Le signal de sortie S7 du circuit de commutation 7 est également délivré à une borne D d'un circuit basculeur de type D 12. Le signal produit sur la borne de sortie Q du circuit basculeur 12 est délivré à une borne D d'un circuit basculeur 13. Le signal S13 délivré à la borne de sortie Q du circuit basculeur 13 est ensuite délivré à un contact fixe L du circuit de commutation 11. Le signal de sortie du circuit de commutation 11 est délivré à une borne de sortie 14 au titre de signal vidéo de sortie SoD. La donnée du bit MSB (le bit 9) et du bit 2SB (le bit 8) du signal vidéo SID délivré à la borne 1 est fournie à un circuit OU exclusif (ci-après appelé plus simplement le circuit EX-OR) 15. Le signal de sortie S15 du circuit EX-OR 15 passe au niveau haut "1" lorsque le signal vidéo SID satisfait la relation "010000000" relation ci-dessus. Le signal de sortie S15 du circuit EX-OR 15 est délivré à une borne D d'une bascule de type D 21 formant un circuit 20 générateur de signal de commutation. Le signal délivré à une borne de sortie Q du circuit basculeur 21 est fourni à une borne D d'un circuit basculeur de type D 22. Le signal de sortie S15 du circuit EX-OR 15 et les signaux délivrés aux bornes Q respectives des circuits basculeurs 21 et 22 sont fournis à un circuit OU 23 dont le signal de sortie est fourni au circuit de commutation 3 comme signal de commutation SW2. Le circuit de commutation 3 est connecté au contact H lorsque le signal de commutation SW2 est au niveau haut "1" et au contact L lorsque le signal de commutation SW2 est au niveau bas "0". Le signal de sortie S15 du circuit EX-OR 15 et un signal délivré à une borne de sortie d'inversion Q du circuit basculeur 21 sont tous deux fournis à une porte NON-ET 24. Le signal de sortie du circuit NON-ET 24 est fourni à une borne D d'un circuit bascu- leur de type D 25 qui délivre à sa borne de sortie Q un signal qui est fourni au circuit de commutation 5 comme signal de commu- tation SW3. Le circuit de commutation 5 est connecté au contact H lorsque le signal de commutation SW3 est au niveau haut "1" et au contact L lorsque le signal de commutation SW3 est au niveau bas "0". Un signal délivré à la borne de sortie Q du circuit basculeur 21 et un signal délivré à la borne de sortie d'inversion Q du circuit basculeur 22 sont tous deux fournis à un circuit OU 26. Le signal de sortie du circuit OU 26 est fourni à une borne D d'un circuit basculeur de type D 27. Le signal délivré à une borne de sortie Q du circuit basculeur 27 est fourni au circuit de commu- tation 11 comme signal de commutation SW4. Ainsi, le circuit de commutation 11 est connecté au contact H lorsque le signal de commutation SW4 est au niveau haut "1" et au contact L lorsque le signal de commutation SW4 est au niveau bas "O". On considère maintenant le cas o un signal video SID tel que représenté sur la figure 4A est fourni à la borne d'entrée 1 du circuit de traitement de signal vidéo présentant la structure ci-dessus décrite. Tout d'abord, on suppose que les parties marquées par un signal en croix "x" dans le signal SID de la figure 4A sont celles qui ne satisfont pas la relation "010000000" ("80" tion d'amplitude au titre de parties limitées en amplitude. Ensuite, le signal S15 du circuit EX-OR 15 passe au niveau bas "O" en réponse aux parties indiquées par "x" sur le signal SID et au niveau haut "1" en réponse aux autres parties de ce signal, comme représenté sur la figure 4B. Par conséquent, le signal de commutation SW2 délivré par le circuit OU 23 au circuit de commutation 3 devient tel que présenté sur la figure 4C, le signal de commutation SW3 fourni par le circuit basculeur 25 au circuit de commutation 5 devient tel que représenté sur la figure 4D, et le signal de commutation SW4 fourni par le circuit basculeur 27 au circuit de commutation 11 devient tel que représenté sur la figure 4E, respectivement. Le signal S2 délivré à la première borne de sortie du sélecteur de signal 2 possède la même forme d'onde que le signal vidéo SID, mais est retardé d'une impulsion d'horloge par rapport au signal vidéo SID, comme représenté sur la figure 4F. Sur la figure 4F, les parties marquées par un signe en croix "x" en trait interrompu correspondent aux parties limitées en amplitude du signal vidéo SID. Puisque le circuit de commutation 3 est connecté au contact H lorsque le signal de commutation SW2 se trouve au niveau haut "1" et au contact L lorsque le signal de commutation SW2 se trouve au niveau bas "0", le signal de sortie S3 du circuit de commutation 3 devient tel que représenté sur la figure 4G. Plus spécialement, le signal de sortie S3 est égal au signal S2 lorsque le signal de commutation SW2 est au niveau haut "1" et au signal S'2 lorsque le signal de commutation SW2 est au niveau bas "0". Le signal de sortie S4 délivré à la borne de sortie Q du circuit basculeur 4 possède la même forme d'onde que le signal de sortie S3 du circuit de commutation 3, mais est retardé d'une impulsion d'horloge par rapport au signal S3, comme représenté sur la figure 4H. Comme décrit ci-dessus, le signal de sortie S7 du circuit de commutation 7 représente la donnée de valeur moyenne de la valeur extrême inférieure de la donnée de 8 bits "00000000" ("00" en hexadécimal) et du signal S2 lorsque le bit MSB (le bit 9) du signal vidéo SID se trouve au niveau bas "0" et la donnée de valeur moyenne de la valeur extrême supérieure de la donnée de 8 bits "11111111" ("FF" en hexadécimal) et du signal S2 lorsque le bit MSB (le bit 9) du signal vidéo SID est au niveau haut "1". Sur la figure 4I, les parties marquées par le signal "O " indique la donnée de valeur moyenne précédant immédiatement les parties limitées en amplitude 'du signal vidéo SID, et les parties marquées par le signe "" indique la donnée de valeur moyenne leur faisant immédiatement suite. Le signal S13 délivré à la borne de sortie Q du circuit basculeur 13 possède la même forme d'onde que le signal de sortie S7 du circuit de commutation 7, mais est retardé de deux impulsions d'horloge, comme représenté sur la figure 4J. Puisque le circuit de commutation 5 est connecté au contact H lorsque le signal de commutation SW3 est au niveau haut "1" et au contact L lorsque le signal de commutation SW3 est au niveau bas "0", le signal de sortie S5 du circuit de commutation 5 devient tel que représenté sur la figure 4K. Plus spécialement, le signal de sortie S5 est égal au signal S4 lorsque le signal de commutation SW3 est au niveau haut "1" et au signal S7 lorsque le signal de commutation SW3 est au niveau bas "0". Puisque le circuit de commutation 11 est connecté au contact H lorsque le signal de commutation SW4 est au niveau haut "1" et au contact L lorsque le signal de commutation SW4 est au niveau bas "0", le signal vidéo SOD délivré par le circuit de commutation 11 à la borne de sortie 14 devient tel que représenté sur la figure 4L. Plus spécialement, le signal vidéo S OD est égal au signal S5 lorsque le signal de commutation SW4 est au niveau haut "1" et au signal S13 lorsque le signal de commutation SW4 est au niveau bas "0". Le signal vidéo de sortie SOD de la figure 4L montre que seules les parties de ce signal qui correspondent aux parties limitées en amplitude du signal vidéo d'entrée SID sont limitées dans leur amplitude. Dans ce cas, une partie limitée en amplitude qui contient plus de trois données successives voit sa première donnée être remplacée par une donnée moyenne (indiquée par le symbole "O " sur le dessin) de la donnée qui la précède et de la donnée de niveau limite, la dernière donnée est remplacée par une donnée moyenne (indiquée par le symbole "O") de la donnée qui lui fait suite et de la donnée de niveau limite, et la donnée placée entre la première et la dernière donnée est remplacée par la donnée de niveau limite (indiquée par le symbole "' "). Une partie limitée en amplitude qui contient deux données successives voit sa première donnée être remplacée par la donnée moyenne de la donnée qui la précède et de la donnée de niveau limite et la dernière donnée être remplacée par la donnée moyenne de la donnée qui lui fait suite et de la donnée de niveau limite. Une partie limitée en amplitude qui ne contient qu'une seule donnée voit cette donnée être remplacée par la donnée moyenne de la donnée qui la précède et de la donnée de niveau limite. Selon le mode de réalisation de l'invention tel que décrit ci-dessus, la première et la dernière donnée qui dépassent les niveaux limites (une donnée qui est hors de l'étendue formée entre "80" et "180" relativement au signal vidéo d'entrée SID, et l'étendue comprise entre "00" et "FF" relativement au signal S2 qui a été converti en un signal converti de 8 bits) sont respec- tivement remplacées par la donnée moyenne de la donnée qui la précède et de la donnée de niveau limite et par la donnée moyenne de la donnée qui lui fait suite et de la donnée de niveau limite, c'est-à-dire que les données sont "iLdimitées de manière adoucie". Comme on peut le voir sur la figure 5, si la donnée avant l'exécu- tion de la limitation d'amplitude est indiquée par "x", elle est remplacée par la donnée indiquée par "0", c'est-à-dire que la donnée est limitée en amplitude ou limitée de manière adoucie. La donnée qui se situe à l'intérieur de l'étendue comprise entre les niveaux limites supérieur et inférieur n'est pas soumise à la limitation d'amplitude, si bien qu'on peut éliminer l'inconvénient attaché à la technique antérieure, c'est-à-dire la détérioration de la linéarité. Dans le mode de réalisation ci-dessus présenté, la partie limitée en amplitude qui ne contient qu'une seule donnée en dépas- sement voit la donnée être remplacée par une valeur moyenne de la donnée qui la précède et de la donnée de niveau limite. Selon une autre possibilité, la donnée peut être remplacée par la valeur moyenne de la donnée qui lui fait suite et de la donnée de niveau limite. Le mode de réalisation ci-dessus est décrit pour le cas o le signal vidéo de 9 bits SiD est fourni en entrée et le signal vidéo de 8 bits SOD est fourni en sortie. L'invention peut être appliquée de façon générale au cas o un signal vidéo de (n+1) bits est fourni en entrée et un signal vidéo de n bits est fourni en sortie. On va ensuite décrire un deuxième mode de réalisation de l'invention en relation avec les figures 6 à 10. La figure 6 est un schéma de principe montrant le principe du deuxième mode de réalisation. Un signal vidéo numérique, formé par exemple de 8 bits, qui est délivré à une borne d'entrée 101 et un signal de correction d'ouverture de 8 bits qui est délivré à une borne d'entrée 102 sont additionnés ensemble par un circuit additionneur 103. Le signal produit par l'addition devient un signal de 9 bits et est délivré à un convertisseur 104. Si le signal de 9 bits résultant de l'addition dépasse "180" en hexadécimal ou devient inférieur à "80" ne hexadécimal, il est limité de telle manière que le signal dépassant "180" soit remplacé par la valeur maximale de la donnée de 8 bits ("11111111") et le signal inférieur à "80" est remplacé par la valeur minimale de la donnée de 8 bits ("00000000"). Il est donc possible d'employer un limiteur de type connu tel que le convertisseur 104. Le signal de sortie du conver- tisseur 104 est fourni via un filtre passe-bas numérique 105 à une première borne d'entrée d'un sélecteur 106 ainsi que, directement, à l'autre borne d'entrée du sélecteur 106. Le signal de 9 bits venant du circuit additionneur 103 est en outre délivré à un détecteur 107 permettant de détecter que le signal de 9 bits se trouve au-dessus de "180" ou au-dessous de "80" en hexadécimal (donnée en dépassement) et de délivrer un signal de détection si la condition cidessus a été détectée. Le sélecteur 106, lorsqu'il reçoit le signal de détection de la part du détecteur 107 de donnée en dépassement, commute sur un contact qui est connecté au filtre passe-bas 105 et délivre le signal sélec- tionné à une borne de sortie 108. Le circuit de la figure 6 est doté, bien que cela ne soit pas représenté, d'un circuit de correction de gamma, dans le cas du traitement d'une donnée de 8 bits, situé à l'étage postérieur à la borne de sortie 108 et d'un convertisseur numérique-analogique situé à l'étage postérieur au circuit de correction de gamma, lesquels circuits sont identiques à ceux respectivement désignés par les numéros de référence 35 et 36 sur la figure 1. De plus, à l'étage postérieur au convertisseur numériqueanalogique, il est prévu un filtre d'interpolation (non représenté) qui possède des caractéris- tiques d'atténuation et de retard de groupe telles que représentées sur la figure 7. Dans le circuit ci-dessus, le filtre passe-bas 105 doit être conçu pour avoir une caractéristique de filtrage telle qu'indiquée par la courbe en trait continu a de la figure 8. Les composantes de signal se trouvant entre 30 et 48 MHz, qui provoqueront l'apparition d'une surmodulation et de phénomènes analogues dans le filtre d'interpolation, sont atténuées par le filtre passe-bas 105 de façon qu'une semblable défectuosité ne se produise pas même si ce signal est délivré au circuit d'inter- polation. Dans ce cas, si le signal d'entrée est transmis en permanence par le filtre passe-bas 105, la linéarité du signal va se détériorer. Toutefois, puisque le sélecteur 106 sélectionne le signal venant du filtre passe-bas 105 pendant les seules durées pendant lesquelles le détecteur 107 détecte une donnée en dépas- sement, alors, pendant qu'il se trouve dans l'état normal, le signal venant du convertisseur 104 est délivré directement à la borne de sortie 108. Ainsi, un signal qui provoque l'apparition de la donnée en dépassement du fait de l'addition est limité à la donnée de 8 bits et est délivré à la borne de sortie 108. En outre, les composantes de surmodulation produites par la caractéristique du filtre d'interpolation sont atténuées par le filtre passe-bas 105. De plus, le signal venant du convertisseur 104 passe dans le filtre passebas 105 lorsque le signal produit une donnée en dépassement tandis qu'il contourne le filtre passe-bas lorsque la donnée se trouve à l'intérieur del'étendue indiquée, si bien que la linéarité n'est pas détériorée dans les conditions normales et que, par consé- quent, un traitement de signal approprié peut toujours être effectué. Si le filtre passe-bas 105 possède une caractéristique telle que représentée par la courbe b en trait interrompu de la figure 8, le signal venant du convertisseur 104 peut être toujours délivré au filtre passe-bas 105, indépendamment de l'état du signal. Toutefois, il est extrêmement difficile d'obtenir une telle carac- téristique au moyen d'un filtre passe-bas numérique. La figure 9 montre un montage pratique du circuit duli deuxième mode de réalisation. Sur la figure 9, le signal venant du convertisseur 104 est fourni à un additionneur 155 par l'intermédiaire d'un circuit série formé de circuits retardateurs 151 à 154 qui retardent le signal qui lui est fourni en entrée d'une période d'horloge. Le signal de sortie du circuit additionneur 155 est délivré à un circuit additionneur 157 via un circuit multiplicateur 156 (qui peut être formé d'un simple circuit de décalage de bit, d'une manière particulière), lequel multiplie par 1/2 le signal qui lui est fourni. Le signal de sortie du circuit retardateur 152 est en outre fourni au circuit additionneur 155, et le signal de sortie du circuit retardateur 153 est en outre fourni au circuit addi- tionneur 157. Le signal de sortie du circuit additionneur 157 est fourni à un cirouit multiplicateur 158 qui multiplie par 1/2 le signal qui lui est fourni. Le signal de sortie du multiplicateur 158 est ensuite fourni à un circuit retardateur 159 qui retarde le signal qui lui est délivré d'une période d'horloge. Le filtre passe-bas numérique 105 représenté sur la figure 6 est formé de ces circuits 153 à 159. Plus spécialement, le filtre passebas 105 est conçu de façon que les signaux de sortie des circuits retar- dateurs 152, 153et 154soient respectivement multipliés par des coefficients de pondération 1:2:1, puis additionnés. Le sélecteur 106 reçoit le signal de sortie du circuit retardateur 159 par une première borne d'entrée L et le signal de sortie du circuit retar- dateur 154 par son autre borne d'entrée H. Ainsi, la ligne de signal de sortie venant du filtre passe-bas 105 est dotée du circuit retardateur 159, tandis que la ligne de signal contournant le filtre passe-bas 105 n'est pas dotée d'un circuit retardateur, de sortie que l'on peut estimer de manière équivalente que le signal qui contourne le filtre passe-bas 105, à savoir le signal délivré au contact H du sélecteur 106, est prélevé sur le point de connexion formé entre les circuits retardateurs 153 et 154. De plus, on peut estimer que le signal de sortie venant du filtre passe-bas 105 est la moyenne du signal présent sur le point de connexion formé entre les circuits retardateurs 153 et 154 et de chaque signal échantillon précédant et suivant le signal existant au niveau du point de connexion. Comme décrit ci-dessus, dans le seul cas o le signal d'entrée devient une donnée en dépassement, le signal de sortie du filtre passe-bas 105 est sélectionné et, en cas de donnée en dépassement, cette donnée remplacée par la valeur maximale ou mini- male ("11111111" ou "00000000") de la donnée de 8 bits est fournie au filtre passe-bas 105. Par conséquent, le signal pris sur la borne de sortie du filtre passe-bas 105 est la valeur moyenne de la valeur maximale ou minimale de la donnée de 8 bits et des échan- tillons précédent et suivant du signal. Les deux bits de plusgrands poids venant du circuit additionneur 103 sont fournis à un circuit EX-OR 171 servant à détecter la durée de la donnée en dépassement, ce qui constitue le même but que celui du circuit EX-OR 15 de la figure 3. Le signal de sortie du circuit EX-OR 171, à savoir le signal de détec- tion de la donnée en dépassementest fourni à un circuit série formé de circuits retardateurs 172 à 174 servant à retarder d'une période d'horloge le signal d'entrée. Le signal de sortie du circuit retardateur 174 et le signal de sortie du circuit EX-OR 171 sont délivrés à un circuit NON-ET 175, tandis que les signaux de sortie des circuits retardateurs 172 et 174 sont délivrés à un circuit NON-ET 176. De plus, le signal de sortie du circuit retar- dateur 173 et le signal de sortie du circuit NON-ET 176 sont délivrés à un circuit OU 177, tandis que les signaux de sortie des circuits retardateurs 172 et 173 et le signal de sortie de la porte NON-ET 175 sont délivrés à un circuit OU 178. Le signal de sortie du circuit OU 178 est fourni à un circuit retardateur 178 servant à retarder d'une période d'horloge le signal d'entrée. Le signal de sortie du circuit retardateur 179 et le signal de sortie du circuit OU 178 sont fournis à un circuit ET 180. Le signal de sortie du circuit ET 180 et un signal venant d'une borne 181 sont fournis à un circuit OU 182. Les signaux de sortie des circuits OU 182 et 177 sont délivrés à un circuit ET 183. Le signal de sortie du circuit ET 183 et un signal Jenant d'une borne 184 sont délivrés à un circuit OU 185. Le signal de sortie du circuit OU 185 est fourni à un circuit retardateur 186 servant à retarder d'une période d'horloge le signal d'entrée, le signal de sortie du circuit retardateur 186 étant utilisé pour faire commuter un sélecteur 188 afin qu'il se connecte sélectivement avec un contact H auquel le signal de sortie du circuit retardateur 173 est délivré et un contact L auquel le signal de niveau haut "H" est délivré en provenance d'une borne 187. Le signal sélectionné par le sélecteur 188 est fourni à un circuit série formé de circuits retardateurs 189 et 190 ayant un temps de retard d'une période d'horloge. Le signal venant du sélecteur 188 et les signaux de sortie des circuits retardateurs 189 et 190 sont tous fournis à un circuit ET 191. Ensuite, le signal de sortie du circuit ET 191 et un signal venant d'une borne 192 sont fournis à un circuit OU 193 dont le signal de sortie est utilisé pour commander le sélecteur 106. On va maintenant expliquer les opérations effectuées par le circuit générateur de signaux de commutation qui est formé des circuits 171 à 193, en supposant le cas o le signal numérique de 9 bits venant du circuit additionneur 103 devient une donnée en dépassement pendant une, deux et trois périodes d'horloge succes- sivement, et le signal de sortie du circuit EX-OR 171 est rendu tel que présenté sur la figure 10A. Le signal de la figure 10A, à savoir le signal de sortie du circuit EX-OR 171,est constitué comme les signaux présents aux points B à J du schéma de principe de la figure 9, qui sont représentés respectivement sur les figures lOB à 10J. Le sélecteur 106 est commandé par le signal présenté sur la figure 10J, de sorte que le signal contournant le filtre passe-bas est sélectionné lorsque ce signal est au niveau haut et que le signal délivré par le filtre passe-bas est sélectionné lorsque le signal est au niveau bas. Sur la figures 10G à 10J, les formes d'onde indiquées par des lignes en trait continu sont obtenues lorsque les signaux délivrés aux bornes 181, 184 et 192 sont tous au niveau bas. Ainsi, lorsque la donnée en dépassement est obtenue de manière continue pendant plus de trois périodes d'horloge, le sélecteur 106 sélec- tionne le signal venant du filtre passe-bas. Comme on peut le comprendre à l'aide de la figure 10J, le signal de niveau bas se poursuit pendant cinq périodes d'horloge et correspond au signal présenté sur la figure 10A, laquelle montre que la donnée en dépassement se poursuit pendant trois périodes d'horloge. Ainsi, le signal venant du filtre passe-bas est sélec- tionné pendant les cinq périodes d'horloge comprenant chacune des périodes d'horloge qui précède et suit les trois périodes d'horloge de la donnée en dépassement. Comme cela apparaît clairement lorsqu'on compare les figures 10A et 10J, les trois périodes d'horloge inter- médiaires des cinq périodes d'horloge de niveau bas de la figure J sont retardées de quatre périodes d'horloge par rapport aux trois périodes d'horloge de la figure 10A. Ceci est fait pour synchroniser les trois périodes d'horloge intermédiaires avec le signal de sortie du convertisseur 104, lequel est retardé de quatre périodes d'horloge par les circuits retardateurs 151, 152, 153 et 154 ou 151, 152, 153 et 159. On note au passage qu'il vaut mieux réduire les périodes pendant lesquelles la linéarité est détériorée en tolérant une surmodulation mineure. Ainsi, dans le circuit présenté sur la figure 9, lorsque la borne 192 reçoit le signal de niveau "H", le filtre passe-base 105 est toujours contourné. Au contraire, lorsque les bornes 192 et 184 reçoivent respectivement les signaux de niveau bas "L" et de niveau haut "H", si la donnée en dépassement est détectée pendant seule- ment une période d'horloge, le signal de sortie du filtre passe- bas 105 est sélectionné pendant trois périodes d'horloge comprenant chacune des périodes d'horloge qui précède et suit la période de la donnée en dépassement. Lorsque, inversement, les bornes 184 et 192 reçoivent le signal de niveau bas "L" et que la borne 181 reçoit le signal de niveau haut "H", si la donnée en dépassement est détectée pendant deux périodes d'horloge successives, le signal de sortie du filtre passe-bas 105 est sélectionné. Selon le deuxième mode de réalisation de l'invention tel que ci-dessus décrit, les composantes de surmodulation produites par la caractéristique de phase du filtre d'interpolation sont atténuées par le circuit de filtrage, et le circuit de filtrage est utilisé avec le signal lorsque la donnée en dépassement est détectée et il est contourné lorsqu'elle n'est pas détectée. Par conséquent, la linéarité n'est pas détériorée dans les conditions normales, si bien que le traitement du signal peut toujours être exécuté de manière satisfaisante. De plus, la première et la dernière donnée qui s'étendent hors de l'intervalle compris entre les niveaux limites inférieur et supérieur sont respectivement remplacées par la valeur moyenne de la donnée précédant la première donnée en dépassement et de La donnée de niveau limite supérieur ou inférieur et la valeur moyenne de la donnée suivant la dernière donnée en dépassement et de la donnée de niveau limite supérieur ou inférieur, ce qui permet d'obtenir une bonne opération de limitation adoucie sans détérioration de la linéarité. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du circuit dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif de l'invention, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Circuit limiteur numérique destiné à Limiter un signal numérique d'entrée possédant n+1 bits, o n est un entier positif, de manière à produire un signal numérique de sortie ayant n bits, ledit circuit limiteur étant caractérisé en ce qu'il com- prend: (a) une borne d'entrée (1) recevant le signal numérique d'entrée à n+1 bits; (b) un moyen (15) de détection de niveau de signal recevant les composantes du bit de plus grand poids et du bit de deuxième plus grand poids dudit signal numérique d'entrée afin de détecter si le niveau L dudit signal numérique d'entrée se trouve à l'intérieur de l'étendue exprimée ci-dessous: 2n une valeur extrême du signal numérique à n bits et un signal numé- rique ayant la valeur moyenne de ladite valeur extrême et dudit signal numérique converti; et (f) un moyen de sélection (3, 5, 7, 11) commandé par ledit signal de commutation et servant à sélectionner un signal entre le signal modifié et le signal numérique converti, si bien que ledit signal numérique de sortie à n bits est obtenu dudit moyen de sélection. 2. Circuit limiteur numérique selon la revendication 1, caractérisé en ce que ledit moyen de détection de niveau de signal comporte une porte OU exclusif. 3. Circuit limiteur numérique selon la revendication 1, caractérisé en ce que ledit moyen de conversion de signal numérique comporte un sélecteur de bit servant à sélectionner n bits dudit signal numérique d'entrée en laissant à part le bit de deuxième plus grand poids de celui-ci. 4. Circuit limiteur numérique selon la revendication 3, caractérisé en ce que ledit moyen générateur de signal modifié comporte un premier multiplicateur (6) servant à multiplier ledit signal numérique converti par 1/2, un premier inverseur (8) servant à inverser ledit signal numérique converti, un deuxième multiplica- teur (9) servant à multiplier le signal de sortie dudit premier inverseur par 1/2, un deuxième inverseur (10) servant à inverser le signal de sortie dudit deuxième multiplicateur, et un sélecteur (7) servant à sélectionner l'un des signaux de sortie dudit premier multiplicateur et dudit deuxième inverseur sur la base du bit de plus grand poids dudit signal numérique d'entrée. 5. Circuit limiteur numérique selon la revendication 1, caractérisé en ce que ledit moyen de conversion de signal numérique comporte un convertisseur de bit servant à convertir un signal n n+l n numérique possédant un niveau compris entre 2 et 2n + 2 en ledit signal numérique converti à n bits, à convertir un signal numérique ayant un niveau plus petit que 2n à la valeur minimale du signal numérique à n bits, et à convertir un signal numérique ayant un niveau plus grand que 2n+1 + 2 à la valeur maximale du signal numérique à n bits. 6. Circuit limiteur numérique selon la revendication 5, caractérisé en ce que ledit moyen générateur de signal modifié comporte un filtre passe-bas numérique (105) recevant ledit signal numérique converti et produisant le signal modifié. 7. Circuit limiteur numérique selon la revendication 6, caractérisé en ce que ledit filtre passe-bas numérique comporte un premier circuit retardateur (151, 152, 153 et 154) et un deuxième circuit retardateur (151, 152, 153 et 159), chacun desdits circuits retardateurs retardant le signal d'entrée d'une période d'horloge dudit signal numérique d'entrée, et des moyens d'addition (155, 157) qui additionnent le signal d'entrée dudit premier circuit retardateur, le signal d'entrée dudit deuxième circuit retardateur, et le signal de sortie dudit deuxième circuit retardateur dans la proportion 1:2:1, si bien que le signal modifié est obtenu à la sortie desdits moyens d'addition.