FR 2609851 A1 19880722 FR 8700566 A 19870120 - 1 - "Déphaseur large bande" La présente invention a pour objet un déphaseur large bande comportant une première et une deuxième branche disposées en parallèle et recevant l'une et l'autre à leur entrée un même signal d'entrée et produisant à leur sortie respectivement un premier et un deuxième signal de sortie déphasés l'un par rapport à l'autre d'un angle donné, la première branche comportant un premier module déphaseur produisant un déphasage fonction d'un signal de commande, ledit signal de commande étant élaboré par une boucle de contrè-réaction comprenant un détecteur sensible à la phase et recevant lesdits premier et deuxième signaux de sortie. Un tel déphaseur est connu de l'article publié par AL-ARAJI et collaborateurs dans la revue "The Radio and Electronic Engineer" Vol. 50 n 3 p. 107-112 Mars 1980 et intitulé "Frequency. indépendent analogue phase-shift network technique using field effect transistors". Cet article décrit un déphaseur pour basses fréquences, susceptible d'être utilisé dans la bande de fréquences 20-80 KHz pour produire un déphasage de 90 entre les deux sorties du déphaseur. La valeur désirée de la phase peut être choisie dans une plage de plus ou moins 20 autour de la valeur précitée de 90 . Un tel déphaseur présente des inconvénients dûs notamment au fait que le déphasage entre les deux signaux de sortie est produit par un réseau déphaseur disposé dans une des deux branches alors que l'autre branche comporte un réseau résistif. Il en résulte que l'égalisation des amplitudes sur les deux sorties ne peut être obtenue avec précision sur une large gamme de fréquences. L'idée de base de l'invention consiste à rendre symétrique la structure du déphaseur de manière à assurer une grande.précision à la fois sur la phase et sur l'amplitude - 2 - dans une large. gamme de fréquences. Le déphaseur selon l'invention est dans ce but ca- ractérisé en ce que la deuxième branche comporte un deuxième module déphaseur produisant à sa sortie ledit deuxième signal de sortie et en ce que la boucle de contre-réaction comporte un circuit de commande recevant le signal de sortie dudit dé- tecteur sensible à la phase et produisant ledit premier signal de commande ainsi qu'un deuxième signal de commande pour com- mander ledit deuxième module déphaseur, les deux signaux de commande étant générés de manière à produire des corrections de phase de sens opposés dans les deux modules déphaseurs. Le détecteur sensible à la phase peut être un mul- tiplieur. Le multiplieur peut être avantageusement un modula- teur en anneau à transistors attaqué par chacun des signaux de sortie des déphaseurs et leur inverse. Dans ce cas, ledit multiplieur peut comporter un premier et un deuxième déphaseur 0-180 , notamment comportant des amplificateurs différentiels MESFET à charge active, rece- vant a leur entrée respectivement le premier et le deuxième signal de sortie, de manière à produire les signaux de sortie du déphaseur et leurs inverses. Lesdits amplificateurs différentiels comportent se- lon un mode de réalisation préféré un étage comportant un pre- mier et un deuxième transistor MESFET couplés par les sources et dont les drains constituent une première et une deuxième sortie de l'amplificateur différentiel, ainsi qu'un troisième et un quatrième transistor MESFET dont la source et le drain sont connectés avec respectivement la source et le drain de respectivement le premier et le deuxième transistor et en ce que les première et deuxième sorties de l'amplificateur diffé- rentiel sont rétro-couplées à la grille respectivement des troisième et quatrième transistors à travers un premier et un deuxième condensateur de rétro-couplage. La charge active peut être constitué par un cinquième et un sixième transistor MESFET dont la source est connectée au drain respectivement des premier et deuxième 260985J - 3 -- transistors, dont le drain est connecté à un pôle de tension d'alimentation et dont la source et la grille sont reliées en- tre elles à travers respectivement un troisième et un quatriè- me condensateur, et dont la grille est reliée audit pôle de tension d'alimentation à travers respectivement une première et une deuxième résistance. Selon un mode de réalisation, le circuit de comman- de comporte un premier et un deuxième intégrateur, et le si- gnal de sortie du détecteur sensible à la phase est un signal différentiel appliqué aux entrées du premier et du deuxième intégrateur. En tant que de besoin, au moins un desdits pre- mier et deuxième intégrateur peut comporter une commande de décalage de niveau. Un dit module déphaseur peut être tel que sa phase soit commandable entre 0 et 180 . Un tel module déphaseur peut comporter un amplifi- cateur différentiel d'entrée recevant un signal d'entrée et comportant une sortie inverseuse et une sortie non-inverseuse, et un premier et un deuxième étage de sortie du type push-pull réalisés avec des transistors MESFET, et comportant chacun une entrée inverseuse et une entrée noninverseuse, ladite sortie inverseuse attaquant l'entrée inverseuse du premier étage de sortie ainsi que l'entrée non-inverseuse du deuxième étage de sortie, et ladite sortie non-inverseuse attaquant l'entrée noninverseuse du premier étage de sortie ainsi que l'entrée inverseuse du deuxième étage de sortie, la sortie du premier étage de sortie étant chargée par le trajet drain-source d'un septième transistor MESFET, dont la grille reçoit un dit si- gnal de commande, en série avec un cinquième condensateur, la sortie du deuxième étage de sortie étant chargée par une troi- sième et une quatrième résistance en série, et en ce que les tensions présentes à la borne commune au trajet drain-source du septième transistor et au cinquième condensateur d'une part et à la borne commune aux troisième et quatrième résistances d'autre part, sont additionnées par un deuxième circuit som- mateur dont la sortie est la sortie du module déphaseur. - 4 - Un tel montage présente l'avantage d'une tension de mode commun réduite. L'invention sera mieux comprise à la lecture de la description qui va suivre en liaison avec les dessins qui re- présentent: - la figure 1 un schéma d'un déphaseur selon l'art antérieur la figure 2 un schéma d'un déphaseur selon l'invention, - les figures 3 et 4 respectivement un modulateur en anneau à transistors et un déphaseur 0-180 MOS constituant un multi- plieur selon un mode de réalisation de l'invention, - la figure 5, un mode de réalisation d'un circuit de commande selon l'invention, - les figures 6a et 6b respectivement un schéma d'un module déphaseur selon l'invention et un mode de réalisation préféré de celui-ci. Selon la figure 1, un déphaseur de l'art antérieur (EL-ARAJI et collaborateurs) comporte un amplificateur tampon A1, une première branche recevant le signal de sortie de l'am- plificateur A1 et comportant successivement un module dépha- seur constitué par un réseau à déphasage commandable PSN et un amplificateur de sortie A2, une deuxième branche recevant le signal de sortie de l'amplificateur A1 comportant successive- ment un réseau résistif RN, de gain sensiblement identique à celui du réseau à déphasage commandable PSN, et un amplifica- teur de sortie A3. La commande de la phase du réseau PSN est obtenue par une boucle de contre-réaction comportant un détec- teur sensible à la phase recevant les signaux de sortie Vo1 et Vo2 des amplificateurs de sortie respectivement A2 et A3, et dont la sortie attaque un amplificateur A4 qui reçoit une ten- sion VREF de réglage de décalage de zéro, et qui est disposé en cascade avec successivement un filtre F et un intégrateur I. La différence entre le signal de sortie de l'intégrateur I et une tension de consigne Vb est effectuée par un compara- teur 2 et constitue la tension VN qui commande le déphasage produit par le réseau PSN. Cette tension est appliquée à la porte d'un transistor à effet de champ de manière à faire va- rier sa résistance drain-source et donc la phase d'un réseau 260985! RC dans lequel il est incorporé. La présence du réseau résis- tif dans la deuxième branche a pour objet d'obtenir une atté- nuation du gain aussi voisine que possible de celle produite par le réseau PSN, de manière que les deux signaux de sortie Vo1 et Vo2 aient dans la mesure du possible la même amplitu- de. Une telle égalisation d'amplitude ne peut être obtenue avec précision que pour une fréquence donnée. Sur une large bande de fréquences, le réseau PSN ne présente en effet pas une atténuation constante. Selon la figure 2 correspondant à un déphaseur se- lon l'invention, les première et deuxième branches comportent chacune un module déphaseur respectivement 1 et P2 commandé chacun par un signal de commande respectivement Ve1 et VE2. Les signaux de commande sont générés par une boucle de contre- réaction comprenant un détecteur sensible à la phase et un circuit de commande CC. Le détecteur sensible à la phase est ici un multiplieur 10 recevant à ses entrées les sorties Si et s2 des modules déphaseurs p1 et P2, lesquelles constituent les sorties du déphaseur. Ce montage est de préférence réalisé de manière à charger les sorties si et sz par les mêmes impédan- ces, ce qui permet d'obtenir une plus grande précision. Le si- gnal de sortie du multiplieur 10 est un signal ú qui attaque un circuit de commande destiné à générer les signaux de com- mande Ve1 et VE2 dans des conditions telles que les correc- tions de phase produites par la boucle de contre-réaction soient de sens opposés dans les deux modules déphaseurs. Sup- posons par exemple que les modules déphaseurs 1p et W2 soient commandables chacun de manière à produire des déphasages entre 0 et 180 , les corrections de phase produites par les signaux Ve1 et Vú2 pourront être de sens opposés par rapport à une valeur centrale de déphasage de 90 pour une fréquence donnée choisie par exemple en milieu de bande. En d'autres termes, lorsque le déphaseur est calé en phase (c'est-à-dire ú = cosw = 0 soit w = 90 ), le signal Si présente par rapport au signal d'entrée e un retard de 90 moins 45 (correction de phase) soit 45 et le signal s2, un retard de 900 plus 450 (correc- tion de phase de sens opposé), soit 135 , ce qui correspond à - 6 - un déphasage de 90 entre les sorties si et s2. Les figures 3 et 4 illustrent un mode de réalisa- tion du multiplieur 10 mettant en oeuvre un montage du type dit "modulateur en anneau à transistors". Le multiplieur pro- prement dit est représenté à la figure 3. Il comporte un pre- mier étage comprenant deux étages différentiels comportant chacun deux transistors MESFET, respectivement (T1, T2) et (T3, T4) couplés par les sources. Les grilles des transistors T2 et T3 sont connectées entre elles. Les drains des transis- tors T1 et T3 sont connectés entre eux et reliés à une source de tension d'alimentation U0 (par exemple de 6V) à travers une résistance R. Les drains des transistors T2 et T4 sont connec- tés entre eux et reliés à la source de tension Uo à travers une résistance R. Les grilles des transistors T1 et T4 sont reliés à un pôle de tension d'alimentation Vgs2 (par exemple -2V) à travers une résistance R1. Les grilles des transistors T1 et T4 reçoivent un signal V1 à travers un condensateur C1, et les grilles des transistors T2 et T3 reçoivent l'inverse V1 dudit signal. Le deuxième étage comporte un seul étage différentiel constitué par des transistors MESFET T5 et T6 couplés par les sources celles-ci étant connectées à une source de tension U3 (par exemple -4V), le drain du transistor T5 étant connecté aux sources des transistors T1 et T2, et le drain du transistor T6 étant connecté aux sources des transistors T3 et T4. Les grilles des transistors T5 et T6 sont reliées à un pôle de tension d'alimentation Vgsl (par exemple -5,5V) chacune à travers une résistance R2. La grille du transistor T5 reçoit un signal V2 à travers du condensateur C2, et celle du transistor T6 reçoit l'inverse V2 dudit signal à travers un condensateur C2. Le signal e de sortie du multiplieur 10 est disponible sous forme différentielle entre les drains des transistors T1 et T4. Les signaux Vi, V1, et V2, V2 sont produits par des déphaseurs 0-180 , par exemple des amplificateurs différen- 7- tiels dont un mode préféré de réalisation est donné à la figu- re 4, et présentant des charges actives. Il comporte un étage différentiel comprenant deux transistors MESFET T7 et Tg cou- plés par les sources et dont les drains sont chargés par des transistors T8 et To10 formant lesdites charges actives. Pour ce faire, les sources des transistors T8 et To10 sont connec- tées aux drains respectivement des transistors T7 et Tg, la grille et la source de chacun des transistors T8 et T1o sont reliées entre elles à travers un condensateur respectivement Cg et C10, la grille des transistors T8 et T1o est reliée à un pôle de tension d'alimentation U1 (par exemple 1,5 V) à tra- vers une résistance de polarisation respectivement R8 et Ro10, et les drains des transistors T8 et To10 sont connectés à un deuxième pôle de tension d'alimentation U2 (par exemple 6 V). La mise en oeuvre d'une telle charge active permet d'obtenir un gain relativement élevé en hautes fréquences o les condensateurs C8 et C10 équivalent à des court-circuits tout en conservant un gain de l'ordre de l'unité en continu (pour des transistors de même géométrie). Les sorties V et V de l'amplificateur différentiel sont les sources de deux transistors T15 et T16 montées en source suiveuse sur les drains des transistors T7 et Tg. Un transistor T18 dont la source et la porte sont connectées entre elles et à un pôle de tension d'alimentation U3 (par exemple -4V) et dont le drain est connecté aux sources des transistors T7 et Tg constitue la source de courant de l'étage différentiel T7, Tg. Un signal d'entrée s est appliqué à la grille du transistor T7 reliée au pôle de mode commun (masse) à travers une résistance R7. La grille de Ts est connectée à la masse. Un fonctionnement opti- misé de l'amplificateur différentiel peut être obtenu en ad- joignant à chacun des transistors T7 et Tg un transistor de plus petites dimensions respectivement T'7 et T'g dont la source et le drain sont respectivement interconnectés avec la source et le drain respectivement des transistors T7 et Ts. La grille des transistors T7, T'7 et T'g sont reliées au pôle de mode commun (masse) à travers respectivement des résistances - 8 - R7, R'7 et R'g alors que la grille du transistor Tg est con- nectée directement au pâle de mode commun. La grille des tran- sistors T'7 et T'g reçoit un signal de contre-réaction à par- tir des sorties de l'amplificateur, à savoir la source respec- tivement des transistors T15 et T16. A cet effet, une plurali- té de diodes de décalage de niveau, ici au nombre de 3, sont disposées en série dans le sens direct avec la source des transistors respectivement T15 et T16 et avec un transistor respectivement T17 et T1g monté en source de courant de la mê- me manière que le transistor T18. La contre-réaction est obte- nue en reliant le drain des transistors T17 et T19 respective- ment à la grille des transistors T'7 et T'g à travers un con- densateur de découplage respectivement C'7 et C'g. Le passage d'un courant déterminé dans les diodes montées en série assure une chute de tension précise dans les diodes montées en série et une compensation de niveau précise pour la contre-réaction. Le déphaseur 0-180 comporte une entrée sur la por- te des transistors T7, de préférence à travers un condensateur C7 et recevant le signal s qui est l'un des signaux sl ou sz pour produire en sortie sur les sources des transistors T15 et T16, dans le premier cas respectivement les signaux V1 et V1 et dans le deuxième cas respectivement les signaux V2 et V2. Selon la figure 5, le circuit de commande cc com- porte deux amplificateurs 20 et 21 associés à des intégrateurs respectivement 22 et 23. Les amplificateurs 20 et 21 peuvent présenter chacun en tant que de besoin une entrée respective- ment 24 et 25 destinée à produire le décalage de niveau des signaux Vo1 et Ve2. Il convient toutefois de remarquer que pour les valeurs données à titre d'exemple dans la description de la figure 3 et pour une tension de pincement Vp des tran- sistors égale à -2,5V, le signal s présente directement un dé- calage de niveau compatible avec le circuit qui va être décrit en liaison avec la figure 6b, avec les mêmes valeurs des ten- sions U1, U2 et U3 toujours données à titre d'exemple. - 9- - Selon la figure 6a, un module déphaseur ("1, W2) comporte deux branches en parallèle recevant le signal d'en- trée e. La première branche parallèle comporte un amplifica- teur A5 dont la sortie est chargée par deux résistances de mê- me valeur en série R5 et R'5, R'5 ayant une borne connectée au pôle de mode commun. La borne commune aux résistances R5 et R'5 constitue la sortie de la première branche. La deuxième branche parallèle comporte un amplificateur inverseur As dont la sortie est chargée par une résistance variable R6 dont la valeur est commandée par une tension Ve et un condensateur C6 dont une borne est connectée au pôle de mode commun. La borne commune à la résistance R6 et au condensateur C6 constitue la sortie de la deuxième branche. La tension Vú est égale à VE1 pour le module W1 et à Ve2 pour le module P2. Les sorties des deux branches sont additionnées par un sommateur 40 dont la sortie fournit un signal S qui est le signal s1 pour le module pl et le signal S2 pour le module w2. On a alors avec R5 = R'5 et les deux amplificateurs A5 et A6 ayant le même gain A: 5 =AVe - AVe 1 2 jC6w R6 + 1 soit 1-jc6w -AVe 1 - Tp 2 1+ Tp Le déphasage pour une fréquence donnée dépend de la constante de temps T = R6C6. On'a: |5|= A Aw = 180 - 2 Arc tg pT On peut ainsi décrire un écart de phase ffi variant de O à 180 suivant la valeur de T, donc de R. La figure 6b décrit un mode de réalisation particu- lièrement avantageux du déphaseur 0-180 , mettant en oeuvre un étage différentiel d'entrée à transistors MESFET à charge ac- tive, et un étage de sortie pour chaque amplificateur, mettant en oeuvre des transistors MESFET montés en push-pull, ce qui permet d'optimiser la tension résiduelle de mode commun. - 10 - On obtient donc une amélioration en ce qui concerne la phase jusqu'à la fréquence de coupure du transistor. Selon la figure 6b, le déphaseur comporte un étage différentiel d'entrée comprenant deux transistors MOS T21 et - T23 dont les sources sont couplées et connectées à une source de courant constituée par un transistor T28 dont la grille et la source sont connectées au pôle de tension d'alimentation U3 (par exemple -4V), et le drain connecté aux sources des tran- sistors T21 et T23 précités. La tension d'entrée e est appli- quée à la porte du transistor T21 à travers un réseau de dé- couplage comportant un condensateur série C4 et une résistance R4 disposée en parallèle entre la grille du transistor T21 et le pôle de mode commun. La grille du transistor T23 est direc- tement référencée au pôle de mode commun. Afin d'améliorer la réponse de l'étage, les drains de transistors T21 et T23 sont associés à une charge active constituée par un transistor MESFET respectivement T22 et T24 dont la source est connectée au drain du transistor correspon- dant, et comportant un condensateur C3 de faible valeur (de l'ordre du picofarad) connecté entre leur source et leur gril- le. La grille de chacun des transistors T22 et T24 est reliée à un pôle de tension d'alimentation U1 (par exemple +1,5V) à travers une résistance R3, alors que leur drain est connecté à un pôle de tension d'alimentation U2 (par exemple +6V). Des transistors T25 et T26 montés en suiveur et dont le drain est directement référencé à la source de tension U2 reçoivent sur leur porte les tensions de drain respective- ment des transistors T21 et T23. Les sources des transistors T25 et T26 sont connectés chacun à un groupe de plusieurs dio- des D en série, dans cet exemple au nombre de 4, de manière à réaliser une adaptation de niveau pour les étages push-pull de sortie. Des transistors T27 et T29 montés en source de courant de manière analogue au transistor T28 ont leur drain connecté à la cathode de la dernière diode de chaque groupe, de manière - 12609851 - à définir le courant traversant les diodes et donc la chute de tension dans celles-ci. La source des transistors T25 et T26 est reliée à la grille respectivement des transistors T13 et Tll avec une chute de tension dans une diode et à la grille respectivement des transistors T12 et T14 avec une chute de tension dans les quatre diodes. Les résistances R5 et R'5 sont raccordées en série entre la sortie de l'étage push-pull Tii, T12 et le pôle de mode commun avec interposition d'un condensateur de découplage Cs de l'ordre du nF. La résistance variable R6 est la résis- tance drain-source d'un transistor MESFET T36 dont le drain est connecté à la sortie de l'étage push-pull T13, T14 et dont la source est connectée à la borne non à la masse du condensa- teur C6. Enfin, le sommateur 40 est constitué par deux tran- sistors MESFET T31 et T32 dont les drains sont connectés à la source de tension d'alimentation U2, dont les sources sont couplées entre elles et connectées à transistor T33 monté en source de courant de manière analogue au transistor T28. La source du transistor T36 est connectée à la porte du transis- tor T32 et la borne commune aux résistances R5 et R'5, à la porte du transistor T31, ce qui fait que la somme S de leurs tensions apparaît sur les sources des transistors T31 et T32. Pour faire varier l'écart de phase entre 0 et 180 , il faut faire varier la tension Ve jusqu'à la tension de pincement du canal du transistor T36. Avec les valeurs des tensions U1, U2, U3, Vgsj et Vgs2 précités, lorsque l'écart de phase entre les sorties Si et s2 est de 90 , les signaux qui attaquent les en- trées des amplificateurs 20 et 21 sont tous les deux au niveau +4V, ce qui est compatible, pour les amplificateurs 20 et 21 ayant un gain unitaire avec la commande de la grille du tran- sistor T36. L'invention ne se limite pas au mode de réalisation décrit et représenté. Par exemple d'autres montages que ceux mettant en oeuvre des transistors MESFET peuvent être utili- sés. En outre, le détecteur sensible à la phase peut être un multiplieur double équilibré connu en soi. - 12 - REVENDICATIONS: 1. Déphaseur large bande comportant une première et une deuxième branche disposées en parallèle et recevant l'une et l'autre à leur entrée un même signal d'entrée et produisant à leur sortie respectivement un premier et un deuxième signal de sortie déphasés l'un par rapport à l'autre d'un angle donné, la première branche comportant un premier module déphaseur produisant un déphasage fonction d'un premier signal de commande, ledit signal de commande étant élaboré par une boucle de contre-réaction comprenant un détecteur sensible à la phase et recevant lesdits premier et deuxième signaux de sortie, caractérisé en ce que la deuxième branche comporte un deuxième module déphaseur et en ce que la boucle de contreréaction comporte un circuit de commande recevant le signal de sortie dudit détecteur sensible à la phase et produisant ledit premier signal de commande ainsi qu'un deuxième signal de commande pour commander ledit deuxième module déphaseur, les deux signaux de commande étant générés de manière à produire des corrections de phase de sens opposés dans les deux modules déphaseurs. 2. Déphaseur selon la revendication 1, caractérisé en ce que le détecteur sensible à la phase est un multiplieur. 3. Déphaseur selon la revendication 2 caractérisé en ce que le multiplieur est un modulateur en anneau à transistors attaqué par chacun des signaux de sortie des déphaseurs et leur inverse. 4. Déphaseur selon la revendication 3, caractérisé en ce qu'il comporte un premier et un deuxième déphaseur 0-180 recevant a leur entrée respectivement le premier et le deuxième signal de sortie, de manière à produire les signaux de sortie du déphaseur et leurs inverses. 5. Déphaseur selon la revendication 4, caractérisé en ce que les déphaseurs 0-180 sont des amplificateurs différentiels MESFET à charge active. 6. Déphaseur selon la revendication 5, caractérisé en ce que lesdits amplificateurs différentiels comportent un étage comportant un premier et un deuxième transistor MESFET - 13 - couplés par les sources et dont les drains constituent une première et une deuxième sortie de l'amplificateur différen- tiel, ainsi qu'un troisième et un quatrième transistor MOS dont la source et le drain sont connectés avec respectivement la source et le drain de respectivement le premier et le deuxième transistor et en ce que les première et deuxième sor- ties de l'amplificateur différentiel sont rétro-couplées à la grille respectivement des troisième et quatrième transistor à travers un premier et un deuxième condensateur de rétro-cou- plage. 7. Déphaseur selon une des revendications 5 ou 6 ca- ractérisé en ce que la charge active est constituée par un cinquième et un sixième transistor MESFET dont la source est connectée au drain respectivement des premier et deuxième transistors, dont le drain est connecté à un pôle de tension d'alimentation et dont la source et la grille sont reliées à travers respectivement un troisième et un quatrième condensa- teur, et dont la porte est reliée audit pôle de tension d'ali- mentation à travers une première et une deuxième résistance. 8. Déphaseur selon une des revendications précédentes caractérisé en ce que le circuit de commande comporte un pre- mier et un deuxième intégrateur et en ce que le signal de sor- tie du détecteur sensible à la phase est un signal différen- tiel appliqué aux entrées du premier et du deuxième intégra- teur. 9. Déphaseur selon la revendication 8 caractérisé en ce qu'au moins un desdits premier et deuxième intégrateur com- porte une correction de décalage de niveau. 10. Déphaseur selon une des revendications précédentes caractérisé en ce qu'un module déphaseur est tel que sa phase est commandable entre 0 et 180 . 11. Déphaseur selon la revendication 10 caractérisé en ce qu'il comporte un amplificateur différentiel d'entrée rece- vant un signal d'entrée et comportant une sortie inverseuse et une sortie non-inverseuse, et un premier et un deuxième étage de sortie du type push-pull réalisés avec des transistors MES- FET, et comportant chacun une entrée inverseuse et une entrée - 14 - non-inverseuse, ladite sortie inverseuse attaquant l'entrée inverseuse du premier étage de sortie et l'entrée non-inver- seuse du deuxième étage de sortie, et ladite sortie non-inver- seuse attaquant l'entrée non-inverseuse du premier étage de sortie et l'entrée inverseuse du deuxième étage de sortie, la sortie du premier étage de sortie étant chargée par le trajet drain-source d'un septième transistor dont la grille reçoit un dit signal de commande en série avec un cinquième condensa- teur, la sortie du deuxième étage de sortie étant chargée par une troisième et une quatrième résistance en série, et en ce que les tensions présentes à la borne commune au trajet drain- source du septième transistor et au cinquième condensateur d'une part et à la borne commune aux troisième et quatrième résistance d'autre part, sont additionnées par un deuxième circuit sommateur dont la sortie est la sortie du module dé- phaseur,