FR 2598871 A1 19871120 FR 8606936 A 19860514 CIRCUIT D'INTERFACE BIDIRECTIONNEL PRESENTANT UN ACCES UNIPOLAIRE ET UN ACCES BIPOLAIRE POUR DES SIGNAUX LOGIQUES. La présente invention est relative à un circuit d'interface bidirectionnel et, plus particulièrement, à un tel circuit pour échanger des signaux logiques entre un accès connecté à un fil de transmission de signaux série 5 unipolaires et un deuxième accès connecté à une paire de fils de transmission de signaux série différentiels (ou bipolaires). Certaines applications industrielles font usage d'un système de transmission de données bien connu en téléinformatique sous le nom de "multiplexage". Par exemple, le nombre élevé et toujours croissant de capteurs et d'actionneurs installés dans un véhicule automobile, conduit à charger le véhicule de réseaux de câbles électriques denses, compliqués et encombrants, qui 15 présentent une longueur cumulée importante. Il résulte de celle-ci une localisation plus difficile des pannes et une difficulté accrue pour assurer le passage de ces câbles à travers la structure du véhicule. Il faut en outre ajouter de nouveaux câbles pour installer dans le véhicule un 20 matériel en option particulier. Le multiplexage, appliqué à la circulation de signaux transmis normalement par les câbles classiques, permet de réduire considérablement la longueur des câbles installés dans le véhicule. Pour un tel véhicule, on peut concevoir ce multiplexage 25 à l'aide d'un réseau local multipoint et multimaitre comportant plusieurs bottiers éléctroniques qui communiquent entre eux grâce à un support de transmission. Un mode de transmission de mise en oeuvre simple et, par conséquent, économique est la transmission en bande de 30 base. Celle-ci, qui n'utilise pas de porteuse, ne permet à un instant donné qu'à un seul émetteur de passer son message en ligne, pour éviter conflits et pertes de - -1 données. Un microcalculateur reçoit et traite les signaux circulant en ligne par l'intermédiaire d'une interface dite "bus-série". L'interface doit être "multi-maitre", de \ manière que plusieurs postes locaux puissent en prendre le contrôle. Une procédure d'arbitrage permet de mettre hors service l'étage de sortie d'un maître qui transmet, par exemple, un niveau logique "haut" sur la Ligne tandis qu'un autre maître transmet un niveau "bas". Ce dernier maître 10 prend alors le contrôle de la ligne. Dans l'exemple cité, on dit qu'il y a priorité à l'état "bas". IL existe dans le commerce de tels bus série. On connaît notamment l'interface appelée "bus I2C" commercialisé par la Société Philips. Le bus I2C est un bus 45 série bidirectionnel comprenant une ligne de données et une ligne d'horloge. IL est aussi multimaître avec arbitrage par priorité à l'état bas. Tous les maîtres émettant leur propre signal d'horloge, il est nécessaire pendant une phase d'arbitrage d'émettre une horloge commune engendrée 20 par synchronisation des horloges des maîtres arbitrés. Enfin il faut noter que les signaux de données ou d'horloge émis par le bus I2C sont du type unipolaire, la portée des signaux étant de quelques mètres. A cet égard, dans l'application du multiplexage avec 25 réseau local pour véhicule automobile envisagée cidessus, on préfère utiliser comme support de transmission une paire de fils non torsadés, pour des questions de coût de fabrication, attaquée en mode différentiel, pour des raisons d'immunités au bruit. Dans cette application, la portée de la ligne de transmission attaquée en mode différentiel doit être de plusieurs dizaines de mètres. Par conséquent, si l'on souhaite conserver les caractéristiques avantageuses d'un bus série du type I2C dans l'application envisagée, il faut disposer en outre d'une interface de 35 ligne de transmission adaptée à une liaison unipolaire, côté bus, et différentielle côté ligne de transmission. De tels interfaces (ou "drivers" de ligne) existent dans le commerce. Toutefois, ces interfaces ne travaillant que dans un seul sens, il faut monter "tête-bêche" deux tels interfaces pour obtenir une liaison bidirectionnelle. Encore constate-t-on qu'alors la transmission ne se fait 5 qu'en "halfduplex", c'est-à-dire tantôt dans un sens, tantôt dans l'autre, grâce à deux fils de contrôle agissant sur l'un ou l'autre des interfaces ainsi montés. En effet, si on valide simultanément les deux interfaces, il y a bouclage des signaux, du fait du montage tête-bêche des 10 interfaces, et blocage de ceux-ci. La présente invention a donc pour but de réaliser un circuit d'interface bidirectionnel capable de transmettre des informations dans les deux sens, sans blocage du circuit et sans utilisation de fils de contrôle du sens de 15 transmission. La présente invention a aussi pour but de réaliser un tel circuit qui permet l'acquisition d'une ligne de transmission par un maître émettant un signal d'un premier état logique, en cas de conflit avec un autre maître 20 émettant un signal d'un deuxième état logique, par une procédure d'arbitrage entre ces deux maîtres. On atteint ces buts de l'invention avec un circuit d'interface pour échanger des signaux logiques entre un accès connecté à un fil de transmission de signaux série 25 unipolaires et un deuxième accès connecté à une paire de fils de transmission de signaux série différentiels, qui comprend des moyens pour transmettre sur l'accès unipolaire un premier signal d'un premier état logique de niveau électrique différent de celui d'un deuxième signal du même 30 état logique appliqué à cet accès pour transmission à l'accès différentiel, et des moyens sensibles à cette différence de niveaux électriques pour empêcher que le rebouclage du premier signal à travers le circuit ne bloque celui-ci. Ce circuit comprend en outre des moyens pour établir sur chaque accès une priorité du premier état logique sur le deuxième état, en cas de conflit de signaux, dans les deux sens de circulation de ces signaux. Au dessin annexé, donné seulement à titre d'exempLe: - La figure 1 représente schématiquement une liaison de transmission entre un microprocesseur équipé d'un bus série 5 et une ligne de transmission, par l'intermédiaire du circuit d'interface suivant la présente invention; et la figure 2 est un schéma de câblage du circuit d'interface suivant l'invention. On se réfère à la figure 1, o le circuit d'interface 1 10 suivant l'invention est connecté par son accès unipolaire D à la ligne de transmission de données du bus série d'un microprocesseur 2. Le circuit 1 présente en outre un accès différentiel (D+,D-) connecté aux deux fils d'une ligne de transmission 3. Dans le cas du bus-série I C précité ou de tout autre bus du même type, il existe en outre une ligne de signaux d'horloge H qui communique avec une ligne d'horloge bifilaire (H+, H-) par l'intermédiaire d'une interface tout à fait identique à celle constituée par le circuit 1. Le 20 fonctionnement du circuit est identique dans Les deux cas et on ne décrira par conséquent ce fonctionnement que dans le cas du traitement des signaux de données, à titre d'exemple. Les lignes (D,D+,D-) et (H,H+, H-) ont les mêmes caractéristiques électriques et fonctionnelles. On revient à la figure I o il apparait que le circuit d'interface 1 comprend des générateurs de courant 4 et 5. Le générateur 4 est connecté entre l'accès D- de La ligne différentielle 3 et la masse tandis que le générateur 5 est connecté entre une source de tension +VBB et l'accès D+ de 30 la Ligne différentielle 3. Ces deux générateurs sont commandés par les signaux venant de l'accès D du circuit 1. Le circuit comprend en outre un comparateur C2 dont la sortie est inversée alors que les entrées positives et négatives de ce comparateur sont connectées respectivement - 35 aux accès différentiels D+ et D-. La ligne de transmission est elle-même alimentée par une source de tension +VBB et chargée par une impédance Z BB 0 insérée entre deux résistances R placées en série avec Z o entre la source +V B et la masse (Courant Il). Le circuit d'interface suivant l'invention est conçu de manière qu'un signal électrique de niveau "bas" (niveau 5 électrique Vbl inférieur ou égal à une valeur VL1 prédéterminée) appliqué en D commande l'activation des générateurs de courant 4 et 5 et engendre ainsi un courant Io qui circule à travers la ligne différentielle du point D+ au point D- de telle façon qu'il apparaît une différence 10 de potentiel (VD+ - VD_) = + VDPar contre, un signal de niveau "haut" (niveau électrique supérieur ou égal à une valeur Vh prédéterminée) appliqué en D met au repos les générateurs 4 et 5 et fait apparaître aux bornes de la ligne différentielle une 15 différence de potentiel -VD. Il est clair que les signaux de niveau logique haut et bas appliqués à l'accès D se traduisent sur l'accès différentiel du circuit suivant l'invention, par des différences de potentiel négative -VD ou positive +VD, respectivement, qui sont représentatives 20 de ces niveaux logiques. Inversement, une différence de potentiel appliquée aux bornes (D+, D-) tel que VD+ - VD = + VD met la ligne D à l'état bas (niveau électrique Vb2 fourni par le comparateur C2 à sortie inversée). De même une différence de potentiel (VD+ - VD) = -VD appliquée aux bornes D+, D- met la ligne à l'état haut (niveau électrique supérieur ou égal à Vh). En outre, pour respecter la procédure de transmission du bus I2C précité ou de tout autre bus équivalent, le circuit d'interface suivant l'invention doit être conçu de 30 manière que l'état bas prime sur l'état haut. Il faut alors éviter que l'interface ne se bloque à l'état bas quand on applique un signal de niveau bas Vbl en D ou quand le circuit reçoit de la ligne différentielle un signal +VD. Suivant une caractéristique importante du circuit d'interface de l'invention, le signal électrique Vb2 engendré par le comparateur-inverseur C2 est alors tel qu'il présente un niveau de tension,évidemment inférieur au _. 5 :. 1 niveau de tension Vb nécessaire pour traduire un état logique bas sur la ligne D, mais supérieur au niveau de tension VL1 en dessous duquel les générateurs de courant 4 et 5 sont mis en service. On évite ainsi le bouclage des signaux entre l'accès différentiel et l'accès unipolaire du circuit suivant l'invention, et donc le blocage de celuici. Le tableau ci-dessous fait apparaître les domaines de tension offerts aux signaux Vbl ou Vb2 émis ou reçus en D, respectivement, pour traduire les deux niveaux logiques "bas" (O) et "haut" (1). q I I I EMISSION I O EN D(Vb) I I I I I I V 1 1 I s RECEPTION | END (Vbt.) Dans ce tableau les tensions Vh et Vb représentent les tensions maximale et minimale que l'on peut appliquer à l'accès D pour être lues par le microprocesseur comme un 1 ou comme un O, respectivement, à travers le bus série. En outre ce tableau fait apparaître une autre caractéristique du circuit d'interface suivant l'invention, caractéristique par laquelle on établit une garde d'amplitude (VL1 - VL2 20 entre le niveau O à la réception en D et le niveau O à l'émission en D. Cette garde assure la sûreté de la distinction de ces deux niveaux. On se *réfère maintenant à la figure 2 o l'on a représenté le schéma électrique du circuit d'interface 25 suivant l'invention. D'une manière générale ce circuit comprend deux sous-circuits. Un premier sous-circuit sert à - la réception de signaux émis.sur l'accès différentiel (D+, D-), pour être transmis sur l'accès unipolaire D. Ce premier sous-circuit comprend essentiellement un comparateur C2 constituant un étage d'entrée différentielle et un transistor T1 constituant l'étage de sortie. Le deuxième sous-circuit est alimenté par un signal reçu sur 5 l'entrée unipolaire D pour être transmis sur la ligne par l'accès différentiel (D+, D-). Ce deuxième sous-circuit est essentiellement constitué des transistors T4 et T5 montés en générateur de courant, des transistors T2 et T3 utilisés respectivement comme transistors de commande et de 10 polarisation, et du comparateur C1 dont l'entrée négative est portée à un potentiel égal à VL1. On va maintenant décrire en plus de détail le premier sous-circuit. Les entrées positives et négatives du comparateur C2 sont connectées respectivement aux lignes D+ 15 et D- de l'accès différentiel du circuit d'interface suivant l'invention. La sortie du comparateur C2 alimente, à travers une résistance 19, la base du transistor T1 du type NPN. Une source de tension +Vcc alimente des résistances R14, R19 et R6 montées en série pour polariser 20 convenablement la base du transistor T1. La résistance R6 est elle-même connectée entre cette base et la masse. Le transistor T1 est monté en collecteur ouvert entre l'accès bipolaire D du circuit d'interface et la masse. Une résistance externe de tirage R1 et une résistance R2 sont connectées en série entre la source de tension + Vcc et le collecteur de T1 pour établir une division de tension sur l'accès D. Le deuxième sous-circuit comprend le comparateur C1 alimenté par une source de tension +VBB. L'entrée positive 30 de ce comparateur est connectée à l'accès unipolaire D tandis que son entrée négative est raccordée au point milieu d'un pont de résistances R3, R4 qui servent à établir une division de tension entre la source de courant +Vcc et la masse, le point milieu de ce pont permettant 35 d'ajuster le niveau de tension VL1 précité. La sortie du comparateur Ci commande la base du transistor T2 du type PNP, à travers une résistance R? aux bornes de laqueLle est connectée une capacité Co. Une résistance R5 est connectée entre le point commun à La résistance R7 et à la sortie du comparateur C1 et La source de tension + Vcc. Le transistor T2 commande la base du 5 transistor T3 de polarisation, du type NPN, par l'intermédiaire du point milieu d'un pont de résistances R8, R9 montées entre le collecteur du transistor T2 et la masse. Le transistor T3 commande le blocage et Le déblocage des deux transistors T4 et T5 montés en générateurs de courant. Une résistance R10 est montée entre la source de tension +VBB d'alimentation de la ligne différentielle et BB le point commun à la base du transistor T4 et au collecteur du transistor T3. De même une résistance Rll est connectée entre la masse et le point commun à l'émetteur du transistor T3 et à la base du transistor T5. Les transistors T4 et T5 sont de type opposés, respectivement PNP et NPN. Le transistor T4 est raccordé par son émetteur à la source de tension +VBB, par l'intermédiaire d'une résistance R12 tandis que son collecteur est raccordé à la 20 sortie D+ de l'accès différentiel, à travers une diode D1 de protection contre les surtensions. Le transistor T5 est connecté par son collecteur à la sortie D- de l'accès différentiel. L'émetteur de T5 est retié à la masse a travers une résistance R13. Un fil de commande E de déconnection des lignes différentielles D+ et D- agit sur celle-ci par L'intermédiaire de transistors à effet de champ T6 et T7, dont les grilles sont chargées par des résistances R17 et R18 respectivement. L'émission d'un signal approprié sur ce fil E permet de mettre l'accès 30 différentiel à l'état "haute impédance". Suivant un mode de réalisation avantageux du circuit d'interface de l'invention, les résistances R12 et R13 sont variables. On peut ainsi adapter facilement la tension différentielle (VD+ - VD) au niveau de bruit recueilli sur 35 la ligne différentielle, en modifiant les valeurs de R12 et R13 et/ou de la tension +VBB. On se réfère maintenant à l'ensemble des figures 1 et 2 pour expliquer Le fonctionnement du circuit d'interface suivant La présente invention. Examinons tout d'abord le cas de l'émission d'un "1" logique par le microprocesseur. IL s'applique alors sur 5 l'accès unipolaire D un signal VD supérieur à Vh. Ce signal étant supérieur au niveau de tension VL1 appliqué sur l'entrée négative du comparateur Cl, la sortie du comparateur bloque le transistor de commande T2 ce qui entraîne également le blocage des transistors T3, T4 et T5. 10 Les générateurs de courant T4 et T5 étant alors inactifs, le courant Io émis en Ligne est nul. La tension différentieLLe qui se propage sur la ligne est alors égale à: v z BB X o Vd(1) = (V - V) =. Z + 2R o Ce signal de tension est reçu par tous les interfaces 20 connectés sur La ligne différentielle, y compris le circuit d'interface émetteur suivant l'invention. Comme cette tension est négative, le transistor T1 est bloqué. La tension en D reste alors au niveau "haut" correspondant au 1 logique émis et observé par le bus série du 25 microprocesseur. Pour émettre un 0 logique sur la ligne différentielle, on applique en D un signal électrique de niveau inférieur au niveau VL1. La sortie du comparateur C1 sature alors le transistor T2 qui rend le transistor T3 passant, ce dernier 30 transistor déclenchant la génération de courant par les transi-tors T4 et T5. Ce courant Io peut être calculé approximativement à partir de la formule suivante: 0(Vcc - Vcesat) Io X R R9 - 2V be R8 + R9 R13 i Dans cette formule, Vcesat correspond a La chute de tension colttecteurémetteur a saturation dans te transistor T2 et Le facteur 2Vbe correspond à la sonnmme des chutes de tension émetteur-base dans Les transistors T3 et T5. Ce courant crée une différence de potentieL positive égale à: Vd(O) = (VD+ Z RI o o - V _) = + Vd(1) Z + 2R o Dans cette formule le facteur Vd(1) correspond à la tension observée en ligne quand Io = O. La tension Vd(O), positive, se retrouve sur L'entrée du 15 comparateur C2 dont la sortie provoque La saturation du transistor T1. Suivant L'invention pour éviter le blocage du circuit d'interface, il faut alors que la tension en D soit supérieure à VL1: cc cesat R1 + R2 R2 + Vcesat> VL1 o Vcesat est la chute de tension collecteur-base dans le transistor T1 saturé. On fixe arbitrairement cette vaLeur à une valeur VL2, plus petite que Vb. On tire de cette valeur VL2 le rapport des résistances R1 et R2 du pont diviseur dont le point X30 milieu est connecté à l'accès unipolaire D: R1 V -V Vcc - VL2 R V2L2 cesat Le transistor T3 est polarisé pour travailler dans une zone linéaire (commutation rapide). Connaissant le potentiel de la base du transistor T3, on en déduit le rapport des résistances de polarisation R8 et R9: EsR R8 V - VBT3 R9 VBT3 Dans cette formule VBT3 est la tension sur la base du transistor T3. On a vu plus haut que le circuit d'interface suivant l'invention devait assurer, dans les transmissions de signaux, une priorité à l'état "bas" pour des raisons de 15 compatibilité avec la procédure de transmission du bus série associé au microprocesseur, quand ce bus série est constitué par le bus I2C précité ou par tout autre bus équivalent. Examinons alors ce qui se passe lorsque le microprocesseur émet un 1 logique, ce qui se traduit par un 20 niveau de tension sur l'accès D supérieur au niveau de tension Vh. Il s'ensuit que la tension (VD+ - VD_) sur l'accès différentiel devient négative. Dans cette situation, si la ligne différentielle émet un O logique à destination du microprocesseur, la tension (VD+ - VD) 25 devient positive, ce qui provoque la saturation du transistor T1 et un retour du potentiel en D à une valeur Vb2 qui est inférieure à la valeur Vb. Le bus série du microprocesseur voit alors un 0. Il est clair que l'état O prime sur l'état 1, comme l'exige la procédure de transmission adoptée. Bien sûr, cette priorité à l'état "bas" n'est citée qu'à titre d'exemple et l'homme de métier pourrait, sans sortir du cas de la présente invention, adapté le circuit d'interface décrit à une procédure de transmission 35 bidirectionnelle avec priorité à l'état "haut". Les formules suivantes permettent de compléter les calculs donnant les valeurs de certains composants du circuit suivant l'invention. Les différents éléments de la charge de Ligne sont tels qu'on a: 1 0 Vd(O) = - Vd(1) D'autre part, L'impédance vue par la ligne différentielle est identique à l'impédance caractéristique Z de la ligne ce qui permet l'adaptation du circuit c d'interface s cette ligne. On obtient la valeur de Zc par la formule suivante: 2. Z0.R 2VBB 2R Z = o R = et Z =* - Z c o c Z0+ 2R Io 2R - Z Zo c Dans le cas de l'adaptation du circuit d'interface suivant l'invention au bus I2C précité pour lequel: Vb = 1,5v; Vh = 3v; Vbl, niveau appliqué en D à l'émission = 0,45v on peut choisir: VL1 = 0,75v; VL2 = 1,15v. 30 On trouvera ci-dessous la nomenclature des divers composants du circuit selon l'invention, donnée seulement à titre d'exemple: +Vcc = + 5v +VBB = +10v Cl,C2 T1,T3 T2 T4 T5 T6,T7 R1 : LM 219: 2N2 369: 2N 5771: BC 327: BC 337: MOSFET MPF 6660: 1 ka. R3,R15,R16,R17,R18: 10 ki. R2: 300-JR4: 1,8ki R5,R8: 620f R6: 330-CLQ R7: 3,3 knA R9: 3,7 k-. R10,R11: 2 k.a R12,R13: 120a R14: 620n R19: 360.D: 1N 4148 Le circuit d'interface suivant l'invention, pour 15 échanger dans les deux sens des signaux logiques unipolaires d'un côté et différentiels de l'autre, permet d'éviter l'inconvénient des "drivers" de ligne montés "tête-bêche" mentionnés plus haut, qui ne peuvent éviter un blocage sans commande par fils de contrôle. Il permet en 20 outre d'établir une priorité de passage des signaux d'un certain état logique, conforme aux exigences des procédures de transmission de signaux entre une ligne différentielle et une unité de traitement telle qu'un microprocesseur, associé à un bus série bifilaire à ligne de donnée et 25 ligne d'horloge. Bien entendu, l'invention n'est pas limitée à l'application décrite cidessus, relative au multiplexage de la transmission de signaux dans un véhicule. Bien au contraire, elle trouve application partout o il importe 30 d'assurer une transmission bidirectionnelle de signaux entre une ligne de transmission de signaux unipolaires et une ligne de transmission de signaux bipolaires. En outre, il est clair que le circuit d'interface suivant l'invention se prête à une réalisation en circuit 35 intégré. REVENDICATIONS 1 1. Circuit d'interface pour échanger des signaux logiques entre un accès connecté à un fil de transmission de signaux série unipolaires et un deuxième accès connecté - à une paire de fils de transmission de signaux série 5 différentiels, caractérisé en ce qu'il comprend des moyens pour transmettre sur l'accès unipolaire un premier signal représentatif d'un premier état logique,- dont le niveau électrique est différent de celui d'un deuxième signal du même état logique appliqué sur cet accès pour transmission 10 à l'accès différentiel, et des moyens sensibles à cette différence de niveaux électriques pour empêcher que le rebouclage du premier signal à travers le circuit ne bloque celui-ci. 2. Circuit conforme à la revendication 1, caractérisé 15 en ce qu'il comprend des moyens pour établir sur chaque accès une priorité du premier état logique sur le deuxième état, en cas de conflit de signaux, dans les deux sens de circulation de ces signaux. 3. Circuit conforme à l'une quelconque des revendications 1 et 2, caractérisé en ce qu'il comprend un premier sous-circuit (C2,T1) pour transmettre des signaux de l'accès différentiel vers l'accès unipolaire et un deuxième sous-circuit (T4,T5,T3,T2,C1) pour transmettre des signaux de l'accès unipolaire vers l'accès différentiel, 25 ces deux sous-circuits étant couplés au niveau des accès. 4. Circuit conforme à la revendication 3, pour délivrer un signal différentiel positif ou négatif sur l'accès différentiel lorsqu'on applique à l'accès unipolaire un signal d'un premier niveau logique "bas" ou d'un deuxième 30 niveau logique "haut", respective-ment, caractérisé en ce que le deuxième sous-circuit comprend un comparateur Cl à seuil connecté à l'accès unipolaire pour commander, par l'intermédiaire d'un transistor de commande T2 et d'un transistor de polarisation T3, des transistors (T4,T5) 1 1 montés en générateurs de courant, pour leur faire débiter un courant sur l'accès différentiel, qui crée un signal différentiel positif sous la commande d'un signal logique bas arrivant sur l'accès unipolaire, le seuil VL1 du comparateur C1 correspondant au potentiel limite que l'on peut appliquer sur cet accès unipolaire pour émettre sur l'accès différentiel un signal positif, correspondant à un niveau bas, un dépassement de ce seuil provoquant le blocage des générateurs de courant et l'émission d'un signal negatif sur l'accès différentiel, correspondant à un niveau haut. 5. Circuit conforme à l'une quelconque des revendications 3 et 4, caractérisé en ce que le premier sous-circuit comprend un comparateur C2 dont les entrées 15 sont connectées aux fils de l'accès différentiel et dont la sortie commande la base d'un transistor T1 monté en collecteur ouvert sur l'accès unipolaire, un pont constitué par une résistance externe R1 et une résistance R2 fixant le niveau de tension du signal bas reçu par l'accès unipolaire. 6. Circuit conforme à l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend une entrée E de commande de déconnection de l'accès différentiel, agissant sur deux transistors à effet 25 de champ T6,T7 montés de manière à mettre cet accès à l'état haute impédance. 7. Circuit conforme à l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend une diode D1 montée sur le collecteur du 30 transistor générateur de courant T4, pour protéger l'accès différentiel d'une surtension positive. 8. Circuit conforme à l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend des moyens de réglage de la tension positive ou 35 négative sur l'accès différentiel, constitué par une source de tension réglable +VB8 et de résistances variables R12 et R13 montées sur les émetteurs des transistors générateurs de courant T4 et T5, respectivement. 9. Application du circuit d'interface conforme à l'une quelconque des revendications précédentes, à la transmission multiplexée de signaux électriques dans un véhicule.