FR 2608861 A1 19880624 FR 8618047 A 19861223 -- 1 -- CIRCUIT AMPLIFICATEUR DE LECTURE POUR UNE MEMOIRE RAM STATIQUE L'invention concerne un circuit amplificateur différentiel de lecture pour une mémoire RAM statique, associé à une colonne de cette mémoire, comprenant deux transistors à effet de champ couplés par leur source, le point de couplage de ces transistors étant commandé par une source de courant et cette dernière étant commandée par la sortie d'un étage déco- deur permettant la sélection de la colonne de mémoire, les grilles de chacun des transistors couplés recevant le signal d'une ligne de bit de la colonne de la mémoire RAM statique et les drains de ces transistors couplés fournissant un signal porté sur le bus de lecture de la mémoire. La présente invention trouve son application dans la réalisation de mémoire RAM statique monolithiquement inté- grée sur arséniure de gallium. Un tel circuit amplificateur différentiel de lec- ture pour mémoire RAM statique est connu de la publication in- titulée "Design of GaAs lk bits static RAM par MASAYUKI INO, and alii dans IEEE Transactions on Electron Devices, Vol.ED-31, N'9 September 1984". Ce document décrit une mémoire statique lk bits réalisée à l'aide de transistors à effet de champ en arséniure de gallium (GaAs) en technologie dite "Direct coupled FET logic" (DCFL) qui présente une faible con- sommation, une grande vitesse de fonctionnement et une grande densité d'intégration. Mais la capacité grille-drain qui apparaît en fonctionnement sur les transistors couplés de cet amplifi- cateur différentiel ralentit le temps de montée des signaux de sortie recueillis sur le bus de lecture, et donc augmente le temps d'accès de la mémoire, et le temps de transition du signal de sortie. - 2 - Selon l'invention, ces inconvénients sont évités au moyen d'un circuit tel que décrit dans le préambule, carac- térisé en ce qu'il lui est adjoint un circuit translateur des niveaux des signaux transportés par les lignes de bit pour que ces niveaux soient au plus égaux aux niveaux des signaux por- tés par le bus de lecture en sorte que les capacités grille- drain des transistors couplés de l'amplificateur différentiel sont négligeables. Dans une mise en oeuvre de l'invention, ce cir- cuit est caractérisé en ce que, le circuit translateur de ni- veaux est formé d'un premier couple de transistors à effet de champ montés en drain commun à l'alimentation continue posi- tive VDD, dont les grilles reçoivent les signaux des lignes de bit de la colonne de la mémoire, et dont les sources sont chacune raccordées au drain d'un des transistors d'un second couple de transistors à effet de champ dont les sources sont connectées à la masse à travers une résistance et dont les grilles sont reliées en croix d'une part au drain du tran- sistor opposé de ce couple et d'autre part respectivement aux grilles des transistors de l'amplificateur différentiel de lecture, les lignes du bus de lecture étant reliées à l'ali- mentation continue VDD à travers des résistances appariées. L'invention présente alors entre autres, les avantages suivants: - les niveaux des signaux de commande des grilles des transistors couplés formant l'amplificateur différentiel de lecture ne sont plus les niveaux des signaux des lignes de bit de la colonne de la mémoire associée, mais les niveaux prévus pour être au plus égaux aux niveaux circulant sur le bus de lecture. Dans ces conditions les capacités grille-drain des transistors couplés de l'amplificateur différentiel de lecture sont totalement négligeables, ce qui induit que: - la capacité parasite totale associée au bus de lec- ture est très faible; 3 - - le temps de montée des signaux de sortie de l'am- plificateur différentiel de lecture est plus faible que si les signaux des lignes de bit étaient portés directement sur les grilles de ces transistors couplés; - le temps de transition du signal de sortie de l'am- plificateur différentiel de lecture est plus faible du fait que la constante de temps RC est très faible; - le temps d'accès à la mémoire est plus faible; - la dispersion du temps d'accès est également ré- duite; - la mémoire RAM statique est donc beaucoup plus per- formante sans augmenter beaucoup sa taille puisque le circuit décaleur de niveaux ne nécessite que quatre transistors et une résistance supplémentaire par colonne de mémoire. L'invention sera mieux comprise à l'aide de la description suivante illustrée par les figures ci-après an- nexées dont: - la figure 1 qui représente l'amplificateur diffé- rentiel de lecture associé à une colonne de mémoire, et muni d'un circuit décaleur de niveaux selon l'invention; - la figure 2 qui représente le séquencement des si- gnaux dans un circuit selon l'invention en trait plein compa- rés au séquencement des signaux dans un amplificateur de lec- ture non muni du décaleur de niveau selon l'invention en trait discontinu. Tel que représenté sur la figure 1, l'amplifica- teur différentiel de lecture comprend donc d'abord un couple de transistors à effet de champ du type dit MESFET à enri- chissement T1 et T2 dont la source commune 10 est reliée au drain d'un transistor TO. Ce transistor TO dont la source est reliée à la masse, fonctionne en source de courant et est com- mandé par le signal YD issu du décodeur qui sélectionne une colonne de la mémoire parmi N colonnes, l'amplificateur diffé- rentiel de lecture étant associé h une de ces colonnes, mais le circuit décodeur n'étant pas représenté. Les drains des -4- transistors couplés T1 et T2 sont reliés respectivement aux deux lignes 11 et 12 du bus de lecture de la mémoire. Ces li- gnes 11 et 12 transportent les signaux VC et VD. Les grilles 21 et 22 des transistors T1 et T2 reçoivent respecti- vement les signaux VB et VA. Chaque colonne de la mémoire est associée à un tel circuit amplificateur différentiel de lecture, comme il est connu du document cité comme état de la technique. Selon ce document connu, les signaux VB et VA sont constitués par les signaux LB1 et LB2 respectivement transportés par les lignes de bit de la colonne de la mémoire. Dans la réalisation connue d'une telle mémoire au moyen de transistors à effet de champ en arséniure de gallium, les lignes formant le bus de lecture sont portées à une ten- sion d'alimentation VDD continue à travers des charges. Pour une alimentation continue: VDD = 1,5 volt compatible avec ce circuit, les signaux portés par les lignes de bit ont pour amplitude: LB1 = 1,15 volt LB2 = 1,45 volt et les signaux portés par le bus de lecture ont pour ampli- tude: VC = 1,5 volt et VD = 1,15 volt Dans ces conditions, la différence d'amplitude entre par exemple LB2 et VD des lignes 12 et 22 est posi- tive, et la capacité grille-drain du transistor T2 est alors importante LB2-VD = 1,45 - 1,15 = +0,30 volt CGD = 1 fF/um, de large ce qui est important. Selon l'invention, un circuit translateur de ni- veaux est associé à chaque circuit amplificateur différentiel de lecture donc à chaque colonne de mémoire. -5 - Ce circuit est constitué d'un premier couple de transistors à effet de champ de type dit MESFET à enrichisse- ment T5 et T6 montés en drain commun à la tension d'alimenta- tion continue VDD, et dont les grilles sont commandées res- pectivement par les signaux portés par les lignes LB1 et LB2. Les sources de ces transistors T5 et T6 sont re- liées respectivement au drain d'un couple de transistors à effet de champ du type dit MESFET à enrichissement T3 et T4 dont les sources présentent un point commun 20 porté à la masse à travers une charge RO. Les grilles de ces transistors respectivement T4 et T3 sont commandées par les signaux de drain de T3 et T4 et sont reliées respectivement aux grilles 21 et 22 des transistors T1 et T2. Les noeuds 21 et 22 por- tent respectivement les signaux VB et VA. En supposant comme précédemment la tension d'ali- mentation continue VDD = 1,5 volt, les lignes de bit portent les signaux LB1 = 1,15 volt LB2 = 1,45 volt Dans ces conditions, les signaux au noeud 21 et 22 sont respectivement VL = 0,57 volt pour l'état bas VH = i volt pour l'état haut. Les amplificateurs différentiels sélectionnés par TO ont une tension grille-drain: VGD = -0,15 volt si VA est à l'état haut en même temps que VD est à l'état bas, et une tension V'GD = -0,93 volt si VC est à l'état haut en même temps que VB est à l'état bas. Donc, dans le pire de cas, la tension grille- drain des transistors T et T2 de l'amplificateur différentiel de lecture est tout de même négative, et la capacité grille- drain est alors totalement négligeable. Par suite la capacité parasite totale associée au bus de lecture est fortement ré- duite par rapport à l'état de la technique et la constante de -6- temps qui est le produit de la résistance par ladite capacité est alors très faible. Les temps d'accès de la mémoire sont réduits. La dispersion du temps d'accès également. Le tableau I ci-dessous donne les valeurs des re- tard à mi-croisement obtenues par simulation: a/ dans le cas o l'amplificateur différentiel de lecture n'est pas muni d'un circuit décaleur de niveau, b/ dans le cas o l'amplificateur différentiel de lecture est muni d'un circuit décaleur de niveau selon l'in- vention. TABLEAU I a b LB1,LB2 300 ps 350 ps i5 VA, VB -- 450 ps BL1,BL2 1.05 ns 850 ps , S1 1.3 ns 1.05 ns Dans le tableau I, on appelle: LB1 et LB2 les signaux sur les lignes de bit; l'un de ces signaux est à l'état bas lorsque l'autre est à l'état haut; VC et VD les signaux sur le bus de lecture; LM1 et LM2 les signaux sur la ligne de MOT de la mé- moire, cette partie du circuit mémoire étant connue de l'homme du métier, mais non représentée sur le schéma électrique de la figure 1: pour réaliser une mémoire -7- compatible avec la présente invention, on pourra se ré- férer par exemple à la publication de P.O'CONNOR et ahii, intitulée "High Speed GaAs i k bits Static Random Access Memory" dans "IEEE Journal of Solid State Circuits Vol.SC20, N'5, Oct.85, pp.1089-1081"; 51 et So les signaux en sortie de la mémoire, cette sortie n'étant pas non plus représentée sur le schéma électrique de la figure 1; VA et VD les signaux intermédiaires seulement présents dans le circuit selon l'invention. Le tableau II ci-dessous donne les valeurs du temps de montée du signal de sortie, mesuré entre 20 et 80 % de l'excursion logique, et l'amplitude logique du signal dif- férentiel sur le bus de lecture dans les cas a et b définis précédemment. TABLEAU II a b temps de = 400 ps 200 ps montée entre 20-80 % Signal dif- différentiel = 200 mV 350 mV sur le bus de lecture On notera que le temps de montée est plus faible dans le cas b car le signal différentiel sur le bus de lecture a une plus grande amplitude. Ainsi, avec le circuit selon l'invention, le temps d'accès d'une mémoire de lk bits réalisée sur arséniure - 8 - de gallium peut être réduit de 250 ps, soit un gain de 20 %. De plus, les temps de transition du signal de sortie sont réduits de 50 %. Le tableau III ci-dessous donne les dimensions des transistors à effet de champ ainsi que les valeurs des résis- tances nécessaires à l'élaboration du circuit dans un exemple de réalisation, 9,étant la longueur de grille des transistors et L étant la largeur de grille de ces transistors, qui sont comme on l'a dit du type MESFET. Avantageusement, le circuit sera réalisé monolithiquement intégré avec la mémoire sur un subs- trat en arséniure de gallium ou un autre composé du groupe III-V. TABLEAU III Transistors ú(/um) L(/um) TO 0,7 10 T1, T2 0,7 15 T3, T4 0,7 8 T5, T6 0,7 9 Résistances R ( Q) R0 600 R1, R2 750 La tension de seuil de ces transistors, qui sont du type dit à enrichissement est VT = 100 mV 9 - REVENDICATIONS: 1. Circuit amplificateur différentiel de lecture pour une mémoire RAM statique, associé à une colonne de cette mémoire, comprenant deux transistors à effet de champ couplés par leur source, le point de couplage de ces transistors étant commandé par une source de courant et cette dernière étant commandée par la sortie d'un étage décodeur permettant la sé- lection de la colonne de mémoire, les grilles de chacun des transistors couplés recevant le signal d'une ligne de bit de la colonne de la mémoire RAM statique et les drains de ces transistors couplés fournissant un signal porté sur le bus de lecture de la mémoire caractérisé en ce qu'il lui est adjoint un circuit translateur des niveaux des signaux transportés par les lignes de bit pour que ces niveaux soient au plus égaux aux niveaux des signaux portés par le bus de lecture en sorte que les capacités grille-drain des transistors couplés de l'amplificateur différentiel sont négligeables. 2. Circuit amplificateur différentiel de lecture se- lon la revendication 1, caractérisé en ce que le circuit translateur de niveaux est formé d'un premier couple de tran- sistors à effet de champ montés en drain commun à l'alimenta- tion continue positive VDD, dont les grilles reçoivent les signaux des lignes de bit de la colonne de la mémoire, et dont les sources sont chacune raccordées au drain d'un des transis- tors d'un second couple de transistors à effet de champ dont les sources sont connectées à la masse à travers une résis- tance et dont les grilles sont reliées en croix d'une part au drain du transistor opposé de ce couple et d'autre part res- pectivement aux grilles des transistors de l'amplificateur différentiel de lecture, les lignes du bus de lecture étant reliées à l'alimentation continue VDD à travers des résis- tances appariées. 3. Circuit selon l'une des revendications précé- dentes, caractérisé en ce qu'il est réalisé à l'aide de tran- sistors à effet de champ à enrichissement, et monolithiquement intégré avec la mémoire sur un substrat semiconducteur en un matériau du groupe III-V par exemple en arséniure de gallium (GaAs).