FR 2606906 A1 19880520 FR 8709054 A 19870626 La présente invention concerne des dispositifs et des procédés pour l'arbitrage de conditions de conflit sur un bus qui apparaissent dans un système dans lequel une première source a une priorité absolue pour accéder à une mémoire vive globale, et d'autres dispositifs de traitement ont accès à la mémoire vive globale avec une priorité inférieure. Des dispositifs de traitement de signaux numériques tels que la "Carte de traitement de signaux adaptable" SPV commercialisée actuellement par la Demanderesse, procu- rent des fonctions programmables qui permettent de réaliser un traitement rapide pour mettre en oeuvre diverses fonctions telles que l'analyse de spectre, le filtrage numérique, la corrélation, la convolution et l'inversion de matrice. La carte de traitement de signaux numériques est directement compatible avec le "bus VME", d'utilisation très répandue. De tels dispositifs doivent fonctionner à vitesse extrêmement élevée et doivent avoir un coût et une taille aussi faibles que possible. Dans ce but, ces dispositifs doivent assurer un arbitrage optimisé de conditions de conflit de bus entre le bus VME, un microprocesseur interne de la carte de traitement numérique, et un contrôleur d'entrée/sortie qui est essen- tiellement un contrôleur de DMA (accès direct en mémoire), de façon à permettre un fonctionnement rapide avec un coût rela- tivement faible. La carte de traitement de signaux numériques SPV100 exige une mémoire de données et une mémoire d'entrée/ sortie séparée. Cette exigence augmente le coût et la comple- xité au-delà de ce qui est souhaitable compte tenu des fonc- tions que l'utilisation de ce dispositif permet de réaliser. En outre, le bus VME n'a pas la possibilité de contrôler ai- sément la mémoire de données, et le microprocesseur interne de la carte de traitement numérique SPV100 (qui est un TMS32010) ne peut pas accéder ou contrôler aisément la mémoi- re d'entrée/sortie. Bien qu'il soit courant de réaliser des systèmes dans lesquels un ensemble de processeurs séparés peuvent ac- céder à une mémoire commune ou globale, de tels systèmes uti- lisent généralement soit la technique consistant à partager de façon égale l'accès à la mémoire globale, dans lequelle si un processeur accède à la mémoire globale, les autres ne peu- vent pas le faire, soit des systèmes complexes d'interruptions avec priorité qui interrompent un processeur de faible priori- té en cours d'accès à la mémoire globale, et lui commandent d'exécuter un sous-programme d'interruption, en accordant l'accès à la mémoire globale au processeur demandeur de prio- rité supérieure. Ces techniques et les circuits associés sont si complexes qu'ils ne conviennent pas pour atteindre l'objec- tif consistant à procurer une carte de traitement de signaux numériques rapide et économique, qu'on puisse enficher dans un bus VME et qui puisse accomplir des opérations d'entrée et de sortie de données rapides. L'invention a donc pour but de procurer un disposi- tif et un procédé efficaces pour permettre à un dispositif de traitement ou un processeur ou une source de priorité élevée d'accéder à une mémoire vive globale à laquelle peuvent égale- ment accéder un ensemble de dispositifs de traitement ou de processeurs ou de sources de priorité inférieure. Un autre but de l'invention est de procurer un sys- tème comprenant une mémoire vive globale à laquelle puissent accéder un ensemble de sources différentes, dont l'une peut toujours accéder à la mémoire vive globale, sans utiliser un système d'arbitrage complexe définissant des priorités. Un autre but de l'invention est de procurer un dis- positif de traitement de signaux numériques qui supprime la nécessité de mémoires d'entrée/sortie et de données séparées, tout en fonctionnant à des vitesses élevées lorsqu'il est associé à un bus VME et à un accès d'entrée/sortie rapide. Brièvement et qonformément à un mode de réalisation, l'invention procure un circuit de traitement numérique com- prenant un microprocesseur qui est connecté à un bus d'adresse de microprocesseur et un bus de données de microprocesseur, un contrôleur d'entrée/sortie qui est connecté à un bus d'entrée/ sortie, une mémoire globale qui est connectée à un bus d'adres- se global et à un bus de données global, un bus de données ex- terne et un bus d'adresse externe connectés à un dispositif de traitement externe, des premier, second et troisième circuits émetteurs/récepteurs pouvant être sélectionnés séparément, qui connectent séparément et respectivement le bus de microproces- seur, le bus d'entrée/sortie et le bus de données externe au bus de données global, et des premier, second et troisième circuits amplificateurs/séparateurs d'adresse qui connectent sélectivement et respectivement le bus d'adresse de micropro- cesseur, le bus d'entrée/sortie et le bus d'adresse externe au bus d'adresse global. Le microprocesseur génère un premier si- gnal de demande de bus pour tenter d'accéder à la mémoire globale. Le premier signal de demande de bus est appliqué à un réseau d'arbitrage. Le réseau d'arbitrage génère un premier signal d'affectation de bus si le contrôleur d'entrée/sortie n'est pas en train d'accéder à la mémoire globale, et un cir- cuit de commande d'accès global génère un premier signal d'état prêt qui est transmis par un premier conducteur vers le microprocesseur qui génère alors un premier signal de valida- tion et un premier signal d'écriture, pour permettre au micro-- processeur d'accéder à la mémoire globale. Le contrôleur d'en- trée/sortie génère un second signal de demande de bus s'il dé- sire accéder à la mémoire globale. Le réseau d'arbitrage réa- git à la seconde demande de bus en générant un second signal d'affectation de bus si le microprocesseur n'est pas en train d'accéder à la mémoire globale. Le circuit de commande d'accès global génère un second signal d'état prêt sur un second con- ducteur, et il le dirige vers le contrôleur d'entrée/sortie, qui génère un second signal de validation et un second signal d'écriture pour permettre au contrôleur d'entrée/sortie d'ac- céder à la mémoire globale. Si les demandes de bus externe accèdent à la mémoire globale, une adresse produite par le bus externe est décodée pour générer un troisième signal de deman- de de bus en synchronisme avec tout accès à la mémoire globale en cours d'exécution par le microprocesseur ou le contrôleur d'entrée/sortie. Si le microprocesseur est en train d'accéder à la mémoire globale, le troisième signal de demande de bus commande au circuit de commande d'accès global de générer un premier signal d'attente sur le premier conducteur, en syn- chronisme avec 'l'accès à la mémoire globale par le microproces- seur, ce qui fait que le microprocesseur cesse de générer le premier signal de validation et le premier signal d'écriture, et le troisième signal de demande de bus provoque la génération d'un troisième signal de validation et d'un troisième signal d'écriture, pour entrelacer des cycles d'accès à la mémoire globale par le dispositif de traitement externe, avec l'accès à la mémoire globale par le microprocesseur. Le circuit de com- mande d'accès global génère un second signal d'attente sur le seoond conducteur en synchronisme avec l'accès à la mémoire globale par le contrôleur d'entrée/sortie, et sous l'effet de ce signal le contrôleur d'entrée/sortie cesse de produire le second signal de validation et le second signal d'écriture. Le circuit de commande d'accès global génère ensuite le-troisième signal de validation et le troisième signal d'écriture, pour. entrelacer des cycles d'accès à la mémoire globale par le dis- positif de traitement externe, avec l'accès à la mémoire glo- bale par le contrôleur d'entrée/sortie. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés sur lesquels: la figure 1 est un schéma synoptique d'un dispositif de traitement de signaux numériques conforme à l'invention; la figure 2 est un schéma synoptique d'un circuit d'arbitrage qui assure l'accès entrelacé à la mémoire vive globale de la figure 1 par le bus VME; la figure 3 est un schéma synoptique utile à l'ex- plication du réseau logique programmé de définition des carac- téristiques temporelles du fonctionnement de la mémoire vive globale, représenté sur la figure 2; la figure 4 est un schéma synoptique utile à la description du réseau logique programmé d'accès à la mémoire vive globale, représenté sur la figure 2; la figure 5 est un schéma synoptique détaillé du réseau d'arbitrage de la figure 2; la figure 6 est un diagramme séquentiel d'un cycle d'écriture en mémoire globale du bus VME, pour le système de la figure 1; la figure 7 est un diagramme séquentiel d'un cycle de lecture en mémoire globale du bus VME, pour le système de la figure 1; la figure 8 est un diagramme séquentiel qui illustre l'entrelacement de cycles d'accès à la mémoire globale par le bus VME, avec des cycles d'accès à la mémoire globale par le processeur TMS32020 de la figure 1; et la figure 9 est un diagramme séquentiel qui illustre l'entrelacement de cycles d'accès à la mémoire globale par le bus VME, avec des cycles d'accès à la mémoire globale par le contrôleur d'accès d'entrée/sortie de la figure 1. En considérant maintenant les dessins, et en parti- culier la figure 1, on voit que le dispositif de traitement de signaux numériques 1 comprend un bus VME 2. L'homme de l'art sait que la structure de bus VME est largement utilisée. Ce bus comprend 16 conducteurs de bus de données, 23 conducteurs de bus d'adresse et divers signaux d'échantillonnage. Le bus VME 2 est connecté à un dispositif de traitement ou un proces- seur externe (non représenté). Conformément à la:présente invention, le dispositif de traitement de signaux numériques de la figure 1 est connec- té sélectivement au bus VME 2 au moyen d'un émetteur/récepteur de bus de données VME 4, qui connecte les conducteurs de don- nées du bus VME 2 à un "bus de données VME local" 5. L'émet- teur/récepteur de bus de données VME 4 peut comprendre plu- sieurs circuits intégrés amplificateurs/séparateurs de type standard, tels que les circuits SN74F245 fabriqués par Fairchild, pour les conducteurs DO-D15 du bus de données VME. Les conducteurs du bus de données VME local 5 sont connectés sélectivement par l'émetteur/récepteur 6 (qui peut être cons- titué par une paire de circuits intégrés 74HCT245, fabriqués par RCA), et par des conducteurs 7 à des conducteurs de bus de données correspondants du bus de données de microprocesseur 8. Les conducteurs du bus de données VME local 5 sont égale- ment connectés sélectivement au bus de données global 19 par l'émetteur/récepteur 21 (qui peut être constitué par une paire de circuits intégrés 74HCT245 de RCA). Les 16 conducteurs du bus de données global 19 sont connectés sélectivement par l'émetteur/récepteur 18 aux 16 conducteurs du bus de données de processeur 8. Les 16 conducteurs du bus de données global 19 sont également connectés sélectivement par l'émetteur/récepteur 22 (qui peut être constitué par une paire de circuits intégrés 74HCT245) au bus de contrôleur d'entrée/sortie 23, qui com- prend 16 conducteurs de données/adresse, et trois conducteurs de commande qui portent les désignations DS (échantillonnage de données), AS (échantillonnage d'adresse) et R/WE (lecture- écriture). (On notera que dans un but de commodité dans la présente description, on représente des compléments logiques en faisant suivre les noms de variable par un astérisque, au lieu d'utiliser une barre horizontale.) Les conducteurs du bus de données global 19 sont connectés aux bornes de données de la mémoire vive globale 20, qui peut comprendre 32768 (c'est-a-dire 32 K) mots de 16 bits chacun. La mémoire vive globale 20 comprend huit circuits in- tégrés de mémoire vive statique de 16 K x 4, du type NEC 4362. Les entrées d'adresse de la mémoire vive globale 20 sont connectées aux 14 conducteurs du bus d'adresse global 37. Le bus d'adresse global 37 est connecté sélectivement au bus d'adresse de microprocesseur 34, qui peut comporter 16 conduc- teurs d'adresse, par l'amplificateur/séparateur 36 (qui peut comprendre un circuit intégré amplificateur/séparateur du type 74F244 et un amplificateur/séparateur à 20 bits du type AM29827, fabriqué par AMD (Advanced Micro Devices)). Le bus d'adresse global 37 est également connecté sélectivement par l'amplificateur/séparateur 39 (qui peut comprendre deux cir- cuits intégrés 74HCT374) aux 14 conducteurs du bus de contrô- leur d'entrée/sortie 23. Les conducteurs 37 du bus d'adresse global sont également connectés sélectivement a-u bus d'adresse VME "local" 32 par un amplificateur/séparateur 38 (qui peut comprendre un circuit intégré AM29827 et un circuit intégré 74HCT244). Le bus d'adresse VME local 32 est connecté sélecti- vement au bus d'adresse de microprocesseur 34 par un amplifi- cateur/séparateur 33 (qui peut comprendre un amplificateur/ séparateur en circuit intégré AM29827 et un circuit intégré 74HCT244). Le bus d'adresse VME local 32 est également connec- té aux 16 conducteurs d'adresse du bus VME 2 par un circuit décodeur d'adresse et de commande de bus VME 30 (qui comprend plusieurs amplificateurs/séparateurs de type standard, parmi lesquels un circuit AM29821, un circuit 74ALS244 et un circuit 74LS682). Certains des circuits de commande du bloc 30 génè- rent un ensemble de signaux de commande de carte divers qu'on désigne de façon générale par la référence 16, pour représen- ter divers signaux d'horloge, de multiplexage et de définition de caractéristiques temporelles, que l'homme de l'art est ca- pable d'élaborer sans difficulté. Certains de ces signaux se- ront décrits ultérieurement en relation avec la figure 2. Le bus VME 2 est également connecté à un circuit d'interruption 29, qui ne fait pas partie de l'invention, mais qui est incorporé sur la figure 1 pour que celle-ci soit plus complète. Le dispositif de traitement numérique 1 comprend un microprocesseur rapide à 16 bits 9, qui peut être un micro- processeur Texas Instrument TMS32020, du type à "jeu d'ins- tructions limité". Les 16 sorties d'adresse AO-A15 du micro- processeur 9 sont connectées au bus d'adresse de microproces- seur 34. Les bornes de données DO-D15 du microprocesseur 9 sont connectées à des conducteurs correspondants du bus de donnees de microprocesseur 8. La fonction du microprocesseur TMS32020 9 est defi- nie par son jeu d'instructions, qui est enregistré dans sa mémoire de programme. Le TMS32020 est capable d'executer un programme enregistré dans une mémoire morte programmable électriquement (EPROM) de moniteur 11, dans une mémoire morte programmable bipolaire 12, ou dans une mémoire vive de pro- gramme externe 13. Des programmes à executer par le micropro- cesseur 9 peuvent être transférés à partir du bus VME 2, pour l'exécution par le microprocesseur 9. Le microprocesseur 9 comprend une mémoire vive de données interne à laquelle il peut accéder à tout moment. Le microprocesseur 9 attend l'apparition d'un signal READJYaxant de passer à l'exécution d'une opération d'accès portant sur la mémoire vive globale 20, comme on l'expliquera ultérieurement. Le microprocesseur 9 exécute une instruction SXF (instauration d'un indicateur externe) pour demander l'accès à la mémoire vive globale 20, et lorsqu'il a terminé l'opération d'accès demandée, il libère les bus de données et d'adresse globaux, en exécutant une instruction RXF (restaura- tion d'indicateur externe). La mémoire vive "locale" 10 (qui peut comprendre huit circuits integrés de mémoire vive statique NEC 4362), est connectée entre le bus d'adresse de microprocesseur 34 et le bus de données de microprocesseur 8. La mémoire morte program- mable électriquement (EPROM) 11, qui est également connectée entre le bus d'adresse de microprocesseur 34 et le bus de don- nees de microprocesseur 8, contient un moniteur de logiciel qui constitue le sujet de la demande de brevet des E.U.A. nO 86/26667, déposée le 27 octobre 1986. La mémoire morte programmable bipolaire (PROM) 12 (qui peut comprendre une paire de circuits intégrés PROM MB7144/2 fabriqués par Fujitsu) est également connectée entre le bus d'adresse de microprocesseur 34 et le bus de données de microprocesseur 8. La mémoire de programme supplémentaire 13, qui se trouve sur une carte séparée, peut également être connectée entre le bus d'adresse de microprocesseur 34 et le bus de données de microprocesseur 8. Un terminal externe peut accéder au dispositif de traitement de signaux numériques 1 au moyen d'un accès pour terminal de type RS232C, portant la référence 15. Un ordinateur hôte peut accéder au dispositif de traitement de signaux numériques i par l'intermédiaire d'un accès pour ordinateur hôte du type RS232C, portant la référen- ce 14. Le bloc 35, qui décode certains conducteurs du bus d'adresse de microprocesseur 34, peut effectuer la sélection de l'accès utilisé. L'émission rapide de blocs de données à partir du dispositif de traitement de signaux numériques i peut être effectuée au moyen d'une mémoire tampon de type premier entre, premier sorti (ou FIFO) d'accès de sortie, 27, qui est connec- tée au bus de contrôleur d'entrée/sortie 23. La mémoire tampon FIFO 27 peut comprendre une paire de circuits intégrés IDT7201 fabriqués par Integrated Device Technology. Un accès d'entrée rapide 28 est également connecté au bus de contrôleur d'entrée/sortie 23. L'accès d'entrée 28 peut comprendre une paire de bascules en circuit intégré du type 74F374 fabriquées par Fairchild. Un contrôleur d'entrée/sortie 26, qui peut être un circuit integré contrôleur de DMA du type UDC9516, fabriqué par AMD, est connecté au bus de contrôleur d'entrée/sortie 23. Un émetteur/récepteur 25 connecte sélectivement le bus de données de microprocesseur 8 aux conducteurs de données du bus de contrôleur d'entrée/sortie 23. Le contrôleur d'entrée/sor- tie 26 a pour fonction de transférer des blocs de données en- tre la mémoire vive globale 20 et les accès d'entrée et de sortie rapides 27 et 28. Ce transfert de données peut être effectué indépendamment de l'exécution d'un programme par le microprocesseur 9 et de l'utilisation par le microprocesseur de sa mémoire de données locale interne. Le contrôleur d'entrée/sortie 26 est programmé au moyen d'une série de registres internes parmi lesquels deux seulement doivent être programmés par le microprocesseur 9, par l'intermédiaire de ses accès D et E, et ces deux regis- tres sont le registre de mode maître (MMR) et le registre d'adresse de chaîne (CAR) de chaque canal. Une table est établie dans la mémoire vive globale 20 pour chaque canal du contrôleur, et le contrôleur d'entrée/sortie 26 charge cette mémoire à partir de la mémoire vive globale 20 lorsque le microprocesseur 9 lui en donne l'ordre. Conformément à l'invention, le bus VME 2 peut ac- céder à n'importe quel moment à la mémoire de données globa- le 20. On réalise ceci en insérant des états d'attente dans n'importe quelle opération d'accès en cours à la mémoire vi- ve globale 20, par le microprocesseur 9 ou le contrôleur d'entree/sortie 26, dans le but "d'entrelacer" l'accès du bus VME à la mémoire vive globale 20 avec un tel accès en cours à cette mémoire, par le microprocesseur'9 ou le con- - trôleur d'entree/sortie 26. Le microprocesseur 9 comme le. contrôleur d'entree/sortie 26 comportent des entrées qui, lorsque l'autorisation d'accès est accordée, permettent à ces éléments d'accéder à la mémoire globale 20. Lorsque le réseau d'arbitrage 53 de la figure 2 accorde un tel accès au microprocesseur 9 ou au contrôleur d'entrée/sortie 26, toutes les opérations d'accès résultantes à la mémoire globale 20 ont lieu avec "zéro" état d'attente, sauf si des états d'at- tente apparaissent du fait d'un accès à la mémoire globale par le bus VME 2. En considérant maintenant la figure 2, on note que la référence 29 désigne un circuit de commande et d'arbitrage de bus qui est incorporé dans le système de la figure 1 (mais qui n'est pas représenté dans son schéma synoptique), dans le but d'effectuer un accès "entrelacé" à la mémoire vive globale par le bus VME 2, lorsque le microprocesseur 9 ou le con- trôleur de bus d'entrée/sortie 26 accède à la mémoire vive globale. Le circuit de la figure 2 permet également l'accès à la mémoire vive globale 20 par le microprocesseur 9 ou le con- trôleur de bus d'entrée/sortie 26 lorsque le bus VME 2 n'accè- de pas a la mémoire vive globale 20. Le circuit de commande et d'arbitrage de bus 29 com- prend un circuit d'interface VME43, contenu dans le bloc 30 de la figure 1, qui connecte les conducteurs BS (sélection de carte), DS (sélection de données), A16, A17 et WRITE (écritu- re) du bus VME 2, par l'intermédiaire de conducteurs 44, au réseau logique programmé (PAL) de définition des caractéristi- ques temporelles de la mémoire vive globale, 45. Les conduc- teurs 44 acheminent les signaux BS, A16 et A17 et DS, indi- quant une demande d'accès à la mémoire vive globale 20 de la part du bus VME 2, ce bus ayant une priorité absolue pour ac- céder à la mémoire vive globale 20. Plusieurs des conducteurs du bus d'adresse VME, à savoir les conducteurs BS*, A16, A17 et DS, sont décodés pour générer le signal de demande de bus. Le PAL de définition des caractéristiques temporel- les de la mémoire vive globale, 45, qu'on appellera ci-après le "PAL de définition de caractéristiques temporelles 45", peut être un circuit intégré consistant en un réseau logique programmé ou PAL du type 168R8A, fourni par Monolithic Memo- ries, dont les entrées et les sorties sont représentées de façon plus détaillée sur la figure 3. L'Annexe A indique com- ment le PAL de définition des caractéristiques temporelles de la mémoire vive, 45, est programmé pour fonctionner conformé- ment à l'invention. Le PAL de définition des caractéristiques temporelles 45 émet un signal appelé DTACK' (acquittement de données) vers le bus VME 2, par l'intermédiaire des conduc- teurs 44. Lorsque DTACK* est actif, ceci signifie que des données ont été écrites dans la carte de traitement de signaux numériques, ou que le bus VME est prêt à lire des données dans cette carte. Le PAL de définition des caractéristiques temporelles de la mémoire vive globale, 45, produit un signal GMEM* (mé- moire globale) sur le conducteur 46. Le signal GMEM* est pro- duit en réponse à la demande de bus VME précitée, acheminée par les conducteurs 44, et il est appliqué à une entrée du PAL d'accès à la mémoire vive globale, 47, qui peut être un circuit intégré consistant en un réseau logique programmé du type R4A fabriqué par Monolithic Memories. L'Annexe B montre com- ment le PAL d'accès à la mémoire vive globale, 47, est pro- grammé conformément à l'invention. Le signal GMEM* que reçoit le PAL d'accès à la mé- moire vive globale, 47, produit des états d'attente destinés à être appliqués sur le conducteur READY (prêt) 47 ou sur le conducteur WAIT (attente) 48 pendant chaque cycle de mémoire, représenté dans les diagrammes séquentiels des figures 6 et 7. Le PAL d'accès à la mémoire globale, 47, produit un signal READY au niveau actif sur le conducteur 47', si un si- gnal PGB (bus accordé au processeur) sur le conducteur 54 est à un niveau actif, ce qui signifie que le microprocesseur 9 accède à la mémoire vive globale 20. Le PAL d'accès à la mémoi- re vive globale, 47, produit un signal WAIT à un niveau inactif sur le conducteur 48, si un signal BACK (acquittement de bus de contrôleur d'entree/sortie) sur le conducteur 60 est à un niveau actif, ce qui indique que le contrôleur d'entree/sortie 26 est en train d'accéder à la mémoire vive globale 20. Un ni- veau actif du signal READY commande au microprocesseur 9 d'ar- rêter son fonctionnement pendant le cycle présent, et un niveau inactif du signal WAIT commande au contrôleur d'entrée/sortie 26 d'arrêter son fonctionnement pendant le cycle présent. En réponse à une demande d'accès à la mémoire vive globale provenant du microprocesseur 9 ou du contrôleur d'en- trée/sortie 26, le réseau de commande et d'arbitrage de bus de la figure 2 donne l'autorisation d'accès à celui de ces élé- ments qui a émis une telle demande en premier. L'autre ne peut obtenir la commande des bus d'adresse et de données globaux que lorsque la demande d'accès à la mémoire vive globale qui a reçu l'autorisation devient inactive. Si le microprocesseur 9 désire demander l'accès à la mémoire vive globale 20, il instaure à un niveau actif le signal d'indicateur XF en exécutant une instruction "instaura- tion d'indicateur externe" SXF. Sous l'effet de cette demande de bus, le réseau d'arbitrage 53 de la figure 2 accorde l'ac- cès au microprocesseur 9 si les bus de données et d'adresse globaux ne sont pas en cours d'utilisation par le contrôleur d'entree/sortie 26, auquel cas PBG est instauré à son niveau actif et est appliqué en tant que signal d'entrée au PAL d'ac- cès à la mémoire vive globale 47, ce qui a pour effet d'ins- taurer à son niveau actif le signal READY sur le conducteur 47'. Ceci provoque la génération des niveaux appropriés des signaux PGE et PGW, pour valider l'amplificateur/séparateur 36 et l'émetteur/récepteur 18, de façon à connecter le bus d'adresse de microprocesseur 34 au bus d'adresse global 37 et à connecter le bus de données de microprocesseur 8 au bus de données global 19. Les signaux PGE' et PGW* sont appliqués par des amplificateurs/séparateurs à la mémoire vive globale. Lorsqu'un état de "micro-attente" est en cours, les amplifi- cateurs/séparateurs bloquent les signaux PGE* et PGW*, pour faire intervenir les signaux provenant de la source qui est constituée par le bus VME. Le PAL d'accès à la mémoire globale, 47, est pro- * grammé de façon à commander le nombre d'états d'attente ainsi insérés dans la mémoire de programme du microprocesseur 9. L'insertion d'un état d'attente dans le TMS32020 arrête sim- plement le microprocesseur "à l'endroit o il se trouve", c'est-a-dire qu'elle fait immédiatement cesser toute activité interne du microprocesseur 9. Les signaux PGEt et PGW* restent aux entrées des amplificateurs/séparateurs. Le microprocesseur 9 échantillonne le signal READY une fois au cours de chaque cycle. Si le signal READY est toujours au niveau bas, le mi- croprocesseur 9 l'échantillonnera à nouveau au cours du cycle suivant. Ainsi, le signal READY et l'état d'attente inséré par celui-ci n'arrêtent le microprocesseur 9 que si le bus VME désire accéder à la mémoire vive globale 20. De façon similaire, si le contrôlur d'entrée/sortie 29 désire demander l'accès à la mémoire vive globale 20, il génère le signal BREQ sur le conducteur 58. Sous l'effet de cette demande de bus, le réseau d'arbitrage 53 de la figure 2 accorde l'accès au contrôleur d'entree/sortie 26 si les bus d'adresse et de données globaux ne sont pas en cours d'utilisa- tion par le microprocesseur 9, auquel cas le signal BACK (ac- quittement de bus) est instauré à son niveau actif et est ap- pliqué en tant que signal d'entrée au PAL d'accès à la mémoire vive globale, 47. Ceci fait prendre un niveau inactif au signal WAIT présent sur le conducteur 48, ceci provoquant à son tour la génération par le contrôleur d'entree/sortie 26 des signaux UGE* et UGWm qui valident l'amplificateur/séparateur 39 et l'émetteur/récepteur 29, pour connecter le bus de contrôleur d'entree/sortie 23 respectivement au bus d'adresse global 37 et au bus de données global 19. Lorsque le bus VME 2 présente une demande d'accès aà la mémoire vive globale 20, le PAL de définition de caractéris- tiques temporelles, 45, fait passer le signal GMEM* au niveau actif, ce qui représente l'application d'une demande d'accès à la mémoire vive globale par le bus VME, qui est adressée au PAL d'accès à la mémoire, 47. Lorsque le signal de demande VME, c'est-a-dire le si- gnal GMEMm, a été synchronisé avec l'élément qui accèsedéjà à la mémoire vive globale, parmi le microprocesseur 9 et le con- trôleur d'entrée/sortie 26, comme l'indiquent les diagrammes séquentiels des figures 6 et 7, le signal de début d'accès STRTACS devient actif, comme l'indiquent également les figures 6 et 7. Ce signal commande directement l'amplificateur/sépara- teur 38 et l'émetteur/récepteur 21 qui connectent respective- ment les bus d'adresse et de données VME au bus d'adresse glo- bal et au bus de données global. Le PAL d'accès à la mémoire vive globale, 47, insère des états d'attente dans le microprocesseur 9 ou le contrôleur d'entrée/sortie 26, seulement si l'un d'eux tente d'accéder à la mémoire vive globale 20 pendant que le bus VME 2 accède à celle-ci. Tout changement relatif à un accès accordé au micro- processeur 9 ou au contrôleur d'entrée/sortie 26 par le réseau d'arbitrage 53, pendant qu'un accès VME particulier est en cours, est suspendu jusqu'à ce que cet accès VME soit terminé. Le PAL d'accès à la mémoire vive globale, 47, est programmé de façon à générer les états d'attente décrits ci- dessus sur le conducteur READY 47'ou sur le conducteur WAIT 48, et à générer ensuite un niveau actif du signal STRTACS (début d'accès) sur le conducteur 61. Le signal STRTACS pré- sent sur le conducteur 61 est appliqué en tant que signal d'entrée au PAL de définition des caractéristiques temporelles de la mémoire vive globale, 45, ce qui fait que ce dernier gé- nère un signal de validation VGE* sur le conducteur 62 et un signal d'écriture VGW* sur le conducteur 63, comme l'indiquent les diagrammes séquentiels des figures 6 et 7, pour valider sélectivement l'émetteur/récepteur 21 et l'amplificateur/sépa- rateur 38, de façon que le bus VME puisse accéder à la mémoire vive globale 20 et accomplir des opérations de lecture ou d'écriture sur cette dernière, par l'intermédiaire du bus d'adresse global 37 et du bus de données global 19. De plus, l'émetteur/récepteur 6 et l'amplificateur/ séparateur 33 sont simultanément invalidés, ce qui isole le bus de données de microprocesseur 8 et le bus d'adresse de microprocesseur 34, vis-a-vis du bus VME 2. Le circuit de la figure 5 montre les détails du ré- seau d'arbitrage 53 de la figure 2, et ce circuit comprend une porte ET à deux entrées, 80, qui reçoit le signal STRTACS sur l'entrée 61 et le signal GMEM sur le conducteur 46. Une troi- sième entree, non représentée, reçoit un signal d'horloge à 5 mégahertz qui est produit par le TMS32020. La sortie de la por- te ET 80 est connectée aux entrées d'horloge de deux bascules de type D, 81 et 82 (qui peuvent être du type HCT72). La bascu- le 81 reçoit sur son entree D le signal BREQ (demande de bus de contrôleur d'entrée/sortie), et elle produit sur sa sortie Q un signal qui est appliqué à l'entrée B d'un décodeur 83, qui est un décodeur du type 2 parmi 4. L'entrée D de la bascule 82 re- çoit le signal XF (demande de bus de microprocesseur) sur le conducteur 51, et elle produit sur sa sortie Q un signal qui est appliqué à l'entrée A du décodeur 83. Le signal de la sor- tie YO du décodeur 83 est inversé par l'inverseur 85 et il est appliqué à une entrée de validation d'un autre décodeur 86. L'entrée A du décodeur 86 est connectée à la sortie d'une porte NON-ET à deux entrées, 84, qui reçoit les signaux des sorties Y1* et Y3* du décodeur 83. La sortie Y2* du décodeur 83 est connectée à l'entrée de restauration de la bascule 82. Le signal de la sortie YOY du décodeur 86 est inversé par l'inverseur 87 et est appliqué à une entrée d'une porte ET à deux entrées 88, dont l'autre entrée reçoit le signal BREQ sur le conducteur 58. La porte ET à deux entrées 88 produit le signal BACK (acquittement de bus) sur le conducteur 60. Le si- gnal de la sortie Y1* du décodeur 86 est inversé par l'inver- seur 89, qui produit le signal PGB sur le conducteur 54. Il faut noter qu'on peut considérer les signaux BACK et PBG comme des indicateurs de "ressource disponible". De fa- çon caractéristique, un seul de ces indicateurs de ressource disponible est généré par une ressource (telle que la mémoire vive globale 20) à laquelle peuvent accéder en commun un cer- tain nombre de circuits demandeurs possibles différents, tels que le microprocesseur 9 et le contrôleur d'entrée/sortie 26. S'il n'existe qu'un seul indicateur de ressource disponible, chaque dispositif demandeur doit alors "examiner" l'indicateur de ressource disponible unique, demander l'accès à la ressource et ensuite "examiner" a nouveau l'indicateur de ressource dis- ponible unique, pour déterminer si le circuit demandeur a ef- fectivement obtenu l'accès à la ressource. Cependant, le sys- tème d'arbitrage représenté sur la figure 5 procure deux indi- cateurs de ressource disponible, a savoir BACK et PGB. Par conséquent, chacun des éléments comprenant le microprocesseur 29 et le contrôleur d'entrée/sortie 26 doit seulement demander l'accès à la mémoire vive globale 20 et réagir à son propre indicateur de ressource disponible, à savoir BACK ou PGB. Ceci réduit les exigences de logiciel pour le microprocesseur 9 et le contrôleur d'entrée/sortie 26, et augmente la vitesse du système. L'accès à la mémoire vive globale 20 est donc arbitré entre les accès d'entree et de sortie du bus de contrôleur d'entree/sortie et le microprocesseur 9. Une fois que l'accès aux bus d'adresse et de données globaux a été accordé à l'un de ces éléments, les transferts de données se poursuivent à pleine vitesse jusqu'à ce que la demande concernant le bus glo- bal soit supprimée. La demande de bus de microprocesseur est instaurée par une instruction de logiciel et la demande de bus de contrôleur d'entree/sortie est instaurée par un ordre prove- nant du microprocesseur 9 et par un logiciel contenu dans le contrôleur d'entree/sortie 26. Le microprocesseur 9 peut lire l'état des accès du contrôleur d'entree/sortie 26 et déterminer le moment auquel des données sont en attente d'être transférees. Le microprocesseur 9 peut ensuite déclencher les transferts et continuer à accomplir sa propre tâche interne jusqu'à ce qu'il reçoive une interruption provenant du contrôleur d'entrée/sor- tie 26. Cette interruption signale au microprocesseur 9 qu'un certain nombre de mots ont été transférés vers la mémoire vive glbbale 20 et sont en attente de traitement. Le logiciel du mi- croprocesseur 9 permet donc à ce dernier de disposer de la com- mande complète de la mémoire globale et d'accéder à celle-ci. Le bus VME 2 peut accéder à la mémoire vive globale à n'importe quel moment, en utilisant la technique d'acces décrite ci-dessus, par laquelle la demande de bus pour la mé- moire vive globale est synchronisée avec tout autre dispositif (microprocesseur 9 ou contrôleur d'entrée/sortie 26) qui est en cours d'accès à la mémoire vive globale 20 à l'instant par- ticulier considéré, et ce bus "entrelace" son propre cycle de lecture ou d'écriture en insérant les états d'attente synchro- nisés. Dans certaines applications, le microprocesseur 9 utilise la majeure partie du temps disponible pour traiter des données; pendant ce temps, la mémoire vive globale 20 est dis- ponible pour l'accès par le contrôleur d'entrée/sortie 26 ou le bus VME 2. Par conséquent, toutes ou presque toutes les opérations d'entrée et de sortie de données désirées peuvent être effectuées pendant que le microprocesseur 9 exécute ses programmes internes, comme des calculs de transformées de Fourier rapides ou des calculs analogues. La figure 6 est un diagramme séquentiel détaillé relatif au dispositif de traitement de signaux numériques 1 pour un cycle d'écriture du microprocesseur; la figure 7 est un diagramme séquentiel similaire pour un cycle de lecture du microprocesseur. Sur les figures 6 et 7, CLK représente le si- gnal d'horloge à 20 mégahertz qui est appliqué à une entrée du microprocesseur 9, du type TMS32020. BS* est un signal de sé- lection de carte que génère le PAL c'interface VME 43. BS si- gnale le moment auquel la carte de dispositif de traitement de signaux numériques 1 a été sélectionnée pour une opération de lecture/écriture par un maître du système (non représenté) connecté au bus VME, c'est-à- dire le moment auquel un autre dispositif quelconque connecté au bus VME tente d'accéder au dispositif de traitement de signaux numériques 1. Les bits d'adresse des signaux A16 et A17 sont transmis par des amplificateurs/séparateurs à partir du bus VME 2. Lorsque A16 et A17 sont tous deux au niveau haut, cette condition est décodée pour indiquer que le bus VME 2 désire accéder à la mémoire vive globale 20. Le signal DS (échantil- lonnage de données) est un signal d'échantillonnage de données transmis par un amplificateur/séparateur. Le signal WRITE est au niveau bas si une opération d'écriture se déroule ou est en cours de déclenchement, et il est au niveau haut si une opération de lecture se déroule ou est en cours de déclenche- ment. Le signal VGTXEN1 est un signal de sortie que génère le PAL de définition de caractéristiques temporelles, 45, qui valide les émetteurs/récepteurs 18, 21 et 22 qui effectuent l'accès à la mémoire vive globale 20. VGADEN* est un signal de sortie du PAL de définition de caractéristiques temporelles 45 qui valide les amplifitateurs/séparateurs d'adresse de mé- moire globale 36, 38 et 39, et qui valide également les si- gnaux VGEX et VGW- qui sont dirigés vers la mémoire vive glo- bale 20. VGE* est un signal de sortie que produit le PAL de définition de caractéristiques temporelles 45, qui fonctionne à la manière d'un signal de validation de la mémoire vive globale pour la demande de bus VME. VGW* est un signal de va- lidation d'écriture de mémoire globale qui est dirigé vers la mémoire vive globale pour le bus VME, uniquement pour un cycle d'écriture. GMEM* est un signal de sortie de demande de bus qui est produit par le PAL de définition de caractéristiques temporelles, 45, et qui est dirigé vers le PAL d'accès à la mémoire vive globale, 47, comme expliqué précédemment. STRTACS est le signal d'autorisation d'accès qui provient du PAL d'accès à la mémoire vive globale 47 et qui signale au PAL de définition de caractéristiques temporelles, 45, qu'il doit poursuivre l'accès de bus VME portant sur la mémoire vive glo- bale, comme expliqué précédemment. Le signal DTACK* indique au bus VME que des données ont été écrites dans la mémoire vive globale ou que des données sont disponibles pour une opération de lecture dans la mémoire vive globale. L'intervalle de temps désigné par les flèches 92 sur les figures 6 et 7 représente des retards qu'il est nécessaire de prévoir entre les états d'horloge S2 et Sll, pour synchro- niser l'accès à la mémoire vive globale 20 par le bus VME 2, avec tout accès en cours à la mémoire vive globale 20, de la part du processeur 9 ou du contrôleur d'entrée/sortie 26'. Si ni le microprocesseur 9, ni le contrôleur d'en- trée/sortie 26 n'est en train d'accéder à la mémoire vive globale 20, le retard 92 doit être de 50 nanosecondes. Le re- tard 92 est la duree qui doit être observée avant que le si- gnal STRTACS passe à l'état actif, pour que l'accès entrelacé par le bus VME 2 soit correctement entrelacé avec l'accès en cours par le microprocesseur 9 ou le contrôleur de bus d'en- trée/sortie 26, conformément à l'invention. Si le microprocesseur 9 est en train d'accéder à la mémoire vive globale 20, le retard 92 doit être de 200 nanose- condes, et si le contrôleur d'entrée/sortie 26 est en train d'accéder à la mémoire vive globale 20, le retard 92 doit être de 500 nanosecondes. Le diagramme séquentiel de la figure 8 illustre les caractéristiques temporelles d'une opération dans laquelle le bus VME 2 entrelace une opération d'accès à la mémoire vive globale 20 dans une opération d'accès à la mémoire vive globa- le 20 effectuée par le microprocesseur 9. Le signal CLKOUT2 est le signal d'horloge précité pour le microprocesseur TMS32020. Le fait que le microprocesseur 9 dispose de la com- mande du bus d'adresse global 37 et du bus de données global 19 est indiqué par le niveau haut du signal PBG. Comme on l'a expliqué précédemment, la première chose qui se produit pour l'accès à la mémoire vive globale 20 sous l'effet d'une deman- de de bus VME, est le passage de GMEMm au niveau bas, comme l'indique la référence 94. Ceci provoque le passage à l'état bas d'un signal QP, qui est fondamentalement une version de GMEMt qui est synchronisée sur CLKOUT2, et cette transition s'effectue en synchronisme avec le front 95 du signal TMS32020, comme l'indique la référence 96. Ainsi, le front de sens négatif suivant du signal CLKOUT2, apparaissant après la transition de sens négatif 94 de GMEM*, produit la transition 96 du signal QP. L'apparition de la transition 96 du signal QP signifie que la synchronisation avec tout accès en cours à la mémoire vive globale qu'effectue le microprocesseur 9, a été réalisée, et que l'accès VME demandé peut commencer. Le signal STRTACS subit donc la transition 97 sous l'effet de la transition 96 du signal QP. Il faut noter qu'au début de la séquence de signaux qui est représentée sur la figure 8, si BR, qui est le signal de demande de bus provenant du microprocesseur 9, passe au ni- veau bas, ceci signifie que le microprocesseur 9 tente d'accé- der à la mémoire vive globale 20. La référence 98 désigne une telle tentative du microprocesseur 9 d'accéder à la mémoire vive globale 20, pendant que l'accès du bus VME à la mémoire vive globale 20 a lieu. Lorsque PGB est au niveau haut, le mi- croprocesseur 9 est libre de tenter d'accéder à la mémoire vive globale 20. Conformément à l'invention, l'accès à la mé- moire vive globale que demande le microprocesseur 9 et qui est représenté par la transition 98 de BR, n'est pas autorisé. A la place, le signal READY subit immédiatement une transition de sens négatif 99, ce qui insère un état d'attente dans le microprocesseur 9. Pendant ce temps, l'accès VME à la mémoire vive glo- bale 20 se déroule pendant la durée au cours de laquelle le signal STRTACS^ est au niveau bas, c'est-à-dire la durée dési- gnée par la référence 100. Lorsque l'accès VME est terminé, ce qui est indiqué par la transition 101 de GMEM*, le signal READY subit une transition 103 et le signal STRTACS* subit une transition 102. La transition de sens négatif suivante, 104, du signal CLKOUT2 provoque alors une transition synchronisée correspondante 105 de QP, ce qui permet le commencement de l'accès à la mémoire vive globale qui est demandé par le mi- croprocesseur 9 (comme l'indique la transition 98 de BRU). L'accès à la mémoire vive globale 20 par le microprocesseur 9 se poursuit ensuite jusqu'à ce qu'il soit terminé, comme l'indique la transition 106 (sauf évidemment s'il existe une autre demande de bus VME pour l'accès à la mémoire vive glo- bale 20). La figure 9 illustre les caractéristiques temporelles des principaux signaux qu'on utilise pour entrelacer une de- mande d'accès à la mémoire vive globale du type VME, c'est-a- dire émise par le bus VME, dans un accès à la mémoire vive globale 20 par le contrôleur d'entrée/sortie 26. Le signal CLK à 6 MHz est un signal d'horloge que produit le contrôleur d'entrée/sortie 26. Les signaux GMEM*, QI, Q2 et Q3 sont des signaux de définition de caractéristiques temporelles.que gé- nère un compteur sous la dépendance d'un signal de demande de bus pour l'accès à la mémoire vive globale, provenant du bus VME, comme expliqué précédemment. Sous l'effet de la demande de bus VME initiale pour l'accès à la mémoire vive globale 20, le signal GMEM subit une transition de sens négatif, 109. Il est nécessaire d'attendre pendant approximativement deux cy- cles supplémentaires du signal d'horloge à 6 MHz avant que le signal WAIT soit généré. Le compteur qui génère QI, Q2 et Q3 produit les signaux de définition de caractéristiques tempo- relles nécessaires pour faire en sorte que STRTACS ne subisse pas une transition de sens négatif trop tôt après que WAIT a subit une transition de sens négatif 110, du fait que le con- trôleur d'entrée/sortie 26 "n'examine" pas le signal WAIT à chaque cycle du signal à 6 MHz. En attendant jusqu'à ce que Q3 subisse une transition 111 et en autorisant à ce moment la transition 112 de STRTACS, on peut faire en sorte que l'accès à la mémoire vive globale 20 qui est demandé par le bus VME ne commence pas trop tôt et soit effectivement synchronisé avec tout accès en cours à la mémoire vive globale 20 par le contrôleur d'entrée/sortie 26. On peut résumerde la manière suivante le fonction- nement représenté sur la figure 9. La transition 109 du si- gnal GMEM* fait démarrer le compteur qui définit Q1, Q2 et Q3. La transition 111 de Q3 apparaît au bout de trois cycles CLK à 6 MHz, après la transition 113 du signal Q1. L'accès du bus VME à la mémoire vive globale 20 se poursuit pendant que le signal STRTACS est au niveau bas, désigné par la référence 114. Lorsque GMEM* subit la transition de sens positif 115, l'accès demandé à la mémoire vive globale 20 par le bus VME 2 est terminé. Ceci fait redémarrer le compteur, qui provoque la transition 116 du signal Q1. Le signal Q2 présente ensuite la transition 116, qui est synchronisée avec la front 117 du signal CLK à 6 MHz. Ceci est suivi par la transition 118 de Q2 et la transition 119 de Q3. La transition 120 du signal WAIT est synchronisée avec la transition 118 de Q2, et la transition 121 de STRTACS est synchronisée avec la transition 119 de Q3. Le contrôleur de DMA qu'on utilise pour réaliser le contrôleur d'entree/sortie 26 poursuit son opération d'accès à la mémoire vive globale 20 en synchronisme avec la transition 120 du signal WAIT. Le système décrit ci-dessus élimine certains des inconvénients du circuit de traitement numérique SPV100 anté- rieur, en n'exigeant que la moitié de la capacité de mémoire vive, du fait que la mémoire vive globale 20 peut être utili- sée à la fois comme mémoire de donnees et comme mémoire d'en- tree/sortie. En outre, le fait que le bus VME 2 et le micro- processeur 9 puissent accéder conjointement à la mémoire vive globale 20 procure une souplesse accrue et une vitesse de fonctionnement plus élevée. L'invention permet d'écrire très commodément et très facilement des programmes qui réalisent efficacement des opérations de transmission de message entre le bus VME 2 et le microprocesseur 9, en utilisant la mémoire vive globale 20. Le fait que trois processeurs différents, à savoir le TMS32020, un processeur quelconque connecté au bus VME, et le contrôleur d'entree/sortie, n'ont pas besoin de contrôler séparément trois zones de mémoire séparées pour exécuter trois processus différents, et peuvent tous à la pla- ce contrôler la mémoire vive globale unique et accéder à cel- le-ci, diminue considérablement la difficulté de la programma- tion nécessaire pour exécuter les trois processus ou program- mes différents. En résumé, l'invention procure au programmeur la. souplesse très supérieure qui est nécessaire pour faire en sorte que des processeurs séparés exécutent des processus sé- parés dans le même système. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et repré- sentés, sans sortir du cadre de l'invention. ANNEXE A Module PAL3 Titre: interface entre le bus VME et la mémoire globale Michael Smith COPYRIGHT 1986 BURR-BROWN LTD 24:06:86 REV 1.0 "Ce dispositif produit les signaux d'interface nécessaires pour "accéder à la mémoire globale, pour des opérations de lecture "comme d'écriture, à partir du bus VME. Le signal/GMEM corres- "pond à une ligne de demande d'accès et le signal /STRTACS "correspond à une ligne d'autorisation. PAL5 émet le signal "/STRTACS (signal de début d'accès) aux instants corrects. Le "bus VME fait attendre le 32020 et le 9516 pour l'accès global. "VGTXEN valide les émetteurs/récepteurs de données. "VGADDEN valide les amplificateurs/séparateurs d'adresse. "VGE est le signal de sélection de puce de la mémoire vive glo- "bale provenant du côté du bus VME. "VGW est le signal de validation d'écriture de la mémoire vive "globale provenant du côté du bus VME. "DTACK attaque le bus VME. IC52 dispositif 'P16R8'; clk,BS,DS,NC2,WRITE,SYSRESET,A17,A16,STRTACS, broches 1,2,3, 4,5,6,7,8,9; QE,Q1,QO,GMEM,DTACK,VGW,VGE, VGADDEN, VGTXEN, broches 11,12,13, 14,15,16,17,18,19; ck,X,Z =.C.,.X.,.Z.; SORTIES: [VGTXEN,VGADDEN,VGE,VGW,DTACK,GMEM,Q0]; "ETATS DE SORTIE (SORTIES) SI = ^bllli111; S2 = Ab1111i00; Sll= eblIlie01; S3 = ^bI010101; S4 = AbI000101; $5 = Ab0000101; SSA = eb0010001; S6 =:blI11001; S7 = ^b0001101; S8 = ^b0001100; $9 = eb0001001; S10 = S1#/S2#!o3#/$4#!S5#/$ 5A#/S6#/S7#/$8#/S9#/S11; diagramme d'états (SORTIES) ETAT S10: GOTO S1; ETAT S1: IF (SYSRESET & /BS & A16 & A17 & /DS) THEN S2 ELSE S1; ETAT S2: IF (SYSRESET & /STRTACS) THEN Sll - ELSE IF /SYSRESET THEN S1 ELSE S2; ETAT Sll: IF (SYSRESET & /WRITE) THEN S3 ELSE IF (SYSRESET & WRITE) THEN S7 ELSE S1; ETAT S3: IF SYSRESET THEN S4; ELSE S1; ETAT S4: IF SYSRESET THEN S5 ELSE S1; ETAT S5: IF SYSRESET THEN S5A; ELSE S1; ETAT S5A: IF SYSRESET THEN S6 ELSE S1; ETAT S6: IF (/SYSRESET # DS) THEN Sl ELSE S6; ETAT S7: IF SYSRESET THEN S8 ELSE S1; ETAT S8: IF SYSRESET THEN S9 ELSE S1; ETAT S9: IF (/SYSRESET DS) THEN Sl ELSE S9; vecteurs de test "test de l'automate d'états finis" (c lk, SYSRESET, BS, A16 A17,DS,URZTES TRTACS, OE] -) SORTIES) ECk 0 PÀX J X t X À XÀX J X À $ -> SI; úCk, I,X XX X, X, XXX XS; 1 úCk, Iq1XgXpXg X pX ',-3 81; (1) úCk, I, I , I, 0, X, I 0Ji -> S2; (2 úCk, 1,X , X J X y X, X, I,.0 -> S2; (3) ECk, I X X g X, X, X, 0, $ -} Sll (4) úCk, 1 PX, X X, X X, Xe -0 > 3; (5) "CCk, 1 X, X,X, X, X, X 0 > S4; (6) (Ck J PX 0 ? y X J ogX, X, 01 -> S6;. (7) tCk, I X,X, X, X X r X 02 -> S5A (7) Ck, 1,X, X X X y X X, -> S6; (8) ECk I, ,XX, K y 1,X,,-0 $ Si tCk, I,X , X, X IJ X r X, 0. -> S1; () úCk. I, , X, X, XJX, X, 01 -> S2; (1) fCk, I,J , I, I, K,X, I, 0. -> S2; I2) Ck, I,X , X, X, X,X, I, 01 -> S2; (13) CCk 1, X, X, X, XJX J r, 0. -> 1; (1) tCk, 1,X , X, K, X I X, 0 -> S7; 10() CCk, I,JX , X, X, X 01 -> S; (11) _Ck, I J., Y, X, Op X,J J, 01 - S9; (7) Ck, 1 À X, X, X, 0, X, X, EJ$ -> S9; (8) CCk, I,X , X, X, 1,X, X, 0) -> 51; (9) úCC, I,0 , I, I, 0,X, X, 0) -> 82; (2) úCk, 0,X , X y X, X, X, 0 -> Sl; (12) úCk, I,X r, X, X r X,X, 1i -> úZ,Z, Z,À,Z,Z,Zj; (1): état inactif; (2): demande de GMEM; (3): attente de GMEM; (4): état introduisant un retard; (5): accès accordé et première écriture (5); (6): deuxième écriture; (7): application de DTACK; (8): attente de la fin: (9): fin du cycle; (10): accès accordé et premier cycle de lecture; (11): second cycle de lecture; (12): SYSRESET fin PAL3 !(311Ui/ I HOA H N3XI9A 9 390A N3aaV9A Q 13S3&SAS e 00 > 13USi > X3V-L # HAi/ 9 H3XLOA 9 N3aaV9Ai/ 13S3ISAS > 00 9 W3U9i:Vb'Il # M9Ai * 39Ai/ H3aaVOAi -2 13S3YSAS e 00 9 U3U9i / M.'.VLa)i =H O9A 9 H3X19A e 39A NH3aaV9A 7 13S3YSAS 9 80 9 U3U9/ M JVIa # HgA H3XI9A/ i 39i/ 9 H3aaVOA/ À L3S3ISAS 0 9 U3W9i/ SaiQ/ # MiA/ > NH3XI9A N3aaVDAi e 13S3YSAS e 00 U3U9i/ 9 NOVia # HDA > N3XI.Ai > 39DAi/ > N3UVA/ 9 13S3$SAS > W3U9i > MOVIa/ =: 39A f(HO9A > H3XDA > 39A N3aaV9DA 9 13S3YSAS > 00 > 3U9i/ 9 MOVI # H9A À N3X9IOA/ 2390A/ >2 N3aaV9A/ >2.3S3NISAS 2 80 >2 14319/ >2 sa/M e 3DAi 9 H3aaVDAi ï 13S3YSAS 9 0f W U3UDi / Sai # MDAi > H3X19A > N3aaV9Ai 9 13S3YSAS > 00 > WU3U9/ M HVIa O *MDA 9 3úA H.3X19A/ / 3SH/i N3aaV9A/ > 13S3YAS A 3 UW3W9i- MVIa # MoAi e 3X9A/ N39AV9Ai N 13S3YSAS e 00 S UW3W9i / AVVL)i =: N3aaV9A i(3118 * HO9 > N3XI9A > 39A > N3aab9A 9 13S3YSAS e 00 9 1349i 9 X3Vla M - HO9 A N3XI9Ai 9 39Ai > N3aaV9i/ 9213S3&SAS 7 00 > 1349i 9 Sai # HfOi 9 39Oi > M3aav9A/ 9 13S3USAS > 80 9 U3U9i e 39 Vla # HOA e N3X9OAi 9 39Ai 9 N3aav9Ai 9 13S3YSAS > U319i 9 M9Vúa.)i H N3X9OA : saenpeJ suo Lenb3 ZS3I JV UsodsLG úlVd alnpoW aL inod suo!4efnb3 0' A31 98:90:bZ al1 NMOH9-MflS 9861 lH5IUAdO3 4tflWS LaQ4DLW 3WA snq al a eaLeqoL6 aatowam ul alua aoelaauI ETM' uOLSJaA (aasodap anbaew) 13V - s4uawnoog ap ana;eQaua 906909Z Générateur de Documents - ABEL (marque déposée) Version 1.13 Interface entre la mémoire globale et le bus VME Michael Smith COPYRIGHT 1986 BURRBROWN LTD 24:06:86 REV 1.0 Equations pour le Module PAL3 Dispositif IC52 Equations réduites: DTACK s=!(!DTACK &!GMEM & Q S YSRESET & /VGADDEN & VGE &IVGTXEN &!VGW # DTACK &!GME & /00Q & SYSRESET &!VGADDEN & /VGE & !VGTXEN & VGW # DTACK & /GMEú & O & SYSRESET &!VGADDEN & /VGE & IVGTXEN &!VGW # /DPS & /PTACK & /GtEM & Q0 & SYSRESET & /VGADDEH & /VGE & /VGTXEN & VGW W /DS &!DTACK & /GNEM & QG & SYSRESET & VGADDEN & VGE & VGTXEH & VGU); GHEH:=!(DTACK &!GiEM & Q0 & SYSRESET & IVGADDEN & VGE & /VGTXEN & IVGU DTACK &!GMEf & Q0 & SYSRESET & /VGADDEN &.VGE &.VóU # DTACK &!GMEM & SYSRESET &!VGADDEN &!VGE &!VGTXEH & VGU DTACK & IGME &.O & SYSRESET &;VGADDEH & VGTXEN &!VGW * DS & IGHME & QG & SYSRESET & /VGADDEN & /VGE & /VGTXEH & VGU W /DS & /GMEME & O & SYSRESET & VGADPEN & VGE & VGTXEN & VGU * DTACK & IGMEM & SYSRESET & VGADDEN & VGE & VGTXEN & VGW # A16 & A17 &!BS &!DS & DTACK & Q0O & SYSRESET & VGADDEN & VGE & VGTXEN & VGW); QG Su!(DTACK & /GHEM & QO & SYSRESET &!VGADDEN &!VGE & /VGTXEN & VaU G DTACK & GnEm & /Q00 & STRTACS & SYSRESúET & VGADDEN & VGE & VGTXEN & VGU # A16 & A17 & /8S &!DS & DTACK & GOME & QG & SYSRESET & VGADDEN & VGE & VGTXEN & VGU); Générateur de Documents - ABEL (marque déposée) Version 1.13 Interface entre la mémoire globale et le bus VME Michael Smith COPYRIGHT 1986 BURRBROWN LTD 24:06:86 REV 1.0 Diagramme du circuit intégré pour le Module PAL3 Dispositif IC52 /...... ! k I !! cik I 20 Vcc / - BS! 2 19 i VGTXEN f / oS / 3 18 t VGADDEN / g NC2 4 17 VGE /! WRiTE I 5 16 *t VGU !! SYSRESúT I 6.15 t DTACK I/ A17 / 7 14 GMEti !! A16! 8 13 t Q J! STRTACS. 9 12 Q01- !' ' g GND 10 11 tOE g! t t Générateur de Documents - ABEL (marque déposée) VERSION 1.13 Interface entre la mémoire globale et le bus VME Michael Smith COPYRIGHT 1986 BURR-BROWN LTD 24:06:86 REV 1.0 Table des fusibles pour le module PAL3 Dispositif IC52 0 10 20 30 0: ---X---X-- -X--X-X-X- ---X 32: -- - X -X- ---X--X--- 64: ---X-X-X-- -X--X-X--- ---X--X--- 96 --X---X--- X-X-X-X-X- ---X--X--- 128: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX : XXXXXXXXXX XXXXXXXXXX XXXXXXXXX XX 192: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 224: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 256: ------- X-- -X---XX-X- ---X--X--- -- 288: ---X---X-- -X--X-X-X- ---X------ 320: --X----X-- -----XX-X- ---X--X--- -- 352: ---X-X-X-- -X--X-X--- ---X--X--- 384: --X---X--- X---X-X-X- ---X--X--- 416: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 448: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 480: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 512: ---X---X-- -X--X-X-X- ---X à... 544: --X----X XX--- X X -X--X 576: ---X-X-X-- -X--X-X--- ---X--X--- 608: --X---X--- X-X-X-X-X- ---X--X à- 640: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 672: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 704: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 736: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 768: ------X X -- XX - ---X--X --à 800: --X----X-- -----XX-X- ---X--X--- 832: --X---X--- X--XX-X-X- ---X--X--- 864: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 896: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 928: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 960: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 992: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1024: ---X---X-- X----XX--X ---X--X--- 1056: ---X---X-- -X--X-X-X----X---X -- -- 1088: ---X---X-- -X---XX-X- ---X--X--- -- 1120: ---X-X-X-- -X--X-X--X ---X--X à.. 1152: --X--XX--- X---X-X--X ---X--X--- 1184: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1216: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1248: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1280: ---X---X-- X----XX--X ---X--X--- 1312: ------X-- -X---XX-X- ---X--X--- Générateur de Documents - ABEL (marque déposée) VERSION 1.13 Interface entre la mémoire globale et le bus VME Michael Smith COPYRIGHT 1986 BURRBROWN LTD 24:06:86 REV 1.0 Table des fusibles pour le module PAL3 Dispositif IC52 1344: ---X---X-- -X--X-X-X-. ---X------ -- 1376: --X----X-- -----XX-X- ---X--X--- I408: ---X-X-X-- -X--X-X--- ---X--X--- 1440: --X--XX--- X---X-X--- ---àx--x- -- 1472: --X---X--- X---X-X-X- ---X------ -- 1504: -XX--XX--- X---X-X-X- X---X-X--- 1536: ---X---X-- -X--X-X-Y ---X--Xà- 1568: --X---X--- X---X-X-X-.X---X X- -- 1600: -XX--XX--- X---X-X-X- X-X-X-X--- 1632: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1664: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1696: XXXXXXXXXX XXXXXX;:XX XXXXXXXXXX XX 1728: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1760: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1792: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1824: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1856: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1888: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1920: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1952: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 1984: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 2016: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XX 32 termes sur 64 sont utilisés dans le dispositif P16R8 fin du module PAL3 ANNEXE B Module PAL5 Titre: "Ce PAL commande les lignes READY et WAIT allant res- pectivement vers les dispositifs 32020 et 9516. Michael Smith COPYRIGHT 1986 BURR-BROWN LTD 17:07:1986 REV 1.0 "Ce PAL commande a) L'ajout d'un état d'attente lorsque le 32020 " accède à des périphériques lents, c'est-a- " dire ACIA1, ACIA2, UDC et EPROM. " b) Les accès effectués par le bus VME lorsque " le 32020 ou l'UDC dispose du bus. " c) La validation des émetteurs/récepteurs de " bus de données 320 au cours du cycle d'écri- " ture du processeur pour éviter un conflit " sur le bus. "On utilise les bascules pour synchroniser l'accès du bus VME "lorsque GMEM est à l'état bas actif. "STRTACS commande le moment auquel le module PAL3 commence son "opération d'accès et commande également les amplificateurs/ "séparateurs d'adresse et les émetteurs/récepteurs de données "pour l'accès à la mémoire vive globale. "WAIT attaque le contrôleur de DMA. "READY attaque les 320. "TXEN valide les émetteurs/récepteurs de bus de données 320 "pour éviter des conflits. "Q1 à Q4 correspondent à des retards. "Q2 commande les signaux WE et CE dirigés du contrôleur de DMA "vers la mémoire vive globale. IC62 Dispositif 'P20R4'; clk,PBG,UBG,BR,GMEM,QP,MSO, broches 1,5,3,7,2,6, 8; ACIA1CS,ACIA2CS,PCS,EPROMCS,OE,STRB,NC, broches 9,10,11,14, 13,4,23; TXEN,STRTACS,Q4,Q3,Q2,Q1,WAIT,READY, broches 15,16,17,18,19, ,22,21; Ck,X,Z =.C.,.X.,.Z.; Ta b 1 e de (CMSC, ACIAlCS, ACIA2CS,PCS, EPROHCS$-> (READY]) vérité' X, 0, 0, I 1 J->C 1 'J; E 0, I, 0, 1,.->ú 0 J; ú, I 0,, 1 J->C 1 1; 0, 0, 1 vI 1.t->E 0 J; E 1, 0, i yiI J->( 1 J; E0, 0, f,0, 1 1->( 0 J; (1, 0, 0,0, i 1->L 1 J; E0e 0, 0,1, O J->C 0 J; E, 0, 0,1 0 J->ú I.J; équatio ns !READY =!PBG & UBG &!BR # PBG & UBG &.!BR # PBG &!UBG & /BR & /OP; /UAIT = /PBG & UBG & /Q01 # /PBG & UBG & /Q2; /STRTACS = IPBG & /UBG & /GHEH ! PBG & /UBG & /QP # PBG & UBG & /Q3 & /0Q2 PBG &!UBG &!QP; Table de.f ESTRB, ACIAICS,ACIA2CS,PCS,EPROtHCS->ETXEN]H) r 0, 0, 0,I, 1 i ->f 1 i; vérité ú 0 1, 0, 1 -> 0; E 1, i 0,i, 1 I 2->E 1; [ 0, 0, 1,, 1 2->E 0; E 1, 0, I,I, I J-> 13; ú -0, 0,, 0, i J->E 0 J; ú 1, 0, 0,0, 1 $->ú 1 i; ú 0, 0, 0, I, 0 J->f 0 $; ú I,, 0 , i, 0 J->C 1; qen.... '." : équatioins- GiIGt:MEMf. Q2StQi1 Q3:=Q2; Q42=03: e e e. e - - XX w XV4 q% rmq 4 -- - -.- L4 L4MW PPv jv ** " % *Sq 4% *%q k*v *k v *% Zk " **k v% % *% *k. *v * *k %vlv*k t XXX w O w O. X- -w w X, L. X XXX lu C qà tu X& v e X %0X0s % % G% % % X X X X X e 0>.*4.t S" @ ci CDo 4> XI 4kk.kkkkkkkkkkk 4 4 4 k 4>4 7 CL _III 1Ii III% k k k k k % k k k k 0 w 6.- n 4. 4àj4k u;- s4ww44w4 w ti 4 00. vq vv aui">CsR k % k k. k a. o 111111111 111. @QO 0E4 w_rFF Ps l t F to eluZ ^1 l lo fn ll *n e-% 28 n q > rl a. 6 k kk. k kk kk k X v. k ke" % 0 Q 0" X X % X o Vl' w^vvvvvvvW lC o ^;^.... ",.. XX%kkkkS kk.k.. kkk. kkkk.ikk >- - -.% 4> C4ik'.' vecteurs de test "test de la sortie TXEN" (CSTRB, ACIAI CS, ACIA2CS, PCS, EPROMCS3 -> úTXENI) ú (, 0, 0,1, I 3->t 1; E 0, P, I,1, J1 3->f 0 $; ú I.", I, , -reJ ra, 0, i, I, 13-fúI 1; r 0, À, I, 0, 1 3->f 0.7; úI, 0, 1,1, 1 $-)[ I $; [ À, À, 0,, 1 $ ->[0 $; [ (1, 0, ,0, 1 3->r I 3; C 0, 0, À,I, 0 3-> 0.7; t 1, 0, 0,1, 0 3->[ 1 3; vecteurs de test "test des sorties Q" (Qi,O2, Q3,042 úCk, I,0 3-)>[,X,X,X 3; ECk, 1,0 3-f[1,l,x,X 3; CCk, 1,0 3->)l,I,1,X 3; úCk, I,0 3->r),I l,l 3; úCC, 0,0 3-no0,l, I,3; "Ck,,0 3->0,0,eI,1.7; Eck/, 0tO 3-)Eo O,0 pi 3; úCk, 0,0 3->CO,0,0.,0 3; CCk 1,0 -)[1 0,0,0 3; úCkU 1 0 J->Cl 1l O Po Il (Ck g I,g 3->[1,I,0,0 3; úCk g. 1 gf 3- i g[ O,,0.7; fCk, 1 0 3->i g1,l, 1.; CCk, X,I 3->z Z,Z,Z 3; fin PAL5 Générateur de Documents - ABEL (marque déposée) Version 1.13 Ce PAL commande les lignes READY et WAIT allant respectivement vers les dispositifs 32020 et 9516. Michael Smith COPYRIGHT1986 BURR-BROWN LTD 17:07:1986 REV 1.0 Equations pour le Module PAL5 Dispositif IC62 Equations réduites: READY -!(BR & /PBG #.BR &!QP & /UBG # /ACIAICS & /ACIA2CS &!EPROMCS & /MHSC & PCS # /ACIAICS &!ACIA2CS & EPROfCS & /MSC & /PCS W /ACIAlCS & ACIA2CS & EPROHCS & /MSC & PCS # ACIA1CS & /ACIA2CS & EPROHCS & /HSC & PCS); RAIT =!/(!PBG & /01 & UBG #!PBG & /Q2 & UBG); STRTACS = l(/GMEM &!PBG & IUBG # /OP & /UBG # /PBG & /Q2 & /03 & UBG); TXEN = /(/ACIAICS & /ACIA2CS & /EPROMCS & PCS & /STRB # /ACIA1CS & IACIA2CS & EPROMCS & /PCS & /STRB # /ACIAICS & ACIA2CS & EPROMCS & PCS & /STRB # ACIAICS & I/ACIA2CS & EPROMCS & PCS & /STRB); QI:= Q2 = /(Q1); 03: 1(1/Q2); 04:= /(Q3); Générateur de Documents - ABEL (marque déposée) Version 1.13 Ce PAL commande les lignes READY et WAIT allant respectivement vers les dispositifs 32020 et 9516. Michael Smith COPYRIGHT 1986 BURR-BROWN LTD 17:07:1986 REV 1.0 Diagramme du circuit intégré pour le Module PAL5 Dispositif IC62 P20R4 - /--- I à clI, / 24; Vcc GMEH / 2 23 t NC UBG S 3 22 UAIT / / STRB! 4 21 t READY g / PBG 5 20 0 Q1 t g QP 6 19 0 Q2 DR / 7 18 0 Q3 / MSC; 17 0 Q4 ACIAICS t 9 16 t STRTACS / ACIA2CS; 0 15 t TXEN !! PCS 11 14; EPROMCS g! G8D t 12 13 OE ! g / Générateur de Documents - ABEL (marque déposée) Version 1.13 Ce PAL commande les lignes READY et WAIT allant respectivement vers les dispositifs 32020 et 9516. Michael Smith COPYRIGHT 1986 BURR-BROWN LTD 17:07:1986 REV 1.0 Table des fusibles pour le Module PAL5 Dispositif IC62 0 10 20 30 0: ------ ------ - __ ______ : ----X X-X -- -- --- : ---X-- X X àX : XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX : XXXXXXXXX XXXXXMXXXX XXXXXXXXXX XXXXXXXXXX : XXXXXXXXXXXX XXXXXXXXXX X XXXXXXXXX XXXXXXXXXX 240: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 280: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 320: ------ ------ 360: ----Xà---- - 400: ----X X-- -X.. 440: ---X X ---X--X--X 480: - X---X ---X ---XX- 520: àX---X --X---X-X- 560: à..X--X- ---X--X-X- 6005 XXXXXXXXX XXX XX XXXXX XXXXXXXXXX XXXXXXXXXX 640: -X --à----- ---- - : XXXXXXXXX XXXXXXXXX XXXXXXXXX XXXXXXXXXX XXXXXXXXXX 720: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXX 760: XXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 800: XXXXXXXXXX XXXXXXXXXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 840: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 880: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 920: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 960: ---à X -- - 1000: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 1040: XXXXXXXXXX XXXXXXXXX XXXXXXXXXX XXXXXXXXXX 1080: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX * 1120: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXX 1160: XXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 1200: XXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 1240: XXXXXXXXXX X XXXXX >XXXX XXXXXXXXXX 1280:..---- X 1320: XXXXXXXXXX XXXXXXXXXX: XXXXXXXXXX XXXXXXXXXX 1360: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXX 1400: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 1440: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX I480: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 1520: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 1560: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX Générateur de Documents - ABEL (marque déposée) Version 1.13 Ce PAL commande les lignes READY et WAIT allant respectivement vers les dispositifs 32020 et 9516. Michael Smith COPYRIGHT 1986 BURR-BROWN LTD 17:07:1986 REV 1.0 Table des fusibles pour le Module PAL5 Dispositif IC62 1600. ---------- --.- 1640: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 16890: XXXXXXXXX XXXXXXXXXX XXXXXXXX XXXXXXXXXX XXXXXXXXXX 1720t XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 1760: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 1800: XXXXXXXXXX X XXXX XXXXXX XXXXXXXXXX XXXXXXXXXX 1840: XXXXXXXXXX XXXXXXXXXX XXXXXXXXX XXXXXXXXX 1880: XX XXXX XXX X xxXXX XXXXXXXXXX XXXXXXXX:XX. 1920: ---------- ---------- ---------- ---------- 1960: -X ---X à -.X...... 1 0:...X. .. X- 2000: Xà X 2040: ----X à...X à.X---X. 2080: XXXXX.XXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 2120: XXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 2160: XXXXXXXXXX XXXXXXXXX XXXXXXXXXX XXXXXXXXXX 2200: XXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 2240: ---------- -- - 2280: X -x - --X--X--X 2320: X -x ---X ---XX- 2360: X X --X X-X- 2400: à X - ---X--X-X- 2440: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 2480: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 2520: XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX XXXXXXXXXX 23 termes sur 64 sont utilisés dans le dispositif P20R4 fin du Module PAL5 REVENDICATIONS 1. Circuit de traitement numérique caractérisé en ce qu'il comprend, en combinaison: (a) un processeur (9) con- necté à un premier bus d'adresse (34) et à un premier bus de données (8); (b) un contrôleur d'entrée/sortie (26) connecté à un bus d'entrée/sortie (23); (c) un second bus de données (5) et un second bus d'adresse (32); (d) une mémoire globale (20) connectée à un bus d'adresse global (37) et à un bus de don- nées global (19); (e) des premiers moyens émetteurs/récepteurs (18) destinés à connecter sélectivement le premier bus de don- nées (8) au bus de données global (19), et des premiers moyens amplificateurs/séparateurs d'adresse (36) destinés à connecter sélectivement le bus d'adresse global (37) au premier bus d'adresse (34); (f) des seconds moyens émetteurs/récepteurs (21) destinés à connecter sélectivement le bus de données glo- bal (19) au second bus de données (5), et des seconds.noyens ampifi- cateurs/séparateurs d'adresse (38) destinés à connecter sélec- tivement le bus d'adresse global (37) au second bus d'adresse (32); (g) des troisièmes moyens émetteurs/récepteurs (22) des- tinés à connecter sélectivement le bus de données global (19) au bus d'entrée/sortie (23), et des troisièmes moyens amplifi- cateurs/séparateurs d'adresse (39) destinés à connecter sélec- tivement le bus d'adresse global (37) au bus d'entrée/sortie (23); (h) des moyens qui réagissent à un premier signal de de- mande de bus produit par le processeur (9) en générant un pre- mier signal d'affectation de bus; (i) des moyens qui réagis- sent au premier signal d'affectation de bus en validant les premiers moyens amplificateurs/séparateurs d'adresse (36) et les premiers moyens émetteurs/récepteurs (18) pour permettre au processeur (9) d'accéder à la mémoire globale (20); (j) des moyens qui réagissent à un second signal de demande de bus produit par le contrôleur d'entrée/sortie (26) en générant un second signal d'affectation de bus; (k) des moyens qui réagis- sent au second signal d'affectation de bus en validant les troisièmes moyens amplificateurs/séparateurs d'adresse (39) et les troisièmes moyens émetteurs/récepteurs (22) pour permettre au contrôleur d'entrée/sortie (26) d'accéder à la mémoire glo- bale (20); et (1) des moyens qui réagissent à un troisième si- gnal de demande de bus, produit par le second bus d'adresse (32) en introduisant des états d'attente dans le processeur (9) si le processeur est en train d'accéder à la mémoire glo- bale (20) et en introduisant des états d'attente dans le con- trôleur d'entrée/sortie (26) si celui-ci est en train d'accé- der à la mémoire globale (20), des moyens destinés à valider les seconds moyens amplificateurs/séparateurs d'adresse (38), pour connecter le second bus d'adresse (32) au bus d'adresse global (37) pendant que les états d'attente son introduits, et des moyens destinés à valider les seconds moyens émetteurs/ récepteurs (21) pour connecter le bus de données global (19) au second bus de données (5) pendant que les états d'attente sont introduits, grâce à quoi un dispositif externe connecté au second bus de données (5) et au second bus d'adresse (32) accède ainsi à la mémoire globale (20). 2. Circuit de traitement numérique selon la revendi- cation 1, caractérisé en ce qu'il comprend un bus externe (2) comportant des conducteurs d'adresse et des conducteurs de données, des quatrièmes moyens émetteurs/récepteurs (4) desti- nés à connecter sélectivement les conducteurs de données au second bus de données (5), et des quatrièmes moyens amplifica- teurs/séparateurs d'adresse (30) destinés à connecter sélecti- vement les conducteurs d'adresse au second bus d'adresse (32). 3. Circuit de traitement numérique selon la revendi- cation 2, caractérisé en ce qu'il comprend des cinquièmes moyens émetteurs/récepteurs (6) destinés à connecter sélecti- vement le premier bus de données (8) au second bus de données (5), et des cinquièmes moyens amplificateurs/séparateurs d'adresse (33) destinés à connecter sélectivement le premier bus d'adresse (34) au second bus d'adresse (32). 4. Circuit de traitement numérique selon la revendi- cation 3, caractérisé en ce qu'il comprend des sixièmes moyens émetteurs/récepteurs (25) destinés à connecter sélectivement le premier bus de données (8) au bus d'entrée/sortie (23). 5. Circuit de traitement numérique selon la revendi- cation 4, caractérisé en ce qu'il comprend des moyens de déco- dage (30) destinés à décoder une adresse présente sur le bus externe (2), pour produire le troisième signal de demande de bus. 6. Circuit de traitement numérique selon la revendi- cation 4, caractérisé en ce que les moyens d'introduction d'états d'attente comprennent des moyens de définition de ca- ractéristiques temporelles (45) destinés à synchroniser les états d'attente introduits avec l'accès à la mémoire globale (20) par le processeur (9) ou le contrôleur d'entree/sortie (26) dans lequel les états d'attente sont introduits. 7. Circuit de traitement numérique selon la revendi- cation 6, caractérisé en ce que le processeur (9) comprend une première entrée destinée à recevoir un signal d'attente et il arrête l'exécution d'une instruction présente sous l'effet d'un signal d'attente reçu, et les moyens d'introduction d'états d'attente introduisent des états d'attente dans le processeur (9) en produisant des signaux d'attente sur la pre- mière entrée, en synchronisme avec l'accès du processeur (9) à la mémoire globale (20); et en ce que le contrôleur d'entrée/ sortie (26) comprend une seconde entrée destinée à recevoir un signal d'attente et il arrête l'execution d'une opération de commande présente du bus d'entrée/sortie sous l'effet d'un si- gnal d'attente reçu, et les moyens d'introduction d'états d'attente introduisent des états d'attente dans le contrôleur d'entreéë/sortie (26) en produisant des signaux d'attente sur la seconde entrée, en synchronisme avec l'accès du contrôleur d'entree/sortie (26) à la mémoire globale (20). 8. Circuit de traitement numérique selon la revendi- cation 7, caractérisé en ce que le processeur (9) comprend des moyens qui réagissent à la réception d'un signal d'attente en invalidant les premiers moyens amplificateurs/séparateurs d'adresse (36) et les premiers moyens émetteurs/récepteurs (18), de façon à isoler respectivement le premier bus d'adresse (34) et le premier bus de données (8) par rapport à la mémoire globale (20). 9. Circuit de traitement numérique selon la revendi- cation 8, caractérisé en ce que le contrôleur d'entree/sortie (26) comprend des moyens qui réagissent à la réception d'un signal d'attente en invalidant les troisièmes moyens amplifica- teurs/séparateurs d'adresse (39) et les troisièmes moyens émetteurs/récepteurs (22) qui sont connectés au bus d'entrée/ sortie (23), afin d'isoler le bus d'entree/sortie (23) par rap- port à la mémoire globale (20). 10. Circuit de traitement numérique selon la revendi- cation 9, caractérisé en ce que le processeur (9) comprend une mémoire locale interne (10) et il peut accéder à la mémoire locale interne (10) pendant la réception d'états d'attente sur la première entrée. 11. Circuit de traitement numérique selon la revendi- cation 10, caractérisé en ce qu'il comprend une mémoire vive (13) qui est connectée au premier bus d'adresse (34) et au premier bus de données (8), pour permettre le chargement de programmes dans la mémoire vive (13) à partir du bus externe (2) et/ou du bus d'entree/sortie (23). 12. Circuit de traitement numérique selon la revendi- cation 11, caractérisé en ce qu'il comprend des moyens qui réagissent aux moyens d'introduction d'états d'attente et à un signal d'écriture acheminé par le bus externe (2) en produi- sant un signal d'écriture pendant la présence des signaux d'attente sur les première et seconde entrées, pour permettre au bus externe (2) d'accéder à la mémoire globale (20). 13. Procédé pour entrelacer des demandes d'acces à une mémoire globale (20) qui ont une priorité élevée et qui sont émises par un premier processeur, parmi des opérations d'accès à la mémoire globale par des second et troisième pro- cesseurs (9, 26) ayant une priorité inférieure, caractérisé en ce qu'il comprend les opérations suivantes: (a) on fait fonc- tionner le second processeur (9) de façon à produire un pre- mier signal de demande de bus; (b) si la mémoire globale (20) ne fait l'objet d'aucunaccès aumoment présent, (i) on produit un premier signal d'affectation de bus, (ii) on produit.un premier signal d'état prêt sur un premier conducteur, en ré- ponse au premier signal d'affectation de bus, et on transmet au second processeur (9) le premier signal d'état prêt présent sur le premier conducteur, et (iii) on produit un premier si- gnal de validation et un premier signal d'écriture pour per- mettre l'accès à la mémoire globale (20) par le second pro- cesseur (9); (c) on fait fonctionner le troisième processeur (26) pour produire un second signal de demande de bus; (d) si la mémoire globale (20) ne faitl!objet d'aucune opération d'ac- cès au moment présent, (i) on produit un second signal d'af- fectation de bus, (ii) on produit un second signal d'état prêt sur un second conducteur en réponse au second signal d'affec- tation de bus, et on transmet au troisième processeur (26) le second signal d'état prêt qui est présent sur le second con- ducteur, et (iii) on produit un second signal de validation et un second signal d'écriture pour permettre l'accès à la mémoi- re globale (20) par le troisième processeur (26); (e) on fait fonctionner le premier processeur de façon à produire une pre- mière adresse pour accéder à la mémoire globale (20); (f) on décode la première adresse pour produire un troisième signal de demande de bus et on synchronise le troisième signal de de- mande de bus avec tout accès en cours à la mémoire globale (20), par le second processeur (9) ou le troisième processeur (26); (g) on produit un premier signal d'attente sur le pre- mier conducteur, en synchronisme avec l'accès à la mémoire globale (20) par le second processeur (9), si le premier si- gnal d'état prêt est présent sur le premier conducteur, et on produit un second signal d'attente sur le second conducteur, en synchronisme avec l'accès à la mémoire globale (20) par le troisième processeur (26), si le second signal d'état prêt est présent sur le second conducteur; et (h) on produit un troi- sième signal de validation et un troisième signal d'écriture pour connecter le premier processeur à la mémoire globale (20), pour qu'il effectue des opérations de lecture et d'écriture dans cette dernière. 14. Procédé selon la revendication 13, caractérisé en ce qu'on génère le troisième signal de validation et le troisième signal d'écriture si ni le second processeur (9), ni le troisième processeur (26) ne sonten train d'accéder.a la mé- moire globale (20). 15. Procédé selon la revendication 14, caractérisé en ce qu'il comprend l'utilisation du premier signal de vali- dation à la fois pour valider un premier amplificateur/sépara- teur d'adresse (36), pour connecter un bus d'adresse (34) du second processeur (9) à un bus d'adresse (37) de la mémoire globale (20), et pour valider un premier circuit émetteur/ récepteur (18), pour connecter un bus de données.(8) du second processeur (9) à un bus de données (19) de la mémoire globale (20) pendant le premier signal d'état prêt, ainsi que pour invalider le premier amplificateur/séparateur d'adresse (36) et le premier circuit émetteur/récepteur (18), afin de décon- necter le second processeur (9) de la mémoire globale (20) pendant la présence du premier signal d'attente. 16. Procédé selon la revendication 15, caractérisé en ce qu'il comprend l'utilisation du second signal de valida- tion à la fois pour valider un second amplificateur/séparateur d'adresse (39), afin de connecter un bus d'adresse (23) du troisième processeur (26) au bus d'adresse (37) de la mémoire globale (20), et pour valider un second circuit émetteur/ré- cepteur (22), afin de connecter un bus de données (23) du troisième processeur (26) au bus de données (19) de la mémoire globale (20), pendant la présence du second signal d'état prêt, ainsi que pour invalider le second amplificateur/séparateur d'adresse (39) et le second circuit émetteur/récepteur (22), afin de déconnecter le troisième processeur (26) de la mémoire Z606906 globale (20), pendant la présence du second signal d'attente. 17. Procédé selon la revendication 16, caractérisé en ce qu'il comprend l'utilisation du troisième signal de va- lidation à la fois pour valider un troisième amplificateur/ séparateur d'adresse (38), afin de connecter un bus d'adresse (32) du premier processeur au bus d'adresse (37) de la mémoire globale (20),et pourvalider un troisième circuit émetteur/ récepteur (21), pour connecter un bus de données (5) du pre- mier processeur au bus de données (19) de la mémoire globale (20), pendant la présence des premier et second signaux d'at- tente, ainsi que pour invalider le troisième amplificateur/ séparateur d'adresse (38) et le troisième circuit émetteur/ récepteur (21), afin de déconnecter le premier processeur de la mémoire globale (20) pendant le reste du temps. 18. Procédé selon la revendication 17, dans lequel le second processeur comprend une mémoire locale interne (10), caractérisé en ce qu'on fait fonctionner le second processeur (9) pour qu'il accède à la mémoire locale interne (13) dans le but d'exécuter un programme, et on fait fonctionner simultané- ment le premier processeur ou le troisième processeur (26) pour accéder à la mémoire globale (20). 19. Procédé selon la revendication 18, caractérisé en ce qu'on fait fonctionner le second processeur (9) de façon qu'il accède à la fois à la mémoire locale interne (10) et à la mémoire globale (20), pour transférer des données entre la mémoire locale interne (13) et la mémoire globale (20). 20. Système pour entrelacer des demandes d'accès à une mémoire globale (20), qui ont une priorité élevée et qui sont émises par un premier processeur, parmi des opérations d'accès à la mémoire globale (20) par des second et troisième processeurs (9, 26) ayant une priorité inférieure, caractérisé en ce qu'il comprend: (a) des moyens destinés à faire fonc- tionner le second processeur (9) pour qu'il produise un pre- mier signal de demande de bus; (b) des moyens qui, si une opération d'accès à la mémoire globale (20) n'est pas en cours Z606906 au moment présent, (i) produisent un premier signal d'affecta- tion de bus, (ii) produisent un premier signal d'état prêt sur un premier conducteur, en réponse au premier signal d'affecta- tion de bus, et dirigent vers le second processeur (9) le pre- mier signal d'état prêt présent sur le premier conducteur, et (iii) produisent un premifer signal de validation et un premier signal d'écriture pour permettre au second processeur (9) d'accéder a la mémoire globale (20); (c) des moyens destinés à faire fonctionner le troisième processeur (26) pour produire un second signal de demande de bus; (d) des moyens qui, si une opération d'accès à la mémoire globale (20) n'est pas en cours au moment présent, (i) produisent un second signal d'affecta- tion de bus, (ii) produisent un second signal d'état prêt sur un second conducteur, en réponse au second signal d'affecta- tion de bus, et dirigent vers le troisième processeur (26).le second signal d'état prêt présent sur le second conducteur, et (iii) produisent un second signal de validation et un second signal d'écriture pour permettre au troisième processeur (26) d'accéder à la mémoire globale (20) ; (e) des moyens destinés à faire fonctionner le premier processeur pour produire une pre- mière adresse dans le but d'accéder à la mémoire globale (20); (f) des moyens (30) destinés à décoder la première adresse pour produire un troisième signal de demande de bus, et des moyens destinés à synchroniser le troisième signal de demande de bus avec toute opération d'accès en cours à la mémoire glo- bale (20), par le second processeur (9) ou le troisième pro- cesseur (26); (g) des moyens destinés à produire un premier signal d'attente sur le premier conducteur en synchronisme avec l'accès à la mémoire globale (20) par le second proces- seur (9) si le premier signal d'état prêt est présent sur le premier conducteur, et des moyens destinés à produire un se- cond signal d'attente sur le second conducteur en synchronisme avec l'accès à la mémoire globale (20) par le troisième pro- cesseur (26) si le second signal d'état prêt est présent sur le second conducteur; et (h) des moyens destinés à produire un troisième signal de validation et un troisième signal d'écritu- re pour connecter le premier processeur à la mémoire globale (20) de façon qu'il effectue des opérations de lecture et d'écriture dans celle-ci. 21. Système selon la revendication 20, caractérisé en ce qu'il comprend des moyens destinés à générer le troisième signal de validation et le troisième signal d'écriture si ni le second processeur (9) ni le troisième processeur (26) ne sont en train d'accéder à la mémoire globale (20). 22. Circuit de traitement numérique,caractérisé en ce qu'il comprend, en combinaison: (a) un processeur (9) connecté à un premier bus d'adresse (34) et à un premier bus de données (8); (b) un contrôleur d'entrée/sortie (26) connecté à un bus d'entrée/sortie (23); (c) un second bus de données (5) et un second bus d'adresse (32); (d) une ressource (20) connectée à un bus d'adresse global (37) et à un bus de données global (19); (e) des premiers moyens émetteurs/récepteurs (18) desti- nés à connecter sélectivement le premier bus de données (8) au bus de données global (19), et des premiers moyens amplifica- teurs/séparateurs d'adresse (36) destinés à connecter sélecti- vement le bus d'adresse global (37) au premier bus d'adresse (34); (f) des seconds moyens émetteurs/récepteurs (21) destinés à connecter sélectivement le bus de données global (19) au se- cond bus de données (5),et des seconds moyens amplificateurs/sépara- teurs d'adresse (38) destinés à connecter sélectivement le bus d'adresse global (37) au second bus d'adresse (32); (g) des troisièmes moyens émetteurs/récepteurs (22) destinés à connec- ter sélectivement le bus de données global (19) au bus d'en- trée/sortie (23), et des troisièmes moyens amplificateurs/sé- parateurs d'adresse (39) destinés à connecter sélectivement le bus d'adresse global (37) au bus d'entrée/sortie (23); (h) des moyens qui réagissent à un premier signal de demande de bus produit par le processeur (9) en générant un premier signal d'affectation de bus; (i) des moyens qui réagissent au premier signal d'affectation de bus en validant les premiers moyens amplificateurs/séparateurs d'adresse (36) et les premiers moyens émetteurs/récepteurs (18) pour permettre au processeur (9) d'accéder à la ressource (20); (j) des moyens qui réagis- sent à un second signal de demande de bus produit par le con- S trôleur d'entrée/sortie (26) en générant un second signal d'affectation de bus; (k) des moyens qui réagissent au second signal d'affectation de bus en validant les troisièmes moyens amplificateurs/séparateurs d'adresse (39) et les troisièmes moyens émetteurs/récepteurs (22) pour permettre au contrôleur d'entrée/sortie (26) d'accéder à la ressource (20) ; et (1) des moyens qui réagissent à un troisième signal de demande de bus, produit par le second bus d'adresse (32) en introduisant des états d'attente dans le processeur (9) si le processeur est en train d'accéder à la ressource (20) et en introduisant des états d'attente dans le contrôleur d'entrée/sortie (26) si celui-ci est en train d'accéder à la ressource (20), des moyens destinés à valider les seconds moyens amplificateurs/ séparateurs d'adresse (38), pour connecter le second bus d'adresse (32) au bus d'adresse global (37) pendant que les états d'attente sont introduits, et des moyens destinés à va- lider les seconds moyens émetteurs/récepteurs (21) pour con- necter le bus de données global (19) au second bus de données (5) pendant que les états d'attente sont introduits, grâce à quoi un dispositif externe connecté au second bus de données (5) et au second bus d'adresse (32) accède ainsi à la ressour- ce (20).