FR 2607647 A1 19880603 FR 8716483 A 19871127 --1 La présente invention concerne un commutateur à auto-routage qui est basé sur une commande répartie réalisée par matériel, tel qu'un réseau d'interconnexion pour des communications entre processeurs dans un ordinateur, ou un commutateur pour la commutation par paquets rapide. La figure 1 montre un commutateur connu de type "Banian" à titre de commutateur à auto-routage caractéristi- que, et ce commutateur est représenté sous la forme d'un simple commutateur huit par huit pour la commodité de la description. Une information de routage sous la forme d'une chaine de bits (ai, a2, a3) est ajoutée à une donnée d'in- formation que le commutateur manipule, et cette information de routage indique le numéro de la ligne de sortie vers la- quelle la donnée d'information doit être transférée. Dans un étage de rang i (avec i = 1, 2, 3), une commutation est ef- fectuée sur la base du bit a. de l'information de routage, i et la donnée d'information atteint la ligne de sortie prévue après être passée par tous les étages. Par exemple, un élé- ment de commutation 111-1 du premier étage transfère une donnée d'information vers une liaison 121-0 ou 121-1 selon que le bit a1 de l'information de routage (al, a2, a3) de la donnée d'information, qui est transférée à partir d'une liaison 120-0, est égal à "0" ou "1". Un élément de commuta- tion 111-2 transfère une donnée d'information vers une liai- son 121-2 ou 121-3 selon que le bit a1 est égal à "0" ou "1". La même opération est également effectuée sur la base du bit a dans les autres éléments de commutation du premier étage. Dans les second et-troisième étages, des opérations similaires sont respectivement répétées sur la base des bits a2 et a3 de l'information de routage (a1, a2, a3) de la don- née d'information. Il résulte de ceci que la donnée d'infor- mation est transférée vers la ligne de sortie spécifiée. On supposera que l'information de routage de la donnée d'infor- mation qui est transférée à partir d'une ligne d'entrée (100) par une liaison 120-4 est par exemple (0, 1, 0). Du fait que le bit al est égal à "0", un élément de commutation 111-3 transfère la donnée d'information par une liaison 121-4 vers un élément de commutation 112-3; du fait que le bit a2 est égal à "1", l'élément de commutation 112-3 trans- fère la-donnée d'information par une liaison 122-5 vers un élément de commutation 113-2; et du fait que le bit a3 est égal à "0", l'élément de commutation 113-2-transfère la don- née d'information par une liaison 123-2 vers la ligne de sortie spécifiée (010). Ce commutateur est affecté par le problème du blocage, du fait qu'il ne procure qu'un seul chemin de routage pour chaque donnée d'information de l'une des lignes d'entrée vers l'une des lignes de sortie, et qu'il peut arriver que plusieurs données d'information des- tinées à des lignes de sortie différentes passent par la même liaison. Le commutateur devient donc incapable d'accom- plir l'opération de routage en cas de trafic concentré. Pour éviter ceci, il est nécessaire d'augmenter la vitesse de fonctionnement de la liaison ou d'augmenter la capacité de mémoire tampon dans chaque élément de commutation. Une solution à ce problème a été proposée,sous la forme d'un commutateur dans lequel un réseau de tri 201 est placé dans un étage qui précède un réseau de routage 204, comme le montre la figure 2 (A. Huang et S. Knauer, "STARLITE: A Wideband Digital Switch", AFIPS Conf. Proc' 84, 5, 3, 1-5.3. 5). La référence 202 désigne un comparateur et la référence 203 désigne un circuit de récupération. Le réseau de tri 201 contrôle les informations de routage qui sont contenues dans les données d'information, et il les réarrange en ordre ascendant ou descendant de leurs numéros de ligne de sortie. Le comparateur 202 et le circuit de ré- cupération 203 récupèrent les données d'information corres- pondant à la même information de routage, sauf l'une d'elles qui est transférée vers le réseau de routage 204, qui peut être du type de celui représenté sur la figure 1. Les don- nées d'information qui sont ainsi récupérées sont appliquées 2-607647 à- nouveau au réseau de tri 201. On empêche ainsi l'apparition d'un blocage dans un commutateur classique. Cependant, dans le commutateur de l'art antérieur dans lequel le réseau de tri 201 est placé à l'étage qui pré- cède le réseau de routage 204, si on désigne par N le nombre de lignes qui interviennent, les dimensions du réseau de rou- tage augmentent proportionnellement à (N/2)log2N et les di- mensions du réseau de tri augmentent proportionnellement à (N/4) (log2N) (log2N+l); il en résulte qu'une énorme quantité de matériel est nécessaire lorsque le nombre de lignes N est grand. En outre, il existe de nombreux croisements de liai- sons, ce qui constitue un obstacle à la fabrication du commu- tateur sous la forme d'un circuit intégré complexe. De plus, le commutateur de l'art antérieur présente le défaut qui con- siste en ce que le retard de commutation subit des variations importantes en fonction du trafic qui est temporairement con- centré sur une certaine ligne de sortie. Un but de l'invention est donc de procurer un com- mutateur à auto-routage qui utilise une petite quantité de matériel, dont la commande soit aisée et qui ne soit pas sujet au blocage. Le commutateur à auto-routage de l'invention com- prend m étages de commutation connectés en cascade (avec m a 1). Chaque étage de commutation comprend au moins n liaisons d'entrée (n 2) et au moins n liaisons de sortie, et les n liaisons de sortie sont connectées à au moins n liaisons d'entrée de l'étage de commutation suivant. Chaque étage de commutation comporte en-outre au moins n éléments de mémorisation/commutation, et chacun d'eux est connecté aux liaisons d'entrée et de sortie qui lui correspondent. Les n éléments qui font partie du même étage de commutation sont connectés en cascade. Une donnée d'information, qui provient d'une ligne d'entrée et qui est appliquée sur l'une des liaisons d'entrée du premier étage de commutation, est transférée vers une ligne de sortie spécifiée, en passant par des étages de com- mutation respectifs conformément à -l'information de-routage qui est annexée à la donnée d'information. Dans l'invention, l'information de routage est formée par k bits (en désignant k-i k par k un entier qui satisfait la relation 2k t n.2k, k 1), qui représentent sous forme binaire le résidu modulo n de la différence entre les numéros des lignes d'entrée et de sortie à connecter. A chacun des étages de commutation est affectée l'une différente des sous-chaînes de bits H1, H2,... Hm obtenues en divisant en m l'information de routa- ge à k bits, en partant du côté-de plus fort poids ou du côté de moindre poids de l'information de routage. Dans cha- que étage de commutation, une donnée d'information est déca- lée, dans une direction, de façon à traverser l'un après l'autre les éléments connectés en cascade, et elle est transmise à l'étage de commutation suivant, ou bien elle est directement transmise à l'étage de commutation suivant, sans décalage, conformément au numéro correspondant à la sous- chaîne de bits affectée, Hi, ayant son poids dans l'informa- tion de routage à k bits. Il résulte de ceci que la donnée d'information est appliquée sur la liaison de sortie corres- pondant à l'élément auquel la donnée d'information est fina- lement arrivée dans l'étage de commutation. Dans le commutateur à auto-routage de l'invention, l'information de routage qui est annexée à chaque donnée d'information est déterminée sur la base de la différence entre les numéros des lignes de sortie et d'entrée, et les données d'information sont appliquées à différentséléments et/ou à différents instants dans chaque étage de commutation conformément à la différence. Par conséquent, même si deux données d'information ou plus ont le même numéro de ligne de sortie, aucun blocage n'apparaîtra dans le commutateur. En outre, on peut réaliser un tel commutateur à auto-routage avec une faible quantité de matériel. L'invention sera mieux comprise à la lecture de la 2607647. description qui va suivre de modes de réalisation donnés à - titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique montrant un commutateur à auto-routage de type caractéristique employé précédemment; La figure 2 est un schéma synoptique montrant un commutateur à auto-routage classique perfectionné; La figure 3 est-un schéma synoptique représentant un mode de réalisation du commutateur à auto-routage de l'invention; La figure 4 est un schéma synoptique qui repré- sente un autre mode de réalisation de l'invention, compor- tant huit lignes d'entrée et de sortie et trois étages de commutation; Les figures 5A à 5H sont des diagrammes séquen- tiels qui représentent le flux de données d'information dans le commutateur représenté sur la figure 4; La figure 6 est un schéma synoptique qui illustre la structure d'un élément de mémorisation/commutation de la figure 4; La figure 7 est un schéma synoptique qui repré- sente un mode de réalisation effectuant une commande de routage à bits en parallèle dans le commutateur de l'inven- tion; La figure 8 est un schéma de circuit montrant la structure d'un élément Eji sur la figure 7; La figure 9 est un schéma synoptique représentant un autre mode de réalisation de l'invention, dans lequel un circuit tampon est connecté à chaque liaison de sortie d'un étage de commutation final; La figure 10 est un schéma synoptique qui montre un exemple de la structure de chaque circuit tampon 21. sur J la figure 9; La figure 11 est un schéma de circuit qui repré- 2607647- sente la structure de chaque élément E.. dans le cas o le J1 commutateur à auto-routage de la figure 7 est en outre équipé d'une fonction de connexion de diffusion; La figure 12 est un schéma de circuit montrant la structure de chaque élément Ej.. dans le cas o le commuta- j1 teur à auto-routage de la figure 7 est prévu pour l'utili- sation avec un bloc d'information de longueur variable; La figure 13 est un schéma synoptique qui repré- sente un autre mode de réalisation du commutateur à auto- routage prévu pour le bloc d'information de longueur varia- ble; La figure 14 est un diagramme séquentiel destiné à l'explication du fonctionnement d'un convertisseur série- parallèle 23. de la figure 13; J La figure 15 est un schéma de circuit qui montre la structure de l'élément E.. de la figure 13; La figure 16 est un schéma destiné à l'explica- tion de l'invention, dans lequel l'élément de la figure 15 est représenté sous forme simplifiée et le commutateur de la figure 13 est représenté sous forme tridimensionnelle; La figure 17 est un diagramme séquentiel destiné à l'explication du fonctionnement de l'élément E.. repré- J1 senté sur la figure 15; La figure 18 est un schéma de circuit qui repré- sente un exemple du convertisseur série-parallèle 23j de la figure 13; La figure 19 est un schéma de circuit qui montre un exemple d'un convertisseur.parallèle-série 24. de la figure 13; La figure 20 est un diagramme séquentiel qui mon- tre des signaux d'horloge prévus pour l'utilisation sur les figures 18 et 19; La figure 21 est un diagramme séquentiel destiné à l'explication de trains de bits d'information qui sont fournis par une liaison de sortie Xj(k+l) de l'étage de commutation final de la-figure 13; La figure 22 est un schéma de circuit montrant un exemple d'un compensateur de phase 25j i de la figure 13; La figure 23 est un diagramme séquentiel destiné à l'explication du fonctionnement du compensateur de phase qui est représenté sur la figure 22; La figure 24 est un schéma de circuit qui illustre la structure de chaque élément E.. dans le cas o le mode de Ji réalisation représenté sur la figure 13 est prévu pour l'utilisation avec un bloc d'information de longueur varia- ble; La figure 25 est un schéma de circuit montrant l'élément E.. de la figure 24, dans le cas o il est équipé ix d'une fonction de connexion de diffusion; et La figure 26 est un schéma synoptique qui repré- sente un autre mode de réalisation du commutateur à auto- routage de l'invention. La figure 3 montre un exemple de la structure fon- damentale du commutateur conforme à l'invention. Les nombres de lignes d'entrée et de sortie, n, sont respectivement k-i k égaux à 2k 1 n c 2k et le nombre d'étages de commutation est m, avec 1 t m ' k. Un étage de commutation de rang i, 12i, comprend des liaisons d'entrée Xli à Xni et des liai- sons de sortie Xl1(i+l) à Xn(i+l)' qui sont respectivement connectées à des liaisons de sortie Xli à Xni de l'étage de commutation précédent 12(i_1) et à des liaisons d'entrée Xl(i+l) à Xn(i+l) de l'étage de commutation suivant 12(i+l). Les m étages de commutation 12 à 12m sont donc connectés en - 1 - cascade. Les liaisons d'entrée Xll à Xnl du premier étage de commutation 121 sont connectées à des lignes d'entrée res- pectives IN1 à INn. Les liaisons de sortie Xl(m+l) à Xn(m+l) de l'étage de commutation final 12m sont respective- ment connectées à des lignes de sortie OUT1 à OUTn. Des don- nées d'information sont introduites dans le commutateur par les lignes d'entrée IN1 à INn, en synchronisme avec une hor- loge de système SCK, et dans chacun des m étages de commuta- tion 12 à 12m, chaque donnée d'information est émise sur i une liaison sélectionnée parmi les liaisons de sortie, à un instant sélectionné, conformément à l'information de routage H de la donnée d'information, grâce à quoi- les données d'in- formation sont finalement transférées vers leurs lignes de sortie prévues respectives OUT1 à OUTn. Dans ce mode de réalisation, chaque étage de com- mutation 12i comprend n éléments de mémorisation/commutation Eli à Eni qui sont connectés en cascade de façon cyclique par l'intermédiaire de liaisons internes Yli à Yni' Ces élé- ments Eli à Eni sont connectés aux liaisons d'entrée Xli à Xni et aux liaisons de sortie Xl(i+l) à Xn(i+l) qui leur correspondent respectivement. Les éléments Eli à Eni dans chaque étage reçoivent respectivement un signal de commande de décalage SCSi qui est généré par un contrôleur 13 en synchronisme avec l'horloge de système SCK, et ces éléments fonctionnent conformément au signal de commande de décalage SCS.. Dans l'invention, l'information de routage à k bits codée en binaire (qu'on appellera ci-après l'en-tête) H est obtenue par la relation suivante: H = (O - I)mod n dans laquelle le symbole mod représente une fonction modulo, et on peut exprimer la relation ci-dessus de la manière sui- vante: tO - I pour O >, I O - I + n pour 0 4 I Dans ce qui précède, I est le numéro de la ligne d'entrée sur laquelle une donnée d'information est introduite, O est le numéro de la ligne de sortie vers laquelle la donnée d'information doit être transférée, et n est le nombre de lignes qui, comme mentionné précédemment, est choisi de - façon que 2k-i n k 2k L'en-tête à k bits, H, qui est ajou- té aux données d'information est divisé en.m sous-chaînes de bits Hi, H2,. Hm, qu'on fait correspondre respectivement..DTD: aux m étages de commutation 121 à 12m. Une donnée d'informa- -tion appliquée sur une liaison-d'entrée X.. sur une rangée J1 - de rang j d'un étage de commutation de rang i, 12i, est ap- pliquée à l'élément de mémorisation/commutation E.. de cet j1 étage. A partir de l'élément Eji, la donnée d'information est décalée, dans une direction, de façon à traverser des éléments successifs connectés en cascade, en un nombre w égal à une valeur pondérée de la sous-chaine de bits Hi qui correspond à l'étage de commutation, et il résulte de ceci que la donnée d'information atteint un élément E(j+w)i et est appliquée sur une liaison de sortie X(j+w)(i+l)' Il est évident que lorsque Hi = 0, la donnée d'information appliquée à l'élément Ej.. est transmise à une liaison de sortie Xj(i+) de la même rangée de rang j. Les données d'informa- tion sont respectivement introduites dans le premier étage de commutation à partir de l'une des lignes d'entrée IN1 à IN tous les n signaux d'horloge de système, et elles sont déca- lées de façon à traverser les éléments connectés en cascade de chaque étage, en synchronisme avec l'horloge de système. Par conséquent, les données d'information qui sont ainsi ap- pliquées au commutateur à auto-routage de l'invention peuvent changer de position de sortie (c'est-à-dire être dirigéesvers des liaisons de sortie différentes) et/ou de caractéristiques temporelles de sortie, dans chaque-étage de commutation, con- formément à l'information de routage ou aux en-têtes H des données d'information. Ceci permet de réaliser une connexion entre lignes sans blocage. La figure 4 montre un exemple du mode de réalisa- tion de la figure 3 sous une forme simplifiée dans laquelle n = 8 et m = k = 3, de façon à faciliter une meilleure com- préhension de l'invention. L'en-tête H a donc une longueur de 3 bits et des circuits d'insertion d'en-tête 171 à 178 - connectés aux lignes d'entrée IN1 à IN8 insèrent respective- ment l'en-tête à 3 bits H = (h1, h2, h3) dans la donnée d'information qui est appliquée sur la ligne d'entrée cor- respondante. En outre, des circuits de suppression d'en-tête 5181 à 188 sont connectés aux liaisons de sortie 14 à X84 de 1. 18 concé 14 X84 d l'étage de commutation final 123 et ils suppriment les en- têtes H présents dans les données d'information, avant que celles-ci soient appliquées aux lignes de sortie OUT1 à OUT8. Cet exemple présente une structure identique à celle du mode de réalisation de la figure 3, à l'exception des points indiqués ci-dessus. Dans le premier étage de commuta- tion 121, si le bit de plus fort poids h1 de l'en-tête H = (h1, h2, h3) d'une donnée d'information appliquée à l'un des éléments de mémorisation/commutation connectés en casca- de de façon cyclique, Ell à E81, est égal à "0", la donnée d'information est appliquée sur la ligne de sortie de la rangée qui est celle de l'élément de mémorisation/commuta- tion considéré. Lorsque le bit h est égal-à "1", la donnée d'information est décalée, en synchronisme avec l'horloge de - système SCK, de façon à traverser l'un après l'autre les éléments de mémorisation/commutation connectés en cascade, un nombre de fois égal à la valeur de h1 pondérée par un 3-1 3-1 poids 23 1, c'est-à-dire 1 x 231 = 4 fois. Dans le second étage de commutation 122, la donnée d'information est de façon similaire appliquée sur la liaison de sortie corres- pondant à la même rangée que la liaison d'entrée, ou bien 3-2 décalée 1 x 232 = 2 fois dans les éléments de mémorisation/ commutation connectés en cascade, en synchronisme avec l'horloge de système, selon que le second bit h de l'en- tête H est égal à "0" ou à "1". Dans le troisième étage de commutation 123 également, selon que le troisième bit h3 de l'en-tête H est égal à "0" ou à "1", la donnée d'information est appliquée sur la liaison de sortie correspondant à la même rangée que la liaison d'entrée, ou bien elle est déca- le 1 x 23-3 = 1 fois dans les lments connects en cascade lée 1 x 2 = 1 fois dans les éléments connectés en cascade 11- en synchronisme avec l'horloge de système, après quoi elle est appliquée sur la liaison de sortie qui correspond à l'élément de mémorisation/commutation vers lequel la donnée d'information a été ainsi décalée. On peut faire en sorte que les étages de commutation 121, 122 et 123 et les bits h1, h2 et h3 se correspondent mutuellement selon n'importe quelle combinaison désirée, aussi longtemps qu'ils ont une correspondance biunivoque. On va maintenant considérer le cas dans lequel une donnée d'information appliquée à la ligne d'entrée IN5 (la ligne d'entrée numéro 100) doit être transférée vers la ligne de sortie OUT2 (la ligne de sortie numéro 001). La donnée d'information est appliquée au circuit d'insertion d'en- tête 175, dans lequel l'en-tête H = (h1, h2, h3) = (001 - 100) mod 1000 =101 en binaire lui est annexé, et la donnée d'information avec l'en-tête H est transférée par la liaison d'entrée X51 vers l'élément de mémorisation/commuta- tion E51 du premier étage de commutation 121. Du fait que le bit h1 est égal à "1", la donnée d'information est décalée de l'élément E51 vers l'élément Ell, par l'intermédiaire des éléments E61, E71 et E81, en utilisant quatre signaux d'hor- loge de système SCK, et la donnée d'information est appli- quée à la liaison de sortie X12 de l'élément Eil. La donnée d'information est ensuite mémorisée dans l'élément E12 du second étage de commutation 122. Du fait que le second bit h2 de l'en-tête H correspondant au second étage de commuta- tion 122 est -égal à "0", l'élément E12 fournit la donnée d'information sur la liaison de sortie X13, dans la même rangée. La donnée d'information qui est ainsi fournie sur la liaison de sortie X13 est mémorisée dans l'élément E13 13 1 du troisième étage de commutation 123. Du fait que le troi- sième bit h3 de l'en-tête H correspondant au troisième étage de commutation 123 est égal à "1", la donnée d'information est transférée vers l'élément E23 avec un signal d'horloge de système SCK, et à partir de cet élément elle est appli- quée par la liaison de sortie X24 au circuit de suppression d'en-tête 182, pour supprimer l'en-tête H = (h1,, h2 h3) de la donnée d'information.-La donnée d'information est donc fournie sur la ligne de sortie 001. -Les figures 5A à 5H sont des diagrammes séquen- tiels qui montrent le flux de données d'information dans le commutateur qui est représenté sur la figure 4. Chaque don- née d'information est représentée par les bits d'en-tête h1, h2, h3, et ceux des bits hl, h2 et h3 dont les valeurs ne sont pas spécifiées peuvent prendre la valeur "0" ou la valeur "1", et ils sont indiqués par un sumbole x. Comme on le voit sur les figures 5A à 5H, des données d'information (ayant des en-têtes arbitraires **) sont appliquées aux liaisons d'entrée Xlil à X81 (figure SA) du premier étage de commutation 121 tous les n = 8 signaux d'horloge de système SCK, et elles sont mémorisées dans les éléments de mémori- sation/commutation Ell à E81 sous l'effet du signal d'horlo- ge qui apparaît à l'instant considéré, par exemple le signal d'horloge SCKO (figure 5B). A l'apparition du signal d'hor- loge suivant SCK1, les données d'information avec h1 = 1, c'est-à-dire les données d'information ayant l'en-tête l*, sont toutes décalées vers les éléments suivants (figure 5C) et, simultanément, les données d'information avec h1 = 0, c'est-à-dire les données d'information ayant l'en-tête 0**, sont toutes appliquées sur les liaisons de sortie X12à X82 (figure 5D), et elles sont mémorisées dans les éléments E2 à E82 du second étage de commutation 122. Les données 12 8 d'information avec h = 1, qui sont décalées dans le premier étage de commutation 121 sous l'effet du signal d'horloge de système SCK1, sont en outre décalées de façon à traverser les éléments connectés en cascade sous l'effet des signaux d'horloge SCK2, SCK3 et SCK4 (figure 5C), et elles sont appliquées sur les liaisons de sortie X12 à X82 par le si- gnal d'horloge suivant SCK5, après quoi elles sont mémori- sées dans les éléments E12 à E82 du second étage de commuta- tion 122. Parmi les données d'information appliquées sur les liaisons de sortie X12 à X82 et mémorisées dans les éléments E12 à E82 par le signal d'horloge SCK1, les données d'infor- mation avec h2 = 1, c'est-à-dire celles ayant l'en-tête H = 01*, sont décalées deux fois à travers les éléments E12 à E82, par les signaux d'horloge SCK2 et SCK3 (figure 5E). Au contraire, les données d'information avec h2 = 0, c'est- à-dire celles ayant l'en-tête H = 00*, ne sont pas décalées mais sont appliquées sur les liaisons de sortie X13 à X83 par le signal d'horloge SCK2 (figure 5F), et elles sont mé- morisées dans les éléments E13 à E83 du troisième étage de commutation 123. Les données d'information ayant l'en-tête H = 01* qui sont décalées deux fois sont appliquées sur les liaisons de sortie X13 à X83 au moment de l'apparition du signal d'horloge SCK4 (figure SF), et elles sont mémorisées dans les éléments E13 à E83 du troisième étage de commuta- tion 123. Parmi les données d'information ayant l'en-tête H = 1** qui sont appliquées sur les liaisons de sortie X12 à X82 par le signal d'horloge SCK5 (figure 5D) et qui sont mémorisées dans les éléments E12 à E82 du second étage de commutation 122, les données d'information avec h2 = 1, c'est-à-dire les données d'information ayant l'en-tête H = 11x, sont décalées deux fois à travers les éléments par les signaux d'horloge SCK6 et SCK7 (figure 5E), tandis que les données d'information avec h2 = 0, c'est-à-dire les données d'information ayant l'en-tête H = 10t, sont appli- quées sur les liaisons de sortie X13 à X83 par le signal d'horloge SCK6 (figure 5F), et elles sont mémorisées dans les éléments E13 à E83 du troisième étage de commutation 123. Les données d'information ayant l'entête H = 11*, qui sont décalées par les signaux d'horloge SCK6 et SCK7 (figure E), sont appliquées sur les liaisons de sortie X13 à X83 par un signal d'horloge SCK8, et elles sont mémorisées dans les éléments E13 à E83 du troisième étage de commutation 123 Parmi les donnes d'information qui sont mémorisées 35123. Parmi les données d'information qui sont mémorisées dans les éléments E13 à E83 du troisième étage 123 par les signaux d'horloge SCK2, SCK4, SCK6 et SCK8, les données d'information avec h3 = 1, c'est-à-dire celles dont les en- têtes sont 001, 011, 101 et 111, sont respectivement déca- lées une fois par les signaux d'horloge SCK3, SCK5, SCK7 et SCK9 (figure 5G), et elles sont appliquées aux liaisons de sortie1 X14 X84 par les signaux d'horloge respectifs SCK4, SCK6, SCK8 et SCK10, (figure 5H). Au contraire, les données d'information avec h3 = 0, c'est-à-dire celles dont lés en- têtes sont 000, 010, 100 et 110, ne sont pas décalées mais sont appliquées aux liaisons de sortie X14 à X84 par les signaux d'horloge respectifs SCK3, SCK5, SCK7 et SCK9 (fi- gure 5H). Comme on peut le voir d'après ce qui précède, un signal de commande de décalage SCS1 d'une durée de 3 pério- des d'horloge, est utilisé dans le premier étage de commuta- tion 121 pour répéter l'opération de décalage pour quatre signaux d'horloge de système consécutifs, commençant par le signal d'horloge qui est utilisé pour introduire les don- nées d'information dans les éléments Ell à E81; un signal de commande de décalage SCS2 d'une durée d'une période d'horloge est utilisé dans le second étage de commutation 122 pour répéter l'opération de décalage pour deux signaux d'horloge de système consécutifs, commençant par le signal d'horloge utilisé pour l'opération d'introduction de don- nées d'information; et un signal de commande de décalage SCS3 qui reste toujours à "0'" est utilisé dans le troisième étage de commutation 123, dans lequel l'opération de déca- lage est effectuée au moment des signaux d'horloge utilisés pour l'opération d'introduction de données d'information. Les durées des signaux de commande de décalage SCS1, SCS2 et SCS3 sont inférieures d'une période d'horloge, aux nom- bres de signaux d'horloge de décalage, soit 4, 2 et 1, des données d'information se trouvant respectivement dans les premier, second et troisième étages de commutation 121, 122 et 123. Ceci est dû au fait qu'une opération de décalage est automatiquement effectuée au moment de l'introduction des données d'information dans chaque élément, une période d'horloge avant l'apparition de chaque signal de commande de décalage. Comme il ressort de façon évidente des diagrammes séquentiels représentés sur les figures 5A - 5H, dans le commutateur à auto-routage qui est représenté sur la figure 4, les données d'information provenant d'une ligne désirée quelconque parmi les lignes d'entrée IN1 à IN8 peuvent être transféréesvers n'importe quelle ligne désirée parmi les lignes de sortie OUT1 à OUT8. De plus, aucun blocage ne se produira dans le commutateur, du fait que le commutateur à auto-routage de l'invention décale dans l'espace et/ou dans le temps la position de chaque donnée d'information, con- formément à l'information de routage qu'elle contient. On supposera que des données d'information M1 à M8 introduites à partir des lignes d'entrée IN1 à IN8 au moment du signal d'horloge SCK0 ont toutes le même en-tête H = (000). Ceci signifie que toutes les données d'information introduites à partir des lignes d'entrée IN1 à IN8 doivent être transfé- rées vers les lignes de sortie OUT1 à OUT8 ayant respecti- vement les mêmes numéros de ligne que les lignes d'entrée. Dans ce cas, toutes les données d'information M1 à M8 in- troduites simultanément au moment du signal d'horloge SCK0 à partir des lignes d'entrée IN1 à IN8, seront appliquées simultanément sur les différentes lignes de sortie OUT1 à OUT8 au moment du signal d'horloge SCK3. Dans un autre exemple, on supposera que les données d'information M1 à M8 qui sont introduites à partir des lignes d'entrée IN1 à IN8 au moment du signal d'horloge SCK0 ont des en-têtes respectifs (000), (111), (110), (101), (100), (011), (010) * et (001), ce qui fait qu'elles doivent toutes être trans- férées vers la même ligne de sortie OUT1 ayant le numéro de ligne (000); dans ces conditions, les données d'informa- -2607647 tion seront appliquées sur la ligne de sortie OUT1 dans l'ordre: Mil M 8 M7, M6 M5, M4, M3 et M2, en synchronisme avec les signaux d'horloge respectifs SCK3 à SCK10. En d'autres termes, les données d'information présentes sur toutes les lignes d'entrée IN1 à IN8 sont multiplexées dans le temps et sont appliquées sur une seule ligne de sortie. Dans le commutateur à auto-routage de l'invention, des don- nées d'information provenant d'un nombre désiré de n lignes d'entrée peuvent aisément être appliquées en multiplex tem- porel sur une ligne de sortie donnée. La figure 6 représente sous forme synoptique un exemple de l'élément de mémorisation/commutation Ej.. qui Ji est utilisé dans la rangée de rang j de l'étage de commuta- tion de rang i du commutateur représenté sur la figure 4. L'élément Eji comprend une bascule de données Dji, un sé- Ji lecteur de liaison S.. et un contrôleur de sélecteur C... Lorsqu'une donnée d'information est appliquée à l'élément E.. à partir de la liaison de sortie X.. de l'étage précé- dent, elle est mémorisée dans la bascule de données D.. en Ji synchronisme avec le signal d'horloge de système SCK, et simultanément le bit de rang i, hi, de l'en-tête H contenu dans la donnée d'information est mémorisé dans le contrô- leur de sélecteur Cji. Lorsque le bit d'en-tête hi qui est mémorisé dans le contrôleur de sélecteur C.. est égal à 3i "0", le contrôleur de sélecteur Cji commande le sélecteur de liaison S.. de façon que la donnée d'information qui est mémorisée dans la bascule de données D.. soit émise vers la 3J liaison de sortie Xj(i+l), par laquelle cette donnée est transférée vers l'élément Ej(i+l) de l'étage de commutation suivant. Lorsque le bit hi est égal à "1", l'entrée du sé- lecteur de liaison S.. est connectée à la liaison interne inférieure Y(j+ l)i par laquelle la donnée d'information mémorisée dans la bascule de données Dji est transférée vers l'élément E(j+l)i dans la rangée suivante, connectée en cascade à l'élément Ej... D'autre part, une donnée d'in- ]1 formation transférée vers l'élément E.. à partir de l'élé- ji ment E(jl)i de.la rangée précédente, par l'intermédiaire de la liaison interne supérieure Yji' est mémorisée dans la bascule de données Dji.. en synchronisme avec l'horloge de j1 système SCK. Simultanément, le signal de commande de décala- ge SCSi est mémorisé dans le contrôleur de sélecteur Cji Par conséquent, comme c'est le cas avec le bit d'en-tête hi, la connexion du sélecteur de liaison S..ji est commandée en fonction de l'état "0" ou "1" du signal de commande de déca- lage SCSi, et la donnée d'information mémorisée dans la bas- cule de données Dj.. est appliquée sur la liaison de sortie J' X(j+l)i ou sur la liaison interne inférieure Y(j+l)i' Pour permettre une meilleure compréhension du principe de base de l'invention, on a décrit ci-dessus la structure du commutateur en ignorant le fait que la donnée d'information M qui contient l'en-tête à k bits H a natu- rellement une longueur de deux bits ou plus. Cependant, en pratique, il est nécessaire de commander conformément à l'en-tête H le routage dans chaque étage de commutation pour la donnée d'information formée par un ensemble de bits, par exemple 8 bits, comprenant un en-tête à 3 bits H. Pour sa- tisfaire cette exigence, lorsque chaque ligne d'entrée/sor- tie est une ligne à interface série, le commutateur est conçu de façon à accomplir une conversion série-parallèle de la donnée d'information provenant de chaque ligne d'en- trée, par exemple pour chaque mot à p bits, et chaque étage de commutation est conçu de façon à traiter simultanément en parallèle un mot à p bits en parallèle, pour le routage de la donnée d'information. La figure 7 montre un exemple de cette configuration. Dans le commutateur à auto-routage qui est repré- senté sur la figure 7, le nombre de lignes d'entrée/sortie est de n (avec n = 2k), et k étages de commutation 121 à 12k sont connectés en cascade. Des convertisseurs série- parallèle à p bits, 111 11ln, sont respectivement connec- tés aux lignes d'entrée IN1 à INn, et les sorties en paral- lèle à p bits de ces convertisseurs sont connectées à des liaisons d'entrée à p bits en parallèle Xll à Xnl. Les liaisons d'entrée et de sortie Xji et Xj(i+l) de chaque étage de commutation 12. sont des lignes à p bits en pa- i rallèle, et des liaisons internes Yli à Yni pour la conne- xion en cascade cyclique des éléments de mémoirisation/com- mutation Eli à Eni dans chaque étage de commutation 12i, sont également des lignes à p bits en parallèle. Les liai- sons de sortie à p bits en parallèle- Xl(k+l) à Xn(k+l) de l'étage de commutation final 12k sont respectivement con- nectées à des convertisseurs parallèle-série à p bits, 141 à 14n, dont les sorties sont respectivement connectées aux lignes de sortie OUT1 à OUTn. Des données d'information, contenant chacun un en-tête, sont appliquées aux convertisseurs série-parallèle 111 à iln à partir des lignes d'entrée IN1 à INn. Chacun des convertisseurs série-parallèle 111 à 11in convertit de la forme série à la forme parallèle la donnée d'information d'entrée, pour chaque mot à p bits comprenant l'en-tête à k bits H, et il l'applique sur la liaison d'entrée à p bits en parallèle X... Dans ce cas, lorsque p rangée j du premier étage de commutation, tous les n si- gnaux d'horloge. L'élément Eji de chaque étage accomplit un traitement en parallèle pour le routage de la donnée d'in- formation d'entrée à p bits' en parallèle, en synchronisme avec l'horloge de système. Par conséquent, les diagrammes séquentiels relatifs au fonctionnement pour les données d'information dans ce commutateur à autoroutage à k étages sont fondamentalement les mêmes que ceux représentés sur les figures 5A à 5H. En particulier, lorsque n = p = 8 et k = 3 sur la figure 7, les diagrammes séquentiels sont exactement les mêmes que ceux représentés sur les figures 5A à 5H, bien que la donnée d'information qui est traitée 26-07647 dans chaque élément à chaque signal d'horloge de système soit une donnée à -8 bits en parallèle. De façon générale, lorsque p bits consécutifs, et de façon que les convertisseurs série- parallèle 111 à iln émettent les données d'information tous les n signaux d'horloge. Cependant, dans le cas ou n 4 p, il est possible d'introduire successivement les données d'information dans les convertisseurs sérieparallèle 111 à iln, à partir des lignes d'entrée IN1 à INn, en synchronis- me avec le signal d'horloge, sans qu'il soit nécessaire d'ajuster les conditions temporelles d'entrée et d'émettre les données d'information à partir des convertisseurs série-parallèle 111 à 11n sous la forme de R bits en paral- lèle tous les 2 signaux d'horloge. Dans le mode de réalisation du traitement à p bits en parallèle qui est représenté sur la figure 7, cha- que élément de mémorisation/ commutation Eji.. doit également travailler sur p bits en parallèle. Dans ce but, il est nécessaire que chacune des liaisons Xji, Xj(i+l), Yji et 31 j(i+1) ji Y(j+l)i représentées sur la figure 6 soit une ligne à p bits en parallèle, et que la bascule de données D.. et le sélecteur de liaison S.. soient également présents respec- tivement en nombres égaux à p. Cependant, dans ce cas, le contrôleur de sélecteur Cji peut être unique et il peut être utilisé en commun pour les p bascules de données D..ji et les p sélecteurs de liaison Sji. La figure 8 montre un exemple fonctionnel spécifique de cette configuration. La figure 8 représente la configuration de l'élé- ment Ej.. de la rangée de rang j dans l'étage de commutation de rang i, 12i. Les p bascules de données Dji 1 à Djip sont connectées à des lignes de bit correspondantes de la liaison d'entrée à p bits en parallèle X.. et de la liaison interne à p bits en parallele Y..ji. Les p sélecteurs de. liaison Sji, à Sjip sont également connectés à des lignes de bit correspondantes de la liaison de sortie Xj(i+l) et de la liaison interne Y(j+l)-i qui sont toutes deux des liaisons à p bits en parallèle. Si on suppose que le bit de rang i, soit hi, de l'en-tête H destiné à commander le rou- tage dans l'étage de commutation de rang i, 12i, auquel appartient l'élément Eji, est le bit de rang i dans la donnée d'information à p bits, l'entrée du contrôleur de sélecteur unique Cj.. est connectée à la ligne de bit de rang i, soit Xji,i de la liaison d'entrée Xji, et sa sor- tie est connectée à la totalité des p sélecteurs de liaison S.. à S.. 3i,1 31,p Chaque bascule de données Djii.. comporte une por- te OU 26 connectée aux lignes de bit de rang i de la liai- son d'entrée Xi.. et de la liaison interne Yji, et une bascu- le de type D, DFl,dont la borne de donnée est connectée à la sortie de la porte OU 26. La bascule DF1 mémorise la donnée qui lui est appliquée à chaque signal d'horloge de système SCK. Chaque sélecteur de liaison Sjii comporte deux portes ET 27 et 28 dont les deux entrées sont connectées mutuelle- ment en parallèle. Une entrée de chacune des porte ET 27 et 28 est connectée à une sortie Q de la bascule DF1 de la bascule de données D..., et l'autre entrée est connectée à la sortie du contrôleur de sélecteur C.. . Le contrôleur de sélecteur C. comprend une porte OU 29 qui est connectée à ji la ligne de bit de rang i, soit Xjii, de la liaison d'en- trée Xji, et une bascule de type D, DF2, dont la borne d'entrée de donnée est connectée à la sortie de la porte OU 29. A partir de la ligne de bit de rang i, Xjii, de la liaison d'entrée à p bits en parallèle Xji, le bit de rang i, soit hi, de l'en-tête H est appliqué par la porte OU 29 à la borne de données de la bascule de type D DF2, et lors- que le bit de rang i, hi, est mémorisé dans cette bascule par le signal d'horloge de système SCK,-le signal de sa sor- tie Q est appliqué aux portes 27 et 28 des sélecteurs de liaison Sji..1 Sji p. Si le bit de rang i, hi, est égal à "0", c'est-à-dire si le'signal de la sortie Q de la bascule DF2 est égal à "0", toutes les portes ET 27 sont ouvertes, et la donnée d'information à p bits qui est mémorisée dans les p bascules DF1 des bascules de données Dji1 à Djip est simultanément appliquée par ces portes à la liaison de sor- tie à p bits en parallèle Xj(i+l). Lorsque le bit de rang i, hi, est égal à "1", c'est-à-dire lorsque le signal de la sortie Q de la bascule DF2 est égal à "1", toutes les portes ET 28 sont ouvertes, et la donnée d'information à p bits qui est mémorisée dans les p bascules DF1 des bascules de don- nées Dji,1 à Djip est simultanément appliquée par ces por- tes sur la liaison interne à p bits en parallèle Y(j+)i, et cette donnée est appliquée à l'élément E(j+l)i d'une rangée de rang (j+l). La porte OU 29 reçoit un signal de commande de décalage cyclique SCSi qui reste à "1" pendant que les éléments Eli à Eni dans le même étage de commutation de rang i, 12i, accomplissent continuellement l'opération de décalage cyclique sous l'effet de (2i-1) signaux d'horloge de système. Lorsque le signal de commande SCSi est égal à "1", le signal de la sortie Q de la bascule DF2 est égale- ment égal à "1" et par conséquent toutes les portes ET 28 restent ouvertes pendant la durée des (2i-l) signaux d'hor- loge de système, l'un de ces signaux étant destiné à mémo- risé le bit d'en-tête hi de valeur "1". Pendant ce temps, à chaque application du signal d'horloge de système SCK aux bascules DF1 des bascules de données D.. à D.. la don- j,1]lp née d'information qui est décalée à partir de la liaison interne supérieure Y..ji est mémorisée dans les p bascules DF1, et elle est émise sur la liaison interne inférieure Y(j+l)i par l'intermédiaire des p portes ET 28. Bien qu'on ait décrit l'exemple de la figure 8 en considérant le cas dans lequel les données d'information d'entrée sont respectivement soumises à la conversion série- parallèle à p bits, et dans lequel chaque élément dans le commutateur à auto-routage accomplit l'opération de routage sur p bits en parallèle, il est également possible d'accom- plir sous une forme série le routage des données d'informa- tion, sans faire intervenir la conversion série-parallèle. - Dans un tel cas, il suffit de prévoir un registre à décalage à p bits dans la bascule de données Dji de chaque élément de mémorisation/commutation Eji représenté sur la figure 6, et d'attaquer le registre à décalage avec une autre horloge p fois plus rapide que l'horloge de système SCK. Comme on peut le comprendre d'après la description donnée pour les diagrammes séquentiels représentés sur les figures 5A à 5H, les données d'information M1 à Mn qui sont simultanément introduites sur les lignes d'entrée IN1 à INn (voir la figure 4) sont respectivement dirigées vers diffé- rentes lignes parmi les lignes de sortie OUT1 à OUTn pendant n signaux d'horloge de système SCK consécutifs. En outre, l'information de routage (résidu modulo n des différences entre les numéros des lignes d'entrée et de sortie à connec- ter), et les caractéristiques temporelles de sortie pendant les n signaux d'horloge de système consécutifs précités ont une correspondance mutuelle biunivoque fixe, comme le montre la figure 5H. Par conséquent, si les lignes d'entrée IN1 à INn et les lignes de sortie OUT1 à OUTn sont connectées se- lon une relation biunivoque, les données d'information se- ront appliquées aux lignes de sortie OUT à OUTn à des posi- 1 n tions d'horloge différentes parmi les n signaux d'horloge consécutifs précités, et pour l'application successive de données d'information tous les n signaux d'horloge à chacune des lignes d'entrée IN1 à INn, les données d'information ap- paraîtront tous les n signaux d'horloge sur la ligne dési- gnée parmi les lignes de sortie OUT1 à OUTn. Dans le cas o certaines des lignes d'entrée IN1 à IN sont temporairement connectées à la même ligne de sortie, des données d'informa- tion sont appliquées sur la ligne de sortie à un ensemble de positions d'horloge différentes parmi les n-signaux d'horlo- ge consécutifs. En outre, ces positions d'horloge changent conformément au contenu des en-têtes H. Il n'est habituelle- ment pas préférable de transférer des données d'information vers les lignes de sortie OUT1 à OUTn dans des conditions dans lesquelles leurs caractéristiques temporelles de sortie varient entre les lignes de sortie, ou dans lesquelles leurs intervalles de sortie varient au cours du temps. La figure 9 montre un mode de réalisation de l'invention destiné à ré- soudre ce problème. Le mode de réalisation de la figure 9 a une structure identique à celle du mode de réalisation de la fi- gure 7, à l'exception du fait que chacun des étages de com- mutation 121 à 12k est conçu pour effectuer un traitement en parallèle sur n bits. Dans ce mode de réalisation, des cir- cuits tampons 211 à 21n sont connectés aux liaisons de sor- tie Xl(k+l) à Xn(k+l) de l'étage de commutation final de rang k, 12k. Ces circuits tampons 211 à 21n règlent le flux de données d'information à n bits en parallèle de façon que les données d'information qui sont reçues à partir des liaisons de sortie Xl(k+l) à Xn(k+l) en synchronisme avec le signal d'horloge de système SCK, soient temporairement enregistrées et ensuite émises vers les convertisseurs parallèle-série 141 à 14n, en synchronisme avec un signal d'horloge nCK qui apparaît tous les n signaux d'horloge de système SCK. Par conséquent, il suffit que les convertis- seurs parallèle-série 141 à 14 reçoivent -les données d'in- formation d'entrée tous les n signaux d'horloge de système, ce qui fait qu'on peut aisément commander les caractéristi- ques temporelles de leur fonctionnement. La figure 10 montre un exemple de la structure d'un circuit tampon 21j, prévu pour l'utilisation dans le mode de réalisation de la figure 9. Une position de bit pré- déterminée dans chaque donnée d'information à n bits est 260764? affectée à un bit de canal actif indiquant la présence d'une donnée d'information, et lorsque le bit de canal actif est égal à "1", il représente la présence de la donnée d'infor- mation. Le circuit tampon 21. comprend un détecteur de canal actif 21A, un générateur/contrôleur d'adresse 21B et une mémoire vive 21C. La liaison d'entrée à n bits en parallèle Xj(k+l) est connectée au détecteur de canal actif 21A, ce qui permet de détecter si un "1" est présent ou non dans une ligne de bit prédéterminée qui correspond au bit de canal actif. Chaque fois que le détecteur de canal actif 21A dé- tecte un "1", le générateur/contrôleur d'adresse 21B génère une adresse d'écriture, ainsi qu'une adresse de lecture, en synchronisme avec le signal d'horloge nCK, à des intervalles de n signaux d'horloge de système SCK, et il génère égale- ment un signal d'instruction de lecture/écriture conjointe- ment à ces adresses. Cependant, dans ce cas, une adresse d'écriture et l'adresse de lecture sont mutuellement dépha- sées d'un demi-cycle. La mémoire vive 21C réagit à l'ins- truction d'écriture en écrivant aux adresses données les données d'information à n bits en parallèle qui sont intro- duites par l'intermédiaire du détecteur de canal actif 21A, et elle lit les données d'information écrites, selon un ordre prédéterminé, tous les n signaux d'horloge de système. Par conséquent, les données d'information qui sont ainsi lues sont appliquées au convertisseur parallèle-série 14. J tous les n signaux d'horloge de système. Avec une telle configuration, lorsque des positions d'horloge entre des données d'information consécutives émises par la même ligne d'entrée vers le circuit tampon 21. tous les n signaux J d'horloge de système, sont occupées par des données d'in- formation provenant d'autres lignes d'entrée, c'est-à-dire lorsque les intervalles entre des données d'information adjacentes deviennent plus courts que la longueur corres- pondant à n signaux d'horloge, à cause de la concentration de trafic temporaire sur une ligne de sortie, les données d'information peuvent toujours être émises par le circuit tampon 21. tous les n signaux d'horloge de système. On peut J faire face à une augmentation du volume de trafic concentré sur une ligne de sortie particulière, et à une augmentation de la durée de trafic concentré, en augmentant simplement la capacité de la mémoire vive 21C. Dans chacun des modes de réalisation du commuta- teur à auto-routage considéré ci-dessus, la donnée d'infor- mation M. qui est introduite dans chaque ligne d'entrée IN. J J est transférée vers l'une des lignes de sortie, c'est-à-dire qu'on réalise ce qu'on appelle la connexion un à un. On peut également équiper ces modes de réalisation d'une fonction de connexion de diffusion (connexion un à N), par laquelle chaque ligne d'entrée est connectée à toutes les lignes de sortie, lorsque c'est nécessaire. Pour mettre en oeuvre une telle fonction, on ajoute un bit de connexion de diffusion (appelé BC), à une position de bit prédéterminée, dans le cadre de l'information de routage de chaque donnée d'infor- mation. Selon que le bit BC est égal à "1" ou non, chaque élément de mémorisation/commutation de chaque étage de com- mutation décide qu'il doit réaliser ou non la connexion de diffusion. Lorsque le bit BC est égal à "1", la connexion de diffusion est établie indépendamment du reste de l'en- tête à k bits, H. Pour réaliser un commutateur à auto-rou- tage capable de mettre en oeuvre la connexion de diffusion, par exemple dans le mode de réalisation de la figure 7, chaque élément de mémorisation/commutation E.. est cons- truit de la manière représentée sur la figure 11. Dans l'élément Eji capable de réaliser la con- nexion de diffusion qui est représenté sur la figure 11, comme dans le cas de l'élément représenté sur la figure 8, les bascules de données Dji, 1 à Djip et les sélecteurs de liaison Sji à Sj.p sont connectés aux lignes à p bits en parallèle de chacune des liaisons Xji et Yji et le con- trôleur de sélecteur commun C.. destiné à commander les sé- lecteurs de liaison Sji1 à Sjip.. est connecté à la ligne de bit de rang i de la liaison Xji. L'élément Eji représenté sur la figure 11 diffère de l'élément Eji de la figure 8 par le fait qu'il existe un contrôleur-de connexion de diffusion Bji qui est connecté à une ligne de bit de rang I de la liaison Xji, et par le fait que le signal de sortie du con- trôleur de sélecteur Ci.. est commandé par le signal de sor- ]1 tie du contrôleur de connexion de diffusion Bji. Le contrô- leur de connexion de diffusin B.. est constitué par une bas- Ji cule de type D, DF3,connectée à la ligne de bit de rang I, et il reçoit une valeur b du bit BC provenant de la ligne de bit I, et il la mémorise dans la bascule DF3. Deux portes OU 33 et 34 sont connectées à la sortie de la bascule DF2 du contrôleur de sélecteur Cji, et leurs sorties sont connec- tées aux portes ET 27 et 28 des sélecteurs de liaison res- pectifs Sji1 à Sji... Par conséquent, si la valeur b du bit ji,1 3jip BC qui est mémorisée dans la bascule DF3 du contrôleur de connexion de diffusion B.. est "0", l'une des portes ET 27 et 28 des sélecteurs S.. à S.. est ouverte conformément 31,1]j,p à la valeur hi du bit de rang i de l'en-tête H, qui est mé- morisée dans la bascule DF2 du contrôleur de sélecteur Ci.. J1 Si la valeur b du bit BC qui est mémorisée dans la bascule DF3 du contrôleur de connexion de diffusion B. est "1", la Ji valeur "1" est appliquée par les portes OU 33 et 34 du con- trôleur de sélecteur Cji aux portes ET 27 et 28 des sélec- teurs de liaison Sji1 à Sji,p ce qui ouvre les deux portes ET 27 et 28. Il en résulte que la donnée d'information à p bits en parallèle qui provient de la liaison X.. et qui est J' mémorisée dans les bascules de données D.. à D.. est ]z1,1]1,p aplliquée aux deux liaisons Xj(j+I) et Y(j+1)i' par l'inter- médiaire des portes ET 27 et 28 des sélecteurs de liaison Sji,1 à Sjip, indépendamment de la valeur de l'en-tête hi. Lorsque la connexion de diffusion est établie pour l'une des n lignes d'entrée, la donnée d'information à p bits en parallèle M qui est appliquée à la ligne d'entrée est transmise à l'ensemble des n lignes de sortie, à des posi- tions respectives différentes parmi n positions d'horloge de système respectives. Dans le mode de réalisation qui est représenté sur la-figure 7 ou la figure 9, la longueur des données d'infor- mation à traiter comme un tout (par exemple un mot à p bits) dans chaque élément peut être plus courte ou non qu'un bloc complet d'information à transférer d'une ligne d'entrée dé- sirée vers l'une des lignes de sortie. Dans un cas comme dans l'autre, chaque donnée d'information doit contenir un en-tête H, du fait que le bloc d'information doit faire l'objet d'une commande de routage pour chaque mot à p bits ou chaque mot à n bits. Lorsque la longueur (nombre de bits) d'un mot est relativement faible, le rapport d'occupation de l'en-tête H dans un mot augmente, ce qui dégrade l'efficaci- té du routage des données d'information d'entrée par le com- mutateur à auto-routage. Lorsqu'on augmente la longueur ou nombre de bits (p ou n) d'un mot, dans le but d'améliorer l'efficacité du routage, la quantité de matériel de chaque élément de mémorisation/commutation Eji qui traite simulta- nément des bits en parallèle de chaque mot augmente, comme on le voit sur la figure 8 ou la figure 11. Pour apporter une solution à ce problème, on peut donner au commutateur une structure prévue pour le routage d'un bloc d'information continu (c'est-à-dire une entité de commutation correspon- dant à un paquet en commutation par paquets) d'une longueur désirée, qui ne comprend qu'un seul en-tête et qui est un multiple entier du mot à p bits (ou du mot à n bits), c'est- à-dire un bloc d'information de longueur variable. Dans ce but, il suffit de réaliser de la manière représentée sur la figure 12 chaque élément Eji représenté par exemple sur la figure 7. L'élément Eji.. qui est représenté sur la figure 12 Ji ne diffère de celui de la figure 8 que par la structure du contrôleur de sélecteur C... Sur la figure 12, le contrôleur J1 de sélecteur Cji comprend n bascules F1 à Fn connectées en cascade, des portes ET 35 et 36 auxquelles sont respective- ment appliqués le bit de rang i, hi, de l'en-tête H et le signal de sortie de la bascule 2, et une porte OU 29 par laquelle les signaux de sortie Se ces portes ET sont appli- qués à l'entrée de la bascule F1. Chacune des portes ET 35 et 36 reçoit un signal de commande de prélèvement FCi à des instants prédéterminés définis par l'horloge de système SCK. Lorsque la porte ET 35 reçoit le signal de commande de prélèvement FCi, elle s'ouvre et le bit d'en-tête hi est introduit dans la bascule F1 par l'intermédiaire de la porte OU 29. A l'apparition du signal d'horloge de système SCK suivant, le signal de commande de prélèvement FCi passe à "0", et la porte ET 36 s'ouvre. Le bit d'en-tête h. qui a été ainsi introduit est décalé par les bascules F1 à Fn en synchronisme avec le signal d'horloge de système SCK, et il retourne à la bascule F1 en passant par la porte ET 36 et la porte OU 29 quisornt validées. De cette manière, le bit d'en- tête d'entrée hi accomplit un cycle de passage par les bas- cules F à F tous les n signaux d'horloge de système. Par i n_ conséquent, le bit d'en-tête hi est appliqué à tous les sé- lecteurs de liaison Sji1 à Sjip.. de l'élément Eji tous les ji,1 Jip Ji n signaux d'horloge de système. De cette manière, le bloc d'information ayant une longueur qui est un multiple entier de p est successivement découpé en tranches correspondant à chaque mot de p bits. Le bit de rang i de la première tran- che consistant en un mot de-p bits est;conservé en tant que bit d'en-tête h. dans l'élément E.. de chaque étage de com- i - J1 mutation de rang i, 12i, et les tranches suivantes formées par des mots à p bits en parallèle, qui sont introduites tous les n signaux d'horloge de système, sont traitées pour le routage sous la commande du bit d'en-tête h. conservé i comme indiqué ci-dessus. Comme décrit précédemment en relation avec les diagrammes séquentielsqui sont représentés sur les figures A à 5H, les données d'information qui sont appliquées au commutateur à partir de la même ligne d'entrée et qui ont le même en-tête H, sont fournies, à des intervalles de n signaux d'horloge de système, à chaque élément de mémorisation/commu- tation Eji dans lequel elles doivent passer. Dans ce cas, il y a une possibilité que dans les intervalles du train formé par 1 signal sur n signaux d'horloge de système, des données d'information provenant d'autres lignes d'entrée puissent entrer sous la forme de trains de signaux similaires formés par un signal d'horloge sur n. De façon générale, des tran- ches d'un bloc d'information quelconque, qui se présentent sous la forme de mots à p bits, peuvent entrer dans chacun des éléments Eli à Eni de l'étage de commutation de rang i, * 12i, à des intervalles de 2i+ (c'est-à-dire n/2 i-) si- gnaux d'horloge de système, au minimum. En outre, le nombre de tranches de blocs d'information se présentant sous la forme de mots à p bits qui peuvent entrer dans chaque élé- ment E.ji à partir de lignes d'entrée différentes, pendant n signaux d'horloge de système consécutifs, est 2i-1 Par conséquent, on fait en sorte que le signal de commande de prélèvement FCi qui est appliqué au contrôleur de sélecteur C.. de chaque élément Eji, puisse être appliqué à une posi- Ji k-i+l1 tion d'horloge désirée tous les 2 signaux d'horloge de système. Lorsque le traitement de routage pour un bloc d'in- formation d'une longueur (nombre de bits) qui est un multiple entier de p, soit par exemple une longueur t supérieure à p, est achevé par l'accomplissement de l'opération de routage fois, à des intervalles de n signaux d'horloge de système, le signal de commande de prélèvement FCi est appliqué au contrôleur de sélecteur Cji à la position d'horloge prévue pour mémoriser dans les bascules de données D.. à D.. j1,1 ji,p la première tranche, consistant en un mot à p bits, du bloc d'information suivant. Par cette opération, un nouveau bit d'en-tête hi est introduit dans la bascule F1 et est conservé en passant de façon cyclique dans les bascules F1 à Fn, l'une après l'autre. Ce qui précède permet de comprendre que-par un choix approprié de la position d'horloge pour la généra- tion du signal de commande de prélèvement FCi, on peut obte- nir un commutateur à auto-routage qui est capable d'assurer le routage d'un bloc d'information de longueur variable. Dans le mode de réalisation ci-dessus, du fait que toutes les bascules DF1 pour la mémorisation de bits d'in- formation sous la forme de p bits en parallèle sont attaquées simultanément, un courant d'attaque élevé est nécessaire, ce qui conduit au défaut consistant en une limitation de la vi- tesse de fonctionnement. La figure 13 représente un mode de réalisation dans lequel les instants d'attaque pour les bas- cules sont répartis de façon à éviter ce défaut. La figure 13 montre un commutateur à auto-routage qui comporte n = 2k lignes d'entrée/sortie et k étages de commutation, et qui accomplit le routage d'un bloc d'infor- mation pour chaque tranche consistant en un mot à n bits en parallèle. L'interconnexion des étages de commutation 121 à 12k et l'interconnexion des éléments de mémorisation/commuta- tion Eli à Eni dans chaque étage de commutation sont les mêmes que dans le mode de réalisation de la figure 7. Ce mode de réalisation est similaire à celui de la figure 12 dans la mesure o chaque élément Eji comporte la fonction de conser- vation de bit d'en-tête, mais il en diffère par le fait que sur la figure 13 la tranche consistant en un mot à n bits en parallèle est traitée bit par bit avec n signaux d'horloge de système consécutifs. Pour effectuer un tel traitement, chacun des convertisseurs série-parallèle 23 à 23 connectés 1 n aux lignes d'entrée IN1 à INn convertit en n bits en parallè- le chaque tranche (mot de n bits) du bloc d'information d'en- trée (d'une longueur de t x n bits, en désignant par ú un entier supérieur ou égal à 1), et il émet ces bits l'un après l'autre, en synchronisme avec le signal d'horloge de système, en commençant par le début du bloc. La figure 14 montre la relation entre la chaine de bits ala2...a n du bloc d'infor- - 2607647 mation qui est introduit sur la ligne d'entrée INj, et les bits de hloc d'information convertis par le convertisseur série-parallèle 23j, et émis par ce dernier sur la liaison d'entrée à n bits en parallèle Xji, c'est-àdire Xji1 à Xjin. Les k bits a1 à ak du début du bloc constituent l'en- tête H. La tranche consistant en un mot à n bits en parallè- le qui est ainsi décalée, fait l'objet d'un traitement de routage, sans subir de changement, dans les étages de commu- tation successifs 121 à 12k. Les n bits en parallèle décalés qui sont émis par chaque liaison de sortie Xj(k+l) de l'éta- ge de commutation final 12k, sont convertis par un conver- tisseur parallèle-série 24j, et ils sont appliqués sur la même ligne de sortie, sous la forme d'une chaîne de bits en série, en présentant les uns par rapport aux autres la rela- tion de position d'horloge d'origine. La structure interne de l'élément E.. de la figure 13 est représentée sur la fi- J1 gure 15 dans laquelle, comme dans le cas de la figure 8 ou de la figure 12, n bascules de données D.. à D.. sont ji,1 ji,n connectées à la liaison d'entrée X.. de lignes à n bits en J1 parallèle Xji1 à Xjin et à la liaison interne Y..ji de lignes à n bits en parallèle Yji à yji,n' respectivement; et n sélecteurs de liaison S.. à S.. sont respectivement 31,1 j,n connectés à la liaison de sortie Xj(i+l) de lignes à n bits en parallle Xj(i+l),l à Xj(i+l),n' et à la liaison interne Y(j+l)i de lignes à n bits en parallèle Y(j+l)i,1 à Y(j+l)i,n' En outre, dans ce mode de réalisation, un contrô- leur de sélecteur Cjif (avec f = 1, 2,... n), comportant une bascule DF2, est prévu pour chaque paire de bascules de données Djif et pour le sélecteur de liaison Djif. Le jeu jiifjif de bascules de données Djif, le sélecteur de liaison Sji f et le contrôleur de sélecteur Cjif correspondant au même numéro de ligne de bit f constituent ce qu'on appellera ci- après un sous-élément Ejif. Les n bascules DF2 sont connec- tées en cascade de façon cyclique et constituent un registre à décalage à n bits à recyclage. Le contrôleur de sélecteur Cjii correspondant à la ligne de bit de rang i est connecté à la ligne de bit de rang i de façon-à recevoir le bit d'en- tête de rang-i, hi, en synchronisme avec le signal de com- mande de prélèvement FCi, comme dans le cas de la figure 12. La-figure 16 est une représentation tridimension- nelle de la structure du mode de réalisation représenté sur la figure 13. Autrement dit, tous les sous-éléments-Eji 1 de tous les éléments de mémorisation/commutation E.. associés à la première ligne de bit parmi n bits en parallèle sont re- présentés dans un premier plan de bit B1, et, de façon simi- laire, tous les sous-éléments Ejif associés à la ligne de bit de rang f, sont représentés dans un plan de bit de rang f, Bf. Les plans de bit allant du premier au plan de rang k, B1 à Bk, sont également des plans de bit d'en-tête, et on peut donc les appeler également des plans de commande. Les n bits de sortie en parallèle a1 à an, désignés par des points, montrent la relation de position des signaux d'hor- loge de sortie, en indiquant que les bits sont émis dans l'ordre al, a2,... an. On va maintenant décrire, en se référant à la fi- gure 17, le fonctionnement de l'élément E. qui est repré- ji senté sur la figure 15. La figure 17 montre des diagrammes séquentiels dans l'hypothèse o n = 8, i = 1 (c'est-à-dire qu'il s'agit du premier étage de commutation 121), et cha- que bloc d'information a une longueur de 16 bits. Comme dé- crit précédemment en relation avec la figure 14, les n bits de la tranche (mot de n bits) de bloc d'information qui est appliquée à chaque liaison d'entrée Xjl du premier étage de commutation, sont décalés mutuellement d'un signal d'horloge de système, et la tranche consistant en un mot à n bits est maintenue dans cet état décalé pendant qu'elle passe par les étages de commutation 121 à 12k. Par conséquent, des bits respectifs de la tranche consistant en un mot à n bits qui est appliquée à chaque élément de mémorisation/commutation Eji représenté sur la figure 15, sont également décalés d'un - 2607647 signal d'horloge de système les uns par rapport aux autres sur les n lignes de bit parallèles Xji,1 à Xjin. L'en-tête à k bits, avec k = 3 dans cet exemple (h1, h2, h3), est annexée au début du bloc d'information. Par conséquent, le bit d'en-tête h1 (a1 sur la figure 14) est appliqué en premier à une première ligne de bit Xjii (avec i = 1) de la liaison d'entrée (rangée Xjii sur la figure 17), et il est appliqué par le signal d'horloge SCK à la bascule DF1 d'une première bascule de données Dji.. i (avec i = 1). Simultané- ment, il est également appliqué à la bascule DF2 d'un pre- mier contrôleur de sélecteur Cjii (avec i = 1), par le si- gnal de commande de prélèvement FC. qui est généré avec des i conditions temporelles qui correspondent à l'application du bit d'en-tête h1 à la bascule DF1 (ligne Hjii sur la figu- re 17). Selon que le bit d'en-tête h. (avec i = 1) est égal à "0" ou à "1", il est émis par la bàscule de données Djii (avec i = 1) vers une première ligne de bit Xj(i+l),i (avec i = 1) de la liaison de sortie, ou vers une première ligne de bit Y(j+l)ii ( avec i = 1) de la liaison interne infé- rieure (ligne Xj(i+l),i ou Y(j+l)ii) Le bit d'en-tête hi qui est appliqué à la bascule DF2 est décalé par les n bas- cules DF2 connectées en cascade de façon cyclique, à chaque apparition du signal d'horloge de système SCK, comme il est représenté sur les lignes Hji,i et Hji,(i+l) de la figure 17, et le bit d'en-tête h. apparaît à nouveau dans la bas- i cule DF2 du contrôleur de sélecteur Cji i (avec i = 1), après n signaux d'horloge. Sous l'effet du bit d'en-tête h1 qui est ainsi ramené à la bascule DF2 du contrôleur de sélecteur Cji,i précité, la direction de sortie du bit d'information suivant an+l, qui apparaît sur la première ligne de bit de la liaison d'entrée n (= 8) signaux d'horlo- ge de système après le premier bit d'information ai, est commandée d'une manière identique à celle indiquée précé- demment. Le bit d'information an+l1 est un bit de données d'information dans le même bloc d'information, à l'exception de l'en-tête, qui doit être appliqué sur la ligne de sortie suivante. Par conséquent, aucun signal de commande de prélè- vement FC. n'est généré à l'instant auquel le bit d'informa- tion an+l-apparaît. Dans ce mode de réalisation également, chaque élé- ment de mémorisation/commutation répète toujours l'émission de la tranche (mot à n bits) vers l'étage suivant et le dé- calage vers l'élément inférieur selon une relation temporel- le prédéterminée, comme dans le mode de réalisation décrit précédemment. Autrement dit, une ligne Y.. sur la figure 17 fait apparaître un maximum de 2(k- 1) bits d'information bl, cl, d1 et e1 qui peuvent être décalés continuellement à partir de la liaison supérieure Yjii' avec un retard d'un signal d'horloge par rapport au bit d'en-tête h! de la liaison d'entrée X.. (avec i = 1). Ces bits d'information sont décalés à partir de la liaison supérieure Yji i pendant une période au cours de laquelle le signal de commande de décalage représenté sur une ligne SCS1, est égal à "1" (pour trois signaux d'horloge de système). Par conséquent, les bits hl, b1, cl, d1 et e sont respectivement mémorisés dans cet ordre dans la bascule DF1 de la bascule de données D.. Ji,i à chaque apparition du signal d'horloge de système. D'autre part, la bascule DF2 du contrôleur de sélecteur Cji i mémo- rise le bit d'en-tête h1, qui est obtenu à partir de la porte ET 35 lorsque le signal de commande de prélèvement FCi lui est appliqué, avec le signal de commande de décalage SCSi (d'une longueur de 3 signaux d'horloge), comme repré- senté sur une ligne Hji i sur la figure 17. Il résulte de ceci que si le bit d'en-tête h1 est égal à-"0", il est ap- pliqué sur la ligne de bit de rang i de la liaison de sortie Xj(i+l), comme représenté sur une ligne Xj(i+l),i sur la figure 17, et ensuite, pendant les trois signaux d'horloge de système suivants au cours desquels le signal de commande de décalage SCS a un niveau logique "1", les bits d'infor- ation b cl et dl sont émis squentiellement sur la ligne mation b1, c1 et d1 sont émis séquentiellement sur la ligne - 2607647 de bit de rang i de.la liaison inférieure Y(j+l)i' comme représenté sur la ligne Y(j+l) ii Lorsque le signal de commande de décalage SCSi passe à 110, le signal de sortie i de la bascule DF2 du-contrôleur de sélecteur Cji i passe également à "0", et de ce fait le bit d'information e1 qui est mémorisé dans la bascule DF1 de la bascule de données F. à cet instant est appliqué sur la ligne de bit de rang i de la liaison de sortie X(il) comme représenté sur la ligne Xj(i+l) i sur la figure 17. Lorsque le bit d'en-tête h1 est égal à "1", le signal de sortie de la bascule DF2, représenté sur la ligne Hjii, passe et reste au niveau 1" pendant quatre signaux d'horloge,y compris celui qui est produit par la condition h1 = 1. Il résulte de ceci que les bits h1, bl, c1 et d1 sont émis séquentiellement sur la li- gne de bit de rang i de la liaison inférieure Yj(i+l)' comme représenté à la ligne Yj(i+l),i' et sous l'effet du signal d'horloge suivant, le bit d'information e est émis sur la ligne de bit de rang i de la liaison de sortie Xj(i+l). Il en est de même pour les autres lignes de bit. Après l'achè- vement de l'opération de routage pour le bloc d'information de e x n bits, un bit d'en-tête h1 du bloc d'information suivant est introduit sous l'effet d'un signal de commande de prélèvement FC1, pour effectuer l'opération de routage pour le bloc d'information suivant. Il faut noter ici le point suivant.Le premierbit a1 d'une première tranche (mot à n bits) du bloc d'information à traiter pour le routage, c'est-à-dire le premier bit h1 de l'en-tête, entre tout d'abord dans un certain élément du premier étage de commu- tation 121, et le premier bit h1 est dirigé à partir d'une première ligne parmi n lignes de bit en parallèle de la liaison d'entrée de cet élément, vers une première bascule de données et un premier contrôleur de sélecteur associés à la première ligne de bit (lignes Xjii et FCi sur la figure 17), ce qui spécifie la direction dans laquelle la tranche consistant en un mot à n bits doit être transférée (ligne 36 - xj(i+l) i ou Y(j+)ii) Ensuite, lorsque la tranche consis- tant en un mot à n bits entre dans un certain élément du se- cond étage de commutation 122, le second bit a2 de la tran- che consistant en un mot à n bits, c'est-à-dire le second bit h de l'entête, est transmis à partir d'une seconde li- gne de bit de la liaison d'entrée de cet élément, vers une seconde bascule de données et un second contrôleur de sélec- teur associés à la seconde ligne de bit. Dans ce cas, le premier bit a, = h1 a déjà été mémorisé dans la première bascule de données du même élément, un signal d'horloge de système avant l'opération qu'on vient d'indiquer. Par consé- quent, le premier bit a1 a été soumis à la commande de rou- tage par un bit d'en-tête précédent, décalé de façon cycli- que, qui est incidemment entré dans le premier contrôleur de sélecteur de l'élément à cet instant, et qui ne définit en rien celle des liaisons de sortie de l'étage de commutation final à laquelle le premier bit a] sera finalement appliqué. Dans le troisième étage de commutation 123 également, le second bit a2 ou le second bit d'en-tête h2 déjà utilisé dans le second étage de commutation 122 est soumis à un traitement de routage non défini. Ainsi, les traitements de routage des k - 1.bits d'en-tête hi, h2, h3,... h(kl) eux- mêmes ne sont pas définis. Cependant, du fait que ces bits d'en-tête soumis à un traitement de routage non défini ont déjà été appliqués à des bascules correspondantes parmi les n bascules DF2 connectées en cascade de façon cyclique, à des instants corrects, dans les étages de commutation qui leur correspondent, avant d'être soumis au traitement de routage non défini, et ont ensuite été conservés de façon cyclique dans les bascules DF2, un traitement de routage correct pour une série de tranches consistant en mots à n bits, faisant suite à la première tranche consistant en un mot à n bits, peut être effectué de façon répétée dans les étages de commutation respectifs. Chaque bit d'en-tête de- vant être soumis au traitement de routage après avoir été utilisé une fois est inutile dans l'étage de commutation suivant, et on peut donc le supprimer. Comme décrit ci-dessus, dans le mode de réalisa- tion représenté sur les figures 13 à 17, du fait que le bit d'en-tête h. qui est appliqué au contrôleur de sélecteur Cjii à partir de la ligne de bit de rang i de chaque liai- son d'entrée Xji dans l'étage de commutation de rang i, est décalé de façon cyclique par les n contrôleurs de sélecteur Cjiil à Cjin' en synchronisme avec l'horloge de système, le bit d'en-tête h. se déplace en suivant les bits décalés de la tranche consistant en un mot à n bits en parallèle, qui sont appliqués aux n lignes de bit en parallèle de la liaison d'entrée Xi et le bit d'en-tête peut ainsi comman- der la direction d'émission des bits. Les figures 18, 19 et 20 montrent respectivement des exemples des convertisseurs série-parallèle 231 à 23n et des convertisseurs parallèlesérie 241 à 24n qui sont utilisés dans le mode de réalisation de la figure 13, et des signaux d'horloge CK-1 et CK-2 prévus pour faire fonc- tionner ces convertisseurs. Dans un souci de brièveté, on supposera que n = 4. Le convertisseur série-parallèle 23. -] qui est représenté sur la figure 18 convertit la chaine de bits d'entrée ala2a3a4 en bits en parallèle et il les appli- que, un par un, sur les lignes à 4 bits en parallèle à cha- que apparition du signal d'horloge de système SCK. Le con- vertisseur parallèle-série 24. de la figure 9 convertit en J un seul train un tel groupe de quatre bits en parallèle dé-- calés al, a2, a3 et a4. On supposera maintenant, dans un but de simplici- té, que n = 4 et k = 2 dans le mode de réalisation de la figure 13. Les bits al, a2,... a8 d'un bloc d'information, qui sont introduits à partir d'une certaine ligne d'entrée, seront émis sur des lignes à n bits en parallèle d'une cer- taine liaison de sortie Xj(k+l) de l'étage de commutation final 12k, à des intervalles de n = 4 signaux d'horloge (par exemple al, a5) sur chaque ligne de bit, comme le mon- tre la figure 21. Cependant, lorsque des bits d'information bl, b2,... b d'un autre bloc d'information sont appliqués a partir d'une autre ligne d'entrée, vers la même liaison de sortie Xj(k+l) que ci-dessus, après l'achèvement de l'entrée d'un bloc d'information à partir de la ligne d'en- trée:mentionnée en premier, le routage de ces bits d'infor- mation diffère du routage des bits d'information du bloc d'information précédent, et il existe une différence de temps correspondant à la différence entre les routes, ce qui fait que les phases de sortie des bits d'information (b1, b5), (b2, b6),..., (b4, b8) diffèrent des phases de sortie des bits (a1, a5), (a2, a6),..., (a4, a8). Si ces bits d'information b1, b2,... b8 sont appliqués tels quels au convertisseur parallèle-série 24j, pour la conver- sion sous forme série, des erreurs apparaissent. Pour évi- ter ceci, un compensateur de phase 25. est connecté entre J chaque liaison de sortie Xj(k+l) et le convertisseur paral- lèle-série 24. de la figure 13. Les figures 22 et 23 mon- J trent respectivement un exemple du compensateur de phase 25. et son diagramme séquentiel de fonctionnement. Le compensateur de phase 25j i qui est représenté sur la figure 22 est l'un des compensateurs de phase qui sont connectés aux n lignes de bit en parallèle de chaque liaison de sortie X. de l'étage de commutation final j (k+l) de rang k. Le compensateur de phase 25j i est constitué par une bascule FF de type RS qui est instaurée par un signal d'entrée, une bascule DF4 -qui est connectée à la sortie Q de la bascule FF et qui mémorise son contenu sous l'effet d'un signal d'horloge nCK qui est produit à des intervalles de n signaux d'horloge de système, un circuit de retard 37 qui retarde le signal d'entrée d'une durée de n bits, et une porte ET 38 qui combine selon une fonction ET le signal de sortie retardé du circuit de retard 37 et une version inversée du signal d'entrée. La porte ET 38 et la bascule DF4 constituent une bascule RS avec instauration préféren- tielle. Parmi les bits d'information a1 à a2n d'un bloc d'information qui sont appliqués à la même ligne d'entrée, les bits d'information ai et an+ i ayant les numéros de bit correspondants i,(i+n) dans les tranches consistant en mots à n bits qui apparaissent tous les n signaux d'horloge, ap- paraitront sur la ligne de bit de rang i, soit Xj(k+l) i de la liaison de sortie Xj(k+l)' comme représenté à la ligne Xj(k+l) i sur la figure23, avec par exemple i = 1. Lorsqu'un bloc d'information est introduit à partir d'une autre ligne d'entrée vers la même liaison de sortie, à l'achèvement de l'introduction du bloc d'information ci-dessus, comme men- tionné précédemment, les phases d'horloge pour l'émission des bits b1 et bn+1 sont décalées par rapport à celles des bits a1 et an+l, comme indiqué par b1 et bn+1 à la ligne X.+l ide la figure 23. Dans un tel cas, le compensateur j (k+1),i de phase 25ji émet les bits d'information à des intervalles fixes de n signaux d'horloge, comme il est représenté sur une ligne OUTj.i.. On supposera que la bascule FF est par exemple maintenue restaurée dans son état initial. Si le bit d'entrée a1 est égal à "0", la bascule FF reste restaurée, c'est-à-dire qu'elle conserve le bit at. Lorsque le bit an+l qui est introduit par la suite est égal à "1", la bas- cule FF est instaurée et elle conserve le bit an+1. Lorsque le bit an+l est égal à "0", la bascule FF conserve le bit an+l. Si le bit a1 est égal à "1", la bascule FF est instau- rée, et elle conserve le bit a1. Si le bit an+l introduit ultérieurement est égal à "1", la bascule FF reste dans l'état instauré, c'est-à-dire qu'elle conserve le bit an+1. Lorsque le bit an+l est égal à "0", le bit an+1 = 0 est appliqué à la porte ET 38, en compagnie du bit a1 = 1 retar- dé de n signaux d'horloge, qui provient du circuit de retard 37, et le signal de sortie "1" de la porte ET 38 est appli- qué à la bascule FF, pour la restaurer de façon qu'elle conserve le bit an+l. En fin de compte, l'information de bit introduite est toujours conservée par la bascule FF jusqu'à ce que l'information de bit suivantesoit introduite, comme il est indiqué par une ligne FFQ sur la figure 23. Les états respectifs qui sont ainsi conservés dans la bascule FF sont - mémorisés, par le signal d'horloge nCK, dans la bascule DF4, à partir de laquelle on obtient des signaux de sortie a1, an+1, b1, bn+ ayant des phases compensées régulièrement comme il est représenté sur une ligne OUTji. Comme décrit précédemment, dans le mode de réali- sation de la figure 15 les bits d'en-tête hl, h2,... hk_1 utilisés dans les étages de commutation 121 à 12(k_1) sont respectivement soumis à un traitement de routage non défini dans les étages successifs, et ils sont donc inutiles. La figure 24 représente l'élément de mémorisation/commutation Eji modifié de façon que ces bits d'en-tête périmés soient immédiatement supprimés dans les étages de commutation respectifs. Cet élément de mémorisation/commutation diffère de celui représenté sur la figure 15 par le fait qu'une porte ET 39 est prévue du côté d'entrée de la bascule DF1 dans la bascule de données de rang i, Djii, associée à la ligne de bit i à laquelle le bit d'en-tête h. est appliqué. Lorsque le signal de commande de prélèvement FC. est appli- qué pour introduire le bit d'en-tête h. dans le contrôleur de sélecteur de rang i, Djii, la porte ET 39 est fermée par ce signal, ce qui empêche l'application du bit d'en-tête h. à la bascule DF1 de la bascule de données Dj..i. A l'ex- ception de ce qui précède, cet élément de mémorisation/com- -mutation modifié a une structure et un fonctionnement exac- tement identiques à ceux de l'élément de mémorisation/com- mutation qui est représenté sur la figure 15. La figure 25 représente un mode de réalisation de chaque élément de mémorisation/commutation qui est employé dans le cas o le commutateur à auto-routage représenté sur la figure 13 est en outre équipé de la fonction de connexion de diffusion. Ce mode de réalisation est une modification du commutateur du type à traitement parallèle simple compor- tant la fonction de connexion de diffusion, représenté sur la figure 11, permettant l'adaptation au commutateur du type à traitement parallèle avec décalage qui est représenté sur la figure 15. Dans l'élément de mémorisation/commutation Eji se trouvant dans la rangée de rang j de l'étage de com- mutation de rang i qui est représenté sur la figure 25, n bascules de données Djil à D.. et n sélecteurs de liaison j , n -- Sji 1 Sjin ayant la même structure que ceux de la figure 3i'l ji,n 11 sont respectivement associés aux première à n ième lignes de bit de la liaison d'entrée Xji, la liaison de sortie Xj(i+l), la liaison interne supérieure Y.. et la liaison interne inférieure Y(j+l),i' En outre, n contrôleurs de sé- lecteur Cji 1 à Cjin sont respectivement prévus en corres- pondance avec des ensembles individuels de la bascule de données et du sélecteur de liaison correspondant.Comme dans le cas de la figure 15, les contrôleurs de sélecteur Cji à ji, 1 C.. comportent des bascules DF2 connectées en cascade de ji,n façon cyclique, pour conserver de façon cyclique le bit d'en-tête hi. Les signaux de sortie des bascules DF2 sont appliqués par l'intermédiaire des portes OU 33 et 34 aux portes ET 27 et 28 des sélecteurs de liaison Sji i à Sjin correspondants, de façon à ouvrir sélectivement les portes 27 et 28. Dans l'étage de commutation de rang i, se trouve un circuit d'entrée d'en-tête constitué par les portes ET et 36 et la porte OU 39, dans le but d'introduire le bit d'en-tête de rang i, hi, dans le contrôleur de sélecteur de rang i, Cjii, pour la mémorisation dans la bascule DF2. En appliquant le signal de commande de prélèvement FCi au cir- cuit d'entrée à l'instant d'horloge auquel le bit d'en-tête hi apparaît sur la ligne de bit de rang i de la liaison d'entrée Xji, la porte ET 36 est fermée de façon à empêcher l'entrée dans le circuit d'entrée de l'ancien bit d'en-tête provenant de la bascule DF2 du contrôleur de sélecteur pré- cèdent Cji (i_)' et la porte ET 35 est ouverte et le nou- veau bit d'en-tête hi -est appliqué par cette porte à la bas- cule DF2. Ensuite, le bit d'en-tête ainsi introduit, hi, est décalé dans les n bascules DF2 connectées en cascade de façon cyclique, et il passe dans l'une après l'autre en synchronisme avec le signal d'horloge de système SCK. Dans le mode de réalisation qui est représenté sur la figure 25, des contrôleurs de connexion de diffusion Bji. à Bjin destinés à la connexion de diffusion, sont ji,1 ji,n prévus en correspondance avec les contrôleurs de sélecteur respectifs Cji1 à Cjin. Chacun des contrôleurs de conne- xion de diffusion Bji. à Bjin.. comporte une bascule DF3, ji,1 jî,n et les n bascules DF3 sont connectées en cascade de façon cyclique, en formant un registre à décalage à recyclage à n bits. Les signaux des sorties Q des n bascules DF3 sont appliqués aux portes ET 27 et 28 dans les sélecteurs de liaison Sji à Sjin.. correspondants, par l'intermédiaire ji,1 J1,n des portes OU 33 et 34 dans les contrôleurs de sélecteur respectifs correspondants Cjil à Cjin ji,1 ji,n' Du fait qu'un bit de connexion de diffusion b (le bit BC) est prépositionné à une position de bit prédé- terminée I dans la première tranche (mot à n bits) de chaque bloc d'information, il existe dans le contrôleur de conne- xion de diffusion de rang I, BjiI, un circuit d'entrée de bit BC constitué par des portes ET 41 et 42 et une porte OU 43, pour recevoir le bit BC provenant d'une ligne de bit de rang I de la liaison d'entrée X.. dans chaque élément de J1 mémorisation/commutation Eji de chaque étage de commutation. Avec cette configuration, lorsqu'un signal BF qui est un signal de prélèvement de bit BC, est appliqué à l'instant d'horloge auquel le bit BC b apparait sur la ligne de bit de rang I de la liaison d'entrée Xji, la porte ET 42 est fermée, ce qui empêche le passage par cette porte du signal de la sortie Q de la bascule DF3 du contrôleur de connexion de diffusion précédent, de rang (I - 1), Bji (I-1) Simul- tanément, la porte ET 41 est ouverte, et le nouveau bit BC, b, est introduit par cette porte dans la bascule DF3i à par- tir de la ligne de bit de rang I et par l'intermédiaire de la porte OU 43. Le bit BC b qui est ainsi introduit est dé- calé dans le registre à décalage à recyclage:qui est consti- tué par les n bascules DF3, et il les traverse les unes après les autres, en synchronisme avec l'horloge de système SCK. Le signal de la sortie Q de chaque bascule DF3 est ap- pliqué aux portes ET 27 et 28 du sélecteur de liaison cor- respondant, par l'intermédiaire des portes OU 33 et 34 du contrôleur de sélecteur correspondant. Par conséquent, lors- que le signal de la sortie Q de la bascule DF3 passe à "1", les deux portes ET 27 et 28 sont ouvertes, et par ces bascu- les, un bit d'information présent sur la ligne de bit cor- respondante, qui est mémorisé dans la bascule de données correspondante, est appliqué sur les lignes de bit corres- pondantes de la liaison de sortie X(i+l) ainsi que de la liaison interne inférieure Y(j+i)' indépendamment de la va- leur du bit d'en-tête qui est mémorisé dans la bascule DF2 du contrôleur de sélecteur. Avec une telle opération de con- nexion de diffusion dans chaque élément, un bloc d'informa- tion ayant le bit BC b égal à 1 lorsqu'il est appliqué au commutateur à auto-routage à partir de l'une quelconque des lignes d'entrée, est transmis à toutes les lignes de sortie. Bien que dans les modes de réalisation des figures 13 et 25, des blocs d'information introduits sur n lignes d'entrée soient respectivement traités pour effectuer le routage de chaque tranche (mot à n bits en parallèle) déca- lée bit par bit, il est évident que le commutateur à auto- routage peut être réalisé de façon que chacun des blocs d'information d'entrée puisse être traité avec chaque tranche consistant en un mot à p bits décalée bit par bit, comme dans le cas de la figure 7. Dans ce cas également, si p 260764?7- dés tranches consistant en mots à _ bits en parallèle, dé- calées par une série de p signaux d'horloge de système, soient générées par les convertisseurs 231 à 23 avec un intervalle de r signaux d'horloge de système intercalé entre chacune des tranches adjacentes, pour satisfaire la relation r + p = n. Cependant, si p > n, les blocs d'information peu- vent être appliqués successivement aux convertisseurs série- parallèle en synchronisme avec l'horloge de système, sans qu'il soit nécessaire d'ajuster leurs caractéristiques tem- porelles d'entrée. * Bien que dans les modes de réalisation décrits ci-dessus, les éléments de mémorisation/commutation dans chaque étage de commutation soient connectés en cascade de façon cyclique, on peut également réaliser le commutateur à auto-routage de l'invention sans une telle connexion cycli- que des éléments. La figure 26 montre,en correspondance avec la figure 3, un exemple d'un tel commutateur à auto-routage. Sur la figure 26, le commutateur à auto-routage comporte n lignes d'entrée IN1 à INn et n lignes de sortie OUT1 à OUTn, et il comprend n étages de commutation 121 à 12m. Aux étages de commutation 121 à 12m sont respectivement affectées m sous-chaînes de bits S1 à Sm, obtenues par divi- sion d'une information de routage à k bits (avec 2k- n 2k), et ces étages accomplissent un traitement de routage conformément aux sous-chaînes de bits. On va maintenant dé- crire le cas dans lequel l'en-tête a été divisé en m parties égales (avec m = k/t, t étant un entier positif). Tous les éléments de mémorisation/ commutation dans chaque étage de commutation sont simplement connectés en cascade, et une donnée d'information qui provient de la ligne d'entrée X.. est décalée, dans une direction, de façon à traverser Si.2k -it éléments connectés en cascade, après quoi elle est transférée vers l'étage de commutation suivant, à partir de l'élément vers lequel la donnée d'information a été finale- ment décalée. Dans le commutateur à auto-routage qui est re- Z2607647 présenté-sur la figure 26, le premier étage de commutation 121 comporte 2k it(2t - 1) éléments connectés en cascade, en plus de n éléments Ell à Enl connectés aux lignes d'en- trée IN1 à INn. Par conséquent, le nombre de liaisons de sortie du premier étage de commutation 121 est n + 2kit (2t - 1), c'est-à-dire n + 2k(1 - 2-t), du fait que i = 1. Le nombre d'éléments accru dans le premier étage de commuta- tion 121 correspond au nombre maximal d'opérations de déca- lage auxquelles une donnée d'information peut être soumise dans le premier étage de commutation 12 Un étage de commu- tation de rang i, 12.i, comporte des éléments connectés en cascade en un nombre v. = n + 2k(1 - 2 it) qui est égal à k -it+t la somme du nombre, u. = n + 2 (1 - 2), de liaisons de sortie de l'étage précédent (c'est-à-dire le nombre de liai- sons d'entrée de l'étage de rang i), et du nombre maximal, 2k-it(2t - 1), d'opérations de décalage auxquelles une don- née d'information peut être soumise dans l'étage de rang i. L'étage de commutation de rang i, 12i, comporte des liaisons de sortie en un nombre égal au nombre d'éléments connectés en cascade. Dans l'étage de commutation final de rang m, 12m, des première et (n + 1) ième liaisons de sortie Xl(i+l) et X(n+l)(i+l) sont connectées ensemble à une porte OU 321, dans laquelle leurs signaux de sortie sont combinés par une fonction OU, et à partir de laquelle le signal de sortie correspondant à la fonction OU est appliqué à la ligne de sortie OUT1. Les autres liaisons de sortie sont également connectées d'une manière similaire, Autrement dit, deux liaisons de sortie Xj(i+l) et X(j+n)(i+l) séparées j (i+1) (j+n) (i-il) séare mutuellement par n liaisons sont connectées ensemble à une ligne de sortie OUTj, par l'intermédiaire d'une porte OU. Dans ce cas, une entrée supplémentaire de la porte OU de rang n, 32n, reçoit toujours un "0". La raison pour laquelle les signaux de sortie d'une sur n des liaisons de sortie de l'étage de commutation final sont combinées par une fonction OU comme mentionné ci-dessus, est la suivante: lorsque la différence entre les numéros des lignes d'entrée et de sor- tie à connecter, (0) - (I), est inférieure à 0, l'en-tête est défini de façon que H = 0 - I + n, sur la base de la définition indiquée précédemment, ce qui fait qu'une donnée d'information est appliquée à une position écartée de n positions par rapport à sa liaison de sortie spécifiée de l'étage de commutation final. En d'autre termes, par une augmentation du nombre des éléments connectés en cascade, le mode de réalisation représenté sur la figure 26 permet de décaler davantage vers le bas le bloc d'information, au- delà de la rangée de rang n dans chaque étage de commuta- tion, dans le cas o des étages en nombre n sont ajoutés, conformément à la définition de l'en-tête. Au contraire, le mode de réalisation de la figure 3 produit un mouvement des données d'information dans le commutateur du fait de la connexion en cascade cyclique des éléments. Les deux modes de réalisation ont cependant le même principe de fonction- nement fondamental. Dans le mode de réalisation de la figure 3, la quantité de matériel utilisé est plus faible que dans le cas de la figure 26, mais du fait que l'élément inférieur doit être connecté à l'élément supérieur dans le même étage de commutation, la ligne qui les interconnecte s'allonge lorsqu'on augmente le nombre d'éléments connectés en casca- de, et la vitesse de fonctionnement du commutateur est limi- tée par la longueur de la ligne. D'un autre ctC-, le mode de réalisation de la figure 26 n'exige pas le câblage précité pour la connexion cyclique, et il peut donc fonctionner à une vitesse plus élevée. En outre, la configuration et la connexion des éléments conviennent pour la réalisation du commutateur sous la forme d'un circuit intégré complexe. Dans le mode de réalisation représenté sur la figure 26 également, on peut réaliser la connexion de dif- fusion en donnant à chaque élément E.. la structure qui est représentée sur la figure 11, et on peut accomplir 2607647' l'opération de-routage pour un bloc d'information de lon- gueur variable en donnant à-chaque élément E.. la structure ]1 qui est représentée sur la figure 12, Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Commutateur à auto-routage comprenant au moins un étage de commutation (12i) ayant un ensemble de liaisons d'entrée (Xji) et un ensemble de liaisons de sortie (Xj(i+l)) ji j (i+1) et qui est connecté à n_ (avec n 1) lignes d'entrée (IN1 - INn), et dans lequel cet étage de commutation (12i) comprend un ensemble d'éléments de mémorisation/commutation (Eji) qui sont respectivement connectés aux liaisons d'entrée et de sortie correspondantes, et qui sont séquentiellement connec- tés en cascade par l'intermédiaire de liaisons internes (Yji); caractérisé en ce que chacun des éléments de mémori- sation/commutation (Eji) comprend: des moyens de mémorisa- tion à bascules(Dji) destinés à mémoriser temporairement une donnée d'information; des moyens sélecteurs de liaison (Sji) destinés à appliquer sélectivement la donnée d'information mémorisée à la liaison de sortie qui correspond à l'élément de mémorisation/commutation (Eji) et à la liaison interne connectée à l'élément immédiatement inférieur parmi les élé- ments de mémorisation/commutation (Eji) connectés en cascade; et des moyens de commande de sélecteur (Cji) destinés à commander la sélection effectuée par les moyens sélecteurs de liaison (Sji) conformément à une information de routage qui est contenue dans la donnée d'information enregistrée; grâce à quoi une opération de routage pour la donnée d'in- formation est effectuée en synchronisme avec une horloge de système (SCK). 2. Commutateur à auto-routage selon la revendica- tion 1, caractérisé en ce qu'il comprend un ensemble d'éta- ges de commutation (12i) et ces étages sont connectés en cascade par la connexion respective des liaisons de sortie de chaque étage de commutation (12i) et de liaisons corres- pondantes parmi les liaisons d'entrée de l'étage de commuta- tion suivant. 3. Commutateur à auto-routage selon la revendica- tion 2, caractérisé en ce que chacune des liaisons d'entrée (Xji), chacune des liaisons de sortie (Xj(i+l)), et chacune ji j par le même nombre p (avec p a 2) de lignes de bit en paral- lèle; les moyens de mémorisation à bascules(Dji) de chaque élément de mémorisation/commutation -(Eji) comprennent p bas- cules de données respectivement connectées aux p lignes de bit-en parallèle correspondantes de la liaison interne du côté supérieur et aux p lignes de bit en parallèle de la liaison d'entrée; et les moyens sélecteurs de liaison (Sji) comprennent p sélecteurs de liaison respectivement connectés aux p lignes de bit en parallèle de la liaison de sortie et aux p lignes de bit en parallèle correspondantes de la liai- son interne du côté inférieur. 4. Commutateur à auto-routage selon la revendica- tion 3, caractérisé en ce que p ô, n. 5. Commutateur à auto-routage selon la revendica- tion 3, caractérisé en ce que les moyens de commande de sé- lecteur (Cji) de chaque élément de mémorisation/commutation (Eji) dans chaque étage de commutation (12i) comportent des moyens de mémorisation d'information de routage (F1 - Fn) connectés à l'une au moins des p lignes de bit en parallèle de la liaison d'entrée associée à l'élément considéré, cette ligne parmi les p lignes de bit en parallèle correspondant à l'étage de commutation (12i) considéré. 6. Commutateur à auto-routage selon la revendica- tion 5, caractérisé en ce que les moyens de mémorisation d'information de routage (F1 - Fn) peuvent -conserver une partie de l'information de routage qui correspond à l'étage de commutation considéré (12i), pendant une durée qui cor- respond à au moins n périodes de l'horloge de système (SCK). 7. Commutateur à auto-routage selon la revendica- tion 6, caractérisé en ce que p an; les moyens de mémorisa- tion d'information de routage comprennent au moins un re- gistre à décalage (F1 - Fn) constitué par p bascules con- nectées en cascade de façon cylique; et en ce qu'une partie de l'information de routage correspondant à l'étage.de com- - mutation considéré -12i) est introduite dans l'une des p bascules du registre à décalage à partir de l'une au moins des R lignes de bit en parallèle de la liaison d'entrée (Xji), J' elle est décalée dans le registre à décalage en synchonisme avec l'horloge de système (SCK), et elle circule un nombre de fois prédéterminé dans le registre à décalage, et le si- gnal de sortie de l'une des p bascules commande les p sélec- teurs de liaison (Sji) correspondants. J' 8. Commutateur à auto-routage selon la revendica- tion 3, caractérisé en ce que chaque liaison d'entrée (Xjl) d'un premier étage parmi l'ensemble d'étages de commutation (121) est connectée à un convertisseur série-parallèle (111- iln), qui convertit sous une forme parallèle, en un mot à p bits, la donnée d'information qui lui est appliquée. 9. Commutateur à auto-routage selon la revendica- tion 3, caractérisé en ce que les moyens de commande de sé- lecteur (Cji) de chaque élément de mémorisation/commutation (Eji) comprennent des moyens de mémorisation de bit de con- nexion de diffusion (Bji) qui sont connectés à l'une prédé- terminée des R lignes de bit en parallèle de la liaison d'entrée (Xji) associée à l'élément de mémorisation/commuta- tion considéré, et ils reçoivent et enregistrent dans ces moyens de mémorisation de bit de connexion de diffusion (Bji) un bit de connexion de diffusion (b) contenu dans l'information de routage; et les moyens de commande de sé- lecteur commandent les p sélecteurs de liaison (Sji) confor- mément à la valeur logique du bit de connexion de diffusion mémorisé, indépendamment de l'autre information de routage, de façon que les sorties des p bascules de données (Dji) puissent être connectées à la fois aux p lignes de bit en parallèle de la liaison de sortie et aux p lignes de bit en parallèle de la liaison interne du côté inférieur. 10. Commutateur à auto-routage selon la revendica- tion 9, caractérisé en ce que les moyens de mémorisation de bit de connexion de diffusion (Bji) peuvent conserver le Ji bit de connexion de diffusion (b) pendant une durée qui cor- respond à au moins n périodes de l'horloge de système (SCK). 11. Commutateur à auto-routage selon la revendica- tion 10, caractérisé en ce que p > n; les moyens de mémori- sation de bit de connexion de diffusion (Bji, i) comprennent un registre à décalage constitué par p bascules connectées en cascade de façon cyclique, pour mémoriser le bit de con- nexion de diffusion (b) dans l'une des p bascules, à partir de la ligne de bit précitée de la liaison d'entrée, et pour décaler le bit de connexion de diffusion dans les p bascu- les en synchronisme avec l'horloge de système (SCK), afin de faire circuler un certain nombre de fois le bit de con- nexion de diffusion dans le registre à décalage, le signal de sortie de l'une des 2 bascules commandant les 2 sélec- teurs de liaison (Sji.) correspondants. Ji,i) 12. Commutateur à auto-routage selon l'une quel- conque des revendications 1, 2, 3, 5, 8 ou 9, caractérisé en ce que chaque liaison de l'ensemble de liaisons d'entrée (X]l - X81) du premier des étages de commutation (121) est connectée à des moyens d'insertion d'en-tête (171 - 178) qui génèrent une information de routage contenant une valeur binaire qui est donnée par le résidu modulo n de la diffé- rence entre le numéro de ligne d'entrée I de la ligne d'en- trée associée aux moyens d'insertion d'en-tête considérés, et le numéro de ligne de sortie O de la ligne de sortie sur laquelle une donnée d'information provenant de la ligne d'entrée considérée doit être appliquée, et cette informa- tion de routage est annexée à la donnée d'information. 13. Commutateur à auto-routage selon la revendica- tion 12, caractérisé en ce que chacune des liaisons de sor- tie (X14 - X84) d'un étage final parmi les étages de commu- tation (123) est connectée à des moyens de suppression d'en-tête (181 188) destinés à.supprimer l'information de routage contenue dans la donnée d'information qui est émise par chaque liaison de sortie (X14 X84), avant que cette donnée d'information soit appliquée à la ligne de sortie (OUT1 - OUT8) qui correspond à la liaison de sortie considé- rée. 14. Commutateur -auto-routage selon l'une quel- conque des revendications 1, 2, 3, 5, 8 ou 9, caractérisé en ce qu'un circuit tampon (21j) est connecté à chacune des liaisons de sortie d'un étage final (12k) parmi les étages de commutation, et ce circuit tampon (21j) est capable d'en- registrer et de conserver plusieurs données d'information à émettre vers la ligne de sortie (OUT1 - OUTn) associée, et d'émettre une série de données d'information à des interval- les fixes. 15. Commutateur à auto-routage selon la revendica- tion 14, caractérisé en ce que la sortie de chaque circuit tampon (21j) est connectée à un convertisseur parallèle- série (14] - 14n), par lequel-la donnée d'information à p bits en parallèle qui est émise par le circuit tampon à des intervalles fixes, est convertie sous une forme série pour l'émission sur la ligne de sortie (OUT - OUTn) correspon- dante. 16. Commutateur à auto-routage selon l'une quel- conque des revendications 1, 2, 3, 5, 8 ou 9, caractérisé en ce que des éléments opposés parmi l'ensemble d'éléments de mémorisation/commutation connectés en cascade (Eji) sont interconnectés pour former une connexion en cascade cycli- que. - 17. Commutateur à auto-routage selon la revendica- tion 2, caractérisé en ce qu'il comprend un nombre k (avec k Ä 2) d'étages de commutation, chacun des ces étages de com- mutation (12i) comprenant un nombre n (avec 2k-1 L n z 2k d'éléments de mémorisation/commutation (Eji) et ces éléments de mémorisation/commutation étant connectés en cascade de façon cyclique; et une donnée d'information contenant une information de routage d'au moins k bits est appliquée à 2607647- l'une des n liaisons d'entrée du premier (121) des étages de commutation, à partir d'une ligne associée parmi les n lignes d'entrée (IN1 - INn). 18. Commutateur à auto-routage selon la revendica- tion 17, caractérisé en ce que chacune des liaisons d'entrée (Xji), chacune des liaisons de sortie (Xj(i+l)) et chacune des liaisons internes (Yji) sont respectivement constituées par p lignes de bit en parallèle; les moyens de mémorisation à bascules (Dji) de chacun des éléments de mémorisation/ commutation (Eji) comprennent p bascules de données qui sont respectivement connectées aux p lignes de bit en parallèle de la liaison d'entrée correspondante et aux p lignes de bit en parallèle de la liaison interne du côté supérieur corres- pondant; les moyens sélecteurs de liaison (Sji) de chacun des éléments comprennent p sélecteurs de liaison qui sont respectivement connectés aux p lignes de bit en parallèle de la liaison de sortie correspondante, et aux p lignes de bit en parallèle de la liaison interne du côté inférieur corres- pondant; et la donnée d'information est appliquée à chacune des liaisons d'entrée sous la forme de mots à p bits en pa- rallèle, avec une période qui est la plus grande parmi cel- les définies par p et n périodes de l'horloge de système (SCK). 19. Commutateur à auto-routage selon la revendica- tion 18, caractérisé en ce que les moyens de commande de sélecteur (Cji) de chacun des éléments de mémorisation/com- mutation (Eji) dans chaque étage de commutation (12i) com- prennent des moyens de mémorisation d'information de routage (DF2) connectés à l'une des p lignes de bit en parallèle, correspondant à l'étage de commutation considéré, de la liaison d'entrée associée à cet élément, ces moyens de mémo- risation d'information de routage recevant et mémorisant un bit d'information de routage de l'information de routage à k bits qui est affectée à l'étage de commutation considéré (12i); et les moyens de commande de sélecteur (Cji) comman- (1i; etlsmyn ecmad esler(ji) omn dent les p sélecteurs de liaison qui leur correspondent (Sji,1 - Sjip) conformément à la valeur logique du bit d'information de routage mémorisé, de façon que le mot de donnée d'informationà p bits qui est mémorisé dans les p bascules de données correspondantes soit appliqué soit à la liaison de sortie, soit à la liaison interne du côté infé- rieur correspondante. 20. Commutateur à auto-routage selon la revendica- tion 19, caractérisé en ce que p> n; les moyens de mémorisa- tion d'information de routage (DF2) comprennent des moyens de conservation destinés à conserver le bit d'information de routage dans un premier mot à p bits de la donnée d'infor- mation, pendant la génération de - x n périodes de l'horlo- ge de système (SCK) (en désignant par t un entier supérieur ou égal à 1); et les moyens de commande de sélecteur (Cji) commandent les p sélecteurs de liaison qui leur correspon- dent conformément au bit d'information de routage, toutes les p périodes de l'horloge de système (SCK). 21. Commutateur à auto-routage selon la revendica- tion 20, caractérisé en ce que les moyens de conservation comprennent un registre à décalage constitué par p bascules connectées en cascade de façon cyclique, pour mémoriser le bit d'information de routage affecté dans l'une des p bascu- les, à partir de l'une des p lignes de bit en parallèle de la liaison d'entrée, et pour décaler ce bit d'information de routage dans le registre à décalage, en synchronisme avec l'horloge de système (SCK), afin de faire circuler ce bit d'information de routage un nombre de fois prédéterminé dans le registre à décalage, la sortie de la bascule précitée commandant les p sélecteurs de liaison qui lui correspondent. 22. Commutateur à auto-routage selon la revendica- tion 18, caractérisé en ce que chacune des liaisons d'entrée (Xll - Xnl) du premier étage de commutation (121) est con- nectée à un convertisseur série-parallèle (111 - iln), par lequel une donnée d'information appliquée à cette liaison -d'entrée est convertie sous forme parallèle, en mots à p bits. 23. Commutateur à auto-routage selon la revendica- tion 18, caractérisé en ce que les moyens de commande de sélecteur (Cji) de chacun des éléments de mémorisation/com- mutation (Eji) comprennent des moyens de mémorisation de bit de connexion de diffusion (Bji) connectés à l'une prédéter- minée des p lignes de bit en parallèle de la liaison d'en- trée qui est associée à l'élément considéré, et ils reçoi- vent et enregistrent dans ces moyens de mémorisation de bit de connexion de diffusion un bit de connexion de diffusion qui est contenu dans l'information de routage; et les moyens de commande de sélecteur de liaison (Cji) commandent les p sélecteurs de liaison conformément au bit de connexion de diffusion mémorisé, indépendamment de l'information de rou- tage à k bits, de façon que les sorties des p bascules de données puissent être connectées à la fois aux p lignes de bit en parallèle de la liaison de sortie correspondante, et aux p lignes de bit en parallèle de la liaison interne du côté inférieur correspondant. 24. Commutateur à auto-routage selon la revendica- tion 23, caractérisé en ce que p a n, et les moyens de mémo- risation de bit de connexion de diffusion (Bji) comprennent des moyens destinés à conserver le bit de connexion de dif- fusion pendant la génération de lx p périodes de l'horloge de système (SCK), en désignant par un entier supérieur ou égal à 1. 25. Commutateur à auto-routage selon la revendica- tion 24, caractérisé en ce que les moyens de conservation comprennent un registre à décalage constitué par p bascules connectées en cascade de façon cyclique, pour mémoriser le bit de connexion de diffusion dans l'une des p bascules, à partir de la ligne correspondante parmi les p lignes de bit en parallèle de la liaison d 'entrée, et pour décaler le bit de connexion de diffusion dans le registre à décalage en synchronisme avec l'horloge de système (SCK), pour le faire circuler un nombre de fois prédéterminé dans ce regis- tre à décalage, ia sortie de la bascule précitée commandant les p sélecteurs de liaison qui lui correspondent. 26. Commutateur à auto-routage selon la revendica- tion 17, caractérisé en ce que n moyens d'insertion d'en- tête (171 - 178) sont respectivement intercalés entre les n liaisons d'entrée du premier étage de commutation (121) et les n lignes d'entrée (IN1 - IN8), chacun des moyens d'in- sertion d'en-tête détermine la valeur de (O - I) mod n, sous la forme d'une valeur à k bits exprimée en binaire, sur la base du numéro I de la ligne d'entrée associée aux moyens d'insertion d'en-tête considérés, et du numéro O de la ligne de sortie (OUT - OUT8)vers laquelle la donnée d'information qui est introduite par la ligne d'entrée considérée doit être transférée, et une information de routage contenant cette valeur à k bits exprimée en binaire est insérée dans la donnée d'information d'entrée. 27. Commutateur à auto-routage selon la revendica- tion 26, caractérisé en ce que chacune des liaisons de sor- tie (X14 - X84) d'un étage final (123) parmi les étages de commutation est connectée à des moyens de suppression d'en- tête (181 - 188) qui sont destinés à supprimer l'information de routage contenue dans la donnée d'information émiseà partir de chaque liaison de sortie, avant que cette donnée d'information soit appliquée à la ligne de sortie (OUT1 - OUT8) qui correspond à la liaison de sortie considérée. 28.Commutateur à auto-routage selon l'une quelcon- que des revendications 19, 22 ou 23, caractérisé en ce que n circuits tampons (21j) sont connectés aux n liaisons de sortie d'un étage final (12k) parmi les k étages de commuta- tion, dans le but d'enregistrer et de conserver une série de mots à p bits en parallèle devant être appliqués sur la li- gne de sortie (OUT1 - OUTn) qui correspond à la liaison de sortie, et de les appliquer sur cette ligne de sortie à des intervalles correspondant à un nombre de périodes d'horloge de système (SCK) qui est le plus grand des deux nombres p et n. 29. Commutateur à auto-routage selon la revendica- tion 17, caractérisé en ce que chacune des-liaisons d'entrée (Xji), chacune des liaisons de sortie (Xj(i+l)), et chacune des liaisons internes (Yji) sont respectivement constituées par p lignes de bit en parallèle; les moyens de mémorisation (Dji) de chaque élément de mémorisation/commutation (Eji) comprennent p bascules de données qui sont respectivement connectées aux p lignes de bit en parallèle de la liaison d'entrée correspondante, et aux p lignes de bit en parallèle de la liaison interne du côté supérieur correspondant; les moyens sélecteurs de liaison (Sji) de chaque élément com- prennent p sélecteurs de liaison qui sont respectivement connectés aux p lignes de bit en parallèle de la liaison de sortie correspondante, et aux p lignes de bit en parallèle de la liaison interne du côté inférieur correspondante;les moyens de commande de sélecteur (Cji) de chaque élément com- prennent p contrôleurs de sélecteur qui sont respectivement établis en correspondance avec les p sélecteurs de liaison; chacun des p contrôleurs de sélecteur comprend une bascule de bit d'en-tête; les p contrôleurs de sélecteur sont com- mandés par les sorties des bascules de bit d'en-tête qui leur correspondent; les p bascules de bit d'en-tête sont connectées en cascade de façon cyclique pour constituer un registre à décalage à recyclage à p bits qui est attaqué par l'horloge de système (SCK); l'un des contrôleurs de sé- lecteur dans chaque élément de mémorisation/commutation (Eji) d'un étage de commutation de rang i (avec i = 1, 2, k) qui correspond à une ligne de bit de rang i de la liaison d'entrée comprend des moyens d'entrée de bit d'en- tête destines à l'introduction d'un bit d'en-tête dans la bascule de bit d'en-tête du contrôleur de sélecteur, à par- tir de la ligne de bit de rang i; et chaque liaison d'entrée du premier étage de commutation (121) est équipée de moyens de conversion sérieparallèle (11i - 1ln), grâce à quoi la donnée d'information qui lui est appliquée est convertie sous forme parallèle en mots à p bits, et les p bits conver- tis en parallèle sont appliqués sur les p lignes de bit en parallèle de la liaison d'entrée, en étant retardés séquen- tiellement d'une période d'horloge de système (SCK). 30. Commutateur à auto-routage selon la revendica- tion 29, caractérisé en ce que chacun des p contrôleurs de sélecteur de chaque élément de mémorisation/commutation (Eji) comprend une bascule de bit de connexion de diffusion; les p bascules de bit de connexion de diffusion sont connec- tées en cascade de façon cyclique pour constituer un second registre à décalage à recyclage à p bits qui est attaqué par l'horloge de système (SCK); l'un des contrôleurs de sélec- teur dans chaque élément de mémorisation/commutation (Eji) de chaque étage de commutation (12i) qui correspond à une ligne de bit prédéterminée de rang I de la liaison d'entrée, autre que celles qui correspondent à l'information de routa-. ge à k bits, comprend des moyens destinés à l'introduction d'un bit de connexion de diffusion dans la bascule de bit de connexion de diffusion du contrôleur de sélecteur, à partir de la ligne de bit de rang I; et les p contrôleurs de sélecteur commandent les p sélecteurs de liaison qui leur sont associés conformément aux signaux de sortie des p bas- cules de bit de connexion de diffusion, indépendamment des signaux de sortie des p bascules de bit d'en-tête, de façon que les sorties des p bascules de données puissent être con- nectées à la fois aux p lignes de bit en parallèle de la liaison de sortie correspondante, et aux p lignes de bit en parallèle de la liaison interne du côté inférieur correspon- dant. 31. Commutateur à auto-routage selon l'une quel- conque des revendications 29 ou 30, caractérisé en ce que chacune des p lignes de bit en parallèle (Xj( k+1),i) de - 59 chaque liaison de sortie de l'étage de commutation de rang k (12k) est connectée à des moyens de compensation de phase (25..) qui reçoivent une chaîne de bits de sortie à partir de cette ligne et qui émettent les bits toutes les R pério- des d'horloge de système, après avoir compensé leurs phases. 32. Commutateur à auto-routage selon l'une quel- conque des revendications 29 ou 30, caractérisé en ce que chaque élément de mémorisation/commutation (Eji) comporte des moyens de suppression d'en-tête destinés à supprimer le bit d'en-tête correspondant (hi) contenu dans la donnée d'information. 33. Commutateur à auto-routage selon l'une quel- conque desievendications 29 ou 30, caractérisé en ce que chaque liaison de sortie de l'étage de commutation final (12k) comporte des moyens de conversion parallèle-série (141 - 14n) par lesquels le mot à p bits en parallèle qui est émis séquentiellement tout en étant décalé d'une période d'horloge de système, est converti en un mot à p bits en série. 34. Commutateur à auto-routage selon la revendica- tion 31, caractérisé en ce que des moyens de conversion parallèle-série (141 - 14) sont placés du côté de la sortie des moyens de compensation de phase (25ji), pour convertir en un mot à p bits en série chaque mot à _ bits en parallèle émis par les moyens de compensation de phase (25ji), en étant décalé séquentiellement d'une période d'horloge de système. 35. Commutateur à auto-routage selon la revendica- tion 1, caractérisé en ce qu'il comprend un nombre m (avec m 1) d'étages de commutation; et un étage de rang i (avec 1 ' i m) comporte un nombre ui = n + 2k(1 - 2-it+t) de k -it liaisons d'entrée, un nombre vi = n + 2k(1 - 2 it) de liai- sons de sortie, et le nombre vi d'éléments de mémorisation/ k-i k commutation (Eji) connectés en cascade, avec 2 kl n. 2k, m = k/t, k et t étant des entiers supérieurs ou égaux à 1. 36. Commutateur à auto-routage selon la revendica- tion 35, caractérisé en ce que chaque paire de liaisons de sortie d'un étage de rang m (12m), mutuellement espacées de n liaisons, sont connectées à des moyens de combinaison par une fonction OU qui leur correspondent. - * 37. Commutateur à auto-routage selon l'une quel- conque des revendications 35 ou 36, caractérisé en ce que chaque élément de mémorisation/commutation (Eji) comporte des moyens de commande de connexion de diffusion (Bji) qui commandent les moyens sélecteurs de liaison (Sji) dans l'élément de commutation/mémorisation, de façon que la don- née d'information qui est introduite dans cet élément soit appliquée à la fois à la liaison de sortie (Xj(i+l)) et à la liaison d'entrée (Xji) correspondant à cet élément, con- formément à la valeur d'un bit spécifié de l'information de routage. 38. Commutateur à auto-routage selon l'une quel- conque des revendications 35 ou 36, caractérisé en ce que chaque élément de mémorisation/commutation (Eji) de l'étage de commutation de rang i (12i) comporte des moyens destinés à enregistrer une partie de l'information de routage (hi) qui correspond à cet étage de commutation de rang i.