FR 2599199 A1 19871127 FR 8707086 A 19870520 La présente invention se rapporte à un tampon d'entrée à CMOS (métal oxyde semi-conducteur compl]mentaire) à niveau logique TTL (logique transistor-transistor) ayant une faible consommation de courant électrique. Dans un inverseur à CMOS de l'art antérieur tel qu'indiqué à la figure 5, consistant en un transistor MOS de conductivité du type p et un transistor MOS de conductivité du type n (ayant ci-dessous pour abréviation respectivement pMOS et nMOS), le niveau de seuil logique était ajusté au niveau de TTL (1,4 V) et un tampon d'entrée TTL compatible était formé. Afin d'abaisser le niveau de seuil logique du niveau CMOS (2,5 V) au niveau TTL, il est nécessaire d'augmenter le rapport de la largeur de canal Wn du nMOSà la largeur de canal Wp du pMOS, Wn/Wp et de réduire la résistance à l'état passant du nMOS. A ce moment, il se produit une différence entre Ip et In, qui sont les courants s'écoulant à travers le pMOS et le nMOS respectivement à leur état passant (Ip maintenir la symétrie. Un inconvénient de ce procédé réside dans le fait qu'il 25 y a une consommation de courant électrique statique pour une entrée "H" de TTL. La consommation de courant électrique statique varie selon la dimension du tampon d'entrée et la tension de "H" de TTL et lorsque la tension de "H" de TTL est basse (comme 2,4 V), elle est d'environ 1 à 2 mA. Comme 30 cela-est indiqué sur les figures 6A à 6D, lorsque l'entrée est au niveau CMOS, pour une entrée "H" (entrée "L"),la tension à la porte du nMOS (pMOS) est plus haute que le niveau de tension et ainsi le nMOS (pMOS) est à l'état passant. Au contraire, la tension de porte du pMOS (nMOS) 35 est plus basse que la tension de seuil et ainsi le pMOS (nMOS) est à l'état non passant. De cette manière, l'un des deux transistors ets à l'état non passant. La figure 6A indique la réponse du tampon-d'entrée à CMOS dans le cas o l'entrée est à "L" CMOS; la figure 6B dans le cas o 5 l'entrée est à "H" CMOS; la figure 6C dans le cas o l'entrée est à "L" TTL et la figure 6C dans le cas o l'entrée est à "H" TTL, o Vg indique la tension de porte; Vthpla tension de seuil du pMOS,qui est d'environ - 0,7 à - 1,0 V; et Vthn la tension de seuil.du nMOS qui est d'environ 0,7 à 1,0V. Pour cette raison, pour une entrée au niveau CMOS, il ne se forme aucun trajet de courant reliant l'alimentation en courant et la masse et par conséquent il n'y a pas de production de consommation de courant statique. Cependant, dans le cas o l'entrée est au niveau TTL, lorsque l'entrée est "H", comme la tension de "H" TTL est plus basse que la tension de l'alimentation en courant de plusieurs volts (lorsque la tension de l'alimentation en courant est de 5V, "H" TTL = 2, 4 3,4 V), la tension de porte du pMOS, qui est à l'état non passant pour le niveau 20 CMOS, est également supérieureà la valeur de seuil et ainsi est à l'état passant. A ce moment, comme le pMOS et le nMOS sont tou8 deux à l'état passant, un trajet de courant reliant l'alimentation en courant à la masse est formé et par conséquent il y a consommation de courant statique. 25 C'est l'un des inconvénients les plus graves des circuits intégrés à MOS, dont la caractéristique est que la consommation de courant électrique est faible et en particulier est nulle lorsque le niveau d'entrée est fixe. La présente invention a pour objet un tampon d'entrée 30 à CMOS à niveau logique TTL,pour lequel il soit possible de spécifier la cadence d'entrée pour laquelle il n'y a aucune consommation de courant électrique statique. Afin d'atteindre cet objectif, un tampon d'entrée à CMOS à niveau logique TTL selon l'invention comprend une 35 première porte de transmission, à laquelle sont appliqués des signaux ayant des polarités différentes; un premier 25991-99 inverseur connecté à la sortie de la première porte de transmission, qui est disposé afin de réappliquer les signaux de l'étage de sortie du premier inverseur à son étage d'entrée; une seconde porte de transmission à laquelle sont appliqués des signaux ayant des polarités différentes; la seconde porte de transmission étant insérée dans le trajet de réapplication des signaux de l'étage de sortie d'un second inverseur à l'étage d'entrée du premier inverseur. Dans un tampon d'entrée CMOS à niveau logique TTL selon l'invention, l'entrée est transformée du niveau TTL au niveau CMOS en ajoutant un second inverseur consistant en un pMOS et un nMOS pour la réapplication à un premier inverseur consistant en un pMOS et un nMOS répondant à l'entrée TTL par une première porte de transmission et ainsi il y a élimination de la consommation de courant électrique statique. A ce moment, une seconde porte de transmission est insérée de manière que l'entrée TTL connectée à ce tampon d'entrée ne soit pas connectée par câble à l'inverseur consistant en un pMOS et un nMOS. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple 25 illustrant un mode de réalisation de l'invention, et dans lesquels: - la figure 1 est un schéma de circuit indiquant la construction d'un tampon d'entrée à CMOS à niveau logique TTL selon l'invention; - 1-a figure 2 montre les formes d'onde de signaux utilisés pour commander le circuit indiqué à la figure 1; - la figure 3 montre une application de cette invention à une entrée de données d'un compteur; - la figure 4 montre une application de cette invention 35 à un verrouillage de données-; - la figure 5 est un schéma de circuit d'un tampon d'entrée à CMOS de l'art antérieur; et - les figures 6A à 6D indiquent les réponses du tampon d'entrée à CMOS montré à la figure 5. La figure 1 est un schéma de circuit indiquant la construction d'un tampon d'entrée à CMOS à niveau 5 logique TTL selon l'invention; Dans le dispositif montré sur la figure, pMOSlet nMOS 1 sont respectivement un transistor MOS de conductivité du type p et un transistor MOS de conductivité du type n, et ils cdnstituent un premier inverseur INV1, dont le niveau de -seuil est 10 ajusté au niveau TTL par régulation de. leur largeur de canal de manière que la résistance à l'état passant du transistor nMOS 1 soit faible. pMOS 4 et nMOS 4 sont respectivement un transistor MOS de conductivité du type p et de conductivité du type n, et ils constituent un second inverseur INV2. Des 15 transistors pMOS 2, pMOS 3 et nMOS 2, nMOS 3 sont des transistors MOS de conductivité du type p et des transistors MOS de conductivité du type n, respectivement. Les transistors pMOS 2, nMOS 2 et pMOS 3, nMOS 3 constituent des première et seconde portes de transmissions TG1 et 20 TG2, respectivement. La figure 2 montre les formes d'onde des signaux de commande 0 et 0 pour commander le circuit indiqué à la figure 1. Sur la figure, ts représente le moindre temps d'établissement; th le moindre temps de maintien; et 25 t le temps d'introduction des données. Lorsque le signal de commande 0 est "H" (óest "L"), la première porte de transmission TG1 est à l'état passant et la seconde porte de transmission TG2 est à l'état non passant. Par conséquent, le trajet entre le NOEUD de 30 sortie 1 de la porte de transmission TG1 et la borne d'entrée est conducteur. L'inverseur INV1 introduit le niveau logique TTL appliqué à la borne d'entrée et émet le signal inversé à son NOEUD de sortie 2 au niveau logique CMOS. A ce moment, l'inverseur INV1 a une consommation de 35 courant électrique statique pour le niveau logique TTL "H". L'inverseur INV2 émet le signal inversé par rapport à celui au NOEUD 2, c'est-à-dire au même état logique que celui au NOEUD 1, le niveau logique CMOS, à son NOEUD de sortie 3. Ensuite, lorsque le signal de commande 0 est "L" 5 (0 est "H"), la premièreporte de transmission TG1 est à l'état non passant et la seconde porte de transmission TG2 est à l'état passant. Par conséquent, le NOEUD 1 est électriquement séparé de la borne d'entrée et le trajet entre le NOEUD de sortie 3 et la porte de transmission TG2 et la borne d'entrée devient conducteur. Par suite, le signal de sortie au NOEUD 1 est transformé du niveau TTL au niveau CMOS par l'inverseur INV2, l'état logique restant tel qu'il est. A ce moment, comme soit le pMOS 1 ou le nMOS 1 est toujours à l'état non passant 15 dans l'inverseur INV1, aucun trajet de courant n'est formé et ainsi il n'y a pas de consommation de courant électrique statique. De cette manière, il est possible d'éliminer la consommation de courant électrique statique dans le tampon d'entrée à CMOS à niveau logique TTL avec 0 "H" (à "L") uniquement pendant le temps d'introduction de données et autrement avec 0 "L" (e "H") au moyen des signaus indiqués à la figure 2. La figure 3 montre une application du tampon montré 25 à la figure 1 à un circuit d'entrée de données d'un compteur. Sur cette figure, TGA1, TGB1, TGC1, TGD1 sont des portes de transmission semblablesà la première porte de transmission de la figure 1; TGA2, TGB2, TGC2, TGD2 sont des portes de transmission semblables à la seconde 30 porte de transmission; INVA1, INVB1, INVC1, INVD1 sont des inverseurs semblables au premier inverseur; et INVA2, INVB2, INVC2, INVD2 sont des inverseurs semblables au second inverseur. Pour le compteur, comme la temporisation de l'entrée de données est spécifiée par un signal 35 CHARGE, on peut l'utiliser en tant que signal de commande (0, 0) pour le circuit d'entrée. Lorsque le signal CHARGE est "-H", le tampon d'entrée est électriquement séparé de la borne d'entrée et les données sont maintenues au niveau CMOS. De cette manière, on peut éviter une consommation de courant électrique statique. Bien que,dans cet exemple, des signaux externes soient utilisés en tant que signaux de commande, il est également possible d'utiliser des signaux produits dans le compteur 10 tels que REPRRT, etc. Comme le tampon d'entrée selon la présente invention a une fonction de verrouillage, lorsqu'on les relie en parallèle comme le représente la figure 4, on peut construire immédiatement un circuit de verrouillage de 15 données. Sur la figure, TG1-1, TG1-2, TG1-3 sont des portes de transmission semblables à la première porte de transmission de la figure 1; TG2-1, TG2-2, TG2-3 sont des portes de transmission semblables à la seconde porte de transmission; INV1-i, INV1-2, INV1-3 sont des inverseurs 20 semblables au premier inverseur; INV2-1, INV2-2, INV2-3 sont des inverseurs semblables au second inverseur. Si le verrouillage de données était construit selon les techniques de l'art antérieur, la vitesse de propagation des données serait faible parce qu'un circuit de verrouil25 lage ayant le niveau CMOS est connecté à travers un tampon d'entrée ayant le niveau TTL. Par ailleurs, comme le tampon d'entrée a des sortances multiples, il faut une dimension correspondante. Cela est accompagné d'une augmentation de la dimension de la puce et,de plus, l'augmentation de la dimension provoque une augmentation de la consommation de courant électrique statique. En conséquence, en appliquant le tampon d'entrée selon l'invention à un verrouillage de données, il est possible de réduire la surface de la puce, d'écourter le retard de propagation et de diminuer la consommation de courant électrique. Comme on l'a expliqué ci-dessus, selon l'invention, la consommation de courant électrique statique dans un tampon d'entrée à CMOS à niveau logique TTL peut être éliminée. La valeur du seuil de pMOS peut être rendue plus forte que celle d'autres pMOS en tant que mesures pour diminuer la consommation de courant électrique statique. Selon la présente invention, il n'est pas nécessaire de compliquer le processus de fabrication en adoptant un tel procédé et il est donc possible de 10 s'attendre à une réduction du prix et une augmentation du rendement de production. Il est bien entendu que dans la présente description, H signifie haut et L signifie bas pour les niveaux. R E V E N D I C A T I O N S 1. Tampon d'entrée à CMOS à niveau.logique TTL, caractérisé en ce qu'il comprend: une première porte de transmission (TG1) à laquelle sont appliqués des signaux ayant des polarités différentes; un premier inverseur (INV1) connecté à la sortie de ladite première porte de transmission, qui est disposé afin de réappliquer les signaux de l'étage de sortie dudit premier inverseur à son étage d'entrée; une seconde porte de transmission (TG2) à laquelle des 10 signaux ayant des polarités différentes sont-appliqués; ladite seconde porte de transmission étant insérée dans le trajet de réapplication de signaux de l'étage de sortie d'un second inverseur à l'étage d'entrée du premier inverseur. 2. Tampon selon la revendication 1 caractérisé en ce que le premier inverseur précité se compose d'un transistor MOS de conductivité du type p (pMOS 1) et d'un transistor MOS de conductivité du type n (nMOS 1), dont les largeurs de canaux sont déterminées de manière que la résistance à l'état passant dudit transistor MOS de conductivité du type n soit faible et dont la valeur de niveau logique est au niveau TTL et ledit second inverseur se compose d'un transistor MOS et de conductivité du type p (pMOS 4) et d'un transistor MOS de conductivité du type n (nMOS 4) ayant 25 une valeur de seuil logique au niveau CMOS. 3. Tampon selon la revendication 2 caractérisé en ce que chacune des première et seconde portesde transmission.se compose d'un transistor MOS de conductivité du type p (pMOS 2 et 3) et d'un transistor MOS de conductivité du type 30 n (nMOS 2 et 3), aux portes desquels sont appliqués les signaux d'entrée.