FR 2602601 A1 19880212 FR 8711121 A 19870805 SYSTEME D'INITIALISATION DE MEMOIRES La présente invention concerne un système d'initialisation de mémoires et plus particulièrement, un système d'initialisation de mémoires destiné à exécuter effectivement une tentative de relance d'instruction dans un système de traitement d'informations constitué d'un ensemble d'unités logiques. Dans un système de traitement d'informations constitué d'un ensemble d'unités logiques comportant chacune une mémoire, chaque unité logique comporte un circuit d'initialisation de mémoire en correspondance avec sa mémoire. Chaque circuit d'initialisation de 10 mémoire est connecté à une section d'instructions d'initialisation commune. Un signal commun est fourni simultanément par la section d'instructions d'initialisation aux circuits d'initialisation des unités logiques, et les mémoires des unités logiques respectives sont initialisées chaque fois que le signal d'instruction d'initia15 lisation est envoyé par la section d'instructions d'initialisation. Cependant, on suppose que les unités logiques comprennent celles qui n'exigent l'initialisation d'une mémoire que lorsque le système est excité et celles qui exigent l'initialisation de la mémoire lors d'une tentative de relance d'une instruction. Dans ce cas, si le signal d'instruction d'initialisation est engendré pour l'initialisation de la mémoire d'une des unités logiques lors d'une tentative de relance d'une instruction, les mémoires des unités logiques qui n'exigent pas une initialisation sont initialisées inutilement. Il en résulte que, lors d'une tentative de relance d'une instruction 25 d'une des unités logiques, il faut exécuter un traitement de sauvegarde et de remise à l'état initial des autres unités logiques, et le temps de tentative de relance d'une instruction est inutilement prolongé. Un but de la présente invention est de fournir un système d'initialisation de mémoires-ui soit exempt des inconvénients classiques et qui puisse raccourcir le temps de tentative de relance d'une instruction. Le système d'initialisation de mémoiresde la présente invention comprend: un ensemble d'unités logiques'comportant chacune une 35 mémoire et un circuit d'initialisation de mémoire pour initialiser la mémoire;,- et un moyen générateur de signal d'instruction d'ini- tialisation pour engendrer un signal d'instruction d'initialisation de mémoire commun à l'ensemble des unités logiques, dans lequel au moins une unité de l'ensemble des unités logiques comprendun moyen decontr8lede validité d'instruction d'initialisation peu-décider de la validité du signal d'instruction d'initialisation de mémoire, lors de la réception du signal d'instruction d'initialisation de mémoire, en fonction d'une valeur préétablie pour déterminer si le signal d'instruction d'initialisation de mémoire doit être ou non transféré jusqu'au circuit d'initialisation de mémoire. D'autres caractéristiques et avantages de la présente invention seront mis en évidence dans la description suivante, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels: la Figure 1 est un schéma fonctionnel représentant un agence15 ment de base de la présente invention; et la Figure 2 est un schéma de circuit représentant le circuit de la Figure 1 plus en détail. On va maintenant décrire en détail un exemple de réalisation de la présente invention en se référant aux dessins annexés. La Figure 1 est un schéma fonctionnel représentant l'agencement de base d'un système d'initialisation de mémoires selonla présente invention. Sur la Figure 1, un générateur d'instruction d'initialisation 7 servant à engendrer un signal d'instruction d'initialisation de mémoire est connecté en commun à des unités logiques 100, 200 et 300. Les unités logiques 100, 200 et 300 comportent respectivement des mémoires 1, 2 et 3, et des circuits d'initialisation de mémoire 4, et 6 correspondant à ces mémoires. Sur la Figure 1, des bornes d'adresse A, des bornes de signal 30 d'écriture WE, et des bornes de donnée- D des mémoires 1,2 et 3 sont connectées aux circuits d'initialisation de mémoire 4, 5 et 6 correspondants. Quand les circuits d'initialisation de mémoire 4, et 6 reçoivent le signal d'instruction d'initialisation de mémoire par leurs bornes d'entrée 4A, 5A et 6A, respectivement, ils initia35 lisent les mémoires 1, 2 et 3 correspondantes. Les bornes d'entrée A et 6A des circuits d'initialisation de mémoire 5 et 6 sont connectées à une borne de sortie 7A du générateur d'instruction d'initialisation 7 comme dans le système de l'art antérieur, et sont commandés directement par le signal d'instruction d'initialisation provenant de la borne de sortie 7A. Cependant, la borne d'entrée 4A du circuit d'initialisation de mémoire 4 est connectée à une borne de sortie 8A d'un circuit de contrôle de validité d'instruction d'initialisation 8 (à décrire dans la suite). Une borne d'entrée 8B du circuit de contrôle de validité d'instruction d'initialisation 8 est connectée à la borne de sortie 7A du générateur 10 d'instruction d'initialisation 7. Plus spécifiquement, seul le circuit d'initialisation de mémoire 4 est commandé non par le signal d'instruction d'initialisation provenant du générateur d'instruction d'initialisation 7 mais par l'intermédiaire du circuit de contrâle de validité d'instruction d'initialisation 8. Par conséquent, si le 15 signal d'instruction d'initialisation est engendré par le générateur d'instruction d'initialisation 7 quand la mémoire 1 n'exige pas d'initialisation, les mémoires 2 et 3 sont initialisées de façon forcée. Cependant, dans ce cas, la mémoire 1 peut être initialisée ou une initialisation pour celle-ci peut être interdite sous le con20 trôle du circuit de contrôle de validité d'instruction d'initialisation 8. La Figure 2 représente en détail les circuits d'initialisation de mémoire 4, 5 et 6, et le circuit de contrôle de validité d'instruction d'initialisation 8 représentés sur la Figure 1. On notera que l'agencement des circuits d'initialisation de mémoire 4, et 6 est connu de l'homme de l'art, et seul le circuit d'initialisation de mémoire 4 est représenté. Des bornes d'entrée 41, 42 et 43 du circuit d'initialisation de mémoire 4 sont connectées à un circuit de commande (non représen30 té), et reçoivent respectivement un signal d'instruction d'écriture normale 101, un signal de donnée 102, et un signal d'adresse 103. Une borne d'entrée 44 du circuit d'initialisation de mémoire 4 reçoit un signal d'instruction d'initialisation de mémoire 104 de la borne de sortie du circuit de contrôle de validité d'instruction 35 d'initialisation 8. Un registre d'adresse ll fournit le signal d'adresse 102 sélectionné par un sélecteur 12 ou un signal de sortie d'un élément de progression 13 à la borne d'adresse A de la mémoire 1. Une bascule 14 est positionnée par le signal de sortie du circuit de contrôle de validité d'instruction d'initialisation 8 (à décrire dans 5 la suite), et elle est remise à l'état initial par un signal indiquant que tous les bits du registre d'adressell introduits partirdu registre d'adresse ll par l'intermédiaire d'un détecteur 15 et d'une borne d'entrée d'une porte ET 17 sont à "1". La bascule 14 fournit alors un signal de sélection au sélecteur 12. La borne de sortie 10 de la bascule 14 est également connectée à l'autre borne d'entrée de la porte ET 17, à la borne d'entrée d'un inverseur 18, et à une borne d'entrée d'une porte OU 19. L'autre borne d'entrée de la porte OU 19 reçoit le signal d'instruction d'écriture 101. La borne de sortie de la porte OU 19 est connectée à la borne d'écriture WE de 15 la mémoire 1. Le signal de sortie de l'inverseur 18 et le signal de donnée 102 sont introduits dans une porte ET 16, et la sortie de la porte ET 16 est connectée à la borne d'entrée de donnée D de la mémoire 1. Le circuit de contrôle de validité d'instruction d'initiali20 sation 8 comprend, en tant qu'élément caractéristique de la présente invention, une bascule 21 pour valider ou invalider une instruction d'initialisation, un inverseur 22 pour inverser le signal de sortie de la bascule 21, et une porte ET 23 pour calculer un produit logique entre le signal de sortie de l'inverseur 22 et le signal d'ins25 truction d'initialisation 71 provenant du générateur d'instruction d'initialisation 7 et pour fournir son signal de sortie à la bascule 14 du circuit d'initialisation de mémoire 4. On va maintenant décrire le fonctionnement du système représenté sur la Figure 2. Quand la bascule 21 du circuit de contrôle de validité d'instruction d'initialisation 8 est mis à un niveau "O", puisque la porte ET 23 est validée par le signal de sortie de l'inverseur 22, le signal d'instruction d'initialisation 71 provenant du générateur d'instruction d'initialisation 7 est fourni au circuit d'initialisa35 tion 4 correspondant à la mémoire 1 par l'intermédiaire de la porte ET 23, et il est également fourni aux circuits d'initialisation 5 et 6 correspondant aux mémoires 2 et 3. La bascule 14 est mise à un niveau "1", et le registre d'adresse 11 est effacé. La sortie de la porte OU 19 passe alors au niveau "1" indépendamment du signal d'instruction d'écriture 101. La borne d'entrée WE de la mémoire 1 5 passe au niveau "1" et met la mémoire 1 dans l'état de validation d'écriture. Quand la sortie de la bascule 14 passe au niveau "1", le sélecteur 12 sélectionne le signal de sortie de l'élément de progression 13 comme signal d'entrée du registre d'adresse 11. La sortie de l'inverseur 18 passe au niveau "0", et la: donnée d'écriture 102 ne peut traverser la porte ET 16. Par conséquent, la donnée "0" est écrite à une adresse de la mémoire 1 correspondant au signal de sortie "0" du registre d'adresse 11. Le signal de sortie "0" du registre d'adresse 11 est incré15 menté de +1 par l'élément de progression 13, et le contenu du registre d'adresse ll est incrémenté de +1. Par conséquent, la donnée "0" est écrite à l'adresse l de la mémoire 1. Ensuite, le contenu du registre d'adresse est incrémenté de +1, et la donnée "0" est écrite aux adresses de la mémoire 1 indiquées par les signaux de sortie du 20 registre dtadresse 11. Cette opération est répétée jusqu'à ce que les données "1" soient écrites dans toutes les positions de bits du registre d'adresse 11. Quand le détecteur 15 détecte que toutes les positions de bits du registre d'adresse ll sont à "1", la sortie de la porte ET 17 passe au niveau "1", et la bascule 14 est remise à l'état initial, de sorte que sa sortie passe au niveau "0". Ainsi, la porte OU 19 permet le passage du signal d'instruction d'écriture 101, et la mémoire 1 est alors commandée par le signal d'instruction d'écriture 101. En même temps, puisque la sortie de l'inverseur 18 passe au niveau "1", la donnée d'écriture 102 peut traverser la porte ET 16, et elle est introduite dans la borne de donnée D de la mémoire 1. Le sélecteur 12 sélectionne le signal d'adresse 103 comme signal d'entrée du registre d'adresse 11. Dans la mémoire 2 et le circuit d'initialisation 5 et dans la mémoire 3 et le circuit d'initialisa35 tion 6, la même opération que ci-dessus est exécutée en parallèle par le signal d'instruction d'initialisation 71 introduit directement à partir du générateur d'instruction d'initialisation 7, et les mémoires 1, 2 et 3 sont initialisées. Quand la bascule 21 du circuit de contrôle de validité d'instruction d'initialisation 8 est mise à "1", même si le généra5 teur d'instruction d'initialisation 7 engendre le signal d'instruction d'initialisation 71, le signal 71 ne peut pas traverser la porte ET 23. Par conséquent, les mémoires 2 et 3 sont initialisées mais l'initialisation de la mémoire 1 est interdite. Par conséquent, la présente invention est efficace quand 10 les mémoires 2 et 3 exigent une initialisation non seulement lors de l'excitation du système mais également lors d'une tentative de relance d'une instruction et quand la mémoire 1 n'exigeune initialisation quelors de l'excitation du système mais ne l'exige pas lors d'une tentative de -relance d'une instruction. Plus spécifiquement, 15 quand la bascule 21 est mise à "0" lors de l'excitation du système et quand elle est mise à "1" lors d'une tentative de relance d'une instruction, les mémoires 1 à 3 sont initialisées lors de l'excitation du système mais seules les mémoires 2 et 3 sont initialisées lors d'une tentative de relance d'une instruction. Dans l'exemple de réalisation ci-dessus, le circuit de contrôle de validité d'instruction d'initialisation 8 n'est prévu que pour la mémoire 1. Cependant, on peut prévoir le circuit de contr8le de validité d'instruction d'initialisation 8 pour les autres mémoires 2 et 3 selon les besoins. Selon la présente invention telle que décrite ci-dessus, on prévoit une section de contrôle de validité pour une instruction d'initialisation d'un contenu de mémoire en correspondance avec une mémoire prédéterminée pour permettre un contrôle de validité et d'invalidité de l'instruction d'initialisation. Une mémoire qui n'exige 30 une initialisation que lors de l'excitation du système peut être initialisée lors de l'excitation du système. Par conséquent, un traitement de sauvegarde et de remise à l'état initial lors d'une tentative de relance d'une instruction n'est pas nécessaire pour cette mémoire, et le temps de tentative de relance d,'une instruction 35 peut être raccourci. - - REVENDICATIONS 1. Système d'initialisation de mémoires comprenant: un ensemble d'unités logiques comportant chacune une mémoire et un circuit d'initialisation de mémoire pour initialiser la mémoire, et un moyen générateur de signal d'instruction d'initialisation pour en5 gendrer un signal d'instruction d'initialisation de mémoire commun à l'ensemble des unités logiques, caractérisé en ce qu'au moins une unité de l'ensemble des unités logiques (100,200,300) comprend un moyen de contrôle de validité d'instruction d'initialisation (8) pour décider de la validité du signal d'instruction d'initialisation 10 de mémoire, lors de la réception de ce signal d'instruction d'initialisation de mémoire, en fonction d'une valeur préétablie pour déterminer si le signal d'instruction d'initialisation de mémoire doit ou non être transféré jusqu'au circuit d'initialisation de mémoire (4). 2. Système selon la revendication 1, caractérisé en ce que le moyen de contrôle de validité d'instruction d'initialisation (8) comporte un moyen d'affectation de valeur (21,22) pour engendrer en sortie une des deux valeurs logiques selon que la mémoire (1) correspondante nécessite ou non une initialisation, et une porte ET (23) 20 pour recevoir les signaux de sortie du moyen d'affectation de valeur et du moyen générateur de signal d'instruction d'initialisation (7) et fournir un signal de sortie au circuit d'initialisation de mémoire (4). 3. Système selon la revendication 2, caractérisé en ce que 25 le moyen d'affectation de valeur comprend une bascule (21). SR 3950 JP/BL