FR 2606565 A1 19880513 FR 8715553 A 19871110 La présente invention est relative, d'une manière générale, aux systèmes électroniques, et elle concerne plus particulièrement un procédé et un dispositif pour améliorer la vitesse de fonctionnement et la précision de résolution d'un comparateur différentiel de tension de type MOS. Dans certaines applications, il est souhaitable qu'un comparateur différentiel de tension soit capable de répondre de manière précise à une large gamme de tensions différen- tielles d'entrée, notamment des tensions différentielles qui peuvent varier de quelques dizaines de microvolts à plusieurs volts, tout en fonctionnant à une fréquence d'échantillonnage élevée. De plus, du point de vue de l'éco- nomie des circuits intégrés MOS, il est souhaitable qu'une telle caractéristique de fonctionnement de ces circuits puis- se être obtenue avec des circuits qui peuvent facilement être fabriqués avec une telle technologie. On décrira ci-après, en référence à la Fig. 1A, une difficulté qui est rencontrée dans l'obtention d'une telle caractéristique de fonctionnement avec un circuit de l'art antérieur. Comme montré sur cette Figure, un comparateur différentiel de tension conventionnel comporte des éléments résistifs de charge 10 et 12 qui sont couplés respectivement aux drains 22 et 24 de transistors MOS 14 et 16 à canal N et à enrichissement. Un élément commun 18 de polarisation en courant est relié aux sources des transistors MOS 14 et 16 et il fournit un courant constant I aux deux transistors. La grille 20 du transistor MOS 14 constitue une première entrée pour le comparateur différentiel de tension, et la grille 21 du transistor MOS 16 constitue une seconde entrée pour ce comparateur. Si les valeurs des éléments résistifs de charge 10 et 12 sont égales, si les transistors MOS 14 et 16 ont des caractéristiques électriques parfaitement coîn- cidentes et,si la même tension est appliquée à la grille 20 et à la grille 21, la tension différentielle de sortie VS, qui est la tension différentielle entre le drain 22 et le drain 24, sera égale à 0 volt. Au contraire, lorsque la première tension d'entrée sur la grille 20 est supérieure à la seconde tension d'entrée sur la grille 21, le transis- tor MOS 14 sera plus conducteur que le transistor MOS 16, ce qui provoque le passage d'une plus grande partie du cou- rant I dans le transistor MOS 14 et dans son élément résis- tif de charge associé 10 que dans le transistor MOS 16 et dans son élément résistif de charge associé 12. Par consé- quent, la tension sur le drain 22 sera négative par rapport à celle du drain 24. A l'inverse, lorsque la première ten- sion d'entrée sur la grille 20 est inférieure à la seconde tension d'entrée sur la grille 21, la tension différentielle de sortie V5 sera positive. Certaines applications du comparateur différentiel de tension, par exemple les convertisseurs analogique /numéri- que à haute précision, par exemple à'16 bits, peuvent néces- siter une comparaison de tensions sur des tensions qui peuvent différer de moins de 100 microvolts peu après une comparaison précédente de tensions pour des tensions qui diffèrent de plu- sieurs volts. Toutefois, on a observé qu'un différentiel de tension important appliqué aux grilles des transistors MOS couplés par la source, un tel différentiel de tension cons- tituant une condition de surcharge, amène les caractéristi- ques électriques des transistors MOS à devenir provisoirement désaccordées. Plus particulièrement, on a observé que le tran- sistor qui reçoit la plus grande tension grille/source, et qui conduit ainsi la plus grande partie du courant de canal, présente une tension de seuil-provisoirement augmentée. Par conséquent, si une condition de surcharge est suivie par une condition dans laquelle les deux tensions d'entrée sont sen - siblement égales, la tension différentielle de sortie V5 ne passera pas rapidement à sa valeur finale mais, au contraire, on observe une durée indûment longue de rétablissement. Comme montré sur la Fig. 1A, la condition qui vient d'être décrite est simulée par l'utilisation d'un commuta- teur 26. Une tension V2 est appliquée à une borne du commu- tateur 26 et une tension Vl est appliquée à l'autre borne de ce commutateur. La tension Vl est également appliquée à la grille 21 du transistor MOS 16. Pour une tension d'ali- mentation positive VA+ égale à +5,0 volts, une tension d'ali- mentation négative VA- égale à -5,0 volts, une tension Vl égale à O volt et une tension V2 égale à +2,0 volts, la difficulté décrite ci-dessus est illustrée par la forme d'onde de la Fig. lB qui montre la tension de sortie V5 en fonction du temps. Avant l'instant t=O, le commutateur 26 est dans une position pour laquelle la tension V2 est appli- quée à la grille 20 du transistor MOS 14, ce qui amène ce transistor à être plus conducteur que le transistor MOS 16 Pour des caractéristiques typiques des transistors, le cou- rant de polarisation I et les résistances de charge, qui peuvent être par exemple de 4.000 ohms, la tension différen- tielle de sortie V5 peut avoir une valeur négative de plu- sieurs volts, comme montré sur la Fig. lB par la tension VL. A l'instant t=O, le commutateur 26 bascule pour que sa borne commune soit reliée à la borne de tension V1, ce qui amène la tension différentielle d'entrée à la valeur O volt. Comme montré sur la Fig. lB, la tension différen- tielle de sortie Vr ne s'établit pas immédiatement à O volt mais, au contraire, elle passe à une valeur positive qui peut être supérieure à 1 mV.Par la suite, ia tension diffé- rentielle de sortie V$ s'établit toutefois graduellement à O volt. Dans la pratique, les transistors ne sont en fait jamais parfaitement accordés; par suite, la tension diffé- rentielle de sortie Vr dans un circuit qui n'est pas idéal s'établit graduellement à une valeur continue décalée qui est faible mais répétitive. On a observé expérimentalement que la durée de récu- pération dépend à la fois de la durée de la condition de surcharge, cette durée pouvant être qualifiée de "durée d'imprégnation", et de l'amplitude de la surcharge. Par conséquent, la vitesse à laquelle le comparateur différen- tiel de tension peut effectuer avec précision des comparai- sons successives - en supposant qu'il peut être nécessaire d'effectuer une comparaison très sensible immédiatement après une surcharge - est limitée par la durée de rétablis- sement du comparateur différentiel de tension dans le pire des cas. Comme décrit plus en détail ci-après, la difficul- té résidant dans la durée de rétablissement ne réside pas dans la difficulté de la constante de temps d'un circuit RC mais, au contraire, elle se produit en raison du déséquilibre temporaire des caractéristiques électriques des transistors MOS couplés par la source en raison du fonctionnement des transistors MOS à des niveaux de courant différents pendant la surcharge. La Fig. 1C montre le fonctionnement du circuit de la Fig. 1A dans le cas o la tension V2 est inférieure à la tension V1; par exemple, Vl peut valoir O volt et V2 peut valoir -2,0 volts. Comme on peut s'y attendre, en raison de la symétrie du comparateur différentiel de tension, la forme d'onde de la tension différentielle de sortie V5 après que le commutateur 26 a commuté de la tension V2 à la tension Vl est similaire à celle de la Fig. lB, mais avec une inversion de polarité pour la tension. Il ressort de ce qui précède que le besoin se fait sen- tir d'un procédé et d'un dispositif pour diminuer la durée de rétablissement d'un comparateur différentiel de tension du type MOS. Ce besoin est particulièrement aigu dans des sys- tèmes électroniques tels que des convertisseurs analogique / numérique-de haute précision qui nécessitent des vitesses de comparaison de 1 kHz ou plus. La présente invention fournit un procédé et un dispo- sitif pour diminuer la durée de rétablissement d'un compara- teur différentiel de tension MOS. Un comparateur différentiel de tension, dans lequel la tension différentielle d'entrée est appliquée aux grilles d'une paire de transistors MOS couplés par la source, est activé en appliquant au début du cyle de comparaison une tension aux sources des transistors M05, cette tension ayant une polarité et une amplitude suffisantes pour former une couche d'accumulation de charge à la surface de la région de canal de chacun des transistors. Une telle condition de pola- risation est maintenue pendant une brève durée; les sources des transistors sont ensuite reliées à un élément conven- tionnel de polarisation de courant avant que la sortie du comparateur différentiel de tension soit échantillonnée. L'activation du comparateur différentiel de tension de la façon décrite ci-dessus décroît de manière avantageuse la durée nécessaire pour que le comparateur différentiel de tension se rétablisse depuis un déséquilibre provisoire des caractéristiques électriques des transistors provoqué par une surcharge de tension provenant d'un cycle précédent de compa- raison. Selon un autre aspect de l'invention, pour commander de manière plus efficace l'amplitude de la tension qui pro- voque la formation d'une couche d'accumulation à la surface de la région de canal de chacun des transistors MOS couplés par la source, une tension de référence connue peut être ap- pliquée aux grilles des deux transistors en même temps que la tension provisoire est appliquée aux sources des transistors. Les dispositions, caractéristiques et avantages ci- dessus, ainsi que d'autres et l'invention elle-même, seront bien compris à la lecture de la description qui-va suivre de deux modes de réalisation donnés à titre d'exemple, et en référence aux dessins annexés dans lesquels: Fig. 1A est, comme indiqué précédemment, un schéma électrique montrant le premier étage d'un comparateur dif- férentiel de tension conventionnel de l'art antérieur, ce comparateur comportant un commutateur simulant le fonction- nement du comparateur; Fig. 1B est un schéma dans le temps montrant le fonc- tionnement du comparateur de la Fig. 1A pour un mode de fonctionnement dans lequel la tension V2 est supérieure à la tension V1; Fig. 1C est un schéma analogue à la Fig. lB pour un mode de fonctionnement dans lequel la tension V2 est infé- rieure à la tension Vl; Fig. 2A est un schéma électrique d'un comparateur différentiel de tension utilisable dans la mise en oeuvre de la présente invention; Fig. 2B est un schéma dans le temps montrant le fonc- tionnement du comparateur de la Fig. 2A; et Fig. 3 est un schéma électrique montrant un autre mode de réalisation d'un circuit utilisable pour la mise en oeuvre d'un autre aspect de la présente invention. Comme décrit ci-dessus en référence aux Figs. 1A et lB, le comparateur différentiel de tension conventionnel de la Fig. 1A présente une durée de rétablissement qui est plus lon- gue que ce qui est désiré après une condition de surcharge sur les entrées. On pense que le mécanisme physique qui pro- voque le rétablissement lent est en relation avec des pièges à électrons qui existent à ou au voisinage de l'interface silicium-dioxyde de silicium à la surface de la région de canal du transistor MOS à canal N. Dans le cas o la tension V2 est supérieure à la tension Vl avant l'instant t=O, le nombre d'électrons mobiles dans la région de canal du tran- sistor MOS 14 est supérieur à celui des électrons mobiles dans la région de canal du transistor MOS 16. En théorie, on estime que ce nombre supérieur d'électrons donne naissance à un plus grand nombre d'états de pièges à électrons qui sont remplis dans le transistor MOS 14 par comparaison avec le nombre d'états de pièges qui sont remplis dans le transis- tor MOS 16. Le nombre d'états de pièges remplis dépend égale- ment de la "durée d'imprégnation". Lorsque, à l'instant t=O, la tension appliquée à la grille 20 du transistor MOS 14 est rendue égale à la tension sur la grille 21 du transistor MOS 16, la tension différentielle de sortie V5 passe rapide- ment à O volt si les caractéristiques électriques des deux transistors MOS couplés par la source sont parfaitement ac- cordées. Toutefois, on observe que le circuit fonctionne d'une manière efficace si la tension de seuil est provisoire- ment augmentée sur le transistor qui laissait passer le cou- rant le plus important. On estime que la durée de cette ten- sion de seuil provisoirement augmentée résulte du temps de relaxation (1 ms ou plus dans certains cas) qui est nécessai- re pour modifier le nombre d'électrons prisonniers jusqu'à une nouvelle valeur d'équilibre qui est compatible à un ni- veau de courant inférieur avec le nombre réduit d'électrons mobiles dans le canal. Pour une paire de transistors couplés par la source, qui partage un élément commun de polarisation en courant, le passage à un nouvel équilibre n'est pas exactement celui du transistor qui recevait la surcharge, mais il implique aussi un passage à un nouvel équilibre de l'autre transis- tor. Cet autre transistor est affecté car le courant dans un transistor décroît proportionnellement à mesure que le courant dans l'autre transistor augmente. En référence maintenant à la Fig. 2A, on a représenté à droite de la ligne verticale en tirets un comparateur dif- férentiel de tension 28 approprié pour la mise en oeuvre de la présente invention. Par commodité, les divers éléments, noeuds, signaux et électrodes qui correspondent à ceux de la Fig. 1A sont affectés des mêmes références numériques. Le drain 22 et le drain 24 sont couplés à un circuit inter- médiaire tampon 30 à deux entrées et une sortie qui délivre un signal numérique de sortie V'5 indiquant si la tension V2 est supérieure ou inférieure à la tension Vl. Le circuit 30 est un circuit mémoire et il est échantillonné à un instant voulu par un signal ECH délivré par un circuit 32 de comman- de et de rythme. Les sources et les substrats à puits P des transistors MOS 14 et 16 sont couplés à un noeud 34 qui, à son tour, est couplé à la borne commune d'un commutateur 36 à deux posi- tions. L'une des positions du commutateur 36 couple le noeud 34 à l'élément commun 18 de polarisation en courant qui est relié à la source négative de tension VA-. L'autre position du commutateur 36 couple le noeud 34 à la source d'alimenta- tion positive VA+. En fonctionnement caractéristique, la tension d'alimentation positive VA+ est de 5,0 volts et la tension d'alimentation négative VA- est de -5,0 volts. Le commutateur 36 est commandé par un signal de sup- pression SUPPR qui est engendré par le circuit 32 de comman- de et de rythme. La structure MOS du commutateur 36 et de l'élément commun 18, qui sont schématiquement représentés sur la Fig. 2A dans la partie entourée, est également repré- sentée en détail à l'écart sur cette Figure, comme montré par la flèche. De manière appropriée, le commutateur 36 peut comporter un transistor 38 à canal P et à enrichissement, un transistor 40 à canal N et à enrichissement, et un inver- seur 42. Lorsque le signal SUPPR est au niveau haut, le transistor 38 est conducteur et le transistor 40 est bloqué; lorsque le signal SUPPR est au niveau bas, le transistor 38 est bloqué et le transistor 40 est conducteur. L'élément com- mun 40 de polarisation en courant, a sa source et son subs- trat r e 1 i é s à la tension négative d'alimentation VA- et dont la grille est reliée à une tension de polarisation VPOL qui est plus positive que la tension négative d'alimentation VA- d'une quantité supérieure à l'amplitude d'une tension de seuil de canal N. On décrira maintenant en référence à la Fig. 2B le fonc- tionnement du comparateur différentiel de tension de la Fig.2A. Pour l'exemple illustratif de fonctionnement représenté à la Fig. 2B, on suppose que la tension Vl est à un niveau inter- médiaire entre VA+ et VA- et que la tension V2 est à un ni- veau sensiblement plus positif que celui de la tension V1. Toutefois, on suppose également que la tension V2 est d'au moins une tension de seuil de canal N plus négative que la tension positive d'alimentation VA+. La raison pour laquelle on maintient une différence minimale entre la tension positi- ve d'alimentation VA+ et la tension analogique d'entrée est d'assurer que, dans le mode de fonctionnement ci-après décrit du comparateur, on puisse disposer d'une tension inverse de polarisation entre les grilles et les sources des transis- tors MOS 14 et 16 qui soit suffisante pour former une couche d'accumulation des électrons dans les régions de canal des transistors. Dans un mode de mise en oeuvre particulier, la tension de seuil de canal N est typiquement de 0,7 volt. Dans de nombreuses applications, la différence minimale entre la tension positive d'alimentation VA+ et une tension analogique d'entrée autorisée est considérablement supérieure à une tension de seuil de canal N; par exemple, il est courant de limiter la gamme de tension analogique d'entrée entre -3,0 volts et +3,0 volts. Pour une telle gamme, la différence mini- male entre la tension positive d'alimentation VA+ et la tension analogique d'entrée est approximativement de 2,0 volts. Avant l'instant t=O, le commutateur 26 occupe une posi- tion pour laquelle il y a surcharge de tension positive en- tre la grille 20 et la grille 21. La durée précédant t=O correspond à celle d'un cycle de comparaison précédent. Un nouveau cycle de comparaison est commencé lorsqu'une nouvelle tension différentielle d'entrée est appliquée aux grilles 20 et 21. Le cas dans lequel on passe d'un cycle de comparaison présentant une grande surcharge de tension à un cycle de com- paraison présentant une faible tension différentielle est simulé en reliant la grille 20 à la tension Vl à l'instant t=O. Le signal SUPPR passe au niveau haut au début du cycle de comparaison, en provoquant le couplage du noeud 34 à la tension positive d'alimentation VA+. Le signal SUPPR peut, en variante, être mis au niveau haut avant l'instant t=O ou peu après cet instant, l'instant auquel le signal SUPPR passe au niveau haut n'étant pas critique. La tension positi- ve d'alimentation VA+ est appliquée au noeud 34 pendant une faible durée (par exemple 250 ns), après quoi le noeud 34 est connecté à nouveau à l'élément commun 18 de polarisation en courant. La largeur d'impulsion du signal SUPPR n'est pas critique; ce signal peut être maintenu au niveau haut aus- si longtemps que cela est souhaitable, et des essais expé- rimentaux ont montré un fonctionnement correct vérifié avec des largeurs d'impulsion d'à peine 100 ns. De plus, même des largeurs d'impulsions plus faibles peuvent être adéqua- tes. Comme montré sur la Fig. 2B, la méthode ci-dessus d'ac- tionnement du comparateur différentiel de tension réduit de manière significative le temps de rétablissement de la ten- sion différentielle de sortie VS. On estime que le faible dépassement de tension qui subsiste est dû aux effets de couplage et non pas au mécanisme précédemment décrit de capture de charge. Comme montré également sur la Fig. 2B, la tension dif- férentielle de sortie V. peut être échantillonnée dans le circuit 30 par le signal ECH provenant du circuit 32 de com- mande et de rythme, à un instant bien antérieur à celui qui est possible avec le comparateur différentiel de tension conventionnel de la Fig. 1A. Une discussion préliminaire de la théorie des dispo- sitifs MOS peut être utile pour comprendre le fonctionnement du mode de réalisation illustratif de la présente invention et de ses variantes. La région de canal d'un transistor MOS est la région du substrat du transistor qui est située entre les régions de source et de drain du dispositif, au voisina- ge de la surface du substrat. La grille s'étend sur la région de canal mais elle est séparée de celle-ci par une matière diélectrique fine, typiquement en dioxyde de silicium, bien que d'autres matières diélectriques puissent être utilisées. La grille peut être fabriquée en métal, par exemple en alu- minium, ou en une matière conductrice, par exemple un silicium polycristallin dopé. Pour un transistor à canal N, les régions de drain et de source sont constituées par une matière semiconductrice de type N qui a été diffusée ou im- plantée dans un substrat semiconducteur de type P. Dans les circuits intégrés, le substrat de type P comporte, de maniè- re caractéristique, un puits P disposé dans un substrat plus grand de type N. La région de canal du transistor MOS peut être carac- térisée par son fonctionnement dans l'une de ses trois con- ditions de distribution des charges: une condition d'accu- mulation des charges, une condition d'appauvrissement en charges, ou une condition d'inversion des charges. Pour un transistor MOS à canal N et à enrichissement, si on applique une tension négative à la grille par rapport à un substrat de type P, des porteurs additionnels de type P, dénommés trous, sont attirés à la surface de la région de canal à l'interface silicium-dioxyde de silicium. Une telle polarisation provoque ainsi une accumulation d'une majorité de porteurs au voisinage de la surface du substrat et, par suite, cette accumulation provoque la création d'une couche d'accumulation de charges. La mesure de la capacité entre la grille et le subs- trat, lorsqu'une forte couche d'accumulation est présente, donne une valeur de capacité qui est sensiblement égale à celle de deux plaques parallèles séparées par le diélectrique de grille; une telle valeur de capacité est la capacité maximale entre la grille et le substrat. Si on applique à la grille une faible tension positive d'une valeur inférieure à celle de la tension de seuil, une charge négative est induite dans le substrat semiconducteur du fait que les trous sont repoussés du voisinage de l'inter- face silicium-dioxyde de silicium. Du fait que la majorité des porteurs sont repoussés, il se crée une zone d'appauvris- sement chargée négativement qui consiste en atomes accepteurs non compensés. La région d'appauvrissement s'agrandit à mesure que la tension grille-substrat augmente. Pour de telles condi- tions de polarisation par tension positive, on dit que le dispositif fonctionne dans la région d'appauvrissement. Dans cette région, un tracé de la capacité de la grille en fonc- tion de la tension de polarisation montre que la capacité de la grille diminue lorsque la tension augmente. Un tel fonc- tionnement est analogue à celui des plaques d'un condensateur que l'on éloigne. Lorsque la tension de grille atteint une valeur égale à la tension de seuil du transistor, la région d'appauvrisse- ment, toutefois, n'augmente pas; au contraire, une minorité de porteurs (des électrons pour un dispositif à canal N), commencent à former une couche de charges négatives, dénommée couche d'inversion, dans la région de canal au voisinage de la surface du substrat semiconducteur. Ce sont ces charges qui supportent le courant de canal du drain à la source. A mesure que la tension de grille continue à augmenter, un plus grand nombre d'électrons sont induits dans la couche d'inver- sion, ce qui provoque une augmentation du courant du drain à la source. Lorsque la couche d'inversion commence à se former, la capacité grillesubstrat commence à augmenter, et elle augmente encore lorsque la tension de grille augmente jusqu'à la formation d'une forte couche d'inversion, point auquel la capacité de grille est à nouveau à son maximum. L'établissement de la conduction du canal fournit une frontière raisonnablement définie entre les régions d'inver- sion et d'appauvrissement. La frontière entre les régions d'appauvrissement et d'accumulation est toutefois plus diffi- cile à définir de manière précise. Néanmoins, si la capacité grillesubstrat est d'au moins 9/10 de sa valeur maximale (et si la tension de grille est inférieure à la tension de seuil), on peut penser qu'une couche d'accumulation raison- nablement forte s'est formée. En référence à nouveau aux Figs. 2A et 2B, il doit être noté que l'application momentanée de la tension positive d'alimentation VA+ au noeud 34 pour les tensions supposées de fonctionnement provoque la formation d'une couche d'accu- mulation de charges à la surface de la région de canal de chacun des transistors MOS 14 et 16. Pour ces tensions sup- posées, chacune des grilles 20 et 21 est d'au moins 2 volts plus négative que la tension appliquée aux sources et aux substrats de chacun des transistors MOS 14 et 16. On estime qu'une telle accumulation de trous dans la région de canal a pour conséquence d'éliminer rapidement l'excès de charges négatives capturées au voisinage de l'interface silicium- dioxyde de silicium, de sorte que les tensions de seuil des deux transistors MOS couplés par la source reviennent plus rapidement à une condition d'accord. En référence maintenant à la Fig. 3, on a représenté une variante de réalisation d'un circuit utilisable confor- mément au procédé décrit ci-dessus. Le comparateur différentiel de tension de la Fig. 3 est identique à celui de la Fig. 2A, à l'exception de l'ad- jonction d'un commutateur 46 et d'un commutateur 48. Lorsque le signal SUPPR est à un niveau haut, les commutateurs 46 et 48 couplent les grilles 20 et 21 à une tension de référence connue, la masse dans le cas présent, qui est sensiblement plus négative que la tension positive d'alimentation VA+. Lorsque le signal SUPPR est à un niveau bas, la grille 20 est couplée par le commutateur 46 à une entrée VIN1 de l'amplificateur différentiel, tandis que la grille 21 est couplée par le commutateur 48 à l'autre entrée VIN2 de cet amplificateur. En appliquant une tension constante connue de référence aux grilles des transistors MOS 14 et 16, on obtient pour chaque cycle de comparaison la formation d'une couche appréciable d'accumulation. Bien qu'on ait décrit ci-dessus un mode de réalisa- * tion préféré de la présente invention, il est entendu que diverses modifications peuvent être apportées au procé- dé et au dispositif décrits sans sortir pour autant du cadre de l'invention. Par exemple, il est entendu que les éléments de charge qui sont reliés aux drains des transis- tors MOS couplés par la source ne sont pas nécessairement de simples résistances; on peut par exemple utiliser des charges actives. Par suite,tel qu'il est utilisé ici, le terme élément de charge doit être compris comme visant un circuit de charge qui peut ne pas comporter qu'un seul com- posant électrique, mais qui peut comporter au contraire une pluralité de composants. De plus, il n'est pas nécessaire que la tension différentielle de sortie présente sur les drains des transistors MOS soit utilisée; en variante, on pourrait utiliser la sortie unique constituée par l'un ou l'autre des drains. Pour une autre modification qui peut être apportée au procédé et au dispositif décrits, il n'est pas nécessaire que les transistors MOS 14 et 16 couplés par la source soient du type à enrichissement; des dispositifs à appau- vrissement fonctionneraient de la même manière. Pour former une couche d'accumulation de charges à la surface de la région de canal de chacun des transistors MOS, une polarisa- tion inverse plus importante serait toutefois nécessaire pour des dispositifs à appauvrissement par rapport à celle qui est nécessaire pour des dispositifs du type à enrichisse- ment. En outre, le procédé et le dispositif selon l'inven- tion peuvent faire appel à des transistors MOS à canal P, et non pas à des transistors MOS à canal N. Dans le cas de transistors à canal P, il est bien entendu nécessaire d'in- verser la polarité de toutes les tensions. Dans le cas de transistors MOS à canal P, la couche d'accumulation qui doit être formée est constituée par des électrons et non pas par des trous. REVENDICATIONS 1. Procédé pour commander un comparateur différentiel de tension (28) dont les entrées différentielles sont consti- tuées par les grilles (20,21) de deux transistors MOS (14, 16) couplés par la source, caractérisé par le fait qu'il con- siste à: a. appliquer une tension différentielle d'entrée sur lesdites grilles (20,21); b. appliquer aux sources desdits transistors une tension d'une amplitude et d'une polarité suffisantes pour former une couche d'accumulation de charges à la sur- face de la région de canal de chacun desdits transis- tors; puis c. coupler les sources desdits transistors à un élément commun (18) de polarisation en courant; et d. échantillonner la sortie dudit comparateur (28). 2. Dispositif pour diminuer la durée de rétablissement d'un comparateur différentiel de tension MOS (28), compor- tant: une borne d'alimentation en tension(VA+); un premier transistor MOS (14); un second transistor MOS (16); un pre- mier élément de charge (10) monté entre le drain (22) du premier transistor MOS (14) et ladite borne d'alimentation en tension (VA+); un second élément de charge (12) monté entre le drain (24) dudit second transistor MOS (16) et la- dite borne d'alimentation en tension (VA+); un élément com- mun (18) de polarisation en courant pour fournir un courant de polarisation auxdits premier et second transistors MOS (14,16), la source et le substrat dudit premier transistor MOS (14) étant reliés à la source et au substrat dudit se- cond transistor MOS (16), la grille (20) dudit premier transistor MOS (14) constituant une première entrée pour le- dit comparateur (28) et la grille (21) dudit second transis- tor MOS (16) constituant une seconde entrée pour ledit com- parateur (28), caractérisé par le fait qu'il comporte en outre des moyens (36) pour commuter les sources et les substrats desdits premier et second transistors MOS (14, 16), soit sur ledit élément commun (18) de polarisation en courant, soit sur une tension de polarité et d'amplitude suffisantes pour former une couche d'accumulation de charges à la surface de la région de canal de chacun desdits tran- sistors MOS (14,16). 3. Dispositif selon la revendication 2, caractérisé par le fait que ladite tension de polarité et d'amplitude suffisantes pour former une couche d'accumulation de char- ges à la surface de la région de canal de chacun desdits transistors MOS (14,16) est la tension d'alimentation VA+.