FR 2598833 A1 19871120 FR 8706794 A 19870514 La présente invention se rapporte à un montage pour estimer la racine carrée d'une valeur représentée par des échantillons binaires. Les développements récents des circuits intégrés à très grande échelle ont rendu pratique le traitement numérique en temps réel de divers types de signaux qui jusqu'à maintenant étaient traités par un montage analogique. Par exemple, ITT INTERMETALL INDUSTRIES, Freiburg, Allemagne de l'Ouest, a développé la série de circuits DIGIT 2000 pour 10 le traitement numérique de signaux vidéo et audio sur bande de base dans des récepteurs de télévision. L'élan pour la conversion à un traitement de signaux numériques est dû aux économies possibles de prix, à l'incorporation de caractéristiques ne pouvant être efficacement réalisée avec des 15 composants analogiques conventionels et à la stabilité inhérente des paramètres des circuits numériques. Le traitement numérique peut être accompli avec des signaux mis au format sous la forme d'échantillons à bits en parallèle ou d'échantillons à bits en série. Il y a un compromis vitesse de base-complexité entre le choix d'un traitement à bits en parallèle ou à bits en série. Des circuits à bits en parallèle, en général, sont requis pour traiter des signaux sur large bande mais sont relativement complexes. Les circuits à bits en série sont relativement simples mais sont relégués à des signaux sur largeur de bande plus étroite. Pour l'état courant de la technique du traitement numérique, un montage à bits en parallèle est requis pour traiter des signaux vidéo dans un récepteur de télévision mais cependant les signaux audio peuvent être traités sous le format de bits en série. A titre d'illustration, l'invention sera décrite dans l'environnement d'une partie d'un circuit de traitement audio numérique d'un récepteur de télévision capable de produire un son stéréo. On comprendra cependant que l'invention n'est pas limitée au traitement 35 audio. - j FN -- - -.. ala-4a, n4 -A I A- r, e n n_ c n- e4- A r An 1 a e 4 fln- de son diffusé est un signal composite comprenant un signal (L+R) ou monaural et une composante stéréo (L-R). La composant (L-R) diffusée est comprimée pour améliorer son rapport signal-bruit et par conséquent do-it être dilatée dans le récepteur pour bien reproduire les signaux de son d'origine. (L = gauche, R = droite). Le système couramment utilisé aux Etats-Unis d'Amérique 10 a été choisi par l'Electronic Industries Association (EIA) sous les auspices de son Broadcast Television Systems Committee (BTSC). Les paramètres du système s'appuient sur le bulletin O T N 60, Office of Science and Technology. Une description générale du système peut être trouvée dans un article de Leslie B. Tyler et autres intitulé "A Companding System for Multichannel TV Sound" IEEE Transactions on Consumer Electronics, Volume CE-30, No 4, Novembre 1984, pages 633-640. Le système BTSC accomplit une compression-extension sur 20 le signal de différence audio stéréo (L-R) et les signaux audio secondaires. La compression-extension comprend une compression/extension spectrale et une compression/extension d'amplitude sur large bande. La compression et l'extension d'un signal sont des fonctions complémentaires. La compressior 25 est accomplie par un procédé de détection de la valeur quadratique moyenne du signal et de limitation de la réponse en fréquence et de l'amplitude du signal comprimé en fonction de la valeur quadratique moyenne avant diffusion. L'extension, d'autre part, comprend la détection de la valeur quadratique 30 moyenne du signal comprimé reçu et la mise en valeur et l'amplification du signal comprimé en fonction de la valeur quadratique moyenne détectée pour restorer sensiblement le signal à sa forme d'origine. Par ce qui précède, il est apparent que le récepteur 35 doit contenir un détecteur de la valeur quadratique moyenne. Un détecteur direct de la valeur quadratique moyenne, pour le :e traitement de données échantillonnées ou de signaux numériques, comprend un appareil pour mettre au carré les échantillons représentant le signal comprimé, faire la moyenne des échantillons au carré avec le temps et prendre la racine carrée des valeurs en moyenne. les signaux numériques de son sont typiquement représentés sous format numérique par des échantillons ayant une largeur relativement grande de bits. Par exemple, des échantillons analogiques de son sont mis sous forme numérique 10 en échantillons de 14-16 bits. Le traitement arithmétique des échantillons aura tendance à augmenter le nombre de bits par échantillon lors du parcours des échantillons respectifs à travers le système de traitement. Le procédé de séparation de la composante (L-R) et du signal composite du son, et de 15 démoduler la composante (L-R) séparée, peut étendre la largeur de bits de cette composante du signal, par exemple, à 20 bits. Traditionnellement, il y a deux méthodes utilisées pour déterminer les racines carrées d'échantillons numériques. Dans la première méthode, on utilise une table de consultation ou mémoire morte o les valeurs pour lesquelles on souhaite les racines carrées sont appliquées en tant que mots codés d'adresse à la mémoire morte. La mémoire morte est programmée à chaque emplacement d'adresse pour émettre la 25 racine carrée du mot codé d'adresse qui lui est appliqué. Pour tout nombre binaire de n bits(n étant pair), on sait que la racine carrée ne peut avoir que la moitié du nombre de bits du nombre, c'est-àdire n/2 bits. Dans le cas d'échantillons audio numériques de 20 bits, une mémoire morte mise en oeuvre 30 pour produire la fonction de racine carrée aura de l'ordre de 220 X 10 ou 10,48 mégabits de stockage. Le prix d'une telle mémoire morte empêche son utilisation par exemple pour des systèmes audio de télévision. La seconde méthode conventionnelle pour déterminer les 35 racines carrées d'échantillons numériques est une technique 15 20 25' 35 itérative appelée méthode de Newton. Cette méthode itère l'équation R+1 ER R - SR/ER) (1) o ER+1 est l'estimation courantede la racine carrée de la valeur de l'échantillon SR et ER est l'estimation précédente de la racine carrée. L'équation (1) est itérée jusqu'à ce que la quantité entre parenthèses converge à une valeur suffisamment faible. Le traitement de l'équation (1) nécessite la division de la valeur de l'échantillon SR par des estimations successives ER. La division d'échantillons numériques est un procédé relativement complexe qui ne se prête pas à un matériel de traitement de signaux efficace. Selon la présente invention, un appareil de racine carrée rentable est décrit qui minimise la quantité et la complexité du matériel requis. Un circuit particulièrement avantageux pour calculer la racine carrée de signaux audio numériques à bits en série en temps réel dans un extenseur BTSC est également décrit. Le montage de racine carrée selon la présente invention contient un élément de stockage pour stocker des estimations successives de la racine carrée d'échantillons numériques. Un circuit de mise au carré est couplé à l'élément de stockage pour la mise au carré des estimations. L'estimation, le carré de l'estimation respective et l'échantillon numérique dont on recherche la racine carrée sont appliqués à un moyen de combinaison qui combine l'estimation et la moitié de la valeur de l'échantillon numérique dans un premier sens de polarité à la moitié de la valeur du carré de l'estimation dans le sens de polarité opposé pour produire une autre estimation affinée de la racine carrée de l'échantillon. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention, et dans lesquels: La figure 1 donne un schéma-bloc d'un montage pour l'extension d'une composante audio comprimée dans un récepteur du son de télévision multicanaux o peut être utilisée l'invention; La figure 2 donne un schéma-bloc d'un appareil pour estimer la racine carrée d'échantillons binaires à bits en 10 série selon la présente invention; La figure 3 donne un schéma-bloc d'un appareil pour calculer la partie caractéristique d'un logarithme d'un échantillon binaire à bits en série que l'on peut utiliser dans l'appareil de la figure 2; et La figure 4 est un schéma de formes d'onde de signaux d'horloge et de commande utiles pour décrire l'appareil de la figure 2. La figure 1 illustre un montage que l'on peut utiliser dans un récepteur du son de télévision multicanaux pour 20 accomplir une extension sur bande large du signal de différence audio stéréo et o l'invention peut être avantageusement réalisée. Le signal de différence stéréo (L-R), qui peut être dérivé d'un démodulateur synchrone de modulation d'amplitude (non représenté) et qui est supposé 25 être sous le format de données échantillonnées numériques, est appliqué à la borne d'entrée 10. Ce signal est appliqué à l'entrée de multiplicande d'un multiplicateur 22 et à la borne d'entrée d'un filtre passe-bande 12. Le filtre passe-bande 12 a des fréquences inférieureet supérieurede 30 sortie respectivement de 35 Hz et 2,1 kHz, pour limiter l'énergie détectée par le détecteur de valeur quadratique moyenne à l'énergie dominante dans la plupart du matériel de programme. Le signal produit par le filtre passe-bande 12 est appliqué au détecteur 13 de valeur quadratique moyenne contenant la connexion en cascade d'un circuit de mise au carré, 14, d'un circuit de formation de la moyenne 16, et d'un circuit de formation de la racine carrée, 18. La valeur quadratique moyenne du signal filtré dans le filtre passe-bande est appliquée à un codeur 20 qui conditionne la valeur quadratique -. moyenne pour une application en tant qu'entrée de multipli:-X 5 cateur du multiplicateur 22. Le codeur 20 peut remplir différentes fonctions selon, par exemple, la forme du multiplicateur particulier 22. Si le signal audio est sous un format numérique à bits en parallèle et que le multiplicateur 22 est un multiplicateur du type à décalage et addition, le circuit 20 convertit les valeurs quadratiques moyennes en signaux de commande de décalage du mutiplicateur correspondant aux signaux de multiplicateur. Alternativement, si le signal audio est sous format numérique à bits en série et que le -multiplicateur 22 est un multiplicateur série-parallèle, l'élément 20 peut simplement être un convertisseur sérieparallèle pour transformer un échantillon multiplicateur de valeur quadratique moyenne à bits en série en un échantillon -- multiplicateur à bits en parallèle. Le circuit 14 de mise au carré met le signal appliqué par le filtre passebande 12 au carré et peut être un multiplicateur ayant ses bornes d'entrée de multiplicateur et de multiplicande couplées au filtre passe- bande 12. Alternativement, cela peut être un montage pour estimer le carré d'un signal appliqué. Le circuit 16 de formation de la moyenne est typiquement réalisé avec un filtre passe-bas. L'intervalle de pondération recommandé dans le bulletin OST n 60 est d'environ 35 ms et peut être réalisé avec un filtre du type récursif pour minimiser les éléments de stockage. Le circuit de racine carrée 18 forme l'objet de l'invention. La figure 2 est un mode de réalisation à bits en série d'un appareil pour calculer la racine carrée d'échantillons 0 T binaires à bits en série représentant le signal et sera décriteen se référant aux formes d'onde illustrées à la figure 4. On suppose que l'appareil est un circuit en complément à deux. Tel quel, le bit de poids fort des échantillons est un bit de signe ou de polarité. Les échantillons appliqués au montage de racine carrée sont supposés être tous positifs car dans l'extenseur de la figure 1, ils sont dérivés du 5 circuit de mise au carré et la racine carrée d'un nombre négatif est invalide. Cependant, dans le montage de racine carrée, des valeurs négatives peuvent être produites et il est par conséquent nécessaire de garder une trace de la polarité des échantillons à l'intérieur du circuit. Plusieurs caractéristiques du traitement de bits en série en complément à deux seront revues maintenant. D'abord, on suppose que les échantillons en complément à deux se présentent dans le temps avec le bit de moindre poids (LSB) d'abord et le bit de poids fort (MSB) en dernier. Le bit de 15 signe est un 0 ou un 1 logique pour des échantillons positifs et négatifsrespectivement. Deuxièmement, si la largeur des bits est étendue en reproduisant le bit de signe aux positions des bits de poids fort, la valeur de l'échantillon dont la largeur des bits est étendue sera la même que la valeur de l'échantillon d'origine. Troisièmement, le retard ou l'avance dans le temps d'un échantillon à bits en série de m périodes d'un bit échantillon, a pour effet de multiplier et de diviser l'échantillon retardé ou avancé par 2m respectivement, relativement à un échantillon non retardé ou non avancé. Enfin, un échantillon de N bits peut être segmenté en L-LSB de valeur variable B et (N-L) MSB de valeur variable A de manière que la valeur de l'échantillon puisse être représentée par (A+B). En se référant maintenant à la figure 4, le temps s'écoule de la gauche à la droite. La forme d'onde la plus haute désignée par H est l'horloge du système, dont les impulsions sont synchrones avec la présence des bits de l'échantillon et définit le débit binaire de l'échantillon en série. La technique générale pour calculer les racines carrées est une technique itérative et, ainsi, est une séquence 15 20 25 30 35 d'opérations identiques pour un échantillon particulier. La forme d'onde désignée par impulsion du cycle (C.P.) définit la fréquence à laquelle les itérations se produisent, une intération pour chaque impulsion de la forme d'onde C.P. Comme on le décrira ultérieurement, pour le montage d'extension de la figure 1, l'appareil de racine carrée doit simplement accomplir une itération par échantillon du signal de manière que la fréquence du cycle dans cette mise en oeuvre soit conforme avec le débit des échantillons en série. Le matériel de traitement des bits en série est en général déclenché par des signaux d'horloge e3 synchronisme avec les bits échantillons. Différentes fonctions arithmétiques nécessitent des nombres différents d'impulsions d'horloge pour accomplir les fonctions respectives. Typiquement, un agencement additionneur de bits en série pour ajouter deux échantillons à bits en série de N bits sera déclenché par au moins (N+1) impulsions d'horloge au débit binaire échantillon car la valeur maximale de la somme de deux échantillons de N bits est représentée par un échantillon de (N+i) bits. Alternativement, un circuit multiplicateur pour multiplier un multiplicande de N bits par un mutiplicateur de (N-L) bits doit être déclenché par au moins 2N L impulsions d'horloge pour accomplir la multiplication car la valeur maximale d'un tel produit est un échantillon de (2N-L) bits. Pour le système donné à titre d'exemple sur la figure 2, les éléments respectifs du circuit sont déclenchés par l'un de deux signaux d'horloge. Le premier désigné par N sur la figure 4, est un signal qui produit une salve de N impulsions par période d'impulsion de cycle. Le second,désigné par Plproduit une salve de P impulsions par période d'impulsion de cycle o P est plus important que N. En-dessous de la forme d'onde de l'horloge P, sont prévues des cases qui représentent la présence relative, dans le temps, des LSB et (N-L) MSB d'échantillons représentatifs. La forme d'onde désignée par compte (C) présente un état logique coincidant avec la présence des L-LBS pendant chaque période de cycle et est un zéro logique pour les MSB échantillons représentatifs. La forme d'onde XND tout en bas est un zéro logique pour la partie initale de chaque période de cycle et change pour un 5 un logique pendant la Nème période ou période du bit de signe et reste à son état un logique sensiblement pendant tout le restant de la période du cycle. Le signal XND est prévu pour permettre une reproduction du bit de signe. En se référant à la figure 2, l'élément de commande 70 10 produit les formes d'onde HORLOGE P, HORLOGE N, IMPULSION DE CYCLE, COMPTE et XND à partir de l'HORLOGE du système. Toute personne compétente dans le traitement de signaux numériques pourra facilement développer de tels signaux et ainsi les détails de l'élément de commande 70 ne seront pas 15 décrits. Le montage de la figure 2, à l'exclusion des éléments tracés en fantôme, montre un montage de racine carrée que l'on peut utiliser dans l'extenseur de la figure 1. L'addition des éléments montrés en tracé fantôme conditionne l'appareil pour 20 des applications plus générales. L'appareil, comprenant les éléments tracés en fantôme, accomplit des intérations de l'équation: EK+1 EK+ EK+(SR-EK2) 2-fInt(log4(SR)) (2) dans laquelle EK+1 est l'estimation présente de la racine carrée de l'échantillon SR, EK est l'estimation précédente et Int(log4(SR)) est la partie entière du logarithme en base 4 de l'échantillon S. La valeur (SREK), produite par le soustracteur 38, est appliquée au détecteur de seuil 68. Lorsque la valeur de (SR-EK) est plus faible qu'une valeur prédéterminée, ce qui indique que l'estimation est suffisamment proche de la racine carrée réelle de l'échantillon SR, le détecteur de seuil 68 produit un signal de commande qui est appliqué à une borne d'entrée de la porte ET 66 à deux entrées. Le signal impulsion du cycle est appliqué à une seconde borne d'entrée de la porte ET 66 qui développe une impulsion de sortie qui de la porte ET 66 qui développe une impulsion de sortie qui coincide avec le signal IMPULSION DU CYCLE pour indiquer que les calculs itératifs sont accomplis pour le dernier échantillon. Le signal de la porte ET 66 est appliqué au multiplexeur 32 pour admettre un nouvel échantillon dans 5 le montage pour calculer la racine carrée. Le signal de la porte ET 66 est également appliqué à divers registres dans le montage pour remettre leur contenu à zéro et réamorcer le irocédé d'itération. Le fonctionnement général du circuit de la figure 2 -I0 se oasse comme suit. Un échantillon SR est appliqué par la borne d'ENTREE au registre 34 à N étages par le multiplexeur 32. La sortie du registre 34 est couplée au soustracteur 38 par le registre à retard de compensation 36 et est également couplée à la seconde entrée de signaux du multiplexeur 32. -15 L'échantillon S est remis en circulation à travers le R registre 34 via le multiplexeur 32 de manière qu'il soit * - disponible pour une utilisation pendant chaque cycle d'itération. Lorsque l'échantillon SR de N-bits est introduit dans 2,0 le registre 34 et à chaque fois qu'il est remis en circulation dans le registre 34, il est introduit dans le registre 34 par le signal d'horloge de N impulsions HORLOGE N. A la fin de la salve d'impulsions HORLOGE N, l'échantillon est placé dans le registre avec le LSB placé 25 à l'étage de sortie. Le LSB de l'échantillon est ainsi conditionné pour être extrait du registre 34 en coincidence avec la première impulsion d'HORLOGE N pendant la salve suivante d'impulsions d'HORLOGE N. Normalement, l'estimation précédente de la racine carrée de l'échantillon SR est stockée dans le registre 44. Pendant la première itération, cette valeur est nulle. Cependant, pour toutes les estimations non nulles, l'estimation précédente EK dans le registre 44 est mise au carré dans le montage 51 de mise au carré. Les estimations EK sont * des chantillons de N bits. Dans le soustracteur 38, il est souhaitable que les N bits de poids fort de l'échantillon au carré (EK) soient soustraits de l'échantillon SR de N bits, c'est-à-dire que la précision de l'échantillon au carré de 2N bits soit la même que la précision de l'échan5 tillon SR. Comme les registres 33 et 44 sont déclenchés concurremment (au moins pendant le début de chaque cycle), l'alignement des bits de l'échantillon SR avec les N MSB de 2 R l'échantillon EK est accompli par l'interposition du K registre à retard 36 entre le registre 34 et le soustracteur 38. Les N LSB des échantillons au carré de 2N bits, EK2 appliqués au soustracteur 38, seront subséquemment rejetés. Dans le soustracteur 38, les estimations au carré à la sortie du circuit 51 de mise au carré sont soustraites de 15 l'échantillon SR pour produire les quantités (SR-EK). Les échantillons à la sortie du soustracteur 38 sont appliqués à l'additionneur 42 par le registre à retard variable 43. Le soustracteur 38 est supposé avoir un retard inhérent d'une période d'un bit d'un échantillon et on suppose pour le moment 20 que le registre à retard variable 40 produit un retard de VDMAx. La composante SR de la quantité (SR-EK) arrive à l'additionneur 42, retardée de D1 périodes de bit échantillon dans le registre 36, une période de bit échantillon dans le soustracteur 38 et VDMAxpériodes de bit échantillon dans le registre variable 40 pour un total de Dl+VDMAx+l périodes de bit échantillon. La moitié de la valeur de (SR-EK) doit être ajoutée à la valeur de l'estimation précédente EK du registre 44 dans l'additionneur 42. L'échantillon EK du registre 44 est par conséquent appliqué à l'additionneur 42 par le registre à retard de compensation 46 de manière que le LSB de la valeur EK se produise à l'additionneur 42 à une période de bit échantillon après le LSB de la quantité (S-EK2). Par conséquent, le registre 46 est conçu pour appliquer, aux échantillons EK un retard de Di+VDMAx+2 périodes de bit échantillon, de manière que les échantillons EK et (S-EK) appliqués à l'additionneur 42 soient au rapport de 1:. 20 25 30 35 Comme on l'a décrit, l'additionneur 42 produit des échantillons EK+l qui correspondent aux valeurs E = E + (S -EK2) K+l K REK (3) Les itérations de cette équations convergeront vers les valeurs de racine carrée des échantillons SR en relativement peu d'itérations pour des valeurs de l'échantillon de 0 Le terme "1" dans l'exposant provient du facteur dans l'équation (3). L'exposant est un nombre entier car il contient le nombre entier 1 plus la partie entière de logarithme de l'échantillon SR, uniquement. En réalité, les valeurs (SR-EK2) sont multipliées par l'inverse de multiples de deux ce qui peut être accompli en avançant, dans le temps, les positions de bits des quantités échantillons (SR-EK2) relativement à la position des bits des estimations EKK'2 La multiplication des quantités échantillons(SR-EK2) par 2 élevé à l'exposant négatif [INT(log4(SR +i] est accomplie dans le registre à retard variable 40 qui réduit sélectivement le nombre d'étages de retard en réponse aux signaux de commande produits par le verrouillage 64. Les signaux de commande du registre à retard variable 40 sont développés comme suit. On sait que la partie entière du logarithme en base deux d'un nombre binaire correspond à un de moins que le chiffre de la position du bit de poids fort présentant un état un logique en comptant à partir du LSB. Par exemple, la partie entière du logarithme en base 2 de l'échantillon de huit bits représentant- le nombre 31 (00011111) est quatre (un de moins que la position de bit 5 qui est le 1 de poids fort). Afin de déterminer la caractéristique ou partie entière du logarithme en base 2 des échantillons S il est par conséquent simplement nécessaire de compter les positions de bits de l'échantillon ayant des états logiques un. La partie entière du logarithme en base 4 de l'échantillon SR est déterminée en divisant la partie entière du logarithme en base 2, de l'échantillon, par 2. Sur la figure 2, l'échantillon SR est appliqué à l'élément 58 qui l'examine pour déterminer la position du bit ayant l'état logique un de poids fort, et produit une sortie binaire représentant un de moins que cette valeur. La sortie binaire de l'élément 58 est divisée par 2 dans l'élément 60 pour produire la partie entière du logarithme en base 4 de 10 l'échantillon SR. Cette valeur est appliquée au codeur 62 qui peut être une table de consultation (mémoire morte) programmée pour produire les signaux de commande pour le registre à retard variable 40 pour choisir l'intervalle de retard requis. Ceux qui sont compétents en la matière du 15 traitement numérique noteront que la fonction de division par deux de l'élément 60 peut être programmée dans le codeur 62. Alternativement, la fonction de division par deux peut être totalement éliminée aux dépens du temps de convergence. Les signaux de commande sont stockés dans le 20 verrouillage 63 sous la commande du signal XND quand tous les bits échantillonsont été examines. Les signaux de commande sont transférés dans le verrouillage 64 sous la commande du signal IMPULSION CYCLE de manière qu'ils soient disponibles pour le registre à retard variable pendant la totalité de la 25 période du cycle suivant lorsque la contribution de l'échantillon respectif est appliquée au registre 40. Les détails du montage 51 de mise au carré seront maintenant décrits. Les carrés des estimations précédentes n'ont pas à être calculés à la pleine précision. Ainsi, on 30 peut réaliser une certaine économie de matériel en estimant les valeurs des carrés de EK. Les échantillons estimés respectifs EK peuvent être représentés par les valeurs (A+B) décrites ci- dessus. Les carrés exacts de ces valeurs sont A +2AB+B2. Pour déterminer les carrés exacts, il faut un multiplicateur de N x N bits. Cependant, une bonne approximation du carré peut être réalis en calculant les valeurs A +2AB qui sont erronéesde la quantité correspondant a B Le carré d'un nombre de N bits est un nombre de 2 N bits. Si le nombre au carré de 2N bits est retronqué en un nombre de N bits, la portion de 5 l'échantillon au carré qui est perdue par cette troncation correspond sensiblement à la valeur de B2 Ainsi, l'estimation du carré à la valeur de A2+2AB n'introduira pas une erreur sensible et peut être accomplie, dans ce cas, avec un multiplicateur de N x (N-L) bits o L est le nombre de bits jo représentant la valeur B. Le montage de mise au carré contient le registre 44, le verrouillage en parallèle 48, l'additionneur 52, la porte ET 54 et le multiplicateur 50 qui peut être un multiplicateur série/parallèle 74LS384 commercialisé par Texas Instruments Inc., Dallas, Texas, E.U.A. Dans ce cas, il y a huit bits de 15 multiplicateur d'entrée en parallèle avec pour résultat des estimations au carré de (N+8) bits. Le registre 44 est segmenté en deux parties A et B respectivement de (N-L) bits et L bits. Au début d'une période du cycle, le segment A contient les (N-L)MSB de 20 l'échantillon d'estimation EK de N bits et le segment B contient leS L LSB de l'échantillon EK. Les (N-L) MSB, K, représentant lavaleur A de l'échantillon ayant pour valeur (A+B), sont appliqués par les orifices de sortie en parallèle au verrouillage 48 qui stocke les (N- L) MSB et les applique pendant la durée d'une période d'un cycle aux connexions d'entrée en parallèle du multiplicateur série/parallèle 50. La totalité de l'échantillon E de N bits correspondant à la K valeur (A+B) est alors introduite, par bitsen série, à une entrée de l'additionneur 52 et une entrée de la porte ET 54. La porte ET 54 est validée par le signal COMPTE pour ne laisser passer que les L LSB de l'échantillon vers une seconde entrée de l'additionneur 52. L'additionneur 52 émet un échantillon, à bits en série, correspondant à la valeur (A+2B), qui est appliqué à l'entrée en série du multiplicateur série/parallèle 35 50. En réponse aux valeuiA et A+2B appliquées respectivement I5 aux orifices d'entrée en parallèle et en série, le rmultiplicateur 50 produit les estimations de EK égales à A +2AB. Dans le mode de réalisation illustré, les échantillons E sont segmentés en 12 LSB et 8 MSB. Le produit A2+2AB a par K conséquent N+(N-L) ou 28 bits. Relativement à la première impulsion d'horloge du cycle, le produit est retardé d'une période d'un bit du fait du retard d'un bit dans l'additionneur 50. Ainsi, les 20 MSB des produits A 2+2AB arrivent au soustracteur 38 en étant retardés de neuf périodes d'un bit. 10 Dans cet exemple, le registre à retard de compensation 36 doit par conséquent produire un retard de neuf périodes d'un bit échantillon. Selon le multiplicateur particulier choisi, il peut être requis de continuer à déclencher le multiplicateur pendant une 15 certaine période après que la totalité de l'échantillon en série y a été introduite (neuf périodes de bit échantillon dans l'exemple ci-dessus). Pendant cet intervalle, il peut également être nécessaire de reproduire le bit de signe de l'échantillon qui est multiplié. Pour effectuer la reproduction, 20 le registre 44 est configuré pour avoir un verrouillage transparent 44a couplé à sa sortie. Le verrouillage transparent dans ce cas est commandé par le signal XND et laisse passer, sans modification,les bits ayant passé par le registre 44 lorsque le signal XND est à un état logique bas. Cependant, 25 lorsque le signal XND passe à un état logique un (lorsque le bit de signe est présent à la sortie en série du registre 44), le verrouillage 44a capture le bit de signe et continue à émettre son état logique pendant toute la période o le signal XND reste à l'état logique un, reproduisant efficacement le 30 bit de signe. Le verrouillage transparent 44a peut être semblable au type désigné par SN 74LS373 qui est commercialisé par Texas Instruments Inc. Pendant un cycle particulier, le registre 44 applique l'estimation de EK en bits en série au multiplicateur 50 et est chargé, en bits en série, de l'estimation EK+I. Cependant, 10 1- 5 20 30 35 lorsque le registre 44 commence à introduire l'estimation EK K dans le multiplicateur 50, l'estimation EK+1 n'est pas encore disponible à l'entrée du registre 44 à cause du retard subi par les composants contribuant à EK+1, par exemple,dans le registre 46 et l'additionneur 42. Pour que l'estimation EK+1 soit chargée dans le registre 44 avec une justification appropriée des bits pour application au multiplicateur 50 au début du cycle subséquent, le registre 44 doit être déclenché par un nombre d'impulsions dépassant le nombre d'étages de retard dans le registre. Par conséquent, le registre 44 est déclenché par HORLOGE P. Dans le mode de réalisation donné à titre d'exemple sur la figure 2, le retard dans le registre 46 est de 18 impulsions d'horloge, deux plus sept retards pour VDMAX et neuf retards pour D1. L'additionneur 42 contribue à un retard d'une période d'un bit supplémentaire. Ainsi, l'HORLOGE P doit produire une salve de 20+18+1 ou 39 impulsions d'horloge. L'information est introduite dans le registre 44 pendant les 19 impulsions initiales d'HORLOGE P. Cette information correspond aux LSB de l'échantillon au carré EK2. Ces bits sont introduits à travers le registre 44 et supprimés de l'extrémité pour effectuer la troncation de l'échantillon au carré. (Les bits échantillons sont perdus en vertu du verrouillage transparent 44a qui bloque la sortie du registre 44 après N impulsions d'horloge). La figure 3 montre un circuit particulier pour déterminer le logarithme en base 2 des échantillons SR. Ce circuit fonctionne pour des échantillons ayant des valeurs entre zéro et un, ainsi on suppose que le système de la figure 1 reçoit des échantillons, S, ayant des valeurs de - 1 Pour des nombres plus petits que un, la partie caractéristique du logarithme en base 2 correspond à la position de bit du premier bit après le point binaire qui présente un état un logique. Le point binaire dans ce cas se produit entre le MSB et le bit N-1. La partie caractéristique ou entière du logarithme peut par conséquent être déterminée en comptant le nombre de zéros logiques dans les échantillons SR entre le dernier bit un logique s'étant présenté et le point binaire. Sur la figure 3, le comptage est accompli par un compteur 80 de cinq bits, déclenché par HORLOGE N. Les échantillons SR sont appliqués à la borne d'entrée de données 10 d'une bascule ou flip-flop 82 du type "D", dont la sortie est couplée à la commande de remise à zéro du compteur 80. La bascule 82 est déclenchée par le complément d'HORLOGE N qui est produit par l'inverseur 81. Dans cet agencement, le compteur 80 compte les impulsions d'HORLOGE N jusqu'à ce qu'un bit un logique se produise dans l'échantillon SR qui établit la bascule 82 et en conséquence remet le compteur 80 à zéro. Le compteur 80 est par conséquent remis à zéro à chaque bit un logique qui se présente dans l'échantillon appliqué. A la fin de la salved'imnpulsions HORLOGE N, le compteur 80 contient une valeur de compte qui est équivalente au nombre de zérosdans l'échantillon SR se présentant après le bit un logique de poids fort. Il faut cependant noter que le compteur 80 compte un zéro supplémentaire correspondant au bit de signe donc, en réalité, le compte correspond à la 25 position du premier bit un logique après le point binaire, qui est la valeur souhaitée. Le compte à la sortie du compteur 80 est un échantillon à bits en parallèle correspondant à la partie entière (base 2) du logarithme de l'échantillon SR et il est appliqué au circuit diviseur par deux 83. Le circuit diviseur par deux 83 transforme la caractéristique du logarithme (base 2) en caractéristique du logarithme(base 4) et peut être réalisé par un simple décalage de bits câblé. La sortie du circuit diviseur par deux est appliquéeà un verrouillage à bits en 35 parallèle 84 qui est chargé de la caractéristique à la fin - f : à- A: 0 ::;D: 0 0:::: a: :::: -: R:; 0--:: : : f: 0 0: Z ::: Dé:: :0 :::: es: :: S; v \ DE X ::: : f j;-S: :- 10 R -:: R f V:: S; : | - > : : f: D: : - ': ES - - 15 j: :: : R: :: f - s: 0 0 " 0 200 g g ,, R R s C:V- f.s : z n;0:. kit: 0 0 -25 f 9 A, :: :0:: d-.' : i D;., : 7,, 30 :,: à- S ::,;0:;, SS-, - - - :.. -. 0;035: ç,;. T x D. D: 0 -, f -: 7 -. : 0 -. -:: * 0 ', E A? _, -: : t de l'échantillon SR par le signal de commande XND. Le signal XND peut être retardé par un élément à retard 85 pour produire un temps suffisant pour que le compte atteigne le verrouillage 84 avant qu'il ne soit déclenché pour stocker la caractéristique. La sortie du verrouillage 84 est par exemple couplée au codeur 62. Dans l'appareil extenseur de la figure 1, on suppose que les échantillons numériques (L-R) se produiront à une fréquence d'environ 300 kHz. La largeur de bande del'information des échantillons (L-R) est cependant normalement limitée à 20 kHz. Après passage à travers le circuit 14 de mise au carré et le circuit 16 de formation de la moyenne, les échantillons au carré et en moyenne sont encore limités à une largeur de bande de moins de 1 kHz. Par suite, les échantillons appliqués au montage de racine carr éene changent pas de manière appréciable sur de nombreuses périodes d'échantillon. En conséquence de cela, l'horloge IMPULSION de cycle du montage de racine carrée de la figure 2 peut être établie à la fréquence d'échantillons et il n'est pas nécessaire d'itérer le calcul de la racine carrée de chaque échantillon successif SR. Ainsi, pour former le montage de racine carrée de la figure 2 dans l'appareil de la figure 1, le détecteur de seuil 68 et le multiplexeur 32 peuvent être éliminés. Les itérations des échantillons d'entrée SR changeant lentement se produiront de manière inhérente du fait du débit relativement rapide des échantillons en comparaisonde la largeur de bande de l'information d'échantillon. En se référant de nouveau à la figure 2, un autre mode de réalisation est indiqué par la flèche 31 en tracé fantôme. Dans ce mode de réalisation, l'estimation SOR (EK+i) à la sortie de l'additionneur 42 est appliquée au circuit logarithmique 58 plutôt que les échantillons d'entrée SR. Un autre changement est souhaitable, bien qu'il ne soit pas absolument nécessaire,et c'est l'élimination du circuit diviseur par deux 60. Dans ce mode de réalisation, le fonctionnement des éléments du circuit reste le même que celui décrit ci-dessus mais la fonction d'itération est changée. L'équation qui est itérée est exprimée par EK+l EK + (SR - EK2) 2-INT(log2(EK)) (4) Toute personne compétente en la technique du traitement de signaux numériques pourra facilement développer d'autres modes de réalisation dans l'esprit de l'invention. Par exemple, 10 un processeur de racine carrée à bits en parallèle peut être assemblé par substitution d'un additionneur et d'un soustracteur de bits en parallèle aux éléments 42 et 38, d'un appareil de mise au carré de bits en parallèle au circuit 51 et d'un décaleur de bits en parallèle au registre à retard variable 40, 15 et substitution des verrouillages aux registres lorsque cela est nécessaire. De plus pour certaines applications, il peut être souhaitable de détecter la présence de sommes négatives à la sortie de l'additionneur 42. Pour les sommes négatives, les 20 valeurs de sortie SOR peuvent être établies à zéro, et les valeurs appliquées au registre 44 peuvent être établies à une valeur prédéterminée telle que . 10 15 25 30 35 REVENDI CAT IONS 1. Appareil pour calculer les racines carrées d'échantillons binaires, du type comprenant une borne d'entrée pour fournir lesdits échantillons binaires, caractérisé par un moyen de stockage (44) ayant une borne d'entrée et une borne de sortie, pour y stocker des échantillons; un moyen de combinaison d'échantillons(42) ayant une première borne d'entrée couplée à la borne de sortie dudit moyen de stockage, et une borne de sortie couplée à la borne d'entrée dudit moyen de stockage et ayant une seconde borne d'entrée; un moyen de mise au carré (48,50,52) couplé à la borne de sortie dudit moyen de stockage pour produire des échantillons ayant des valeurs correspondant aux carrés des échantillons appliqués, et ayant une borne de sortie; un moyen faisant la différence des échantillons (38) ayant des première et seconde bornes d'entrée qui sont cOuplées à ladite borne d'entrée et l'autre borne de sortie dudit moyen de mise au carré, respectivement, et ayant une borne de sortie; et un moyen de couplage (câble de EK+) de la borne de sortie dudit moyen faisant la différence des échantillons à la seconde borne d'entrée dudit moyen de combinaison de signaux. 2. Appareil selon la revendication 1 caractérisé en ce que le moyen précité de couplage comprend: un moyen couplé entre le moyen de combinaison d'échantillons et le moyen faisant la différence des échantillons et ayant une borne d'entrée de commande, pour changer la signification des bits des échantillons appliqués en réponse à un signal de commande; un moyen couplé à ladite borne d'entrée pour produire lesdits signaux de commande correspondant aux caractéristiques du logarithme (base 2) des échantillons binaires; et un moyen pour coupler lesdits signaux de commande à ladite borne d'entrée de commande. 3. Appareil selon la revendication 2 caractérisé en ce que le moyen changeant la signification des bits effectue une multiplication d'échantillons qui lui sont appliqués par un facteur de 2 exp[INT(log4(SR)] o SRest la valeur des échantillons binaires respectifs appliqués à ladite borne d'entrée et INT désigne la partie entière de log4(SR). 4. Appareil selon la revendication 1 caractérisé en ce 10 que le moyen de couplage précité comprend: un moyen couplé entre le moyen de combinaison d'échantillons (42) et le moyen faisant la différence des échantillons (38) et ayant une borne d'entrée de commande, pour changer la signification des bits des échantillons 15 appliqués en réponse à un signal de commande; un moyen couplé à la borne de sortie du moyen de combinaison de signaux (42) pour produire lesdits signaux de commande, correspondant à la caractéristique du logarithme (base 2) des échantillons produits par ledit moyen de 20 combinaison; et un moyen pour coupler lesdits signaux de commande à ladite borne d'entrée de commande. 5. Appareil selon la revendication 1 o ledit appareil traite des échantillons binaires à N bits en série (N étant un nombre entier), caractérisé en ce que le moyen de stockage comprend un moyen formant registre à décalage des bits en série,agencé pour charger les échantillons à bits en série et segmenter les échantillons de N bits en L LSB et (N-L) MSB (L étant un nombre entier), ledit moyen formant registre à décalage ayant la possibilité d'émettre en parallèle les (N-L) MSB des échantillons de N bits et ayant une borne de sortie à bits en série pour émettre les échantillons de N bits à bits en série. 6. Appareil selon la revendication 5 caractérisé en ce 35 que le moyen précité de mise au carré comprend: un multiplicateur série-parallèle ayant un orifice - d'entrée à bits en parallèle et un orifice d'entrée à bits en série, et ayant un orifice de sortie couplé au moyen faisant la différence des échantillons; un moyen pour coupler lesdits (N-L) MSB entre le moyen de stockage et l'orifice d'entrée à bits en parallèle; et un moyen pour coupler l'orifice d'entrée à bits en série du multiplicateur série-parallèle à la borne de sortie à bits en série du moyen formant registre à décalage. : 7. Appareil selon la revendication 6 caractérisé en ce que le moyen précité pour coupler la borne de sortie du moyen faisant la différence des échantillons à la seconde borne d'entrée du moyen de combinaisons des signaux comprend un registre à décalage en série ayant des bornes d'entrée et 15 de sortie qui sont couplées respectivement aux moyens faisant la différence et de combinaison. 8. Appareil selon la revendication 7 caractérisé en ce que le registre à décalage en série couplé entre les moyens faisant la différence et de combinaison contient de plus un 20 orifice d'entrée de signaux de commande et en ce que le registre à décalage en série produit un retard variable en réponse aux signaux de commande appliqués à l'orifice d'entrée de signaux de commande. 9. Appareil selon la revendication 8 caractérisé en ce Z5 que le moyen précité pour coupler la borne de sortie du moyen faisant la différence des échantillons au moyen de combinaison d'échantillons comprend de plus un moyen, couplé à ladite borne d'entrée pour appliquer des échantillons binaires, pour produire un signal correspondant 30 à la partie caractéristique du logarithme (base 2) des échantillons binaires; et un moyen, couplé audit moyen pour produire la partie caractéristique, pour produire lesdits signaux de commande pour commander le retard du registre à décalage en série. 10. Appareil selon la revendication 8 caractérisé en ce que le moyen précité pour coupler la borne de sortie du moyen faisant la différence des échantillons au moyen de combinaison d'échantillons comprend de plus: un moyen, couplé à la borne de sortie dudit moyen de combinaison d'échantillons,pour produire un signal correspondant à la partie caractéristique du logarithme (base 2) des échantillons binaires; et un moyen couplé au moyen pour produire la partie caractéristique, pour produire les signaux de commande pour contrôler le retard du registre à décalage en série. 11. Appareil pour estimer la racine carrée d'un échantillon binaire,du type comprenant: une borne d'entrée d'échantillon pour appliquer ledit 15 échantillon binaire; caractérisé par un moyen de stockage (44) ayant une borne d'entrée et une borne de sortie, pour stocker un échantillon correspondant à une estimation de la racine carrée dudit échantillon binaire; un moyen de mise au carré des échantillons (52,50,48) ayant une borne de sortie, un borne d'entrée couplée à la borne de sortie dudit moyen de stockage, pour produire des échantillons représentant les carrés des estimations produites par ledit moyen de stockage; un moyen de combinaison d'échantillons (38,40,42) couplé à ladite borne d'entrée d'échantillon et aux bornes respectives de sortie desdits moyens de stockage et de mise au carré pour combiner ladite estimation, le carré de ladite estimation et ledit échantillon binaire au rapport de 30 2:(-)1:1; et un moyen (câble de EK+) pour coupler les échantillons combinés dudit moyen de combinaison à la borne d'entrée dudit moyen de stockage.