FR 2608337 A1 19880617 FR 8617499 A 19861215 -1- Equipements de multiplexage et démultiplexage numériques de paquets de longueurs différentes La présente invention concerne un équipement de multiplexage recevant des paquets, dites trames HDLC, ayant des longueurs différentes et convoyés par des canaux numériques ayant un débit faible pour retransmettre en série les paquets reçus dans une unique voie numérique sortante ayant un debit élevé. L'invention concerne également un équipement de démultiplexage recevant des paquets ayant des longueurs différentes et convoyés par une unique voie numérique entrante ayant le débit élevé pour retransmettre les paquets dans des canaux sortants destinataires ayant le débit faible. I1 est à noter, dès maintenant, que l'invention a trait à des paquets ayant des longueurs différentes et à des opérations de multiplexage et démultiplexage ne modifiant pas le contenu et donc la longueur de chaque paquet; un paquet transmis dans un canal entrant respectif ou dans la voie de paquet entrante est retransmis intégralement dans la voie de paquet sortante ou dans un canal sortant respectif. Par ailleurs, les débits des canaux et des voies sont constants. Les équipements de multiplexage et démultiplexage selon l'invention et définis ci-dessus, sont destinés à raccorder dans un commutateur numérique pour réseau numérique a intégration de services (RNIS) des lignes d'abonné numériques bidirectionnelles constituées chacune par un canal entrant et un canal sortant à une unité spécialisée de traitement de paquets constituant une interface entre les lignes d'abonné et le réseau. Actuellement, une unité de traitement ne peut traiter, l'aide d'un microprocesseur, les paquets relatifs qu'à au plus deux lignes numériques d'abonné auxquelles elle est directement reliée. Sachant que le trafic dans ces lignes est relativement faible et que l'unité de traitement est capable de gérer un grand nombre de paquets d'une même ligne, il en résulte que le coût de raccordement d'une ligne d'abonné au réseau est très élevé, coût dû en particulier à celui de l'unité de traitement. -2- La présente invention vise à pallier l'inconvénient précité en mettant à profit d'une part, que le trafic des informations dans les lignes d'abonné demeure relativement faible, en pratique de l'ordre de quelques paquets par seconde seulement, et d'autre part,. qu'une unité de traitement de paquets est largement sous-utilisée selon la technique antérieure et est capable de traiter un nombre élevé de paquets dans la mesure o ceux-ci sont transmis en série dans une même voie numérique à l'unité de traitement. L'invention a ainsi pour but de fournir des équipements de multiplexage et démultiplexage de paquets permettant de relier des lignes numériques d'abonné en nombre élevé, supérieur à deux, à une unique unité de traitement de paquets. A cette fin, un équipement de multiplexage relié à une pluralité de canaux numériques entrants ayant un même débit faille convoyant chacun des paquets de longueurs différentes pour retransmettre en série les paquets dans une voie numérique sortante, est caractérisé en ce qu'il comprend des moyens pour multiplexer à division du temps les canaux entrants par groupe de bits en nombre prédéterminé dans des intervalles de temps de trames d'une voie multiplex ayant un débit élevé, et des moyens pour regrouper consécutivement les groupes de bits de chaque paquet transmis par la voie multiplex en vue de transmettre en série les paquets regroupés dans la voie sortante selon l'ordre chronologique des paquets transmis dans la voie multiplex; et un équipement de démultiplexage relié à une voie numérique entrante convoyant en série des paquets de longueurs différentes destinés respectivement à des canaux numériques sortants ayant un même débit faible pour retransmettre les paquets respectivement dans les canaux sortants, est caractérisé en ce qu'il comprend des moyens pour séparer les paquets dans la voie entrante en fonction de leur destination afin de délivrer les paquets destinés aux canaux sous la forme de groupes ayant des bits en nombre prédéterminé respectivement pendant des intervalles de temps de trames d'une voie multiplex ayant un débit élevé et des moyens pour démultiplexer à division du temps la voie multiplex en lesdits canaux sortants. Selon l'invention, dans l'équipement de multiplexage, les moyens- pour multiplexer sont classiques et permettent de - 3 - transmettre dans une voie multiplex unique, les paquets provenant des différents canaux entrants. La seconde condition imposée par le raccordement à l'unité de traitement de paquets, à savoir la mise en série des paquets, eút réalisée à l'aide des moyens pour regrouper, et plus précisément à l'aide de moyens pour mémoriser inclus dans les moyens pour regrouper et comportant autant de sous-mémoires que de canaux entrants afin de retransmettre en série les paquets complets des canaux dans la voie sortante au fur et à mesure de leur arrive. Ainsi, selon une caractéristique de l'invention, les moyens pour regrouper comprennent des premiers moyens reliés à la voie multiplex pour détecter les débuts et les fins des paquets transmis dans les canaux entrants multiplexés dans la voie multiplex, des moyens pour mémoriser les données des canaux entrants transmis par la voie multiplex, des moyens synchrones avec la fréquence de bit de la voie multiplex pour écrire systématiquement les données des canaux entrants dans les moyens pour mémoriser au fur et à mesure de leur transmission dans la voie multiplex, et des moyens synchrones avec la fréquence de bit de la voie sortante pour lire sélectivement chaque paquet regroupé parmi les données écrites dans les moyens pour mémoriser en fonction des début et fin détectés du paquet regroupé, afin de transmettre en série le paquet regroupé lu dans la voie sortante. Par analogie, les moyens pour séparer dans l'équipement de démultiplexage effectuent des opérations réciproques à celles des Z5 moyens pour regrouper. Selon une autre caractéristique de l'invention, les moyens pour séparer comprennent des premiers moyens reliés à la voie entrante pour détecter les débuts et les fins des paquets transmis dans la voie entrante, des moyens pour mémoriser au moins les paquets transmis par la voie entrante, des moyens synchrones avec la fréquence de bit de la voie entrante pour écrire les paquets dans les moyens pour mémoriser au fur et à mesure de leur transmission par la voie entrante, et des moyens synchrones avec la fréquence de bit de la voie multiplex pour lire systématiquement les moyens pour mémoriser 2 raison d'un groupe de bits d'un paquet écrit, pendant l'intervalle de temps respectif de la voie multiplex. -4- Ainsi, selon l'invention, les équipements de multiplexage et démultiplexage ne traitent pas les paquets en fonction des informations proprement dites qu'ils contiennent, mais uniquement en dépendance d'une part, de leur origine et destination indiquées par des adresses de canal résultant directement des multiplexages numériques du type MIC dans les voies multiplex des deux équipements, d'autre part, de leur longueur qui est, selon l'invention, signalée pour chaque paquet, aussi bien dans les canaux entrants que dans la voie de paquet entrante par des drapeaux d'ouverture et de fermeture normalisés encadrant le paquet. Le premier bit "0" du drapeau d'ouverture et le dernier bit "0" du drapeau de fermeture sont détectés pour indiquer le début et la fin du paquet de manière à regrouper les groupes de bits d'un paquet dans la voie multiplex en un paquet dans la voie sortante pour l'équipement de multiplexage, et à séparer les paquets des canaux dans la voie entrante et à diviser chaque paquet séparé en des groupes de bits multiplexés chacun avec des groupes de bits des autres canaux sortants dans la voie multiplex pour l'équipement de démultiplexage. Z0 D'autres avantages et caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante de plusieurs réalisations préférées de l'invention en référence aux dessins annexés correspondants dans lesquels: - la Fig.1 est un blocdiagramme schématique d'équipements de Z5 multiplexage et démultiplexage selon l'invention; - la Fig.2 montre des paquets transmis dans un canal a débit faible entrant dans l'équipement de multiplexage, ou sortant de l'équipement de démultiplexage, et répartis en groupe de bits dans une voie multiplex; - la Fig.3 montre des paquets de canaux multiplexés dans une voie de paquet à débit élevé sortant de l'équipement de multiplexage ou entrant dans l'équipement de démultiplexage; - la Fig.4 est un blocdiagramme d'une base de temps commune aux équipements de multiplexage et démultiplexage; - la Fig.5 est un bloc-diagramme d'un circuit de détection de début et fin de paquet entrant inclus dans un multiplexeur de paquets de l'équipement de multiplexage; - 5- - la Fig.6 est un bloc- diagramme d'un circuit de gestion et stockage des paquets des canaux entrants inclus dans le multiplexeur de paquets; et - la Fig.7 est un bloc-diagramme d'un circuit de gestion et stockage de paquets inclus dans un démultiplexeur de paquets de l'équipement de multiplexage. Comme montré schématiquement à la Fig.1l, un équipement de multiplexage EM selon l'invention comprend principalement un multiplexeur de canaux numériques MC et un multiplexeur de paquets MP. Le multiplexeur MC reroit en parallèle K canaux numériques entrants CE0 à CEK1 ayant un même débit faible prédéterminé d et transmettant chacun des paquets de données ayant des longueurs différentes a priori; les paquets dans un même canal sont espacés par des intervalles de "silence", c'est-àdire des intervalles vides de données, a priori de longueurs quelconques. Les canaux CE0 à CEK_1 sont multiplexés à division du temps dans le multiplexeur MC, d'une manière classique, par groupes de 8 bits, c'est-àdire octet par octet, dans une voie multiplex intermédiaire MUXE entrant dans le multiplexeur MP. La voie MLTXE est une voie-MIC classique ayant un débit élevé D = d x K et offrant une trame récurrente ayant K intervalles temporels consécutifs IT0 à ITK_1 occupés respectivement par des groupes de 8 bits des canaux entrants CE0 à CEK_1- Le multiplexeur de paquets MP détecte chacun des paquets délivrés par les canaux CE0 à CEKi1 et. transmis par la voie MUXE, et en particulier, détecte le début et la fin de chaque paquet afin de regrouper consécutivement les groupes de 8 bits, dits octets, dans chaque canal, et plus particulièrement dans chaque paquet, dans une mémoire tampon de stockage. Chaque paquet ainsi reconstitué est retransmis en série dans une voie de paquet unique sortante VPS ayant un débit DV égal ou inférieur au débit D. Les paquets sont ainsi transmis en série dans la voie VPS au fur et P mesure de leur arrivée dans l'équipement de multiplexage EM et par ordre croissant des indices formant adresses de canal, O à K-1, des canaux CE0 à CEK1 lorsque des paquets arrivent en même temps. -6- Un équipement de démultiplexage ED selon l'invention effectue essentiellement deux opérations réciproques de celles accomplies par l'équipement de multiplexage EM. Une première opération effectuée dans un démultiplexeur de paquets DP consiste à démultiplexer des paquets de données transmis par une voie de paquet unique entrante VPE au débit DV démultiplexeur de canaux DC. Par ailleurs, les équipements EM et ED comprennent en commun une base temps générale BT destinée à produire différents signaux d'horloge à partir d'une horloge maîtresse stable ayant une fréquence, par exemple égale è 2w, multiple entière de la fréquence de bit w dans les voies multiplex au débit élevé D. Afin de fixer des idées, l'équipement de multiplexage EM, puis l'équipement de démultiplexage DP sont décrits en référence è une réalisation pratique dans laquelle les canaux entrants et sortants sont au nombre de 32, CE0 à CE31 et CSO à CS31, ont un dSbit faible de d = 16 kbit/s, et constituent K = 32 lignes numériques bidirectionnelles d'abonné desservant des installations télématiques d'abonné dans le cadre d'un réseau numérique a intégration de services (RNIS). Le trafic de données dans de telles voies est relativement faible, c'est-à-dire les intervalles de silence sont prépondérants dans chaque canal, et seulement un petit nombre statistiquement faible de canaux convoient en même temps des paquets. Chaque paquet est constitué par une trame HDLC (de l'américain "High Level Data Link Control") normalisée selon l'avis X25 du CCITT (Comité Consultatif International Télégraphique et Téléphonique), livre jaune, fascicule VIII.2, Novembre 1980. I] est à noter que la signification des données contenues dans les paquets importe peu pour l'invention, le début et la fin de chaque paquet --7- étant seuls d'intérêt pour multiplexer les paquets selon l'invention; à ce sujet, il convient également de remarquer qu'un groupe de 8 bits ou octet de données multiplexé dans le multiplexeur MC ne constitue pas, a priori, un octet supportant une information significative au sens propre du terme, et est déterminé uniquement par un groupement de huit bits d'un canal accompli par la base de temps, sans une quelconque considération de l'information contenue dans les paquets. Un paquet comprend un nombre quelconque de bits de données, qui n'est pas obligatoirement un nombre multiple entier de huit. Selon la réalisation pratique, un paquet transmis dans un canal CE0 à CE31, CS0 à CS31 est toujours accompagné d'un drapeau d'ouverture précédant le paquet, et d'un drapeau de fermeture succédant au paquet, comme montré à la Fig.2. La présence de ces deux drapeaux facilite la détection des paquets, comme on le verra par la suite. Un drapeau est un octet de valeur 7E en code hexadécimal, soit la séquence de bits "01111110". Comme il est connu, un paquet transmis ne contient pas de séquence ayant plus de cinq bits "1" consécutifs, c'est-à-dire pour toutes séquences de données à transmettre comportant plus de cinq bits "1", un bit de bourrage "0" est inséré après une séquence de cinq bits "i" afin de s'assurer qu'un drapeau n'est pas simulé dans un paquet. En réception, le contenu du paquet est examiné afin d'éliminer tout bit "0" qui suit immédiatement cinq bits "1" consécutifs. En outre, selon la réalisation pratique, chaque intervalle de silence entre drapeau de fermeture et drapeau d'ouverture de deux paquets dans un canal temporairement inactif est signalé par un état permanent à "1", afin de se conformer à un protocole dit LAP D de raccordement d'installation d'abonné d'un réseau RNIS; cependant,- selon une autre variante, à la place de bits "1", les intervalles de silence peuvent comprendre des drapeaux successifs. Les canaux entrants et sortants sont synchronisés en phase grâce à l'horloge maitre HM incluse dans la base de temps BT et produisant un signal d'horloge 2w à la fréquence 2(32 x 16) = 1024 kHz correspondant au double du débit D = 512 kbit/s des voies multiplex MUXE et MUXS. En effet, selon la réalisation pratique, chaque installation d'abonné comprend un 8- circuit pour récupérer l'horloge à 16 kHz à partir du flux de bits transmis dans le canal sortant respectif CS0 à CS31' Cependant, selon une autre variante, les canaux peuvent être asynchrones, et dans ce cas, le multiplexeur MC comprend en entree, pour chaque canal entrant CE0 à CEK1i, un circuit de synchronisation asservi par la base de temps. Chacune des voies multiplex entrante MUXE et sortante MUXS est une voie MIC classique, au débit de 512 kbit/s, comportant des trames de type MIC ayant chacune 32 intervalles temporels ITO IT31 respectivement assignés à des groupes de 8 bits ou octets délivrés par les canaux entrants CEO à CE31 et fournis aux canaux sortants CS0 à CS31, respectivement. Chaque trame MIC a une durée de 8/16 = 500 ps, chaque intervalle de temps a une durée de 500/32 = 15,625 ps, et chaque bit dans la voie multiplex occupe un intervalle élémentaire égal à 1,95 ps. Le multiplexeur de canaux MC réalise un multiplexage classique tel qu'un octet du canal CE est o inséré pendant l'intervalle ITO, un octet du canal CE1 est inséré pendant l'intervalle IT1, et plus généralement, un octet du canal CEk est inséré pendant l'intervalle ITk de chaque trame MIC de la voie MUXE, o k est entier compris entre O et K-1 = 31. La voie sortante de paquet VPS a un débit égal à DV = D/2 = 256 kbit/s et retransmet les paquets HDLC détectés dans les canaux entrants CEO à CE31 et reconstitués par le multiplexeur HP. Comme montré à la Fig.3, dans la voie VPS, les paquets sont séparés par des drapeaux cadrés "01111110" délivrés par le multiplexeur MP afin de faciliter le traitement des données contenues dans les paquets par une unité de traitement de paquets UTP à laquelle sont reliées les voies MUXE et MUXS, comme montré à la Fig. l1. Cette unité UTP assure à l'aide d'un microprocesseur, la gestion simultanée de 32 lignes bidirectionnelles à 16 kbit/s, et constitue une unité d'accès de lignes d'abonné dans un commutateur numérique pour réseau RNIS. En même temps qu'est transmis un paquet HDLC dans la voie VPS, le multiplexeur MP délivre un mot à 5 bits représentant le numéro en code binaire O à 31 du canal entrant respectif CEO 0 CE31 à l'unité UTP, via un bus BNCE. De même, l'unité UTP transmet le numéro 0 à 31 d'un canal sortant respectif CS0 à CS31 au démultiplexeur DP via un bus BNCS, conjointement à la -9 - transmission d'un paquet destiné à ce canal sortant dans la voie entrante VPE. De ce qui précède, il apparaît que la base de temps BT doit produire les signaux d'hcrloge suivants au moyen d'un circuit diviseur de fréquence CDF recevant le signal d'horloge 2w à 1024 kHz de l'horloge maîtresse HM: - le signal d'horloge w à 512 kHz ainsi que d'autres signaux d'horloge w. 2w, w.2w et w.2w à la fréquence de 512 kHz produits par un circuit de portes logiques CL et destinés à des commandes en lecture et écriture d'une mémoire de stockage incluse dans le démultiplexeur DP, comme cela sera expliqué plus loin; - un mot à 3 bits, NB, représentant le rang en code binaire 0 à 7 d'un bit dans un octet inclus dans chaque intervalle de temps IT0 à IT3], de tels mots étant délivrés à la fréquence de 64 kHz; le bit de poids faible (LSB) de ce mot correspond à un signal d'horloge à la fréquence w/2 = 256 kHz et donc au débit DV des voies de paquet VPS et VPE; - un mot à 5 bits, NCA, représentant le numéro ou adresse en code binaire O à 31 d'une paire de canaux entrant et sortant CE0 à CE31 et CS0 à CS31 d'une même ligne d'abonné à 16 kbit/s, c'est-à-dire le rang de l'intervalle de temps IT0 à IT31 attribua: ces canaux dans les trames des voies multiplex MUXE et MUXS, chacun de ces mots étant transmis à la fréquence de trame MIC égale à 2 kHz; et - un mot à 9 bits, NO, représentant un numéro d'octet en code binaire dans un paquet transmis par un canal, un tel mot étant transmis à la fréquence de 2000/2 = 3,9 Hz; comme cela apparattra dans la suite, ce numéro d'octet correspond à une valeur numérique initialisée par le multiplexage des canaux et n'est pas égal, en général, au rang de cet octet dans un paquet, puisqu'un paquet détecté peut débuter en correspondance avec l'un quelconque des numéros 0 à 511 produits par la base de temps; comme on le verra dans la suite, le nombre 512 correspond à la capacité en octet de mémoires tampons pour stocker des paquets, capacité qui doit être choisie supérieure à la longueur maximale d'un paquet égale 256 octets. Comme montré à la Fig.4, la base de temps BT comprend également un compteur binaire - 9 etages COM pour produire un mot (NO+1) à 9 bits correspondant à une adresse d'un octet en - 10 - avance d'une trame dans la voie multiplex MUXS notamment, c'est-à-dire à l'octet succédant à l'octet en cours de transmission dans la voie MUXS pour un même canal sortant. Le compteur COM a une entree de remise 2 zéro RAZ constituée par une porte ET recevant tous les bits du mot NO, et une entrée d'horloge HO recevant le bit de poids faible (LSB) du mot NO. Comme montré également à la Fig.1 sous forme de bloc-diagramme, le multiplexeur de paquet MP comprend, en entrée, un circuit de détection de début et fin des paquets des canaux entrants 1, en sortie, un circuit de transmission de paquets reconstitués et drapeaux 2, et interconnecté à ces deux circuits 1 et 2, un circuit de gestion et stockage des paquets des canaux entrants 3. Le circuit de détection 1 est destiné à détecter les débuts et fins de tous les paquets HDLC transmis par les canaux entrants CE0 à CE31. Comme montré à la Fig. 5, il comprend essentiellement une mémoire RAM d'état de canal 10 et un automate de détection de début et fin de paquet 1] sous la forme d'un bottier logique programmable par fusible (IFL). L'automate 11 a une entrée de donnée liE reliée à la voie MUXE. La mémoire RAM 10 contient K = 32 cellules à 8 bits respectivement allouées aux intervalles de temps ITO à IT31 de 0 31 trame dans la voie MUXE pour mémoriser cycliquement, à chaque trame, les états des 32 canaux entrants transmis par un bus de sortie 11S de l'automate 11. La mémoire 10 est adressée en lecture-écriture, via cinq entrées IOA, par les mots d'adresse de canal NCA et est commandée en lecture-écriture, via une entrée 10C, par le signal d'horloge w également appliqué, si nécessaire, a une entrée 11C de l'automate 11, afin que la mémoire 10 délivre l'état précédent du canal correspondant à l'automate via un bus de sortie lOS. Ainsi, pendant chaque intervalle de temps ITk correspondant au canal CEk, l'automate 11 examine les huit bits consécutifs du canal et en déduit huit états de canal en dépendance chacun de l'état du canal correspondant au bit recu précédemment. A la fin de l'intervalle ITk, la mémoire 10 contient dans la cellule adressée par le mot NCA = "k", l'état du canal correspondant au dernier bit dans l'intervalle ITk. Ce dernier état sera ensuite - il - utilisé pour l'examen du premier bit dans l'intervalle ITk de la trame suivante de la voie MUXE. L'automate surveille ainsi en permanence l'activité de chacun des canaux entrants CE0 à CE31. Les états de canal indiquent particulièrement le nombre de bits "1" consécutifs récemment détecté, afin de reconnaître un drapeau d'ouverture ou de fermeture, et un paquet proprement dit ou un état inactif de canal. En réponse au premier bit à l'état "0" d'un drapeau d'ouverture précédant un paquet, une sortie 11D de l'automate 11 délivre une impulsion de début de paquet DBP vers le circuit 3; en réponse au dernier bit à l'état "0" du drapeau de fermeture succédant au paquet, une sortie 11F de l'automate 1] délivre une impulsion de fin de paquet FNP vers le circuit 3. Comme montré à la Fig.6, le circuit de gestion et stockage des paquets des canaux entrants 3 est organisé autour d'une mémoire 30 destinée à mémoriser momentanément tous les bits dans les canaux entrants CEO à CE31 au fur et à mesure de leur transmission par la voie multiplex MUXE. La mémoire 30 est divisée en K = 32 sous-mémoires RAM 300 à 3031 assignées aux canaux entrants CE0 à CE31 respectivement. Chaque sous-mémoire comprend 512x8 cellules de 1 bit permettant de mémoriser au plus deux paquets contenant 256 octets au maximum. La mémoire 30 a une capacité de 512x8x32 = 128 Kbits. Les sous-mémoires ont une entrée série commune de données 30D reliées à la voie MUXE. Des entrées parallèles et communes 30A des sous-mémoires reçoivent des adresses Z5 d'écriture et des adresses de lecture ayant chacune 5+9+3 = 17 bits délivrées par un multiplexeur d'adresses 31 à travers un bus d'adresse 31S. Les adresses d'écriture et lecture sont entrelacées à l'ordre 2 sous la commande du signal d'horloge w = 512 kHz appliqué à des entrées de commande 30C et de sélection 31C de la mémoire 30 et du multiplexeur 31 par la base de temps BT. Une adresse d'écriture est délivrée dans le bus 31S pendant une demi- période w/2 et succède toujours 3 une adresse de lecture et précède toujours une adresse de lecture occupant également une demi-période w/2. Chacune des sous-mémoires est une mémoire circulaire qui, lorsqu'elle est complètement écrite, est à nouveau écrite à partir de sa première cellule. - 12 - Les adresses d'écriture sont appliquées à des premières entrées parallèles 31E du multiplexeur 31 par la base de temps BT et sont composées par les groupes de mot NCA + (NB+NO) dans lequel le mot à 5 bits NCA constitue une adresse de sous-mémoire, le mot à 9 bits NO constitue une adresse ou rang d'un groupe de 8 cellules consécutives dans la sous-mémoire pour mémoriser un octet de canal dans un intervalle de temps de la voie MUXE, et le mot à 3 bits NB constitue une adresse ou rang d'une cellule à 1 bit dans le groupe à 8 cellules. Ainsi la base de temps BT adresse continuellement la mémoire 30 afin d'écrire les octets des canaux CE0 à CE31 contenus dans les intervalles de temps IT0 à IT31 d'une première trame de la voie MUXE respectivement dans des premiers groupes à 8 cellules des sous-mémoires 300 à 303] puis les octets des canaux entrants d'une seconde trame de la voie MUXE respectivement dans des seconds groupes à 8 cellules des sous-mémoires, et ainsi de suite jusqu'e une trente deuxième trame de la voie MUXE. Les sous-mémoires sont complètement écrites après un cycle de 512 trames consécutives, soit après 512x500 ps = 256 ms. Les bits des canaux entrants CE0 à CE31 sont écrits systématiquement dans la mémoire 30 quelle que soit leur signification, c'est-à-dire sans se soucier qu'ils appartiennent à un paquet, à un drapeau ou un intervalle de silence. Par contre, les adresses de lecture appliquées à 17 secondes entrées parallèles 31L du multiplexeur 31 par une file d'attente 32 et un compteur d'adresse 33 ne sont délivrées dans le bus 31S que pour lire des paquets complètement écrits avec leurs drapeaux d'ouverture et de fermeture. La génération de ces adresses de lecture au moyen de la file d'attente 32, du compteur 33 et d'une mémoire RAM d'adresse de début de paquet 34 inclus dans le circuit 3, est maintenant décrite, toujours en référence à la Fig.6. La mémoire 34 contient N = 32 cellules à 12 bits respectivement assignées aux canaux entrants CE0 à CE31 afin de mémoriser les adresses de début de paquet en cours de réception dans les intervalles de temps IT0 à IT31. Douze entrées de données parallèles 34D de la mémoire 34 sont reliées aux sorties de la base de temps BT délivrant les groupes de mots NE+NO, cinq entrées - 13 - d'adresse parallèles 34A de la mémoire 34 sont reliées aux sorties de la base de temps délivrant les mots d'adresse de canal entrant NCA = NCE, et une entrée de commande d'écriture 34E de la mémoire 34 est reliée à la sortie 1ID de l'automate 11 (Fig.5) délivrant les impulsions de début de paquet DBP. Lorsqu'un début de paquet est détecté dans un canal entrant CEk par l'automate 11, la cellule à 12 bits ayant le rang k dans lamémoire 34 adressée par l'adresse du canal NCEk mémorise le groupe de mots (NB+NO) correspondant à l'adresse de la cellule à 1 bit de la sousmémoire correspondante 30k ayant mémorisé le premier bit "0' du drapeau d'ouverture du paquet. La file d'attente 32 est une mémoire FIFO (First-in, First-out) ayant une capacité de 512 cellules à 17 bits. La file 32 est destinée à stocker les adresses complètes des débuts des paquets qui ont éte entièrement reçus et écrits dans la mémoire 30. La file 32 offre 5+12 = 17 entrées parallèles de données 32D parmi lesquelles cinq premières entrées reçoivent les mots d'adresse de canal entrant NCE de la base de temps BT, et douze secondes entrées sont reliées à des sorties 34S de la mémoire 34. En sortie 32S, la file 32 offre également cinq premières sorties délivrant un mot d'adresse de canal entrant NCE à cinq secondes sorties 31L du multiplexeur d'adresse 31 et à cinq entrées 20E d'un registre tampon de sortie 20 inclus dans le circuit de transmission 2 (Fig.1), et douze secondes sorties délivrant une adresse de début de paquet dans une sous-mémoire à des entrées parallèles 33E du compteur d'adresse de lecture 33. Douze autres secondes entrées 31L du multiplexeur 31 sont reliées à des sorties parallèles 33S du compteur 33. La file 32 a également une entrée de commande d'écriture 32E reliée à une entree de commande de lecture 34L de la mémoire 34 pour recevoir des impulsions de fin de paquet FNP fournies par la sortie 11F de l'automate 11, une entree de commande de lecture 32L pour recevoir des impulsions d'invitation de paquet-à-transmettre PAT délivrées par une sortie 21FD d'un circuit de logique de multiplexage de paquets et de drapeaux cadrés 21 inclus dans le circuit 2 (Fig.l), et une sortie d'état 32ET reliée à une entrée de chargement 33CH du compteur 33 pour indiquer par une impulsion l'état occupe par au moins une adresse de la file et - 14 - charger le compteur 33 avec la première adresse écrite dans la file, en 'réponse à une impulsion PAT correspondant au dernier bit "0" d'un drapeau cadré succèdant a un paquet transmis dans la voie VPS. Le compteur 33 a également une entrée d'horloge 33H recevant le signal d'horloge à la fréquence de w/2 = 256 kHz correspondant au débit DV des voies de paquet VPE et VPS et produit par la sortie du circuit diviseur CDF dans la base de temps BT. En réponse à une impulsion de fin de paquet FNP correspondant au dernier bit "O" du drapeau de fermeture d'un paquet dans un canal entrant CEk multiplexé dans la voie MUXE, et délivrée par l'automate 11, l'adresse NCEk du canal et de la sous-mémoire 30k et l'adresse de la cellule contenant le premier bit "0" du drapeau d'ouverture de ce même paquet respectivement fournies par la base de temps BT et lue dans la mémoire 34 sont écrites simultanément dans la file d'attente 32 via les entrées 32D. Cette écriture marque l'écriture complète du paquet avec ses deux drapeaux l'encadrant dans la sous-mémoire 30k assignée audit canal. Le paquet est ainsi mémorisé dans des cellules à 1 bit de ladite sous- mémoire ayant des adresses successives, l'adresse de la première de ces cellules étant celle enregistrée dans la file 32. La file d'attente constitue ainsi une mémoire de marquage des paquets transmis par les canaux entrants, qui ont été mémorisés dans la mémoire 30 et qui sont en attente d'être lus et retransmis en série dans la voie de paquet sortante VPS à travers le circuit 2. Selon une autre variante, la mémoire 34 mémorise les adresses complète à 17 bits des cellules dans la mémoire 30 ayant mémorisé les bits de début des paquets écrits; dans ce cas, la mémoire 34 est reliée par 17 entrées 34D au circuit diviseur de fréquence CDF dans la base de temps BT et par 17 sorties 34S à la file d'attente 32, les premières entrées de la file étant supprimées. Les impulsions PAT correspondent aux derniers bits "0" des drapeaux cadres insérés entre des paquets lus et transmis dans la voie VPS, de manière à inviter la file 32 à initialiser le dgbut de la lecture d'un paquet écrit juste après un drapeau transmis, et donc à éviter toute troncation de drapeau dans la voie VPS. Dès qu'une impulsion d'invitation de paquet-à-transmettre PAT = "1" est - 15 - fournie par le circuit 2, après que celui-ci ait retransmis le dernier bit "O" du drapeau de fermeture succédant à la fin de la transmission d'un paquet dans la voie VPS, le premier groupe de mots NCE+NB+NO qui a été mémorisé dans la file 32 parmi tous ceux qui y sont écrits, est lu afin d'appliquer aux premières entrées 31L du multiplexeur d'adresses 31, le mot lu NCE en tant qu'adresse de sous-mémoire, et de charger, suite à une impulsion d'état "1" en sortie 32ET, le compteur 33 avec les mots lus NB+NO en tant qu'adresse de cellule à 1 bit dans la sous-mémoire ayant mémorisé le premier bit "0" du drapeau d'ouverture d'un paquet à transmettre provenant du canal entrant ayant le même rang que la sousmémoire. Le compteur 33 est increment6 d'une unité modulo 512x8 = 4096, nombre égal à la capacité de sous-mémoire, par le signal d'horloge à w/2 = 256 kHz, et produit les adresses des cellules de la sous-mémoire contenant le paquet à transmettre, ces adresses étant appliquées aux secondes entrées 31L du multiplexeur 31. Selon le réalisation pratique illustrée, une adresse de lecture produite par le compteur 33 est transmise dans le bus 31S pendant deux secondes demi-périodes successives du signal w, tandis qu'une adresse d'écriture est produite pendant une première demi-période du signal w. En outre, on notera que l'adressage des cellules dans la mémoire 30 est effectué par rapport aux bits des canaux entrants, et non par rapport aux octets contenus dans les intervalles IT0 à IT31 de la voie multiplex MLIXE, puisque le premier bit "0" d'un drapeau, notamment d'un drapeau d'ouverture, n'est pas a priori obligatoirement un premier bit dans un intervalle de temps IT0 à IT31, comme montré à la Fig.2, et un drapeau est en général réparti dans deux intervalles de temps d'un canal, c'est-à-dire est "décadré" par rapport aux intervalles de temps. Cet adressage par cellule d'un bit assure ainsi une lecture des paquets mémorisés avec leurs drapeaux, ainsi que des bits "1" dans des intervalles de silence succèdant à des paquets lus lorsque, à la fin de chacun de ces paquets, la file 32 est vide et aucun autre paquet est momentanément à lire. En effet, lorsque la file d'attente 32 est vide après le dernier paquet lu, la sortie 32ET demeure à "0" en réponse aux impulsions de fin de drapeau PAT tant qu'une nouvelle adresse n'est pas écrite dans la file; le - 16 - - compteur 33 continue à lire la sous-mémoire correspondante et par suite, des bits "1" sont transmis par la sortie 30S. Ces derniers bits "]" sont remplacés par des drapeaux dans le circuit 21, comme cela apparaîtra ci-dessous. En se référant à nouveau à la Fig. l, le circuit de transmission 2 comprend le registre d'adresse de canal entrant 20, le circuit logique de multiplexage de paquets et de drapeaux cadrés 21, un circuit de détection de début et fin de paquet lu 22 et un générateur de drapeaux 23. La sortie 30S commune aux sous-mémoires 300 à 3031 est reliée à une première entrée 21P du circuit logique 21 et à une entrée 22E du circuit de détection 22. Une seconde entrée 21DR du circuit logique 2] est reliée à une sortie série 23S du générateur 23. Une entrée de chargement 20CH du registre 20 est reliée à la sortie 32ET de la file d'attente 32 afin de charger le registre 20 avec l'adresse du canal NCA = NCE dès la lecture d'un paquet, en vue de transmettre cette adresse à l'unité de traitement UTP. Une entrée de sélection 21SE du circuit logique 21 reçoit par une sortie 22S du circuit de détection 22 un signal de présence de paquet lu PPL. Le signal PPL est a l'état "1" entre le premier bit "0" du drapeau d'ouverture et le dernier bit "0" du drapeau de fermeture d'un paquet lu et transmis par la sortie 30S afin de sélectionner dans le circuit logique 21 les entrées 21P et 21DR. Tous les circuits 21 à 23 ont des entrées d'horloge 21H à 23H recevant le signal à la fréquence de w/2 = 256 kHz pour effectuer les opérations suivantes pour chaque bit dans la voie VPS. Dans le circuit 22, les huit derniers bits transmis par la sortie de mémoire 30S sont mémorisés dans un registre à décalage et sont comparés avec un drapeau contenu dans une mémoire morte ou câblée afin de détecter le premier bit "0" du drapeau d'ouverture et le dernier bit "0" du drapeau de fermeture de chaque paquet lu dans la mémoire 30 et ainsi produire le signal PPL. La sortie 23S du générateur 23 qui peut être constitué par une mémoire morte circulaire, fournit en permanence un drapeau en série par sa sortie 23S. Ainsi, dans le circuit 2, le circuit de détection 22 surveille en permanence les bits sortant de la mémoire 30 pour détecter les débuts et les fins de paquets en cours de transmission - 17 - dans la voie VPS. Lorsqu'aucun paquet n'est lu dans la mémoire 30, le signal PPL fourni par le circuit 22 est à l'état "O" et commande dans le circuit logique 21 le transfert de drapeaux consécutifs du générateur 23 vers la voie VPS, drapeaux dont les derniers bits "0" correspondent à des impulsions d'invitation de paquet-à-transmettre PAT produites en sortie 21FD. Dès que le circuit de détection 22 détecte le premier bit "O" d'un drapeau d'ouverture d'un paquet lu dans la mémoire 30, le signal PPL bascule à l'état "1" pour commander dans le circuit logique 21, le transfert du paquet lu, de la mémoire 30 dans la voie VPS, et simultanément, une impulsion en sortie 32ET de la file 32 charge l'adresse de canal NCE correspondant au paquet lu, appliquée par les cinq premières sorties 32S de la file 32 dans le registre 20. Puis, en réponse à une détection du dernier bit "0" du drapeau de fermeture du paquet lu, le signal PPL bascule à l'état "0" pour le transfert de drapeaux à travers le circuit logique 21, et pour inhiber des bits "1" lus éventuellement après le paquet lu. Dans le circuit 21, sont prévus des moyens logiques à l'entrée 21DR pour cadrer les drapeaux délivrés par le générateur 23 par rapport au dernier bit "0" du drapeau de fermeture, afin que le premier bit "0" du premier drapeau fourni par le générateur et à transmettre dans la voie VPS succède immédiatement au dernier bit "O" du drapeau de fermeture. Puisque les impulsions PAT correspondent aux fins de ces drapeaux cadrés, le début du paquet lu suivant succède immédiatement au dernier bit "0" d'un drapeau cadré. On décrit maintenant le démultiplexeur de paquets DP accomplissant des opérations réciproques de celles du multiplexeur de paquets MP. En se référant à la Fig.1l, le démultiplexeur DP effectue une reconnaissance des paquets transmis en série dans la voie de paquet entrante VPE au moyen d'un circuit de détection de paquet 4 relié à la voie VPE, et mémorise les paquets entrants reconnus et les aiguille par groupe de 8 bits dans les intervalles de temps de canal correspondants IT0 à IT31 de la voie multiplex sortante MUXS, et retransmet les groupes à 8 bits des paquets et les suites de "1" pendant les intervalles de silence dans les intervalles de temps de canaux au moyen d'un circuit de gestion et stockage de paquets 5 interconnecté entre les voies VPE et MUXS et - 18 - coopérant avec un circuit 6 ayant une entrée 6E reliée à la voie multiplex MUXS pour détecter les fins des paquets complètement lus dans le circuit 5 et transmis dans la voie MUXS. Comme montré également à la Fig.1l, le circuit 4 disposé en entrée du démultiplexeur de paquets DP comprend un circuit de détection de début et fin de paquet 40 et un registre d'adresse de canal sortant 41. Des entrées 50D, via une porte OU 501 (Fig.7), et E des circuits 5 et 4 sont reliées à la voie de paquet entrante VPE, et cinq entrées parallèles du registre 41 sont reliées au bus d'adresse de canal BNCS. Une entrée d'horloge 40H du circuit 40 reçoit le signal d'horloge à la fréquence w/2 correspondant au débit DV = 256 kbit/s de la voie VPE. Dès que l'unité de traitement de paquet UTP demande d'introduire un paquet v destination d'un canal sortant demandé CS0 à CS31, elle applique une impulsion de chargement CH à des entrées 40CH et 41CH du circuit de détection 40 et du registre 41 en correspondance avec le dernier bit "0" d'un drapeau précédant le drapeau d'ouverture du paquet, et charge le registre 41 avec l'adresse de canal sortant demandé NCSD, via le bus BNCS. Le circuit 40 qui surveille en permanence la voie entrante VPE, détecte le début et la fin du paquet en cours de réception qui sont respectivement signalés à des sorties 40D et 40F du circuit 40 par des signaux DBPE et FNPE. Le circuit 40 délivre également par une sortie 40P un signal de présence de paquet entrant PPE qui est à l'état "1" entre le premier bit "0" du drapeau d'ouverture et le dernier bit "0" du drapeau de fermeture d'un paquet entrant. Le circuit 40 est analogue au circuit de détection 22 inclus dans le circuit de transmission de paquets reconstitués et drapeaux cadrés 2 montré à la Fig.1l, et détecte également les drapeaux introduits entre les paquets transmis en série dans la voie VPE. Le circuit 6 en sortie du démultiplexeur de paquets DP est analogue au circuit de détection 1 en entrée du multiplexeur de paquets MP. Le circuit 6 analyse pour chaque intervalle de temps IT0 à IT31 dans la voie multiplex MUXS, c'est-à-dire pour chaque canal CS0 2 CS31, les groupes de 8 bits afin de détecter la fin de chaque paquet complètement lu dans le circuit 5 et transmis dans la voie MUXS, c'est-à-dire le dernier bit "0" du drapeau de - 19 - fermeture du paquet. Cette détection est traduite par une impulsion FNPL appliquée à une entrée 5353 du circuit 5. - Comme le circuit de gestion et stockage 3, le circuit de gestion et stockage de paquets 5 montré à la Fig.7 est organisé autour d'une mimoire 50 destinée à mémoriser momentanément au moins tous les bits contenus dans les paquets transmis par la voie entrante VPE. Ainsi, la mémoire 50 est identique à la mémoire 30 et comporte K = 32 sous-mémoires RAM circulaires 500 à 5031 ayant chacune 512x8 cellules à 1 bit et assignées respectivement aux intervalles de temps IT0 à IT31 de la voie multiplex sortante MUXS et donc aux canaux sortants CS0 à CS31. Les sous-mémoires 50 à 5031 ont en commun une entrée de données 50D reliée à la voie VPE a travers une première entree d'une porte OU à deux entrées 501, une sortie de données 50S reliée à la voie MUXS, dix-sept entrées d'adresse d'écriture-lecture 50A reliées à des sorties 51S d'un multiplexeur d'adresses 51, une entrée de commande en lecture 50CL recevant le signal d'horloge w.2w de la base de temps BT, et une entree de commande en écriture 50CE pour commander systématiquement une écriture d'un bit "1"' dans une cellule adressée et lue et une écriture de bits de paquet pendant un créneau PPE = 1, comme on le verra dans la suite. A des entrées 51E et 51LE, le multiplexeur 51 reçoit des adresses d'écriture et des adresses de lecture ayant chacune 5+12 = 17 bits. Une adresse d'écriture est composée d'une première partie à 5 bits parallèles constituée par l'adresse NCSD de la sous-mémoire 500 à 5031 correspondant au canal demandé et fournie par des sorties 41S du registre 41, et d'une seconde partie à douze bits parallèles constituée par l'adresse d'une cellule a 1 bit de la sous-mémoire 500 à 5031 correspondant au canal demandé et fournie par des sorties 520S d'un compteur d'adresse d'écriture 520 inclus dans un circuit d'adressage en écriture 52 décrit plus loin. Comme le compteur 33, le compteur 520 est un compteur modulo 512 x 8 = 4096. Comme l'adressage en écriture des sous-mémoires 300 à 3031' les sous-mémoires 500 à 5031 sont lues continûment et cycliquement par période de 512 trames des voies MUXE et MUEXS sous la commande de la base de temps BT, un groupe de 8 cellules consécutives étant lu dans chaque sous-mémoire par trame. Par - 20 - suite, les sous-mémoires 500 à 5031 sont lues selon l'organisation des trames de la voie multiplex MUXS, et une adresse de lecture de cellule est constituée par un groupe de mots ((NCS=NCA) + (NB+NO)) à 17 bits fournis par le circuit diviseur de fréquence CDF dans la base de temps BT. La base de temps BT constitue ainsi des moyens d'adressage en écriture de la mémoire 30 et en lecture de la mémoire 50. Au moyen du signal d'horloge w = 512 kHz appliqué à une entrée 51SE du multiplexeur 51, les adresses de lecture et d'écriture sont multiplexées et occupent chacune une demi-période du signal w égale à 976,5 ns. L'écriture d'un bit dans une cellule d'une sous-mémoire 50 à 503] est réalisée en deux opérations. D'une part, un "1" binaire est écrit systématiquement dans la cellule immédiatement après la lecture de la cellule, afin de transmettre des "1" entre les paquets avec leurs drapeaux d'ouverture et de fermeture dans le canal sortant correspondant CS0 à CS31, pendant les intervalles de silence. A cette fin, une adresse appliquée aux entrées 51LE du multiplexeur 51 sert d'adresse de lecture de la cellule pendant le premier quart d'une période du signal w, signalé par le signal w.2w, et d'adresse d'écriture d'un "1" dans la cellule pendant le second quart d'une période du signal w, signalé par le signal w.2w. Le signal w.2w est appliqué a une première entrée d'une porte OU à deux entrées 502 ayant une sortie reliée a l'entrée de commande en écriture CE de la Z5 mémoire 50. Une porte ET 503 a une première entrée constamment à l'état "1", une seconde entrée recevant le signal w.2w et une sortie reliée à une seconde entrée de la porte OU 501. La porte 503 permet aussi d'écrire systématiquement un "1" dans toutes les cellules de la mémoire 50, après leur lecture respective. D'autre part, un paquet transmis par la voie entrante VPE est écrit continûment dans la sous-mémoire 50 à 5031 adressée par O 31 l'adresse NCSD contenue dans le registre d'entrée 41. Le bit "1" écrit dans une cellule n'est effacé pendant le dernier quart d'une période du signal w que lorsqu'un bit de paquet entrant doit être écrit dans cette cellule. Pour cela est prévue une porte ET 504 ayant une première entrée recevant le signal d'horloge w.2w, une seconde entrée recevant le signal de présence - 21 - de paquet PPE délivré par la sortie 40P du circuit de détection 40, et une sortie reliée à une seconde entrée de la porte OU 502. Ainsi un bit de paquet entrant transmis à travers la porte OU 501 est écrit dans une cellule de la mémoire 50 dont l'adresse d'écriture est appliquée aux entrées 51E du multiplexeur 51 pendant une seconde demi-période du signal w, en réponse à une impulsion w.2w lorsque PPE = 1. Il est à noter, comme on le verra dans la suite, que l'instant d'écriture d'un "1" dans une cellule précède l'instant d'écriture d'un bit de paquet dans cette cellule, la durée entre ces deux instants d'écriture étant au minimum égale à une période de trame dans la voie MUXS. L'écriture de paquets à destination du canal sortant demandé dans la sousmémoire correspondante répond à deux critères, dont le second est le corollaire du premier. Le premier critère consiste à occuper la sous-mémoire par un paquet pendant une durée minimale afin de permettre une mémorisation maximale de paquets pouvant être transmis les uns derrière les autres dans la voie entrante VPE et destinés au même canal sortant demandE, puisque le débit D/2 = 256 kbit/s de la voie entrante VPE est nettement plus élevé que celui d = 16 kbit/s des canaux sortants. Sachant qu'une sous-mémoire est lue cycliquement, c'est-à-dire les 512 groupes de 8 cellules sont lus chacun à chaque période de trame de la voie multiplex MUXS, il convient de mémoriser un premier paquet dans la sous-mémoire, initialement écrite complètement avec des bits "1", dans des cellules de la sous-mémoire qui sont à lire juste immédiatement après la cellule de la sous-mémoire en cours de lecture lorsque le premier paquet est signalé par le circuit de détection 40; dans le cas contraire, c'est-à-dire si le début du premier paquet était mémorisé dans une cellule précédant la cellule en cours de lecture selon l'ordre croissant des adresses de lecture de la sousmémoire modulo 512 x 8, la fin du paquet serait alors d'abord lue et retransmise et le début du paquet serait lu après sensiblement un cycle complet (256 ms) de lecture de la sous-mémoire, ce qui, bien entendu, entraînerait une interprétation incorrecte et donc inadmissible du paquet dans l'installation d'abonné associée au canal sortant demande. Selon l'invention, le début d'un premier paquet - 22 - correspondant au premier bit "O" du drapeau d'ouverture du paquet est écrit dans une cellule de la sous-mémoire respective devant être lue après une durée d'une trame de la voie multiplex MUXS, soit après 500 ps, succédant à l'instant de lecture de la cellule correspondant à l'instant d'arrivée du premier paquet. Par suite, lorsque la sous-mémoire est vide de paquet, une adresse d'écriture en avance d'un octet, par rapport à l'adresse de lecture en cours, est stockée en permanence dans une mémoire 521 adressée cycliquement à la fréquence de trame et incluse dans le circuit d'adressage en écriture 52, afin de permettre l'incrémentation du compteur d'adresse d'écriture 520 initialisé avec l'adresse d'écriture stockée. Cette dernière adresse est l'adresse (NB+(NO+1)), établie par le compteur COM dans la base de temps BT (Fig. 4). Le second critère consiste à mémoriser les paquets dans des cellules successives d'une sous-mémoire selon l'ordre cyclique d'adressage en lecture; en d'autres termes, lorsque la sous-mémoire n'est pas vide de paquet, et comprend au moins un premier paquet en cours de lecture, le début du paquet suivant est mémorise dans les cellules succédant aux cellules ayant m9morisé la fin du premier paquet. Ainsi, d'une part, l'espace mémorisé encore disponible pour la mémorisation d'autres paquets est maximal, d'autre part, les cellules mémorisant les paquets suivants ont toujours des adresses succédant à celle en cours de lecture, ou plus généralement à celles contenant le paquet en cours de lecture. Comme déjà dit, la lecture d'un paquet étant moins rapide que l'écriture du paquet, il convient donc de mémoriser l'adresse de la cellule ayant mémorisé le dernier bit d'un paquet venant d'être écrit et donc précédant la cellule devant mémoriser le premier bit au début du paquet suivant à écrire, afin de repérer l'emplacement en sous-mémoire destiné à l'écriture du paquet suivant. Cette dernière adresse de cellule est également mémorise dans la mémoire 521. De ce qui précède, il apparaît que le circuit de gestion et stockage 5 doit également comprendre un circuit de comptage-décomptage de paquets 53 pour indiquer en permanence au circuit d'adressage en écriture 52, l'état de chacune des - 23 - sous-mémoires 500 à 5031, vide ou occupée par au moins un bit de paquet, et par suite, pour commander l'écriture-lecture de la mémoire d'adresse 521 en fonction des signaux de début et fin de paquet entrant à écrire DBPE et DNPE fournis par le circuit de détection 40 en entrée du démultiplexeur de paquets DP (Fig.1l) et en fonction du signal de fin de paquet sortant lu FNPL fourni par le circuit de détection 6 en sortie du démultiplexeur de paquets DP. Les signaux DBPE, FNPE et FNPL sont des impulsions ayant une largeur d'un bit dans la voie MUXE, égale à 1,9 ps. En outre, les circuits 52 et 53 utilisent le signal d'horloge w à la fréquence des bits dans la voie MUXS, égale à 512 kHz, afin d'adresser des mémoires 521 et 531, comme on le verra ci-après. En référence à la Fig.7, sont décrits ci-après le circuit d'adressage en écriture 52, puis le circuit de comptage-décomptage de paquets 53. Dans le circuit 52, la mémoire d'adresse de cellule de "début" de paquet 521 est une mémoire RAM contenant K = 32 cellules à 12 bits. Un bus d'adressage 521A de la mémoire 521 est relié à 5 sorties parallèles d'un multiplexeur d'adresse de canal 523. Le multiplexeur 523 recoft par deux bus d'entrbe à 5 bits, l'adresse du canal demandé NCSD du registre 41 et l'adresse du canal sortant en cours de lecture NCA = NCS de la base de temps BT, et multip]exe séquentiellement ces deux adresses sous la commande du signal d'horloge w. Ainsi chaque adresse aux entrées 521A occupe une durée égale à la moitié de celle d'un intervalle élémentaire de bit, soit 976,5 ns. Douze sorties parallèles 521S de la mémoire 521 sont reliées à des entrées 520E du compteur d'adresse d'écriture 520. Au moyen d'une entrée de chargement 520CH recevant une impulsion de début de paquet à écrire DBPE fournie par le circuit 40, et d'une entrée d'horloge 520H recevant le signal w/2 à 250 kHz, le compteur 520 est charge par une adresse de cellule de "début" de paquet lue dans la mémoire 521 et est incrémenté d'une unité modulo 512 x 8 en réponse à chaque impulsion du signal w/2 afin de fournir successivement des adresses d'écriture de cellules dans une sous-mémoire 500 5031 sélectionnée par l'adresse de O 31 canal demandé NCSD. Le bus de sortie d 12 fils 520S du compteur 520 est relie douze des entrées 51E du multiplexeur d'adresses de - 24 - lecture et écriture 51 et également à douze premières entrées d'un autre multiplexeur 524 inclus dans le circuit 52. Le multiplexeur 524 reçoit par douze secondes entrées, l'adresse d'écriture (NB+(NO+1)) fournie par le compteur COM (Fig.4) et dite en avance d'un octet par rapport à l'adresse de la cellule en cours de lecture relativement à un même canal. Les premières et secondes entrées du multiplexeur 524 sont sélectionnées par un signal de présence-absence de paquet écrit PAP fourni par un comparateur 536 inclus dans le circuit 53. Le signal PAP est à l'état "1", respectivement pendant les périodes w de lecture-écriture d'une sousmémoire 500 à 5031 lorsque cette sous-mémoire est vide de paquet. Ainsi, l'adresse d'écriture fournie par les sorties 520S du compteur 520, et l'adresse d'écriture en avance (NB+(NO+1)) sont appliquées à douze entrées parallèles de donnée 521D de la mémoire 521 par le multiplexeur 524 respectivement en réponse à des états "0" et "1" du signal PAP. Cependant de telles adresses ne sont écrites dans la mémoire 521 qu'en fonction de l'état d'un signal de commande en écriture-lecture CEL appliqué à une entrée 521C de la mémoire 521. Comme on le verra dans la suite, le signal CEL est fourni par une porte OU à trois entrées 537 incluse dans le circuit de comptage-dZcomptage de paquet 53 et dépend principalement des signaux DBPE, FNPE et du signal de présence-absence de paquet écrit PAP établi en fonction des signaux DBPE, FNPE et FNPL par le circuit 53. Dans le circuit de comptage-décomptage de paquet 53, la mémoire des nombres de paquets dans les sous-mémoires 531 est une mémoire RAM ayant K = 32 cellules à 8 bits. Chaque cellule à 8 bits mémorise le nombre de paquets mémorisés dans la sous-mémoire associée 500 à 5031, ce nombre étant représenté par un mot à 8 bits dans lequel un bit à l'état "1" indique un paquet contenu dans la sous-mémoire, les bits "1" étant placés dans le mot de nombre de paquet en commençant par exemple par la gauche, c'est-à-dire vers le haut selon la Fig.8; ainsi, lorsqu'une sous-mémoirecontient ou O, ou 3, ou 5 bits, le mot de nombre de paquet est "OOOO O", "11100000", ou "11111000". Par "paquet contenu dans une sous-mémoire" est désigné ou un paquet en cours d'écriture, ou un paquet en cours de lecture, ou un paquet complètement écrit et en - 25 - attente d'être lu. Cinq entrées parallèles d'adressage 531A de la mémoire 531 sont reliées à un multiplexeur d'adresse 532 identique au multiplexeur 523. Ainsi, le multiplexeur 532 reçoit les adresses de canaux sortants NCS = NCA de la base de temps BT et l'adresse de canal demandé NCSD du registre 41, et multiplexe séquentiellement chacune des adresses de canaux sortants et l'adresse NCSD sous la commande du signal d'horloge w à la fréquence de 512 kHz. Dans le circuit 53 sont prévus des moyens de comptage-décomptage de paquet utilisés en commun pour chacune des sous-mémoires 500 à 503]. Ces derniers moyens consistent en un circuit à registre à décalage 533 ayant huit sorties reliées à des entrées de donnée 531D de la mémoire 531, un comparateur d'adresse de canal à 5 bits 534 et un circuit logique de commande d'écriture-lecture et de décalage 535. Le circuit 533 est équivalent à un registre à décalage connu ayant 8 étages dont une entrée, à gauche ou en haut, est à l'état "1", les huit étages centraux reçoivent un mot de nombre de paquet lu par les sorties 53]S de la mémoire 531, et une autre entrée, à droite ou en bas, est 2 l'état "O", et dont huit entrées parallèles sont reliées aux sorties 531S et huit sorties 533S sont reliées aux entrées 531D. Le contenu du registre à décalage est décalé vers la droite pour introduire un "1" supplémentaire et retirer un "O" en réponse à un signal de décalage D fourni par le circuit logique 535, et est décalé vers la gauche pour supprimer un "1" et ajouter un "0" en réponse à un signal de décalage D fourni par le circuit 535. Le comparateur logique 534 reçoit en parallèle les adresses de canaux sortants NCS de la base de temps BT et l'adresse de canal demandE NCSD du registre 41 afin d'appliquer à une première entrée 5351 du circuit logique 535 un créneau COMP = 1. Ce créneau a une largeur égale à la période d'octet de 7,8 ps afin de permettre la soustraction d'une unité au nombre de paquet correspondant au canal demandé en réponse à une impulsion FNPL. Le circuit logique 535 comporte également deux autres entrées 5352 et 5353 recevant respectivement les impulsions DBPE fournies par le circuit 40 et les impulsions FNPL fournies par le circuit 6, une sortie 5354 reliée à une entree de commande en lecture-écriture 531C et de la mémoire 531, et deux sorties 535 et - 26 - 535 fournissant les signaux D+ et D à deux entrées d'horloge du circuit 3 registre à décalage 533. La sortie 5354 fournit un signal de commande de lecture-écriture lorsque DBPE = 1, ou lorsque COMP = 1 et FNPL= 1, et les sorties 535+ et 535 fournissent les signaux D et D respectivement lorsque DBPE = 1 et lorsque COMP = 1 et FNPL = 1. Il est à noter que selon une autre variante, le circuit 533 peut être remplacé par un compteurdécompteur classique dont le chargement est commandé par la sortie 5354, les autorisations de comptage et décomptage par les sorties D+ et D-, et le signal d'horloge est le signal w. Le circuit 53 comprend également le comparateur logique à 8 bits 536 et la porte OU à trois entrées 537. Le comparateur 536 compare le mot de nombre de paquets délivré par les sorties 533S du circuit 533 avec un mot nul "00000000" contenu dans une mémoire morte c9blée 538 afin d'appliquer des impulsions PAP = 1 à une première entrée de la porte 537 et à l'entrée de sélection 524SE du multiplexeur 524. Les seconde et troisième entrées de la porte 538 reçoivent les impulsions DBPE et FNPE fournies par le registre 41. L'entrée de commande en lecture-écriture 521C de la mémoire 521 est reliée c la sortie de la porte OU 537. Le fonctionnement des circuits 52 et 53 est décrit pour des paquets P1, P2 et P3 transmis successivement par la voie de paquet entrante VPS et destinés au canal demandeur CSk correspondant l'intervalle de temps ITk dans les trames de la voie multiplex MUXS et à la sous-mémoire 50 de rang k, pour O k Avant la transmission des paquets PI, P2 et P3, la sous-mémoire 30k est vide de paquet. Toutes les cellules de la mémoire 30 contiennent des bits "1" lus et écrits à la fréquence k w, via les 'portes 502 et 503, la porte 504 étant fermée par PPE = 1. La cellule à 8 bits et la cellule à 12 bits, toutes deux de rang k, dans les mémoires 531 et 521 sont adressées uniquement lorsque NCA = NCSk à travers les multiplexeurs 532 et 523. La cellule de rang k dans la mémoire 531 contient le mot "00000000" et n'est pas lue et écrite, puisque DBPE = FNPL = O. Le signal PAP sortant du comparateur 536 est à l'état "1" pendant les demi- intervalles ITk au cours desquels le multiplexeur 523 sélectionne l'adresse NCA = NCSk afin d'écrire successivement les adresses - 27 - d'écriture en avance d'un octet (NB+(NO+I)) dans la cellule de rang k de la mémoire 521 à travers le multiplexeur 524, adresses d'écriture correspondant aux intervalles élémentaires de 1 bit dans les intervalles ITk. Dès que le circuit de détection 40 (Fig. 1) détecte le premier bit "0" du drapeau d'ouverture du paquet P1 et le registre 41 est chargé par l'adresse NCSD = NCSk en réponse au signal CH délivré par l'unité UTP, une impulsion de début de paquet entrant DBPE commande la lecture des cellules de rang k dans les mémoires 521 et 531 adressée par l'adresse NCSD = NCSk. L'adresse (NB+(NO+1)) en avance d'un octet qui est lue dans la mémoire 521 est chargée dans le compteur 520 qui incrémente cette dernière adresse d'une unité à chaque impulsion w/2 afin de produire les adresses d'écriture des cellules de la sous-mémoire 50k enregistrant le paquet PI' Suite au signal CH, le circuit 40 ouvre la porte ET 504 par le signal PPE passant à l'état "1" afin de permettre l'écriture des bits du paquet P1 dans la sous-mémoire 50k' en effaçant les bits "1" précédemment écrits. Sachant que selon la réalisation décrite, le débit de la voie VPS est égale à la moitié de celui de la voie multiplex MUXS, une adressed'écriture est répétée deux fois en sortie 51S du multiplexeur 51 pendant deux intervalles élémentaires de bit consécutifs de la voie multiplex MUXS. Le début du drapeau d'ouverture du paquet P1 est ainsi écrit, au moins partiellement, dans un bloc de 8 cellules à 1 bit de la sousmémoire 50k égal au rang de celui d'un bloc précédant de 8 cellules de cette sous-mémoire augmenté d'une unité, ce dernier bloc précédant étant en cours de lecture pour transmettre des "1" précédant le drapeau d'ouverture du paquet P1. Par ailleurs dans le circuit 53, l'impulsion DBPE correspondant au début du paquet P1 produit successivement la lecture du mot "00000000" dans la cellule de rang k de la mémoire 531, grâce au signal de commande en sortie 5354 du circuit logique 535, un décalage d'un bit du mot précédent lu dans le circuit à registre ? décalage 523, sous la commande du signal D+, et finalement l'écriture du nouveau mot de nombre de paquet "10000000" dans la cellule de rang k de la mémoire 531. Un tel cycle -lecture-décalage et modificaticn-ecriture- est réalisé pour chaque impulsion de - 28 - commande en sortie 5354. Le signal PAP est encore à l'état "1" pendant le début du drapeau d'ouverture, et donc modifie le contenu de la cellule de rang k dans la mémoire 521, avec les mots correspondants (NB+(NO+1)); mais cette modification est sans importance, puisque cette cellule enregistrera l'adresse de cellule de fin de paquet en réponse au signal FNPE. Puis pendant les intervalles de temps suivants ITk+1, ITk+2, etc..., le paquet P1 est écrit complètement dans les cellules de la sous-mémoire 50k ayant des adresses succédant à l'adresse de cellule de début de paquet par des incrémentations successives d'une unité dans le compteur 520, le contenu de la cellule de rang k dans la mémoire 531 n'est pas modifié et le signal PAP est égal à "0", et la cellule de rang k dans la mémoire 521 n'est pas commandée en lecture-écriture grâce à l'entrée 521C à l'état "0". Il est à noter que dès l'intervalle ITk dans la seconde trame de la vole MUXS succédant à celle pendant laquelle le début du paquet est écrit, le drapeau d'ouverture du paquet P1 commencera à être lu. Ainsi, eu égard à la longueur maximale d'un paquet égale à 256 octets, soit nettement supérieur à la longueur d'une trame de la voie MUXS, égale c 32 octets, l'écriture du prochain paquet P2 intervient en général après la lecture du début du paquet précédent Pi' compte-tenu également du rapport de débit D/DV, ou parfois avant la lecture du paquet P1, si celuici est un paquet court, par exemple de signalisation. En outre, chaque fois que des bits du z5 paquet P1 sont écrits, des bits "1" sont lus et transmis dans la voie multiplex MUXS pendant les intervalles successifs ITk, ITk+1, ITk+2,... pour l'adressage en lecture-écriture des sousmémoires k+2'... k, 50k+1, 50k+2,... en entrée 51LE, sous la commande des signaux d'horloge w.2w et w.2w. La fin de l'écriture du paquet P1 signalée par une impulsion FNPE produite par le circuit 40 est traduite dans la cellule de rang k de la mémoire 521, sous la commande de la sortie de la porte OU 537 momentanément à l'état "1", par l'écriture de l'adresse de la cellule dans la sous-mémoire 50k ayant mémorisé le dernier bit "0" du drapeau de fermeture du paquet P1; cette dernière adresse est fournie par le compteur 520 via le démultiplexeur 524 qui sélectionne ses douze premières entrées. - 29 - Puis le compteur 520 continue à être incrémenté pendant la réception de drapeaux dans la voie de paquet VPE, dans l'attente de la réception du paquet suivant P2' Les bits de ces drapeaux ne sont pas écrits dans les cellties de la mémoire 50k succèdant à celles ayant mémorisé le paquet P1 et n'effacent pas les bits "1" écrits, puisque le signal PPE est à nouveau à l'état "O" et ferme la porte 504. Dès qu'une impulsion FNPE est établie en réponse au début du paquet entrant P2' les mémoires 521 et 531 sont lues comme précédemment pour le paquet P]. Le circuit 533 transforme le mot de nombre de paquet "10000000" dans la cellule de rang k de la mémoire 531 en le mot "11000000" et le signal PAP demeure à l'état "0". L'adresse de la cellule de la sous-mémoire 50k ayant enregistré le dernier bit du drapeau de fermeture de paquet P1 est lue dans la cellule de rang k de la mémoire 521 et chargée dans le compteur 520 qui fournit alors les adresses des cellules suivantes de la sous-mémoire 50k pour l'écriture du paquet P2. Les mêmes opérations s'effectuent pour l'écriture du paquet P3' le mot de nombre de paquet étant alors égal à "111000O" tant que la lecture du premier paquet P1 n'est pas terminée. On suppose par exemple que la fin de la lecture du premier paquet P1 intervient au cours de l'écriture du paquet P3, sachant que les paquets les plus fréquents sont des paquets de signalisation ayant une longueur minimale de 6x8 = 48 bits et que, comme déjà dit, le trafic dans les canaux est faible. En réponse à une impulsion FNPL fournie par le circuit 6, signalant la transmission du dernier bit lu "O" du drapeau de fermeture du paquet P1, les sorties 5354 et 535 du circuit logique 535 produisent un signal de commande pour lire le mot "11100000" dans la cellule de rang k dans la mémoire 531, et une impulsion D pour un décalage de ce mot vers la gauche dans le circuit 523 afin d'écrire le mot "11000000". Aucun changement n'intervient dans la mémoire d'adresse de cellule 52]. Le paquet P3 continue à être écrit, pendant que le paquet P2 est lu. La fin de la lecture du paquet P2 provoque comme précédemment, le retrait d'un "1" dans le mot de nombre de paquet, pour devenir éga] "10000000". - 30 - De même, la fin de la lecture du paquet P3 signalée par une impulsion FNPL provoque la modification du mot de nombre de paquet en "00000000". Ce dernier mot est alors détecté par le comparateur 536 dont le signal de sortie PAP passe à "1" et y demeure pendant tous les intervalles ITk des trames de la voie MUXS jusqu'à l'écriture d'un prochain autre paquet dans la sous-mémoire 50k. Pendant ces derniers intervalles ITk, comme pendant les intervalles ITk au cours desquels les paquets P1, P2 et P3 sont lus, des bits "1" sont écrits dans les cellules correspondantes, afin d'être lus pendant d'éventuels intervalles de silence du canal CSk au cours du prochain cycle de lecture de la mémoire 50k. En outre, le passage à l'état "1" du signal PAP permet d'écrire les adresses de cellule "en avance d'un octet" (NB+(NO+1)) fournies par le multiplexeur 524, dans la cellule de rang k de la mémoire 521 et ainsi de mettre à jour continuellement celle-ci en attente du prochain paquet destiné au canal CSk. Bien que l'invention ait été décrite en référence à une réalisation préférée, l'objet de la présente demande n'est aucunement limité à cette réalisation. En particulier, des valeurs numériques indiquées ci-dessus pourraient être déduites d'autres en vue de multiplexer des canaux entrants et transmettre des canaux sortants ayant des débits égaux à 32, 48 ou 64 kbit/s par exemple afin d'obtenir un débit des voies multiplex MUXE et MUXS égal à 1024, 1536 ou 2048 kbit/s et un débit des voies de paquet sortante VPS et entrante VPE inférieur ou égal au débit des voies multiplex. Par ailleurs, à la place des bits à l'état prédéterminé "1" inclus dar.s les intervalles de silence entre des paquets dans chaque canal peuvent être prévus des drapeaux "01111110" convenablement cadrés, au moyen d'un circuit modifié 6 analogue au circuit 2. - 31 - REVENDICATIONS 1 - Equipement de multiplexage (EM) relié à une pluralité de canaux numériques entrants (CE0 à CEK_1) ayant un même débit faible (d) convoyant chacun des paquets de longueurs différentes pour retransmettre en série les paquets dans une voie numérique sortante (VPS), caractérisé en ce qu'il comprend des moyens (MC) pour multiplexer à division du temps les canaux entrants (CE0 à CEK_1) par groupes de bits en nombre prédéterminé (octets) respectivement dans des intervalles de temps de trames (IT0 à ITK_1) d'une voie multiplex (MUXE) ayant un débit élevé (D = K x d), et des moyens (MP) pour regrouper consécutivement les groupes de bits de chaque paquet transmis par la voie multiplex en vue de transmettre en série les paquets regroupés dans la voie sortante (VPS) selon l'ordre chronologique des paquets transmis dans la voie multiplex (MUXE). 2 - Equipement de multiplexage conforme à la revendication 1, caractérisé en ce que les moyens pour regrouper (M3) comprennent des premiers moyens (1.) reliés à la voie multiplex (MUXE) pour détecter les débuts et les fins des paquets transmis dans les canaux entrants (CE 2 CEK_1) multiplexés dans la voie multiplex (MLXE), des moyens (30) pour mémoriser les données des canaux entrants (CE0 à C i) transmis par la voie multiplex (IXE), des moyens (BT) synchrones avec la fréquence de bit (w) de la vole multiplex pour écrire systématiquement les données des canaux entrants dans les moyens pour mémoriser (30) au fur et à mesure de leur transmission dans la voie multiplex, et des moyens (32,33,34) synchrones avec la fréquence de bit (w/2) de la voie sortante (VPS) pour lire sélectivement chaque paquet regroupé parmi les données écrites dans les moyens pour mEmoriser (30) en fonction des début et fin détectés du paquet regroupé, afin de transmettre en série le paquet regroupé lu dans la voie sortante (VPS). 3 - Equipement de multiplexage conforme D la revendication 2, caractérisE en ce que les moyens pour mémoriser (30) comprennent autant de sousmémoires (300 à 30K_1) que de canaux entrants (CE0 à CEK_1), lesdites sous-mémoires mémorisant les paquets transmis respectivement par lesdits canaux entrants. - 32 - 4 - Equipement de multiplexage conforme à la revendication 3, caractérisé en ce que chaque sous-mémoire (300 à 30K-) comporte des cellules à un bit en nombre supérieur à une longueur maximale (256 octets) d'un paquet. 5 - Equipement de multiplexage conforme à la revendication 3 ou 4, caractérisé en ce que les moyens pour écrire (BT) adressent respectivement en écriture à la fréquence de trame de la voie multiplex (MUXE) par groupe de cellules d'un bit dans chaque sous-mémoire, lesdites sous-mémoires ( à 30 3K) selon l'ordre chronologique des intervalles de temps (ITO à ITK 1) assignés aux canaux multiplexés dans la voie multiplex (MUXE), et à la fréquence de bit (w) de la voie multiplex, les cellules de chacun des groupes de cellules. 6 - Equipement de multiplexage conforme à l'une quelconque des revendications 2 à 5, caractérisé en ce que les moyens pour lire (32,33,34) comprennent une première mémoire (34) pour mémoriser des adresses (NB+NO) de cellules dans les moyens pour mémoriser (30) ayant mémorisé des bits aux débuts de paquets écrits, fournies par les moyens pour écrire (BT) en réponse aux débuts détectés (DBP) des paquets écrits, et des moyens (32,33) pour établir des adresses de lecture de toutes les cellules dans les moyens pour mémoriser (30) ayant mémorisé complètement un paquet écrit en fonction de l'adresse de la cellule mémorisant le bit du début du paquet, après la détection de la fin du paquet (FNP). 7 - Equipement de multiplexage conforme à la revendication 6, caractérisé en ce que les moyens pour établir comprennent une seconde mémoire (32) reliée à la première mémoire (32) pour mémoriser les adresses (NCE+NB+NO) de cellules dans les moyens pour mémoriser (30) ayant mémorisé des bits des débuts de paquets complètement écrits et non encore lus dans les moyens pour mémoriser (30), les première et seconde mémoires (34,32) étant respectivement lues et écrites simultanément en réponse aux fins détectées de paquets écrits (FNP), et un compteur (33) qui est incrémenté à la fréquence de bit (w/2) de la voie sortante (VPS) et qui est chargé successivement par les adresses de cellules des bits des débuts des paquets complètement écrits respectivement après les - 33 - détections des fins de paquets, pour établir consécutivement les adresses de lecture de cellules relatives à chaque paquet écrit. 8 - Equipement de multiplexage conforme à la revendication 7, caractérisé en ce que la seconde mémoire est une file d'attente (FIFO,32). 9 Equipement de multiplexage conforme à l'une quelconque des revendications 2 à 8, caractérisé en ce que les moyens pour détecter les débuts et les fins des paquets (1) comprennent une mémoire (10) adressée à la fréquence des groupes de bits dans la voie multiplex (MUXE) et écrite et lue à la fréquence de bit (w) de la voie multiplex par les moyens pour écrire (BT) pour mémoriser des états (11S) des canaux entrants (CE0 à C _1) en fonction des groupes de bits, ces états indiquant notamment l'inactivité d'un canal entre paquets, les débuts et fins des paquets et des données de paquets transmis dans la voie multiplex, et des moyens (11) pour analyser chaque bit de chaque canal entrant dans la voie multiplex (MUXE) par rapport à l'état mémorisé lu (10oS) correspondant au bit précédent dans le canal entrant afin d'établir des signaux de début de paquet (DBP) et des signaux de fin de paquet (FRP) délivrés aux moyens pour lire (32,33,34) et un nouvel état (i!S) du canal à écrire dans ladite mémoire (10). - Equipement de multiplexage conforme à l'une quelconque des revendications 2 à 9, caractérisé en ce qu'il comprend des moyer.s (2) reliés aux moyens pour mémoriser (30) pour transmettre des drapeaux ("01111110") dans la voie sortante (VPS), intercalés entre les paquets lus dans les moyens pour mémoriser et transmis dans la voie sortante. 11 - Equipement de multiplexage conforme à la revendication 10, caractérisé en ce que les moyens pour transmettre des drapeaux comprennent des moyens (22) pour détecter les débuts et les fins des paquets lus, des moyens (23) pour produire continûment des drapeaux, et des moyens (21) reliés aux moyens pour mémoriser (30) et aux moyens pour produire des drapeaux (23) et commandés par les moyens pour détecter les débuts et les fins des paquets lus (22) pour transmettre un paquet lu dans la voie sortante (VPS) en réponse au début détecte du paquet lu (PPL = 1), - 34 - et des drapeaux en réponse aux fins détectées des paquets lus (PPL = 0). 12 - Equipement de multiplexage conforme à l'une quelconque des revendications 6 à 8 et à la revendication 10 ou 11, caractérisé en ce que les moyens pour transmettre des drapeaux (2) délivrent un signal d'invitation de paquet-à-transmettre (PAT) en réponse à la fin (dernier bit "0") d'un drapeau transmis dans la voie sortante (VPS) afin de commander dans les moyens pour établir (32,33) l'établissement des adresses de lecture de cellules relatives à un prochain paquet écrit à lire et à transmettre immédiatement après un drapeau. 13 - Equipement de multiplexage conforme à l'une quelconque des revendications 1 à 12, caractérisé en ce que les début et fin de chaque paquet dans les canaux entrants (CE à CEK 1) sont O K-i constitués par les premier et dernier bit ("0") de drapeaux d'ouverture et de fermeture ("O1111110") encadrant les données du paquet, respectivement, et en ce que chaque paquet est écrit et lu avec ses drapeaux d'ouverture et de fermeture dans les moyens pour regrouper (MP). 14 - Equipement de multiplexage conforme à l'une quelconque des revendications 1 à 13, caractérisé en ce que la voie de paquet sortante (VPS) a un débit égal ou inférieur (DV = 256 kbit/s) au débit (D = 512 kbit/s) de la voie multiplex (MUXE). - Equipement de démultiplexage (ED) relié à une voie numérique entrante (VPE) convoyant en série des paquets de longueurs différentes destinés respectivement à des canaux numériques sortants (CSO à CSK_1) ayant un même débit faible (d) pour retransmettre les paquets respectivement dans les canaux sortants, caractérisé en ce qu'il comprend des moyens (DP) pour séparer les paquets dans la voie entrante (VPE) en fonction de leur destination afin de délivrer les paquets destinés aux canaux sous la forme de groupes ayant des bits en nombre prédéterminé (octets) respectivement pendant des intervalles de temps de trames d'une voie multiplex (MUXS) ayant un débit élevé (D = K x d), et des moyens (DC) pour démultiplexer à division du temps la voie multiplex (MUXS) en lesdits canaux sortants (CS0 2 CSK 1). - 35 - 16 - Equipement de démultiplexage conforme à la revendication 15, caractérisé en ce que les moyens pour séparer (DP) comprennent des premiers moyens (4) reliés à la voie entrante (VPE) pour détecr:r les débuts (DBPE) et les fins (FNPE) des paquets transmis dans la voie entrante (VPE), des moyens (50) pour mémoriser au moins les paquets transmis par la voie entrante (VPE), des moyens (52,53,6) synchrones avec la fréquence de bit (w/2) de la voie entrante pour écrire les paquets dans les moyens pour mémoriser (50) au fur et à mesure de leur transmission par la voie entrante, et des moyens (BT) synchrones avec la fréquence de bit (w) de la voie multiplex (MUXS) pour lire systématiquement les moyens pour mémoriser (50) à raison d'un groupe de bits (octets) d'un paquet écrit pendant l'intervalle de temps respectif (IT0 à ITK_1) de la voie multiplex (MUXS). 17 - Equipement de démultiplexage conforme à la revendication 16, caractérisé en ce que les moyens pour mémoriser (50) comprennent autant de sous-mémoires (500 à 50K1) que de canaux sortants (CS0 à CSK_), lesdites sous-mémoires mémorisant les paquets transmis par la voie entrante (VPE) respectivemernt 3 destination desdits canaux sortants (CS0 à CSK 1). 18 - Equipement de démultiplexage conforme à la revendication 17, caractérise en ce que chaque sous-mémoire (500 C OK1) comporte des cellules à un bit en nombre supérieur à une longueur maximale (256 octets) d'un paquet. 19 - Equipement de démultiplexage conforme à la revendication 17 ou 18, caractérisé en ce que les moyens pour lire (ET) adressent en lecture à la fréquence de trame de la voie multiplex (MUXS), par groupe de cellules d'un bit dans chaque sous-mémoire, lesdites sous-mémoires (500 à 50 K1) selon l'ordre chronologique des intervalles de temps (ITO à ITK). assignés aux canaux multiplexés dans la voie multiplex (MUtXS), et a la fréquence de bit (w) de la voie multiplex, les cellules de chacun des groupes de cellules. - Equipement de démultiplexage conforme à l'une quelconque des revendications 16 à 19, caractérisé en ce que les moyens pour écrire (52,53,6) comprennent des moyens (52) pour établir des adresses d'écriture de cellules à un bit dans les moyens pour - 36 - mémoriser (50) destinées à mémoriser temporairement un paquet transmis par la voie entrante (VPE) en fonction d'une adresse de cellule destinée à mémoriser un bit ("0") au début du paquet et déduite d'une adresse de lecture (NB+(NO+1)) délivrée par les moyens pour lire (BT) relative à une cellule lue antérieurement l'écriture du paquet, de préférence lue pendant la trame précédente de la voie multiplex (MUXS). 21 - Equipement de démultiplexage conforme à la revendication 20, caractérisé en ce que les moyens pour établir (52) comprennent une première mémoire (521) pour mémoriser des adresses de cellules dans moyens pour mémoriser (50) destinées à mémoriser les bits de "début" de prochains paquets à écrire destinés respectivement aux canaux sortants (CS0 e CSK), et un compteur (520) qui est incrémenté à la fréquence de bit (w/2) de la voie entrante (VPE) et qui est chargé par l'adresse de la cellule dans la première mémoire (521) destinée à mémoriser le bit d'un début de paquet transmis par la voie entrante (VPE) en réponse e la détection du début de paquet (DBPE), pour établir consécutivement les adresses d'écriture de cellules mémorisant le paquet, et des moyens (523, 524) pour écrire sélectivement dans la première mémoire (521), en tant qu'adresse de cellule mémorisant le bit de début d'un paquet destiné à un canal sortant, une adresse de cellule (NB+(NO+1)) fournie par les moyens pour lire (BT) et devant être lue après la cellule en cours de lecture relative au canal, de préférence après une durée d'une trame de la voie multiplex (MUXS) succédant è l'instant de lecture de ladite cellule en cours de lecture, lorsque les moyens pour mémoriser (50) ne contiennent aucun paquet destiné audit canal (PAP = 1), et l'adresse de cellule (520S) ayant mémorisé la fin du paquet précédemment écrit destine audit canal et fournie par ledit compteur (520), lorsque ledJt paquet précédemment écrit n'est pas complètement lu (PAP = 0). 22 - Equipement de démultiplexage conforme à la revendication 20 ou 21, caractérisé en ce que les moyens pour écrire (52,53,6) comprennent des seconds moyens (6) reliés à la voie multiplex (MUXS) pour détecter la fin (FnPL) de chaque paquet lu dans les moyens pour mémoriser (50) et transmis dans la voie multiplex, et des moyens (53) commandés par les premier et second - 37 - moyens pour détecter (4,6) pour compter et décompter les paquets en cours d'écriture, écrits complètement et en cours de lecture dans les moyens pour mémoriser (50) pour chacun des canaux sortants (CS0 à CSK), afin de sélectionner l'adresse de cellule destinée à mémoriser le bit de début ("0") de chaque paquet. 23 - Equipement de démultiplexage conforme à la revendication 22, caractérisé en ce que les moyens pour compter et décompter (53) comprennent une seconde mémoire (531) pour mémoriser les nombres de paquets en cours d'écriture, écrits complètement et en cours de lecture respectivement pour les canaux sortants (CS0 à CSK-), des moyens (533) pour augmenter et diminuer d'une unité le nombre de paquets pour un canal respectif en réponse au début (DBPE) d'un paquet dudit canal écrit dans les moyens pour mémoriser (50), signalé par les premiers moyens pour détecter (4), et en réponse à la fin (FNPL) d'un paquet dudit canal lu dans les moyens pour mémoriser (50), signalée par les seconds moyens pour détecter (6), respectivement. 24 - Equipement de démultiplexage conforme aux revendications 21 et 23, caractérisé en ce que les moyens pour compter et décompter (53) comprennent des moyens (536,537,538) pour autoriser dans la première mémoire (521) et pour chaque canal sortant (CS0 à CSK_1), une lecture de l'adresse de la cellule destinée à mémoriser le bit de début d'un paquet en réponse à la détection du début (DBPE = 1) de ce paquet écrit, une écriture de l'adresse de cellule fournie par les moyens pour lire (BT), cellule devant être lue après la cellule en cours de lecture relative au canal, lorsque le nombre de paquets du canal (PAP = 1) est nul, et une écriture de l'adresse de cellule fournie par ledit compteur (520) en réponse à la détection de la fin (FNPE = 1) d'un paquet écrit du canal. - Equipement conforme à l'une quelconque des revendications 16 à 24, caractérisé en ce que les moyens pour séparer (DP) comprennent des moyens (501 a 504) pour 9crire systématiquement un bit ayant un état prédéterminé ("1") après la lecture de chacune de cellules à un bit dans les moyens pour mémoriser (500 à 50K) , l'écriture du bit à l'état prédftermina n'étant effacée que par l'écriture d'un bit de paquet dans ladite - 38 - cellule sous la commande (PPE) des premiers moyens pour détecter (2), afin de transmettre des bits à l'état prédéterminé ("1") entre des paquets lus et transmis dans chacun des canaux (CS0 à CSK_1) 26 - Equipement de démultiplexage conforme à l'une' quelconque des revendications 15 à 25, caractérisé en ce que les début et fin de chaque paquet dans la voie entrante (VPE) et dans les canaux sortants (CS0 à CSK_) sont constitués par des premier et dernier bit ("O") de drapeaux d'ouverture et de fermeture ("01111110") encadrant les données du paquet, et en ce que chaque paquet est écrit et lu avec ses drapeaux d'ouverture et de fermeture dans les moyens pour séparer (DP). 27 - Equipement de démultiplexage conforme à l'une quelconque des revendications 15 à 26, caractérisé en ce que la voie de paquet entrante (VPE) a un débit égal ou inférieur (DV = 256 kbit/s) au débit (D = 512 kbit/s) de la voie multiplex (MUXS).