FR 2602932 A1 19880219 FR 8611333 A 19860805 PORTE LOGIQUE BFL COMPENSEE EN TEMPERATURE La présente invention concerne un perfectionnement aux portes logiques réalisées au moyen de dispositifs semiconducteurs et connues sous l'abréviation de BFL pour Buffered FET Logic, ou logique tampon à transistors à effet de champ. Les portes logiques BFL sont généralement utilisées en association entre elles pour réaliser des circuits intégrés complexes, la sortie d'une porte constituant l'entrée d'une porte suivante. Mais elles sont sensibles aux variations de température qui fait varier les paramètres des transistors utilisés, ce qui fait également varier le niveau de la tension de sortie d'une porte, d'o une perturbation dans le fonctionnement des portes suivantes. Le perfectionnement apporté par l'invention consiste à compenser en température une porte BFL en ajoutant dans sa source de courant une diode qui augmente, lorsque la température augmente, la tension VGS entre grille et source du transistor qui sert de source de courant. La variation, en fonction de la température, des caractéristiques de la diode contrecarre la variation des caractéristiques de la source de courant. Les portes logiques BFL sont actuellement bien connues et elles sont l'une des structures logiques les plus couramment utilisées en logique rapide, dont les temps de réponse se comptent en picosecondes, parce qu'elles utilisent des transistors normalement passants, plus connus sous le nom de "normally-on", qui sont plus faciles à réaliser que les transistors normalement bloquants, ou "normally-off" ce qui rend très tolérante la technologie de fabrication de circuits intégrés dans lesquels sont comprises des portes BFL. Sommairement, une porte BFL comprend deux étages: - un étage d'entrée dans lequel un transistor d'entrée reçoit un signal d'entrée, et est monté en série avec une première source de courant, - un étage de sortie dans lequel un transistor intermédiaire reçoit un signal issu du drain du transistor d'entrée, et est monté en série avec une deuxième source de courant constituée par une diode en série avec un transistor. Le signal de sortie est prélevé entre la diode et le drain du transistor source de courant. Le rôle de la diode est de provoquer un décalage du signal de sortie, de façon à ce que, en absence de signal d'entrée, la tension de sortie d'une porte BFL soit inférieure à la tension de seuil du transistor d'entrée de la porte BFL suivante. Donc dans un circuit associant plusieurs portes BFL en série, qu'une porte ne soit pas excitée si celle qui la précède ne l'est pas. Mais il est connu qu'une diode a des caractéristiques qui varient avec la température. Ainsi, si la température augmente, la chute de tension dans la diode de décalage diminue, et la tension de sortie peut ainsi remonter, avec la température, au dessus de la tension de seuil du transistor d'entrée de la porte BFL suivante, ce qui fait que ce transistor n'est pas bloqué lorsqu'il devrait l'être. Pour supprimer cet inconvénient, l'invention prévoit de compenser la variation de la tension de décalage dans la diode par une variation de sens opposé du courant qui traverse la diode. Pour obtenir ce résultat, la polarisation grille-source du transistor de la deuxième source de courant est modifiée au moyen d'une seconde diode montée entre grille et source dudit transistor. La polarisation du transistor est donc égale à la chute de tension dans la seconde diode, et elle fait varier le courant fourni par le transistor dans le même sens que la variation de température. Si la température augmente, la tension de décalage de la première diode tend à diminuer, mais la source de courant fournit un courant plus élevé qui tend à augmenter la tension de décalage dans la diode de décalage, donc cette tension de décalage reste sensiblement stable. Et inversement si la température diminue. De façon plus précise, l'invention concerne une porte logique compensée en température, de type BFL, comportant dans son étage d'entrée, un transistor d'entrée dont la grille reçoit le signal logique d'entre (V1) et un transistor alimenté par une première tension VDD, et dans son étage de sortie, un transistor intermédiaire, alimenté par la même tension VDD, et dont la grille reçoit le signal issu du drain du transistor d'entrée, ce transistor intermédiaire étant monté en série avec au moins une diode de décalage elle-même en série avec une source de courant constituée par un transistor alimenté par une deuxième tension VSS, le signal logique de sortie (VO0) étant prélevé au point commun entre la diode de décalage et le drain du transistor source de courant, cette porte logique BFL étant caractérisée en ce que, en vue de compenser la variation avec la température de la chute de tension VD introduite par la diode de décalage, au moins une diode de compensation est introduite, dans le sens passant, entre la source et la grille du transistor source de courant de l'étage de sortie, la deuxième tension d'alimentation VSS étant appliquée au point commun entre la diode de compensation et la grille du transistor. L'invention sera mieux comprise et ses avantages mieux détaillés par l'exposé qui va suivre d'un exemple de réalisation, en s'appuyant sur les figures jointes en annexe qui représentent - figure 1: schéma électrique d'une porte logique BFL selon l'art connu, - figure 2: diagramme des signaux d'entrée et de sortie du second étage d'une porte BFL selon l'art connu, - figure 3: courbes ID = X (VD) d'une diode, en fonction de la température, - figure 4: courbes ID = (VDs) d'un transistor, en fonction de la température, - figure 5: courbes de compensation de la variation de tension de décalage d'une diode par la variation du courant qui la traverse, selon l'invention, - figure 6: schéma électrique d'une porte logique BFL compensée en température, selon l'invention, - figure 7: modélisation de la source de courant dans une porte BFL selon l'art connu, - figure 8: modélisation de la source de courant dans une porte BFL compensée en température, selon l'invention. La figure I représente le schéma électrique d'une porte logique BFL selon l'art connu, et son exposé permettra de mieux comprendre quels sont les problèmes qui se posent lorsque la température de fonctionnement d'un telle porte varie. En bref, une porte BFL comprend deux étages. L'étage d'entrée est constitué par un transistor à effet de champ 1, monté source à la masse et alimenté à travers une première source de courant constituée par un transistor à effet de champ 2, dont le drain est au potentiel VDD, et dont la grille est réunie à la source. Le transistor d'entrée 1 reçoit sur sa grille des signaux logiques d'entrée, c'est-à-dire des 0 logiques et des 1 logiques. Ce premier étage est alimenté entre VDD et la masse et sa sortie est prise en un point A, commun au drain du transistor 1 et à la source du transistor 2. L'étage de sortie est. constitué par un transistor intermédiaire 3 qui reçoit sur sa grille le signal issu de A et est monté en série avec une deuxième source de courant qui est un transistor 4. Ce second étage est alimenté entre VDD et Vss. Entre les deux transistors 3 et 4 est intercalée une diode de décalage 5 qui entraîne un décalage de tension du signal de sortie par rapport au signal d'entrée: le signal de sortie V0 est prélevé entre la cathode de la diode 5 et le drain de la source de courant 4, et il est très généralement appliqué sur la grille du transistor d'entre 1' d'une autre porte BFL qui est esquissée sur la figure 1. Selon la valeur désirée du décalage, une porte BFL peut comporter plus d'une diode telle que 5: on voit couramment avec deux ou trois diodes en série, mais il y en a toujours au moins une. De façon à éviter les confusions avec d'autres tensions dont les sigles sont normalisés, on conviendra d'appeler V1 et V les tensions d'entrée et de sortie, respectivement, de la porte BLF. La figure 2 permet de comprendre le rôle de la diode de décalage 5, et l'importance de la stabilité en température d'une porte BFL. Les tensions y sont portées en ordonnée entre VSS et VDD et le temps en abscisse. La première courbe VA correspond au signal appliqué sur la grille du transistor intermédiaire 3 lorsqu'une impulsion logique VI est appliquée à l'entrée de la porte BFL: ce signal varie depuis zéro volt jusqu'à VDD. La (ou les) diode de décalage 5 introduit pour le signal de sortie V un décalage Vd sur l'échelle VSS - VDD, de sorte que la courbe V0 soit à un niveau inférieur à la tension de seuil VT lorsque le signal d'entrée Vl, ou VA, est à zéro. Ainsi, VO inférieur à VT permet de pincer le transistor d'entrée 1' de la porte BFL suivante: si dans une série, la première porte BFL n'est pas activée, les portes suivante ne le sont pas non plus. Ceci est valable à une température T1 de fonctionnement. Mais on sait que les caractéristiques des dispositifs semiconducteurs varient avec la température: à une température T2, supérieure à Tl,la tension de décalage Vd introduite par la diode de décalage 5 est moindre, et la courbe représentative de Vo0, en pointillés à T2, peut ne plus descendre en dessous de la tension de seuil VT des transistors. Dans ce cas, le transistor d'entrée I d'une porte BFL dans une série de portes serait activé, alors que la première porte ne l'est pas, d'autant plus que la tension de seuil VT dérive vers VSS tandis que Vodérive vers VDD lorsque la température augmente. En effet, la figure 3 montre la variation de la chute de la tension VD d'une diode, en fonction du courant ID qui la traverse, à différentes températures T1 et T2 (T2>T1). Pour un courant I qui traverse la diode constant puisque fourni par une source de courant, si la température augmente de T1 à T2 il s'ensuit une diminution de tension A V = VDi - VD2: cette diminution de la tension de décalage peut faire passer la tension de sortie V0 de la porte BFL au-dessus de la tension de seuil VT, sur la figure 2. Si on pose: - RS = résistance série d'une diode polarisée en direct, - ED = hauteur de barrière, ou tension de coude de cette diode, - ID = courant fourni par la source de courant, qui traverse la diode, la tension de décalage VD d'une diode est donnée par: VD =ED + RID Mais le courant ID est lui-même fourni par le transistor 4, et varie avec une variation de température, selon les courbes de la figure 4: pour une tension drain-source VDS donnée, le courant qui traverse ce transistor et qui n'est autre que ID, augmente avec la température. Si on pose: - L = longueur de la grille du transistor source de courant, Z = largeur de cette même grille, -VT = tension de seuil du transistor, le courant ID qui le traverse est donné par: I = K Z V2 D - VT L K étant un facteur de proportionnalité. La solution apportée par l'invention à la compensation en température d'une porte BFL est exposée dans son fonctionnement en figure 5 et dans sa réalisation en figure 6. Soit ID le courant et VD la chute de tension d'une diode de décalage 5, dont le point de fonctionnement à la température T1 est en 6 par exemple et correspond à un courant IDT 1. Si la diode fonctionne à une température T2 (T2> T1), sa tension de décalage VD varie, mais comme le courant ID fourni par le transistor 4 varie lui aussi de ID àDT1 IDT2, le point de fonctionnement de la diode 4 est désormais en 7, qui ne correspond pas à la même tension de décalage que le point 6. Pour obtenir à la température T2 la même tension de décalage qu'à la température T1, il faut forcer le courant ID qui traverse la diode 4 jusqu'à amener son point de fonctionnement en 8, de même abscisse en tension que le point 6, et qui correspond à un courant IDT2 compensée' En d'autres termes, pour compenser la variation dans un sens de la tension de décalage VD d'une diode, il faut faire varier dans un sens opposé le courant ID qui la traverse, et ceci est obtenu, dans le cas d'une porte BFL, en faisant varier la polarisation grille-source VGS du transistor 4 qui constitue la source de courant. Cette variation de polarisation VGS est amenée par une diode de compensation montée en sens direct entre la source et la grille du transistor 4, comme représenté en figure 6. On voit que cette figure 6 est très proche de la porte BFL classique de la figure 1, et les mêmes indices de repère désignent les mêmes objets lorsqu'ils sont communs mais on a ajouté, dans la source de courant de l'étage de sortie de la porte BFL, une diode de compensation 9, montée en polarisation directe entre la source et la grille du transistor 4. La tension VSS est appliquée au point commun à la cathode de la diode 9 et à la grille du transistor 4. Soit VC la chute de tension de la diode 9, de façon à ne pas la confondre avec la tension de décalage VD de la diode 5. Si la température de fonctionnement de la porte BFL augmente par exemple de T1 à T2, la tension de décalage VD de la diode 5 diminue, mais simultanément la chute de la tension VC de la diode de compensation 9 diminue. Comme la polarisation VGS, de la grille du transistor 4 est égale à -Vc, ce+te polarisation augmente il s'agit de transistors normalement passants, bloqués par une tension négative - et le courant ID débité par le transistor 4 augmente aussi de façon à compenser la diminution de la tension de décalage VD. Bien entendu, le fonctionnement reste comparable si on considère un abaissement de température de T2 à T1. Pour cette figure comme pour les figures précédentes, il suffit d'inverser les variations de caractéristiques si la variation de température est inversée. Les dimensions et les paramètres, tel que la tension de seuil YT du transistor 4 sont avantageusement optimisés de façon à avoir à température ambiante les mêmes niveaux de tensions et de courant que dans une porte BFL classique, malgré la présence de la diode de compensation 9. En particulier, celle-ci peut-être calculée avec des dimensions assez grandes pour que sa résistance d'accès, ou résistance série en polarisation directe, soit quasiment nulle. Etant donné que les portes BFL sont très généralement asso- ciées en série, si la tension de décalage VD de la diode 5 d'une porte BFL varie avec la température, la tension de seuil VT du transistor d'entrée 1' d'une porte suivante varie également avec la température. Mais il a été dit précédemment que ces deux variations sont de sens opposés (figure 2). En se reportant en figure 5, l'invention prévoit de compenser la variation de la tension de seuil VT du transistor d'entrée 1' en forçant le courant ID qui traverse la diode de décalage 5 jusqu'en un point tel que 10, qui correspond à une augmentation de VD, d'une valeur A V, lorsque la température augmente. Cette augmentation de VD permet à la courbe VO, en figure 2, de couper l'abscisse de VT, et donc de pincer le transistor 1' d'une porte suivante, même si la température augmente. Ce résultat peut être obtenu en montant en série plusieurs diodes de compensations 9, ce qui est nécessaire aussi si la porte BFL comporte plusieurs diodes de décalage 5 en série. L'invention est justifiée par les équations suivantes: Posons: - ED = hauteur de barrière d'une diode, - RS = résistance série d'une diode, - VT = tension de seuil d'un transistor, - T = température, TA étant la température ambiante. On peut définir en premier ordre: ED(T) ED(TA) - oc (T-TA) d ED(T) A dT R -R dR-Ts(T)S(T) = (TA) d RS(T) -3 dT (T)(T-T ( Ad VT(T) V(T) = VT(TA - TTA) A A dT Considérons d'abord une porte BFL classique, dont le second étage est représenté figure 7. On peut faire l'hypothèse que le signal au point S sur la source du transistor intermédiaire 3, n'est pas affecté par la température: dVS - 0 dT En effet, si le transistor 3 est conducteur, le point S est pratiquement à VDD, qui ne varie pas avec la température. RS est la résistance intrinsèque de la diode 5: ce n'est pas une résistance ajoutée et montée avec la diode. En reprenant l'expression de courant ID fourni par la source de courant: = k Z V2 soit D k L VT VT L et en posant que la tension V0 de sortie est égale à: VO = VS - ED - IDRS on peut dériver par rapport à la;empérature T d V d ED d RS -R d ID 0=- _ _ - D __ RS D S dT dT dT dT dID k Z d T = 2 ID d VT T 2 VT dT L d T VT dT donc d V = C dT VT pour une porte BFL classique. Faisons maintenant le même calcul pour une porte BFL compensée en température selon l'invention, dont le second étage est représenté figure 8. Pour la même raison que précédemment, on admettra que le signal au point S n'est pas affecté par la température. La diode 9 de compensation en température a une hauteur de barrière de E'D et on lui donne de grandes dimensions de sorte que la résistance série est négligeable: R'S O Le transistor 4 source de courant a une largeur de grille Z' qui lui permet de débiter un courant I'D compte tenu de la présence de la diode 9 de compensation. Sa tension de polarisation grille-source est augmentée par la présence de la diode 9 de compensation: VGS = - E'D de sorte que le courant débité I'D est: D = k Z' (VG - VT) D 1- GS T La largeur Z' de la grille du transistor 4 peut d'ailleurs être facilement calculée pour retrouver en sortie les mêmes niveaux que pour une porte classique. A la température ambiante TA, les courants doivent être les mêmes: ID ID k Z' (E'D + VT)2 = kz v2 L ( VT L T D T = k ElD+ VT A titre d'exemples pour VT - I V, E'D _ 0,5 V, on obtient Z' = 4 Z ce qui est cohérent avec R'S, O pour la diode de compensation. Dans le cas de l'invention, la tension de sortie V0 est: Vo = VS - ED I'DRS Vo V ED - k Z' (E'D + VT) RS oS -; D T S T dVO = - d ED - k Z' (E'D + V)2 S D T dT dT L dT _ 2k Z' RS (E'D +VT)( ED +) L (E'D VT) dT dT dVo = Ca +FID + 2 ( +/) D S dT E'D+VT Il y compensation de la température si l'effet de la température est le même à la sortie d'une porte BFL selon l'invention et à l'entrée d'une porte suivante dans une série de portes identiques, soit si: dVo = dVT dT c'est-à-dire si dV dO = -- a' dT Si: dV_ = 0, dT on se trouve dans le cas o, pour une porte BFL considérée isolément, le point de fonctionnement de la diode de décalage 5 est ramené au point 8 sur la figure 5: le tension de décalage est maintenue constante, sans tenir compte de la dérive de VT du transistor d'entrée 1' d'une autre éventuelle porte BFL. Si: dV O o: - y/# O, dT on se trouve dans le cas o le point de fonctionnement de la diode de décalage 5 est forcée au point 10 de la figure 5, de façon à anticiper, pour une porte BFL selon l'invention, le décalage de la tension de seuil du transistor d'entrée 1' d'une autre porte BFL montée en série. Pour remplir ces conditions, la résistance série optimale RS de la diode de décalage 5 est donnée par l'équation générale: I + i ID VTI - E'D Rs(opt) 1. 1o c 2 1 + /K ID L'invention a été décrite en s'appuyant sur l'exemple d'une porte BFL qui ne comporte dans son second étage qu'une seule diode de décalage 5 et une seule diode de compensation 9. Bien entendu, l'invention reste valable pour une porte BFL qui comporte une pluralité de diodes de décalage et une pluralité de diodes de compensation. 13. REVENDICATIONS 1. Porte logique de type BFL, compensée en température, comportant, dans son étage d'entrée, un transistor d'entrée (1) dont la grille reçoit le signal logique d'entrée (VI) et un transistor (2) alimenté par une première tension VDD, et, dans son étage de sortie, un transistor intermédiaire (3), alimenté par la même tension VDD 'et dont la grille reçoit le signal issu du drain du transistor d'entrée (1), ce transistor intermédiaire (3) étant monté en série avec au moins une diode de décalage (5) elle-même en série avec une source de courant constituée par un transistor (4) alimenté par une deuxième tension VSS, le signal logique de sortie (Vo) étant. prélevé au point commun entre la diode de décalage (5) et le drain du transistor (4) source de courant, cette porte logique BFL étant caractérisée en ce que, en vue de compenser la variation avec la température.e la chute de tension VD introduite par la diode de décalage (5), une diode de compensation (9) est introduite, dans le sens passant, entre la source et la grille du transistor (4) source de courant de l'étage de sortie, la deuxième tension d'alimentation Vss étant appliquée au point commun entre la diode de compensation (9) et la grille du transistor (4). 2. Porte logique BFL compensée en température selon la revendication 1 caractérisée en ce que la polarisation VGsdu transistor (4) source de courant varie avec la température en sens inverse de la chute de tension (Vc) dans la diode de compensation (9), ce qui fait varier le courant (ID) débité par le transistor (4), et compense la chute de tension (VD) dans la diode de décalage (5). 3. Porte logique BFL compensée en température selon la revendication I caractérisée en ce que la diode de compensation (9) est calculée suffisamment grande pour que sa résistance d'accès (R's), dans le sens passant, soit négligeable: R'S. O. 4. Porte logique BFL compensée en température selon la revendication 1 caractérisée en ce que la chute de tension (VC) dans la diode de compensation (9) est calculée pour compenser la variation avec la température de la chute de tension (VD) dans la diode de décalage (5). 5. Porte logique BFL compensée en température selon la revendication I caractérisée en ce que la chute de tension (Vc) dans la diode de compensation (9) est calculée pour compenser les variations avec la température de la chute de tension (VD) dans la diode de décalage (5) de la tension de seuil (VT) du transistor d'entrée (1') d'une seconde porte BFL montée en série sur la sortie (V o) de ladite porte BFL. 6. Porte logique BFL compensée en température selon la revendication 1, caractérisée en ce que, pour avoir les mêmes niveaux de signal de sortie (V) qu'une porte BFL non compensée en tempéo rature, et non dotée d'une diode de compensation (9), la largeur de grille (Z') du transistor (4) source de courant est égale à: VT Z' = Z (ETD+V avec Z = largeur de grille du transistor (4) source de courant dans une porte BFL non compensée en température, VT = tension de seuil du transistor (4) source de courant, E'D= hauteur de barrière de la diode de compensation (9). 7. Porte logique BFL compensée en température selon la revendication 1, caractérisée en ce que la résistance d'accès (RS) optimale pour la diode de décalage (5) est égale à 1 + +/2 1D IVTI E'D RS (opt) =1. cX 2 1 + y/c ID dans laquelle: ID est le courant qui traverse la diode de décalage (5),. VTest la tension de seuil du transistor source de courant (4),. E'D est la hauteur de barrière de la diode de compensation(9),. O est la variation avec la température de la hauteur de barrière (ED) de la diode de décalage (5): dED/dT =-C./3 est la variation avec la température de la résistance d'accès (Rs) de la diode de décalage (5): d RS/dT = -/3. * est la variation avec la température de la tension de seuil (VT) du transistor source de courant(4): dVT/dT = -