FR 2585916 A1 19870206 FR 8611063 A 19860730 1 22585916 La présente invention se rapporte à des systèmes de visualisation de télévision et en particulier à des systèmes employant une ou plusieurs mémoires de trames agencées pour augmenter la fréquence de trames des images visualisées pour réduire le papillotement. Le seuil de perception du papillotement de la trame dans un système de visualisation de télévision est fonction de la fréquence du papillotement et de la luminosité de la visualisation. Au cours des ans, les visualisations ont augmenté en luminosité au point o le papillotement est remarquable même dans des systèmes à fréquence de trames relativement élevée (comme NTSC60Hz) et nettement gênant dans des systèmes à fréquence de trames plus faible (comme PAL-50Hz). Une solution à ce problème consiste à doubler la fréquence de trames et à doubler (ou quadrupler) la fréquence de lignesdes images visualisées comme cela est décrit par exemple par Lord et autres dans le brevet US 4 322 750 intitulé TELEVISION DISPLAY SYSTEM publié le 30 Mars 1982. Dans un exemple du système de Lord et autres, un signal d'entrée vidéo est stocké dans une mémoire de trames. Chaque trame stockée est récupérée ou "lue" deux fois de la mémoire et est visualisée sur une visualisation explorée au double de la fréquence de lignes et au double de la fréquence de trames du signal vidéo reçu. Dans le système de Lord et autres, les horloges de lecture et d'écriture de la mémoire sont dérivées de la sortie d'un circuit séparateur de synchronisation. Il serait avantageux, dans certains domaines, de verrouiller les horloges de lecture et d'écriture de la mémoire sur des multiples de la fréquence de référence de sous-porteuse couleur pour ainsi simplifier la démodulation de chrominance et minimiser la possibilité d'effets de couleurs croisées et autres artefacts non souhaitables dans des images visualisées. Cependant, comme on le reconnaît ici, l'utilisa- tion de signaux d'horloge "verrouillés sur la salve", dans 2 2585916 un système de réduction du papillotement,peut provoquer des artefacts visuels non souhaitables dans des images visualisées lorsque le signal d'entrée vidéo est de forme "non standard". Tel qu'utilisé ici, le terme non standard indique des signaux vidéo o le rapport de la fréquence de sous-porteuse couleur à la fréquence de balayage horizontal ne se conforme pas exactement à un standard spécifié de diffusion (comme 227,5 dans le standard NTSC). Si, par exemple, la source vidéo est un tournevidéodisque, un enregistreur de cassette vidéo, une unité de "jeu" vidéo ou toute autre source non standard, le rapport sal7e/fréquence de lignespeut varier de manière significative. Par suite, le norbre d'échan- tillons vidéo (éléments d'image) dans une période d'une ligne horizontale ne sera pas en général de 910 (en supposant une horloge d'écriture à 4 fsc). Le nombre de périodes d'horloge à 4 fsc contenues dans une période d'une ligne horizontale, en d'autres termes, différera du standard et cette différence peut contenir une partie fractionnée d'un élément d'image. L'écart entre le nombre d'échantillons (éléments d'image) par ligne et le standard (910) est difficile à traiter parce qu'il représente une précession de la phase d'horloge du signal d'échantillonnage par rapport à la phase du signal de synchronisation horizontale reçu. Cette précession ou "glissement de phase" ou "obliquité" a pour effet que des erreurs de temporisation horizontale s'accumulent à travers chaque balayage vertical. Par ailleurs, dans un système de réduction du papillotement o l'on utilise une horloge de lecture cohérente à 8 Fsc avec une déviation au double de la fréquence standard (2H) pour la visualisation, la précession d'horloge de lecture à 8 Fsc relativement à la déviation à 2H sera le double de celle de la précession d'horloge à 4 Fsc (écriture) relativement au signal vidéo reçu à 1H. Ce problème peut provoquer des erreurs accumulées de tempori- sation horizontale, pour les conditions supposées de 12% 3 2585916 (ou plus) d'une ligne sur un intervalle d'une trame ou desdiscontinuitéde temporisation sur la totalité des éléments d'image entre des lignes occasionnelles. Les effets visibles peuvent être vus sous la forme d'une obliquité de l'image, de bords déchiquetés ou autres artefacts non souhaitables. Etant donné ce qui précède, on peut considérer un prétraitement du signal vidéo avant "accélération" dans le processeur de réduction du papillotement (FRP) avec un correcteur conventionnel de base de temps (TBC). Des exemples de correcteurs de base de temps appropriés à une utilisation avec des signaux reproduits d'un enre- gistreur sur bande vidéo (VTR) sont donnés dans les brevets US 4 249 198 de Ito et autres et 4 443 821 de Kato, incorporés ici à titre de référence. Dans le brevet de Ito et autres, un signal vidéo sous forme numérique produit par un VTR non synchronisé est stocké dans la mémoire du TBC (une trame) et l'emplacement de stockage ainsi que le retard avant stockage du signal vidéo est contrôlé en réponse à la différence de phase entre les composantes reçues du signal de synchronisation vidéo et un signal constant de référence (comme "synchronisation domestique"). Le TBC de Kato s'adresse plus particulièrement à la correction des erreurs de vitesse entre lignes d'un signal reproduit d'un VTR et contient un détecteur d'erreurs de vitesse pour détecter les erreurs de vitesse dans des lignes successives du signal vidéo écrit dans la mémoire. Un compensateur du niveau de l'échantillon à la sortie de la mémoire du TBC ajuste le niveau des échantillons vidéo (éléments d'image) extraits de la mémoire en fonction de l'erreur détectée de vitesse de façon que le niveau de l'échantillon extrait soit modifié pour être égal au niveau que l'échantillon extrait devrait avoir eu au moment o il aurait été lu s'il n'y avait pas eu d'erreur de vitesse. Il faut reconnaître ici que l'utilisation des techniques conventionnelles de correction en base de temps 4 2585916 ne résoudra pas les problèmes de temporisation rencontrés dans des systèmes de visualisation vidéo à réduction du papillotement. Le problème dans des systèmes de réduction du papillotement concerne plus que les erreurs en base de temps (comme "sautillement"): il concerne les signaux non standards o il peut y avoir une variation du nombre d'éléments d'image par ligne et o cette variation est effectivement multipliée par la double lecture de la mémoire d'accélération. Le problème ci-dessus mentionné n'existe pas dans des correcteurs conventionnels en base de temps parce que là, chaque ligne n'est lue qu'une fois et à la même fréquence que celle à laquelle elle a été écrite. Plus simplement, dans un système de visualisation à réduction du papillotement, la mémoire de trame est lue deux fois et la correction pour la seconde opération de lecture peut différer, ligne par ligne, de celle nécessaire pour le premier cycle de lecture et chaque opération de lecture peut nécessiter une compensation du retard vidéo qui est une partie fractionnée d'un intervalle d'un élément d'image. Par ailleurs, si elles sont laissées non corrigées, les erreurs de lecture provoquées par des variations du nombre d'éléments d'image par ligne du fait d'un signal non standard ont tendance à s'accumuler comme. on l'a précédemment mentionné. Les principes de l'invention peuvent s'appliquer avantageusement à des systèmes de réduction du papillote- ment du type o une source de signaux d'horloge est reliée pour fournir des signaux d'horloge d'écriture et de lecture à un moyen formant mémoire pour forcer le moyen formant mémoire à stocker au moins une trame d'un signal vidéo d'entrée ayant des fréquences données de ligneset de trames et pour récupérer le signal stocké pour produire un signal vidéo de sortie ayant une fréquence de trames égale à N fois la fréquence donnée de trames et une fréquence de lignes égale à au moins N fois la fréquence donnée de lignes pour une visualisation sur un moyen de visualisation. 2585916 Selon un premier aspect de l'invention, des moyens sont prévus pour appliquer le signal d'entrée vidéo à la source de signaux d'horloge pour une synchronisation des signaux d'horloge à des multiples entiers de la fréquence d'une composante de sous-porteuse couleur du signal vidéo d'entrée. Un moyen générateur d'obliquité, répondant au moins au signal d'horloge d'écriture et à une composante de synchronisation horizontale du signal d'entrée vidéo, produit un signal indiquant l'obliquité de l'horloge d'écriture et un signal indiquant l'obliquité de l'horloge de lecture. Un moyen à retard, relié au moyen formant mémoire, impartit un retard effectif au signal de sortie vidéo en fonction de la différence entre les signaux d'indication d'obliquité. Dans un exemple d'un mode de réalisation de l'invention, le signal d'entrée vidéo est retardé en fonction inverse du signal indiquant l'obliquité du signal d'horloge d'écriture et le signal de sortie vidéo est retardé en fonction directe du signal d'indication de l'obliquité du signal d'horloge de lecture. Dans un autre mode de réalisation de l'invention, des moyens sont prévus pour stocker le signal d'indication d'obliquité d'horloge d'écriture avec le signal d'entrée vidéo dans la mémoire. Le signal stocké d'indication d'obliquité d'horloge d'écriture est récupéré de la mémoire et combiné au signal d'indication d'obliquité d'horloge de lecture pour former un signal de différence pour contrôler le retard du signal de sortie vidéo. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - les figures 1 et 2 donnent des schémas-blocs de téléviseurs selon l'invention; 6 2585916 - la figure 3 est un schéma des temps associé aux téléviseurs des figures 1 et 2; - la figure 4 donne un schéma-bloc détaillé d'un appareil de mesure de l'obliquité approprié à une utilisa- tion dans les téléviseurs des figures 1 et 2; - la figure 5 est un schéma des temps associé à l'appareil de la figure 4; - la figure 6 donne un schéma-bloc d'un dispositif à retard approprié à une utilisation dans le téléviseur des figures 1 et 2; et - la figure 7 donne un schéma-bloc d'une autre architecture de mémoire d'accélération appropriée à une utilisation dans les téléviseurs des figures 1 et 2. Le récepteur de la figure 1 comprend une borne d'entrée d'antenne (ANT) 10 qui est reliée, par une unité de tuner, amplificateur à fréquence intermédiaire et détection vidéo 12 de conception conventionnelle à l'entrée d'un convertisseur analogique-numérique 14. L'unité 12 traite les signaux vidéo modulés à haute fréquence appliqués à la borne 10 pour produire un signal vidéo analogique sur bande de base S1 qui est converti en une forme numérique (S2) dans le convertisseur analogique/numérique 14. Le signal haute fréquence (tel qu'il a été précédemment défini) peut être appliqué par une antenne, un enregistreur sur bande, un jeu vidéo, un ordinateur ou autre source Une borne d'entrée auxiliaire (AUX) 16 est prévue pour obtenir le signal vidéo analogique sur bande de base S1' d'une source o est prévue une possibilité de sortie vidéo sur bande de base. Le signal vidéo S2 sous forme numérique est appliqué à une unité 18 de traitement vidéo de conception conventionnelle qui produit diverses fonctions de traite- ment comme la séparation des couleurs, l'accentuation de la luminance, le réglage du contraste, le réglage de la teinte et de la saturation, etc. Le signal vidéo traité S3 est appliqué à une horloge 20 verrouillée sur la salve, à -7 22585916 un séparateur 22 de signaux de synchronisation et à un processeur 24 de réduction du papillotement (FRP) (délimité en tracé fantôme). L'horloge 20 comprend une boucle verrouillée en phase (PLL) attaquée par les impul.- sions de synchronisation horizontale FH produites par le séparateur de synchronisation 22 pour produire des signaux d'horloge de lecture (FR) et d'écriture (FW) ayant des fréquences accrochées à huit fois et quatre fois la fréquence de la composante de sous-porteuse couleur (salve) du signal vidéo S3. Pour des signaux d'entrée vidéo aux standards NTSC et PAL, les fréquences d'horloge d'écriture de 4 Fsc sont d'environ 14,318 MHz et 17,734 MHz, respecti- vement. La fréquence d'horloge de lecture (8 Fsc) est le double de la fréquence d'horloge d'écriture dans cet exemple de l'invention o les fréquences horizontale (de lignes) et de trames verticales de la visualisation sont le double des fréquences de ligneset de trames du signal vidéo reçu. La fréquence de trames du signal vidéo S3 est doublée dans le processeur 24 de réduction du papillotement au moyen d'une mémoire d'accélération 50 comme on le décrira. En bref, la mémoire 50 stocke chaque trame reçue, et, tandis qu'une trame est stockée, la trame précédemment stockée est récupérée ou "lue" deux fois pour ainsi doubler la fréquence de trames du signal vidéo de sortie (S4). Comme deux trames de sortie sont produite pendant l'intervalle de temps de chaque trame reçue, la fréquence des lignes du signal vidéo de sortie est doublée. Si l'on souhaite également doubler le nombre de lignes de chaque trame (par exemple par interpolation), alors la fréquence des lignes du signal vidéo de sortie sera quadruplée. Le signal vidéo de sortie S4 est appliqué à une unité conventionnelle de convertisseur numérique-analogique et de matrice 26 qui convertit le signal S4 à une forme R, G, B (rouge, vert, bleu) pour une application à une unité de visualisation 30. Des unités de traitement horizontal et vertical 32 et 34,respectivement,doublent la fréquence des signaux de synchronisation à la fréquence de lignes normale (FH) et à la fréquence de trames normale (FV) qui sont produits par le séparateur 22 et appliquent les doubles signaux 2 FH et 2 VH à la visualisation 30 pour une synchronisation du balayage de visualisation avec le signal de sortie vidéo à fréquence trames double S4. Comme la fréquence des trames a été doublée en répétant les trames dans le processeur 24 de réduction du papillotement, le nombre de lignes par trame des images visualisées est inchangé. Par conséquent, la résolution verticale et horizontale des images visualisées n'est pas altérée mais la fréquence du papillotement est doublée car les trames sont présentées deux fois plus souvent. Pour des signaux standards PAL et NTSC, la fréquence du papillotement est accrue à 100 Hz et environ 120 Hz respectivement. Ces fréquences sont sensiblement en excès de la persistance du système visuel humain et ainsi l'image visualisée semble être exempte de papillotement dans tous les buts pratiques. Dans le système précédemment décrit de réduction du papillotement de Lord et autres, la mémoire d'accéléra- tion reçoit les signaux d'horloge dérivés de la composante de synchronisation du signal vidéo d'entrée. En conséquence, chaque élément d'image stocké dans la mémoire a une relation horizontale fixe avec la synchronisation et le système n'est par conséquent pas soumis à des erreurs de phase (obliquité) de l'horloge relativement à la synchroni- sation. L'horloge 20 du système de la figure 1, cependant, est verrouilléesur la salve et par conséquent le système est sensible aux erreurs d'obliquité d'horloge parce que le signal d'entrée sera stocké dans la mémoire d'accéléra- tion à une phase relative à la synchronisation reçue et sera récupéré de la mémoire et visualisé à une phase différente relative à la synchronisation de visualisation. S'il n'y a pas de correction, les erreurs d'obliquité auront pour résultat des artefacts visuels non souhaitables visualisés tels que des bords verticaux déchiquetés, un 9 2 2585916 défaut d'alignement des éléments d'image et des disconti- nuités de tous les éléments d'image pendant des lignes occasionnelles. Dans cet exemple de l'invention, des erreurs d'obliquité de l'horloge d'écriture sont corrigées avant stockage du signal d'entrée vidéo S3 dans la mémoire d'accélération 50 et les erreurs d'obliquité du signal d'horloge de lecture FR sont corrigées lors de la lecture de chaque ligne stockée. La mémoire d'accélération 50 du processeur 24 de réduction du papillotement comprend une paire de mémoires 52 et 54 d'une trame et un interrupteur quadripolaire à deux positions ayant des sections d'entrée et de sortie 56A et 56B respectivement. Pour la position montrée de l'interrupteur, la section d'entrée 56A applique le signal d'horloge d'écriture FW à la mémoire 52 et applique le signal d'entrée vidéo à la mémoire 52 par une unité à retard 60 pour ainsi stocker le signal d'entrée vidéo S3 dans la mémoire 52 et impartir une correction d'obliquité d'écriture au signal S3 proportionnellement au retard produit par l'unité 60. Concurremmeht, la section d'inter- rupteur 56B applique l'horloge de lecture (FR) à la mémoire de trames 54 et applique la sortie de la mémoire 54 à l'unité de convertisseur numérique/analogique et de matrice 26 par une autre unité à retard 62 pour ainsi impartir une correction d'obliquité de lecture au signal S4 proportionnellement au retard de l'unité 62. Ce processus continue ligne par ligne jusqu'à ce qu'une trame complète du signal S3 ait été stockée dans la mémoire 52 et que la trame précédemment stockée dans la mémoire 54 ait été lue deux fois. La position des sections d'interrupteur 56A et 56B est alors inversée et le processus est répété avec le signal d'entrée vidéo stocké dans la mémoire 54 et la trame stockée au préalable récupérée de la mémoire 52. Le retard imparti au signal d'entrée vidéo S3 par l'unité à retard 60 est inversement en rapport avec la valeur de l'obliquité de l'horloge d'écriture, qui est 2585916 mesurée dans l'unité de traitement horizontal 32 et stockée dans un verrouillage 70 comme on le décrira. Une relation inverse est obtenue au moyen d'un soustracteur 72 qui soustrait le mot de donnée d'obliquité stocké dans le verrouillage 70 d'une constante (32 dans ce cas) et le signal résultant de différence est appliqué pour contrôler le retard de l'unité 60. Le nombre "32" correspond à la période d'un cycle de l'horloge d'écriture comme on l'expliquera. Ainsi, tandis que l'obliquité de l'horloge d'écriture augmente, la sortie du soustracteur 72 diminue pour ainsi faire avancer le signal S3 dans le temps proportionnellement à l'obliquité. A titre d'exemple, si l'obliquité de l'horloge d'écriture au début d'une ligne est un quart d'élément d'image, alors le retard de l'unité 60 sera réduit d'un quart de l'élémentd'image par rapport à son retard initial (c'est-à-dire un élément d'image) et ainsi la ligne du signal S3 stocké dans la mémoire d'accélération 50 sera "désobliquée", c'est-à-dire qu'elle sera stockée à une obliquité essentiellement nulle relativement à la synchronisation horizontale. Toutes les lignes stockées n'auront par conséquent essentiellement pas d'obliquité par rapport au signal vidéo d'entrée. L'information d'obliquité d'écriture comprend un mot de cinq bits qui représente l'intervalle de temps entre le flanc menant de la dernière impulsion d'horloge d'écriture précédant le centre de la composante de synchronisation horizontale du signal d'entrée vidéo S3 (figure 3, formes d'onde B et C). Cette différence de temps est exprimée ici en termes de frections d'un cycle de la période d'horloge d'écriture. La représentation à cinq bits de l'obliquité représente ainsi l'erreur d'obli- quité en termes de trente secondes d'une période d'horloge d'écriture. Cela est illustré sur la figure 3 o la forme d'onde A représente l'intervalle d'une ligne horizontale du signal S3, la forme d'onde B représente la composante de synchronisation horizontale du signal S3 et la forme d'onde C représente le signal FW d'horloge d'écriture à 4 Fsc (qui n'est pas à l'échelle). L'intervalle de temps entre la transition positive (flèche vers le haut) de l'horloge d'écriture (C) et le centre de la synchronisation horizontale du signal S3 (B) est marqué "obliquité primaire" (a) sur le dessin parce qu'on l'utilise dans deux buts dans le processeur de réduction du papillotement. D'abord, l'obliquité primaire est l'obliquité directement mesurée de l'horloge d'écriture et on l'utilise pour toutes les corrections d'obliquité d'horloge d'écriture. Tandis que chaque ligne du signal d'entrée vidéo S3 est stockée dans la mémoire 50, elle est avancée dans le temps par la valeur de l'obliquité "primaire" stockée dans le verrouillage 70 et ainsi chaque ligne stockée est en relation fixe dans le temps avec la synchronisation horizontale du signal S3. La seconde fonction de la donnée d'obliquité "primaire" est de produire une base pour la correction d'obliquité de l'horloge de lecture par l'unité à retard 62. Il faut rappeler que l'unité à retard 60 ne fait que "désobliquer" le signal d'entrée vidéo S3 par rapport à l'obliquité de l'horloge d'écriture. Le signal d'horloge de lecture FR est cependant également oblique par rapport à la déviation horizontale au double de la fréquence de lignes de la visualisation 30 lorsque des signaux non standards sont reçus. Chaque lecture d'une ligne de la mémoire 50 est retardée par l'unité à retard 62 d'une quantité égale à l'obliquité de l'horloge de lecture par rapport à la déviation au double de la fréquence de lignes de la visualisation 30. Par conséquent, l'obliquité de l'horloge de lecture doit être déterminée par un certain moyen. Cela peut être fait, par exemple, en mesurant directement l'obliquité de l'horloge de lecture par rapport au signal de synchronisation horizontale au double de la fréquence de lignes 2-FH qui est appliqué à la visualisation 30. Cependant, dans l'exemple de l'invention de la figure 1, l'obliquité de l'horloge de lecture n'est 12 2585916 pas directement mesurée mais au contraire elle est dérivée de l'obliquité de l'horloge d'écriture comme on l'expliquera. En plus de détail, un signal d'obliquité "primaire" produit dans le processeur 32 représente l'obliquité de l'horloge d'écriture comme on l'a précé- demment indiqué. L'horloge de lecture fonctionne au double de la fréquence de l'horloge d'écriture. En conséquence, l'obliquité de l'horloge de lecture par rapport à la déviation au double de la fréquence de lignes est en relation prévisible avec l'obliquité de l'horloge d'écri- ture. Plus particulièrement, l'obliquité de lecture de chaque ligne récupérée de la mémoire 50 au début d'un cycle d'écriture est égale au double de la valeur de l'obliquité d'écriture ou "primaire". Cela est dû au fait que la période de l'horloge de lecture est exactement égale à la moitié de la période de l'horloge d'écriture. Ainsi, une erreur d'obliquité d'écriture d'une valeur donnée doit simplement être doublée pour représenter une erreur d'obliquité de lecture de chaque ligne lue pendant la première moitié d'une opération d'écriture (comme les lignes M et M+2 de la figure 3). La mémoire 50, il faut le rappeler, est lue deux fois plus vite qu'elle n'est écrite. Si l'on devait utiliser l'obliquité mesurée d'écriture ou obliquité "primaire" pour corriger toutes les erreurs d'obliquité de lecture, alors une ligne sur deux (M+1, M+3, figure 3) serait déplacée de la valeur d'une ligne de l'obliquité- accumulée pour ainsi produire une effet de bords déchiquetés dans les images visualisées. Ce problème est résolu en estimant l'obliquité de l'horloge d'écriture par rapport à la déviation au double de la fréquence de lignes et en doublant la valeur estimée pour arriver à l'obliquité de l'horloge de lecture pour les lignes visualisées qui commencent au milieu de chaque opération d'écriture (comme M+1, M+3, etc.). 13 2585916 L'estimation de l'obliquité de l'horloge de lecture est accomplie par des circuits arithmétiques dans le processeur 32 et est appelée ici obliquité "secondaire" (b). Le calcul est fait dans l'unité 32 en mesurant la période des impulsions de synchronisation horizontale reçues, en divisant la période par deux pour donner la période des impulsions de déviation à 2-FH et en ajoutant le résultat à l'obliquité de l'horloge d'écriture. La partie fractionnée de la somme représente l'obliquité de l'horloge de lecture par rapport à la déviation à 2-FH pour toutes les lignes lues de la mémoire 50 pendant la second moitié d'une opération d'écriture (M+1, M+ 3, et). Cette donnée d'obliquité "secondaire" est stockée alternativement avec la donnée d'obliquité primaire dans un verrouillage 80 pour contrôler le retard de l'unité 62 directement proportionnellement à l'obliquité de lecture. L'obliquité primaire est stockée dans le verrouillage 80 pendant les lignes M, M+2, etc. L'obliquité secondaire est stockée pendant les lignes M+1, M+3, etc. Comme les valeurs d'obliquité primaire et secondaire sont toutes deux dérivées de mesures de l'horloge d'écriture et non de l'horloge de lecture, ces valeurs d'obliquité doivent être doublées lorsque l'on détermine le retard imparti au signal de sortie vidéo S4 par l'unité à retard 62. Cette fonction est produite par un multiplicateur 82 qui relie la sortie du verrouillage de l'obliquité de lecture à l'unité à retard 62. Les données d'obliquité primaire et secondaire produites par le processeur 32 pourraient être appliquées directement au processeur 24 pour stockage dans les verrouillages 70 et 80. Si cela est fait sous une forme en parallèle, il faut un grand nombre de conducteurs. L'unité de traitement horizontal 32 évite ce problème en appliquant les données d'obliquité primaire et secondaire en forme multiplexée par répartition dans le temps au processeur 24 de réduction du papillotement par un seul 14 2585916 conducteur 33. Le format des données est illustré sur la figure 3 par la forme d'onde D (non à l'échelle). Les données d'obliquité primaire pour les lignes M, M+2, et autres, sont identifiées par un niveau bas de la forme d'onde du signal sur deux cycles d'horloge. Ce "préambule" d'identification est suivi d'un mot de cinq bits représen- tant les données d'obliquité primaire. Les données d'obliquité secondaire sont émises au début des lignes M+l, M+3, etc., mais sont précédées d'un préambule d'un cycle d'horloge pour les identifier comme information d'obliquité secondaire (calculée). La cadence de données d'obliquité est donnée par la transition négative de l'impulsion de "préambule" qui se produit au flanc menant de la dernière impulsion d'horloge d'écriture avant le centre de la composante de synchronisation horizontale du signal d'entrée vidéo S3. Les données d'obliquité sont démultiplexées et stockées dans des verrouillages 70 et 80 dans le processeur 24 au moyen d'un registre entréesérie-sortie parallèle (SIPO) 90, d'un détecteur 92 de la largeur d'impulsions et d'une porte OU 94 à deux entrées. Le registre 90 convertit les données d'obliquité en série en une forme en parallèle et applique les données en parallèle aux entrées des verrouillages de lecture et d'écriture par un bus 91. Le détecteur 92 de la largeur des impulsions identifie le préambule des données comme étant P (primaire) ou S (secondaire). la sortie P" du détecteur 92 est appliquée directement à l'entrée d'horloge du verrouillage d'écriture. Les sorties P et S sont appliquées à l'entrée d'horloge du verrouillage de lecture 80 par la porte OU 94. En conséquence, comme cela est illustré par la forme d'onde E de la figure 3, les données d'obliquité primaire sont stockées dans le verrouillage d'écriture 70 au début de chaque ligne qui est écrite dans la mémoire 50. Comme la forme d'onde F, les données d'obliquité primaire et secondaire sont alternativement stockées dans le verrouil- lage de lecture 80. Les données d'obliquité primaire sont 2 52585916 utilisées pour corriger l'obliquité du signal de sortie pour toutes les lignes qui sont lues pendant la première moitié de chaque opération d'écriture (M, M+2, etc.) et les données d'obliquité secondaire sont utilisées pour toutes les lignes lues pendant la seconde moitié de chaque opération d'écriture (M+1, M+3, etc.). Le flanc de temporisation qui accompagne les données multiplexées d'obliquité peut être utilisé pour remettre à zéro le compteur d'adresse de lecture (non représenté) de la mémoire 50 pour amorcer les opérations de lecture pour chaque ligne. Lorsque l'on réalise le système de la figure 1, il est nécessaire d'impartir des retards de période fractionnée d'horloge au signal d'entrée vidéo S3 et au signal de sortie vidéo S4 comme on l'a précédemment expliqué. Dans ce but, les unités à retard 60 et 62 peuvent être réalisées, à titre d'exemple, au moyen d'un interpolateur linéaire à deux points montré sur la figure 6. Le signal vidéo à retarder (S3 ou S4) est appliqué par un multiplicateur 600 à une entrée d'un additionneur 602 et par une connexion en cascade d'un autre multiplicateur 604 et d'un verrouillage à retard 606 à l'autre entrée de l'additionneur 602. Le verrouillage 606 produit un retard d'une période d'une horloge (comme 70 nanosecondes pour le signal S3 ou 35 nanosecondes pour le signal S4). Les coefficients multiplicateurs (K et 1-K) sont produits par une mémoire morte (ROM) 608 qui fait varier le gain du multiplicateur 604 de manière directement proportionnelle (K) aux données d'obliquité (du verrouil- lage 70 ou 80) et fait varier le gain du multiplicateur 600 inversement (1-K) aux données d'obliquité pour qu'ainsi le rapport des signaux retardés et non retardés qui sont ajoutés dans l'additionneur 602 soit contrôlé par les valeurs des données d'obliquité. Par exemple, lorsque les données d'obliquité sont nulles,la valeur de K est nulle et le signal d'entrée passe sans retard à travers le multiplicateur 600 et l'additionneur 602 vers la sortie. 16 2585916 Tandis que K augmente, on ajoute plus du signal retardé et moins du signal non retardé pour ainsi augmenter le retard du signal de sortie. A la limite (K=1), la totalité du signal d'entrée traverse le verrouillage à -5 retard 606 vers la sortie pour ainsi retarder le signal d'une pleine période de l'horloge. Lorsque l'on retarde un signal vidéo au moyen d'un interpolateur comme on l'a décrit, le-signal est nécessairement soumis à une erreur d'interpolation. Dans le système de la figure 1, le signal vidéo est retardé avant stockage dans la mémoire d'accélération 50 pour corriger des erreurs d'obliquité d'horloge d'écriture et il est de nouveau retardé lorsqu'il est récupéré de la mémoire pour corriger des erreurs d'obliquité d'horloge de lecture. Si le retard est produit par des interpola- teurs, les erreurs d'interpolation sont cumulatives. Cd problème est évité dans le système de la figure 2 en prévoyant la totalité du retard pour la correction d'obliquité d'horloge à la suite de l'accélération du signal vidéo dans la mémoire 50. En survol, sur la figure 2, le signal d'obliquité de l'horloge d'écriture est stocké dans la mémoire d'accé- lération en même temps que le signal vidéo S3 et les opérations arithmétiques d'addition d'une constante et de soustraction de l'obliquité de l'horloge d'écriture sont effectuées subséquemment à l'accélération lorsque les données d'obliquité sont récupérées de la mémoire. Cela permet aux données d'obliquité des horloges de lecture et d'écriture d'être combinées pour contrôler l'unité à retard 62 et élimine ainsi la nécessité d'une interpolation avant accélération vidéo et par conséquent offre une réduction souhaitable des erreurs d'interpolation. En plus de détail, les verrouillages 70 et 80 stockent les données d'obliquité d'horloge de lecture et d'écriture comme on l'a précédemment décrit. Les données d'obliquité d'horloge d'écriture sont combinées au signal d'entrée vidéo S3 pour stockage dans la mémoire d'accélération 50 au moyen d'un interrupteur multiplexeur 74 qui est commandé à la fréquence de lignes (FH) pour insérer les données d'obliquité d'écriture dans l'intervalle d'effacement horizontal du signal vidéo S3. Cette méthode de stockage des données d'obliquité dans la mémoire d'accélération 50 présente l'avantage de ne pas nécessiter d'emplacements supplémentaires de la mémoire car les données d'obliquité remplacent les données vidéo pendant l'intervalle d'effacement. Alternativement, les données d'obliquité d'écriture peuvent être stockées directement dans la mémoire 50 dans des emplacements qui lui sont plus particulièrement assignés, pour ainsi éliminer la nécessité d'un interrupteur multiplexeur mais nécessitant une petite augmentation de l'espace dans la mémoire (comme 5 bits par ligne). Les données d'obliquité d'écriture sont récupérées de la mémoire 50 et séparées du signal de sortie vidéo S4 au moyen d'un autre interrupteur multiplexeur 76 et sont stockées dans un autre verrouillage d'obliquité d'écriture 78. L'interrupteur 76 peut également être abandonné si les données d'obliquité d'écriture sont stockées directe- ment dans la mémoire 50 plutôt que d'être insérées dans l'intervalle d'effacement horizontal du signal vidéo comme on l'a précédemment expliqué. Les données d'obliquité de lecture stockées dans le verrouillage 80 sont doublées dans un multiplicateur 82 et ajoutées à la constante "32" dans un additionneur 77. Comme on l'a précédemment expliqué, l'obliquité de lecture est doublée parce qu'elle est calculée dans l'unité 32 sur la base de l'horloge d'écri- ture qui a le double de la période de l'horloge de lecture. La constante "32" représente l'intervalle de temps d'une période d'horloge et est ajoutée pour garantir que la valeur de correction du retard sera toujours un nombre positif. Les données d'obliquité d'écriture stockées dans le verrouillage 78 sont soustraites de la sortie de l'additionneur 77 au moyen d'un soustracteur 79 et le signal résultant de différence est appliqué à 1 8 2 52585916 l'unité à retard 62 pour corriger concurremment les erreurs d'obliquité d'horloge de lecture et d'écriture. La correction du retard, exprimée mathémathiquement, est ainsi égale à X + 2SR - SW o SR est l'obliquité de l'horloge de lecture, SW est l'obliquité de l'horloge d'écriture et X est la constante utilisée pour éviter des retards "négatifs". Cette correction est mathématique- ment la même que dans l'exemple de la figure 1 mais l'erreur d'interpolation de l'exemple de la figure 2 a été réduite d'un facteur de deux du fait de l'élimination de l'unité à retard 60. La figure 4 donne un schéma-bloc détaillé de l'unité de traitement horizontal 32. Les éléments princi- paux, délimités en tracé fantôme, comprennent: (1) une boucle verrouillée en phase 402 qui mesure l'obliquité primaire et mesure la période de la composante de synchro- nisation horizontale du signal d'entrée vidéo; (2) un processeur d'obliquité et de temporisation 404 qui calcule l'obliquité secondaire à partir de l'obliquité primaire et la période du signal d'entrée vidéo et multiplexe les données d'obliquité (et de temporisation) au processeur de réduction du papillotement 24; et (3) une boucle 406 de correction de phase qui produit des impulsions de déviation au double de la fréquence de lignes (2 FH) appliquées à l'unité de visualisation 30. Un circuit intégré qui contient ces éléments est l'unité de traitement de déviation du type DPU 2532 qui est décrite aux pages 47-72 du recueil de données "Digit 2000 NTSC Double-Scan VLSI Digital TV System" de ITT Intermetall, édition 1985/5. La boucle 402 verrouillée en phase (délimitée en tracé fantôme) contient un compteur 410 qui est déclenché par le signal FW d'horloge d'écriture à 4 Fsc et est remis à zéro par un comparateur 412 lorsque le compte est égal à la période, T, de la composante de synchronisation horizontale, FH, du signal d'entrée vidéo S3. La période du signal S3 est déterminée par un accumulateur 414 et un additionneur 416 comme suit. Le signal de synchronisation FH 19 2 2585916 du séparateur 22 est filtré dans le filtre passe-bas 418 et est appliqué à l'accumulateur 414 qui mesure la différence de temps entre le centre de l'impulsion FH et la présence d'une impulsion principale de synchronisation MS produite par un décodeur 420 qui est relié à la sortie du compteur 410. Ce signal de différence de temps (ou d'erreur) est calibré de façon à représenter l'erreur en termes de cycles (et cycles fractionnés) de l'horloge d'écriture. Il est alors filtré dans un filtre passe-bas (filtre 419) et ajouté dans l'additionneur 416 au nombre 910 qui est égal au nombre de périodes d'horloge d'écriture à 4 Fsc dans une ligne d'un signal standard NTSC. Le signal indiquant la période, T, ainsi produit par l'addi- tionneur 416,contrôle le seuil du comparateur 412 pour ainsi verrouiller le compteur 410 sur la composante de synchronisation horizontale du signal d'entrée vidéo. Lorsque des signaux non standards sont reçus, la période du compteur 410 est dans l'erreur d'une quantité égale à l'obliquité du signal d'horloge d'écri- ture. Cela résulte du fait que le compteur 410 ne compte que des cycles entiers du signal d'horloge d'écriture tandis que la période des impulsions de synchronisation FH peut contenir une fraction d'un cycle d'horloge. Comme l'impulsion de synchronisation principale MS est produite en décodant le compte du compteur 410, elle ne se produit également qu'à des cycles entiers de l'horloge d'écriture et ainsi sera également dans l'erreur de la quantité de l'obliquité de l'horloge d'écriture. La sortie de l'accu- mulateur 414 contiendra également l'erreur d'obliquité parce qu'elle est synchronisée par l'impulsion MS. Les éléments restants de la boucle 402 produisent la fonction de détecter l'obliquité de l'horloge d'écriture et de corriger l'erreur d'obliquité du signal de la période,T. Les erreurs d'obliquité sont détectées au moyen d'un verrouillage 422 et d'un additionneur 424. L'obliquité, il faut le rappeler, est la différence de temps entre l'horloge et la synchronisation exprimée en fractions d'un 2585916 cycle d'horloge comme le montre la figure 3. Si l'on suppose que la valeur du signal indiquant la période, T, représente correctement la période d'une ligne du signal d'entrée vidéo, et si la partie fractionnée du signal T n'est pas zéro, alors des changements d'une ligne à l'autre de l'obliquité se produiront. A titre d'exemple, si la période du signal FH a exactement 910,1 cycles d'horloge de long, alors l'horloge d'écriture FW sera en précession relativement à la synchronisation (FH) à la fréquence exactement de 0,1 cycle d'horloge par ligne. Ainsi, si l'obliquité est zéro au début de la ligne 1, elle sera de 0,1 au début de la ligne 2, de 0,2 au début de la ligne 3 et ainsi de suite. Les données d'obliquité sont produites au moyen de l'additionneur 424 qui ajoute l'obliquité de la ligne précédente (stockée au verrouillage 422) au signal de période T. La partie fractionnée de la somme est alors stockée dans le verrouillage 422 qui fonctionne ainsi comme un accumulateur des données d'obli- quité. La partie entière de la somme est appliquée au comparateur 412 pour ajustement de la période du compteur 410. La détection d'obliquité était basée sur la supposition que le signal T indiquant la période représen- tait correctement la période du signal d'entrée vidéo. Cependant, selon la description qui précède, la sortie de l'accumulateur 414 contient l'erreur d'obliquité parce qu'elle est temporisée par l'impulsion MS qui ne peut se produire qu'à des cycles entiers d'horloge. Cette erreur est retirée du signal T au moyen du soustracteur 426 qui soustrait les données détectées d'obliquité produites par le verrouillage 422 de la sortie de l'accumulateur 414. L'accumulateur 414 produit des mesures de phase à une précision supérieure à la résolution de l'horloge du système (FW). Il peut être construit, comme décrit par exemple dans le brevet US 4 471 299 du 11 Septembre 1984. La figure 5 donne une illustration simplifiée de la façon dont les mesures peuvent être faites. La forme d'onde A 21 2585916 montre l'impulsion FH en fonction du temps. L'accumulateur 414 mesure essentiellement les surfaces ou zones de l'impulsion '-FH qui précèdent (zone 1) et suivent (zone 2) l'impulsion MS (forme d'onde B). Cela peut être fait en établissant le compte de l'accumulateur initialement à zéro, en diminuant le compte proportionnellement à la grandeur de l'impulsion FH à chaque cycle d'horloge (marquesverticale) qui précède l'impulsion MS et en augmentant le compte proportionnellement à l'amplitude de l'impulsion FH à chaque cycle d'horloge après l'impul- sion MS. Si l'impulsion MS est exactement alignée avec le centre de l'impulsion FH (comme cela est représenté), alors les zones 1 et 2 sont égales et la sortie de l'accumulateur est nulle. Si l'impulsion MS précède le centre de l'impulsion FH, alors les zones diffèrent (comme cela est montré par C et D) et la sortie de l'accumulateur est proportionnelle à la zone à hachures croisées. Cette zone ou surface représente la différence de temps entre l'impulsion MS et le centre réel de l'impulsion de synchronisation horizontale FH. On peut alors calibrer la sortie de l'accumulateur pour exprimer le résultat en termes des cycles d'horloge d'écriture (et leurs fractions). Le processeur d'obliquité et de temporisation 404 contient un montage arithmétique pour dériver les données d'obliquité secondaire des données d'obliquité primaire et un circuit multiplexeur pour transmettre les données d'obliquité au processeur de réduction du papillotement sous le format montré par la forme d'onde D de la figure 3. Les données d'obliquité secondaire S sont produites par un additionneur 430 qui ajoute les données d'obliquité d'horloge primaire ou d'écriture P produites par le verrouillage 422 à la sortie d'un diviseur 432 qui divise le signal de période T par deux. La partie fractionnée de la somme du signal à la demi-période (T/2) et de l'obli- quité d'horloge d'écriture ou primaire P est l'obliquité de l'horloge de lecture (obliquité secondaire, S) pour 22 2585916 les lignes M+1, M+3, etc. (figure 3). La partie entière du signal de somme produit par l'additionneur 430 est utilisée pour produire des impulsions de temporisation au double de la fréquence de lignes (c'est-à-dire 2-H) comme suit. Le signal en rampe produit par le compteur 410 s'étend entre zéro et une certaine valeur maximale (comme 910 pour les signaux au standard NTSC ou à quelques comptesde 910 pour les signaux non standards). Un soustracteur 434 soustrait le signal du compteur d'une constante ("données de contrôle du retard") pour ainsi produire une rampe inversée (telle que représentée) qui commence à une valeur positive déter- minée par la valeur du signal de contrôle du retard et passe par zéro jusqu'à une crête négative. Les passages par zéro sont faciles à détecter en système numérique et en faisant varier le signal de contrôle du retard, le temps du passage par zéro de la rampe peut être avancé ou retardé. Les impulsions de temporisation à la fréquence de lignes (1-H) sont produites par la détection du zéro du signal en rampe produit par le soustracteur 434. Les impulsions de temporisation au double de la fréquence de lignes (2H) sont produites en décalant la rampe d'une demi- période (T/2) et en détectant zéro (le décalage est produit par l'additionneur 436, la détection est produite par le détecteur du zéro 422). Par ce moyen, l'on est assuré que tout changement de la position des impulsions à la fréquence de lignes (1-H) sera suivi exactement par les impulsions au double de la fréquence de lignes (2-H) lorsque le signal de contrôle du retard variera dans des buts, à titre d'exemple, tels que la correction du balayage de la visualisation pour le traitement des retards auxquels le signal vidéo accéléré S4 peut être soumis. Les données d'obliquité sont converties en une forme en série (forme d'onde D de la figure 3 au moyen d'un registre 440 à entrée en parallèle-sortie en série (PISO) qui est déclenché par les impulsions produites par 23 2585916 un détecteur du zéro 442. Un interrupteur 444 fonctionnant à la fréquence de lignes applique alternativement les signaux en rampe 1-H et 2-H (du soustracteur 444 et de l'additionneur 436 respectivement) au détecteur 442 et applique alternativement les données d'obliquité primaire (P) et secondaire (S) (du verrouillage 422 et de l'addi- tionneur 430 respectivement), au PISO 440. Le détecteur 442 déclenche le PISO 440 pour transmettre les données d'obliquité P ou S au processeur 24 de réduction du papillotement lorsque le signal en rampe 1-H ou 2-H qu'il reçoit est égal à zéro. L'interrupteur 444 est commandé par une bascule 446 qui divise les impulsions de déviation au double de la fréquence de lignes (2-H) produites dans la boucle de correction de phase 406 par deux. Ainsi, comme cela est montré sur la figure 3 par les formes d'onde D, E et F, les signaux d'obliquité primaire et secondaire sont multiplexés au processeur de réduction de papillote- ment 24 et traités comme précédemment décrit. La boucle 406 de correction de phase reçoit le signal en rampe du soustracteur 434 et les signaux de tempo- risation et d'obliquité de l'interrupteur 444 et produit des signaux de déviation au double de la fréquence de lignes (2-FH) appliqués à la visualisation 30. La sortie en rampe du soustracteur 434 est détectée par un décodeur 450 pour produire une impulsion principale de synchronisa- tion retardée, au double de la fréquence de lignes (1-H) et (MS'). Les impulsions de synchronisation au double de la fréquence de lignes 2FH sont produites au moyen d'un détecteur de phase 452 qui compare la phase des impulsions de retour FB produites par un étage d'attaque de déviation 454 (et mises sous forme numérique par un convertisseur 456) à l'impulsion MS'. Comme l'impulsion de synchronisa- tion principale MS' se produit sur un flanc de l'horloge, elle contient des erreurs d'obliquité qui apparaîtront à la sortie du détecteur de phase 452. Celles-ci sont retirées par le soustracteur 453 qui soustrait les données d'obliquité du processeur 404 de la sortie du détecteur 452. 24 2585916 Le signal d'erreur (à la sortie du soustracteur 453) produit par le détecteur 452 est filtré dans le filtre passe-bas 458 et ajouté dans l'additionneur 460 aux signaux de temporisation et d'obliquité produits par l'interrupteur 444. Le zéro de la partie entière du signal résultant de somme est détecté par le détecteur 462 pour ainsi produire des impulsiohs au double de la fréquence de lignes 2-FH qui sont appliquées à l'étage d'attaque de déviation par une unité à retard 464 contrôlée par la partie fractionnée du signal de somme produit par l'addi- tionneur 460 pour ainsi corriger les erreurs d'obliquité d'horloge dans les impulsions de déviation (2-FH). En effet, les mêmes signaux d'obliquité primaire et secondaire utilisés pour corriger des opérations de lecture/ écriture de mémoire sont appliqués à l'étage d'attaque de déviation pour garantir que le balayage de visualisation sera corrigé de la même manière que les erreurs d'obliquité dans la mémoire. En conséquence, les erreurs d'obliquité qui sont corrigées dans le processeur 24 de réduction du papillotement ne sont pas réintroduites par les erreurs d'obliquité de déviation. La mémoire d'accélération 50 des figures 1 et 2 peut être modifiée comme le montre la figure 7 pour réduire les conditions de stockage dans la mémoire. Plus particu- lièrement, les deux mémoires 52 et 54 d'une trame peuvent être remplacées par une mémoire (RAM) d'une trame 702 pourvue de tampons d'entrée et de sortie 704 et 706 res- pectivement. En fonctionnement, le tampon 704 comprime dans le temps chaque ligne du signal d'entrée vidéo à stocker dans la RAM de trames de façon que des données puissent être extraites de la RAM entre chaque cycle d'écriture. Les lignes stockées sont extraites de la RAM 702 en groupes de deux lignes ou plus à la fois et stockées dans le tampon de sortie 706 pour lecture subséquente en série. Cette organisation de la mémoire permet l'équivalent 2585916 d'un fonctionnement simultané de lecture/écriture donc l'extraction d'une trame peut commencer dès que la moitié des lignes sont stockées comme cela est montré par les schémasassociésde temporisation de lecture et d'écriture. 26 2585916 *R EV E N DI C A T I 0 N S 1.- Système de visualisation de télévision, du type comprenant: une source vidéo pour produire un signal d'entrée vidéo à une fréquence donnée de lignes et une fréquence donnée de trames; une source de signaux d'horloge pour produire des signaux d'horloge de lecture et d'écriture synchronisés à des multiples entiers de la fréquence d'une composante de sous-porteuse couleur dudit signal vidéo d'entrée; et un moyen formant mémoire relié auxdites sources pour stocker au moins une trame dudit signal vidéo d'entrée et pour appliquer au dispositif de visualisation un signal vidéo de sortie ayant une fréquence de trame égale à N fois ladite fréquence donnée de trames et une fréquence de lignes égale à au moins N fois ladite fréquence donnée de lignes, N étant un nombre entier supérieur à l'unité; caractérisé par un moyen générateur d'obliquité (32) répondant au moins audit signal d'horloge d'écriture (4 Fsc) et à une composante de synchronisation horizontale (FH) dudit signal vidéo d'entrée pour produire un signal d'indication d'obliquité d'horloge d'écriture pour chaque ligne stockée dans ledit moyen formant mémoire (50) et un signal d'indication d'obliquité d'horloge de lecture pour chaque ligne récupérée dudit moyen formant mémoire; et un moyen (70, 72, 60, 80, 82, 62) relié audit moyen formant mémoire (50) pour impartir un retard effectif à chaque ligne dudit signal de sortie vidéo (S4) en fonction de la différence entre les signaux d'indication d'obliquité. 2.- Système selon la revendication 1, caractérisé en ce que le moyen à retard précité comprend: un premier moyen (60) pour retarder ledit signal d'entrée vidéo en fonction inverse du signal d'indication d'obliquité d'horloge d'écriture (de 70) avant stockage dans ledit moyen formant mémoire (50); et un second moyen (62) pour retarder ledit signal de sortie vidéo en fonction directe dudit signal d'indication d'obliquité d'horloge de lecture (de 80,82) à la suite de la récupération dudit moyen formant mémoire. 3.- Système selon la revendication 1, caractérisé en ce que ledit moyen à retard précité comprend: un premier moyen formant circuit (74) pour stocker le signal d'indication d'obliquité d'horloge d'écriture avec ledit signal d'entrée vidéo dans ledit moyen formant mémoire; un second moyen formant circuit(76)pour récupérer ledit signal d'indication d'obliquité d'horloge d'écriture dudit moyen formant mémoire; un troisième moyen (79) pour soustraire le signal récupéré d'indication d'obliquité d'horloge dudit signal d'indication d'obliquité d'horloge de lecture pour former un signal de différence; et un quatrième moyen (62) pour retarder ledit signal de sortie vidéo en fonction dudit signal de différence. 4.- Système selon l'une quelconque des revendications précédentes, caractérisé en ce que le moyen générateur d'obliquité précité comprend: un moyen de mesure (32; 410-426) relié à la source vidéo et à la source de signaux d'horloge pour produire un signal (P) d'indication d'obliquité primaire représentatif d'une erreur d'obliquité dudit signal d'horloge d'écriture (4 Fsc) par rapport à ladite composante de synchronisation horizontale (FH) dudit signal d'entrée vidéo et pour produire un signal d'indication d'obliquité secondaire (S) dérivé dudit signal d'indication d'obliquité primaire; et un moyen (90-94) relié audit moyen de mesure (32) pour dériver le signal d'indication d'obliquité d'horloge de lecture dudit signal d'indication d'obliquité primaire (P) et dudit signal d'indication d'obliquité secondaire (S) pendant des intervalles de temps mutuelle- ment exclusifs. 5.- Système selon la revendication 4, caractérisé en ce que le moyen couplé au moyen de mesure comprend un moyen de stockage (80), un moyen formant circuit (92, 94) pour forcer lesdits signaux d'indication d'obliquité primaire et secondaire (P, S) à être stockés alternativement dans ledit moyen de stockage pendant des intervalles respectifs de lignes dudit signal de sortie vidéo et un moyen (82) pour multiplier effectivement la valeur du signal stocké d'indication d'obliquité pour produire ledit signal d'indication d'obliquité d'horloge de lecture.