FR 2590385 A1 19870522 FR 8616097 A 19861119 La présente invention concerne un procédé et un appareil de transfert de données. Un appareil de traitement d'information tel qu'il en a été proposé jusqu'à présent, par exemple un système de traitement d'image vidéo (comme décrit dans Treatises of Institute of Electronics and Communication Engineers of Japan 85/4, vol. J68-D, n 4 et dans le brevet japonais mis à la disposition du public n 58-215813), est doté de plusieurs processeurs et les micro- programmes qui constituent le contenu des mémoires de micropro- gramme qu'ils comportent sont destinés à être échangés avec d'autres, c'est-à-dire remplacés par d'autres, lorsque le domaine traité s'élargit. Dans ce cas, les microprogrammes sont délivrés, depuis une partie de délivrance de programme qui, en général, est constituée par un calculateur principal, à chacun des processeurs et il est par exemple prévu que Les microprogrammes soient remplacés sur la demande d'un utilisateur, lequel formule cette demande en tournant un commutateur à sa position "en circuit". Lorsque plusieurs programmes courts doivent être consécutivement exécutés par un processeur par exemple, une pratique générale consiste à faire délivrer les programmes l'un après l'autre au processeur à chaque fois qu'un programme a été exécute. S'il existe plusieurs processeurs de données et si différents programmes doivent être transférés aux différents processeurs, on fait généralement en sorte que le processeur auquel un programme doit être transféré soit choisi pour chaque programme à transférer. Lorsque, dans un système de transfert, il est prévu que plusieurs programmes courts doivent être séquentiellement délivrés à un processeur pour être exécutes, les transferts doivent être répétés le nombre même de fois qu'il existe de programmes, et une grande partie du temps de traitement est absorbée par les opérations de transfert, si bien que la vitesse de traitement subit, dans son ensemble, une réduction considérable, ce qui constitue un défaut regrettable. De plus, Lorsque Le système est tel que plusieurs programmes différents doivent être transférés à plusieurs processeurs et que Les processeurs doivent être choisis pour chaque programme à transférer, il est nécessaire de prévoir un moyen de commande de sélection des processeurs, si bien que le circuit.devient assez compliqué et volumineux, pour pouvoir satisfaire de semblables exigences de transfert, ce qui constitue également un défaut. Un but principal de l'invention est de proposer un appareil de transfert de données permettant un transfert de données efficace. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: - la figure 1 est un dessin symbolique montrant un appareil de traitement d'image dans son ensemble, auqueL l'appareil de transfert de données selon l'invention est appliqué; - la figure 2 est un schéma de principe montrant un exemple de la partie principale de l'appareil de traitement d'image de la figure 1; - la figure 3 est un schéma de circuit montrant un exemple de structure d'une partie de la figure 2; - la figure 4 est un organigramme montrant la commande de mode; - les figures 5 et 6 sont des schémas de principe montrant des exemples de la partie principale de l'appareil de traitement d'image de la figure 1; la figure 7 est un schéma de principe montrant un autre exemple de la partie principale de l'appareil de traitement d'image de la figure 1; les figures 8A à 8G constituent un diagrammme temporel qui montre la marche du montage de la figure 7; - la figure 9 est un organigramme montrant le fonctionnement d'un circuit de diagnostic qui est représenté sur la figure 6; - la figure 10 est un schéma de circuit montrant un autre exemple de la partie principale de l'appareil de traitement d'image de la figure 1; - la figure 11 est un dessin qui présente le contenu d'une mémoire apparaissant sur la figure 10; - les figures 12 et 13 sont des schémas de principe montrant d'autres exemples de la partie principale de l'appareil de traitement d'image de la figure 1; - la figure 14 est un dessin montrant un exemple d'un programme qui doit être transféré à l'aide du dispositif de la figure 13; et - les figures 15 et 16 sont des schémas de principe montrant d'autres exemples de La partie principale de l'appareil de traitement d'image de la figure 1. L'exemple d'appareil de traitement d'image vidéo tel que représenté sur la figure 1 est destiné à permettre un traitement de données à vitesse élevée, et il comprend une partie d'entrée-sortie 1 (ci-après appelée IOC) , une partie de mémoire 2 (ci-après appelée VIM) comprenant une mémoire d'image d'entrée 2A (ci-après appelée VIMIN) et une mémoire d'image de sortie 2B (ci-après appelée VIMOUT), une partie 3 de traitement de données comprenant un système de traitement, ou processeur, de position fixe 3A (ci-après appelé PIP) principalement destiné à calculer des valeurs d'élément d'image et un système de traitement, ou processeur, de position variable 3B (ci-après appelé PVP) destiné à commander des flux de donnéescomme commander des adresses, et destiné à ajuster des processus afin de permettre une coincidence temporelle, et un processeur 4 (ci-après appelé TC) faisant fonction de dispositif de commande global servant à commander l'exécution et l'arrêt des processus et le remplacement des programmes. Le TC 4 est doté d'un calculateur principal 5 (ci-après appelé HC) servant à commander l'appareil de traitement d'image vidéo tout entier. Le dispositif IOC 1 fait la conversion analogique- numérique de signaux numériques venant d'une caméro vidéo, ou magnétoscope, par exemple, afin de produire des données d'image numériques et écrit celLes-ci dans le dispositif VIMIN 2A en même qu'il Lit des données d'image traitées dans le dispositif VIMOUT 2B et effectue la conversion numérique-analogique de ces dernières afin de retrouver les signaux vidéo analogiques de façon qu'ils puissent être enregistrés sur un magnétoscope 7 ou délivrés à un récepteur de contrôle 8 servant à effectuer le contrôLe de l'image vidéo. Dans le présent cas, les signaux dont l'introduction et la délivrance sont autorisées constituent des signaux vidéo du système NTSC ou du système R-G-B, et l'un de ces systèmes est spécifié par le dispositif TC 4. Un élément d'image est produit par exemple par une donnée de 8 bits. L'écriture et la lecture des données d'image dans Le dispositif VIM 2 s'exécutent en une fois représentant un certain volume de données d'image, à savoir en blocs d'une trame ou d'une image complète. Ainsi, chacun des dispositifs VIMIN 2A et VIMOUT 28 est constitué de plusieurs feuilles de mémoire ayant chacune une capacité en données d'image d'une trame ou d'une image complète, par exemple de 12 feuilles de 768 x 512 bytes de mémoires d'images complètes. Dans le cas de l'exemple considéré, L'utilisation de ces 12 feuilles de mémoires d'images complètes n'est pas fixe, mais est destinée à être allouée de manière souple au dispositif VIMIN 2A ou au dispositif VIMOUT 2B en fonction du but du traitement ou de l'image faisant l'objet du traitement. De plus, La mémoire est conçue de façon que deux feuilles soient utilisées en un seul groupe, à savoir que, lorsqu'une feuille est validée pour l'écriture, l'autre feuille est validée pour la lecture, si bien qu'il est possible d'effectuer en parallèle le traitement depuis L'extérieur du dispositif VIM 2 par le dispositif IOC 1 et le traitement à l'intérieur du dispositif VIM 2 par Le dispositif PIP 3A et le dispositif PVP 3B. Dans le présent cas, le signal de mode de commande déterminant si Les diverses feuilles des mémoires d'images complètes du VIM 2 doivent venir sous commande de l'IOC 1 ou sous commande du PVP 3B est délivré par l'IOC 1 et est fourni au VIM 2. La partie 3 de traitement de données comprend un processeur, Lit Les données d'image emmagasinées dans Le VIMIN 2A en fonction de son programme, traite Les données de diverses manières, et écrit Les données traitées dans Le VIMOUT 2B. La partie 3 de traitement de données est constituée de systèmes séparés du PIP 3A et du PVP 3B et, en vertu de cette disposition séparée, La durée de traitement qui doit être prise dans la partie de traitement de données n'est déterminée que par La plus Longue des durées de traitement prises par Les deux systèmes, alors qu'elle était déterminée par la somme des durées de traitement dans la partie de traitement de données selon la technique antérieure. Ainsi, dans le cas du présent exemple, il est possible d'atteindre un traitement à vitesse élevée alors que le traitement des données vidéo peut être effectué en temps réel. Le processeur de la partie 3 de traitement de données est constitué d'une ou plusieurs feuilles de processeurs et les microprogrammes qui constituent le contenu de leurs mémoires de microprogramme sont destinés à être échangés, c'est-à-dire remplacés, lorsque le domaine traité s'agrandit. Le remplacement des programmes s'effectue de la manière suivante: les microprogrammes sont délivrés par le HC 5 au TC 4 par avance et sont emmagasinés par exemple dans une RAM, ou mémoire vive, qui y est prévue, après quoi, lorsque, par exemple, l'utilisateur a demandé le remplacement de certains programmes (en plaçant un commutateur en circuit), le TC 4 délivre les programmes à chacun des processeurs. Le PIP 3A et le PVP 3B sont, fondamentalement, de la même architecture, car ils constituent chacun un processeur indépendant comprenant une unité de commande, une unité arithmétique, une unité de mémoire, et un moyen d'entrée-sortie. Chacun est disposé dans une structure de multiprocesseur constituée de plusieurs processeurs unitaires et est conçu de telle manière qu'un traitement à grande vitesse est obtenu principalement du fait de l'adoption d'un système de traitement en parallèle. Le PIP 3A comprend par exemple 60 feuilles de processeurs de PIP et pLusieurs feuilLes de sous-processeurs et il traite des données d'image venant du VIM 2 ou bien produit des données d'image à l'intérieur du PIP 3A Lui-même. Le PVP 3B comprend par exemple 30 feuilles, ou un nombre analogue, de processeurs et commande Les flux des données d'image à L'intérieur du VIM 2, comme l'attribution des données d'élément d'image au PIP 3A ou leur collecte. Ainsi, le PVP 3B produit des données d'adresse et des signaux de commande à destination du VIM 2 et il les délivre au VIM 2, de même qu'il produit des signaux de commande d'entrée- sortie et d'autres signaux de commande à destination du PIP 3A et qu'il Les Lui délivre. Le traitement de données d'image ne s'effectue pas toujours de telle manière que Les données venant d'une feuille d'image complète du VIMIN 2A sont traitées et que Les données traitées sont écrites dans le VIMOUT 2B, mais, quelquefois, de semblables données provenant de plusieurs feuilles de mémoires d'image complète et s'étendant sur plusieurs feuilles d'images complètes sont traitées. Le nombre de chiffres du traitement arithmétique dans le PIP 3A et le PVP 3B est de 16 bits, comme cela est normal, et on peut obtenir une teLLe vitesse de traitement dans Le traitement arithmétique de données d'image que les données d'image d'une image complète seront traitées à L'intérieur des limites correspondant à une image complète, c'est-à-dire qu'il sera possible d'effectuer un traitement en temps réel. Naturellement, il existe également des traitements qui demandent un temps supérieur à celui correspondant à une image compLète. Dans le présent cas, le traitement de donnnées d'image par le PIP 3A et Le PVP 3B s'exécute en synchronisme avec l'image complète. Ainsi, un signal de synchronisation de début de traitement PS, se trouvant en synchronisme avec l'image complète, est délivré par L'IOC 1 au PVP 3B. Le signal PS se trouve ordinairement à un niveau haut et iL est amené à un niveau bas au moment du début du traitement. D'autre part, un signal OK indiquant qu'un traitement a pris fin est délivré par le PVP 3B à l'IOC 1. Ce signal OK est délivré par un processeur se trouvant au coeur du PVP 3B, le processeur effectuant une commande de synchronisation des processeurs du système de traitement se trouvant dans les processeurs du PVP 3B lorsqu'un traitement prend fin. Le signal de synchronisation de début de traitement PS est produit dans l'IOC 1 sur la base d'un signal de début d'image complète indiquant la première ligne de chaque image complète et du signal de fin de traitement OK. Lorsque le traitement s'exécute en temps réel, puisque le signal OK est toujours obtenu à la fin de chaque image complète, le signal'PS devient un signal identique au signal de début d'image complète FL. D'autre part, lorsque le temps de traitement dépasse une image complète, le signal PS ne coincide pas avec la période de l'image complète, mais est obtenu au début d'une image complète après qu'un signal OK a été délivré. Lorsqu'il est déterminé par le processeur se trouvant au coeur du PVP 3B, suivant un programme, que le signal de synchronisation de début de traitement PS venant de l'IOC 1 a été amené au niveau bas, ce processeur commence à fonctionner et délivre, selon le programme, des signaux de synchronisation à destination d'autres processeurs (se trouvant à l'intérieur du PIP 3A), délivre des adresses au VIM 2, lit les données d'image dans le VIM 2 et permet qu'elles soient traitées dans le PIP 3A. De plus, ce processeur, lorsque le traitement a pris fin, délivre le signal OK et arrête, attendant la délivrance du prochain signal de synchronisation de début de traitement PS. Dans ce cas, seule la partie du signal d'image, à l'exclusion du signal de synchronisation ou du signal de salve, est prise comme objet de traitement et les données lues dans le VIM 2 ne comportent pas le signal de synchronisation et le signal de phase. Ainsi, l'IOC 1 est doté d'une ROM, ou mémoire morte, produisant le signal de synchronisation, le signal de salve et le signal de suppression vertical, et, dans le cas du signal NTSC, la donnée venant du VIMOUT 2B (après ré-arrangement, si nécessaire) sont transférés au convertisseur numérique-analogique en même temps que ce signal de synchronisation, ce signal de salve et ce signal de suppression vertical. De plus, dans le cas du signal à trois couleurs primaires, un signal de synchronisation extérieur devient néces- saire. Ce signal est également produit dans l'IOC 1 et est délivré au moniteur et aux autres dispositifs. Dans Le système de traitement en paraLLèle ci-dessus décrit, à l'aide de l'emploi de multiprocesseurs, le TC 4 effectue une commande synthétique en fonction des trois modes ci-dessous mentionnés, si bien que l'exécution de traitements, l'arrêt et le transfert (échange ou remplacement) de programmes s'effectuent de manière cohérente, et, de plus, le transfert et l'exécution sont menés efficacement à l'aide d'une horloge lente et d'une horloge rapide respectivement aux moments du transfert de programmes et de l'exécution de programmes. La figure 2 est un dessin montrant les connexions qui existent entre l'unité de commande de l'un des différents processeurs qui constituent le PIP 3A ou le PVP 3B et le TC 4, cette structure étant commune à tous les processeurs dont on effectue des changements de programme. Ainsi, la partie du dessin correspondant à autre chose que le TC 4 montre un exemple de la structure de l'unité de commande du processeur. Un dispositif 10 de commande de microprogramme produit des adresses de mémoires de microprogramme 11 à 14 formées de RAM, ou mémoires vives. La mémoire de microprogramme 11 produit un bit d'instruction par exemple, parmi 4 bits, pour sélectionner l'une parmi plusieurs instructions dans le dispositif 10 de commande de microprogramme, et celui-ci est délivré à la borne d'ins- truction I du dispositif de commande 10 via un registre 15. Dans le présent cas, le dispositif de commande 10 possède 16 sortes d'instructions. Un sélecteur 16 reçoit plusieurs éléments de l'infor- mation de 1 bit voulue et l'un d'eux est choisi en fonction de l'information lue dans la mémoire de microprogramme 12. L'infor- mation de 1 bit venant du sélecteur 16 est délivrée à la borne CC du dispositif 10 de commande de microprogramme, constituant un code de condition, ou un code d'état, qui est combiné avec le bit d'instruction et sert d'information autorisant le choix, comme nouvelle adresse, de celle qui est incrémentée d'une unité, ou de l'adresse délivrée à la borne d'entrée directe D, ou une autre adresse. La mémoire de microprogramme 13 fournit par exemple l'information relative à l'adresse de destination d'une "instruction GO TO (allez à)", au nombre de répétitions d'une boucle DO (exécutez), etc., cette dernière étant verrouillée dans un registre 17a. La mémoire de microprogramme 14 fournit une information relative aux micro-instructions, et cette dernière est délivrée à l'unité arithmétique de ce processeur par l'intermédiaire d'un registre 18. Il est également prévu un générateur de code prédé- terminé 25 servant à délivrer un code prédéterminé qui a été établi d'une manière appropriée par le concepteur, et le code prédéterminé venant de ce générateur 25 est délivré via un registre 26 à l'unité arithmétique via le bus commun aux micro- instructions de la mémoire de microprogramme 14. Le dispositif de commande de microprogramme 10 est destiné à valider l'un de trois signaux de validation, à savoir PL, VECT, et MAP, en fonction du bit d'instruction. Par conséquent, l'un des registres 17a à 17c est validé en fonction du bit d'instruction et l'adresse qui a été verrouillée dans ce registre devient le signal d'entrée directe. Le signal PL est validé par la plupart des instructions, tandis que les signaux VECT et MAP sont validés que par des instructions spéciales. Et cela, dans un état de ce bit d'instruction, selon que l'entrée directe a ou non été choisie, dépend du code de condition, ou d'état, venant du sélecteur 16. Le dispositif de commande de microprogramme 10 est ainsi conçu que, lorsque le bit d'instruction de 4 bits venant du registre 15 est [0000], qui représente une instruction [JUMP ZERO, (sautez zéro)], l'adresse zéro comme adresse de départ est toujours délivrée par le dispositif de commande de microprogramme 10 indé- pendamment du code d'état. Lorsque le TC 4 comporte une RAM 41 dans laquelle les programmes à délivrer aux mémoires de microprogramme 11 à 14 sont emmagasinés et un générateur d'adresse 42 destiné à cette dernière. Il est également prévu un générateur 43 de signal de mode servant à produire des signaux de mode de 2 bits MA et MB permettant d'effectuer trois modes, à savoir un mode exécution, un mode repositionnement (arrêt), et un mode changement de programme, ainsi q'un générateur 44 de signal d'écriture servant à produire un signal d'écriture de programme à destination des mémoires de microprogramme 11 à 14 dans le mode de changement de programme. Le générateur de signal de mode 43 est formé par exemple comme représenté sur la figure 3. Ainsi, les commutateurs SWA et SWB sont des commutateurs destinés à être manoeuvrés par l'utilisateur, une première borne A recevant une tension continue positive et l'autre borne B étant connectée au potentiel de la terre. Le signal a obtenu au niveau du commutateur SWA est délivré à une première borne d'entrée de la porte OU 45. Le signal b obtenu sur le commutateur SWB est, d'une part, délivré sous forme du signal de mode MB et, d'autre part, délivré à l'autre borne d'entrée de la porte OU 45. Le signal de mode MA est délivré par la porte OU 45. Dans ce cas, les modes s'établissent de la manière présentée ci-dessous à partir des deux signaux de mode de 2 bits MA et MB. TABLEAU I MA = 0 MB = 0 Mode de transfert de programme MA = 1 MB = 0 Mode de repositionnement (arrêt) MA = 1 MB = 1 Mode d'exécution - Ainsi, lorsque Le commutateur SWB est tourné du côté de La borne A, le mode est réglé sur Le mode exécution quel que soit l'état du commutateur SWA, Lorsque Le commutateur SWA est tourné du côté de la borne A et que le commutateur SWB est tourné du côté de La borne B, le mode est réglé sur le mode repositionnement, et, lorsque le commutateur SWB est tourné du côté de la borne B et que le commutateur SWA est aussi tourné du côté de la borne B, le mode est réglé sur le mode de changement de.programme. Comme cela résulte clairement du tableau 1 ci-dessus présenté, l'exécution du programme s'arrête lorsque le signal MB est amené à "0" et le programme devient exécutable lorsque le signal est amené à "1", si bien que le signal de mode MB se comprend comme étant un signal de repositionnement (arrêt). Lorsque le signal MA est amené à "0", le changement de programme devient possible. Ainsi, le signal de mode MA se comprend comme étant un signal de changement. A l'aide des deux signaux de mode MA et MB, chacun des modes est réalisé de la manière suivante. Ainsi, le sélecteur 20 sélectionne l'adresse destinée aux mémoires de microprogramme 11 à 14 à partir de l'adresse venant du dispositif de commande de microprogramme 10 et de l'adresse venant du TC 4. Comme signal de sélection, le signal MA est délivré, et l'adresse venant du dispositif de commande de microprogramme 10 est choisie lorsque le signal MA vaut "1", tandis que l'adresse venant du TC 4 est choisie lorsque le signal MA vaut "0". Le circuit de porte 21 laisse passer un signal d'écriture WR en fonction du signal MA constituant le signal de porte. Ainsi, La porte est ouverte lorsque le signal de porte MA vaut "0V', et le signal WR est délivré à chacune des bornes de validation d'écriture WE des mémoires de microprogramme 11 à 14. Les mémoires de microprogramme 11 à 14 sont amenées dans un état de validation d'écriture lorsque "0" est délivré à leurs bornes de validation d'écriture WE. De plus, le signal MB est délivré à la borne de repositionnement du registre 15 et, lorsque ce dernier vaut "0", le registre 15 se repositionne. Le TC 4 est doté d'un générateur de signaux d'horloge 46 produisant un signal d'horloge rapide CKF à 7,16 MHz (deux fois plus rapide que la fréquence de sous-porteuse de chrominance du signal de couleur NTSC) ainsi que d'un générateur de signaux d'horloge 47 produisant un signal d'horloge lent CKS à 2 MHz. Le signal d'horloge rapide CKF utilisé au moment de l'exécution du programme est délivré au dispositif de commande de microprogramme 10 et aux registres 15 et 18, ainsi qu'aux bornes d'horloge des registres 17a et 17b. Le signal d'horloge CKF est également délivré à la borne d'horloge d'un registre 19 via un tampon 22. Le signal d'horloge lent CKS utilisé au moment du transfert de programme est délivré comme signal d'horloge à une unité 48 de commande de charge se trouvant à l'intérieur du TC 4, ainsi qu'à un générateur d'adresse 42 et à d'autres dispo- sitifs, et ce signal est également délivré à la borne d'horloge du registre 19 via un tampon 23. Le signal de mode MA est délivré tel qu'il est à la borne de validation de sortie du tampon 23 et est également délivré, via un inverseur 24, à la borne de validation de sortie du tampon 22, si bien que, comme cela sera également discuté ci-après, le signal de sortie du tampon 22 est rendu efficace au moment de l'exécution d'un programme, le signal d'horloge rapide CKF étant alors délivré au registre 19, tandis que le signal de sortie du tampon 23 est rendu efficace au moment du transfert d'un programme, le signal d'horloge lent CKS étant alors délivré au registre 19. L'unité de commande de charge 48 se trouvant à l'intérieur du TC 4 supervise les états des signaux de mode MA et MB et commande le traitement effectué dans le TC 4 selon le mode consideré. Dans le mode exécution de programme, le signal de mode MA vaut "1", si bien que le sélecteur 20 produit les adresses changeant avec le signal d'horloge rapide CKF venant du dispositif de commande de microprogramme 10, ces adresses étant délivrées à chacune des mémoires de microprogramme 11 à 14 via le registre 19 avec un retard correspondant à une période d'horloge. A ce moment, puisque le signal de mode MA vaut "1", le tampon 22 fonctionne effectivement et le signal d'horloge du registre 19 est le signal d'horloge rapide CKF. Puisque le signal MA vaut "1", le signal de sortie de la porte OU 21 reste sur le niveau "1", et les mémoires 11 à 14 ne passent pas dans l'état de validation d'écriture. De plus, puisque le signal de mode MB vaut "1", le registre.15 n'est pas repositionné, si bien que la donnée lue dans la mémoire de microprogramme 11 subit un retard d'une période du signal d'horloge CKF dans ce registre 15 et est délivrée à la borne d'instruction du dispositif de commande de microprogramme 10, de sorte que le programme est exécuté. A ce moment, puisque le signal de mode MA vaut "1", le registre 18 auquel le signal MA est délivré via un inverseur 27 redevient validé, tandis que le registre 26 est invalidé, si bien que la micro-instruction lue dans la mémoire de micropro- gramme 14 est retardée d'une période du signal d'horloge CKF dans le registre 18 et est délivrée à l'unité arithmétique. Dans le présent mode d'exécution, tandis que le programme est exécuté à la cadence du signal d'horloge rapide CKF, sont constitués des registres du type pipeline, à savoir le registre 19 se trouvant entre le dispositif de commande de microprogramme 10 et les mémoires de microprogramme 11 à 14, aussi bien que les registres 15 et 17a et un registre (non représenté) se trouvant à l'entrée du sélecteur 16 entre leurs côtés de sortie respectifs des mémoires de microprogrammes 11, 13 et 12 et le dispositif de commande de microprogramme 10. Ainsi, il est possible d'abréger le cycle d'horloge. Ainsi, dans l'appareil de traitement d'image du présent exemple, il est principalement employé un système de traitement en parallèle grâce à l'utilisation de multiprocesseurs, et un système de traitement en pipeline est également employé dans une certaine partie, comme ci-dessus indiqué, pour permettre d'atteindre un traitement à vitesse plus élevée. Dans Le mode de transfert de programme, le signal de mode MB vaut "O", si bien que le registre 15 est repositionné et que [OOO0] est déLivré à la borne d'instruction du dispositif de commande de microprogramme 10. Alors, le dispositif de commande de microprogramme 10 délivre L'adresse zéro en permanence et s'arrête. Dans ces conditions, Les adresses de programme de tous les processeurs du système de traitement, Le PIP 3A et le PVP 3B, sont "0" et elles se trouvent dans L'état programme arrêté. Puisque Le signal de mode MA est également "'0", Le sélecteur 20 est amené dans l'état correspondant à La sélection de l'adresse dans le générateurd'adresse 42 du TC 4. Puisque le signal de sortie du tampon 22 est rendu non valable et que celui du tampon 23 est rendu valable, Le signal d'horloge du registre 19 devient le signal d'horloge Lent CKS. Ainsi, dans ce mode de transfert de programme, toutes les mémoires de microprogramme de tous Les processeurs sont entièrement sous commande du TC 4 et, par conséquent, Le signal d'horloge devient le signal d'horloge lent CKS. Puisque le signal de mode MA vaut "0", le registre 26 est amené dans l'état validé et le registre 18 est amené dans l'état non validé, si bien que le code prédéterminé venant du générateur 25 de code prédéterminé est alors délivré à l'unité arithmétique. Dans le présent cas, il est également possible de faire en sorte que le signal MA soit délivré à la borne de validation de sortie OE du dispositif de commande de micropro- gramme et que le tampon de sortie du dispositif de commande de microprogramme soit ainsi mis hors circuit. Dans ce mode de transfert de programme, les adresses sont délivrées du générateur d'adresse 42 à la RAM 41 suite à une instruction de l'unité de commande de charge 48 en fonction du programme de transfert de programme du TC 4, et les données de programme à délivrer aux mémoires de microprogramme 11 à 14 sont lues dans la RAM 41 avec la fréquence du signal d'horloge CKS. Au même instant, le signal d'écriture WR venant du générateur de signal d'écriture 41 devient "0" et, puisque le signal de mode MA est "O", le signal de sortie de La porte OU 21 devient également "O", si bien que les mémoires de microprogramme 11 à 14 sont amenées dans un état de validation d'écriture. Ainsi, en fonction des adresses émises depuis le générateur d'adresse 42, les données de programme venant de la RAM 41 s'inscrivent séquentiellement dans les mémoires de micro- programme 11 à 14, et le transfert de programme s'effectue. Dans le présent exemple, le transfert de programme est réalisé à destination de chacun des processeurs en même temps. Ainsi, le TC 4 est doté d'une ROM 49 dans laquelle un signal de sélection de processeur est emmagasiné. Au moment du transfert de programme, le signal de sélection de processeur est lu dans la ROM 49 suite à une instruction de l'unité de commande de charge 48. Le signal de sélection de processeur est décodé dans le décodeur 50, de sorte que seul le signal de sélection SEL associé au processeur sélectionné devient "O", les autres devenant "1". Ce signal de sélection SE est délivré à la porte OU 21 et seules les mémoires de microprogramme 11 à 14 du processeur dans lequel le signal de sélection SEL vaut "0" sont placées dans l'état de validation d'écriture, le programme se ré-écrivant dans celles-ci. Lorsque la ré-écriture dans les mémoires de micro- programme d'un certain processeur est terminée, la ROM 49 délivre le signal de sélection de processeur au processeur suivant, si bien que le signal de sélection SEL relatif à ce processeur devient "O", et le transfert de programme à ce processeur s'effectue de la manière ci-dessus décrite. Si les programmes de tous les processeurs doivent être changés, on répète le processus ci-dessus indiqué autant de fois qu'il y a de processeurs. Alors, il est possible de faire en sorte que des données spécifiques, autres que les signaux de sélection de processeur, soient emmagasinées en une adresse spécifique de la ROM 49 et, dans le cas o le programme ne doit pas être transféré à tous les processeurs, mais seulement à quelques uns d'entre eux, les données spécifiques se trouvant à l'adresse spécifique sont lues suite à une instruction de l'unité de commande de charge 48 pour être données lorsque le transfert aux queLques processeurs considérés a pris fin, à savoir lorsque le transfert de programme aux processeurs séquentiellement désignés couvrant l'ensemble de ceux auxquels le programme doit être transféré a pris fin. Ce signal de sortie de La ROM 49 peut être délivré à un circuit détecteur 52 servant à détecter les données spécifiques. Il peut donc être fait en sorte que, lorsque Les données spécifiques sont lues dans la ROM 49, celles-ci soient détectées par le circuit détecteur 52, le signal de détection étant alors délivré à l'unité de commande de charge 48 afin d'arrêter la charge du programme. Comme données spécifiques, on peut utiliser les données du signal de sélection de processeur dont tous Les bits valent "1", auquel cas le circuit détecteur 52 particulier peut être formé par une porte ET. Il peut également être envisagé de placer des signaux autres que ceux devant essentiellement être délivrés à chacun des processeurs, par exemple le contenu du programme, son adresse, et différents paramètres relatifs à chacun des processeurs, dans les données spécifiques et de faire usage de semblables données spécifiques. Alors, si les programmes à envoyer à chacun des processeurs sont plus que un, ou si les programmes envoyés à chacun des processeurs sont plus que un et sont différents entre eux, ces programmes peuvent être considérés ensemble comme un seul programme et être écrits dans chacun des processeurs. La désignation du programme à exécuter en premier lieu par chaque processeur peut être donnée grâce à la fourniture, à chaque processeur, d'une adresse de début d'exécution pertinente. Les adresses de début d'exécution sont délivrées de la RAM 51 au registre 17c de chaque processeur. Au titre de signal de verrouillage pour ce registre 17c, il lui est délivré le signal de sélection SEL ci-dessus mentionné et, au moment voulu, le signal de sélection SEL passe de "'0" à "1", l'adresse de début d'exécution qui apparaît alors étant verrouillée. Le registre 17c est vaLidé par un signal de vali- dation MAP venant du dispositif de commande de microprogramme 10 et, ainsi, les données'verrouillées sont délivrées à la borne d'entrée directe D. Lorsque le programme démarre dans le mode d'exécution ci- dessus discuté, il est prévu que l'adresse venant du registre 17c soit recueillie par le dispositif de commande de microprogramme 10 et, à partir de là, l'adresse fournie par le dispositif de commande de microprogramme 10 est produite. De la manière décrite, le programme et ses adresses de début d'exécution sont envoyés à chaque processeur successivement. On notera que les adresses de début d'exécution de chaque processeur contenues dans la RAM 51 lui auront été préala- blement délivrées par le calculateur principal 5. Dans ce mode de transfert de programme, comme cela également était décrit précédemment, le dispositif de commande de microprogramme 10 reste sur la délivrance de l'adresse zéro et est dans l'état d'arrêt. Alors, on ne sait pas quelle micro-instruction est emmagasinée dans le registre 18. Toutefois, puisque le registre 18 est invalidé comme cidessus décrit, la micro-instruction n'est pas délivrée à l'unité arithmétique, mais un code prédéterminé venant du générateur de code prédéterminé 25 est délivré via le registre 26 à l'unité arithmétique au titre de micro-instruction. Dans le présent cas, le code prédéterminé est celui qui a été librement décidé à l'avance par le concepteur de l'appareillage. S'il a été fait un code opportun au moment du transfert de programme, comme, par exemple, pour empêcher l'écriture dans la RAM de l'unité arithmétique de traitement, le contenu de la RAM ne sera jamais détruit pendant le transfert de programme. Si, comme code prédéterminé, on prépare une semblable instruction afin de permettre que la valeur initiale du circuit de calcul de la "somme des produits" ou du circuit d'accumulation devienne "O", il est alors possible, lorsque le transfert de programme est terminé et que le programme suivant doit être exécuté, de faire commencer immédiatement l'exécution sans qu'il soit besoin d'initialiser le calcul de la somme des produits ou de l'accumulation. Dans le mode de repositionnement (arrêt), Les signaux de mode MA et MB valent respectivement "1" et "0", si bien que l'adresse venant du dispositif de commande de microprogramme 10 est sélectionnée par le sélecteur 20 de chaque processeur et le signal d'horloge CKF est sélectionné comme signal d'horloge du registre 19. Mais, puisque le registre 15 est placé dans l'état de repositionnement par le signal MB, l'adresse zéro est déLivrée en continu par Le dispositif de commande de microprogramme 10 et tous Les processeurs sont placés dans un état d'arrêt d'exécution de programme. Puisque le signal MA vaut "1", tout signaL d'écriture devenant "'o"' n'est pas donné aux mémoires de microprogramme 11 à 14. Dans ce mode de repositionnement, l'adresse de départ du programme spécifique que L'on souhaite voir exécuter à la prochaine occasion parmi les différents programmes qui ont préala- bLement été écrits dans la mémoire de microprogramme de chacun des processeurs est respécifiée. Ainsi, de la même manière que dans le mode de transfert de programme, lorsque les signaux de sélection de processeur sont déLivrés en séquence par la ROM 49, les adresses de début d'exécution sont séquentiellement délivrées par la RAM 50 à chacun des processeurs, et les adresses de début d'exécution sont verrouillées en séquence par le signal SEL dans le registre 17c de chaque processeur. Ainsi, lorsque le mode exécution est mis en place pour la prochaine occasion, l'exécution commence dans chaque processeur par le programme par lequel l'adresse de début d'exécution a été respécifiée. Ainsi, différents programmes peuvent être exécutés par chacun des processeurs sans qu'il leur soit transféré de nouveaux programmes. Les trois modes ci-dessus décrits sont commandés par le programme du processeur se trouvant dans le TC 4. La figure 4 est un organigramme montrant le fonction- nement particulier ayant lieu dans le TC 4. Tout d'abord, l'état du signal de repositionnement MB est détecté au cours de l'étape (101). Si le signal MB vaut "1", lorsque le signal MA vaut "1", comme indiqué sur la figure 3, il est décidé que le mode est le mode d'exécution de programme et Le TC 4 continue de suivre L'étape (101). Si le signal MB devient "0", Le programme passe de l'étape (101) à l'étape (102), o l'état du signal MA est détecté. Si le signal MA vaut "1', le mode est le mode de repositionnement et, comme précédemment décrit, les dispositifs de commande de microprogramme 10 de tous les processeurs délivrent en continu l'adresse zéro et l'exécution des programmes s'arrête. Le programme passe ensuite à l'étape (103), o l'adresse de début est donnée à chacun des processeurs successivement, après quoi le programme revient à l'étape (101). A L'étape (102), si le signal MA vaut "0", puisque le signal MB vaut "0", le mode passe au mode d'échange de programme. Le programme à L'étape (104), o "0" est chargé dans la ROM 49 du TC 4, si bien que le premier processeur est désigné et, à l'étape (105), le programme est transféré à ce processeur. Dans l'étape (106) suivante, l'adresse de la ROM 49 s'incrémente d'une unité. A l'étape (107) suivante, il est décide si le programme a ou non été transféré à tous les processeurs, ou bien à tous les processeurs auxquels le programme doit être transféré, et, si cela n'est pas encore le cas, le programme revient à l'étape (105) et le programme est transféré au processeur suivant au cours de l'étape (106). Les étapes (105) à (107) se répètent autant de fois qu'il y a de processeurs à prendre en considération. Lorsqu'il est décidé que le transfert du programme a pris fin au cours de l'étape (107), le programme passe à l'étape (109), o l'état du signal MA est détecté. Si le signal MA vaut "0", cette étape (109) est suivie à répétition, et le mode d'échange de programme est maintenu. Si le signal MA passe à "1", alors le programme se dégage-du mode d'échange de programme et revient à l'étape (101). Dans le cas o il faut décider si le transfert de programme est terminé par l'intermédiaire de la détection de certaines données spécifiques, l'adresse de La ROM 49 se transforme, bien qu'elle ait été incrémentée d'une unité dans le cas ordinaire, en l'adresse à laquelle les données spécifiques ont été écrites au cours de L'étape (106), et la Lecture s'effectue. Au cours de l'étape (107) suivante, il est décidé, à l'aide du circuit détecteur de donnée spécifique 52, si le signal de sortie lu dans la ROM 49 est ou non la donnée spécifique. Si le signal de sortie lu dans la ROM 49 est la donnée spécifique, un arrêt de transfert de programme est effectué par l'unité de commande de charge 48 au cours de l'étape (108). Si le signal de sortie lu dans la ROM 49 n'est pas la donnée spécifique, le programme revient à l'étape (105) et le transfert de programme s'effectue à destination du processeur suivant. Lorsque le transfert de programme s'arrête au cours de l'étape (108), l'état du signal MA subit une détection au cours de l'étape (109) suivante. Alors que la description suivante a été faite sur La base d'un système à plusieurs processeurs à titre d'exemple, on comprendra naturellement que l'invention peut également être appliquée à la commande des modes d'un unique processeur. * Dans le cas de l'exemple ci-dessus présenté, plusieurs processeurs constituant un appareil de traitement en parallèle sont conçus de façon à être totalement commandés suivant trois modes par le TC 4, si bien que chacun des processeurs peut être commandé sans se trouver en conflit avec d'autres. Ainsi, si plusieurs processeurs sont commandés de manière distincte, certains d'entre eux peuvent exécuter un programme, d'autres peuvent faire un échange de programme, et d'autres peuvent se repositionner, si bien qu'il existe une possibilité qu'une exécution erronée soit effectuée. Selon l'exemple ci-dessus décrit, il est possible d'empêcher une telle défaillance. Dans le cas du présent exemple, il est possible de décaler instantanément le mode d'échange de programme ou le mode d'exécution vers le mode repositionnement grâce à l'adoption des commutateurs SWB et SWA. Ainsi, au milieu de l'exécution d'un programme ou pendant la phase o l'échange de programme n'est pas terminé pour tous les processeurs, on peut faire passer le mode, si cela est nécessaire, sur le mode de repositionnement. Selon la présente invention, il est possible de commander de manière claire et cohérente l'exécution et l'arrêt d'un traitement ainsi que le transfert d'un programme en exerçant un contrôle total sur les processeurs de données dans les trois modes. Selon l'invention, l'exécution et le transfert des programmes peuvent être effectués de manière efficace sans réduction de la vitesse d'exécution ou sans accroissement de l'appareillage grâce à une utilisation appropriée de signaux d'horloge différents selon que le mode est le mode de transfert de programme ou le mode d'exécution de programme. Selon l'invention, au moment du transfert de programme, la délivrance d'une instruction quelconque de la mémoire de microprogramme à l'unité arithmétique est interdite et, au contraire, le code prédéterminé le plus opportun au moment du transfert de programme est délivré à l'unité arithmétique pour servir d'instruction. Ainsi, il est possible d'éliminer ce qu'apportait de peu sûr le fait que l'instruction alors en cours de délivrance à l'unité arithmétique n'était pas connue et, par exemple, il est possible de protéger le contenu de la mémoire de l'unité arithmétique. Selon l'invention, puisqu'il est fait en sorte que, lorsqu'un signal à délivrer à un processeur auquel un programme doit être transféré est devenu un signal spécifique, celui-ci est détecté et le transfert de programme s'arrête, le transfert de programme pouvant facilement prendre fin à tout moment. Ainsi, il est possible de réduire la durée totale de charge du transfert de programme. La figure 5 présente une structure concrète du système de PIP 3A. Alors que le système de PIP 3A possède en réalité un grand nombre de processeurs(par exemple 60) disposés en parallèle, seuls deux d'entre eux sont représentés sur le dessin. Sur ce dessin, des données numériques venant du système de VIM 2 sont délivrées à des registres d'entrée 31-1 à 31-n (ci-après appelés FRA) prévus pour chacun des processeurs 3-1 à 3-n, et ces registres sont commandés par le système de PVP 3B en fonction de l'adresse lue dans le système de VIM 2 et emma- gasinée avec une quantité prédéterminée de données nécessaires à chaque processeur. Les données écrites dans ces registres 31-1 à 31-n sont respectivement délivrées à des unités arithmétiques 32-1, 33-1 à 32-n, 33-n. Chacune des unités arithmétiques est dotée d'un additionneur-soustracteur, d'un multiplicateur, d'une mémoire de coefficients, d'une mémoire de données, etc. et effectue des calculs de conversion de données linéaire et non linéaire en fonction du signal de commande venant des unités de commande 34-1 à 34-n. Les résultats des calculs sont produits dans les unités arithmétiques 33-1 à 33-n et, de plus, les unités arithmétiques 33-1 à 33n sont commandées par le système de PVP 3B en fonction des adresses d'écriture du système de VIM 2, si bien que les résultats des calculs sont inscrits dans les parties nécessaires du système de VIM 2. Dans le présent cas, les signaux de commande venant des unités de commande 34-1 à 34-n sont formés en fonction du microprogramme écrit dans les mémoires de microprogramme (MPM) désignées par les références 11 à 14 sur la figure 2 (et présen- tement désignées par les références 35-1 à 35-n sur la figure 5). Le microprogramme est écrit depuis l'extérieur via des dispositifs 36-1 à 36-n de commande de changement de programme. Toutefois, dans le cas ci-dessus, si Le microprogramme précédemment mentionné est formé par le calculateur principal (HC) existant 5, etc., la vitesse de transfert du HC 5 à chacun des MPM 35-1 à 35-n est limitée par la capacité de la ligne et, par conséquent, il est simplement possible de transférer le programme à une vitesse de 500 kbytes/s par exemple, si bien qu'il faut beaucoup de temps pour ré-écrire dans toutes les MPM 35-1 à 35-n. Du fait qu'un traitement dans le système de PIP 3A, etc., devient possible pendant ce temps, il s'ensuit de nombreux inconvénients. Puisque le transfert ne peut pas être effectué avant la fin du traitement réalisé dans le système de PIP 3A, etc., le c6té HC doit attendre qu'il soit terminé, si bien qu'il apparaît une considérable réduction du rendement d'utilisation du HC, ce qui constitue une importante difficulté. Sur la figure 6, le microprogramme transféré dans la structure à 16 bits en provenance du calculateur principal (HC) 5 est délivré à la mémoire de 64 kbytes 41 précédemment décrite du TC 4. De plus, un signal de commande d'écriture venant du HC 5 est délivré à l'unité de commande 48, le signal de l'unité de commande 48 a été délivré à la mémoire 41 et au circuit 42a générateur d'adresse de mémoire appartenant au circuit générateur d'adresse 42, et l'adresse produite est délivrée à la mémoire 41, si bien que le microprogramme s'inscrit dans la mémoire 41 à une adresse arbitraire. A cet instant, un signal d'état montrant que la mémoire 41 est validée pour l'écriture est délivré par l'unité de commande 48 au HC 5. De plus, un signal d'état montrant que les mémoires de microprogramme sont validées pour l'écriture est délivré par le système de PIP 3A à l'unité de commande 48. Ainsi, le signal de l'unité de commande 48 Pst délivré au circuit 42a générateur d'adresse de mémoire et au circuit 42b générateur d'adresse de MPM. Tandis que les adresses permettant de lire séquentiellement la mémoire 41 sont produites par le circuit 42a, un signal de sélection de puce servant à écrire le microprogramme lu dans la MPM spécifiée et des adresses servant à écrire le programme séquentiellement dans la MPM sont produites par le circuit 42b. Ainsi, alors que le microprogramme lu dans la mémoire 41 suivant une structure de 16 bits par exemple est délivré au système de PIP 3A par L'intermédiaire d'un multiplexeur (MUX) 53, les adresses, etc., venant du circuit 42b sont délivrés au système PIP 3A. De plus, le signal de commande d'écriture venant de l'unité de commande 48 est délivré au système de PIP 3A. Selon l'agencement décrit ci-dessus, la mémoire 41 et le système de PIP 3A peuvent être connectés par l'intermédiaire d'une ligne spécialement attribuée et, de plus, le transfert suivant une structure à plusieurs bits, par exemple une structure à 16 bits, peut être mis en oeuvre. Ainsi, si l'on suppose par exemple que la vitesse de transfert est de 8 Mbytes/s, le transfert peut s'effectuer à une vitesse 16 fois plus élevée que celle correspondant au cas du transfert direct classique depuis le HC, soit 500 kbytes/s par exemple. De plus, dans le cas o ce microprogramme doit être transféré à plusieurs processeurs du système de PIP 3A, il est possible de leur délivrer simultanément le programme en prévoyant plusieurs signaux de sélection de puce à produire par le circuit 42b générateur d'adresse de MPM. Ainsi, on peut transférer le programme, par exemple pendant la période de suppression verticale du signal vidéo et, par conséquent, on peut effectuer un traitement des signaux en temps réel sans provoquer aucune perturbation de l'image. On a rendu possible le processus de transfert décrit en structurant l'unité de commande 48, etc., à l'aide de ce que l'on appelle un microprocesseur. On notera qu'on peut appliquer le transfert de programme ci-dessus décrit non seulement au système de PIP 3A tel que décrit ci-dessus, mais également au système d'IOC 1, au système de PVP 3B, etc. Toutefois, même dans de tels cas, la durée de transfert entre le HC 5 et la mémoire reste la même que précé- demment et, de plus, le HC 5 et la ligne sont occupés pendant le temps de transfert, si bien qu'il existe une possibilité que le rendement d'utilisation du HC 5 et de la ligne soit abaissé. Dans l'exemple ci-dessus décrit, lorsque le programme doit être transféré à l'intérieur du TC 4, on fait en sorte que le programme seul lui soit délivré et que l'adresse de la RAM 41 soit produiteà l'intérieur du TC 4. Dans l'exemple suivant, l'adresse de la RAM 41 est également transférée depuis le HC 5 en même temps que le programme. Ainsi, sur la figure 7, tes données transférées par exemple suivant la structure à 16 bits depuis le calculateur principal (HC) 5 sont délivrées à des registres 9a, 9b, 9c et 9d ayant chacun une structure à 16 bits. Un signal de commande venant du HC 5 est délivré à l'unité de commande 48a et le signal d'écriture produit est délivré aux registres 9a à 9d. Là, comme donnée provenant du HC 5, tel qu'indiqué sur la figure 8A, par exemple, une information d'identification de donnée (ID) est transférée à l'instant voulu en synchronisme avec le signal de commande (le signal de début, comme indiqué sur la figure 8B), indiquant le début du transfert en provenance du HC 5, puis, les données (D) sont transférées suivant les intervalles d'un signal d'horloge prédéterminé (figure 8C). Alors, l'information d'identification (ID) ci-dessus indiquée venant de l'unité de commande 48 est écrite dans le registre 9a par exemple par l'intermédiaire du signal d'écriture délivré au registre 9a à l'instant du signal de début ci-dessus indiqué, et cette information est détectée dans l'unité de commande 48a. Ensuite, les données D sont écrites séquentiellement dans le registre 9b par l'intermédiaire du signal d'écriture délivré au registre 9b en synchronisme avec le signal d'horloge. Les données (D) sont délivrées via un registre 9e au système IOC 2, etc. Dans les données (D), sont prévus par exemple le type du système de traitement (NTSC, RGB, etc.) et l'information de fixation du mode (temps réel, attente de la fin du traitement, image fixe, etc.). Lorsque le microprogramme ci-dessus indiqué doit être ré-écrit, l'information (L) représentant la longueur du programme à transférer qui fait suite à l'information d'iden- tification (ID) est transférée depuis le HC 5 à la suite de l'information d'identification, comme représenté sur la figure 8(D). Ensuite, des adresses (A) ultérieurement discutées de la mémoire 41 et les données formant le programme (PD) sont transférées en alternance. En même temps, depuis l'unité de commande 48a, comme indiqué sur la figure 8E un signal d'écriture est de nouveau délivré au registre 9a en synchronisme avec le signal d'horloge suivant celui du signal de début (en réponse à celui-ci, l'information d'identification (ID) indiquant le programme a été écrite dans le registre 9a), si bien que l'information (L) relative à la longueur est écrite dans le registre 9a. Ensuite, comme représenté sur les figures 8F et 8G. des signaux d'écriture sont alternativement délivrés aux registres 9c et 9d en synchronisme avec une impulsion d'horloge sur deux, de sorte que L'adresse A s'inscrit dans le registre 9c et que les données de programme PD s'inscrivent dans le registre 9d, séparément. L'adresse A venant du registre 9c est délivrée via un multiplexeur (MUX) 53a à la mémoire 41 et les données de programme (PD) venant du registre 9d s'inscrivent à cette adresse. Dans le même temps, un signal de commande d'écriture est délivré par l'unité de commande 48 à la mémoire 41. L'écriture s'effectue dans les limites spécifiées par l'information de longueur (L). Une fois l'écriture terminée, le MUX 53a commute sous l'effet d'un signal venant de l'unité de commande 48a. Un signal venant d'une deuxième unité de commande 48 est délivré au circuit 42a générateur d'adresse de mémoire et au circuit 42b générateur d'adresse de MPM. Tandis que les adresses permettant de lire séquentiellement la mémoire 41 sont délivrées par le circuit 42a, des signaux de sélection de puce servant à l'écriture des microprogrammes de lecture dans une MPM spécifique et des adresses servant à écrire séquentiellement ceux-ci dans le MPM sont délivrées par le circuit 42b. Ainsi, les microprogrammes lus dans La mémoire 41 sont délivrés via le multiplexeur (MUX) 53 au système de PIP 3A, au système de PVP 3B, etc., et les adresses, etc., venant du circuit 42b sont délivrés au système de PIP 3A et aux autres systèmes. Dans l'appareil ci-dessus décrit, puisqu'il est fait en sorte que les données de programme (PD) et les données d'adresse (A) soient séparées et que l'écriture dans la mémoire 41 s'effectue en fonction de ces adresses, il devient de modifier une partie du programme tout en conservant tout le reste du programme tel qu'il est. Ainsi, dans un processus de filtrage, on peut effectuer un nouveau filtrage avec le programme destiné au traitement arithmétique non modifié, seules lesdonnées de coefficient qu'il contient étant changées. Dans un tel cas, avec L'appareil ci-dessus décrit, tout d'abord le programme arithmétique tout entier est transféré, puis, selon les besoins, -seules les données de coefficient sont remplacées, de sorte que divers processus peuvent être effectués. Avec l'appareil ci-dessus décrit, il faut deux fois plus de temps que dans le cas classique pour transférer le premier programme, mais la donnée permettant de modifier les données de coefficient, etc., dans le processus de filtrage ne représentent que 1 %, ou moins, de l'ensemble des données. Ainsi, si l'on suppose que des remplacements sont effectués cinq fois, dans le cas o la partie entière est exprimée par 1, le -temps nécessaire avec l'appareil de l'invention devient: 1 x 2 + 0,01 x 2 x 5 = 2,1, ce qui est moins que la moitié du cas classique, à savoir: I x 5 = 5,0. De plus, avec l'appareil ci-dessus décrit, il devient inutile de prévoir un circuit pour produire l'adresse d'écriture à L'intérieur de l'appareil. Selon l'invention, puisque les adresses sont liées aux données formant le microprogramme transféré depuis le calculateur principal et que l'écriture s'effectue en fonction de ces adresses, il est possible de ré- écrire toute partie du programme déjà écrite dans la mémoire en spécifiant l'adresse relative à cette partie. Ainsi, dans un tel cas, pour ré-écrire une partie d'un long programme, il suffit simplement de transférer cette partie et, par conséquent, il devient possible d'effectuer la ré-écriture en un temps très bref.- - IL se produit parfois que le résultat du traitement effectué selon un microprogramme transféré apparaît incorrect. Diverses causes sont mises en jeu en ce qui concerne la production d'un semblable résultat incorrect, comme le mauvais fonctionnement du processeur, etc., à l'intérieur de L'appareil de traitement, une défaillance de la ligne reliant le HC et l'appareil de trai- tement, et d'autres causes. Il existe des problèmes dont la cause est difficile à déterminer. Ainsi, jusqu'ici, la pratique appLiquée a consisté à examiner les processeurs un par un à L'aide d'une sonde après que chacun a été doté d'une borne d'essai, ou à examiner la ligne après que le fonctionnement du HC a été arrêté. Toutefois, dans le cas o l'appareil comporte un grand nombre de processeurs, comme ci-dessus décrit, il faut beaucoup de temps et de travail pour simplement vérifier ces processeurs un par un. Puisque la ligne a été examinée pour la première raison qu'une telle défaillance pouvait généralement être attribuée à la ligne, cela amène à arrêter fréquemment le HC et, ce qui pose le problème du rendement d'utilisation du HC. Par conséquent, le TC 4 est doté, comme représenté sur la figure 6, d'une ROM 54 qui contient un programme de diagnostic. Dans ce programme, les opérations arithmétiques sont faites avec toutes les fonctions du processeur et les résultats sont comparés avec des réponses correctes précédemment calculées. De plus, en concevant un programme de manière convenable, il est possible de détecter, pour chaque registre appartenant au processeur, si le processeur est ou non en ordre de fonctionnement. Alors que l'adresse venant du circuit 42a générateur d'adresse de mémoire est délivrée à la ROM 54 et que le programme venant de la ROM 54 est délivré au MUX 53, un signalde commande venant de l'unité de commande 48 est délivré au MUX 53, si bien que le programme de la RAM 41 est délivré au système de PIP 3A. De plus, les adresses, etc., venant du circuit 42b sont délivrés au système de PIP 3A. Le signal de commande d'écriture venant de l'unité de commande 48 est délivré au système de PIP 3A. Ainsi, dans le dispositif ci-dessus décrit, en délivrant un signal d'instruction depuis l'extérieur à l'unité de commande 48 lorsqu'une défaillance a été trouvée dans le résultat du traitement, on fait en sorte que le programme écrit dans la ROM 54 soit délivré au système de PIP 3A et que les processeurs, etc., du système PIP 3A soient soumis à un diagnostic. Si on ne trouve rien de faux dans le résultat du diagnostic, on comprend qu'aucun processeur n'est dérangé et on inspecte alors la ligne entre le HC et l'appareil, mais, s'il apparaît queLque chose de faux dans le résultat du diagnostic, on soumet le processeur à un examen plus serré. La figure 9 est un organigramme associé au diagnostic, o, tout d'abord, à l'étape (201), le MUX 53 commute du côté de la ROM 54. A l'étape suivante (202), les circuits 42a et 42b générateurs d'adresse sont excités et la ROM 54 est lue, si bien que le programme de diagnostic est transféré au système de PIP 3A. En outre, à l'étape (203), des opérations arithmétiques sont effectuées par le processeur en fonction du programme de diagnostic. A l'étape (204), une décision (diagnostic) est prise quant au résultat des opérations et, s'il est découvert qu'il est incorrect (NG), un examen plus serré est fait à l'étape (205) et son résultat est affiché à l'étape (206). Lorsque le résultat de l'opération est correct (OK) à l'étape (204) , la ligne reliant le HC et l'appareil est examinée à l'étape (207), et le résultat de l'examen est affiché à l'étape (208). Lorsque l'affichage est fait aux étapes (206) et (208), le MUX 53 est repositionné du côté de la mémoire 41 et l'opération de diagnostic prend fin. Selon la disposition ci-dessus décrite, o l'opération de diagnostic est effectuée de la manière décrite, la ROM 54 dans laquelle est écrit le programme de diagnostic est incorporée au dispositif de transfert, si bien que le transfert du programme n'est pas effectué par la ligne selon que celle-ci est bonne ou non et un diagnostic correct est assuré en sorte que, au moyen du résultat du diagnostic, on peut décider si la ligne est ou non bonne. De plus, puisque le programme de diagnostic peut être transféré en un temps plus bref que dans le cas o le programme est transféré depuis le HC, le diagnostic peut être effectué rapidement et, de plus, sans perturber le fonctionnement du HC, si bien que la fiabilité de l'appareil peut être globalement améliorée. Le traitement permettant d'établir un diagnostic sur le processeur comportant une ROM intégrée a été rendu possible par le fait que l'unité de commande 48, etc., est faite de ce que l'on appelle des microprocesseurs. Le diagnostic portant sur Le processeur peut être appliqué non seulement au système de PIP 3A, comme décrit ci-dessus, mais également au système d'IOC 1, au système de PVP 3B, etc. La ROM 54 ci-dessus décrite peut être chargée de programmes, etc., lesquels sont utilisés de manière répétée pour effectuer un traitement ordinaire en plus du programme de diagnostic. Selon l'invention, puisque la ROM dans laquelle est écrit le programme de diagnostic est disposée dans l'appareil et qu'il est fait en sorte que ce programme est transféré, en cas de besoin, à chaque mémoire de microprogramme si bien que le processeur peut fait l'objet d'un diagnostic, il est alors permis de faire facilement un diagnostic sur le processeur en état de dérangement tout en maintenant le fonctionnement du calculateur principal non affecté pendant le diagnostic. Dans le TC 4 du mode de réalisation de la figure 2, il est nécessaire de prévoir de nombreuses unités de mémoire et de nombreux circuits périphériques tels que la RAM 41 pour emmagasiner le programme, le circuit générateur d'adresse 42 servant à produire les adresses, la ROM 49 servant à emmagasiner le signal de sélection de chacun des processeurs, et la RAM 51 servant à emmagasiner les adresses de début d'exécution pour chaque processeur, mais il est possible de mettre en place tout ceci dans une mémoire de grande taille. Ainsi, l'unité de commande de charge 48 et une mémoire 41' peuvent être conçuesde la manière présente et sur la figure 10, la mémoire 41' emmagasinant, en des adresses consécutives, les adresses de début d'exécution et de semblables paramètres, signaux de sélection de processeur, adresses, contenus de programme, et signaux d'écriture. Les signaux à délivrer aux processeurs sont séquen- tiellement lus dans la mémoire 41' en fonction des adresses venant de l'unité de commande de charge 48, si bien que les processeurs sélectionnés par les signaux de sélection de processeur reçoivent les paramètres et que le contenu des programmes s'inscrit dans les mémoires de microprogramme. La figure 11 étant prise comme exemple, lorsque Les adresses 0 à 7 de La mémoire 41' sont lues, Le contenu de programme s'inscrit dans la mémoire de microprogramme du processeur n 10 à ses adresses 0 à 7, et, lorsque, après cela, les adresses 8 à 23 de la mémoire 41' sont lues, le contenu de programme s'inscrit dans la mémoire de microprogramme du processeur n 25 à ses adresses 0 à 15. Alors, parmi les signaux devant être délivrés aux processeurs, comme indiqué sur la figure 11, seuLs un type du signal de sélection de processeur et les paramètres sont donnés à un certain processeur, c'est-àdire que les mêmes signaux sont délivrés à répétition pour chacune des adresses de la mémoire 41' à un certain processeur. D'autre part, le contenu de programme et ses adresses de mémoire, ainsi que les signaux d'écriture, doivent être délivrés de manière différente pour chaque adresse, non pour chaque processeur. Dans le cas o ces données sont lues dans une certaine mémoire 41' et sont transférées à chacun des processeurs comme indiqué sur la figure 10, il faut, comme indique sur la figure 11, que non seulement les données nécessaires pour chaque adresse de la mémoire 41', mais aussi les données non modifiées pour chaque processeur, soient emmagasinées aux adresses successives, de sorte que le rendement d'utilisation de la mémoire s'abaisse très bas. Ensuite, dans un autre mode de réalisation de l'invention, comme représenté sur la figure 12, le TC 4 est doté de l'unité de commande de charge 48 et d'une mémoire servant à emmagasiner les signaux à délivrer aux mémoires de microprogramme 11 à 14. Comme mémoire, on prévoit dans le présent cas, une mémoire 41'a du type processeur et une mémoire 41'b du type adresse. Dans la mémoire pour processeur 41'a, sont emmagasinées des données d'un certain type pour chacun des processeurs, à savoir le paramètre et le signal de sélection de processeur, ainsi qu'un signal IDP d'identification de programme. Dans la mémoire pour adresse 41'b, sont emmagasinés le contenu de programme et ses données d'adresse, ainsi que les signaux d'écriture WR écrits pour chacune des adresses. Comme signal d'identification de programme IDP, on utilise dans le présent exempLe l'adresse se trouvant à La partie avant de la mémoire pour adresse 41'b pour le programme à envoyer à chacun des processeurs. Par exemple, selon l'exemple de la figure 11, on utilise respectivement, comme sinaux d'identifi- cation de programme IDP, l'adresse se trouvant à la partie avant, soit "0", pour son programme lorsque le processeur 10 est sélectionné et, lorsque le processeur n 25 est sélectionné, l'adresse se trouvant à la partie avant, soit "8" pour son programme. Le numéro de référence 42' désigne un compteur servant à produire l'adresse destinée à la mémoire pour adresse 41'b. Le - signal d'identification de programme IDP venant de la mémoire 41'a est prépositionné par un signal de prépositionnement en synchronisme avec la sélection de chaque processeur depuis l'unité de commande de charge 48, et sa valeur est comptée séquentiellement à partir de la valeur prépositionnée. Le numéro de référence 44' désigne un circuit comparateur servant à détecter la fin du transfert de programme à un certain processeur grâce à la comparaison d'un signal de sortie END d'adresse de fin de programme du type processeur venant de la mémoire du type processeur 41'a avec l'adresse destinée à la mémoire 41'b venant du compteur 42'. Le signal de sortie de comparaison est délivré à l'unité de commande de charge 48. Dans le présent mode de transfert de programme, le transfert de programme à chaque processeur s'exécute en fonction du programme de transfert de programme provenant du TC 4 et suite à une instruction venant de l'unité de commande de charge 48, tout cela de la manière suivante. En premier lieu, la première adresse est délivrée par l'unité de commande de charge 48 à la mémoire du type processeur 41'a. Ensuite, le signal de sélection servant à sélec- tionner le processeur auquel le transfert doit être d'abord fait, le paramètre relatif au processeur, l'adresse de la partie avant, que l'on appellera adresse frontale, servant de signal d'identi- fication IDP pour le programme du processeur, et l'adresse de fin END du programme sont lus dans la mémoire 41'a. Le signal de sélection de processeur lu dans la mémoire 41'a est décodé par le décodeur 50, de sorte que seul le signal de sélection SEL relatif au processeur à sélectionner devient "0", les autres devenant "1". Le signal de sélection SEL est délivré à la porte OU 21. Puisque le signal de mode MA vaut "0" à cet instant, cette porte OU a pour fonction de faire en sorte que les mémoires de microprogramme 11 à 14 du processeur pour lequel le signal de sélection SEL vaut "0" deviennent validées pour l'écriture lorsque le signal d'écriture WR devient "0", puis il devient possible de ré-écrire le programme. D'autre part, l'adresse frontale servant de signal d'identification IDP est prépositionnée dans le compteur 42' par le signal de prépositionnement venant de l'unité de commande de charge 48, et le compteur 42' est autorisé à compter à partir de la valeur préétablie relative à l'adresse frontale. Comme précédemment décrit, lorsque le processeur sélectionné est le processeur n 10, comme représenté sur la figure 11, le compteur est autorisé à compter à partir de l'adresse O. En fonction de l'adresse venant du compteur 42', le contenu de programme, l'adresse associée et le signal d'écri- ture WR devenant "0" sont séquentiellement lus dans la mémoire du type adresse 41'b. Ainsi, dans les mémoires de microprogramme 11 à 14 du processeur sélectionné, s'inscrit le contenu de programme, en seauence, aux adresses délivrées par la mémoire du type adresse 41'b. Lorsqu'appara t l'adresse de fin END (par exemple l'adresse n 7 pour le processeur n 10) du programme en cours de transfert à ce processeur, l'accord entre la valeur de l'adresse de sortie du compteur 42' et la valeur de fin END est détecté dans le circuit comparateur 44' et, en réponse au signal de détection, l'unité de commande de charge 48 délivre l'adresse suivante, qui a été incrémentée d'une unité, à la mémoire du type processeur 41'a. Ensuite, le signal de sélection de processeur servant à sélectionner le processeur suivant est produit par la mémoire du type processeur 41'a, le signal de sélection SEL sélectionnant le processeur devient "O", et, par conséquent, de la même manière, le changement de programme ne s'effectue pas pour ce processeur. Si les programmes de tous les processeurs doivent être remplacés, de semblables opérations se répètent autant de fois qu'il y a de processeurs. Dans le présent exemple, si plusieurs programmes doivent être envoyés à chacun des processeurs ou si plusieurs programmes, qui sont différents entre eux, doivent y être envoyés, on considère cette pluralité de programmes comme un seul programme et on fait en sorte que ce programme soit écrit dans chaque processeur. S'il est en outre fait en sorte que les programmes demandés par chaque processeur puissent être spécifiés par la fourniture à chaque processeur d'une adresse de début d'exécution servant de paramètre. Les adresses de début d'exécution sont obtenues de la mémoire 41'a comme ci-dessus indiqué et sont délivrées au registre 17c de chaque processeur. Le signal SEL est délivré au registre 17c au titre de signal de verrouillage de celui-ci et, au moment o ce signal de sélection SEL passe de "0" à "1", l'adresse d'exécution qui est alors présente est mise en verrouillage. On notera que les contenus des mémoires 41'a et 41'b ont été fournis préalablement par le calculateur principal 5. Dans le mode de repositionnement, on respécifie l'adresse de début du programme dont on veut qu'il soit exécuté à l'occasion suivante parmi les différents programmes précédemment écrits dans la mémoire de microprogramme de chaque processeur. Ainsi, de même que dans le cas du transfert de programme, les signaux de sélection de processeur et les adresses de début d'exécution sont séquentiellement délivrés par la mémoire 41'a pour chacun des processeurs, si bien que les adresses de début d'exécution sont séquentiellement verrouillées dans le registre 17c de chacun des processeurs par le signal SEL. Puisque le signal de mode MA vaut "1" à cet instant, le signal de sortie de la porte OU 21 ne devient pas "0" et, par conséquent, le programme n'est pas ré-écrit. - L'organigramme décrivant le traitement qui a lieu dans le TC 4 est analogue à celui de la figure 4, mais, à l'étape (104), l'adresse "0" est délivrée de l'unité de commande de charge 48 du TC 4 de manière à ainsi spécifier le premier processeur et, dans L'étape (105), le programme est transféré au processeur. A l'étape suivante (106), l'adresse de la mémoire 41'a s'incrémente d'une unité. A l'étape (107) suivante, il est décidé si les programmes ont été ou non transférés à tous les processeurs, ou tout au moins à tous les processeurs auxquels les programmes doivent être transférés et, s'il est décidé que la fin n'est pas encore venue, l'organigramme revient à l'étape (105) et le transfert de programme au processeur suivant s'exécute à l'étape (106). Selon l'invention, l'appareil est doté de deux mémoires, à savoir la mémoire emmagasinant l'information du type pour processeur et la mémoire emmagasinant l'information du type pour adresse appartenant au programme à transférer, de sorte que la partie de délivrance de programme a été conçue suivant une structure hiérarchique. Par conséquent, par comparaison avec le cas o l'information relative à chaque processeur est emmagasinée à chacune des adresses du programme transféré, on peut économiser de la place de mémoire et on peut obtenir une utilisation efficace de la mémoire. La figure 13 est destinée à représenter un circuit constituant un mode de réalisation du système de transfert de programme selon l'invention, o on se trouve dans le cas o plusieurs programmes sont transférés à plusieurs processeurs. La présente partie de délivrance de programme qui est formée par le TC 4 comporte une RAM ou une ROM de programme 41 emmagasinant les différents programmes à transférer, une RAM ou une ROM d'adresse 51 emmagasinant les adresses de début d'exécution de chacun des processeurs, un compteur d'adresse 42 associé à la RAM de programme 41 et un générateur de signal d'écriture 41 formé par un comparateur, et eLle délivre Les programmes à n ensembles de processeurs 3-1, 3-2,..., 3-n. Dans le présent cas, on fait en sorte que seuls plusieurs programmes qui doivent être délivrés puissent être délivrés parmi les différents programmes emmagasinés dans la RAM de programme 41. Ainsi, l'unité de commande de charge 48 est dotée d'un générateur de valeur de début 48a servant.à produire l'adresse de début du programme ayant les adresses de plus bas numéros dans la pluralité de programmes à déLivrer parmi les différents programmes emmagasinés dans la RAM de programme 41, ainsi que d'un générateur de valeur de fin 48b servant à produire l'adresse de fin du programme ayant les adresses de plus hauts numéros dans la pluralité de programmes à délivrer parmi les différents programmes emmagasinés dans la RAM de programme 41. Ainsi, dans le cas o, par exemple, les contenus du premier, du deuxième et du troisième programme sont emmagasinés dans la RAM de programme 41 aux adresses allant de "0" à "28" comme indiqué sur la figure 14 et que le premier, le deuxième et le troisième programme ne doivent être transférés aux processeurs 3-1 à 3-n, le générateur de valeur de début 48a fournit la donnée relative à la valeur d'adresse "0" et le générateur de valeur de fin 48b fournit la donnée relative à la valeur d'adresse "28". La valeur de début venant du générateur de valeur de début 48a est délivrée au compteur d'adresse 42 et le compteur d'adresse 42 commence à compter à partir de cette valeur de début. Le signal de sortie de valeur comptée est délivré à la RAM de programme 41 au titre d'adresse de lecture et est également délivré aux mémoires de microprogramme de chacun des processeurs 3-1 à 3-n au titre d'adresse d'écriture ADRS. Les données de programme DATA lues dans la RAM 41 sont également délivrées aux mémoires de microprogramme de chacun des processeurs 3-1 à 3-n. Dans ce cas, les mémoires de microprogramme de chaque processeur sont dotées d'une capacité virtuellement égale à celle de la RAM de programme 41. La donnée d'adresse ADRS venant du compteur d'adresse 42 est également délivrée à un comparateur 44 pour y être comparée à la valeur de fin venant du générateur de valeur de fin 48b. Du comparateur 44, est déLivré un signal d'écriture WR, qui est maintenu à "0" par exemple jusqu'à ce que la donnée d'adresse ADRS variant séquentiellement à partir de la valeur de début atteigne la valeur de fin. Le signal d'écriture est délivré aux bornes de validation d'écriture des mémoires de microprogramme de chacun des processeurs 3-1 à 3-n, et l'écriture du programme dans les mémoires est autorisée lorsque le signal de validation d'écriture est maintenu à "0". De la manière ci-dessus décrite, te signal d'écriture WR est maintenu à "0" tandis que la donnée d'adresse ADRS venant du compteur d'adresse 42 passe de "0" à "28" et, pendant cette durée, le premier, le deuxième et le troisième programme qui sont écrits dans la RAM de programme 41 aux adresses "0" à "28", lesquels sont considérés comme un seul programme, sont séquen- tiellement lus dans la RAM de programme 41 et sont écrits dans les mémoires de microprogramme aux adresses définies selon la donnée d'adresse ADRS. Alors que les programmes sont transférés à chacun des processeurs 3-1 à 3n, des adresses de début d'exécution CS1 à CSn, c'est-à-dire les adresses de début des programmes pris parmi le premier, le deuxième et le troisième programme à exécuter à l'occasion suivante par chacun des processeurs sont délivrées une à une par la RAM d'adresse 51 à chacun de ceux-ci et sont verrouillées par les registres de chacun des processeurs 3-1 à 3-n. Si l'on prend l'exemple de la figure 14, l'adresse de début d'exécution du premier programme est "0", l'adresse de début d'exécution du deuxième programme est "6", et l'adresse de début d'exécution du troisième programme est "19". Dans le cas o l'exécution du programme doit commencer dans chaque processeur après que le transfert a été effectué, le programme commence à l'adresse de début d'exécution et, ainsi, on peut exécuter les programmes voulus. Si les programmes à exécuter à l'occasion suivante sont incorporés dans les différents programmes qui ont déjà été transférés, seules les adresses d'exécution seront retransférées si bien que L'exécution de différents programmes par chacun des processeurs sera autorisée. De cette manière, il est possible de transférer un à un plusieurs programmes, sous forme d'un paquet de programmes, mais le transfert peut être entièrement exécuté en une seule fois si l'on transfère simultanément les programmes de la manière illustrée sur la figure 13. Selon l'invention telle que ci-dessus décrite, on considère plusieurs programmes comme un seul programme et on - les transfère en une seule fois, les signaux de début d'exécution de chacun des programmes étant envoyés séparément, si bien que les programmes demandant un transfert plusieurs fois peuvent être transférés en une seule fois, le temps de transfert pouvant ainsi être diminué. Puisque plusieurs programmes différents peuvent être transférés à plusieurs processeurs sans qu'il soit besoin d'un moyen de commande de sélection, le circuit de transfert peut avoir une plus petite dimension. Toutefois, dans le cas o chacun des différents processeurs reçoit des programmes différents, le nombre des programmes à envoyer en un paquet deviendra égal au nombre total des processeurs et le temps de transfert en deviendra donc plus long. Alors, dans certains cas o il existe un grand nombre de processeurs, il est possible de réduire le temps de transfert en faisant en sorte que les programmes en même nombre que celui des processeurs auxquels le transfert de programme doit être fait soient disposés en un paquet et que ce paquet de programmes soit transféré distinctement à chacun des processeurs considérés. La figure 15 présente un autre mode de réalisation de l'appareil selon l'invention. Cette invention se distingue par la partie du processeur de transfert qui délivre des signaux de sélection à différents processeurs. Les différents processeurs sont répartis en un certain nombre de grouses de manière que, par exempLe, les processeurs qui sont en iesure d'effectuer le même travail soient placés en un groupe. Dans le présent cas, ils se répartissent en k groupes, formés chacun de i processeurs, à savoir le premier groupe des processeurs 3-11, 3-12,..., 3-1i, le deuxième groupe de processeurs 3-21-, 3-22,..., 3-2i,..., et le k -me groupe de processeurs 3-kl, 3- Le processeur de transfert 4 est doté de décodeurs 55-1, 55-2,..., 55-k qui délivrent à chacun des processeurs de chacun des groupes un signal de sélection. Ces décodeurs 55-1, 55-2,..., -k sont, comme le décodeur 50 de la figure 2, tels qu'un seul signal de sélection en provenan: devient '0", tous les autres devenant "1" en fonction du bit de l'entrée qui leur est appliqué, et, comme donnée d'entrée, La partie des l bits inférieurs d'un signal de sélection à n bits est fournie. La partie des m-l bits supérieurs du signal de sélection à m bits est délivrée à un décodeur 56. Ce décodeur 56 produit des signaux de sélection S1, S2,..., Sk servant à sélectionner l'un parmi les décodeurs 55-1, 55-2,..., 55-k pour chacun des groupes, et chacun des signaux de sélection S1, S2,..., Sk est délivré pour valider les bornes EN des décodeurs 55-1, 55-2,..., 55-k. Dans le présent cas, m, l, k et i sont choisis de manière à satisfaire les relations suivantes: 2l > i et 2m'l > k. Le signal de sélection est doté d'un bit supplémentaire de sorte qu'il est possible de faire une sélection du genre groupe. Le signal à un seul bit GS est délivré à l'une des bornes d'entrée de chacune des portes OU 57-1, 57-2,..., 57-k. L'autre borne d'entrée de la porte OU 57-1 reçoit le signal de sélection S1, l'autre borne d'entrée cela porte OU 57-2 reçoit le signal de sélection S2,..., et l'autre borne d'entrée de la porte OU 57-k reçoit le signal de sélection Sk. Pour chacun des décodeurs 55-1, 55-2,..., 55-k, i éléments de signaux de sélection de processeur sont délivrés respectivement par l'intermédiaire de chacun de i éléments de portes ET 58-11 à 58-1i, 58-21 à 58-2i,..., 58kl à 58-ki, à chaque groupe de processeurs 3-11 à 3-1i, 3-21 à 3-2i, 3-kl à 3-ki. Le signal de sortie de la porte OU 57-1 est délivré en commun au premier groupe de portes ET 58-11 à 58-1i, le signal de sortie de la porte OU 57-2 est délivré en commun au deuxième groupe de portes ET 58-21 à 58-2i,..., et le signal de sortie ème de la porte OU 57-k est délivré en commun au k- groupe de portes ET 58-kl à 58-ki. Avec la structure ci-dessus décrite, le transfert séquentiel de programmes différents à chacun des processeurs, l'un après l'autre, et l'écriture des programmes dans leurs mémoires respectives, comme mis en oeuvre jusqu'ici, s'effectuent de la manière suivante. D'abord, le signal GS est mis dans l'état "1". Alors, tous les signaux de sortie des portes OU 57-1 à 57-k deviennent "1", et les portes ET 58-11 à 58-ki sont toutes mises dans l'état permettant de laisser passer les signaux de sortie des décodeurs -1 à 55-k tels qu'ils sont. Dans ces conditions, le signal de sélection d'entrée s'incrémente séquentiellement d'une unité à chaque transfert. Dans le présent cas, le signal d'entrée du décodeur 56 est maintenu dans un état non modifié jusqu'à ce que le transfert de programme à un certain processeur ait pris fin, c'est-à-dire qu'il est maintenu dans l'état de sélection du décodeur d'un premier groupe. Ainsi, selon le signal de sélection d'entrée, seul le signal de sélection S1 devient d'abord "0", si bien que le décodeur 55-1 est rendu actif en tant que décodeur, tandis que les signaux de sélection de processeurs délivrés par tous les autres deviennent "1" indépendamment de leurs signaux d'entrée. C'est pourquoi le premier groupe est sélectionné et le programme s'inscrit séquentiellement, par l'intermédiaire d'un bus, dans les mémoires des processeurs 3-11 à 3-1i du premier groupe en fonction du signal de sélection à l bitsdu décodeur 55-1. Lorsque les i opérations de transfert de programme aux processeurs 3-11 à 3-1i du premier groupe ont été effectuées, le bit inférieur du signal de sélection d'entrée des m-l bits supérieurs s'inverse, si bien que seul le signal de sélection S2 constituant un signal de sortie du décodeur 56 devient "0" et rend le décodeur 55-2 actif en tant que décodeur, les signaux de sortie de tous les autres décodeurs 55-1, 55-3 à 55-k devenant "1". Ainsi, de la même manière, le programme est transféré séquentiel- lement aux processeurs du deuxième groupe selon le signal de sélection des L bits inférieurs. Après cela, l'un des décodeurs 55-1 à 55-k est, de même, rendu actif en tant que décodeur en fonction du signal de sortie délivré par le décodeur 56, et des transferts de programme s'effectuent séquentiellement i fois à destination de i éléments de processeurs du groupe de ce décodeur, si bien que les transferts de programme à tous les processeurs s'effectuent séquentiellement. Ensuite, au moment du transfert de programme du genre groupe, le signal GS devient "0". Alors, les signaux de sortie des portes OU, auxquels les signaux de sélection valant "0" qui viennent des signaux de sélection S1 à Sk délivrés par le décodeur 56 sont délivrés, deviennent "0". Par exemple, si le signal S1 vaut "0", le signal de sortie de la porte OU 57- 1 devient "0", si bien que les signaux de sortie des i éléments de portes ET 58-11 à 58-1c de son groupe deviennent "0" indépen- damment des signaux de sélection délivrés par le décodeur 55-1. Ainsi, les mémoires des processeurs 3-11 à 3-1i du premier groupe deviennent validées pour l'écriture, si bien que le même programme s'inscrit dans les processeurs 3-11 à 3-1i du premier groupe à * la première fois que le transfert est effectué. Ensuite, de la même manière, le même programme s'inscrit simultanément dans i éléments de processeurs du groupe sélectionné par l'un des signaux de sélection S1 à Sk venant du décodeur 56, à un même moment unique du transfert. Par conséquent, dans le présent cas, le transfert de programme aux k.i éléments de processeurs peut s'effectuer en i opérations de transfert, le temps de transfert étant donc diminué. On notera que, au lieu de transférer les programmes à tous les processeurs en séquence, il est naturellement possible de transférer le programme à l'un quelconque des processeurs ou à un groupe quelconque de processeurs à un moment quelconque voulu en faisant en sorte que le signal de sélection d'entrée devienne la donnée permettant de sélectionner ce processeur ou ce groupe. En divisant les processeurs en plusieurs groupes, il n'est plus besoin que chacun des groupes soit formé du même nombre de processeurs, mais il suffit qu'il soit formé d'un nombre quelconque de processeurs qui utiliseront le même programme. Dans ce cas, en emmagasinant le nombre des processeurs appartenant à chacun des groupes dans une mémoire, on peut éliminer la perte de temps apparaissant lorsque le transfert s'effectue séquentiel- lement à chacun des groupes. La figure 16 montre un autre exemple de l'appareil selon l'invention, qui constitue un exemple amélioré par rapport à celui de la figure 15, o les parties correspondant à l'exemple de la figure 15 sont désignées par les mêmes numéros de référence. Dans le présent exemple, n éléments de processeurs sont répartis en un premier groupe comportant i éléments de processeurs et en un deuxième groupe comportant n-i éléments de processeurs. Dans le cas du présent exemple, n éléments de signaux de sélection venant d'un décodeur 55 servant à sélectionner n processeurs sont délivrés respectivement via des portes ET 58-1 à 58-n à chacun des processeurs 3-1 à 3-n. Il est également prévu un circuit sélecteur de groupe 59, auquel un signal de sélection à deux bits est délivré. Un signal de sélection de premier groupe GS1 est délivré à des deuxièmes bornes d'entrée des portes ET 58-1 à 58-j, les signaux de sélection venant du décodeur 55 et servant à sélectionner les processeurs 3-1 à 3-j du premier groupe étant délivrés aux premières bornes d'entrée de ces portes ET 58-1 à 58-j. Les signaux de sélection du deuxième groupe GS2 sont délivrés, via des deuxièmes bornes d'entrée, aux portes ET 58-j+1 à 58-n, auxquelles les signaux de sélection venant du décodeur 55 pour sélectionner les processeurs 3-j+1 à 3-n du deuxième groupe sont délivrés par les premières bornes d'entrée. Dans le cas o des programmes différents sont séquentiellement transférés à chacun des processeurs à raison d'un à la fois, comme cela a jusqu'ici été mis en pratique, le circuit 59 sélecteur de groupe reçoit des signaux qui font que les signaux GS1 et GS2 deviennent tous deux "1". Ainsi, les portes ET 58-1 à 58-n sont placées dans l'état autorisant les signaux de sortie du décodeur 55 tels qu'ils sont, après quoi les transferts séquentiels à tous les processeurs sont exécutés exactement de la manière précédemment décrite. Ensuite, si le circuit sélecteur 59 reçoit des signaux tels qu'ils rendent le seul signal CS1 égal à "0", alors tous les signaux de sortie des portes ET 58-1 à 58-j deviennent "0" indépendamment des signaux de sélection délivrés depuis le décodeur 55, si bien que le même programme s'écrit simultanément dans les processeurs 3-1 à 3-j du premier groupe au cours de la même opération de transfert. Dans le cas o seul le signal GS2 devient "0", les signaux de sortie des portes ET 58-j+1 à 58-n deviennent tous "0" indépendamment des signaux de sélection délivrés depuis le décodeur 55, si bien qu'un même programme s'écrit simultanément dans les processeurs 3-j+1 à 3-n du deuxième groupe au cours d'une même et unique opération de transfert. Si les deux signaux GS1 et GS2 deviennent tous deux "0", les signaux de sortie des portes ET 58-1 à 58-n deviennent tous "0", auquel cas le même programme peut être simultanément transféré à tous les processeurs 3-1 à 3-n. Selon l'invention, lorsqu'une information est transférée à plusieurs processeurs, l'information peut non seulement être transférée de manière distincte à chacun des processeurs, mais également être transférée simultanément, au cours d'une seule et même opération de transfert, à plusieurs processeurs qui utilisent cette information, si bien que l'on peut obtenir une réduction du temps de transfert. Alors que Le cas o L'appareil selon l'invention est appliqué à un traitement de signaux vidéo a été décrit ci-dessus, il va de soi que L'invention peut s'appliquer au traitement numérique d'un autre signal d'information que le signal vidéo, par exemple un signal d'audiofréquence, puisqu'une partie d'un tel signal, pendant la durée d'un temps unitaire, peut être emmagasinée dans une mémoire et que le signal peut être séquen- tiellement traité pendant chaque partie d'un semblable temps unitaire. Alors que la description ci-dessus a été donnée dans le contexte d'un système à plusieurs processeurs, elle peut naturellement être appliquée au cas o un unique processeur subit une commande de mode. En outre, l'exemple décrit ci-dessus s'est rapporté au transfert de microprogrammes, mais, naturellement, les données pouvant être transférées ne se limitent pas à des microprogrammes. Bien entendu, l'homme de l'art est en mesure d'imaginer, à partir del'appareil et du procédé dont la description vient d'être donnée à titre simplement illustratif et nullement li mitatif, diverses autres variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Appareil de traitement d'information, caractérisé en ce qu'il comprend: une partie (5) de délivrance de programme; un moyen (44) générateur de signal d'écriture; et un processeur de données comportant un dispositif (10) de commande de microprogramme, une mémoire de microprogramme (11- 14), une unité arithmétique et un moyen sélecteur (16) servant à sélectionner, en alternance, une adresse venant dudit dispositif de commande de microprogramme et une adresse venant de ladite partie de délivrance de programme et servant à délivrer cette adresse à ladite mémoire de microprogramme, o il est fait en sorte que: dans un premier mode, l'adresse venant dudit dispositif de commande de microprogramme est délivrée via ledit moyen sélecteur à ladite mémoire de microprogramme et un programme est ainsi exécute, dans un deuxième mode, alors que l'adresse venant dudit dispositif de commande de microprogramme est délivrée via ledit moyen sélecteur à ladite mémoire de microprogramme, ledit dispo- sitif de commande de microprogramme reçoit un signal, si bien qu'il est amené à produire en continu des adresses de début de programme, et dans un troisième mode, l'adresse venant de ladite partie de délivrance de programme est délivrée via ledit moyen sélecteur à ladite mémoire de microprogramme et, en fonction d'un signal d'écriture venant dudit moyen générateur de signal d'écriture, le programme venant de ladite partie de délivrance de programme s'inscrit dans la mémoire de microprogramme. 2. Appareil permettant de remplacer le contenu d'un programme dans une mémoire de programme (41) d'un processeur de données, caractérisé en ce qu'il comprend: un moyen permettant de transférer un programme à ladite mémoire de programme; un moyen (25) permettant de produire un code prédé- terminé; et un moyen servant à délivrer des données d'instruction de ladite mémoire de programme à une unité arithmétique de trai- tement au moment de L'exécution du programme, et permettant d'arrêter l'instruction venant de ladite mémoire de programme et de délivrer ledit code prédéterminé au titre d'instruction à l'unité arithmétique de traitement au moment dudit transfert de programme. 3. Appareil permettant de remplacer le contenu d'un programme dans une mémoire de programme d'un processeur de données, caractérisé en ce qu'il comprend: un circuit (43) servant à produire des signaux de mode permettant de sélectionner un mode de transfert de programme et un mode d'exécution de programme; un circuit (46) générateur d'un premier signal d'horloge servant à produire un premier signal d'horloge à un rythme rapide afin de l'utiliser au moment de l'exécution du programme; et un circuit (47) générateur d'un deuxième signal d'horloge servant à produire un deuxième signal d'horloge plus lent que ledit premier signal d'horloge afin de l'utiliser au moment du transfert de programme, o il est fait en sorte que: les données et les adresses de ladite mémoire de programme sont commandées selon que le mode est ledit mode de transfert de programme ou ledit mode d'exécution de programme en fonction desdits signaux de mode et ledit premier ou ledit deuxième signal d'horloge est sélectionné en fonction desdits signaux de mode. 4. Appareil permettant de transférer des programmes en séquence depuis une partie ( 5) de délivrance de programme jusqu'à plusieurs processeurs fonctionnant sous commande du programme, caractérisé en ce qu'il comprend: une unité (48) de commande de charge; une mémoire (49) servant à emmagasiner les données à délivrer auxdits processeurs au moment du transfert de programme; et un moyen (52) servant à détecter des données spécifiques; o lesdites données spéci- fiques qui sont des données autres que l'information à délivrer à chacun desdits processeurs sont emmagasinées à une adresse spécifique de ladite mémoire, et o il est fait en sorte que lesdites données spécifiques sont lues en fonction de l'adres- sage donné par ladite unité de commande de charge lorsque ledit transfert de programme est sur le point d'être terminé, les données spécifiques lues sont détectées par ledit moyen détecteur, le signal de détection est délivré à ladite unité de commande de charge, et, par conséquent, le transfert s'arrête. 5. Appareil de transfert de programme comportant un sytème constitué d'un grand nombre de processeurs devant être commandés par leurs microprogrammes respectifs, lesdits micro- programmes étant placés dans des mémoires vives (11 à 14), caractérisé en ce qu'il comprend: une mémoire (41) ayant une capacité de stockage qui correspond à la somme des capacités des mémoires vives dans lesquelles lesdits microprogrammes sont placés, des programmes venant d'un calculateur principal (5) étant écrits dans ladite mémoire; o il est fait en sorte que: ledit programme écrit dans ladite mémoire est transféré à ladite mémoire vive selon ce qui est demandé et un signal de commande susceptible de commander librement l'écriture dudit programme dans ladite mémoire vive est délivré. 6. Appareil comportant un système constitué d'un grand nombre de processeurs devant être commandés par leurs micro- programmes respectifs, lesdits microprogrammes étant placés dans des mémoires vives (11 à 14), servant à transférer ledit micro- programme d'un calculateur principal (5) à ladite mémoire vive, ledit appareil de transfert de programme étant caractérisé en ce qu'il comprend: une mémoire (41) dans laquelle lesdits microprogrammes sont emmagasinés; o il est fait en sorte que: ledit microprogramme délivré par ledit calculateur principal est formé d'éléments de données à chacun desquels est liée une adresse: ledit élément de données et ladite adresse sont séparés dans ledit microprogramme en cours de délivrance; lesdites données sont écrites dans ladite mémoire en fonction desdites adresses séparées; et ladite mémoire est lue et lesdites données sont transférées à ladite mémoire vive selon ce qui est demandé. 7. Appareil comportant un système constitué d'un grand nombre de processeurs devant être commandés par leurs micro- programmes respectifs, lesdits microprogrammes étant placés dans des mémoires vives (11 à 14), servant à transférer ledit micro- programme d'un calculateur principal (5) à ladite mémoire vive, Ledit appareil de transfert de programme étant caractérisé en ce qu'il comprend: une mémoire morte comportant un programme de diagnostic desdits processeurs; o il est fait en sorte que le programme de diagnostic est transféré de ladite mémoire morte à ladite mémoire vive selon ce qui est demandé. 8. Appareil de transfert de programme susceptible de charger tout programme dans chacun de plusieurs processeurs, caractérisé en ce qu'il comprend: une unité de commande de charge (48); et une première et une deuxième mémoire, ladite première mémoire (49) emmagasinant un signal qui sert à sélectionner un processeur et un signal d'identification d'un programme devant être délivré au processeur, ladite deuxième mémoire (51) emmagasinant des données d'adresse pour chaque programme et le contenu du programme; o il est fait en sorte que: le signal de sélection de traitement est lu dans ladite première mémoire en fonction d'une adresse venant de ladite unité de commande de charge si bien que le processeur auquel un transfert de programme doit être fait est spécifié, ledit signal d'identification de programme est lu, l'adressage est fait à ladite deuxième mémoire en fonction dudit signal d'identification, lesdites données d'adresse et Le contenu du programme sont lus dans ladite deuxième mémoire, et, en fonction de l'adresse lue, le contenu du programme est écrit dans la mémoire de programme dudit processeur spécifié. 9. Procédé de transfert de programme, visant à délivrer plusieurs programmes différents venant d'une partie de délivrance de programme à des processeurs fonctionnant sous commande du programme, caractérisé en ce qu'il comprend les opérations consistant à délivrer lesdits programmes différents, lesquels sont globalement traités comme constituants d'un seul programme, en une seule opération de transfert auxdits processeurs, et à délivrer une adresse de début d'exécution d'un certain programme, parmi les différents programmes, à chacun desdits processeurs. 10. Appareil de transfert d'information, caractérisé en ce qu'il est fait en sorte que l'information soit délivrée à plusieurs processeurs via un bus commun, mais que l'écriture de ladite information dans des mémoires prévues pour lesdits processeurs ne soit autorisée que pour certains, choisis, desdits processeurs, l'appareil comprenant: un premier moyen sélecteur permettant de sélectionner séparément chaque processeur parmi lesdits différents processeurs; et un deuxième moyen sélecteur susceptible, lorsque lesdits processeurs sont répartis en plusieurs groupes, de sélectionner en commun les processeurs de chaque groupe indépendamment de l'état du signal de sortie dudit premier moyen sélecteur.