FR 2593640 A1 19870731 FR 8701076 A 19870129 :1 DISPOSITIF SEMI-CONDUCTEUR MONOLITHIQUE INTEGRE COMPORTANT DES TRANSISTORS A JONCTION BIPOLAIRE, DES TRANSISTORS CMOS ET DMOS, DES DIODES A FAIBLE FUITE ET PROCEDE POUR SA FABRICATION La présente invention concerne de manière générale des circuits intégrés monolithiques comprenant des composants de différents types et, en particulier, des circuits intégrés du type MOS/bipolaire, c'est-à-dire comprenant des composants du type bipolaire et des composants du type MOS, et plus précisément des composants CMOS et DMOS complémentaires. Les conditions multiples et différentes, imposées aux circuits analogiques de traitement des signaux ou à des systèmes complexes qui peuvent, par exemple, comporter des fonctions de mesure, de traitement des signaux, de calcul, des fonctions logiques et analogues, peuvent nota- blement etre satisfaites séparément de manière efficace au moyen de dispositifs semi-conducteurs ayant des structures très différentes et habituellement fabriqués selon des processus technologiques différents. Par exemple, dans des circuits analogiques, les composants actifs, fabriqués selon la technologie bipolaire, sont souvent préférés aux composants CMOS, car les transistors à jonction bipolaire ont une forte bandede conduction, un faible facteur de bruit (l/f), et leur tension base-émetteur peut être adaptée avec une grande précision. Par contre, des transistors CMOS, bien qu'ils ne possèdent pas certaines des caractéristiques des transistors bipolaires, per- mettent d'obtenir une densité plus élevée, un seuil de bruit élevé et une faible dissipation, ce qui les rend particulièrement adaptés à des circuits logiques et à des circuits de mémoire. De plus, les transistors DMOS verti- caux sont particulièrement adaptés lorsqu'ils doivent fonctionner sous une tension relativement élevée et lorsqu'une grande vitesse de commutation est nécessaire. D'autre part, le processus d'intégration de tous les composants d'un circuit particulier sur une seule puce de matériau semi-conducteur monocristallin, limite l'adop- tion des composants ayant des structures compatibles et par conséquent capables d'être intégrés sur le même substrat de matériau semi-conducteur. C'est-à-dire que tous les composants du circuit à intégrer doivent pouvoir être fabriqués sur le même substrat au moyen d'une série d'étapes de traitement dont les étapes essentielles, en termes de compatibilité, peuvent être identifiées par un certain nombre de masques utilisés, selon une séquence particulière pour définir, par des techniques photo- lithographiques, certaines zones de la surface de la plaquette du matériau semi-conducteur dans lesquelles les implants et diffusions nécessaires de dopants accepteurs ou donneurs sont produits afin de créer dans le semi- conducteur autant de zones ou régions ayant la disposition spatiale relative, les dimensions et les caractéristiques électriques désirées, ainsi que des zones destinées à la formation des électrodes et des contacts, à la formation d'éléments passifs tels que des condensateurs, des résistances et analogues. Par conséquent, l'étude d'une section de circuit particulier rencontre des limitations dans la fabrication économique du type le plus convenable pour les différentes 3 2593640 parties du circuit dans la mesure o il est nécessaire de rendre compatibles ces conditions avec le choix d'une technologie de fabrication particulière pour le circuit intégré. Récemment, des processus de fabrication de circuit intégré ont été mis au point, qui permettent la formation sur la même puce de certains composants de type bipolaire en même temps que certains composants de type CMOS et, plus récemment dans certains cas, également de composants de type DMOS plus particulièrement adaptés aux tensions de fonctionnement élevées. Des publications telles que: "Mixed Process Puts High Power Under Fine Control" par Thomas E. Ruggles et Gary W. Fay, "Electronic Desing" du 31. 3.1982; "DMOS CMOS Process Points To Highest Power Rating For 'Smart' Power Control" par Stephan Ohr, parue dans la rubrique "News" de "Electronic Desing" du 9.2.1984; "An Analog Technology Integrates Bipolar, CMOS and High Voltage DMOS Tran- sistors" par Surinder Krishna, James Kuo et Isaura Servin Gaeta, "IIIEEE Transactions on Electron Devices", Vol. ED. 31, n 1 de Janvier 1984; le descriptif du brevet euro- péen n 82902544.4 (publication no 0 117 867 Al) intitulé: "Semiconductor Device"; le brevet européen no 0 068 945 Bl intitulé "Transistor Bipolaire à Commande par Effet de Champ au Moyen d'une Grille Isolée"; le descriptif du brevet européen n 84400220.4 (publication n 0 118 336 Al) intitulé: "High Voltage MOS/Bipolar Power Transistor Apparatus"; et le brevet US n 4.546.370 intitulé: "Monolithic Integration of Logic, Control and High Voltage Interface Circuitry", sont des exemples d'autant de processus de fabrication qui ont permis la formation de certains composants de structures différentes dans le même circuit intégré au moyen d'opérations de fabrication déjà connues par elles-mêmes. Les auteurs de la présente invention ont décelé.. 4 2593640 d'importantes limitations dans les propositions déjà connues. Par exemple, beaucoup desdits dispositifs ont été conçus sur la base d'une séquence de fabrication typique d'un processus CMOS à grille métalique conduisant à des caractéristiques nettement inférieures des composants uniques par rapport à ceux que l'on obtenait au moyen des processus plus évolués de grille en silicium. Beaucoup de ces dispositifs, ayant un seul niveau de métal, ne permet- tent pas d'autre part, la formation des condensateurs avec un important degré de reproductibilité de leurs valeurs de capacité. De plus, une grave limitation de ces dispositifs connus vient du fait qu'aucun d'eux n'offre au constructeur de circuit intégré la disponibilité d'une véritable gamme complète de composants pour l'intégration monolithique sur une seule puce de sections de-circuit de haute qualité traitant des signaux analogiques ou analogiques/numériques. Un objet de la présente invention consiste à proposer un dispositif semi-conducteur susceptible de contenir une gamme de composants actifs et passifs de différents types, sous forme intégrée, sur le même substrat, plus complète que ce qui a été offert par les dispositifs déjà connus et également de proposer un processus de fabrication d'un tel dispositif n'exigeant qu'un nombre limité d'opérations de masquage. Le dispositif objet de la présente invention peut contenir, sous forme intégrée sur une seule puce, un ou plusieurs exemplaires de chacun des composants de circuit appartenant au groupe composé par: des transistors CMOS latéraux, des transistors DMOS complémentaires verticaux, des transistors verticaux NPN, des transistors verticaux PNP avec collecteur isolé et des diodes à jonction à faible fuite. L'électrode de grille des composants MOS est en silicium polycristallin (poly) et, de préférence, le dispositif comprend un second niveau de silicium polycristallin, ce qui permet une intégration facile, dans le même dispositif, de composants passifs ayant une grande reproductibilité, tels que des condensateurs (en utilisant comme armatures deux niveaux de silicium polycristallin) et des résistances, tout en permettant l'implantation de plaques de champ pour réduire l'intensité du champ électrique localement renforcé en correspondance avec les bords des structures DMOS. Le dispositif de la présente invention permet de disposer, sur une seule structure intégrée, d'une gamme de composants de circuits de différents types, caractérisés chacun par des performances particulières, ce qui les rend individuellement particulièrement adaptés à satisfaire différentes conditions des sections de circuits distincts des systèmes complexes. En même temps que des transistors latéraux CMOS caractérisés par une grande vitesse de commutation et par conséquent adaptés à l'emploi dans des circuits de commande, de décision (intelligence) et de traitement des signaux, il est possible de disposer de transistors verticaux DMOS, aussi bien à canal P qu'à canal N ayant, en particulier, une forte tension de rupture dans la mesure o cette dernière est déterminée, contrairement à ce qui se passe pour des transistors MOS latéraux, essentiellement par la résistivité de masse de la région de drain et par la courbure de la jonction p-n. De plus, des transistors DMOS verticaux possèdent une vitesse de commutation et une stabilité thermique remarquables, caractéristiques qui les rendent particulièrement appro- priés à des étages de sortie capables de commander des tensions de l'ordre de 100 volts sur des charges même fortement capacitives. Le dispositif de l'invention peut contenir, de plus, des transistors verticaux bipolaires NPN avec un gain en courant élevé, et des transistors verticaux bipolaires PNP avec un collecteur isolé, ces deux types présentant des fréquences de coupure de l'ordre de 0,5 à 1,5 GHz et étant très utiles pour réaliser, par exemple, les amplificateurs à larges bandes. Un autre composant de circuit qui peut faire partie du dispositif et qui est extrêmement utile dans des cas très nombreux de circuit (par exemple pour commander des charges inductives), est la diode à jonction à faible fuite. En fait, dans des circuits intégrés, les diodes qui sont utilisées par le circuit lui-même sont souvent la cause principale de courant de fuite important en direction du substrat du fait de la commutation vers le sens passant du transistor parasite relatif, dans des conditions de polarisation directes de la diode, ce qui provoque une fuite de courant en direction du substrat. La diode à faible fuite est, au contraire, caractérisée par une structure qui forme un "écran" efficace pour réduire au minimum de tels courants de fuite. La présence d'une double couche de "poly" (c'est-à- dire de silicium polycristallin) permet, de plus, d'obtenir des condensateurs de grande reproductibilité offrant une capacité spécifique par unité de surface très constante et égale à environ 0,2-0,5 Pf/mil2 (o mil signifie un millième de pouce, c'est-à-dire 25,4 x 10-3mm) lorsque l'on emploie les deux niveaux superposés de poly comme armatures du condensateur. Des possibilités de mise en oeuvre des résistances sont également élargie par la disponibilité de deux couches distinctes de poly qui peuvent être réalisées individuellement avec des résistivités différentes. Le dispositif selon la présente invention propose, pour la première fois, sous forme monolithique intégrée, une gamme de composants tels qu'ils peuvent satisfaire, de la meilleure manière, pratiquement les conditions de tout circuit qui peut se rencontrer dans la réalisation de systèmes complexes de traitement des signaux et représentés par: - des diodes de jonction à faible fuite (LLD); - des transistors P-MOS latéraux; t c'està-dire des - des transistors N-MOS latéraux; i transistors CMOS - des transistors N-DMOS verticaux; - des transistors P-DMOS verticaux; - des transistors bipolaires verticaux NPN; et - des transistors verticaux bipolaires PNP à collecteur isolé. La disponibilité des dispositifs fabriqués selon la présente invention qui peut englober les sept composants différents cités ci-dessus, offre de gros avantages aux constructeurs de circuits intégrés (CI). En principe, toute construction peut être réalisée sans compromis puisque les composants convenables existent pour chaque cas de circuit. C'est-à-dire que le construc- teur dispose du composant adapté à chaque condition. Naturellement, tous ces composants ne doivent pas être utilisés dans tous les cas, mais cas par cas, on décide parmi les sept composants qui viennent d'être cités, ceux et combien d'entre eux doivent être utilisés. Pour mieux illustrer les aspects et avantages de la présente invention, quelques exemples d'application de dispositifs fabriqués selon la présente invention vont être décrits dans la suite. Par exemple, dans un téléphone, on a besoin d'un circuit capable d'amplifier des signaux audio à faible niveau, en utilisant la tension d'alimentation la plus faible possible (environ 2-3 V), de circuits de filtrage et d'un étage de sortie ayant une large caractéristique dynamique de tension du signal de sortie pour obtenir le courant de commande de la capsule fonctionnant comme haut-parleur du récepteur téléphonique. Les composants capables de satisfaire de telles conditions techniques Ut t r sont: des transistors bipolaires dans l'étage d'entrée étant donné leurs caractéristiques de faible bruit et de faible décalage, des transistors CMOS pour la section filtrage utilisant la technique des condensateurs commutés et encore des transistors bipolaires dans l'étage de sortie (PNP vertical avec collecteur isolé et NPN verti- cal) afin d'obtenir une grande dynamique et un fort courant de sortie. Selon l'état actuel de la technique, ces fonctions sont assurées en utilisant deux "puces": l'une bipolaire et l'autre CMOS. Avec un dispositif fabriqué selon la présente invention et contenant des transistors CMOS, des transistors verticaux bipolaires NPN et PNP avec collecteur isolé, il est possible de réaliser tout le circuit sur une seule "puce". Dans le domaine des dispositifs de commande et d'ajustage, il existe beaucoup de possibilités d'appli- cation des circuits intelligents pour commander des charges inductives. Dans le cas de ces applications, il est nécessaire de disposer de transistors bipolaires dans l'étage d'entrée, de transistors CMOS dans la section de traitement des signaux et pour communiquer" avec le micro-processeur et finalement de transistors bipo- laires, de préférence verticaux, dans l'étage de sortie pour commander la charge à des niveaux élevés du courant. Il est de plus nécessaire d'utiliser des diodes à recircu- lation pour éviter que la tension de sortie ne dépasse la tension d'alimentation en plus et en moins de VBE (de la diode de clampage). Dans le cas de ces circuits, il est indispensable d'utiliser des diodes à faible fuite (LLD) afin de diminuer la dissipation de puissance qui devient excessive dans les diodes de type normal par suite du transistor PNP parasite qui est excité et des fuites de courant en direction du substrat. Dans ce cas également, un dispositif fabriqué selon la présente invention et contenant des transistors bipolaires, ver- tical NPN et vertical PNP avec collecteur isolé, des transistors CMOS et des diodes LLD permet d'intégrer la totalité du circuit sur une seule puce. Dans le domaine des circuits d'attaque des systèmes d'affichage la nature des charges à commander peut varier considérablement alors qu'un niveau relativement élevé de la tension de sortie est nécessaire. Pour ces appli- cations, un dispositif fabriqué selon la présente inven- tion peut contenir des transistors latéraux CMOS pour la section traitement des signaux par un procédé exclusi- vement numérique, tandis que l'étage de sortie sera avantageusement réalisé avec des transistors verticaux complémentaires DMOS capables de fonctionner sous des tensions de sortie d'environ 40 à 50 volts. Les figures 1 à 12 sont des coupes verticales schéma- tiques représentant l'architecture générale du dispositif de la présente invention en illustrant, séquentiellement, de quelle manière les différents composants peuvent être intégrés sur un même substrat. La série des figures 1 à 12 est destinée à repré- senter, bien que ce soit nécessairement de manière schéma- tique, la succession des opérations ou étapes de fabri- cation du processus de construction objet de la présente invention en montrant successivement, grâce à une suite de coupes verticales de la plaquette en cours de traite- ment, de quelle manière sept composants différents dont les dénominations abrégées sont indiquées au bas de chaque planche de dessin en correspondance avec les régions intéressées, sont implantés sur un seul substrat monolithique. Les illustrations sont simplifiées et ne comportent pas des éléments spéciaux bien connus comme par exemple les opérations facultatives d'ajustement par implantation d'ions, des techniques particulières d'ouverture des contacts, etc.; de plus, les diffusions des éléments dopants sont considérées comme terminées dans les coupes concernées même si en pratique certaines diffusions sont interrompues pour effectuer d'autres opérations d'implantation d'ions ou de dépôts en phase gazeuse et risquent de ne pas être terminées avant la fin des cycles thermiques ultérieurs auxquels le dispo- sitif est soumis pendant la fabrication. Afin de ne pas surcharger les symboles des figures, en particulier ceux qui concernent les dernières étapes de fabrication, le type de conductivité électrique des différentes régions n'est pas indiqué de manière répétitive pour tous les domaines ou régions du monocristal du matériau semi- conducteur. Quand il n'est pas explicitement indiqué, le type de conductivité peut se déduire facilement en observant les figures précédentes étant donné que la série des figures est réalisée comme une suite de 'même' section de la plaquette au cours des différentes modifi- cations qu'elle subit pendant le processus de fabrication. Selon un mode de réalisation préféré du dispositif de la présente invention, le matériau de départ est une tranche ou plaquette de silicium p- dont la résistivité est comprise entre 1 et 5 Q.cm d'un mono- cristal de silicium obtenu par le procédé de Czochralski. Après avoir procécé à l'oxydation de la surface de la plaquette, la première opération de masquage est effectuée selon des techniques déjà connues qui comportent le dépôt d'une couche de matériau photosensible (appelé couramment "photorésiste" ou plus brièvement 'résiste") à la surface, l'éclairage de cette couche à travers l'un des masques appropriés préparé d'avance pour le processus de fabrication (typiquement fabriqué avec une plaque de verre sur laquelle on a déposé un matériau opaque, c'est-à-dire du chrome, pour définir la forme et le profil des zones), et l'élimination du matériau photosensible qui n'a pas été exposé lorsque l'on utilise un matériau photorésistant négatif, ou inversement, dans le cas o l'on utilise un matériau photorésistant positif, afin d'exposer les surfaces qui doivent être définies sur la surface de la plaquette. La couche de matériau photorésistant, sur les zones o elle reste, constitue le masque, c'est-à-dire le matériau de masquage pour l'opération technologique suivante, c'est-à-dire l'implantation d'ions d'antimoine dans le monocristal de silicium sur les zones non masquées correspondantes et le traitement thermique par diffusion ultérieure (effectué après avoir retiré la couche de matériau photorésistant résiduelle) à environ 1200 C pendant environ 60 minutes pour former ce que l'on appelle des couches n+ enterrées. Une telle opération est repré- sentée sur la figure 1 o la plaquette de départ en silicium p- est désignée par 1 et sur laquelle sont encore indiqués la couche d'oxyde (SiO2) formée d'avance sur la surface du silicium, le masque photorésistant (résiste); les atomes d'antimoine étant implantés et ensuite diffusés dans le monocristal. Ensuite, une nouvelle couche de matériau photo- résistant est déposée et, en appliquant la même technique que ci-dessus, le second masque est préparé. Puis, la plaquette masquée est soumise à l'attaque d'un plasma jusqu'à ce que la couche d'oxyde (SiO2) soit complètement éliminée dans les zones non masquées correspondantes en exposant ainsi le monocristal. Comme l'indique la figure 2, des ions de bore sont implantés dans les surfaces concernées pour former la couche p enterrée et les isolements du bas. Les résidus de résine photorésistante et d'oxyde sont ensuite complètement éliminés grâce à l'attaque d'un plasma et une couche de silicium n(représentée également en 2 sur les figures) avec une résistivité comprise, de préférence, entre 1 et 3 Q.cm et une épais- seur comprise entre 9 et 11 micromètres est formée par procédé épitaxique à la surface du monocristal de silicium p- de départ. La surface est ensuite oxydée par traite- ment à une température d'environ 920 C en présence de vapeur d'eau jusqu'à la formation d'une couche d'oxyde o de silicium (SiO2) d'environ 1500 A d'épaisseur. La troisième opération de masquage est ensuite effectuée, selon la même technique déjà décrite, pour délimiter les surfaces dans lesquelles seront formées des régions de silicium p- pour former ce que l'on appelle des creux p- ("puits p-") qui constituent les régions principales des N-MOS, les régions de drain des P-DMOS et les régions collecteur des PNP ICV 3D (transistors verticaux à collec- teur isolé diffusés PNP triple). Comme l'indique la figure 3, sur l'implantation de bore qui est effectuée, de préférence à 80 KeV de manière à obtenir une quantité totale d'impuretés par unité de surface dans le cristal d'environ Q = 1013 cm-2, et après avoir éliminé le produit photorésistant constituant le masque pendant l'implan- tation de bore pour les puits p-, un bref traitement thermique de diffusion partielle peut être effectué. Après cette diffusion est déposée une couche de nitrure de silicium (Si3N4) d'une épaisseur d'environ 3000 A, habituellement à partir d'une phase vapeur, à la surface de la plaquette à traiter. Grâce à une quatrième opération de masquage, les zones destinées à la formation des diffusions successives sont définies par le produit photorésistant et une attaque au plasma est appliquée jusqu'à éliminer complètement le nitrure des zones non protégées par le masque photorésistant. Après ces opéra- tions, la section se présente elle-même comme l'indique la figure 4. Une cinquième opération de masquage, telle qu'elle est présentée sur la figure 5, suivie par une brève attaque pour éliminer la couche de SiO2, prépare la plaquette à l'implantation de phosphore nécessaire pour réaliser les diffusions profondes N+ "d'encastrement" pour le contact électrique avec les couches enterrées N+ correspondantes. L'implantation est effectuée à 80 KeV de manière à obtenir dans la région diffusée une quantité totale d'impuretés par unité de surface dans le cristal d'environ Q = 1015 cm-2. En même temps que ces opéra- tions, avant la préparation des diffusions encastrées, on prépare aussi la formation de ce qui deviendra plus tard une région diffusée profonde N+ ayant la forme d'une paroi continue, du contact électrique et de l'écran de la région d'anode de la structure des diodes à faible fuite (LLD). Une sixième opération de masquage, présentée sur la figure 6, prépare la plaquette à l'implantation de bore nécessaire à la réalisation des diffusions profondes p+ de contact avec les couches p enterrées et aux isole- ments du dessus. L'implantation de bore est effectuée a 40 KeV de manière à obtenir dans la région une charge spécifique d'environ Q = 1015 cm-2. En même temps, la plaquette subit aussi une implan- tation d'ions en correspondance avec la région qui devien- dra la région anodique de silicium p+ des diodes à faible fuite (LLD) qui prendra la forme d'une région de paroi disposée à l'intérieur de la région de paroi N+ de contact et d'écran, pour la.préparation de laquelle l'implantation relative de phosphore a été effectuée au cours de l'opéra- tion précédente. Après avoir éliminé le masque en produit photorésis- tant on fait croître une épaisse couche d'oxyde de champ sur les surfaces qui ne sont pas recouvertes de nitrure (Si3N4) par traitement à environ 10000C en présence de vapeur d'eau jusqu'à obtenir une croissance de la couche originale d'oxyde (SiO2) susceptible d'atteindre une épaisseur d'environ au moins 1 micromètre. La diffusion des dopants implantés pendant les opérations précédentes se poursuit en obtenant l'extension désirée des régions d'isolement p+, des drains p-, des diffusions d'encastrement n+ et de la région de paroi d'anode p+ de la structure des diodes à faible fuite (LLD). Ensuite, une attaque chimique est effectuée pour éliminer complètement le nitrure et se poursuit pour attaquer l'oxyde de silicium jusqu'à exposer le silicium dans les régions comprises entre les zones recouvertes par l'épaisse couche d'oxyde de champ. Dans des conditions particulières d'élimination d'impuretés, on passe à la formation de l'oxyde de grille en traitant à environ 8750Cen présence de vapeur pour former une couche d'oxyde de silicium (oxyde de grille) d'environ 700 A. A la fin de ces traitements, la section se présente comme sur la figure 7. Comme on peut l'observer, les diffusions p+ d'isole- ment du dessus ont été assemblées avec les diffusions d'isolement p du dessous pour former la paroi de sépara- tion désirée entre les différents composants adjacents à fabriquer. Les autres diffusions profondes c'est-à-dire les diffusions d'encastrement n+ de contact avec les couches enterrées n+, les diffusions de contact p+ avec la couche enterrée p, les régions de puits p- et la région d'anode p+ en forme de paroi des diodes LLD ont été étendues en même temps, jusqu'à atteindre des dimen- sions susceptibles de déterminer sensiblement, la configu- ration spatiale désirée desdites régions diffusées en profondeur. Les opérations qui sont effectuées ensuite concernent le dépôt d'une couche silicium polycristallin ayant une épaisseur d'environ 4500 A à partir d'une phase vapeur, de dopages successifs de la couche de silicium polycristallin avec du phosphore, de masquage et d'attaque au plasma pour éliminer le silicium polycristallin des zones non masquées, d'élimination du masque photorésistant et d'oxydation en surface de ladite première couche de silicium polycristallin (poly I) grâce à un traitement à environ 1100"C dans une atmosphère oxydante pendant 20 minutes environ. Une telle première couche ou premier niveau de silicium polycristallin étant aussi appelée silicium polycristallin de grille dans la mesure o des portions de ce premier niveau de silicium polycris- tallin constituent autant d'électrodes de grille que de transistors MOS à fabriquer. Outre qu'il constitue les électrodes de grille des transistors MOS, le silicium polycristallin peut être utilisé dans d'autres régions de la surface de la plaquette de silicium pour former des composants passifs comme par exemple des condensateurs et des résis- tances. En fait, en répétant les opérations de dépôt, de dopage, de masquage (grâce à l'emploi d'un masque évidemment préparé de manière approprié), et d'attaques successives au plasma, il est possible de placer une seconde couche de silicium polycristallin (poly II) au-dessus de la couche de silicium poly I (qui, comme indiqué précédemment, a été oxydé convenablement sur sa surface) en correspondance avec les zones dans les- quelles des condensateurs doivent être formés avec des valeurs précises et facilement reproductibles de capacité en utilisant les deux niveaux de silicium polycristallin comme armatures. Le silicium polycristallin I, c'est-à-dire le sili- cium polycristallin de grille sera de préférence dopé avec du phosphore de façon à obtenir une résistivité superficielle d'environ 30 à 40 a par carré, tandis que le silicium polycristallin II peut être avantageuse- ment dopé à une valeur inférieure à celle du silicium polycristallin I et/ou avoir une épaisseur inférieure de façon à définir une valeur supérieure de résistivité superficielle, de préférence comprise entre 80 et 90 a par carré. Une telle disposition permet d'offrir de plus nombreuses possibilités de choix dans la construc- tion et la formation des résistances intégrées. A la fin de ces autres opérations, la section appa- raît comme l'indique la figure 8 et le processus de fabrication se poursuit avec des opérations de formation de diffusion à faible profondeur en correspondance aux régions "actives" des différents composants. Au moyen d'une nouvelle opération de masquage, on définit des zones de formation des régions de conduc- tivité n des transistors p-DMOS, des régions de renforce- ment de drains des transistors N-DMOS, des régions de renforcement des collecteurs des transistors NPN et les régions de base des transistors ICV PNP 3D. L'oxyde est attaqué jusqu'à exposition du silicium dans ces zones et ensuite du phosphore est implanté à 100 KeV dans ces zones exposées pour obtenir une quantité totale d'impuretés par unité de surface de Q = 1013 cm-2 dans la région diffusée du solide, en effectuant ensuite un traitement thermique de diffusion comme l'indique la figure 9. Après avoir éliminé le masque du produit photo- résistant et oxydé à nouveau la surface du silicium dans les zones implantées de phosphore pendant la précé- dente opération de fabrication, une nouvelle opération de masquage est effectuée suivie d'une opération d'implan- tation de bore et d'un traitement thermique de diffusion pour former des régions de type p de la partie principale des transistors N-DMOS, de renforcement pour le contact d'anode des diodes à faible fuite, de la base des transis- tors NPN, des électrodes de source et de drain des tran- sistors P-MOS, des électrodes de source et de renfor- cement de drain des transistors P-DMOS, des régions émetteur et de renforcement du collecteur des transistors ICV PNP 3D et de renforcement du contact de la région en puits des transistors N-MOS, comme l'indique la figure 10. L'implantation de bore peut se faire sous 80 KeV afin d'obtenir une charge d'environ Q = 5 x 1013 cmf-2. Au moyen d'une nouvelle opération de masquage, on définit des zones pour la formation d'autant de régions n+ peu profondes que de régions n+ d'arrêt de canal des transistors P-MOS (disposées entre les régions de drain p et de source et l'oxyde de champ adjacent à ces régions), de renforcement du contact principal des transistors P-DMOS, des régions de source et de drain des transistors N-MOS, des régions de renforcement de source et de drain des transistors N-DMOS, de l'émetteur des transistors NPN et aux régions n+ de contact par rapport au collecteur des transistors NPN, à la base des transistors ICV PNP 3D, à l'anode et à la cathode des diodes LLD. L'oxyde est attaqué au plasma jusqu' à exposition du silicium dans les zones correspondantes et ensuite de l'arsenic est implanté dans lesdites zones exposées sous 50 KeV de manière à obtenir une charge correspondant à une quantité totale d'impuretés par unité de surface d'environ Q = 5 x 1015 cm-2 dans la masse et en effectuant ensuite, après avoir éliminé le produit photorésistant de masquage, un traitement thermique de diffusion comme l'indique la figure 11. Ensuite, une couche d'isolement est disposée sur la totalité de la surface, de préférence par dépôt à partir d'une phase vapeur d'une première couche d'oxyde de silicium ayant une épaisseur d'environ 5000 A et, d'une seconde seconde couche d'oxyde de silicium dopée au phosphore et au bore (couramment désignée par le symbole d'abréviation PBSG qui veut dire verre au silicium de bore phosphore) ayant une épaisseur d'environ 5000 S. Une nouvelle opération de masquage définit les zones dans lesquelles autant d'électrodes seront formées et une attaque ultérieure au plasma de la couche d'isole- ment en correspondance avec les zones non masquées jusqu'à ce que l'exposition du silicium sous-jacent produise les orifices désirés par lesquels les électrodes sont formées (ouverture des contacts). Une couche de métal est par la suite déposée au moyen d'une technique de pulvérisation, de préférence un alliage d'aluminium (99 %)/Silicium (1 %) et au moyen d'une nouvelle opération de masquage le métal déposé est attaqué et complètement éliminé des zones non masquées en formant donc de cette façon les différentes électrodes des différentes composants intégrés. La figure 12 représente la section du dispositif en ce point du processus de fabrication. Les différentes électrodes des différents composants sont indiquées au moyen des lettres distinctives habituelles. Le processus de fabrication prévoit ensuite un traitement thermique favorisant la formation d'un alliage Al/Si à l'interface entre les électrodes et le silicium; le dépôt à partir d'une phase vapeur d'une couche finale d'isolement en oxyde de silicium dopé au phosphore ou une couche d'isolement en nitrure de silicium et l'ouver- ture des blocs de contact c'est-à-dire des zones destinées au branchement électrique des différents conducteurs du circuit intégré, au moyen d'au moins une autre opéra- tion de masquage. Les différentes régions qui sont formées dans le silicium monocristallin pour obtenir les sept composants intégrés du dispositif selon la présente invention ont en général les caractéristiques suivantes: - régions de puits p- dopant B; 8 x 1012 f Q 2 x 1013 cm2; 19 2593640 - régions principales n des P-DMOS, de la base des PNP et du dopant P drain N-DMOS: 1013 des transistors N- DMOS, de la base des NPN, de source et de drain des P-MOS et de dopant B; l'émetteur des PNP: 4 x 1013 faible profondeur: 1015 Les conditions de traitement, ainsi que les valeurs des paramètres physiques des régions et des couches, là o ils sont mentionnés dans tout le descriptif, concernent des conditions et des valeurs qui sont particulièrement préférés selon une réalisation du dispositif de la présente invention en utilisant comme substrat le matériau mentionné. Toutefois, ces éléments ne doivent pas être considérés comme des limitations de la présente invention. Naturellement, le processus de fabrication du dispositif selon la présente invention a été décrit dans le cas particulier o le circuit intégré contient la totalité des sept composants diférents. Comme cela a déjà été indiqué précédemment, et en particulier en rapport avec l'illustration de certains exemples pratiques d'utilisation des dispositifs fabriqués selon la présente invention, dans beaucoup d'applications la présence de la totalité des sept composants différents n'est pas nécessaire aux circuits, et par conséquent, les dispositifs envisagés par la présente invention risquent contenir nécessairement la totalité des sept composants mais ils sont caractérisés par le fait que, contrairement aux dispositifs de l'art antérieur, ils contiennent au moins un transistor à jonction bipolaire vertical PNP avec un collecteur isolé et un transistor vertical à jonction bipolaire NPN, ou une diode à faible fuite en même temps qu'au moins un transistor latéral P-MOS ou N-MOS ou un transistor vertical N-DMOS ou un transistor vertical P-DMOS. 21 2593640 REVENDICATIONS 1. Dispositif semi-conducteur comportant une pluralité de composants de circuits formés sur un seul substrat monolithique en matériau semiconducteur et constituant un substrat semi-conducteur avec un faible niveau de dopage en impuretés d'un premier type de conductivité et une couche épitaxiale à faible niveau de dopage au moyen d'une impureté ayant un second type de conductivité, caractérisé en ce qu'il comprend au moins un transistor vertical à jonction bipolaire PNP avec collecteur isolé et un transistor vertical à jonction bipolaire NPN et/ou une diode à faible fuite en même temps qu'au moins un autre composant appartenant au groupe constitué par des transistors latéraux P-MOS et N-MOS et des transistors verticaux N-DMOS et P-DMOS. 2. Dispositif selon la revendication 1, dans lequel ledit substrat en matériau semi-conducteur ayant un faible niveau de dopage, est une plaquette de silicium monocristalin de type p dopé au bore et ayant une résistivité comprise entre 1 et 5 Q.cm et ladite couche obtenue par épitaxie est du silicium n' dopé à l'antimoine ayant une résistivité comprise entre 1 et 3 Q.cm et une épaisseur comprise entre 9 et 11 micromètre; les électrodes de grille desdits transistors MOS étant en silicium polycristallin. 3. Dispositif selon la revendication 1, contenant au moins un spécimen de chacun des composants de circuit appartenant au groupe composé des transistors verticaux NPN et PNP à jonction bipolaire, des transistors latéraux CMOS et des transistors verticaux N-DMOS et P-DMOS. 4. Dispositif selon la revendication 4, contenant au moins un spécimen de chacun des composants de circuit- appartenant au groupe composé des transistors verticaux à jonction bipolaire NPN et PNP, des diodes à faible fuite et des transistors latéraux CMOS. 22 2593640 5. Procédé de fabrication d'un dispositif semi-conducteur comportant une pluralité de composants de circuits formés sur un seul substrat et appartenant au groupe composé des transistors latéraux P-MOS et des transistors latéraux N-MOS (CMOS), des transistors verticaux P-DMOS, des transistors verticaux N-DMOS, des transistors verticaux NPN, des transistors verticaux PNP avec collecteur isolés et des diodes à jonction à faible fuite (LLD), comprenant: (A) la formation de couches enterrées n+ dans un substrat de silicium monocristallin p' en correspondance avec les zones o lesdits transistors P-MOS, N-DMOS, P-DMOS, NPN et PNP et lesdites diodes LLD doivent être formés; une couche enterrée de silicium p en correspondance de la zone o lesdits transistors N-MOS doivent être formés et une couche enterrée de silicium p superposée auxdites couches enterrées n+ en correspondance avec les zones o lesdits transistors P- DMOS et PNP et lesdites diodes LLD doivent être formés; des régions d'isolement du bas du silicium p autour desdites couches enterrées et à une certaine distance de ces couches et la croissance par épitaxie d'une couche de silicium n; (B) oxydation sur une couche mince de la totalité de la surface du dispositif et formation, par implantation d'ions de bore et traitement thermique ultérieur de diffusion partielle, des puits p- de silicium en correspondance avec les zones dans lesquelles les transistors N-MOS, P-DMOS et PNP doivent être formés; (C) dépôt d'une couche de nitrure de silicium sur les zones actives desdites composants de circuits à fabriquer; (D) définition des zones et implantation d'ions phosphore pour les diffusions n+ profondes afin de former de régions de contact avec lesdites couches n+ enterrées et une région d'écran d'anode desdites diodes LLD; 23 2593640 (E) définition des zones et implantation d'ions de bore pour des diffusions p+ profondes afin de former des régions d'isolement supérieures, des régions d'anode desdites diodes LLD et des régions de contact avec lesdites couches enterrées de silicium p; (F) croissance de ladite couche superficielle d'oxyde dans les zones non recouvertes par ladite couche de nitrure pour former une structure d'isolement d'oxyde de champ épaisse, en continuant l'extension par diffusion desdites régions de puits p jusqu'à fusion avec la portion desdites couches enterrées, en diffusant les ions de bore et de phosphore implantés au cours des opérations précédentes(D et E) et attaque de l'oxyde et du nitrure jusqu'à éliminer complètement le nitrure et la mince couche d'oxyde sous- jacente et exposition de la surface du silicium; (G) formation d'une couche d'oxyde de grille sur lesdites surfaces exposées du silicium, formation d'un premier niveau de silicium polycristallin (grille) au moins en correspondance avec les zones des électrodes de grille desdits transistors CMOS et DMOS; (H) définition des zones, implantation des ions phosphore et traitement thermique pour la diffusion des régions principales n desdits transistors P-DMOS, des régions de base desdits transistors NPN et des régions de drain desdits transistor NPN et des régions de drain desdits transistors N-DMOS; (I) définition des zones, implantation d'ions de bore et traitement thermique pour diffusion des régions principales p desdits transistors N-DMOS, des régions de base desdits transistors NPN, des régions de source et de drain desdits transistors P-MOS et des régions d'émetteur desdits transistors PNP; (J) définition des zones,implantation d'ions arsenic et traitement thermique pour diffusion de régions n+ à faible profondeur des arrêts du canal desdits transistors P-MOS et du contact de la partie principale desdits transistors P-DMOS, des régions de source et de drain desdits transistors N-MOS et de la source ainsi que du contact de l'électrode de drain desdits transistors N-DMOS, de l'émetteur desdits transistors NPN et des régions de contact relatives aux régions de collecteur des transistors NPN, aux régions de base desdits transistors PNP, aux régions d'anode et de cathode desdites diodes LLD; (K) dépôt d'une couche d'isolement, définissant les zones, ouvrant des trous dans ladite couche isolante en correspondance avec lesdites zones définies et formation sur lesdites zones d'électrodes de source et de drain desdits transistors CMOS et DMOS, de base, d'émetteur et de collecteur desdits transistors NPN et PNP et d'anode et de cathode desdites diodes LLD; 6. Procédé selon, la revendication 5, dans lequel après avoir effectué ladite étape (G), ledit premier niveau de silicium polycristallin est oxydé en surface et un second niveau de silicium polycristallin est formé sur ledit premier niveau de silicium polycristallin oxydé en surface au moins dans les zones o des composants passifs de circuits doivent être formés. 7. Procédé selon la revendication 6, dans lequel quatorze masques différents sont utilisés en autant d'opérations de masquage pour définir des zones. 8. Procédé selon la revendication 5, dans lequel le substrat en silicium p- est une plaquette à orientation cristallographique ayant une résistivité comprise entre 1 et 5 2.cm. 9. Procédé selon la revendication 8 dans lequel la couche de silicium n que l'on a fait croître par épitaxie, possède une résistivité comprise entre 1 et 3 Q.cm. 10. procédé selon la revendication 9, dans lequel lesdites régions de puits p du silicium ont un nombre total d'impuretés par unité de surface dans le solide compris entre 8 x 101 2 et 2 x 101 3 cm'2. 11. Procédé selon la revendication 10, dans lequel lesdites régions de silicium n en correspondance aux régions actives desdits transistors NDMOS, P-DMOS et PNP formés au cours de l'opération (H) du processus de la revendication 5, ont un nombre total d'impuretés par unité de surface dans le solide compris entre 1 X 1013 et 3 x 1013 cm- 2. 12. Procédé selon la revendication 11, dans lequel lesdites régions de silicium p en correspondance aux régions actives desdits transistors NDMOS, NPN, P-MOS et PNP, formées & l'opération (I) du procédé de la revendication 5, ont un nombre total d'impuretés par unité de surface du solide compris entre 4 x 1013 et 7 x 1013 cm'2. 13. Procédé selon la revendication 12, dans lequel lesdites régions de silicium n+ formées & l'opération (J) du processus de la revendication 5, ont un nombre total d'impuretés par unité de surface dans le solide compris entre 101 5 et 1016 cm 2.