FR 2585905 A1 19870206 FR 8511864 A 19850802 PROCEDE DE MODULATION EN BANDE DE BASE D'UN SIGNAL DE DONNEES, APPAREIL DE MODULATION ET APPAREIL DE DEMODULATION CORRESPONDANTS La présente invention a pour objets un procé- dé de modulation en bande de base d'un signal de don- nées, un appareil de modulation et un appareil de démo- dulation correspondants. Elle s'applique notamment à l'enregistrement et à La reproduction magnétique de données numériques, par exemple de signaux audio. Le procédé de l'invention repose sur une mo- dulation (1,2), c'est-à-dire qu'il fait correspondre deux valeurs binaires à une valeur binaire initiale. Cette modulation est de type 3PM qui convertit toute suite de n bits de données en une suite de 2.n bits codés, représentés chacun par la présence ou l'absence d'une transition et dans laquelle deux bits codés con- sécutifs représentés par une transition sont séparés par au moins deux bits codés représentés par une absen- ce de transition. En d'autres termes, si le signal de données est présenté à un modulateur à la cadence T, l'interfront minimum dans le signal modulé est égal à 1,5T. On connaît déjà plusieurs procédés de modula- tion de type 3PM. Le premier d'entre eux, du point de vue historique, est décrit notamment dans l'article "A new look-ahead code for increased data density" de G.V. Jacoby paru dans IEEE Transactions on Magntics, vol. Mag.13, n 5, sept 1977, p.1202-1204. Dans ce pro- cédé de modulation, l'interfront maximal (paramètre qui donne une indication sur la possibilité à la démodula- tion de récupérer le signal d'horloge à partir du signal modulé) reçu est de 6T. Cette valeur est élevée et constitue un des inconvénients majeurs de ce procédé de modulation. On connaît des procédés de modulation de type 3PM dans lesquels l'interfront maximal est moins grand. Dans le procédé de modulation dénommé HDM1, par exem- ple, l'interfront maximal est égal à 4,5T. Cet interfront commence toujours dans le signal moduLé par une transi- tion en début d'intervalle de bit et finit toujours par une transition en milieu d'intervalle de bit (Un inter- valle de bit a une longueur T et est associé à une donnée binaire à coder; la présence d'une transition pour représenter le premier bit codé de cette donnée binaire correspond à une transition en début d'inter- valle de bit, la présence d'une transition pour repré- senter le deuxième bit codé à une transition en milieu d'intervalle de bit). Deux transitions consécutives séparées par un interfront maximal ayant chacune une position fixe (début ou milieu) dans un intervalle de bit, la détection d'une séquence comprenant un inter- front maximal permet de synchroniser l'horloge de pé- riode T, déduite du signal modulé, sur le début des intervalles de bit. Cependant, ce procédé de modulation présente l'inconvénient qu'une telle séquence est rare; la synchronisation de l'horloge ne peut donc pas être vérifiée aussi souvent que l'on peut le souhaiter. On connaît également un procédé de modulation de type 3PM dans lequel l'interfront maximal est égal à 4T. Ce procédé est dénommé HDM2. Dans ce procédé, l'in- terfront maximal commence toujours par une transition en milieu d'intervalle de bit et se termine de même. Mais, le procédé HDM2 présente le désavantage de ne pas créer une correspondance simple entre une suite de bits codés et une suite de bits de données. Par exemple, une séquence comprenant un interfront de longueur 3T dont la transition initiale a lieu en début d'intervalle de bit peut correspondre aussi bien à une suite de trois bits de données de valeur "1" qu'à une suite de trois bits de données de valeur "0". Le choix entre ces deux possibilités ne peut être fait qu'en fonction du con- texte, c'est-à-dire en fonction des bits suivant ladite suite. La démodulation requiert donc une mémoire impor- tante qui complique l'appareil de démodulation. La présente invention a pour objet un procédé de modulation palliant cet inconvénient sans affaiblir Les autres caractéristiques de modulation tels que l'interfront minimum, l'interfront maximal ou la marge de phase. Le procédé de modulation de l'invention est intéressant en ce que chaque couple de deux transitions successives du signal modulé est décodable en une suite unique de bits de données consécutifs. Ceci permet notamment de réduire la mémoire requise pour la démodu- Lation par rapport au procédé de modulation HDM2. De manière précise, l'invention consiste à produire un signal modulé comprenant une suite d'inter- valles de bit à une cadence T à partir d'un signal de données composé d'une succession de bits à la cadence T par un procédé de modulation dans lequel on marque nor- malement un bit de donnée d'un premier état logique, noté "0", par une transition en début d'un intervalle de bit et un bit de donnée du second état logique, noté "1", par une transition en milieu d'un intervalle de bit, et dans lequel, de manière caractéristique: a) on marque un bit de valeur "0", s'il suit un bit non marqué de valeur "0" ou une séquence de trois bits consécutifs non marqués de valeur "1", b) on marque un bit de valeur "1" s'il suit un bit de valeur "0" ou une séquence de trois bits consécutifs non marqués de valeur "1", c) par exception aux règles précédentes, dans le cas o ces règles conduisent à marquer le premier bit d'une séquence, dite séquence particulière, composée de trois bits de valeur "1", suivis d'un bit de valeur "0", on code cette séquence particulière de la maniè- re suivante: cl) si le bit précédant ladite séquence particu- Lière est un bit de valeur "0" marqué, seul le troisième bit de valeur "1"' de ladite sé- quence particulière est marqué, ceci par une transition en milieu d'intervalle de bit, c2) dans les autres cas, on marque Le premier bit de valeur "1" et le bit de valeur "0" de la- dite séquence particulière chacun par une transition en début d'intervalle de bit. L'invention a également pour objet un appa- reil de modulation comprenant un générateur d'horloges délivrant un signal d'horloge H de période T dont les fronts montants coïncident avec le début des interval- les de bit du signal moduLé et un signal d'horloge H' de période T/2 synchronisé sur Le signal d'horloge H; un convertisseur alimenté par le signal de données binaires et recevant le signal d'horloge H, ledit con- vertisseur délivrant deux signaux binaires do, d1 no- tant respectivement les transitions en début et en milieu d'intervalle de bit; et un circuit de sériali- sation recevant les signaux do, dl et les signaux d'horloge H et H' et délivrant Le signal modulé, ledit appareil étant caractérisé en ce que le convertisseur comprend: - un convertisseur élémentaire comprenant un moyen de détection pour détecter et différencier les bits de valeur "0" marqués et non marqués, et un moyen de codage pour coder le bit du signal de données sui- vant un bit de valeur "0" détecté par le moyen de dé- tection, ledit moyen de codage étant apte à coder ledit bit conformément au procédé, - un circuit de transformation pour transfor- mer la valeur d'un bit de valeur "1" en valeur "0", avant le codage dudit bit, lorsque l'une des conditions suivantes est réalisée: a) ledit bit est Le quatrième bit d'une sé- quence de quatre bits de valeur "1" dont seuL Le pre- mier est marqué, b) ledit bit est le deuxième bit de la sé- quence particulière et cette séquence suit un bit marqué de valeur "0", c) ledit bit est le troisième bit de la sé- quence particulière et cette séquence suit un bit non marqué de valeur "a". L'invention a enfin pour objet un appareil de démodulation pour démoduler un signal obtenu par le procédé de l'invention. Cet appareil de démodulation comprend un cir- cuit de restitution d'horloges recevant le signal modulé et produisant un signal d'horloge H de période T dont les fronts montants coïncident avec le début des intervalles de bit, et un signal d'horloge H' de pério- de T/2 synchronisé sur le signal d'horloge H; un cir- cuit de désérialisation recevant le signal d'horloge H' et le signal modulé et délivrant un signal S0 indiquant la présence d'une transition en début d'un intervalle de bit et un signal S1 indiquant une transition en mi- lieu d'un intervalle de bit; et un convertisseur rece- vant les signaux délivrés par le circuit de désériali- sation et le signal d'horloge H et produisant un signal de données binaires, ledit appareil étant caractérisé en ce que ledit convertisseur comprend: - un convertisseur élémentaire pour délivrer un bit de donnée de valeur "0" lorsque le signal S0 indique une transition en début d'intervalle de bit et un bit de donnée de valeur "1" lorsque le signal S1 indique une transition en milieu d'intervalle de bit, et pour forcer à la valeur "0" chaque bit de donnée qui précède un bit marqué, - un circuit de transformation pour transfor- mer l'état d'un bit de donnée de valeur "0" délivré par le convertisseur élémentaire en un bit de donnée de valeur "1" Lorsque l'une des conditions suivantes est réalisée: ") dans un signal modulé dont l'interfront est égal à 3,5T ou 4T, dans lequel ledit bit précède le bit as- socié à la transition finale de l'interfront et la transition initiale de l'interfront est en milieu de l'intervalle de bit, ledit bit est forcé à la valeur "i1 i, A) dans un signal modulé dont l'interfront est égal à 3T et dont la transition initiale est en début de l'intervalle de bit, les trois bits associés à cet interfront sont forcés à la valeur "1", y) dans un signal modulé dont l'interfront est égal à 3,5T et dont la transition initiale est en début de l'intervalle de bit, les deux bits associés aux in- tervalles de bits consécutifs audit intervalle de bit sont forcés à la valeur "1". Les caractéristiques et avantages de l'in- vention ressortiront mieux de la description qui va suivre donnée à titre illustratif mais non limitatif, en référence aux dessins annexés, sur lesquels: - les figures la à li représentent les règles de modulation conforme au procédé de l'invention, - les figures 2a à 2g montrent que chaque couple de transition distantes d'une longueur comprise entre 1,5T et 4T, et dont la transition initiale a une position donnée (début ou milieu d'intervalle de bit) définit de manière univoque une suite de bits de don- nées, - la figure 3 illustre la structure de l'ap- pareil de modulation de l'invention, - la figure 4 illustre un mode de réalisation du convertisseur élémentaire du convertisseur de l'ap- pareil de modulation de l'invention, - la figure 5 illustre un mode de réalisation du convertisseur et du circuit de sérialisation de l'appareil de modulation de l'invention, - la figure 6 représente un moyen d'insertion d'un mot de synchronisation qui peut être ajouté à l'appareil de modulation de l'invention, - la figure 7 est un chronogramme des princi- paux signaux associés au circuit de la figure 6, - la figure 8 illustre la structure de l'ap- pareil de démodulation de l'invention, et - la figure 9 représente un mode de réalisa- tion du circuit de désérialisation et du convertisseur de l'appareil de démodulation de L'invention. On va maintenant décrire le procédé de modu- lation de l'invention en relation avec Les figures la à li. Chacune de ces figures comprend une suite de don- nées binaires et le signal modulé correspondant. Chaque suite se compose de deux parties consécutives. Sur les figures la, lb et lc, la première partie est un bit marqué de valeur "O"; sur Les figu- res ld, le et lf, c'est un bit non marqué de valeur "O", et sur les figures lg, 1h et li, c'est une suite compo- sée de quatre bits de valeur "1" dont seul le premier est marqué. La deuxième partie est un bit de valeur "0" sur les figures la, ld et lg; une suite composée de trois bits de valeur "1" et d'un bit de valeur "0" sur les figures lb, le et 1h; et une suite de quatre bits commençant par un bit de valeur "1" mais différente de la suite précédente sur les figures lc, 1f et li. On rappelle que les règles de codage sont les suivantes: a) on marque un bit de valeur "0" s'il suit un bit non marque de valeur "O" ou une séquence de trois bits consécutifs non marqués de valeur "1". Ces deux cas sont illustrés respectivement par les figures 1d et lg; le cas contraire, o le bit de valeur "O" suit un bit de valeur "0" marqué et n'est donc pas marqué, est illustré par la figure la, b) on marque un bit de valeur "1" s'iL suit un bit de valeur "0" ou une séquence de trois bits consécutifs non marqués de vaLeur "1". Le premier cas correspond aux figures lc et If respectivement Lorsque Le bit de valeur "0" est marqué et Lorsqu'iL n'est pas marqué. Le deuxième cas est représenté sur La figure li; c'est Le cas qui fait apparaître l'interfront ma- ximal de longueur 4T. c) dans te cas o Les règLes a) et b) condui- sent à marquer Le premier bit d'une séquence, dite sé- quence particulière, composée de trois bits de valeur "1" suivis d'un bit de valeur "0", on code cette sé- quence particulière en bloc, par exception auxdites règLes a) et b), de La manière suivante: cl) si Le bit précédent Ladite séquence par- ticulière est un bit marqué de valeur "0", seul Le troisième bit de vaLeur "1" de cette séquence particu- Lière est marqué, et il L'est par une transition en mitieu d'intervalle de bit. Ce cas est iLLustré sur la figure lb. c2) dans les autres cas, on marque le premier bit de vaLeur "1" et le bit de valeur "0" de ladite séquence particulière chacun par une transition en début d'intervalle de bit. Ce cas est représenté sur Les figures le et 1h respectivement lorsque ladite sé- quence particulière est précédé d'un bit de valeur "0" non marqué et Lorsque Ladite séquence particulière est précédé d'une suite de trois bits consécutifs non mar- qués de valeur "1". Le cas c2) est Le seul dans lequel un bit de valeur "1" est marqué par une transition en début d'intervalle de bit. Le signal modulé obtenu seLon Le procédé de modulation de L'invention présente une correspondance simple avec Le signal de données, à la différence du signal modulé obtenu par le procédé de modulation connu HDM2. En effet, comme le montrent les figures 2a et 2f, la connaissance de la distance entre deux transitions consécutives et de la position de la première de ces transitions (début ou milieu d'intervalle de bit) dé- termine sans ambiguité une suite de bits de données. Sur les figures 2a, 2b, 2c et 2d, la première transition est située en début d'intervalle de bit; sur les figures 2e, 2f et 2g, elle est située en milieu d'intervalle de bit. La figure 2c, o la distance entre les transitions est égale à 3T correspond à la séquence particulière de trois bits consécutifs de valeur "1" suivis d'un bit de valeur "O" codés suivant la règle c2). La figure 2a illustre le cas o l'intervalle entre deux transitions consécutives est égal à 1,5T, la figure 2b les cas 2T et 2,5T, la figure 2d le cas 3,5T, la figure 2e les cas 1,5T et 2T, la figure 2f les cas 2,5T et 3T, et la figure 2g les cas 3,5T et 4T. On a représenté schématiquement sur la figure 3 un appareil de modulation pour la mise en oeuvre du procédé de modulation de l'invention. Cet appareil comprend un générateur d'horloges 2, un convertisseur 4 et un circuit de sérialisation 6. Le générateur d'horloges 2 produit un signal d'horloge H de période T et un signal d'horloge H' de période T/2, ces deux signaux étant synchronises entre eux et avec le signal de données à coder. Ce dernier est appliqué sur une entrée du convertisseur 4 qui reçoit également le si- gnal d'horloge H. Il délivre deux signaux d0 et d1 indiquant respectivement la présence ou l'absence d'une transition en début et en milieu d'un intervalle de bit en fonction du bit de donnée à coder et éventuellement de bits de données antérieurs. Les signaux do0 et d1 et les signaux d'horloges H et H' sont appliqués sur des entrées du circuit de sérialisation 6 qui déLivre Le signal modulé SM correspondant au signal de données reçu par Le convertisseur 4. Le convertisseur 4 est composé de deux élé- ments: un convertisseur élémentaire et un circuit de transformation. Le convertisseur élémentaire est conçu pour détecter et différencier les bits marqués et non marqués de valeur "0" et pour coder le bit suivant ce bit détecté. Le circuit de transformation force, dans certains cas, à "0" la valeur d'un bit de valeur "1" avant le codage dudit bit. Ceci permet au convertisseur élémentaire de coder le signal de donnée dans son en- semble. Un mode de réalisation du convertisseur élé- mentaire est représenté sur la figure 4. Il comprend un ensemble de cinq bascules de type D 8, 10, 12, 14 et 16 formant un registre à décalage. Les entrées et les sorties de données de ces bascules sont notées respec- tivement Di et Qi., o 1 4 i 45 est le rang des bascules. Le convertisseur élémentaire comprend également une bascule de type D 18; l'entrée et la sortie de donnée de cette bascule sont notées respectivement D6 et Q6. Chaque bascule reçoit le signal d'horloge H sur son entrée d'horloge CK. Le bit en cours de codage est te bit présent en Q4. Le convertisseur élémentaire comprend enfin un ensemble de portes logiques; une porte NON-ET 20 dont une entrée inverseuse est reliée à la sortie Q4 et une entrée non inverseuse à la sortie Q6' et dont la sortie est reliée à l'entrée D6; une porte ET 22 à trois entrées reliées aux sorties Q2' Q3 et Q4; une porte ET 24 dont une entrée inverseuse est reliée à la sortie Q1 et une entrée non inverseuse à La sortie de La porte ET 22; une porte OU 26 dont une entrée inver- seuse est reLiée à la sortie Q4 et une entrée non inverseuse à La sortie de La porte ET 24; une porte ET 28 dont une entrée inverseuse est reliée à la sortie Q6 et une entrée non inverseuse à La sortie de la porte OU 26; et une porte ET 30 à entrées inverseuses reliées à la sortie Q5 et à la sortie de la porte OU 26. Les portes 28 et 30 délivrent les signaux do0 et d1 indi- quant la présence en l'absence de transition respecti- vement en début ou en milieu d'intervalle de bit pour le bit en cours de codage. Le moyen de détection et de différenciation est constitué des éléments 16, 18 et 20. La détection des bits de valeur "0" est assurée par la bascule 16. La présence d'un "0" en Q5 est indiquée par l'état bas de cette sortie Q5. La différenciation des bits de valeur "0" se fait par un circuit de comptage composé de la bascule 18 et de la porte NON-ET 20; en effet, les bits de valeur "0" marqués sont les bits de valeur "0" de rang pair. La sortie Q6 peut prendre deux va- leurs: Q6="V" indique la présence d'une bit de valeur "0" non marqué en Q5 ("0" de rang impair, on a alors Q5="0"), Q6="1" indique la présence d'un "0" marqué si Q5="0" ("0" de rang pair). La détection des séquences "1110" lorsqu'on a un bit de valeur "0" marqué ou non marqué en Q5 est assurée par les portes 22 et 24 en considérant les sorties Q1 à Q4 du registre à décalage. Le signal B de sortie de la pctrte 24 est égal à Q 1.Q2.Q3. Q4. Il est égal à "1" si la séquence "1110" est détectée, à "O" dans le cas contraire. Les signaux d0 et d1 ont leur état qui cor- respond au marquage ou à l'absence de marquage que devra avoir le bit présent en Q4. Ils sont définis par: do = Q6. (Q4 + QlQ2 Q3.Q4) d1 Q5' (Q4 QIQ2' Q3 Q4) Q5(Q4 + QiQ2'Q3'Q4) Le convertisseur élémentaire permet de coder les cas correspondant aux figures la, lc, ld, if. Les cas des figures lb et le sont partiellement couverts. La prise en compte des autres règles de modulation (figures lg, lb, li et dernière transition sur les fi- gures lb et le) est réalisé par le convertisseur élé- mentaire grâce à l'action du circuit de transformation qui force, avant le codage des bits de données, certai- ns bits de données de valeur "1" à la valeur "0". On a représenté sur la figure 5 un mode de réalisation du convertisseur 4 et du circuit de séria- lisation 6. Ce convertisseur comprend un convertisseur élémentaire identique à celui représenté sur la figure 4 et un circuit de transformation composé d'un ensemble de portes logiques pour forcer l'une des entrées D2, D3 ou D4 à La valeur "0" en fonction des états des sorties Q1 à Q6' Ceci est nécessaire pour marquer tous les bits qui doivent l'être car les signaux do et d1 ne peuvent passer à l'état haut que lorsque Q5="0". La valeur "0" qui est forcée sur l'une des entrées D2, D3 ou D4 est vue par le convertisseur éLé- mentaire comme un bit de valeur "0" non marqué en Q6 (on vérifiera plus loin que ce bit de valeur "0" suit toujours un bit de valeur "1") et le bit qui est alors en Q4 est marqué selon les règles de fonctionnement du convertisseur élémentaire. En particulier, si à cet instant Là on a un bit de valeur "0" en Q4, pendant la période d'horloge suivante, ce bit de valeur "0" sera considéré comme un "0" marqué. Le circuit de transformation se compose d'une porte ET 32 dont une entrée inverseuse est reliée à la sortie Q6 et une entrée non inverseuse à La sortie de La porte ET 24; une porte ET 34 dont une entrée inver- seuse est reliée à La sortie Q5 et deux entrées non inverseuses à La sortie Q6 et à La sortie de La porte ET -5 24; une porte ET 36 dont une entrée inverseuse est reliée à la sortie de La porte ET 22 et une entrée non inverseuse à La sortie Q1' et dont La sortie est reLiée à L'entrée D2; une porte ET 38 dont une entrée inver- seuse est reliée à la sortie de la porte ET 32 et une entrée non inverseuse à la sortie Q2' et dont la sortie est reliée à l'entrée D3; et une porte ET 40 dont une entrée inverseuse est reliée à la sortie de la porte ET 34 et une entrée non inverseuse à la sortie Q3, et dont la sortie est reliée à l'entrée Q4. Le circuit de transformation fonctionne de la manière suivante. Lors de l'apparition d'une séquence "1111" on a Q1=Q2 Q3=Q4="1". La sortie Q5 est égale à "0" (sinon une des entrées du registre à décalage au- rait été forcée à la valeur "0"). On marque le bit présent en Q4 selon les règles de fonctionnement du convertisseur éLémentaire (do=O, d1=1) et on force l'entrée D2 à la valeur "0". Dans les autres cas on a D2=Q1. Lorsque le bit forcé à la valeur "0" en D2 arri- ve en Q5 il est considéré comme un "0" non marqué (il suit un "1", c'est donc un "0" de rang impair). Le bit suivant est alors marqué par le convertisseur éLémen- taire selon ses règles de fonctionnement normales. De cette façon, le marquage des bits dans les cas des fi- gures lg, 1h et li se ramène au marquage des bits dans les cas des figures ld, le et lf. Au plan de la réalisation pratique, on note que: D2= Qi (Q1 Q2Q3'Q4)= QIl (Q2 Q3.Q4) IL reste alors pour les cas des figures lb et le, à assurer la dernière transition. Lors de l'apparition de la séquence "1110" après un bit de valeur "0" non marqué (figure le), on a Q6="0" et Q1 ="0', Q2=Q3=Q4="1". On marque Le bit en Q4 selon les règles de fonctionnement du convertisseur élémentaire et on force l'entrée D3 à la valeur "O". Dans les autres cas, on a D3=Q2. Lorsque ce bit forcé à la valeur "0" arrive en Q5, il est considéré comme un bit de valeur "0" non marqué parce qu'il suit un bit de valeur "1" (c'est un bit de valeur "0" de rang impair). Le bit de valeur "0" de la séquence "1110" est alors marqué par le conver- tisseur élémentaire par une transition en début de l'intervalle de bit (do=1, d1=0) et est considéré en- suite comme une bit de valeur "O" marque. L'état de l'entrée D3 est tel que: D3 = Q2.(Q1.Q2.Q3.Q4.Q6) Lors de l'apparition de la séquence "1110" après un bit de valeur "0" marqué (figure lb), on a: Q6= "1" Q5 = "0", Q1 = "t, Q2 = Q3 = Q4 = il"1" On ne marque pas le bit en Q4 (règles norma- les) et on force l'entrée D4 à la valeur "0". Dans les autres cas on a D4 = Q3. Lorsque ce bit forcé à la valeur "0" arrive en Q5, il est considéré comme un bit de valeur "0" non marqué parce qu'il suit un bit de valeur "1". Le der- nier bit de valeur "1" de la séquence "1110" est alors marqué par un saut de phase en milieu de l'intervalle de bit par le convertisseur élémentaire (do = 0, d1 = 1). Le bit de valeur "0" de cette séquence est considéré ensuite comme un bit de valeur "O" non mar- qué. L'état de D4 est tel que: D4 = 3Q.Q2Q3. Q4Q 5 6 En résumé, le fonctionnement du convertis- seur est défini, à partir des sorties Q1' Q2' Q3' Q4 Q5 et de la sortie Q6 de comptage des bits de valeur "0", par les équations logiques suivantes: do =(QQ2'Q3Q 4+ QQ6 = (B Q4).Q6 1= (Q1. Q2.Q3 Q4 Q4).Q5 = (B +Q4).Q5 D2= Q1.(Q2.Q3. 4 Q4)Q1.A D3= Q2.(Q1.Q2.Q3.Q4.Q6)= Q2.(B.Q6) D4 =Q3' (Q1 Q2Q3' Q4'Q5'Q6) Q3'(B.Q5 'Q6) avec A = Q2.Q3.Q4 et B = IQ1.A Le signal modulé est élaboré par Le circuit de sérialisation 6 à partir des signaux do et d1 et des signaux d'horloge H et H'. Dans le mode de réalisation représenté sur la figure 5, ce circuit de sérialisation comprend une porte ET 42 dont une entrée non inverseuse reçoit le signal d1 et une entrée inverseuse le signal * d'horloge H; une porte ET 44 dont les entrées reçoi- vent les signaux d0 et H; une porte OU 46 dont Les entrées sont reliées aux sorties des portes ET 42 et 44; et une bascule de type J-K 48 recevant sur ses entrées J et K le signal délivré par la porte OU 46 et sur son entree d'horloge CK le signal d'horloge H'. Le signal modulé est délivré par la sortie de données Q de la bascule 48. Le convertisseur qui vient d'être décrit permet l'émission d'un signal de données modulé suivant le procédé de l'invention. Il est souvent utile de pou- voir ajouter aux données du signal modulé des mots par- ticuliers, tels que des mots de synchronisation de trame, afin de repérer aisément, à la réception, des instants précis dans le train binaire reçu. Comme le montrent Les figures 2a à 2g, la distance maximale entre deux transitions consécutives, qui est égale à 4T, n'intervient qu'entre des transitions situées en milieu d'un intervalle de bit. Ceci permet d'identifier le début et Le milieu de ces intervalles de bit. On peut donc représenter un mot de synchronisation par une distance entre transitions égale à 4T, ces transitions intervenant en début d'un intervalle de bit; on peut aussi représenter ce mot de synchronisation par toute distance entre transitions supérieure à 4T. Pour la simplicité des circuits d'insertion et d'utilisation du mot de synchronisation, il est avantageux d'utiliser un mot de synchronisation présen- tant une distance entre deux transitions en milieu d'intervalle de bit égale à 5T. Une réalisation consiste à introduire simul- tanément un motde 8 bits sur l'entrée de données du convertisseur et une information de synchronisation SY sur une entrée de synchronisation. Ce mot de 8 bits doit permettre de s'assurer de la présence des transi- tions toujours au mime endroit quel que soit Le contex- te dans lequel il arrive. Cette condition impose qu'il commence et finisse par un bit de valeur "0". Ces deux bits de valeur "O" encadrent six bits de valeur "1" consécutifs. Sur l'entrée de synchronisation, on envoit le signal SY qui interdit le changement d'état qui, d'après les règles de modulation, aurait lieu normale- ment sur le cinquième bit de valeur "1" de la séquence. Un mode de réalisation de ce moyen d'inser- tion d'un mot de synchronisation est représenté sur la figure 6 en relation avec les éLéments 8,10,22et36du convertisseur élémentaire. Ce moyen d'insertion com- prend une bascule de type D 50 dont l'entrée de données D reçoit le signal de synchronisation SY et L'entrée d'horLoge Le signal d'horloge H, une porte ET 52 dont Les entrées sont reliées à la sortie de données Q de La bascule 50 et à la sortie de La porte ET 22, et dont La sortie est reliée à l'entrée inverseuse de la porte ET 36. Le chronogramme de la figure 7 montre le signal de données SD appLiqué sur L'entrée D1. Ce si- gnal représente le mot de synchronisation "01111110" en modulation NRZ. Le signal modulé SM déLivré par le circuit de sériaLisation est représenté en correspon- dance. Il comprend deux transitions situées en milieu des intervalles de bit des premier et dernier bits de valeur "1" du mot de synchronisation; ces transitions sont distantes de 5T. Le signal de synchronisation SY est prévu pour interdire l'apparition d'une transition sur le cinquième bit de valeur "1" du mot de synchroni- sation. Ce signal de synchronisation est produit par un moyen de commande disposé en amont du convertisseur en même temps que le mot de synchronisation est appliqué sur l'entrée de données du convertisseur. On va maintenant décrire en référence à la figure 8 un appareil de démodulation pour reproduire le signal de données codé à l'émission à partir du signal reçu moduLé suivant le procédé de l'invention. Cet appareil de démodulation comprend trois éléments: un circuit de restitution d'horloges 59, un circuit de dé- sérialisation 60 et un convertisseur 62. Le circuit de restitution d'horloges 59 est de type classique. Il produit le signal d'horloge H' de fréquence 2/T, double du débit des bits de données à l'émission à partir du signal modulé SM, par un circuit 56 qui peut être par exemple une boucle à verrouillage de phase. Ce signal d'horloge H' dont les fronts des- cendants coïncident par exemple avec les transitionsdu signal modulé} alimente un diviseur de fréquence 58, élément du circuit de restitution d'horloges 59, qui délivre un signal d'horloge H de fréquence 1/T par di- vision de fréquence du signal d'horloge H'. Le diviseur de fréquence 58 comprend de ma- nière classique une entrée de commande (non représen- tée) pour permettre une inversion de phase du signal d'horloge H afin que ses fronts montants coïncident avec le début des intervalles de bit du signal de don- nées SD. La phase exacte du signal d'horloge H est res- tituée avec précision en considérant les distances entre deux transition successives et en détectant les distances égales à 4T (figure li) ou à 5T pour les mots de synchronisation. On sait que ces fronts sont liés à des transitions en milieu de l'intervalle de bit et apparaissent lorsqu'on a au moins cinq bits de valeur "1" consécutifs. L'appareil de démodulation comprend enfin un circuit de désérialisation 60 qui reçoit le signal modulé SM et le signal d'horloge H' et qui délivre deux signaux SO et S1 indiquant la présence ou l'absence de transitions respectivement en début ou en milieu d'in- tervalle de bit. Ces deux signaux sont appliqués avec le signal d'horloge H sur des entrées du convertisseur 62 qui délivre le signal de données SD codé à l'émis- sion. La figure 9 illustre un mode de réalisation du circuit de désérialisation et du convertisseur de l'appareil de démodulation. Le circuit de désérialisation 60 se compose de trois bascules de type D 64, 66 et 68 horlogées par Le signal d'horloge H' et formant un registre à décaLage, d'une porte OU-EXCLUSIF 70 dont Les entrées sont reliées aux sorties de données Q des bascules 64 et 66 et d'une porte OU-EXCLUSIF 72 dont les entrées sont reliées aux sorties de données Q des bascules 66 et 68. Les portes 70 et 72 délivrent les signaux S1 et S0 indiquant respectivement les transitions en milieu et en début d'intervalle de bit; ces signaux sont as- sociés au signal d'horloge H. Lorsqu'on connaît la position de deux transi- tions successives, le procédé de modulation utilisé permet dans tous les cas de décoder les bits compris entre le bit associé à la première transition (inclus) et le bit associé à la dernière transition (exclu) (cf figures 2a à 2f). Le convertisseur fonctionne en repé- rant la position de la première transition et en mesurant la distance qui sépare cette première transi- tion de la suivante. Le convertisseur 62 se divise en deux par- ties: - la première partie est constituée par un convertisseur élémentaire 74 qui s'intéresse à la posi- tion des transitions dans l'intervalle de bit, - la deuxième partie est constituée par un circuit 76 de transformation du train binaire qui sort du convertisseur pour le transformer en fonction de la distance entre les transitions. Le convertisseur élémentaire comprend une porte OU 78 recevant les signaux SO et S1 et délivrant un signal Sp indicateur de transitions, une bascule de type D 80 dont l'entrée de données D'1 est reliée à la sortie de la porte OU 78, une bascule J-K 82 dont les entrées J1 et K1 reçoivent respectivement les signaux S1 et SO, une bascule de type D 84 dont l'entrée de données D2 est reliée à la sortie de données Q1 de la bascule 82, et une porte ET 86 ayant une entrée inver- seuse reliée à La sortie Q'1 et une entrée non inver- seuse reliée à la sortie Q2' la sortie de cette porte ET 86 constituant La sortie de données du convertisseur élémentaire. Toutes Les bascuLes sont horLogées par le signal d'horLoge H. Le convertisseur élémentaire 74 fonctionne selon deux règles de base: Quand on a une transition (S = 1): - Le bit associé à la transition et les suivants pren- nent la valeur "1" si S1="1" et S0="0" (saut en milieu d'intervalle de bit) et La valeur "O" si S1="0" et S0="1" (saut en début d'intervalle de bit). - La valeur du bit qui précède le bit associé à la transition est mise à "O". Ces deux règles qui décrivent le fonctionne- ment du convertisseur élémentaire ne tiennent pas compte du décodage de trois séquences particulières dans L'ensemble des séquences possibles. Le convertis- seur élémentaire ne permet pas de décoder: ") Les séquences de plusieurs bits de valeur "1" consécutifs qui conduisent à une distance entre transitions de 3,5T ou 4T. P) Les séquences "1110" qui conduisent à une distance entre transitions de 3T. y) Les séquences "1110" qui conduisent à une distance entre transitions de 3,5T. Ces séquences sont prises en compte par le circuit de transformation. Revenons sur le convertisseur élémentaire. Son fonctionnement est le suivant. La sortie Q'1 indi- que si il y a eu une transition et la sortie Q1 donne La nature de cette transition. On a Q1="1" si Lors du front montant de l'horloge H on avait S1="1" et So=Ot, et Q1="O" si lors du front montant de l'horloge H on avait S1="0" et S0="1". Quand S1=S0="0", la sortie Q1 ne change pas d'état lors des changements d'états de L'horloge H. Le convertisseur élémentaire force aussi La valeur du bit qui précède le bit associé à la transi- tion à "0" lorsqu'iL y a une transition et ne change pas sa valeur dans les autres cas. Nous avons alors en sortie de la porte ET 86 le signal Q' Q2 Le circuit de transformation 76 qui permet le décodage des séquences des cas "), A), et y) comprend les éléments suivants: un ensemble de trois bascules D 88, 90 et 92 disposées en série et formant un registre à décalage à 4 étages avec la bascule 80 du convertisseur élémen- taire. Les entrées de ces trois bascules sont notées respectivement D'2, D'3 et D'4 et les sorties Q'2, Q'3 et Q'4, trois ensembles en série composés chacun d'une porte OU 94, 98, 102 et d'une bascule de type D 96, 100, 104. La sortie de chaque porte OU est reliée à l'entrée de données D3, D4, D5 de la bascule associée; les sorties Q3 et Q4 des bascules 96 et 98 sont reliées respectivement à une entrée des portes OU 98 et 102; la sortie de la porte ET 86 (sortie du convertisseur élémentaire) est reliée à une entrée de la porte OU 94; la sortie Q5 de la bascule 104 délivre le signal de données SD démodulé sous forme NRZ, un ensemble de portes logiques: une porte ET 106 dont deux entrées inverseuses sont reliées aux sorties Q'2 et Q'3 et une entrée nor inverseuse à la sortie Q'1; une porte ET 108 dont les entrées sont reliées aux sorties Q4 et Q'4; une porte ET 110 dont une entrée inverseuse est reliée à la sortie Q4 et une entrée non inverseuse à la sortie Q'4; une porte ET 112 dont les entrées sont reliées aux sorties des por- tes ET 106 et 110; une porte ET 114 dont une entrée inverseuse est reliée à la sortie Q1 et l'une entree non inverseuse à La sortie de la porte ET 112; et une porte ET 116 dont une entrée inverseuse est reliée à la sortie de la porte ET108 et une entrée non inverseuse à la sortie de laporteET106; les sorties des portes ET 116, 112 et 114 étant appliquées respectivement sur une entrée des portes OU 94, 98 et 102. Le circuit de transformation force à la va- leur "1" certains bits de valeur "0" qui sortent du convertisseur élémentaire lors de l'apparition des trois cas précédemment décrits: o) Lors de l'apparition d'une distance 3,5T ou 4T entre front, la valeur du bit précédent la der- nière transition est maintenue à "1" si le changement d'état précédent du code était une transition en milieu de l'intervalle bit. P) Lors de l'apparition d'une séquence de longueur 3T associée à des transitions en début de l'intervalle de bit, les trois bits associés à la sé- quence sont forcés à la valeur "1". y) Lors de l'apparition d'une séquence de longueur 3,5T associé à une transition en début de l'intervalle de bit pour le premier bit de la séquence, les deuxième et troisième bitsde la séquencesont forcés à la valeur "1". Le circuit de transformation du train binaire délivré par le convertisseur élémentaire tient compte des sorties Q'1 à Q'4 et Q1 à Q5 des différentes bascu- les. Il associe aux-trois cas particuliers précédemment décrits trois transformations du train binaire. Il faut d'abord identifier ces trois cas et ensuite agir sur les entrées D3, D4 et D5 du registre à décalage formé par les bascules 96, 100, 104. Ces cas sont identifiés de la manière suivan- te: a) un mot de code de Longueur 3,5T ou 4T dont la première transition est en milieu d'intervalle de bit correspond à l'état Q'1="1" et Q'I'3= '4="0" Cette condition permet à elle seule d'identifier les paliers de longueur 3,5T et 4T dont la première transi- tion arrive en milieu de l'intervalle de bit. A) un mot de code de longueur 3T dont la première transition arrive en début d'intervalle de bit correspond à L'état Q 1=Q 4=1 l, Q 2 Q 3 et Q1 Q4 = . y) un mot de code de longueur 3,5T dont la première transition arrive en début d'intervalle de bit correspond à l'état: Q' 1=Q'4= "1", Q' 2=Q 3 "0", 1 =1 et Q ="O" L'identification étant réalisée, la modifi- cation du train binaire par forçage à la valeur "1" des entrées D3, D4 et D5 se fait comme suit: a) l'entrée D3 est égale à "1" si Q'1I"" et Q2="1" (Condition de fonctionnement du convertisseur élémentaire). Le circuit de transformation va forcer D3 à la valeur "1" dans les cas a) À) et y) décrits précé- demment. On a alors W. Q Q' ="1" dans le cas oc) et Q'. Q'1.-4=" 1" dans les cas p) et y) 4 -'3' 'e 2 QI 1'Q= L'ensemble des conditions se résume par l'équation logique: D3 =. + 2.Q'73'.Q'I + Q.Q'4.Q' 2Q' 'Q' D3 Q 1-Q2 Q 4 3 2 Q 4 4 3' Q 1 ou D3 1Q2 QI4 3 * 1 4 i il 1 ' 21 b) l'entrée D4 du convertisseur prend la va- l.eur Q3 dans le cas général. Le circuit de transforma- tion force D4 à la valeur "1" dans les cas P) et y), c'est-à-dire lorsque: Q' Q'U Q''Q4 = "1". 4' 3' ' 14 L'ensemble des conditions se résume par l'équation logique: D4 = Q3 + Q4'Q4'Q 3' 2Q 1' c) l'entrée D5 du convertisseur prend la valeur Q4 dans le cas général. Le circuit de transfor- mation force D5 à la valeur "1" dans le cas A), c'est- à-dire lorsque: 4 4 3 2 1 i L'ensemble des conditions se résume par l'équation logique: D5 = Q4 Q4.Q'4 Y Ces équations logiques sont matérialisées par les portes 94 à 114. Notons enfin que le circuit de transformation du train binaire décrit permet de tenir compte de l'introduction du mot de synchronisation décrit en ré- férence à la figure 6. L'invention a été décrite en référence à des modes particuliers de réalisation. Il est bien entendu que l'invention n'est pas limitée à ces modes particu- liers de réalisation mais en couvre au contraire tous les modes de réalisation analogues faits dans le même esprit. REVENDICATIONS 1. Procédé de modulation en bande de base d'un signal de données composé d'une succession de bits à une cadence T, le signal modulé comprenant une suite d'intervalles de bits à la cadence T, procédé dans le- quel on marque normalement un bit du premier état Logique,- noté "O", par une transition en-début d'un intervalle de bit et un bit du second état logique, noté "1", par une transition en milieu d'un intervalle de bit, ledit procédé étant caractérisé en ce que: a) on marque un bit de valeur "O" s'il suit un bit non marqué de valeur "0" ou une séquence de trois bits consécutifs non marqués de valeur "1", b) on marque un bit de valeur "1"' s'il suit un bit de valeur "O" ou une séquence de trois bits consécutifs non marqués de valeur "1", c) par exception aux règles précédentes, dans le cas o ces règles conduisent à marquer le premier bit d'une séquence, dite séquence particulière, compo- sée de trois bits de valeur "1" suivis d'un bit de valeur "O", on code cette séquence particulière de la manière suivante; cl) si le bit précédent ladite séquence par- ticulière est un bit marqué de valeur "0", seul le troisième bit de valeur "1" de ladite séquence particu- Lière est marqué et il l'est par une transition en milieu d'intervalle de bit, c2) dans les autres cas, on marque le premier bit de valeur "1" et le bit de valeur "0" de ladite séquence particulière chacun par une transition en début d'intervalle de bit. 2. Appareil de modulation pour la mise en oeuvre du procédé selon la revendication 1, comprenant un générateur d'horloges (2) délivrant un signal d'hor- loge H de période T et un signal d'horLoge H' de pério- de T/2, lesdits signaux d'horloges étant synchronisés; un convertisseur (4) alimenté par le signal de données binaires SD et recevant le signal d'horloge H, ledit convertisseur délivrant deux singaux binaires dot d1 notant respectivement les transitions en début et en milieu d'intervalle de bit; et un circuit de sériali- sation (6) recevant les signaux do, d1 et les signaux d'horloge H et H' et délivrant le signal modulé SM, ledit appareil étant caractérisé en ce que le conver- tisseur (4) comprend: - un convertisseur élémentaire comprenant un moyen de détection pour détecter et différencier les bits de valeur "0" marqués et non marqués, et un moyen de codage pour coder le bit du signal de données sui- vant un bit de valeur "0" détecté par le moyen de dé- tection, ledit moyen de codage étant apte à coder ledit bit conformément au procédé, - un circuit de transformation pour transfor- mer la valeur d'un bit de valeur "1" en valeur "0", avant le codage dudit bit, lorsque l'une des conditions suivantes est réalisée: a) ledit bit est le quatrième bit d'une sé- quence de quatre bits de valeur "1" dont seul le pre- mier est marqué, b) ledit bit est le deuxième bit de la sé- quence particulière et cette séquence suit un bit mar- qué de valeur "0", c) ledit bit est le troisième bit de la sé- quence particulière et cette séquence suit un bit non marqué de valeur "0". 3. Appareil selon la revendication 2, carac- térisé en ce que le convertisseur élémentaire comprend: - un registre à décalage composé de cinq bascules bistables en série (8, 10, 12, 14, 16) la première bascule recevant le signal de données SD, -- une bascule bistable (18) et au moins une porte logique (20), agencés pour que ladite bascule indique, par un premier état logique, la présence d'un bit marqué de valeur "0" dans la dernière bascule (16) du registre à décalage et, par l'autre état logique, la présence d'un bit non marqué de valeur "0" dans cette bascule, - un ensemble de portes logiques (22, 30) pour combiner les signaux délivrés par les six bascules pour produire les signaux de transition do, d1. 4. Appareil selon la revendication 3, carac- térisé en ce que le circuit de transformation comprend un ensemble de portes logiques (32, 40) pour forcer les entrées des deuxième, troisième et quatrième bascules (10, 12, 14) du registre à décalage à la valeur "1" lorsque les conditions de transformation sont réunies. 5. Appareil selon l'une quelconque des reven- dications 2 à 4, caractérisé en ce qu'il comprend en outre un moyen (50, 52) d'insertion d'un mot de synchronisation dans le signal modulé. 6. Appareil selon la revendication 5, carac- térisé en ce que le mot de synchronisation a une lon- gueur de six intervalles de bit, ce mot étant codé par deux transitions qui sont situées en milieu des premier et sixième intervalles de bit. 7. Appareil de démodulation pour produire un signal de données à partir d'un signal modulé reçu obtenu selon le procédé de la revendication 1, ledit appareil comprenant un circuit de restitution d'horlo- ges (59) recevant le signal modulé et produisant un signal d'horloge H de période T dont, les fronts mon- tants coïncident avec le début des intervalles de bit, et un signal d'horloge H' de période T/2 synchronisé sur le signal d'horloge H; un circuit de désériatisa- tion (60) recevant te signal d'horloge H et le signal modulé et délivrant un signal S0 indiquant La présence d'une transition en début d'un intervalle de bit et un signal S1 indiquant une transition en miLieu d'un in- tervaLLe de bit; et un convertisseur (62) recevant Les signaux délivrés par te circuit de désériaLisation et Le signal d'horloge H et produisant te signal de don- nées binaires, Ledit appareiL étant caractérisé en ce que Ledit convertisseur comprend: - un convertisseur élémentaire (74) pour dé- Livrer un bit de vaLeur "0" lorsque le signal S0 indi- que une transition en début d'intervalle de bit et un bit de valeur "1" Lorsque le signal S1 indique une transition en milieu d'intervalte de bitLet pour forcer à La vaLeur "0" chaque bit de donnée qui précède un bit marqué, - un circuit de transformation (76) pour transformer L'état d'un bit de valeur "0", délivré par Le convertisseur élémentaire, en un bit de valeur "1" lorsque L'une des conditions suivantes est réalisée: ") dans un-signal modulé dont l'interfront est égaL à 3,5T ou 4T, dans LequeL ledit bit précède le bit associé à la transition finale de L'interfront et la transition initiale de l'interfront est en milieu de l'intervaLLe de bit, ledit bit est forcé à la valeur 1IiI P) dans un signal modulé dont l'interfront est égaL à 3T et dont La transition initiale est en début de L'intervalle de bit, Les trois bits associés à cet interfront sont forcés à la valeur "1", y) dans un signal modulé dont l'interfront est égal à 3,5T et dont La transition initiale est en début de l'intervalle de bit, les deux bits associés aux intervaLles de bits consécutifs audit intervaLle de bit sont forcés à La valeur "1". 8. Appareil selon la revendication 7, carac- térisé en ce que le convertisseur élémentaire comp- rend: - une bascule J-K (82) recevant respective- ment sur ses entrées J et K les signaux S1 et So, - une bascule bistable (84) dont l'entrée de données est reliée à la sortie de la bascule J-K, - une autre bascule bistable (80) dont l'en- trée de données reçoit un signal de transition SF délivré par une porte OU 78 recevant les signaux S0 et S 1, - une porte ET (86) dont une entrée non inverseuse est reliée à la sortie de ladite bascule et dont une entrée inverseuse est reliée à la sortie de ladite autre bascule, la sortie de cette porte consti- tuant la sortie du convertisseur élémentaire. 9. Appareil selon la revendication 8, carac- térisé en ce que le circuit de transformation com- prend: - un ensemble de trois bascules bistables (88, 90, 92) formant un premier registre à décalage à 4 étages avec ladite autre bascule (80) du convertisseur élémentaire, - un ensemble de trois bascules bistables (96, 100, 104) formant un second registre à décalage à 4 étages avec ladite bascule (84) du convertisseur élé- mentaire, - un ensemble de portes logiques pour combi- ner les signaux déLivrés par le premier registre à décalage pour forcer une ou plusieurs entrées des bas- cules du second registre à décalage à la valeur "1" lorsque les conditions de transformation sont réunies.