FR 2594553 A1 19870821 FR 8515340 A 19851016 I La présente invention concerne les cir- cuits intégrés réalisés en technologie MOS.. On sait que, bien souvent, les circuits intégrés sont munis d'une broche de test qui, par son activation, permet de placer le circuit intégré dans une configuration de test. intégrée L'invention a pour but de fournir une in- tAintégre.e terface/connectée entre la broche de test et le circuit intégré et permettant de garantir une haute immunité contre les fausses manoeuvres, c'est-à-dire d'éviter que le mode de test puisse intervenir par une connexion acci- dentelle de la broche de test avec les broches avoisinantes du circuit intégré. L'invention vise également à fournir une telle interface qui soit fiable, ne nécessite qu'une quantité minimale de composants pour sa réalisation, et présente une faible consommation. L'invention a donc pour objet une inter- face de test pour circuit intégré du type MOS comprenant au moins une borne d'entrée de commande de fonction, une borne d'entrée de commande de test et une borne de sortie de test, caractérisée en ce que l'interface comprend un circuit parallèle en tête-b@che des trajets source-drain de deux transistors MOS de types de conductivité opposés, ce circuit parallèle étant connecté entre une ligne de tension d'alimentation.du circuit intégré et un point de potentiel qui est connecté à une source de courant sensi- blement constant, la grille du premier transistor étant reliée à ladite borne d'entrée de commande de test, tandis que la grille du second transistor est reliée audit point de potentiel, et en ce que l'interface comporte en outre des moyens de détection capables, en réponse à une variation de la tension sur ledit point de potentiel due à l'application d'une tension à ladite borne d'entrée de test supérieure à ladite tension d'alimentation, de four- nir une transition logique sur ladite borne de sortie de test, Une interface répondant à ces caractéris- tiques présente l'avantage de nécessiter un niveau logique de commande du mode de test qui est supérieur au niveau de la tension d'alimentation maximale du circuit, ce qui élimine donc tout risque de fausses manoeuvres.Par ail- leurs, le comportement de cette interface est régi dans une large mesure par les dimensi /tescomposants de fravure de sorte que son fonctionnement dépend de la précision/ avec laquelle le circuit peut être réalisé. Or, cette précision est très élevée dans l'état actuel de la tech- nologie MOS. L'invention sera mieux comprise à l'aide de la description qui va suivre de deux exemples de réa- lisation, en faisant référencé aux dessins annexés donnés uniquement à titre d'exemple sur lesquels: La figure 1 est un schéma de principe mon- trant comment l'interface de test suivant l'invention est incorporée dans un circuit intégré; La figure 2 est une courbe de l'état des sorties du circuit de la figure 1 en fonction de la tension VE appliquée à sa borne d'entrée; La figure 3 est un schéma détaillé d'un premier exemple de réalisation de l'interface de test suivant 1' invention; La figure 4A est une représentation sché- matique d'un transistor MOS illustrant la définition de son facteur de forme; La figure 4B est une courbe caractéristique du courant de drain Id en fonction de la tension drain/ source Vds d'un transistor MOS à connexion grille-drain commune; La figure 5 représente trois courbes de tensions apparaissant dans le circuit de la figure 3 au cours d'une transition l'amenant dans la configuration de test; et La figure 6 montre un schéma partiel d'un autre exemple de réalisation de l'invention. La figure 1 représente le schéma général d'un circuit intégré pourvu d'une interface de test 1 sui- vant l'invention. Cette interface 1 est connectée à une borne 2 en parallèle avec un étage 3 d'entrée fonctionnelle normale du circuit intégré. L'étage 3 constitué par un inverseur pré- sente une sortie fonctionnelle 4 connectée à d'autres par- ties (non représentées) du circuit intégré. La sortie de l'in- terface 1 peut être connectée à une borne de sortie de test 5 et pilote le passage en mode de test des parties fonctionnel- les internes du circuit intégré. Le circuit intégré est dési- gné dans son ensemble par la référence 6. La borne d'entrée 2 sert à la fois à acti- ver l'étage d'entrée fonctionnelle 3 et à placer le circuit intégré 6 dans sa configuration de test. Ainsi, l'inventiOn permet, au moyen de la même borne 2, d'appliquer sélec- tivement un signal fonctionnel et un signal de test au circuit intégré 6. Il est à noter toutefois que l'on pourrait éventuellement prévoir des bornes d'entrée de test et d'en- trée fonctionnelle distinctes. La figure 2 montre comment l'activation des sorties 4 et 5 peut Otre sélectionnée grâce à la présence de l'interface 1. Pour une certaine tension d'entrée VE appli- quée A la borne 2, c'est-à-dire une tension Vseuil égale à la tension de basculement de l'inverseur 3, il apparatt une transition à la sortie fonctionnelle 4 qui peut être convenablement interprétée comme une commande quelconque du circuit intégré 6. Si, par contre, l'on applique à l'entrée 2 une tension Vtest, supérieure à la tension d'alimentation Vcc du circuit, il apparatt une transition à la sortie de test 5 permettant de placer le circuit intégré 6 dans sa confi- guration de test. Bien entendu, dans ce cas, le niveau logique de la sortie 4 ne varie pas. La figure 2 montre la transition de l'étage 3 en trait plein, et la transition de l'interface 1 en traits pointillés. La figure 3 représente un schéma plus dé- taillé de l'interface de test 1 réalisée en technologie CMOS. L'entrée 2 qui est supposée être à la tension V1 est reliée à la grille d'un premier transistor M qui, dans cet exemple, est du type canal N à enrichissement. La source de ce transistor est reliée à un point de poten- tiel 7 dont la tension sera appelée V2 par la suite. Le drain du transistor M1 est connecté à une ligne 8 à laquelle est appliquée la tension d'alimentation +Vcc. Le transistor M1 coopère avec un autre tran- sistor M2 de type de conductivité opposée, ici donc canal P A enrichissement. La grille du transistor M2 est reliée au point de potentiel 7, sa source est connectée à la ligne 8 et son drain, également au point de potentiel 7. Les traJets drain-source des transistors m et M2 forment donc un circuit parallèle tOte-bOcheo Un troisième transistor M3 monté en montage- miroir par rapport au transistor M2 est à canal P, à en- richissement, c'est-à-dire de même type de conductivité que le transistor M2. La grille du transistor M3 est connectée au point de potentiel 7, sa source à la ligne 8 et son drain à un point de potentiel 9 qui est supposé être à la tension V3. Une source de courant 10 interne au cir- cuit intégré 6 fournit un courant Ibias à un montage- miroir de trois transistors M4, M5S, M6, tous du type de conductivité identique à celui du transistor M1. Ainsi, le drain du transistor M4 est connecté au point de poten- tiel 9t sa source est reliée à la masse et sa grille est reliée en commun aux grilles des transistorsM5 et M6, Les sources de ces derniers sont reliées à la masse. Le drain du transistor M5 est connecté au point de potentiel 7 et celui du transistor M6 est relié à la source de courant 10 et à sa propre grille. Le point de potentiel 9 est connecté par l'intermédiaire d'un inverseur 11 à la sortie 5 qui four- nit le signal logique de test. Enfin, une résistance RE reliée entre la grille du transistor M1 et la masse est destinée à ajuster l'impédance d'entrée du montage. Il est à noter que le choix d'une valeur faible pour cette résistance permet d'éviter toute transition vers le mode de test lorsque la broche 5 n'est pas connectée. Le fonctionnement de cette interface est le suivant: Le courant Ibias 10 est recopié dans les transistors M5 et M4 sous la même forme que dans le tran- sistor M6 grâce au montage-miroir de ces trois transis- tors. Dans les transistors M4 et M5 s'écoule un courant qui dépend du facteur de forme Kf des transistors en ques- tion. La définition de ce facteur de forme apparait sur la figure 4A; il est égal au quotient de la largeur par Kf L la loyougr de la grille: Kf Par conséquent Kf(M6) Kf(M6) ibias Kf(M5). Kf(M4) Ib1 En d'autres termes, les transistors M4 et M5 ont sensiblement le même facteur de forme Kf(M4) # Kf(M5). Comme le courant Ibias est de valeur constante, il en résulte un courant Ibl également constant circulant dans le transistor M5. Tant que le transistor M1 n'est pas conduc- teur, parce qu'une tension insuffisante est appliquée à sa grille, ce courant Ibl traverse en totalité le transistor MOS à canal P enrichi M2. Ce transistor a sa grille reliée à son drain de sorte que la forme de sa caractéristique Id =f(Vds) (Figure 4B) est approximativement celle d'une diode. Le courant Ib1 impose donc aux bornes du transistor M2 une chute de tension VDS(M2) VTp, VDS étant la ten- sion drain-source et VTp étant la tension de seuil d'un transistor MOS à canal P. Il en résulte que la tension V2 au point de potentiel 7 est égale à Vcc - VDS(2) 0 Vcc - VTPP soit une tension très proche de la tension d'alimentation Vcc. Les transistors M2 et M3 étant reliés en miroir de courant, un courant IM3 tend à être établi dans le transistor M3 de la forme: IM3 - Ibi YMÀ Kf(M2) Si les transistors sont dimensionnés de fa- çon que: Kf(M3) 1 alors IM3 > 'b Compte tenu de la caractéristique Id = f(VDS) du transistor M3 et de la valeur de la tension V2, ce der- nier se trouve dans la zone linéaire de sa caractéris- tique courant-tension. Comme le rapport Kf(M3) est choisi nettement supérieur à 1 et que le courant IM3 dans le transistor M3 est égal au courant Ib2 dans le transistor M4, ces deux transistors étant connectés en série, le transistor M3 tend à imposer dans le transistor M4 un courant supérieur à celui qui lui est assigné en raison de son montage- miroir avec les transistors M5 et M6. De ce fait, le transistor M4 fonctionne alors dans la zone de saturation de sa caractéristique Id = f(VDS) et un état d'équilibre est atteint pour un courant Ib2 traversant les transistors M3 et M4 qui est proche de Iblo La ten- sion V3 établie au point de potentiel 9 est donc alors proche de la tension d'alimentation Vcc. En choisissant un seuil de basculement de l'inverseur 11 (Vcc/2) qui est proche de la moitié de la tension d'alimentation, cet inverseur délivre ainsi un niveau logique 0 à sa sortie. Cette situation se présente tant que la tension V1 appliquée à la grille du transistor M reste inférieure ou égale à la tension d'alimenta- tion Vcc. (Partie gauche des courbes de la Figure 5). Le substrat ou caisson du transistor M1 est connecté à la masse (connexion 12 sur la Figure 3). Sa source est reliée au potentiel du point 7 qui, comme on vient de le voir, est très proche de la tension d'ali- mentation Vcc: V2 Vcc -VTP (avec par exemple VTp = 0,7 V pour Vcc = 5 V) La tension de seuil du transistor M1 est donc égale à V TN = VTN +'(! V2 + 0 - v),avec: - VTN: tension de seuil d'un transistor MOS à canal N; - Y: coefficient d'effet substrat situé entre 0,2 et 0,8 et typiquement 0,5; 0: constante liée A la technologie de fabrication CMOS et égale à environ 0,6 V pour les technologies actuelles. Le seuil de conduction du transistor M1 se trouve donc placé à VE = V2 + VtTN d'o- il résulte: VE V - VTp+ VTN 4 (V -- +) soit VE = Vcc + VTN pour VTp # VTN et ( v2 + - VT= AVTN Ainsi, tant que la tension sur la grille du transistor M1 reste inférieure ou égale à Vcc, l'état d'équilibre décrit ci-dessus est conservé. La tension sur la borne 2 peut donc évoluer dans cette plage pour la commande fonctionnelle du circuit intégré sans qu'il y ait risque que celui-ci soit placé dans la configuration de test. On va maintenant examiner le cas o la borne 2 reçoit une tension supérieure à la tension d'ali- mentation Vcc (partie droite des courbes de la Figure 5). Dans ce cas, le transistor M1 devient conducteur et dérive une partie du courant Ibl traversant le transistor M2. Cet abaissement du courant traversant le transistor M2 provoque grâce à la structure miroir une diminution du courant traversant le transistor M3. Simultanément la tension V2 au point de potentiel 7 monte progressivement vers la tension Vcc ce qui provoque une diminution de la tension grille-source du transistor M3 qui passe donc de sa zone linéaire à sa zone saturée. Comme les trajets drain-source des transis- tors M3 et M4 sont reliés en série, c'est le transistor M3 et non plus la structure miroir des transistors M4, M5, M6 qui impose le courant dans le transistor M4. La tension grille-source VGs du transistor M4 n'étant pas modifiée, la diminution du courant Ib2 qui le traverse provoque sa désaturation. Le transistor M4 passe donc dans la zone linéaire de sa caractéristique Id = f(VDs) et sa tension VDS (drain-source) chute, c'està-dire que la tension V3 descend vers le potentiel de la masse comme représenté à la figure 5. Ainsi, pour un courant d'une valeur suffi- sante dérivé par le transistor M en provenance du tran- sistor M5, la tension au point de potentiel V3 devient inférieure au seuil de basculement Vc /2 de l'inverseur 11, cc ce qui fait passer la sortie 5 de l'interface de son niveau logique O à son niveau logique 1 ainsi que le montre la figure 5. La valeur maximale de la tension de seuil pour laquelle l'interface bascule est déterminée par la tension maximale admissible sur la grille du transistor Mi, tension maximale que l'on peut par ailleurs choisir en adap- tant le facteur de forme du transistor en conséquence. La figure 6 représente une variante de l'in- terface suivant l'invention utilisable au cas o le cir- cuit intégré 6 ne comporte pas lui-même une source de courant 10. On voit qu'il suffit alors de connecter en- semble la grille et le drain du transistor M5, le transis- tor M6 pouvant alors être omis. Le courant Ibi ne sera plus alors rigoureusement constant, mais cela ne modifie pas le principe de fonctionnement de l'interface 1. Un avantage indéniable de l'interface de test décrite est qu'elle ne nécessite pas l'adjonction d'une broche d'entrée de test spécifique au circuit in- tégré qui l'incorpore puisque cette interface peut être connectée en parallèle avec un étage d'entrée fonctionnel- le normale de ce circuit (Figure 1). En effet, le seuil de cet étage d'entrée fonctionnelle normale se trouve situé entre zéro et le poten- tiel d'alimentation Vcc du circuit intégré. Pour cette gamme de potentiel d'entrée, l'interface de test est inacti- ve et ne perturbe pas le fonctionnement du circuit intégré. En portant la tension d'entrée VE à la borne 2 au-delà de la tension d'alimentation Vc:, on procède à l'activation de l'interface de test sans modification du niveau lo- gique de l'étage d'entrée 3. On remarquera que les deux états que peut prendre l'interface dépendent en grande partie des fac- teurs de forme des transistors MOS utilisés, c'est-à-dire essentiellement du dimensionnement des grilles qui peuvent être réalisées avec une très haute précision. On peut donc facilement maîtriser le comportement de l'interface. On notera également que, bien que le circuit que l'on vient de décrire est destiné à ftre réalisé en technologie CMOS, l'invention n'est limitée ni à cette tech- nologie spécifique ni d'ailleurs aux types de conductivité spécifique des transistors décrits. REVENDICATIONS 1. Interface de test pour circuit intégré du type MOS comprenant au moins une borne d'entrée de commande de fonction, une borne d'entrée de commande de test et une borne de sortie de test, caractérisée en ce que l'interface (1) comprend un circuit parallèle en t@te- boche des trajets source-drain de deux transistors MOS (M1, M2) de types de conductivité opposés, ce circuit parallèle étant connecté entre une ligne (8) de tension d'alimentation (Vcc) du circuit intégré (6) et un point de potentiel (7) qui est connecté A une source de courant sensiblement constant (M5, M6, 10; M5), la grille du premier transistor (M1) étant reliée à ladite borne d'entrée de commande de test (2), tandis que la grille du second transistor (M2) est reliée audit point de potentiel (7), et en ce que l'interface (1) comporte en outre des moyens de détection (M3, M4, 9, 11) capables, enréponse à une variation de la tension sur ledit point de potentiel (7) due à l'application d'une tension à ladite borne d'entrée de test (2) supérieure à ladite tension d'ali- mentation (V ce), de fournir une transition logique sur ladite borne de sortie de test (5). 2. Interface de test suivant la revendica- tion 1, caractérisée en ce que ledit premier transistor (M1) est à canal (N) enrichi, sa source étant reliée audit point de potentiel (7), tandis que la source du second transistor (M2) à canal (P) enrichi est reliée à ladite ligne (8) de tension d'alimentation. 3. Interface de test suivant l'une quel- conque des revendications 1 et 2, caractérisée en ce que ladite borne d'entrée de commande de test (2) est confon- due avec ladite borne d'entrée de commande de fonction du circuit intégré (6). 4. Interface suivant l'une quelconque des revendications 1 à 3, caractérisée en ce que ladite borne d'entrée de commande de test (2) est connectée à la masse par l'intermédiaire d'une résistance (RE) d'adaptation d'im- pédance d'entréee 5. Interface suivant l'une quelconque des revendications précédentes, caractérisée en ce que ladite source de courant sensiblement constant comporte un troisiè- me transistor (M5) relié par son trajet drain-source entre ledit point de potentiel (7) et la masse et de type de conductivité opposé à celui dudit second transistor (M2). 6. Interface suivant la revendication 5, caractérisée en ce que la grille dudit troisième transis- tor (M5) est reliée audit point de potentiel (7; figure 6). 7..Interface suivant la revendication 5, caractérisée en ce que la grille dudit troisième transis- tor (M5) est connectée à la grille et au drain d'un qua- trième transistor (M6) selon un montage à miroir de cou- rant, ce quatrième transistor étant connecté à une source de courant (10) o 8. Interface suivant la revendication 7, caractérisée en ce que la source de courant (10) fait partie du circuit intégré (6). 9. Interface suivant l'une quelconque des revendications 5 A 8, caractérisée en ce que lesdits moyens de détection comprennent le montage en série des trajets drainsource d'un cinquième (M3) et d'un sixième (M4) transistors ayant des types de conductivité opposés, dont le point commun de connexion (9) est relié à ladite borne de sortie de test (5), et dont les bornes d'extré- mité sont reliées respectivement à ladite ligne (8) de tension d'alimentation et la masse, et en ce que les cinquième (M3) et sixième (M4) transistors sont agencés pour former un miroir de courant respectivement avec le second (M2) et le troisième transistor (M5), la grille du cinquième transistor (M3) étant connectée audit point de potentiel (7), tandis que la grille du sixième transis- tor (M4) est connectée à celle du troisième transistor (M5). 10. Interface suivant la revendication 9, caractérisée en ce que les facteurs de forme (Kf(M2) et Kf(M3))du second (M2) et du cinquième transistor (M3) sont choisis de manière à satisfaire la relation K^(M3) Kf(M2) Kf (M3) le rapport - étant de préférence sensiblement Kf(M2) supérieur à 1. 11. Interface selon la revendication 10, caractérisée en ce que les troisième (M5) et sixième (M4) transistors ont sensiblement le même facteur de forme: Kf(M5) Kf(M4).