FR 2593340 A1 19870724 FR 8600634 A 19860117 Procédé et équipements de multiplexage et démultiplexage pour mesurer la qualité et localiser des défauts dans des voies numériques multiplexées La présente invention concerne d'une manière générale un contr5le de qualité de voies numériques convoyant des signaux numériques plésiochrones composants à travers une liaison numérique multiplex ayant en entree un équipement de multiplexage synchronisant par justification et multiplexant à division du temps les signaux plêisochrones en un signal résultant, et en sortie, un équipement de démultiplexage effectuant des opérations réciproques aux précédentes. Le contrôle de qualité est destiné à surveiller les voies en vue de générer des alarmes notamment, et à localiser des défauts de fonctionnement de circuits dans les équipements. On connait des équipements de surveillance cyclique chargés de contrôler le fonctionnement d'un équipement de multiplexage ou de démultiplexage. Comme décrit dans le paragraphe 3 de l'article de PORTEJOIE et al., intitulé "EQUIPEMENT DE MULTIPLEXAGE NUMERIQUE TNM 2-4 ET EQUIPEMENTS DE SURVEILLANCE ASSOCIES", publié dans CABLES & TRANSMISSION, No.2, avril 1978, pages 246 à 277, un équipement de surveillance d'un équipement de multiplexage ou de démultiplexage compare cycliquement les signaux plésiochrones entrants ou sortants avec des signaux plésiochrones obtenus par démultiplexage du signal résultant sortant ou entrant dans un équipement de démultiplexage auxiliaire. Ces comparaisons bit à bit permettent de vérifier que l'information relative à un signal composant n'est pas dégradée au cours des transformations, synchronisation et justification et multiplexage, ou désynchronisation et déjustification et démultiplexage, qu'elle subit dans l'équipement. Cependant, la mise en oeuvre des comparaisons bit à bit entre deux signaux composants analogues, l'un entrant ou sortant et l'autre regénéré par l'é 'uipement de démultiplexage auxiliaire nécessite des circuits omplexes et coûteux. En outre, un tel équipement de démultip xage auxiliaire est nécessaire à chacune des extrémités d'une liaison multiplex numérique. 2 - La présente invention vise à mesurer la qualité de voies numériques traversant des équipements de multiplexage et démultiplexage en localisant le contrôle de la qualité uniquement dans l'équipement de démultiplexage afin de réduire le coût de la surveillance des voies, et en ne modifiant pas l'organisation des différentes opérations dans les équipements et plus précisément, la configuration de trame dans le signal résultant et le débit de celui-ci afin que les équipements de multiplexage et démultiplexage soient transparents aux informations convoyées par les voies numériques. A ces fins, un procédé pour mesurer la qualité de voies numériques entre un équipement de multiplexage et un équipement de démultiplexage, les voies étant assignées respectivement à des signaux numériques plésiochrones entrant dans l'équipement de multiplexage pour y être synchronisés en des signaux justifiés qui sont multiplexés en un signal résultant, le signal résultant entrant dans l'équipement de démultiplexage pour y être démultiplexé en des signaux justifiés qui sont désynchronisés en des signaux numériques plésiochrones sortants, est caractérisé en ce que dans l'équipement de multiplexage, une caractéristique prédéterminée de chaque signal plésiochrone entrant est établie à chaque instant de justification pour être transmise sous la forme d'un bit de justification dans le signal justifié respectif, et en ce que dans l'équipement de démultiplexage, le bit de justification dans le signal justifié respectif est prélevé et simultanément la caractéristique prédéterminée du signal plésiochrone sortant est établie à un instant de déjustification, et le bit de justification prélevé et la caractéristique prédéterminée établie sont comparés pour mesurer la qualité de la voie respective. De préférence, la caractéristique prédéterminée est la parité du signal plésiochrone entre deux instants de justification ou de déjustification successifs. Un équipement de multiplexage pour la mise en oeuvre du procédé selon l'invention, comprenant plusieurs moyens pour synchroniser respectivement lesdits signaux plésiochrones entrants en les signaux justifiés synchronisés et des moyens pour multiplexer les signaux justifiés en le signal résultant, est -3 caractérisé en ce qu'à chacun des moyens pour synchroniser sont associés des moyens pour établir la caractéristique prédéterminée du signal entrant respectif en réponse à un signal de commande de justification délivré par les moyens pour synchroniser, et des moyens pour insérer un bit de justification dépendant de ladite caractéristique dans le signal synchronisé respectif. Un équipement de démultiplexage recevant le signal résultant sortant de l'équipement de multiplexage selon l'invention, comprenant des moyens pour démultiplexer le signal résultant en des signaux justifiés synchrones et plusieurs moyens pour désynchroniser respectivement lesdits signaux justifiés synchrones en des signaux plésiochrones sortants, est caractérisé en ce qu'à chacun des moyens pour désynchroniser sont associés des moyens pour prélever un bit de justification dans le signal justifié respectif à désynchroniser en réponse à un signal de commande de déjustification délivré par les moyens pour désynchroniser, des moyens commandés par le signal de déjustification pour établir la caractéristique prédéterminée du signal plésiochrone sortant respectif simultanément au prélèvement du bit de justification, et des premiers moyens pour comparer la caractéristique prédéterminée du signal sortant respectif à la caractéristique prédéterminée du signal plésiochrone entrant respectif représentée par le bit de justification prélevé. Selon d'autres caractéristiques de l'invention, le contrôle de chacune des voies numériques est exploité notamment en vue de générer des alarmes à partir d'un signal d'erreur produit par les moyens pour comparer lorsque la caractéristique prédéterminée établie du signal sortant respectif - est différente de la caractéristique prédéterminée prélevée du signal entrant respectif. En particulier, ces signaux d'erreur peuvent servir à localiser des défauts de fonctionnement dans les moyens pour synchroniser, les moyens pour multiplexer, les moyens pour démultiplexer et les moyens pour désynchroniser. Dans ce cas, l'équipement de démultiplexage comporte des moyens pour localiser des défauts incluant des moyens supplémentaires pour démultiplexer le signal résultant en des signaux justifiés synchrones supplémentaires, des moyens de commutation pour sélectionner l'un - 4 des signaux justifiés supplémentaires, des moyens supplémentaires pour désynchroniser le signal justifié sélectionné, des moyens supplémentaires associés aux moyens supplémentaires pour désynchroniser pour prélever, établir et comparer analogues à ceux déjà définis et produisant un signal d'erreur supplémentaire, et des moyens de contr8le recevant tous les signaux d'erreurs pour comparer le signal d'erreur supplémentaire avec l'un des signaux d'erreur correspondant à la même voie que le signal justifié supplémentaire sélectionné. D'autres avantages et caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante de plusieurs réalisations préférées de l'invention en référence aux dessins annexes correspondants dans lesquels: - la Fig.1 est un blocdiagramme d'un équipement de multiplexage numérique selon l'invention, un circuit de synchronisation et un circuit d'indication de parité relatifs à l'un de signaux plésiochrones entrants étant montrés en détail; - la Fig.2 est un bloc-diagramme d'un équipement de démultiplexage numérique selon l'invention, un circuit de désynchronisation et un circuit de contrôle de parité relatifs à l'un de signaux plésiochrones sortants étant montrés en détail; - la Fig.3 est un diagramme temporel de signaux établis dans un circuit de contr6le de parité; et - la Fig.4 est un bloc- diagramme schématique d'une liaison numérique entre des équipements de multiplexage et démultiplexage selon l'invention, dotée de moyens inclus dans l'équipement de démultiplexage pour localiser des défauts de fonctionnement. En référence à la Fig.l, on rappelle le fonctionnement et la structure d'un équipement de multiplexage EM pour multiplexer N signaux composants numériques plésiochrones S1 à SN ayant un débit nominal faible do en un signal résultant SR ayant un débit élevé D > Nd0. Les signaux composants S1 à SN sont respectivement appliqués par des voies de transmission entrantes à des circuits de transcodage et de récupération de rythme 11 à IN, appelés également jonctions. Les circuits 11 à IN convertissent les signaux numriques en code de ligne en des signaux binaires B1 N BNet numériques en code de ligne en des signaux binaires B à B N et - 5- récupèrent des signaux d'horloge HI à HN. Le code en ligne peut être un code bipolaire, tel qu'un code à haute densité HDBn. Les signaux d'horloge H1 à HN ont des fréquences respectivement égales aux débits réels d1 à dN des signaux binaires reçus. Les débits réels varient dans des limites spécifiques de part et d'autre du débit nominal d en raison d'une indépendance d'horloges respectives établissant les signaux composants. Avant de procéder au multiplexage dans un circuit de multiplexage 3, appelé aussi organe général, les signaux plésiochrones B1 à BN sont synchronisés en des signaux composants justifiés SJ1 à SJN ayant un même débit dj = D/N dans des circuits de synchronisation identiques 21 à 2Nà appelés également organes de voie. Le débit dj est sensiblement supérieur au débit d0 et est tel que: dj = (l+E) do o E est un nombre plus petit que l'unité et choisi de manière que le débit dj soit toujours supérieur à tous les débits des signaux composants entrants d1 à dN. En pratique, l'élévation de débit de d0 à dj tient compte, d'une part d'une insertion systématique de bits d'un mot de verrouillage, de bits de service et de bits d'indication de justification en nombre prédéterminé par trame du signal résultant, et d'autre part, d'une insertion à la demande de bits de justification positive afin de combler par le haut la différence entre un débit constant et chaque débit de signal composant. Par exemple, chaque trame du signal résultant est partagée en plusieurs secteurs, en nombre égal à N par exemple, ayant un même nombre de bits. Le premier secteur comprend comme en-tête le mot de verrouillage de trame et les bits de service. Les secteurs suivants comprennent chacun, comme en-tête, N bits d'indication de justification respectivement associés aux signaux composants. Le dernier secteur comprend également N bits d'indication de justification puis N bits de justification respectivement associés aux signaux composants. Les autres bits dans chacun des secteurs sont des bits d'information des signaux composants qui sont multiplexés bit à bit. Un bit d'indication de justification associé à un signal composant est destiné à indiquer dans un équipement de - 6 - démultiplexage si un bit de justification occupant un emplacement prédéterminé dans la trame, ici au début du dernier secteur, a été inséré dans le signal justifié correspondant afin de combler la différence entre le débit réel du signal composant et le débit dj, ou n'a pas été inséré dans le signal justifié lorsque le débit du signal composant est égal au débit dj, au rapport constant près du nombre de bits d'information dans une trame à la somme de ce nombre et des bits insérés systématiquement. Lorsqu'une justification est demandée dans un signal composant, tous les bits d'indication de justification dans une trame associés au signal composant sont à un état prédéterminé, typiquement à l'état "1", et une déjustification dans l'équipement de démultiplexage a lieu lorsqu'un nombre prédéterminé de bits d'indication de justification à l'état "1" dans la trame est supérieur à un nombre prédéterminé, par exemple égal à 2 ou 3 d'indication de justification et de bits de justification 27. La mémoire tampon 21 sert à élever le débit d du signal n binaire entrant B reçu à une entrée 20, au débit dj du signal n n justifié SJ en ménageant dans ce dernier des intervalles ou trous n propres à être occupés, d'une part par les bits d'indication de justification BIJ et les bits de justification BJ qui sont n n insérés au moyen du circuit d'insertion 27, d'autre part par une partie, inversement proportionnelle à N, des bits de mot de verrouillage et des bits de service qui sont introduits au moyen du circuit de multiplexage 3. Dans la mémoire tampon 21, les cellules sont en parallèle pour mémoriser chacune un bit du signal B, et -7- comprennent chacune classiquement une bascule bistable d'écriture et une porte ET de lecture. Les bits du signal entrant B sont écrits successivement au n rythme d du signal d'horloge récupéré H dans les bascules des n n cellules de la mémoire 21 sous la commande du compteur 22. Le compteur de lecture 23 active les portes des cellules pour lire les bits écrits au rythme d'un signal d'horloge de commande en lecture CL qui est élaboré par une base de temps 31 incluse dans le circuit de multiplexage. La base de temps 31 contient une horloge locale à une fréquence égale ou multiple du débit D du signal binaire résultant BR en sortie du circuit de multiplexage 3 et établit par division en fréquence divers signaux de commande pour une conversion parallèle-série des signaux justifiés synchrones SJ1 à SJi en le signal résultant et pour une introduction du mot de verrouillage et de bits de service au début de chaque trame, et d'autres signaux utilisés pour insérer systématiquement les bits BIJ et 3 la demande les bits BJ. Ces autres derniers signaux sont n n le signal CL transmis aux circuits d'inhibition et aux circuits d'insertion dans tous les circuits de synchronisation 21 à 2N' des signaux d'autorisation de justification AJI à AJN appliqués respectivement aux circuits de demande de justification dans les circuits 21 à 2N et des signaux de positionnement des bits d'indication de justification PBIJ1 à PBIJN appliqués respectivement aux circuits d'insertion dans les circuits 21 à 2N. Le signal de commande en lecture CL est synchrone avec les signaux justifiés SJ1 à SJN et contient des trous correspondants aux bits d'insertion systématique. Dans le circuit de synchronisation 2n, le comparateur de phase n 24 compare en permanence les comptes des compteurs 22 et 23 et détecte une inégalité entre les comptes lorsqu'une impulsion d'horloge de lecture CL chevauche une impulsion d'horloge d'écriture Hn, c'est-à-dire lorsque le compte du compteur de lecture excède d'une unité celui du compteur d'écriture. Cette inégalité est traduite par un signal de demande de justification DJ délivré par le comparateur de phase 24 au circuit 25 et mise en mémoire dans ce dernier en attente du prochain signal d'autorisation de justification AJn. En effet, le signal AJ -8 - indique l'emplacement du bit BIJn dans le dernier secteur de la n trame et permet ainsi d'insérer, si demandé, un bit de justification à l'emplacement prédéterminé dans le signal binaire avec trous délivré en série par une sortie 211 de la mémoire 21 et appliqué au circuit 27, la sortie 211 étant reliée aux portes ET des cellules de la mémoire 21 à travers une porte OU. Ainsi, lorsqu'une demande de justification DJ est délivrée par le comparateur 24, le circuit de demande de justification 25 d'une part, commande, via une sortie 250, une insertion d'un bit de justification BJ dans le circuit d'insertion 27, d'autre part n commande, via une sortie 251, une inhibition d'une impulsion d'horloge dans le signal CL correspondant à l'emplacement du bit de justification à insérer BJn afin que le compteur de lecture 23 n relié au circuit 26 soit remis en phase avec le compteur d'écriture 22. A chaque trame, le circuit d'insertion 27 insert dans le signal binaire à la sortie 211 de la mémoire 2, systématiquement les bits d'indication de justification BIJn dans les trous correspondants en fonction du signal PBIJn, et à la demande, un bit de justification BJnen réponse au signal de commande de justification à la sortie 250 pour former le signal justifié SJn. Comme déjà dit, selon la technique antérieure, le circuit 27 insére au moyen de bascules bistables et portes logiques des bits d'indication de justification à l'état "1" et des bits de justification qui sont des recopies respectives des bits d'information immédiatement précédants dans le signal composant B. n Selon l'invention, moyennant quelques modifications simples du circuit d'insertion 27, chaque bit de justification BJn est fonction d'une caractéristique prédéterminée des bits d'information, telle que parité, du signal composant entre ledit bit de justification et le bit de justification inséré et transmis avant celui-ci. Les bits de justification représentent des parités du signal composant entrant entre instants de justification successifs et sont élaborés au moyen d'un circuit d'indication de parité 4n détaillé également dans la Fig.l1. Bien entendu, a chacun des circuits de synchronisation 21 à 2N est associé un circuit d'indication de parité 41 à 4N identique au circuit 4n. - 9 - Le circuit 4 comprend en entrée un déclencheur bistable 41 n (de l'anglais "toggle") fonctionnant en diviseur par deux pour produire un signal de parité P à partir du signal composant n binaire Bn. Le déclencheur bistable 41 est constitué, d'une manière connue, par une bascule bistable du type D, ayant une entrée C1 reliée à la borne 20n, une sortie inverse Q1 reliée à une entrée de déclenchement D1, et une sortie directe Q1 délivrant le signal de parité Pn. Le signal P change d'état à chaque front montant d'un n n bit "1" dans le signal B. Aussi à deux instants donnés, si les n états du signal P sont identiques à l'état "0" ou à l'état "1", le n nombre de bits "1" dans le signal B entre les deux instants est n impair, et si les états du signal P sont différents, le nombre de n bits "1" dans le signal B entre les deux instants est pair. n Sachant que la phase relative des signaux d'horloge d'écriture et de lecture fournis par les compteurs 22 et 23 n'est pas indiqué à tout instant de justification demandés avec une précision suffisante pour permettre une lecture directe du signal de parité P pendant un intervalle élémentaire d'un bit, le signal de parité n doit transiter à travers la mémoire tampon 21 afin de mettre en phase le signal de parité avec le signal binaire avec trous à la sortie 211 de la mémoire. Selon l'invention, la mémoire tampon 21 comprend une cellule supplémentaire ayant une bascule bistable 213 pour écrire le signal de parité sortant de la bascule 41 au rythme des signaux d'écriture fournis par le compteur 22 et une porte ET 214 pour lire le signal de parité au rythme des signaux de lecture fournis par le compteur 23. Le circuit de parité 4 comprend également deux bascules n bistables du type D 42 et 43 et une porte OU-Exclusif 44. La bascule 42 a une entree D2 reliée à la sortie 215 de la porte 214 et a une sortie directe Q2 reliée à l'entrée de déclenchement D3 de la bascule 43. La porte 44 a des entrées 442 et 443 respectivement reliées aux sorties directes Q2 et Q3 des bascules 42 et 43 et une sortie 444 reliée à une entrée 271 du circuit d'insertion 27. Les bascules 42 et 43 ont des entrées d'horloge C2 et C3 recevant le signal de commande de justification par la sortie 250 du circuit de demande de justification 25 afin que, lorsqu'une justification est demandée et autorisée, la bascule 43 mémorise un 259334 0 - 10 - état P1 du signal de parité P correspondant à un premier instant n n d'insertion de bit de justification à insérer et la bascule 42 mémorise un état P2 du signal de parité P correspondant à un n n second instant d'insertion de bit de justification succèdant au premier instant. La porte 44 compare ainsi ces deux états du signal de parité P. La sortie 444 est à l'état "1" pour indiquer une n parité paire lorsque le nombre de bit à l'état "1" dans le signal B entre les deux instants d'insertion est pair, et à l'état "0" n pour indiquer une parité impaire lorsque le nombre de bits à l'état "1" dans le signal B entre les deux instants d'insertion est n impair. Le bit de justification BJ inséré audit second instant par n le circuit d'insertion 27 est à l'état APT = P1 P2 de la n n n sortie 444. Comme déjà dit, et d'une manière connue, les signaux justifiés selon l'invention SJ1 à SJN sont multiplexés bit à bit dans le circuit de multiplexage 3 qui introduit à la période de trame, le mot de verrouillage et des bits du service, pour constituer le signal binaire résultant BR. Le signal BR et un signal d'horloge H à la fréquence D sont délivrés par le circuit de multiplexage à un zo circuit de transcodage et d'adaptation de ligne 5 relié à un moyen de transmission MT, tel que ligne coaxiale ou à fibre optique ou liaison hertzienne, desservant un équipement de démultiplexage ED. Par exemple, le circuit 5 transcode le signal binaire BR en un signal SR en code CMI à deux niveaux et sans composante continue ("Coded Mark Inversion" en anglais). En référence maintenant à la Fig.2, on rappelle d'abord la structure et le fonctionnement de l'équipement de démultiplexage ED démultiplexant le signal résultant SR en les signaux composants plésiochrones S1 à SN. En entrée, l'équipement ED comprend un circuit de transcodage et de récupération de rythme 6 qui convertit le signal résultant reçu SR en un signal binaire BR et récupère le signal d'horloge H à la fréquence D. Dans un circuit de démultiplexage 7, le signal BR est démultiplexé en les signaux justifiés composants SJ1 à SJN sous la commande d'une base de temps 71 contrôlée en phase par un circuit de perte et reprise de verrouillage de trame. La base de temps élabore, entre autres, un signal de commande d'écriture CE, - il - des signaux de positionnement de bits d'indication de justification PBIJ1 à PBIJNet des signaux d'autorisation de déjustification AD1 à ADN qui sont respectivement analogues aux signaux CL, PBIJ1 à PBIJNet AJ1 à AJN établis par le circuit de multiplexage 3. L'équipement de démultiplexage ED comprend également N circuits de désynchronisation identiques 81 à 8N associés respectivement à des circuits de transcodage et d'adaptation 101 à N pour désynchroniser les signaux justifiés synchrones SJ1 à SJN en les signaux composants plésiochrones S1 à SN. L'un, 8, des 1 0 n circuits de désynchronisation recevant le signal justifié SJ à une entrée 80 est montré en détail à la Fig.2. n Le circuit 8n comprend une mémoire tampon 81, un compteur d'écriture 82, un compteur de lecture 83 et un comparateur de phase 84 qui sont respectivement analogues à ceux 21, 22, 23 et 24 dans le circuit de synchronisation 2, ainsi qu'un compteur de bits d'indication de justification 85, un circuit de suppression de justification 86, un circuit d'inhibition 87 et un oscillateur de commande ell tension 88. Dans la mémoire tampon 81, seuls les bits d'information du signal justifié SJn sont écrits au rythme dj sous la commande du compteur 82 et sont lus au rythme récupéré par lissage d du signal binaire déjustifié B transmis par une sortie nn 89 de la mémoire au circuit 10 n n Pour effectuer l'écriture en vue de supprimer notamment les bits de justification BJ, le compteur 85 compte à chaque période n de trame, les bits d'indication de justification dans le signal SJ signalés par le signal de positionnement PBIJ. A la suite d'un mot n de verrouillage de trame, lorsque le compteur 85 détecte au moins des bits BIJ à l'état "1" en nombre égal au nombre prédéterminé n déjà cité, par exemple égal à 2 ou 3 déjustification est transmis au circuit 86 via un conducteur 851. Dans ce cas, cette demande de déjustification est mémorisée dans le circuit 86 et est traitée en réponse au signal d'autorisation de déjustification AD suivant afin d'élaborer un signal de commande n de déjustification appliqué via un conducteur 861 au circuit d'inhibition 87 qui efface l'impulsion d'horloge correspondant au bit de justification dans le signal de commande d'écriture CE délivré par la base de temps 71 du circuit de démultiplexage 7. Le - 12 - signal CE dépourvu des impulsions correspondant au bit BJ est n appliqué par le circuit 87 au compteur d'écriture 82 qui ne permet d'écrire que les bits d'information du signal justifié SJ dans la n mémoire tampon 81. Le comparateur de phase 84, l'oscillateur local 88 oscillant à une fréquence moyenne de dn, et le compteur de lecture 83 forment une boucle de verrouillage de phase afin de mettre en phase l'oscillateur et donc la fréquence de lecture de la mémoire en fonction du signal d'écriture CE. Le signal binaire déjustifié B à n la sortie 89 de la mémoire tampon 81 est transcodé, par exemple en code HDBn, en le signal S au moyen du circuit de transcodage et n d'adaptation 10. n Selon l'invention, à chaque circuit de désynchronisation 81 à 8N est associé un circuit de contr8le de parité respectif 91 à 9N qui permet de contr8ler la qualité de transmission relativement à la voie ou canal numérique convoyant le signal composant S1 à SN entre l'entrée du circuit de synchronisation respectif 21 à 2N et la sortie du circuit de désynchronisation respectif 91 à 9N. L'un, 9n, des circuits de contr6le de parité est décrit ci-après en référence à la Fig.2. Le circuit 9 comprend tout d'abord un circuit 90 pour mettre n en phase le signal de commande de déjustification et le contenu du bit de justification avec le signal Bn sortant de la mémoire tampon 81. Le circuit 90 permet de transférer à travers une cellule supplémentaire de la mémoire tampon un signal Jn comportant deux informations en série, savoir la position du dernier élément binaire d'information dans le signal SJ précédant le bit de n justification et la parité APT indiqué par l'état du bit de n justification. Le circuit 90 comprend une porte NON-OU 901 ayant deux entrées recevant le signal de commande de déjustification et le signal justifié SJ à travers des inverseurs 902 et 903, une bascule du n type D 904 et une porte OU à deux entrées 905. La bascule 904 a une entrée D reliée à une sortie de la porte 901, une entree d'horloge C recevant le signal de commande d'écriture CE à travers un inverseur 906, et une sortie Q reliée à une première entrée de la porte 905 ayant une seconde entrée recevant le signal de commande - 13 - de déjustification. Comme montré à des seconde, troisième et quatrième lignes de la Fig.3, la sortie de la porte NON-OU 901 délivre un bit de justification prélevé dans le signal SJ en n réponse au signal de commande de déjustification. Sous la commande du signal CE, la bascule 904 retarde d'un intervalle élémentaire ce bit de justification indiquant la parité APTn, comme montré à une cinquième ligne de la Fig.3, afin que le créneau du signal de commande de déjustification indiquant la position du bit d'information précédant le bit de justification prélevé soit mis en série avec le bit de justification pour former le signal J à une sortie 907 de la porte 905 comme montré à une sixième ligne de la Fig.3. D'une manière analogue à la mémorisation de la parité instantanée dans la mémoire 21 du circuit de synchronisation 2, le n signal J est transféré dans une cellule supplémentaire de la mémoire 81 comprenant une bascule d'écriture 813 et une porte ET de lecture 814. La bascule 813 écrit le signal J au rythme des n signaux d'écriture fournis par le compteur 82, et la porte 814 lit le signal J au rythme des signaux de lecture fournis par le n compteur 83. Z0 En sortie de la mémoire 81, le circuit 9 comprend, comme dans n le circuit d'indication de parité 4n, trois bascules bistables 91, 92 et 93 et une porte OU-Exclusif 94 interconnectées entre elles d'une manière identique aux bascules 41, 42 et 43 et à la porte 44, pour indiquer la parité du signal binaire déjustifié reçu B entre deux instants de déjustification successifs. A cette fin, l'entrée d'horloge CI de la bascule 91 est reliée à la sortie 89 de la mémoire tampon 81, et les entrées d'horloge C2 et C3 des bascules 92 et 93 reçoivent le signal J de la sortie 815 de la porte ET 814 n dans la cellule de mémoire supplémentaire. Ainsi, en réponse au front montant du signal J indiquant la position du bit de n justification prélevé dans le signal reçu SJn, les sorties Q2 et Q3 des bascules 92 et 93 délivrent la parité du signal reçu B à deux n instants de justification successifs, et une sortie 944 de la porte 94 indique la parité APR du signal reçu B entre ledit bit de justification prlevé et un bit de justification précédant ce justification prélevé et un bit de justification précédant ce - 14 - dernier, comme montré à des septième, huitième et neuvième lignes dans la Fig.3. Le contrôle de qualité de transmission relative à la voie composante traversant le circuit 8n consiste alors à comparer la parité APR du signal composant reçu avec la parité APT du signal n n composant transmis indiquée par le bit de justification devant être supprimé dans le signal justifié reçu SJn, prélevé et lu en phase dans le second intervalle élémentaire du créneau du signal Jn. A n cette fin, le circuit de contrôle de parité 9 comprend une seconde n porte OU-Exclusif 95 et une cinquième bascule bistable du type D 96. Deux entrées de la porte 95 sont reliées à la sortie 815 de la porte 814 et à la sortie 944 de la porte 94 afin qu'une sortie 951 de la porte 95 indique la différence ou l'identité des parités APR n et APT entre le signal reçu sortant B à la sortie 89 la mémoire n n n 81 et le signal transmis entrant B à l'entrée 20 de la mémoire n n 21, les deux parités étant établies entre deux mêmes instants significatifs correspondant à deux paires successives de justification et déjustification. La différence de parité est mémorisée dans la bascule 96 ayant une entrée D6 reliée à la sortie 951 et une entrée d'horloge C6 recevant le signal J1 à travers une ligne à retard 97. La sortie directe Q6 de la bascule 96 indique ainsi par un état "1" que les parités entre les signaux transmis et reçus B sont différents et, en conséquence, qu'il existe un défaut n de transmission entre l'entrée 20n du circuit de synchronisation 2n et la sortie 89 du circuit de désynchronisation 8n. Le défaut est n n de préférence signalé sous la forme d'un signal d'impulsions d'erreur à une sortie E d'une porte NON-OU 98 ayant une entrée n reliée à la sortie inverse Q6 de la bascule 96 et une autre entrée reliée à la sortie de la ligne à retard 97 à travers un inverseur 99. Le signal d'erreur E est ensuite traité dans un dispositif de n contrôle de qualité DCL à des fins d'enregistrement et d'indication d'alarme, et de préférence de localisation de défaut comme on le verra dans la suite. Le dispositif DCL génère une alarme visuelle et/ou sonore par exemple lorsqu'un nombre prédéterminé d'impulsions d'erreur est atteint pendant une durée déterminée. Ainsi, selon l'invention, les bits de justification permettent de connaître en permanence la qualité de transmission des voies - 15 - composantes entre les entrées 201 à 20N des circuits de synchronisation et les sorties 891 à 89N des circuits de désynchronisation, et donc de déceler des défauts de fonctionnement dans ces circuits, notamment dans les mémoires tampons de ceux-ci au niveau de l'écriture ou de la lecture, dans les circuits de multiplexage et démultiplexage 3 et 7, tels que défaillance d'horloge au débit D ou défauts de synchronisation de trame, et dans les circuits de transcodage 5 et 6, tels que viols ou disparités de codage ou non restitution de rythme. A titre d'exemple, en référence à la Fig.4, on décrit un système mettant en oeuvre les principes du procédé selon l'invention décrits précédemment, pour surveiller une liaison bidirectionnelle entre deux stations A et B dotées chacune d'un équipement de multiplexage et d'un équipement de multiplexage conformes à l'invention et pour localiser des défauts de transmission dans ces stations. Dans la Fig.4, seule la liaison unidirectionnelle de la station A vers la station B est représentée en détail. Ainsi, la station A reçoit N signaux plésiochrones composants S1 à SN qui sont justifiés et multiplexés en un signal résultant SR transmis à travers un moyen de transmission MTAB vers la station B dans laquelle le signal SR est démultiplexé en N signaux plésiochrones qui sont normalement identiques aux signaux S1 à SN; réciproquement, la station B reçoit N autres signaux plésiochrones composants entrants qui sont justifiés et multiplexés en un signal résultant transmis à travers un moyen de transmission MTBA vers la station A dans laquelle le signal résultant est démultiplexé en N signaux plésiochrones sortants qui sont normalement identiques aux signaux entrants dans la station B. On se réfère maintenant à la liaison A vers B. La station B est équipée d'un dispositif de contrôle de qualité et de localisation DCL relié aux sorties d'erreurs E1 à EN des circuits de contrôle de parité 91 à 9N, d'un circuit de démultiplexage supplémentaire 7S identique au circuit 7, d'un circuit de commutation COM et d'un circuit de désynchronisation supplémentaire 8S associé à un circuit de contrôle de parité supplémentaire 9S. Le circuit de démultiplexage 7S est connecté en parallèle aux deux sorties du circuit de transcodage et de récupération de rythme 6 à - 16 - travers un circuit ET 61 qui est ouvert sous la commande du dispositif de contr8le et de localisation DCL lorsqu'une localisation de défaut est demandée automatiquement, ou manuellement par un opérateur. L'un de N bus de sortie à 4 fils BS1 à BSN du circuit de démultiplexage 7S est sélectionné par le circuit de commutation COM sous la commande du dispositif DCL, afin de transmettre le signal justifié composant, le signal d'écriture CE, le signal d'autorisation de déjustification et le signal de positionnement de bits d'indication de justification correspondants aux entrées respectives du circuit de désynchronisation supplémentaire 7S. La sortie d'erreur ES du circuit de contrôle de parité 9S permet alors de délivrer des impulsions d'erreur au dispositif de contr6le de qualité DCL en vue d'une comparaison avec celles sortant de la sortie E1 à EN de l'un des circuits 91 à 9N correspondant au rang 1 à N du bus sélectionné BS1 à BSN. Lorsque des impulsions d'erreur sont détectées à la sortie E n de l'un 9 des circuits de contr8le de parité dans la station B, le n dispositif DCL vérifie que la plupart des sorties E1 à EN, de préférence en nombre sensiblement inférieur de quelques unités à N, ne transmettent pas des impulsions d'erreur. Ceci signifie que l'ensemble des circuits communs 3, 5, 6 et 7 à travers lesquels transitent les signaux composants n'est pas défaillant, et qu'un défaut existe dans les circuits respectifs 2 et 8. Le dispositif n n DCL connecte, automatiquement ou à la demande, le circuit de démultiplexage 7S au circuit 6 en ouvrant le circuit ET 61 et sélectionne le bus BSn. Le circuit 9S contr6le la qualité de n transmission relative au signal S qui, dans le circuit DCL, est n comparée à celle contr8lée par le circuit 9n. Si des impulsions d'erreur sont transmises par les sorties ES et En, le dispositif DCL signale un défaut de fonctionnement dans le circuit de synchronisation 2; au contraire, si aucune impulsion d'erreur n n'est transmise par la sortie ES et des impulsions d'erreurs subsistent à la sortie En, le dispositif DCL signale un défaut de fonctionnement dans le circuit de désynchronisation 8. n Selon une seconde hypothèse, des impulsions d'erreur sont détectées à la plupart des sorties E1 à EN, de préférence en nombre inférieur de quelques unités à N, par le dispositif de contr8le et 2593340O - 17 - de localisation DCL. Ceci signifie que l'un des circuits de multiplexage et démultiplexage 3 et 7 est défaillant. Pour localiser le circuit défaillant parmi ces deux circuits, le dispositif de contrôle de localisation DCL connecte les circuits 6 et 7 en ouvrant le circuit ET 61 et effectue un cycle de sélection de tous les bus de sortie BS1 à BSN en les adressant successivement dans le circuit de commutation COM. Si la sortie ES du circuit de contrôle supplémentaire 9S délivre des impulsions d'erreur en réponse à la plupart des bus adressés BS1 à BN et, a fortiori, correspondant aux sorties E1 à EN délivrant des impulsions d'erreur, le dispositif DCL signale un défaut de fonctionnement dans le circuit de multiplexage 3; au contraire, si la sortie ES ne délivre qu'un nombre faible d'impulsions d'erreur en réponse à tous les bus adressés, le dispositif DCL signale un défaut de fonctionnement dans le circuit de démultiplexage 7. On a supposé selon les deux procédures de localisation ci-dessus, que le circuit 5 en sortie de la station A et le circuit 6 en entrée de la sation B fonctionnaient correctement. Cependant, selon une autre variante, la station B est dotée d'un circuit supplémentaire de transcodage et de récupération de rythme 6S relié au moyen de transmission MTAB à travers une porte analogique ET 62 commandée par le dispositif DCL, et ayant deux sorties de signal binaire résultant et d'horloge reliées au circuit de multiplexage 7S. Ainsi pour l'alternative résultant de la seconde hypothèse de localisation précédente selon laquelle le dispositif DCL recevait un nombre élevé d'impulsions d'erreur par la sortie ES, ceci signifie en fait que l'un des circuits 3, 5 et 6 est défaillant. Dans ce cas, le dispositif DCL ferme le circuit ET 61 et ouvre la porte 62 et adresse cycliquement les bus BS1 à BSN dans le circuit de commutation COM. Si le dispositif DCL reçoit un nombre élevé d'impulsions d'erreur par la sortie ES pendant le cycle d'adressage précédent, il signale un défaut dans les circuits 3 et 5 qui pourra être localisé en analysant les résultats de test signalisés par d'autres dispositifs de test et contr6le connus inclus dans la station B, par exemple des dispositifs de détection de violation de codage-décodage; dans le cas contraire o le nombre d'impulsions - 18 - d'erreur est faible, le dispositif DCL signale une défaillance dans le circuit 6. Il est à noter que les dispositifs supplémentaires 61, 7S, COM, 8S, 9S, 62 et 6S ne sont mis en fonctionnement que pour une recherche de localisation de défaut, dont la procédure est complètement séparée du contr6le de qualité permanent simultané de toutes les voies numériques S1 à SN, contrairement aux équipements de surveillance cycliques connus, tels que décrit dans l'article précité de PORTEJOIE et al. En outre, ces mêmes dispositifs supplémentaires peuvent être utilisés pour surveiller d'autres liaisons numériques analogues à celles décrites arrivant à la station B. D'autre part, le circuit de démultiplexage 7S peut être relié sélectivement à la sortie d'un circuit de multiplexage dans la station B, équivalent au circuit 3 et affecté à l'autre direction de transmission B vers A. - 19 - R E V E N D I C A T I ONS 1 - Procédé pour mesurer la qualité de voies numériques entre un équipement de multiplexage (EM) et un équipement de démultiplexage (ED), les voies étant assignées respectivement à des signaux numériques plésiochrones (S1 à SN) entrant dans l'équipement de multiplexage (EM) pour y être synchronisés en des signaux justifiés (SJ1 à SJN) qui sont multiplexés en un signal résultant (SR), le signal résultant entrant dans l'équipement de démultiplexage (ED) pour y être démultiplexé en des signaux justifiés (SJ1 à SJN) qui sont désynchronisés en des signaux numériques plésiochrones sortants (S1 à SN), caractérisé en ce que dans l'équipement de multiplexage (EM), une caractéristique prédéterminée (APT n) de chaque signal plésiochrone entrant (Sn) est établie à chaque instant de justification pour être transmise sous la forme d'un bit de justification (BJ) dans le signal justifié respectif (SJn), et en ce que dans l'équipement de démultiplexage (ED), le bit de justification (BJn) dans le signal justifié respectif (SJn) est prélevé et simultanément la caractéristique prédéterminée (APRn) du signal plésiochrone sortant (Sn) est établie à un instant de déjustification, et le bit de justification prélevé et la caractéristique prédéterminée établie sont comparés pour mesurer la qualité de la voie respective. 2 - Procédé conforme à la revendication 1, caractérisé en ce que la caractéristique prédéterminée (APT; APRn) d'un signal plésiochrone (S) entrant ou sortant est une fonction des bits du signal plésiochrone entre deux instants de justification ou de déjustification successifs. 3 - Procédé conforme à la revendication 2, caractérisé en ce que la caractéristique prédéterminée (APT; APR) est la parité du signal plésiochrone (S) entre deux instants de justification ou de déjustification successifs. 4 - Equipement de multiplexage (EM) pour la mise en oeuvre du procédé conforme à l'une quelconque des revendications 1 à 3, comprenant plusieurs moyens (21 à 2n) pour synchroniser respectivement lesdits signaux plésiochrones entrants (S1 à SN) en les signaux justifiés synchronisés (SJ1 à SJN) et des moyens (3) pour multiplexer les signaux justifiés en le signal résultant (SR), - 20 - caractérisé en ce qu'à chacun des moyens pour synchroniser (2n) sont associés des moyens (4n) pour établir la caractéristique prédéterminée (APTn) du signal entrant respectif en réponse à un signal de commande de justification (250) délivré par les moyens pour synchroniser, et des moyens (27) pour insérer un bit de justification (BJn) dépendant de ladite caractéristique (APTn) dans le signal synchronisé respectif (SJn). - Equipement de multiplexage conforme à la revendication 4, caractérisé en ce que les moyens pour établir (4n) comprennent des moyens (41) pour produire un signal de parité (P) à partir du signal plésiochrone entrant (S), des moyens (42, 43) commandés par le signal de commande de justification (250) pour mémoriser deux états (Pin, P2n) du signal de parité à un premier instant de justification et à un second instant de justification succédant au premier instant, et des moyens (44) pour comparer lesdits deux états du signal de parité simultanément au second instant afin de former un bit de justification (BJn) ayant un état indiquant la parité (APTn) du signal entrant (Sn) entre les premier et second instants. 6 - Equipement de multiplexage conforme à la revendication 5, caractérisé en ce qu'une mémoire tampon (21) dans les moyens pour synchroniser (2n) comprend une cellule supplémentaire (213, 214) pour transférer le signal de parité (Pn) des moyens pour produire (L1) aux moyens pour mémoriser deux états (42, 43) afin de mettre en phase le signal de parité (Pn) avec le signal synchronisé respectif (SJn). 7 - Equipement de démultiplexage (ED) recevant le signal résultant (SR) sortant de l'équipement de multiplexage conforme à l'une quelconque des revendications 4 à 6, comprenant des moyens (7) pour démultiplexer le signal résultant (SR) en des signaux justifiés synchrones (SJ1 à SJN) et plusieurs moyens (81 à 8N) pour désynchroniser respectivement lesdits signaux justifiés synchrones en des signaux plésiochrones sortants (S1 h SN), caractérisé en ce qu'à chacun des moyens pour désynchroniser (8n) sont associés des moyens (90) pour prélever un bit de justification (BJn) dans le signal justifié respectif à désynchroniser (SJn) en réponse à un signal de commande de déjustification (861) délivré par les moyens - 21 - pour désynchroniser, des moyens (91, 92, 93, 94) commandés par le signal de déjustification pour établir la caractéristique prédéterminée (APR) du signal plésiochrone sortant respectif (S) simultanément au prélèvement du bit de justification, et des premiers moyens (95 à 99) pour comparer la caractéristique prédéterminée (APR) du signal sortant respectif à la n caractéristique prédéterminée (APT) du signal plésiochrone entrant n respectif représente par le bit de justification prélevé. 8 - Equipement de démultiplexage conforme à la revendication 7, caractérisé en ce que les moyens pour prélever (90) prélèvent l'état du bit de justification (BJn) représentant la parité du signal plésiochrone entrant respectif à un second instant de déjustification sous la commande du signal de déjustification (861), et les moyens pour établir comprennent des moyens (91) pour produire un signal de parité à partir du signal plésiochrone sortant (Sn), des moyens (92, 93) commandés par le signal de commande de déjustification (861) pour mémoriser deux états du signal de parité à un premier instant de déjustification précédant ledit second instant et au second instant, et des seconds moyens (94 à 99) pour comparer lesdits deux états du signal de parité après le second instant afin d'établir la parité (APR) du signal plésiochrone sortant entre les premier et second instants, et la comparer à la parité mémorisée du signal plésiochrone entrant. 9 - Equipement de démultiplexage conforme à la revendication 8, caractérisé en ce que les moyens pour prélever (90) comprennent des moyens (901) pour prélever le contenu d'un bit de justification (APT n) dans le signal justifié à désynchroniser (SJn), des moyens (904) pour retarder le contenu du bit de justification, et des moyens (905) pour former un signal (Jn) comportant un créneau indiquant la position du bit de justification suivi par le contenu du bit de justification, et en ce qu'une mémoire tampon (81) dans les moyens pour désynchroniser (8) comprend une cellule supplémentaire (813, 814) pour transférer le signal de position et contenu (Jn) vers les moyens pour mémoriser et comparer (92, 93, 94) afin que le créneau de position de bit de justification commandent la mémorisation des deux états du signal de parité en phase avec le signal plésiochrone sortant. - -22 - - Equipement de démultiplexage conforme à l'une quelconque des revendications 7 à 9, caractérisé en ce que les seconds moyens pour comparer (95 a 99) produisent un signal d'erreur (En) lorsque la caractéristique prédéterminée établie (APRn) du signal sortant respectif est différente de la caractéristique prédéterminée prélevée (APTn) du signal entrant respectif. Il - Equipement de démultiplexage conforme à la revendication , caractérisé en ce qu'il comprend des moyens (7S, COM, 8S, 9S, DCL) recevant les signaux d'erreur (E1 à EN) pour localiser des défauts de fonctionnement dans les moyens pour synchroniser (21 à 2N), les moyens pour multiplexer (3), les moyens pour démultiplexer (7) et les moyens pour désynchroniser (81 à 8N). - 12 - Equipement de démultiplexage conforme à la revendication 11, caractérisé en ce que les moyens pour localiser comprennent des moyens supplémentaires (7S) pour démultiplexer le signal résultant en des signaux justifiés synchrones supplémentaires (BS1 à BSN), des moyens de commutation (COM) pour sélectionner l'un des signaux justifiés supplémentaires, des moyens supplémentaires (8S) pour désynchroniser le signal justifié sélectionné, des moyens supplémentaires (9S) associés aux moyens supplémentaires pour désynchroniser pour prélever, établir et comparer analogues à ceux définis dans la revendication 7 et produisant un signal d'erreur supplémentaire (ES), et des moyens de contr6le (DCL) recevant tous les signaux d'erreurs (E1 à EN) pour comparer le signal d'erreur supplémentaire (ES) avec l'un des signaux d'erreur (E1 à EN) correspondant à la même voie que le signal justifié supplémentaire sélectionné. 13 - Equipement de démultiplexage conforme à la revendication 12, caractérisé en ce qu'il comprend des moyens (61) commandés par les moyens de contr8le (DCL) pour appliquer le signal résultant (SR) aux moyens supplémentaires pour démultiplexer (7S) en réponse à au moins un signal d'erreur (E1 à EN). 14 - Equipement de démultiplexage conforme à la revendication 12 ou 13, caractérisé en ce que les moyens de contr6le (DCL) sélectionnent l'un des signaux justifiés supplémentaires (BS) dans n les moyens de commutation (COM) en réponse à un signal d'erreur reçu (E) relatif à un signal justifié (SJn) correspondant au n - 23 - signal justifié supplémentaire (BSn), afin de localiser un défaut dans les moyens pour synchroniser (2 n) ou les moyens pour désynchroniser (8n) associés au signal d'erreur (En) et à la même voie. 15 - Equipement de démultiplexage conforme à l'une quelconque des revendications 12 à 14, caractérisé en ce que les moyens de contrôle (DCL) sélectionnent cycliquement plusieurs signaux justifiés supplémentaires (BS1 à BSN) dans les moyens de commutation (COM) en réponse à plusieurs signaux d'erreurs reçus (E1 à EN) relatifs à des signaux justifiés (SJ1 à SJN) correspondant auxdits plusieurs signaux justifiés supplémentaires, afin de localiser un défaut dans les moyens pour multiplexer (3) ou dans les moyens pour démultiplexer (7).