FR 2589296 A1 19870430 FR 8516048 A 19851029 i] 2589296 CIRCUIT)E COMMANDE EN PARALLELE D'UN GRAND NOMBRE DE CELLULES LOGIQUES DE TYPE STL. La présente invention concerne un circuit de commande en parallèle d'un grand nombre de cellules logiques de type STL (Schottky Transistor Logic). Une cellule logique de type STL est représentée en figure lA. Elle comprend un transistor NPN T, une diode Schottky d'un premier type SP connectée en parallèle sur la jonction base- collecteur du transistor, conductrice de la base vers le collec- teur, des diodes Schottky d'un deuxième type ST1 J ST4 conduc- trices entre des bornes de sortie Si 1 S4 et le collecteur du transistor T, et une résistance R reliant la base du transistor T, qui est également connectée & une borne d'entrée E,. une tension d'alimentation VCC. L'émetteur du transistor T est-connect4 a la masse. Une telle cellule peut occuper une très petite surface sur un circuit int4gr* car l'ensemble des composants T, SP et ST1 à ST4 peuvent être intégrés dans un même caisson sans murs d'iso- lement intermédiaires. Les diodes Schottky SP et ST sont telles que la chute de tension en direct (VSP) dans la diode SP est plus importante que la chute de tension en direct (VST) dans une diode ST. Par exemple, la diode SP est une diode Schottky siliciure de platine/silicium de type N dont la chute de tension en direct est d'environ 620 mV a 25 C et les diodes ST sont des diodes Schottky titane/silicium de type N dans lesquelles la chute de tension en direct est d'environ 420 mV 3 25 C, c'est-a-dire que VSP - VST = 200 mV. Théoriquement cette différence de tension varie peu avec la température. Cette cellule logique constitue un inverseur pouvant prendre l'un ou l'autre deux états - entrée basse/sorties hautes ou entrée haute/sorties basses. Pour examiner les tensions de seuil d'une telle cellule, on considérera que l'entrée est connectée & une sortie d'une cellule précédente et que les sorties sont connectées aux entrées de cellules suivantes. Dans l'tat haut d'une cellule (entrée basse/sorties hautes), le transistor de cette 'cellule est bloqué alors que les transistors des cellules prEcédente et suivantes sont conducteurs. Les bornes de sortie de la cellule sont donc S une tension VS(1) qui correspond & la tension base-émetteur d'un transistor conducteur, soit VS(1) = VBE. La borne d'entrée se trouve, elle, & un potentiel VE(O) = VBE - VSP + VST, soit dans l'exemple numérique indique ci-dessus VBE - 0,2 V. A l'état bas (le transistor de la cellule considérée est conducteur) les ten- sions d'entrée et de sortie s'inversent c'est-à-dire que VE(1) VBE et VS(O) = VBE - VSP + VST. On retiendra que la différence de. potentiel entre les états haut et bas est relativement faible dans ce type de circuit logique, de l'ordre de 0, 2 V. On va maintenant considérer la sortance d'une cellule STL, c'est-àdire le nombre de sorties que l'on peut associer à une telle cellule (4 dans l'exemple de la figure 1A) en maintenant un fonctionnement satisfaisant. A l'état bas de la sortie, le transistor T est conducteur et le courant dans ce transistor dépend du nombre n de sorties associées à la cellule. En effet, il faut se rappeler que chaque sortie est connectée à une tension d'alimentation VCC par l'intermédiaire d'une résistance R de la cellule suivante. Si le nombre de sorties est égal à n, le courant dans le transistor est sensiblement égal à (n + 1) (VCC - VBE)/R. Comme cela est connu, si le courant collecteur-émetteur dans un transistor augmente, il en résulte une augmentation de la chute de tension base-4metteur VBE de ce transistor. Ainsi, les niveaux haut et bas du transistor se rapprochent puisque, comme on l'a vu prgcgdemment, pour l'état haut VS(1) = VBE1 et pour l'état bas VS(O) = VBE2 - VSP + VST avec VBE2 plus grand que VBE1. En outre, une augmentation de la tension base-dmetteur correspond i une augmentation du courant de base et en conséquence S une réduction du courant dans la diode Schottky SP, d'o il résulte que la chute de tension dans cette diode Schottky diminue ce qui contribue encore S l'augmentation de la tension de seuil S l'état bas VS(0) qui se rapproche de VS(1). En conséquence les états haut et bas du circuit logique deviennent indifférenciés. Des calculs pratiques montrent qu'en fait la sortance d'une cellule STL est limitée 8 une valeur de l'ordre de 4, c'est-à-dire que l'on ne peut pas connecter plus de quatre diodes Schottky ST en parallèle sur la sortie. En conséquence, si on veut commander n cellules (n supérieur é 4) avec un mdme signal, du fait de la sortante limitée i 4 de la cellule unitaire, on est conduit - réaliser une cellule de commande CA, équivalente J n/4 cellules êlmentaires en parallèle. En pratique, ceci est réalisé en multipliant par ce facteur n/4 la surface du transistor T et de la diode SP en divi- sant par le même facteur la valeur de la résistance R. Pour éviter les n connexions vers les n cellules commandées Cl t Cn, on déporte les n diodes de sortie STA1 à STAn de la cellule CRA pros de l'entrde des cellules command4eso Ainsi, une seule connexion distribue le signal de commande. C'est la solution de l'art antérieur représentée en figure lBo La solution qui consisterait à ne pas déporter les diodes mais - relier, sur la connexion de commande, les n entrées des cellules commandées n'est pas applicable pour diverses raisons. En particulier, toutes les jonctions base-îmetteur des cellules 9 commander se trouveraient en parallèle et, s'il existe un petit écart entre les tnrsions base-gmetteur de ces cellules du fait par exemple d'un défaut de similitude des transistors du cir- cuit intégré, d'une différence d'imp4dance des connexions émetteur-masse, ou d'une valeur différente du courant, il en résultera que cerrtaines cellules n'assurerait pas le zéro logique sur leur sortie. Ces diverses raisons sont résumées dans la littérature sous le nom de "effet de Hogging". Les inconvénients de l'art anterieur ci-dessus exposes sont les suivants: - pour assurer le zéro logique, la cellule de commande doit absorber les n courants des cellules commandées par l'inter- m.diaire d'une connexion relativement longue (n de lordre de 200 J 1000), done aussi dtre très large pour limiter la chute de Cen- aion qui vient se d1duire du saut logique déjà faible de la logi- que STL, d'o0 une perte de place et une importante capacité parasite. Les diodes ST déportés doivent avoir leur caisson d'isolement individualise ce qui entraîne également une perte de place et une capacité parasite (n fois la capacité caisson/ substrat) très importante sur la ligne de commande. La capacité parasite totale (métallisation et diodes) sur la ligne peut n'Étre rechargée (dans le pire cas o n - 1 entreeees sont au zro Iogiquej que par le seul courant élémentaire de l'unique cellule dont l'entrée est au 1 logique, ce qui entratne un retard considérable dans la transition 0/1. - Dans le pire cas o n - 1 entrées sont 1 l'état O, le courant de fuite inverse des n - 1 diodes déportées se déduit du courant utile de la seule entrée A l'état 1. Les diodes ST ayant un faible seuil, les courants inverses sont particulièrement forts à 150 C. - Le courant d'entrée de la cellule de commande étant le quart du courant de sortie, lequel est n fois le courant élémentaire, il faut cascader plusieurs cellules d- comm!ande avant de pouvoir assurer la commande par une seule cellule Élémentaire, d'ou une perte de place, un surcroit de consommation et une augmentation du temps de propagation. Les inconvénients mentionnes ci-dessus rendent tr5s difficile voir impossible la commande direct- on parallile d'un grand nombre de portes STL (200 à 1000) par cette méthode. Or dans certaines architectures logiques, par exemple de type pipe line, qui sont de plus en plus utilisées, le parallélisme des calculs entratne le parallélisme des commandes de séquencement d'o la nécessité de commander un grand nombre de portes logiques par un meme signal, (exemple horloge de registre). Un objet de la présente invention est de permettre d'atteindre ce résultat de façon simple et en utilisant une faible surface de circuit integra. Ainsi, la présente invention prévoit un circuit de com- mande en parallèle d'un grand nombre de cellules logiques dites STL, ces cellules comprenant un transistor, une première diode Schottky reliée entre base et collecteur de ce traasistor, des secondes diodes Schottky reliées au collecteur de ce transistor, une borne d'entrée reliée & la base du transistor, des bornes de sortie reliées aux secondes diodes Schottky, une borne d'alimenta- tion reliée S la base du transistor par l'intermédiaire d'une résistance et une borne de masse reliée St l'émetteur dudit tran- sistor. Dans ce circuit, les bornes d'alimentation des cellules en parallèle sont connectées t la source d'alimentation par l'inter- mediaire d'un moyen de commutation commandé par le signal logique que l'on veut appliquer auxdites cellules, les bornes d'entrée desdites cellules étant connectées s des bornes de sortie d'autres cellules STL. Dans un mode de réalisation de la présente invention, le moyen de commutation, dans un premier état, fournit la tension normalisée d'alimentation des cellules STL et, dans un deuxième état, fournit une tension voisine du niveau de la masse. Dans un mode de réalisation de la présente invention, le moyen de commutation est connecté S la source de tension normalisée et comprend une deuxième source de tension plus élevée et des moyens pour fournir, dans le premier état, exactement la tension de la source de tension normalisée par compensation des chutes de tension des transistors du circuit. Dans un mode de réalisation de la présente invention le moyen de commutation comprend: - au moins une diode Schottky d'entrée; - un premier transistor Schottky d'entrée - un deuxième transistor Schottky dont la base est reliée J l'émetteur du premier transistor Schottky, dont l'met- teur est relié S la masse et dont le collecteur est connecté C une borne de sortie; et - deux transistors connectés en Darlington entre la deuxième source d'alimentation et ladite borne de sortie, la base du premier des deux transistors étant connectée: au collecteur du premier transistor Schottky, o & la deuxième source d'alimentation par l'intermé- diaire d'une résistance de polarisation, 35. t la première source d'alimentation fournissant ladite tension d'alimentation normalisée, par l'intermédiaire de deux diodes. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposes plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: la figure IA représente le schéma classique d'une cellule de type STL; la figure lB représente un schéma classique de montage en parallèle d'un grand nombre de cellules STL; la figure 2 représente un circuit de commande en parallèle d'un grand nombre de cellules de type STL selon la présente invention; et la figure 3 représente une variante du circuit d'entrée du circuit de commande selon la présente invention. En figure 2, on peut voir un grand nombre de cellules STL en parallèle Cl, C2...Cj... qui sont simplement représentées sous forme de blocs avec une entrée E, une borne d'alimentation A et une sortie S, étant entendu que chacune des cellules comprend normalement jusqu'& quatre sorties. Les sorties sont connectées à d'autres cellules d'une chatne qui sont, elles, alimentées individuellement. Les entrées E sont connectées à la sortie d'autres cellules STL. L'idée de base de la présente invention est d'assurer la commutation des cellules en parallèle C1, C2...Cj... en commutant leur tension d'alimentation plutôt qu'en agissant sur les bornes d'entrée E. On notera que cette idée qui a été amenée logiquement dans le présent exposé rompt avec les habitudes en matière de com- mande de circuit logique. En effet, alors que les cellules C de la figure 2 ont été représentées en mettant en évidence leurs bornes E, A et S, généralement, les concepteurs de circuits logiques ne considèrent habituellement que les bornes d'entrée/sortie et ne représentent pas plus dans leurs schémas logiques les bornes d'alimentation que les bornes de masse, ces bornes d'alimentation et de masse étant classiquement considérées comme des éléments constitutionnels inévitables du circuit reliés à des potentiels détermines et constants. Selon la présente invention, les bornés d'alimentation A des cellules en parallèle sont connectées & un circuit d'alimenta- tion unique qui fournit au niveau haut la tension d'alimentation VCC appliqué i toutes les autres cellules STL du réseau logique qui comprend les cellules connectées en parallèle. Dans ce but, le circuit de commande est reli4. deux sources d'alimentation, une première source d'alimentation VCC qui correspond i l'alimentation de toutes les cellules STL du réseau, cette tension d'alimentation étant couramment de l'ordre de 2 V, et une deuxième tension d'alimentation V2; un potentiel plus élevé que celui de la source d'alimentation VCC, par exemple 5V. On notera qu'une telle tension d'alimentation V2 est déji disponible dans une structure STL classique o elle sert ft alimenter les interfaces d'entrée/sortie. Le circuit de commande de la figure 2 comprend une entrée 10 qui est connectée J la sortie d'une ou plusieurs cellu- les STI. 11 dont la borne d'entrée E reçoit, par l'intermédiaire d'une diode Schottky de type ST 12, un signal de commande, par exemple, dans de notmbreuses applications, un signal en créneau. La borne d'alimentation A de la cellule 11 reçoit la tension VCC (ou tension V1) et la borne de sortie est reliée & un transistor Schottky 13, c'est-i-dire un transistor constitué de l'association en parallMle d'un transistor bipolaire classique et d'une diode SP comme le transistor d'une cellule STL. L'4metteur de ce transistor 13 est connecté & la base d'un transistor Schottky 14 dont l'émetteur et relié].a masse et dont le collecteur est relie J la borne 15 de commande commune de toutes les bornes d'alimenta- tion des cellules Cl, C2..Cj.... La base du transistor 14 est en outre reliée 1 la masse par l'intermédiaire d'un circuit compre- nant en série une résistance 16 et une diode Schottky 17. La base du transistor 13 est relive e la tension d'alimentation V2 par une résistance de polarisation 18 et son collecteur & cette même ten- sion d'alimentation V2 par une résistance 19. Le collecteur du transistor 13 est 5galement relie C la base d'un transistor de type NPN 20 monts es Iarlington avec un transistor de type NPN 21, -35 c'est--3-dire que les collecteurs des transistors 20 et 21 sont iatrconnectis et reliés & la tension d'alimentation V2 alors que l'émetteur du transistor 20 est relié & la base du transistor 21. L'émetteur du transistor 21 est relié t la borne 15 commune aux alimentations des cellules commanddes en parallèle. L'emetteur et la base du transistor 20 sont découplés par une diode Schottky 22 ; et le montage en série entre la base et l'émetteur du transistor 21 d'une résistance 23 et d'une diode Schottky 24 évite la satura- tion de ce transistor. En outre, la base du transistor 20 est reliEe i la tension d'alimentation Vi par deux diodes 25 et 26 reliées en série, ces diodes étant constituées par des jonctions base-gmetteur de transistors bipolaires NPN dont les bases et les collecteurs sont court-circuités. Le point médian des deux diodes et 26 est relit i la tension d'alimentation V2 par l'inter- médiaire d'une résistance 27. Dans un premier état, le transistor 14 est conducteur et la borne 15 est au potentiel de la masse plus une tension de l'ordre de 0,2 V. Dans l'autre état, les transistors 20 et 21 sont conducteurs. Pour déterminer le potentiel sur la borne 15, on considère que ce potentiel est égal au potentiel sur la base du transistor 20 réduit des chutes de tension baseémetteur dans les transistors 20 et 21 (VBE20 + VBE21). Le potentiel sur la base du transistor 20 est lui-même egal au potentiel V1 (ou VCC) plus la chute de potentiel dans les diodes 25 et 26 (VBE25 + VBE26). Ainsi, la borne 15 se trouve au potentiel VI + VBE26 + VBE25 - VBE20 - VBE21, c'est-i-dire, puisque, en première approximation, les divers VBE sont égaux, sensiblement exactement au potentiel VI, qui est le potentiel VCC appliquE S l'ensemble des bornes d'alimentation des cellules du rEseau qui comprend les cellules en parallèle CI, C2... Cj.... La presente invention résout les difficultés des dispo- sitifs de l'art antérieur. En effet, on peut prévoir à partir de la borne unique 15 du circuit de commande une connexion vers toutes les bornes d'alimentation des cellu!.es a commander en parallèle. On peut remarquer que le zero logique tant assure par l'absence d'alimentation des portes command!ee, il n'y a plus aucun débit dans la ligne de commande ce qui rEsoud du même coup le problème des chutes de tensions. En outres pour le niveau logi- que 1, même s'il se produit une chute de tension dans le conduc- teur conduisant de la borne 15 à l'une des cellules éloignées, ceci est d'une importance mineure car cette chute de tension doit être comparée à la tension d'alimentation VCC de 2 V environ, alors que, avec les montages de l'art antérieur, c'était des différences de 200 mV qui étaient appliquées aux bornes d'entrée E et une chute de tension de 50 mV, par exemple, dans les conduc- teurs, pouvait présenter une importance extreme. En outre, le circuit de commande selon la présente invention permet de ne pas diminuer sensiblement les performances de rapidité d'un circuit STL. En effet, & la commutation, quel que soit le nombre de portes en parallème, le retard entre la commande et la sortie est de l'ordre de 2 nanosecondes pour le circuit de commande, c'est-à-dire le retard correspondant i deux cellules STL en série, ce qui est moins que dans le cas des montages en cascade classiques dès que le nombre de portes augmente. En effet, classi- quement, pour commander 43 = 64 portes il faudrait prévoir trois étages en série (temps de propagation de l'ordre de 3 ns) et pour 44 = 256 portes il faudrait quatre étages en série (temps de pro- pagation de l'ordre de 4 ns). Un autre avantage de la présente invention est que, bien qu'une alimentation V2 d: 5 V environ soit prévue en plus de l'alimentation habituelle VCC de 2 V environ, la consommation n'augmente pas notablement. En effet, la consommation ne se fait sous la tension V2 que pendant les états hauts des cellules en parallèle, c'est-à-dire seulement pendant la moitié du temps pour les applications classiques du type horloge. Un autre avantage de la présente invention est que le circuit de commande peut lui-même être commandé par des chatnes de cellules logiques STL pour réaliser - l'entrée des fonctions logiques. Ainsi, la partie d'entrée du circuit de la figure 2 peut être remplacée par le circuit de la figure 3 qui réalise suc- cessivement des fonctions ET et OU après quoi le circuit de com- mande lui-même réalise une inversion (un NON). La mise en oeuvre des fonctions ET est réalisée par des ensembles de cellules STL en parallèle dont les sorties sont reliées, par exemple 111 et 112 pour une première porte ET, 113 et 114 pour une deuxième porte ET. '89296 Pour la fonction OU, on utilise deux transistors 131 et 132 ana- logues au transistor 13 dont les bases 101 et 102 sont reli4es à la tension d'alimentation V2 par des résistances respectives 181 et 182 correspondant à la résistance 18. Les collecteurs sont reliés / la tension d'alimentation V2 par une résistance 19 et les émetteurs sont reliés a la base du transistor 14. La simplicité de réalisation d'une telle fonction OU doit être notée car elle ne peut être réalisde directement par la logique STL classique. REVENDICATIONS 1. Circuit de commande en parallèle d'un grand nombre de cellules logiques dites STL, chaque cellule comprenant un tran- sistor (T), une première diode Schottky (SP) relive entre base et collecteur de ce transistor, des secondes diodes Schottky (ST1...ST4) reliées au collecteur de ce transistor, une borne d'entrée (E) reliée a la base du transistor, des bornes de sortie (S1...S4) reliées aux secondes diodes Schottky (ST) une borne d'alimentation (A) reliée 1 la base du transistor par l'inter- médiaire d'une résistance (R) et une borne de masse reliée à l'émetteur dudit transistor, caractérisé en ce que les bornes d'alimentation (A) des cellules en parallèle sont connectées & la source d'alimentation par l'intermtdiaire d'un moyen de com- mutation commandé par le signal logique que l'on veut appliquer auxdites cellules. 2. Circuit de commande selon la revendication 1, caractérisé en ce que le moyen de commutation, dans un premier état, fournit la tension d'alimentation normalisée (VCC) des cellules STL et, dans un deuxième état, fournit une tension voisine du niveau de la masse. 3. Circuit de commande selon la revendication 2, caractdrisd en ce que le moyen de commutation comprend une première source de tension (VCC) 9 ladite tension normalisée et une deuxième source de tension plus élevée (V2) et des moyens (20, 21, 25, 26) pour fournir dans le premier état, exactement la ten- sion de la source de tension normalisée par compensation des chu- tes de tension des transistors du circuit. 4. Circuit de commande selon l'une quelconque des reven- dications 1 e 3, caractérisé en ce que le moyen de commutation est luiméme comrnmand par au moins une cellule de type STL (11).o 5. Circuit de commande selon la revendication 4, caractérisd en ce que le moyen de commutation est commandé par un assenblage de cellules STL (11i.o.114) connectées pour former un r4seau logique d9sire. 6. Circuit de commande selon l'une quelconque des reven- dications 2 à 5, caractérisé en ce que le moyen de commutation comprend: au moins une diode Schottky d'entrée (11); - un premier transistor Schottky (13) d'entrée; - un deuxième transistor Schottky (14) dont la base est reliée & l'émetteur du premier transistor Schottky, dont l'émet- teur est relié 8 la masse et dont le collecteur est connectE S une borne de sortie (15); et - deux transistors (20, 21) connectés en Darlington entre ladite deuxième source d'alimentation (V2) et ladite borne de sortie (15), la base du premier (20) des deux transistors etant connectée: au collecteur du premier transistor Schottky (13), 15. à la deuxième source d'alimentation (V2) par l'inter- mediaire d'une résistance de polarisation (19), & ladite première source d'alimentation (VCC) four- nissant ladite tension d'alimentation normalisée (VCC), par l'intermédiaire de deux diodes (25, 26).