FR 2586516 A1 19870227 FR 8611992 A 19860822 La présente invention concerne des conver- tisseurs analogique-numérique à conversion fractionnée ayant une vitesse de fonctionnement et une précision élevées, et elle porte plus particulièrement sur des techniques visant à améliorer la précision des signaux de résidu de tels convertisseurs, à simplifier les circuits de correction d'erreur numériques, à empêcher l'application de signaux d'attaque excessifs aux ampli- ficateurs de signal de résidu, et à améliorer la préci- sion des étages échantillonneurs-bloqueurs d'entrée. Le convertisseur analogique-numérique (CAN) du type appelé CAN à conversion fractionnée est l'un des trois types courants de CAN rapides. Les CAN du type à approximations successives ont une structure simple et peuvent avoir une grande précision, mais ils ont de très longues durées de conversion, à cause de la nature sérique des processus de conversion qu'ils mettent en oeuvre. A titre d'exemple, on a de façon caractéristique des durées de conversion d'environ 0,6 microseconde à 1 microseconde pour un convertisseur analogique-numérique à approximations successives ayant une résolution de 12 bits. A l'autre extrême, les CAN du type "convertisseur instantané" ont de très courtes durées de conversion, exigeant un cycle de fonctionne- ment. Cependant, la vitesse élevée est obtenue au prix d'une augmentation considérable de la complexité des circuits. Des convertisseurs instantanés ayant une résolution de 8 bits et des vitesses de conversion atteignant 100 mégahertz représentent les limites de la technologie actuelle des circuits intégrés. Les CAN du type à conversion fractionnée procurent un com- promis intermédiaire entre les codeurs instantanés et les CAN à approximations successives. On considère que l'état actuel de la technique concernant les CAN à conversion fractionnée est représenté par le conver- tisseur analogique-numérique à conversion fractionnée, à 12 bits, 10 mégahertz fabriqué par Analog Devices Corporation sous la référence CAV-1210. Les convertis- seurs analogique-numérique à conversion fractionnée utilisent de façon caractéristique un circuit échantil- lonneur-bloqueur, ou circuit de poursuite et de blocage, et qui produit une tension d'échantillon qui est codée par un codeur instantané de bits de fort poids pour produire un mot de bits de fort poids. Le mot de bits de fort poids est enregistré temporairement dans un registre. Le signal d'entrée analogique échantillonné est également transmis vers l'aval par un circuit de retard, vers un noeud de sommation, qu'on peut également appeler un noeud de soustraction. Le mot de bits de fort poids est ensuite appliqué à un convertisseur numérique-analogique de haute précision pour produire une représentation analogique extrêmement précise du mot de bits de fort poids, et cette représentation est ensuite soustraite du signal d'entrée analogique transmis vers l'aval, pour produire un signal de résidu. Le signal de résidu est amplifié et est appliqué à un codeur instantané de bits de faible poids. Le mot de bits de faible poids et le mot de bits de fort poids sont combinés par un circuit de correction d'erreur numérique pour produire le mot de sortie numérique désiré. Les CAN à conversion fractionnée les plus perfectionnés qui sont actuellement disponibles souf- frent d'un certain nombre de défauts. Ils sont très chers: un dispositif à 12 bits, 10 mégahertz coûte ainsi de façon caractéristique de l'ordre de 17 000 francs. Ils sont de façon caractéristique très grands et exigent une carte de circuit imprimé de 230 cm2. Leur précision est généralement inférieure à leur réso- lution de 12 bits, et leur fiabilité à des vitesses approchant la limite de leur spécification de 10 méga- hertz peut être défavorablement réduite. Le coût et la difficulté d'utilisation des CAN à conversion frac- tionnée existants sont augmentés par l'existence d'un nombre relativement grand de potentiomètres externes, qu'on doit régler individuellement pour obtenir une précision de conversion raisonnable. Des réglages des potentiomètres externes effectués à une température pour obtenir un fonctionnement satisfaisant à cette température peuvent ne pas conduire à un fonctionnement satisfaisant à d'autres températures. Il est donc clair qu'il existe un besoin non satisfait consistant en une amélioration consi- dérable de l'état de la technique en ce qui concerne les convertisseurs analogique-numérique à conversion fractionnée. La façon de procéder pour obtenir une telle amélioration n'est cependant pas apparue claire- ment. De nombreux perfectionnements pourraient contri- buer à l'amélioration des performances globales d'un convertisseur analogique-numérique à conversion frac- tionnée, et de tels perfectionnements comprennent des perfectionnements concernant le circuit échantillonneur- bloqueur ou le circuit de poursuite et de blocage, des perfectionnements concernant les codeurs instantanés utilisés, différentes combinaisons de "largeurs" pour les signaux de sortie des codeurs instantanés de bits de fort poids et des codeurs instantanés de bits de faible poids, des perfectionnements visant à éviter l'application de signaux d'attaque excessifs pour-les am- plificateursde résidu, et la mise en oeuvre de diffé- rentes techniques et de différentes améliorations dans les circuits de correction d'erreur numériques destinés à reconstituer le mot de bits de fort poids et le mot de bits de faible poids de façon à produire un mot de sortie numérique précis ayant la résolution et la précision désirées. Les convertisseurs analogique-numérique à conversion fractionnée exigent l'emploi de circuits échantillonneurs-bloqueurs de haute précision. De tels circuits échantillonneurs-bloqueurs (ou circuits de poursuite et de blocage) comprennent de façon caracté- ristique un pont d'échantillonnage à diodes de commuta- tion qui est isolé du signal d'entrée analogique par un amplificateurisolateur d'entrée rapide et de haute précision, fonctionnant en boucle ouverte. Un conden- sateur d'échantillonnage est connecté à la sortie du pont d'échantillonnage à diodes, qui est actionné sous l'effet d'un "ordre d'échantillonnage", et le signal de sortie du condensateur est appliqué à une entrée __ -diirsecond--amplificateur-isolateur rapide. L'impédance de-- sorti-e - d'un circuit échantillonneur-bloqueur du type utilisé dans des convertisseurs analogique-numéri- que à conversion fractionnée, comme le circuit de pour- suite et de blocage du type HTS0010 fabriqué par Analog Devices Corporation, est de façon caractéristique d'en- viron 5 ohms. On règle le gain du circuit de poursuite et de blocage à l'aide d'un potentiomètre externe. Bien que l'utilisation d'amplificateurs à réaction pour obtenir une impédance d'entrée élevée et une impédance de sortie faible soit une solution courante, on ne connaît jusqu'à présent aucun amplifi- cateur opérationnel ayant la très faible tension de décalage d'entrée, le niveau élevé de stabilité en température, l'impédance d'entrée élevée et la grande largeur de bande qui seraient nécessaires pour per- mettre l'utilisation d'un étage de sortie en boucle fermée pour un circuit échantillonneur-bloqueur (ou un circuit de poursuite et de blocage) convenant pour un convertisseur analogique-numérique à conversion fractionnée à 12 bits, 10 mégahertz. L'invention a donc. pour but de procurer un type perfectionné de convertisseur analogique-numéri- que à conversion fractionnée, rapide et ayant une préci- sion élevée. Un autre but de l'invention est de procurer un convertisseur analogique-numérique à conversion fractionnée rapide et à précision élevée, ayant une taille physique réduite, un co t réduit et une précision notablement supérieure, en comparaison avec des CAN à conversion fractionnée de l'art antérieur ayant la même résolution. Un autre but de l'invention est de procurer un CAN à conversion fractionnée rapide, ayant une réso- lution et une précision élevéesnenécessitant pas l'uti- lisation de potentiomètres externes. Un autre but de l'invention est de procurer une technique perfectionnée pour éviter l'application de signaux d'entrée excessifs à l'amplificateur de résidu d'un convertisseur analogique-numérique à conver- sion fractionnée rapide et ayant une précision élevée. Un autre but de l'invention est de procurer un circuit échantillonneurbloqueur ou un circuit de poursuite et de blocage perfectionné, présentant une vitesse élevée et une très grande précision. Un autre but de l'invention est de procurer un amplificateur perfectionné fonctionnant en boucle fermée, ayant une largeur de bande suffisamment grande, un faible décalage d'entrée et une stabilité élevée en courant continu, convenantpourl'utilisation dans un con- vertisseur analogique-numérique à conversion fractionnée à 12 bits, 10 mégahertz. Brièvement, et conformément à l'un de ses modes de réalisation, l'invention procure un conver- tisseur analogique-numérique à conversion fractionnée, présentant une vitesse, une résolution et une précision élevées, qui comporte un codeur ou un convertisseur analogique-numérique de type instantané pour les bits de fort poids, dont les signaux de sortie sont appliqués aux entrées d'un convertisseur numérique-analogique ayant une précision supérieure à la résolution du mot numérique qui résulte de la conversion du signal analo- gique d'entrée, des moyens destinés à transmettre vers l'aval le signal analogique d'entrée du codeur instan- tané de bits de fort poids, de façon pratiquement di- recte, en direction d'un noeud de sommation qui est connecté à la sortie du convertisseur numérique-analogi- que, un circuit de commutation d'isolation qui réagit à un signal de commande de validation d'amplificateur en connectant le noeud de sommation à l'entrée d'un amplificateur de signal de différence, après stabilisa- tion de la différence de tension du noeud de sommation, et un codeur ou un convertisseur analogique-numérique de type instantané de bits de faible poids. Dans le mode de réalisation de l'invention qui est décrit, le codeur instantané de bits de fort poids et le codeur instantané de bits de faible poids produisent, respec- tivement, des signaux de sortie à 7 bits qui sont mémo- risés dans un circuit de correction d'erreur numérique. Les 7 bits de faible poids et les 7 bits de fort poids que produisent, respectivement, le codeur instantané de bits de faible poids et le codeur instantané de _-bits-de--f-o-rt-poids-sont --combinés ensemble pour produire un mot de sortie à 12 bits représentant le signal d'en- trée analogique qui est appliqué au convertisseur analo- gique-numérique à conversion fractionnée. Un circuit de réglage d'erreur, de type résistif, est connecté de façon à ajouter aux signaux d'entrée de référence de tension positif et négatif du codeur instantané de bits de fort poids une tension d'erreur qui est égale à la somme de l'erreur positive maximale et de l'erreur négative maximale que le codeur instantané de bits de fort poids est susceptible d'introduire, pour faire en sorte que l'erreur introduite par le codeur instantané de bits de fort poids soit comprise dans une plage de tension positive, afin que le circuit de correction d'erreur numérique n'ait à travailler que sur des nombres binaires positifs. Le circuit de commutation d'isolation entre le noeud de sommation et l'amplificateur de signal de différence empêche l'application de signaux d'attaque excessifs à l'ampli- ficateur de signal de différence et permet de transmet- tre directement la tension d'entrée analogique vers l'aval, ce qui évite les erreurs associées à des cir- cuits de retard de convertisseurs analogique-numérique à conversion fractionnée de l'art antérieur. Le mode de réalisation de l'invention qui est décrit utilise un circuit échantillonneur- bloqueur de haute précision, employant un amplificateur de sortie à boucle fermée et qui fonctionne à la manière d'un amplificateur-isolateur à haute impédance d'entrée entre un condensateur d'échantillonnage et la sortie d'un pont de diodes de commutation, dont l'entrée est isolée par rapport à un signal d'entrée analogique à échantillonner au moyen d'un circuit amplificateur- isolateur rapide. Un amplificateur opérationnel rapide, ayant une précision élevée, un faible décalage et une faible dérive est satisfaisant pour l'utilisation en amplificateur fonctionnant en boucle fermée. L'amplifi- cateur à boucle fermée du circuit échantillonneur- bloqueur décrit comprend une paire de circuits à charge de source utilisant des transistors à effet de champ à jonction à canal N, ayant des électrodes de grille respectivement connectées à la sortie du circuit échan- tillonneur-bloqueur, et une résistance de réaction connectée à la sortie de l'amplificateur. Un circuit équilibré de polarisation en courant, de décalage de niveau de tension d'entrée et d'amplification comprend des premier et second circuits à charge de source, chacun d'eux comprenant, en série avec l'électrode de source du transistor respectif parmi les transistors à effet de champ à jonction à canal N, une résistance connectée à l'émetteur d'un transistor PNP, dont le collecteur est connecté à une source à courant constant. Les collecteurs des deux transistors PNP sont, respec- tivement, connectés aux électrodes de base de la paire d'entrée différentielle formée par les transistors NPN d'un amplificateur différentiel, dont la sortie est connectée par la résistance de réaction à la grille de l'un des transistors à effet de champ à jonction et à canal N, tandis que la grille de l'autre transis- tor à effet de champ à jonction constitue une entrée non inversée de l'amplificateur opérationnel à boucle fermée. L'électrode de source de chacun des transistors à effet de champ à jonction et à canal N est connectée par un circuit amplificateur-isolateur à l'électrode de base du transistor PNP du circuit à charge de source opposé. Dans le mode de réalisation de I'invention qui est décrit, chaque circuit amplificateurisolateur comprend une résistance connectée à l'électrode de source de l'un des transistors à effet de champ à jonc- tion et à canal N, et connectée également à l'émetteur d'un transistor PNP connecté en diode, dont la base est connectée à la base du transistor PNP du circuit à charge de source opposé et est également connectée à une source à courant constant. Des différences entre les tensions des électrodes de grille des deux transis- tors à effet de champ à jonction sont converties en augmentations de courant dans les transistors PNP des circuits à charge de source, et donc en augmentations de la tension d'entrée différentielle qui est appliquée à l'amplificateur NPN différentiel. La transconductance du double circuit d'entrée à charge de source dont les éléments sont interconnectés en couplage croisé avec isolation, conduit à une transconductance accrue, et donc à un gain accru pour l'amplificateur opération- nel. La structure symétrique permet d'obtenir de très faibles tensions de décalage d'entrée et une très faible dérive thermique de l'amplificateur opérationnel. L'invention sera mieux comprise à la lec- ture de la description qui va suivre d'un mode de réali- sation et en se référant aux dessins annexés sur les- quels: la figure 1 est un schéma synoptique du convertisseur analogique-numérique à conversion frac- tionnée de l'invention; la figure 2 est un diagramme illustrant les divers signaux qui apparaissent pendant le fonction- nement du circuit de la figure; la figure 3 est un schéma de circuit d'une partie du convertisseur analogique-numérique à conver- sion fractionnée de la figure 1; et la figure 4 est un schéma détaillé du circuit échantillonneur-bloqueur qui fait partie du convertisseur analogique-numérique à conversion fractionnée de la figure 1. Sur la figure 1, la référence 1 désigne un convertisseur analogiquenumérique (CAN) à 12 bits à conversion fractionnée, de type "modulaire", qui est capable de fonctionner de façon très précise à une cadence de 10 mégahertz. Le CAN à 12 bits 1 comprend un circuit échantillonneurbloqueur 3, qui-échantillonne un signal d'entrée analogique 2' et qui fournit de façon précise le signal d'entrée analogique échantil- lonné pour produire une tension de sortie "échantil- lonnée" stable sur le conducteur 15. Cette tension de sortie échantillonnée est appliquée à l'entrée ana- logique d'un codeur instantané à 7 bits (c'est-à-dire un convertisseur analogique-numérique à 7 bits), portant la référence 17. Le codeur instantané 17 est appelé ci- après "codeur instantané de bits de fort poids" 17. Il produit un signal de sortie numérique à 7 bits, sous l'effet d'un signal de validation de bits de fort poids qu'un circuit de synchronisation 75 applique sur un conducteur 77. Le signal de sortie numérique à 7 bits du codeur instantané de bits de fort poids 17 est appliqué à un convertisseur numérique-analogique (CNA) à 7 bits, 36, ayant une précision de 14 bits. Le signal analogique de haute précision que le CNA 36 produit sur le noeud 38 est soustrait de la tension échantillonnée produite sur le conducteur , et le résultat est amplifié par un amplificateur opérationnel à large bande 43, pour produire un signal analogique 46 qui est appliqué à l'entrée analogique d'un second codeur instantané 48, qu'on appellera ci- après codeur instantané de bits de faible poids 48. Le signal de sortie à 7 bits que produit le codeur instantané de bits de fort poids 17 et le signal de sortie à 7 bits que produit le codeur instan- tané de bits de faible poids 48 sont appliqués à des entrées appropriées d'un circuit de correction d'erreur numérique 61, qui combine- les deux signaux de sortie à 7 bits pour produire un signal de sortie numérique à 12 bits, 72, qui représente de façon précise la valeur du signal d'entrée analogique échantillonné. Le circuit échantillonneur-bloqueur 3 comprend un amplificateur-isolateur d'entrée 4, dont le signal de sortie est appliqué à un circuit de commu- tation à pont de diodes 5, de type classique. L'amplifi- 1 1 cateur-isolateur d'entrée 4 peut être constitué par- n'importe quel circuit amplificateur-isolateur rapide fonctionnant en boucle ouverte, comme celui fourni par Harris Semiconductor, Inc. sous la référence HA- 5033. Le circuit de commutation à pont de diodes 5 connecte quatre diodes du type à porteurs chauds 5A, B, 5C et 5D (voir figure 4) entre des conducteurs 6, 9, 7 et 11, de la manière représentée. Un signal de validation de porte d'échantillonnage-blocage est appliqué par un conducteur 16 à l'entrée d'un circuit inverseur et amplificateurisolateur 8, dont les entrées inverseuse et non inverseuse sont, respectivement, connectées aux conducteurs 9 et 11. Le noeud de sortie 7 du circuit de commu- tation à pont de diodes 5 est connecté à une borne d'un condensateur d'échantillonnage 10, d'une valeur de 40 picofarads, dont l'autre borne est connectée à la masse. Le conducteur 7 du circuit de commutation à pont de diodes 5 est connecté à l'entrée non inver- seuse d'un amplificateur opérationnel 2, ayant une grande précision, un gain élevé et une grande largeur de bande, dont la sortie est connectée au conducteur 15. Le conducteur 15 est connecté par la résistance de réaction 14 à l'entrée inverseuse de l'amplificateur opérationnel 2. Cette entrée inverseuse est également connectée à la masse par la résistance 13. Conformément à un aspect de l'invention, le circuit échantillonneur-bloqueur 3 combine un ampli- ficateur à boucle fermée 2 et la structure de commuta- tion classique à pont de diodes 5. On utilise habituel- lement des amplificateurs-isolateurs à boucle ouverte, au lieu d'amplificateurs opérationnels à boucle fermée, pour isoler le condensateur d'échantillonnage par rap- port à la sortie d'un circuit échantillonneur-bloqueur, lorsqu'un échantillonnage très précis d'un signal d'en- trée analogique est exigé. Ceci vient du fait qu'on ne disposait pas jusqu'à présent d'un amplificateur opérationnel suffisamment précis, stable et rapide, et ayant une largeur de bande et une impédance d'entrée suffisamment élevées. La structure détaillée du circuit échantillonneur-bloqueur 3 et de l'amplificateur opéra- tionnel 2 est représentée sur la figure 4 et on la décrira ultérieurement. Le codeur instantané de bits de fort poids 17 comprend deux circuits codeurs instantanés à 6 bits 21 et 22, et chacun d'eux peut consister en un codeur instantané du type Siemens SDA5200. Les entrées analo- giques de chacun des codeurs instantanés à 6 bits 21 sont connectées par le conducteur 20 à des résistances de 100 ohms 18 et 19. La borne opposée de la résistance 19 est connectée à la masse et la borne opposée de la résistance 18 est connectée au conducteur 15. L'entrée de référence positive du codeur instantané à 6 bits 21 est connectée par le conducteur 24 à la sortie d'un amplificateur opérationnel ordinaire 25. L'entrée positive de l'amplificateur opérationnel est connectée à une borne de chacune des résistances 26 et 27. La borne opposée de la résistance 27 est connectée à la masse. La borne opposée de la résistance 26 est connectée à une tension de référence de 10 volts, présente sur le conducteur 34, qui est produite par le circuit de référence de 10 volts 35. L'entrée néga- tive de l'amplificateur opérationnel 25 est connectée au conducteur 24. L'entrée de référence négative du circuit codeur instantané à 6 bits 21 est connectée par le conducteur 30 à l'entrée de tension de référence positive du codeur instantané à 6 bits 22. L'entrée de référence négative du codeur instantané à 6 bits 22 est connectée par le conducteur 31A à la sortie d'un amplificateur opérationnel ordinaire 31, dont l'entrée positive est connectée à la masse. L'entrée négative de l'amplificateur opérationnel 31 est connectée au conducteur de sortie 31A par la résistance 33. L'ampli- ficateur opérationnel 25 réduit à environ +0,625 volt la tension de référence de 10 volts que le circuit de référence de 10 volts 35 produit sur le conducteur 34, et cette tension de +0,625 volt est appliquée à l'entrée de référence positive du codeur instantané à 6 bits 21. L'amplificateur opérationnel 31 inverse cette tension de référence de +0, 625 volt pour produire une tension de référence d'environ -0,625 volt qui est appliquée à l'entrée de référence négative du codeur instantané à 6 bits 22. L'entrée négative de l'amplifi- cateur opérationnel 31 est également connectée au conduc- teur 24 par la résistance 32. - Conformément à l'invention, une résistance de réglage d'erreur 28 est connectée entre le conducteur 24 et le conducteur 30. Une seconde résistance de régla- ge d'erreur 29 est connectée entre les conducteurs 30 et 31A. Les résistances de réglage d'erreur 28 et 29, agissant en combinaison avec les résistances 26, 27, 32 et 33, ont pour but de superposer un signal d'erreur positif sur les niveaux de tension de référence de sortie que produisent les amplificateurs opération- nels 25 et 31, et sur le conducteur 30, pour faire en sorte que le circuit de correction d'erreur numérique n'ait pas à travailler sur des nombres négatifs. On considérera ultérieurement ce point de façon plus détaillée. La sortie du CNA à 7 bits 36, dont le circuit est représenté sur la figure 3, est connectée au conducteur de sortie 15 du circuit échantillonneur- bloqueur par le noeud de soustraction 38 et la résis- tance 37 d'une valeur de 200 ohms. (On utilise ici indifféremment le terme "noeud de sommation" ou "conduc- teur de sommation" et le terme "noeud de soustraction", du fait que l'opération qu'on considère est une somme algébrique, qui englobe le cas de la soustraction). Le noeud de soustraction 38 est également connecté au drain du transistor à effet de champ MOS 39. La grille du transistor à effet de champ MOS 39 est con- nectée à la sortie de l'amplificateur-isolateur inver- seur 41 dont l'entrée est connectée à la grille du transistor à effet de champ MOS 40. La source du transis- tor à effet de champ MOS 40 est connectée à la masse. Le drain du transistor à effet de champ MOS 40 est connecté à la source du transistor à effet de champ MOS 39 et au conducteur 42. Le conducteur 42 est connec- té à l'entrée positive de l'amplificateur opérationnel à large bande 43 dont la sortie est connectée au conduc- teur 46. L'entrée négative de l'amplificateur opération- nel 43 est connectée au conducteur 46 par la résistance de réaction 45 et elle est également connectée à la masse, par la résistance 44. L'amplificateur 43 produit un gain égal à 32. L'entrée de l'amplificateur-isolateur inverseur 41 est connectée de façon à recevoir le signal VALIDATION AMPLIFICATEUR 76 que produit le circuit de synchronisation 75. Le signal VALIDATION AMPLIFICA- TEUR 76 est représenté par le signal 76 sur la figure 2. Le signal 16 sur la figure 2 représente le signal VALIDATION ECHANTILLONNEUR-BLOQUEUR qui est produit sur le conducteur 16. Le signal 77 sur la figure 2 représente le signal VALIDATION BITS DE FORT POIDS ui est appliqué aux entrées de validation des codeurs instantanés à 6 bits 21 et 22 et que le circuit de synchronisation 75 fait apparaître sur le conducteur 77 sous l'effet de l'ordre de conversion 78. Le signal 78 sur la figure 2 représente le signal ORDRE DE CONVER- SION. Le signal DONNEES DE BITS DE FORT POIDS 23 sur la figure 2 représente le signal de sortie de l'un caractéristique des sept conducteurs 23, qui est produit par le codeur instantané de bits de fortpoids 17. Le signal de sortie amplifié 46 que produit l'amplificateur opérationnel 43 est appliqué aux entrées analogiques de codeurs intantanés à 6 bits 51 et 52 faisant partie du codeur instantané de bits de faible poids 48, par l'intermédiaire de la résistance 49 et du conducteur 50. Les codeurs instantanés à 6 bits 51 et 52 sont identiques aux codeurs instantanés à 6 bits 21 et 22 décrits précédemment, et ils sont con- nectés exactement de la même manière. De façon similaire, les amplificateurs opérationnels 53 et 55 produisent des tensions de référence d'environ +0,625 volt et d'environ -0,625 volt sur l'entrée de référence positive du codeur instantané à 6 bits 51 et sur l'entrée de référence négative du codeur instantané 52, essentiel- lement comme dans le codeur instantané de bits de fort poids 17. L'entrée de référence négative du codeur instantané 51 est connectée par le conducteur 81 à l'entrée de référence positive du codeur instantané 52. La résistance de réglage d'erreur 82 est connectée entre le conducteur de sortie 80 de l'amplificateur opérationnel 53 et le conducteur 81. La résistance de réglage d'erreur 83 est connectée entre le conducteur 81 et la sortie de l'amplificateur opérationnel 55. Les résistances de réglage 82 et 83 et les résistances 57, 58, 59 et 60 sont réglées de façon à régler avec précision les tensions sur les conducteurs 80, 81 et 84 afin d'obtenir uniquement des uns sur la sortie à 7 bits 56 lorsqu'une tension de +0,625 volt est appli- quée au conducteur 50, uniquement des zéros lorsqu'une tension de -0,625 volt est appliquée au conducteur 50, et une tension intermédiaire appropriée, avec un bit à "un" et les autres à "zéro" lorsqu'une tension de O volt est appliquée au conducteur 50. Le signal VALIDATION DE BITS DE FAIBLE POIDS que le circuit de synchronisation 75 produit sur le conducteur 73 sous l'effet de l'ordre de conver- sion 78 est appliqué aux entrées de validation des circuits codeurs instantanés 51 et 52. Le signal DONNEES DE FAIBLE POIDS 56 représenté sur la figure 2 montre un signal caractéristique présent sur l'un des conduc- teurs du bus de bits de faible poids 56 et qui est généré à la sortie du codeur instantané de bits de faible poids 48 sous l'effet du signal VALIDATION BITS DE FAIBLE POIDS présent sur le conducteur 73. Sur la figure 1, le circuit de correction d'erreur numérique 61 comprend un réseau de bascules à 7 bits 62 dont les entrées sont connectées aux sept conducteurs respectifs de bits de faible poids 23. Les sorties du réseau de bascules à 7 bits 62 sont connectées par sept conducteurs 63 aux 7 bits de fort poids d'un réseau de bascules à 14 bits 65. Les conduc- teurs 56, connectés aux sorties du codeur instantané de bits de faible poids 48, sont connectés aux 7 bits de faible poids du réseau de bascules à 14 bits 65. Les 7 bits de sortie de faible poids correspondants, 69, du réseau de bascules à 14 bits 65 sont connectés aux 7 entrées de bits de faible poids d'un additionneur binaire à 12 bits. Les 7 bits de fort poids 70 du réseau de bascules à 14 bits 65 sont, respectivement, connectés à l'une des entrées de chacune des 7 paires de bits de fort poids des entrées de l'additionneur à 12 bits 71. Les 2 bits de plus fort poids du bus 69 et les 2 bits de moindre poids du bus 70 sont ainsi "en chevau- chement", c'est-à-dire qu'ils sont connectés aux entrées correspondant aux deux mêmes bits (c'est-à-dire les bits 6 et 7) du circuit additionneur à 12 bits 71. Le signal VALIDATION BITS DE FAIBLE POIDS présent sur le conducteur 73 est retardé de 30 nano- secondes par l'élément de retard 64, pour produire sur le conducteur 67 un signal VALIDATION REGISTRE retardé, qui est appliqué à l'entrée de chargement du réseau de bascules à 14 bits 65. Le signal VALIDATION REGISTRE présent sur le conducteur 67 est à nouveau retardé de 44 nanosecondes par le circuit de retard 68 pour produire sur le conducteur 74 le signal DONNEES VALIDES qui est représenté par le signal 74 sur la figure 2. Le signal VALIDATION REGISTRE est représenté par le signal 67 sur la figure 2 et on l'utilise pour enregistrer des données dans le réseau de bascules à 14 bits 65. Les données qui sont produites sur un conducteur caractéristique du bus de sortie numérique à 12 bits 72 sont représentées sur la figure 2 par le signal DONNEES DE SORTIE portant la référence 72. Le signal 76 de la figure 2 représente le signal VALIDA- TION AMPLIFICATEUR qui est produit sous l'effet du signal ORDRE DE CONVERSION 78. Brièvement, le signal ORDRE DE CONVERSION 78 agit sur le circuit de synchronisation 75 de façon * qu'il produise l'impulsion VALIDATION ECHANTILLONNEUR- BLOQUEUR 16, comme l'indiquent les signaux 78 et 16 sur la figure 2. La valeur de la tension d'entrée analo- gique 2 qui doit être convertie est bloquée de façon très précise sur le conducteur 15, comme l'indique le signal SORTIE ECHANTILLONNEUR-BLOQUEUR 15 sur la figure 2. Au bout d'une durée de retard d'environ 38 nanosecondes, le codeur instantané de bits de fort poids 17 produit des impulsions telles que l'impulsion 84 du signal 23 sur divers conducteurs du bus de bits de fort poids 23. Les 7 bits 23 que produit le codeur instantané de bits de fort poids à 7 bits, 17, sont finalement utilisés pour produire les 7 bits de fort poids du signal de sortie binaire à 12 bits qui est produit sur le bus de sortie 72. Simultanément, le niveau de signal analogique échantillonné présent sur le conducteur 15 est transmis vers l'aval en direction du noeud de soustraction 38, par l'intermédiaire de la résistance de 200 ohms portant la référence 37. Les 7 bits 23 du mot de bits de fort poids sont chargés temporairement dans le réseau de bascules à 7 bits 62 du circuit de correction d'erreur numérique 61, et ils sont également appliqués aux entrées du CNA à 7 bits 36 qui, comme mentionné précédemment, a une précision de 14 bits. Le CNA à 7 bits 36 est très simi- laire à un convertisseur Burr-Brown du type DAC63; sa configuration est représentée en détail sur la figure 3 qu'on décrira ultérieurement. Le signal de sortie analogique du CNA à 7 bits 36 est représenté par le signal de CNA 38 sur la figure 2. On peut voir que le noeud de soustraction 38 reçoit deux signaux analogiques, comprenant le signal de sortie 38 du CNA à 7 bits 36, qui est un signal analogique représentant de façon très précise le signal de sortie à 7 bits du codeur instantané de bits de fort poids 17, et une réplique extrêmement précise de la tension échantillonnée d'origine présente sur le conducteur 15. Il y a habituellement une différence de tension entre ces deux signaux. On appelle cette différence de tension le signal de différence ou le "résidu". Conformément à l'invention, le résidu ou le signal de différence est très précis, du fait que le CNA 36 a une précision de 14 bits et que la tension échantillonnée 15 qui est transmise vers l'aval en direction du conducteur de soustraction 38 est très précise. On peut donc voir que le résidu est une repré- sentation analogique très précise, de faible amplitude, des 5 bits demoindre poids de la représentation numéri- que de sortie à 12 bits désirée du signal d'entrée analogique d'origine 2' Conformément à un aspect important de l'invention, les transistors à effet de champ MOS à canal N 39 et 40 isolent l'entrée de l'amplificateur à large bande 43 par rapport au noeud de soustraction 38, par le fait que le transistor à effet de champ M0S 39 est bloqué tandis que le transistor à effet de champ MOS 40 est conducteur, ce qui a pour effet de connecter à la masse l'entrée positive de l'amplifi- cateur 43, jusqu'à ce que la conversion précitée qu'effectue le CNA à 7 bits 36 soit terminée. Ceci évite qu'une différence quelconque apparaissant sur le noeud de soustraction 38 pendant le processus d'échan- tillonnage-blocage applique des signaux excessifs à l'amplificateur opérationnel à large bande 43, et sature éventuellement cet amplificateur. Il est extrêmement souhaitable d'éviter de saturer l'amplificateur opérationnel à large bande 43. Ceci vient du fait que le temps de stabilisation de l'amplificateur opérationnel 43 devrait être incor- poré dans la durée de conversion analogique-numérique globale du CAN 1. En outre, conformément à l'invention, l'élimination du circuit de retard de transmission vers l'aval qui est utilisé dans le convertisseur analo- gique-numérique de l'art antérieur du type CAV-1210 fabriqué par Analog Devices Corporation, procure l'avan- tage d'augmenter considérablement la précision et la fiabilité globale du convertisseur analogique-numérique à 12 bits, 10 mégahertz de la présente invention, et de réduire considérablement son coût, premièrement en évitant toute distorsion de la valeur de la tension analogique échantillonnée présente sur le conducteur , au cours de la transmission de la tension analogique échantillonnée vers le noeud de soustraction 38, et secondement en évitant le coût élevé du circuit de retard de transmission vers l'aval qui est incorporé dans le convertisseur de l'art antérieur. Comme mention- né précédemment, la plupart des convertisseurs analogi- que-numérique rapides et à haute précision du type à conversion fractionnée qu'on trouve dans l'art anté- rieur utilisent une ligne à retard de transmission vers l'aval entre la sortie du circuit échantillonneur- bloqueur et le noeud de soustraction, pour éviter l'ap- plication de signaux d'attaque excessifs au circuit amplificateur de résidu. Le signal VALIDATION AMPLIFICATEUR 76 débloque le transistor à effet de champ MOS 39 et bloque le transistor à effet de champ MOS 40 une fois que le CNA à 7 bits 36 a terminé sa conversion, ce qui a pour effet d'appliquer le signal de résidu à l'entrée non inverseuse de l'amplificateur à large bande 43. L'amplificateur à large bande 43 amplifie alors le résidu ou le signal de différence avec un facteur de gain égal à 16. Le signal 46 sur la figure 2 représente le signal de sortie résultant. Le signal 76 sur la figure 2 représente le signal VALIDATION AMPLIFICATEUR 76. A l'expiration d'une durée de 30 nano- secondes prévue pour la stabilisation du signal de sortie de l'amplificateur à large bande 46, le circuit de synchronisation 75 produit le signal VALIDATION BITS DE FAIBLE POIDS 73, ce qui fait que le codeur instantané de bits de faible poids 48 convertit le signal de résidu amplifié très précis, pour donner un mot de bits de faible poids à 7 bits sur le bus 56. Ce mot de bits de faible poids à 7 bits est chargé dans les 7 bits de moindre poids du réseau de bascules à 14 bits 65. Le mot de bits de fort poids à 7 bits qui est enregistré dans le réseau de bascules 62 est également chargé dans les 7 bits de fort poids du réseau de bascules à 14 bits 65. L'additionneur à 12 bits 71 additionne ensuite simplement ensemble le mot de bits de fort poids à 7 bits et le mot de bits de faible poids à 7 bits "en chevauchement", pour produire un mot de sortie précis à 12 bits sur le bus 72. Conformément à l'invention, on règle les résistances 26, 27, 28, 29, 32 et 33 pour ajouter +39 millivolts aux signaux de sortie des amplificateurs opérationnels 25 et 31 du codeur instantané de bits de fort poids 17. Sinon, la tension précitée de +0,625 volt serait appliquée à l'entrée de référence positive du codeur instantané 21 et une tension de -0,625 volt serait appliquée à l'entrée de référence négative du codeur instantané 22. On effectue cette addition de tension d'erreur par ajustement par laser des résistan- ces 28 et 29 précitées, pour faire en sorte que toute erreur introduite par le codeur instantané de bits de fort poids 17 tombe dans une plage de tension posi- tive, plutôt que dans une plage négative, afin que l'erreur positive puisse être annulée par une opération d'addition, qui est accomplie par l'additionneur à 12 bits 71. On ajuste par laser les résistances 26 et 27 pour produire sur l'entrée de tension de référence positive du codeur instantané à 6 bits 21 une tension égale à la somme de +0,625 volt et de +0,039 volt. On ajuste par laser les résistances 32 et 33 pour faire en sorte que l'amplificateur opérationnel 31 produise sur l'entrée de tension de référence négative du codeur instantané à 6 bits 21 une tension égale à la somme de -0,625 volt et +0,039 volt. On ajuste par laser les résistances 28 et 29 pour produire la tension néces- saire sur le conducteur 30, afin que les signaux de sortie numériques du codeur instantané à 6 bits 21 et du codeur instantané à 6 bits 22 produisent les signaux de sortie numériques corrects, comprenant une erreur de +0,039 volt, lorsque des tensions de +0,625 volt, -0,625 volt et O volt sont appliquées à l'entrée de ces codeurs. On règle les résistances 57, 58, 59, 60, 82 et 83 du codeur instantané de bits de faible poids 48 de façon à obtenir des signaux de sortie numériques corrects pour le codeur instantané de bits de faible poids lorsque des tensions de +0,625 volt, O volt et -0,625 volt sont appliquées au conducteur 46. Dans ces conditions, l'amplificateur opérationnel 53 applique une tension d'environ +0,625 volt à l'entrée de réfé- rence positive du codeur instantané 51, et l'amplifica- teur opérationnel 55 applique environ -0,625 volt à l'entrée de référence négative du codeur instantané 52. On expliquera ultérieurement la raison pour laquelle on effectue ces réglages. Apres avoir expliqué la structure fondamen- tale représentée sur la figure 1, et illustré sur la figure 2 les principaux signaux apparaissant dans cette structure, on va maintenant décrire le fonction - nement d'ensemble du convertisseur analogique-numérique 1. Le signal d'entrée analogique 2' est appliqué initia- lement en tant que signal d'entrée au circuit échantil- lonneur-bloqueur 3, qui produit le signal échantillonné sur le conducteur 15, en une durée de 33 nanosecondes. Le fait d'employer le circuit échantillonneur-bloqueur, au lieu d'appliquer directement le signal d'entrée analogique sur le conducteur 15, réduit- à environ picosecondes la gigue d'ouverture du CAN 1. On uti- lise le circuit de commutation à pont de diodes 5 pour réaliser l'interrupteur d'échantillonnage nécessaire, du fait que ce circuit apparaît offrir la meilleure solution pour satisfaire les exigences contradictoires d'une précision extrêmement élevée et d'une vitesse extrêmement élevée nécessairespour atteindre la cadence de conversion de 10 mégahertz du CAN 1. En employant l'amplificateur opérationnel 2 décrit précédemment, ayant une précision, une vitesse et une stabilité extrê- mement élevées, et en ajustant les résistances 13 et 14 pour obtenir un gain exactement égal à 1, on obtient une impédance de sortie très faible, d'environ 0,25 ohm, pour l'amplificateur opérationnel 2, ce qui lui permet d'attaquer la résistance de transmission vers l'aval 37, d'une valeur de 200 ohms, et le réseau de résistan- ces d'entrée 18, 19 du codeur instantané de bits de fort poids, avec une résistance combinée faible d'envi- ron 100 ohms, avec une erreur négligeable due à la charge imposée à l'amplificateur opérationnel 2. Du fait que le condensateur d'échantillon- nage 10 ne se trouve pas dans le circuit de réaction de l'amplificateur, il suffit que l'amplificateur de sortie à boucle fermée 2 se stabilise dans une plage compatible avec une précision de 7bits avant que le codeur instantané de bits de fort poids soit validé. Si l'amplificateur de sortie à boucle fermée 2 s'est stabilisé dans une plage correspondant à une précision de 12 bits au moment o le codeur instantané de bits de faible poids 48 est validé, le circuit de correction numérique 61 est capable de corriger l'erreur due à la durée de stabilisation accrue. On peut donc accorder à l'amplificateur à boucle fermée 2 une durée supplémen- taire de 60 nanosecondes pour se stabiliser dans une plage correspondant à une précision de 12 bits. D'une manière similaire, des effets de courant de fuite du condensateur d'échantillonnage 6 ne produiront qu'une erreur de décalage pouvant être corrigée par le circuit de correction d'erreur numérique 61, mais ils n'intro- duiront pas une erreur de linéarité. A l'expiration de la "durée d'acquisition" initiale, ou durée d'échantillonnage du signal d'entrée analogique, égale à 33 nanosecondes, on laisse écouler une durée supplémentaire de 18 nanosecondes avant que le signal VALIDATION BITS DE FORT POIDS 77 ne valide le codeur instantané de bits de fort poids 17. Le codeur instantané de bits de fort poids 17 établit les 7 bits de fort poids à l'entrée de l'additionneur à 12 bits 71; en d'autres termes, le codeur instantané de bits de fort poids 17 détermine l'approximation "grossière" initiale du signal d'entrée. On utilise les deux codeurs instantanés à 6 bits 21 et 22 qui ont été décrits, pour obtenir la résolution, la précision et la dynamique nécessaires pour "assembler" de façon satisfaisante le mot de sortie numérique final à 12 bits. Comme décrit précédemment, l'approxima- tion "grossière" initiale du signal d'entrée analogique échantillonné 15 est reconvertie en un signal analogique très précis qui est soustrait du signal d'entrée analo- gique échantillonné et transmis vers l'aval. Comme le montre la figure 3, le CNA à 7 bits est compatible avec la technologie ECL (logique à couplage d'émetteurs) et il permet d'obtenir une précision de 14 bits avec une durée de stabilisation de 25 nanosecondes. La commu- tation du circuit de transmission sélective à transis- tors à effet de champ MOS 39, 40, sous 1' action du signal VALIDATION AMPLIFICATEUR 76,a pour but d'évi- ter une surcharge de l'amplificateur à large bande 43 pendant la durée au cours de laquelle le circuit échantillonneur-bloqueur 3 traite un nouveau signal analogique tandis que le codeur instantané de bits de fort poids 17 concerne toujours les données de l'échan- tillon précédent. Conformément à l'invention, on obtient deux avantages importants en isolant l'entrée de l'ampli- ficateur à large bande 43 par rapport au noeud de sous- traction 38 jusqu'à ce que, premièrement, la conver- sion effectuée par le CNA 36 soit terminée, et, secon- dement, l'acquisition des données par le circuit échan- tillonneurbloqueur 3 soit terminée. Le premier avantage consiste en ce que la tension échantillonnée présente sur le conducteur 15 est transmise directement vers l'aval, sans distorsion ou retard, en direction du noeud de soustraction 38, et elle est donc aussi précise que le signal analogique échantillonné 15 lui-même. Le second avantage consiste en ce que seule la tension de résidu est toujours appliquée à l'entrée de l'ampli- ficateur à large bande 43, ce qui fait que ce dernier ne reçoit jamais des signaux d'attaque excessifs et, par conséquent, il ne se sature jamais. Ceci évite la nécessité d'ajouter au processus de conversion une durée de stabilisation supplémentaire qui serait par ailleurs nécessaire pour permettre à l'amplificateur à large bande 43 de retourner aux conditions de fonc- tionnement normal après une condition de surcharge correspondant au cas le plus défavorable. Apres avoir été multiplié par un gain de 16 par l'amplificateur à large bande 43, le signal de résidu est appliqué à l'entrée analogique du codeur instantané de bits de faible poids 48, qui est identique au codeur de bits de fort poids 17, dans le but de faciliter la fabrication du dispositif, à l'exception du fait que le réseau d'entrée résistif 18, 19 du codeur instantané de bits de fort poids 17 n'est pas utilisé pour le codeur de bits de faible poids. On effectue ceci de façon à pouvoir utiliser la même tension de référence sans avoir à doubler le gain de l'amplifica- teur 43. Le fait de faire fonctionner l'amplificateur 43 avec le gain le plus faible qui est admissible permet à cet amplificateur d'avoir une plus grande largeur de bande, et donc une durée de stabilisation faible, de 25 nanosecondes. Ceci est important pour obtenir la faible durée de conversion globale du CAN 1. Une fois que les donnés présentes dans chacun des codeurs de bits de fort poids et de bits de faible poids ont été mémorisées dans le réseau de bascules à 14 bits du circuit de correction d'erreur numérique 61, les deux mots à 7 bits correspondant aux bits de fort poids et aux bits de faible poids, avec les deux bits médians de chaque mot "en chevauchement', se combinent pour former le mot final à 12 bits. Le circuit de synchronisation 75 produit les signaux de synchronisation conformément aux signaux représentés sur la figure 2. Plus précisément, le pro- cessus de conversion est déclenché par le passage à un niveau haut du signal ORDRE DE CONVERSION 78. Simul- tanément, le signal VALIDATION ECHANTILLONNEUR-BLOQUEUR 16 est amené à un niveau haut pour placer le circuit échantillonneur-bloqueur 3 dans un mode de "blocage". Au bout d'une durée de retard de 18 nanosecondes, des- tinée à permettre la stabilisation du circuit échantil- lonneur-bloqueur, il apparaît une impulsion de 8 nano- secondes du signal VALIDATION BITS DE FORT POIDS 77, dans le but de charger la tension échantillonnée 15 dans le codeur instantané de bits de fort poids 17. Une durée de retard de 22 nanosecondes est observée pour que les données mémorisées soient disponibles pour attaquer le CNA à 7 bits 36. A un instant qui coïncide pratiquement avec celui auquel les nouvelles données numériques sont présentées aux entrées du CNA 36, le signal VALIDATION AMPLIFICATEUR 76 permet de commuter l'amplificateur à large bande 43 vers son mode actif. Lorsque le signal de sortie de l'amplifica- teur 43 s'est stabilisé, une autre impulsion de valida- tion de 8 nanosecondes, portant la référence 86, appa- raît sur le conducteur 73 pour mémoriser le signal de sortie du codeur instantané de bits de faible poids 48, et pour transférer vers le réseau de bascules à 14 bits 65 le mot de bits de faible poids présent sur le conducteur 56. Dès que les données de bits de fort poids 23 et les données de bits de faible poids 56 sont enregistrées sous forme numérique dans le réseau de bascules à 14 bits 65, le circuit échantillonneur- bloqueur 3 est placé à nouveau dans le mode d'échantil- lonnage. L'impulsion présente sur le conducteur 67 est obtenue à partir de l'impulsion de validation 73 du codeur de bits de faible poids et elle est retardée de 30 nanosecondes pour charger le réseau de bascules à 14 bits 65. L'impulsion finale DONNEES VALIDES 74 est ensuite générée pour indiquer que les données pré- sentes sur le bus 72, qui constituent le mot de sortie numérique à 12 bits représentatif du signal d'entrée analogique échantillonné, sont stables. Comme mentionné ci-dessus, et conformément à l'invention, l'une des caractéristiques originales du circuit échantillonneur-bloqueur consiste dans l'uti- lisation de l'amplificateur opérationnel à transistors à effet de champ à haute impédance d'entrée, fonction- nant en boucle fermée, pour isoler le condensateur d'échantillonnage 10. L'utilisation d'un amplificateur fonctionnant en mode de réaction en boucle fermée pré- sente plusieurs avantages par rapport à l'utilisation habituelle d'un amplificateur-isolateur fonctionnant en boucle ouverte. Il faut cependant noter que ces avantages n'ont pas été obtenus jusqu'à présent du fait qu'on ne disposait pas d'un amplificateur opérationnel ayant une précision, une stabilité et une vitesse suffisamment élevées. Un avantage important de l'utilisation d'un amplificateur opérationnel fonctionnant en boucle fermée consiste en ce que l'impédance de sortie n'est que d'environ 0,25 ohm, alors que l'impédance de sortie d'un amplificateur-isolateur fonctionnant en boucle ouverte présente une valeur caractéristique de 5 ohms. Cette faible impédance de sortie simplifie l'interface entre le circuit échantillonneur-bloqueur et le conduc- teur 15, qui est chargé par le réseau résistif de trans- mission vers l'aval et par le réseau résistif de réduc- tion de gain qui est connecté à l'entrée du codeur instantané de bits de fort poids 17. Le fait que le circuit échantillonneur-bloqueur puisse ainsi attaquer des impédances faibles sans introduire une erreur nota- ble conduit à de plus courtes durées de stabilisation, et donc à de plus courtes durées globales de conversion. Un autre avantage de l'utilisation d'un amplificateur à boucle fermée consiste en ce qu'on peut aisément ajuster par laser le gain de l'amplificateur opération- nel 2 de façon à obtenir un gain exactement égal à 1, qui est stable sur une plage de températures éten- due. Ceci supprime la nécessité de prévoir des poten- tiomètres pour régler le gain du circuit échantillonneur- bloqueur, comme c'est le cas dans des circuits échantil- lonneurs-bloqueurs de l'art antérieur, comme le circuit de poursuite et de blocage du type HTS-0010 fabriqué par Analog Devices Corporation. Des méthodes utilisées dans l'art antérieur pour régler le gain d'amplifica- teurs-séparateurs fonctionnant en boucle ouverte exigent fréquemment l'incorporation de résistances dans la voie de signal. Ceci dégrade la largeur de bande et peut en outre conduire à des réglages de gain corrects à une température et erronés à une autre température; au contraire, dans le cas du nouvel amplificateur opé- rationnel qui est décrit ici, un seul réglage de gain, réalisé par ajustement par laser au cours du processus de fabrication, procure un gain correct sur la totalité de la plage de températures de fonctionnement ordinaire. Comme mentionné précédemment, on ajuste par laser les résistances 26, 27, 28, 29, 32 et 33 pendant la fabrication pour ajouter 39 millivolts aux sorties de chacun des amplificateurs opérationnels et 31 et au conducteur 30. On sélectionne la valeur de 39 millivolts sur la base de la détermination de l'erreur positive maximale possible qui est susceptible d'apparaître dans le codeur instantané de bits de fort poids 17, et de la détermination de l'erreur négative maximale qui est susceptible d'apparaître dans le codeur instantané de bits de fort poids 17; on additionne l'une à l'autre les deux valeurs ainsi déterminées. En ajoutant cette tension d'erreur totale conjointement aux entrées de référence positive et négative du codeur instantané de bits de fort poids 17, on fait en sorte que toute erreur susceptible d'être introduite par le codeur instantané de bits de fort poids 17 soit comprise dans une plage de tension d'erreur positive qui sera représentée par une quantité numérique positive que le circuit de correction d'erreur numérique 61 pourra alors corriger sans avoir à traiter des nombres négatifs, ce qui pourrait augmenter considérablement la complexité du circuit de correction d'erreur numéri- que 61. Le problème concernant la correction numé- rique d'erreurs susceptibles de tomber dans une plage de tension positive ou négative est un problème qu'on rencontre de façon générale dans la conception de con- vertisseurs analogique-numérique à conversion frac- tionnée. A la connaissance de l'inventeur, le problème n'a pas été résolu de la manière proposée ci-dessus. L'analyse du CAN 1 à conversion fractionnée de la figure 1 montre que lemot de sortie numérique 72 contient seulement deux termes d'erreur, à savoir l'erreur introduite par le convertisseur numérique- analogique 36 et l'erreur introduite par le codeur de bits de faible poids 48. Les erreurs introduites dans le codeur instantané de bits de fort poids 17 n'apparaissent pas dans le signal de sortie final, et il en est de même pour de petites erreurs d'échan- tillonnage ou des erreurs dues à la fuite du condensa- teur d'échantillonnage 10, à condition que l'amplifica- teur à boucle fermée du circuit échantillonneur-bloqueur soit stabilisé dans une plage correspondant à une pré- cision de 12 bits au moment o l'impulsion du signal VALIDATION BITS DE FAIBLE POIDS apparaît sur le conduc- teur 73. On considère qu'il s'agit là d'un résultat surprenant, et qui a conduit à une simplification du circuit de correction d'erreur numérique par l'introduc- tion délibérée d'une erreur dans le codeur instantané de bits de faible poids 17, ce qui, à son tour, simpli- fie le circuit de correction d'erreur numérique en n'introduisant absolument aucune erreur dans le mot numérique à 12 bits final que produit le CAN 1. Pour comprendre comment on combine ou on additionne ensemble le mot de bits de fort poids à 7 bits et le mot de bits de faible poids à 7 bits "en chevauchement", pour produire un signal de sortie numérique à 12 bits exact 72, il est intéressant de noter que le codeur instantané de bits de fort poids peut avoir n'importe quelle précision et n'importe quelle résolution désirées. Dans le mode de réalisation de l'invention qui est décrit ici, on peut considérer que le mot de bits de fort poids à 7 bits est constitué par les 7 bits de fort poids d'un mot de 12 bits dans lequel les 5 bits de faible poids sont tous des zéros ou des "zéros implicites". De façon similaire, le codeur instantané de bits de faible poids peut avoir n'importe quelle résolution désirée. Dans l'exemple présent, on sélectionne 7 bits pour la conversion de la tension de résidu ou de différence amplifiée précise, et on peut considérer que ces bits sont les 7 bits de faible poids d'un mot de 12 bits dans lequel les 5 bits de fort poids sont tous des "zéros" ou des "zéros implici- tes". Dans ces conditions, l'additionneur 71 du circuit de correction d'erreur numérique 61 doit simplement ajouter ensemble ces deux mots de 12 bits pour obtenir le mot numérique à 12 bits 72, et qui est le mot final corrigé et précis. Si on n'utilisait pas la correction numérique, la précision globale ne serait pas meilleure que celle du codeur instantané de bits de fort poids, et il n'existerait aucun moyen pour corriger l'erreur. Avec le circuit de correction d'erreur numérique, l'er- reur générée par le codeur de bits de fort poids est codée par le codeur de bits de faible poids avec une inversion de phase, à cause du signal que traite le CNA à 7 bits 36. L'additionneur 71 annule l'erreur du fait que le même signal d'erreur est sommé à la fois avec une phase inversée et une phase non inversée. Comme mentionné ci-dessus, le CNA à 7 bits 36 a une précision de 14 bits. Habituellement, la plupart des CAN disponibles dans le commerce ont une précision approximativement égale à leur résolution. Cependant, ceux utilisés dans des convertisseurs analo- gique-numérique à conversion fractionnée doivent avoir une précision très supérieure à leur résolution. Le convertisseur précité de Burr-Brown Corporation portant la référence DAC63 est un CNA du commerce et qui pour- rait convenir pour une telle application. Le CNA à 7 bits 36 qui est utilisé dans le mode de réalisation actuellement préféré de l'invention est quelque peu différent du DAC63 de Burr-Brown, et il est donc repré- senté avec le niveau de détail approprié sur la figure 3, pour que la description soit complète et pour permet- tre à l'homme de l'art de mettre en oeuvre l'invention sans expérimentation excessive. Sur la figure 3, le module CNA/amplificateur qui est désigné par la réfé- rence 47 comprend le circuit de tension de référence de 10 volts 35, qui comprend un amplificateur opéra- tionnel, une diode zener et une paire d'étages de sor- ties à charge d'émetteur, dont l'un fournit un courant de référence de 1, 5 milli-ampère à un amplificateur de commande 88 du CNA à 7 bits 36. L'inverseur de vali- dation de l'amplificateur est un étage à logique à couplage d'émetteurs dont une entrée est connectée au conducteur VALIDATION AMPLIFICATEUR 76 et dont l'au- tre entrée reçoit une tension de référence de -1,3 volt. La sortie inverseuse et la sortie non inver- seuse sont, respectivement, connectées aux électrodes grille des transistors à effet de champ MOS 39 et 40. La configuration de l'amplificateur à large bande 43 est représentée pour que le schéma soit complet, mais l'homme de l'art pourrait aisément réalisr les circuits de diverses autres manières, ce qui fait qu'une description détaillée n'est pas jugée nécessaire. De façon similaire, la configuration exacte du circuit du CNA à 7 bits, avec une précision de 14 bits, est représentée sur la figure 3, mais la configuration du CNA ne présente aucune particularité et une descrip- tion détaillée est inutile pour l'homme de l'art. On obtient la précision de 14 bits en respectant simple- ment un niveau de précision approprié pour les résistances et en appariant et en proportionnant les divers transistors de façon précise. En considérant maintenant la figure 4, on note que le circuit échantillonneur-bloqueur 3 peut comprendre un amplificateur opérationnel 2 ayant un gain, une largeur de bande et une stabilité élevés, dont la conception permet l'utilisation hautement sou- haitable, mentionnée précédemment, d'un amplificateur opérationnel à boucle fermée pour isoler le condensateur d'échantillonnage 10 par rapport au circuit échantil- lonneur-bloqueur 3. L'amplificateur-isolateur d'entrée 4 peut être un amplificateur HA5033 fabriqué par Harris Semi- conductor Co. La sortie de l'amplificateur-iscIateur d'entrée 4 est connectée par le conducteur 6 à un noeud du pont de commutateur à diodes 5, qui comporte des diodes à porteurs chauds 5A et 5B dont la cathode et l'anode sont, respectivement, connectées au conducteur 6. Le pont 5 comprend le conducteur 11 connecté à l'ano- de de la diode à porteurs chauds 5A et à l'anode de la diode à porteurs chauds 5C. Le signal de sortie du pont de commutation à diodes 5 apparaît sur le con- ducteur 7 qui est connecté au condensateur d'échan- tillonnage 10, à la cathode de la diode 5C, et à l'anode de la diode à porteurs chauds 5D. Le conducteur 9 est connecté aux cathodes des diodes 5B et 5D. L'ordre d'échantillonnage-blocage 16 est appliqué à l'entrée d'un circuit amplificateur-isolateur 8 qui produit un signal de sortie inversé sur le conduc- teur 9A et un signal de sortie non inversé sur le con- ducteur 11A. Le signal présent sur le conducteur 11A est soumis à une translation vers le haut par un réseau comprenant une diode zener 210 et des résistances 211 et 212 qui sont connectées à la base d'un transistor PNP 217. Le signal présent sur le conducteur 9A est de façon similaire soumis à une translation vers le haut par la diode zener 213 et les résistances 214 et 215 connectées à la base du transistor PNP 216, qui est connecté au transistor source de courant 223, en une configuration à émetteurs communs avec le tran- * sistor 217. Les collecteurs des transistors 216 et 217 sont, respectivement, connectés aux conducteurs 9 et 11 du pont de diodes de commutation 5. Le conduc- teur 11 est également connecté par la diode 218 et la résistance 219 au conducteur de sortie 15 du circuit échantillonneur-bloqueur. Le conducteur 9 est connecté par la diode 221 et la résistance 220 au conducteur de sortie 15 du circuit échantillonneur-bloqueur. Le signal présent sur le conducteur 11A est soumis à une translation vers le bas par la diode zener 204 et les résistances 205 et 206 connectées à la base du transistor NPN 201, dont l'émetteur est - connecté à l'émetteur du transistor NPN 202 et à la source de courant constant 203. De façon similaire, le signal présent sur le conducteur 9A est soumis à une translation de niveau vers le bas par la diode zener 207 et les résistances 208 et 209 qui sont connec- tées à la base du transistor NPN 202. Le fonctionnement fondamental du pont de commutation à diodes 5 et de ses circuits associés décrits ci-dessus, sous la dépendance de l'ordre d'échan- tillonnage-blocage 16, apparaîtra aisément à l'homme de l'art et on ne le décrira donc pas en détail. En considérant maintenant l'amplificateur opérationnel 2, on note que selon un aspect important supplémentaire de l'invention, cet amplificateur opéra- tionnel 2 comprend un transistor à effet de champ à jonction et à canal N, 225, dont le drain est connecté au conducteur de +15 volts 277 et dont la grille est connectée au conducteur 7, sur lequel apparaît le signal de sortie du pont de diodes de commutation 5. La source du transistor à effet de champ à jonction 225 est con- nectée aux résistances 229 et 231 par le conducteur 228. De façon similaire, le drain du transistor à effet de champ à jonction et à canal N 236 est connecté au conducteur de +15 volts 277 et sa source est connectée aux résistances 230 et 232 par le conducteur 227. Les autres bornes des résistances 229, 230, 231 et 232 sont, respectivement, connectées aux émetteurs des transistors PNP 233, 234, 235 et 236. Les bases des transistors PNP 233 et 234 sont toutes deux connectées au collecteur du transistor PNP 234. Le collecteur du transistor PNP 233 est connecté par le conducteur 251 au collecteur du transistor NPN 237 et à la base du transistor NPN 259 de l'amplifica- teur différentiel. Le collecteur du transistor PNP 234 est connecté au collecteur du transistor NPN 238. Les bases des transistors PNP 235 et 236 sont toutes deux connectées au collecteur du transistor PNP 235 et au collecteur du transistor NPN 240. Le collecteur du transistor PNP 236 est connecté au col- lecteur du transistor NPN 241. Les bases des transis- tors NPN 237 et 241 sont connectées au collecteur du transistor NPN 242 et aux émetteurs des transistors NPN 259 et 260 de l'amplificateur différentiel, au moyen du conducteur 261 et du conducteur 279. Les bases des transistors NPN 238, 240 et 242 sont connectées par le conducteur 239 au collec- teur et à la base du transistor NPN 257 et à une borne de la résistance 253. L'autre borne de la résistance 253 est connectée par le conducteur 254 à la cathode de la diode zener 256 et à une borne de la résistance 252, dont l'autre borne est connectée à un conducteur de +5 volts 275. L'anode de la diode zener 256 est connectée au conducteur de -5 volts 276. Les émetteurs des transistors NPN 257, 237, 238, 240, 241 et 242 sont, respectivement, connectés au conducteur de -5 volts 276, par les résistances respectives 258, 243, 244, 245, 246 et 247. Le collecteur du transistor 259 de l'ampli- ficateur différentiel est connecté au collecteur du transistor PNP 262 et aux bases des transistors PNP 262 et 263. Les émetteurs des transistors PNP 262 et 263 sont connectés par les résistances 264 et 265 au conducteur de +5 volts 278. Le collecteur du transistor 260 de l'amplificateur différentiel est connecté par le conducteur 267 à l'émetteur du transistor NPN 266 et à la base du transistor PNP 273, dont le collecteur est connecté au conducteur de -5 volts 276. La base du transistor NPN 266 est connectée au point de con- nexion entre les résistances 268 et 269. La borne op- posée de la résistance 268 est connectée au conducteur 267. La borne opposée de la résistance 269 est connectée au collecteur du transistor NPN 266 et à la base du transistor NPN 270. Le collecteur du transistor NPN 266 est également connecté au collecteur du transistor PNP 263. Le collecteur du transistor NPN 270 est connec- té au conducteur de +5 volts 278. L'émetteur du transis- tor NPN 270 est connecté par la résistance 271 au conduc- teur de sortie 15 du circuit échantillonneur-bloqueur. L'émetteur du transistor PNP 273 est connecté par la résistance 272 au conducteur de sortie 15 du circuit échantillonneur-bloqueur. Le tableau suivant donne des exemples de valeurs pour les résistances de l'amplificateur opérationnel 2. TABLEAU Référence des Référence des Valeurs (ohms) résistances 13 2000 14 10 229 16 230 16 231 16 232 16 243 195 244 195 245 195 246 195 247 50 252 600 - 253 600 258 100 264 100 265 100 268 330 269 330 On décrira ensuite le fonctionnement de l'amplificateur 2. Initialement, le circuit de polari- sation comprenant la diode zener 256, le transistor 257 et les résistances 252, 253 et 258 applique aux transistors NPN 238, 240 et 242 une tension de polari- sation qui force ces transistors à produire des courants I1, I2 et I3. Les transistors et les résistances d'émet- teurs sont appariés, de façon que I1 et I2 soient égaux. I3 est proportionné de façon appropriée par rapport à I1 et I2 pour polariser correctement l'amplificateur différentiel comprenant les transistors NPN 259 et 260. L'homme de l'art notera que le circuit précédent comprenant les transistors 238, 240 et 242 est un cir- cuit de type "miroir de courant" qui reproduit le courant traversant le transistor NPN 257. Le courant I1 qui traverse le transistor NPN 238 s'écoule dans le transistor PNP 234, connecté en diode. En supposant que les transistors à effet de champ à jonction et à canal N 225 et 226 soient appariés, et en supposant que la tension sur le conduc- teur de sortie 7 du circuit échantillonneur-bloqueur soit identique à la tension sur le conducteur de réac- tion 274, et que les transistors PNP 233 et 234 et les résistances 229 et 230 soient appariés, les transis- tors PNP 233 et 234 et les résistances d'émetteurs respectives constituent un circuit miroir de courant PNP, ce qui fait que le courant I4 est produit sous l'effet du courant I1 et est égal à ce dernier. De façon similaire, le courant I2 est reproduit par les transistors PNP 235 et 236, pour produire le courant I5 qui est égal à 12. La combinaison du courant I3 produit dans l'amplificateur différentiel 259, 260, de la réaction de mode commun dirigée du conducteur 261 vers les bases des transistors NPN 237 et 241, et de la réaction dirigée du conducteur de sortie 15 du circuit échantillonneur-bloqueur vers l'électrode de grille du transistor à effet de champ à jonction 226, conduit à l'établissement de "points de fonction- nement" pour les conducteurs 261 et 279, pour transférer le signal d'entrée 7 et le signal de réaction passant par la résistance 14, appliqués respectivement aux électrodes de grille des transistors à effet de champ à jonction 225 et 226, vers les électrodes de base des transistors NPN respectifs 259 et 260. On a trouvé que l'amplificateur opération- nel 2 décrit ci-dessus procurait la combinaison de performances élevées nécessaires pour l'amplificateur à boucle fermée dans le circuit échantillonneur-bloqueur 3, pour isoler le pont de diodes de commutation 5 et le condensateur d'échantillonnage 10 par rapport à la sortie 15 du circuit échantillonneur-bloqueur. L'homme de l'art notera aisément qu'une précision extrêmement élevée est nécessaire pour un amplificateur opérationnel à boucle fermée qui doit être utilisé dans un circuit échantillonneur-bloqueur, dont le signal de sortie doit être appliqué à l'entrée d'un convertisseur analo- gique-numérique ayant une précision de 12 bits. On obtient une impédance d'entrée élevée en utilisant les transistors à effet d'e champ à jonction 225 et 226 en tant que dispositifs d'entrée. Le couplage croisé qui est établi à partir des sources respectives des transistors à effet de champ à jonction 225 et 226, fonctionnant chacun en transistor à charge de source, vers les circuits miroirs de courant PNP établissant les courants de polarisation dans les circuits à charge de source des transistors à effet de champ à jonction opposés, par l'intermédiaire des résistances 231 et 230, conduit à un doublement effectif du gain de l'ampli- ficateur opérationnel 2 par rapport à la valeur qu'au- rait ce gain en l'absence des résistances de couplage croisé 230, 231. On peut voir aisément que le circuit de polarisation et de translation de niveau qui est con- necté entre le circuit à transistors à effet de champ à jonction à charge de source et la base des transistors d'entrée NPN 259 et 260 de l'amplificateur différentiel est complètement symétrique, ce qui permet d'obtenir un très faible décalage en courant continu suró-2negamme de températures étendue. On obtient une translation de niveau respective entre les transistors à effet de champ à jonction à canal N 225 et 226 et les bases des transistors NPN 259 et 260 de l'amplificateur diffé- rentiel. On obtient un gain très élevé et une grande largeur de bande par l'utilisation de transistors NPN 259 et 260 dans l'étage amplificateur différentiel. Le fait qu'un seul étage d'amplificateur différentiel NPN soit nécessaire pour obtenir un gain approprié, en combinaison avec le gain de l'étage d'entrée à tran- sistors à effet de champ à jonction, permet d'obtenir de façon économique la grande largeur de bande qui est nécessaire. Pour permettre une meilleure compréhen- sion des considérations générales précédentes, en ce qui concerne le fonctionnement et les avantages du circuit considéré, on va maintenant présenter une des- cription plus spécifique et détaillée du fonctionnement de l'amplificateur. Une manière "intuitive" de comprendre le fonctionnement de l'amplificateur opérationnel 2 consiste à considérer que le circuit formé par le transistor à effet de champ A jonction 225, la résistance 229, le transistor PNP 233 et le transistor de source de courant constant 237 constitue un premier circuit à charge de source, et à considérer que le transistor à effet de champ à jonction 226, la résistance 232, le transistor PNP 236 et le transistor de source à courant constant 246 constituent un second circuit à charge de source. On notera que pour de petites excursions de tension, la chute de tension entre la grille du transistor à effet de champ à jonction 225 et l'émetteur du transistor PNP 233 est constante, et la chute de tension entre la grille du transistor à effet de champ à jonction 226 et la base du transistor PNP 233 est constante, du fait que les courants I4 et I5 sont constants. De façon similaire, la chute de tension entre la grille du transistor à effet de champ à jonction 226 et l'émet- teur du transistor PNP 236 est constante, de même que la chute de tension entre la grille du transistor à à effet de champ à jonction 225 et la base du transis- tor PNP 236. On notera ensuite qu'un "but" de l'amplifi- cateur opérationnel 2 est de faire en sorte que la tension de sortie sur le conducteur 15, qui est ren- voyée par la résistance 14 vers la grille du transistor à effet de champ à jonction 226, soit égale à la tension sur la grille du transistor à effet de champ à jonc- tion 225. Cependant, si la tension sur la grille du transistor à effet de champ à jonction 225 est légère- ment supérieure à la tension présente sur la grille du transistor à effet de champ à jonction 226, la diffé- rence de tension apparaît sous la forme d'une augmenta- tion de la tension émetteur-base du transistor PNP 233, ce qui tend à augmenter I4 et donc à augmenter la tension sur le conducteur 261. Ceci augmente la tension de base du transistor NPN 259 et le courant qui traverse ce transistor, ce qui diminue le courant traversant le transistor NPN 260 et la tension sur le collecteur de ce transistor, ce qui a pour effet de réduire la tension de sortie sur le conducteur 15 et sur la grille du transistor à effet de champ à jonc- tion 226, ce qui réduit la différence de tension pré- citée. Simultanément, et de manière entièrement similaire, la différence de tension précitée entre les grilles des transistors à effet de champ à jonction et à canal J 225 et 226 apparaît également sous la forme d'une diminution, au lieu d'une augmentation, de la tension émetteur-base du transistor PNP 236. Ceci tend à diminuer I5 simultanément à l'augmentation de 14, et donc à diminuer la tension sur le conducteur 279 et sur la base du transistor NPN 260, simultanément à l'augmentation de la tension sur la base du transis- tor NPN 259. 2586516- On peut montrer que l'isolation entre les sources des transistors à effet de champ à jonction 225 et 226 qui est obtenue par les structures à charge de source établissant un couplage croisé et qui sont décrites ci- dessus, conduit à une transconductance effective gm, et donc à un gain, qui sont environ 2x fois supérieures à ce qu'on obtiendrait avec un circuit amplificateur différentiel à source commune plus clas- sique pour transférer la tension de grille des transis- tors à effet de champ à canal J 225 et 226 vers les bases des transistors NPN 259 et 260. La structure entièrement équilibrée offre l'avantage supplémentaire de procurer de très faibles tensions de décalage d'en- trée et une très faible dérive thermique de ces tensions. Le convertisseur analogique-numérique à conversion fractionnée 1 décrit ci-dessus procure les avantages qui consistent dans l'élimination des erreurs dues aux circuits de retard qui transmettent vers l'aval le signal analogique échantillonné, en direction du noeud de soustraction, dans les convertis- seurs analogique-numérique à conversion fractionnée de l'art antérieur, ce qui a pour effet d'améliorer la précision et la linéarité globales du convertisseur analogique-numérique à conversion fractionnée qui est envisagé ici. C'est l'utilisation des éléments de commu- tation d'isolation à transistors à effet de champ MOS qui rend possible la transmission directe vers l'aval du signal analogique échantillonné, en direction du noeud de soustraction, comme il est décrit, et donc l'élimination de l'erreur due aux éléments de retard pour la transmission vers l'aval. La superposition de la tension d'erreur décrite (39 millivolts) sur les entrées de tension de référence du codeur instantané de bits de fort poids n'affecte pas la précision ou la linéarité du conver- tisseur analogique-numérique à conversion fractionnée, mais elle procure l'avantage d'une simplification du circuit de correction d'erreur, en évitant la nécessité de travailler sur des nombres binaires négatifs. L'utilisation de l'amplificateur à boucle fermée dans le circuit échantillonneur-bloqueur conduit à une très grande précision du circuit échantillonneur- bloqueur, sans la nécessité d'employer des potentio- mètres externes. Enfin, la conception originale de l'amplificateur opérationnel qui est utilisé dans le circuit échantillonneur-bloqueur procure une combinaison impossible à obtenir jusqu'à présent, d'une grande largeur de bande et d'un faible décalage sur la plage de température de fonctionnement normale, ce qui permet d'utiliser l'amplificateur à boucle fermée dans le circuit échantillonneur-bloqueur, et procure l'avantage supplémentaire de très faibles impédances de sortie quï permettent d'attaquer le codeur instantané de bits de fort poids et le noeud de soustraction sans introduire une erreur notable. Bien qu'on ait décrit l'invention en considérant un mode de réalisation particulier de celle- ci, l'homme de l'art pourra apporter diverses modifica- tions au mode de réalisation décrit, sans sortir du cadre de l'invention. On considère que le cadre de l'invention englobe tous les dispositifs qui sont des équivalents du mode de réalisation décrit, dans la mesure o ils contiennent des éléments qui remplissent pratiquement la même fonction, pratiquement de la même manière, pour obtenir pratiquement le même résultat. On pourrait par exemple obtenir des résultats compara- bles en prenant un plus petit nombre de bits pour le codeur instantané de bits de fort poids et un nombre de bits plus élevé de façon correspondante pour le codeur instantané de bits de faible poids, ou inverse- ment. Un circuit équilibré de décalage de niveau et de couplage croisé autre que celui représenté sur la figure 4 pourrait réaliser la fonction d'interface symétrique désirée entre les transistors à effet de champ à jonction et à canal N et la paire de transistors NPN à couplage d'émetteurs de l'étage amplificateur différentiel de l'amplificateur opérationnel de la figure 4. La technique représentée sur la figure 1 pour augmenter la résolution de codeurs instantanés en connectant leurs sorties en parallèle et en connec- tant en cascade leurs entrées de référence de tension, et en réglant les différentes entrées de tension de référence par ajustement par laser de résistances telles que les résistances 26, 27, 28, 29, 32 et 33, peut être utile dans des applications autres que des conver- tisseurs analogique-numérique à conversion fractionnée. REVENDICATIONS 1. Convertisseur analogique-numérique à conversion fractionnée à X bits, X étant un nombre entier, caractérisé en ce qu'il comprend, en combinai- son: (a) des moyens (3) destinés à produire un premier signal analogique; (b) des premiers moyens de conver- sion analogique-numérique (17) destinés à produire un premier mot binaire à Y bits représentatif du premier signal analogique, Y étant un nombre entier inférieur à X; (c) des moyens (15, 37) destinés à diriger le premier signal analogique vers un conducteur de somma- tion (38) avec pratiquement aucun retard ni aucune atténuation; (d) des moyens de conversion numérique- analogique (36) qui réagissent au premier mot binaire à Y bits en produisant un second signal analogique et en l'appliquant au conducteur de sommation (38), les moyens de conversion numérique-analogique (36) ayant une précision d'au moins X bits, et l'application du premier signal analogique et du second signal analo- gique au conducteur de sommation (38) produisant sur le conducteur de sommation un signal de différence qui représente de façon précise les X-Y bits de faible poids d'un équivalent binaire à X bits du premier signal analogique; (e) des moyens (43) destinés à amplifier le signal de différence par un facteur prédéterminé, pour produire un signal de différence amplifié, les moyens d'amplification comprenant une entrée (42) ; (f) des moyens (39, 40, 41) destinés à connecter et à déconnecter sélectivement l'entrée (42) des moyens 0 d'amplification (43) par rapport au conducteur de somma- tion (38), pour éviter que la tension présente sur le conducteur de sommation ne surcharge les moyens d'amplification (43) jusqu'à ce que le signal de diffé- rence se soit stabilisé; (g) des seconds moyens de conversion analogiquenumérique (48) destinés à produire un premier mot binaire à Z bits représentatif du signal de différence amplifié, Z étant un nombre entier infé- rieur à X; et (h) des moyens (61) destinés à combiner le mot binaire à Y bits et le mot binaire à Z bits pour produire un mot binaire à X bits qui représente de façon précise le premier signal analogique. 2. Convertisseur analogique-numérique à conversion fractionnée selon la revendication 1, caractérisé en ce que les moyens de connexion et de déconnexion sélectives (39, 40,41) comprennent un pre- mier transistor (39) connecté entre le conducteur de sommation (38) et l'entrée (42) des moyens d'amplifica- tion (43), et comprennent également un second transis- tor (40) connecté entre l'entrée (42) des moyens d'ampli- fication (43) et un premier conducteur de tension de référence, et ils comprennent également un circuit (75, 41) destiné à appliquer des signaux de commande complémentaires aux électrodes de commande des premier et second transistors (39, 40) pour bloquer le premier transistor pendant que le second transistor est conduc- teur et pour débloquer le premier transistor pendant que le second transistor est bloqué, afin d'appliquer le signal de différence à l'entrée (42) des moyens d'amplification (43)' après que le signal de différence s'est stabilisé, et pour connecter l'entrée (42) des moyens d'amplification (43) à la tension de référence avant que le signal de différence se soit stabilisé. 3. Convertisseur analogique-numérique à conversion fractionnée selon la revendication 2, caractérisé en ce que les premier et second transistors (39, 40) sont des transistors à effet de champ MOS. 4. Convertisseur analogique-numérique à conversion fractionnée selon la revendication 2, caractérisé en ce que les moyens destinés à appliquer le premier signal analogique comprennent un conducteur (15) et une résistance (37) connectée entre ce conduc- teur et le conducteur de sommation (38). 5. Convertisseur analogique-numérique à conversion fractionnée selon la revendication 3, caractérisé en ce que les premiers moyens de conversion analogique-numérique (17) comprennent un premier codeur instantané à Y bits (21, 22) et les seconds moyens de conversion analogique-numérique (48) comprennent un second codeur instantané à Z bits (51, 52). 6. Convertisseur analogique-numérique à conversion fractionnée selon la revendication 2, caractérisé en ce que les moyens destinés à produire le premier signal analogique comprennent des moyens d'échantillonnage et de mémorisation du signal d'entrée analogique (3) destinés à échantillonner le signal d'entrée analogique sous la dépendance d'un signal de commande d'échantillonnage, et à mémoriser le niveau échantillonné du signal d'entrée analogique qui est égal au premier signal analogique. 7. Convertisseur analogique-numérique à conversion fractionnée selon la revendication 6, caractérisé en ce que les moyens d'échantillonnage et de mémorisation (3) comprennent un amplificateur- isolateur d'entrée rapide (4) ayant une entrée destinée à recevoir le signal d'entrée analogique, un pont d'échantillonnage à diodes de commutation (5) ayant une entrée (6) connectée à une sortie de l'amplificateur- isolateur d'entrée (4), un condensateur d'échantillon- nage (10) connecté à une sortie (7) du pont d'échantil- lonnage à diodes de commutation (5) et un amplificateur opérationnel à boucle fermée (2) ayant une entrée con- nectée à la sortie (7) du pont d'échantillonnage à diodes de commutation (5) et ayant une sortie (15) connectée à l'entrée des premiers moyens de conversion analogique-numérique (17) et aux moyens destinés à transmettre le premier signal analogique. 8. Convertisseur analogique-numérique à conversion fractionnée selon la revendication 5, caractérisé en ce que chacun des premier et second codeurs instantanés (21, 22; 51, 52) comprend des entrées de tension de référence positive et négative, et le convertisseur analogique-numérique à conversion fractionnée comprend en outre des premiers moyens de réglage d'erreur (28, 29) connectés aux entrées de tension de référence positive et négative du premier codeur instantané (21, 22), pour superposer une tension d'erreur prédéterminée conjointement sur les entrées de tension de référence positive et négative du premier codeur instantané (21, 22), et il comprend en outre des seconds moyens de réglage d'erreur (82, 83) con- nectés aux entrées de tension de référence positive et négative du second codeur instantané (51, 52), pour régler de façon précise les tensions de référence qui sont appliquées à ces entrées. 9. Convertisseur analogique-numérique à conversion fractionnée selon la revendication 8, caractérisé en ce que les premiers moyens de réglage d'erreur comprennent une première résistance (28) con- nectée à l'entrée de référence de tension positive du premier codeur instantané (21, 22) et à un second conducteur de tension de référence, et ils comprennent une seconde résistance (29) connectée à l'entrée de tension de référence négative du premier codeur instan- tané (21, 22) et au second conducteur de tension de référence. 10. Convertisseur analogique-numérique à conversion fractionnée, comprenant un codeur instan- tané de bits de fort poids (17) destiné à convertir un premier signal analogique en un premier mot binaire, un convertisseur numériqueanalogique de haute précision (36) destiné à convertir le premier mot binaire en un second signal analogique extrêmement précis, un amplificateur (43) destiné à amplifier la différence entre le premier signal analogique et le second signal analogique, des moyens destinés à transmettre vers l'aval le premier signal analogique, en direction de l'entrée de l'amplificateur, un codeur instantané de bits de faible poids (48) destiné à convertir en un second mot binaire le signal de différence amplifié, et un circuit de correction d'erreur (61) destiné à traiter les premier et second mots binaires pour pro- duire un troisième mot binaire ayant une résolution plus élevée que celle des premier ou second mots binai- res, caractérisé en ce qu'il comprend des premiers moyens de réglage d'erreur (28, 29) destinés à ajouter une tension d'erreur prédéterminée sur des entrées de tension de référence positive et négative du codeur instantané de bits de fort poids (17), pour faire en sorte que toute erreur introduite dans le premier mot binaire par le codeur instantané de bits de fort poids tombe dans une plage de tension positive, afin que le circuit de correction d'erreur (61) n'ait pas à travailler sur des nombres binaires négatifs.