FR 2587516 A1 19870320 FR 8513634 A 19850913 SEQUENCEUR D'INSTRUCTIONS POUR MICROPROCESSEUR A ARCHITECTURE EN RESEAU La présente invention concerne les circuits intégrés complexes, et plus particulièrement les microprocesseurs, qui sont des circuits capables d'accomplir non pas une seule fonction bien déterminée mais toute une variété de fonctions différentes. Des instructions, reçues à l'entrée du microprocesseur sous forme de signaux codés, déterminent les fonctions à accomplir. La succession des instructions reçues détermine le déroulement d'un traitement numérique complexe exécuté par le microprocesseur sur des données également reçues à l'entrée du microprocesseur. Les microprocesseurs sont des circuits dont la complexité est telle que leur conception requiert des années de travail pour les équipes qui sont chargées de cette conception. Non seulement il est long et difficile de concevoir des schémas de circuits électriques permettant de réaliser toutes les fonctions souhaitées mais en outre il faut faire en sorte que ces schémas puissent être intégrés sur une pastille de silicium de dimensions raisonablement faibles, c'est-à-dire compatibles avec des rendements de fabrication suffisants. De cette nécessité -résulte un travail d' "implantation topo- logique" (layout) très important, permettant de mettre en place les différents éléments de circuit dans une surface aussi faible que possible. Souvent, ce travail d'implantation conduit à remanier les schémas électriques eux-mêmes de sorte que le travail de conception de circuit proprement dit et le travail d'implantation topologique deviennent étroitement liés. De plus, un microprocesseur comprend des circuits dont les fonctions électriques sont globalement les mêmes pour des micro- processeurs différents: accumulateurs, registres divers, décodeurs d'instructions, unité arithmétique et logique, éventuellement ST 1 6 mémoires mortes (ROM) et mémoires vives (RAM) lorsqu'elles sont intégrées sur la même pastille que le microprocesseur proprement dit. Lorsqu'une équipe de conception a longtemps travaillé sur un microprocesseur, elle veut pouvoir réutiliser dans leur forme défi-. nitive, sans retoucher ou en ne les retouchant presque pas, certaines parties du microprocesseur qui seraient bien adaptées à un autre microprocesseur de type nouveau. Cette réutilisation permet une économie notable sur le coût de conception, ceci d'autant plus qu'on réutilisera des parties dont le fonctionnement aura été vérifié sur des microprocesseurs effectivement fabriqués; la réutilisation sans changement notable donne une garantie de bon fonctionnement sans nouveau test pour des blocs importants du nouveau microprocesseur. Pour permettre plus facilement une telle réutilisation de parties de circuits ayant déjà prouvé leur aptitude à un fonction- nement correct, il est souhaitable de faire en sorte que l'archi- tecture générale du circuit se prête à cette réutilisation; elle doit s'y prêter aussi bien du point de vue de la fonctionalité électrique que du point de vue de l'implantation topologique: si deux fonctions différentes bien distinctes sont topologiquement imbriquées l'une dans l'autre, il sera pratiquement impossible de décider de réutiliser avec profit l'une des fonctions sans l'autre. De même, ce n'est pas parce que des groupes d'éléments de circuit paraissent former topologiquement des blocs bien distincts les uns des autres que ces blocs peuvent être réutilisés avec profit si la séparation des fonctions n'est pas aussi nette que la séparation topologique des blocs. invention s'intéresse plus précisément à la partie du micro- processeur qui a pour dénomination "séquenceur d'instructions" et dont la fonction est la suivante: il reçoit les signaux binaires représentant les instructions à exécuter, signaux qui se présentent sous forme de plusieurs bits en parallèle stockés dans un registre d'instructions; à une instruction déterminée, correspondant à un ensemble de bits bien déterminé, le séquenceur fait correspondre un ou plusieurs signaux de commande apparaissant respectivement sur des lignes de commande en sortie du séquenceur. Ces lignes de commande sont reliées à des portes logiques ou des registres ou d'autres éléments de circuit encore; une instruction actionne un certain nombre de lignes de commande, de manière à ouvrir des portes logiques (par exemple) ou charger des registres etc..., tandis qu'une autre instruction ouvrira d'autres portes ou chargera d'autres registres. Compte tenu de la complexité des fonctions accomplies par le microprocesseur, chaque instruction actionne en général plusieurs lignes de commande et réciproquement une même ligne de commande peut être actionnée par plusieurs instructions. Il en résulte que le signal binaire qui apparait sur chaque ligne de commande doit être une fonction booléenne (somme de produits) des bits constituant les instructions. Le séquenceur comprend donc essentiellement un décodeur composé de portes ET réalisant les produits suivi de portes OU réalisant les sommes. De manière classique on peut d'ailleurs sans inconvénient remplacer ces porte par des portes NOR en cascade avec d'autres portes NOR. C'est ainsi que pour réaliser le décodage, on utilise en général d'abord un réseau de transistors en lignes et colonnes réalisant des fonctions NOR des bits d'instructions: les bits et leurs compléments arrivent sur les colonnes et chaque ligne établit une fonction NOR d'une association particulière des bits et de leur compléments; la programmation de cette fonction NOR est déterminée par la présence ou l'absence d'un transistor à l'intersection de la ligne avec les différentes colonnes. Bien entendu, ce premier décodage est insuffisant car il n'aboutit qu'à associer une sortie de porte NOR à une instruction déterminée. Il faut donc compléter ce décodage pour associer entre elles plusieurs sorties de ce réseau de manière que certaines lignes de commande soient communes à plusieurs instructions différentes tandis que réciproquement certaines instructions actionnent chacune plusieurs lignes de commande. Les séquenceurs connus utilisent largement ce premier réseau de transistors pour effectuer la première partie du décodage d'instructions; l'utilisation d'un tel réseau est en effet avantageuse du point de vue de l'encombrement et de la facilité de réalisation. Mais pour ce qui concerne le reste du décodage, les séquen- ceurs connus utilisent des solutions qui ne sont pas du tout optimales au point de vue de l'encombrement, de la facilité de réalisation, et de la facilité de réutilisation dans d'autres microprocesseurs; une solution utilise un autre réseau complet de transistors mais alors d'une part ce réseau est très encombrant, et d'autre part les sorties du deuxième réseau sont perpendiculaires aux sorties du premier; une autre solution utilise des portes logiques NOR, NAND etc... qui accomplisent les fonctions booléennes requises mais qui sont disposées topologiquement de manière totalement aléatoire; cette solution utilise un minimum d'éléments mais consomme beaucoup d'espace pour le passage des connexions électriques vers ces portes et à partir de ces portes. De plus, elle ne se prête pas à une architecture modulaire o des blocs logiques sont placés côte à côte, un bloc pouvant être remplacé par un autre légèrement différent si on change la conception du microprocesseur. La présente invention propose une structure de séquenceur qui se distingue des séquenceurs connus par son architecture, son schéma électrique, et son implantation topologique, ces trois composantes combinées permettant d'aboutir à un séquenceur qui d'une part occupe une surface de semiconducteur particulièrement réduite et qui d'autre part est constitué sous forme de blocs juxtaposés facilitant la réutilisation de certaines parties lors de la conception d'un autre microprocesseur de caractéristiques voisines. Le séquenceur d'instructions pour microprocesseur selon l'invention a la constitution suivante: a) ses entrées sont reliées à des conducteurs d'entrée s'étendant le long de premières colonnes parallèles, 2 5 8 7 5 1 6 b) chaque première colonne comprend une pluralité de transis- tors de décodage qui sont par ailleurs disposés en lignes, un transistor placé à l'intersection d'une ligne et d'une colonne ayant sa grille reliée au conducteur d'entrée et son drain relié à un conducteur de ligne pris parmi un groupe de premiers conducteurs de lignes qui correspondent chacun à une ligne respective, c) chaque premier conducteur de ligne est relié à un premier transistor de précharge correspondant à cette ligne, transistor dont la grille est commandée par un premier signal d'hologe, les premiers transistors de précharge étant placés le long d'une deuxième colonne parallèle aux premières colonnes, d) chaque premier conducteur de ligne est également relié à une première capacité correspondant à cette ligne, les premières capacités étant placées le long d'une troisième colonne parallèle aux premières colonnes, e) chaque premier conducteur de ligne est relié à la source d'un premier transistor d'échantillonnage correspondant à cette ligne, transistor dont la grille est commandée par un deuxième signal d'horloge et dont le drain est relié à un conducteur de ligne pris parmi un groupe de deuxièmes conducteurs de ligne corres- pondant chacun à une ligne respective, les premiers transistors d'échantillonnage étant placés le long d'une quatrième colonne parallèle aux autres, f) le drain de chaque premier transistor d'échantillonnage est également relié à une deuxième capacité respective et les deuxièmes capacités sont placées le long d'une cinquième colonne parallèle aux autres, g) chaque deuxième conducteur de ligne est relié àla grille d'un transistor placé le long d'une sixième colonne, le drain de ce transistor étant relié à l'entrée d'une porte commandée, et les sources des transistors de la sixième colonne étant toutes reliées à un même point, h) les portes commandées sont placées le long d'une septième colonne parallèle aux autres et elles ont chacune une sortie reliée d'une part à une troisième capacité respective, d'autre part à un deuxième transistor de précharge respectif, et enfin à la source d'un deuxième transitor d'échantillonnage, les troisièmes capacités étant placées le long d'une huitième colonne parallèle aux autres, les deuxièmes transistors de précharge étant placés le long d'une neuvième colonne parallèle aux autres et ayant leur grille commandée par un troisième signal d'horloge, les deuxièmes transis- tors d'échantillonnage étant placés le long d'une dixième colonne et ayant leur grille commandée par un quatrième signal d'horloge. L'invention sera mieux comprise si on se réfère à la descrip- tion détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels: - la figure I représente une ligne typique de la structure de séquenceur selon l'invention, - la figure 2 représente une vue d'ensemble, dessinée sous forme symbolique, de la topologie du séquenceur. Pour bien montrer la structure du séquenceur selon l'invention sur un schéma relativement lisible malgré la complexité du circuit, on décomposera la description en deux parties: d'abord une descrip- tion détaillée des différents éléments de circuit que l'on rencontre si on suit essentiellement une ligne de la structure en lignes et colonnes du séquenceur; ces éléments sont représentés sur la figure I1; puis, sur la figure 2, on voit la structure topologique d'ensemble du séquenceur, dans laquelle les transistors du circuit sont repré- sentés sous forme symbolique par des cercles noirs ou blancs et les capacités par des carrés noirs: la présence d'un cercle ou d'un carré à l'intersection d'une ligne et d'une colonne indique qu'il y a un transistor (ou une capacité) à cet endroit de la structure, ce transistor ou cette capacité étant bien entendu connecté comme cela aura été expliqué à prôpos de la figure 2, en remarquant que les connections des transistors d'une même colonne sont toutes iden- tiques. Sur la figure I on a indiqué par OPa, OPb, OPc... OPj, les entrées de réception des instructions du microprocesseur: chaque entrée est constituée par un conducteur de colonne respectif. Ces conducteurs de colonne s'étendent parallèlement les uns aux autres; on définit ainsi des colonnes d'entrée ou premières colonnes paral- lèles, désignées respectivement par COLla, COLlb,... COLlj et regroupées dans un groupe de premières colonnes désigné globa- lement par COLI. Chaque colonne d'entrée ou première colonne comprend le conducteur d'entrée correspondant et des transistors ayant leur grille reliée à ce conducteur d'entrée, leur source reliée à un potentiel de masse constant, et leur drain relié à un conducteur de ligne perpendiculaire aux conducteurs de colonne. Les transistors qui font partie du groupe de premières colonnes COLI sont disposés en lignes et colonnes; les transistors faisant partie d'une même ligne ont leur drain relié à un même conducteur de ligne; à l'intersection d'une ligne et d'une colonne il y a soit un seul transistor soit aucun, la présence ou l'absence d'un transistor aux différentes intersections définissant (partiellement) une certaine programmation de fonction- nement du séquenceur. Sur la figure I on a désigné par Lil la ligne représentée en détail avec tous ses éléments; cette ligne comprend un conducteur de ligne CL123 perpendiculaire aux conducteurs de colonne, et des transistors reliés par leur grille à un conducteur de colonne et par leur drain au conducteur de ligne; ici les éléments représentés sont un transistor Tla sur une première colonne COLla, des transistors Tic, Tlj sur les premières colonnes COLIc, COLlj mais pas de transistor sur la première colonne COLIb. Après avoir croisé le groupe de premières colonnes, la ligne Lil croise ensuite une deuxième colonne COL2 parallèle à la colonne COLI et comprenant un transistor T2 et un conducteur de colonne PC2. Le transistor T2 a sa grille reliée au conducteur PC2, son drain relié à un potentiel constant Vcc qui est le même pour tous les transistors T2 placés le long de la colonne 2, et ayant enfin sa source reliée au conducteur de ligne CL123. A chaque ligne correspond un transistor T2 respectif. On verra que le transistor T2 est un transistor de précharge (premier transistor de précharge); il est rendu conducteur par un signal de précharge PCH appliqué sur sa grille par le conducteur PC2. Le conducteur de ligne CL123 est également relié à une capacité C3 reliée par ailleurs à un potentiel VI. A chaque ligne correspond une capacité C3 respective; les capacités C3 sont placées en colonne dans une colonne COL3 parallèle aux colonnes COLI et COL2; le potentiel VI est commun aux capacités C3 de toute la colonne. Il est en principe égal à Vcc (potentiel d'alimentation haut du circuit). On notera que les colonnes COLI, COL2, COL3 ne sont pas forcément placées topologiquement dans cet ordre de gauche à droite, on peut très bien imaginer par exemple que la colonne COL2 soit la plus à gauche suivie par la colonne COLI puis par la colonne COL3. On a d'ailleurs représenté cette possibilité sur la figure 2. Le conducteur de ligne CL123 est enfin relié à la source d'un transistor T4 qu'on appellera premier transistor d'échantillonnage. A chaque ligne correspond un transistor T4 respectif. Les transistors T4 sont placés le long d'une colonne COL4 parallèle aux autres colonnes, colonne qui comprend par ailleurs un conducteur de colonne PC4 reliant les grilles de tous les transistors de cette colonne COL4. Les premiers transistors d'échantillonnage T4 sont rendus conducteurs par un premier signal d'échantillonnage (en principe PCH). La source du transistor T4 est reliée au conducteur de ligne CL123 de la ligne correspondante; le drain du transistor T4 est relié à un deuxième conducteur de ligne CL56 qui croise une cinquième colonne COL5 et une sixième colonne COL6. La cinquième colonne COL5 comprend une capacité C5 à l'intersection de chaque ligne et de cette colonne; chaque capacité C5 est reliée d'une part au deuxième conducteur de ligne CL56 correspondant à cette ligne et d'autre part à un potentiel V2 qui est 2 5 8 7 5 1 6 le même pour toutes les capacités C5 de la colonne COL5. En principe V2 est égal à Vss (potentiel d'alimentation bas du circuit). La sixième colonne comprend un ou plusieurs transistors T6 correspondant à chaque ligne; un seul a été représenté sur la figure 1; sa grille est reliée au deuxième conducteur de ligne CL56; sa source est reliée à un potentiel Vssp qui est le même pour tous les transistors T6 de la colonne COL6; son drain est relié à l'entrée E7 d'une porte commandée G7 ayant d'autres entrées El, E2, E3, E4 qui sont des conducteurs de colonne.Vssp peut varier au cours du cycle de fonctionnement du circuit. On fera attention qu'à partir de l'entrée E7, c'est-à-dire pour les colonnes sept, huit, neuf et dix qu'on va maintenant décrire, l'agencement général est toujours un agencement d'éléments en lignes et colonnes, mais une ligne de la structure de la partie gauche (colonnes COLI à COL6) ne correspond pas forcément à une ligne de la partie droite (colonnes COL7 à COLIO). La raison en est bien simple: il peut y avoir plusieurs transistors T6 à l'intersection d'une ligne et de la colonne COL6, et de plus l'entrée E7 peut être reliée aux drains de plusieurs transis- tors T6 appartenant à des lignes différentes. Il y a donc un regroupement de lignes et c'est la raison pour laquelle, à partir de l'entrée E7 et pour les colonnes COL7 à COLI0, on parlera toujours d'un agencement en lignes et colonne mais la ligne qui a été représentée sur la figure 1 est appelée ligne Li'l pour la distinguer de la ligne Lil (même si topologiquement elle est dans le prolon- gement de la ligne Lil, ce qui se produira souvent). La septième colonne COL7, parallèle aux six premières, comprend des portes commandées G7, chaque porte correspondant à une ligne respective. Ces portes sont commandées par des conduc- teurs d'entrée en colonne El à E4 qui font partie de la septième colonne et qui sont communs à toutes les portes G7 de la colonne COL7. Au contraire l'entrée E7 en ligne est individuelle: à chaque ligne Li'l correspond une entrée E7 respective correspondant à une porte G7 respective. 25875.16 La porte G7 possède une sortie S7 reliée à un troisième conducteur de ligne CL89 correspondant à la ligne considérée Li'l et perpendiculaire aux conducteurs de colonne. Une capacité C8 correspondant à la ligne Li'l est reliée d'une part au troisième conducteur de ligne CL89 et d'autre part à un potentiel V3 en principe égal à Vcc. Toutes les capacités C8 sont placées en colonne dans une colonne COL8 et le potentiel V3 est commun à toutes les capacités C8 de la colonne COL8. Un deuxième transistor de précharge T9 correspondant à la ligne Li'l a sa source reliée au troisième conducteur de ligne correspondant CL89, son drain à un potentiel d'alimentation constant Vcc, et sa grille reliée à un conducteur de colonne PC9 parallèle aux autres conducteurs de colonne. Les transistors T9 correspondant aux différentes lignes sont placés le long d'une colonne COL9 qui comprend ces transistors et le conducteur PC9. Les deuxièmes transistors de précharge sont rendus conducteurs par un signal d'horloge appliqué au conducteur PC9, ce signal étant en principe le complément PCH du premier signal de précharge. Un deuxième transistor d'échantillonnage T10 a sa source reliée au troisième conducteur de ligne CL89, son drain relié à un quatrième conducteur de ligne CL10 correspondant à la ligne considérée Li'l, et sa grille reliée à un conducteur de colonne PCI0 parallèle aux autres conducteurs de colonne. A chaque ligne Li'I correspond un transistor T0IO respectif; ces transistors TIO sont placés le long d'une colonne COLIO qui comprend aussi le conducteur PCIO auquel sont reliées les grilles de ces transistors; ces derniers peuvent être rendus conducteurs sous la commande d'un signal d'horloge qui est en principe le même que le signal de précharge PCH (qui rend conducteurs les transistors T2). Le quatrième conducteur de ligne CLIO est relié à un élément d'amplification All qui peut être par exemple un inverseur (le plus souvent) mais qui peut être aussi une porte NOR ou NAND ayant une entrée reliée au quatrième conducteur de ligne correspondant à la ligne considérée et une autre entrée reliée à un conducteur de ligne correspondant à une autre ligne. Les éléments d'amplification All sont placés le long d'une onzième colonne COLI I parallèle aux autres. Enfin, la sortie de l'élément All constitue une sortie du séquenceur. Les sorties des éléments All correspondant aux autres lignes constituent les autres sorties du séquenceur. Chaque sortie fournit des signaux respectifs qui dépendent: a) de la présence ou l'absence de transistors Tla à Tlj aux intersections d'une ligne considérée et des différentes colonnes COLla à COLlj du groupe de premières colonnes, b) des regroupements de lignes effectués au niveau des transistors T6: on rappelle que l'entrée E7 peut être reliée aux drains de plusieurs transistors T6 correspondant à des lignes diffé- rentes, c) des signaux de commande appliqués à la porte G7, et de la constitution de cette porte, d) des regroupements de ligne à l'entrée des éléments All lorsqu'il y a de tels regroupements. On va maintenant préciser le fonctionnement du circuit ainsi constitué. Le fonctionnement se déroule par cycles successifs en principe périodiques. Chaque cycle correspond à l'exécution d'une étape d'une instruction (par exemple). Le cycle se déroule en deux phases principales qui corres- pondent respectivement à l'activation du signal d'horloge PCH et à l'activation du signal complémentaire PCH. Pendant la phase PCH, les entrées OPa à OPj sont mises à zéro et bloquent les transistors Tla à Tlj; le transistor T2 est rendu conducteur et charge la capacité C3. Le transistor T4 est bloqué. A la fin de cette phase PCH, pendant le signal PCH, l'instruc- tion à exécuter est présentée sur les entrées OPa à OPj du séquenceur, le transistor T2 se bloque et la capacité C3 se décharge si au moins l'un des transistors Tla à Tlj est conducteur et ne se décharge pas dans le cas contraire. Le transistor d'échantillonnage T4 est par ailleurs rendu conducteur de sorte que la capacité C5 prend la charge de la capacité C3. Ceci rend le transistor T6 conducteur ou le laisse bloqué selon la charge prise par la capacité C3. Si plusieurs transistors T6 sont reliés à la même entrée E7, il suffit qu'un seul transistor T6 soit conducteur pour porter l'entrée au potentiel Vssp. On précisera ici que le potentiel Vssp est égal à Vcc (potentiel d'alimentation haut) pendant cette phase PCH alors qu'il est égal à zéro (potentiel de masse) pendant la phase PCH. La porte G7 sert à autoriser la transmission de l'état logique de l'entrée E7 pendant un cycle donné dans l'exécution d'une instruction. Les entrées El à E4 contrôlent cette ouverture. Dans la réalisation concrète représentée, la porte G7 est constituée de plusieurs transistors en série dont certains sont de type déplété de manière à être conducteurs quel que soit le signal appliqué à leur grille (ils sont inactifs dans le fonctionnement de la porte) et d'autres sont de type normal c'est-à-dire sont conducteurs ou bloqués selon le niveau de tension appliqué à leur grille; la porte G7 est alors une porte ET qui s'ouvre lorsque les commandes El à E4, reliées aux grilles de ces transistors, sont telles que tous les transistors normaux (non déplétés) soient rendus simultanément conducteurs; les entrées El à E4 reçoivent des signaux d'horloge qui définissent des divisions cycliques dans l'exécution d'une instruction et qui sont actifs pendant une grande partie de la phase PCH et la totalité de PCH. Pendant la phase PCH il faut préciser que la capacité C8 est préchargée. Pendant la phase PCH suivante, la précharge de C8 cesse et le transistor TIO est rendu conducteur; à l'instant o la porte G7 conduit, la capacité C8 se décharge ou non dans le transistor T6 selon son état, et l'élément d'amplification All transmet à la sortie le niveau chargé ou déchargé de la capacité C8. Si l'élément d'amplification All est une porte regroupant plusieurs lignes, il transmet à la sortie un état qui dépend de l'état de ces différentes lignes. La figure 2 montre la topologie d'ensemble du séquenceur. Les cercles noirs pleins symbolisent des transistors; ces transistors sont montés de la manière qui a été expliquée à propos de chaque colonne (le montage n'est pas le même par exemple pour les transistors de la colonne 4 et ceux de la colonne 6). Les carrés noirs symbolisent des capacités. Pour la colonne 7, on a représenté des transistors sous forme de cercles noirs pleins et d'autres sous forme de cercles vides. Les uns sont des transistors normaux (non déplétés) et les autres sont des transistors déplétés (conducteurs quel que soit le signal appliqué sur leur grille). Cette figure montre que c'est surtout au niveau de la colonne 6 qu'il peut y avoir un regroupement de lignes qui fait que la ligne Lil ne correspond pas à la ligne Li'l même si de fait elle est dans le prolongement de la ligne Li'l; en d'autres mots le séquenceur a une architecture dont on peut dire en gros qu'elle comporte trois blocs agencés en lignes et colonnes, les colonnes de chaque bloc étant parallèles entre elles et, pour la majeure partie en tous cas, pratiquement dans le prolongement les unes des autres, avec quelques connexions croisées pour des regroupement de lignes, surtout entre la colonne 5 et la colonne 6 et quelques unes entre les colonnes 10 et 11. Les trois blocs sont respectivement a) premier bloc: colonnes 1, 2, 3, 4, 5 b) deuxième bloc: colonnes 6, 7, 8, 9, 10 c) troisième bloc: colonne il On peut voir que chacun de ces blocs est divisé en sous blocs (les différentes colonnes) qui ont chacun des sorties qui sont disposées en colonne les unes au-dessous des autres et qui peuvent se raccorder facilement à des entrées, également disposées en colonne, du sous-bloc suivant. Les blocs eux-mêmes peuvent aussi se raccorder les uns aux autres facilement mais en tenant compte bien entendu des regroupements de lignes et croisements de connexions qui sont directement liés au décodage effectué par le séquenceur. 2 5 8 7 5 1 6 Ce décodage varie d'un micropocesseur à l'autre (les jeux d'instruc- tions à l'entrée et les commandes effectuées par le séquenceur sont différents) mais la structure de séquenceur ainsi décrite se prête particulièrement bien à l'adaptation du séquenceur à un nouveau microprocesseur. De plus cette structure est très compacte. REVENDICATION Séquenceur d'instructions pour microprocesseur, ayant des entrées d'instructions pour recevoir des signaux binaires repré- sentant des instructions et des sorties pour fournir des signaux de commande des fonctions du microprocesseur, le séquenceur étant caractérisé par la constitution suivante: a) les entrées sont reliées à des conducteurs d'entrée (OPla...OPlj) s'étendant le long de premières colonnes parallèles (COLI), b) chaque première colonne comprend une pluralité de premiers transistors (Tla...Tlj) qui sont par ailleurs également agencés en lignes, un transistor correspondant à l'intersection d'une colonne et d'une ligne ayant sa grille reliée au conducteur d'entrée correspondant à cette colonne et son drain relié à un conducteur de ligne (CL123) pris parmi un groupe de premiers conducteurs de lignes correspondant chacun à une ligne respective, c) chaque premier conducteur de ligne est relié à un premier transistor de précharge (T2) correspondant à cette ligne, transistor dont la grille est commandée par un premier signal d'hologe (PCH), les premiers transistors de précharge étant placés le long d'une deuxième colonne (COL2) parallèle aux premières colonnes, d) chaque premier conducteur de ligne (CL123) est également relié à une première capacité (C3) correspondant à cette ligne, les premières capacités étant placées le long d'une troisième colonne (COL3) parallèle aux premières colonnes, e) chaque premier conducteur de ligne (CL123) est relié à la source d'un premier transistor d'échantillonnage (T4) correspondant à cette ligne, transistor dont la grille est commandée par un deuxième signal d'horloge (PCH) et dont le drain est relié à un conducteur de ligne (CL56) pris parmi un groupe de deuxièmes conducteurs de ligne parallèles aux premiers et correspondant chacun à une ligne respective, les premiers transistors d'échantil- lonnage étant placés le long d'une quatrième colonne (COL4) paral- lèle aux autres, f) le drain de chaque premier transistor d'échantillonnage est également relié à une deuxième capacité respective (C5) et les deuxièmes capacités sont placées le long d'une cinquième colonne (COLS) parallèle aux autres, g) chaque deuxième conducteur de ligne (CL56) est relié à la grille d'un transistor (T6) placé le long d'une sixième colonne (COL6), les sources des transistors de la sixième colonne étant toutes reliées, le drain de ce transistor étant relié à l'entrée (E7) d'une porte commandée (G7), h) les portes commandées (G7) sont placées le long d'une septième colonne (COL7) parallèle aux autres et elles ont chacune une sortie (S7) reliée d'une part à une troisième capacité respective (C8), d'autre part à un deuxième transistor de précharge respectif (T9), et enfin à la source d'un deuxième transitor d'échantillonnage (TI0), les troisièmes capacités étant placées le long d'une huitième colonne parallèle aux autres (COL8), les deuxièmes transistors de précharge étant placés le long d'une neuvième colonne (COL9) parallèle aux autres et ayant leur grille commandée par un troisième signal d'horloge (PCH), et les deuxièmes transistors d'échantil- lonnage étant tous placés le long d'une dixième colonne (COL10) et ayant leur grille commandée par un quatrième signal d'horloge (PCH).