FR 2591771 A1 19870619 FR 8518528 A 19851213 Circuit décaleur permettant de décaler un mot de 1 bits ou k mots de N bits, k étant un entier fixé L'invention concerne un circuit logique, dit circuit décaleur, ou "barrel shifter" en anglais, permettant de décaler un mot de N bits ou bien k mots de N bits, k étant un entier diviseur de N, ces deux cas, ainsi que le type de décalage à réaliser, étant distingués par des signaux de commande. Un circuit décaleur classique permettant de décaler de n bits un mot de N bits, o N est une puissance de 2 et o n est inférieur à N, comporte: - une borne d'entrée recevant le mot binaire de N bits à décaler; - des moyens de multiplexage ayant une entrée multiple reliée à cette borne d'entrée et ayant deux sorties multiples fournissant four- nissant respectivement deux mots binaires de N bits, A et B, fonctions des bits du mot à décaler et fonctions du type de décalage à réaliser; - une matrice de commutation ayant deux entrées multiples reliées respectivement aux deux sorties des moyens de multiplexage, ayant une entrée multiple de commande, et ayant une sortie multiple fournissant un mot binaire S constitué de N bits obtenus par une rotation à gauche, de r bits, appliquée aux deux mots binaires A, B, r étant égal à n ou à N-n selon le type de décalage à réaliser; - un décodeur de commande recevant un mot binaire définissant le type de décalage à réaliser, et ayant une sortie multiple reliée à l'entrée de commande de la matrice de commutation. Les différents types de décalage à réaliser sur un mot de N bits peuvent être: un décalage logique à gauche; un décalage logique à droite; un décalage arithmétique à droite; ou une rotation. Le décalage arithmétique à droite ne peut concerner qu'un nombre réel; le signe de ce nombre est alors codé par le bit de poids le plus fort et sa mantisse. est codée par les N-i autres bits, avec une complémentation à 2 ou 1 quand sa valeur est négative. Dans tous les cas, la matrice réalise une rotation à gauche. Les décalages ou les rotations de n bits à droite, sur le mot à décaler, sont obtenus par une rotation de N-n bits à gauche, réalisée sur les mots A, B. Dans certaines applications, tel que le traitement de signaux, il est nécessaire de réaliser à la fois un décalage sur la partie réelle et un décalage sur la partie imaginaire d'un nombre complexe, et alternative- ment de réaliser un décalage sur un nombre réel. Pour de telles applica- tions, une solution classique consiste à utiliser deux décaleurs distincts, l'un pour les nombres réels et l'autre pour les nombres complexes, et des multiplexeurs permettant d'envoyer les nombres à décaler alternative- ment vers chacun des décaleurs et permettant de prélever alternative- ment les nombres décalés restitués par les deux décaleurs. Le but de l'invention est de réaliser un circuit décaleur plus simple que ce circuit classique. L'objet de l'invention est un circuit décaleur comportant une matrice de commutation ayant une structure particulière permettant de réaliser des décalages alternativement sur un mot de N bits ou bien sur k mots de N bits. Ces k mots, pour k= 2, peuvent être notamment la partie réelle et la partie imaginaire d'un nombre complexe. Le fonctionnement de cette matrice de commutation est modifié sous la commande dun signal binaire distinguant deux types de données à décaler: les mots de N bits et les paquets de k mots de N bits. Selon rinvention, un circuit décaleur permettant de décaler un mot de N bits ou k mots de Nk bits, k étant un entier fixé qui est un diviseur de N, ces deux types de données à décaler étant distingués par la valeur d'un signal binaire M, comportant: - des moyens de multiplexage recevant les N bits de données à décaler et restituant deux mots binaires de N bits, A et B, fonctions des bits de données à décaler, du type de ces données, et du type de décalage à réaliser; - une matrice de commutation recevant les mots A et B et restituant un mot binaire de N bits sur une sortie constituant la sortie du circuit décaleur, comportant des colonnes, Ai pour i = 0 à N-l, Bj pour j = 0 à N-l, Sm pour m = 0 à N-l, intercalées et correspondant respecti- vement aux bits des mots A, B, S, et comportant N lignes L0,..., LN_1, et N x N transistors pour coupler les colonnes correspondant à S aux colonnes correspondant à A et B, ces transistors étant reliés à N entrées de commande Cr, pour r = 0 à N-l, chaque entrée Cr commandant une rotation de r bits sur les mots A et B; - un décodeur couplé aux entrées C, o=, CN_ pour commander la matrice de commu tation en ifonction du type de décalage à réaliser; est caractéerisé en ce que ia matrice de commutation comporte en outre des royens pour réaliser k-1 coupures dans chaque ligne L0a. o. LN1 soius la commande du signal M, coupures situes de telle façon que les colonnes Sm pour m = h.N à (h+!).N _ ne peuvent être couplées qu'aux colonnes A. pour i = h.N M'(h+l).N k et aux colonnes B. pour j = h.N à k k1' j 1 (h+l).N pour chaque valeur de h de O a k-l1, lorsque le signal M indique k N que les données à décaler sont constituées de kl mots de ô bits, et en ce que le décodeur reçoit un mot binaire de valeur r, fonction du type de décalage a réaliser, reçoit le signal M, et fournit - deux signaux de commande, aux entrées Cr et C(k l) -. N+r) simultanément, lorsque le signal M indique que les données à décaler sont constituées de k mots de Dits à décaler; - un signal signal de commande, h l'entrée Cr, lorsque le signal M indique que les données à décaler sont constituées d'un mot de N bits. L'invention sera mieux comprise et d'autres détails apparaîtront à l'aide de la description ci-dessous et des figures Paccompagnant - la figure 1 représente le schéma synoptique d'un exemple de réalisation du circuit décaleur selon l'invention; - les figures 2a et 2b illustrent le fonctionnement du circuit décaleur selon l'invention; - la figure 3 représente le schéma d'une matrice de commutation d'un circuit décaleur classique, pour des mots de 6 bits; - les figures 4, 5, et 6 illustrent le fonctionnement de cette matrice de commutation; - la figure 7 illustre le fonctionnement de la matrice de commuta- tion d'un exemple de réalisation du circuit décaleur selon l'invention, pour mots de 6 bits; - la figure 8 représente le schéma synoptique de la matrice de commutation d'un exemple de réalisation du circuit décaleur selon l'inven- tion, pour des mots de N bits. - la figure 9 représente le schéma synoptique de la matrice de commutation d'un exemple de réalisation du circuit décaleur selon l'inven- tion, pour k mots de Nk bits. Sur la figure 1, un exemple de réalisation d'un circuit décaleur selon rinvention pour mots de N bits ou N bits, comporte: une borne d'entrée 10 recevant soit un mot X de N bits, soit un couple de mots X', X" de N bits chacun; une borne d'entrée 8 recevant un bit' M indiquant le type des données à decaler; une borne d'entrée 7 recevant un mot binaire de C? lanar 5 4;f ff.0!'_i:'' '. -,X -t: N-E et zrrnine mnot i)-,: T IInciquant:e tLyp.z de decalage; des moyens de multiplexage 4; un décodeur de commande 5; une matrice de commuta- tion 6; et une borne de sortie 9. Le mot biàaire e E" -,:t.! es ômqué a la borne venttree 10, peut être la mantisse.:: -: - uore el de N bits ou les mantisses et les bits de a jie de aeux,ombres reels de N bits, ces deux nombres réels pouvant être respectivement la partie réelle et la partie imaginaire d'un nombre complexe. Si le mot binaire appliqué à la borne d'entrée 10 représente un nombre réel X, le bit de signe de X est constitué par le bit de plus fort poids dans le mot de N bits, et est noté MSB1. Si le mot binaire appliqué à la borne d'entrée 10 représente deux nombres réels X' et X", leurs bits de signe sont constitués respectivement par le bit de poids le plus fort dans chacun des 2 mots de N bits, et sont notés MSBi et MSB2. Les moyens de multiplexage 4 possèdent deux sorties fournissant respectivement deux mots binaires de N bits, notés A et B, à deux entrées multiples de la matrice de commutation 6, qui sont notées A et B respectivement. Les mots A et B sont fonctions du mot binaire T et du signal binaire M, ceux-ci étant appliqués respectivement à deux entrées de commande des moyens de multiplexage 4. Le signal M et le mot binaire de commande, de valeur r, sont appliqués respectivement à deux enrrees du décodeur 5. Le décodeur 5 possède N sorties reliées respectiveme.-,t a N entrées de commande de la matrice de commutation 6 pour lui fournir N signaux logiques de commande CO, -. CN_1 Une autre entrée de commande de ' d; -e commutation 6 reçoit le signal logique M. *'e cabieau ci-oessous représente le fonctionnement des moyens de multiplexage 4 en fonction du mot T ind.-quant le type de décalage à réaliser et en fonction du signal M indiquant le type des données à décaler, n représentant le nombre de bits à décaler dans X ou X' et X", et M étant égal à I pour les mots de N bits et à 0 pour les couples de mots de bits. Décalage de n bits à réaliser iú, T M r B - Décalage logique à gauche sur un_ !:not binaire X de N bits o00 n X O0 - Décalage iogique à droite sur un mot binaire X de N bits 01 1 N-n O X - Décalage arithmétique à droite Ut' un nombre réel X de N bits 10 I N-n signe sge n - Rotation sur un mot binaire X de -';)its X-,1 r- éca'age logique à gauche. sur deux mtcs binaires X', X" de 50 O0 n. X,' 0 9,-;i".,^u I Dércalage logique à ciroite sur ix mois binaires - Y dr, D0I O it s es bacun " d -,'-L age arithméetique a dro ite; 10 0 -n signe s:,r.d:x hombres reels:' /" de de X' signe i e d ' e:bta tn sur deux mots bin ai'res n %c X9 Xg: de b its chacun 0 n J -g q _ _ _ _ Naturellement le nombre de bits du décalage, n, ne doit pas dgiéasser N_, lorsqu'il sagit de décaler deux mots binaires de bits - 2 c--.acun, et N-1 lorsqu'il s'agit de décaler un mot binaire de N bits. omnme dans les circuits décaleurs connus, la matrice 6 permet de 2 réaliser un décalage à gauche de n bits sur c ou X X", en opérant une rotation à gauche de n bits sur A, B et permet de réaliser un décalage à droite de n bits, en opérant une rotation à gauche de r = N-n bits, grâce à la présentation particulière des bits appliqués aux entrées A et B9 cette Presentation particulière étant assurée par les moyens de multiplexage 4 c3 onformé ment au tableau précédent. Dans rexemple de réalisation représenté sur la figure 1, les moyens de multiplexage 4 comportent un multiplexeur 1 à deux entrées et une sortie de I bit, un multiplexeur 2 à trois entrées et une sortie de N t [ I bits, et un multiplexeur 3 à deux entrées et une sortie de N bits. L'entre des moyens 4 reliée à la borne dcentrée 10 reçoit un mot binaire de N bits qui peut être considéré comme constitué de deux mots de 1 bits ayant pour bits de poids le plus fort respectivement le bit appelé MBSI et le bit appelé MSB2. Ces deux bits sont appliqués respectivement à une première et une seconde entrée du multiplexeur 1. Le multiplexeur i possède une entrée de commande reliée à rentrée des moyens 4 recevant le signal binaire M et possède une sortie reliée à N bits d'une première entrée du multiplexeur 2, N autres bits de cette entrée recevant le bit MSBI. Les N bits fournis à la borne d'entrée sont appliqués aussi à une seconde entrée du multiplexeur 2 et à une première entrée du multiplexeur 3. Une troisième entrée du multiplexeur 2 et une seconde entrée du multiplexeur 3 reçoivent N bits ayant une valeur zéro permanente. Les multiplexeurs 2 et 3 ont chacun une entrée de commande reliée à la borne d'entrée 1l et recevant le mot binaire T. Les sorties des multiplexeurs 2 et 3 constituent les sorties des moyens de multiplexage 4 et sont reliées respectivement aux entrées A et B de la matrice 6. Lorsque le signal binaire M indique que les données à décaler sont constituées par un mot de N bits, dont MSB1 est le bit de plus grand poids, le multiplexeur I transmet ce bit aux N bits de poids le plus fort de la première entrée du multiplexeur 2. Simultanément le bit MSBI est appliqué directement et en permanence aux bits de poids plus faible de cette première entrée. Dans le cas o le bit M indique que les données à décaler sont constituées de deux mots binaires X, X"' de N bits chacun, le multiplexeur 1 transmet le bit MSB2 et la première entrée du multiple- xeur 2 reçoit ainsi un mot binaire de N bits constitués de N bits ayant la N valeur de MSBI et de N2 bits ayant la valeur de MSB2. Le multiplexeur 2 est commandé par le mot binaire T indiquant le type de décalage, afin de transmettre: - les bits appliqués à sa première entrée lorsque le mot binaire T vaut 10; - ou les bits appliqués àalà seconde entrée, c'est-à-dire le nombre X ou les nombres X', X", lorsque le mot binaire T vaut 00 ou 11; - ou les bits appliqués à sa troisième entrée, eest-à-dire N bits de valeur zéro, lorsque le mot binaire T vaut 01. Le multiplexeur 3 est commandé par le mot binaire T pour transmettre les bits appliqués à sa première entrée c'est-à-dire le nombre X ou les nombres X', X", lorsque le mot binaire T vaut 01 ou 10 ou 11 et pour transmettre les bics aà.,4iques a sa seconde entree c'es _aire N bits de valeur zi; o lorsque le no- binaire T vaut 00a La Ligure 2a reprn&sente ie format des mots binaires A et fournis par les sorties des moyens de multiplexage 4, et le format du mot binaire S fourni par la sortie de la matrice 6, dans le 2as o.i_ nombre réel X de N bits est à décaler de n bits à droite. Le mot binaire: est constitué- de N bits égaux aux bits de signe de X. Le mot binaire 6 ese binaire S obtenu est donc le nombre X ayant subi un décalage arithmé- tique à droite, de n bits. La figure 2b représente le format des mots binaires A, B et S, dans le cas o deux nombres réels X' et X" sont à décaler de n bits à droite. Le mot binaire A est alors constitué à gauche de 2 bits égaux au bit de signe de X' et est constitué à droite de N bits égaux au bit de signe de X". Le mot binaire B est alors constitué. à gauche des N bits représentant le nombre X' et est constitué à droite des bits représen- tant le nombre X", les bits de poids le plus fort dans chacun de ces deux mots de N bits étant les bits de signe de X' et de X". Le mot binaire S qui est fourni par la matrice 6 comporte deux demi-mots constitués de Nl bits chacuno Un premier demi-mot, de poids -2 N faible, est constiîtué à droite de N _ n bits du nombre X" et à gauche de n bits égaux au bit de signe X". Un second demi-mot, de poids fort, est constitué à droite de N - n bits du nombre X' et à gauche de n bits egaux au bit de signe de X'o. Il apparaît que ce mot binaire 5 ne peut pas être obtenu par une simple rotation à gauche de r = N-n bits, effectuée sur les mots binaires A et B, dans le cas d'un décalage à droite sur deux mots de N bits. Au contraire, il apparaît que les n bits de signe de X' et les n bits de signe de X", prélevés dans le mot A, doivent subir une rotation de N bits vers la gauche alors que l n bits de X et les n bits de X, prélevés dans B, doivent subir une rotation de N-n bits vers la gauche. Un décalage arithmétique de n bits à droite sur les nombres X' et X" peut donc être obtenu en réalisant simultanément une rotation à gauche de N rI = - n bits sur certains bits du mot binaire A et une rotation à gauche de r2 = N-n bits sur certains bits du mot binaire B, dès lors que A et B ont le format décrit précédemment. Ces deux relations permettent de relier r1 et r2: r2=r1+ 1(3 r2 rl + 2 D'une manière analogue il est possible de vérifier qu'un décalage logique à gauche de n bits sur deux mots binaires X' et X" de N bits peut être obtenu en réalisant simultanément une rotation de rI = n bits sur certainsbisdAetd 2= bits de A et de r n + bits sur certains bits de B, le mot A étant constitué par X', X" et le mot B étant constitué par N bits nuls. Les valeurs de r et r2 sont encore liées par la relation r2 = r + N En conclusion, pour un décalage à gauche ou pour un décalage à droite sur deux mots de N bits, il faut réaliser simultanément deux- rotations à gauche sur certains bits des mots A et B, ces rotations étant de: ri = r bits N et de r2= r + bits avec r = n pour un décalage de n bits à gauche N ou r = n pour un décalage de n bits à droite. Pour réaliser simultanément ces deux rotations à gauche sur certains bits des mots A et B, la matrice de commutation d'un circuit décaleur de type classique ne convient pas puisqu'elle agit sur tous les bits de A et B, il est nécessaire de la modifier. La description ci-dessous décrit le schéma et le fonctionnement d'une matrice de commutation d'un circuit décaleur classique puis décrit les modifications nécessaires pour réaliser ces deux rotations simultanées à gauche, sur certains bits de A et B, dans le cas d'un décalage à droite de 2 bits sur deux mots de 3 bits. N = 6, n = 2 et donc r = - n = l et r2=N-n = 4. Dans cet exemple, le format des mots A, B, et S est: 259177 1 Signe X' signe X"' X' X" A5AA A A3 A2 BsAB B3 210 S5 S4 S3 2 S S0 [ A A3 B5AA0 B2 | Dans le cas d'un décalage logique de'2 bits à gauche sur 2 mots binaires X' X", le format des mots A, B, S est: X' X"t 000 0 0 0 lA5A4 A3 A43 2 A1 AB B5 BB3 B21 0 S4 S4 S3 S2 S1 S0 r1 = n = 2 N r2=n -.-=5 La figure 3 représente le schéma d(un mode de réalisation d'une matrice de corn mutation d'un circuit décaleur classique pour mots binaires de six bits. Elle reçoit un mo; binaire A constitué de bits A5 e A4, A0 et un mot binaire B constitué de bits B5 B4 t,.. Bo 0 Elle fournit un mot binaire S est constitué de bits S5, S, o 0 o Elle ne réalise que des rotations à gauche, une rotation de f bits étant commandée par un signal logique appliqué à une entrée notée C 9 r pouvant prendre les valeurs de O à 5. Les mots binaires A, B., et S, correspondent à des colonnes de la matrice, qui sont dans l'ordre A5 9 S5, B5 A4 9 S4, B4 9 o 9 A0 SO B0. La matrice comporte six lignes Lo, L1, i., L5, permettant de transmettre les bits des colonnes correspondant aux mots A et B vers les colonnes correspondant au mot de sortie S. Ces lignes sont couplées aux colonnes correspondant à S5,..., S, par des transistors de commutation, qui sont des transistors MOS. Chaque colonne Lj correspondant à un bit Sj du mot S est couplée aux six lignes par six transistors de commutation Tj0, Tjl, Tj5. l y a au total 6 x 6 transistors de commutation et leurs électrodes de commande sont reliées six par six, chaque ensemble de 6 transistors recevant l'un des signaux appliqués aux entrées CO..., C5 de telle façon que, lorsqu'un de ces signaux est activé, chacune des colonnes correspon- dant à S5,..., SO est reliée à une des lignes de la matrice. 2591771- D'autre part, les lignes L0,..., L5 comportent chacune une coupure située sur une diagonale de la matrice. La ligne d'indice j, pour j = 0 à 5, est coupée en deux parties entre les colonnes correspondant à A. et B. et ces deux parties sont reliées respectivement aux colonnes correspondant à Aj et Bj. Chaque transistor Tji, pour i et j = 0 à 5, couple la colonne correspondant à S. et la ligne L.. Chaque transistor T.. j I ChqetassoT j1 a son électrode de commande reliée à celle des transistors Tjii_ (modulo 6) et Tj+l i+1 (modulo 6). La figure 4 illustre le fonctionnement de cet exemple de réalisa- tion de la matrice de commutation du circuit décaleur de type connu, dans le cas o elle réalise une rotation d'un bit à gauche sur les mots A, B pris dans cet ordre. L'entrée de commande C1 est activée alors que les entrées de commande C0 et C2,..., C5 sont inactivées. Les transistors qui sont passants: T53, T43, T32, T21, T10, sont représentés par un segment de droite alors que les autres transistors, qui sont bloqués, ne sont pas représentés pour clarifier la figure. La ligne L0 reçoit en permanence le bit A0 et le transmet sur toute sa longueur. Elle est reliée par un transistor passant T10 à la colonne correspondant au bit S1. La ligne L1 comporte une coupure située entre les colonnes correspondant aux bits IB1 et AI. Les deux parties de la ligne L1 sont reliées respectivement aux colonnes correspondant aux bits A1 et B1. La partie reliée à la colonne correspondant au bit A1 est reliée par un transistor passant T21 à la colonne correspondant au bit S2. La ligne L2 comporte une coupure située entre les colonnes correspondant aux bits B2 et A2. Les deux parties sont reliées respective- ment à ces deux colonnes. La colonne correspondant au bit 53 est reliée par un transistor passant T32 à la partie de la ligne L2 reliée à la colonne correspondant au bit A2. La ligne L3 comporte une coupure entre les deux colonnes correspondant aux bits A3 et B3, les deux parties étant reliées respecti- vement à ces deux colonnes. La partie reliée à la colonne correspondant au bit A3 est reliée par un transistor passant T43 à la colonne correspon- dant au bit S4. La ligne L4 comporte une coupure située entre les colonnes A4 et B4, les deux parties étant reliées respectivement à ces deux colonnes. La 1! partie reliée à la colonne correspondant au bit A4 est reliée par un transistor passant T54 à la colonne correspondant au bit S5 La ligne L5 comporte une coupure située entre les deux colonnes correspondant aux bits A5 et B5, les deux parties étant reliées respecti- vement à ces deux colonnes. La partie reliée à la colonne correspondant au bit B5 est reliée par un transistor passant T05, situé en bas et à droite de la figure, à la colonne correspondant au bit S0. Le mot de sortie S est donc: s5 4 S3 12 I 1 S0 A4 A3 | A2 AI 1 A0o B5 La figure 5 illustre le fonctionnement de cet exemple de réalisa- tion de la matrice de commutation du circuit décaleur connu, dans le cas J d'une rotation de quatre bits à gauche sur les mots A, B pris dans cet ordre. L'entrée de commande C4 est activée. La matrice fournit un mot de sortie S dont les bits sont: IS5 I%4 - 53- S2 SI i |A1 l A0 | B5s | B4 B3 B2 Sur la figure 5, des segments représentent les transistors T40, T51 S, T02, T13, T24, et T35 qui sont passants dans ce cas; les autres transistors ne sont pas représentés pour clarifier la figure. Considérons maintenant les liaisons qui doivent être réalisées dans une matrice de commutation pour obtenir un mot binaire S correspondant à un décalage de 2 bits à droite sur deux nombres réels X' et X" de 3 bits chacun c'est-à-dire pour n = 2 et N = 3. Nous comparerons ensuite avec les commutations réalisées sur les figures 4 et 5, qui correspondent à des rotations à gauche de N - n = I bit et N-n = 4 bits portant sur A, B. Conformément à ce qui a été décrit pour la figure 2b les bits du mot S sont: 1 A42 s|i A 4^AB3 1B5 AI A1 259.177 1. La figure 6 représente les transistors T10, T32 T 43, T54, T02, et T35 qui doivent être passants pour obtenir un tel mof de sortie. Une comparaison avec les figures 4 et 5 permet de constater que les commutations réalisées sur la figure 6 correspondent partiellement à la réunion des commutations réalisées sur la figure 4 pour une rotation dun bit à gauche et sur la figure 5 pour une rotation de quatre bits à gauche, portant les mots A, B pris dans cet ordre. Il y a correspondance pour les transistors T10, T21, T;3, T54, T02, et T35. Par contre, il y a des commutations parasites réalisées par les transistors T40, T51, T32, 0 T13,T24, et TO5. Ceci montre que, si une matrice classique est utilisée et si les entrees de commande C1 et C4 sont activées simultanément, elle réalise les commutations nécessaires pour obtenir le décalage de deux bits à droite de deux mots réels X' et X" de trois bits chacun, mais elle réalise 1 en outre des commutations parasites qui entrent en conflit avec les commutations utiles pour l'opération considérée. La figure 7 représente les commutations réalisées par une matrice classique lorsque les entrées de commande Cl et C4 sont activées, les commutations nécessaires étant représentées par un segment plein et les 2 commutations parasites étant représentées par un segment en pointillés. Il apparaît que pour éliminer les commutations parasites réalisées par les transistors T40, T51, T32, T13, T24, et T05 il suffit de réaliser des coupures 60 à 65 respectivement sur les lignes L0 à L5 dans la zone située entre les colonnes correspondant aux bits B3 et A2. il est possible de vérifier de la même manière qu'un décalage à droite de n bits, n pouvant prendre les valeurs O à 2, portant sur deux nombres réels de trois bits, peut être réalisé en activant simultanément -N N les entrées Crl et Cr2 telles que r1 = r = - net r2 = r +, c'est-à-dire C3-n et C -n, a condition de réaliser les coupures 60 à 65. 3o Pour pouvoir réaliser alternativement des décalages de n bits à droite sur des mots binaires de six bits, d'une part, et, d'autre part, des décalages de n bits à droite simultanément sur deux mots binaires de trois bits, il suffit d'intercaler dans les coupures 60 à 65 des transistors de commutation commandés en parallèle par un même signal de commande indiquant le type des données à décaler, tel que le signal M. Il est possible de vérifier d'une manière analogue que la matrice ainsi modifiée permet de réaliser des décalages de n bits à gauche simultanément sur deux mots binaires de 3 bits, en activant simultané- N N ment les entrées Cr et Cr2 telles que r1 =r=n et r2 r+ N c'est-à-dire C et Cn+3. n n+3 La figure 8 représente le schéma d'un exemple de réalisation de la matrice de commutation 6 d'un circuit décaleur selon l'invention, per- mettant de décaler soit un mot de N bits, soit deux mots de N bits simultanément. Cette matrice de commutation 6 comporte comme la matrice classique une suite de colonnes correspondant respectivement à des N-1 ', SN-1 BNI,AN2, 5N2,BN2,.., NN,AN 9 SN, BN AN SN N, BN... A0, SO B0, dans cet ordre, et comporte N 2 2- 2-1 -- lignes L0,..., LN_1 couplees aux colonnes par des transistors de commutation non représentés et reliés par groupes de N, chaque groupe de N transistors étant commandé par l'une des entrées de commande CO,. CN_; l'entrée de commande Cré pour r compris entre O et N-l, commandant une rotation à gauche de r bits sur les mots A et B de N bits, lorsqu'elle est la seule à être activée. Chaque ligne L, pour j = 0 à 1N- 1 comporte une coupure située entre les colonnes correspondant aux bits A. J et B. et ses deux parties sont reliées en permanence respectivement à ces deux colonnes. La matrice selon l'invention comporte en outre N transistors de commutation supplémentaires To,.., TN-1 intercalés dans des coupures supplémentaires réalisées respectivement sur les lignes L0 à LN_1 et situés entre les colonnes correspondant aux bits AN et BN ces N 2 2 21 v transistors supplémentaires étant commandés par un même signal de commande qui est le signal M indiquant le type des mots binaires à décaler et qui est fourni au circuit décaleur en même temps que les mots à décaler. Les entrées de commande Co.., CNI sont reliées respective- ment aux sorties du décodeur de commande 5. Lorsque le signal binaire M indique que les données à décaler sont constituées par un mot X de N bits le décodeur 5 fournit un seul signal de commande, à une entrée Cr, r 259177.1 étant la valeur du mot de commande appliqué à la borne cd'entrée 7 du décodeur et étant égal à n ou N-n selon que le décalage à réaliser sur X est à gauche ou à droite. Lorsque le signal binaire M indique que les données à décaler sont constituées de couples de mots binaires X' et X" de N 1 bits, le décodeur 5 fournit simultanément deux signaux, respectivement aux entrées C et C.Les valeurs de r1 et r2 sont déduites de la valeur 1 2 r appliquée à la borne d'entrée 7 par les relations: r =r N r2= r + N r = -n our = n selon que le décalage à réaliser sur X', X" est à N droite ou à gauche. Dans le cas ou r = N- n le décodeur 5 fournit deux signaux aux entrées CN et CN-n - -n Dans le cas ou r = n le décodeur 5 fournit deux signaux aux entrées C et Cn + N Le décodeur 5 limite automatiquement la valeur de n n +N r à N2-1, pour le cas o la valeur r du mot binaire de commande est erronée et supérieure à N_ L'invention ne se limite pas à ces deux exemples de réalisation. Elle peut être généralisée pour décaler alternativement des mots de N bits et des paquets de k mots de Nk bits, o k est un diviseur de N. La figure 9 représente le schéma synoptique d'un exemple de réalisation de la matrice de commutation 6 dans ce cas. Elle est alors semblable à celle de la figure 8 mais chaque ligne comporte k-I coupures réalisées par des transistors de commutation Th0., ThN-I pour h = 0 à k-2 intercalés respectivement sur les lignes L0,..., LNl entre les colonnes correspon- dant aux bits Bi, Ai, S et les colonnes correspondant aux bits Bi+, Ai+1, Si+, pour i = (h+l).N le nombre h étant un entier prenant les valeurs 0 à k-2, pour decouper la matrice 6 en k paquets de colonnes. Ainsi les colonnes 5m pour m = h.N à (h+l).N ne peuvent être couplées qu'aux colonnes Ai pour i = h.N à (h+l).N et aux colonnes B. pour j = h.N k k k à (h+l).N _ 1, pour chaque valeur de h de 0 à k-l, lorsque les transistors Th,..., ThN 1 sont bloqués. Il est possible de vérifier que pour toutes les valeurs de k divisant N, les entrées de commande à activer sont Cr et C k(I pour obtenir un décalage de r bits à droite sur k mots de N bits. Le décodeur 5 fournit deux signaux de commande aux entrées Cr et C k lorsqu'il N + r) reçoit un mot de commande de valeur r et un signal M de valeur 0 indiquant que les données à décaler sont constituées de k mots de N bits, et il fournit un seul signal de commande, à l'entrée Cr, lorsque le signal M a la valeur 1. La réalisation d'un tel décodeur 5.est à la portée de l'homme de l'art. Les moyens de multiplexage 4 sont adaptés pour fournir, lorsque k nombres réels de N bits sont appliqués à l'entrée du circuit décaleur - un mot A constitué de k mots de N bits, chaque mot ayant N bits égaux au bit de signe de l'un des k mots appliqués à l'entrée des moyens de multiplexage 4, et un mot B constitué des k nombres réels de N bits, lorsqu'un décalage arithmétique à droite est à réaliser; - un mot A constitué de N bits nuls et un mot B constitué des k nombres réels de N bits, lorsqu'un décalage logique à droit est à réaliser; Nb - un mot A constitué des k nombres réels de î bits et un- mot B constitué de N bits nuls, lorsqu'un décalage logique à gauche est à réaliser - un mot A et un mot B constitués chacun des 1 Nk bits, lorsqu'une rotation est à effectuer. Cette adaptation et la réalisation de ces moyens de multiplexage 4 sont à la portée de l'homme de l'art. L'invention peut être appliquée dans les systèmes de traitement logique d'informations et en particulier les systèmes de traitement de signal, notamment lorsqu'il est nécessaire de réaliser des décalages alternativement sur des nombres réels ou sur des nombres complexes, ou bien de réaliser alternativement des décalages sur un nombre réel de N bits ou sur deux nombres réels de N2 bits, avec une vitesse deux fois plus grande et une précision deux fois plus faible dans ce dernier cas. REVENDICATIONS 1. Circuit décaleur permettant de décaler un mot de N bits ou k mots de bits, k étant un entier fixé qui est un diviseur de N, ces deux types de données à décaler étant distingués par la valeur d'un signal binaire M, comportant: - des moyens de multiplexage (4) recevant les N bits de données à décaler et restituant deux mots binaires de N bits, A et B, fonctions des bits de données à décaler, du type de ces données, et du type de décalage à réaliser; - une matrice de commutation (6) recevant les mots A et B et restituant un mot binaire de N bits sur une sortie (9) constituant la sortie du circuit décaleur, comportant des colonnes, Ai pour i = 0 à N-l, Bj pour j = 0à N-l, Sm pour m = 0 à N-1, intercalées et correspondant respecti- vement aux bits des mots A, B, S, et comportant N lignes L0.,,LN_1 Y et N x N transistors (Too à T50) pour coupler les colonnes correspondant à S aux colonnes correspondant à A et B, ces transistors étant reliés à N entrées de commande Cr, pour r = 0 à N-l, chaque entrée C comman- r r dant une rotation de r bits sur les mots A et B; - un décodeur (5) couplé aux entrées Co,..., CN1 pour comman- der la matrice de commutation (6) en fonction du type de décalage à réaliser; caractérisé en ce que la matrice de commutation (6) comporte en outre des moyens (ThO,..., ThN_), pour réaliser k-1 coupures dans chaque ligne Lo,..., LN_1 sous la commande du signal M, coupures situées de telle façon que les colonnes S pour m = h.N à (h+l).N I ne m kk peuvent être couplées qu'aux colonnes Ai pour i = h.N à (h+l).N et aux colonnes Bj pour j = h à (h+l) - 1, pour chaque vaqeur de h Re 0 à k-, lorsque le signal M indique que les données à décaler sont constituées de k mots de bits; et en ce que le décodeur (5) reçoit un mot binaire de valeur r, fonction du type de décalage à réaliser, reçoit le signal M, et fournit: - deux signaux de commande, aux entrées Cr et C(l) simultanément, lorsque le signal M indique que les données à décaler sont constituées de k mots de N bits à décaler; - un seul signal de commande, à l'entrée Cr, lorsque le signal M indique que les données à décaler sont constituées d'un mot de N bits. 2. Circuit décaleur, selon, la revendication l, pour décaler un mot de N bits ou k mots de Nk bits, caractérisé en ce que: - les colonnes de la matrice de commutation (6) sont disposées dans l'ordre: AN_1,' SN_1, BN-1, ., Ai, Si, Bi... A0, S0, B0, - les coupures (60 à 65) de chaque ligne L0 à LN_1 sont réalisées entre les colonnes correspondant aux bits Bi, Ai, Si et les colonnes correspondant aux bits Bi+l, Ai+l, Si+ pour i = (h+l). N i' le nombre h k- étant un entier prenant les valeurs 0 à k - 2, et en ce que les moyens pour réaliser chaque coupure comportent un transistor de commutation Th,0 ThN_ commandé par le signal de commande M. 3. Circuit décaleur selon la revendication 2, caractérisé en ce que les moyens de multiplexage (4) comportent des moyens (1, 2, 3) pour: - lorsque les données à décaler sont constituées d'un nombre réel X de N bits, restituer deux mots binaires A et B constitués, selon le type du décalage à réaliser, de N fois le bit de signe X, ou de N bits nuls, ou des N bits du nombre X; - lorsque les données à décaler sont constituées de k nombres réels de N bits, restituer deux mots binaires A et B constitués, selon le type du décalage à réaliser, des k nombres réels de N bits, ou de k mots de N k bits chaque mot étant constitué de k bits égaux au bit de signe de l'un..CLMF: des k nombres réels, ou de N bits nuls. 4. Circuit décaleur selon l'une des revendications 2 ou 3, caracté- risé en ce que le décodeur (5) limite à 'k-1 la valeur r du mot qu'il reçoit, lorsque le signal M indique que les données à décaler sont constituées de k mots de N bits. k