FR 2596595 A1 19871002 FR 8604504 A 19860328 - 1 PORTE LOGIQUE MOS DU TYPE DOMINO La présente invention a pour objet une porte logique MOS du type domino comprenant un réseau logique n - MOS recevant des données d'entrée et raccordé à une première et une deuxième source de tension à travers le trajet sourcedrain respectivement d'un transistor de précharge p - MOS et 05 d'un transistor de validation n - MOS, l'électrode de porte (ou gate) de chacun desdits transistors étant cadencé par un signal d'horloge qui, lorsqu'il est à son niveau bas, précharge à un niveau haut une sortie du circuit, et lorsqu'il est à son niveau haut, autorise la lecture d'un signal logique de 10 sortie. Le signal d'horloge est utilisé pour réaliser une précharge de la sortie de la porte 15 logique. En effet, lorsque le signal d'horloge est au niveau bas, ledit premier transistor p. MOS est conducteur et ledit transistor n - MOS est 15 bloqué, ce qui fait que la sortie de la porte logique est préchargée au niveau haut. Lorsque le signal d'horloge est au niveau haut, le transistor de validation n - MOS est conducteur et le transistor de précharge p - MOS est bloqué. Dans ce cas, si le réseau logique est dans un état conducteur, la sortie de 20 la porte logique passe au niveau bas, alors qu'elle reste au niveau haut si le réseau logique n'est pas dans un état conducteur. Le fonctionnement correct de la porte logique MOS implique que les données soient à chaque coup d'horloge stabilisées avant que le signal d'horloge ne remonte au niveau haut. 25 En effet, si le changement d'état d'une donnée arrive en retard et a pour conséquence de maintenir pendant un certain temps le réseau logique à un état conducteur erroné, l'effet de la précharge de la sortie à l'état haut peut être en tout en partie perdu, et la sortie de la porte logique, rester au 30 niveau bas alors que le réseau logique est redevenu non - 2 conducteur. La présente invention a pour objet une porte logique du type précité dont la sortie est protégée contre ces défauts lorsqu'une entrée bien définie ou bien certaines entrées bien 05 définies ne sont stabilisées qu'après la remontée au niveau haut du signal d'horloge. Dans ce but, la porte logique selon l'invention est caractérisée en ce que pour éviter une décharge non souhaitée du niveau haut préchargé pouvant étre induite par au moins une 10 donnée d'entrée stabilisée tardivement, c'est-à-dire seulement après la montée au niveau haut du signal d'horloge, elle comporte, en parallèle avec le trajet source drain du premier transistor, un sous-réseau p. MOS comportant le complément logique d'au moins le transistor du réseau logique n - MOS qui 15 reçoit ladite donnée d'entrée stabilisée tardivement, le sous-réseau p - MOS recevant au moins ladite donnée d'entrée stabilisée tardivement. Selon un mode de réalisation préféré, le réseau logique n - MOS correspond à une fonction ET à q entrées et com20 porte à cet effet un nombre q de transistors logiques n - MOS en série avec le transistor de précharge et le transistor de validation, et pour x données d'entrées stabilisées tardivement, le sous-réseau p MOS comporte x transistors logiques p - MOS en parallèle avec le premier transistor de précharge et 25 recevant chacun sur son électrode de porte une desdites données d'entrée stabilisées tardivement. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif en liaison avec les dessins qui représentent: La figure 1, une porte logique MOS du type domino de l'art antérieur. la figure 2, le phénomène de décharge intempestive de la sortie lorsque une ou plusieurs données d'entrée sont stabilisées tardivement. La figure 3 représente une porte ET multiple du ty- - 3 pe domino de l'art antérieur et la figure 4, une porte du même type modifiée selon l'invention dans le cas o une donnée D1 est présente tardivement, la figure 5 montrant la chronologie des signaux obtenus. Et les figures 6 à 9 représentent des variantes de portes logiques conformes à l'invention. Selon la figure 1, une porte logique MOS du type connu sous la dénomination de domino, comporte un premier transistor p. MOS TO de précharge dont le drain est connecté à 10 une source de tension d'alimentation positive Vcc et la source à une première borne logique d'un réseau logique n - MOS 1, ainsi qu'un deuxième transistor n MOS T'0 de validation dont le drain est connecté à une deuxième borne logique B du réseau logique 1 et dont la source est connectée à une source de 15 tension négative VSS. Le réseau logique 1 reçoit à ses entrées des données D1... Dq qui vont rendre le trajet AB conducteur ou non selon les valeurs qu'elles vont prendre. La borne logique A constitue la sortie S de la porte logique. Les portes des transistors To et T'0 reçoivent des 20 signaux d'horloge p. Lorsque le signal i est à son niveau bas, le transistor TO est conducteur et le transistor T'O est bloqué ce qui fait que la sortie S de la porte logique est au niveau haut, c'est-à-dire pratiquement Vcc, que le trajet AB 1 soit ou non conducteur. En d'autres termes, la sortie S est 25 préchargée au niveau haut. Par son principe même, cette porte logique ne peut fonctionner correctement que lorsque les données d'entrées sont stabilisées avant que le signal d'horloge 0 soit stabilisé. En effet, si une au moins des données D1...Dq, par exem30 ple D3 transite tardivement de l'état haut à l'état bas, (voir figure 2) le trajet AB peut se trouver momentanément conducteur et décharger en tout ou partie le niveau préchargé alors qu'après stabilisation, le trajet AB est non conducteur. Il en résulte donc une perte totale ou partielle de la précharge et 35 la présence d'un signal S pouvant être erroné. A la figure 2, on obtient en sortie un niveau bas alors qu'on aurait dû lire -4 un niveau haut. Les figures 3 à 5 illustrent comment il est possible de remédier à ce défaut dans le cas d'une porte ET à entrées multiples recevant des signaux logiques d'entrée 05 D1.. Dq. On suppose que le signal logique D3 se stabilise tardivement. La porte ET multiple de l'art antérieur (Fig 3) comporte entre les points A et B le réseau logique 1 constitué par q transistors n MOS T1.. Tq dotn les trajets drain-source 10 sont en série et qui reçoivent chacun sur leur porte une des données d'entrée D1...Dq. Un transistor T'3 du type p - MOS (Fig 4) a son trajet source-drain connecté en parallèle sur celui du transistor TO et reçoit sur sa porte le signal logique D3. La 15 chronologie des signaux est réprésentée à la figure 5. Supposons que les signaux d'entrée D1, D2, D3...Dq soient au niveau haut rendant donc le trajet AB conducteur et que seul D3 commute du niveau haut au niveau bas. Comme D3 se stabilise par hypothèse seulement après que le signal d'horloge 0 soit re20 monté au niveau haut, le trajet AB reste conducteur pendant un court instant t alors que le transistor T'0 est également conducteur. Il en résulte une partie partielle ou même totale de la précharge. Le signal de sortie S se trouve alors à un niveau So proche du niveau bas. Une fois que la donnée D3 est 25 stabilisée, le transistor T3 est bloqué, et le trajet AB est non conducteur, alors que le transistor T'3 devient passant. De ce fait, la sortie S revient au niveau haut, ce qui corrige le niveau de la sortie. Si on suppose que la donnée D3 passe ultérieurement 30 au niveau haut, le transistor T3 devient conducteur et le transistor T'3 se bloque. La sortie S passe au niveau bas avec un retard t' dû au fait que la donnée D3 passe au niveau haut après que le signal d'horloge e soit lui-même passé au niveau haut. Le niveau en sortie S est donc correct, mais n'est dis35 ponible qu'après le retard t'. A la figure 6, on suppose maintenant que la porte - 5 ET de la figure 3 comporte deux données d'entrée stabilisées tardivement, à savoir D2 et D4. La compensation de la perte possible de la précharge est réalisée en mettant en parallèle avec le transistor TO un sous réseau de type p complémentaire 05 du montage en série des deux transistors T2 et T4. A cet effet, le trajet source-drain de deux transistors p -MOS T'2 et T'4 est mis en parallèle avec le trajet source-drain du transistor TO, la porte des transistors T'2 et T'4 recevant respectivement les données d'entrées D2 et D4. Lorsque l'état 10 logique de la porte ET est tel qu'une transition d'un niveau haut au niveau bas de l'un ou l'autre des données d'entrée D2 et D4 est suscéptible de rendre le trajet AB conducteur de manière intempestive entrainant une perte partielle ou totale de précharge, selon le cas l'un ou l'autre des transistors T'2 15 ou T'4 ou bien les deux ensemble permettent une remontée de la sortie S au niveau haut dans des conditions analogues à celles décrites aux figures 4 et 5. La figure 7 correspond à la fonction logique (D1. D2. D3...Dq) + Dq + 1. La porte logique comprend à cet effet 20 entre les points A et B le sousréseau série des transistors T1, T2...Tq de type n - MOS en série comme dans la figure 3 et recevant sur leur porte les données d'entrée respectivement D1, D2... Dq. En parallèle avec le sous-réseau série précité est connecté le trajet source-drain d'un transistor n-MOS Tq+1 25 dont la porte reçoit la donnée d'entrée D q + 1. On suppose que les données d'entrée D3 et Dq se stabilisent tardivement. En parallèle avec le trajet source-drain du transistor TO, sont connectés successivement à partir de la borne d'alimentation à la tension positive Vcc les trajets mis en 30 parallèle de deux transistors p. MOS T'3 et T'q recevant sur leur porte les données d'entrée respectivement T'3 et T'9 en série avec un transistor p. MOS T'q + 1 recevant sur sa porte la donnée d'entrée D q + 1. Lorsque Dq + 1 est au niveau bas, le transistor T q + 1 bloqué et le transistor T' q + 1 est 35 passant le circuit fonctionne comme dans le cas de la figure 6. Par contre, lorsque D q + 1 est au niveau haut, le - 6 transistor T q + 1 est passant est la sortie S en mode lecture est au niveau bas, alors que le transistor T' q + 1 est bloqué et enpêche tout court-circuit entre les tensions d'alimentation Vcc et Vss55 quel que soit l'état passant ou non des tran05 sistors T'3 et T'q, lorsque le transistor T'0 est conducteur (0 au niveau haut). La figure 8 illustre le cas de la fonction logique D1. D2. D3. D4. D5. (D6 + D7). Entre les bornes A et B sont connectés en série les trajets source-drain de cinq transis10 tors n - MOS T1 à T5 recevant à leur porte respectivement les données d'entrée D1 à D5, eux-mème en série avec les trajets source-drain mis en parallèle de deux transistors T6 et T7. On suppose que les données d'entrée D3 et D6 sont stabilisées tardivement. Le sous-réseau complémentaire de 15 correction comprend alors en parallèle sur le trajet sourcedrain du transistor TO deux branches parallèles, l'une comprenant le trajet source-drain d'un transistor p - MOS T'3 dont la porte reçoit la donnée d'entrée D3 et l'autre les trajets source-drain en série de deux transistors p - MOS T'6 et T'7 20 dont la porte reçoit les données d'entrée respectivement D6 et D7. Lorsque la donnée d'entrée D7 est au niveau bas, le transistor T7 est bloqué et le transistor T'7 est passant. Tout se passe de manière analogue au cas de la figure 6 (q = 25 6). Lorsque la donnée d'entrée D7 est au niveau haut, le transistor T7 est passant et le transistor T'7 est bloqué. On évite ainsi toute possibilité de court-circuit entre les tensions d'alimentation position et négative Vcc et Vss. La figure 9 illustre le cas de la fonction logique 30 (T1. T2. T3. T4. T5. T6) + (T7. T8). La porte logique comporte à cet effet entre les bornes A et B deux branches série en parallèle. La première branche série comporte les trajets source-drain de six transistors n - MOS T1 à T6 dont les portes reçoivent respective35 ment les données d'entrée D1 à D6. La deuxième branche série -7 comporte les trajets source-drain de deux transistors n MOS T7 et T8 dont les portes reçoivent respectivement les données d'entrée D7 et D8. On suppose que les données D3 et D6 sont stabilisées tardivement. Le sous-réseau de compensation de 05 type p - MOS connecté en parallèle sur le trajet source-drain du transistor To est le réseau complémentaire en p - MOS du sous réseau fictif n - MOS constitué par les transistors T3 T6 T7 et T8, en faisant abstraction de transistors T1, T2, T4 et T5. Le sous-réseau p - MOS comporte à cet effet deux groupes 10 de deux transistors p - MOS en parallèle, ces deux groupes étant connectés en série. Le premier groupe comporte les trajets source-drain de deux transistors T'3 et T'6 dont les portes reçoivent respectivmeent les données d'entrée D3 et D6. On suppose que les données d'entrée D3 et D6 se 15 stabilisent tardivement. Lorsque les données D7 et D8 ne sont pas simultanément à l'état haut, la deuxième branche série est bloquée et tout se passe de manière analogue au cas de la figure 6 (9 = 6). Lorsque les données D7 et D8 sont simultanément à 20 l'état haut, la deuxième branche série est conductrice, et les transistors T'7 et T'8 sont bloqués ce qui empêche toute possibilité de court-circuit entre Vcc et Vss lorsque T'3 et T'0 se trouvent simultanément conducteurs. - 8 REVENDICATIONS 1. Porte logique MOS du type domino comprenant un réseau logique n - MOS recevant des données d'entrée et raccordé à une première et une deuxième source de tension à 05 travers le trajet source-drain resiectivement d'un transistor de précharge et d'un transistor de validation, respectivement p - MOS et n - MOS, l'électrode e porte de chacun desdits transistors étant cadencée par un signal d'horloge qui, lorsqu'il est à son niveau bas, précharge à un niveau haut une 10 sortie du circuit et lorsqu'il est - son niveau haut autorise la lecture d'un signal logique de sortie caractérisé en ce que, pour éviter une décharge non souhaitée du niveau haut préchargé, pouvant être induite par au moins une donnée d'entrée stabilisée.tardivement, c'est-à-dire seulement après 15 la montée au niveau haut du signal d'horloge, elle comporte, en parallèle avec le trajet source-drain du premier transistor, un sous-réseau p - MOS comportant le complément logique d'au moins le transistor du réseau logique n - MOS qui reçoit ladite donnée d'entrée stabilisée tardivement, le 20 sous-réseau p - MOS recevant au moins ladite donnée d'entrée stabilisée tardivement. 2. Porte logique MOS selon la revendication 1 caractérisé en ce que le réseau logique n - MOS correspond à une fonction ET à q entrées et comporte à cet effet q 25 transistors logiques n - MOS en série avec le premier et le deuxième transistor de précharge et en ce que, pour x données d'entrées stabilisées tardivement, le sous-réseau p - MOS comporte x transistors logiques p - MOS en parallèle avec le transistor de précharge, et recevant chacun sur son électrode 30 de porté une desdites données d'entrée stabilisées tardivement.