FR 2596601 A1 19871002 FR 8704494 A 19870331 Titre: APPAREIL CYCLIQUE DE REDUCTION DU BRUIT. La présente invention se rapporte à un appareil cyclique de réduction du bruit pour réduire 5 le bruit dans un signal vidéo en utilisant la corrélation d'image du signal vidéo. Un enregistreur de bande vidéo de l'art antérieur est étudié pour enregistrer un signal de chrominance sur une bande basse fréquence et pour 10 multiplexer en fréquence ce signal sur un signal de luminance modulé en fréquence. Toutefois, lorsque l'on démodule un signal de luminance contenant du bruit au cours d'un enregistrement ou d'une lecture, un bruit triang u laire, caractéristique du système de modulation/ 15 démodulation en fréquence s'accroit au fur et à mesure que la fréquence s'accroit. Par conséquent, avant de moduler le signal de luminance, on accentue généralement les portions haute fréquence du signal de luminance à l'aide d'un circuit de préaccentuation et on utilise 20 un circuit de désaccentuation pour ramener le signal préaccentué à sa forme d'origine pour lire le signal. Toutefois, du fait que le signal de luminance désaccentué contient encore du bruit, il peut être nécessaire de connecter un appareil cyclique de réduction du bruit 25 tel que celui représenté sur la figure 1 au circuit de désaccentuation pour éliminer ce bruit. L'appareil cyclique de réduction du bruit représenté sur la figure 1 supprime la composante du bruit en utilisant la différence entre un signal vidéo 30 à corrélation d'image étroite et Le bruit presque exempt de corrélation d'image. On supprime la composante du bruit en ajoutant cycliquement le signal vidéo de sortie à un signal vidéo d'entrée atténué. On envoie tout d'abord le signal vidéo d'entrée dans un addi35 tionneur 3 en passant par un circuit atténuateur 2 2 2596601 avec un gain de 1-K, o 0-K-l. L'additionneur 3 reçoit le signal vidéo de sortie comme l'un de ses signaux d'entrée par l'intermédiaire d'un circuit de réaction positive comprenant un circuit de mémoire d'image 4, 5 un circuit de mémoire de ligne 5 et un circuit atténuateur 6. L'additionneur reçoit également le signal vidéo d'entrée comme second signal d'entrée. Le circuit de réaction positive est disposé de façon que le circuit de mémoire de ligne 5, prévu pour mémoriser et retarder 10 les signaux vidéo correspondant à une ligne soit connecté en série au circuit de mémoire d'image 4 qui mémorise et retarde les signaux vidéo correspondants à une image (262 lignes pour le système NTSC) et de façon que le circuit atténuateur 6 applique au signal 15 retardé un gain de K. Il en résulte qu'un signal vidéo de sortie correspondant à un signal d'entrée retardé de la valeur d'une ligne supplémentaire (263 lignes pour le système NTSC) est également atténué et renvoyé par le circuit de réaction positive. Dans ce cas, le 20 degré d'amélioration du rapport signal-bruit (SN) obtenue par l'appareil cyclique de réduction du bruit de la figure 1 est d'autant plus important que le gain K de l'atténuateur 6 est plus proche de 1. L'appareil cyclique conventionnel de '5 réduction du bruit de la figure 1 utilisant la corrélation d'image est avantageux en ce sens que la capacité de mémoire nécessaire n'est que la moitié de celle nécessaire pour un circuit de mémoire de trame, et que, même lorsque l'on projette des dessins animés 30 qui ont normalement un mouvement rapide, une image fantôme se remarque moins lorsque l'on utilise la corrélation de trame. D'un autre côté, le signal d'image qui circule à travers le circuit de série constitué 3 2596601 du circuit de mémoire d'image 4 et du circuit de mémoire de ligne 5 est retardé d'environ 1/2 ligne par rapport à la ligne entrée chaque fois qu'il est renvoyé par le circuit de réaction. Dans ce cas, la quantité ainsi 5 ajoutée par réaction positive est multipliée par un gain K élevé à la puissance n, n étant le nombre de cycles et, plus grand devient le nombre de répétitions de cycle n parcouru par un signal, plus faible est l'influence montrée par le signal de réaction sur le 10 signal de sortie lorsqu'on l'ajoute. Par contre, du fait que les signaux perdent graduellement la corrélation chaque fois qu'ils sont renvoyés par le circuit de réaction et ajoutés ensemble, la réponse du signal vidéo de sortie à un signal vidéo d'entrée croissant 15 par échelons, comme représenté sur la figure 2A, est représentée par une onde en échelons au pas d'une ligne au cours de sa période de croissance, montrant ainsi une modification de courbe semblable à la réponse en échelons d'un circuit général de filtre passe-bas comme 20 représenté sur la figure 2B. Sur les figures 2A et 2B, ce phénomène est représenté par des lignes en traits pleins et des lignes en tireté qui désignent respectivement des signaux d'images paires et d'images impaires. Cet inconvénient est inhérent à l'appareil cyclique 25 de réduction du bruit de la figure 1 et provoque la détérioration de la résolution verticale. Comme autre exemple, dans l'appareil cyclique de réduction du bruit de la figure 3, un circuit de mémoire de ligne 5 connecté à un circuit de 30 mémoire d'image 4 et une ligne de signal 8 bypassant le circuit de mémoire de ligne 5 sont connectés à un additionneur 9 en parallèle, et un circuit atténuateur , pour atténuer de 1/2 le niveau du signal d'addition est connecté entre l'additionneur 9 et le circuit atté35 nuateur 6. On a proposé la disposition de la figure 4 2596601 3 pour réduire le bruit en faisant en sorte que la valeur moyenne d'un premier signal vidéo, retardé par le circuit de mémoire d'image 4, soit retardé de la durée d'une image (262 lignes) et qu'un second signal 5 vidéo, retardé par le circuit de mémoire de ligne , soit retardé d'une ligne supplémentaire (263 lignes). Il semblerait que la résolution verticale dans l'appareil cyclique de réduction du bruit de la figure 3 subisse une moindre détérioration que dans 10 l'appareil de la figure 1. Toutefois, comme cela apparait évidemment du signal de sortie en échelons obtenu en réponse, représenté sur la figure 4B et sensible au signal d'entrée en échelons représenté sur la figure 4A, le signal retardé de 262 lignes et le signal retardé 15 de 263 lignes forment des ondes en échelons au pas d'une ligne en avant ou en arrière du front d'onde du signal d'entrée à échelons. Comme dans l'appareil de la figure 1, la résolution verticale est détériorée par l'appareil de la figure 3 de la façon indiquée. La présente invention résout les problèmes précités en faisant coincider le temps de retard du signal dans un circuit de réaction positive utilisant la corrélation d'image avec la période de balayage d'une ligne de trame, évitant ainsi que la résolution 25 verticale ne soit détériorée, du fait que les signaux qui sont atténués et superposés cycliquement ne perdent pas leur corrélation par suite du décalage de ligne. L'appareil cyclique de réduction du bruit conforme à la présente invention réduit le bruit dans 30 les signaux vidéo en renvoyant par le circuit de réaction positive un signal vidéo de sortie retardé en passant par un circuit de mémoire d'image qui mémorise et retarde les signaux vidéo d'une image (n lignes) ou d'une image augmentée d'une image supplémentaire 35 (n + 1 lignes) et en ajoutant cycliquement le signal 2596601 vidéo de sortie ainsi retardé au signal vidéo d'entrée. Il est prévu un moyen de commutation du temps de retard pour commuter alternativement, entre la période n lignes et la période n+l lignes, le temps de retard du signal 5 renvoyé par le circuit de réaction positive, au cours de la période de balayage vertical. L'appareil cyclique de réduction du bruit conforme à la présente invention comporte également un circuit de commande pour retarder alternativement 10 les signaux de n lignes ou de n+l lignes en suspendant l'écriture des données dans le circuit de mémoire d'image, et la lecture des données sur le circuit de mémoire d'image pendant la période de balayage d'une ligne, au cours de la période de suppression du signal 15 de retour vertical dans une trame. La figure 1 représente une configuration du circuit de l'appareil cyclique conventionnel de réduction du bruit; les figures 2A et 2B représentent l'onde 20 de signal du circuit représenté sur la figure 1; la figure 3 représente une configuration du circuit d'un autre appareil cyclique conventionnel de réduction du bruit; les figures 4A et 4B représentent l'onde 25 de signal du circuit représenté sur la figure 3; la figure 5 représente une configuration de circuit d'un appareil cyclique de réduction du bruit concrétisant la présente invention; les figures 6A et 6B représentent l'onde 30 de signal du circuit représenté sur la figure 5; la figure 7 représente une configuration de circuit modifiée de l'appareil cyclique de réduction du bruit représenté sur la figure 5; la figure 8 représente une configuration 35 de circuit d'une autre réalisation d'un aDpareil 6 2596601 cyclique de réduction du bruit conforme à la présente invention; les figures 9A-9G représentent l'onde de signal du circuit représenté sur la figure 8; et la figure 10 représente une configuration de circuit modifiée de l'appareil cyclique de réduction du bruit représenté sur la figure 8. On va maintenant décrire la présente invention en se référant aux dessins. Sur les dessins les 10 mêmes chiffres de référence désignent les mêmes éléments. Comme représenté sur la figure 5, l'appareil cyclique de réduction du bruit présente un circuit de réaction positive comme dans les appareils cycliques de réduction du bruit de l'art antérieur des figures 15 1 et 3. Le circuit de réaction positive comporte la combinaison de série d'un circuit de mumoire d'image 4 et un circuit atténuateur 6 connectés dans la direction de la réaction. Par conséquent, l'appareil cyclique de réduction du bruit de la figure 5 utilise également 20 une corrélation d'image pour réduire le bruit dans les signaux vidéo en retardant le signal vidéo d'entrée de la période de balayage d'une image et en ajoutant cycliquement le signal ainsi retardé au signal d'entrée. Dans la réalisation de la figure 5, un 25 circuit de mémoire de ligne 5 est relié au circuit de mémoire d'image 4 en parallèle avec une ligne de signal 8. Les deux circuits sont reliés à un circuit att é nuateur 6 en passant par un commutateur ouvertfermé 12. Le commutateur ouvert-fermé 12 est commandé 30 par une impulsion de commutation fournie par un circuit de commande 13 au cours d'une période de balayage vertical de façon telle que l'opération de commutation relie alternativement le circuit de mémoire de ligne 5 et la ligne de signal 8 au circuit atténuateur 6. Le 35 circuit de commande employé dans cette réalisation détecte le signal de synchronisation verticale contenu dans le signal vidéo d'entrée et forme une impulsion immédiatement avant la période de synchronisation verticale, puis produit l'impulsion de commutation pendant 5 la période de balayage vertical en divisant en deux moitiés l'impulsion ainsi formée. Le signal vidéo d'entrée auquel s'ajoute, dans l'additionneur 3, le signal vidéo de sortie est ainsi alternativement retardé de la durée d'une image 10 (par exemple 262 lignes) ou de la durée d'une image augmentée de la durée d'une ligne supplémentaire (263 lignes) avant d'atteindre le circuit atténuateur 6. Il en résulte qu'un retard du signal de trame (525 lignes)est mis en oeuvre pour empêcher la détérioration 15 de la résolution verticale attribuée au décalage, de 1/2 ligne, du signal vidéo, ce qui cause des problèmes dans les méthodes conventionnelles de réduction du bruit employant la corrélation d'image. La figure 6A montre une onde de signal 20 d'entrée pour le circuit de la figure 5 et la figure 6B montre une onde de signal de sortie pour le signal d'entrée à échelons de la figure 6A. Comme on le voit dans la première moitié de la base de temps de la figure 6B, l'onde du signal vidéo de sortie coincide complè25 tement avec le signal vidéo d'entrée à condition que le signal vidéo d'entrée ait le même contenu que le contenu du signal vidéo d'entrée correspondant à une image avant le signal vidéo d'entrée actuel. Le bruit est alors réduit sans détérioration de la résolution 30 verticale. Comme représenté dans la seconde moitié de la base de temps de la figure 6B, d'un autre côté, si le contenu d'image du signal vidéo d'entrée diffère de celui du signal vidéo d'entrée de la trame précédente 35 du fait de la différence dans le retard (262 ou 263 8 2596601 lignes) ou du fait que le signal vidéo d'entrée à échelons débute avec une image paire ou avec une image impaire selon l'état du commutateur ouvert-fermé 12 au moment de l'entrée du signal à échelons, l'onde 5 du signal d'entrée ne diffère de l'onde du signal de sortie que de la période de balayage d'une ligne en avant ou en arrière du changement d'échelon. De cette façon, il ne se produit pas de transformation de l'onde se traduisant par une détérioration de la résolution 10 verticale. En conséquence, dans l'appareil cyclique de réduction du bruit de la figure 5, on ajoute toujours cycliquement l'un à l'autre les signaux à corrélation la plus étroite. Le circuit de mémoire de ligne 5 pour 15 mémoriser et retarder d'une ligne les signaux vidéo est disposé de façon qu'il commute entre le circuit de mémoire d'image 4 et le circuit atténuateur 6 pendant la période de balayage vertical quand le signal vidéo de sortie est retardé de la période de balayage d'une 20 image, puis atténué par le circuit atténuateur 6, puis renvoyé par le circuit de réaction positive, puis ajouté au signal vidéo d'entrée. De cette façon, on fait coincider le temps de retard du signal dans le circuit de réaction positive avec la période de balayage de 25 525 lignes d'un temps de retard de trame. Cette coincidence empêche de façon satisfaisante la détérioration de la résolution verticale attribuée au fait que les signaux se superposent cycliquement après que le retard et l'atténuation ont fait que les signaux perdent leur 30 corrélation par suite du décalage de ligne. Bien que les signaux ainsi cycliquement superposés soient soumis, dans une certaine mesure, à une fluctuation transitoire, la résolution verticale n'en est que légèrement affectée. En conséquence, on peut obtenir une résolu35 tion verticale de haute qualité avec le système de 9 2596601 réduction de bruit de la figure 5 en employant une corrélation de trame utilisant un retard d'image. La figure 7 représente une réalisation modifiée de l'appareil cyclique de réduction du bruit 5 de la figure 5. Cet appareil cyclique de réduction du bruit comprend deux soustracteurs 22, 23 et un unique circuit atténuateur 24 de coefficient K (0-K 2596601 synchronisation verticale du signal vidéo d'entrée a également ses flancs décalés de 1/2 ligne. Par conséquent, si l'on fait passer le signal par l'appareil cyclique de réduction de bruit, la présence d'un flanc 5 croissant devient peu apparente. Il faut donc réduire à zéro le gain K du circuit atténuateur 6 pendant la période du signal de synchronisation verticale. Les figures 8 et 9 représentent une configuration de circuit et des ondes de signal pour une 10 autre réalisation d e l'appareil cyclique de réduction du bruit conforme à la présente invention, dans lequel on n'utilise qu'un circuit de mémoire d'image et un circuit de commande. Comme représenté sur la figure 8, l'appa15 reil cyclique de réduction du bruit 31 présente un circuit de réaction positive comportant la combinaison, en montage série, d'un circuit de mémoire d'image 27 pour mémoriser et retarder de 262 lignes les signaux vidéo et un circuit atténuateur 6 connecté dans la 20 direction de la réaction. L'appareil cyclique de réduction du bruit de la figure 8 est également disposé pour employer la corrélation d'image pour réduire le bruit dans les signaux vidéo en retardant, de la période de balayage d'une image, un signal vidéo d'entrée et en ajoutant cycliquement le signal d'entrée à un signal d'entrée retardé. Dans cet appareil cyclique de réduction du bruit, on utilise un circuit de commande 32 pour commander le cadencement selon lequel les données sont écrites dans le circuit de mémoire d'image 27 et sont 30 lues sur ce circuit de mémoire d'image 27 de façon que les signaux qui sont retardés et atténués par le circuit de mémoire d'image 27 et par l'atténuateur 6 et qui sont superposés cycliquement ne perdent pas leur corrélation par suite d'un décalage de ligne. Le circuit de commande 32 comprend un - Il 12596601 circuit séparateur de synchronisation 33, un circuit 34 de division par 2, un circuit de commande d'accès en mémoire 35, un circuit de comptage d'adresse de rangée 36, un circuit de comptage d'adresse de colonne 37 et un circuit de sélection d'adresse 38. Le circuit séparateur de synchronisation 33 détecte un signal de synchronisation verticale contenu dans le signal vidéo d'entrée et, en retardant ce signal de synchronisation verticale, forme une impulsion immédiatement avant le 10 signal de synchronisation suivant. Le circuit de division par 2 divise par 2 le signal de sortie du circuit séparateur de synchronisation 33 et envoie le signal de sortie ainsi divisé dans le circuit de commande d'accès en mémoire 35. Le circuit de commande d'accès en mémoire 35 sert alors pour commander le circuit de mémoire d'image 27, le circuit de comptage d'adresse de rangée 36, le circuit de comptage d'adresse de colonne 37 et le circuit de sélection d'adresse 38. Le circuit de comptage d'adresse de rangée 36 et le circuit de comptage 20 d'adresse de colonne 37 forment ensemble un circuit de comptage de synchronisation pour actualiser séquentiellement l'adresse lors de la réception d'une impulsion d'horloge de comptage fournie par le circuit de commande d'accès en mémoire 35. Le circuit de sélection d'adresse 25 38 est disposé entre les deux circuits de' comptage d'adresse 36 et 37 et le circuit de mémoire d'image 27. Le circuit de commande d'accès en mémoire 35 commande le circuit de sélection d'adresse 38 avec un signal de sélection de rangée/de colonne pour sélectionner 30 l'un des circuits de comptage d'adresse 36 et 37 et donne des données d'adresse synchrones avec les impulsions d'échantilonnage d'adresse de rangée et de colonne au moyen d'une impulsion de blocage du signal de sortie. Le circuit de comptage d'adresse de colonne 35 37 reçoit un signal de validation de comptage de la J part du circuit de comptage d'adresse de rangée 36 et le circuit de comptage de l'adresse de rangée 36 reçoit un signal de validation de comptage de la part du circuit de commande d'accès en mémoire 35. Lorsque ces signaux 5 de validation de comptage se trouvent tous les deux i un niveau haut, les deux circuits de comptage d'adresse 36 et 37 exécutent les opérations de comptage et lorsque le signal de validation de comptage du dernier circuit prend un niveau faible les deux circuits de comptage 10 arrêtent de compter. Par conséquent, dans la réalisation de la figure 8, le circuit de commande d'accès en mémoire 35 envoie au circuit de comptage d'adresse de rangée 36 un signal d'arrêt de comptage (le signal de validation de comptage au niveau bas) lorsqu'il reçoit le signal 15 de commande envoyé par le circuit 34 de division par 2. Sur la réalisation de la figure 8, une mémoire générale d'accès direct dynamique de 256 K sert de circuit de mémoire d'image 27 et elle est disposée 20 de façon telle qu'une écriture correcte de modification de lecture s'obtient en entrant les données d'adresse sur une base de 8 bits dans la direction des rangées et dans la direction des colonnes, sous contr8le du partage de temps. En outre, le circuit de mémoire d'image 25 27 reçoit un signal de validation d'écriture et un signal de validation du signal de sortie en provenance du circuit de commande d'accès en mémoire 35 en plus des impulsions d'échantillonnage des adresses de rangée et de colonne. Pour ce motif, les données que l'on écrit 30 dans le circuit de mémoire d'image 27 et que l'on y lit présentent une relation de phase prédéterminée. Si, en cours d'opération, le circuit de mémoire d'image 27 retarde de 262 lignes un signal dans une image impaire, dans l'image paire suivante, lors 35 de la réception du signal de commande provenant du circuit 34 de division par 2, le circuit de commande d'accès en mémoire 35 envoie un signal de validation de comptage de niveau bas (c'est-à-dire une commande d'arrêt du comptage) pendant la période de balayage 5 d'une ligne, au circuit de comptage d'adresse de rangée 36, immédiatement avant le signal de synchronisation verticale. Il en résulte que l'écriture des données dans le circuit de mémoire d'image 27 et la lecture des données sur ce circuit sont arrêtées pendant juste 10 la période de balayage d'une ligne. Pendant la période de balayage d'une ligne, les données vidéo écrites dans le circuit de mémoire d'image 27, sont envoyées à l'atténuateur 6 en tant que signal de sortie du circuit de mémoire d'image 27. Par conséquent, dans le présent 15 système, pour un signal vidéo à corrélation d'image, le circuit de mémoire d'image 27 met en oeuvre un retard de signal de 263 lignes pour l'image paire, de façon telle que le retard d'un signal, de la valeur d'une ligne supplémentaire, est considéré comme ayant été 20 accompli sous le contrôle de l'opération d'écriture des données dans le circuit de mémoire d'image 27 et de l'opération de lecture des données sur ce circuit 27. Par conséquent, les images constituées 25 de signaux vidéo envoyés dans l'appareil cyclique de réduction du bruit de la figure 9 sont alternativement soumises à des retards de signaux, d'une valeur de 263 lignes, jusqu'à ce qu'ils atteignent le circuit atténuateur 6. Il en résulte que le signal de sortie du circuit 30 atténuateur 6 donne l'impression que l'on a effectué un retard de signal de 525 lignes. Il devient ainsi possible d'éviter efficacement la détérioration de la résolution verticale qui résulterait du décalage du signal vidéo de la valeur de 1/2 ligne. 14 2596601 Dans l'appareil cyclique de réduction du bruit de la figure 8, l'opération d'écriture des données dans le circuit de mémoire d'image 27 et l'opération de lecture des données sur ce circuit pour mémo5 riser et retarder, d'une valeur de 262 lignes, les signaux vidéo sont arrêtées pendant la période de balayage d'une ligne, au cours de la période de suppression du signal de retour vertical d'une trame vidéo, après avoir été retardées par le circuit de mémoire 10 d'image 27. Le signal retardé est alors atténué par le circuit atténuateur 6, puis renvoyé par le circuit de réaction, puis ajouté au signal vidéo d'entrée de façon à retarder alternativement les signaux d'une valeur de 262 lignes ou de 263 lignes. En conséquence, 15 le temps de retard du signal dans le circuit de réaction positive de l'appareil de la figure 8 peut coincider avec la période de balayage de 525 lignes d'une trame. Il devient donc possible d'éviter efficacement la détérioration de la résolution verticale provoquée 20 par le fait que les signaux se superposent cycliquement après que le retard et l'atténuation ont provoqué un décalage de ligne qui, à son tour, provoque la perte de la corrélation d'image. En outre, bien que les signaux ainsi superposés cycliquement subissent une 25 certaine fluctuation transitoire, la résolution verticale n'en est que légèrement affectée. La figure 10 représente une modification de la réalisation de l'appareil cyclique de réduction du bruit de la figure 8. Cet appareil cyclique de réduc30 tion du bruit comprend deux soustracteurs 42 et 43 et un unique circuit atténuateur 44, d'un coefficient K (OcK1), disposé entre ces soustracteurs. Le signal vidéo d'entrée est amplifié (1-K) en étant soustrait séquentiellement par les deux soustracteurs 42 et 43 35 et le signal vidéo de sortie ainsi retardé est obtenu en 2596601 retardant le signal de sortie du soustracteur 43. Dans cette réalisation, l'opération ' d'écriture des données dans le circuit de mémoire d'image 27 et l'opération de lecture des données sur 5 ce circuit sont également arrêtées par le circuit de commande 32 pendant la période de balayage d'une ligne, au cours de la période de suppression du signal de retour vertical, et le temps de retard du signal dans le circuit de réaction positive coincide avec la période 10 de balayage de 525 lignes comme dans le circuit de la figure 8. Bien que l'on n'ait décrit en détail cidessus que quelques réalisations de l'invention prises à titre d'exemples, l'homme de l'art se rendra faci15 lement compte de ce que plusieurs modifications sont possibles dans les réalisations préférées sans s'écarter matériellement des enseignements et des avantages nouveaux apportés par cette invention. Par exemple, l'homme de l'art se rendra facilement compte de ce que la 20 présente invention peut être mise en oeuvre pour des systèmes présentant des trames contenant un nombre différent de lignes, par exemple pour des systèmes à 625 lignes par trame. Par conséquent, toutes ces modifications sont considérées comme incluses dans 25 l'invention telle que définie par les revendications jointes. 16 2596601 REVENDICATIONS 1. Appareil cyclique de réduction du bruit caractérisé en ce qu'il comporte: des moyens pour mémoriser un signal vidéo 5 d'entrée et pour retarder ledit signal vidéo mémorisé, de n lignes pour une première image et de n+l lignes pour une seconde image; des moyens pour ajouter cycliquement ledit signal vidéo retardé à un autre signal vidéo d'entrée; 10 et des moyens pour provoquer un retard de ladite première image et de ladite seconde image d'une valeur égale à une période de retard d'une trame, ladite période de retard correspondant à un retard de 2n+1 15 lignes, ce par quoi on évite le décalage, de la valeur d'une demi - ligne, dudit signal vidéo d'entrée pour chaque image. 2. Appareil selon la revendication 1, caractérisé en ce que ladite première image est impaire 20 et ladite seconde image est paire. 3. Appareil selon la revendication 1, caractérisé en ce que lesdits moyens pour mémoriser et retarder comportent un circuit de mémoire d'image (4) pour mémoriser n lignes dudit signal vidéo d'entrée 25 et un circuit de mémoire de ligne (5) relié en série avec ledit circuit de mémoire d'image (4) pour mémoriser ledit signal vidéo retardé d'une image et pour retarder, d'une ligne,ledit signal vidéo retardé d'une image. 4. Appareil selon la revendication 3, 30 caractérisé en en ce que lesdits moyens de provoquer un retard comportent un moyen de commutation (12) relié à une sortie dudit circuit de mémoire d'image (4) et à une sortie dudit circuit de mémoire de ligne (5), respectivement, ledit moyen de commutation (12) reliant 35 alternativement la sortie dudit circuit de mémoire 17 2596601 d'image (4) et la sortie dudit circuit de mémoire de ligne (5) audit moyen d'additon (3) au cours de la période de balayage vertical dudit signal vidéo d'entrée. 5. Appareil selon la revendication 4, caractérisé en ce que lesdits moyens de provoquer un retard comportent en outre un circuit de commande pour relier la sortie dudit circuit de mémoire d'image audit moyen d'addition pour ladite première image et 10 pour relier la sortie dudit circuit de mémoire de ligne audit moyen d'addition pour ladite seconde image. 6. Appareil selon la revendication 1, caractérisé en ce que lesdits moyens d'addition comportent un premier soustracteur et un second soustrac15 teur reliés en série (22, 23), la différence entre ledit autre signal vidéo d'entrée et ledit signal vidéo retardé étant déterminée par ledit premier soustracteur, ladite différence étant alors atténuée et appliquée en tant que premier signal d'entrée audit second soustracteur, 20 la seconde entrée dudit second soustracteur recevant ledit autre signal vidéo d'entrée, et le signal de sortie dudit second soustracteur représentant un signal vidéo de sortie. 7. Appareil selon la revendication 1, 25 caractérisé en ce que lesdits moyens de provoquer un retard comportent: un séparateur de synchronisation verticale (33) sensible audit signal vidéo d'entrée; un diviseur par 2 (34) pour diviser le 30 signal de sortie dudit séparateur de synchronisation verticale; et des moyens de commande d'accès en mémoire (35) sensibles au signal de sortie dudit diviseur pour suspendre l'opération d'écriture des données dans les35 dits moyens de mémorisation et de retard, et l'opération 18 2596601 de lecture des données sur ces moyens de mémorisation et de retard, pendant la période de balayage d'une ligne, au cours d'une période de suppression du signal de retour vertical. 8. Appareil selon la revendication 7, caractérisé en ce que lesdits moyens d'addition comportent un premier soustracteur et un second soustracteur reliés en série, la différence entre ledit autre signal vidéo d'entrée et ledit signal vidéo retardé 10 étant déterminée par ledit premier soustracteur, ladite différence étant alors atténuée et appliquée en tant que premier signal d'entrée audit second soustracteur, ladite seconde entrée dudit second soustracteur recevant ledit autre signal vidéo d'entrée, et le signal de 15 sortie dudit second soustracteur représentant un signal vidéo de sortie. 9. Appareil cyclique de réduction du bruit comportant: des moyens pour mémoriser un signal vidéo 20 d'entrée et pour retarder ledit signal vidéo ainsi mémorisé de 262 lignes pour une première image et de 263 lignes pour une seconde image; des moyens pour ajouter cycliquement ledit signal vidéo retardé à un autre signal vidéo d'entrée; 25 et des moyens pour provoquer un retard de ladite première image et de ladite seconde image d'une valeur égale à une période de retard de 525 lignes d'un retard de trame, de façon telle que l'on évite 30 le décalage, de la valeur d'une demi - ligne, dudit signal vidéo d'entrée pour chaque image. 10. Appareil cyclique de réduction du bruit comportant: des moyens pour mémoriser un signal vidéo 35 d'entrée et pour retarder ledit signal vidéo ainsi 19 2596601 mémorisé de 262 lignes pour une première image et de 263 lignes pour une seconde image; des moyens pour ajouter cycliquement ledit signal vidéo retardé à un autre signal vidéo d'entrée; et des moyens pour commuter le temps de retard dudit signal vidéo mémorisé entre 262 et 263 lignes au cours d'une période de balayage vertical dudit signal vidéo d'entrée. 11. Appareil selon la revendication 10, caractérisé en ce que lesdits moyens pour mémoriser et pour retarder comportent un circuit de mémoire d'image pour mémoriser 262 lignes dudit signal vidéo d'entrée et un circuit de mémoire de ligne relié 15 en série avec ledit circuit de mémoire d'image pour mémoriser ledit signal vidéo retardé et pour retarder, d'une ligne, ledit signal vidéo retardé d'une image, ledit moyen de commutation étant relié à une sortie dudit circuit de mémoire d'image et à une sortie dudit 20 circuit de mémoire de ligne, respectivement, ledit moyen de commutation commutant alternativement entre la sortie dudit circuit de mémoire d'image et la sortie dudit circuit de mémoire de ligne au cours de la période de balayage vertical dudit signal vidéo d'entrée. 12. Appareil cyclique de réduction du bruit pour réduire le bruit dans les signaux vidéo, caractérisé en ce qu'il comporte: des moyens pour mémoriser un signal vidéo d'entrée et pour retarder, de 262 lignes, ledit signal 30 vidéo mémorisé; des moyens pour ajouter cycliquement ledit signal vidéo retardé à un autre signal vidéo d'entrée; et des moyens pour suspendre l'opération 35 d'écriture des données dans lesdits moyens de mémori- 2596601 ation et de retard et l'opération de lecture des données sur ces moyens pendant la période de balayage d'une ligne, au cours d'une période de suppression du signal de retour vertical, dans une période d'une 5 trame, de façon telle que l'on évite le décalage, de la valeur d'une demi -ligne, dudit signal vidéo d'entrée pour chaque image. 13. Appareil selon la revendication 12, caractérisé en ce que les données écrites dans les 10 moyens de mémorisation et de retard en provenance de l'image précédente sont envoyées audit additionneur pendant ladite période de balayage d'une ligne au cours de la période de suppression du signal de retour vertical au cours de laquelle les opérations d'écriture 15 et de lecture des données sont suspendues.