FR 2594275 A1 19870814 FR 8701773 A 19870212 La présente invention concerne des circuits de décalage de niveau et d'autres circuits qui sont particuliè- rement utiles dans la conversion de trains de données série rapides ayant des niveaux logiques TTL, en signaux parallè- les qui conviennent pour attaquer des éléments de commuta- tion de courant d'un convertisseur numérique-analogique rapide; l'invention porte également sur des circuits de décalage de niveau qui réalisent une conversion rapide de signaux ayant des niveaux logiques TTL en signaux corres- pondants ayant des niveaux logiques ECL, et qui sont capa- bles d'attaquer de fortes charges capacitives. On trouve maintenant dans le commerce des conver- tisseurs numérique-analogique (CNA) à 16 bits rapides et économiques. Des convertisseurs numérique-analogique à 16 bits de coût faible feraient l'objet d'applications plus étendues s'ils pouvaient être connectés économiquement de façon à recevoir des trains de données série rapides et continus ayant des niveaux logiques TTL courants. Le dispo- sitif commercialisé par la demanderesse sous la référence PCM54 constitue un exemple d'un convertisseur numérique- analogique à 16 bits rapide et économique. !I existe certaines applications dans lesquelles une information audio à haute fidélité est convertie en un format numérique série continu pour être enregistrée sur un support approprié, par exemple sur des dispositifs du type communément appelé "disque audio compact". Lorsqu'on repro- duit l'information enregistrée sur les disques audio, au moyen d'un lecteur audio approprié, le train de données numérique série est reproduit et appliqué à un convertis- seur numérique-analogique approprié pour recréer les signaux audio à haute fidélité d'origine. Bien qu'on dispo- se du convertisseur numérique-analogique à 16 bits rapide et économique mentionné ci-dessus, celui-ci doit recevoir l'information numérique sous la forme de mots numériques à 16 bits qui sont appliqués à ses 16 entrées numériques. La conception d'un convertisseur série-parallèle économique capable d'appliquer de façon continue des mots numériques à 16 bits aux entrées numériques ou aux éléments de commuta- tion de courant de bit du convertisseur numérique-analogique à 16 bits, à partir du train continu ininterrompu de données numériques série, a soulevé des difficultés considérables à cause des exigences contradictoires d'un fonctionnement très rapide et d'une réalisation-économique. Les difficultés rencontrées dans la réalisation d'un convertisseur sérieparallèle économique prévu pour être incorporé dans une seule puce de circuit intégré bipo- laire avec un convertisseur numérique-analogique, ont con- duit à la nécessité de réduire notablement la complexité de circuits convertisseurs série-parallèle antérieurs. La structure de circuit interne du type de CNA mentionné pré- cédemment exige trois lignes d'alimentation: +VCC, la masse et -Vcc, et le système exige que les signaux d'entrée numériques soient des niveaux TTL entre +Vcc et la masse, mais les circuits de commutation de bit du CNA exigent des signaux numériques entre la masse et -Vcc. Ceci conduit non seulement à la nécessité de convertir de façon interne des niveaux d'entrée TTL en niveaux ECL, mais également à la nécessité de décaler les niveaux ECL internes entre la masse et -Vcc, si on veut utiliser la technologie ECL rapi- de pour réaliser la conversion série-parallèle désirée. Les problèmes que soulèvent à la fois le décalage des niveaux de signal et la conversion des niveaux TTL des signaux d'horloge et de données, créent des difficultés de concep- tion particulièrement ardues. Bien qu'on connaisse diverses techniques antérieures pour convertir des signaux d'entrée TTL en niveaux de tension appropriés pour d'autres familles logiques, comme celles correspondant aux technologies ECL, NMOS et CMOS, on considère que ces techniques antérieures ne sont pas appropriées pour atteindre les objectifs pré- sents consistant à réaliser le convertisseur série-parallèle nécessaire de façon qu'il soit à la fois économique et rapi- de. Un but de l'invention est donc de procurer un convertisseur sérieparallèle économique et rapide, capable de convertir des signaux d'horloge et de données d'entrée TTL série en un signal de sortie parallèle à 16 bits conve- nant pour l'attaque d'éléments de commutation de courant de bit d'un CNA à 16 bits rapide, avec une vitesse suffisante pour effectuer une reconstitution à haute fidélité de don- nées d'entrée série représentant un signal d'entrée analogi- que audio à haute fidélité, à partir duquel le train d'en- trée de données série a été obtenu. Un autre but de l'invention est de procurer un circuit économique et à large bande pour convertir des niveaux d'entrée TTL en tensions de signal et d'horloge ECL, sur des conducteurs à capacité élevée. Un autre but de l'invention est de procurer une technique pour interconnecter des étages d'un circuit en logique à couplage d'émetteurs, sans utiliser des circuits à charge d'émetteur, tout en évitant de saturer des tran- sistors NPN à émetteurs couplés de tels circuits logiques. En résumé, et conformément à un mode de réalisa- tion, l'invention procure un circuit intégré de décalage de niveau destiné à convertir un signal d'entrée, qui peut avoir des niveaux logiques TTL, en signaux de sortie cor- respondants qui Deuvent être des signaux de sortie complé- mentaires ayant des niveaux ECL, comprenant une source de courant constant, des premier et second transistors PNP latéraux ayant leurs émetteurs connectés ensemble et à la source de courant constant, une première diode ayant une anode connectée au collecteur de l'un des premier et second transistors PNP latéraux: et ayant sa cathode connectée à un conducteur de tension d'alimentation, un premier tran- sistor NPN miroir de courant dont l'émetteur est connecté au conducteur de tension d'alimentation et dont la base est connectée à l'anode de la première diode, et une première résistance de connexion à la tension d'alimentation positive, connectée au collecteur du premier transistor miroir de cou- rant. Dans le mode de réalisation de l'invention qui est décrit, l'anode d'une seconde diode est connectée au collec- teur de l'autre transistor PNP latéral et sa cathode est connectée au conducteur de tension d'alimentation. La base d'un second transistor NPN miroir de courant est connectée à l'anode de la seconde diode. Dans un mode de réalisation de l'invention qui est décrit, les collecteurs des premier et second transistors miroirs de courant conduisent respec- tivement les signaux de sortie complémentaires. Dans un autre mode de réalisation de l'invention, des premier et second circuits à charge d'émetteur sont connectés aux collecteurs des premier et second transistors miroirs de courant, et les signaux de sortie complémentaires apparais- sent sur les émetteurs des transistors à charge d'émetteur des premier et second circuits à charge d'émetteur. Dans ce dernier mode de réalisation de l'invention, l'émetteur d'un troisième transistor NPN miroir de courant est connecté au conducteur de tension d'alimentation, et sa base est con- nectée à la base du premier transistor miroir de courant, tandis que son collecteur est connecté à l'émetteur du pre- mier transistor à charge d'émetteur. L'émetteur d'un qua- trième transistor miroir de courant est connecté au conduc- teur de tension d'alimentation, sa base est connectée à la base du second transistor miroir de courant, et son collec- teur est connecté à l'émetteur du second transistor à char- ge d'émetteur. On obtient ainsi une dissipation de puissance réduite et des temps de montée plus courts pour les signaux de sortie complémentaires, du fait que les second et qua- trième transistors miroirs de courant sont bloqués chaque fois que les premier et second transistors à charge d'émet- teur, respectivement, fournissent du courant à leurs charges de sortie respectives. Dans un autre mode de réalisation de l'invention, un train série continu d'impulsions de données, représentant un signal analogique, est appliqué à un circuit comprenant un convertisseur numérique-analogique à N bits, qui comporte N entrées numériques et une sortie sur laquelle doit appa- raître un signal analogique reconstitué, N circuits de mémo- risation, un registre à décalage à N bits comprenant N cir- cuits de bit maitre-esclave, ayant chacun une: sortie connec- tée à une entrée de l'un respectif des circuits de mémorisa- tion, un circuit qui réagit à un signal d'horloge continu en attaquant continuellement les entrées d'horloge des circuits de bit maître-esclave pour faire avancer le train d'impul- sions de données dans le registre à décalage à N bits, un circuit de retard ayant une sortie connectée à l'entrée du premier circuit de bit maître-esclave, pour retarder le train d'impulsions de données de la moitié de la période du signal d'horloge, et un circuit de génération d'impulsions de validation de circuit de mémorisation, destiné à permet- tre aux circuits de mémorisation d'accepter des données enregistrées dans les étages esclaves des circuits de bit du registre à décalage à N bits une fois toutes les N impul- sions du signal d'horloge, lorsque les données enregistrées dans chacun des étages esclaves des N circuits de bit du registre à décalage sont stables. Les circuits de bit du registre à décalage de type maîtreesclave sont réalisés à l'aide de circuits de registre à décalage de type maître- esclave ECL classiques, et leurs diverses résistances de charge sont connectées à un conducteur de tension d'alimen- tation interne qui est connecté à la cathode de la diode de décalage de niveau de tension d'alimentation, dont l'anode est connectée à un autre conducteur de tension d'alimenta- tion lui-même connecté à des résistances de charge des cir- cuits de mémorisation, ces circuits de mémorisation étant également des circuits ECL. Des connexions directes, au lieu de circuits à charge d'émetteur, sont établies entre les sorties de l'étage esclave de chaque bit du registre à décalage maître-esclave et les entrées des transistors à couplage d'émetteurs des circuits de mémorisation. Le déca- lage de niveau de tension, correspondant à une chute de ten- sion de diode, entre la tension d'alimentation du circuit de mémorisation et la tension d'alimentation inférieure des bits du registre à décalage maître-esclave, évite la satura- tion des transistors d'entrée à couplage d'émetteurs des circuits de mémorisation, bien qu'on n'utilise pas entre eux un couplage par circuit à charge d'émetteur classique. On utilise le circuit de décalage de niveau d'en- trée pour convertir des niveaux logiques TTL des signaux d'entrée de données, du signal d'entrée d'horloge continu, et d'un signal de commande de validation de circuit de mémori- sation, en niveaux ECL complémentaires internes, que reçoi- vent le circuit de retard ECL, le circuit de génération d'impulsions de validation de circuit de mémorisation, les circuits de bit du registre à décalage maître-esclave et les circuits de mémorisation. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, et en se référant aux dessins annexés sur lesquels: la figure 1 est un schéma synoptique du convertis- seur série-parallèle de l'invention, connecté de façon à attaquer les éléments de commutation de courant d'un -conver- tisseur numérique-analogique à 16 bits; la figure 2 est un schéma montrant des signaux utiles à la description du fonctionnement du circuit de la figure 1; la figure 3 est un schéma de circuit détaillé montrant le circuit de décalage de niveau d'entrée TTL-ECL de l'invention, et montrant également un circuit d'attaque de validation de mémorisation de l'invention; la figure 4 est un diagramme montrant des signaux utiles à l'explication du fonctionnement du circuit de déca- lage de niveau TTL-ECL de la figure 3; la figure 5 est un schéma de circuit détaillé représentant un bit de registre à décalage maîtreesclave, un circuit de mémorisation, un circuit de retard d'entrée et un circuit de commande de validation de mémorisation qui sont utilisés dans le circuit de la figure 1; la figure 6 est un schéma synoptique du circuit générateur d'impulsions de validation de mémorisation 5 de la figure 1; et la figure 7 est un schéma montrant une réalisation ECL du circuit représenté sur la figure 6, ne correspondant pas à l'invention, qui permet de mettre en évidence la dif- férence entre le circuit générateur d'impulsions de valida- tion de mémorisation de l'invention(figure 3), et des techni- ques de conception des circuits ECL classiques. En considérant maintenant la figure 1, on note que le système 1 comprend un convertisseur série-parallèle rapide 2, connecté aux 16 entrées numériques d'un conver- tisseur numérique-analogique rapide à 16 bits, 3. Le con- vertisseur numérique-analogique à 16 bits 3 peut être tout à fait similaire au Modèle PCM54, que commercialise actuellement la demanderesse. On trouve divers détails de la réalisation du convertisseur numériqueanalogique 3 dans les demandes de brevetsdes E.U.A. conjointes n 732 168, 732 229 et 732 162, déposées par Naylor et col., le 8 mai 1985 et cédées à la demanderesse. Le convertisseur série-parallèle 2 comprend une borne d'entrée 4 qui reçoit un signal de commande de vali- dation de mémorisation LEC, appliqué à une entrée d'un cir- cuit générateur d'impulsions de validation. Le circuit géné- rateur d'impulsions de validation 5 produit une paire de signaux de sortie complémentaires de validation de mémorisa- tion, EN et EN, qui sont représentés conjointement par le conducteur 6 sur la figure 1 et par les conducteurs 6A et 6B sur les figures 3 et 5. Les deux conducteurs-des signaux EN et EN, 6, sont connectés à des entrées correspondantes de chacun des 16 circuits de mémorisation 7-1, 7- 2,... 7-16, qu'on désigne collectivement par la référence 7. Chacun des circuits de mémorisation 7-1,... 7-16 produit un signaI sur une sortie respective 8-1, 8-2,... 8-16, connectée à une entrée numérique correspondante du convertisseur numérique- analogique à 16 bits,3.E-(n notant l'utilisation de circuits ECL (logique à couplage d'émetteurs), pour réaliser les cir- cuits de retard, de bit de registre à décalage maître- esclave et de mémorisation, l'homme de l'art comprendra immé- diatement que des signaux logiques et des signaux d'horloge complémentaires sont utilisés dans tous ces circuits ECL, et il ne sera pas induit en erreur par la représentation de paires complémentaires de conducteurs de signal par un seul conducteur, comme dans le schéma synoptique de la figure 1.) Dans le circuit convertisseur série-parallèle 2, un signal d'entrée d'horloge CK est appliqué à un conducteur d'entrée 9 d'un circuit de décalage de niveau et d'attaque 10. Le circuit représenté dans le cadre 10 produit un signal CLK sur le conducteur 12 et le signal logique complémentaire CLK sur le conducteur 11. Les conducteurs des signaux CLK et CLK, portant respectivement les références 12 et 11, sont connectés aux entrées d'horloge d'un circuit de retard ECL 16 et à chacun des 16 circuits de bit de registre à décalage à bascule maître-esclave ECL 17-1, 17-2,... 17-16. L'étage esclave S de chacun des circuits de bit de registre à décalage maître-esclave 17-1,... 17-16 est connecté par une paire de conducteurs 18-1, 18-2,... 18-16 à des entrées de circuits de mémorisation respectifs 7-1, 7-2,... 7-16. Dans le convertisseur série-parallèle 2, un signal d'entrée de données sérieDOMtESest appliqué à un conducteur d'entréel3 d'un circuit de décalage de niveau et d'attaque 14, qui produit des signaux de sortie de données.complémen- taires DI et DI- sur une paire de conducteurs désignés col- lectivement par la référence 15 sur la figure 1, et désignés individuellement par les références respectives 15A et 15B sur la figure 3. Les conducteurs 15 sont connectés à des entrées d'un circuit de retard ECL 16. Le signal de sortie du circuit de retard 16 est appliqué à l'étage maître M d'un circuit de bit de registre à décalage maître- esclave ECL 17-1. Le signal de sortie de la section esclave S de ce circuit est appliqué par une paire de conducteurs complémen- taires 18-1 aux étages maîtres du circuit de bit de registre à décalage 17-2. Les bits restants 17-3 à 17-16 du registre à décalage, désignés collectivement par la référence 17, sont connectés ensemble de façon similaire. La figure 2 montre les caractéristiques temporel- les des signaux précités. Un signal d'horloge CK sur le con- ducteur 9 présente -mvea s xTIh.stnda. La fréquence du signal CK peut être comprise entre environ 2 et 10 méga- hertz pour le mode de réalisation de l'invention qui est décrit. Le signal d'entréeDONNEES sur conducteur 13 présente également des niveaux logiques TTL standard, et sa fréquen- ce est la moitié de celle du signal d'horloge externe CK. Le circuit de décalage de niveau et d'attaque 14 décale vers le bas les niveaux des signaux de donn6&s TTL, jusqu'à une plage voisine de -Vcc, et il convertit ensuite les niveaux décalés en niveaux logiques ECL, entre la masse et -Vcc- Conformément à l'invention, le circuit de "retard" ECL 16 permet d'établir un retard égal à la moitié de la période du signal d'horloge CK, pour des raisons qu'on expliquera ulté- rieurement. Le signal de sortie du circuit de retard 16 fait apparaître le signal DI-O à la sortie de l'étage maître de la bascule maître-esclave 17-1. Le signal de sortie de l'éta- ge esclave de la bascule 17-1 est le signal DI-1. Le signal de commande de validation de mémorisation LEC a également des niveaux logiques TTL, qui sont convertis en une paire de signaux complémentaires à niveaux logiques ECL, c'est-à-dire des signaux EN et EN, apparaissant respectivement sur les conducteurs 6A et 6B de la figure 3, par le générateur d'im- pulsions de validation 5. Les conducteurs 6A et 6B sont dési- gnés collectivement par la référence 6 sur la figure 1. Les lignes en pointillés représentées dans les for- mes d'onde des signaux LEC et EN de la figure 2 indiquent une incertitude sur leurs caractéristiques temporelles. Le cir- cuit de l'invention doit tolérer une telle incertitude pour éviter une perte de données. On décrira ensuite la structure et le fonctionne- ment du circuit de décalage de niveau et d'attaque 10, en se référant à la figure 3. Le circuit de décalage de niveau et d'attaque 10 comprend une paire de transistors PNP latéraux 23 et 25 dont les émetteurs sont connectés par un conducteur 24 au collecteur d'un transistor PNP latéral 22, fonction- nant en source de courant. L'émetteur du transistor PNP 22 est connecté par une résistance de 1 kiloohm à un conducteur +Vcc, qui peut être à +5 volts. La base du transistor PNP 22 est connectée à une tension de polarisation appropriée, VpOL4, qui peut être fournie aisément par un circuit de pola- risation classique. La base du transistor PNP 25 est connectée au con- ducteur d'entrée d'horloge CK 9. Le collecteur du transistor PNP 25 est connecté par le conducteur 27 à l'anode d'une diode 29 dont la cathode est connectée à un conducteur de tension négative qui est porté à une tension négative -VL, qui peut être de -5 volts. Le conducteur 27 est également connecté à la base de transistors NPN miroirs de courant, et 36. La base du transistor PNP 23 est connectée de façon à recevoir une tension de polarisation VpoL4 présente sur le conducteur 42. Le collecteur du transistor PNP 23 est connecté par le conducteur 26 à l'anode d'une diode 28 et aux bases de transistors NPN miroirs de courant 38, 41 et 103. La cathode de la diode 28 est connectée à -VL. L'homme de l'art pourra aisément réaliser un circuit capa- ble de produire la tension VPOL4, ce qui fait qu'on n'indi- quera pas les détails de ce circuit. Le collecteur du tran- sistor NPN miroir de courant 30 est connecté par le conduc- teur 31 à la base d'un transistor NPN à charge d'émetteur 535, et à une borne d'une résistance de connexion à la ten- sion d'alimentation positive, 32, d'une valeur de 1,5 kilo- ohm. L'émetteur du transistor NPN à charge d'émetteur 35 est connecté par le conducteur CLK 12 au collecteur du transistor NPN miroir de courant 36. Le collecteur du tran- sistor à charge d'émetteur 35 est connecté au conducteur de masse numérique 34. La borne supérieure de la résistance de connexion à la tension d'alimentation positive, 32, est connectée à la cathode de la diode inférieure parmi les deux diodes 33 connectées en série, tandis que l'anode de la diode 33 supérieure est connectée au conducteur de masse numérique 34. Le collecteur du transistor NPN miroir de courant 38 est connecté par le conducteur eLK 11 à l'émetteur du transistor NPN à charge d'émetteur 39. Le collecteur du transistor NPN miroir de courant 41 est connecté à la base du transistor 39 et à la borne inférieure de la résistance de connexion à la tension d'alimentation positive 40, dont la borne supérieure est connectée à la borne supérieure de la résistance de connexion à la tension d'alimentation positive 32. Le collecteur du transistor 39 est connecté au conducteur de masse numérique 34. En fonctionnement, si le signal CK sur le conduc- teur 9 subit une transition positive d'un niveau TTL "zéro" de 0 à 0,8 volt, vers un niveau "un" de +2,0 à +5 volts, le transistor PNP 25 se bloque, ce qui commute du transistor vers le transistor PNP 23 le courant constant que fournit le transistor 22, et fait circuler dans la diode 28 le cou- rant qui a été commuté. Conformément aux simulations effec- tuées par laemraresse, le courant qui traverse la diode 28 augmente la chute de tension directe d'environ 0,60 volt à environ 0,72 volt, ce qui fait augmenter la tension sur le conducteur 26 d'environ 120 millivolts à environ 720 milli- volts au-dessus de -VL, comme le montre le signal V26 sur la figure 4. (On notera que la chute de tension faible de ,60 volt de la diode 28 lorsque le courant constant circule dans une large mesure dans le transistor PNP 25, plutôt que dans le transistor 23, résulte du fait que le transistor PNP latéral 23 n'est pas entièrement bloqué (à cause de sa capa- cité de transition) et d'un courant dû à l'élimination de la charge emmagasinée dans les bases des transistors 38, 41 et 103.) Simultanément, la réduction correspondante du cou- rant qui circule dans le transistor PNP 25 et le conducteur 27 provoque une diminution de la chute de tension directe aux bornes de la diode 29, d'environ 720 millivolts au-dessus de -VL jusqu'à environ 600 millivolts au-dessus de -VL, comme l'indique le signal V27 sur la figure 4. Cette diminution de V27 bloque les transistors NPN miroirs de courant 30 et 36, ce qui augmente la tension V31 sur le conducteur 31 jusqu'à un niveau situé à deux chutes de diode au-dessous de la tension de masse numérique sur le conducteur 34, du fait du courant réduit dans la résistance de connexion à la tension d'alimentation positive, 32. Le signal CLK sur le conducteur 12:'suit" V31, mais en étant inférieur à cette tension d'une valeur égale à la tension VBE du transistor à charge d'émetteur 35. De façon similai- re, mais d'une manière complémentaire, l'augmentation de V26 provoque le passage à l'état conducteur des transistors miroirs de courant 38 et 41. La résistance de connexion à la tension d'alimentation positive 40 fait tomber la ten- sion V41A sur le conducteur 41A. Bien entendu, si le signal CK subit une transition négative le faisant descendre de +2,4 volts jusqu'à 0,4 volt, le fonctionnement du circuit de décalage de niveau et d'attaque 10 est entièrement similaire à celui décrit ci-dessus, mais complémentaire, comme l'indiquent également les fronts arrière des divers signaux représentés sur la figure 4. On obtient une réponse en fréquence étonnamment élevée pour le circuit de décalage de niveau 10, malgré la réponse en fréquence notoirement mauvaise qu'on obtient habituellement pour des transistors PNP latéraux connectés à la manière des transistors PNP latéraux 23 et 25 sur la figure 3. Les simulations et les expériences effectuées par laDmandresse ont montré que, à la surprise de cette dernière, le circuit de décalage de niveau 10 décale effectivement le signal CK pour produire les signaux CLK et CLK sur les conducteurs respectifs 12 et 11, jusqu'à des fréquences s'élevant jusqu'à environ 10 mégahertz. On pense que cette fréquence plus élevée que ce qui était prévisible, résulte du gain dans le circuit NPN miroir de courant, qui compense dans une large mesure l'atténuation du signal d'entrée qui est produite par la faible largeur de bande des transistors PNP latéraux 23 et 25. Un avantage inattendu du circuit 10 résultant de l'utilisation des transistors dc cm,.utation de type miroir de courant, 36 et 38, connectés aux émetteurs des transis- tors à charge d'émetteur respectifs 35 et 39, consiste en ce qu'on obtient des temps de montée et des temps de descente plus courts pour les signaux CLK et CLK sur les conducteurs respectifs 11 et 12, bien que la puissance consommée par le circuit soit notablement réduite. Par exemple, si V31 s'élève, ce qui fait que le transistor à charge d'émetteur 35 fait passer le signal CLK sur le conducteur 12 d'un niveau "zéro" à un niveau "un", et si une charge de forte valeur (faible impédance) est connectée au conducteur 12, le fait que le transistor miroir de courant 36 se bloque approximativement à la même vitesse que le transistor NPN miroir de courant 30, permet la circulation vers la charge de la quasi-totalité du courant de sortie que fournit l'émetteur du transistor 35; c'est-à-dire qu'une faible par- tie seulement du courant circule vers le transistor miroir de courant 36. Au contraire, dans un circuit à charge d'émetteur de type caractéristique, une résistance ou un transistor constituant une source de courant constant, serait connecté à l'émetteur du transistor NPN 35 de ce cir- cuit, et une partie notable du courant de sortie que fournit l'émetteur du transistor 35 circulerait vers cette résistan- ce ou cette source de courant constant, ce qui réduirait la valeur du courant de sortie fourni à la charge, et réduirait la vitesse de montée du signal CLK. Inversement, lorsque V31 diminue, le transistor NPN miroir de courant 36 se débloque à la même vitesse que le transistor NPN miroir de courant 30, ce qui absorbe un courant à partir de la charge connectée au conducteur 12, aussi efficacement qu'une source à courant constant. Comme mentionné ci-dessus, les niveaux logiques "haut" ou "un" des signaux CLK et CLK sur les conducteurs respectifs 12 et 11, sont déterminés par les chutes directes des diodes 33 et par les tensions VBE des transistors 35 et 39. Les niveaux "zéro" de CLK et CLK ne sont pas critiques, mais on peut les régler par le rapport des valeurs de la résistance 32 et de la résistance 22A et par le rapport des valeurs de la résistance 40 et de la résistance 22A. La structure et le fonctionnement du circuit de décalage de niveau de données et d'attaque 14 sont fonda- mentalement similaires à ceux décrits pour le circuit de décalage de niveau et d'attaque 10, et on ne les exposera pas à nouveau. Cependant, pour que la description soit com- plète, on a représenté sur la figure 3 la configuration du circuit 14 et ce circuit comprend un transistor PNP de sour- ce de courant 43, des transistors PNP latéraux à couplage d'émetteurs 44 et 45 dont les collecteurs sont connectés aux diodes respectives 46 et 47, et aux bases de transistors miroirs de courant respectifs 48 et 49. Les collecteurs des transistors miroirs de courant 48 et 49 peuvent être connec- tés directement aux conducteurs des signaux DI et DI, por- tant respectivement les références 13A et 13B, si la charge n'est pas trop forte. Bien que des sorties à charge d'émet- teur ne soient pas utilisées pour ce circuit du fait que les charges capacitives sur les conducteurs 13A et 13B sont fai- bles, on obtient les mêmes performances de fonctionnement à fréquence élevée que pour le circuit de décalage de niveau et d'attaque 10, malgré la très faible largeur de bande des transistors PNP latéraux 23 et 25, à cause du gain des tran- sistors miroirs de courant 48 et 49. On va maintenant décrire en se référant à la figu- re 3 la structure et le fonctionnement du circuit de valida- tion de mémorisation 5. * Avant de décrire en détail la structure et le fonctionnement du circuit générateur d'impulsions de valida- tion 5 de la figure 3, on pourra utilement se référer tout d'abord à la figure 6 qui montre un schéma synoptique fonc- tionnel et des signaux associés. Sur la figure 6, l'entrée de données D d'une bascule maître-esclave 111 est connectée à +Vcc par une résistance 112, ce qui assure l'application permanente d'un "1" logique à l'entrée de la bascule maître-esclave 111. L'entrée d'horloge de la bascule maîtreesclave 111 décale les données de son étage maître vers son étage esclave, à l'apparition d'un front de sens négatif du signal LEC. La sortie Q de la bascule maître- esclave 111 est connectée au conducteur de validation (EN) 6, qui est également connecté à une entrée d'une porte ET à deux entrées, 114. L'autre entrée de la porte ET 114 est connectée par le conducteur 9 au signal CK. La sortie de la porte ET 114 est connectée par le conducteur 116 à l'entrée de restauration R de la bascule maître-esclave 111. Le circuit générateur d'impulsions de validation 5 fonctionne de manière que le front négatif 160 du signal LEC (signal de commande de validation de mémorisation) fasse apparaître un "1" logique sur le conducteur 6, ce qui produit une impulsion EN 162. Dès que l'impulsion CK 161 apparaît sur le conducteur 9, le niveau "1" présent sur le-conducteur 6 est transmis par le conducteur 116 vers l'entrée de restaura- tion R, ce qui fait retourner à un niveau "O" la sortie Q de la bascule maître-esclave 111, c'est-à-dire que ceci fait retourner l'impulsion EN à un niveau "O". Des impulsions d'horloge ultérieures, comme celle indiquée en 163, n'ont aucune action jusqu'à ce qu'un autre front de sens négatif, tel que celui indiqué en 164, apparaisse dans le signal LEC. Le fonctionnement global du circuit générateur d'impulsions de validation 5 est donc tel que le front négatif du signal LEC produit une seule impulsion EN de courte durée, comme celle indiquée en 162. On décrira ensuite en se référant à la figure 7 ce qu'on considère être une manière "classique" de réaliser en technologie ECL le circuit représenté sur la figure 6. Des transistors NPN à couplage d'émetteurs 123 et 124 sont les transistors "d'entrée" de l'étage "maître" de la basculé maître-esclave 111. L'état logique "1" permanent qu'on désire appliquer à l'entrée de la bascule maître-esclave, pour une réalisation en technologie ECL, exige qu'un niveau logique "1" ECL soit appliqué à la base du transistor NPN 123 et qu'un niveau logique "O" ECL complémentaire soit appliqué à la base du transistor NPN opposé, 124. Les deux niveaux d'entrée "1" et "0" ECL complémentaires et permanents consi- dérés ci-dessus, sont produits par le circuit comprenant la diode 120, la résistance 121 et la source de courant cons- tant 122. Les résistances de charge 125 et 126 des transis- tors d'entrée de l'étage maître, 123 et 124, sont directe- ment connectées aux collecteurs des transistors NPN de "mémorisation", 131 et 132, par des conducteurs respectifs 129 et 116. Les collecteurs des transistors d'entrée de l'étage maître, 123 et 124, sont également connectés par des transistors à charge d'émetteur 134 et 135 aux bases des transistors de mémorisation de l'étage maitre 131 et 132, par des conducteurs respectifs 136 et 137. Les émetteurs communs des transistors d'entrée de l'étage maître 123 et 124 sont connectés par un transistor de transmission 127 à une source de courant constant 128, tandis que les émetteurs des tran- sistors de mémorisation de l'étage maitre, 131 et 132, sont également connectés par un transistor de transmission 133 à la source de courant constant 128. Les bases des transistors de transmission 127 et 133 sont connectées de façon à rece- voir les signaux LEC et LEC sur les conducteurs respectifs 4 et 4A. Les signaux de sortie complémentaires de l'étage maître de la bascule 111, qui apparaissent sur les conduc- teurs 136 et 137, sont appliqués aux bases de transistors d'entrée de l'étage esclave, portant respectivement les références 138 et 139. Les résistances de charge 140 et 141 sont connectées aux collecteurs des transistors d'entrée de l'étage esclave, portant respectivement les références 138 et 139, ainsi qu'aux collecteurs des transistors de mémori- sation de l'étage esclave, portant respectivement les réfé- rences 148 et 149. Les collecteurs des transistors d'entrée de l'étage esclave, 138 et 139, sont connectés par des con- ducteurs 143 et 144 aux bases des transistors à charge d'émetteur respectifs 146 et 147. Les émetteurs des transis- tors à charge d'émetteur 146 et 147 sont connectés par le conducteur du signal EN, 6A, et par le conducteur du signal EN, 6B, aux bases des transistors de mémorisation de l'étage esclave, portant respectivement les références 148 et 149. Le conducteur du signal EN, 6A, est également con- necté à la base d'un transistor NPN 151, dont l'émetteur est connecté à l'émetteur du transistor NPN 152, tandis que la base de ce dernier est connectée au conducteur du signal EN, 6B. Le collecteur du transistor NPN 151 est connecté au con- ducteur RESTAURATION 116, qui est connecté au collecteur du transistor d'entrée de l'étage maltre, 124. Le collecteur du transistor 152 est connecté à +Vcc. Les émetteurs communs des transistors 151 et 152 sont connectés par le transistor 20 à une source de courant constant 155. La base du transis- tor 153 est connectée au conducteur CLK 12. L'émetteur du transistor 153 est connecté à l'émetteur du transistor NPN 154, dont le collecteur est connecté à +Vcc, et dont la base est connectée au conducteur du signal CLK, 11. Les émetteurs communs des transistors d'entrée de l'étage esclave, 138 et 139, sont connectés par le transis- tor de transmission 142 à la source de courant constant 156. La base du transistor 142 est connectée au conducteur du signal LEC, 4A. Les émetteurs communs des transistors de mémorisation de l'étage esclave, 148 et 149, sont connectés à la source de courant 156 par le transistor de transmis- sion 150. La base du transistor 150 est connectée au conduc- teur du signal LEC 4. On a décrit ci-dessus la manière "classique" de réaliser le circuit générateur d'impulsions de validation de la figure 6, du fait que la compréhension de son fonc- tionnement facilitera la compréhension du fonctionnement du circuit de validation de mémorisation 5 de la figure 3, qui comporte certaines des caractéristiques du circuit classi- que SA de la figure 7, et également certaines caractéristi- ques fortement originales. Le circuit "classique" de la figure 7 fonctionne de la manière suivante. Avant la transition négative 160 du signal LEC, les transistors de transmission 127 et 150 sont conducteurs, tandis que les transistors de transmission 133 et 142 sont bloqués. Les niveaux d'entrée permanents qui sont appliqués aux bases des transistors d'entrée de l'étage maître 123 et 124 provoquent la conduction du transistor 123 et le blocage du transistor 124, si le transistor de trans- mission 127 est conducteur. Le niveau bas résultant sur le conducteur 129 et le niveau haut résultant sur le conducteur 116 sont présentés aux bases des transistors de mémorisation de l'étage maître, portant respectivement les références 131 et 132. Le niveau bas sur le conducteur 129 et le niveau haut sur le conducteur 116 sont également présentés, après avoir été isolés par les transistors à charge d'émetteur i35 et 134, aux bases des transistors d'entrée de l'étage escla- ve, portant respectivement les références 138 et 139. L'état antérieur de Ltétage esclave est mémorisé dans ce dernier par le transistor de transmission 150, du fait que le signal LEC est à l'état haut. Comme on le verra ultérieurement, cet état antérieur est celui dans lequel le transistor de mémorisation de l'étage esclave 148 est blo- qué, et dans lequel le transistor de mémorisation de l'étage esclave 149 est conducteur, ce qui fait que le signal EN est à l'état bas et le signal EN est à l'état haut. Ceci provo- que à son tour le blocage du transistor 151, ce qui fait que les impulsions CLK répétitives sur le conducteur 12 trans- mettent simplement par les transistors 153 et 152 le courant de la source de courant constant 155, et n'ont donc aucun effet sur le conducteur de restauration 116 ou sur le niveau du signal EN. Ensuite, lorsque le signal LEC subit une transi- tion négative 160, les transistors 127 et 150 se bloquent et, simultanément, les transistors 133 et 142 deviennent conducteurs, ce qui bloque les transistors d'entrée de l'étage maître 123 et 124, et bloque également les transis- tors de mémorisation de l'étage esclave, 148 et 149. Cepen- dant, les tensions sur les conducteurs 129 et 116 restent initialement à des niveaux respectivement bas et haut. Ces niveaux sont décalés vers le bas d'une chute de tension VBE par les transistors à charge d'émetteur 134 et 135. Du fait que le transistor 133 est maintenant conducteur, le transistor de mémorisation de l'étage maître 131 est placé à l'état conducteur, et le transistor de mémorisation de l'étage maître 132 reste bloqué. Du fait que le transistor 142 est placé à l'état conducteur, et que la tension sur le conducteur 136 est à un niveau haut, le transistor d'entrée de l'étage esclave 138 devient conducteur et le transistor d'entrée de l'étage esclave 139 reste bloqué. La tension sur le conducteur 143 tombe donc d'un niveau haut vers un niveau bas, ce qui présente un niveau bas à la base du tran- sistor de mémorisation de l'étage esclave 149, tandis qu'un niveau haut apparaît sur le collecteur du transistor d'en- trée de l'étage esclave 139, et donc sur la base ou l'entrée du transistor de mémorisation de l'étage esclave 148. Le niveau haut sur le conducteur 144 fait appa- raître un niveau haut sur le conducteur du signal EN, 6A, ce qui produit l'impulsion 165. Le niveau haut sur le con- ducteur 6A débloque le transistor 151. L'impulsion CLK sui- vante 166 provoque donc la transmission par le transistor I53 et le transistor 151 du courant de la source de courant constant 155, ce qui produit la fonction de la porte ET 114 de la figure 6 et fait passer à l'état bas le conducteur RESTAURATION, 116, comme l'indique la transition 166 dans le signal RESTAURATION sur la figure 7. Le passage à l'état bas du conducteur RESTAURA- TION 116 fait passer le conducteur 136 d'un niveau haut à un niveau bas, ce qui bloque le transistor 131 et commute donc à l'état conducteur le transistor 132, qui maintient mainte- nant à un niveau bas le signal RESTAURATION sur le conduc- teur 116, et permet le passage à un niveau haut de la ten- sion présente sur le conducteur 129. Les états des transis- tors d'entrée de l'étage esclave, 138 et 139, sont ainsi inversés, tandis que le transistor 142 est toujours conduc- teur. Ceci fait subir une transition négative 167 au signal de validation présent sur le conducteur 6A, ce qui bloque le transistor 151, et ceci fait également passer au niveau haut le signal EN sur le conducteur 6B, ce qui débloque le tran- sistor 152. Des impulsions CLK ultérieures sur le conducteur 12 transmettent simplement par le transistor 152 le courant qui provient de la source de courant constant 155, si bien que ces impulsions n'ont aucun effet supplémentaire jusqu'à l'apparition d'une autre transition négative du signal LEC, une telle transition ne pouvant évidemment pas se produire avant l'apparition d'une transition positive, comme en 168. La manière classique considérée ci-dessus pour réaliser le circuit de la figure 6 présente l'inconvénient consistant en ce qu'elle nécessite 21 transistors et 8 sour- ces de courant constant, plus la diode 120, en plus des résistances de charge, ce qui fait qu'elle exige une aire considérable sur la puce et conduit à la dissipation d'une puissance élevée. Avec ce contexte à l'esprit, on décrira le cir- cuit générateur d'impulsions de validation 5 faisant partie de la figure 3, en comparant ses caractéristiques originales avec le circuit de la figure 7. Sur la figure 3, le circuit générateur d'impul- sions de validation 5 comprend un transistor NPN 103 dont l'émetteur est connecté à -VL et dont la base est connectée au conducteur 27 du circuit de décalage de niveau d'horloge et d'attaque, 10, décrit précédemment. Le collecteur du transistor 103 est connecté aux émetteurs communs des tran- sistors NPN 151 et 152, qui correspondent aux transistors 151 et 152 de la figure 7. Comme sur la figure 7, les bases des transistors 151 et 152 sont respectivement connectées au conducteur 6A du signal EN et au conducteur 6B du signal EN. Comme sur la figure 7, le conducteur 6A est connecté à une source de courant constant et à l'émetteur d'un tran- sistor à charge d'émetteur 146, dont la base est connectée par le conducteur 144 aux collecteurs des transistors NPN 139 et 149 et à la résistance de charge 141, dont l'autre borne est connectée au conducteur de masse numérique 34. (On notera que deux conducteurs 6A du signal EN et deux conducteurs 6B du signal E-N sont représentés. L'étage d'attaque différentiel comprenant les diodes 180 et 181, les transistors à couplage d'émetteurs 182 et 183, les résistan- ces de charge 186 et 187 et les circuits à charge d'émetteur 184 et 185 ne fait pas partie du circuit de l'invention, bien qu'il produise également les signaux EN et EN.) Comme sur la figure 7, le conducteur 6B du signal EN est connecté à l'émetteur du transistor NPN à charge d'émetteur 147, dont la base est connectée par le conducteur 143 à une borne inférieure de la résistance de charge 140, et aux collecteurs des transistors NPN 138 et 148. On notera que les transistors 153, 154 et la sour- ce de courant 155 de la figure 7 ont été supprimés dans le circuit générateur d'impulsions de validation 5 de la figure 3. Sur la figure 3, les transistors d'entrée d'étage mattre 123 et 124 de la figure 7 ont été supprimés. A la place, la borne inférieure de la résistance de charge 125 est connectée par le conducteur 129 à la base du transistor NPN à charge d'émetteur 135 et au collecteur du transistor NPN d'étage esclave 6, comme sur la figure 7. Cependant, le conducteur 129 est maintenant connecté au collecteur du transistor NPN 123A, qui n'est pas connecté au circuit de polarisation d'entrée comprenant la diode 120, la résis- tance 121 et la source de courant 122, comme sur la figure 7, mais est connecté à la place au conducteur 400 du signal LEC. La diode 120, la résistance 121 et la source de cou- rant 122 ont été supprimées. Le transistor 127 de la figure 7 a également été supprimé, et sa fonction ainsi que les fonctions du circuit de polarisation d'entrée sont assurées par le transistor 123A, dont l'émetteur est connecté aux émetteurs des transistors NPN de transmission 170 et 171, ainsi qu'à la source de courant 172. L'émetteur du transistor à charge d'émetteur 135 est connecté par le conducteur 137 à la base du transistor de mémorisation de l'étage maître, 132, comme sur la figure 7, et également à la base du transistor d'entrée de l'étage esclave, 139, comme sur la figure 7. Cependant, sur la figu- re 7, l'émetteur du transistor de mémorisation de l'étage maître, 132, et l'émetteur du transistor d'entrée de l'étage esclave, 139, n'étaient pas connectés en commun, alors qu'ils sont connectés en commun sur la figure 3. Ensuite, la borne inférieure de la résistance de charge 126 est connectée par le conducteur RESTAURATION 116 au collecteur du transistor 151, comme sur la figure 7, et également au collecteur du transistor de mémorisation de l'étage maître, 132, et à la base du transistor NPN à char- ge d'émetteur 134. Les bornes supérieures des résistances de charge 125 et 126 sont connectées au conducteur de masse numérique 34, comme sur la figure 7. L'émetteur du transis- tor à charge d'émetteur 134 est connecté par le conducteur 136 à une source de courant constant, et il est également connecté à la base du transistor d'entrée de l'étage escla- ve, 138, comme sur la figure 7, ainsi qu'à la base du tran- sistor de mémorisation de l'étage maître, 131, comme sur la figure 7. On notera cependant que sur la figure 3 le tran- sistor de mémorisation de l'étage maître, 131, et le tran- sistor d'entrée de l'étage esclave, 138, ont des émetteurs connectés en commun, alors que ce n'est pas le cas sur la figure 7. Sur la figure 3, les émetteurs connectés en com- mun des transistors 131, 132, 138 et 139 sont tous connec- tés au collecteur du transistor NPN de transmission 171, dont la base est connectée au conducteur 4A du signal LEC, et dont l'émetteur est connecté aux émetteurs des transis- tors 123A et 170. Les émetteurs des transistors de mémorisation NPN de l'étage esclave, 148 et 149, sont connectés au collec- teur d'un nouveau transistor NPN de transmission, 170, dont la base est connectée au conducteur 400 du signal LEC. Le transistor de transmission 170 remplace les transistors 127 et 150 de la figure 7. Le transistor de transmission 171 de la figure 3 remplace les transistors de transmission 9 et 16 de la figure 7. La source de courant constant unique 172 de la figure 3 remplace les sources de courant constant 128 et 156 de la figure 7. On peut ainsi voir que le circuit de la figure 3 supprime un certain nombre de transistors, plusieurs sources de courant, une diode et une résistance, ce qui réduit nota- blement l'aire nécessaire sur la puce et la puissance dissi- pée, par rapport au circuit de la figure 7. On peut décrire le fonctionnement du circuit 5 de la figure 3 en se référant encore aux signaux représentés sur la figure 7. Comme sur la figure 7, avant que le signal LEC subisse une transition négative 160, le transistor 123A est conducteur, ce qui fait que les tensions sur les conduc- teurs 129 et 137 sont à des niveaux bas, et la base du tran- sistor de mémorisation de l'étage maître 132 est à un niveau bas. Du fait que le transistor 171 est bloqué, les transistors 131, 132, 138 et 139 sont tous bloqués. Comme on le verra, le transistor 151 est initialement bloqué. Par conséquent, le conducteur 116 du signal RESTAURATION est porté à un niveau haut par la résistance 126, ce qui fait que le conducteur 136 est à un niveau haut, de même que les bases des transistors 131 et 138. Les transistors de mémorisation de l'étage escla- ve, 148 et 149 mémorisent l'état antérieur de l'étage escla- ve, qui est un "O", comme dans le circuit de la figure 7. Par conséquent, le conducteur 144 est maintenu à un niveau bas du fait que le transistor 149 et le transistor de transmission 170 sont tous deux conducteurs. Il en résulte que le conducteur 6A du signal EN estau niveau bas avant que la transition négative 160 du signal LEC se produise. Le transistor de mémorisation de l'étage esclave 149 est maintenu à l'état conducteur par le niveau haut du conducteur 6B du signal EN, qui est lui-même maintenu au niveau haut par le transistor à charge d'émetteur 147 et la résistance de charge 140, du fait que le transistor 138 est bloqué. Le conducteur 6A du signal EN étant au niveau bas maintient le transistor 151 à l'état bloqué. Par conséquent, des impulsions CK répétitives qui débloquent de façon répé- titive le transistor 103 n'auront aucun effet sur le conduc- teur 116 du signal RESTAURATION, qui reste au niveau haut. Ensuite, lorsque la transition de sens négatif du signal LEC se produit, elle bloque les transistors 123A et 170. Le transistor 171 est débloqué par le signal LEC. Le niveau haut initial sur le conducteur 116 du signal RESTAURATION est maintenu par la résistance de charge 126. Le niveau haut sur le conducteur 136 débloque les transis- tors 131 et 138. Le niveau bas sur le conducteur 129 est maintenu à cause du courant qui traverse le transistor 131, qui est maintenant conducteur. Le blocage du transistor 170 provoque le blocage du transistor 149 qui était initialement conducteur, ce qui permet la montée du niveau du conducteur 144 et produit ainsi la transition avant positive sur le conducteur 6A du signal EN, ce qui fait monter le signal EN au niveau indi- qué par la référence 165 dans la représentation du signal EN de la figure 7. Ceci fait également monter la tension sur la base du transistor 151. Le courant qui traverse le transistor 138 fait descendre la tension du conducteur 143 dès que le transistor 171 devient conducteur, ce qui fait passer immédiatement au niveau bas le conducteur 6B du signal EN, et ceci abaisse la tension de base du transistor 152. Cette condition se prolonge jusqu'à l'arrivée de l'impulsion CK 166 suivante, qui débloque le transistor 103. Dès que le transistor 103 devient conducteur, le transistor 151 devient conducteur, ce qui produit la fonc- tion ET de la porte 114 de la figure 6, qui est analogue à la fonction ET que produisent les transistors 153 et 151 sur la figure 7. Dans ces conditions, le conducteur 116 du signal RESTAURATION subit une transition de sens négatif 166 dans la représentation de la figure 7, ce qui abaisse la tension sur le conducteur 136 et bloque les transistors 131 et 138, ceci ayant pour effet de commuter le courant de la source de courant constant 172 vers les transistors 132 et 139, ce qui les débloque. Ceci fait passer au niveau bas la tension du conducteur 144, ce qui fait que le conducteur 6A du signal EN subit la transition négative 167 qu'on voit dans la représentation du signal EN sur la figure 7. Sous l'effet du blocage du transistor 138, le conducteur 143 est placé au niveau haut par la résistance de charge 140, et le transis- tor à charge d'émetteur 147 fait monter simultanément le niveau du conducteur 6B du signal EN. Des impulsions CK suivantes qui débloquent le transistor 103 provoquent le déblocage du transistor 152, mais le transistor 151 reste bloqué. La transition positive 168 du signal LEC bloque les transistors 171, 131, 132, 138 et 139 et débloque les tran- sistors 123A et 170, ce qui mémorise dans les transistors de mémorisation de l'étage esclave 148 et 149 les niveaux présents du conducteur 6A du signal EN et du conducteur 6B du signal EN. Les impulsions CK suivantes ne provoquent aucun changement dans le circuit jusqu'à l'apparition dans le signal LEC d'une autre transition de sens négatif telle que celle indiquée er. 160. On décrira maintenant en relation avec la figure la structure et le fonctionnement de l'un des circuits de bit de registre à décalage maltreesclave du registre à décalage 17 et de l'un des circuits de mémorisation 7. Sur la figure 5, la référence 34 désigne à nouveau le conducteur de masse numérique. Ce conducteur est connecté aux bornes supérieures des résistances de charge 78 et 79 dont les borrsinférieue -ssnt connectées aux collecteurs des transis- tors NPN à couplage d'émetteurs respectifs 76 et 77. Les émetteurs des transistors 76 et 77 sont connectés au collec- teur d'un transistor de "validation" 80, dont l'émetteur est connecté à l'émetteur d'un second transistor de validation 84. Le collecteur du transistor 84 est connecté aux émet- teurs des transistors NPN 82 et 83, dont les collecteurs sont également connectés à des résistances de charge de kiloohms respectives, 78 et 79. Les paires de transistors NPN à couplage d'émetteurs 76, 77 et 82, 83 constituent les deux branches ou chemins de courant du circuit de mémorisa- tion 7. Les émetteurs communs des transistors de validation et 84 sont connectés à un transistor NPN 81, fonction- nant en source à courant constant, et l'émetteur de ce tran- sistor est connecté à -VL par une résistance de 1 kiloohm et sa base est connectée de façon à recevoir une tension de polarisation VpOL1. On notera que la structure du circuit de mémorisation 7 est classique. On va maintenant considérer le circuit de registre à décalage maître-esclave 17 représenté sur la figure 5. L'étage maître de ce circuit de bit de registre à décalage classique comprend des transistors NPN à couplage d'émet- teurs 61, 62, 63 et 64 dont les collecteurs sont respective- ment connectés aux bornes inférieures de résistances de charge de 2,5 kiloohms, portant les références 65, 73, 74 et 66. Les émetteurs communs des transistors NPN 61, 62, 63 et 64 sont connectés au collecteur du transistor NPN "d'horlo- ge", 67, dont l'émetteur est connecté à un transistor NPN de source de courant constant, 68, ayant son émetteur con- necté à -VL par une résistance de 500 ohms et sa base con- nectée de façon à recevoir la tension VpOL2. L'étage esclave du circuit de bit de registre à décalage maître-esclave 17 comprend des transistors NPN 69, 70, 71 et 72 dont les col- lecteurs sont respectivement connectés aux bornes inférieu- res de résistances de charge de 2,5 kiloohms, 73, 65, 66 et 74. Les émetteurs des transistors 69, 70, 71 et 72 sont connectés au collecteur du transistor NPN "d'horloge" 75, dont l'émetteur est connecté au collecteur du transistor de source de courant 68. La base du transistor 67 est connectée à CLK et la base du transistor 75 est connectée à CLK. Les bases des transistors 61 et 64 sont connectées aux sorties de données complémentaires du circuit de retard 16. Le collecteur du transistor 62 est connecté à la base du transistor 63. Les bases des transistors 69 et 70 sont connectées au collecteur du transistor 64. Les bases des transistors 71 et 72 sont connectées au collecteur du transistor 70. Il convient de noter plus particulièrement que les bornes supérieures des résistances de charge 65, 66, 73 et 74 ne sont pas connectées au conducteur de masse numérique 34, mais à un conducteur de tension inférieure, 97. Le con- ducteur 97 est connecté à la cathode de la diode de décala- ge de niveau 98, dont l'anode est connectée au conducteur de masse numérique 34. Il faut ensuite noter que les sorties de l'étage esclave du circuit de bit de registre à décalage 17, qui sont connectées au conducteur 13A du signal DO (sortie des données) et au conducteur 13B du signal DO, sont con- nectées de façon "directe" aux entrées du circuit de mémori- sation 7, sans utiliser des circuits de couplage à charge d'émetteur, qu'on utilise couramment pour connecter des sor- ties d'un circuit ECL à des entrées d'un étage ECL suivant;. Les tensions des émetteurs communs des transistors 76 et 77 sont supérieures d'une chute de tension de diode VBE à la valeur qu'elles auraient si on utilisait des circuits à charge d'émetteur pour connecter les sorties des circuits de bit du registre à décalage 17 et les entrées du circuit de mémorisation 7. De telles tensions supérieures augmentent la probabilité de saturation des transistors 76 et 77, ce qui réduit considérablement la vitesse de fonctionnement du circuit par rapport à ce qu'on pourrait obtenir par ailleurs. Conformément à l'invention, la tension sur les bornes supérieures des résistances 78 et 79 est maintenant supérieure d'une chute de tension de diode à la tension sur les bornes supérieures des résistances de charge 65, 66, 73 et 74 du circuit de bit de registre à décalage 17. La chute de tension VBE qui est perdue par la suppression des étages de couplage à charge d'émetteur est ainsi "regagnée". On obtient donc ainsi un fonctionnement rapide sans risque de saturation des transistors 76 et 77, malgré la présence d'excursions de signal élevées. Comme mentionné précédem- O10 ment, on connait la technique consistant à coupler de façon directe, dans certains cas, des étages en couplage croisé dans des circuits ECL. En fait, les étages en couplage croi- sé du circuit de bit de registre à décalage 17 ne comportent pas de circuits à charge d'émetteur intercalés entre eux. La raison pour laquelle un couplage direct entre les étages en couplage croisé du circuit de bit de registre à décalage 17 est admissible consiste en ce que les excur- sions de tension sur les bornes inférieures des résistances de charge 65, 66, 73 et 74 sont prévues égales à 250 milli- volts seulement, au lieu des variations de tension de 400 millivolts qu'on utilise habituellement dans des cir- :iits TCL. Les excursions de tension réduites de 250 milli- volts réduisent le risque de saturer les transistors NPN à couplage d'émetteurs dans le circuit de registre à décalage, tout en convenant pour la réalisation de l'opération de mémorisation par couplage croisé. Cependant, des transi- tions de 250 millivolts ne conviennent pas pour attaquer les éléments de commutation de bit du CNA. Les excursions de tension classiques de 400 millivolts et l'utilisation d'amplificateurs-séparateurs à charge d'émetteur sont habi- tuellement essentielles en ECL pour obtenir une immunité au bruit appropriée. Cependant, dans un seul circuit de mémoi- re, tel que le circuit de bit de registre à décalage 17, les exigences de vitesse, les conditions de charge et les exi- gences d'immunité au bruit sont telles qu'on peut utiliser les excursions de tension de 250 millivolts précitées, ce qui autorise un couplage croisé sans circuits à charge d'émetteur. On peut considérer que l'étage de sortie du cir- cuit de mémorisation 7 comprend des transistors NPN à char- ge d'émetteur 85 et 89, dont les émetteurs sont connectés en couplage croisé aux bases des transistors respectifs 82 et 83. Les émetteurs des transistors 85 et 89 sont également connectés aux bases des transistors NPN à couplage d'émet- * teurs 86 et 87, qui forment l'élément de commutation de bit du CNA. Le courant de bit, fourni par le transistor de source de courant constant 88, dont la base est connectée de façon à recevoir une tension de référence VREF, est com- muté soit vers un conducteur de masse analogique 99, par l'intermédiaire du collecteur du transistor 87, soit vers le conducteur 8 et donc finalement vers la sortie analogi- que, par l'intermédiaire du collecteur du transistor 86. Conformément à l'invention, le circuit de retard 16, dont les détails sont représentés sur la figure 5, est prévu dans le but de retarder le signal DONNEES sur le con- ducteur 13 d'une durée égale à la moitié d'une période des impulsions CK. Le signal LEC de la figure 2 doit théorique- ment présenter une transition négative au bout d'une durée déterminée après le front arrière du signal CK. Dans un système dans lequel on utilise le circuit de la figure 1, le signal LEC est produit par un circuit externe, et il existe donc une incertitude d'environ un quart d'une pério- de d'horloge entre un front arrière du signal CK et le front de sens négatif du signal LEC. Ceci fait apparaître la même incertitude dans les caractéristiques temporelles des signaux EN et EN qu'on utilise pour mémoriser dans le circuit de mémorisation 7 des données provenant des étages esclaves des circuits de bit du registre à décalage maitre- esclave, 17. Le front de sens négatif du signal LEC (figure 2) apparaît immédiatement après le front de sens négatif de l'impulsion CK qui apparaît après que le bit de moindre poids du signal DONNEES a été introduit par décalage dans l'étage esclave du "dernier" circuit de bit de registre à décalage, 17-16. Du fait de l'incertitudementionnée ci-dessus sur l'instant d'apparition du front de sens néga- tif du signal LEC, il n'y a pas un temps suffisant pour garantir que l'impulsion EN sera générée avant l'apparition d'une transition des données dans les étages esclaves des divers circuits de bit de registre à décalage. Le circuit de retard représenté sur la figure 5 comprend des transistors NPN à couplage d'émetteurs 52 et 53, dont les émetteurs sont connectés par un transistor NPN 56 à un transistor de source de courant 57, et dont les collecteurs sont respectivement connectés à des résistances de charge de 2,5 kiloohms, 54 et 55. La base du transistor NPN 56 est connectée au conducteur 11 du signal CLK. Le circuit de retard 16 comprend également des transistors NPN à couplage d'émetteurs 58 et 59, dont les collecteurs sont respectivement connectés à des résistances de charge 54 et 55. Les émetteurs des transistors 58 et 59 sont connectés à un transistor de source de courant constant 57 par l'inter- médiaire du transistor NPN 60. La base du transistor NPN 60 est connectée au conducteur 11 du signal CLK. On voit aisé- ment que ce circuit fait en sorte que le décalage de don- nées de l'étage maître vers l'étage esclave se produise sous l'effet du front descendant suivant du signal CLK. L'utilisation du circuit de retard 16 garantit donc la sta- bilité des données dans les étages esclaves du registre à décalage lorsque les circuits de mémorisation 7 sont vali- dés. Il faut cependant noter que dans une application importante du circuit de la figure 1, dans laquelle des signaux audio stéréophoniques à haute fidélité sont codés en série pour produire le signal DONNEES, le fait de retarder le signal DONNEES pour produire le signal DI-1 réduit de la moitié d'un cycle du signal CK la durée disponible pour que le signal de sortie du convertisseur numérique-analogique 3 se stabilise après une conversion, du fait qu'un circuit échantillonneur-bloqueur placé à la suite, qui reçoit le signal de sortie du CNA, est commandé par un signal non retardé. Le système- décrit ci-dessus est capable de fonc- tionner de façon fiable avec une fréquence de 10 mégahertz pour le signal CK. La grande largeur de bande des circuits de bit du registre à décalage maître-esclave de type ECL, et des circuits de mémorisation ECL, ainsi que l'existence du circuit de retard ECL décrit ci-dessus, sont nécessaires pour parvenir à une introduction série fiable de l'informa- tion à haute fidélité codée sous forme numérique, en série, et à l'application de cette information en parallèle au convertisseur numérique-analogique 3. Le circuit décrit comporte plusieurs caractéristiques originales, parmi lesquelles l'existence de circuits d'attaque NPN de type miroir de courant, comportant des étages d'entrée différen- tiels à transistors PNP latéraux, pour effectuer une con- version TTL-ECL, permettant d'obtenir à un coût raisonnable les signaux d'horloge et les signaux de données ECL complé- mentaires de fréquence élevée qui sont nécessaires, malgré la faible largeur de bande inhérente aux transistors PNP latéraux correspondant à l'état actuel de la technique. L'application du retard aux données d'entrée permet de mémo- riser de façon fiable dans les circuits de mémorisation de données les données qui proviennent des étages esclaves des circuits de bit du registre à décalage, sans entraîner d'erreurs dues à l'absence de durées de stabilisation appropriées pour la sortie du CNA. On a obtenu une réduc- tion notable du coût de la puce de circuit intégré et de sa consommation, par le moyen simple consistant à décaler d'une chute de tension de diode les tensions d'alimentation rela- tives positives du circuit de retard et des circuits de bit de registre à décalage maître-esclave, dans les circuits de mémorisation rapides et à puissance élevée, ce qui a permis de supprimer les étages à charge d'émetteur qui sont habi- tuellement nécessaires. On a ainsi obtenu un gain de 10% sur la puissance consommée par le circuit et une diminution de 20% de l'aire de la puce nécessaire pour les circuits de registre à décalage et de mémorisation. La structure simpli- fiée du circuit de génération d'impulsions de validation de mémorisation a permis de réaliser des gains supplémentaires sur l'aire de la puce et la puissance dissipée. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit intégré de décalage de niveau, destiné à convertir un premier signal (CK) ayant des niveaux logiques TTL, pour donner des second et troisième signaux complémen- taires (CLK, CLK) ayant des niveaux logiques ECL, les signaux aux niveaux logiques TTL variant entre une tension de masse sur un conducteur de tension de masse (34) et une première tension d'alimentation positive sur un premier conducteur de tension d'alimentation (+Vcc), les niveaux logiques ECL variant entre la tension de masse et une secon- de tension d'alimentation négative sur un second conducteur de tension d'alimentation (-VL), caractérisé en ce qu'il comprend, en combinaison: (a) des moyens (22, 22A) destinés à fournir un courant constant; (b) un premier transistor PNP latéral (23) ayant un émetteur connecté aux moyens pro- duisant un courant constant (22, 22A), et une base connectée à un premier conducteur de référence de tension (VpoL4) les moyens produisant un courant constant (22, 22A) étant égale- ment connectés au premier conducteur de tension d'alimenta- tion (+Vcc); (c) un second transistor PNP latéral (25) ayant un émetteur connecté à l'émetteur du premier transis- tor PNP latéral (23), et une base connectée de façon à recevoir le premier signal (CK); (d) une première diode (28) ayant une anode connectée à un collecteur du premier transistor PNP latéral (23) et une cathode connectée au second conducteur de tension d'alimentation (-VL), et une seconde diode (29) ayant une anode connectée au collecteur du second transistor PNP latéral (25), et une cathode con- nectée au second conducteur de tension d'alimentation (-VL); (e) un premier transistor NPN miroir de courant (41), ayant un émetteur connecté au second conducteur de tension d'alimentation (-VL) et une base connectée à l'anode de la première diode (28), et un second transistor NPN miroir de courant (30), ayant un émetteur connecté au second conducteur de tension d'alimentation (-VL) et une base con- nectée à l'anode de la seconde diode (29); (f) un premier circuit de charge connecté à une tension relativement posi- tive (40, 33), branché entre le conducteur de tension de masse (34) et un collecteur du premier transistor NPN miroir de courant (41), et un second circuit de charge con- necté à une tension relativement positive (32, 33) branché entre le conducteur de tension de masse (34) et un collec- teur du second transistor NPN miroir de courant (30); et (g) des premiers moyens de couplage (39) destinés à connec- ter le collecteur du premier transistor NPN miroir de cou- rant (41) à un premier conducteur de sortie (11), pour pro- duire le second signal (CLK) sur le premier conducteur de sortie (11), et des seconds moyens de couplage (35) desti- nés à connecter le collecteur du second transistor NPN miroir de courant (30) à un second conducteur de sortie (12), pour produire le troisième signal (CLK) sur le second conducteur de sortie. 2. Circuit intégré de décalage de niveau selon la revendication 1, caractérisé en ce que les premiers moyens de couplage comprennent un premier circuit à charge d'émetteur comportant un premier transistor NPN à charge d'émetteur (39), dont la base est connectée au collecteur du premier transistor NPN miroir de courant (41), et dont l'émetteur est connecté au premier conducteur de sortie (11), et en ce que les seconds moyens de couplage compren- nent un second circuit à charge d'émetteur comportant un second transistor NPN à charge d'émetteur (35), dont la base est connectée au collecteur du second transistor NPN miroir de courant (30) et dont l'émetteur est connecté au second conducteur de sortie (12). 3. Circuit intégré de décalage de niveau selon la revendication 2, caractérisé en ce qu'il comprend un troi- sième transistor NPN miroir de courant (38) ayant une base connectée à la base du premier transistor NPN miroir de courant (41), un émetteur connecté au second conducteur de tension d'alimentation (-VL), et un collecteur connecté à l'émetteur du premier transistor NPN à charge d'émetteur (39), et en ce qu'il comprend également un quatrième tran- sistor NPN miroir de courant (36) ayant une base connectée à la base du second transistor NPN miroir de courant (30), un émetteur connecté au second conducteur de tension d'ali- mentation (-VL), et un collecteur connecté à l'émetteur du second transistor NPN à charge d'émetteur (35). 4. Circuit intégré de décalage de niveau destiné à convertir un premier signal (CK) ayant un premier jeu de niveaux logiques, en un second signal (CLK) ayant un second jeu de niveaux logiques-, caractérisé en ce qu'il comprend, en combinaison: (a) des moyens (22, 22A) destinés à produi- re un courant constant; (b) un premier transistor PNP laté- ral (23) ayant un émetteur connecté aux moyens produisant un- courant constant (22, 22A), et une base connectée à un pre- mier conducteur de référence de tension (VpoL4), les moyens produisant un courant constant (22, 22A) étant également connectés à un premier conducteur de tension d'alimentation (+Vcc); (c) un second transistor PNP latéral (25) ayant un émetteur connecté à l'émetteur du premier transistor PNP latéral (23) et une base connectée de façon à recevoir le premier signal (CK); (d) une première diode (29) ayant une anode connectée à un collecteur de l'un des premier et second transistors PNP latéraux (23, 25), et une cathode connectée à un second conducteur de tension d'alimentation (-VL); (e) un premier transistor NPN miroir de courant (30) ayant un émetteur connecté au second conducteur de tension d'alimentation (-VL) et une base connectée à l'ano- de de la première diode (29); (f) un premier circuit de charge connecté à une tension relativement positive (32, 33), qui est branché au collecteur du premier transistor NPN miroir de courant (30); et (g) des premiers moyens de couplage (35), destinés à connecter le collecteur du pre- mier transistor NPN miroir de courant (30) à un premier con- ducteur de sortie (12), pour produire le second signal (CLK) sur le premier conducteur de sortie (12).