FR 2598050 A1 19871030 FR 8606096 A 19860428 La présente invention a pour objet un dispositif de décodage, recevant une suite codée de bits et délivrant une suite décodée de bits, ladite suite codée ayant été obtenue par codage d'une suite de bits à coder en convertissant chaque bit à coder en deux bits successifs, un bit à coder ayant l'une ou l'autre de deux valeurs qui sont associées, l'une à une seule des paires de bits codés différents, l'autre alternativement à l'une et l'autre des deux paires de bits codés identiques, le dispositif de décodage comprenant des 10 moyens de récupération d'horloge, commandés par ladite suite codée et délivrant un signal d'horloge de période égale à la durée d'une paire de bits de ladite suite codée, et des moyens de décodage des paires, recevant ladite suite codée et ledit signal d'horloge, et délivrant ladite suite 15 décodée. Un codage du type ci-dessus, dans lequel un bit à coder de valeur O est converti en la paire de bits O1, par exemple, et un bit à coder de valeur 1 est converti alternativement 20 en la paire OO et en la paire Il est appelé usuellement codage CMI (Coded Mark Inversion). Un tel codage a pour avantage les propriétés spectrales et la redondance du signal codé, qui facilitent sa transmis25 sion, ainsi que la détection d'erreurs lors de cette transmission. On connait déjà un dispositif du type ci-dessus, par le brevet français N 2 024 873. Dans ce dispositif, les moyens de récupération d'horloge sont tels que le signal d'horloge se cale, par rapport à la suite codée reçue, de façon à ce que ses fronts de montée soient en phase, ou en opposition de phase avec les transitions entre paires de la suite codée. On peut considérer comme aléatoires les facteurs qui font que le signal d'horloge se cale en phase ou en opposition de phase. Il en résulte qu'on a une chance sur deux pour que les moyens de décodage, commandés par le signal 15 20 25 30 d'horloge, décodent les vraies paires du bits du signal codé et restituent en sortie un signal décodé correct. Dans le cas contraire, les moyens de décodage décodent de fausses paires et le signal de sortie est incorrect. Pour lever cette ambiguité, les moyens de décodage du brevet précité sont agencés pour détecter la paire de bits codés différents non utilisée, ou paire interdite, ici la paire 10, et pour agir sur les moyens de récupération d'horloge afin de décaler le signal d'horloge d'une demi-période en cas de détection de la paire interdite. Ce dispositif présente, d'une part, l'inconvénient de nécessiter des moyens de détection agencés pour détecter la paire interdite, et, d'autre part, l'inconvénient de délivrer un signal de sortie incorrect tant que la paire interdite n'a pas été détectée, dans le cas o le signal d'horloge est mal calé au départ. La présente invention vise à pallier ces inconvénients. A cet effet, elle a pour objet un dispositif de décodage du type cidessus caractérisé par le fait qu'il est prévu des moyens agencés pour détecter des transitions entre paires de ladite suite codée et synchroniser lesdits moyens de récupération d'horloge. Grâce au dispositif de l'invention, il n'est plus nécessaire de mettre en oeuvre la détection de la paire interdite et l'établissement, en sortie, du signal décodé correct est immédiate. Avantageusement, lesdites transitions détectées sont identiques à la transition de l'autre desdites paires de bits codés différents. En effet, comme l'autre desdites paires de bits codés différents, ici la paire 10, est interdite, une transition identique à celle de la paire interdite correspond nécessairement à une transition entre paires de la suite codé, aucune des paires autorisées, ici les paires 00, 11I et 01, ne présentant une transition de ce type. Avantageusement encore,lesdits moyens de récupération d'horloge comprennent un comparateur de décalage temporel, et un oscillateur commandable, délivrant un signal de sortie, agencés pour former une boucle d'asservissement du décala10 ge temporel entre chaque dite transition détectée et le flanc de montée suivant dudit signal de sortie dudit oscillateur. Dans la forme de réalisation préférée du dispositif de l'invention, lesdits moyens de récupération d'horloge comprennent aussi un diviseur de fréquence, recevant ledit signal de sortie de l'oscillateur et délivrant ledit signal d'horloge, ledit diviseur de fréquence étant mis en phase par lesdits moyens pour détecter les transitions. 20 Dans ce cas, les performances de la boucle d'asservissement sont améliorées. La présente invention sera mieux comprise à l'aide de la 25 description suivante de la forme de réalisation préférée du dispositif de décodage de l'invention, faite en se référant aux dessins annexés, sur lesquels: - la figure 1 représente un schéma par blocs d'un dispositif de décodage, - la figure 2 représente un diagramme temporel de signaux du dispositif de la figure 1, - la figure 3 représente un schéma détaillé du circuit détecteur de transitions du dispositif de la figure 1, - la figure 4 représente un schéma du circuit de récupéra35 tion d'horloge du dispositif de la figure 1, - la figure 5 représente un schéma d'une variante de réalisation du circuit de récupération d'horloge du dispo- 15 20 25 35 sitif de la figure 1, -la figure 6 représente un diagramme temporel des signaux à l'entrée et à la sortie du circuit de récupération d'horloge de la figure 4 ou de la figure 5, - la figure 7 représente un schéma détaillé du comparateur de décalage temporel du circuit de récupération d'horloge de la figure 4, - la figure 8 représente un diagramme temporel des signaux du comparateur de décalage temporel de la figure 7, - la figure 9 représente un schéma détaillé du circuit diviseur du circuit de récupération d'horloge de la figure 4, - la figure 10 représente un diagramme temporel des signaux du circuit diviseur de la figure 9, - la figure 11l représente un schéma détaillé du circuit de décodage du dispositif de la figure 1, et, - la figure 12 représente un diagramme temporel des signaux du circuit de décodage de la figure ll. En se référant à la figure 1, un dispositif de décodage reçoit une suite codée de bits CMI et délivre une suite décodée de bits SB. La suite codée CMI a été obtenue, à l'aide de moyens analogues à ceux décrits dans le brevet français N 2 024 873, par codage d'une suite à coder en convertissant chaque bit àcoder en deux bits successifs, c'est-àdire une paire de bits. Le débit de la suite codée CMI est donc double du débit de la suite à coder. La loi de codage est ici telle qu'un bit à coder de valeur O est converti en la paire de bits 01, et un bit à coder de valeur 1 est converti alternativement en la paire 00 et la paire 11. La paire 10, non utilisée, est appelée paire interdite. La loi de codage est résumée dans le tableau suivant: bit à coder paire de bits codés 0 01 1 QO0 et Il alternativement La partie supérieure de la figure 2 fournit un exemple de 10 codage: la suite à coder est représentée par une suite de valeur O ou 1 de durée P, et la suite codée est représentée par le diagramme temporel du signal CMI, la durée d'une paire de bits codés étant égale à P. Le spectre et la redondance du signal CMI le rendent moins sensible aux perturbations de transmission. Un tel signal est donc en général utilisé pour transmettre des informations entre un émetteur et un récepteur. Le dispositif de décodage objet de l'invention fait donc alors partie du ré20 cepteur, et il a pour fonction de délivrer, à partir du signal codé CMI reçu, le signal décodé SB qui doit donc être identique, à un retard près, au signal à coder d'origine. Le dispositif de décodage comprend, montés en cascade, un circuit 1 détecteur de transitions, un circuit 2 de récupération d'horloge et un circuit de décodage 3. Le circuit 1 détecteur de transitions reçoit le signal CMI et délivre un signal T au circuit 2 de récupération d'hor30 loge. Celui-ci délivre un signal H au circuit de décodage 3 qui, recevant de plus le signal CMI, délivre en sortie le signal décodé SB. Avant de décrire de façon détaillée la constitution de cha35 cun des blocs 1, 2 et 3, abordons en le fonctionnement. Comme le montre la figure 2, le signal T est un signal qui est toujours au niveau haut, sauf pendant les transitions négatives, de 1 vers O, du signal CMI, c'est-à-dire ici, les transitions identiques à celles de la paire interdite. Or, le codage est tel qu'une transition de ce type ne peut coincider qu'avec une transition entre deux paires de bits de la suite codée CMI, correspondant chacune à un bit à coder d'origine. En effet, un bit à coder de valeur O donne naissance à une paire 01 à transition positive, de O vers 1, et un bit à coder de valeur 1 donne naissance à une pai10 re O0 ou 11 sans aucune transition. Ainsi les brèves impulsions au niveau bas du signal T correspondent nécessairement chacune à une transition entre paires. Naturellement. toutes les transitions entre paires, par contre, ne donnent pas naissance à une impulsion au niveau bas du signal T. :f: 15:: :: D:: ::::: E: 0 dé: 0 D ? Dû 20 :: A: : : : 0:: 0 0000 0 -25 :::: R 0 :::::: :::: :: A 30 ::: 0::: : :. ::: X f:- f:: ::: . : E:: Q : Of::::: 0::: E::: : A: d; ::::: -: :: Comme le montre la figure 6, le signal H, en sortie du cicuit 2 de récupération d'horloge, est un signal périodique de période P égale à la durée d'une paire, calé temporellement pour que le décalage temporel d entre une impulsion au niveau bas du signal T et le flanc de montée suivant du signal H reste constant, et ici inférieur à la demi-période P/2. Comme le montre la figure 12, grâce au calage'correct du signal H par rapport aux transitions entre paires du signal CMI, le circuit de décodage 3 effectue le décodage des paires du signal CMI, pour délivrer le signal SB, sans ambiguité et sans erreur. En référence maintenant à la figure 3, le circuit 1 détecteur de transitions comprend ici un inverseur 11, pourvu d'une entrée recevant le signal CMI et d'une sortie. Une porte ET 12 est pourvue d'une première entrée reliée à la sortie de l'inverseur 11, d'une deuxième entrée et d'une sortie délivrant le signal T. Une porte ET 14 est pourvue d'une première entrée reliée à la sortie de l'inverseur 11, d'une deuxième entrée et d'une sortie reliée à la deuxième entrée de la porte ET 12. Une porte ET 13 est pourvue d'une première entrée reliée à la sortie de la porte ET 12, d'une deuxième entrée reliée à la sortie de la porte ET 14 et d'une sortie reliée à la deuxième entrée de la porte ET 14. Le fonctionnement du circuit 1 détecteur de transitions est le suivant. Lorsque le signal CMI est au niveau haut, le signal en sortie de l'inverseur 11l est au niveau bas, les 10 signaux en sortie des portes ET 12 et 14 sont au niveau haut et la sortie de la porte ET 13 est au niveau bas. Le signal T est au niveau haut. Immédiatement après une transition négative du signal CMI, le signal en sortie de l'inverseur 11 passe au niveau haut, la sortie de la porte ET 12 passe au niveau bas. Mais cette situation ne dure pas car la sortie de la porte E-T 13 passe au niveau haut, puis la sortie de la porte E-T 14 passe au niveau bas, ce qui fait revenir la sortie de la porte ET 12 20 au niveau haut. L'état atteint est alors stable. Ainsi, une transition négative du signal CMI se traduit par une impulsion négative, de durée sensiblement égale à deux fois le temps de propagation dans une porte, sur le signal T. Lorsque le signal CMI subit une transition positive pour repasser au niveau haut, le signal en sortie de l'inverseur Il passe au niveau bas. L'état de la sortie de la porte ET 12 reste inchangé. Celui de la sortie de la porte ET 14 change pour passer à l'état qui a déjà été décrit. 30 Donc, une transition positive du signal CMI est sans influence sur le signal T, dont l'allure est bien celle représentée sur la figure 2. En référence maintenant à la figure 4, le circuit 2 de ré35 cupération d'horloge comprend un comparateur de décalage temporel 21, un oscillateur commandable 22 et un diviseur de fréquence 23. : D:: :::: À:: R: 0: : ' : :: f : 0 :: 6: - 0: : : ::: t A.: f.: :::: : l :::0::: 0: 0 :: 0- De i D: lus ::::. f 0 E: :: :: :: :: 0: ::::: : :::: È: 0: D f::: ::: : :. : : -E A:: :, . f 30 :: : 0 ::: : DE :: 0 35 ::: _ - VE 0 : - g: :::::: f::: :: Le comparateur de calage temporel 21 est pourvu d'une première entrée recevant le signal T, d'une deuxième entrée, et d'une sortie délivrant un signal C. L'oscillateur commandable 22 est pourvu d'une entrée de commande recevant le signal C et d'une sortie délivrant un signal S, reliée à la deuxième entrée du comparateur de calage temporel 21. Le diviseur de fréquence 23 est pourvu d'une entrée recevant le signal S et d'une sortie délivrant le signal H, dont la fréquence est égale, ici, à la moitié de la fréquence du signal S. Le diviseur de fréquence 23 est également pourvu d'une entrée de mise en phase recevant le signal T. Le fonctionnement du circuit 2 de récupération d'horloge est expliqué maintenant. L'oscillateur commandable 22 délivre le signal S dont la période, égale à P/2, moitié de la durée d'une paire, est susceptible de varier dans une plage de variation relative ici égale à +5.10-5, en fonction de la tension reçue sur son entrée de commande. La conception d'un tel oscillateur commandable est à la portée de l'homme de métier et ne sera pas davantage décrite. Comme cela sera expliqué dans la suite, et comme cela est montré sur la figure 8, le comparateur de décalage temporel 21 délivre un signal C, dont la tension moyenne, continue, dépend du décalage temporel d entre chaque impulsion au niveau bas du signal T, c'est-à-dire une transition entre paires détectée par le circuit 1, et le flanc de montée suivant du signal S en sortie de l'oscillateur. Le signal C étant appliqué à l'entrée de commande de l'oscillateur commandable 22, une boucle d'asservissement du décalage temporel d est constituée, qui assure un parfait synchronisme entre le signal T et le signal S. Comme cela sera vu dans la suite, le diviseur de fréquence 23 est agencé pour délivrer un signal H dont la fréquen5 ce est la moitié de celle du signal S, et dont la phase est telle que le décalage temporel entre une impulsion au niveau bas du signal T et le flanc de montée suivant du signal H reste égal à d, donc constant, comme cela est représenté sur la figure 10. En référence à la figure 7, le comparateur de calage temporel 21 comprend deux bascules D 211 et 212, un additionneur analogique 213 et un filtre passe bas 214. La bascule 211 est pourvue d'une entrée D reliée à la masse, d'une sortie Q délivrant un signal T', d'une entrée de remise à zéro de la sortie Q, recevant le signal T, et d'une entrée d'horloge recevant le signal S. La bascule 212 est pourvue d'une entrée D reliée à une tension d'alimentation au niveau logique haut, délivrée par un circuit d'alimentation en énergie électrique, non représenté dans un souci de simplicité, qui alimente tous les autres circuits du dispositif, de façon connue. La bascu25 le 212 est de plus pourvue d'une sortie Q délivrant le signal S', d'une entrée de remise à zéro de la sortie Q, recevant le signal S, et d'une entrée d'horloge recevant le signal T'. L'additionneur analogique 213 est pourvu de deux entrées recevant les signaux T' et S' et d'une sortie reliée à l'entrée dont est pourvu le filtre passe bas 214, qui délivre en sortie le signal C. Comme cela est représenté sur la figure 8, le signal T' en sortie de la bascule 211 est presque toujours au niveau haut, ou niveau 1, sauf après chaque impulsion négative du signal T, qui provoque une remise à zéro de la sortie Q. Le signal T' reste alors au niveau bas, ou niveau O, jusqu'au flanc de montée suivant du signal S appliqué à son entrée d'horloge. Le signal T' est donc au niveau O pendant les décalages temporels d précédemment définis. Le signal S' en sortie de la bascule 212 est presque tounours au niveau bas et passe au niveau haut après chaque flanc de montée du signal T' appliquée à son entrée d'hor1. 0 loge, mais il est remis à zéro par le flanc de descente suivant du signal S, appliqué à son entrée de remise à zéro de la sortie Q. Le signal S' est donc au niveau haut pendant chaque demi-période du signal S qui suit le passage au niveau bas du signal T', c'est-à-dire pendant un 15 temps égal à P/4. Le signal C, qui résulte de l'addition analogique des signaux T' et S' dans l'additionneur 213, et du filtrage du signal résultant dans le filtre passe bas 214 a donc une tension moyenne continue qui dépend du décalage temporel d. En effet, compte tenu de la plage de variation relative de la fréquence de sortie de l'oscillateur 22, on peut considérer ici la période P constante. Alors, en supposant égal à l'unité le gain global de l'additionneur 213 et du fil25 tre 214, la tension du signal C est égale à la valeur définissant le niveau logique haut des bascules 211 et 212 si d est égal à P/4. Dans ce cas, en effet, les impulsions positives du signal S' compensent exactement les impulsions au niveau bas du signal T'. Sur la figure 8, on a représen-30 té, au!contraire, le cas o d est légèrement supérieur à P/4. Alors la valeur continue du signal C est légèrement inférieure à la tension définissant le niveau logique haut, représenté en pointillé. Naturellement, le réglage du gain global de l'additionneur 213 et du filtre 214, ainsi que l'introduction d'un décalage de tension éventuel, afin de rendre compatible le ll signal C avec le signal de commande nécessaire pour l'oscillateur 22 est à la portée de l'homme de métier. En référence à la figure 9, le diviseur de fréquence 23 5 comprend une bascule D 231. La bascule 231 est pourvue d'une entrée D et d'une sortie Q, rebouclée sur l'entrée D, et délivrant le signal H. La bascule D est également pourvue d'une entrée d'horloge recevant le signal S et d'une entrée de remise à zéro de la sortie Q, recevant le signal T. 10 Le fonctionnement de la bascule 231 en diviseur de fréquence par deux est bien connu de l'homme de métier. Pour lever l'ambiguité sur la phase du signal H par rapport au signal S, les impulsions au niveau bas du signal T forcent, 15 si cela n'est pas le cas, le signal H à passer au niveau bas. Ceci assure la mise en phase du diviseur 23 pour que les flancs de montée du signal S et du signal H qui suivent immédiatement l'impulsion au niveau bas du signal T coincident, comme représenté sur la figure 10. 20 Ainsi, le circuit de récupération d'horloge 2 est bien synchronisé par le circuit 1 de détection de transitions entre paires. En référence maintenant à la figure 11, le circuit de décodage 3 comprend trois bascules D 31, 32 et35, une porte ET 34 et un inverseur 33. La bascule 31 est pourvue d'une entrée D recevant le si30 gnal CMI, d'une sortie Q et une entrée d'horloge recevant le signal H. La bascule 32 est pourvue d'une entrée D recevant le signal CMI, d'une sortie Q et d'une entrée d'horloge rece35 vant le signal H après inversion dans l'inverseur 33. La porte ET 34 est pourvue d'une première entrée reliée à f. 5 15 25 30 35 la sortie Q de la bascule 31, d'une deuxième entrée reliée à la sortie Q de la bascule 32, et d'une sortie. La bascule 35 est pourvue d'une entrée D reliée à la sortie de la porte ET 34, d'une sortie Q délivrant le signal SB et d'une entrée d'horloge recevant le signal H. Le fonctionnement du circuit de décodage 3 est expliqué en référence à la figure 12. Sur cette figure, on a représenté le signal CMI reçu, ainsi que, à la ligne supérieure, le signal à coder qui a servi à le produire. Grâce à la synchronisation du signal H sur les transitions entre paires détectées par le circuit détecteur 1, les flancs de montée du signal H ont toujours lieu pendant le premier bit d'une paire de bits codés du signal CMI. La sortie Q de la bascule 31 recopie donc l'inverse de chaque premier bit. Pour la même raison, les flancs de montée du signal reçu par la bascule 32 sur son ertrée d'horloge ont toujours lieu pendans le deuxième bit d'une paire de bits codés du signal CMI. La sortie Q de la bascule 32 recopie donc chaque deuxième bit. La sortie de la porte ET 34 n'est donc au niveau bas que si le premier bit est au niveau bas et le deuxième au niveau haut, c'est-à-dire si la paire codée est 01. Dans tous les autres cas, la sortie de la porte ET 34 est au niveau haut. Or ces autres cas ne peuvent correspondre qu'aux paires O0 et 11 puisque la paire 10 n'est jamais utilisée. Ainsi la sortie Q de la bascule 35 délivre un signal SB qui correspond bien au signal à coder qui a servi à produire le signal CMI. On remarquera que le circuit de décodage qui vient d'être décrit est particulièrement simple car, grâce à la synchronisation du signal H, la paire interdite 10 n'a pas à être détectée. Dans le dispositif qui vient d'être décrit, on utilise un oscillateur 22 suivi d'un diviseur de fréquence par deux 23 pour produire le signal H, la boucle d'asservissement du décalage temporel étant faite à partir du signal de sortie S de l'oscillateur. Cet arrangement présente l'avanta10 ge de très bonnes performances de la boucle d'asservissement en ce qui concerne sa plage de capture et sa page deporsuite. Cet arrangement n'est cependant pas obligatoire, et on peut utiliser un circuit de récupération d'horloge 2' du type représenté sur la figure 5, o le bloc 21' désigne un 15 comparateur de calage temporel du même type que le comparateur 21 et le bloc 22' un oscillateur du même type que l'oscillateur 22, mais de fréquence moitié. Les deux entrées du comparateur 21' reçoivent le signal T et le signal H, et sa sortie délivre un signal C' qui commande l'os20 cillateur 22' délivrant directement le signal H. Naturellement, l'invention n'est pas limitée au codage CMI particulier qui a servi de support à la description. En particulier il est à la portée de l'homme de métier de transposer le dispositif au cas o un bit à coder de valeur O est codé à l'aide de la paire 10, la paire interdite étant cette fois la paire 01, ou encore aux cas obtenus en intervertissant les valeurs 1 et O des bits à coder. * 10 20 25 30 35 REVENDICATIONS 1.- Dispositif de décodage, recevant une suite codée de bits (CMI) et délivrant une suite décodée de bits (SB), ladite suite codée (CMI) ayant été obtenue par codage d'une suite de bits à coder en convertissant chaque bit à coder en deux bits successifs, un bit à coder ayant l'une ou l'autre de deux valeurs (0, 1) qui sont associées, l'une (0) à une seule (01) des paires (01, 10) de bits codés différents, l'autre (1) alternativement à l'une (00) et l'autre (11) des deux paires (00,11) de bits codés identiques, le dispositif de décodage comprenant des moyens (2) de récupération d'horloge, commandés par ladite suite codée (CMI) et délivrant un signal d'horloge (H) de période (P) égale à la durée d'une paire de bits de ladite suite codée (CMI), et des moyens (3) de décodage des paires, recevant ladite suite codée (CMI) et ledit signal d'horloge (H), et délivrant ladite suite décodée (SB), dispositif caractérisé par le fait qu'il est prévu des moyens (1) agencés pour détecter des transitions entre paires de ladite suite codée (CMI) et synchroniser lesdits moyens (2) de récupération d'horloge. 2.- Dispositif selon la revendication 1, dans dites transitions détectées sont identiques à tion de l'autre (10) desdites paires (01, 10) dés différents. lequel lesla transide bits co- 3.- Dispositif selon l'une des revendications 1 et 2, dans lequel lesdits moyens (2) de récupération d'horloge comprennent un comparateur (21; 21') de décalage temporel, et un oscillateur (22; 22') commandable, délivrant un signal de sortie (S; H), agencés pour former une boucle d'asservissement(21, 22; 21', 22') du décalage temporel (d) entre chaque dite transition détectée et le flanc de montée suivant dudit signal de sortie (S; H) dudit oscillateur(22; 22'). 4.- Dispositif selon la revendication 3, dans lequel lesdits moyens (2) de récupération d'horloge comprennent aussi un diviseur de fréquence (23), recevant ledit signal de sortie (S) de l'oscillateur (22) et délivrant ledit signal 5 d'horloge (H), ledit diviseur de fréquence (23) étant mis en phase par lesdits moyens (1) pour détecter les transitions. 5.- Dispositif selon la revendication 3, dans lequel ledit 10 signal de sortie de l'oscillateur (22') est ledit signal d'horloge (H). 6.- Dispositif selon l'une des revendications 3 à 6, dans lequel ledit comparateur (21) de décalage temporel comprend: 15 - des premiers moyens (211), reliés auxdits moyens (1) pour détecter les transitions, et audit oscillateur (22), pour engendrer un premier signal (T')à un premier niveau (0) pendant le décalage temporel (d) entre chaque dite tran20 sition détectée et le flanc de montée suivant dudit signal de sortie (S) dudit oscillateur (22), et à un deuxième niveau (1) le reste du temps, - des deuxièmes moyens (212), reliés auxdits premiers moyens (211) pour engendrer un premier signal (T'), et audit oscillateur (22), pour engendrer un deuxième signal (S') audit deuxième niveau (1) pendant un temps déterminé (P/4) après chaque passage au deuxième niveau (1) dudit premier signal (T'), et audit premier niveau 30 (0) le reste du temps, et un additionneur analogique (213) desdits premier (T') et deuxième (S') signaux, suivi d'un filtre passe-bas(214). 7.- Dispositif selon la revendication 4 dans lequel ledit diviseur de fréquence (23) est un diviseur par deux. 1.0 8.- Dispositif selon l'une des revendications 1 à 7, dans lequel lesdits moyens (3) de décodage des paires comprennent des moyens (34) pour décoder ladite seule paire (01) utilisée desdites paires (01, 10) de bits codés différents. 9.- Dispositif selon la revendication 8, dans lequel lesdits moyens pour décoder ladite seule paire (01) utilisée comprennent des moyens de détection (31) de chaque premier bit d'une paire codée de ladite suite. codée (CMI), des moyens de détection (32) de chaque deuxième bit d'une paire codée de ladite suite codée (CMI) et une porte logique (34) reliée auxdits moyens de détection (31) de chaque premier bit et auxdits moyens de détection (32) de chaque deuxième bit.