FR 2593620 A1 19870731 FR 8700635 A 19870121 La présente invention concerne des circuits élec- troniques de calcul, et elle porte plus particulièrement sur un circuit arithmétique et logique multifonction comportant des circuits de comparaison et de conversion numérique. Dans de nombreux systèmes électroniques rapides, comme des systèmes de traitement graphiques, il est néces- saire d'accomplir un grand nombre de calculs mathématiques. Dans des systèmes électroniques rapides, le temps est une considération primordiale dans l'accomplissement de tels calculs. Il est donc souhaitable de disposer d'un circuit spécialisé capable de remplir de telles fonctions mathéma- tiques à une vitesse très élevée. Dans le domaine des applications graphiques, il est particulièrement souhaita- ble de disposer d'un tel circuit qui soit capable d'effec- tuer des calculs sur des nombres en virgule flottante, des nombres en virgule fixée et des données logiques. Il est également souhaitable de pouvoir convertir des nombres en virgule flottante en nombres en virgule fixée, et inverse- ment. Il est en outre souhaitable de pouvoir comparer les valeurs de deux nombres et de pouvoir suivre des change- ments de la valeur d'une chaîne de telles comparaisons, dans le but de déterminer si un objet contenu dans un environnement graphique doit être visualisé. Dans l'art antérieur, on a accompli certaines de ces fonctions au moyen d'un circuit intégré spécialisé. L'Unité Arithmétique et Logique WTL 1033 de Weitek Corporation est un circuit caractéristique de ce type. Cependant, les circuits logi- ques intégrés connus de l'art antérieur ne sont pas optimi- sés pour l'utilisation dans un système de traitement graphi- que, et ne comprennent pas de nombreuses fonctions souhaita- bles. Un but de l'invention est donc de procurer un cir- cuit arithmétique et logique rapide à architecture pipeline comportant un sous-circuit de conversion de nombres, un sous-circuit de comparaison de nombres et un sous-circuit de logique de visibilité, particulièrement utiles dans un pro- cesseur graphique. On décrira l'invention dans le contexte d'un circuit intégré capable d'effectuer de tels calculs en 300 nanosecondes, avec un intervalle de 100 nanosecondes entre les apparitions d'informations successives en sortie, à une fréquence d'horloge de 10 MHz. La suite de la description se réfère aux dessins annexés qui représentent respectivement: Figures la et lb: des schémas synoptiques géné- raux du circuit arithmétique et logique multifonction. Figure 2: un schéma synoptique simplifié du sous- circuit de conversion de l'invention. Figure 3: un schéma synoptique simplifié du sous- circuit de comparaison de l'invention. Figure 4: un schéma synoptique simplifié du sous- circuit de logique de visibilité de l'invention. On utilise des numéros et des noms de référence similaires sur les diverses figures pour désigner des élé- ments similaires. Dans son mode de réalisation préféré, l'invention consiste en un circuit intégré unique comportant quatre sec- tions mutuellement associées. Ces sections comprennent une section d'entrée, une section d'unité arithmétique et logi- que ("UAL"), une section de décalage et une section de sor- tie. La section d'entrée reçoit 83 signaux d'entrée comprenant des signaux de données et de commande. On utilise 48 lignes de signal d'entrée pour recevoir les données qui sont appliquées au circuit, soit 32 bits à la fois, soit 16 bits à la fois, en multiplex temporel. Tous les signaux d'entrée sont enregistrés temporairement dans un registre d'entrée pendant la même période d'horloge. La section d'UAL du circuit a pour principal élé- ment constitutif un sous-circuit d'UAL à virgule fixée, à 32 bits. Les données d'entrée appliquées au circuit multi- fonction entrent toujours dans le sous-circuit d'UAL sous la forme de la valeur d'entrée "A". Une valeur d'entrée "B" utilisée par le sous-circuit d'UAL est choisie dans un registre interne parmi quatre, au moyen d'un multiplexeur pouvant être remis à zéro. Il est possible d'écrire des informations dans l'un quelconque de ces quatre registres internes, ainsi que dans un registre de masque, à partir de la sortie du sous-circuit d'UAL. On peut utiliser le regis- tre de masque pour mettre à zéro certains bits provenant de la sortie du sous-circuit d'UAL. La section d'UAL contient également un sous- circuit de comparaison qui permet de comparer les valeurs "A" et "B", un sous-circuit logique de visibilité qu'on utilise pour déterminer si un objet est visible, pour des applications graphiques, et un sous-circuit de conversion qu'on utilise pour convertir des nombres à partir d'une représentation de nombre en virgule fixée et à complément à deux, pour le faire correspondre à la représentation de nombre en virgule flottante à 32 bits proposée par 1'IEEE, et inversement. La section de décalage du circuit multifonction reçoit des signaux d'entrée provenant d'un registre qui fait suite à la section d'UAL (à ne pas confondre avec les quatre registres internes qui sélectionnent l'entrée "B" ou avec le registre de masque). Le signal d'entrée qui est appliqué au circuit de décalage à partir de la section d'UAL peut être décalé sélectivement vers la gauche ou la droite, de la manière déterminée par un code de décalage, qui peut être fixé par l'utilisateur au moyen d'un signal d'entrée appliqué au circuit multifonction, ou qui est éla- boré à partir de la section de conversion pendant la con- version de représentations de nombres. La sortie de la section de décalage attaque un multiplexeur et un registre d'indicateur, dont la sortie est également connectée au multiplexeur. Le registre d'in- dicateur permet de mémoriser le signal de sortie de la sec- tion de décalage et de le combiner avec d'autres signaux de sortie pour condenser des données ou pour créer des mots d'indicateur. Le multiplexeur sélectionne les données du registre d'indicateur ou le signal de sortie de la section de décalage pour l'application à la section de sortie. Le registre de sortie est le dernier étage du circuit multifonction à architecture pipeline. Trente-cinq des 36 signaux de sortie du circuit multifonction sortent par ce registre (un signal d'indicateur visible VIS sort du circuit un groupe de registres plus tôt). Le circuit multifonction peut travailler sur des données logiques ainsi que sur des nombres représentés au moyen de représentations numériques en virgule fixée ou en virgule flottante. Dans le cas de la manipulation de nom- bres en virgule flottante, l'invention utilise le format de virgule flottante normalisé proposé par 1'IEEE, qui com- prend 23 bits de figure ou mantisse, 8 bits d'exposant et un bit de signe. Dans ce format, une virgule binaire est supposée être présente entre les positions de bit 22 et 23. On représente un nombre en virgule flottante de l'une des manières suivantes: 1. Si l'exposant est différent de zéro: Nombre = ((-1)(signe) * 2(exposant-127)* (1,don- nées)) 2. Si l'exposant est égal à zéro mais si les don- nées sont différentes de zéro (ce qui indique un nombre dénormalisé): Nombre = (( 1)(signe) * 2(-127) * (O,données)) 3. Si l'exposant et les données sont égaux à zéro: Nombre = 0,0 4. Si l'exposant est FF16 et la mantisse est égale à zéro: On considère que le nombre est égal à (+ ou -) l'infini. 5. Si l'exposant est égal à FF16 et la mantisse est différente de zéro: On considère que le nombre n'est pas un nombre. Pour simplifier les circuits de l'invention, un nombre dénormalisé est forcé à zéro et tout nombre ayant un exposant égal à FF16 est forcé à (+ ou -) l'infini, selon le bit de signe. Pour des nombres en virgule fixée, les données sont en format à complément à deux. On peut considérer qu'une virgule binaire est placée en n'importe quel empla- cement dans un nombre en virgule fixée. Cependant, pour des fonctions mathématiques, on suppose que les signaux d'entrée "A" et "B" ont les mêmes positions de virgule binaire. Des moyens sont prévus pour manipuler la position de la virgule binaire au cours de conversions d'un format numérique à un autre. Le circuit multifonction indique des conditions de dépassement de capacité par valeur supérieure et valeur inférieure pour des nombres en virgule fixée. Un dépasse- ment de capacité par valeur supérieure en virgule fixée peut se produire de deux manières. Un signal de sortie (ALUOFLW) émis par le circuit multifonction indique si un dépassement de capacité par valeur supérieure a été occa- sionné par une fonction d'additionneur dans le sous-circuit d'UAL. L'autre source de dépassement de capacité par valeur supérieure pour des données en virgule fixée réside dans le sous-circuit de décalage. Si le sous-circuit de décalage décale vers la gauche un nombre à virgule fixée et ne laisse que des zéros, un dépassement de capacité par valeur supé- rieure s'est produit. Le circuit ne signale pas ce dépasse- ment de capacité et les données ne sont pas modifiées. Un dépassement de capacité par valeur inférieure pour des données en virgule fixée se produit lorsque le sous-circuit de décalage décale tous les bits de données qui sont différents du bit de signe. Dans ce cas, le cir- cuit multifonction efface effectivement les données et les signes. Un dépassement de capacité par valeur inférieure ou par valeur supérieure en virgule fixée peut également se produire dans le circuit de décalage pendant des conver- sions de nombres, et il est traité de la même manière. Les figures la et lb montrent un schéma synoptique de l'ensemble du circuit arithmétique et logique multifonc- tion de l'invention. Dans le mode de réalisation préféré du circuit de l'invention, des circuits supplémentaires sont ajoutés pour la commodité de l'utilisateur final. On ne doit cependant pas considérer la présence de tels circuits comme une limitation de l'invention de base. Le mode de réalisation préféré de l'invention comporte 83 lignes de signal d'entrée et 36 lignes de signal de sortie. Les lignes de signal d'entrée comprennent un bus à 32 bits pour les données d'entrée, ainsi qu'un bus à multiplexage temporel à 16 bits pour les données d'en- trée. Un signal de sélection de multiplexeur MLTPX détermine lequel des deux bus d'entrée est sélectionné. Il existe également un bus d'entrée à 8 bits appelé CADRAGE dont on utilise l'information d'entrée pour commander la section de décalage. De plus, pour une conver- sion d'un nombre du format en virgule fixée au format en virgule flottante, l'information d'entrée du bus CADRAGE détermine l'exposant de l'information de sortie qui est générée. Pour une conversion d'un nombre en virgule flot- tante en un nombre en virgule fixée, on utilise l'informa- tion d'entrée du bus CADRAGE en tant que base pour posi- tionner la virgule binaire d'une manière correcte et dans une plage désirée. Les signaux de commande d'entrée comprennent les signaux suivants: ECRITURE: Trois signaux sont appliqués pour déterminer l'un des cinq registres internes dans lequel la section de sous-circuit d'UAL écrira des données. LECTURE: Deux lignes de signal sont prévues pour déterminer ceux des quatre registres internes qui sont sélectionnés pour appliquer des données à l'entrée "B" du sous-circuit d'UAL. TESTSEL: Trois lignes de signal déterminent lesquels des six tests de visibilité doivent être effectués dans le sous-circuit de logique de visibilité. FLOTT: On utilise le signal FLOTT pour indiquer des opérations sur des nombres en virgule flottante. COMPARAISON: Le signal COMPARAISON active le mode de comparaison. La valeur d'entrée "A" est comparée avec un nombre enregistré dans l'un des quatre registres internes du circuit. Si l'opération de comparaison indique une concordance, une valeur présente dans un registre interne (qui peut être différent du registre interne utili- sé dans la comparaison) est transmise par le premier étage pipeline du circuit multifonction. Si l'opération de compa- raison indique une discordance, la valeur d'entrée "A" est transmise par le premier étage pipeline. FNSEL: On utilise quatre signaux en association avec les signaux FLOTT et COMPARAISON pour sélectionner la fonction que doit accomplir le circuit arithmétique et logique multifonction. Ces six signaux sont décodés selon diverses combinaisons pour valider divers circuits de la manière désirée par l'utilisateur final. ENFLV: Ce signal valide le test "totalement visible" du sous-circuit de logiquede visibilité. On l'utilise avec le signal ENVIS pour déterminer le test qui est accom- pli sur des données d'entrée particulières. ENVIS: Ce signal valide le test "visible" du sous-circuitde logique de visibilité, et on l'utilise en asso- ciation avec le signal ENFLV. SELVIS: Ce signal sélectionne l'indicateur "Tota- lement Visible" pour l'application au sous-circuit de déca- lage. BYPMSK: On utilise ce signal de mise hors fonc- tion pour activer ou désactiver le registre de masque, dont le contenu peut être utilisé pour masquer des bits qui sor- tent du sous-circuit d'UAL. Ce signal n'a aucun effet dans le mode COMPARAISON ou au moment de la sélection des tests de visibilité. SELFLG: Ce signal sélectionne le mot d'indica- teur en tant que signal de sortie du circuit arithmétique et logique multifonction. Le signal de sortie de la section de décalage est combiné par une fonction logique OU avec le contenu du registre de mot d'indicateur, avant l'émission des contenus par le circuit multifonction. LDFLGW: Ce signal charge dans le registre de mot d'indicateur le résultat de la combinaison par une fonction logique OU du mot d'indicateur existant et du - signal de sortie du sous-circuit de décalage. RESTAURATION: Ce signal efface le contenu du registre de mot d'indicateur et il instaure la sortie du sous-circuit de logique de visibilité dans l'état "Visible" et "Totalement Visible". MAINTIEN: Ce signal maintient les signaux de données et de commande dans le registre d'entrée pendant le cycle d'horloge suivant, en ignorant de nouveaux signaux d'entrée éventuels. La sortie du circuit multifonction comprend un bus d'une largeur de 32 bits qui fournit le nombre ou les données de sortie qui ont été générés. Des sorties supplé- mentaires fournissent les signaux suivants: ALUOFLW: Il s'agit d'un signal de dépassement de capacité par valeur supérieure provenant de la section d'UAL, et ce signal n'est significatif que lorsqu'un nombre en virgule fixée est additionné ou soustrait dans i'UAL. ALUSIGN: Il s'agit du signe des données qui ont réellement quitté la section d'UAL, avant que tout autre traitement des données ait pu le modifier. CMTRUE: Ce signal indique qu'une opération COMPA- RAISON accomplie dans la section d'UAL a indiqué une concor- dance. VIS: Ce signal indique qu'une série de tests de comparaison a montré que les données d'entrée, lorsqu'elles représentent un objet graphique, sont telles que l'objet est visible dans l'espace graphique sélectionné par l'utilisa- teur. Ce signal sort du circuit après deux intervalles d'horloge seulement, au lieu de trois intervalles d'horloge (ce qui est le cas pour tous les autres signaux de sortie du circuit multifonction). Les figures la et lb montrent l'architecture d'ensemble du circuit arithmétique et logique multifonction de l'invention. Des données peuvent être introduites soit 16 bits à la fois sur un ensemble de lignes de signal dési- gnées par "FIX", soit 32 bits à la fois sur un ensemble de lignes de signal désignés par "FLOTT". Dans le premier cas, 16 bits de données sont chargés dans un réseau de bascules 1 pendant la première période d'horloge, tandis que pendant une période d'horloge suivante un second ensemble de 16 bits, en compagnie des 16 bits enregistrés précédemment dans le réseau de bascules 1, sont introduits dans un registre d'entrée 3, par l'intermédiaire d'un multiplexeur à 32 bits, 2. Dans le second cas, les 32 bits sont tous introduits directement dans le registre d'entrée 3, par l'intermédiaire du multiplexeur 2. Les signaux d'entrée appliqués au multiplexeur 2 sont sélectionnés par le signal MLTPX. Tous les autres signaux d'entrée de commande qui sont appliqués au circuit multifonction sont également enre- gistrés temporairement dans le registre d'entrée 3. Le registre d'entrée 3 peut être invalidé par le signal MAINTIEN après que ce signal a tout d'abord traversé le registre d'entrée 3 pendant un cycle d'horloge précédent. La section d'UAL a une structure simple du type à organisation en blocs, qui lui permet d'accomplir les fonc- tions suivantes dans le mode de réalisation préféré: Type de Données Fonction LOGIQUE INSTAURATION LOGIQUE RESTAURATION LOGIQUE A LOGIQUE B LOGIQUE A ET B LOGIQUE A OU B LOGIQUE A OU-EXCLUSIF B LOGIQUE NON(A) FIXEE A FIXEE -A FIXEE ABS(A) FIXEE B FIXEE A + B FIXEE -A + B FIXEE A FIX-FLT FIXEE A > B FIXEE A B FIXEE A B FIXEE A L B FIXEE A B FIXEE A tB FLOTTANTE A FLOTTANTE B FLOTTANTE ABS(A) FLOTTANTE ABS(B) FLOTTANTE A FLT-FIX Type de Données Fonction FLOTTANTE A > B FLOTTANTE A. B FLOTTANTE A a B FLOTTANTE A. B FLOTTANTE A - B FLOTTANTE A B FLOTTANTE -A > B FLOTTANTE -A L B FLOTTANTE -A > B FLOTTANTE -A 4 B FLOTTANTE -A = B FLOTTANTE -A i B On pourrait accomplir des fonctions supplémentai- res avec l'architecture d'UAL qui est décrite, en augmen- tant le nombre de lignes de signal de commande de sélection de fonction. L'ensemble du sous-circuit d'UAL de la section d'UAL est constitué par six éléments, plus cinq registres internes. Parmi ces six éléments, quatre sont des multi- plexeurs. Comme le montre la figure 1, les données d'en- trée provenant du registre d'entrée 3 sont appliquées à un multiplexeur de sélection 4 pouvant être instauré/restauré, qui estlui-même connecté à un additionneur à report anti- cipé 5. Le multiplexeur de sélection 4, qui est connecté de façon à recevoir les signaux de sélection de fonction FNSEL décodés, détermine si les données introduites dans l'addi- tionneur 5 sont laissées inchangées, sont inversées, sont toutes fixées à des zéros ou sont toutes laissées à des uns. L'information de sortie du multiplexeur de sélection 4 est ensuite appliquée à l'additionneur 5. L'additionneur génère quatre informations de sortie naturelles, comprenant la somme des deux nombres d'entrée (A et B), le résultat de la combinaison logique des deux grandeurs d'entrée par une fonction OU- EXCLUSIF, le résultat de la combinaison logique des deux grandeurs d'entrée par une fonction OU, et le résultat de la combinaison logique des deux grandeurs d'en- trée par une fonction ET. De tels additionneurs à report anticipé sont bien connus dans l'art antérieur. Ces quatre informations de sortie sont appliquées à un multiplexeur 9, du type 4/1, qui est commandé par les signaux de sélection de fonction FNSEL. La sortie du multiplexeur 9 de type 4/1 est connectée à un circuit de masque conditionnel 10, qui combine par une fonction logique ET l'information de sortie du multiplexeur 9 et le contenu d'un registre MASQUE 11, à moins que le mode de mise hors fonction du masque soit sélectionné par le signal BYPMSK. Si le mode de mise hors fonction du masque est sélectionné, l'information de sortie du multiplexeur 9 est simplement transmise vers l'aval par le circuit de masque conditionnel 10, vers un multiplexeur 12 du type 3/1. Les autres données d'entrée qui sont appli- quées au multiplexeur 12 du type 3/1 sont les données d'origine appliquées au circuit multifonction et les don- nées de sortie de l'un des quatre registres internes fai- sant partie d'un groupe de registres internes 14. L'infor- mation de sortie du multiplexeur 3/1, 12, est appliquée à un registre intermédiaire 13, à un groupe de quatre regis- tres internes (désignés par W, X, Y et Z) constituant le groupe de registres 14, et au registre MASQUE 11. On uti- lise les registres W, X, Y et Z pour enregistrer des valeurs intermédiaires, tandis qu'on utilise le registre MASQUE 11 pour enregistrer une configuration de données de masquage. Les signaux ECRITURE déterminent celui des registres parmi le groupe de registres 14 et le registre MASQUE 11 qui enregistrera l'information de sortie du mul- tiplexeur 12. Les signaux de sortie du groupe de registres 14 sont appliqués à un multiplexeur 15 de type 4/1, pou- vant être restauré, dont le signal de sortie est sélection- né par les signaux LECTURE. Le signal de sortie du multi- plexeur 15 est appliqué à l'entrée "B" du circuit addition- neur 5, et à l'entrée "C" du multiplexeur 3/1, 12. Avec la configuration ci-dessus, on peut introdui- re des données dans le circuit multifonction, traiter ces données avec le sous-circuit d'UAL, et les enregistrer dans le registre MASQUE 11 ou dans le groupe de registres 14. Dans ce dernier cas, on peut utiliser n'importe quel regis- tre appartenant au groupe de registres 14 pour l'entrée "B" du circuit additionneur 5. Le circuit représenté peut * ainsi accomplir des opérations d'addition et de soustrac- tion ainsi que des opérations logiques sur des données d'en- trée ou des données intermédiaires enregistrées. Les données enregistrées dans le registre inter- médiaire 13 sont appliquées à un circuit de sélection de décalage 16 qui remplit deux fonctions. La première fonc- tion est une fonction de forçage qui force à zéro un nombre en virgule flottante si l'exposant du nombre est égal à zéro, et qui force un nombre en virgule flottante à (+ ou -) l'infini si l'exposant est égal à FF16. Le circuit de sélection de décalage génère également des bits de rem- plissage d'ordre supérieur pour un nombre en virgule flot- tante, dans le but de remplir la mantisse (dont la longueur est seulement de vingt-trois bits), afin de la compléter à trente-deux bits. Les bits de remplissage sont égaux à "zéro" si le nombre en virgule flottante d'entrée est posi- tif, et à "un" si le nombre d'entrée est négatif. Les nom- bres en virgule fixée et les données logiques sont transmis inchangés par le circuit de sélection de décalage 16. Le signal de sortie du circuit de sélection de décalage 16 est appliqué à un circuit de décalage à droite/ gauche 17. La valeur d'un décalage effectué par le circuit de décalage 17 est commandée par un code de décalage à cinq bits SHCD, tandis que la direction du décalage est commandée par un signal de signe de décalage SHSGN. De plus, on uti- lise un signal REMPLISSAGE en association avec des données en virgule fixée, pour indiquer un "zéro" ou un "un" pour le bit de remplissage au moment du décalage. Le signal de sortie du circuit de décalage 17 est appliqué à un registre d'indicateur 18 et à un multiplexeur 19 du type 3/1. La sortie du registre d'indicateur 18 est connectée à une autre entrée du multiplexeur 3/1 19. La troisième entrée du multiplexeur 3/1 19 reçoit le signal d'exposant (EXP) qui est obtenu à partir du sous-circuit de conversion (décrit ci-après en relation avec la figure 2), le bit de signe provenant de la sortie du circuit de déca- lage 17, et les bits 8 à 30 provenant de la sortie du cir- cuit de décalage 17. Cette dernière configuration permet de convertir des nombres en virgule fixée en nombres en virgule flottante, avec l'accomplissement dans le circuit de décala- ge 17 d'un décalage des bits qui formeront finalement la mantisse du nombre en virgule flottante de sortie, tandis que l'exposant du nombre en virgule flottante de sortie est calculé dans le sous-circuit de conversion. _ Le signal de sortie du multiplexeur 3/1, 19, est appliqué à un registre de sortie 20 qui reçoit également et enregistre temporairement un signal ALUOFLW, qui est un signal de dépassement de capacité par valeur positive de UAL, et un signal ALUSIGN, qui est un signal de signe de 1'UAL. Le registre d'indicateur 18 est commandé par un signal de restauration appelé RESTAURATION et par un signal de mot d'indicateur de chargement LDFLGW, qui permet l'effacement du contenu du registre d'indicateur 18, ou le chargement dans le registre d'indicateur du signal de sor- tie du circuit de décalage 17. Sous l'effet de chargements multiples du registre de mot d'indicateur, le contenu antérieur du registre de mot d'indicateur est combiné par une fonction logique OU avec chaque nouveau signal de sor- tie du circuit de décalage 17. On peut ainsi utiliser le signal de sortie du registre d'indicateur 18 pour enregis- trer et combiner des données de façon à assembler des don- nées ou à créer des mots d'indicateur pour l'utilisation à l'extérieur du circuit multifonction. Une-partie de la section d'UAL et de la section de décalage est constituée par un circuit convertisseur 6a, 6b, représenté de façon plus détaillée sur la figure 2. Ce cir- cuit comporte deux sections associées en une configuration pipeline. La première section convertit un nombre de la représentation en virgule fixée à la représentation en vir- gule flottante. La seconde section convertit un nombre de la représentation en virgule flottante à la représentation en virgule fixée. Pour convertir un nombre de la représentation en virgule fixée à la représentation en virgule flottante, une information d'entrée d'exposant est nécessaire en tant que point de départ. Cet exposant est ensuite diminué pour tenir compte des zéros en tête dans le nombre en virgule fixée. Le nombre en virgule fixée qui doit être converti est tout d'abord appliqué à l'additionneur 5 représenté sur la figure la, et il est converti dans le circuit addition- neur en'un format de valeur absolue accompagné d'un signe. On effectue ceci en prenant le complément à deux du nombre d'entrée s'il est négatif. Le résultat constitué par la valeur absolue accompagnée d'un signe est ensuite appliqué de la sortie de l'additionneur 5 à un circuit codeur de priorité 30, représenté sur la figure 2. Ce circuit, qui est bien connu dans l'art antérieur, détermine le nombre de zéros en tête dans le nombre d'entrée. L'information de sortie du codeur de priorité 30 est un code de décalage de virgule fixée SCB, qui est enregistré temporairement dans le registre intermédiaire 13, en compagnie del'information de sortie du sous-circuit d'UAL (qui comprend la forme en complément à deux du nombre d'entrée). On utilise l'infor- mation d'entrée CADRAGE en tant qu'exposant de départ, et on l'enregistre également dans le registre intermédiaire sous la forme d'un code de décalage de cadrage SCC. Les bits 5 et 6 du signal d'entrée CADRAGE sont combinés par une fonction OU pour former un signal d'effacement CLRC qu'on peut utiliser pour effacer le contenu du circuit de décalage 17. Le code de décalage de virgule fixée SCB et le code de décalage de cadrage SCC provenant du registre intermédiaire 13 sont appliqués à un circuit de soustraction 31 dont l'information de sortie est constituée par un signal d'effacement CLRB qu'on peut utiliser pour effacer le conte- nu du circuit de décalage 17, et par un nouveau signal d'exposant EXP qui est appliqué au multiplexeur 3/1 19 représenté sur la figure lb. Le code de décalage de virgule fixée SCB et le code de décalage de cadrage SCC sont égale- ment appliqués directement à un multiplexeur de sélection de code de décalage 34. Les signaux de sortie du multiple- xeur de sélection 34 sont appliqués au circuit de décalage 17, en tant que signaux de commande. Le multiplexeur de sélection 34 est commandé par trois signaux élaborés à par- tir des signaux de sélection de fonction FNSEL et FLOTT, et il détermine celui des signaux d'entrée de code de décalage appliqués au multiplexeur de sélection 34 qui est transmis vers le circuit de décalage 17. Dans le mode de conversion de virgule fixée en virgule flottante, le code de décalage de virgule fixée SCB qui est enregistré dans le registre intermédiaire 13 commande au circuit de décalage 17 de supprimer tous les zéros de tête éventuellement présents dans la mantisse. L'exposant EXP, calculé en prenant le signal de sortie de code de décalage provenant du registre intermédiaire 13 et en le soustrayant du signal d'entrée CADRAGE au moyen du circuit de soustraction 31, est combiné avec le signal de sortie du circuit de décalage 17 dans le multiplexeur 3/1 portant la référence 19, pour former le nombre en virgule flottante approprié. En considérant à nouveau la figure 2, on note que pour convertir un nombre d'une représentation en virgule flottante en une représentation en virgule fixée, on utilise le signal d'entrée CADRAGE pour aligner la virgule binaire du nombre de sortie résultant. La conversion exige que la mantisse du nombre en virgule flottante soit placée en forme à complément à deux dans l'additionneur 5 (de la même maniè- re que le complément à deux est déterminé pour des conver- sions de la représentation en virgule fixée à la représenta- tion en virgule flottante), et soit enregistrée temporaire- ment dans le registre intermédiaire 13. Simultanément, les bits 23 à 30 du nombre d'entrée sont soustraits du signal d'entrée CADRAGE dans un circuit de soustraction 32, pour cadrer dans une plage désirée le nombre en virgule fixée qui est généré. Le signal de sortie du circuit de soustraction 32 est un nombre en complément à deux, qui est converti en un nombre en représentation signe/valeur absolue par un cir- cuit de calcul de complément 33 (qui prend simplement le. complément à deux du nombre d'entrée si celui-ci est néga- tif). Le signal de sortie résultant est un code de décalage de virgule flottante SCA. Si la valeur absolue de la diffé- rence est supérieure à trente-et-un, ou si l'exposant d'en- trée provenant du circuit de soustraction 32 est égal à zéro, un signal d'effacement CLRA est généré et on peut utiliser ce signal pour effacer le contenu du circuit de décalage 17. Le multiplexeur de sélection 34 applique ensui- te le code de décalage de virgule flottante SCA au circuit de décalage 17, et le circuit de sélection de décalage 16 applique au circuit de décalage 17 les positions de bit O à 22 de la forme en complément à deux du nombre d'entrée. Les huit bits de plus fort poids du signal d'entrée du circuit de décalage 17 sont fixés par le circuit de sélection de décalage 16 à la même valeur que le signe du nombre d'en- trée. La position de bit 23 est fixée à la valeur du bit "caché" qui est inhérent au format de représentation de nombre en virgule flottante à 32 bits de l'IEEE. On effec- tue ceci en -donnant la valeur "un" à cette position de bit si le nombre d'entrée était positif, et la valeur "zéro" si le nombre d'entrée était négatif (sauf si les bits de mantis- se sont égaux à zéro, auquel cas la position du bit caché est fixée à "1", indépendamment du signe du nombre d'entrée). Le signal d'entrée qui est appliqué au circuit de décalage 17 est décalé de la quantité correspondant au code de décalage de virgule flottante SCA, ce qui achève la conversion. En donnant la valeur appropriée au signal d'entrée CADRAGE, l'utilisateur peut "positionner" une virgule binaire implici- te en n'importe quel point dans le nombre de sortie. Lorsque le circuit arithmétique et logique multi- fonction n'a pas été placé dans le mode de conversion, le signal d'entrée CADRAGE peut directement commander le cir- cuit de décalage 17 en sélectionnant le code de décalage de cadrage SCC qui est appliqué au multiplexeur de sélection 34. Le signal d'entrée CADRAGE est introduit avec un format signe/valeur absolue. Un code de décalage SCC supérieur à "31" commande au circuit de décalage 17 de décaler son signal d'entrée pour le faire sortir complètement, ce qui efface effectivement le contenu du circuit de décalage. Un signal d'entrée CADRAGE négatif décale un nombre vers la gauche, tandis qu'un signal d'entrée CADRAGE positif décale un nombre vers la droite. Pour un décalage vers la gauche, les nouveaux bits introduits par décalage à droite du nombre d'entrée sont toujours des zéros. Si le signal de sortie du circuit multifonction doit être un résultat en virgule fixée (qui résulte d'une fonction quelconque en virgule fixée ou d'une conversion d'une représentation en virgule flottante à une représentation en virgule fixée), le signe-est préservé dans des décalages vers la gauche et il est étendu dans des décalages vers la droite. Si l'information de sortie est considérée comme consistant en données logiques, le bit de plus fort poids est décalé librement à l'extérieur du cir- cuit dans le cas de décalages vers la gauche et des zéros sont introduits dans le cas de décalages vers la droite. La section d'UAL comprend également un sous-circuit de comparaison 7. Ce circuit permet de comparer et de trier des nombres, et on l'utilise également en association avec un sous-circuit de visibilité 8 (décrit ciaprès en relation avec la figure 4). La fonction COMPARAISON émet un signal CMTRUE en sortie du circuit de l'invention, ainsi qu'un mot de données basé sur le résultat du test sélectionné. Par exemple, si la fonction d'UAL "A > B (VIRGULE FIXEE)" donne le résultat "1", le signal de sortie de comparaison CMTRUE est fixé à l'état logique "1", et le signal d'entrée "B" de l'additionneur 5 est émis par le circuit arithmétique et logique multifonction. Si le résultat était "O", le signal CMTRUE serait fixé à l'état logique "O", et le signal d'en- trée "A" serait émis par le circuit multifonction. Ainsi, pour trier des nombres, on exécute un grand nombre de fois cette fonction et on enregistre continuellement le résultat dans l'un des registres du groupe de registres 14. A la fin du test, le plus petit mot de données parmi les nombres qui sont triés est enregistré dans le groupe de registres 14. Si on le désire, on peut fixer les signaux de commande d'en- trée qui sont appliqués au circuit multifonction de façon qu'un nombre enregistré dans l'un quelconque des registres du groupe de registres 14 soit émis en fonction des résul- tats de la comparaison entre les signaux d'entrée "A" et "B". La figure 3 montre un schéma de circuit simplifié du sous-circuit de comparaison. On a prévu le circuit de façon à pouvoir comparer aussi bien des nombres en virgule fixée que des nombres en virgule flottante. Pour des don- nées en virgule fixée, le circuit utilise le fait que le système de numération en complément à deux est continu, et il lui suffit donc de soustraire le signal d'entrée "A" du signal d'entrée "B" dans le circuit d'UAL 5. Si le résultat est négatif, A doit être supérieur à B. Si le résultat est égal à zéro, A est égal à B. Si aucun de ces résultats n'apparaît, c'est que A est inférieur à B. L'un des signaux de sortie du circuit additionneur 5 est un signal EQ indi- quant que les deux nombres d'entrée étaient égaux (ce qu'on peut déterminer en combinant ensemble les deux nombres d'entrée par une fonction logique OU-EXCLUSIF). Un autre signal de sortie, ZERO, du circuit additionneur 5 indique si un nombre d'entrée ou l'autre est considéré comme étant égal à zéro (c'est-à-dire que l'exposant est égal à zéro), ce qu'on peut déterminer en combinant par une fonction logique OU les exposants des deux nombres d'entrée. Ces deux signaux sont appliqués en entrée du sous-circuit de comparaison 7. Pour comparer des données en virgule fixée, une section du circuit représenté sur la figure 3 regoit le signal d'égalité EQ par l'intermédiaire d'une porte OU 40. Si EQ est égal à "un", le signal de sortie de la porte OU , EGAL, est un "un", ce qui indique que les nombres com- parés sont égaux. Si le signal d'entrée "A" est supérieur au signal d'entrée "B", le signal de sortie d'une porte ET 41 est un "un", ce qui indique que le signe SR du résultat de "B-A" est négatif. (L'autre signal d'entrée appliqué à la porte ET 41 est toujours un "un" lorsqu'on compare des nombres qui ne sont pas en virgule flottante, conformément à la commande exercée par le signal FLOTT). Deux signaux de commande, SELl et SEL2 (élaborés à partir du signal de comparaison, COMPARAISON, du signal FLOTT, et des signaux de sélection de fonction FNSEL), en association avec deux portes ET 50, 51, commandent l'appli- cation à une porte OU 52 du signal "d'égalité" EGAL et du signal de "supériorité" GT. Si seul le signal SEL1 est actif, le circuit détermine si "A" est supérieur à "B". Si seul le signal SEL2 est actif, le circuit détermine si "A" est égal à "B". Si les deux signaux sont actifs, le signal de sortie de la porte OU 52 indique si "A" est supérieur ou égal à "B". Le signal de sortie de la porte OU 52 est transmis par une porte NONOU-EXCLUSIF 53 et par une porte OU-EXCLUSIF 54. Un troisième signal de commande, INV, génère le résultat de la fonction sélectionnée, CMTRUE, ainsi que l'inverse du résultat de la fonction sélectionnée. Les fonctions de comparaison logique restantes (A inférieur ou égal à B, A différent de B et A inférieur à B) sont géné- rées en utilisant le signal de commande INV, du fait que ces fonctions sont les compléments des trois autres fonctions générées par le circuit sous la commande des signaux SEL1 et SEL2. Pour des nombres en virgule flottante, le système de numération n'est pas continu au point du vue des bits. Par conséquent, le simple examen du signe de la différence, SR, n'est pas suffisant. De ce fait, lorsqu'on compare des nombres en virgule flottante (comme l'indique le signal FLOTT), les portes ET 41, 42 et 43 combinent le signe du reste (SR), le signe du signal d'entrée "A" (SAN), le signe du signal d'entrée "B" (SBN) et le signal ZERO (FZ), pour déterminer si "A" est supérieur à "B". En outre, si les exposants des deux nombres sont tous deux égaux à zéro, on considère que les nombres sont égaux, comme l'indique le signal d'entrée FZ qui est appliqué à la porte OU 40. Le reste du circuit fonctionne de la même manière que dans le cas de la comparaison de nombres en virgule fixée. La section d'UAL comprend également un sous- circuit de logique de visibilité, 8, représenté en détail sur la figure 4. Dans des applications graphiques, le terme visibilité fait référence à la situation dans laquelle on considère qu'un champ visuel est défini par six plans limi- tes (proche, éloigné, gauche, droit, supérieur, inférieur), avec l'origine des coordonnées cartésiennes supposée se trouver à l'intérieur de la zone délimitée (de façon carac- téristique au centre.) On construit de façon caractéristique une image graphique à partir d'un ensemble de polygones. On peut considérer un polygone comme étant défini par un ensemble de nombres. Dans un environnement graphique, pour 25936-20 déterminer si un polygone est compris à l'intérieur d'un champ visuel sélectionné, on doit tester tous les points définissant le polygone pour déterminer si leurs coordon- nées sont supérieures ou inférieures à celles des six plans qui définissent le champ. Dans le mode de réalisation pré- sent, on teste individuellement les points d'un polygone par rapport à l'ensemble des six plans, dans un ordre sélection- né. D'après les résultats d'un tel test, un polygone peut entrer dans trois catégories: totalement visible (c'est-à- dire que tous les points du polygone sont à l'intérieur du champ visuel), non entièrement visible (certains au moins des points du polygone tombent à l'extérieur du champ visuel) et invisible (tous les points du polygone tombent à l'extérieur du champ visuel). Le circuit de la figure 4 accomplit ces tests. Pour le test de visibilité, le test particulier à effectuer est défini au moyen des lignes de signal TESTSEL qui sont connectées à un décodeur 60. Le signal de sortie du décodeur sélectionne l'une des six bascules de type "D", 61, chacune d'elles étant fixée initialement à l'état logique "1", le signal d'entrée de chacune de ces bascules étant constitué par son propre signal de sortie transmis par l'intermédiai- re d'une porte ET 62, et l'autre signal d'entrée de cette porte étant le signal de sortie CMTRUE du sous-circuit de comparaison 7 (représenté sur la figure 3). En fait, pour chaque test, une bascule 61 suit et mémorise tout change- ment dans le test de comparaison. Ainsi, un nombre repré- sentant un point dans le polygone est comparé dans le sous- circuit de comparaison 7 avec un second nombre représentant la coordonnée appropriée d'un plan limite. Le point du polygone est testé séquentiellement avec chaque plan limite (six tests), et si le signal CMTRUE pour le plan limite particulier est "0", le signal de sortie de la bascule 61 associée est verrouillé (au moyen de la boucle faisant intervenir sa porte ET 62) dans un état logique "zéro", ce qui indique que le point du polygone testé est à l'intérieur du plan de test (et peut donc être visible). Les résultats de test pour l'ensemble des six bascules 61 sont appliqués à une porte OU 63 dont la sortie est connectée à une porte NON-ET 64. Si les six bascules 61 passent toutes à un état logique "zéro", une partie du polygone se trouve à l'inté- rieur du champ visuel, comme l'indique le signal VIS. Le signal VIS est enregistré temporairement dans le registre intermédiaire 13, et il est émis par le circuit multifonc- tion pendant le cycle d'horloge suivant. La dernière partie du sous-circuit de logique de visibilité est constituée par une autre bascule de type "D", 65, dont la sortie est fixée initialement à un état logique "zéro". Cette bascule 65 est validée chaque lois que l'un quelconque des six tests de plan limite est effec- tué. Le signal de sortie de la bascule de visibilité totale est instauré et est verrouillé à un état logique "1" si l'un quelconque des signaux CMTRUE est à "1" (ce qui indi- que qu'au moins un point du polygone est à l'extérieur du champ visuel). Le signal de sortie de la bascule de visibi- lité totale 65 est également appliqué à une porte NON-ET 64 et à un inverseur 66 dont la sortie est un signal de "visi- bilité totale" FVIS. Aussi longtemps que le signal de sor- tie de la bascule de visibilité totale 65 est un zéro logi- que, l'objet est considéré comme étant "totalement visible" et "visible". En utilisant de fagon appropriée les signaux de résultats de tests VIS et FVIS, on peut tester n'importe quel polygone pour déterminer s'il est totalement visible, partiellement visible ou invisible. A titre de modification que l'homme de l'art pourra apporter à l'invention, on note que le circuit de base de l'invention pourrait aisément être adapté à une architecture autre que du type pipeline. REVENDICATIONS 1. Circuit arithmétique et logique multifonction comportant une section arithmétique et logique modulaire, caractérisé en ce qu'il comprend: (a) un circuit addition- neur (5) destiné à travailler sur le nombre d'entrée et sur un nombre enregistré précédemment, et à produire et à pré- senter en sortie, leur somme, leur combinaison par une fonction logique OU, leur combinaison par une fonction logique ET et leur combinaison par une fonction logique OU-EXCLUSIF; (b) un multiplexeur de sélection d'addition- neur (9) connecté au circuit additionneur de fagon à émet- tre sélectivement l'un des signaux de sortie de l'addition- neur; et (c) des moyens à registres multiples et à sélec- teur (14, 15), connectés au multiplexeur de sélection d'additionneur (9) et à l'additionneur (5) pour enregistrer temporairement au moins un nombre de sortie du multiplexeurde sélection d'additionneur (9) et pour appliquer sélective- ment un nombre de sortie enregistré au circuit addition- neur (5). 2. Circuit arithmétique et logique multifonction selon la revendication 1, caractérisé en ce qu'il comprend en outre un multiplexeur d'entrée (4) connecté au circuit additionneur (5), destiné à émettre sélectivement vers le circuit additionneur (5) le nombre d'entrée ou l'opposé du nombre d'entrée. 3. Circuit arithmétique et logique multifonction selon la revendication 1, caractérisé en ce qu'il comprend en outre un circuit de masque conditionnel (10) connecté au multiplexeur de sélection d'additionneur (9) et aux moyens à registres multiples et à sélecteur (14, 15), pour combiner sélectivement par une fonction logique ET et pour présenter en sortie le signal de sortie du multiplexeur de sélection d'additionneur (9) et un nombre provenant des moyens à registres multiples et à sélecteur (14, 15). 4. Circuit arithmétique et logique multifonction selon la revendication 1, caractérisé en ce que les moyens à registres multiples et à sélecteur comprennent un groupe de registres (14) et un multiplexeur (15). 5. Circuit arithmétique et logique multifonction comportant une section arithmétique et logique modulaire, caractérisé en ce qu'il comprend: (a) un multiplexeur d'entrée (4) destiné à émettre sélectivement un nombre d'en- trée ou l'opposé du nombre d'entrée; (b) un circuit addi- tionneur (5) destiné à travailler sur le nombre d'entrée et sur un nombre enregistré précédemment, et à produire et à présenter en sortie leur somme, leur combinaison logique par une fonction OU, leur combinaison logique par une fonc- tion ET et leur combinaison logique par une fonction OU- EXCLUSIF; (c) un multiplexeur de sélection d'additionneur (9) connecté au circuit additionneur (5) pour émettre sélectivement l'un des signaux de sortie d'additionneur (d) des moyens à registres multiples et à sélecteur (14, 15) connectés au multiplexeur de sélection d'additionneur (9) et à l'additionneur (5), pour enregistrer temporairement au moins un nombre de sortie du multiplexeur de sélection d'additionneur (9) et pour appliquer sélectivement au cir- cuit additionneur (5) un nombre de sortie enregistré; et (e) un circuit de masque conditionnel (10) connecté au mul- tiplexeur de sélection d'additionneur (9) et aux moyens à registres multiples et à sélecteur (14, 15), pour combiner sélectivement par une fonction logique ET et pour émettre le signal de sortie du multiplexeur de sélection d'addi- tionneur (9) et un nombre provenant des moyens à registres multiples et ê sélecteur (14, 15). 6. Circuit arithmétique et logique multifonction selon la revendication 5, caractérisé en ce qu'il comprend en outre un circuit de comparaison de nombre en virgule fixée et de nombre en virgule flottante (7) connecté au circuit additionneur (5), et en ce que le circuit addition- neur génère et émet des signaux représentatifs des signes des deux nombres appliqués à l'entrée du circuit addition- neur (5), du signe de la différence des deux nombres et de l'égalité des deux nombres, et le circuit de comparaison (7) émet sélectivement un signal représentatif de l'égalité des deux nombres, ou un signal indiquant si un nombre est supérieur à l'autre, ou les deux. 7. Circuit arithmétique et logique multifonction selon la revendication 6, caractérisé en ce que le circuit de comparaison (7) indique en outre l'inverse de la fonc- tion de sortie sélectionnée. 8. Circuit arithmétique et logique multifonction selon la revendication 5, caractérisé en ce qu'il comprend en outre un circuit de visibilité (8) connecté au circuit de comparaison (7), dans le but de tester séquentiellement une série de signaux de sortie du circuit de comparaison, et d'indiquer un changement dans le signal de sortie cor- respondant à une comparaison quelconque de la série de com- paraisons, et un changement dans le signal de sortie de toutes les comparaisons. 9. Circuit arithmétique et logique multifonction selon la revendication 8, caractérisé en ce que la partie du circuit de visibilité (8) destinée à effectuer un test et à indiquer un changement du signal de sortie correspon- dant à une comparaison quelconque de la série de comparai- son, comprend une bascule (61). 10. Circuit arithmétique et logique multifonction selon la revendication 8, caractérisé en ce que la partie du circuit de visibilité (8) destinée à effectuer un test et à indiquer un changement dans le signal de sortie de toutes les comparaisons comprend un ensemble de bascules (61), à raison d'une pour chaque comparaison dans la série testée, et les signaux de sortie des bascules sont appli- qués à une porte logique OU (63). 11. Circuit arithmétique et logique multifonction à architecture pipeline, caractérisé en ce qu'il comprend: (a) un étage pipeline d'entrée (3) destiné à recevoir et à enregistrer temporairement un nombre d'entrée et des ordres de commande; (b) une section arithmétique et logique modu- laire comprenant: (1) un circuit additionneur (5) connecté à la section d'entrée (3), de façon à travailler sur le nombre d'entrée et sur un nombre enregistré précédemment, et à générer et à émettre leur somme, leur combinaison par une fonction logique OU, leur combinaison par une fonction logique ET et leur combinaison par une fonction logique OU-EXCLUSIF; (2) un multiplexeur de sélection d'addition- neur (9) connecté au circuit additionneur (5) pour émettre sélectivement l'un des signaux de sortie de l'additionneur; (3) des moyens à registres multiples et à sélecteur (14, 15) connectés au multiplexeur de sélection d'additionneur (9) et à l'additionneur (5), pour enregistrer temporairement au moins un nombre de sortie du multiplexeur de sélection d'additionneur (9), et pour appliquer sélectivement au cir- cuit additionneur (5) un nombre de sortie enregistré; et (c) un étage pipeline de sortie (20) connecté à la section arithmétique et logique modulaire, dans le but de recevoir et d'enregistrer temporairement le signal de sortie de cette section. 12. Circuit arithmétique et logique multifonction selon la revendication 11, caractérisé en ce qu'il comprend en outre un multiplexeur d'entrée (4) connecté entre l'éta- ge d'entrée (3) et le circuit additionneur (5), pour émet- tre sélectivement vers le circuit additionneur (5) le nom- bre d'entrée ou l'opposé du nombre d'entrée. 13. Circuit arithmétique et logique multifonction selon la revendication 11, caractérisé en ce qu'il comprend en outre un circuit de masque conditionnel (10) connecté au multiplexeur de sélection d'additionneur (9) et aux moyens à registres multiples et à sélecteur (14, 15), pour combi- ner sélectivement par une fonction logique ET et pour émet- tre le signal de sortie du multiplexeur de sélection d'addi- tionneur (9) et un nombre provenant des moyens à registres multiples et à sélecteur (14, 15). 14. Circuit arithmétique et logique multifonction selon la revendication 11, caractérisé en ce que les moyens à registres multiples et à sélecteur comprennent un groupe de registres (14) et un multiplexeur (15). 15. Circuit arithmétique et logique multifonction à architecture pipeline, caractérisé en ce qu'il comprend: (a) un étage pipeline d'entrée (3) destiné à recevoir et à enregistrer temporairement un nombre d'entrée et des ordres de commande; (b) une section arithmétique et logique modu- laire comprenant: (1) un circuit additionneur (5) connecté à la section d'entrée, dans le but de travailler sur le nombre d'entrée et sur un nombre enregistré précédemment, et de produire et d'émettre leur somme, leur combinaison par une fonction logique OU, leur combinaison par une fonction logique ET et leur combinaison par une fonction logique OU-EXCLUSIF; (2) un multiplexeur de sélection d'addition- neur (9) connecté au circuit additionneur (5) pour émettre sélectivement l'un des signaux de sortie de l'addition- neur; (3) des moyens à registres multiples et à sélecteur (14, 15), connectés au multiplexeur de sélection d'addi- tionneur (9) et à l'additionneur (5), pour enregistrer tem- porairement au moins un nombre de sortie du multiplexeur de sélection d'additionneur (9) et pour appliquer sélective- ment au circuit additionneur (5) un nombre de sortie enre- gistré; (c) un étage pipeline intermédiaire (13) connecté à la section arithmétique et logique modulaire, pour rece- voir et enregistrer temporairement le signal de sortie de cette section; (d) une section de circuit de décalage (16, 17, 18, 19) connectée à la sortie de l'étage pipeline intermédiaire (13) pour décaler sélectivement le signal de sortie de la section arithmétique et logique; et (e) un étage pipeline de sortie (20) connecté à la section de cir- cuit de décalage (16-19), pour recevoir et enregistrer tem- porairement le signal de sortie de cette section. 16. Circuit arithmétique et logique multifonction selon la revendication 15, caractérisé en ce que la section de circuit de décalage comprend en outre des moyens de sélection de décalage (16) destinés à diriger des bits sélectionnés d'un nombre en virgule flottante vers des entrées sélectionnées d'un circuit de décalage (17). 17. Circuit arithmétique et-logique multifonction selon la revendication 16, caractérisé en ce que la section de circuit de décalage (16-19) comprend en outre: (a) un registre d'indicateur (18) connecté au circuit de décalage (17) pour combiner de façon cumulative par-une fonction logique OU le signal de sortie du circuit de décalage (17); et (b) un multiplexeur de sortie (19) connecté au circuit de décalage et au registre d'indicateur (18) pour sélectionner et émettre l'un de leurs signaux de sortie. 18. Circuit arithmétique et logique multifonction selon la revendication 15, comprenant en outre un circuit de conversion numérique destiné à convertir des nombres en vir- gule flottante en nombres en virgule fixée, caractérisé en ce qu'il comprend: (a) un circuit de soustraction (32) con- necté aux bits d'exposant d'un nombre en virgule flottante d'entrée, et à un signal d'entrée de cadrage sélectionné, pour déterminer la différence entre l'exposant et le signal d'entrée de cadrage; et (b) un circuit de conversion en complément à deux conditionnel (33), connecté à la sortie du circuit de soustraction (32) et à l'étage pipeline intermé- diaire (13), pour convertir une différence négative sous une forme en complément à deux, pour produire ainsi un code de décalage; et en ce que (c) le code de décalage est appliqué au circuit de décalage (17), pour commander la direction et la valeur du décalage du nombre en virgule flottante d'en- trée, pour produire ainsi le nombre en virgule fixée désiré. 19. Circuit arithmétique et logique multifonction selon la revendication 15, comprenant en outre un circuit de conversion numérique destiné à convertir des nombres en virgule fixée en nombres en virgule flottante, caractérisé en ce qu'il comprend: (a) un circuit codeur à priorité (30), connecté à la sortie du circuit additionneur (5) et à l'étage pipeline intermédiaire (13), pour déterminer le nombre de zéros en tête dans un nombre en virgule fixée d'entrée, pour produire ainsi un code de décalage; et (b) un circuit de soustraction (31) connecté au code de décalage et à un signal d'entrée de cadrage sélectionné, pour déter- miner la différence entre le code de décalage et le signal d'entrée de cadrage, cette différence constituant un expo- sant pour le nombre converti; et en ce que (c) le code de décalage est appliqué au circuit de décalage (17), pour commander la direction et la valeur du décalage du nombre en virgule fixée d'entrée, et l'exposant généré et le nombre d'entrée décalé sont combinés pour former le nombre en vir- gule flottante désiré. 20. Circuit arithmétique et logique multifonction à architecture pipeline, caractérisé en ce qu'il comprend: (a) un étage pipeline d'entrée (3) destiné à recevoir et à enregistrer temporairement un nombre d'entrée et des ordres de commande; (b) une section arithmétique et logique modu- laire comprenant: (1) un multiplexeur d'entrée (4) connecté à l'étage d'entrée (3), pour émettre sélectivement le nombre d'entrée ou l'opposé du nombre d'entrée; (2) un circuit additionneur (5) connecté au multiplexeur d'entrée (4), pour travailler sur le nombre d'entrée et sur un nombre enregis- tré précédemment, et pour produire et émettre leur somme, leur combinaison par une fonction logique OU, leur combinai- son par une fonction logique ET et leur combinaison par une fonction logique OU-EXCLUSIF; (3) un multiplexeur de sélection d'additionneur (9) connecté au circuit addition- neur (5) pour émettre sélectivement l'un des signaux de sor- tie de l'additionneur; (4) des moyens à registres multiples et à sélecteur (14, 15) connectés au multiplexeur de sélec- tion d'additionneur (9) et à l'additionneur (5), pour enre- gistrer temporairement au moins un nombre de sortie du mul- tiplexeur de sélection d'additionneur (9), et.pour appliquer sélectivement au circuit additionneur (5) un nombre de sor- tie enregistré; (5) un circuit de masque conditionnel (10) connecté au multiplexeur de sélection d'additionneur (9) et aux moyens à registres multiples et à sélecteur (14, 15), pour combiner sélectivement par une fonction logique ET et pour émettre le signal de sortie du multiplexeur de sélec- tion d'additionneur (9) et un nombre provenant des moyens à registres multiples et à sélecteur (14, 15); (c) un étage pipeli:ee-intermédiaire (13) connecté à la section arithméti- que et logique modulaire, pour recevoir et enregistrer tem- porairement le signal de sortie de cette section; (d) une section de circuit de décalage (16, 17, 18, 19) connectée à la sortie de l'étage pipeline intermédiaire (13), pour déca- ler sélectivement le signal de sortie de la section arithmé- tique et logique, comprenant: (1) des moyens de sélection de décalage (16) destinés à diriger des bits sélectionnés d'un nombre en virgule flottante vers des entrées sélection- nées d'un circuit de décalage (17); (2) un registre d'indi- cateur (18) connecté au circuit de décalage (17) pour combi- ner de fagon cumulative par une fonction logique OU le signal de sortie du circuit de décalage (17); et (3) un multiplexeur de sortie (19) connecté au circuit de décalage (17) et au registre d'indicateur (18) pour sélectionner et émettre l'un de leurs signaux de sortie; et (e) un étage pipeline de sortie (20) connecté à la section de circuit de décalage (16-19) pour recevoir et enregistrer temporairement le signal de sortie de cette section. 21. Circuit arithmétique et logique multifonction selon la revendication 20, caractérisé en ce qu'il comprend en outre un circuit de comparaison de nombres en virgule fixée et de nombres en virgule flottante (7) connecté au circuit additionneur (5), et en ce que le circuit addition- neur (5) génère et émet des signaux représentatifs des signes de deux nombres introduits dans le circuit addition- neur (5), du signe de la différence des deux nombres, et de l'égalité des deux nombres, et le circuit de comparaison (7) émet sélectivement un signal représentatif de l'égalité des deux nombres ou du fait qu'un nombre est supérieur à l'autre nombre, ou les deux. 22. Circuit arithmétique et logique multifonction selon la revendication 21, caractérisé en ce que le circuit de comparaison (7) indique en outre l'inverse de la fonction de sortie sélectionnée. 23. Circuit arithmétique et logique multifonction selon la revendication 20, caractérisé en ce qu'il comprend en outre un circuit de visibilité (8) connecté au circuit de comparaison (7), pour tester séquentiellement une série de signaux de sortie du circuit de comparaison, et pour indiquer un changement dans un signal de sortie correspon- dant à une comparaison quelconque de la série de comparai- sons, et un changement dans le signal de sortie de toutes les comparaisons. 24. Circuit arithmétique et logique multifonction selon la revendication 23, caractérisé en ce que la partie du circuit de visibilité (8) destinée à effectuer un test et à indiquer un changement dans le signal de sortie cor- respondant à une comparaison quelconque de la série de com- paraisons, comprend une bascule (61). 25. Circuit arithmétique et logique multifonction selon la revendication 23, caractérisé en ce que la partie du circuit de visibilité (8) destinée à effectuer un test et à indiquer un changement dans le signal de sortie de toutes les comparaisons comprend un ensemble de bascules (61), à raison d'une pour chaque comparaison dans la série testée, et les signaux de sortie des bascules sont appliqués à une porte logique OU (63). 26. Circuit arithmétique et logique multifonction selon la revendication 20, comprenant en outre un circuit de conversion numérique destiné à convertir des nombres en virgule flottante en nombres en virgule fixée, caractérisé en ce qu'il comprend: (a) un circuit de soustraction (32) connecté aux bits d'exposant d'un nombre en virgule flot- tante d'entrée, et à un signal d'entrée de cadrage sélec- tionné, pour déterminer la différence entre l'exposant et le signal d'entrée de cadrage; et (b) un circuit de con- version en complément à deux conditionnel (33), connecté à la sortie du circuit de soustraction (32) et à l'étage pipe- line intermédiaire (13), pour convertir une différence néga- tive sous une forme en complément à deux, pour produire ainsi un code de décalage; et en ce que (c) le code de décalage est appliqué au circuit de décalage (17), pour com- mander la direction et la valeur du décalage du nombre en virgule flottante d'entrée, pour produire ainsi le nombre en virgule fixée désiré. 27. Circuit arithmétique et logique multifonction selon la revendication 20, comprenant en outre un circuit de conversion numérique destiné à convertir des nombres en virgule fixée en nombres en virgule flottante, caractérisé en ce qu'il comprend: (a) un circuit codeur à priorité (30), connecté à la sortie du circuit additionneur (5) et à l'étage pipeline intermédiaire (13), pour déterminer le nombre de zéros en tête dans un nombre en virgule fixée d'entrée, pour produire ainsi un code de décalage; et (b) un circuit de soustraction (31) connecté au code de décalage et à un signal d'entrée de cadrage sélectionné, pour déter- miner la différence entre le code de décalage et le signal d'entrée de cadrage, cette différence constituant un expo- sant pour le nombre converti; et en ce que (c) le code de décalage est appliqué au circuit de décalage (17), pour commander la direction et la valeur du décalage du nombre en virgule fixée d'entrée, et l'exposant généré et le nombre d'entrée décalé sont combinés dans le multiplexeur de sor- tie (34) pour former le nombre en virgule flottante désiré.