FR 2593007 A1 19870717 FR 8600305 A 19860110 Circuit de quantification acyclique à vitesse de fonctionnement élevée La présente invention concerne d'une manière générale un circuit pour quantifier un signal de tension entrant dans des intervalles de tension consécutifs, en vue de convertir le signal entrant en un signal numérique. En particulier, le signal entrant est un signal analogique à basse fréquence tel qu'un signal téléphonique, destiné à être multiplexé temporellement dans un équipement de multiplexage de voies téléphoniques. Actuellement, dans un équipement de multiplexage de voies téléphoniques, les fonctions d'échantillonnage, de quantification et de codage réalisant une conversion analogique-numérique sont accomplies par un codeur recevant typiquement 30 signaux téléphoniques analogiques. Apres échantillonnage cyclique des signaux analogiques, les échantillons des signaux sont transmis en série à un circuit de comparaison de tension bouclé à travers une logique de codage et un générateur de tensions de référence. Pour chaque échantillon de tension V et selon un cycle fixe et incompressible ayant une durée de 3,9 ps et décomposée en huit intervalles de temps élémentaires 01 à 08 de 0,487 pjis chacun, le codeur détermine l'octet de quantification S.ABC.WXYZ, selon le processus suivant. a) Détermination du bit de signe S. Pendant les quatre premiers intervalles de temps élémentaires 01 à E4, le signal est comparé à "0" volt ce qui conduit à définir le bit de signe S, tel que S = 1 si V > 0 et S = 0 si V Vmax/8, o Vmax est la tension crête maximale de quantification. b) Détermination des trois bits ABC correspondant à un segment de quantification, de largeur Vmax/8 lorsque la loi de quantification est uniforme, pendant les intervalles de temps élémentaires 05 et 06. Cette détermination se fait par des "pesées" -2 successives qui situent l'échantillon à coder entre deux tensions consécutives, parmi huit tensions de référence préfixées. c) Détermination des quatre derniers bits WXYZ correspondant à la position d'un échelon de quantification WXYZ parmi 16 valeurs dans le segment ABC. Les intervalles 07 et 08 sont utilisés pour situer l'amplitude de l'échantillon à coder par rapport au 16 échelons qui sont "cadrés" dans le segment ABC défini précédemment en appliquant au circuit de comparaison des tensions de référence mémorisées qui délimitent le segment ABC repéré précédemment. Pendant toute la durée du cycle de 3,9 ps, l'échantillon est mémorisé par une mémoire analogique sous la forme d'un condensateur de 1 nF placé entre un amplificateur adapteur d'impédance et un amplificateur séparateur, la mémoire ayant un cycle d'écriture, lectures, effacement qui s'inscrit dans les 3,9 ps du cycle du codeur. La logique de codage opère donc séquentiellement et, dans le matériel de nouvelle génération, est réalisée au moyen d'un Z0 microprocesseur. Dans ces conditions, la durée de conversion d'un échantillon de tension en un octet est relativement longue et ne peut être inférieure à quelques microsecondes. Cette vitesse de fonctionnement du codeur relativement lente limite ainsi le nombre de signaux téléphoniques que peut traiter le codeur. Pour ces raisons, en pratique, un tel codeur traite trente voies téléphoniques en vue de constituer un multiplex de trente-deux voies à 2048 kbit/s, deux voies convoyant un octet de verrouillage de trame et un octet de signalisation. La présente invention vise à fournir un circuit de quantification acyclique, c'est-à-dire indépendant d'une quelconque fréquence d'horloge et permettant une quantification continue et instantanée, et non séquentielle comme selon la technique antérieure, et offrant une vitesse de fonctionnement élevée, c'est-à-dire uniquement limitée par des temps de propagation à travers quelques composants électroniques discrets en vue d'utiliser le circuit de quantification pour un nombre élevé de voies basse fréquence. -3 - Selon l'invention, un circuit de quantification d'un signal de tension entrant dans des premiers intervalles de tension consécutifs, est caractérisé en ce qu'il comprend des premières cellules pour respectivement détecter une tension instantanée du signal entrant dans les premiers intervalles, une détection par l'une des cellules étant signalée par un état logique prédéterminé à une borne de sortie de ladite cellule et par l'autre état logique à des bornes de sortie des autres cellules lorsque la tension instantanée est comprise dans le premier intervalle associé à ladite cellule. Plus précisément, chacune des premières cellules à l'exception de celle détectant une tension instantanée dans le premier intervalle ayant les plus petites limites, comprend des moyens de division de tension pour détecter une tension instantanée supérieure à une tension limite inférieure du premier intervalle respectif, et des moyens de signalisation actives par les moyens de division de tension pour mettre à l'état prédéterminé la borne de sortie de la cellule lorsque la tension instantanée est comprise dans le premier intervalle respectif, et bloqués par au moins la cellule suivante associée au premier intervalle immédiatement supérieur pour mettre audit autre état logique la borne de sortie de la cellule lorsque la tension instantanée excède une tension limite supérieure du premier intervalle respectif. Dans ces conditions les sorties du circuit de quantification signalent d'une manière continue les niveaux de quantification de la tension instantanée du signal analogique de tension. Un mot constitué par les états des bornes de sortie des cellules et donc n'ayant qu'un bit à l'état prédéterminé peut être prélevé périodiquement' à une fréquence d'échantillonnage, afin de le transcoder au moyen d'une mémoire morte, par exemple en un octet afin d'obtenir en sortie un signal numérique MIC conventionnel. La fréquence d'échantillonnage n'est donc pas tributaire d'une quelconque fréquence de cycle d'une logique de codage, et peut être supérieure au MHz. Ceci permet d'utiliser un seul circuit de quantification selon l'invention pour quantifier un très grand nombre de voies téléphoniques, de l'ordre de plusieurs centaines, -4 - et donc d'obtenir directement un multiplex de voies d'ordre hiérarchique très élevé sans multiplexeurs intermédiaires. Selon d'autres caractéristiques de l'invention, les moyens de division de tension et les moyens de signalisation dans une cellule ne sont constituées que par des composants électroniques classiques ce qui réduit considérablement le coft d'un dispositif de conversion analogiquenumérique incluant un circuit de quantification selon l'invention. En effet, les moyens de division de tension dans une cellule peuvent comprendre une première diode, une seconde diode, un transistor, une première résistance ayant une première borne reliée à la cathode de la première diode et à l'émetteur du transistor et une seconde borne reliée à la cathode de la seconde diode, à la base du transistor et à l'anode de la première diode dans la cellule suivante associée au premier intervalle immédiatement supérieur, et une seconde résistance ayant une première borne reliée à l'anode de la seconde diode et à une seconde borne de la seconde résistance dans la cellule suivante et portée à une tension sensiblement égale à une limite inférieure du premier intervalle respectif; les moyens de signalisation dans la cellule peuvent comprendre une porte ET ayant une première entrée reliée à une sortie de commande des moyens de division de tension et une sortie constituée par ladite borne de sortie de la cellule, une première diode ayant une anode reliée à une seconde entrée de la porte ET à travers un inverseur et à une cathode de la première diode dans les moyens de signalisation de la cellule suivante associée au premier intervalle immédiatement supérieur, et une seconde anode ayant une anode reliée à la borne de sortie de la cellule et une cathode reliée à celle de la première diode. La première cellule associée à l'intervalle ayant les plus petites limites ne comprend qu'un inverseur interconnecté entre la borne de sortie de la cellule et les cathodes des première et seconde diodes dans les moyens de signalisation dans la cellule suivante. Les moyens de signalisation dans la première cellule associée à l'intervalle ayant les plus grandes limites ne comprend qu'une première diode interconnectée entre la sortie de commande des moyens de division de tension respectif et la borne de sortie de la 259300? -5 - cellule d'une part, et l'anode de la première diode dans-les moyens de signalisation de la cellule précédente. Selon une caractéristique de l'invention destinée à affiner la quantification selon une loi de quantification connue ayant typiquement I. J = 16.16 = 256 niveaux, le circuit de quantification comprend un premier quantificateur incluant lesdites premières cellules pour quantifier le signal entrant dans les premiers intervalles, et un second quantificateur incluant des secondes cellules analogues aux premières cellules et des moyens de sélection de tension pour appliquer auxdites secondes cellules les tensions limites du premier intervalle associé à une première cellule détectant ayant une borne de sortie audit état logique prédéterminé afin que lesdites secondes cellules détectent respectivement une tension instantanée du signal entrant dans des seconds intervalles de tension consécutifs partageant le premier intervalle associé à la première cellule détectant. D'autres avantages et caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante de plusieurs réalisations de l'invention en référence aux dessins annexés correspondants dans lesquels: - la Fig.1 est un bloc diagramme du circuit de quantification selon l'invention; - la Fig.2 montre en détail un premier quantificateur inclus dans le circuit de quantification, pour quantifier un signal de tension dans des premiers intervalles de quantification; - la Fig.3 montre en détail un second quantificateur inclus dans le circuit de quantification pour quantifier chacun des premiers intervalles de quantification par des seconds intervalles de quantification; - la Fig.4 est un bloc-diagramme schématique d'un premier dispositif incluant le circuit de quantification pour convertir un signal analogique en un signal numérique à 2 paires d'octets; - la Fig.5 est un bloc-diagramme schématique d'un second dispositif incluant le circuit de quantification pour convertir un signal analogique en un signal numérique en code MIC; et - la Fig.6 est un bloc- diagramme schématique d'un troisième dispositif incluant le circuit de quantification pour convertir 259300? - 6 - plusieurs signaux analogiques reçus en parallèle en des signaux numériques. En référence à la Fig.l, un circuit de quantification 1 selon l'invention quantifie instantanément un signal entrant de tension dans I. J=16.16=256 intervalles de quantification successifs. Le signal entrant est d'une manière générale un signal analogique qui peut être un signal de modulation en amplitude, en fréquence ou en phase ou, le cas échéant, un signal numérique. Le circuit de quantification 1 est partagé en deux quantificateurs QUA et qua par un transformateur différentiel d'entrée TD. Le signal entrant de tension à quantifier est appliqué à deux bornes d'un double enroulement primaire EP+ep du transformateur TD et est reproduit et polarisé positivement aux bornes de deux demi-enroulements secondaires ES et es du transformateur. Chacun des demi-enroulements secondaires ES, es a une borne reliée à un potentiomètre PT, pt portée à une tension positive convenable VMOY. Les autres bornes des demi-enroulements secondaires ES et es constituent des bornes d'entrée BE, be des quantificateurs QUA et qua respectivement. Le premier quantificateur QUA montré en détail à la Fig.2 est destiné à quantifier le signal entrant dans I-2=14 intervalles de quantification de tension VS2-VS1 à VS _-VS_2 d'une plage de 2 1 Ii I-2 quantification associés à I-2 cellules de quantification C1 à CI-2=C14. Le quantificateur QUA comprend également une première Z5 cellule C0 et une dernière cellule Ci l=C15 pour indiquer une tension instantanée du signal entrant inférieure à VS1 et supérieure à VSI_1 respectivement. Toutes les cellules sont identiques à l'exception de la première C0 et de la dernière CI_1. Chacune des cellules Ci de rangs i compris entre 1 et I-2 contient un circuit de détection CDi pour détecter une tension entrante supérieure à une tension limite inférieure VSi dans un intervalle de quantification respectif VSi à VSi+l1 et un circuit de signalisation CSi pour signaler par un état logique "1" à une borne de sortie BSi une tension entrante comprise dans cet intervalle de quantification. La première cellule C0 ne comprend qu'un circuit de signalisation CS0 constitué par un simple inverseur IN0. La dernière cellule C 1 contient un circuit de détection CD 1 2593007? - 7 - analogue à ceux C àCD1 CDI2 dans les cellules C1 à CI_2, et un circuit de signalisation CSi1 ne comprenant qu'une diode D3I1. Le circuit de détection CD. dans la cellule C comprend une première diode d'entrée Dli, un transistor bipolaire PNP TRi ayant un collecteur relié à la terre à travers une résistance R3i, une résistance de polarisation de transistor RI. interconnectée entre d'une part, une cathode de la diode DlI. reliée à un émetteur du :1 transistor TRi et d'autre part, une base du transistor TRi formant une sortie de tension S. de la cellule C. et une entree de la 1- i - cellule suivante Ci+l reliée à une anode de la diode Dli+1 - sauf pour la dernière cellule Ci_1 -, une seconde diode D2i ayant une cathode reliée à la sortie Si, et une seconde résistance R2i ayant une première borne reliée à l'anode de la diode D2. et une seconde i borne reliée à l'anode de la diode D2i_1 dans la cellule précédente -15 Ci_1 - sauf pour la cellule C1 -. La borne d'entrée BE du quantificateur QUA est reliée à une anode de la diode Dl1 dans la seconde cellule C1, la tension entrante à quantifier, polarisée par la tension VMOY, étant appliquée à cette borne BE. En l'absence de signal entrant, la tension à la borne BE est réglée à la tension de polarisation VMOY, qui est égale à la tension moyenne du signal entrant notamment lorsque la loi de quantification est linéaire, et qui, d'une manière générale, est comprise entre l'amplitude maximale VM correspondant à une crête positive du signal entrant, et une amplitude minimale V correspondant à une crête négative du signal entrant. Les deux valeurs Vm et VM constituent des limites en tension positive de l'amplitude crête à crête du signal entrant et définissent la plage de référence de quantification du quantificateur QUA. La valeur de la tension VS1 = V est appliquée à la borne S1 à travers la diode D21 par une borne de référence T1 dans la première cellule C1 commune aux résistances R21 et R22 et à l'anode de la diode D21, et est réglée par une première résistance ajustable RA1, telle que potentiomètre, en série avec la résistance R21 et reliée à la terre. La valeur de la tension VM est appliquée à la borne S 1 à travers la diode D2i_1 par une borne de référence TII dans la dernière cellule C 1=C15 commune à la résistance R2 1 et l'anode de la diode D2 1-' et est réglée par une seconde résistance 8 - ajustable RA2, telle que potentiomètre, interconnectée entre une borne TI_1 et la borne d'alimentation V+. Ainsi les résistances R21 à R2I_1 en série avec les résistances ajustables RAI et RA2 réalisent une division de la différence de tensions VTI_1-VT1 en I-2 premiers intervalles de quantification adjacents VT2-VT1, VT3-VT2,... VTi-VTii, VTi+i-VTi,... VT_1-VTi_2, o les tensions VT1 à VT 1 sont des tensions de référence ou dites de décision, appelées niveaux de quantification, respectivement appliquées aux bornes T1 à T l=T15 des résistances R21 à R2 1 reliées aux anodes des diodes respectives D21 à D2I1 Les résistances Ri1 à RI i1 sont respectivement égales aux résistances R21 à R2I_1 ce qui permet de reporter les divisions de tension précédentes aux bornes S1 à SI11, aux tensions de conduction négligeables des diodes D21 à D2 1 près. On considérera dans la suite que les niveaux de décision sont tels que VT1 = VS1 à VTià 1 = VSI_1. Les résistances RI1 à RI i1, R21 à R2 i1 ont des valeurs ohmiques qui peuvent être égales afin de réaliser une quantification uniforme avec un pas de quantification constant égal à la largeur de chaque intervalle VT2-VT1 à VT i-VT i2' ou bien peuvent être différentes selon une loi de quantification non uniforme déduite d'une fonction logarithmique par exemple, ou correspondant à une courbe de compression de niveaux de quantification habituellement utilisée en modulation par impulsions codées du type MIC. La tension entrante appliquée à la borne BE est égale à la somme algébrique de la tension instantanée du signal entrant et de la tension de polarisation VMOY qui fixe la valeur médiane moyenne de la plage de quantification, correspondant à la tension VSI/2 = VS8 dans la cellule CI/2=C8, ou à la tension VS(I+1)/2-VS(11)/2 lorsque I est impair, pour une quantification uniforme. La tension entrante à un instant donné est située ainsi entre deux niveaux de quantification successifs, par exemple VSi et VSi+1 déterminés aux bornes de sortie Si et Si+1 des cellules Ci et Ci+1 et, comme déjà dit, considérés pratiquement égales aux tensions de référence VTi et VTi+1. Dans ce cas, la diode D1i dans la cellule Ci est passante puisque la tension entrante est supérieure à VTi, et les diodes Dli+1 et D2i+! dans la cellule suivante sont bloquées puisque la - 9 tension entrante est inférieure à VTi+l. Ainsi toutes les autres diodes Dl i+l à Dl I_ et les transistors TRi+1 à TRI_1 dans les cellules de rang supérieur à i sont bloqués, la tension entrante étant inférieure aux tensions de référence VTi+1 à VTI1- Par contre, les diodes Dl à Dli de rang inférieur ou égal à i sont débloquées et les transistors TR1 à TRi dans les cellules C1 à Ci sont conducteurs. Dans chacune des cellules C1 à CI_2, le circuit de signalisation CS1 à CSI_2 comprend une porte ET P1 à PI-2 ayant une première entrée reliée à une sortie de commande du circuit de détection CD1 à CDI_2 constituée par le collecteur du transistor TR1 à TRI2, une seconde entrée reliée à une anode d'une troisième diode D31 à D3I_2 dans la cellule C1 à CI_2 et à une cathode de la diode D32 à D3i1 dans la cellule suivante C2 à CI-1 à travers un inverseur IN1 à INi2, et une sortie constituant la borne de sortie de signalisation BS1 à BS i2 de la cellule C1 à CI_ 2 reliée à une anode d'une quatrième diode D41 à D4Ià 2 ayant une cathode reliée à celle de la diode D31 à D3 i2. Le circuit de signalisation CSI_1 dans la dernière cellule Ci_ ne comprend que la diode D3I_1 ayant une anode reliée à la borne BS 1 et au collecteur du transistor TR 1À- Lorsque la tension entrante est comprise entre VTi et VTi+1 et sature le transistor TRi de la cellule Ci, la porte ET Pi est ouverte, puisque la seconde entrée de la porte Pi est à l'état Z5 logique "1" du fait que ies diodes D3i+1 à D3i_1 dans les cellules suivantes sont bloquées par les transistors TRi+1 à TRI_1 non conducteurs. La borne de sortie BSi est à l'état "1" et rend passante la quatrième diode D4i qui impose un état "1" aux entrées des inverseurs IN0 à INi_1 et donc un état "0" aux secondes entrées de toutes les portes P1 à Pi-1 dans les cellules de rang inférieur. Ainsi, bien que les transistors TR1 à TRi_1 soient conducteurs, les portes P1 à Pi-1 sont fermées. Il en résulte que toutes les bornes de sortie BS à BSi_1 et BSi+ à BS_1 du quantificateur QUA sont à - i i-i i+1 I-i l'état "0" et, seule, la borne BSi est à l'état "1" pour signaler une tension instantanée entrante comprise dans l'intervalle de quantification VTi à VTi+1. - 10 - Lorsque la tension entrante est supérieure à VTI1, la borne BSI_1 est à l'état "1" pour signaler un dépassement de la valeur maximale VM-VTi1', c'est-à-dire une tension instantanée comprise entre VMet V+. Lorsque la tension entrante est inférieure à Vm=VT1, la borne BS0 reliée aux cathodes des diodes D31 et D41 à travers l'inverseur IN0 est à l'état "1" et signale un dépassement vers le bas de la valeur crête négative Vm=VT1, c'est-à-dire une tension instantanée comprise entre O Volt et V. m On notera que le quantificateur QUA, ou plus généralement, le circuit de quantification 1 produit une quantification du signal entrant quasiinstantanée au déphasage près, et de manière continue, et est totalement indépendant d'une fréquence d'horloge. Une horloge intervient, comme on le verra dans la suite, uniquement au cours d'une opération d'échantillonnage consistant à lire les états des bornes de sortie du circuit de quantification et B détecter un état "1" sur l'une des sorties BS0 à BSI_1 et sur l'une des sorties de l'autre quantificateur qua pendant une période d'échantillonnage Te- Le second quantificateur qua est destiné à affiner la ZO quantification du signal entrant dans chacun des premiers intervalles de tension VTI_1. Comme montré à la Fig.3, le quantificateur qua selon la réalisation illustrée contient un réseau de J secondes cellules cO, c1 à cJ_2 et cJ_1 respectivement identiques aux premières cellules C0, C1 à Ci2 CI_1 Le nombre J de cellules de quantification dans le quantificateur qua peut être égal à celui I dans le quantificateur QUA, comme dans la réalisation préférée pour laquelle I=J=16, ou peut être différent de celui-ci. Dans chaque cellule c. montrée à J la Fig.3, des composants, tels que diodes dl. et d2., résistances J J rlj, r2 et r3j et transistor tr., dans un circuit de détection de jj J tension cdi, et des composants, tels que diodes d3. et d4., porte 0 J ET à deux entrées pj et inverseur in. dans un circuit de J signalisation csj, et des bornes be, t;, s. et bs., sont respectivement désignés par des lettres minuscules correspondant aux lettres majuscules désignant des composants et bornes analogues pour une cellule Ci dans la Fig.2. Ainsi, la borne be du second demi-enroulement secondaire es du transformateur différentiel TD 2593007? - 11 - constitue une borne d'entrée du quantificateur qua reliée à l'anode dl1 dans la première cellule c1, et le quantificateur qua offre J=16 bornes de sortie bs0 à bsJ_1 respectivement reliées à la sortie de l'inverseur in0 dans la cellule cO, aux sorties des portes ET P1 à PJ-2 dans les cellules c1 à CJ_ 2 et à l'anode de la diode d3J_1 et au collecteur du transistor trj 1 inclus dans la dernière cellule cJ_1 Des tensions de référence vt1 et vtJ_1 aux bornes t1 et tJ_1 des cellules c1 et cJ_1 sont fixées en fonction des limites de l'un des premiers intervalles de quantification correspondant à la tension instantanée du signal entrant et marqué par l'état "1" à l'une des bornes de sortie BS0 à BSJ_1 au moyen de deux réseaux de diodes et résistances. L'un, RDR1, de ces réseaux, correspondant à la résistance RAi dans le quantificateur QUA, fixant des tensions limites inférieures assignées aux cellules c1 à cj_!, est. composé d'une résistance ajustable ral, telle que potentiomètre, ayant une première borne reliée à la résistance r21 dans la première cellule c1, de résistances R40 à R4I_1 reliées en série à partir d'une seconde borne de la résistance ral, de diodes D50 à D5I_1, et zo d'inverseurs IN10 à IN1i1 interconnectés respectivement entre les bornes de sortie BS0 à BS 11 du quantificateur QUA et des cathodes des diodes D50 à D5I1. L'une des bornes de la résistance R40 est reliée à la seconde borne de la résistance ral. Des anodes des diodes D50 à DSI_1 sont respectivement reliées à des bornes communes aux résistances R40 et R41 à R4i_2 et R4I_1, et une autre borne de la résistance R4I_1 Le second réseau de diodes et résistances RDR2, correspondant à la résistance RA2 dans le quantificateur QUA, fixant des tensions limites supérieures assignées aux cellules c1 à cJ_1 comprend une résistance ajustable ra2, telle que potentiomètre, ayant une première borne reliée à la borne tJ-1 de la cellule cJ_1, des résistances R5I_1 à R50 reliées en série à partir d'une seconde borne de la résistance ra2, et des diodes D6i1 à D60 ayant des anodes reliées respectivement aux bornes BSI 1 à BS0 du quantificateur QUA et des cathodes reliées respectivement à des bornes communes aux résistances R5I_1 et R5I_2 à R51 et R50 et à une autre borne de la résistance R50. La seconde - 12 - borne de la résistance ajustable ra2 est reliée à la résistance P5I-1À Les résistances R40 à R4I_1 et R50 à R5I_1 ont des valeurs ohmiques permettant de reporter les tensions limites VT0, VT1 à VTI_1 et VTI des intervalles de quantification du quantificateur QUA dans le second quantificateur qua, VT0 et VTI désignant des tensions de référence de premier et dernier intervalles de quantification VT0 à VT1 et VTi1 à VTI de la plage de quantification, en pratique respectivement égales à O Volt et V+. On suppose dans la suite, que la quantification est uniforme dans les quantificateurs QUA et qua, et que PQ=VTI/I désigne un premier pas de quantification égal à la largeur des premiers intervalles de quantification et pq désigne un second pas de quantification dans le second quantificateur qua partageant chaque premier intervalle VT1-VT0 à VTI-VTI_1 en J=16 seconds intervalles de quantification de largeur pq. On suppose également que la plage de quantification est comprise entre VT 0=0 volt et VTI=5 volts, et que VTI = 5 volts désigne également la tension à l'une des bornes de sortie BS0 à BSI_1 à l'état "1". Les pas PQ et pq sont donc égaux à VTI/I = 5/16a0,312 V et à VTi1/I/J = 312/16-19 mV. Par exemple, lorsque la tension instantanée du signal entrant aux bornes BE et be est comprise entre VT et VTi+1, la borne de i il sortie BS de la cellule Ci est à l'état "1". Dans le second réseau de diodes et résistances RDR2, seule la diode D6i est passante et permet d'appliquer à travers les résistances R5i à R5I_1 et ra2, une tension à la borne tj1 égale à vtjii = VTi+l-pq = (VTI/I)(i+1) - pq. A l'autre extrémité du quantificateur qua, dans le premier réseau de diodes et résistances RDR1, l'inverseur INli met à la terre la cathode de la diode D5i, et, à travers les résistances ral et R40 à R4i, fixe une tension à la borne t1 égale à vtli = VTi+pq = (VTI/I)i + pq. Dans les deux réseaux, les autres diodes D60 D6i1, D6i+1 à D6I_1 D0 à D5i_1 et D5i+ à D5i1 sont bloquées et isolent les bornes de sortie BS0 à BSi_1 et BSi+1 à BSI_1 par rapport au réseau de cellules c0 a cJ_1 dans le quantificateur qua. Les cellules c0 à cJ_1 quantifient ainsi le signal entrant dans des intervalles (vtoi, vt, i) à (vtjli, vtJi) ayant une largeur pq, les tensions vt0,i et vtji étant - 13 - égales à VTi et VTi+1 respectivement, et les tensions vtl, i, vt2,i... vtji... Vtjl, i étant respectivement portées aux bornes t1 à tJ-1* Dans ce cas, l'une des sorties bs., avec j J compris entre 0 et J, est à l'état "1" pour indiquer une tension instantanée du signal entrant comprise dans le second intervalle correspondant (vtj,i, vtj+l i) Bien entendu, des valeurs limites de premiers et seconds intervalles peuvent être choisiesdifférentes de celles selon l'exemple ci-dessus. Les tensions VT1 et VTI_1 sont ajustées en réglant les résistances RA1, RA2, ral et ra2, le pas PQ ou, les tensions limites des premiers intervalles de quantification en sélectionnant les valeurs ohmiques des résistances Ri1 à RI i1' R21 à R2I-1, R40 à R4I-1 et R50 à R5i_1, et le pas pq ou les tensions limites des seconds intervalles de quantification en sélectionnant les valeurs ohmiques des résistances rl1 à rlJà 1 et r21 à r2J_1 En outre, la valeur médiane de la plage de quantification est ajustée en réglant les résistances PT et pt. Ainsi à un instant donné, une quantification de la tension instantanée du signal entrant est marquée par deux bornes de sortie BSi et bsj à l'état "1", parmi I.J=256 niveaux de quantification possible. Comme déjà dit, les nombres I et J de cellules dans les quantificateurs QUA et qua peuvent être différents. De même, par le choix des résistances RI1 à RIà_1, R21 à R2I, R40 à et R5 0 à R5I11, et des résistances rl1 à rlJà 1 et r21 à r2J_1 les lois de quantification dans les quantificateurs peuvent être différentes. En outre, bien que les figures illustrent une réalisation comprenant deux étages quantificateurs QUA et qua, l'invention concerne également des circuits de quantification comprenant X+1 étages quantificateurs QUA, qua1, qua2,...quaX en cascade, les étages qua1 à quaX étant analogues au quantificateur qua, et les entrées des réseaux à diodes et résistances, tels que les réseaux RDR1 et RDR2, dans chaque étage qua x+1 o 1 aux sorties, telles que les sorties bsj, de l'étage précédent quax. De cette manière, on peut soit augmenter indéfiniment le nombre des niveaux quantifiés en portant ce nombre à AX+ o A désigne un nombre d'intervalles de quantification par chaque étage et X+1 un nombre d'étages assemblés; soit dans le cas particulier - 14 - d'un circuit de quantification offrant 2 intervalles de quantification par étage et comportant X+1 = 8 étages quantificateurs en cascade, on obtient ainsi directement à partir de bornes de sortie BS bsl... bsX des étages, un mot d'un octet, ou plus, caractérisant le signal quantifié. Lorsqu'un signal sinusoïdal entrant est appliqué au transformateur d'entrée TD du circuit de quantification 1, le temps pendant lequel une cellule Ci est activée dépend de la vitesse de variation de la tension V du signal, soit dV/dt. Compte tenu du rapport des tensions limites relatives aux cellules C et c, le i J temps d'activation de la cellule Ci est systématiquement J = 16 fois plus grand que celui de la cellule cj. Ainsi, pour un signal entrant donné et une quantification linéaire, c'est- à-dire proportionnelle à la tension, les valeurs de tension extrêmes du signal ou crêtes sont marquées pendant un temps plus long que les valeurs de tension intermédiaires de la sinusoïde, puisque dV/dt est voisin de zéro au voisinage des crêtes et il est maximum au voisinage de la tension moyenne du signal. A mesure que la fréquence du signal augmente, les temps d'activation des cellules intermédiaires, telles que CI/2 et cJ/2 se réduisent. Lorsque les temps d'activation diminuent et atteignent une valeur limite égale au temps de propagation d'une cellule, celle-ci ne réagit plus. On constate donc progressivement une absence de quantification par les cellules intermédiaires du second quantificateur qua d'abord, puis dans les cellules intermédiaires du premier quantificateur QUA ensuite. Une limite de fonctionnement du circuit de quantification est atteinte lorsque les deux valeurs extrêmes du signal sont seulement quantifiées par une seule cellule dans le premier quantificateur QUA qui marque les valeurs extrêmes du signal. Tout se passe-alors comme si le signal sinusoidal n'était quantifié qu'à raison de deux mesures par période, cette période minimale du signal entrant définissant ainsi une limite inférieure d'une période d'échantillonnage du signal en vue de son codage, comme on le verra dans la suite. On sait que dans ces conditions la quantification demeure significative, ce qui est le cas pour un signal téléphonique MIC ayant une largeur de bande de 4 kHz, échantillonné à 8 kHz. - 15 - Si la quantification utilise une loi non linéaire et notamment une loi de compression qui réduit la largeur des intervalles de quantification à mesure que la valeur absolue de la tension du signal augmente, le même raisonnement s'applique à ce cas, mais du fait de la réduction de la largeur des intervalles - de quantification au voisinage des crêtes, la limite de quantification est atteinte pour des fréquences plus basses pour le niveau de crête du signal. Ainsi l'utilisateur choisit une fonction de quantification en sachant s'il doit donner la priorité au traitement des fréquences élevées ou à la réduction de l'erreur de quantification. Dans ce qui suit, il est admis, pour simplifier, que la loi de quantification est une fonction linéaire, ce qui conduit à une évaluation meilleure des performances du circuit de quantification 1 que celle obtenue lorsqu'il y a compression. Selon les hypothèses précédentes, le signal analogique de fréquence F appliqué à l'entrée du circuit de quantification 1 est sous la forme V = A sin 2vFt, o A est l'amplitude du signal au plus égale à (VTI-VT0)/2, et VTI et VT0 sont les tensions maximum Z0 et minimum positives admises sans écrêtage par le circuit de quantification. Avec une loi linéaire de quantification, l'intervalle VTI-VT0 est découpé en 16 intervalles égaux correspondants au 16 niveaux du quantificateur QUA. Chaque quart de période de la sinusoïde du signal correspondant à un quadrant de phase de O à f/2 traverse huit intervalles de quantification en montant de la tension moyenne (VTI+VT0)/2 vers la tension maximum VTI pour le premier quadrant, puis pour le second quadrant ces mêmes intervalles en sens inverse de la tension maximum à la tension moyenne, puis pour le troisième quadrant huit intervalles de la tension moyenne à la tension minimum, et enfin pour le quatrième quadrant les huit intervalles précédents dans le sens inverse de la tension minimum à la tension moyenne. La cellule qui signale la valeur de crête du signal est donc marquée pendant une durée égale au double de celle correspondant à un marquage de son intervalle de quantification ce qui, ajouté au fait que la variation de la tension V offre dans cette zone les - 16 - valeurs les plus faibles de sa dériv6e dV/dt0, accentue l'allongement du temps d'activation de la cellule. Cette observation concernant la variation du signal au voisinage des crêtes concerne n'importe quel intervalle de quantification selon la valeur de l'amplitude du signal et non pas seulement les cellules extrêmes C0 et CI du quantificateur QUA. Il apparaît cependant qu'à fréquence égale, dV/dt = A.2wF cos 2rF au niveau d'une crête diminue en même temps que l'amplitude du signal et dt augmente si dV est constant. Ainsi la fréquence limite de fonctionnement du quantificateur dépend de la loi de quantification et de l'amplitude du signal. Dans ce qui suit, on suppose que l'amplitude du signal a la valeur maximum admise sans écrêtage par le circuit de quantification, hypothèse qui comme on l'a vu, conduit aux plus mauvais résultats, et que la loi de quantification est linéaire ce qui conduit inversement au meilleur résultat. Selon une première application du circuit de quantification consistant à réaliser un "numériseur en mode direct", les I sorties BS0 à BSI et les J sorties bs0 à bsj forment un bus d'entrée d'un modulateur d'un modem asynchrone 2 opérant à une vitesse très élevée, comme montré à la Fig.4. Le signal entrant dans le circuit de quantification 1 est un signal analogique correspondant par exemple à un groupe de voies téléphoniques multiplexés en fréquence. Les états des I = 16 sorties du quantificateur QUA et des J = 16 sorties du quantificateur qua sont échantillonnés et transmis sous forme de 32 bits en parallèle par le modem 2. Le signal est ainsi codé globalement en des mots comprenant deux octets de poids forts correspondant aux états des sorties BS1 à BS0 et deux octets de poids faible correspondant aux états des sorties bs1 à bsO. Chaque mot comprend au plus un bit à l'état "1" dans la paire d'octets de poids forts ou faibles. La vitesse d'émission du modem est déduite de la plus haute fréquence à transmettre et correspond à une cadence égale à la limite de fonctionnement du circuit de quantification réduite à celle du quantificateur QUA auquel s'ajoute des temps d'écriture t et lecture t de l':tat d'une sortie BS0 à BSI. - 17 - Dans ce cas la limite dtfL de fonctionnement du circuit de quantification est: dtfL = ttr+tin+tp+te+tl o ttr, tin et tp désignent respectivement des temps de propagation des composants trj, inj et pj dans une cellule c. . Numériquement, la relation précédente est en pratique: dtfL = 1 ns + 15 ns + 15 ns + 20 ns + 20 ns - 70 ns D'après les remarques et hypothèses faites plus haut, la relation qui lie la limite du temps de fonctionnement dtfL pour une opération de quantification et de codage et la fréquence F du signal appliqué est obtenue de la manière suivante. Pour un signal sinusoïdal V = A.sin(2uF/t), la variation de tension correspondant à dtfL est: fL /(4F) + (dtfL/2) AV = A/8 = A.2uF. cos (2wFt) .dt 1/(4F)-(dtfL/2) soit 1/8 = 1- cos (eF dtFL) ou nF dtfL = arc cos (0, 875) La fréquence maximale admissible est ainsi: F = 2. (0,65/ir). (10 /70) Hz = 4,85 MHz ce qui correspond en pratique à un groupe de 4850/4 = 1212 voies téléphoniques. Selon une seconde application concernant un numériseur en mode conventionnel du genre MIC, le signal analogique entrant groupant des voies téléphoniques est numérisé en code MIC, ce qui se traduit par un codage des états des sorties du circuit de quantification 1 en un octet. Comme montré à la Fig.5, une mémoire morte ROM 30 est interconnectée entre les I+J = 32 sorties du circuit, de quantification 1 et un modem MIC 31 afin de convertir périodiquement un mot à 32 bits sortant du circuit de quantification en un octet. En pratique, la mémoire contient 256 octets qui sont adressés respectivement par les couples (BS = "1", bs. = "1"). Dans ce cas, aux opérations décrites pour la première application sont ajoutées des opérations d'adressage et lecture de la mémoire 30 et de transfert de celle-ci vers le modem 31, et une durée moyenne d'attente du signal numérisé due au fonctionnement 2593007? - 18 - synchrone du modem. Ces opérations supplémentaires peuvent être estimées à 70 ns. Le total de l'opération de numérisation selon la seconde application conduit à une limite de fonctionnement dtfL = 140 ns, soit le double de la précédente, et réduit dans le même rapport la fréquence maximale limite, soit ici égale à 2,425 MHz correspondant à un groupe de 606 voies téléphoniques. Il est à noter que la vitesse de fonctionnement élevée du circuit de quantification permet de numériser un signal de télévision analogique entrant en un signal en code MIC ou plusieurs tels signaux, selon l'application décrite dans la suite en référence à la Fig.6. A la réception, chaque signal de télévision numérisé est converti en un signal analogique de télévision dans un décodeur comprenant un convertisseur numérique-analogique classique à réseau de résistances, diodes et/ou amplificateurs. Selon une troisième application, le circuit de quantification 1 est destiné à quantifier cycliquement plusieurs signaux analogiques, tels que des signaux téléphoniques en bande de base transmis dans des lignes téléphoniques d'abonné 41 à 4Np en vue de les convertir numériquement par exemple en code MIC. Comme montré à la Fig.6, un dispositif de conversion analogique-numérique pour les N voies 41 à 4 comprend un compteur d'adresse 50, une mémoire ROM 51 à I.J = 256 octets, un circuit d'autorisation de lecture de mémoire 52, et le circuit de quantification 1 ayant I+J = 32 cellules, ainsi que des décodeurs d'adresse 531 à 53Ns des circuits de commutation 61 à 6N en entrée, et des circuits ET 71 à 7N en sortie associés respectivement aux voies 41 à 4N. Dans chaque circuit de commutation, tel que le circuit 6 n associé à la voie 4n et montré en détail dans la Fig.6, on y retrouve un transformateur différentiel équilibré TD à n demi-enroulements primaires EPn et epn et demi-enroulements secondaires ESn et esn, deux potentiomètres PTn et ptn en série avec les demi-enroulements secondaires, et une borne de polarisation au point milieu entre les demi-enroulements secondaires ESn et esn, portée à la tension moyenne VMOY. Le circuit de commutation 6 comprend également deux interrupteurs n - 19 - électroniques sous forme de deux transistors bipolaires NPN TR et n tr ayant respectivement des émetteurs reliés aux potentiomètres n PTn et ptn, des collecteurs reliés à des anodes de diodes de protectionn DPnet dpn dont les cathodes sont respectivement reliées aux bornes d'entrée BE et be des quantificateurs QUA et qua, et des bases reliées à une borne de sortie 54 du décodeur d'adresse 53 à n n travers des résistances de bases RB et rb et une résistance n n commune Rr. n Des impulsions d'horloge H sont comptées par le compteur 50 qui délivrent pendant un cycle d'échantillonnage et de codage N adresses des voies 41 à 4N aux entrées des décodeurs 531 à 53NW via un bus d'adresse 55. Lorsque le décodeur 53 détecte l'adresse de n la voie 4 dans le bus 55, il marque sa sortie 54 par une polarité n n positive, correspondant à l'état logique haut "1", pendant au plus une période d'horloge de rang n du cycle. Cet état "1" à la sortie 54 débloque les transistors TR et tr sans les saturer et permet n n n une quantification d'un échantillon du signal analogique dans la voie 4 par les quantificateurs QUA et qua. Par contre, pendant les n n-1 autres impulsions d'un cycle, le décodeur 53 maintient à la n mniasse ou état "0" la sortie 54nce qui bloque les transistors TRn et tr. n Les transistors TR et tr offrent une très grande impédance n n d'entrée de sorte que leur état débloqué ou bloqué ne modifie pas l'impédance de charge des enroulements secondaires du transformateur d'entrée TD. En outre, les transistors ont des n impédances adaptées par des réseaux à capacité et résistance en serie REn, CE et re, ce disposés respectivement en parallèle n n n avec les demi-enroulements secondaires ES et es. Ainsi une n n commutation à grande vitesse opérée par les transistors dans les circuits 61 à 6N ne perturbe pas, par des variations d'impédance et des réflexions parasites, le signal analysé. Les diodes DP1 à DPN et dpl à dpN occultent des phénomènes transitoires apparaissant en début et en fin de commutation d'une voie. Comme déjà dit en référence à la Fig.l, le point milieu du secondaire du transformateur d'entrée TD dans le circuit 6 est n n polarisé à +VMOY de manière à transposer dans une zone totalement positive l'analyse de la tension du signal entrant. Les résistances - 20 - réglables PT et pt règlent la valeur moyenne du signal, en nPn pratique igale à 0 Volt, aux niveaux de quantification correspondant aux cellules CI/2_1 = C7 et cJ/2_1 = c7. Ces dispositions rendent le circuit de quantification 1 indifférent aux variations de la tension d'alimentation. Du fait de la présence des diodes DP et dp, lors de la n d n' sélection de la voie 4, le signal dans cette voie est "placé" dans une plage de tensions quantifiables par une translation dans le sens croissant des tensions. Lors de la non sélection de cette même voie, le signal entrant est "descendu" par une translation inverse de la première. Ces "translations en tension" s'effectuent à la vitesse de commutation des transistors TR1 à TRN et tr1 à trN qui, comme l'a vu, est inférieure à la nanoseconde, soit de l'ordre de quelques GHz. En raison de sa vitesse, ladite translation en tension n'est pas détectée par le dispositif de de quantification et codage dont la limite se situe à des vitesses plus faibles de l'ordre de quelques MHz. Le décodeur d'adresse 53 commande également par la sortie 54 n n le circuit ET 7 recevant un octet'délivré par un bus de sortie 56 n de la mémoire ROM 51, en réponse à une commande de lecture fournie par le circuit 52 à la cadence des impulsions d'horloge. La mémoire 51, comme la mémoire 30 montrée à la Fig.5, est adressée en lecture par les sorties BS0 à BS15 et bs0 à bs15 du circuit de quantification 1, et convertit ainsi chaque mot à 32 bits sortant du circuit 1 et résultant d'un échantillonnage de voie en un octet en code MIC. Les N octets 0 à ON sortant successivement des circuits ET 71 à 7N peuvent être par exemple multiplexes temporellement en un signal numérique à débit élevé transmis par modem. Pour cette troisième application, la durée de l'ensemble des opérations de quantification, d'adressage et de lecture et transmission de l'octet est estimé à 140 ns ce qui correspond à une fréquence maximale d'horloge de _ 7,1 MHz. Comme d'autre part, il s'agit de voies basse fréquence 41 à 4N ayant une bande passante limitée a 4000 Hz, ce qui correspond à une période de cycle d'échantillonnage maximum de 125 fis, c'est cette dernière qui - 21 - impose sa contrainte et non plus les fréquences élevées du signal. Cela conduit à de meilleurs résultats. On déduit dans ce cas, qu'un même dispositif de conversion analogique numérique quantifiant, codant et échantillonnant peut traiter à lui seul 125 000/140 = 892 voies téléphoniques. Selon une autre variante, la mémoire 51 et les circuits ET 71 à 7N sont remplacés par N modems tels que le modem 2 de la Fig.4, adressés cycliquement par le circuit d'autorisation de lecture 52 faisant office de circuit de commande d'échantillonnage. 2593007? - 22 - R E V E N D I CATI ONS 1 - Circuit de quantification d'un signal de tension entrant dans des premiers intervalles de tension consécutifs ((VT0, VT1) à (VTI_1, VTi)), caractérisé en ce qu'il comprend des premières cellules (C0 à CI_1) pour respectivement détecter une tension instantanée du signal entrant dans les premiers intervalles, une détection par l'une (C i) des cellules étant signalée par un état logique prédéterminé ("1") à une borne de sortie (BSi) de ladite cellule et par l'autre état logique ("0") à des bornes de sortie (BS0 à BSi_1, BSi+l à BSi 1) des autres cellules (C0 à Cii Ci Ci+l à CI_1) lorsque la tension instantanée est comprise dans le premier intervalle (VTi, VTi+l) associé à ladite cellule (Ci). 2 - Circuit conforme à la revendication 1, caractérisé en ce que chacune des premières cellules (Ci) à l'exception de celle (C0) détectant une tension instantanée dans le premier intervalle (VT0, VT1) ayant des plus petites limites, comprend une première diode (Dli), une seconde diode (D2i), un transistor (TRi), une première résistance (RI1) ayant une première borne reliée à la cathode de la première diode et à l'émetteur du transistor et une seconde borne reliée à la cathode de la seconde diode, à la base du transistor et à l'anode de la première diode (Dli+l) dans la cellule suivante (Ci+1) associée au premier intervalle (VTi+l, VTi+2) immédiatement supérieur, et une seconde résistance (R2i) ayant une première borne reliée à l'anode de la seconde diode (D2i) et à une seconde borne de la seconde résistance (R2 i+l) dans ladite cellule suivante (Ci+l) et portée à une tension (VTi) sensiblement égale à une limite inférieure du premier intervalle respectif (VTi, VTi+l). 3 - Circuit conforme à la revendication 1 ou 2, caractérisé en ce que les premières cellules (C1 à CI_1) à l'exception de celle (C0) associée au premier intervalle (VT0, VT1) ayant des plus petites limites, comprennent des secondes résistances (R21 à R2I_1) connectées en série entre des bornes (0V, +V) d'une source d'alimentation déterminant des plus petite et grande limites de tension (VT0, VTI) des premiers intervalles, de préférence à travers des résistances ajustables (RA1, RA2). 4 - Circuit conforme à l'une quelconque des revendications 1 3, caractérisé en ce que chacune des premières cellules (Ci) à - 23 - l'exception de celle (C0) détectant une tension instantanée dans le premier intervalle ( VT, VT1) ayant des plus petites limites, comprend des moyens de division de tension (CDi) pour détecter une tension limite inférieure (VTi) du premier intervalle respectif (VTi, VTi+), et des moyens de signalisation (CSi) activés par les moyens de division de tension pour mettre la borne de sortie (BSi) de la cellule à l'état prédéterminé ("1") lorsque la tension instantanée est comprise dans le premier intervalle respectif (VTi, VTi+i), et bloqués par au moins la cellule suivante (Ci+l) associée au premier intervalle (VTi+1, VTi+2) immédiatement supérieur pour mettre la borne de sortie (BSi) audit autre état logique ("0") lorsque la tension instantanée excède une tension limite supérieure (VTi+l) du premier intervalle respectif. - Circuit conforme à la revendication 4, caractérisé en ce que les moyens de signalisation (CSi) dans chacune des premières cellules (Ci) à l'exception des deux cellules (CO, CI) détectant une tension instantanée dans des intervalles ((ITO, IT1), (ITI_1, IT1i)) ayant des plus petites et grandes limites, comprennent une porte ET à deux entrees (Pi) ayant une première entrée reliée à une sortie de commande (R3i) des moyens de division de tension (CDi) de la cellule (C.) et une sortie constituée par ladite borne de sortie (BSi) de la cellule (Ci), une première diode (D3i) ayant une anode reliée à une seconde entrée de la porte ET (Pi) à travers un inverseur (INi) et à une cathode de la première diode (D3i+l) dans les moyens de signalisation (CSi+i) de la cellule suivante (Ci+1) associée au premier intervalle (VTi+i, VTi+2) immédiatement supérieur, et une seconde anode (D4i) ayant une diode reliée à la borne de sortie (BSi) de la cellule et une cathode reliée à la cathode de la première diode (D3i), en ce que la première cellule (C0) associée à l'intervalle ayant les plus petites limites ne comprend qu'un inverseur (IN0) interconnecté entre la borne de sortie (BS0) de la cellule (C0) et les cathodes des première et seconde diodes (D31, D41) dans les moyens de signalisation (CS1) de la cellule suivante (C1), et en ce que les moyens de signalisation (CS 11) dans la première cellule (C 1) associée à l'intervalle ayant les plus grandes limites ne comprend qu'une première diode (D3 1) interconnectée entre la sortie de commande (R3 1) des - 24 - moyens de division de tension respectif (CDI1) et la borne de sortie (BSi1) de la cellule d'une part, et l'anode de la première diode (D3I_2) dans les moyens de signalisation (CSI_2) de la cellule précédente (CI_2) d'autre part. 6 - Circuit conforme à l'une quelconque des revendications 1 à , caractérisé en ce qu'il comprend des moyens d'entrée (TD) ayant une sortie reliée à une borne d'entrée (BE) de la première cellule (C1) associée à l'intervalle immédiatement supérieur à celui ayant les plus petites limites pour polariser positivement l'amplitude crête-à-crête du signal entrant. 7 - Circuit conforme à la revendication 6, caractérisé en ce que les moyens d'entrée (TD) polarisent le signal entrant à une tension de polarisation positive sensiblement égale à une tension moyenne (VMOY) des plus pétite et grande limites (VT0, VTI) des premiers intervalles. 8 - Circuit conforme à la revendication 6 ou 7, caractérisé en ce que les moyens d'entrée (TD) comprennent un transformateur différentiel ayant un enroulement primaire (EP, ep) recevant le signal entrant, et un premier demi-enroulement secondaire (ES) interconnecté entre une borne de tension de polarisation positive (VMOY) et une entrée (BE) de ladite première cellule (C1) associée à l'intervalle immédiatement supérieur, de préférence à travers une résistance ajustable (PT). 9 - Circuit conforme a l'une quelconque des revendications 1 à 8, caractérisé en ce qu'il comprend des premiers moyens (QUA) incluant lesdites premières cellules (C0 à CI 1) pour quantifier le signal entrant dans les premiers intervalles ((VT0, VT1) à (VTI_1, VTI)), et des seconds moyens (qua) incluant des secondes cellules (c0 à cJ_1) analogues aux premières cellules et des moyens de sélection de tension (RDR1, RDR2) pour appliquer auxdites secondes cellules des tensions limites du premier intervalle (VTi, VTi+l) associé à une première cellule détectant (Ci) ayant une borne de sortie (BSi) audit état logique prédéterminé ("1") afin que lesdites secondes cellules (cO à cJ 1) détectent respectivement une tension instantanée du signal entrant dans des seconds intervalles de tension consécutifs ((vt0, vt!), (vtj1, vtj)) partageant le - 25 - premier intervalle (VTi, VTi+) associé à la première cellule détectant (Ci). - Circuit conforme à la revendication 9, caractérisé en ce que les secondes cellules (c1 à CJ_1) à l'exception de celle (c0) associée au second intervalle (vt0, vt1) ayant des plus petites limites, comprennent des secondes résistances (r21 à r2j l) connectées en série entre deux bornes de sortie des moyens de sélection de tension (RDR1, RDR2) sensiblement portées aux tensions limites du premier intervalle (VTi, VTi+ l) de la cellule détectant (Ci). 11 - Circuit conforme à la revendication 9 ou 10, caractérisé en ce que les moyens de sélection de tension comprennent plusieurs résistances (R4I_1 à R40) reliées en série à une borne de la série de résistances (r21 à r2 1) dans les secondes cellules, de préférence à travers une résistance ajustable (ral), et reliées respectivement aux bornes de sortie (BSI_1 à BSO0) des premières cellules (CI_1 à C0) à travers des diodes (D5I_1 à D50) et des inverseurs (IN1Ii1 à IN10), et plusieurs résistances (R50 à R5I_1) reliées en série à une autre borne de ladite série de résistances (r21 à r2J_1) dans les secondes cellules, de préférence à travers une résistance ajustable (ra2), et reliées respectivement aux bornes de sortie (BS0 à BSI_1) des premières cellules (C0 à CJ1) à travers des diodes (D60 à D6I1). 12 - Circuit conforme à la revendication 8 et à l'une quelconque des revendications 9 à 11, caractérisé en ce que ledit transformateur différentiel (TD)) a un second demi-enroulement secondaire (es) interconnecté entre la borne de tension de polarisation positive (VMOY) et une entrée (be) de la seconde cellule (cl) des seconds moyens pour quantifier (qua) associée au second intervalle (vt1, vt2) immédiatement supérieur au second intervalle (vto, vtl) ayant les plus petites limites, de préférence à travers une résistance ajustable (pt). 13 - Dispositif pour convertir un signal analogique en un signal numérique (FIG.4), caractérisé en ce qu'il comprend un circuit de quantification (1) conforme à l'une quelconque des revendications 1 à 12, recevant le signal analogique, et un modem (2) pour échantillonner et moduler des signaux logiques délivrés - 26 - par les sorties (BS0 à BS 1, bs0 à bsJ_1) du circuit de quantification. 14 - Dispositif pour convertir un signal analogique en un signal numérique (FIG.5), caractérisé en ce qu'il comprend un circuit de quantification (1) conforme à l'une quelconque des revendications 1 à 12, recevant le signal analogique et offrant I+J sorties de cellule (BS0 à BSI_ 1 bs0 à bsJ_1), et des moyens (30) pourconvertir périodiquement un mot constitué par I+J bits ayant les états logiques des bornes de sortie (BS0 à BSI, bs0 à bsj) du circuit de quantification (1) en un mot codé ayant Log2IJ bits, et de préférence un modem (2) pour moduler les mots codés. - Dispositif pour convertir des signaux analogiques (41 à 4N) en des signaux numériques (D1 à DN), caractérisé en ce qu'il comprend un circuit de quantification (QUA, qua) du genre de celui défini dans l'une quelconque des revendications 1 à 12, plusieurs moyens de commutation (61 à 6N) recevant respectivement les signaux analogiques pour appliquer sélectivement et périodiquement des échantillons des signaux analogiques (41 à 4N) au circuit de quantification, et plusieurs moyens de sortie (51, 71 à 7N) associés respectivement aux signaux analogiques pour convertir des mots prélevés périodiquement aux sorties (BS0 à BSI1, bs0 à bsJ_1) du circuit de quantification en des mots de codage (octets) d'échantillons des signaux analogiques. 16 - Dispositif conforme à la revendication 15, caractérisé en ce que le circuit de quantification comprend des premiers et seconds moyens de quantification (QUA, qua) conformes à la revendication 9, et en ce que chacun des moyens de commutation (6n) comprend un transformateur différentiel (TDn) ayant un enroulement primaire (EP, epn) recevant le signal analogique associé (4) et n n deux demi-enroulements secondaire (ESn, es) ayant une borne commune portée à une tension positive, de préférence égale à une tension moyenne (VMOY) dudit signal analogique associé, et d'autres bornes reliées respectivement à des bornes d'entrée (BE, be) des premier et second moyens de quantification (QUA, qua) à travers des interrupteurs électroniques (TR, trn), tels que transistors, et de préférence à travers des résistances ajustables (PT, ptn) et des diodes (DPn, dpn), les interrupteurs électroniques (TRn, trn) étant - 27 - fermés périodiquement sous la commande de moyens d'adressage (50, 53). n