FR 2593924 A1 19870807 FR 8601025 A 19860124 Procédé et dispositif de mesure de la puissance effficace après filtrage passe-haut d'un signal échantillonné L'invention se rapporte à la mesure de la puissance efficace d'un signal échantillonné. Ce problème se rencontre notamment en télécommunications dans les- quelles une liaison multiplex achemine des signaux de parole dans 32 ou 64 voies d'une trame d'une durée de 125 microsecondes par exemple, les signaux étant échantillonnés à la fréquence de 8 kHz. Dans une telle liaison multiplex les signaux de parole, qui sont des signaux analogiques, sont acheminés sous forme d'impulsions, selonle système de modulation par impulsions et codage, MIC. Dans le cas d'une liaison multiplex à 32 voies par trame les échantillons sont répartis dans des créneaux temporels de 3, 9 microsecondes; dans le cas d'une liaison multiplex à 64 voies les échantillons occupent un demi-créneau temporel. Dans une liaison multiplex les créneaux temporels ITO et IT16 sont réservés à la transmission de codes de synchronisation. Il est nécessaire, afin de détecter rapidement des fautes de transmission, de surveiller les voies de la trame pour détecter soit l'absence de signaux dans les voies, soit un niveau trop faible des signaux pour assurer une transmission correcte. L'invention a pour but la détection rapide des fautes de transmis- sion. L'invention a pour objet un procédé de mesure de la puissance efficace après filtrage passe- haut de signaux échantillonnés à une fréquence d'échantillonnage fe, le filtrage passe-haut ayant une fréquence de coupure fc, caractérisé par le fait que l'on effectue sur un nombre N d'échantillons consécutifs et pour chaque voie d'une trame, le nombre N d'échantillons étant fe etfe compris entre fe et e, 21'c fc' N 1 x2i - une mesure de puissance efficace Peff = N i Ni1 en calculant pour chaque échantillon reçu le carré de la valeur de -2 - l'échantillon et en divisant ce carré de la valeur par le nombre N, et en additionnant le résultat à une somme des carrés des valeurs des échantil- lons précédents divisée par le nombre N, i variant de 1 à N, - une mesure de puissance moyenne Pcc 12(1 xi) en additionnant la valeur de chaque échaâtillon reçu à une somme des échantillons précédents, et en divisant par le nombre N la somme obtenue après réception des N échantillons, et en élevant au carré le résultat, - que l'on détermine une puissance efficace après filtrage, après récep- tion de N échantillons, en faisant la différence entre la puissance efficace et la puissance moyenne Pj = Peff - Pcc, - que l'on effectue un nombre K de mesures de N échantillons chacune et que l'on détermine après chaque mesure, la somme des puissances effica- ces après filtrage correspondant aux mesures effectuées pour obtenir après K mesures une valeur moyenne de la puissance efficace après fil- trage en divisant par le nombre K la somme des dites puissances K efficaces après filtrage P(K) = K Pj, j variant de 1 à K, et que l'on compare ladite valeur moyenne à un seuil. L'invention a également pour objet un dispositif pour la mise en oeuvre du procédé, ce dispositif comportant un circuit de réception de données relié à une ligne entrante de laquelle il reçoit les signaux des voies, un bloc de caleul relié en entrée au circuit de réception pour calculer pour chaque voie et pour chacune des K mesures la puissance efficace, la puissance moyenne, et la puissance efficace après filtrage, et pour calculer la somme des puissances efficaces après filtrage corres- pondant à K mesures, une logique de décision reliée en entrée aubloc de caleul pour déterminer la valeur moyenne de la puissance efficace après filtrage, pour comparer cette valeur moyenne à un seuil, et pour émettre un signal d'alarme lorsque ladite valeur est inférieure au seuil pendant un certain nombre de cycles consécutifs de K mesures chacuns, et un circuit séquentiel délivrant au bloc de calcul et à la logique de déci- sion des signaux d'horloge et de commande. -3- Le procédé et le dispositif de l'invention sont basés sur la mesure de la puissance efficace d'un signal pendant un certain temps. En désignant par x(t) un signal périodique échantillonné à une fréquence d'échantillonnage fe, et en considérant N échantillons consé- cutifs, désignés par x i, avec i entier variant de 1 à N, on appelle, pour ces N échantillons: N I z x2i puissance efficace Peff = N i=1 N Valeur moyenne m = > xi N i=1 N variance 2 I i - m = Peff- m variance N x=i durée de la mesure T - fe Le carré m de la valeur moyenne n'est autre que la puissance Pcc de la composante continue du signal x(t) sur N échantillons; en le retran- chant de la puissance efficace Peff on obtient la puissance Pj du signal x(t) filtré, cette puissance correspondant à la variance: Pj = = Peff - m = Peff -Pcc. La mesure de la puissance Pj du signal filtré sur une durée T du signal permet d'éliminer non seulement la composante continue du signal x(t) mais aussi les composantes de basse fréquence du signal x(t) pour lesquelles la durée T de la mesure est plus courte que la période; on a donc la puissance efficace d'un signal dont on aurait éliminé les fréquences basses, c'est-à-dire d'un signal filtré. Par contre pour les composantes de fréquences élevées pour lesquelles la durée de la mesure intègre plusieurs périodes, la valeur moyenne calculée est négligeable et la variance 02 est proche de la valeur efficace. En résumé, pour une composante de fréquence f: - si le produit T.f- 0, alors -2--_ O (avec une pente de 6 dB/octave) - si le produit T.f_> c", alors m --> o et -4- 2 1 2 Peff, l'ondulation étant inférieure à + 1dB pour fî-. Pour les fréquences comprises entre 1 et T, l'atténuation, sur la puissance efficace, varie entre - ldB et + 7dB, et est essentiellement fonction de la phase de la composante du signal x(t) par rapport au cadrage de la mesure, c'est-à-dire par rapport au moment de la mesure. Cette sensibilité du résultat de la mesure à la phase des composantes du signal x(t) peut être fortement diminuée en effectuant plusieurs mesures consécutives, par exemple K mesures de N échantillons chacune. On obtient: K 2 P 2101 - P-j j= puissance mesurée sur K mesures P(K) = L K j=1 en désignant par C52 la variance mesurée sur une mesure de N échantil- lons, j variant de 1 à K. P (K) est donc la moyenne des puissances efficaces après filtrage. A partir d'une dizaine de mesures, on obtient un lissage tout à fait acceptable de la courbe de réponse; cependant il subsiste deux fréquences particulières: f = 1 pour laquelle l'atténuation varie entre O et + 7dB selon la phase, f = 3 pour laquelle l'atténuation varie entre O et 0,4dB selon la phase. Ces défauts ne seront cependant visibles que sur des signaux géné- rés numériquement à partir d'une horloge parfaitement synchrone de celle du dispositif de mesure. 1 i La fréquence de coupure sera choisie entre - et - tt 2T T, cette fréquence de coupure étant celle à partir de laquelle on obtient une pente de 6dB/octave pour la puissance mesurée du signal x(t), sur K mesures de N échantillons chacune. En prenant comme exemple celui des liaisons multiplex téléphoniques dans lesquelles la fréquence d'échantillonnage est fe = 8000 Hz, 1 = 125 microsecondes, avec une fréquence de est fe=800Hf coupure fc = 300 Hz et une atténuation de 2dB, la durée T d'une mesure doit être telle que: I 1 1 2T fc T ou encore 1 "T i1 2fc Vo ce qui pour un nombre entier N d'échantillons donne 1 2fc fe Vo d'o fe e N I fe 2fc fe et avec les valeurs indiquées cidessus: 14 N. 26 A chaque valeur de N correspond une atténuation comprise entre 0 et ZdB à la fréquence de coupure. Avec N = 16, donc T = 2ms, on obtient un affai- blissement de 1,26dB à la fréquence de coupure fc = 300 Hz, ce qui, compte tenu des bruits de quantification et de caleul, correspond à l'application demandée. Le dispositif de l'invention doit donc effectuer des élévations au carré, en même temps que des divisions par 16; les élévations au carré seront réalisées dans des mémoires mortes; à l'arrivée de chaque échan- tillon deux accumulations devront être faites en temps réel: n-1 n xn n. xi xi i:1 i:1 2 N-1 2 n 2. et x n + xi _ n Xl 16 i=1 16 i=1 Puis tous les 16 échantillons on obtiendra un résultat 16 2. 16 2 c2 Z x2i [1 E xi| ='1 16 6..1.. Ce résultat sera accumulé tous les 16 échantillons pour obtenir une puissance indépendante de la phase des composantes du signal avec une durée d'intégration égale à la périodicité des mesures demandées, K x 2ms, K K - 2 P(K) = _1 I = - Pj K j:i - K j:l Pj étant la puissance du signal filtré mesurée pendant 2ms et K le nombre - 6 - de mesures à N échantillons chacune, K étant supérieur à 10. L'invention va être décrite à l'aide d'un exemple non limitatif de réalisation illustré par les figures annexées dans lesquelles: - la figure 1 est un schéma du dispositif de l'invention, - la figure 2 représente un circuit de réception de données du dispositif de la figure 1, - la figure 3 représente schématiquement un circuit séquentiel du dispo- sitif de la figure 1, les figures 3A, 3B et 3C représentant les circuits repérés dans la figure 3, - la figure 4 est un diagramme de signaux de la figure 3A, correspondant à une voie de signal, - les figures 5, 5A et 5B représentent un circuit de calcul du dispositif de la figure 1, - les figures 6, 7, 8, 9 sont des diagrammes de signaux du circuit séquentiel dans différents cas de fonctionnement du circuit de calcul, - la figure 10 représente un circuit d'écrêtage du circuit de calcul représenté figure 5B, - la figure 11 représente une logique de décision du dispositif de la figure 1, - la figure 12 représente une interface de sortie du dispositif de la figure 1. La figure 1 représente schématiquement un dispositif de l'inven- tion comprenant un circuit de réception des données 1, un bloc de caleul 2, une logique de décision 3, une interface de sortie 4, et un circuit séquentiel 5; une base de temps BT délivre un signal d'horloge Ho+ de fréquence 8,192 MHz, et des subdivisions H1- à H24- de ce signal d'horloge, les signaux d'horloge H1-, H2-....H24- correspon- dant à des divisions par 2, 2,...224 du signal d'horloge Ho+. Ces signaux d'horloge sont distribués aux différents circuits pour leur fonctionnement. Le circuit de réception des données 1 reçoit, par une ligne entrante 6, les signaux analogiques de 64 voies échantillonnés et exprimés en code compressé, loi A, sur 8 bits; le circuit de réception reçoit également les signaux d'horloge H5- à H10- et délivre des signaux d'horloge H5R- /H1ORqui sont les signaux d'horloge H5-/H10- retardés de -7- nanosecondes c'est-à-dire pratiquement 1/2 période du signaI d'horloge Ho qui est le signal de base; les signaux H5R-/H10R- sont délivrés au bloc de caleul à la logique de décision et à l'interface de sortie 4. Le bloc de calcul 2 relié à la sortie du circuit de réception par une liaison 7 constituée par huit fils, effectue le calcul de la puissance moyenne Pcc, de la puissance efficace Peff et de la puissance Pj du signal filtré, toutes les 2 millisecondes, et le calcul de la puissance moyenne P(K) de la puissance Pj du signal filtré sur une durée de 2 secondes. La logique de décision 3 reliée au bloc de calcul par une liaison DO opère sur toutes les voies, soit 64 voies dans l'exemple choisi, toutes les 2 secondes. Après K mesures, soit 1024 mesures dans l'exemple choisi, il y a: K 1/ vérification du seuil de P(K) = K Pj' K j=i 2/ incrémentation d'un compteur si P(K) - 30dB, 3/ écriture dans une mémoire de l'interface de sortie, 4/ remise à zéro du terme úPj. La logique de décision positionne une alarme quand un signal présente un niveau inférieur à une certaine valeur pendant un temps déterminé, soit dans l'exemple choisi, - 30dB pendant 20 secondes; le résultat est mémorisé dans une mémoire de l'interface de sortie. L'interface de sortie 4 est reliée à la logique de décision par une ligne d'écriture 8 acheminant un signal d'écriture WES et par une ligne d'alarme 9 acheminant un signal C9+; elle comporte une mémoire de 64 mots à 1 bit, à double accès; la logique de décision écrit la mémoire en cas d'alarme sur 1 voie parmi 64 voies; l'interface de sortie 4 est reliée à un périphérique programmé d'alarme PPA ne faisant pas partie de l'invention et non représenté figure 1, qui peut venir lire l'état des alarmes dans la mémoire, ou réinitialiser une alarme. Le circuit séquentiel 5 est relié au circuit de réception de données 1, duquel il reçoit un signal d'horloge HOR+ qui est le signal - 8 d'horloge HO retardé de 60 nanosecondes; il est relié au circuit de réception 1, au bloc de calcul 2, à la logique de décision 3 et à l'interface de sortie 4 auxquels il délivre différents signaux nécessaires à leur fonctionnement. La figure 2 représente le circuit de réception de données 1 de la figure 1. Dans cette figure un registre 11, comportant des bascules dont les entrées reçoivent les signaux d'horloge H5- à H10-; les bascules sont pilotées par le signal d'horloge HOR+ en sortie de la ligne à retard 12; les bascules délivrent les signaux d'horloge H5R- à H10R-, retardés de 60ns par rapport aux signaux H5-/H10-. Une porte ET-NON 13, à quatre entrées, reçoit les signaux H6R-, H7R-, H8R, H9R-; une porte ET-NON 14 a une entrée reliée à la sortie de la porte ET-NON 13 et une autre entrée qui reçoit le signal d'horloge H10R-; la sortie de la porte ET-NON 14 est reliée d'une part à une entrée de commande d'une mémoire morte 15 et d'autre part à une entrée de sélection d'un multiplexeur 16. La mémoire 15 a des entrées adresses qui reçoivent les huit signaux d'horloges H11-/H18- de la base de temps et le signal H5R- du registre 11. Le multiplexeur 16 a une entrée reliée à la sortie de la mémoire 15 et une autre entrée reliée à la ligne entrante 6 par laquelle il reçoit en parallèle les huit bits I0/7 de chaque voie d'une trame. Le signal délivré par la porte ET-NON 14 correspond au créneau temporel ITO, et à chaque créneau temporel ITO le multiplexeur substitue aux données de la ligne entrante 6 des échantillons contenus dans la mémoire 15, celle-ci générant deux séquences de signaux de fréquence inférieure et supérieure à la fréquence de coupure désirée. Par commande externe à la mémoire, signal SEL 1/2 on peut choisir d'autres séquences de signaux; les séquences de signaux sont utilisées pour un test interne du dispositif de la figure 1. La sortie du multiplexeur 16 est reliée à l'entrée d'une mémoire 17; une entrée d'autorisation d'écriture reçoit un signal Y13- du cir- cuit séquentiel 5, la mémoire étant adressée par les six signaux d'hor- loge H5R-/H10R-. En sortie de la mémoire les échantillons sont acheminés par la liaison 7 vers le bloc de calcul 2. Le circuit séquentiel 5 de la figure 1 est représenté figure 3, et -9comporte trois parties, représentées respectivement figures 3A, 3B, 3C; la partie figure 3A reçoit les signaux d'horloge HOR+, H1-, H2-, H3-, H4- et délivre les signaux Yo- à Y15-; la partie figure 3B reçoit les signaux d'horloge Hll- à H24- et délivre les signaux TRO+, TRO-, TR1+, TR1- et MO+ , MO-; la partie figure 3C reçoit des signaux de la partie figure 3A et de la partie figure 3B et délivre des signaux au bloc de calcul et à la logique de décision 3. Les signaux H1- à H4- définissent les signaux YO- à Y15- qui correspondent aux 16 phases d'une voie, c'est-à-dire d'un demi-créneau de temps dans l'exemple choisi. Le signal H5- a une demi-période égale à un demi-créneau. Les signaux H6- à H10- définissent les numéros des créneaux de temps, les signaux H5- à H10- définissant les numéros de voies. Les signaux Hll- à H14- définissent les 16 trames d'une mesure (N=16), et les signaux H15- à H24- définissent les 1024 mesures (K=1024). La partie représentée figure 3A comporte deux registres 20, 21 en série et une porte ET-NON 22 recevant les signaux d'horloge H1- à H4- et ayant sa sortie reliée à l'entrée du registre 20; les deux registres 20, 21 sont pilotés par le signal d'horloge HOR+. Le registre 20 délivre les signaux Yo- à Y7- et sa dernière sortie, qui délivre le signal Y7- est reliée à l'entrée du registre 21 qui délivre les signaux Y8- à Y15-. Le signal d'horloge HOR+ de fréquence 8,192 MHz, permet de diviser chaque demi-créneau temporel en 16 temps élémentaires; la porte ET-NON 22 élabore un temps élementaire qui est une impulsion négative de durée égale à une demi-période du signal d'horloge H1-; à chaque front du signal d'horloge HOR+, l'impulsion négative se décale et l'on obtient successivement les signaux Yo-, Y1-....... Y15- en sortie des registres. La figure 4 est un diagramme des signaux utilisés dans la figure 3A, Yn- désignant les signaux Yo- à Y15-. La partie représentée figure 3B, comporte une première porte ET-NON 25 recevant en entrée les signaux d'horloge H12-, H13-, H14-. Une première porte OU-NON 26 reçoit sur une entrée le signal d'horloge H11- et une autre entrée est reliée à la sortie de la première porte ET-NON 25; une deuxième porte OU-NON 27 a une entrée reliée à la 2593924- - 10 - sortie de la première porte ET-NON 25 et une autre entrée reliée à la sortie d'un inverseur 28 recevant en entrée le signal d'horloge Hll-. La sortie de la première porte OU-NON 26 délivre un signal de trame TR1+ et est reliée à une sortie d'une deuxième porte ET-NON 29 ayant une autre entrée reliée par un inverseur 34 à la sortie d'une troisième porte ETNON 30 recevant en entrée les signaux d'horloge H15- à H24-. La deuxième porte ET-NON 29 délivre un signal de mesure MO- et'un signal de mesure MOe en sortie d'un inverseur 31 relié à la sortie de la porte ET-NON 29. Un inverseur 32 relié à la sortie de la porte OU-NON 26 délivre un signal de trame TR1-; un inverseur 33 relié en sortie de la porte OU-NON 27 délivre un signal de trame TRO-, la porte OU-NON 27 délivrant un signal de trame TRO+. Le signal d'horloge H1l- ayant une demi-période égale à une trame, soit 125 microsecondes, les signaux de trame TRO+, TRO-, TR1+ et TR1- on chacun une durée d'une trame et une période de seize trames. Les signaux de mesure MO+ et MO- ont chacun une durée d'une trame et une période de 16 x 1024 trames. La partie représentée figure 3C délivre des signaux nécessaires au fonctionnement du bloc de calcul et de la logique de décision. Une première bascule 41, de type D, a une entrée de commande reliée à la sortie d'une porte ET-NON 48 recevant le signal de mesure MO- sur une entrée et ayant une autre entrée reliée à la sortie d'un inverseur 49 recevant en entrée le signal Y8-; l'inverseur 49 délivre le signal Y8+ et sa sortie est également reliée à une entrée d'une porte ET-NON 50 dont une autre entrée reçoit le signal de mesure MO+, et dont la sortie est reliée à une entrée de commande d'une deuxième bascule 42 de type D; une troisième bascule 43, de type D, a son entrée de données reliée à la sortie d'une porte ET-NON 51 dont une entrée reçoit le signal Y7- et une autre entrée est reliée à la sortie inverse de la troisième bascule. Un signal YO- est appliqué à l'entrée de remise à zéro des trois bascules 41, 42, 43; un potentiel positif VR+ est appliqué dans la première bascule 41 à l'entrée de données et à l'entrée horloge, dans la deuxième bascule 42 à l'entrée de données et à l'entrée horloge, et dans la troisième bascule à l'entrée de commande; le signal d'horloge HOR+ est - 11 - appliqué à l'entrée horloge de la troisième bascule 43. Une quatrième bascule 44 de type D, a une entrée de commande qui reçoit le signal Y8- et une entrée de remise à zéro qui regoit le signal Y4-; une cinquième bascule 45, de type D, a une entrée de commande reliée à la sortie d'une porte ET-NON 52 dont une entrée reçoit le signal Y8+ de l'inverseur 49 et une autre entrée reçoit le signal de trame TRO+; l'entrée de remise à zéro de la cinquième bascule reçoit le signal Y12-; le potentiel positif VR+ est appliqué à l'entrée de données et à l'entrée horloge des quatrième et cinquième bascules 44, 45. La première bascule 41 délivre un signal VXI- en sortie directe et un signal VXI+ en sortie inverse; la deuxième bascule 42 délivre un signal CLRPJ- en sortie inverse; la troisième bascule délivre un signal SPJ+ en sortie directe; la quatrième bascule 44 délivre un signal XX2- en sortie directe et un signal SX2+ en sortie inverse; la cinquième bascule 45 délivre un signal OERAM- en sortie directe. Un circuit d'initialisation 40 comporte une sixième bascule 46 de type D ayant une sortie directe reliée à l'entrée de données d'une septième bascule 47, de type D; le potentiel positif VR+ est appliqué à l'entrée de commande des bascules 46 et 47 et à l'entrée de données de la bascule 46. Un circuit série constitué par une résistance 53 et un condensateur 54 est connecté entre un potentiel positif +5V et la masse; le point commun à la résistance et au condensateur est relié à deux inverseurs 55, 56 en série, la sortie du deuxième inverseur 56 délivrant par un fil 39 un signal MRet étant reliée à l'entrée de remise à zéro de chacune des bascules 46 et 47; l'entrée horloge des bascules 46 et 47 reçoit le signal de mesure MO-; la septième bascule 47 délivre un signal d'initialisation INI- sur sa sortie directe. Une porte ET-NON 59, à quatre entrées, reçoit les signaux Y1-, Y5-, Y10-, Y13-, et délivre un signal CK1+. Le signal de trame TRO- est appliqué à une entrée de deux portes OU-NON 60, 62, et le signal de trame TRO+ est appliqué à une entrée de trois portes ET-NON 64, 66, 68; la porte OU-NON 60 a une autre entrée qui reçoit le signal Y5-; la porte OU-NON 62 a une autre entrée qui reçoit le signal Y10-; la porte ET-NON 64 a une autre entrée reliée à la sortie d'une porte ET-NON 65 à trois entrées recevant les - 12 - signaux Y9-, Y10-, Y11-; la porte ET-NON 66 a une autre entrée reliée à la sortie d'une porte ET-NON 67 à quatre entrées recevant les signaux Y12- , Y13-, Y14-, Y15-; la porte ET-NON 68 a une autre entrée reliée à une porte ET-NON 69 à trois entrées recevant les signaux Y8-, Y9-, Y10-. Les portes 60,62, 64, 66, 68 délivrent les signaux LER3-, LER4-, OER3-, OER4-, et VP2-, respectivement. Une porte OU-NON 70 a une entrée reliée à la sortie d'une porte ET-NON 71 et une autre entrée reliée à la sortie d'une porte OU-NON 72. La porte ETNON 71 reçoit le signal Y2- sur une entrée et le signal Y6- sur une autre entrée. La porte OU-NON 72 reçoit le signal Y14- sur une entrée, et a une autre entrée reliée à la sortie d'une porte OU-NON 73; la porte OU-NON 73 a une entrée qui reçoit le signal de mesure MO+ et une autre entrée reliée à la sortie d'une porte OU-NON 74 qui reçoit le signal TRO- sur une entrée, et un signal de débordement OFLW+ qui provient du circuit de calcul 2 de la figure 1. La porte OU-NON 70 délivre un signal d'écriture WE-. Le bloc de caleul 2 est constitué par les figures 5A et 5B, celles-ci étant assemblées comme indiqué figure 5. La figure 5A comporte essentiellement deux multiplexeurs 80, 81, une mémoire de transcodage P1, du type PROM, un premier registre R1, un additionneur ADD a deux entrées A et B, et une bascule 89. Le premier multiplexeur 80 a une entrée de commande reliée à la sortie d'une porte OU-NON 82 recevant le signal VXI+ sur une entrée et ayant une autre entrée reliée à la sortie d'une porte ET-NON 83 recevant les signaux OER3- et OER4-. Une entrée de sélection du multiplexeur 80 est reliée à une porte ET-NON 79 à quatre entrées et recevant les signaux OER3-, OER4-, XX2-, CLRPJ-; une entrée du multiplexeur est reliéeà la liaison 7 venant du circuit de réception des données 1 et reçoit de cette liaison un bit de signe, et une autre entrée est reliée à la masse. Le deuxième multiplexeur 81 a une entrée de commande reliée à la sortie d'une porte OU-NON 84 recevant sur une entrée le signal VXI+ et ayant une autre entrée reliée à un inverseur 85 recevant le signal OER4-; une entrée de sélection du multiplexeur 81 est reliée à la sortie d'une porte ET-NON 86 à trois entrées recevant les signaux OER4-, XX2-, - 13 - CLRPJ-. Une entrée du multiplexeur 81 est reliée à la liaison 7 de laquelle elle reçoit le bit de signe, et une autre entrée est reliée à la masse. La mémoire de transcodage P1 reçoit le signal VXI- sur une entrée de commande, et sur les entrées adresses les signaux échantillonnés par la liaison 7 et les signaux XX2- et CLRPJ-. Le premier registre R1 reçoit le signal CK1+ sur son entrée horloge, et a une entrée de remise à zéro reliée à la sortie d'une porte OU-NON 87 recevant le signal TR1+ sur une entrée et ayant une autre entrée reliée à la sortie d'une porte OU-NON 88 recevant le signal VP2- sur une entrée et ayant une autre entrée reliée à une sortie directe de la bascule 89, de type D. La bascule 89 reçoit le signal MR- sur une entrée de commande, le signal MO- sur une entrée horloge; l'entrée de remise à zéro est reliée au potentiel VR+, et l'entrée de données est reliée au potentiel +5V par une résistance 90, et reçoit un signal extérieur F, négatif lorsque l'on désire supprimer le filtrage. L'entrée du registre R1 est reliée à une liaison DO (figure 5B). L'additionneur ADD a son entrée A reliée à la sortie du registre R1 et son entrée B reliée d'une part par une liaison DP à la sortie des multiplexeurs 80 et 81, et de la mémoire de transcodage P1, et d'autre part à une liaison 92 (figure 5B); la sortie de l'additionneur est reliée à une liaison DI (figure 5B); l'additionneur délivre aussi, sur un fil 115 un signal de débordement OFLW+ pour bloquer le signal d'écriture WE- de la somme des puissances ZPj dans une mémoire centrale M1 (figure 5B). La figure 5B comporte une mémoire centrale M1, du type RAM un deuxième registre R2, un troisième registre R3, un quatrième registre R4, un circuit d'écrêtage 100, et une mémoire P2, du type PROM. Les deuxième, troisième, et quatrième registres, R2, R3, R4, sont du type à sortie verrouillée (latches), la sortie étant verrouillée par un signal appliqué sur une entrée inhibition du registre. La liaison DI relie la sortie de l'additionneur ADD, figure 5A, à l'entrée de la mémoire centrale M1, des registres R2 et R3, et du circuit d'écrêtage 100 dont la sortie est reliée par une liaison 101 à l'entrée du quatrième registre R4. - 14 - La liaison 92 est reliée à la sortie des troisième et quatrième registres R3, R4; dans la figure 5A elle est reliée à l'entrée B de l'additionneur ADD. La liaison DO est reliée à la sortie de la mémoire centrale M1 et de la mémoire P2; dans la figure 5A elle est reliée à l'entrée du premier registre R1. La mémoire centrale Ml reçoit le signal OERAM- sur une entrée de validation et le signal WE- sur une entrée de commande d'écriture; sur des entrées adresses elle reçoit les six signaux d'horloge H5R-/H10R- du circuit de réception des données 1, et les signaux SX2+ et SPj+. Le deuxième registre R2 reçoit sur une entrée de commande d'écriture le signal Y1-, et a une entrée de validation de la sortie reliée à la masse. La sortie du deuxième registre R2 est reliée à une entrée adresse de la deuxième mémoire P2. Le troisième registre R3 reçoit sur une entrée de validation de la sortie le signal OER3- et sur une entrée de commande d'écriture le signal LER3-. Le quatrième registre R4 reçoit sur une entrée de validation de la sortie le signal OER4- et sur une entrée de commande d'écriture le signal LER4-. La mémoire P2 reçoit sur une entrée de validation de la sortie le signal TRO- et sur une entrée de validation le signal VP2-. Afin de ne pas surdimensionner le matériel les formats des mots intervenant dans les calculs sont limités, tout en conservant une précision convenable. Ainsi, la sortie de la mémoire de transcodage P1 est reliée à la liaison DP par 16 fils délivrant en parallèle des bits O à 15. Le premier registre R1 a son entrée reliée à la liaison DO par 24 fils délivrant en parallèle les bits 0 à 23, et sa sortie délivre également en parallèle des bits 0 à 23 à l'entrée A de l'additionneur. La mémoire centrale M1 reçoit par la liaison DI à 24 fils les bits 0 à 23 et délivre à la liaison DO les bits 0 à 23. Le deuxième registre R2 reçoit par la liaison DI les bits 3 à 15 et délivre 12 bits. Le troisième registre R3 reçoit par la liaison DI les bits 4 à 19 et délivre 16 bits sur 16 fils de la liaison 92. Le circuit d'écrêtage 100 reçoit par la liaison DI les bits 4 à 19 et délivre 16 - 15 - bits au quatrième registre R4 lequel délivre en sortie 16 bits sur les 16 fils de la liaison 92. Les multiplexeurs 80 et 81, figure 5A, sont utilisés pour compléter à 24 bits les formats des mots délivrés à l'additionneur par la mémoire de transcodage P1, ou Var les troisième et quatrième registres R3, R4; pour les mots 1 Pj, Peff, les poids forts sont 16' forcés à zéro, et pour xi le bit de signe est étiré; chaque multiplexeur délivre quatre bits, les huits bits sont délivrés par les multiplexeurs sur des fils 16 à 23 de la liaison DP. On va décrire à présent le fonctionnement du bloc de calcul, figures 5A, 5B, sans tenir compte du circuit d'écrêtage 100 qui sera décrit plus loin, ce circuit permettant de se protéger des bruits impulsionnels et ainsi d'éviter de détecter des signaux qui concentreraient toute leur énergie sur une mesure. La mémoire de transcodage P1 contient, en décompressé, la valeur des échantillons reçus, la valeur du carré de chaque échantillon divisé par N, dans l'exemple choisi N=16, et un mot d'initialisation de la somme YPj des puissances avec filtrage. Chaque échantillon est constitué par huit bits acheminés en parallèle par la liaison 7, sur des entrées adresses de la mémoire de transcodage. La sélection du mode de fonctionnement de la mémoire P1 est faite par les signaux XX2- et CLRPJ- délivrés par le circuit séquentiel 5, ces signaux agissant sur les bits d'adresses de poids forts. La mémoire P2 délivre la puissance moyenne Pcc qui correspond à l'élévation au carré2 de la somme des échantillons divisée par N = 16, c'est-à-dire 6), et l'inversion de signe pour cette puissance moyenne. La mémoire centrale M1 mémorise la somme des échantillons xi, la puissance efficace sans filtrage Peff = Y16, et la puissance efficace après filtrage, Pj, pour chacune des 64 voies acheminées par la ligne entrante 6, figure 1. Le registre R1 est un registre tampon permettant les calculs de la valeur moyenne élevée au carré, c'est-à-dire Pcc, et des puissances efficaces Pj et Peff. Le registre R2 permet le calcul de la puissance continue - 16 - PCC = ( 165 le registre R3 permet le calcul de la puissance efficace _xi2 Peff= 16; le registre R4 permet le calcul de la puissance efficace après filtrage Pj = Peff - Pcc. Dans le cas d'une trame à 64 voies, chaque voie occupe un demi créneau temporel, et le bloc de calcul opère pendant ce demi- créneau. Chaque demi-créneau temporel est divisé en quatre parties égales et le bloc de calcul effectue, à chaque trame et pour chaque voie: - pendant une première partie la somme des échantillons Dx, - pendant une deuxième partie la somme 16 Toutes les 2 millisecondes, c'est-à-dire toutes les 16 trames, lorsque le signal TRO+=1, le bloc de calcul effectue en plus et pour chacune des 64 voies: - pendant une troisième partie le calcul de la puissance efficace avec filtrage Pj = Peff - Pcc, - pendant une quatrième partie le calcul de la puissance P = YPj ce calcul étant effectué pendant 1024 mesures pour déterminer la puis- sance efficace avec filtrage de chaque signal. Chaque mesure étant effectuée sur N = 16 trames les figures 6, 7, 8, 9, sont des diagrammes de signaux; la figure 6 est relative au fonctionnement lors de la trame 1, pour les mesures 1 à 1023, la figure 7 est relative au fonctionnement lors des trames 2 à 15, pour les mesures 1 à 1023, la figure 8 est relative au fonctionnement lors de la 16ème trame, désignée ci-après par trame O, de chacune des mesures 1 à 1023, la figure 9 est relative au fonctionnement lors de la trame 1 de la mesure O. Calcul de la somme des échantillons - xi. Pendant la trame 1 (voir la figure 6) le signal VXI- sélectionne le fonctionnement de la mémoire de transcodage P1 qui délivre à l'entrée B de l'additionneur ADD, sur 11 bits en parallèle, la valeur xi de l'échantillon reçu. Simultanément l'entrée A de l'additionneur reçoit - 17 - des bits de valeur zéro, le signal TR1+ de valeur 1 forçant le registre R1 à zéro. L'additionneur ADD délivre en sortie la somme 0 + xi, pour chaque voie, cette somme étant mémorisée dans la mémoire centrale M1 sur ordre du signal d'écriture WE- délivré à l'ins- tant défini par le signal Y2-. Pendant les trames suivantes, trames 2 à 15, (voir la figure 7), l'additionneur reçoit sur les entrées, comme précédemment, le signal x(i+1) en linéaire, sur 11 bits. Simultanément la mémoire centrale délivre, pour chaque voie, la somme-xi des échantillons reçus précédemment et qui est stockée dans le registre R1 sur le front positif du signal CK1+ à l'instant défini par le signal Y1-; la somme est retransmise sur l'entrée A de l'additionneur qui délivre une nouvelle somme: x(i+1) + Y xi qui est mémorisée dans la mémoire centrale M1 par le signal d'écriture WE-- à l'instant défini par le signal Y2-. En plus des opérations décrites ci-dessus, la somme x(i+l) + ú xi est mémorisée dans le registre R2. Lorsque le signal TRO+ prend la valeur 1, ce qui repère la trame O, il valide la mémoire P2 qui est adressée par la somme des échantillons présents dans le registre -R2 à l instant défini par le signal Y1-. Calcul de la somme des carrés des échantillons, x2i Pendant la trame 1, la mémoire de transcodage P1 étant sélectionnée par la signal VXI- lorsque le signal XX2- prend la valeur 0 pendant le temps défini par les signaux Y3et Y8-, le bit d'adresse de poids fort de la mémoire est positionné à 0, et la mémoire de transcodage délivre la valeur du carré de l'échantillon divisé par 16, à l'entrée B de l'additionneur ADD, cette valeur étant donnée par 16 bits en parallèle. L'entrée A de l'additionneur ADD reçoit du registre R1 des bits de valeur 0, le signal TR1+ de valeur 1 pendant la trame 1 forçant le registre R1 à zéro. Zx 2i La somme 0 + 16 est mémorisée dans la mémoire centrale M1 à l'adresse de la voie correspondante indexée par le signal SX2, l'adresse de voie étant donnée par les signaux H5R-/HO10R- sur l'entrée adresse de la mémoire centrale M1, la mémorisation étant commandée par le signal d'écriture WE- à l'instant défini par le signal Y6-. - 18 - Pendant les trames 2 à 15 les opérations précédentes se renouvel- lent, à 1. différence près que le registre R1 contient la valeur x 16 lue dans la mémoire centrale M1, l'inscription dans le registre R1 étant commandée par le signal CK1+ à l'instant défini par le signal Y5-, lorsque la mémoire centrale est indexée par le signal SX2. En plus des opérations décrites ci-dessus la quantité (i +1) ___2_ 16 + 16 qui représente la puissance efficace pendant 16 trames, soit 2 millisecondes, est mémorisée dans le registre R3 à la trame o (voir figure 8), le signal TRO- = 1 autorisant la validation à l'écriture du registre R3 par le signal LER3- à l'instant défini par le signal Y5-. Caleul de la puissance efficace, Pj etS:Pj, du signal filtré dans la bande 300 - 3400 Hz. Ce calcul n'intervient qu'à la trame o, (figure 8) toutes les 2 millisecondes. Le signal TRO+ agissant sur l'entrée d'inhibition de la bascule 45, qui délivre le signal OERAM- = 1, figure 3C, la mémoire cen- trale M1 n'est plus sélectionnée; la mémoire P2 est sélectionnée par le signal TRO-, et ses sorties sont validées par le signal VP2- pendant le temps défini par les signaux Y8-, Y9- et Y10-. A partir de la somme des échantillons xi disponible dans le registre R2, la mémoire P2 foernit la puissance continue moyenne Poe sur 2 millisecondes, Pcc = 16; la mémoire P2 affecte en outre le résultat du signe moins pour l'étage suivant, c'est-à-dire le registre R1 dans lequel la puissance moyenne continue Pcc est mémorisée lorsque le signal CK1+ a la valeur 1 à l'instant défini par le signal Y10-, le registre R1 ayant été remis à zéro par le signal VP2-, par l'intermédiaire des portes 87 et 88 sur le front descendant du signal Y8-. Le registre R3 étant validé à l'écriture par le signal LER3- à l'instant défini par le signal Y5-, la puissance efficace Peff est présentée sur l'entrée B de l'additionneur; en sortie de l'additionneur on obtient la puissance efficace du signal filtré dans la bande 300 - 3400 Hz: Pj = Peff - Pcc. La quantité Pj est mise en mémoire dans le registre R4 par le signal LER4à l'instant défini par le signal Y10-. Puis la mémoire centrale M1 est sélectionnée par le signal OERAM- qui reprend la - 19 - valeur O à l'instant défini par le signal Y12-; la mémoire centrale délivre au registre R1 la somme Pj mise précédemment en mémoire, l'inscription dans le registre R1 étant commandée par le signal CK1+ à l'instant correspondant au signal Y13-, et la somme Z Pj est présentée sur l'entrée A de l'additionneur. Le registre R4 étant validé à la sortie par le signal OER4- à partir de l'instant correspondant au signal Y12-, son contenu Pj est-présenté sur l'entrée B de l'additionneur qui délivre la somme (Pj +: Pj) à la mémoire centrale M1 dont l'écriture est commandée par le signal d'écriture WE- à l'instant correspondant au signal Y14-. Dans le bloc de calcul, la somme. Pj des puissances efficaces dans la bande de fréquence 300 - 4000 Hz sur 1024 mesures, est remise à zéro, après 1024 mesures pour permettre une autre mesure de la puissance, sur également 1024 mesures. * Dans la figure 9 on a également représenté le diagramme relatif à cette remise à zéro qui intervient lorsque le signal de mesure MO+ est égal à 1 et le signal TR1+ = 1; ce signal agit sur la bascule 42, alors que le signal de mesure MO- qui prend alors la valeur o agit sur la bascule 41. Les bascules 41 et 42 délivrent des signaux VXI- = o et CLRPJ- = o qui commandent la mémoire de transcodage P1 qui délivre des zéros sur l'entrée B ae l'additionneur ADD. Le signal TR1+ = 1 agit, par l'intermédiaire de la porte OU-NON 87, sur l'entrée de remise à zéro du premier registre R1 qui délivre des zéros sur l'entrée A de l'additionneur. En sortie de l'additionneur ADD, les zéros sont inscrits dans la mémoire centrale M1 par commande du signal d'écriture 1'E-, à l'instant correspondant au signal Y14-. Il est possible de supprimer le filtrage, lors des mesures, de puissances, pour tenir compte de la puissance dans la bande de fréquences qui était supprimée; dans le cas présent, avec le nombre de trames choisi, 16 trames, il s'agit de la bande O à 300 Hz. A cet effet, dans la figure 5A, la bascule 89 reçoit un signal extérieur F, négatif, qui n'est pris en compte qu'au début de chaque cycle de mesure, sur le front arrière du signal Mo-, donc toutes les 2 secondes. Au moment du caleul de la puissance moyenne le signal VP2- force l'entrée de remise à zéro du registre R1 qui délivre alors un signal zéro à l'additionneur ADD qui - 20 - délivre lui même la somme Pj = Peff + o au quatrième registre R4; de cette manière on obtient la puissance efficace du signal, sans filtrage. A la figure 5B on a représenté un circuit d'écrêtage 100 entre l'addtionneur ADD et le quatrième registre R4, qui permet de se protéger contre des bruits impulsionnels et ainsi d'éviter la détection de signaux qui concentreraient toute leur énergie sur une mesure. Le circuit d'écrêtage est représenté figure 10, et comporte trois sélec- teurs/multiplexeurs 102, 103, 104, ayant chacun quatre étages de sélec- tion, chaque étage ayant deux entrées. Comme indiqué précédemment le circuit d'écrêtage reçoit par la liaison DI les bits 4 à 19, chaque bit étant acheminé par un fil, repères DIO4 à DI19. Les fils DI04 à DI07 sont reliés directement à l'entrée du quatrième registre R4, qui ne fait pas partie du circuit d'écrêtage (figure 5B). Les étages de sélection du premier sélecteur/multiplexeur 102 ont une entrée reliée aux fils DI08 à DI11, respectivement, et une autre entrée reliée à un potentiel posi- tif VR. Deux étages de sélection du deuxième sélecteur/multiplexeur 103 ont une entrée reliée aux fils DI12 et DI13, respectivement, et une autre entrée reliée à au potentiel positif VR; deux autres étages de ce sélecteur/multiplexeur ont une entrée reliée aux fils DI14 et DI15, respectivement, et deux autres entrées reliées à la masse. Les quatre étages du troisième sélecteur/multiplexeur 104 ont une entrée reliée aux fils DI16, DI17, DI18, DI19, respectivement, et une autre entrée reliée à la masse. Les trois sélecteurs/multiplexeurs ont une entrée de commande de la sortie reliée à la masse, et une entrée de sélection reliée à la sortie d'une porte ET-NON 105 délivrant un signal de sélection S-. Les six fils DI14 à DI19 sont reliés à un inverseur 106 à 111, respectivement, chaque inverseur étant relié à une entrée d'une porte ET-NON 112. La porte ETNON 105 a une entrée reliée à la sortie de la porte ET-NON 112 et une autre entrée reliée à une sortie directe d'une bascule 113, de type D. La bascule 113 a une entrée d'inhibition qui reçoit le signal d'horloge HR-, une entrée horloge qui reçoit le signal Y3-, une entrée de remise à zéro reliée à un potentiel positif VR+, et une entrée de données reliée d'une part à un potentiel positif +5V par une résistance 114 et d'autre part à la logique de décision 3 par une - 21 - ligne 135 par laquelle elle reçoit un signal de suppression d'écrêtage ECRT-. Les étages des trois sélecteurs/multiplexeurs 102, 103, 104 sont reliés en sortie au quatrième registre R4, par des fils 8 à 19 de la liaison 101. On remarquera que les fils DI04 à 07 constituent les fils 4 à 7 de la liaison 101, figure 5B, qui comporte donc 16 fils. En sortie du registre R4 des fils O à 15 de la liaison 92 sont reliés aux fils O à 15 de la liaison DP, figure 5A. Le tableau ci-après donne le codage de la valeur des échantil- Ions: la colonne dB donne l'atténuation, en décibels, et la colonne A l'amplitude du signal sinusoidal correspondant, en décimal; le niveau zéro correspond à une amplitude de 1447. La colonne HEXA système hexadécimal. HEXA 7FF A7 3FF 1FF FF 7F 3F 2C 1F OF donne la valeur de l'amplitude du signal dans le dB +3 O -3 -9 -15 -21 -27 -30 -33 -39 -45 -51 -57 -63 A Le dispositif mesurée à -12dB; il d'écrêtage de la figure 10, écr8te la puissance évite un débordement de la capacité de la mémoire - 22 - centrale M1. On remarquera qu'en sortie du quatrième registre R4, il y un décalage de 4 bits, les bits acheminés par les fils DI04 à 19 étant injectés sur les fils DPOO à 15, par l'intermédiaire de la liaison 92. Lorsque la porte ET-NON 105 du dispositif d'écrêtage délivre un signal Sde valeur O à l'entrée de sélection des sélecteurs, chaque étage du sélecteur 102 et les deux premiers étages du sélecteur 103 délivrent des bits de valeur 1; les deux autres étages du sélecteur 103 et les étages du sélecteur 104 délivrent des bits de valeur O. Si le signal de sélection Sa la valeur 1, les étages des sélecteurs 102, 103 et 104 délivrent les bits des fils DI08 à 19. Le signal de sélection S- à la valeur 1 lorsque que l'un au moins des bits des fils DI08 à 19 à la valeur O; le signal Sa la valeur O lorsque tous les bits des fils DI08 à 19 ont la valeur 1. Lorsque le signal de suppression d'écrêtage ECRT- est appliqué à la bascule 113, le signal de sélection S- prend la valeur 1 quelles que soient les valeurs des bits des fils DI08 à 19, et ces bits sont donc transmis au registre R4. Il est donc possible d'effectuer des mesures de puissance jusqu'à 0dB; au delà, le bit de débordement OFLW+ délivré par l'additionneur ADD, bloque le signal d'écriture WE- lors de l'écriture de la somme des puissancesyPj dans la mémoire centrale le signal WEcorrespondant à l'instant défini par le signal Y14- étant alors supprimé (figure 3C). La figure 11 représente la logique de décision 3 de la figure 1, qui est reliée au bloc de calcul 2 par la liaison DO. Un multiplexeur 120 a une entrée reliée aux fils D012 à D023 et une autre entrée reliée aux fils D007 à D018; une entrée de sélection est reliée à la sortie d'une porte OU-NON 121 ayant cinq entrées reliées aux fils D019 à 23, respee- tivement; si un bit parmi les cinq bits de poids fort acheminés par ces fils a la valeur 1 ce sont les bits des fils D012 à 23 qui sont sélec- tionnés et qui adressent une première mémoire morte P3 de type EPROM, dont une entrée de validation reçoit du circuit séquentiel 5 le signal MO-, et une autre entrée est reliée à la sortie de la porte OU-NON 121. Si les cinq bits de poids fort D019 à 23 ont la valeur O, ce sont les bits des fils D007 à 18 qui adressent la première mémoire morte P3 qui reçoit de la porte OU-NON 121 une indication de la plage de niveau rela- tif à la sommeú Pj reçue par la liaison DO. La première mémoire morte P3 est une mémoire de transcodage qui délivre en sortie sur sept - 23 - fils la sommeZ Pj, exprimée en décibels, à une deuxième mémoire morte P4, de type EPROM, dont six autres entrées adresses reçoivent les signaux d'horloge H5R-/H10R-, ces signaux définissant un numéro de voie dans la trame de la ligne entrante 6, figure 1. Une entrée de validation de la deuxième mémoire morte P4 est reliée à la sortie d'une porte OU-NON 122 qui reçoit en entrée les signaux MO+ et TRO+. La sortie de la deuxième mémoire morte est reliée à une entrée d'une porte ET-NON 123 à laquelle elle délivre un signal seuil, S30+, lorsque le signal reçu par la logique de décision est supérieur à -30dB. La deuxième mémoire morte Pl4 délivre également sur une autre sortie, reliée à la ligne 135, le signal de suppression de l'écrêtage ECRT- qui est appliqué au circuit d'écrêtage 100, représenté figure 10; ce signal est activé par une commande programmée, dans la deuxième mémoire morte P4, en fonction des numéros de voies. Une autre entrée de la porte ET-NON 123 est reliée à la sortie d'une porte OU-NON 124 qui reçoit en entrée les signaux Y13- et MO-. Une porte ET-NON 125 a une entrée reliée à la sortie de la porte 123 et reçoit sur une autre entrée le signal d'initialisation INI- du cir- cuit séquentiel 5, figure 3C; la sortie de la porte 125 est reliée, à travers un inverseur 126 à une entrée de remise à zéro d'un compteur C1 qui reçoit le signal de remise à zéro CLRC-. Une entrée de commande de chargement du compteur C1 est reliée à la sortie d'une porte ET-NON 127 qui reçoit le signal MO+ sur une entrée et a une autre entrée reliée à la sortie d'une porte ET-NON 128 recevant sur une entrée le signal Y8- et sur une autre entrée le signal Y9-. Une entrée horloge du compteur C1 est reliée à une porte OU-NON 129 qui reçoit sur une entrée le signal MO- et a une autre entrée reliée à la sortie d'une porte OU-NON 130; la porte 130 a une entrée reliée à la sortie d'un inverseur 131 qui reçoit le signal Y9-, et une autre entrée reliée à la sortie d'une porte OU-NON 132; la porte 132 reçoit le signal Y13- sur une entrée et a une autre entrée reliée à une sortie de débordement (ripple carry output) du compteur C1, et en reçoit un signal de débordement C9+. Le compteur C1 a quatre étages reliés en sortie à quatre entrées, respectivement, d'une mémoire M2 de type RAM; la mémoire M2 a quatre sorties reliées à quatre entrées des étages du compteur C1, respectivement. Une entrée d'adressage de la mémoire M2 reçoit les signaux d'horloge H5R-à H10R-qui définissent les numéros de voies. Une porte ET-NON 133 est reliée en sortie à une entrée d'écriture - 24 - de la mémoire M2, et délivre un signal d'écriture WES-; une entrée de la porte 133 reçoit le signal MO+ et une autre entrée est reliée à la sortie d'un inverseur 134 qui reçoit le signal Y14-; une entrée de validation de la mémoire M2 reçoit le signal MO-. La figure 12 représente le circuit interface de sortie 4 de la figure 1. Il comprend un multiplexeur 140 et une mémoire M3 de type RAM. Le multiplexeur a une entrée reliée par une ligne de sélection 141 à un périphérique programmé d'alarme, en abrégé PPA, non représenté, car ne faisant pas partie de l'invention; le multiplexeur est également relié en entrée au PPA par une liaison 142 a quatre fils 142A, 142B, 142C, 142D, qui acheminent respectivement un signal de validation, un signal d'écriture, une adresse, et un signal de réinitia- lisation d'alarme. D'autre part il a quatre autres entrées recevant le signal MO-, le signal d'écriture WES-par la ligne d'écriture 8 reliée à la sortie de la porte ET-NON 133 de la logique de décision, les signaux d'horloge H5R-à HO10R- qui définissent les voies, et le signal de débor- dement C9+ par la ligne d'alarme 9 reliée à la sortie de débordement du compteur C1 de la logique de décision. Le multiplexeur 140 a quatre sorties sl à s4, qui reçoivent soit un signal du PPA, par les fils 142A, 142B, 142C, 142D, soit un signal, MO-, WES-, H5R/H!CR-, C9+, respectivement, la sélection étant faite par ordre du PPA par la ligne de sélection 141. La sortie sl est reliée à une entrée de validation de la mémoire M3, la sortie s3 est reliée à une entrée adresses de la mémoire M3, la sortie s2 est reliée à une entrée d'écriture de la mémoire M3, la sortie s4 est reliée à une entrée de données de la mémoire M3; la sortie de la mémoire M3 est reliée par une ligne 143 au PPA. La logique de décision opère sur les 64 voies toutes les deux secondes, après 1024 mesures. A la 1024ième mesure, repérée par le signal MO+ = 1 le bloc de calcul détermine, pendant la trame 0, signal TRO+ = 1, la puissance Pj de chaque voie, pour la 1024ième mesure, et la somme des puissances rPj pour chaque voie et pour l'ensemble des 1024 mesures. Pendant la trame 1, signal TR1+ = 1 les opérations suivantes sont effectuées - 25 - 1/ vérification du seuil de la puissance moyenne filtrée K 1024 P(K) = 1 E Pj _F pj K j=l 1024 pour chaque voie, dans la logique de décision, 2/ incrémentation du compteur C1 de la logique de décision si P(K). P seuil avec par exemple P seuil= -30 dB ou remise à zéro du compteur si P (K) >P seuil, 3/ écriture de la mémoire M3 de l'interface de sortie, 4/ remise à zéro de la somme EPj dans la mémoire centrale M1 du bloc de calcul. La mémoire centrale M1 du bloc de calcul étant en mode lecture de la somme des puissances F:Pj, les bits des fils D07 à D023 donnant la somfne des puissances sont multiplexés en deux groupes pour adresser la mémoire P3 de la logique de décision (figure 11) sélectionnée par le signal MO- = O, et qui délivre en sortie la puissance moyenne filtrée P(K) exprimée en décibels. Le signal de sortie associé aux numéros de voies donnés par les six signaux d'horloge H5R-/H10R-adresse la mémoire P4 qui est sélectionnée par l'un des signaux TRO+ = 1 ou MO+ = 1; la mémoire P4 délivre le signal seuil S30+ = 1 si la puis- sance P (K) est supérieure à -30dB, le signal seuil mettant le compteur à zéro. La détermination de l'absence de modulation d'une voie se fait en totalisant 9 cycles de mesures pour chacun desquels la puissance moyenne filtrée mesurée est inférieure à -30dB. Le contenu de la mémoire M2 est chargé dans le compteur C1. Lorsque la puissance moyenne mesurée est supérieure à -30dB, le compteur C1 reçoit une impulsion par l'inverseur 126 à l'instant défini par le signal Y13-, et est remis à zéro; à l'instant défini par le signal Y14- la valeur 0 du compteur est transférée dans la mémoire M2. Lorsque la puissance moyenne mesurée est inférieure à -30dB le compteur n'est pas remis à zéro puisque la mémoire P4 ne délivre pas de signal de seuil S30+ = 1; le compteur est donc chargé à 1; à la mesure suivante, pour la même voie, si la puissance moyenne est encore inférieure à -30dB le compteur est incrémenté et la nouvelle valeur est - 26 - transférée, à l'instant défini par le signal Y14-, dans la mémoire M2; si les mesures suivantes donnent toutes une puissance moyenne inférieure à 30dB, le compteur C1 arrive en débordement à la neuvième mesure et sa sortie de débordement délivre un signal de débor- dement C9+ qui bloque le signal Y13- qui sert à inerémenter le compteur Cl; celui-ci reste à la valeur 9. Le signal de débordement C9+ indique donc 9 cycles de mesures ayant trouvé une puissance moyenne inférieure à -30dB. Le signal de débordement CG9+ est également transmis à l'interface de sortie, figure 12, et tranféré dans la mémoire M3 à l'instant défini par le signal Y14-, l'écriture dans la mémoire M3 étant commandée par le signal WES- délivré par la porte 133 de la logique de décision (fi- gure 11). La mémoire M3 mémorise les alarmes (signaux de débordement C9+) des 64 voies; elle possède un double accès, grâce au multiplexeur 140: un premier accès pour l'écriture des alarmes, et un deuxième accès pour la lecture, ou l'initialisation, d'un mot de la mémoire M3, chaque mot de cette mémoire étant affecté à une voie pour mémoriser l'alarme relative à cette voie. Le circuit d'initialisation 40 est représenté figure 3C; il est constitué par les bascules 46 et 47, et comporte un circuit RC (53, 54). Après un temps correspondant à deux cycles de 1024 mesures chacun le signal d'initialisation INI-délivré par la bascule 47 passe à la valeur 0; le signal INI-étant appliqué à la porte ET-NON 125 de la logique dedécision, figure 11, libère l'entréede remise à zéro (clear) du compteur C1 qui peut alors prendre en compte les signaux de seuil S30+. Le seuil délivré par la mémoire P4 a été fixé à -30dB dans l'exemple choisi, mais ce seuil peut bien évidemment avoir une valeur différente, puisqu'il est fonction de la programmation de la mémoire P4 qui est une mémoire morte. - 27 - REVENDICATIONS: 1/ Procédé de mesure de la puissance efficace après filtrage passe-haut de signaux échantillonnés à une fréquence d'échantillonnage fe, le fil- trage passe-haut ayant une fréquence de coupure fe, caractérisé par le fait que l'on effectue sur un nombre N d'échantillons consécutifs et pour chaque voie d'une trame, le nombre N d'échantillons étant fe fe compris entre fc et f 2c fcI N - une mesure de puissance efficace Peff = 1 en calculant pour chaque échantillon reçu le carré de la valeur de l'échantillon et en divisant ce carré de la valeur par le nombre N, et en additionnant le résultat à une somme des carrés des valeurs des échantillons précédents divisée par le nombre N, i variant de 1 à N, N 2 - une mesure de puissance moyenne Pcc = 2( xi) en additionnant la valeur de chaque échantillon reçu à une somme des échantillons précédents, et en divisant par le nombre N la somme obtenue après réception des N échantillons, et en élevant au carré le résultat, - que l'on détermine une puissance efficace après filtrage, après réception de N échantillons, en faisant la différence entre la puissance efficace et la puissance moyenne Pj = Peff - Pcc, - que l'on effectue un nombre K de mesures de N échantillons chacune et que l'on détermine après chaque mesure, la somme des puissances efficaces après filtrage correspondant aux mesures effectuées pour obtenir après K mesures une valeur moyenne de la puissance efficace après filtrage en divisant par le-nombre K la somme desdites puissances K efficaces après filtrage P(K) P i variant de 1 à K K 1 jjvrate K et que l'on compare ladite valeur moyenne à un seuil. 2/ Dispositif pour la mise en oeuvre du procédé selon la revendication 1, caractérisé par le fait qu'il comporte un cicuit de réception de données (1) relié à une ligne entrante (6) de laquelle il reçoit les signaux des voies, un bloc de calcul (2) relié en entrée au circuit de - 28 - réception pour calculer pour chaque voie et pour chacune des K mesures la puissance efficace, la puissance moyenne, et la puissance efficace après filtrage, et pour calculer la somme des puissances efficaces après fil- trage correspondant à K mesures, une logique de décision (3) reliée en entrée au bloc de calcul (2) pour déterminer la valeur moyenne de la puissance efficace après filtrage, pour comparer cette valeur moyenne à un seuil, et pour émettre un signal d'alarme lorsque ladite valeur est inférieure au seuil pendant un certain nombre de cycles consécutifs de K mesures chacun, et un circuit séquentiel (5) délivrant au bloc de calcul (2) et à la logique de décision (3) des signaux d'horloge et de commande. 3/ Dispositif selon la revendication 2, caractérisé par le fait que le bloc de caleul comporte une mémoire de transcodage (P1), reliée en entrée au circuit de réception (1), un additionneur (ADD) ayant une première entrée (A) reliée à un premier registre (.1), une deuxième entrée (B) reliée en sortie de la mémoire de transcodage (P1), et une sortie reliée à une mémoire centrale (M1), à un deuxième registre (R2), à un troisième registre (R3) et à un quatrième registre (R4), la mémoire centrale (M1) étant reliée en sortie à la logique de décision (3) et au premier registre (R1), que la mémoire de transcodage (P1) délivre la valeur de chaque échantillon entrant, le carré de cette valeur, divisé par le nombre N, que la mémoire centrale (M1) mémorise d'une part, au cours d'une mesure portant sur N échantillons, la somme des valeurs des échantillons reçus, la somme des carrés des valeurs des échantillons divisés par N des échantillons reçus, et d'autre part la somme des puissances efficaces après filtrage correspondant aux mesures effectuées dans un cycle de K mesures, que le deuxème registre (R2) reçoit de l'additionneur la somme des valeurs des N échantillons d'une mesure, ledit deuxième registre étant relié en sortie à une entrée d'adressage d'une mémoire morte (P2) reliée en sortie à la logique de décision (3) et au premier registre (R1), ladite mémoire morte délivrant la puissance moyenne correspondant aux N échantillons, avec inversion de signe, que le troisième registre (R3) est relié en sortie à la deuxième entrée (B) de l'additionneur, duquel il reçoit la puissance efficace correspondant à N échantillons et la délivre à l'additionneur lorsque celui-ci reçoit - 29 - de la mémoire morte (P2) via le premier registre (R1) la puissance moyenne, que le quatrième registre (R4) est relié en sortie à la deuxième entrée (B) de l'additionneur duquel il reçoit la puissance efficace après filtrage correspondant à une mesure de N échantillons, et la délivre à l'additionneur lorsque celui reçoit de la mémoire centrale (M1) via le premier registre (R1) la somme des puissances effi- caces après filtrage correspondant aux mesures précédentes effectuées dans un cycle de K mesures. 4/Dispositif selon la revendication 2, caractérisé par le fait que le bloc de calcul comprend également un circuit d'écrUtage (100) entre l'additionneur (ADD) et le quatrième registre (R4), l'additionneur étant relié directement au quatrième registre par quatre fils d'une liaison (DI) et au circuit d'écrêtage par un ensemble de douze autres fils de ladite liaison, que le circuit d'écrêtage comporte un premier (102), un deuxième (103) et un troisième (104) registres à quatre étages chacun, chaque étage ayant deux entrées et une sortie, que chaque étage des registres a une entrée relié à un fil dudit ensemble de douze fils, que chaque étage du premier registre (102) et deux premiers étages du deuxièmes registre (103) ont chaeun une autre entrée reliée à un potentiel positif, que deux derniers étages du deuxième registre (103) et chaque étage du troisième registre (104) ont chacun une autre entrée reliée à la masse, que la sortie de chaque étage des registres est reliée au quatrième registre (Ré) , que les fils de l'ensemble des douze fils reliés aux deux derniers étages du deuxième registre (103) et aux étages du troisième registre(104) sont également reliés à des entrée d'une deuxième porte ET-NON (112) elle même reliée en sortie à une entrée d'une deuxième porte ET-NON (105) reliée en sortie à une entrée de commande des premier, deuxième et troisième registres, une autre entrée de la deuxième porte étant reliée en sortie d'une baseule (113) pilotée par un signal (Y3-) délivré par le circuit séquentiel à chaque voie, une entrée de données de la bascule étant reliée à un potentiel positif. / Dispositif selon la revendication 2, caractérisé par le fait que la logique de décision (3) comporte une mémoire de transcodage (P3) ayant des entrées d'adresses reliées au bloc de caleul (2) et délivrant la valeur moyenne de la puissance efficace après filtrage, une mémoire morte (P4) ayant des entrées adresses reliées en sortie de la mémoire de transcodage (P3), et délivrant un signal lorsque ladite valeur moyenne est inférieure au seuil, un compteur (Cl), à plusieurs étages, ayant une entrée de remise à zéro reliée à la sortie de la mémoire morte (P4), une mémoire (M2) ayant des entrées reliées en sortie des étages du compteur et des sorties reliées en entrée des étages du compteur, une sortie de débordement du compteur délivrant le signal d'alarme et étant reliée à une entrée d'une porte OU-.NON (132) dont une autre entrée reçoit du circuit séquentiel (5) un signal (Y13-) pour incrémenter le compteur, la sortie de la porte OU-NON étant reliée à une entrée horloge du compteur (Cl). 6/ Dispositif selon la revendication 2, caractérisé par le fait qu'il comporte une interface de sortie (4) pour mémoriser le signa] d'alarme de chacune des voies de la trame, ladite interface étant reliée en entrée à la logique de décision (3) et en sortie à un organe périphérique de contr8le.