FR 2597661 A1 19871023 FR 8702019 A 19870217 PROTECTION DES CIRCUITS INTEGRES CONTRE LES DECHARGES ELECTRIQUES La présente invention concerne d'une manière générale les dispositifs ou circuits intégrés à semiconducteurs, et, plus particulièrement, une structure intégrée pour protéger les composants actifs et/ou passifs du dispositif 5 contre la possibilité d'une détérioration accidentelle à cause de décharges d'origine électrostatique pouvant survenir durant les étapes de fabrication, d'assemblage et de manipulation du circuit ou du dispositif intégré lui-même. Les extraordinaires avances technologiques dans le 10 domaine de la fabrication des circuits intégrés telles que l'implantation ionique, la gravure par faisceau ionique, la définitionde zones par faisceau ionique, ont permis d'accroître la densitédes circuits et les performances des composants individuels de ceux-ci, mais ils onttrès souvent déterminé du 15 même coup une plus grande sensibilité de certains de ceux-ci aux détériorations provoquées par des décharges électriques accidentelles d'origine électrostatique. Sous ce rapport, on sait que les sols, les verres, les récipients pour le transfert des plaquettes, les sacs en plastique et les tubes pour le transfert et la manipulation des pièces sont tous des matériaux très dangereux du fait des potentiels qu'ils peuvent atteindre (jusqu'à 30 kV). De plus, l'opérateur lui-même, lors de manipulations manuelles, peut provoquer une décharge de valeur non négli25 geable. Par conséquent, l'utilisation d'un matériau antistatique particulier pour les sols, les plans de travail, les revêtements de sols et de tables, assurera un drainage continuel des charges électriques en les dispersant vers 30 le sol, de même que l'utilisation de tubes de transfert antistatiques et de bracelets antistatiques pour retirer toute charge des opérateurs sera indispensable pour éviter la génération de décharges de haute intensité. f::5::1: E 1:: D:::2: : - 3:: -u35 Toutefois, même un système de protection antistatique sophistiqué est insuffisant pour éviter des détériorations accidentelles, spécialement dans le cas de composants particulièrement sensibles qui présentent déjà des défaillances avec des tensions (Vdét) de l'ordre de 100 à 400 V. Dans ces exemples, une intervention dans le circuit devient elle-môme nécessaire, car même des structures intrinsèquement robustes, si elles sont manipulées dans un environnement qui n'est pas particulièrement étudié de façon à éviter les effets triboélectriques, peuvent également être sujettes à des défaillances. Du point de vue de la résistance spécifique aux détériorations dues aux décharges électrostatiques, chaque type de dispositif présente sa propre plage particulière de tensions au-delà de laquelle la décharge, par un effet de tension dans les dispositifs de type MOS ou par un effet de courant dans les dispositifs de type bipolaire, provoqoe une défaillance ou une dégradation. Avec l'intégration à grande échelle, et, par conséquent, avec des géométries encore plus petites, le problème, limité à l'origine au domaine des dispositifs M!DS, s'est également présenté dans le domaine des circuits int-rés de type bipolaire, et, naturellement, également dans ce que l'on appelle les procédés mixtes, qui réalisent sur le même substrat monolithique des composants de type MOS et de type bipolaire. Les décharges électrostatiques touchant les jonctlons base-émetteur dans les transistors de surface réduite peuvent provoquer leur détérioration, de même qu'elles peuvent provoquer la détérioration de la couche fine d'oxeyde de la grille dans les composants de type MOS, ainsi que dans les condensateurs intégrés. Dans les circuits intégrés de type bipolaire, le problème, dont l'incidence est évaluable pour certains procédés à une chute de 2% du rendement, a été traité, particulièrement dans les cas o la tension de détérioration Vdét se trouvait être relativement faible, par l'utilisation dans les circuits intégrés de structures de protection qui fonctionnent généralement comme une diode de limitation, respectivement vers la masse et/ou vers le noeud d'alimentation. Dans la publication intitulée "Electrostatic discharge protection in linear IC's", de Marisa Manzoni, présentée au cours de l'International conference on Consumer Electronics de l'ICCE, à Chicago, en Illinois, aux Etats-Unis, du 5 au 7 Juin 1985, le problème technique mentionné ci-dessus 10 et les divers types connusde structures de protection utilisées dans les circuits intégrés de type linéaire sont analysés du point de vue de leur efficacité ou de leur robustesse, ainsi que de leur caractéristique de surface et de leur vitesse d'intervention quantifiée en termes de-constante RC 15 mesurée entre les broches d'entrée et de masse. On se référera à ladite publication pour de plus amples renseignements. Les expédients des circuits de la technique existante analysés et commentés dans ladite publication présentent 20 quelques inconvénients. Un premier inconvénient est représenté par le fait que les diverses structures de protection du type connu nécessitent, dans presque tous les cas, une surface non négligeable pour leur implantation dans le circuit intégré. 25 Un deuxième aspect désavantageux est dû au fait que les Jonctions Zener B-E et B-C, de même que les structures de thyristors doubles, ainsi que d'autres structures dérivées de transistors intégrés, présentent normalement des résistances séries de l'ordre de plusieurs centaines d'ohms (de façon caractéristique, entre 400 et 500 ohms). Ce fait limite non seulement la valeur de la tension de détérioration (Vdét) que l'on peut obtenir au moyen de la structure particulière, mais a également un effet négatif sur la vitesse d'intervention. Un objet de la présente invention est de procurer une structure intégrée de protection contre les décharges électrostatiques améliorée. La structure semiconductrice I intégrée de la présente invention pour la protection contre des décharges électriques d'origine électrostatique de composants d'un circuit intégré comportant un substrat monocristallin de matériau semiconducteur et une couche développée par croissance épitaxiale sur ledit substrat dans lequel sont formés lesdits composants du circuit est caractérisée en ce qu'elle comporte deux jonctions Zener entre une région enterrée obtenue par implantation ionique et par croissance épitaxiale et ayant un niveau de dopage élevé d'une impureté 10 d'un premier type de conductivité, cette région enterrée étant isolée du matériau semiconducteur du substrat par une couche enterrée inférieure d'isolation dopée avec une impureté d'un deuxième type de conductivité, et, respectivement, deux régions diffusées distinctes de niveau de dopage élevé d'une impureté dudit deuxième type de conductivité, lesdites deux régions diffusées distinctes étant isolées entre elles et des autres régions de ladite couche développée par croissance épitaxiale par des régions d'iso20 lation diffusées de niveau de dopage élevé d'une impureté dudit premier type de conductivité connectées à ladite région enterrée; l'une desdites deux régions diffusées distinctes étant électriquement connectée à un point d'entrée (ou de sortie) du circuit intégré, et l'autre étant électriquement connectée à une couche de métallisation constituant un noeud de potentiel commun dudit circuit intégré. De façon avantageuse, la structure toute entière, ou tout au moins une partie substantielle de celle-ci, est 30 formée dans la couche développée par croissance épitaxiale dans une zone située directement au-dessous de la surface métallisée constituant ledit point d'entrée (c'est-à-dire la surface métallisée sur laquelle est soudé le fil pour le raccordement électrique avec le secteur respectif de la 35 structure métallique pour l'assemblage et le support du circuit intégré). De cette façon, la surface nécessaire pour la structure de protection de l'invention qui dépasse celle qui se révèle irréductible par l'économie du procédé, c'està-dire celle qui se trouve directement en dessous de la surface de projection du point d'entrée, n'est que de quelques mil2 (1 mil = 1 millième de pouce = 0,024 mm). De plus, les deux jonctions Zener, c'est-à-dire la combinaison des deux diodes Zener, présentent une résistance série extrêmement faible car la couche enterrée et les deux régions 10 diffusées distinctes sont toutes des régions d'un niveau de dopage relativement élevé avec des caractéristiques de résistivité extrêmement faibles. Dans un but purement illustratif, et non limitatif, et aux fifis de faire mieux comprendre l'invention et ses avantages, la description suit à présent avec l'illustration d'une réalisation particulièrement préférée faisant référence au dessin joint, montrant, bien que de façon schématique, une vue en perspective en coupe de la structure intégrée de l'invention. Si l'on se réfère à la figure, le dispositif en question est fait sur un substrat 1 de silicium p-, constitué de préférence par une tranche d'orientation cristallographique ayant une résistivité générale comprise entre 1 et 5 ohms.cm sur laquelle une couche 2 de 25 sicilium nayant une résistivité comprise entre 1 et 3 ohms.cm est développée par croissance épitaxiale. Selon les techniques d'implantation, de diffusion partielleet même de croissance épitaxiale connues, on forme en un emplacement situé directement en dessous de la surface 30 sur laquelle sera formé le point d'entrée particulier du circuit intégré une couche enterrée d'isolation inférieure 3 (puits n inférieur) de silicium n+ et une région enterrée 4 de silicium p+ substantiellement superposée à ladite couche enterrée n+ d'isolation inférieure. La région enterrée 4 de 35 silicium p+ est dopée au bore et a une résistivité superficielle comprise de préférence entre 50 et 100 ohms/carré. 1 0 15 20 30 Des diffusions profondes de bore pour former les régions d'isolation respectives 5 et 6 de silicium p+ procurent une isolation parfaite des deux jonctions Zener qui sont formées en diffusant du phosphore afin de réaliser les deux régions distinctes 7 et 8 de silicium n+ suffisamment profondes pour qu'elles atteignent la région enterrée 4 de silicium p+. Comme montré sur la figure, la cathode de l'une des deux diodes (région 7) est connectée à la couche de métallisation 9 du point d'entrée du circuit intégré le long d'un bord de celui-ci par l'intermédiaire d'une ouverture appropriée dans la couche d'oxyde d'isolation formée thermiquement 10 présente sur la surface de la couche de silicium développée par croissance épitaxiale, tandis que la cathode de la deuxième diode (région 8) est connectée à la couche de métallisation 11 du potentiel de masse ou commun du circuit intégré par l'intermédiaire d'une ouverture appropriée dans la couche d'oxyde d'isolation 10. Le silicium p+ des diffusions d'isolation 5 et 6, ainsi que le silicium n+ des diffusions de cathodes 7 et 8 des deux diodes Zener, a une résistivité superficielle comprise de préférence entre 0,8 et 1,2 ohms/carré. Dans les applications aux circuits intégrés linéaires avec des dimensions de point d'entrée de 125 micromètres sur 125 micromètres environ, la structure de protection de l'invention formée selon la réalisation préférée décrite ci-dessus présente une résistance série généralement comprise entre 50 et 100 ohms. De plus, la surface utile occupée peut être évaluée à environ 0,25 mm2 (10 mil2). Gràce aux essais effectués selon les caractéristiques courantes sur des dispositifs linéaires fabriqués selon des procédés conçus pour des tensions d'alimentation de 18 volts et utilisant des transistors NPN ou PNP de faible surface dans les étages d'entrée, on a observé que la plus grande sensibilité est présentée par la jonction B-E lorsque l'inversion d'impulsion polarise la jonction et le mécanisme de défaillance semble être, de façon caractéristique, la fusion du silicium provoquée par des surchauffes localisées dans la région d'appauvrissement de la jonction. Dans ces conditions, la valeur de la tension de détérioration peut être de 400 V environ. Si dans le même dispositif on réalise la structure de protection de la présente invention, on observe un accroissement de la tension de détérioration jusqu'à 3000 à 9000 V 10 environ. La structure de protection intégrée de l'invention est compatible avec un grand nombre de procédés de fabrication pour des circuits intégrés contenant des composants de type bipolaire et/ou de type MOS et/ou de type D/MOS 15 complémentaire. Un procédé pour fabriquer la structure intégrée de l'obJet de protection de la présente invention comporte les étapes suivantes: - l'implantation et la diffusion de phosphore sur 20 la surface d'un substrat de départ de silicium p ou p- dopé au bore afin de former la couche enterrée d'isolation inférieure 3 (puits n inférieur) de silicium n+ (dans cette étape de fabrication, on formera également, normalement, ce que l'on appelle les platines implantées des transistors 25 NPN et le puits n inférieur des transistors PNP verticaux avec collecteurs isolés); l'implantation de bore sur la surface o la région 4 de silicium p+ correspondant à l'anode des deux diodes sera formée (dans cette étape, on fera également les 30 implantations de bore pour réaliser les différentes régions d'isolation inférieure); - la croissance épitaxiale d'une couche 2 de silicium n-; le dépot de bore et sa diffusion pour réaliser les diffusions d'isolation 5 et 6 de silicium p+ pour l'isolation des deux cathodes des diodes (dans cette étape, on réalisera également les dépots et les diffusions de bore pour former les diffusions d'isolation supérieure); - le dépot de phosphore et sa diffusion pour former les deux régions de cathode des deux diodes, respectivement 7 et 8, de silicium n+ (dans cette étape, on réalisera également la diffusion des platines). Comme cela sera facilement compris par l'expert de ce domaine, le procédé de fabrication de la structure de l'invention peut également être modifié en faisant varier, par exemple, les conditions et/ou les procédures des différents traitements prévus par le procédé lui-même afin d'adapter ceuxci à des nécessités et à des contraintes particulières de conception et de fabrication. Il est évident que la structure de protection de l'invention est applicable aussi bien à des points d'entrée qu'à des points de sortie du circuit intégré, pourvu que les tensions de sortie normales du circuit soient inférieures à la tension Zener des diodes. De plus, la structure peut également être reproduite pour chaque point d'entrée ou de sortie individuel afin de procurer une protection par diode de limitation aussi bien vers le potentiel de la masse que vers le potentiel de l'alimentation. Dans ce cas, la surface de protection du point d'entrée ou de sortie peut être partagée par les deux structures distinctes, l'une d'entre elles étant connectée à l'autre noeud (métallisation) de potentiel commun approprié du circuit intégré. REVENDICATIONS 1. Structure semiconductrice intégrée pour protéger contre des décharges électriques d'origine électrostatique les composants d'un circuit intégré comportant un substrat monocristallin (1) de matériau semiconducteur et une couche (2), développée par croissance épitaxiale sur ledit substrat, dans laquelle sont formés lesdits composants du circuit, caractérisée par le fait qu'elle comporte deux jonctions Zener entre une région enterrée (4) ayant un niveau de dopage élevé d'une impureté d'un premier type de conduc10 tivité isolée du matériau semiconducteur du substrat par une couche enterrée d'isolation inférieure (3) dopée avec une impureté d'un deuxième type de conductivité, et, respectivement, deux régions diffusées distinctes (7, 8) ayant un niveau de dopage élevé d'une impureté d'un deuxième type de conductivité; lesdites deux régions diffusées distinctes (7, 8) étant isolées entre elles et des autres régions de ladite couche développée par croissance épitaxiale par des régions d'isolation avec un niveau de dopage élevé d'une impureté dudit premier type de conductivité connectées avec ladite région enterrée (4); l'une desdites régions diffusées (7) étant électriquement connectée à un point d'entrée ou de sortie (9) du circuit intégré et l'autre (8) étant électriquement connectée à une couche de métallisation (11) constituant un noeud de potentiel commun dudit circuit intégré. 2. Structure de la revendication 1 formée, substantiellement, dans la couche de croissance épitaxiale directement en dessous d'une surface métallisée constituant ledit point d'entrée ou de sortie. 3. Circuit intégré à semiconducteurs comportant un 30 substrat monocristallin (1) de matériau semiconducteur et une couche (2) développée par croissance épitaxiale sur ledit substrat dans lequel est formée une pluralité de composants de circuit dont certains sont directement connectés à des points d'entrée ou de sortie (9) conçus pour la connexion de fils caractérisé en ce que dans une 35 région située directement au-dessous de la surface d'au moins un desdits points d'entrée ou de sortie (9) se trouve une structure de protection contre les décharges d'origine électrostatique formée par deux jonctions Zener entre une région enterrée (4) ayant un niveau de dopage élevé d'une impureté d'un premier type de conductivité isolée du matériau semiconducteur du substrat par une couche enterrée d'isolation inférieure (3) dopée avec une impureté d'un deuxième type de conductivité, et, respectivement, deux régions diffusées distinctes (7, 8) ayant un niveau de dopage élevé d'une impureté d'un deuxième type de conductivité; lesdites deux régions diffusées distinctes (7, 8) 10 étant isolées entre elles et des autres régions de ladite couche développée par croissance épitaxiale par des régions d'isolation (5) avec un niveau de dopage élevé d'une impureté dudit premier type de conductivité connectées à ladite région enterrée (4), l'une desdites régions diffusées (7) étant électriquement connectée audit point d'entrée ou de sortie (9) du circuit intégré et l'autre (8) étant électriquement connectée à une couche de métallisation (11) constituant un noeud de potentiel commun dudit circuit intégré.