FR 2591380 A1 19870612 FR 8617375 A 19861211 La présente invention concerne un procédé de fabrication et une structure de dispositifs de mémoire à semiconduc- teurs et, en particulier, des dispositifs de mémoire à semiconducteurs du type dynamique, tels que DRAM (mémoires vives dynamiques) qui ont atteint un degré élevé d'intégration et de très bonnes performances, o des tranchées,ou sillons, sont disposées à l'intérieur de régions capacitives respectives. On a largement utilisé les cellules de mémoire du type dynamique comme éléments de mémoire, puisqu'une telle cellule peut être intégrée avec une haute densité d'intégration. La cellule de mémoire du type dynamique comporte un unique condensateur de mémorisation et un unique transistor de commutation connecté au condensateur, comme représenté sur la figure 6. Toutefois, au fur et à mesure que progresse le degré d'intégration des dispositifs de mémoire à circuit intégré présentant des densités élevées, la surface devant être occupée par une seule cellule de mémoire diminue et, par conséquent, la quantité de charge électrique devant être emmagasinée dans chaque condensateur diminue de manière notable. Ainsi, on peut être amené à lire de manière erronée Le contenu de certaines cellules de mémoire. Pour résoudre un semblable problème, on forme un sillon à la surface du substrat de la région du condensateur de mémorisation afin d'accroître l'aire superficielle. Ainsi, on augmente la capacité du condensateur de mémorisation et, par conséquent, la quantité de charge électrique. Les figures 5(A) et 5(B) montrent une structure de cellules de mémoire de 4 mégabits classique utilisant un condensateur à sillon décrit dans un document japonais de NIKKEI MICRODEVICES, pages 16 à 19, publié au printemps de 1985. Comme décrit sur les figures 5(A) et 5(B), chaque transistor est enfermé au moyen d'une pellicule oxydée de séparation 42 qui est placée à l'intérieur d'un évidement de séparation. Une électrode de silicium polycristallin 43 est formée à l'intérieur de la pellicule oxydée 42 relativement au condensateur afin de consti- tuer une électrode du condensateur et est connectée à une source du transistor. Une plaque de cellule en silicium polycristallin 45 prise en sandwich avec une pellicule 44 de séparation du condensateur constitue L'autre électrode du condensateur. Un drain D est connecté à une ligne de bit (Ligne B) via un trou de contact 46. Dans la structure de cellules ci-dessus décrite, le condensateur et le transistor sont tous deux formés en parallèle avec La ligne de bit (Ligne B). De plus, un unique sillon est prévu qui fait à la fois fonction de séparation entre éléments et de moyen de formation du condensateur unique. Dans la structure de celLuLes de mémoire ci-dessus décrite utilisant le classique condensateur à silLon, La connexion entre Le condensateur et le transistor ne peut plus être réalisée en auto-alignement. De plus, le siLicium poLycristallin fournit un moyen permettant de connecter Le condensateur au transistor. Pour former Le condensateur et séparer électriquement L'un des éLéments de mémoire vis-à-vis de L'élément de mémoire adjacent, il faut former avec précision plusieurs petLicuLes minces de SiO2 à L'intérieur des éléments respectifs de silicium poLycristallin se trouvant à L'inté- rieur des siLons. Pour réaliser cela, iL faut faire appel à des techniques de fabrication de circuit intégré extrêmement évoluées et complexes. De plus, dans La structure de ceLLules de mémoire classique utilisant le condensateur à siLLon, pour fabriquer un dispositif de mémoire hautement intégré présentant une densité élevée et une capa- cité de mémorisation suffisante, il faut encore des zones de grande surface pour séparer l'un des éléments de mémoire vis-à-vis de L'élément de mémoire adjacent et pour former le condensateur. Le probLème ci-dessus indiqué étant ainsi posé, un but de l'invention est donc de proposer un procédé de fabrication et une structure d'un dispositif de mémoire à semiconducteurs pouvant former un condensateur à siLLon et un transistor en auto-alignement. Un autre but de l'invention est de proposer un procédé de fabrication et une structure du dispositif de mémoire à semiconducteurs possédant le condensateur à sillon qui sont appropriés à une intégration élevée du dispositif de mémoire à semiconducteurs. Un autre but de l'invention est de proposer un procédé de fabrication et une structure d'une mémoire vive dynamique (DRAM) possédant des cellules de mémoire d'une petite taille et des condensateurs d'une capacité élevée. On obtient tes buts ci-dessus énoncés au moyen d'un procédé de fabrication d'un dispositif de mémoire à semiconducteurs, chaque cellule de mémoire de celui-ci comprenant un seul transistor et un seul condensateur, le procédé comprenant les opérations suivantes: a) former sélectivement une couche isolante sur un substrat semiconducteur; b) former une couche semiconductrice sur la couche isolante, la couche semiconductrice étant connectée au substrat semiconducteur via la couche isolante; c) former une couche protectrice sur la couche semiconductrice; d) former une fenêtre d'une largeur prédéterminée au travers de la couche protectrice en une position de la couche protectrice décalée par rapport à une extrémité de la couche isolante et former un sillon à travers la fenêtre en utilisant la couche isolante et la couche protectrice comme masques de façon que la couche semiconductrice soit encore connectée au substrat semiconducteur par l'intermédiaire de l'extré- mité de la couche isolante; et e) former le condensateur dans le sillon de façon que le transistor soit formé dans la couche semi- conductrice. On réalise également Les buts ci-dessus décrits en produisant une structure d'un dispositif de mémoire à semiconducteurs, chaque cellule de mémoire du dispositif de mémoire comprenant: a) un transistor disposé sur une couche isolante sélectivement formée dans un substrat semiconducteur; et b) un condensateur formé dans un sillon formé dans le substrat semiconducteur, le transistor et le condensateur étant tous deux connectés à une région du substrat semiconducteur adjacente à une paroi latérale de la couche isolante. On peut également atteindre les buts ci-desus décrits en produisant une structure d'un dispositif de mémoire à semiconducteurs, chaque cellule de mémoire de celui-ci comprenant: a) un transistor disposé sur une couche isolante sélectivement formée dans un substrat semiconducteur; et b) un condensateur formé dans un sillon formé dans le substrat semiconducteur, un transistor d'une autre cellule de mémoire adjacente au condensateur étant séparé du condensateur au moyen de la couche isolante disposée audessous du transistor. La description suivante, conçue à titre d'illustra- tion de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexes, parmi lesquels: - les figures 1(A) à 1(F) sont des vues partiellement en coupe d'une partie sillon de chaque cellule de mémoire, et elles servent à expliquer un procédé de fabrication d'une mémoire vive dynamique (DRAM) selon l'invention; - la figure 2 est une vue partiellement en section droite d'une structure de la DRAM découpée suivant la direction longitudinale de son canaL (la ligne A-A de la figure 4), selon l'invention; - la figure 3 est une vue partiellement en section droite de la structure de la DRAM découpée suivant la direction de la largeur du canal de celle-ci (la ligne B-B de la figure 4), selon l'invention; - la figure 4 est une vue simplifiée de la disposi- tion de configurations de masquage existant dans la DRAM selon l'invention; - les figures 5(A) et 5(B) sont respectivement des vues en section droite longitudinale et en section droite latérale d'une structure de cellules de mémoire classique de la DRAM décrite dans le document japonais de NIKKEI MICRODEVICES, pages 16 à 19, publié au printemps de 1985; et - la figure 6 est un schéma de circuit d'un exemple d'une cellule de mémoire se trouvant dans la DRAM qui possède un unique transistor MOS et un unique condensateur. Une configuration de circuit de la mémoire vive dynamique (DRAM) a déjà été décrite en relation avec la figure 6. Sur la figure 6, une électrode du condensateur est connectée à une source du transistor MOS. Une grille G du transistor MOS est connectée à une ligne de mot W et son drain D est connecté à une ligne de bit B. On va ensuite décrire un procédé de fabrication de la DRAM selon l'invention en relation avec les figures 1(A) à 1(F). Fiqure 1(A) Dans L'opération représentée sur La figure 1(A), on fait se réaliser une croissance cristalline latérale au travers d'une fenêtre de SiO2 d'une Largeur de 1,0 gm en utilisant comme germe un monocristal du substrat 1 de silicium de type P afin de faire croître une couche monocristalline 3 de Si sur une couche 2 de SiO2. De plus, on forme sur la couche monocristaLLine 3 de Si une peLLicule 4 possédant trois couches: une peLLicule de SiO2 (dioxyde de silicium) d'une épaisseur de 200 A (20 nm); une pellicule de Si3N04 (nitrure de silicium) d'une épaisseur de 100 A (10 nm); et une pellicuLe de SiO2 d'une épaisseur de 5 000 A (500 nm). Dans le cas o il est formé un transistor en peLLicule extramince à l'intérieur d'une couche de silicium polycristallin, la couche 3 de silicium est une couche de silicium polycristallin. Figure 1(B) Dans l'opération représentée sur la figure 1(B), on trace une fenêtre d'une largeur de 1 pm par un procédé de photo- incision en une position de la pellicule à trois couches 4 qui est écartée de 0,3 pm par rapportîà une extrémité de la couche 2 de SiO2 par application d'un agent photosensible du type réserve à la pellicule à trois couches 4. Ensuite, on utilise un procédé RIE (incision ionique réactive) pour enlever la pellicule à trois couches 4 et la couche monocristalline de silicium 3 en laissant une petite quantité de cellesci sur l'extrémité de la couche 2 de SiO2 se trouvant du côté gauche lorsqu'on regarde la figure 1(B). Pour assurer la séparation entre le condensateur et le transistor adja- cent d'une autre cellule de mémoire dans la DRAM une fois terminée, on laisse la couche de silicium monocristallin 3 sur l'extrémité de la couche isolante faite de la couche 2 de SiO2, du côté gauche lorsqu'on observe la figure 1(B), à raison d'une petite quantité de celle-ci. Toutefois, ceci ne constitue pas toujours une opération essentielle. FiAure 1(C) Dans l'opération représentée sur la figure 1(C), on utilise le procédé RIE pour réaliser une tranchée, ou sillon, après oxydation de la surface de l'évidement formé au cours de l'opération de la figure 1(B). On note que le numéro de référence 4' désigne des pellicules d'oxydation. Puisque la fenêtre de largeur 1 pm est écartée de 0,3 pm par rapport à l'extrémité de la couche 2 de SiO2, comme on peut l'observer sur la figure 1(C), il est par conséquent formé un sillon de largeur 0,7 Hm. Fiqure 1(D) Dans l'opération représentée sur la figure 1(D), on fait diffuser une impureté du type donneur dans la surface interne du sillon afin de former une région 5 de type N. La région N 5 peut, selon une autre possibilité, être formée de manière que l'impureté du type donneur soit diffusée en phase solide après qu'on a fait croître une pellicule de verre phosphosilicate (PSG) par épitaxie sur la surface interne du sillon grâce à l'application d'un procédé de dépôt chimique sous forme vapeur (CVD). On note que la région N+ 5 fait fonction de l'une des électrodes du condensateur et est inté- grée à la source du transistor formé à l'intérieur de la couche de silicium 3 destinée au transistor en pellicule mince (TFT). Fiqure 1(E) Au cours de l'opération représentée sur la figure 1(E), on effectue une oxydation thermique de la surface latérale interne du sillon afin de former une pellicule 6 de séparation de condensateur. Figure 1(F) Au cours de l'opération représentée sur la figure 1(F), on enterre une couche 7 de silicium polycristallin dans le sillon de manière qu'elle fasse fonction de plaque cellule pour le conden- sateur. Après enlèvement de la pellicule de SiO2, une pellicule située en position supérieure dans la pellicule à trois couches 4, on oxyde la surface de la couche de silicium polycristallin 7. On recouvre d'une pellicule de Si3N4 toute la surface sauf la partie de silicium polycristallin 7. Ensuite, après avoir enlevé la pelli- cule de Si3N4 de la pellicule à trois couches 4, on fait croître une pellicule d'oxydation de grille pour le transistor afin de former le transistor. La figure 2 est une vue en section droite d'une nouvelle DRAM découpée suivant la direction longitudinale du canal de la DRAM fabriquée selon l'invention. La figure 3 est une vue en section droite de la DRAM selon l'invention, découpée le long de la direction de la largeur du canal de la DRAM fabriquée selon l'invention. La région 5 de type N qui est formée par diffusion de l'impureté du type donneur au travers de la surface interne du sillon qui est utilisé pour former le condensateur fait fonction de l'une des électrodes du condensateur. La pellicule d'oxydation o thermique 11 de longueur 100 A (10 nm) fait fonction de pellicule de séparation du condensateur et la couche de silicium polycristallin 7 enterrée dans le sillon fait fonction de plaque cellule du condensa- teur. Un transistor en pellicule mince (TFT) est installé sur une pellicule d'oxydation sélective 10 se trouvant sur une couche 9 de diffusion P+ d'un substrat de silicium de type P. On rend monocris- talline la couche semiconductrice de silicium 11 par une technique de recristallisation. En utilisant une pellicule oxydée de grille 24, une électrode de grille polycristalline 13, et une électrode W (tungstène)-Si 14 comme masques, on forme la région de source et la région de drain par un processus d'implantation ionique en auto- alignement. La région de source est connectée à une électrode N du condensateur et la région de drain est connectée à une ligne de bit 16 d'une électrode de drain 4 en aluminium. On recouvre, au moyen d'une pellicule oxydée CVD (diffusion chimique sous forme vapeur) 8, une ligne de mot comprenant la couche de silicium polycristallin 13 et la couche de W-Si 14. La figure 4 est une vue simplifiée représentant La relation géométrique existant entre une ligne de mot, une ligne de bit, une configuration 35 de masquage de sillon, et une configuration 36 de masquage de transistor. On note que ta figure 2 montre une vue en section droite découpée suivant la ligne en trait mixte A-A de la figure 4 et que la figure 3 montre l'autre vue en section droite découpée suivant une autre ligne B-B en trait mixte de la figure 4. Le transistor et le condensateur sont tous deux connectés par le moyen d'une couche de type N en une position au- dessus de laquelle se trouvent, en chevauchement, la configuration de masquage de sillon 35 et la configuration de masquage de transistor 36. Un exemple de spécification pour la DRAM fabriquée selon l'invention est tel que ci-dessous: Dimension de cellule: 1,5 x 2,5 = 3,75 ipm Condensateur: 5,8 (périphérique) x 2,5 (sillon) pm + 1,2 (plan) pm = 15,7 pm2 - Transistor: W = 0,8 pim, L = 1,0 pm - EFFETS DE L'INVENTION Dans le procédé de fabrication selon l'invention, puisque le monocristal 3 de silicium formant le TFT croit sur la couche 2 de SiO2 en utilisant Le monocristal de Si du substrat comme germe, alors le condensateur en sillon et le transistor sont inter- connectés à l'aide du monocristal de silicium en auto-alignement dans la cellule de mémoire terminée. En outre, puisque le TFT est formé sur la couche 2 de SiO2, des moyens de séparation servant à séparer le condensateur et le transistor adjacent sont mis en place simultanément dans cette opération de formation du TFT. De plus, puisque la pellicule à trois couches 4 et le masque d'incision de la couche monocristalline 3 de silicium formant le TFT présentent un écart par rapport à la fenêtre formée sur la couche 2 de SiO2, le condensateur en sillon et le transistor sont connectés l'un à l'autre par l'intermédiaire de la région monocristalline 5 en auto- alignement. Simultanément, la séparation entre les éléments dans chaque cellule de mémoire peut être réalisée de manière que le procédé de fabrication du dispositif de mémoire à semiconducteurs possédant des condensateurs en sillon devienne d'une considérable facilité. De plus, dans la structure du dispositif de mémoire à semiconducteurs selon l'invention, puisque le transistor mis en place sur la couche 3 de SiO2 possède une structure du type SOI (ce signe désignant un substrat du type silicium sur isolant), la place nécessaire pour la séparation entre les éléments peut être rendue plus petite que dans le cas classique. En d'autres termes, le transistor et le condensateur sont tous deux séparés à l'aide des côtés de la couche 3 de SiO2, suivant la direction de sa profon- deur et sa direction latérale, sélectivement formée qui constitue une pellicule d'oxydation de champ. Puisqu'une jonction PN comportant la région 2 de + type P sert à séparer L'un des condensateurs vis-à-vis du conden- sateur adjacent, La structure permettant de séparer chaque élément de la DRAM selon l'invention est beaucoup plus simple que dans la DRAM classique. Puisque la couche de diffusion N, c'est-à-dire la première électrode du condensateur de la cellule de mémoire, est connectée à la région de source du TFT par l'intermédiaire du mono- cristal, on peut rendre plus précise que dans le cas de la DRAM classique la connexion du condensateur et du transistor. La DRAM fabriquée selon l'invention ne demande pas l'application de la technique de niveau extrêmement élevé de la DRAM classique utilisant les condensateurs en silLon o deux feuilles de pellicules d'oxydation minces se trouvant dans le silicium poly- cristallin sont mises en place à l'intérieur de chaque sillon. L'invention a adopté une structure d'éléments simple et a simplifié la séparation entre les éléments. Le condensateur et le transistor sont tous deux séparés par l'intermédiaire de La pellicule d'oxyda- tion de champ 3 suivant sa direction de profondeur et sa direction latérale. Entre chaque condensateur, la séparation est effectuée au moyen de la jonction PN. Par conséquent, la taille de la cellule peut atteindre une valeur aussi petite que 3,75 pm et La capacité de chaque condensateur peut atteindre une valeur aussi élevée que ,6 fF. Avec la structure de la DRAM selon l'invention, chaque condensateur est connecté au transistor correspondant au moyen d'une couche monocristalline de type N en auto-alignement. En outre, puisque la séparation de chaque condensateur est réalisée à l'aide de la connexion PN comportant la région P + la structure de séparation de chaque élément de la DRAM selon l'invention est extrêmement plus simple que celle de La DRAM classique. Bien entendu, l'homme de l'art sera en mesure d'ima- giner, à partir du procédé et de la structure de dispositif dont la description vient d'être donnée à titre simplement ilLustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. R EV E N D I C A T I 0 N S 1. Procédé de fabrication d'un dispositif de mémoire à semiconducteurs, chaque cellule de mémoire de celui-ci comprenant un seul transistor et un seul condensateur, le procédé étant caractérisé en ce qu'il comprend les opérations suivantes: a) former sélectivement une couche isolante (2) sur un substrat semiconducteur (1); b) former une couche semiconductrice (3) sur la couche isolante, la couche semiconductrice étant connectée au substrat semiconducteur par l'intermédiaire de la couche isolante; c) former une couche protectrice (4) sur la couche semiconductrice; d) former une fenêtre d'une largeur prédéterminée au travers de la couche protectrice en une position de la couche protectrice qui est décalée par rapport à une extrémité de la couche isolante et former un sillon à travers la fenêtre en utilisant la couche isolante et la couche protectrice comme masques de façon que la couche semiconductrice soit encore connectée au substrat semi- conducteur par l'intermédiaire de l'extrémité de la couche isolante; et e) former le condensateur dans le sillon alors que le transistor est formé dans la couche semiconductrice. 2. Procédé selon la revendication 1, caractérisé en ce que, dans l'opération d), on laisse sur une partie de bord de l'extré- mité d'une couche isolante située en regard de la couche isolante une partie de la couche semiconductrice lorsque l'on forme le sillon à travers la fenêtre. 3. Procédé selon la revendication 1, caractérisé en ce qu'on exécute les opérations a), b) et c) de telle manière qu'une croissance cristalline latérale ait lieu à travers une fenêtre de SiO2 présentant une largeur de 1,0 pm environ, qui utilise comme germe un monocristal du substrat semiconducteur de silicium de type P. 4. Procédé selon la revendication 3, caractérisé en ce que la couche isolante (2) est faite d'une couche de SiO2, la couche semiconductrice (3) est faite d'une couche cristalline de silicium que l'on a fait croître sur la couche de SiO2, et la couche protec- trice (4) est faite d'une pellicule à trois couches, la pellicule à trois couches étant constituée d'une première couche faite d'une pellicule de SiO2, d'une deuxième couche faite d'une pellicule de Si3N4, et d'une troisième couche faite d'une-pellicule de SiO2. 5. Procédé de fabrication selon la revendication 4, caractérisé en ce que l'on exécute l'opération d) de telle manière qu'un agent photosensible soit appliqué à la pellicule à trois couches et on retire la pellicule à trois couches, à laquelle l'agent photosensible a été appliqué, avec une partie de la couche cristalline de silicium de manière à former la fenêtre. 6. Procédé selon là revendication 5, caractérisé en ce qu'on exécute l'opération d) de manière qu'une surface interne du sillon s'oxyde. 7. Procédé selon la revendication 5, caractérisé en ce qu'on forme la fenêtre par un procédé de photo-incision. 8. Procédé selon la revendication 5, caractérisé en ce qu'on forme le sillon par un procédé RIE (incision ionique réactive). 9. Procédé selon la revendication 5, caractérisé en ce que la largeur prédéterminée de la fenêtre coïncide avec l'inter- valle existant entre les extrémités de la couche isolante et de la couche isolante opposée et en ce que la largeur du sillon est sensi- blement de 0,7 pim. 10. Procédé selon la revendication 6, caractérisé en ce que, dans l'opération e), on forme une région (5) de type N sur la face interne du sillon en faisant diffuser une impureté du type donneur, la région N faisant fonction de l'une des électrodes du condensateur et étant intégrée à une source du transistor formé dans La couche de silicium. 11. Procédé selon la revendication 10, caractérisé en ce que, dans l'opération e), on exécute une oxydation thermique sur la face interne du sillon afin de former une pellicule (6) d'isola- tion de condensateur et, ensuite, on enterre une couche de silicium polycristallin (7) dans le sillon afin de former une plaque cellule du condensateur. 12. Procédé selon La revendication 11, caractérisé en ce que, dans L'opération d), on forme Le transistor de manière que, après que La troisième couche, supérieure, de La peLLicule de SiO2 a été enlevée, on oxyde La surface du silicium poLycristaLLin et on fait croître une pellicule d'oxydation de grille en ayant retiré la deuxième couche de pellicule de Si3N4 de la pellicule à trois couches. 13. Procédé selon la revendication 2, caractérisé en ce qu'on effectue une oxydation thermique sur au moins la partie restante de la pellicule semiconductrice afin de former sur celle-ci une pellicule d'oxydation. 14. Structure d'un dispositif de mémoire à semiconducteurs, caractériséeen ce que chaque cellule de mémoire du dispositif de mémoire comprend: a) un transistor disposé sur une couche isolante (2) g sélectivement formée dans un substrat semiconducteur (1); et b) un condensateur formé sur un sillon formé sur le substrat semiconducteur, le transistor et le condensateur étant tous deux connectés à une région du substrat semiconducteur adjacente à une paroi latérale de la couche isolante. 15. Structure selon la revendication 14, caractérisée en ce que la couche isolante sert de masque pour la formation du sillon et est faite d'une couche de SiO2. 16. Structure selon la revendication 14, caractérisée en ce que la région de source du transistor est connectée à une région (5) de type N+ formée sur une face interne de l'évidement qui fait fonction de l'une des électrodes du condensateur. 17. Structure selon la revendication 14, caractérisée en ce que le substrat semiconducteur est un substrat de silicium de type P. 18. Structure selon la revendication 16, caractérisée en ce que le sillon est enterré à l'aide d'une pellicule (6) d'isolation du condensateur, d'une couche de silicium polycristallin (7), et d'une pellicule d'oxydation thermique (11). 19. Structure selon la revendication 18, caractérisée en ce qu'une partie de la couche de silicium polycristallin se réunit à une couche isolante qui sépare le condensateur d'un transistor adjacent d'une autre cellule de mémoire du dispositif de mémoire à semiconducteurs. 20. Structure d'un dispositif de mémoire à semiconducteurs, caractérisée en ce que chaque cellule de mémoire de celui-ci comprend: a) un transistor disposé sur une couche isolante (2) sélectivement formée sur un substrat semiconducteur (1); et b) un condensateur formé sur un sillon qui est lui-même formé sur le substrat semiconducteur, un transistor d'une autre cellule de mémoire adjacent au condensateur étant séparé du condensateur à l'aide de la couche isolante située au-dessous du transistor.