FR 2578338 A1 19860905 FR 8602869 A 19860228 La présente invention concerne des simulateurs logiques câblés pour vérifier la conception d'un circuit logique en appli- quant toutes les entrées possibles à une simulation du circuit logique, et en déterminant ses sorties correspondantes. Plus les circuits électroniques deviennent complexes, plus il est important de pouvoir vérifier, avant que le matériel soit construit, qu'une conception de circuit donnée réalisera les buts recherchés. A cette fin, des simulateurs logiques logiciels, IO sous forme d'ordinateurs spécialisés, ont été utilisés pour simu- ler les circuits logiques et permettre ainsi une évaluation d'une conception sans avoir à construire et à tester des circuits réels. De façon récente, des simulateurs logiques câblés ont été développés pour vérifier plus rapidement la conception de cir- cuits logiques. Des simulateurs logiques matériels connus sont basés sur l'optimisation ou bien d'une unité centrale unique ou bien de plusieurs unités centrales pour faire tourner un logiciel de simulation logique. Un exemple de simulateur logique à unité cen- trale unique et le 1'Mégalogician" produit par Daisy Systems Corporation et décrit en page 127-138 de Electronic Design, novembre 1983. Ce dispositif utilise une unité cVtrale spé- cialisée conçue pour exécuter une simulation logique en mode pipeline rapide. Un simulateur logique à base de plusieurs unités cen- trales et le "Yorktown Simulation Engine (YSE) fabriqué par IBM, et décrit dans les articles 7.1, 7.2, et 7.3 présentés à la "19th Design Automation Conference of the IEEE'en décembre 1982. Le YSE est une machine très complexe constitué de 256 unités centrales spécialisées interconnectées par un circuit de commutation com- plexe. Chacune des unités centrales est conçue pour exécuter une logique de simulation d'une partie d'un circuit simulé en même temps que l'exécution de la simulation logique d'autres parties du circuit par d'autres unités -centrales. - Le problème essentiel avec les simulateurs logiques connus réside dans leur vitesse en termes d'évaluations de porte par seconde. Si un simulateur logique est capable de réaliser 000 évaluations de porte par seconde, ce simulateur peut évaluer un circuit logique de 10 000 portes en environ 1 000 secondes. Toutefois, pour un circuit plus important de 100 000 portes, il faudrait environ 10 jours pour réaliser complètement l'évaluation. Quand un circuit logique est basé sur une seule unité I0 centrale, au moins une instruction d'unité centrale est requise pour chaque évaluation de porte, ce qui limite la vitesse, en utilisant des ordinateurs actuels, à environ 107 à 108 évaluation de portes par seconde. Méme quand plusieurs unités centrales sont utilisées, comme dans le YSE, le système de communication pour I5 effectuer le transfert des données entre les divers processeurs devient très complexe, encombrant et coûteux. Le YSE apparait comme le simulateur le plus rapide à l'heure actuelle, et il ne peut effectuer plus de 2x109 évaluations de portes par seconde. Malgré cette vitesse impressionnante, la dimension et la com- 2Q plexité des circuits logiques continue à augmenter et, avec cette augmentation, le besoin se fait sentir de simulateurs logiques capable d'encore plus d'évaluations de portes par seconde. En conséquence, un objet de la présente invention est de prévoir un simulateur logique nouveau et perfectionné dont le principe de conception est tel qu'il est capable de façon inhé- rente d'un plus grand nombre d'évaluations de portes par seconde que les simulateurs logiques actuellement connus. Un appareil selon la présente- invention pour vérifier la conception de circuits logiques constitués d'une pluralité d'éléments logiques interconnectés comprend une pluralité de por- tes câblées dont chacune réalise une émulation d'un élément logi- que auquel elle correspond dans le circuit logique. Chaque porte câblée a une sortie et au moins deux entrées; et des moyens d'interconnexion actionnables sélectivement sont prévus pour établir une connexion entre la sortie de n'importe quelle porte câblée et l'entrée de n'importe quelle autre porte câblée. Enfin, des moyens de multiplexage sont prévus pour actionner les moyens d'interconnexion et déterminer quelle connexion est effectuée et à quel moment. Chaque porte câblée est programmable pour réaliser une émulation d'un élément logique dans un circuit logique à vérifier et comprend une pluralité de portes logiques interconnectées par des commutateurs dont les positionnnements donnent à la porte câ- blée une configuration propre à réaliser une émulation d'un élé- IO ment logique dans le circuit logique. De préférence, chaque porte câblée comprend une porte ET, une porte OU, un inverseur et des commutateurs électroniques pour effectuer des interconnexions en- tre les diverses portes. Le moyen de multiplexage établit l'entrée et la sortie de l'appareil, et est constitué et agencé pour établir des con- nexions limitées dans le temps entre les portes câblées selon un plan prédéterminé à la fin duquel l'appareil aura produit des sorties qui correspondent aux sorties du circuit logique pour chaque entrée possible vers celui-ci. La sortie de chaque porte câblée esti assignée à une broche de bus et à un créneau temporel. Par exemple, s'il existe 16 lignes de bus et 10 000 créneaux temporels, alors 160 000 com- binaisons différentes lignes de bus/créneaux temporels peuvent être affectés à 160 000 portes câblées. Le nombre de créneaux temporels et la désignation de lignes de bus est programmable dans la porte câblée. Selon la présente invention, le moyen de multiplexage amène la ligne de bus à être échantillonnée dans un créneau tem- porel en fonction de la sortie & laquelle elle est connectée. Ainsi, la sortie d'une porte câblée peut être désignée par TxDy, o x est le créneau temporel pendant lequel la sortie excite, ou est connectée à, sa ligne de bus y. En outre, chaque entrée à une porte câblée est désignée par TxDy, o x est le créneau temporel pendant lequel cette entrée échantillonne la ligne de bus y. Un cycle de simulation est achevé quand toutes les sorties de portes ont été transmises et reçues par les entrées appropriées. Ainsi, la vitesse de simulation est inversement proportionnelle au nombre de créneaux temporels. En outre, selon la présente invention, une pluralité de modules de niveau 0 est prévue, dont chacun comprend une plura- lité de portes câblées ayant des entrées et des sorties et correspondant individuellement à différents éléments logiques dont elles réalisent une émulation. En outre, un bus de sortie de niveau 0 est prévu et comprend une pluralité de lignes de bus de I0 sortie qui correspondent à une pluralité de lignes de bus d'entrée d'un bus d'entrée de niveau 0. Un distributeur de sortie est prévu pour chaque porte câblée pour établir des connexions entre les sorties des portes câblées et les lignes de bus de sortie du bus de sortie de niveau 0. En outre, un sélecteur d'entrée est prévu en association avec chacune des portes câblées pour établir des connexions entre les entrées des portes câblées et les lignes de bus d'entrée du bus d'entrée de niveau 0. Enfin, un tampon d'entrée/sortie (I/O) est également prévu pour connec- ter sélectivement des lignes de bus de sortie du bus de sortie de niveau 0 aux lignes de bus d'entrée correspondantes du bus d'entrée de niveau 0. Avec cet agencement, un bus de niveau 1 est prévu pour interconnecter les tampons I/O de paires de modules de niveau 0. Une interface de bus est également prévue et est connectée à cha- que bus de niveau 1 et un bus de niveau 2 est prévu pour inter- connecter des paires d'interfaces de bus. En utilisant cette hié- rarchie, tous les signaux dans les modules de niveau 0 sont transmis en parallèle sur des bus de niveau 0. Quand des signaux doivent être transférés entre différents blocs de niveau 0 qui appartiennent au même bus de niveau 1, alors l'interface de bus des blocs de niveau 0 commande le transfert par le bus de niveau 1. L'interface de bus dirige le signal de sortie dans le créneau temporel approprié pour commander le bus de niveau 1. L'autre interface de bus accepte le signal en provenance du bus du niveau 1 dans le même créneau temporel et excitera le bus de niveau 0 de l'autre bloc fournissant une entrée à la porte câblée souhaitée de l'autre bloc. Ce parallélisme continue jusqu'au niveau de bus le plus élevé. La hiérarchie décrite ci-dessus tire avantage de la nature localisée des systèmes électroniques qui sont composés d'une pluralité de sous-systèmes interconnectés en un système plus important. En fait, seule une minorité des signaux produits relie différents sous-systèmes. Le résultat en est que le traite- ment de la majorité des signaux dans les modules est effectué IO simultanément, et seulement un petit pourcentage du traitement requiert le transfert des données entre divers modules. Par exemple, le mode de réalisation préféré de l'inven- tion comprendra cinq niveaux hiérarchiques: quatre sous-sys- tèmes, constitués chacun de 16 cartes de circuits imprimés, I5 chaque carte étant constituée de 8 groupes de circuits intégrés, chaque groupe de circuits intégrés étant constitué de 16 circuits intégrés et chaque circuit intégré étant constitué de 128 portes programmables. Seize lignes de bus sont requises pour tous les niveaux hiérarchiques. En supposant que 95 % du traitement prend place à un niveau local pour tous les niveaux, et que les créneaux temporels sont de 10-7 secondes, huit créneaux temporels sont requis pour la communication interne des circuits intégrés, 6,4 créneaux temporels sont requis pour la communication entre circuits intégrés dans le même groupe, 2,56 créneaux temporels sont requis pour la communication entre circuits intégrés sur la même carte, 2,048 créneaux temporels sont requis pour la commu- nication entre cartes dans le même sous-système, et 0,409 créneaux temporels sont requis pour la communication entre sous- systèmes. Ainsi, un cycle de simulation requiert 19,417 créneaux temporels qui peuvent être réalisés en deux microsecondes. Comme le système complet comprend 1 048 576 portes, le système fonc- tionne à 0,5x1012 évaluations de portes par seconde ce qui est considérablement plus important que le simulateur logique le plus rapide connu. Un mode de réalisation de la présente invention est représenté dans les dessins joints parmi lesquels: la figure 1 est une représentation schématique sous forme de blocs d'une porte càblée programmable selon la présente invention; la figure 2 est une représentation schématique sous forme de blocs de deux modules de niveau 0 selon la présente in- vention interconnectés par un bus de niveau 1_; la figure 3 est une représentation schématique sous forme de blocs d'un sélecteur d'entrées pour connecter sélective- ment les entrées d'une porte programmable dans un module de ni- veau 0 à des lignes de bus individuelles d'une ligne de bus d'en- trée de niveau 0; la figure 4 est une représentation schématique sous forme de blocs d'un distributeur de sortie pour connecter sélec- tivement la sortie d'une porte programmable dans un module de ni- veau 0 à des lignes de bus individuelles d'un bus de sortie de niveau 0; la figure 5 est une représentation schématique sous forme de blocs d'un tampon d'entrée-sortie (I/0) pour intercon- necter un bus de sortie de niveau 0 à un bus d'entrée de niveau 0 associé à un module de niveau 0; la figure 5a est un tableau destiné à illustrer les connexions possibles effectuées par un tampon I/O tel que repré- senté en figure 5; la figure 6 est une-représentation schématique sous forme de blocs d'un appareil selon la présente invention repré- sentant deux niveaux hiérarchiques, et représentant plus particu- lièrement des bus de niveau 0, pour interconnecter des portes programmables dans des modules de niveau 0, des bus de niveau 1 pour interconnecter deux modules de niveau 0, et un bus de niveau 2 pour interconnecter des modules de niveau 1; la figure 7 est une représentation schématique sous forme de blocs d'une interface de bus pour interconnecter deux modules de niveau 1 par l'intermédiaire d'un bus de niveau 2; la figure 8 représente une partie d'un circuit logique simple pour illustrer le fonctionnement en multiplexage selon la présente invention; la figure 8A est un tableau illustrant des cycles de simulation; et la figure 9 est un dessin composite représentant les interconnexions entre les divers composants d'un module consti- tuant le circuit représenté en figure 8 dans le but d'illustrer les interconnexions effectuées selon la présente invention en i0 terme de bus d'entrée et de sortie de niveau 0 en fonction du cycle de simulation et du créneau temporel. Dans les dessins, la référence 10 désigne une porte câblée programmable selon la présente invention qui correspond à et réalise une émulation d'un élément logique dans un circuit lo- I5 gique dont la conception doit être évaluée. Avant de décrire plus en détail la porte 10, on se reférera à la figure 8 qui représente un circuit 100 comprenant un réseau d'éléments logiques 11, 12, 13 et 14 connectés ensemble dans le but d'illustrer un circuit logique dont la conception doit être vérifiée. Le réseau d'éléments logiques représenté en figure 8 a été choisi uniquement dans un but illustratif. Dans le circuit de la figure 8, l'élément 11 est une porte NON ET, l'élément 12 est une porte OU et les éléments 13 et 14 sont des portes ET. Le circuit 100 peut être ramené à une détermination analytique de sa fonction de transfert: (i e) C pour les entrées A,B,C. La présente invention va être décrite en utilisant le circuit 100 à titre d'exemple. Le circuit 100 peut être évalué, de façon non analytique, en appliquant les huit combinaisons possibles de 0 -et de 1 aux trois entrées A, B, C et en évaluant la sortie de la porte 14 pour vérifer qu'en fait on obtient la sortie indiquée pour chacune de ces combinaisons. Par exemple, pour une entrée 0,0,1 aux bornes A, B, C, la sortie de la porte 14 doit être 1, etc. La présente invention agit pour évaluer des circuits logiques bien plus complexes que celui représenté en figure 8 en 257833' utilisant le principe consistant à réaliser d'abord une émulation des circuits logiques, à utiliser des portes programmables analo- gues à celle représentée en figure 1, et à appliquer ensuite toutes les entrées possibles pour déterminer chaque réponse en sortie. La présente invention prévoit ainsi une porte câblée programmable 10 pour chaque porte du circuit réel, et relie la porte 10 à d'autres portes programmables selon une hiérarchie particulière illustrée en figure 2 qui sera décrite après avoir expliqué comment est constituée la porte 10 pour correspondre à I0 et réaliser une émulation d'un élément logique dans le circuit logique à évaluer. La porte 10 comprend deux entrées il et i2 et une sortie unique Q. Dans la porte 10 est contenue une porte OU 15, une porte ET 16, un inverseur 17, une bascule 18, et quatre commuta- I5 teurs électroniques Al, A2, B1, B2. Les entrées il et j2 de la porte 10 sont appliquées en parallèle aux portes 15 et 16 dont les sorties sont connectées au noeud 19 par l'intermédiaire des commutateurs électroniques Al et A2. Le noeud 19 est à l'entrée d'un inverseur 17 dont la sortie est appliquée à la bascule 18 par l'intermédiaire du commutateur électronique Bl en parallèle avec une dérivation en provenance du noeud 19 formée par la bas- cule B2. L'état de chacun des commutateurs électroniques Al, A2, B1, B2 est établi en fonction de la nature de l'élément logique dont la porte réalise une émulation. Par exemple, pour réaliser une émulation de l'élément 11 de la figure 8, les commutateurs électroniques A1 et B2 sont ouverts et les commutateurs A2 et B1 fermés. Pour réaliser une émulation de l'élément logique 12 de la figure 8, les commutateurs A2 et Bl- seront ouverts et les commu- tateurs A1 et B2 seront fermés. - Les commutateurs électroniques dans une porte program- mable sont établis en utilisant des transistors 20, 21, 22, 23. Le commutateur B1 sera à l'état fermé quand le transistor 20 conduit et à l'état ouvert quand ce transistor est non conduc- teur. La conduction des transistors dans la porte programmable 10 est commandée par des bascules: une bascule 24 commande l'état des commutateurs B1 et B2 et une bascule 25 commande l'état des commutateurs A1 et A2. En raison de la conception de la porte programmable 10, les commutateurs A1 et A2 ne sont jamais simul- tanément tous deux ouverts ou tous deux fermés; il en est de même pour les commutateurs B1 et B2. En conséquence, il suffit d'une seule bascule pour commander les états d'une paire de commutateurs. Ainsi, pour simuler la porte 11 de la figure 8, la sortie Q de la bascule 25 sera à haut niveau et la sortie Q de la I0 bascule 24 sera à haut niveau. Les états des bascules 24 et 25 sont commandés de façon classique en utilisant des signaux de données, d'écriture et de lecture fournis aux bascules à partir d'une commande centrale (non représentée). Ayant ainsi réalisé une porte programmable I5 pour chaque élément logique du circuit logique à évaluer en sui- vant la procédure décrite ci-dessus, on réalise l'émulation des interconnexions entre les éléments logiques dans les circuits logiques réels de la façon représentée en figures 2 à 5. Comme le représente la figure 2, un module 30 compre- nant quatre portes programmables constitue un module de niveau 0. Le nombre de portes est choisi uniquement dans un but illustra- tif, le mode de réalisation préféré comprenant 128 portes programmables dans un module de niveau 0. En agençant convena- blement les commutateurs A1, A2, B1, B2 dans chacune des portes, la porte programmable 1 réalise l'émulation de la porte 11 de la figure 8, la porte 2 celle de l'élément logique 12 de la figure 8, la porte 3 celle de l'élément logique 13 de la figure 8 et la porte 4 celle de l'élément logique 14 de-la figure 8. L'émulation d'éléments logiques supplémentaires qui font partie d'un circuit logique en cours d'évaluation est réalisée par le module 32 de niveau 0 représenté en figure 2, etc. Le module 30 de niveau 0 comprend un bus de sortie 33 de niveau 0 et un bus d'entrée 34 de niveau 0, chacun de ces bus comprenant une pluralité de lignes de bus, en ce cas deux. De façon générale, plus de deux lignes de bus seront comprises dans chacun des bus de niveau 0. Un distributeur de sortie 35 est associé à chaque porte programmable pour établir des connexions sélectives entre la sortie - de la porte programmable et l'une ou l'autre des lignes de bus de sortie L1 et L2 du bus de sortie 33 de niveau 0. Un sélecteur d'entrée 36 est également associé à chaque porte pro- grammable pour établir des connexions sélectives entre des en- trées il et i2 d'une porte programmable et des lignes de bus IO d'entrée Li et L2 du bus d'entrée 34 de niveau 0. Enfin, le modu- le 30 de niveau 0 comprend également un tampon d'entrée/sortie (I/O) 37 pour relier sélectivement les lignes de bus Tl et L2 du bus de sortie 33 de niveau 0 à des lignes de bus correspondantes Ll et L2 du bus d'entrée 34 de niveau 0. I5 Les distributeurs de sortie 35 et les sélecteurs d'en- trée 36 d'un module donné de niveau 0 constituent des intercon- nexions qui sont actionnables sélectivement pour établir une connexion entre la sortie de toute porte programmable et l'entrée de toute porte programmable. D'une façon qui sera décrite ci- 2. après, un moyen de multiplexage est prévu pour actionner les moyens d'interconnexion et déterminer quelle connexion est effec- tuée entre des lignes de bus et à quel moment, d'une part, et les entrées et la sortie respective, d'autre part, de toute porte câ- blée programmable. Des détails du sélecteur d'entrée 36 sont représentés en figure 3 à-Laquelle on se référera maintenant. Essentiel- lement, le sélecteur 36 est conçu pour choisir quelle ligne de bus de la ligne de bus 34 de niveau 0 doit être connectée à la- quelle des deux entrées d'une porte programmable et à déterminer quand une telle connexion doit être effectuée. La ligne Li du bus 34 est connectée à l'entrée il quand l'état de la bascule 37 du sélecteur amène le transistor 38 à conduire; la ligne L2 du bus 34 est connectée à l'entrée il d'une porte programmable quand l'état de la bascule 39 du sélecteur amène le transistor 40 à conduire. De façon analogue, des bascules 41 et 42 commandent la connexion sélective des lignes L1 et L2 du bus 34 vers l'entrée i2 d'une porte programmable. L'état des bascules 37, 39, 41 et 42 est commandé à partir d'une commande centrale (non représentée) selon un plan prédéterminé exposé ci-après. La durée pendant laquelle les lignes de bus Ll et L2 sont connectées aux entrées il et i2 d'une porte programmable est établie par les signaux fournis par un compteur de créneaux tem- porels 43 dont la sortie est accessible pour tout l'appareil. Ainsi, le compteur de créneaux temporels 43 produit, de façon ré- 0 pétitive, toutes les combinaisons possibles de niveaux haut et bas sur les lignes 44 auxquelles des comparateurs 45 et 45A sont connectés. Chaque sélecteur d'entrée particulier est muni d'un code d'identification contenu dans des registres respectifs 46, 46A spécifiant le créneau pendant lequel des connexions déterminées par l'état des bascules 37, 39, 41 et 42 sont effectuées. Les nombres mémorisés dans les registres 46 et 46A sont établis par l'unité de commande centrale (non représentée) en tant qu'éléments de conditionnement de l'appareil décrit. En fonctionnement, les comparateurs 45, 45A décodent la sortie du compteur de créneaux temporels 43 et produisent, pen- dant les créneaux temporels appropriés, des sorties qui agissent pour rendre passants des transistors 47 et 48 pendant ce créneau temporel. Les transistors 47 et 48 sont individuellement associés à des lignes d'entrée il, i2 d'une porte programmable, et la conduction de ce transistor limite de façon temporaire la con- nexion des lignes de bus aux entrées d'une porte programmable, comme cela est déterminé par les états des bascules de sélection 37, 39, 41, et 42. Les entrées vers une porte programmable peuvent égale- ment être externes à la ligne de bus; et, à cette fin, des li- gnes de données 52 peuvent être appliquées aux entrées en utili- sant un circuit 52A, 52B. En ce cas, des informations de commande qui déterminent quand des réglages externes doivent être appli- qués aux entrées sont fournis par des lignes d'ECRITURE 51 sous une commande centrale (non représentée). Une discussion supplé- 2578338- mentaire du fonctionnement de sélecteur 36 sera faite ultérieure- ment quand le distributeur de sortie 35 et le tampon d'entrée- sortie I/O 37 auront été décrits. Comme cela est représenté en figure 4, le bus de sortie 33 de niveau 0 comprend des lignes de bus de sortie Ll et L2 et en plus une paire de lignes de validation associées à chaque ligne de bus. La connexion de la ligne de sortie _ d'une porte programmable avec la ligne de bus Ll ou la ligne de bus L2 est commandée, en partie, par des bascules de sélection de ligne 53, I0 54 et, en partie, par la sortie du comparateur 55 qui est simi- laire dans son fonctionnement au comparateur 45 du sélecteur d'entrée 36. Ainsi, si l'état de la bascule 53 est tel que le transistor 56 conduit, la ligne de sortie Q sera connectée à la ligne de bus Ll pendant un intervalle temporaire déterminée par I5 le comparateur 55 qui produit une sortie qui amène le transistor 57 à conduire en relation avec le code établi dans le registre 58. De même, la ligne de sortie _ d'une porte sera connectée à une ligne de bus L2 du bus de sortie 33 de niveau 0 selon l'état de la bascule 54 et la sortie du comparateur 55. Comme cela a été indiqué précédemment, et comme -cela est représenté en figure 4, une ligne de validation interne IEL-l et une ligne de validation de sortieOEL-l sont associées à une ligne de bus Ll. Comme cela sera expliqué ci-après, ces deux li- gnes de validation commandent respectivement le transfert interne des informations en provenance des sorties des portes program- mables dans un module de niveau 0 vers ses entrées, et commandent le transfert des informations en provenance des sorties des por-, tes dans un module de niveau 0 vers des portes d'un autre module de niveau 0 comme cela sera expliqué ci-après. Les iignes de validation associées à chaque ligne de bus de sortie impliquent une décision quant à la nature et à l'instant des connexions à effectuer, de même que les connexions des lignes de bus dans les bus d'entrée et de sortie vers les entrées et les sorties d'une porte programmable. La décision quant à "quelle" (quelle connexion) est déterminée par le posi- tionnement des bascules 59 et 60 et des bascules de sélection de lignes 53 et 54 dont les états sont déterminés par une commande centrale (non représentée); et la décision quant à "quand" (c'est-à-dire l'instant et la durée des connexions) est détermi- née par la sortie du comparateur 55 qui commande la conduction des transistors 61 et 62. Ainsi, la ligne de validation interne IEL-1 est placée dans un état haut pendant un créneau temporel donné par la mise à 1 de la bascule de sélection de ligne 53 et de la bascule de validation interne 59, et par la conduction du IO transistor 62 qui est commandé par la sortie du comparateur 55. De façon analogue, la ligne de validation de sortie OEL-1 est placée à un état haut pendant un créneau temporel donné par la mise à 1 de la bascule de sélection de ligne 53 et de la bascule de validation de sortie 60, et la conduction du transistor 61. I5 Les lignes de validation IEL-2 et OEL-2 sont placées à un état haut pendant un créneau temporel donné de façon similaire. Comme cela a été expliqué ci-dessus, le tampon I/O 37 est prévu dans le but d'interconnecter des lignes de bus dans le bus de sortie 33 de niveau 0 avec des lignes de bus correspondantes dans le bus d'entrée 34 de niveau 0. En outre, le tampon I/O 37 permet également le transfert d'informations entre un premier module de niveau O et un autre module de niveau O par l'intermédiaire du bus de connexion 70 de niveau 1. Ainsi, les lignes de bus individuelles d'un bus de sortie de niveau O associées à un module donné de niveau O peuvent être connectées aux lignes de bus d'un bus de sortie de niveau O associé à un autre-module de niveau O par la programmation du tampon I/O 37. Plus particulièrement, les lignes de validation de sortie associées aux lignes de bus respectives dans un bus de sortie de niveau O donné sont utilisées dans le but de commander le transfert d'informations d'un premier module de niveau O à un autre de niveau O et le transfert d'informations d'un autre module de niveau O au premier module de niveau. 0 mentionné. Comme le montre -la figure 5, chaque ligne du bus de sortie 33 est connectée à une ligne correspondante du bus d'en- trée 34 par un amplificateur commandé 71 dont l'état conducteur est déterminé par la sortie d'une porte OU 72. Chaque fois que la ligne IEL-1 (validation interne de la ligne 1) est à l'état haut, la porte 72 fournit une sortie; et ceci amène l'amplificateur 71 à conduire la ligne de connexion Ll du bus 33 vers la ligne L1 du bus 34. Cet état de la ligne IEL-1 permet ainsi à la sortie de toute porte programmable dans un module de niveau 0 d'être connectée à n'importe quelle sortie de n'importe quelle des por- tes programmables du même module par l'intermédiaire d'une ligne I0 de bus unique. Le tampon d'entrée/sortie I/O 37 contient également un amplificateur commandé 72A qui relie un noeud 73 à l'entrée de l'amplificateur commandé 71 vers la ligne L1 du bus 70 de niveau 1. La conduction de l'amplificateur commandé 72A est commandée I5 par la ligne de validation de sortie Ll de sorte que, quand ce dernier est à un état haut, l'amplificateur 72A conduit et les informations dans la ligne L1 du bus 33 sont transférées à une ligne correspondante dans le bus 70 de niveau 1. Comme cela est représenté en figure 2, le bus 70 de niveau 1 assure un trajet de communication entre le module 30 de niveau 0 et le module 32 de niveau 0 (figure 2). Des informations en provenance du module 30 sont envoyées au module 32 par l'intermédiaire du bus 70 en pla- çant les lignes de validation de sortie dans le bus de sortie 33 de niveau 0 à l'état haut. Les informations en provenance du module 32 peuvent être transférées au module 30 par l'intermédiaire du bus 70 au moyen-de l'amplificateur commandé 74 connecté entre les sorties des amplificateurs commandés 71 et 72A comme cela est représenté en figure 5. La conduction de l'amplificateur commandé 74 est commandée par une porte 75 aux entrées de laquelle sont appliqués des signaux en provenance-des lignes OEL-1 et IELl. Ces signaux sont inversés avant d'être appliqués à la porte ET 75 de sorte que l'amplificateur 74 conduit seulement quand aucune des lignes OEL-1 et IEL-1 n'est à l'état haut. On se référera à la figure SA qui est un tableau qui résume les connexions effectuées par les amplificateurs commandés de la figure 5. Dans ce tableau, les indications ON et OFF indiquent des états passant et bloqué. L'architecture de l'appareil selon la présente inven- tion est illustrée en figure 6 qui montre comment la hiérarchie à plusieurs niveaux susmentionnée est constituée. Ainsi, la figure 6 représente les deux modules de niveau 0 30 et 32 précédemment décrits en tant que parties d'un nombre plus important de modules de niveau 0 connectés ensemble par un-bus 70 de niveau 1 dans un module 76 de niveau 1. D'autres modules de niveau 0 sont inter- TO connectés de la même façon pour former d'autres modules de niveau 1. Différents modules de niveau 1 sont connectés ensemble par des interfaces de bus dont l'un est désigné par la référence numé- rique 77 en figure 7. Ainsi, une communication entre un module 76 de niveau 1 et un module 78 de niveau 1 prend place par l'inter- I5 médiaire d'un bus 79 de niveau 2 sous la commande des interfaces de bus 77 et 80. Pour commander la circulation d'informations dans le bus 79 de niveau 2, l'interface de bus 77 comprend une paire d'amplificateurs commandés 81 et 82 en antiparallèle connectés entre le bus 70 de niveau 1 et le bus 79 de niveau 2. La con- duction des amplificateurs 81 et 82 est commandée par la sortie d'une mémoire à accès aléatoire (RAM) 83 qui fournit des signaux de portes à chacun des amplificateurs en relation avec la sortie du compteur de créneaux temporels 43. Ainsi, la mémoire à accès aléatoire 83 est programmée en tant que table de référence de sorte que, par suite de l'apparition d'-entrées prédéterminées en provenance du compteur de créneaux temporels 43 vers la mémoire 83, la conduction des amplificateurs 81 et 82 est établie de façon sélective. Dans un mode de réalisation préféré de l'invention, trois niveaux hiérarchiques supplémentaires sont prévus pour constituer un total de cinq niveaux. Des interfaces de bus, comme celles représentées sous les références 77 et 80, sont utilisées pour interconnecter plusieurs bus de niveau 2 à un bus de niveau 3. De même, des interfaces de bus interconnectent plusieurs bus de niveau 3 à un bus de niveau 4, etc. Le multiplexage par division dans le temps effectué se- lon la présente invention est illustré en figures 8 et 9 auxquel- les on se référera maintenant. Deux créneaux temporels seulement sont nécessaires pour le circuit simple représenté en figure 8, mais ce circuit facilitera la compréhension du multiplexage dans le temps utilisé dans des circuits plus complexes. Le circuit logique 100 représenté en figure 8 est réalisé par quatre portes I0 programmables telles que les quatre portes représentées en figure 2. La porte programmable 1 a une configuration de porte NON ET, de la façon précédemment décrite en relation avec la figure 1, etc. Les entrées en A B et C sont effectuées par un actionnement convenable des bascules d'entrée 37, 39, 41, 42 des sélecteurs d'entrée associés à chaque porte programmable. Pour appliquer toutes les entrées possibles au circuit logique 100 et déterminer toutes les sorties possibles, vingt quatre cycles de simulation sont requis, de la façon indiquée dans le tableau de la figure 8A. Pendant le premier créneau temporel au cours de chaque cycle de simulation, les sorties des portes 1 et 2 sont connec- tées aux lignes respectives Ll et L2 mais les sorties des portes 3 et 4 sont ouvertes. Toutefois, pendant un second créneau tempo- rel d'un cycle de simulation, la situation inverse survient en ce que seulement les sorties des portes 3 et 4 sont respectivement connectées aux lignes L1 et L2. Pendant le cycle 1 de simulation, les entrées A, B, C sont à 0,0,0, nécessitant l'application de 0 aux entrées de chacune des portes programmables 1 et 2, comme ce- la est représenté en figure 9. Ces entrées sont effectuées par l'application de niveaux hauts aux lignes de DONNEES 52 et d'in- formations dans les lignes d'ECRITURE 51 de chacun des sélecteurs d'entrée associés aux portes programmables 1 et 2. Pendant le créneau temporel 1, le distributeur de sor- tie 35 associé à chacune des portes programmables 1 et 2 est ac- * tionné de sorte que la sortie de la porte programmable 1 est con- 2578338- nectée à la ligne 1 du bus de sortie 33 et que la sortie de la porte programmable 2 est connectée à la ligne 2 du bus de sortie 33, comme cela est indiqué en figure 9. Comme la porte program- mable 1 est une porte NON ET, la sortie de cette porte est à niveau haut et la ligne de bus 1 est ainsi à niveau haut. La por- te programmable 2 est une porte OU; -et comme chaque entrée de cette porte est à 0, la sortie est également à bas niveau comme cela est représenté dans la première ligne du tableau de la figu- re 8A. Pendant le créneau temporel 2, au cours du cycle 1 de I0 simulation, la sortie de la porte programmable 3 est connectée à la ligne 1 du bus de sortie 33 et la sortie de la porte program- mable 4 est connectée à la ligne 2 du bus de sortie 33. Pendant le créneau temporel 1 du second cycle de simulation, le signal s'est propagé dans les portes, d'o il résulte que, pendant le I5 premier créneau temporel du second cycle de simulation, la sortie de la porte 1 est à niveau haut et la sortie de la porte 2 est à niveau bas, et ces sorties sont transportées vers les lignes 1 et 2 du bus de sortie 33. Cependant, pendant le créneau temporel 1 du second cy- cle de simulation, le tampon d'entrée/sortie 37 est configuré de sorte que la ligne 1 du bus de sortie est connectée à la ligne 1 du bus d'entrée et que la ligne 2 du bus de sortie est connectée à la ligne 2 du bus d'entrée. Comme cela a été décrit précédem- ment, ceci est effectué en amenant les lignes de validation internes associées à chacune des lignes de bus de sortie à être à un état haut. Le résultat en est que les sorties de la porte pro- grammable 1 sont appliquées à une entrée de la porte programmable 3 et que la sortie de la porte programmable 2 est appliquée à l'autre entrée de la porte programmable 3, à nouveau par une ap- plication convenable des signaux de commande au sélecteur d'en- trée associé à la porte programmable 3. Lors du créneau temporel 2, la connexion de la porte programmable au bus de sortie est à nouveau commutée de sorte que la sortie de la porte programmable 3 est connectée à la ligne de sortie Li et que la sortie de la porte programmable 4 est connectée à la ligne 2 du bus de sortie. 2578338- Pendant le créneau temporel 2 du second cycle de simulation, l'entrée de la porte programmable 4 est amenée à 0,0, car la por- te programmable 3 est une porte NON ET et que son entrée est: 0,1. Pendant le créneau temporel 1 du cycle de simulation 3, les portes programmables 1 et 2 sont à nouveau connectées aux lignes de sorties, et produisent une fois encore 1 et 0, respec- tivement. Toutefois, pendant le créneau temporel 2 du troisième cycle de simulation, quand les portes 3 et 4 sont à-nouveau con- IO nectées aux lignes Ll et L2 du bus de sortie, la sortie de la porte ET 4 est à O; et l'échantillonage de la sortie de cette porte à la fin du troisième cycle de simulation fournit un O qui confirme l'entrée 0, 0, O initialement appliquée à l'entrée. Le processus décrit ci-dessus se répète et les trois cycles de simulation suivants sont représentés schématiquement en figure 9. A la fin du sixième cycle de simulation, la sortie de la porte 4 est à nouveau échantillonnée et, à cet instant, la va- leur est à 1 ce qui est correct pour la fonction de tranfert re- présentée en figure 8. En échantillonnant la sortie de la porte 4 après chaque troisième cycle de simulation, toutes les sorties possibles pour toutes les entrées possibles seront obtenues. La présente invention peut être utilisée dans des buts autres qu'un matériel de simulation pour un autre système. Par exemple, elle peut être utilisée comme instrument programmable de portée générale. En ce cas, un circuit de commande en temps réel peut être constitué sous la forme d'un instrument non spécialisé constitué de la façon décrite ci-dessus et programmé pour effec- tuer la commande en temps réel souhaitée. La présente invention s'applique également à un simu- lateur logique commandé par des évènements dans lequel seul les portes dont l'entrée reçoit un changement d'état sont évaluées. Un tel simulateur peut être réalisé en utilisant la présente invention en assignant des créneaux temporels de façon dynamique. A chaque porte programmable qui subit un changement est assigné un créneau temporel, pour seulement un cycle de simulation, pour 2578338- transmettre la valeur du signal. Une façon de mettre en oeuvre cette modification est de prévoir que la porte émettrice transmet à la fois le code des signaux et leurs valeurs, et toutes les en- trées qui sont connectées à la sortie délimiteront la transmis- sion et échantillonneront les signaux. Enfin, la présente invention peut traiter des cas de simulations dans lesquelles l'élément de base n'est pas une por- te, et o les signaux ont plus de deux états. Par exemple, une simulation de circuit peut être effectuée si un nombre codé ou I0 une valeur analogique est transmise entre les éléments de la présente invention. Dans un tel cas, les éléments seront des éléments de calcul numérique ou analogique plutôt que des portes. Egalement, des simulations logiques, dans lesquelles les signaux peuvent prendre plusieurs états logiques, peuvent être effectuées I5 à attribuant plus d'un bit à chaque signal d'interconnexion. A partir de la description précédente, l'homme de l'art pourra facilement noter les caractéristiques essentielles de la présente invention et, sans sortir de son domaine et de ses principes, pourra effectuer diverses variantes et modifications pour adapter l'invention à divers usages et conditions. 2578338- REVENDICATIONS 1. Appareil pour vérifier la conception d'un circuit logique constitué d'une pluralité d'éléments logiques intercon- nectés comprenant une pluralité de portes câblées (10) dont chacune correspond à un élément logique du circuit et en effectue l'émulation, chaque porte câblée ayant une sortie et au moins deux entrées,(il,i2) et un moyen d'interconnexion pour établir une connexion entre la sortie de chaque porte câblée et une en- trée de chaque porte câblée, caractérisé par la prévision d'un moyen de multiplexage pour actionner le moyen d'interconnexion et déterminer quelle connexion doit être effectuée et quand. 2. Appareil selon la revendication 1, caractérisé en ce que chaque porte câblée est programmable pour réaliser l'ému- lation d'une porte ET, d'une porte OU, d'une porte NON ET, ou d'une porte NON OU. 3. Appareil selon la revendication 1, caractérisé en ce que chaque porte câblée comprend une pluralité de portes logiques (15,16) interconnectées par des commutateurs (20-23) dont le ré- glage détermine la configuration de la porte câblée pour réaliser l'émulation d'un élément logique dans le circuit logique. 4. Appareil selon la revendication 3, caractérisé par la prévision de moyens (24,25) pour déterminer sélectivement lesdits commutateurs. 5. Appareil selon la revendication 3, caractérisé en ce que chaque porte câblée comprend une porte ET, (16) une porte OU, (15) un inverseur (17), et des commutateurs électroniques (20-23) pour effectuer des interconnexions entre les diverses portes. 6. Appareil selon la revendication 5, caractérisé par la prévision de moyens (24,25) pour actionner lesdits commuta- teurs pour programmer chaque porte câblée pour réaliser l'émula- tion d'un élément logique. 7.Appareil selon la revendication 6, caractérisé par la prévision de moyens (18) pour mémoriser la sortie de chaque porte câblée. 8. Appareil selon la revendication 1, caractérisé en ce que le moyen de multiplexage établit la sortie et l'entrée de l'appareil et est constitué et agencé pour établir des connexions limitées dans le temps entre lesdites portes câblées selon un plan prédéterminé après l'achèvement duquel l'appareil aura pro- duit des sorties correspondant à la sortie du circuit logique pour chaque entrée possible vers celui-ci. 9. Appareii selon la revendication 8, caractérisé en ce que le moyen de multiplexage comprend un compteur de créneaux I0 temporels (43) pour produire des signaux de créneaux temporels qui établissent une pluralité des créneaux temporels à l'inté- rieur desquels les connexions limitées dans le temps sont ef- fectuées. 10. Appareil selon la revendication 9, caractérisé en I5 ce que ledit moyen d'interconnexion comprend un sélecteur d'en- trée (36) associé aux entrées de chaque porte câblée, et un bus d'entrée (34) comprenant une pluralité de lignes de bus d'entrée, le sélecteur d'entrée étant constitué et agencé pour connecter sélectivement l'entrée d'une porte câblée à l'une quelconque des lignes de bus d'entrée dudit bus d'entrée, ou pour la déconnecter sélectivement. il. Appareil selon la revendication 10, caractérisé en ce que le nombre de lignes d'entrée est égale au nombre de lignes de sortie. 12. Appareil selon la revendication 10, caractérisé en ce que le sélecteur d'entrée comprend, pour chaque entrée vers une porte câblée, un moyen sélectivement actionnable par lequel cette entrée peut être connectée à une ligne de bus d'entrée ou en être déconnectée. 13. Appareil selon la revendication 12, caractérisé en ce que les moyens actionnables sélectivement comprennent un pre- mier circuit qui détermine quelle ligne de bus d'entrée doit être connectée à une porte câblée et lui fournir une entrée, et un se- cond circuit qui détermine quand, et pendant combien de temps, une ligne de bus d'entrée doit être connectée à une-porte câblée. 14. Appareil selon la revendication 13, caractérisé en ce que chacun des premier et second circuits comprend un transis- tor. 15. appareil selon la revendication 14, caractérisé en ce que le sélecteur d'entrée (36) comprend un comparateur/déco- deur pour produire un signal par suite de l'apparition d'un créneau temporel présélectionné, ledit circuit agissant en répon- se à un signal à produire par ce comparateur/décodeur pour con- necter une ligne de bus d'entrée à une entrée d'une porte câblée I0 pendant un créneau temporel présélectionné. 16. Appareil selon la revendication 9, caractérisé en ce que les moyens d'interconnexion comprennent un distributeur de sortie (35) associé à la sortie de chaque porte câblée, et un bus de sortie comprenant une pluralité de lignes de sortie, ledit I5 distributeur de sortie étant constitué et agencé pour connecter sélectivement la sortie d'une porte câblée à l'une quelconque des lignes du bus de sortie ou pour déconnecter sélectivement cette sortie. 17. Appareil selon la revendication 16, caractérisé en ce que ledit distributeur de sortie (35) comprend, pour chaque sortie en provenance d'une porté câblée, un moyen actionnable sélectivement par lequel chaque sortie peut être connectée à une ligne de bus de sortie ou en être déconnectée. 18. Appareil selon la revendication 17, caractérisé en ce que les moyens actionnables sélectivement comprennent un pre- mier circuit qui détermine quelles lignes du bus de sortie doi- vent être connectées à une ligne de sortie en provenance d'une porte câblée, et un second circuit qui détermine quand, et pen- dant combien de temps, une ligne de bus de sortie doit être con- nectée à une sortie en provenance d'une porte câblée. 19. Appareil selon la revendication 18, caractérisé en ce que chacun des premier et second circuits comprend un transis- tor. 20. Appareil selon la revendication 18, caractérisé en ce que le distributeur de sortie (35) comprend un comparateur/dé- 2578338- codeur (55) pour produire un signal par suite -de l'apparition d'un créneau temporel présélectionné, ledit second circuit agis- sant en réponse à un signal produit par ce comparateur/décodeur pour connecter une ligne de bus de sortie à une ligne de sortie d'une porte câblée pendant un créneau temporel présélectionné. 21. Appareil selon la revendication 16, caractérisé en ce qu'une ligne de validation interne (IEL-1) et un circuit de validation interne pour l'actionner sont associés à chaque ligne de bus de sortie, ce circuit de validation interne étant sélecti- I0 vement actionnable pour établir l'état de la ligne de validation interne. 22. Appareil selon la revendication 16, caractérisé en ce que ledit bus de sortie comprend, pour chaque ligne de bus de sortie, une ligne de validation externe et un circuit de valida- I5 tion externe actionnable sélectivement pour établir l'état de la- dite ligne de validation externe. 23. Appareil selon la revendication 22, caractérisé en ce qu'une ligne de validation interne et un circuit de validation interne pour l'actionner sont associés à chaque ligne de bus de sortie, le circuit de validation interne étant actionnable sélec- tivement pour établir l état de la ligne de validation interne. 24. Appareil selon la revendication 23, caractérisé en ce que ledit moyen actionnable sélectivement comprend un premier circuit qui détermine quelle ligne de bus de sortie doit être connectée à une ligne de sortie à partir d'une porte câblée, et un second circuit qui détermine quand, et pendant combien de temps, une ligne de bus de sortie doit être connectée à une sor- tie en provenance d'une porte câblée. 25. Appareil selon la revendication 24, caractérisé en ce que le distributeur de sortie comprend un comparateur/décodeur (55) pour produire un signal par suite de l'apparition d'un cré- neau temporel présélectionné, ledit second circuit agissant en réponse à un signal produit par ce comparateur/décodeur pour con- necter une ligne de bus de sortie à une ligne de sortie d'une porte câblée pendant un créneau temporel présélectionné. 26. Appareil selon la revendication 23, caractérisé en ce que le moyen d'interconnexion comprend un sélecteur d'entrée (36) associé aux entrées de chaque porte câblée, et un bus d'en- trée comprenant une pluralité de lignes de bus d'entrée, le sé- lecteur d'entrée étant constitué et agencé pour connecter sélec- tivement l'entrée d'une porte câblée à l'une quelconque des li- gnes de bus d'entrée dudit bus d'entrée, ou pour la déconnecter sélectivement. 27. Appareil selon la revendication 26, caractérisé en I0 ce que le moyen d'interconnexion comprend un tampon d'entrée/sor- tie (I/O) (37) interposé entre les lignes de bus d'entrée et de sortie pour connecter sélectivement une ligne de bus de sortie à une ligne de bus d'entrée correspondante. 28. Appareil selon la revendication 27, caractérisé en I5 ce que le tampon d'entrée/sortie comprend des moyens agissant en réponse à l'état d'une ligne de validation interne associée à des lignes de bus de sortie données pour connecter ces dernières à la ligne de bus d'entrée correspondante. 29. Appareil selon la revendication 28, caractérisé en ce que lesdits moyens agissant en réponse à l'état d'une ligne de validation interne comprennent un premier amplificateur commandé (71) reliant ladite ligne de bus de sortie donnée à sa ligne de bus d'entrée correspondante, la conduction de ce premier amplifi- cateur commandé (71) étant commandée par la sortie d'une porte OU (72) à laquelle ladite ligne de validation interne (OEL-1) est connectée. Appareil selon la revendication 29, caractérisé en ce que ledit tampon d'entrée/sortie (37) comprend une ligne de bus externe associée à des lignes de bus de sortie et d'entrée correspondantes et des moyens agissant en réponse à l'état d'une ligne de validation externe associée à une ligne de bus de sortie donnée pour relier cette dernière à sa ligne de bus externe as- sociée. 31. Appareil selon la revendication 30, caractérisé en ce que lesdits moyens agissant en réponse en l'état d'une ligne de validation externe comprennent un second amplificateur comman- dé (72A) reliant une ligne de bus externe à sa ligne de bus de sortie associée, la conduction de ce second amplificateur com- mandé (72A) étant commandée par l'état de la ligne de validation externe associée à la dernière ligne de bus de sortie mentionnée. 32. Appareil selon la revendication 31, caractérisé en ce que la ligne de validation de sortie associée à une ligne de bus de sortie donnée fournit une entrée à la porte OU (72) dont la sortie commande le premier amplificateur commandé (71), cette I0 ligne de sortie donnée étant connectée à une ligne de bus d'en- trée correspondante. 33. Appareil selon la revendication 31, caractérisé en ce qu'un troisième amplificateur commandé (74) est connecté entre les sorties des premier (71) et second (72A) amplificateurs I5 commandés pour établir une connexion entre une ligne de bus ex- terne et la ligne de bus d'entrée associée à celle-ci quand ce troisième amplificateur commandé conduit, et un élément logique (75) pour commander la conduction du troisième amplificateur com- mandé en réponse à l'état des lignes de validation de sortie et interne associées à la ligne de bus de sortie à laquelle cette dernière ligne de bus d'entrée mentionnée est associée. 34. Appareil pour vérifier la conception d'un circuit logique constitué d'une pluralité d'éléments logiques intercon- nectés, caractérisé en ce qu'il comprend: (a) une pluralité de modules de niveau 0 dont chacun comprend une pluralité de portes câblées ayant des entrées et des sorties et correspondant individuellement à des éléments logiques différents dudit circuit logique qu'il stimule; (b) un bus de sortie de niveau 0 comprenant une plura- lité de lignes de bus de sortie qui correspondent à une pluralité de lignes de bus d'entrée d'un bus d'entrée de niveau 0; (c) un distributeur de sortie (35) associé à chaque porte câblée pour établir des connexions entre les sorties des portes câblées et la ligne de bus de sortie du bus de sortie de niveau 0; 2578338- (d) un sélecteur d'entrée (36) associé à chaque porte câblée pour établir des connexions entre des entrées vers les portes câblées et les lignes de bus d'entrée du bus d'entrée de niveau 0; (e) un tampon d'entrée/sortie (37) pour connecter sé- lectivement des lignes de bus de sortie d'un bus de sortie de ni- veau 0 à des lignes de bus d'entrée correspondante du bus d'en- trée de niveau 0. 35. Appareil selon la revendication 34, caractérisé par I0 la prévision d'un bus de niveau 1 pour interconnecter les tampons d'entrée/sortie de paires de modules de niveau 0. 36. Appareil selon la revendication 35, caractérisé par la prévision d'une interface de bus connectée à chaque bus de niveau 1 et d'un bus de niveau 2 pour interconnecter des paires I5 d'interfaces de bus. 37. Appareil selon la revendication 34, caractérisé par la prévision d'un bus de niveau 3 et d'une interface de bus con- nectée entre un bus de niveau 2 et le bus de niveau 3. 38. Appareil selon la revendication 37, caractérisé par la prévision d'un bus de niveau 4 et d'une interface de bus connectée entre le bus de niveau 3 et le bus de niveau 4. 39. Appareil selon la revendication 38, caractérisé par la prévision d'un bus de niveau 5 et d'une interface de bus con- nectée entre le bus de niveau 4 et le bus de niveau 5.