FR 2575013 A1 19860620 FR 8419194 A 19841214 -,j PORTE LOGIQUE A COINCIDENCE, ET CIRCUITS LOGIQUES SEQUENTIELS METTANT EN OEUVRE CETTE PORTE A COINCIDENCE La présente invention concerne les circuits logiques séquen- tiels rapides, et plus particulièrement les portes logiques à coïnci- dence à deux entrées. Elle met en oeuvre soit des transistors à effet de champ de types normalement bloqué ou normalement passant, soit des transistors bipolaires, selon le type de circuit logique dans lequel la porte a co cidence de l'invention est mise en oeuvre. Cependant, les caractéristiques dynamiques de la porte a coinci- dence la font utiliser préférentiellement dans les circuits intégrés rapides, tels que ceux qui sont réalisés sur GaAs ou plus généra- lement sur matériaux du groupe III-V. L'invention concerne également les circuits qui mettent en oeuvre la porte à coincidence, notamment des circuits diviseurs de fréquence ou des registres à décalage, ou encore des générateurs de fréquence à fréquence variable. On appelle porte à coïncidence, ou porte à décision unanime, une porte logique comportant au moins deux entrées qui doivent être activées simultanément par des niveaux logiques pour que la sortie de la porte à coïncidence change d'état. Les portes connues ont des commutations franches et rapides en fonction des signaux logiques appliqués aux entrées. La porte a coïncidence selon l'invention ne change d'état que si les deux entrées sont activées par de mêmes niveaux logiques (coïncidence). Dans le cas contraire (anti-coYncidence), la porte garde son état antérieur. Elle comporte deux transistors montés en parallèle, dont les grilles s'il s'agit de transistors à effet de champ - constituent les entrées de la porte à coïncidence. Chaque transistor a sa source mise à la masse, et est alimenté par son drain à travers une résistance. La particularité de la porte selon l'invention est que les tensions d'alimentation sont différentes pour les deux transistors. Le premier transistor est alimenté à travers une première résistance saturable, de forte valeur, à partir d'une tension + VDD. Le second transistor est également alimenté à travers une seconde résistance - saturable, identique à la première, mais sa tension d'alimentation est prélevée, à travers une diode Schottky montée dans le sens direct, au point commun entre la première résistance saturable et le drain du premier transistor. La sortie de cette porte à coincidence est prélevée au point commun entre la diode Schottky et la deuxième résistance saturable, et est appliquée à la grille d'un troisième transistor de charge, de capacité C. En outre, la tension d'alimentation VDD est grande par rapport à la somme VH + VD, VH étant la tension au niveau haut en sortie de la porte à coïncidence, et VD étant la chute de tension à travers la diode à l'état passant. Ce qui précède peut être traduit en termes de transistors bipolaires en remplaçant la source, la grille et le drain par l'émet- teur, la base et le collecteur, respectivement. De façon plus précise, l'invention concerne une porte logique à coïncidence, comportant deux transistors montés en parallèle, dont les sources sont mises à la masse, dont les grilles constituent les entrées de la porte logique, et dont les drains sont reliés, chacun, à une résistance, cette porte logique étant caractérisée, en premier lieu, en ce que les résistances sont des résistances saturables et identiques entre elles, et, en second lieu, en ce que la premiere résistance saturable et le premier transistor, sont alimentés à partir d'une source de tension fixe, tandis que la seconde - résistance saturable et le second transistor sont alimentés à travers une diode Schottky, montée dans le sens passant, à partir du point commun à la première résistance saturable et au drain du prenrtier transistor, le point commun à la diode Schottky et à la seconde résistnace saturable constituant la sortie de la porte logique à coïncidence. Les caractéristiques de l'invention apparaîtront au cours de la description qui suit et se réfère aux figures annexées, données a titre d'exemple, et qui représentent: - Figure I: schéma électrique de la porte à coîncidence selon l'invention, dans une réalisation en logique DCFL, - Figure 2: courbes d'intensité en fonction de la tension, pour deux résistances saturables, expliquant le fonctionnement de la porte de la figure 1, - Figures 3 et 4: schémas symboliques de deux diviseurs de fréquence, réalisés avec plusieurs portes selon l'invention, - Figure 5: shcéma électrique de la porte à coïncidence selon l'invention, dans une réalisation en logique BFL. 0 De façon à simplifier le texte et les figures, l'invention sera exposée en s'appuyant sur des transistors à effet de champ, sans pour autant limiter la portée de l'invention qui s'applique également aux transistors bipolaires. Dans un circuit logique, la commutation est essentiellement un phénomène de charge ou de décharge d'une capacité; équivalente à la capacité de grille d'un transistor et aux capacités associées dans le circuit, et symbolisée par C dans les figures 1 et 5. Les temps de commutation sont de la forme TC. AV T = À -,A I dans laquelle C = capacité des grilles des transistors du circuit A V = excursion des tensions logiques I = courant de charge de la capacité C. On peut donc agir sur le temps de commutation, ou temps de réponse, d'une porte logique en agissant sur le courant I. Considérons la porte logique selon l'invention, représentée en figure 1. Cette figure concerne les transistors à effet de champ de type normalement bloqués, ou "normallyoff", à tension de seuil positive, alimentés à partir d'une seul tension + VDD positive par rapport à la masse, ou également les transistors bipolaires. La porte à coïncidence comporte deux transistors 21 et 22 montés en parallèle, dont les sources sont reliées à la masse 10, et dont les grilles 11 et 12, respectivement, constituent les entrées de la porte à coïncidence. Le premier transistor 21 est alimenté par son drain 13 à travers une première résistance saturable 23, et le second transistor 22 est alimenté par son drain 14 à travers une seconde résistance saturable 24. Mais la première charge saturable 23 est alimentée par une tension 16 positive +VDD, tandis que la seconde charge saturable 24 est alimentée, à travers une diode Schottky 25, à partir du point 13 commun à la première charge saturable 23 et au drain du premier transistor 21. La diode Schottky 25 -est montée dans le sens di-ect, passant depuis la première vers la deuxième charge saturable. La sortie de cette porte est prélevée au point 15, commun à la diode Schottky 25 et à la deuxième charge saturable 24, et est appliquée à un circuit de charge symbolisé par une capacité C et par un transistor 26. La réalisation de cette porte à coincidence est dite de type DCFL, c'està-dire 'Direct Coupled FET Logic" en anglais, parce que le premier étage, constitué par le transistor 21 et la charge saturable 23, avec sortie au point commun 13 entre les deux, est en soi déjà une porte DCFL. En outre, pour que cette porte à coTncidence fonctionne bien, il faut que: - la tension d'alimentation +VDD soit très grande par rapport à la somme de la tension VH de niveau de sortie au point 15 et de la chute de tension VD dans la diode 25 VDD 5 VH + VD - les deux résistances saturables 23 et 24 soient identiques, et de valeur élevée, et à faible tension de coude. On appelle résistance ou charge saturable des dispositifs dont la loi de variation de la résistance (ou de l'intensité qui les parcourt) n'est pas linéaire en fonction de la tension appliquée, et ne répond donc pas à la loi d'Ohm V = RI. Des résistances saturables sont par exemple constituées par: - des transistors à canal creusé, sans grille, - des transistors dont la grille est reliée à la source, - des transistors sans grille qui comportent des trous dans l'épaisseur de la couche active. Le tableau suivant expose les séquences de fonctionnement de la porte à coïncidence de l'invention. Dans ce tableau: - I = niveau logique haut, VH ou I logique, - 0 = niveau logique bas, ou 0 logique (puisqu'il n'y a qu'une seule tension d'alimentation positive), - Vd = tension de déchet, ou niveau logique bas, du premier transistor 21 chargé par la résistance 23, - VD = chute de tension à travers la diode Schottky 25, à l'état passant, - T = temps de changement d'état de la porte, lorsque cet état est instable. Séquence le grille 11 2e grille 12 Tension Etat en i5 Entrée Entrée en 13 Sortie T 1 I I Vd O 2 1 Vd CAV 3 0 0 VH +VD 1 4 0 I V +VD I C..V H D I24-123 I I Vd 0 6 0 I VD 0 12324 D 123-I24 7 0 0 VH- +VD I CxV 8 1 0 Vd 1 -2- 9 I 1 Vd 0 Pour la porte à coïncidence de l'invention, les états des séquences impaires sont stables comme ceux d'une porte OUNON normale, tandis que les états des séquences paires sont plus ou moins instables. En outre, dans cette suite de séquences, il est remar- quable qu'il y a un cycle, les séquences 1,5 et 9 étant identiques. Séquence I: les deux transistors sont conducteurs, donc le drain 13 du transistor 21 est à sa tension de déchet Vd, mais comme Vd Séquence 2: le transistor 22 est devenu bloquant, la diode 25 isole bien la sortie, et il n'y a donc pratiquement aucun courant pour charger ou décharger la capacité C. L'état 2 est quasi stable, et la porte ne commute pas. Le temps de commutation CV/O est infini. Séquence 3: les deux transistors 21 et 22 sont bloquants, et ie collecteur 13 est amené à une tension VH + VD, car l'ensemble du transistor de charge 26, de la diode 25 et de la charge saturable 23 agit comme un diviseur de tension, donc la tension en 13 est égale à la tension de niveau haut VH du transistor 26 plus la chute de tension VD de la diode 25. La porte commute au niveau 1 logique à sa sortie 15. Séquence. 4: le transistor 22 devenu conducteur tend à ramener la sortie 15 vers 0, qui est le potentiel de la masse 10, mais la charge saturable 24 limite le courant dans le transistor 22, de telle façon que la commutation devient très lente, avec un temps de commutation: T = -. et I24-123 124-123 24 23 Au cours de cette séquence, le drain 13 reste comme précé- demment à la tension VH + VD. Pour le comprendre, il faut se reporter à la figure 2, qui donne les courbes comparatives d'intensité en fonction de la tension pour deux résistances linéaires et deux résistances saturables. Pour deux résistances linéaires, les courbes 1 et 2 sont des droites qui répondent à la loi d'Ohm, et si la tension diminue, le courant diminue proportionnellement. Par contre, pour deux résistances saturables, les courbes 3 et 4 présentent un coude, et l'intensité- n'augmente plus avec la tension après ce coude: il y a saturation. Par conséquent, entre deux tensions repérées arbitrai- rement V1 et V2, comprises entre 0 et VDD, l'intensité reste sensi- blement constante quelle que soit la tension. Il a été dit que VDD est très grand devant VH, donc la tension au drain 13 est au delà du coude, et elle reste égale à VH + VD comme dans la séquence précédente: la sortie 15 ne commute pas, et està 1 logique. Séquence 5: elle est identique à la première séquence, et la sortie 15 commute à 0 logique. Séquence 6: le transistor 21 est bloquant et tend à ramener la sortie 15 vers VH, grâce au courant 123 qui traverse la charge saturable 23. Mais comme le transistor 22 est conducteur, le courant I24 qui traverse la charge saturable 24 s'oppose à l'effet du courant 1I23. Le temps de changement d'état est À T C.Vet 123--I2 123-I24 e 23 24 ce temps est très long et la bascule ne commute pas. Séquence 7: elle est identique à la deuxième séquence. Les deux transistors étant bloquants, le point 13 remonte à VH + VDet la sortie 15 commute sur 1 logique. Séquence 8: le transistor 21 est conducteur et ramène le point 13 à sa tension de déchet Vd. Le transistor 22 est bloquant et comme la diode Schottky 25 isole bien la capacité C, il n'y a pratiquement aucun courant de charge ou de décharge; la sortie 15 reste à l'état haut 1 logique, et la porte ne bascule pas. L'état est quasi stable. Séquence 9: elle est identique à la première séquence. Un nouveau cycle recommence. Cette porte logique se comporte comme une porte OU-NON à coincidence: il y a changement d'état si les entrées sont identiques. Si les entrées sont différentes, la sortie conserve son état antérieur. La figure 3 représente un premier exemple d'application de cette porte à coïncidence: c'est un diviseur de fréquence par 3. Il comporte trois portes à coYncidence, en série, représentées sous forme de diagrammes de blocs A, B et C. La sortie 15 d'un étage est connectée à l'entrée 11 du premier transistor 21 de l'étage suivant, et la sortie 15 du dernier étage est rebouclée sur l'entrée Il du premier étage. Les entrées 12 des seconds transistors 22 de chaque étage sont réunies en une entrée unique du diviseur, sur laquelle est appliquée un signal de fréquence, que l'on peut considérer comme un signal d'horloge H. La sortie du diviseur est prélevée après un inverseur branché sur la sortie 15 du dernier étage: l'inverseur délivre une fréquence H/3. Le tableau suivant donne les séquences de fonctionnement de ce diviseur par 3. Dans ce tableau, la colonne des états donne Pétat d'une porte à coTncidence selon les séquences du précédent tableau: par exemple AI B6 C4 signifie que la porte A est dans l'Pétat de la séquence 1, la porte B dans l'étatde la séquence 6 et la porte C dans l'état de la séquence 4. Séquence H Entrée de A Entrée de B Entrée de C Etats de /Sortie de C /sortie de A Sortie de B A B C 1 1 0 0 I 1 6 4 2 0 0. 1 I 2 3 8 3 I 0. 1 0 6 4 1 4 0 I 1 0 3 8 2 I I 0 0 4 1 6 6 0 1 0 I 8 2 3 7 0 0 1 AI B6 C4 i La séquence 7 ramène à la séquence 1. Ce tableau se comprend aisément en appliquant à chaque porte, pour chaque séquence, la loi imposée par le premier tableau de séquences, et compte tenu de ce que les états impairs sont stables, tandis que les états pairs sont quasi stable. D'après le tableau ci-dessus, la succession des états suit l'ordre 1-2-6-3-4-8 des séquences du premier tableau. On voit que chaque sortie de porte à coïncidence A, B ou C reste dans le même état pendant 3 pas d'horloge, ou ce qui revient au même pendant 3 séquences: ce circuit est donc un diviseur de fréquence par 3. La stabilité des états pairs 2, 4 et 6 détermine les limites inférieures de fonctionnement du diviseur. Les limites supérieures des fréquences de fonctionnement sont fixées par les temps de commutation des états impairs, équivalents à ceux d'une porte avec une sortance de 1, c'est-à-dire le temps minimum d'un inverseur logique. Les fréquences limites supérieures de fonctionnement de ces diviseurs dynamiques sont donc très élevées: par exemple, pour un temps minimum de 15 picosecondes, la fréquence limite est supérieure à 30 GHz. La figure 4 représente un second exemple de diviseur de fréquence utilisant la porte a coincidence selon l'invention. Il s'agit d'un diviseur de fréquence par 5, mettant en oeuvre 5 portes à coincidence, repérées A, B, C, D, E, montées en série comme celles du précédant diviseur: seule la série est plus longue. Ce diviseur de fréquence par 5 fonctionne selon le tableau de séquences suivant, qui se lit encore en s'appuyant sur le tableau des séquences relatif à une porte à cotncidence: Séquence H Entrées de: Etats de: A B C D E A B C D E I 1 0 0 1 0 1 I 6 4 1 4 2 0 0 1 0 1 2 3 4 2 3 3 10 1 0 0 1 4 1 I 6 4 4 0 01 0 1 1 2 3 2 3 8 10 1 0 1 0 6 4 1 4 1 6 0 11 0 1 0 3 8 2 3 2 7 I 0 010 4 1 6 4 1 8 0 1 0 1 I 0 3 2 3 8 2 9 11 0 1 0 0 4 1 41 6 O I 0 I 0 I 8 2 3 2 3 11 0 0 I O I I 6 4. I 4 Comme dans les tableaux précédnts, les états impairs sont stables et les états pairs quasi-stables. On voit que l'état d'une porte ne commute pas pendant cinq séquences, donc ce circuit est un diviseur de fréquence par 5, dont la fréquence maximale est donnée par l/2Tmin, Tmin étant le temps de commutation minimum d'une porte. De façon plus générale, la porte à coïncidence selon l'invention permet de réaliser des diviseurs de fréquence d'ordre 2n+1 (impair) avec 2n+1 portes montées en séries selon les figures 3 ou 4. Cette même figure 4 peut encore fonctionner différemment, en générateur de fréquence à fréquence variable. Il suffit pour cela d'appliquer sur les entrées 12 non plus un signal H en créneaux ou sinisoîdal, mais- une tension continue. La porte à coincidence selon l'invention devient alors un inverseur logique, avec entrée en 11, fonctionnant selon la logique dite LPFL, c'est-à-dire Low Pinch-off Voltage Fet Logic. Le circuit de la figure 4 -ou d'une autre figure comportant un nombre différent impair de portes- est en condition pour osciller, puisqu'on a considéré précédemment qu'il a des états instables, mais appelés quasi-stables en raison de leur temps de commutation très long. La courbe de réponse -qui n'est pas représentée- d'un tel oscillateur est une courbe gaussienne de la fréquence, lorsque la tension appliquée sur l'entrée 12 passe d'un certain seuil -qui dépend de la technologie des transistors- jusqu'au maximum, égal au 1 logique, pour lequel l'oscillation cesse. Par conséquence, en appli- quant sur l'entrée 12 une tension supérieure à la tension de seuil, on peut commander la fréquence d'oscillation de ce circuit, et la faire varier. La figure 1, et celles qui en découlent, est relative à une porte réalisée avec des transistors normalement bloquants (normally-off) ou bipolaires, alimentés à partir d'une seule source de tension VDD. La figure 5 donne le schéma de cette mime porte à coinci- dence lorsque les transistors utilisés sont normalement passants (normally-on). Ce circuit est alimenté à partir de deux sources de 1! tensions +VDD et -Vss: il est en logique dite BFL, c'est-à-dire Buffered Fet Logic. Les transistors normally-on, à tension de seuil négative, sont plus faciles à réaliser que les transistors normàlly-off, à tension de seuil positive, et ils ont des fréqunces de fonctionnement supé- rieures, ce qui permet de réaliser des circuits plus rapides. Mais ils consomment plus que les transistors normally-off. La partie gauche de la figure 5 est en tous points comparable à la figure I: seules les charges saturables sont représentées diffé- remment, par des transistors dont la grille est reliée à la source. La sortie 15 de cette porte à coincidence est reliée à un décaleur de tension, constitué par un transistor 27, alimenté par +VDD, et dont la source est alimentée par une tension négative - VSS, à travers deux diodes Schottky 28 et une charge saturable 29. Le point commun 17 à la charge saturable 29 et à la dernière diode Schottky 28 constitue la sortie de ce circuit BFL, chargé par un circuit symbolisé par un transistor 26 et une capacité C. Un tel décaleur de tension est en soi déjà bien connu: il a pour fonction de fournir des niveaux de sortie négatifs. Le fonctionnement de cette porte à concidence est identique à celui de la porte de la figure 1: il suffit de remplacer, dans le tableau des séquences, les niveaux 0 par les niveaux logiques bas VB désignant une tension négative, puisque les transistors sont à tension de seuil négative. On en tire le tableau suivant: Séquence le grille 1I 2e grille 12 Tension Etat en 17 T Entrée Entrée en 15 Sortie I VH VH VB 2 V CIAH H 2 VH VB VB 53 VB VB V+a VH 4 V V V+ V C+V " VB VH H^^ H 124:-23 VVH VH VB 6 -VB VH VB 1C+ AV 7 VB YB VH+4 VH 8 VH VB VH+ VH O-I 9 VH VH VB dans lequel: - VH = niveau logique haut (1 logique) - VB = niveau logique bas (0 logique) - C' = capacité rapportée en 15 a= décalage de tension entre 15 et 17 -AV' =V +4=excursion de tension du point 15 Cette porte à coïncidence, à transistors normally-on, fonc- tionne comme la porte à transistors normally-off de la figure 1, et trouve donc les mêmes applications dans des diviseurs de fréquence - dynamiques de rang impair 2n+1, ou dans des générateurs de fréquence à fréquence variable. De façon plus générale, la porte à concidence selon l'invention est appliquée en logique rapide, notamment dans les circuits inté- grés rapides sur matériaux tels que GaAs ou les composés similaires du groupe 111-V. L'invention n'est pas limitée au mode de réalisation décrit, et comprend tous les équivalents techniques ainsi que leurs combi- naisons si celles-ci sont effectuées suivant l'esprit de l'invention et mises en oeuvre dans le cadre des revendications qui suivent. REVENDICATIONS 1. Porte logique à coincidence, comportant deux transistors (21, 22) montés en parallèle, dont les sources sont mises à la masse (10), dont les grilles (11, 12) constituent les entrées de la porte logique, et dont les drains sont reliés, chacun, à une résistance (23, 24), cette porte logique étant caractérisée, en premier lieu, en ce que les résistances (23, 24) sont des résistances saturables et identiques entre elles, et, en second lieu, en ce que la première résistance saturable (23) et le premier transistor (21), sont alimentés à partir d'une source de tension fixe (16), tandis que la seconde résistance saturable (24) et le secondtransistor (22) sont alimentés à travers une diode Schottky (25), montée dans le sens passant, à partir du point (13) commun à la première résistance saturable (23) et au drain du premier transistor (21), le point (15) commun à la diode Schottky (25) et à la seconde résistance saturable (24) constituant la sortie de la porte logique à coïncidence. 2. Porte logique à coincidence selon la revendication 1, caractérisée en ce que les résistances saturables (23, 24) sont à faible tension de coude. 3. Porte logique à coincidence selon la revendication 1, caractérisée en ce que les résistances saturables (23, 24) sont constituées par un transistor dont la grille est réunie àla source, ou par un transistor à canal creusé sans métallisation de grille, ou par un transistor sans grille comportant des trous dans la couche active. 4. Porte logique à coïncidence selon la revendication 1, caractérisée en ce que les transistors (21, 22) sont à effet de champ, de type normalement bloqué, à tension de seuil positive. 5. Porte logique à coincidence selon la revendication 1, caractérisée en ce que les transistors (21, 22) sont à effet de champ, de type normalement conducteur, à tension de seuil négative, la porte comportant, dans ce cas, un étage décaleur de tension constitué par un transistor (27) monté en drain commun, dont la grille est reliée à la sortie (15) de la porte, et dont la source est réunie à une tension négative (18) à travers des diodes (28) de décalage et une résistance saturable (29), le point (17) commun à la dernière diode (28) et à la résistance saturable (29) constituant la sortie de cette porte logique. 6. Porte logique à coïncidence selon la revendication 1, caractérisée en ce que les transistors (21, 22) sont des transistors bipolaires, dont les bases (11, 12) constituent les entrées de la porte. 7. Circuit logique séquentiel, formant diviseur de fréquence d'ordre impair (2n+1), caractérisé en ce qu'il comporte une pluralité (2n+1) de portes logiques selon la revendication 1, montées en série, la sortie (15) d'une porte étant reliée à la première entrée (11) de la porte suivante, la sortie (15) de la dernière porte, qui constitue également la sortie du circuit séquentiel, étant bouclée sur la première entrée (11) de la première porte, et les secondes entrées (12) des portes logiques étant réunies entre elles et constituant - l'entrée du circuit séquentiel, sur laquelle est appliquée le signal, dont la fréquence (H) est divisée en sortie par l'ordre 2n+ 1. 8. Circuit logique séquentiel, formant générateur de fréquence à fréquence variables caractérisé en ce qu'il est constitué par un circuit logique séquentiel selon la revendication 7, sur l'entrée (12) duquel est appliquée une tension continue, la fréquence en sortie (15) de ce générateur étant fonction de la tension continue appliquée à l'entrée (12).