FR 2573944 A1 19860530 FR 8517604 A 19851128 i La présente invention se rapporte généralement à un téléviseur numérique dans lequel le niveau du signal numérique est modifié selon un signal numérique de tremblotement à un faible niveau. Plus particulièrement, la présente invention se rapporte à un circuit pour supprimer le tremblotement des signaux numériques de télévision avec tremblotement. Il y a deux types d'agencements de tremblotement/suppression du tremblotement ayant des applications à un circuit numérique. Dans un type, on sait introduire une perturbation analogique prédéterminée dans le signal analogique afin d'augmenter la résolution apparente de quantification d'un convertisseur analogique-numérique au-delà de celle inhérente au nombre de niveaux possibles du signal numérique qu'il développe. Les brevets US 4 352 123 et 4 334 237 décrivent des exemples de tels systèmes analogiques de tremblotement/suppression du tremblotement. Il y a un autre type d'application du tremblotement/suppression du tremblotement o l'on fait trembler le signal numérique selon un signal numérique de tremblotement de faible niveau composé de 1 et de 0 qui alternent pour économiser les bits dans le trajet de transmission et le matériel de traitement de signaux. Le brevet US 4 524 447 du 18 Juin 1985 au nom de D.H. Willis et J.S. Fuhrer et intitulé "Digital signal processing apparatus having digital dither", décrit un exemple de ce type de circuit numérique de tremblotement/suppression du tremblotement. Dans l'agencement de tremblotement numérique de Willis et autres, un signal numérique avec tremblotement à n-1 bits est produit en additionnant, au signal numérique sans tremblotement à n bits, un signal de tremblotement de 1 et de 0 qui alternent à la moitié de la fréquence à laquelle les échantillons d'entrée sans tremblotement sont reçus, et en le tronquant ensuite simplement à n-1 bits en prenant les n-1 bits de poids fort (MSB) du signal de sortie. Le système de Willis et autres produit des nombres de sortie à n-1 bits pour des nombres pairs d'entrée à n bits qui sont les mêmes que les n-1 MSB des nombres d'entrée. En réponse aux nombres d'entrée impairs stables à n bit, par ailleurs, le circuit de tremblotement produit des nombres de sortie à n-1 bits qui alternent entre une valeur inférieure qui correspond aux n-1 MSB des nombres d'entrée et une valeur supérieure qui correspond aux n-1 MSB des nombres d'entrée en ajoutant un à leur position de bits de moindre poids (LSB). Pour reconstruire le signal d'entrée à n bits, Fuhrer et autres, combinent par addition la valeur courante des échantillons avec tremblotement à n-1 bits, à leur valeur précédente. Tandis que le circuit de suppression du tremblotement du type faisant la moyenne de Willis et autres reconstruit sans erreur les échantillons pairs et impairs stables, il présente une réponse impulsionnelle dégradée et une largeur de bande réduite. Par exemple, une fonction échelonnée nécessite un minimum de deux échantillons successifs pour atteindre la valeur stable. Le circuit de suppression du tremblotement de Fuhrer et autres est en effet un filtre à encoche transversale avec l'encoche placée à FD/2, o FD est la fréquence d'échantillonnage du signal d'entrée. Une valeur appropriée pour la fréquence d'échantillonnage du signal d'entrée s'est révélée être égale à quatre fois la fréquence de sousporteuse couleur (Fsc), c'est-à-dire 4 X 3,58 MHz ou 14,32 MHIz. Selon la présente invention, le circuit de suppression du tremblotement comprend un moyen pour produire un premier groupe d'échantillons de signal à 1 bit par combinaison dans une porte OU exclusif des LSB 2573944- retardés et non retardés-du signal avec tremblotement à n-1 bits. Le circuit de suppression du tremblotement comprend de plus un moyen de combinaison (a) qui soustrait un un du signal avec tremblotement à n-1 bits si les valeurs instantanées du signal de tremblotement et du signal à i bit sont 1, et (b) qui autrement laisse passer le signal avec tremblotement à n-1 bits sans être affecté pour produire, à son tour, les n-1 MSB d'un signal reconstitué à n bits. Les n-1 MSB à la sortie du moyen de combinaison sont confondus au premier groupe d'échantillons de signal à 1 bit pour former le signal reconstitué à n bits. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparattront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - la figure 1 donne un schéma bloc d'un agencement de traitement de signaux numériques tel qu'employé dans un téléviseur couleur; - les figures 2 et 3 représentent les agencements de tremblotement et de suppression du tremblotement de l'art antérieur décrit dans le brevet US ci-dessus mentionné de Willis et autres No. 4 524 447; - les figures 4 et 5 illustrent deux modes de réalisation d'un circuit de suppression du tremblotement selon la présente invention. Sur les dessins, les flèches en une ligne représentent les trajets de signaux analogiques ou de signaux numériques à un seul bit et les flèches en une ligne ayant des marques de tirets représentent les trajets de signaux pour les signaux numériques à plusieurs bits parallèles, le nombre de bits étant indiqué par un chiffre ou une légende proche de la marque du tiret. La figure i montre un agencement de traitement de signaux numériques tel qu'il est employé dans un téléviseur couleur, et dans lequel la présente invention offre un avantage. Le signal vidéo composite analogique CV est appliqué à un convertisseur analogique-numérique à 7 bits, qui développe des échantillons numériques à 7 bits dont les niveaux représentent les grandeurs instantanées du signal d'entrée CV. Dans des buts de description, le signal d'origine sans tremblotement est supposé avoir 7 bits, le signal avec tremblotement avoir 6 bits et le signal reconstruit de sortie avoir de- X nouveau 7 bits. Le convertisseur 10 reçoit un signal d'horloge FD, de préférence à quatre fois la fréquence FSc du signal de sous-porteuse couleur et en phase avec sa salve de référence, pour produire des échantillons vidéo numériques DV à une fréquence de 4FSc. Le convertisseur 10 reçoit également un signal analogique d'une source de tremblotement 12 à la moitié de la fréquence horizontale FH pour injecter un tremblotement analogique ayant une amplitude à peu près équivalente à la moitié de la valeur représentée par le bit de moindre poids (LSB) des échantillons vidéo numériques DV. La source de tremblotement analogique 12, tout en tendant à augmenter la résolution de quantifi- cation apparente du convertisseur 10, ne fait pas partie de la présente invention. La présente invention, repré- sentée sur les figures 4 et 5, se rapporte aux systèmes numériques de tremblotement/suppression du tremblotement. On peut se référer aux brevets US ci-dessus mentionnés (4 352 123) et (4 334 237) pour de plus amples détails des schémas analogiques de tremblotement/suppression du tremblotement. Les signaux vidéo numériques à 7 bits DV sont appliqués à un processeur 20 de signaux numériques qui, par exemple, sépare les composantes numériques de luminance Y et de chrominance C. Le processeur de signaux 20 comprend, par exemple, un filtre en peigne numérique 1H ou des filtres numériques passe-bande et passe-bas pour séparer les composantes numériques de luminance Y et de chrominance C, un filtre passe-bande de chrominance et un réglage automatique de la chrominance pour normaliser la grandeur des signaux de sous-porteuse de chrominance. Ce traitement peut produire de- nombreux bits supplémentaires (comme des signaux à 13 bits) mais la sortie du processeur de signaux 20 est limitée à 7 bits. Comme un processeur numérique de chrominance 40 est agencé pour ne traiter, au moins partiellement, que des échantillons numériques à 6 bits, un bloc de tremblotement numérique 30 est interposé entre le processeur de signaux 20 et le processeur de chrominance 40. La figure 2 montre un exemple d'un mode de réalisation du bloc 30 de tremblotement numérique recevant les échantillons du signal à 7 bits du processeur de signaux 20 et fournissant des échantillons de signal numérique sélectivement avec tremblotement à 6 bits au processeur de chrominance 40. La fréquence du signal d'horloge FD (comme environ 14,32 MHz) est divisée par un facteur de deux par un basculeur monostable 32 produisant à une borne d'entrée d'un circuit d'addition à 7 bits 34, un signal alternant de 1 et de 0 à la moitié de la fréquence d'horloge d'échantillonnage. Le signal d'entrée à 7 bits sans tremblotement est appliqué à l'autre borne d'entrée du circuit d'addition 34. La sortie du circuit d'addition 34 est tronquée à i bit de moins (c'est-à-dire 6 bits) que le signal d'entrée d'origine sans tremblotement. -73944 Le circuit de tremblotement 30 de Willis et autres convertit un signal stable à 7 bits en un signal à 6 bits qui alterne si le signal à 7 bits est impair (c'est-à-dire a un un dans la position du bit de moindre poids) et qui n'alterne pas si le signal à 7 bits est pair (c'est-à-dire a un zéro à la position du bit de moindre poids). En termes différents, si le signal à 6 bits avec tremblotement est constant, alors il est représentatif des 6 MSB d'un signal d'origine à 7 bits sans tremblotement avec un zéro à la position du bit de moindre poids. Si le signal avec tremblotement à 6 bits alterne, il est représentatif d'un signal d'origine à 7 bits qui est impair, et qui se trouve à mi-chemin entre deux valeurs de 7 bits formées par le signal à 6 bits qui alterne pris comme un signal à 7 bits avec un zéro disposé à l'extrémité pour définir la septième position du bit de moindre poids. Le fonctionnement du circuit de tremblotement est illustré par les exemples élaborés dans le tableau qui suit. Les en-têtes de colonne A, B et C représentent les lignes et bus respectifs des figures 2 et 3. TABLEAU 1. Numéro de l'échantillon Entrée (A) Signal avec Sortie binaire tremblotement à 6 bits ______ _ Décimale Binaire 7 bits (B) (C) Entrées impaires 1 15 0001111 0 000111 2 15 0001111 1 001000 3 15 0001111 0 000111 4 15 0001111 1 001000 Entrées paires 20 0010100 0 001010 6 20 0010100 1 001010 7 20 0010100 0 001010 8 20 0010100 1 001010 . 0f Les signaux à six bits avec tremblotement développés par le bloc de tremblotement 30 sont appliqués à et traités par un processeur numérique de chrominance 40. Le processeur de chrominance 40 accomplit des opérations telles que l'ajustement de la saturation (intensité de la couleur) et de la teinte, la démodulation des composantes de chrominance (R-Y) et (B-Y) et le filtrage des signaux (R-Y) et (B-Y). De plus, le processeur de chrominance 40 peut comprendre des opérations décrites cidessus par rapport au processeur de signaux 20, c'est-à-dire le filtrage passe-bande des signaux de chrominance et un réglage automatique de la chrominance pour normaliser la grandeur des signaux de sous-porteuse de chrominance. Les échantillons numériques de chrominance (R-Y) à 6 bits développés par le processeur de chromi- nance 40 sont appliqués à un bloc numérique 50 de non tremblotement qui reforme les signaux numériques (R-Y) à 7 bits. Un agencement du bloc 50, du type révélé dans le brevet de Willis et autres ci-dessus mentionné No. 4 524 447, est le circuit formant la moyenne montré sur la figure 3. Les échantillons de signal numérique reçu à 6 bits sont appliqués à un additionneur numérique à 6 bits 52 et à un dispositif retardateur 54 qui est un verrouillage en parallèle à 6 bits ou un registre à décalage à un étage à 6 bits en parallèle. L'additionneur 52 additionne les échantillons du signal reçu retardé et les échantillons du signal reçu non retardé, les deux étant des signaux à 6 bits, pour développer un signal numérique reformé à 7 bits. Le fonctionnement du circuit de suppression du tremblotement est illustré dans le tableau qui suit et qui s'explique de lui-même. Les en-têtes de colonne C, D et E indiquent les lignes et bus appropriés sur les figures 2 et 3. TABLEAU 2. Numéro de Entrée binaire Entrée retardée Sortie (E) l'échantillon à 6 bits (C) à 6 bits (0) Binaire 7 bits Décimale Entrées impaires: 1 000111 001000 0001111 15 2 001000 000111 0001111 15 3 000111 001000 0001111 15 4 001000 000111 0001111 15 Entrées paires: 001010 001010 0010100 20 6 001010 001010 0010100 20 7 001010 001010 0010100 20 8 001010 001010 0010100 20 __ _ _ _ _ _ __ _ _ _ _ _ _ __ _ _ _ _ _ _ __ _.__ _ _ __ _ _ _ _ _ __ __. _ _ __ _ _ _ _ _ _ __ _ _ _ __. __ _ _ _ _ _ _ __ _ _ _ _ _ _.__ _ _ _ _ En comparant les chiffres à la sortie du tableau 2 aux chiffres à l'entrée du tableau 1, on peut voir que le circuit de tremblotement/suppression du tremblotement du type décrit dans le brevet de Willis et autres et révélé sur les figures 2 et 3 de la présente demande, reconstitue les signaux d'entrée d'origine sans erreur lorsque le signal d'entrée est stable. On suppose dans les calculs ci-dessus, pour la simplicité de l'explication, que les valeurs des signaux avec tremblotement avant traitement de chrominance sont les mêmes que celles des signaux traités avec tremblotement, laquelle condition peut ne peut pas se présenter dans la pratique. Le signal numérique (R-Y) reconstitué à 7 bits produit par le bloc 50 de suppression du tremblotement est reconverti en un signal couleur analogique (R-Y)' par un convertisseur numérique-analogique à 7 bits 60. Le tremblotement du signal numérique (B- Y) traité développé par le processeur de chrominance 40 est supprimé par un second bloc numérique de suppression du tremblotement (non représenté) qui est semblable au bloc 50 et est ensuite reconverti en un signal analogique (B-Y) par un second convertisseur numérique-analogique (non repré- senté) qui est semblable au convertisseur numéri- que-analogique 60. Comme on I'a précédemment noté, le schéma numérique de suppression du tremblotement, montré sur la figure 3, additionne chaque échantillon à n1 bits à l'échantillon précédent à n-l.bits pour former des échantillons reconstitués à n bits. Ce schéma reproduit sans erreur les échantillons pairs et impairs du signal d'entrée stable comme on peut le voir sur les tableaux 1 et 2. Cependant, une difficulté se présente avec ce schéma lorsque le signal d'entrée n'est pas stable, par exemple lorsque des variations échelonnées ou des 257394.4 11. phénomènes transitoires sont présents dans le signal d'entrée. Un changement échelonné nécessite deux échantillons pour atteindre la condition stable. Le schéma de suppression du tremblotement du type faisant la moyenne de la figure 3 introduit des déficiences du temps de réponses transitoires comme on peut le voir par les exemples élaborés cidessous au tableau 3. La dégradation est particulièrement grave lorsqu'un signal sur large bande est décodé. TABLEAU 3. Numéro d Entrée (A) Signal de tnriere Ebi s Binaire Sortie (E) Entrée l'échan- tremblote- vec tremblo6 bits re- tillon Décimale Binaire 7 bits ment) tement (C) tardé (D0). Binaire 7 bits Décimale Déiale Entrées 1 ima:r es 0001111 000015 15 2 15 0001111 1 001000 000111 0001111 15 15 3 '15 0001111 O 000111 001000 0001111 15 15 4* 25 0011001 1 001101 000111 0010100 20 25 15 0001111 0. O 000111 001101 0010100 20 15 6 15 0001111 1 001000 000111 0001111 15 15 Entrées paires: 7 20 0010100 O 001010 OiO10 0010100 20 20 8 20 0010100 1 001010 001010 0010100 20 20 9 20 0010100 O 001010 001010 0010100 20 20 * 10 0001010 1 000101 bo1010 0001111 15 10 11 20 0010100 O 001010 000101 0001111 15 20 12 20 0010100 1 001010 001010 0010100 20 20 * Signaux impulsionnels Le tableau 3 montre des exemples de calcul pour 12 échantillons d'entrée, dont les six premiers sont impairs et les six suivants sont pairs. Les quatrième et dixième échantillons représentent respectivement une impulsion de tendance positive et une impulsion de tendance négative. Les deux dernières colonnes du tableau 3 comparent les valeurs à la sortie de l'agencement de tremblotement/suppression du tremblotement de Willis et autres montré respectivement sur les figures 2 et 3, aux valeurs associées d'entrée. Comme on peut le voir, cet agencement atténue les signaux impulsionnels d'un facteur de 2 (c'est-à-dire 6 dB). Les figures 4 et 5 illustrent deux modes de réalisation 100 et 102 des circuits de suppression du tremblotement selon la présente invention, qui peuvent remplacer le bloc 50 de suppression du tremblotement de la figure 1. Le présent circuit de suppression du tremblotement a pour but de reconstruire les signaux d'entrée stables pairs et impairs sans erreur et par ailleurs de diminuer les erreurs de reconstruction entre le signal reconstitué et le signal d'origine lors de phénomènes transitoires. Le circuit 100 de suppression du tremblotement de la figure 4 suppose que la phase du signal avec tremblotement est connue du circuit de suppression du tremblotement. Le circuit 102 de suppression du tremblotement de la figure 5 par ailleurs, suppose que la phase du signal de tremblotement n'est pas disponible pour le circuit de suppression du tremblotement. Dans le circuit de suppression du tremblotement de la figure 4, le signal avec tremblotement à 6 bits à la sortie du circuit de tremblotement 30 de la figure 2 est directement appliqué à un additionneur 104. Pour l'explication, on suppose que les signaux à la sortie du processeur de chrominance 40 sont les mêmes que les signaux à la sortie du circuit de tremblotement 30. Le bit de moindre poids (LSB) du signal à 6 bits avec tremblotement est appliqué à un étage retardateur 106, o le LSB est retardé d'environ un cycle d'échantillonnage. Les versions retardée et non retardée du LSB sont appliquées à un élément OU EXCLUSIF 108. L'élément 108 compare le LSB précédent au LSB présent du signal à 6 bits avec tremblotement. S'ils sont inégaux (c'est-à-dire 0 et 1 ou 1 et 0), l'élément 108 émet un "1" sur la ligne H. Si les LSB retardé et non retardé sont égaux (c'est-à-dire tous deux zéro ou tous deux un), alors l'élément 108 émet un "0" sur la ligne H. La sortie de l'élément 108 constitue également le bit de moindre poids (c'est-à-dire septième bit) d'un signal reconstruit à 7 bits comme on le verra ultérieurement. La sortie de l'élément OU EXCLUSIF 108 est appliquée à une porte ET 110 en même temps que le signal de tremblotement à 1 bit sur la ligne B. La porte ET produit à sa sortie un un lorsque le signal de tremblotement et le LSB du signal reconstitué sont tous deux un. Autrement, la porte ET 110 produit un zéro à sa sortie sur la ligne I. Si la sortie de la porte ET 110 est un un, alors un signal à 6 bits ne comprenant que des uns est produit et est appliqué à l'additionneur 104 pour être ajouté au signal à 6 bits avec tremblotement au bus C. Le signal formé uniquement de uns est en réalité un signal moins un qui diminue la valeur supérieure du signal alternant avec tremblotement à 6 bits de un pour produire les 6 MSB du signal reconstitué à 7 bits. Si la sortie de la porte ET 110 est par ailleurs un zéro, alors un signal à 6 bits ne comprenant que des zéros est ajouté au signal à 6 bits avec tremblotement dans l'additionneur 104. En effet, le signal à 6 bits avec tremblotement passe sans être modifié à la sortie de l'additionneur 104. En d'autres termes, les 6 MSB du signal reconstitué à 7 bits sont les m8mes que les 6 bits du signal avec tremblotement à 6 bits. La sortie de l'additionneur 104 forme les 6 bits de poids fort (MSB) du signal reconstitué à 7 bits. Les 6 MSB à la sortie de l'additionneur 104 sont confondus en 112 avec le LSB à la sortie de la porte OU EXCLUSIF 108 pour reconstituer le signal à 7 bits d'origine. Le fonctionnement du circuit 102 de suppression du tremblotement de la présente invention est illustré au tableau 4. La sortie du circuit de tremblotement 30 de la figure 2, montrée à la cinquième colonne du tableau 3, est appliquée directement au circuit 100 de suppression du tremblotement montré sur la figure 4. TABLEAU 4. - T Numéro Binaire LSB (F) LSB (G) Signal de soumis Sortie (K) Entre de avec tram- Sortie (K) Eté de avec trem- non retardé LSB (H) tremblote- ou non 6 MSB, décimal l'échan blotement retardé ment (B) au bit (J) (A) tillon à 6 bits (I) inaire Décimale (C) 7 bits Entrées impaires: I1 000111 1 0 1 0 0 000111 0001111 15 15. 2 001000 0 1 ' i I 000111 0001111 15 15 3 000111 1 0 1 0 0 000111 0001111 15 15 4* 001101 I 1 0 1 0 001101 0011010 26 25 000111 I I 0 1 0 000111 0001110 14 15 6 001000 0 I I I I 000111 0001111 15 15 Entrées paires* 7 eU10 O O O O O 001010 0010100 20 20 8 001010 0 0 0 1 0 001010 001010 20 20 9 001010 0 0 0 0 001010 0010100 20 20 * 000101 I 0 1 1 1 000100 0001001 9 10 il 001010 Q 1 I 0 O- 001010 0010101 21 20 12 001010 0 0 0 1 0 001010 0010100 20 20 *Signaux impulsionnels ' *Signaux impulsionnels Et En comparant les deux dernières colonnes du tableau 4, on peut voir que le circuit de suppression du tremblotement de la figure 4 diminue les erreurs entre le signal reconstitué à 7 bits et le signal à 7 bits d'origine, lorsque des phénomènes transitoires sont présents. Le tableau 5 donne une comparaison côté à côte des sorties des circuits de suppression du tremblotement des figures 3 et 4. On peut noter que le circuit de suppression du tremblotement de la figure 4 de la présente invention représente une amélioration sensible par rapport au circuit de suppression du tremblotement de la figure 3 de l'art antérieur en présence de phénomènes transitoires. TABLEAU 5. Numéro de Entree Sortie Sortie Sortie l'échantillon Signal (A) figure 3 (E) figure 4 (K) figure 5 (K') Entrées impaires: 1 15 15 15 15 2 15 15 15 15 3 15 15 15 15 4* 25 20 26 26 15 20 14 14 6 15 15 15 15 Entrées paires: 7 20 20 20 20 8 20 20 20 20 9 20 20 20 20 * 10 15 9 11 11 20 15 21 19 ru 2I2 12 20 20 20 20 w no' La figure 5 montre un autre mode de réalisation du circuit de suppression du tremblotement selon la présente invention. Le circuit 102 de suppression du tremblotement de la figure 5 est approprié lorsque la phase du tremblotement n'est pas connue du circuit de suppression du tremblotement. Comme on l'a précédemment noté, le circuit 102 de la figure 5 peut remplacer le bloc 50 de suppression du tremblotement de la figure 1. En se référant à la figure 5, le signal avec tremblotement à 6 bits, au bus C, est tel que celui pro- duit par le circuit de tremblotement 30 de la figure 2, et est tel qu'indiqué à la cinquième colonne du tableau 3. A titre d'illustration, on suppose de nouveau que le signal à 6 bits avec tremblotement à la sortie du circuit de tremblotement 30 est appliqué directement au circuit 102 de suppression de tremblotement de la figure 5. Le signal à 6 bits avec tremblotement est appliqué à un élément retardateur 150 par lequel le signal d'entrée est retardé d'environ un cycle d'échantillonnage. Le bit de moindre poids du signal non retardé à 6 bits avec tremblotement sur la ligne F' et le bit de moindre poids du signal retardé à 6 bits avec tremblotement sur la ligne G# sont appliqués à une porte OU EXCLUSIF 152. La porte 152 compare les LSB présent et précédent du signal à 6 bits avec tremblotement. Si les deux LSB sont inégaux, la porte 152 produit un "1" à la ligne de sorte H'. Autrement, elle produit un "0" à la ligne de sortie H'. La sortie de la porte 152 constitue également le bit de-moindre poids (c'est-à-dire le septième bit) du signal reconstruit à 7 bits à la manière expliquée ultérieurement La sortie de la porte OU EXCLUSIF 152 est de plus appliquée à une porte ET 154 en même temps qu'un signal à 1 bit sur la ligne B', qui simule un signal de tremblotement à i bit. La porte ET 154 produit à sa sortie un un lorsque le signal simulé de tremblotement et le LSB du signal reconstitué à 7 bits sont tous deux de un. Autrement, la porte ET 154 produit un zéro à sa sortie sur la ligne Il. Il faut noter de nouveau que dans l'agencement du circuit de suppression du tremblotement de la figure 5, la phase du signal réel de tremblotement n'est pas connue du circuit de suppression du tremblotement. Pour produire le signal simulé de tremblotement B', le signal à 6 bits avec tremblotement retardé est soustrait du signal à 6 bits avec tremblotement non retardé dans un soustracteur 156 pour produire un signal de différence à 7 bits au bus M. Le bit de poids fort du signal de différence est appliqué à un inverseur 158-pour voir si le signal de différence est non négatif. La sortie de l'inverseur 158 est un un si le signal de différence est non négatif. Autrement, la sortie de l'inverseur est un zéro. Les 6 bits de poids faible ou de moindre poids au bus M sont appliqués à une porte OU 160. La sortie de la porte OU 160 est un un si le signal de différence est non zéro et non négatif. Les sorties de l'inverseur 158 et de la porte OU 160 sont appliquées à une porte ET 162. La sortie de la porte ET 162 sur la ligne B' est un un si le signal de différence au bus M est à la fois non négatif et non zéro. Comme on l'a précédemment indiqué, le signal simulé de tremblotement sur la ligne B' est appliqué à la porte ET 154 en même temps que le bit de poids faible du signal reconstitué à 7 bits sur la ligne H'. Si la sortie de la porte ET 154 est un un, alors un signal à 6 bits ne comprenant que des uns est appliqué à l'additionneur 164 pour être ajouté au signal à 6 bits avec tremblotement au bus C. En effet, le signal à 6 bits avec tremblotement est diminué de un pour produire les 6 MSB du signal reconstitué à 7 bits. Par ailleurs, si la sortie de la porte ET 154 est un zéro, le signal à 6 bits avec tremblotement passe sans être modifié au bus de sortie J' pour définir de nouveau les 6 MSB du signal reconstitué à 7 bits. La sortie à 6 bits de l'additionneur 164 est confondue en 166 avec le bit à la ligne H' pour reconstituer le signal d'origine à 7 bits. Le fonctionnement du circuit de suppression du tremblotement 102 de la présente invention est illustré au tableau 6 à l'aide de plusieurs exemples. Les en-têtes des colonnes au tableau 6 représentent les bus et lignes associés sur la figure 5. TABLEAU 6. Numéro de Binaire à 6 Binaire retardé LSB non LSB Signal de bit de 5 bits l'échan- bits avec trem- à 6 bits (L) retardé retardé LSB(H') différence signe restants t.i1 01. Dotement (C).... (F.') ' '6bits(M) (M) (P) Entrées impaires: 1 000111 001000 1 0 1 111111 1 11111 2 001000 000111 0 1 1 000001 O 00001 3 000111 001000 1 0 1 111111 1 11111 4* 001101 000111 I 1 0 000110 0 00110 000111 001101 1 1 0 111010 1 11010 6 001000 000111 O 1 1 000001 O 00001 N. Entrées paires: 7 001010 001010 0 000000 0 00000 8 001010 001010 O O O 000000 O 00000 9 001010 001010 O 000000 0 00000 * 000101 001010 I O 1 111011 1 11011 11 001010 000101 O 1 1 000101 O 00101 12 001010 001010 O O O 000000 O 00000 *Signaux impulsionnels r LQ Tableau 6. (suite) Numéro dE Bit négatif Bit Tremblote- Soumis ou Sortie (K') Entrée l'échan- (Q) non Zro ment simubit 6 MSB (J) _ décimale impaires 1 0 0 O 0 000111 0001111 15 15 2 1 1 1 1 000111 0001111 15 15 3 0 0 0 0 000111 0001111 15 15 4* 1 1 1 0 001101 0011010 26 25 0 1 0 0 000111 0001110 14 15 6 1 1 1 1 000111 0001111 15 15 Entrées paires: 7 10 001010 0010100 20 20 8 1 0 0 0 001010 0010100 20 20 9 1 0 O 0 001010 0010100 20 20 * O 1 O O 000101 0001011 1i 10 il 1 1 1 1 001001 0010011 19 20 12 1. 0 0 0 001010 0010100 20 20 m *Signaux impulsionnels ru tJq us o Le tableau 5 donne une comparaison côte à côte des performances des circuits de suppression du tremblotement des figures 3, 4 et 5 respectivement. On peut observer que les circuits de suppression du tremblotement des figures 4 et 5, selon la présente invention, représentent une amélioration sensible par rapport au circuit de la figure 3 de l'art antérieur, vis-à-vis de la réponse transitoire. Le dispositif de traitement de signaux numériques décrit ici comprenant le convertisseur analogique-numérique 10, la source analogique de tremblotement 12, les processeurs 20 et 40 et le convertisseur numériqueanalogique 60 correspond, par exemple, aux circuits intégrés de traitement de signaux numériques pour des téléviseurs commercialisés par ITT Semiconductors, Intermetall, Freiburg, Allemagne de l'Ouest et décrits dans une brochure ITT Semiconductors intitulée VLSI Digital TV System DIGIT 2000, d'Ao t 1982. Les nombres de bits des signaux numériques décrits correspondent-aux circuits intégrés ci-dessus mentionnés. Comme on l'a décrit précédemment, la présente invention a tendance à retenir l'information représentée par un bit laissé de façon qu'une réplique exacte du signal numérique d'origine soit possible lorsque les signaux d'entrée sont stables. Cette invention diminue également les erreurs entre le signal reconstitué et le signal d'origine lorsqu'il y a des phénomènes transitoires. Une autre application des circuits de tremblotement/suppression du tremblotement du type décrit ici est le couplage de signaux à bits en parallèle entre des circuits intégrés. Par exemple, on considère un circuit intégré de traitement de signaux numériques qui ne peut recevoir le nombre requis de connexions de sortie pour des raisons de limite de l'ensemble du circuit intégré. Les circuits de tremblotement incorporés sur un tel circuit intégré réduiront le nombre de connexions de sortie en réduisant la largeur des bits des signaux à coupler entre les circuits intégrés respectifs. Les signaux peuvent ensuite être reconstruits par un circuit de suppression du tremblotement sur le circuit intégré de réception. REVENDICATIONS 1. Dispositif, dans un système de traitement de signaux numériques comprenant une source d'échantillons du signal numérique qui ont été réduits en dimension binaire de l'échantillon en ajoutant un signal de tremblotement aux échantillons du signal et en tronquant le bit de poids faible des sommes des échantillons, pour supprimer le tremblotement des échantillons du signal, caractérisé par: un premier moyen (106, 108) répondant aux échantillons du signal avec tremblotement pour comparer les bits de moindre poids d'échantillons successifs du signal avec tremblotement, ledit moyen produisant un signal à deux niveaux ayant un premier état lorsque les bits de moindre poids d'échantillons successifs ont des valeurs identiques et un second état lorsque les bits de moindre poids ont des valeurs différentes. un second moyen (104, 110) répondant audit signal de tremblotement (B), audit signal à deux niveaux (H) et auxdits échantillons de signal avec tremblotement (C) pour diminuer lesdits échantillons de signal avec tremblotement d'une valeur unitaire lorsque le signal de tremblotement est un i logique et que les valeurs des bits de poids faible de l'échantillon courant du signal avec tremblotement et de l'échantillon du signal avec tremblotement qui précède diffèrent; un moyen (112) pour concaténer le signal à deux niveaux, en tant que bit de moindre poids, aux échantillons produits par ledit moyen pour diminuer ledit signal avec tremblotement, lesquels échantillons concaténés correspondent au signal sans tremblotement. 2. Dispositif selon la revendication 1 du type o le système de traitement de signaux numériques comprend une source d'un signal numérique binaire sans tremblotement, ledit signal sans tremblotement consistant en échantillons successifs se présentant à une certaine fréquence et ayant n bits, o n est un nombre entier positif, une source d'un signal numérique de z tremblotement à un bit alternant, à la moitié de ladite certaine fréquence, entre zéro et-un pour les échantillons successifs dudit signal sans tremblotement; et un moyen de tremblotement couplé auxdites sources des signaux sans tremblotement et de tremblotement, pour produire des échantillons du signal numérique, avec tremblotement à n-1 bits; un moyen de suppression du tremblotement pour produire un signal numérique reconstitué à n bits caractérisé par: un moyen (106) pour-retarder le bit de moindre poids desdits échantillons avec tremblotement à n-1 bits d'environ un cycle d'échantillonnage;- un moyen (108) pour détecter l'égalité et l'inégalité dudit bit de moindre poids non retardé et dudit bit de moindre poids retardé desdits échantillons avec tremblotement à n-1 bits pour produire à sa sortie un premier groupe d'échantillons du signal numérique à 1 bit comprenant un zéro et un un respectivement; ledit premier groupe d'échantillons du signal à i1 bit représentant le bit de moindre poids desdits échantillons de signal numérique reconstitué à n bits; un moyen (108) pour comparer ledit premier groupe d'échantillons du signal à i bit auxdits échantillons du signal de tremblotement -à 1 bit pour produire à sa sortie un second groupe d'échantillons de signal à 1 bit ayant une valeur instantanée de un si à la fois ledit premier signal à 1 bit et ledit signal de tremblotement ont une valeur instantanée de un et ayant une valeur instantanée de zéro autrement; un moyen (110) pour combiner lesdits échantillons du signal avec tremblotement à n-1 bits avec ledit second groupe d'échantillons du signal à 1 bit pour produire à sa sortie les n-1 bits de poids fort desdits échantillons du signal reconstitué; ledit moyen de combinaison diminuant lesdits échantillons avec tremblotement à n-1 bits de 1 lorsque ledit second signal de un bit a une valeur instantanée de un; ledit moyen de combinaison laissant passer lesdits échantillons avec tremblotement de n-1 bits sans changement lorsque ledit second signal de 1 bit a une valeur instantanée de zéro; et un moyen pour fusionner lesdits n-1 bits de poids fort à la sortie dudit moyen de combinaison audit groupe d'échantillons de signal à i bit pour produire lesdits échantillons du signal reconstitué à n bits. 3. Dispositif selon la revendication 1, du type o le système de traitement de signaux numériques comprend: une source d'un signal numérique binaire sans tremblotement; ledit signal sans tremblotement consistant en échantillons successifs se présentant à une- certaine fréquence et ayant n bits, o n est un nombre entier positif; une source d'un signal de tremblotement numérique binaire à 1 bit alternant, à la moitié de ladite certaine fréquence, entre zéro et un pour les échantillons successifs dudit signal sans tremblotement; un moyen de tremblotement pour combiner lesdits échantillons sans tremblotement à n bits auxdits échantillons de tremblotement à 1 bit pour produire des échantillons du signal numérique avec tremblotement ayant n- 1 bits; ledit moyen de tremblotement développant des échantillons avec tremblotement de n-1 bits qui alternent entre (a) une valeur inférieure de n-1 bits qui correspond aux n-1 bits de poids fort desdits échantillons sans tremblotement à n bits et (b) une valeur supérieure de n-1 bits qui correspond aux n-1 bits de poids fort desdits échantillons sans tremblotement à n bits plus un en réponse aux échantillons sans tremblotement à n bits à l'état stable lorsque le bit de moindre poids est un; d'autre part, ledit moyen de tremblotement produit des échantillons non alternant de n-1 bits qui correspondent aux n-1 bits de poids fort desdits échantillons sans tremblotement à n bits lorsque le bit de moindre poids des échantillons sans tremblotement à-l'état stable est zéro; et un moyen de traitement pour traiter numériquement lesdits échantillons du signal avec tremblotement à n-1 bits pour développer des échantillons du signal numérique traité à n-1 bits à sa sortie; caractérisé en ce que ledit premier moyen comprend: un moyen (150) pour retarder le bit de moindre poids desdits échantillons traités à n-1 bits d'environ un cycle d'échantillonnage; un moyen (152) pour détecter l'égalité et l'inégalité dudit bit non retardé de moindre poids et dudit bit retardé de moindre poids desdits échantillons traités à n-1 bits pour produire à sa sortie un premier groupe d'échantillons du signal numérique à 1 bit comprenant un zéro et un un respectivement; ledit premier groupe d'échantillons du signal à 1 bit représentant le bit de moindre poids d'un échantillon du signal numérique reconstitué à n bits; ledit second moyen comprend: un moyen pour comparer ledit premier groupe d'échantillons du signal à 1 bit auxdits échantillons du signal de tremblotement à 1 bit pour produire à sa sortie un second groupe d'échantillons du signal à 1 bit ayant une valeur instantanée de un si à la fois le premier signal de 1 bit et le signal de tremblotement de 1 bit ont une valeur instantanée de un et ayant une valeur instantanée de zéro autrement, et un moyen (154) pour combiner lesdits échantillons du signal traité à n-1 bits audit second groupe d'échantillons du signal à 1 bit pour produire à sa sortie les n-1 bits de poids fort desdits échantillons du signal reconstitué, ledit moyen de combinaison diminuant lesdits échantillons traités à n-1 bits de un lorsque ledit second signal de i bit a une valeur instantanée de un; ledit moyen de combinaison laissant passer lesdits échantillons traités de n-1 bits sans changement lorsque ledit second signal à 1 bit a une valeur instantanée de zéro; et en ce que ledit moyen fusionnant fusionne lesdits n-1 bits de poids fort à la sortie dudit moyen de combinaison audit premier groupe d'échantillons du signal à i bit pour produire lesdits échantillons du signal reconstitué à n bits. 4. Dispositif selon la revendication 3, caractérisé en ce que la source précitée de signaux de tremblotement comprend un basculeur monostable (32) entratné par l'horloge utiliséepour produire les échantillons successifs du signal sans tremblotement. 5. Dispositif selon la revendication 4, caractérisé en ce que le moyen de tremblotement comprend un additionneur numérique (34) de n bits pour ajouter lesdits échantillons de tremblotement à 1 bit auxdits échantillons sans tremblotement à n bits et un moyen tronquant pour éliminer le bit de moindre poids de la sortie à n bits dudit additionneur pour--développer lesdits échantillons du signal avec tremblotement de n-1 bits à la sortie dudit moyen tronquant. 6. Dispositif selon la revendication 3, caractérisé en ce que le moyen précité de détection comprend une porte OU EXCLUSIF (152) ayant une première entrée reliée pour recevoir le bit de moindre poids des échantillons traités de n-1 bits, ayant une seconde entrée reliée pour recevoir le bit retardé de moindre poids des échantillons traités de n-1 bits, et ayant une sortie o est développé le premier groupe d'échantillons de i bit. 7. Dispositif selon la revendication 6, caractérisé en ce que le moyen précité de comparaison comprend une porte ET (154) ayant une première entrée reliée pour recevoir les échantillons de tremblotement, ayant une seconde entrée reliée pour recevoir le premier groupe d'échantillons de 1 bit et ayant une sortie o est produit le second groupe d'échantillons de 1 bit. 8. Dispositif selon la revendication 7, caractérisé en ce que le moyen précité de combinaison comprend un soustracteur (156) pour soustraire le second groupe d'échantillons de 1 bit des échantillons traités de n-1 bits. 9. Dispositif selon la revendication 7, caractérisé en ce que le moyen précité de combinaison comprend un circuit d'addition pour ajouter, auxdits échantillons traités de n-1 bits, les échantillons de n-1 bits ne comprenant que des uns ou que des zéros selon que la valeur instantanée du second signal de 1 bit est un ou zéro respectivement. 10. Dispositif, dans un système de traitement de signaux numériques comprenant une source d'échantillons du signal numérique qui ont été réduits en dimension binaire par addition d'un signal de tremblotement aux échantillons du signal et en tronquant le bit de moindre poids des sommes des-échantillons, pour supprimer le tremblotement des échantillons du signal, caractérisé par: un premier moyen (150, 152) répondant aux échantillons du signal avec tremblotement pour comparer les bits de moindre poids d'échantillons successifs du signal avec tremblotement, ledit moyen produisant un signal à deux niveaux ayant un premier état lorsque les bits de moindre poids d'échantillons successifs ont des valeurs identiques et un second état lorsque les bits de moindre poids ont des valeurs différentes; un second moyen (156, 158,160,162) répondant aux échantillons du signal avec tremblotement comprenant un moyen pour comparer les échantillons successifs-d-. signal avec tremblotement et produire un signal simulé de tremblotement ayant un premier état lorsque l'échantillon courant du signal avec tremblotement est plus important que l'échantillon précédent du signal avec tremblotement et ayant un second état autrement; un troisième moyen (154, 164) répondant audit signal simulé de tremblotement (B'), audit signal à deux niveaux (H') et auxdits échantillons du signal avec tremblotement (C) pour diminuer lesdits échantillons du signal avec tremblotement d'une valeur unitaire lorsque ledit signal simulé de tremblotement est à son premier état et que la valeur des bits de moindre poids de l'échantillon courant du signal avec tremblotement et de l'échantillon précédent du signal avec tremblotement diffèrent; et un moyen (166) pour concaténer le signal à deux niveaux, en tant que bit de moindre poids, aux échantillons produits par ledit moyen pour diminuer ledit signal avec tremblotement, lesquels échantillons concaténés correspondent au signal sans tremblotement. 11. Dispositif selon la revendication 10, du type o le système de traitement de signaux numériques comprend une source d'un signal binaire numérique sans tremblotement, ledit signal sans tremblotement consistant en échantillons successifs se présentant à une certaine fréquence et ayant n bits, o n est un nombre entier positif, et un moyen de tremblotement, relié à ladite source du signal sans tremblotement, pour produire des échantillons du signal numérique avec tremblotement de n-1 bits; un moyen de suppression du tremblotement pour produire un signal numérique reconstitué à n bits, caractérisé par un moyen pour retarder lesdits échantillons avec tremblotement à n-1 bits d'environ un cycle d'échantillonnage; un premier moyen pour détecter l'égalité et l'inégalité du bit de moindre poids desdits échantillons non retardés avec tremblotement de n-1 bits et le bit de moindre poids desdits échantillons retardés avec tremblotement de n-1 bits pour produire à sa sortie un premier groupe d'échantillons du signal numérique à i bit comprenant un zéro et un un respectivement; ledit premier groupe d'échantillons du signal à 1 bit représentant le bit de moindre poids desdits échantillons du signal numérique reconstitué à n bits; un moyen pour comparer lesdits échantillons retardés et non retardés à n-1 bits avec tremblotement pour produire à sa sortie un second groupe d'échantillons du signal à 1 bit (a) ayant une valeur instantanée de un lorsque lesdits échantillons non retardés sont plus importants que lesdits échantillons retardés, et (b) ayant une valeur instantanée de zéro autrement; un moyen pour comparer ledit premier groupe d'échantillons du signal à 1 bit audit second groupe d'échantillons du signal à 1 bit pour produire à sa sortie un troisième groupe d'échantillons du signal à 1 bit ayant une valeur instantanée de un si lesdits premier et second groupes de signaux à 1 bit ont une valeur instantanée de un et ayant une valeur instantanée de zéro autrement; un moyen pour combiner lesdits échantillons du signal avec tremblotement de n-1 bits avec ledit troisième groupe d'échantillons du signal à i bit pour produire à sa sortie les n-1 bits de poids fort desdits échantillons du signal reconstitué; ledit moyen de combinaison diminuant lesdits échantillons de n-1 bits avec tremblotement de un lorsque ledit troisième groupe d'échantillons du signal a i bit à une valeur instantanée de un; ledit moyen de combinaison laissant passer lesdits échantillons avec tremblotement à n-1 bits sans alteration lorsque ledit troisième groupe d'échantillons du signal à 1 bit a une valeur instantanée de zéro; et un moyen pour fusionner les n-1 bits de poids fort à la sortie dudit moyen de combinaison audit premier des échantillons du signal à 1 bit pour produire lesdits échantillons du signal reconstitué à n bits. 12. Dispositif selon la revendication 10, du type o le système de traitement de signaux numériques comprend: une source d'un signal numérique binaire sans tremblotement; ledit signal sans tremblotement consistant en échantillons successifs se présentant à une certaine fréquence et ayant n bits, o n est un nombre entier positif; le bit de poids fort dudit signal sans tremblotement à n bits représentant le signe associé; une source d'un signal numérique binaire de tremblotement à 1 bit alternant, à la moitié de ladite certaine fréquence, entre zéro et un pendant les échantillons successifs du signal sans tremblotement; un moyen de tremblotement pour combiner lesdits échantillons sans tremblotement à n bits auxdits échantillons de tremblotement à i bit pour produire des échantillons du signal numérique avec tremblotement ayant n- 1 bits, ledit moyen de tremblotement développant des échantillons avec tremblotement de n-1 bits qui alternent entre une valeur inférieure à n-l bits qui correspond aux n-1 bits de poids fort desdits échantillons sans tremblotement à n bits et une valeur supérieure à n-1 bits qui correspond aux n-1 bits de poids fort desdits échantillons sans tremblotement à n bits plus un en réponse aux échantillons sans tremblotement à n bits à l'état stable lorsque le bit de moindre poids est un; par ailleurs, ledit moyen de tremblotement produisant des échantillons n'alternant pas à n-1 bits qui correspondent aux n-1 bits de poids fort desdits échantillons sans tremblotement à n bits lorsque le bit de moindre poids des échantillons sans tremblotement à l'état stable est zéro; et un moyen de traitement pour traiter numériquement lesdits échantillons avec tremblotement à n-1 bits pour développer des échantillons du signal numérique traités à n-1 bits à sa sortie caractérisé en ce que ledit premier moyen comprend un moyen pour retarder lesdits échantillons traités à n-1 bits d'environ un cycle d'échantillonnage; et un moyen pour détecter l'égalité et l'inégalité des bits de moindre poids desdits échantillons traités non retardés à n-1 bits et le bit de moindre poids desdits échantillons traités retardés à n-1 bits pour produire à sa sortie un premier groupe d'échantillons du signal numérique à 1 bit comprenant un zéro et un un respectivement; ledit premier groupe d'échantillons du signal à 1 bit représentant le bit de moindre poids d'un signal numérique reconstitué à n bits; ledit second moyen comprend: un moyen pour comparer lesdits échantillons traités non retardés et retardés à n-1 bits pour produire à sa sortie un second groupe d'échantillons du signal à 1 bit ayant une valeur instantanée de un lorsque lesdits échantillons non retardés sont plus importants que lesdits échantillons retardés et ayant une valeur instantanée de zéro autrement; ledit troisième moyen comprend: un moyen pour comparer ledit premier groupe d'échantillons du signal à 1 bit audit second groupe d'échantillons du signal à 1 bit pour produire à sa sortie un troisième groupe d'échantillons à 1 bit ayant une valeur instantanée de un si lesdits premier et second groupes de signaux à i bit ont une valeur instantanée de un, et ayant une valeur instantanée de zéro autrement; et un moyen pour combiner lesdits échantillons du signal traité à n-1 bits audit troisième groupe d'échantillons du signal à i bit pour produire à sa sortie les n-1 bits-de poids fort desdits échantillons du signal reconstitué; ledit moyen de combinaison diminuant lesdits échantillons traités à n-1 bits de un lorsque ledit troisième groupe d'échantillons du signal à 1 bit a une valeur instantanée de un; ledit moyen de combinaison laissant passer lesdits échantillons traités à n-1 bits sans altération lorsque ledit troisième groupe d'échantillons du signal à 1 bit a une valeur instantanée de zéro; et en ce que 257394-4 le moyen fusionnant précité fusionne les n-1 bits de poids fort à la sortie du moyen de combinaison au premier groupe d'échantillons du signal à 1 bit pour produire lesdits échantillons du signal reconstitué à n bits. 13. Dispositif selon la revendication 12, caractérisé en ce que le premier moyen précité de comparaison comprend: un moyen pour soustraire lesdits échantillons retardés à n-1 bits desdits échantillons traités non retardés à n-1 bits pour produire à sa sortie un autre groupe d'échantillons du signal à n bits; un moyen relié audit moyen de soustraction, pour développer à sa sortie ledit second groupe d'échantillons du signal à 1 bit ayant une valeur instantanée de un lorsque la valeur instantanée dudit autre signal à n bits est non négative et non nulle, et ayant une valeur instantanée de zéro autrement. 14. Dispositif selon la revendication 13, caractérisé en ce que le moyen précité de développement comprend un inverseur ayant une entrée reliée pour recevoir le bit de poids fort dudit autre groupe d'échantillons du signal à n bits et ayant une sortie o sont produites les valeurs inversées des valeurs associées d'entrée; une porte OU ayant des entrées respectives reliées aux n-1 bits de moindre poids dudit autre groupe d'échantillons du signal à n bits et ayant une sortie qui prend une valeur instantanée de un lorsque ledit autre groupe d'échantillons du signal à n bits est non nul et non négatif et prend une valeur instantanée de zéro autrement; et une porte ET ayant une première entrée reliée à ladite sortie dudit inverseur, ayant une seconde entrée reliée à ladite sortie de ladite porte OU et ayant une sortie o est produit le second groupe d'échantillons du signal à 1 bit pour application au second moyen de comparaison mentionné.