FR 2583202 A1 19861212 FR 8608121 A 19860605 DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS La présente invention concerne un dispositif de mémoire à semiconducteurs, et elle porte plus particulière- ment sur un perfectionnement d'un dispositif de mémoire à semiconducteurs ayant une fonction d'instauration ou de res- tauration. La figure 1 est un schéma d'un exemple d'un dispo- sitif de mémoire à semiconducteurs classique ayant une fonc- tion d'instauration. Un circuit de mémoire 1 comprend un élément dit "bascule de rapport", 4, formé par deux inver- seurs 2 et 3, un transistor MOS d'instauration 5 destiné à forcer la bascule de rapport 4 à l'état instauré, une borne d'entrée de données 6, une borne d'entrée de signal d'ins- tauration 7 et une borne de sortie de données 8. La borne d'entrée de données 6 reçoit des données d'entrée par l'in- termédiaire d'un circuit d'attaque 9 et d'un transistor MOS à grille, 10. L'état conducteur ou bloqué du transistor MOS à grille 10 est commandé par un signal d'horloge CLK. Par conséquent, l'entrée des données s'effectue en synchronisme avec le signal d'horloge CLK. Les données introduites sont appliquées à la bascule de rapport 4 par l'intermédiaire d'une ligne d'entrée de données 6a. D'autre part, un signal d'instauration est appliqué de façon externe à la borne d'entrée de signal d'instauration 7 par l'intermédiaire d'une ligne d'entrée de signal d'instauration 7a. Le signal d'ins- tauration reçu est appliqué à la grille d'un transistor MOS d'instauration 5. Le transistor MOS d'instauration 5 est intercalé entre la ligne d'entrée de données 6a et la masse. La bascule de rapport 4 est constituée par les deux inver- seurs 2 et 3; le premier reçoit sur son entrée les données introduites par la ligne d'entrée de données 6a, et le second inverse le signal de sortie de l'inverseur 2 et il le ramène à l'entrée de l'inverseur 2. Le signal de sortie de l'inverseur 2 est appliqué à la borne de sortie de données 8. Les données de sortie du circuit de mémoire 1 sont préle- vées sur la borne de sortie de données 8. On va maintenant décrire le fonctionnement du cir- cuit représenté sur la figure 1. La bascule de rapport 4 mémorise le "1" ou le "O" logique correspondant aux données introduites en synchronisme avec le signal d'horloge CLK. Lorsque la bascule de rapport 4 mémorise le "1" logique, elle fournit des données de sortie de niveau haut ou "H"; lorsqu'elle mémorise le "O" logique, elle fournit des don- nées de sortie de niveau bas ou "B". On notera à cette occa- sion que si un signal d'instauration est appliqué de façon externe, le transistor MOS d'instauration 5 est placé à l'état conducteur. Par conséquent, le potentiel de la ligne d'entrée de données 6a est abaissé vers le potentiel de la masse et, de ce fait, la bascule de rapport 4 est forcée dans l'état instauré dans lequel elle mémorise le "1" logi- que. Ensuite, même si des données sont appliquées par la borne d'entrée de données 6, l'état instauré est maintenu, du fait que le potentiel sur la borne d'entrée de l'inverseur 2 est fixé au potentiel de la masse. La figure 2 est un schéma d'un exemple d'un dispo- sitif de mémoire à semiconducteurs classique ayant une fonc- tion de restauration. Sur la figure, le dispositif de mémoire 1' comprend, à la place du transistor MOS d'instauration 5, de la borne d'entrée de signal d'instauration 7 et de la ligne d'entrée de signal d'instauration 7a qui font partie du circuit de mémoire de la figure 1, un transistor MOS de restauration 11, une borne d'entrée de signal de restaura- tion 13 et une ligne d'entrée de signal de restauration 13a. Le transistor MOS de restauration 11 est intercalé entre la ligne d'entrée de données 6a et une source d'alimentation 12. Un signal de restauration est appliqué de façon externe à l'électrode de grille du transistor MOS de restauration 11, par l'intermédiaire de la borne d'entrée de signal de res- tauration 13. Dans le circuit représenté sur la figure 2 ayant la structure décrite ci-dessus, le transistor MOS de restaura- tion 11 est placé à l'état conducteur lorsque le signal de restauration est appliqué, et le potentiel de la ligne d'en- trée de données 6a est élevé vers le potentiel de la source. Par conséquent, la bascule de rapport 4 est forcée à l'état restauré dans lequel elle mémorise le "O" logique. Ensuite, la bascule de rapport 4 conserve l'état restauré, même si des données d'entrée sont appliquées par la borne d'entrée de données 6. Dans un circuit de mémoire ayant une fonction d'instauration ou de restauration réalisée de la manière décrite ci-dessus, une borne 7 ou 13 utilisée uniquement pour l'application d'un signal d'instauration ou de restaura- tion est nécessaire, et il est en outre nécessaire d'établir dans un circuit intégré une ligne d'entrée de signal d'ins- tauration ou de restauration 7a ou 13a, pour l'application d'un signal d'instauration ou d'un signal de restauration provenant de l'extérieur. Ces exigences s'opposent à l'obtention d'un niveau d'intégration plus élevé. Bien que la description relative aux figures 1 et 2 ait été faite en considérant le cas dans lequel on utilise une bascule de rapport en tant que circuit de mémoire pour effectuer une opération de mémorisation, un problème identi- que à celui décrit ci-dessus apparait également dans le cas o onutilise ure autrebascule bistable ou un élément analogue. L'invention a.donc pour but de procurer un disposi- tif de mémoire à semiconducteurs qui n'exige ni une ligne de signal ni une borne utilisées exclusivement pour une fonction d'instauration ou de restauration. Brièvement, l'invention procure un dispositif de mémoire à semiconducteurs qui mémorise le "1" ou le "O" logi- que correspondant aux données d'entrée, qui comprend une bor- ne d'entrée de données à laquelle des données d'entrée sont appliquées, un circuit logique destiné à accomplir une opéra- tion de mémorisation déterminée correspondant aux données d'entrée, une borne de sortie de données destinée à fournir le signal de sortie du circuit logique, et un transistor MOS destiné à instaurer ou à restaurer le circuit logique. L'état de mémorisation instauré ou restauré du circuit logique est forcé en correspondance avec le potentiel appliqué à un point donné de ce circuit, et une électrode de conductiondu tran- sistor MOS est connectée au point donné. L'autre électrode de conduction de ce transistor MOS est connectée à une première ou une seconde source de potentiel de référence, et son électrode de grille est connectée à la première ou à la seconde source de potentiel de référence. La première source de potentiel de référence est une source d'alimentation du circuit logique, tandis que la seconde source de potentiel de référence correspond à un potentiel de masse. On sélectionne la tension de seuil du transistor MOS de façon qu'elle soit supérieure à la tension de sortie de la source d'alimenta- tion dans le cas du fonctionnement ordinaire du circuit logi- que. Dans l'invention, du fait que la tension de seuil du transistor MOS est sélectionnée de façon à être supérieure à la tension de sortie de la source d'alimentation dans le cas du fonctionnement ordinaire du circuit logique, le tran- sistor MOS est bloqué dans le cas ordinaire et, par consé- quent, il n'a aucun effet sur le circuit logique. Lorsqu'on élève la tension de la source d'alimentation au-dessus de la tension de l'état ordinaire, le transistor MOS devient con- ducteur de façon à faire descendre ou à faire monter le potentiel au point donné du circuit logique, ce qui instaure ou restaure de force l'état de mémorisation du circuit logi- que. Ainsi, conformément à l'invention, on peut instau- rer ou restaurer un dispositif de mémoire à semiconducteurs sans qu'il soit nécessaire de prévoir des lignes ou des bor- nes de signal dans le-seul but d'appliquer un signal d'ins- tauration ou de restauration. L'invention permet donc d'éli- miner les causes qui s'opposent à l'obtention d'un niveau d'intégration plus élevé et qui étaient présentes dans un - dispositif de mémoire à semiconducteurs classique. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés sur lesquels: La figure 1 est un schéma d'un exemple d'un dispo- sitif de mémoire à semiconducteurs classique ayant une fonc- tion d'instauration; La figure 2 est un schéma d'un exemple d'un dispo- sitif de mémoire à semiconducteurs classique ayant une fonc- tion de restauration; La figure 3 est un schéma d'un dispositif de mémoire à semiconducteurs conforme à un mode de réalisation de l'invention; et Les figures 4-7 sont des schémas de dispositifs de mémoire à semiconducteurs conformes à d'autres modes de réa- lisation de l'invention. La figure 3 est un schéma montrant un dispositif de mémoire à semiconducteurs ayant une fonction d'instauration, conforme à un mode de réalisation de l'invention. Le mode de réalisation représenté sur cette figure possède la même structure que le circuit classique représenté sur la figure 1, à l'exception des points indiqués ci-après, et les élé- ments correspondants sont désignés par les mêmes symboles de référence et leur description sera omise. Dans ce mode de réalisation, on ne trouve ni la borne d'entrée de signal d'instauration 7 ni la ligne d'entrée de signal d'instaura- tion 7a qui existent dans le circuit de la figure 1. Un transistor MOS à canal N 15 est intercalé entre la ligne d'entrée de données 6a et la masse, et l'électrode de grille de ce transistor MOS est connectée à une source d'alimenta- tion 12. Le substrat du transistor MOS 15 est connecté à la masse. D'autre part, la source d'alimentation 12 est une source d'alimentation destinée à assurer le fonctionnement de l'ensemble du circuit de mémoire 14, et la partie princi- pale du circuit d'alimentation se trouve à l'extérieur du circuit de mémoire 14. Le point important consiste en ce que la tension de seuil du transistor MOS 15 est sélectionnée de façon à être supérieure à la tension de sortie de la source d'alimentation 12 dans le cas du fonctionnement ordinaire du circuit de mémoire 14. On va maintenant décrire le fonctionnement du mode de réalisation représenté sur la figure 3. Pendant le fonc- tionnement ordinaire du circuit de mémoire 14, le transistor MOS 15 est dans un état bloqué, du fait que la tension de seuil de ce transistor est supérieure à la tension de sortie de la source d'alimentation 12. Par conséquent, la bascule de rapport 4 mémorise un "O" ou un "1", conformément aux données d'entrée qui sont appliquées en synchronisme avec le signal d'horloge CLK. Dans ces conditions, si la tension de sortie de la source d'alimentation est élevée au-dessus du niveau habituel, le transistor MOS 15 devient conducteur, ce qui abaisse le potentiel de la ligne d'entrée de données 6a de la bascule de rapport 4. La bascule de rapport 4 est donc forcée à l'état instauré. Comme décrit ci-dessus, dans le mode de réalisation de la figure 3, on peut instaurer la bascule de rapport 4 en élevant simplement la tension de sortie de la source d'ali- mentation 12 qui alimente le circuit de mémoire 14, de façon à porter cette tension à un niveau supérieur à celui de la tension de sortie pendant le fonctionnement ordinaire. Il n'est donc nécessaire ni d'établir la ligne d'entrée de signal d'instauration pour transmettre un signal d'instaura- tion, ni de prévoir la borne d'entrée de signal d'instaura- tion, ce qui permet d'obtenir un niveau d'intégration plus élevé. D'autre part, on peut effectuer aisément la commu- tation de la tension de sortie de la source d'alimentation 12 en réalisant un circuit d'alimentation (non représenté), extérieur au circuit de mémoire 14, d'une manière telle qu'il puisse présenter en sortie deux tensions différentes. En ce qui concerne le transistor MOS 15, on peut utiliser un dispositif ayant un courant suffisant pour faire descendre à "O" le niveau de la ligne d'entrée de données, même lorsque les données d'entrée correspondent au niveau "1". La figure 4 est un schéma d'un dispositif de mémoire à semiconducteurs conforme à un autre mode de réali- sation de l'invention, et elle montre plus particulièrement un dispositif ayant une fonction de restauration. Ce mode de réalisation est caractérisé par le fait qu'un transistor MOS à canal N 16 est intercalé entre la source d'alimentation 12 et la ligne d'entrée de données de la bascule de rapport 4, et par le fait que la source d'alimentation 12 est connectée à l'électrode de grille de ce transistor. La structure est par ailleurs la même que celle du mode de réalisation repré- senté sur la figure 3, et les éléments correspondants sont désignés par les mêmes symboles de référence. D'autre part, le substrat du transistor MOS 16 est connecté à la masse, et la tension de seuil de ce transistor est sélectionnée de façon à être supérieure à la tension de sortie de la source d'alimentation 12 pendant le fenctionneaienr ordinaire du cir- cuit de mémoire 14'. On va maintenant décrire le fonctionnement du mode de réalisation de la figure 4. Pendant le fonctionnement ordinaire du circuit de mémoire 14', le transistor MOS 16 est dans un état bloqué, du fait que la tension de seuil de ce transistor est supérieure à la tension de sortie de la source d'alimentation 12. La bascule de rapport 4 mémorise donc un "O" ou un "1", conformément aux données d'entrée. Si dans ces conditions on élève la tension de sortie de la source d'ali- mentation 12, le transistor MOS 16 devient conducteur de façon à faire monter le potentiel de la ligne d'entrée de données 6a. Par conséquent, la bascule de rapport 4 est pla- cée de force dans l'état restauré. Ce mode de réalisation n'exige donc ni la ligne d'entrée de signal de restauration 13a ni la borne d'entrée de signal de restauration 13, et il permet d'obtenir le même effet que le mode de réalisation de la figure 3. En ce qui concerne le transistor MOS 16, on peut utiliser un dispositif ayant un courant suffisant pour faire monter à "1" le potentiel de la ligne d'entrée de données 6a, même lorsque les données d'entrée ont le niveau "0". Il est évident que bien qu'on utilise un transistor à canal N en tant que transistor MOS pour l'instauration ou la restauration dans les modes de réalisation des figures 3 et 4, on peut également utiliser un transistor MOS à-canal P. La figure 5 montre un mode de réalisation qui utilise un transistor à canal P pour le transistor MOS de restauration. Comme le montre la figure, ce mode de réalisation est carac- térisé par le fait qu'un transistor MOS à canal P 17 est intercalé entre la ligne d'entrée de données 6a et la source d'alimentation 12, et par le fait que l'électrode de grille de ce transistor est connectée à la masse. Le substrat du transistor MOS 17 est connecté à la source d'alimentation 12 et la tension de seuil de ce transistor est sélectionnée de façon à être supérieure à la tension de sortie de la source d'alimentation 12 pendant le fonctionnement ordinaire d'un circuit de mémoire 14". On va maintenant décrire le fonctionnement du mode de réalisation représenté sur la figure 5. Pendant le fonc- tionnement ordinaire du circuit de mémoire 14", le transistor MOS 17 est dans un état bloqué, et la bascule de rapport 4 accomplit l'opération de mémorisation conformément aux don- nées d'entrée. Lorsqu'on élève la tension de sortie de la source d'alimentation 12, le potentiel de la ligne d'entrée de données 6a est déplacé vers le haut et la bascule de rapport est forcée à l'état restauré. Bien qu'on utilise une bascule de rapport 4 pour le circuit logique destiné à accomplir l'opération de mémorisa- tion dans les modes de réalisation représentés sur les figu- res 3-5 et décrits ci-dessus, il est évident qu'on peut uti- liser à la place un autre type de bascule bistable. La figure 6 est un schéma d'un mode de réalisation qui utilise une bascule bistable de type D en tant que cir- cuit logique. En considérant la figure, on note que les don- nées d'entrée sont appliquées à la borne d'entrée de données 6 du circuit de mémoire 17 par l'intermédiaire d'un circuit d'attaque 9. Les données d'entrée provenant de la borne d'entrée de données 6 sont appliquées à la bascule de type D 18 par l'intermédiaire de la ligne d'entrée de données 6a. La bascule de type D 18 est constituée par un inverseur 18a, deux portes OU 18b et 18c et deux portes NON-ET 18d et 18e. Ainsi, les données d'entrée provenant de la ligne d'entrée de données 6a sont appliquées à une entrée de la porte OU 18b par l'intermédiaire de l'inverseur 18a, et elles sont appli- quées directement à une entrée de la porte OU 18c. Un signal d'horloge CLK introduit par une borne d'entrée de signal d'horloge 19 est appliqué aux autres entrées des portes OU 18b et 18c par l'intermédiaire d'un inverseur 20. Le signal de sortie de la porte OU 18b est appliqué à une entrée de la porte NON-ET 18d. Le signal de sortie de la porte NON-ET 18d est appliqué à la première entrée de la porte NON-ET à trois entrées 18e. Le signal de sortie de la porte OU 18c est appliqué à la seconde entrée de la porte NON-ET 18e. Le signal de sortie de la porte NON-ET 18e est appliqué à l'autre entrée de la porte NON-ET 18d, ainsi qu'à une borne de sortie de données 8. La troisième entrée de la porte NON-ET 18e est connectée à la source d'alimentation 12 par l'intermédiaire d'une résistance 21 et elle est également connectée à la masse par l'intermédiaire d'un transistor MOS à canal N 22. L'électrode de grille du transistor MOS 22 est connectée à la source d'alimentation 12. Le substrat du tran- sistor MOS 22 est connecté à la masse et la tension de seuil de ce transistor est sélectionnée de fagon à être supérieure à la tension de sortie de la source d'alimentation 12 pendant le fonctionnement ordinaire du circuit de mémoire 17. On va maintenant décrire le fonctionnement du mode de réalisation de la figure 6. Pendant le fonctionnement ordinaire, le transistor MOS 22 est bloqué et, par consé- quent, la tension de sortie de la source d'alimentation 12 est appliquée à la troisième entrée de la porte NON-ET 18e par l'intermédiaire de la résistance 21. Dans cet état, la bascule de type D 18 charge de façon synchrone les données qui sont appliquées par la borne d'entrée de données 6, pour mémoriser un "O" ou un "1". Elle présente ensuite la valeur mémorisée sur la borne de sortie de données 8. Dans ces con- ditions, si on élève la tension de sortie de la source d'alimentation 12 à un niveau supérieur à celui de la ten- sion pendant le fonctionnement ordinaire, le transistor MOS 22 devient conducteur et le potentiel de la troisième entrée de la porte NON-ET 18e est abaissé jusqu'au potentiel de la masse. La bascule de type D est donc portée à l'état instau- ré. La figure 7 est un schéma d'un mode de réalisation d'un circuit de mémoire comprenant une bascule de type D ayant une fonction de restauration. En considérant la figure, on note que les données d'entrée sont appliquées à la borne d'entrée de données 6 du circuit de mémoire 17' par l'inter- médiaire d'un circuit d'attaque 9. Les données d'entrée pro- venant de la borne d'entrée de données 6 sont appliquées à la bascule de type D 24 par la ligne d'entrée de données 6a. La bascule de type D 24 comprend un inverseur 24a, deux portes ET 24b et 24c et deux portes NONOU 24d et 24e. Ainsi, les données d'entrée provenant de la ligne d'entrée de données 6a sont appliquées à une entrée de la porte ET 24b par l'intermédiaire de l'inverseur 24a, et elles sont appliquées directement à une entrée de la porte ET 24c. Un signal d'horloge CLK introduit par une borne d'entrée de signal d'horloge 19 est appliqué aux autres entrées de ces portes ET 24b et 24c. Le signal de sortie de la porte ET 24b est appliqué à une entrée de la porte NON-OU 24d. Le signal de sortie de la porte NON-OU 24d est appliqué à la première entrée de la porte NON-OU à trois entrées, 24e. Le signal de sortie de la porte ET 24c est appliqué à la seconde entrée de la porte NON-OU 24e. Le signal de sortie de la porte NON-OU 24e est appliqué à l'autre entrée de la porte NON-OU 24d, ainsi qu'à une borne de sortie de données 8. La troisiè- me entrée de la porte NON-OU 24e est connectée à la sortie de l'inverseur 23. L'entrée de l'inverseur 23 est connectée à la source d'alimentation 12 par l'intermédiaire d'une résistance 21 et elle est également connectée à la masse par l'intermé- diaire d'un transistor MOS à canal N 22. L'électrode de grille du transistor MOS 22 est connectée à la source d'ali- mentation 12. Le substrat du transistor MOS 22 est connecté à la masse et la tension de seuil de ce transistor est sélec- tionnée de façon à être supérieure à la tension de sortie de la source d'alimentation 12 pendant le fonctionnement ordi- naire du circuit de mémoire 17'. On va maintenant décrire le fonctionnement du mode de réalisation représenté sur la figure 7. Pendant le fonc- tionnement ordinaire, le transistor MOS 22 est dans un état bloqué, et la tension de sortie de la source d'alimentation 12 est inversée par l'inverseur 23 pour être appliquée à la troisième entrée de la porte NONOU 24e. D'autre part, le signal d'horloge CLK est appliqué sans inversion aux autres entrées des portes ET 24b et 24c, ce qui fait que la bascule de type D 24 accomplit dans ces conditions les opérations de chargement et de mémorisation des données d'entrée en syn- chronisme avec le signal d'horloge CLK. Si on élève la ten- sion de sortie de la source d'alimentation 12 à un niveau supérieur à la tension de sortie pendant le fonctionnement ordinaire, le transistor MOS 22 devient conducteur et le potentiel sur la troisième entrée de la porte NON-OU 24e est déplacé vers le haut par l'action de l'inverseur 23 qui inverse le potentiel de la masse. La bascule de type D 24 est donc forcée à l'état restauré. Comme décrit ci-dessus, dans les modes de réalisa- tion représentés sur les figures 6 et 7, on peut effectuer l'instauration et la restauration en élevant simplement la tension de sortie de la source d'alimentation 12, sans éta- blir des lignes de signal ou des bornes de signal pour l'en- trée de signaux d'instauration ou de restauration. D'autre part, outre la bascule de type D, on peut utiliser en tant que circuit logique un bascule de type RS ou une bascule de type T. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Un dispositif de mémoire à semiconducteurs des- tiné à mémoriser un "1" ou un "O" logique conformément à des données d'entrée, caractérisé en ce qu'il comprend: une bor- ne d'entrée de données (6) à laquelle les données d'entrée sont appliquées; un circuit logique (4, 18, 24) destiné à accomplir une opération de mémorisation déterminée, conformé- ment aux données d'entrée; une borne de sortie de données (8) permettant de prélever un signal de sortie du circuit logique; le circuit logique pouvant être forcé dans un état de mémorisation instauré ou restauré, conformément à un potentiel appliqué à un point donné; et un transistor MOS (15, 16, 17, 22) dont une première électrode de conduction est connectée au point donné, la seconde électrode de con- duction est connectée à une première ou une seconde source de potentiel de référence et l'électrode de grille est con- nectée à la première ou à la seconde source de potentiel de référence; et en ce que la première source de potentiel- de référence est une source d'alimentation (12) du circuit logique; la seconde source de potentiel de référence est un potentiel de masse; et la tension de seuil du transistor MOS est sélectionnée de façon à être supérieure à la tension de sortie de la source d'alimentation pendant le fonctionne- ment ordinaire. 2. Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que le circuit logique dbmprend un circuit de bascule (4). 3. Dispositif de mémoire à semiconducteurs selon la revendication 2, caractérisé en ce que le transistor MOS est un transistor MOS à canal N (15) dont la première élec- trode de conduction est connectée au point donné, la seconde électrode de conduction est connectée à la seconde source de potentiel de référence et l'électrode de grille est connectée à la première source de potentiel de référence. 4. Dispositif de mémoire à semiconducteurs selon la revendication 2, caractérisé en ce que le transistor MOS est un transistor MOS à canal N (16) dont la première électrode de conduction est connectée au point donné, et la seconde électrode de conduction et l'électrode de grille sont connec- tées à la première source de potentiel de référence. 5. Dispositif de mémoire à semiconducteurs selon la revendication 2, caractérisé en ce que le transistor MOS est un transistor MOS à canal P (17) dont la première électrode de conduction est connectée au point donné, la seconde élec- trode de conduction est connectée à la première source de potentiel de référence, et l'électrode de grille est connec- tée à la seconde source de potentiel de référence. 6. Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que le circuit logique consiste en une bascule bistable (18, 24). 7. Dispositif de mémoire à semiconducteurs selon la revendication 6, caractérisé en ce que le transistor MOS est un transistor MOS à canal N (22) dont la première électrode de conduction est connectée au point donné et à la première source de potentiel de référence par l'intermédiaire d'une résistance (21), la seconde électrode de conduction est con- nectée à la seconde source de potentiel de référence et l'électrode de grille est connectée à la première source de potentiel de référence. 8. Dispositif de mémoire à semiconducteurs selon la revendication 6, caractérisé en ce que le transistor MOS est un transistor MOS à canal N (22) dont la première électrode de conduction est connectée au point donné par l'intermédiai- re d'un inverseur (23) et à la première source de potentiel de référence par l'intermédiaire de la résistance (21), la seconde électrode de conduction est connectée à la seconde source de potentiel de référence, et l'électrode de grille est connectée à la première source de potentiel de référence.