FR 2581796 A1 19861114 FR 8606607 A 19860507 La présente invention concerne des procédés pour la réali- sation de circuits intégrés bipolaires comprenant des transis- t;ors de type PNP vertical avec collecteur sur le substrat, ainsi que des circuits intégrés bipolaires qui peuvent être obtenus par de tels procédés. On sait que les circuits intégrés bipolaires usuels sont projetés pour optimiser la réalisation de transistors NPN, tandis qu'ils ne sont pas adaptés pour recevoir des transistors PNP. En particulier, pour réaliser des transistors PNP de puis- sance ayant de bonnes performances, on doit modifier la struc- ture du circuit intégré bipolaire et le procédé de fabrication s'y rapportant. A ce propos, la technique connue permet de réaliser des circuits intégrés bipolaires comprenant des tran- sistors PNP de puissance à flux de courant latéral ou à flux de courant vertical, mais dont la région de collecteur ne com- prend pas le substrat du circuit intégré. Les transistors PNP de puissance à flux de courant vertical et à collecteur sur le substrat, constituant des étages de commande de dispositifs électroniques tels que régulateurs de tension, ne peuvent pas, O avec les techniques usuelles, être intégrés avec les autres parties de ces dispositifs, ce qui fait qu'ils sont réalisés sous forme de composants discrets ou qu'ils sont remplacés par des transistors PNP des types précités. Or, il serait très opportun d'insérer les transistors PNP verticaux à collecteur !5 sur le substrat dans les circuits intégrés bipolaires, eu égard au fait qu'en comparaison des autres types de transistors PNP, ils permettraient une meilleure utilisation du volume de la plaquette de semiconducteur et une réduction considérable de l'étendue horizontale des circuits intégrés eux- mêmes. En O effet, le flux de courant de ces transistors est vertical et le contact de sortie de puissance est réalisé sur le substrat, c'est-à- dire sur le derrière de la plaquette. Ils ont en outre une faible résistance de collecteur et une facilité d'écoule- ment de la puissance dissipée. Le but de'la présente invention est de réaliser des cir- cuits intégrés bipolaires comprenant des transistors PNP verti- caux à collecteur sur le substrat. Ce but est atteint avec un circuit intégré réalisé suivant la technique bipolaire sur un substrat semiconducteur, compre- nant une multiplicité de couches semiconductrices dans lesquel- les sont formés au moins un premier transistor bipolaire d'un premier type de polarité (PNP),dont une région de collecteur comprend au moins une première zone du substrat,et au moins un second transistor bipolaire d'un second type de polarité (NPN), ce premier et ce second transistor étant isolés électriquement l'un de l'autre par une structure d'isolation qui comprend trois diodes en série entre elles, les diodes voisines étant disposées avec des sens de conduction opposés entre eux. D'autres caractéristiques de ces circuits intégrés et des pro- cédés pour leur réalisation apparaîtront à la lecture de la des- cription détaillée qui suit, donnée à titre d'exemple et, par con- séquent, non limitatif, en référence aux dessins ci-annexés, dont les figs.l à 7 sont des vues partielles en coupe d'une tranche de silicium aq cours de plusieurs phases d'un procédé suivant l'in- vention. Sur les différentes figures, on a utilisé, pour les par- ties correspondantes, les mêmes numéros et lettres de réference. On a en outre indiqué par les lettres de référence N et P les dopages effectués respectivement avec des impuretés de type N et P. Lorsque de tels dopages sont à haute ou à basse concen- tration d'impuretés, les symboles de référence N et P sont suivis des signes plus (+) ou moins (-). La structure représentée sur la fig. 1 est obtenue par des opérations connues. Elle comprend un substrat 1 de silicium monocristallin de type P, dopé avec du bore à une concentra- tion de l'ordre de 5 x 1018 atomes/cm3 (P+), substrat qui, à la fin de l'opération (fig. 5), constituera une partie d'unerégion de collecteur d'un transistor bipolaire de puissance de type PNP vertical à collecteur sur le substrat, dont les parties restan- tes sont réalisées sur une zone 3 du substrat, tandis qu'un transistor bipolaire de type NPN est réalisé sur une zone 2. Le substrat 1 est recouvert d'une couche 12 de bioxyde de sili- cium (SiC2) d'environ 0,7?/m d'épaisseur. Sur la structure de la fig. 1, on effectue successivement les opérations suivantes: - formation, par des techniques photolithographiques, d'une ouverture dans la couche d'oxyde 12, pour découvrir la surface de la zone 3 du substrat; - dépôt préliminaire de nitrure de bore (BN) à une tempéra- 1C ture de l'ordre de 11000C, pendant 60 mn environ, pour augmenter la concentration de bore sur la surface de la zone 3; - attaque humide avec de l'acide fluorhydrique à une tempé- rature d'environ 300 C, pendant 12 mn environ, pour éliminer la couche d'oxyde 12; - croissance épitaxiale, sur le substrat 1, d'une première couche 4 de silicium (fig. 2) de type N, d'environ 10pm d'épaisseur, dopée avec du phosphore à une concentration de l'ordre de 1015 atomes/cm3 (N-) et d'une seconde couche 5 de silicium de type P, sur la couche 4, d'environ 10pm d'épais- seur, dopée avec du bore à une concentration de l'ordre de 1015 atomes/cm3 (P-). La double croissance épitaxiale est effectuée par dépôt de tétrachlorure de silicium (SiC14) suivant la technique CDV (dépôt en phase gazeuse par procédé chimique) à une température d'environ 1200oC, avec addition de phosphine (PH3) pour doper la couche 4 et de diborane (B2H6) pour doper la couche 5. La couche 4 de type N est formée pour isoler le substrat 1 de type P d'une première zone 6 de la couche 5, également de type P, surmontant la zone 2 du substrat 1, sur laquelle sera formée la région de collecteur du transistor NPN. Pendant la croissance épitaxiale, le bore préalablement déposé sur la zone 3 diffuse dans les couches 4 et 5 et forme une région 9 de type P, fortement dopée (P+), qui s'étend depuis le substrat 1 jusqu'à une seconde zone 7 de la couche 5 (P-) surmontant la zone 3 du substrat. La zone 7 et la région 9 constituent d'autres parties de la région de collecteur du transistor PNP vertical; - exposition, dans une ambiance oxydante, à une température de l'ordre de 1CCîOC pendant 3 h environ pour former une couche de bioxyde de silicium 30 (fig. 2) d'environ 0,7Pm d'éDaisseur sur la couche 5; - formation, par des techniques photolithographiques, d'une ouverture dans la couche d'oxyde 30 pour découvrir une partie 11 (fig. 2) de la surface de la zone 6; - dép8t préliminaire de trioxyde d'antimoine (Sb203), à une température de l'ordre de 12500C pendant un temps d'environ 80 mn, pour introduire de l'antimoine (Sb) dans la zone 6 à tra- vers l'ouverture sur la partie 11. La présence du dopant anti- moine est représentée par une ligne en tirets sur la fig. 2; rétablissement de la couche d'oxyde 30 par la technique décrite ci-dessus; - formation, par des techniques photolithographiques, d'une ouverture dans l'oxyde 30 pour découvrir une partie 10 de la surface de la couche 5, entre les zones 6 et 7; - implantation ionique de phosphore dans la couche 5, à une dose d'environ 5 x 1014 atomes/cm2 et avec une énergie de l'ordre de 80 keV, à travers l'ouverture sur la partie 10. La présence du dopant phosphore est représentée par des points sur la fig. 2; - rétablissement de la couche d'oxyde 30; - formation, par des techniques photolithographiques, d'ou- vertures dans l'oxyde 30, pour découvrir des parties de la surface de la couche 5, à savoir une partie 13 autour de la zone 6 et une seconde partie 14 sur le bord de la région 9; - implantation ionique de bore dans la couche 5, à une dose d'environ 1015 atomes/cm2 et avec une énergie de l'ordre de 120 keV, à travers les ouvertures sur les parties 13 et 14. La présence du dopant bore est indiquée par des astérisques sur la fig. 2; - enlèvement de la couche d'oxyde 30 par la technique décri- te ci-dessus; - croissance épitaxiale d'une troisième couche 15 de silicium de type N (fig. 3), d'environ 15tm d'épaisseur, dopée de phosphore à une concentration de l'ordre de 1015 atomes/cm3 (N-). La croissance épitaxiale est effectuée par dép8t de tétrachlorure de silicium suivant la technique CDV à une tempé- rature d'environ 12000C, avec addition de phosphine servant de dopant gazeux. Une zone 26 de la couche 15, surmontant en partie la zone 7 de la couche 5, constitue la région de base du tran- sistor PNP; et une zone 25 de la couche 15, surmontant en partie la zone 6, constitue une partie d'une région de collecteur du transistor NPN. Pendant la croissance épitaxiale, l'antimoine déposé préalablement à travers l'ouverture sur la partie 11 et le phosphore et le bore implantés respectivement à travers l'ou- verture sur la partie 10 et à travers les ouvertures sur les parties 13 et 14, diffusent à l'intérieur des couches 5 et 15 et forment respectivement une région 16 de type N, une région 17 de type N et deux régions 19 et 20 de type P, toutes ces régions étant très dopées (P+ et N+ ). En particulier, la région 16 de type N pénètre dans la zone 25 de la couche 15 et constitue une partie profonde de conductivité élevée, dite "buried layer" (couche enterrée), de la région de collecteur du transistor NPN. La région '7 de type N pénètre entre les zones 25 et 26 de la couche 15 de type N. Elle traverse la couche 5 de type P et pénètre également dans la couche 4 de type N, la reliant élec- triquement à la couche 15. La région 17 est formée pour isoler électriquement l'une de l'autre les zones 6 et 7 de la couche 5. La région 19 constitue la partie profonde d'un anneau de type P qui, une fois achevé (fig. 4 et 5), forme avec la zone 6 une poche isolante de type P autour de la région de collec- teur 25 du transistor NPN. La région 20 de type P rénètre dans la zone 7 et constitue une partie profonde d'un anneau de con- ductivité élevée, appartenant à la région de collecteur du transistor PNP, anneau qui, une fois achevé (fig. 4 et 5), entoure la région de base 26 de ce transistor; - formation d'une couche d'oxyde 40 (fig. 3) par la techni- que décrite ci-dessus; - formation, par des techniques photolithographiques, d'une ouverture dans l'oxyde 40, pour découvrir une portion 41 (fig. 3) de la surface de la zone 25, surmontant une partie du bord de la couche enterrée 16; i5 - dépôt préliminaire d'oxychlorure de phosphore (POC13) à une température de l'ordre de 11000C pendant un temps de 40 mn environ, pour introduire du phosphore dans la zone 25 à travers l'ouverture sur la portion 41; - exposition dans une ambiance sèche (N2 + 02), pendant 120 mn environ, à une température de l'ordre de 12000C, pour rétablir la couche d'oxyde 40 et pour diffuser le phosphore, déposé préalablement à travers l'ouverture sur la portion 41, à l'in- térieur de la zone 25 jusqu'au bord de la couche enterrée etpour former une région 21 de type N (fig. 4), très dopée (N+), dite "sinker"(zone de diffusion profonde),constituant avec la couche en- terrée 16 une zone de faible résistivité de la région de collecteur du trensistQr NPN; - rorma lon, par des techniques photolithographiques, d'ou- vertures dans l'oxyde 40, pour découvrir des portions de la surface de la couche 15, à savoir une première portion 42 (fig. 3) surmontant la région 19, une deuxième portion 43 surmontant la région 20 et une troisième portion 44 surmontant en partie la région de base 26 du transistor PNP; dépôt préliminaire de nitrure de bore à une température de l'ordre de 11000C, pendant un temps d'environ 60 mn, pour in- troduire du bore dans la couche 15 à travers les ouvertures sur les portions 42, 43 et 44; - exposition dans une ambiance sèche (N2 + 02) pendant 120 mn environ, à une température de l'ordre de 12000C, pour réta- blir la couche d'oxyde 40 et pour diffuser le bore, déposé préalablement à travers les ouvertures sur les portions 42, 43 et 44,etpour former des régions de type P très dopées (P+) indi- quées respectivement par 22, 23 et 24 sur la fig. 4. La région 22 s'étend jusqu'à rejoindre la région 19 et elle constitue la partie supérieure de l'anneau d'isolement qui entoure la région de collecteur 25 du transistor NPN. La région 23 s'étend jus- qu'à rejoindre la région 20 et constitue la partie supérieure de l'anneau très conducteur de collecteur qui entoure la région de base 26 du transistor PNP. La région 24 est comprise dans la région de base 26 et constitue une région d'émetteur du transis- tor PNP; - formation, par des techniques photolithographiques, d'une ouverture dans l'oxyde 40 pour découvrir une portion de la sur- face de la région de collecteur 25 du transistor NPN; - dép8t préliminaire de nitrure de bore à une température de l'ordre de 9500C, pendant un temps d'environ 45 mn, pour intro- duire du bore dans la couche 15 à travers l'ouverture sur la région de collecteur 25; - exposition dans une ambiance sèche (N2 * 02) pendant 25 mn environ, puis dans une ambiance humide ('20) pendant 35 mn environ, à une température de l'ordre de 11500C, pour rétablir la couche dioxyde 40 et pour diffuser le bores déposé au préala- ble par liopération précédente, à l!intérieur de la région de collecteur 25, de manière à former une région 27 (fig. 4) de tyoe P très dopée (P+), qui constitue une région de base du transistor NPI; 1C - formation, par des techniques photolithographiques, d'ouf vertures dans l'oxyde-40 pour découvrir des portions de la sur- face de la couche 15, à savoir une première portion 45 (fige 4) surmontant une partie de la région de base 27 du transistor NPN, une deuxième portion 46 surmontant une partie de la région de base 26 du transistor PNP et une troisième portion 47 surmon- tant la région d'isolement 17; - dépôt préliminaire d'oxychlorure de phosphore. à une tem- pérature de l'ordre de 11000C pendant 20 mn environ, pour introduire du phosphore dans la couche 15 à travers les ouver- tures sur les portions 45, 46 et 47 et pour former des régions de type N, très dopées (N+), indiquées respectivement par 29, 30 et 31 sur la fig. 5. La région 29 est comprise dans les limites de la région de base 27 (P+) du transistor:tPN et constitue une région d'émetteur de ce transistor. La région 30 est comprise dans les limites de la région de base 26 du transistor PNP et constitue une partie superficielle de conductivité élevée de cette région de base. La région 31 est située au-dessus de la ré- gion 17 et est comprise dans les limites d'une zone de la couche délimitée par les régions 22 et 23. 3C Les opérations décrites ci-dessus sont suivies des opéra- tions habituelles de métallisation et de passivation. Sur la fig. 5 sont représentées schématiquement les élec- trodes de base B1, d'émetteur El et de collecteur C1 du transis- tor MPN7, formées respectivement sur la région de base 27, sur la région d'émetteur 29 et sur le "sinker"' de collecteur 21t Sur la fig. 5 sont représentées schématiquement les électrodes de base B2, d'émetteur E2 et de collecteur C2 du transistor ?NP, formées respectivement sur la partie 3C de conductivité élevée de la région de base 26, sur la région d'émetteur 24 et sur le substrat 1. Comme indiqué précédemment, la région de collecteur du transistor pN?, formée dans son ensemble par le substrat 1, par les régions 9, 20, 23 et par la zone 7 de la couche 5 en contact direct avec ces régions, et la poche de type P qui entoure le collecteur du transistor NPN sont séparées l'une de l'autre par une zone de type N, avec laquelle elles forment respectivement une première jonction P-N d'une première diode et une seconde jonction P-N d'une seconde diode. Cette zone de type N est constituée par la région 17 et par les parties des couches 4 et 15 qu'elle relie. En particulier, il est formé, sur la région 31 de la couche 15, une électrode H qui est représentée schématiquement sur la fig. 5 et qui, en fonction- nement normal, est maintenue à une tension plus élevée que la région de collecteur du transistor PNP et que la poche P, ce qui fait que la première et la seconde jonctions P-N sont pola- risées en sens inverse. La poche P forme en outre, avec la région de collecteur du transistor NPN, une troisième jonction P-N d'une troisième diode. Sur la région 22 de la poche P est réalisée une électrode G qui, pendant le fonctionnement normal, est reliée à la masse. Du fait que le collecteur du transistor NPNT est normalement à une tension positive, la troisième jonc- tion P-N est polarisée elle aussi en sens inverse et les deux transistors sont isolés l'un de l'autre. Comme indiqué précédemment, la région de collecteur du transistor PNP comprend le substrat 1 et le courant de collec- teur est recueilli par une électrode C2 située sur le substrat, ce qui fait qu'il parcourt le transistor verticalement, ren- contrant une faible résistance de collecteur, laquelle détermine une faible chute de tension et une faible dissipation de puis- sance. Des courants de collecteur élevés sont donc possibles et on parvient en outre à une économie d'espace en direction horizontale. On sait de plus que le substrat est directement relié à un élément de dissipation, ce qui fait que la puissance dissipée dans la région de collecteur est évacuée avec effica- cité. A la forme d'exécution de la présente invention décrite c ci-dessus, il est possible d'apporter de nombreuses variantes et modifications, sans s'écarter pour autant du cadre de l'in- vention proprement dite. Par exemple, les deux jonctions P-i qui, polarisées en sens inverse, assurent l'isolement entre les deux transistors peuvent être réalisées de manière diffé- rente de ce qui a été décrit ci-dessus. Au lieu de former les deux couches épitaxiales 4 et 5, respectivement de type N et P, et de former la région 9 de type P+ qui traverse la couche 4 pour relier la couche 5 au substrat 1, on peut former seulement 1C la couche épitaxiale 5 de type-P- directement sur le substrat 1 de type P+ et former, par dépôt préliminaire d'un dopant de type :T avant la croissance épitaxiale, une région diffusée de type + qui se développe en partie dans la couche 5 et en partie dans le substrat 1, se raccordant à la régibn 17 de type N+, pour réaliser la zone N des deux jonctions P-N précitées. Avec quelques modifications, peu importantes, du procédé décrit ci-dessus, on peut aussi réaliser, sur le même circuit intégré, des transistors MOS et d'autres 6éléments actifs et passifs. 1c PREVENDICATI NS 1. Circuit intégré, réalisé suivant la technique bipolaire sur an substrat semiconducteur (1), caractérisé en ce qu'il comprend une multiplicité de couches semiconductrices (4, 5, 15) dans lesquelles sont formés au moins un premier transistor bipolaire d'un premier type de polarité (PNP), dont une région de collecteur comprend au moins unepremière zone dudit subs- trat, et au moins un second transistor bipolaire d'un second type de. polarité (NPN), ce premier et ce second transistors étant isolés électriquement l'un de l'autre par une structure d'isolement qui comprend une première, une seconde et une troisième diode en série entre elles, les diodes voisines étant disposées avec des sens de conduction opposés entre eux. 2. Circuit intégré selon la revendication 1, caractérisé en ce que ledit premier transistor bipolaire du premier type de conductivité est un transistor bipolaire de type PNP dont la région de collecteur comprend l'anode de la première diode, en ce que ledit second transistor bipolaire du second type de polarité est un transistor bipolaire de type NPN dont une région de collecteur comprend la cathode de ladite troisième diode, et en ce que ladite seconde diode a sa cathode et son anode en commun respectivement avec la première et la troisième diode. 3. Circuit intégré selon la revendication 1,dans lequel le substrat semiconducteur (1) est d'un premier type de conducti- vité (P), caractérisé en ce que ladite multiplicité de couches semiconductrices (4, 5, 15) comprend une première couche épi- taxiale (4) d'un second type de conductivité (N) sur le subs- trat, une deuxième couche épitaxiale (5) du premier type de conductivité (P) sur la première couche épitaxiale (4) et une troisième couche épitaxiale (15) du second type de conductivité tl (l;) sur la deuxième couche épitaxiale (5), la deuxième couche éritaxiale (5) comprenant au moins une partie d'une première région (17) du second type de conductivité (N) qui relie élec- triquement la première couche épitaxiale (4) à une première zone de la troisième couche épitaxiale (15) et qui isole électri- quement une première zone (6) d'une seconde zone (7) de la deuxième couche épitaxiale (5) avec lesquelles elle forme des parties desdites seconde et première diodes respectivement, la seconde zone (7) de la deuxième couche épitaxiale étant com- 1 prise dans ladite région de collecteur du premier transistor et reliée au substrat (1) et à la surface la plus éloignée, par raprort au substrat (1), de la troisième couche épitaxiale (15) au moyen respectivement d'une première (9) et d'une seconde (20, 23) région du premier type de conductivité (P) appartenant à la région de collecteur du premier transistor, la premièere (9) de ces régions étant réalisée dans la première couche épitaxia- le (4) avec laquelle elle forme une partie de la première diode, la seconde (20, 23) de ces régions étant réalisée dans la troisième couche épitaxiale (15) avecune première zone de laquelle elle forme une partie de la première diode et dont elle entoure pratiquement une seconde zone (26) appar- tenant à une région de base du premier transistor et comprenant une troisième région (24) du premier type de conductivité (P) appartenant à une région d'émetteur du premier transistors la première zone (6) de la deuxième couche épitaxiale étant reliée à la surface laplus éloignée, par rapport au substrat (1), de la troisième couche épitaxiale (15) au moyen d'une quatrième région (19, 22) du premier type de conductivité (P) réalisée dans la troisième couche épitaxiale, avec la première zone de laquelle elle forme une partie de la seconde diode et dont elle entoure pratiquement une troisième zone (25) avec laquelle elle forme une partie de la troisième diode, cette troisième zone étant comporise dans une région de collecteur du second transistor, laquelle forme une partie de la troisième diode avec la première zone (6) de la deuxième couche épitaxiale et laquelle comprend une cinquième région (27) du premier type de conductivité (P) appartenant à une région de base du second transistor et comprenant une seconde région (29) du 258179i second type de conductivité (N) appartenant à une région d'émet- teur du second transistor. 4. Circuit intégré selon la revendication 1,dans lequel le substrat semiconducteur (1) est d'un premier type de conducti- vité (P), caractérisé en ce que ladite multiplicité de couches semiconductrices comprend une première couche épitaxiale du premier type de conductivité (P) sur le substrat, une deuxième couche épitaxiale d'un second type de conductivité (N) sur la première couche épitaxiale, une première région du second type de conductivité (N) étant réalisée en partie dans le substrat avec lequel elle forme une partie de la première diode et en partie dans une première zone de la première couche épitaxiale avec laquelle elle, forme une partie de la seconde diode, la première couche épitaxiale comprenant au moins une partie d'une seconde région du second type de conductivité (N) qui relie électriquement la première région du second type de con- ductivité à une première zone de la deuxième couche épitaxiale et quiisole électriquement la première zone de la première couche épitaxiale d'une seconde zone de la première couche épitaxiale avec lesquelles elle forme des parties respectivement de la seconde et de la première diode, la seconde zone de la premiè- re couche épitaxiale étant comprise dans la région de collec- teur du premier transistor et reliée à la surface la plus éloignée par rapport au substrat, de la deuxième couche épitaxiale au moyen d'une première région du premier type de cnnductivité appartenant à la région du collecteur du premier transistor, cette première région étant réalisée dans la deuxième couche épitaxiale, avec la première zone de laquelle elle forme une partie de la première diode et dont elle entoure. prati- quement une seconde zone appartenant à une région de base du premier transistor, et comprenant une seconde région du premier type de conductivité (P) appartenant à une région d'émetteur du premier transistor, la première zone de la première couche épi- taxiale étant reliée à la surface la plus éloignée, par rapport au substrat, de la troisième couche épitaxiale au moyen d'une troisième région du premier type de conductivité (P) réalisée dans la deuxième couche épitaxiale, avec la première zone de laquelle elle forme une partie de la seconde diode et dont elle entoure pratiquement une troisième zone avec laquelle elle forme une partie de la troisième diode, cette troisième zone étant comprise dans une région de collecteur du second transistor, laquelle forme une partie de la troisième diode avec la première zone de la première couche épitaxiale et laquelle comprend une quatrième région du premier type de conductivité (P) appartenant à une région de base du second transistor et comprenant une troisième région du second type de conductivité (N) appartenant à une région d'émetteur du 1C second transistor. Procédé pour réaliser, sur un substrat semiconducteur (1) d'un premier type de conductivité (P), un circuit intégré bipo- laire comprenant au moins un premier transistor bipolaire d'un premier type de polarité (PNP), dont une région de collecteur comprend au moins une première zone du substrat, et au moins un second transistor bipolaire d'un second type de polarité (NPN), isolés électriquement l'un de l'autre par une structure d'isolement qui comprend une première, une seconde et une trcisième diode, caractérisé en ce qu'il comprend les opéra- tions consistant à: former une première couche épitaxiale (4) d'un second type de conductivité (N) sur le substrat (1); former, dans la première couche épitaxiale (4), une première région (9) du premier type de conductivité (P) destinée à faire partie de la région de collecteur du premier transistor, région qui s'étend à travers toute l'épaisseur de la première couche épitaxiale (4), avec laquelle elle constitue une partie de la première diode, et qui est reliée à une première zone de subs- trat; 3C former, sur la première couche épitaxiale, une seconde couche épitaxiale (5) du premier type de conductivité (P),dans laquelle il y a une première et une seconde zones (6 et 7), la seconde zone (7) étant destinée à faire partie de la région de collec- teur du premier transistor et étant reliée à la première région (9) du premier type de conductivité; former, dans la seconde couche épitaxiale (5), une première région (17) d'un second type de conductivité (;) qui traverse toute l'épaisseur de la seconde couche épitaxiale et qui sépare la première zone (6) de la seconde zone (7) de la seconde couche épitaxiale, avec lesquelles elle forme des parties respective- ment de la seconde et de la première diode; former, sur la seconde couche épitaxiale (5), une troisième couche épitaxiale (15) du second type de conductivité (N) pré- sentant une première zone reliée électriquement à la première couche épitaxiale (4) au moyen de ladite première région (17) du second type de conductivité (N); former, dans la troisième couche épitaxiale (15), une seconde région (20, 23) du premier type de conductivité (P) destinée à faire partie de la région de collecteur du premier transistor, région qui est reliée à la seconde zone (7) de la seconde couche épitaxiale(5)etqt-is'étend à travers toute l'épaisseur de la troisième couche épitaxiale (15), avec ladite première zone de laquelle elle forme une partie de la première diode et qui entoure pratiquement une seconde zone (26) de la troisième couche épitaxiale destinée à faire partie d'une région de base du premier transistor; former, dans la seconde zone (26) de la troisième couche épi- taxiale, une troisième région (24) du premier type de conducti- vité (P?) destinée à faire partie d'une région d'émetteur du premier transistor; former, dans la troisième couche épitaxiale (15), une qua- trième région (19, 22) du premier type de conductivité (P) qui est reliée à la première zone (6) de la seconde couche épitaxiale (5)ét qui s'étend à travers toute l'épaisseur de la troisième couche épitaxiale, constituant une partie de la seconde diode avec la première zone de la troisième couche épitaxiale, dont elle entoure pratiquement une troisième zone (25) destinée à faire partie d'une région de collecteur du second transistor, avec laquelle elle forme une partie de la troisième diode; former, dans la troisième zone (25) de la troisième couche épitaxiale, une cinquième région (27) du premier type de conduc- tivité (P) destinée à faire partie d'une région de base du second transistor; former, dans la cinquièmerégion(27) du premier type de conduc- tivité (P), une seconde région (29) du second type de conducti- vité (i) destinée à faire partie d'une région d'émetteur du second transistor. 6. ?rocédé pour réaliser, sur un substrat semiconducteur (1) d'un premier type de conductivité (P), un circuit intégré bipo- laire comprenant au moins un premier transistor bipolaire d'un premier type de polarité (PNP), dont une région de collecteur comprend au moins une première zone du substrat, et au moins un second transistor bipolaire d'un second type de polarité (NPN), isolés électriquement l'un de l'autre par une structure dtiso- lement qui comprend une première, une seconde et une troisième diode, caractérisé en ce qu'il comprend les opérations consis- tant à former, sur le substrat, une première région d9un second type de conductivité (N) qui forme une partie de la première diode avec la première zone du substrat; former une première couche épitaxiale du premier type de con- ductivité (Pi sur le substrat et diffuser la première région du second type de conductivité dans une première zone de la première couche épitaxiale, avec laquelle elle forme une partie de la seconde diode; former, dans la première couche épitaxiale, une seconde région du second type de conductivité (N) qui relie électriquement la première région du second type de conductivité à la surface la plus éloignée, par rapport au substrat, de la première couche épi- taxialé et quisépare la première zone d'une seconde zone de 27 cette couche, avec lesquelles elle forme des parties respecti- vement de la première diode et de la seconde diode, la seconde zone étant destinée à faire partie de la région de collecteur du premier transistor; former, sur la première couche épitaxiale, une seconde couche 3C épitaxiale du second type de conductivité (N) ayant une première zone reliée à la seconde région du second type de conductivité; former, dans la seconde couche épitaxiale, une première région du premier type de conductivité (P) destinée à faire partie de la régicn de collecteur du premier transistor, qui est reliée à la seconde zone de la première couche épitaxiale et qui traverse toute l'épaisseur de la seconde couche épitaxiale, avec la première zone de laquelle elle forme une partie de la première diode et qui entoure pratiquement une seconde zone de la seconde 258 1796 couche épitaxiale destinée à faire partie d'une région de base du premier transistor; former, dans la seconde zone de la seconde couche épitaxiale, une seconde région du premier type de conductivité (P) destinée a faire partie d'une région d'émetteur du premier transistor; former, dans la seconde couche épitaxiale, une troisième région du premier type de conductivité,qui est reliée à la première zone de la première couche épitaxiale et qui traverse toute l'épais seur de la seconde couche épitaxiale, constituant une partie de la seconde diode avec la première zone de la seconde couche épitaxiale dont elle entoure pratiquement une troisième zone destinée à faire partie de la région de collecteur du se- cond transistor, avec laquelle elle forme une partie de la troisième diode; former, dans la troisième zone de la seconde couche épitaxia- le, une quatrième région du premier type de conductivité (P) destinée à faire partie d'une région de base du second transis- tor; former, dans la quatrième région du premier type de conduc- tivité (P), une troisième région du second type de conductivi- té (N) destinée à faire partie d'une région d'émetteur du second transistor.