FR 2582461 A1 19861128 FR 8607602 A 19860526 Une autre technique de décimation est décrite dans l'article intitulé "INTEGRATED SWITCHED-CAPACITOR LOW-PASS FILTER WITH COMBINED ANTIALIASING DECIMATION FILTER FOR LOW FREQUENCIES" par Daniel C. von Grunigen et al., et paru dans la revue technique "IEEE Journal of Solid- State Circuits", vol. SC-17, n0 6, décembre 1982, page 1024. Le circuit de von Grunigen et al. évite les inconvénients des capacités de fuite du circuit de Grégorian, mais nécessite d'engendrer une base de temps complexe pour échantillonner un signal d'entrée à une fréquence multiple de la fréquence d'échantillonnage. On a aussi trouvé que si le circuit de von Grunigen et al. convenait pour des systèmes à fréquences de signal d'entrée basses (par ex. des systèmes de bio-électronique), il ne convient pas pour des systèmes à fréquences d'entrée élevées, tels que les systèmes de transmission numériques. Par exemple, dans un système de transmission numérique classique à 2,56 MHz et un filtrage à capacités commutées, on a approximativement 200 nanosecondes par échantillon pour charger les condensateurs et laisser les amplificateurs opérationnels se stabiliser sur leur niveau de sortie final. Les contraintes de conception des capacités internes et les amplificateurs opérationnels empêchent généralement un échantillonnage à plus de 2,56 MHz. Suivant la présente invention, il est prévu d'appliquer un signal d'entrée à un système de données échantillonnées (tel qu'un filtre à capacités commutées) après l'avoir d'abord filtré dans un simple filtre passe-bas RC analogique anti-repliement, d'une manière connue, puis de l'échantillonner sur les deux phases du signal d'horloge d'échantillonnage. En échantillonnant le signal d'entrée sur ces deux phases, on l'échantillonne en fait à deux fois la fréquence du signal d'horloge d'échantillonnage, ce qui entraîne la décimation. Les échantillons du signal d'entrée sont intégrés, filtrés et encore une fois échantillonnés à la fréquence du système de données échantillonnées, laquelle est en pratique égale à la moitié environ de celle de l'horloge d'échantillonnage. Donc, suivant la présente invention, il est prévu un filtre de décimation qui évite les inconvénients des techniques antérieures nécessitant une fréquence d'échantillonnage élevée ou des filtres anti-repliement analogiques chers, et, de plus, s'avère utile pour des systèmes à fréquence d'échantillonnage élevée, tels que les systèmes de transmission numériques. La présente invention permet aussi d'éliminer les capacités de fuite, sans base de temps complexe, comme dans le circuit de von Grunigen et al. D'une manière générale, l'invention concerne un filtre de décimation dont l'entrée reçoit un premier signal d'entrée, et un circuit de génération de premier et second signaux d'horloge ayant respectivement des première et seconde fréquences d'échantillonnage, la première fréquence étant un multiple de la seconde. Suivant l'invention, il est aussi prévu un premier circuit à capacités commutées pour recevoir le premier signal d'horloge, échantillonner le signal d'entrée reçu sur la première phase du premier signal d'horloge et engendrer en réponse un premier échantillon, et un second circuit à capacités commutées pour recevoir le premier signal d'horloge, pour échantillonner le signal d'entrée reçu sur la phase opposée du premier signal d'horloge et engendrer en réponse un second échantillon, de manière que le signal d'entrée soit réellement échantillonné deux fois par la première fréquence d'échantillonnage, étant donné qu'il est échantillonné sur les phases opposées du premier signal d'horloge. De plus, il est prévu un circuit intégrateur pour recevoir le second signal d'horloge, intégrer les premier et second échantillons et engendrer en réponse un signal de sortie filtré. Suivant l'invention, il est prévu un filtre de décimation avec un première entrée pour recevoir un premier signal d'entrée, une seconde entrée pour recevoir un second signal d'entrée contenant une version réduite du premier signal d'entrée, et un circuit pour engendrer des premier et second signaux d'entrée ayant respectivement des première et seconde fréquences d'échantillonnage, la première étant un multiple de la seconde. De plus, il est prévu un premier filtre & pour recevoir le premier signal d'horloge, échantillonner le premier signal d'entrée sur une phase du premier signal d'horloge et engendrer en réponse un premier échantillon, un second filtre à capacités commutées pour recevoir le premier signal d'horloge, échantillonner le premier signal d'entrée sur la phase opposée du premier signal d'horloge et engendrer en réponse un second échantil- lon, un troisième filtre à capacités commutées pour recevoir le 2/ premier signal d'horloge, échantillonner le second signal d'entrée sur la première phase du premier signal d'horloge et engendrer un troisième échantillon, et un quatrième filtre à capacités commutées pour recevoir le premier signal d'horloge, échantillonner le second signal d'entrée sur la phase opposée du premier signal d'horloge et engendrer en réponse un quatrième échantillon. De plus, il est prévu un circuit pour soustraire les troisième et quatrième échantillons des premier et second, de manière que les versions réduites du premier signal d'entrée soient pratiquement annulées à partir du second signal d'entrée, et un intégrateur pour recevoir le second signal d'horloge, intégrer les signaux de soustraction, échantillonner les signaux intégrés à la seconde fréquence d'échantillonnage et engendrer en réponse un signal de sortie filtré avec décimation. Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est le schéma d'un exemple de réalisation suivant l'invention, et la Fig. 2 est un diagramme temporel illustrant les signaux d'hologe utilisés dans l'exemple de la Fig. 1. A la Fig. 1, on a montré un filtre de décimation à capacités commutées, qui est relié par les bornes d'entrée LIN et de sortie LOUT à un transformateur T1, lui-même relié à une ligne symétrique, telle qu'une paire de fils de pointe et de nuque T et R. La partie du schéma délimitée par la ligne en traits tirets 1-1 ne fait pas partie de l'invention, mais sert à comprendre comment fonctionne le circuit de l'invention. Une borne émission TX est reliée à la borne LOUT et, par une résistance ROUT au transformateur T1 et à la borne LIN. Comme on le verra en détail dans la suite, les signaux appliqués à la borne LIN sont surtout formés de signaux provenant d'une source de signaux distante (c.à.d. un poste téléphonique) et transmis sur la paire de fils de pointe et de nuque T et R, mais peuvent aussi comprendre une version réduite des signaux de proximité provenant de la borne TX et transmis par la résistance de sortie ROUT. Un signal d'entrée reçu sur la borne LIN est filtré par un simple filtre anti-repliement RC 1 d'une manière connue, puis respectivement appliqué, par les transistors de commutation 2 et 3, aux premières armatures de condensateurs 5 et 7. De même, un signal reçu sur la borne LOUT est filtré par un simple filtre anti-repliement RC 8, puis respectivement appliqué, par les transistors de commutation 9 et 11, aux premières armatures de condensateurs 13 et 15. Les premières armatures des condensateurs 5, 7, 13 et 15 peuvent être respectivement mises à la masse par les transistors de commutation 17, 23, 19 et 21. De préférence, les capacités de 5 et 7 sont doubles de celles de 13 et 15 afin de réaliser une annulation rudimentaire des échos des signaux de sortie provenant de la borne TX et apparaissant sur la borne LIN, comme on le verra ensuire en détail. Les secondes armatures des condensateurs 5 et 13 sont reliées ensemble et, par un commutateur à transistors 25, à l'entrée inverseuse d'un amplificateur opérationnel 27 et, à la masse par un commutateur à transistors 29. De même, les secondes bornes des condensateurs 7 et 15 sont reliées ensemble et, par le commutateur à transistors 31, à l'entrée inverseuse de l'amplificateur opérationnel 27 ainsi qu'à la masse par le commutateur à transistors 33. Un condensateur d'intégration 35 est monté entre la sortie de l'amplificateur opérationnel 27 et son entrée inverseuse, tandis que son entrée non inverseuse est à la masse. Un condensateur de réaction 37 est monté en parallèle sur le condensateur d'intégration 35, en série avec un commutateur à transistors 39 vers l'entrée inverseuse et un commutateur à transistors 41 vers la sortie de l'amplificateur opérationnel 27. Les bornes du condensateur 37 peuvent aussi être mises à la masse par les commutateurs à transistors 43 et 45. La sortie de l'amplificateur opérationnel 27 est reliée à un filtre à capacités commutées 49 de conception connue et qui a une borne de sortie RX et une entrée d'horloge pour recevoir le signal d'horloge 03. Le filtre à capacités commutées 49 peut aussi être un système de données échantillonnées pour lequel il faut prévoir un pré-filtrage avec anti-repliement. Chaque commutateur à transistors a une entrée de commande pour recevoir, comme indiqué sur le schéma, l'un des signaux d'horloge 01, 02 ou 03. Les commutateurs à transistors sont généralement des portes de transmission CMOS, formées chacune d'une paires de transistors NMOS et PMOS fonctionnant sous la commande des signaux 01, 02 ou 03. Les compléments logiques des signaux 01, 02 et 03 sont aussi appliqués à d'autres entrées de commande desdites portes de transmission, mais ne sont pas montrés pour rendre la description plus claire. Si l'on considère le fonctionnement du circuit en ce qui concerne les signaux appliqués à la borne LIN et filtrés par le filtre 1, sans tenir momentanément compte de la borne LOUT, le condensateur 5 se charge instantanément au niveau de la tension du signal appliqué par l'intermédiaire des commutateurs à transistors 2 et 29 activés par la demi-onde positive du signal d'horloge 01, comme le montre la Fig. 2. Simultanément, le condensateur 7 se décharge à la masse, par le commutateur 23, et une charge semblable à celle délivrée par le condensateur 7, mais de polarité inverse, est induite sur le condensateur d'intégration 35 par le commutateur à transistors 31. En réponse à la demi-onde positive suivante du signal d'horloge 02, le condensateur 7 se charge, par l'intermédiaire des commutateurs 3 et 33, au niveau de tension du signal-apparaissant sur la borne LIN et filtré par le filtre 1. Simultanément, le condensateur 5 se charge, par le commutateur 17, de manière qu'une charge semblable, mais de polarité opposée, soit appliquée au condensateur d'intégration 35 en parallèle avec le condensateur de réaction 37, par les commutateurs , 39 et 41. La tension sur le condensateur 35 et à la sortie de l'intégra- teur 50 est désignée par 'VOUT,n' et est représentée par la relation suivante: VOUT,n = VOUTn-1/2 - AVOUT,n - BVIN,n o "VOUT',n-1/2" désigne la tension sur le condensateur 35 au temps "n-l/2" montré à la Fig. 2, "A" le rapport de la capacité du condensateur 37 à celle du condensateur 35, "B" le rapport de la capacité du condensateur 5 (ou 7) à celle du condensateur 35, et le terme "ViNn" la tension instantanée à la borne LN au temps "n". tensonIN La relation mentionnée ci-dessus peut être exprimée comme suit dans le domaine de fréquence d'échantillonnage: V V z --1/2AV - BV OUT OUT OUT IN o le terme "z -1/2" désigne le retard d'un demi-échantillon du signal d'horloge 01 (ou 02). Pendant la demi-onde positive suivante du signal d'horloge 01 (c'est-àdire "n+1/2" à la Fig. 2), le condensateur 5 se charge encore à la tension instantanée de la borne LIN filtrée par le filtre 1. Le condensateur 7 se décharge également de manière à donner une charge semblable, mais de polarité opposée, au condensateur d'intégration 35, le condensateur 37 étant alors déconnecté par les commutateurs 39 et 41 et déchargé par les commutateurs 43 et 45. La tension aux bornes du condensateur 35 et, donc, la tension de sortie de l'intégrateur 50 peut, au temps "n+l/2", être représentée par la relation suivante: VOUTn+1/2 = VOUT,n - BVIN,n+1/2 qui peut être convertie en la relation suivante dans le domaine fréquentiel d'échantillonnage: -1/2 = l -1/2 VOUTZ = VOUTz _ BVN z/2 A noter que le terme de réaction "AVoUT" a été éliminé en ce qui concerne la relation précédente pour les échantillons pris au temps "n". Cela provient du fait que le condensateur 37 est déchargé et déconnecté du circuit. Ainsi, on peut voir qu'aucune opération de filtrage n'est réalisée pendant les demi- ondes positives du signal d'horloge d1. La première relation fréquentielle peut être manipulée algébri- quement pour obtenir la fonction de transfert, comme suit: H(z) Bz + Bz1/2 (1 + zl/2)B H(z) = -1 -l1 (1 + A) z (1 + A)z o le terme "1 + z - 1/2 représente la fonction de transfert de décimation et le terme "Bz + Bz-1/2/(1 + A)z-1" la fonction de transfert bien connue d'un filtre passe-bas. Le signal de sortie de l'intégrateur 50 est échantillonné par le commutateur 47 pendant les demi-ondes positives du signal d'horloge 258Z461 g3, montré à la Fig. 2, afin de se conformer à la fréquence d'échantillonnage du signal d'horloge 63 du filtre à capacités commutées 49 et aux circuits supplémentaires (tels que les conver- tisseurs numériques-analogiques, les mémoires RAM, etc.) qui peuvent être reliés à la borne RX. L'amplificateur opérationnel 27, en relation avec les condensa- teurs 35 et 37, présente un temps de réglage tel que, pendant une demionde positive du signal d'horloge 03, la sortie de l'intégrateur établisse un niveau constant à un moment prédéterminé de la demi-onde positive du signal d'horloge p2. La sortie de l'intégrateur est, en réalité, échantillonnée par le commutateur 47 quand il atteint le niveau constant. La décimation et le filtrage sont, suivant la présente invention, réalisés de manière que le signal d'entrée appliqué à la borne LIN soit effectivement échantillonné deux fois (c'est-à-dire aux moments n-l/2 et n de la Fig. 2) par demi-onde du signal d'horloge 01 (ou 02), ce qui entraîne une décimation par deux, tout en ne nécessitant que deux signaux d'horloge p1 et 02 et pas d'autre signal d'horloge à fréquence plus élevée, comme dans le dispositif antérieur de von Grunigen et al. Les filtres 1 et 8 sont nécessaires pour limiter la bande du signal d'entrée à des fréquences inférieures à la fréquence du signal d'horloge 01 (ou 2) moins la fréquence de coupure du filtre anti-repliement 49. Ainsi, les filtres sont, de préférence, de simples filtres anti-repliement RC bon marché. Si l'on considère le fonctionnement des condensateurs 13 et 15, le condensateur 13 est déchargé par les commutateur 19 et 29, et le condensateur 15 est chargé au niveau de tension instantané du signal appliqué à la borne LOUT filtré dans le filtre 8, par le commutateur à transistor 11 pendant une demi-onde positive du signal d'horloge 01. Une charge semblable de même polarité se développe sur le condensateur d'intégration 35 par le commutateur 31. En réponse à la demi-onde positive du signal d'horloge 12, le condensateur 13 se charge au niveau de tension de la borne LOUT filtré par le filtre 8, par le commutateur 9, et une charge semblable se développe sur le condensateur 35, par le commutateur 25, alors que le condensateur 15 se décharge par les commutateurs 21 et 33. 25824i Etant donné la relation de phase sur les divers transistors de commutation et les signaux d'horloge 01 et %2, on voit que les échantillons de signal sur la borne LIN sont emmagasinés dans les condensateurs 5 et 7, et que leurs charges sont transmises en sens inverse à l'intégrateur 50, alors que les échantillons de signal sur la borne LOUT sont emmagasinés sur les condensateurs 13 et 15 et leurs charges transmises directement à l'intégrateur 50. Ainsi, les condensateurs fonctionnent effectivement comme des résistances néga- tives tandis que les condensateurs 13 et 15 fonctionnent comme des résistances positives. Un problème bien connu dans la transmission de signaux sur des lignes symétriques (telles des paires de fils de pointe T et de nuque R) est dû au phénomène de perte par transmission hybride, dans laquelle une version atténuée du signal de sortie transmis sur la borne Tx apparaît à- la borne LIN. En particulier, l'amplitude du signal de sortie. à la borne LIN est égal à à peu près la moitié de l'amplitude du signal de sortie original à la borne Tx, l'atténuation étant due à la chute de tension dans la résistance de sortie ROUT. Comme on l'a mentionné ci-dessus, les condensateurs 5 et 7 sont, de préférence, de valeurs égales à deux fois celles des condensateurs 13 et 15. Donc, les condensateurs 5 et 7 fonctionnent en résistances négatives ayant des résistances effectives égales à une moitié environ les résistances effectives des condensateurs 13 et 15 (qui fonctionnent en résistances positives). Donc, l'écho de proximité ou perte de transmission hybride du signal de sortie sur la borne LIN est effectivement annulé sur l'entrée inverseuse de l'amplificateur opérationnel 27 qui fonctionne en additionneur. Ainsi, en éliminant pratiquement l'écho de proximité, on assure une annulation d'écho grossière, en améliorant donc la gamme dynamique du signal transmis sur les fils T et R et reçu sur la borne LIN (Fig. 1). L'homme de métier comprenant l'invention pourrait concevoir d'autres exemples de réalisation en utilisant les principes décrits. Par exemple, les commutateurs 25 et 39 ou 29 et 45 ont pratiquement la même fonction. Les commutateurs 39 et 45 peuvent être omis et la première borne du condensateur 37 peut être reliée au noeud reliant les secondes armatures des condensateurs 5 et 13. Bien que l'invention ait été décrite en relation avec un filtre de décimation ayant des entrées différentielles (LIN et LOUT) pour assurer une annulation rudimentaire d'écho, on peut aussi l'utiliser dans d'autres applications, telles qu'un simple filtre de décimation à une seule entrée (Par ex. LIN) et formé de deux condensateurs d'entrée et des commutateurs associés (par ex. les condensateurs 5 et 13 et les commutateurs 1, 9, 17, 19, 25 et 29). REVENDICATIONS 1) Filtre à décimation caractérisé en ce qu'il comprend: (a) des moyens d'entrée (LIN) pour recevoir un signal d'entrée, (b) des moyens pour engendrer un premier signal d'horloge (t, 2) et un second signal d'horloge (f3) ayant respectivement une première fréquence d'échantillonnage et une seconde fréquence d'échantillonnage, ladite première fréquence d'échantillonnage étant un multiple de ladite seconde fréquence d'échantillonnage, (c) des premiers moyens à capacités commutées (5) pour recevoir ledit premier signal d'horloge (01), échantillonner ledit signal d'entrée reçu sur une première phase dudit premier signal d'horloge 1 et engendrer en réponse un premier signal échantillonné, (d) des seconds moyens à capacités commutées (7) pour recevoir ledit premier signal d'horloge (02), échantillonner ledit signal d'entrée reçu sur la phase opposée dudit premier signal d'horloge et engendrer en réponse un second signal échantillonné, de manière que ledit signal d'entrée soit effectivement échantillonné à deux fois ladite première fréquence d'échantillonnage du fait des échantillonnages sur les deux phases du premier signal d'horloge (pl, $2), et (e) des moyens d'intégration (50) pour recevoir ledit second signal d'horloge (03), intégrer lesdits premier et second signaux échantillonnés, échantillonner les signaux intégrés à la seconde fréquence d'échantillonnage (03) et engendrer en réponse un signal de sortie filtré avec décimation. 2) Filtre à décimation suivant la revendication 1, caractérisé en ce que ledit premier signal d'horloge est formé de premier et second signaux rectangulaires (fl, 02) ne se recouvrant pas. 3) Filtre à décimation suivant la revendication 2, caractérisé en ce que lesdits premiers moyens à capacités commutées comprennent: (a) un premier condensateur (5) ayant une première et une seconde armature, (b) un premier commutateur à transistors (2, 17) pour recevoir lesdits signaux ne se recouvrant pas et connecter alternativement ladite première armature du condensateur (5) entre lesdits moyens d'entrée et la masse en réponse aux demi-ondes des premier et second signaux ne se recouvrant pas respectivement (e1, 02), et (c) un second commutateur à transistors (29, 25) pour recevoir lesdits signaux ne se recouvrant pas et connecter alternativement ladite seconde armature du condensateur (5) entre la masse et une entrée desdits moyens d'intégration en réponse auxdites demi- ondes positives des premier et second signaux ne se recouvrant pas respectivement (,1, g2). 4) Filtre à décimation suivant la revendication 3, caractérisé en ce que lesdits seconds moyens à capacités commutées comprennent: (a) un second condensateur (7) ayant une première et une seconde armature, (b) un troisième commutateur à transistors (3, 23) pour recevoir lesdits signaux ne se recouvrant pas et connecter alternativement ladite première armature du second condensateur (7) entre la masse et lesdits moyens d'entrée en réponse aux demi-ondes positives des premier et second signaux ne se receouvrant pas respectivement (e1, 02), et ic) un quatrième commutateur à transistors (31, 33) pour recevoir lesdits signaux ne se recouvrant pas et connecter alterna- tivement ladite seconde borne du second condensateur (7) entre ladite entrée des moyens d'intégration et la masse en réponse auxdites demiondes positives des premier et second signaux ne se recouvrant pas respectivement (El, 02). 5) Filtre à décimation suivant l'une des revendications 2 à 4, caractérisé en ce que lesdits moyens d'intégration comprennent: (a) un amplificateur opérationnel (27) dont une entrée est reliée auxdits premiers et seconds moyens à capacités commutées pour recevoir lesdits premiers et seconds signaux échantillonnés, (b) un condensateur d'intégration (35) monté entre la sortie et ladite entrée de l'amplificateur opérationnel, (c) un condensateur de réaction (37) commuté en parallèle sur ledit condensateur d'intégration (35) pour recevoir lesdits signaux ne se recouvrant pas et alternativement décharger et emmagasiner les signaux échantillonnés reçus en réponse auxdites demi-ondes positives des premier et second signaux ne se recouvrant pas respectivement (M1. g2). 25824 Ci de manière que l'amplificateur opérationnel (27) engendre un signal filtré, et (d) un commutateur de sortie à transistors (47) pour recevoir ledit second signal d'horloge (03) et échantillonner ledit signal filtré à ladite seconde fréquence d'échantillonnage et engendrer en réponse ledit signal de sortie filtré avec décimation. 6) Filtre à décimation suivant l'une des revendications 2 à 4, caractérisé en ce que ledit signal d'entrée est un signal numérique ayant un débit prédéterminé, ladite première fréquence d'échan- tillonnage étant égale à environ seize fois ledit débit et la seconde à environ huit fois ledit débit. 7) Filtre à décimation caractérisé en ce qu'il comprend: (a) des premiers moyens d'entrée (LIN) pour recevoir un premier signal d'entrée, (b) des seconds moyens d'entrée (LOUT) pour recevoir un second signal d'entrée contenant une version atténuée dudit premier signal d'entrée, (c) des moyens pour engendrer un premier signal d'horloge (01, 02) et un second signal d'horloge (e3) ayant respectivement une première fréquence d'échantillonnage et une seconde fréquence d'échan- tillonnage, ladite première fréquence d'échantillonnage étant un multiple de ladite seconde fréquence d'échantillonnage, (d) des premiers moyens à capacités commutées (5) pour recevoir ledit premier signal d'horloge (01), échantillonner ledit premier signal d'entrée sur une première phase dudit premier signal d'horloge et engendrer en réponse un premier signal échantillonné, (e) des seconds moyens à capacités commutées (7) pour recevoir ledit premier signal d'horloge (02), échantillonner ledit premier signal d'entrée sur la phase opposée dudit premier signal d'horloge et engendrer en réponse un second signal échantillonné, (f) des troisièmes moyens à capacités commutées (15) pour recevoir ledit premier signal d'horloge (1), échantillonner ledit second signal d'entrée sur une première phase du premier signal d'horloge et engendrer en réponse un troisième signal échantillonné, (g) des quatrièmes moyens à capacités commutées (13) pour recevoir ledit premier signal d'horloge (02), échantillonner ledit second signal d'entrée sur la phase opposée dudit premier signal d'horloge et engendrer en réponse un quatrième signal échantillonnés (h) des moyens pour soustraire lesdits troisièmes et quatrièmes signaux échantillonnés desdits premiers et seconds signaux échan- tillonnés, de manière que lesdites versions atténuées du premier signal d'entrée soient pratiquement annulées à partir du second signal d'entrée, et (i) des moyens d'intégration (50) pour recevoir ledit second signal d'horloge, intégrer lesdits signaux soustraits, échantillonner lesdits signaux intégrés à ladite seconde fréquence d'échantillonnage et engendrer en réponse un signal de sortie filtré avec décimation. 8) Filtre à décimation suivant la revendication 7, caractérisé en ce que ledit premier signal d'horloge est formé de premier et second signaux rectangulaires ne se recouvrant pas (01, 02). 9) Filtre à décimation suivant la revendication 8, caractérisé en ce que lesdits premiers moyens à capacités commutées comprennent: (a) un premier condensateur (5) ayant une première et une seconde armature, (b) un premier commutateur à transistors (2, 17) pour recevoir lesdits signaux ne se recouvrant pas et alternativement connecter ladite première armature du premier condensateur (5) entre lesdits premiers moyens d'entrée et la masse, en réponse auxdites demi-ondes positives des premier et second signaux ne se recouvrant pas respectivement (01,,2), et (c) un second commutateur à transistors (29, 25) pour recevoir lesdits signaux ne se recouvrant pas et alternativement connecter ladite seconde armature du premier condensateur (5) entre une entrée desdits moyens d'intégration et la masse en réponse auxdites demi-ondes positives des premier et second signaux ne se recouvrant pas respectivement (El, 62). ) Filtre à décimation suivant la revendication 9, caractérisé en ce que lesdits seconds moyens à capacités commutées comprennent: (a) un second condensateur (7) ayant une première et une seconde armature, (b) un troisième commutateur à transistors (3, 23) pour recevoir lesdits signaux ne se recouvrant pas et alternativement connecter ladite première armature du second condensateur entre la masse et lesdits premiers moyens d'entrée, en réponse auxdites demi-ondes positives des premier et second signaux ne se recouvrant pas respectivement, et (c) un quatrième commutateur à transistors (31, 33) pour recevoir lesdits signaux ne se recouvrant pas et alternativement connecter ladite seconde armature du second condensateur (7) entre la masse et l'entrée desdits moyens d'intégration, en réponse auxdites demi-ondes positives des premier et second signaux ne se recouvrant pas respectivement. 11) Filtre à décimation suivant la revendication 10, caractérisé en ce que lesdits troisièmes moyens à capacités commutées comprennent: (a) un troisième condensateur (15) ayant une première et une seconde armature, ladite seconde armature étant reliée audit quatrième commutateur à transistors (31, 33), et (b) un cinquième commutateur à transistors (11, 31) pour recevoir lesdits signaux ne se recouvrant pas et alternativement connecter ladite première armature du troisième condensateur entre lesdits seconds moyens d'entrée et la masse, en réponse auxdites demi- ondes positives des premier et second signaux ne se recouvrant pas respectivement. 12) Filtre à décimation suivant la revendication 9, caractérisé en ce que lesdits quatrièmes moyens à capacités commutées comprennent: (a) un quatrième condensateur (13) ayant une première et une seconde armature, ladite seconde armature étant reliée audit second commutateur à transistors (25, 29), et (b) un sixième commutateur à transistors (9, 19) pour recevoir lesdits signaux ne se recouvrant pas et alternativement connecter ladite première armature du quatrième condensateur entre la masse et lesdits seconds moyens d'entrée en réponse ausdites demi-ondes positives des premier et second signaux ne se recouvrant pas respectivement. 13. Filtre à décimation suivant la revendication 4 ou 12, caractérisé en ce que chaque commutateur à transistors comprend une paires de portes de transmission CMOS. 14) Filtre à décimation suivant la revendication 12, caractérisé en ce que lesdits premier et second condensateurs (5, 7) ont des capacités égales entre elles et qui sont à peu près égales à la moitié de celles desdits troisième et quatrième condensateurs (15, 13). 15) Filtre à décimation suivant l'une des revendications 8, 11 ou 12, caractérisé en ce que les moyens d'intégration comprennent: (a) un amplificateur opérationnel (27) ayant une entrée reliée auxdits moyens de soustraction pour recevoir lesdits signaux sous- traits, (b) un condensateur d'intégration (35) monté entre la sortie et ladite entrée de l'amplificateur opérationnel (27), (c) un condensateur de réaction (37) commuté en parallèle sur le condensateur d'intégration pour recevoir lesdits signaux ne se recouvrant pas et alternativement décharger et emmagasiner les signaux additionnés reçus en réponse auxdites demi-ondes positives des premier et second signaux ne se recouvrant pas respectivement, de manière que ledit amplificateur opérationnel engendre un signal de sortie filtré, et (d) un commutateur de sortie à transistors (47) pour recevoir ledit second signal d'horloge (f3) et échantillonner en réponse ledit signal de sortie filtré à ladite seconde fréquence d'échantillonnage, engendrant ainsi ledit signal de sortie filtré avec décimation.