FR 2574231 A1 19860606 FR 8418467 A 19841204 CIRCUIT LIMITEUR D'EXCURSION DES TENSIONS LOGIQUES, ET CIRCUIT LOGIQUE COMPORTANT UN TEL LIMITEUR D'EXCURSION La présente invention concerne un circuit limiteur de tension destiné aux circuits logiques à très faible consommation et ultra- rapides, la limitation de tension considérée concernant l'excursion de tension entre les niveaux bas et haut, ou 0 et I logiques. Le circuit limiteur de tension selon l'invention concerne plus particulièrement les circuits logiques à transistors à effet de champ directement couplés, dits DCFL ou "Direct Coupled FET Logic", réalisés avec des transistors normalement bloqués, dont la tension de seuil est positive. Le circuit limiteur de tension est constitué par un transistor à effet de champ, de type normalement bloqué, dont la grille est réunie au drain, et qui est alimenté à travers une résistance connectée au drain. Les circuits logiques DCFL ont des performances d'autant meilleures que le courant de charge, dans la résistance qui alimente le transistor, est plus grand, mais dans ce cas la résistance du transistor à l'état passant augmente. Pour assurer un bon fonction- nement du circuit logique, il est préférable de choisir un courant de charge plus faible, et de compenser la perte de vitesse qui en résulte par une diminution du temps de commutation du circuit logique en diminuant l'excursion de tension entre les niveaux logiques bas et haut. Cette limitation de l'excursion de tension est obtenue par un unique transistor à effet de champ, alimenté par son drain à travers une résistance de charge et dont la grille est réunie au drain, ce transistor et sa résistance de charge étant du même type et de mêmes cractéristiques que les transistors et leurs charges consti- tuant le circuit logique controlé. De façon plus précise, l'invention concerne un circuit limiteur d'exctorsion des tensions logiques dans les circuits logiques direc- tement couples, dits DCFL, caractérisé en ce qu'il comporte, connectés en série entre une source d'alimentation et la masse, une résistance de charge et un transistor à effet de champ dont la source est à la masse et dont la grille est reliée au drain, qui constitue la sortie du circuit limiteur, la tension du point commun entre la charge et le drain du transistor étant limitée si la résistance est adaptée à la transconductance et à la tension de seuil du transistor, afin que le courant qui traverse la résistance de charge soit inférieur ou égal à deux fois le produit de la transcon- ductance par la tension de seuil: IC21 6 2gm22-VT L'invention sera mieux comprise par l'exposé de son fonction- nement, et celui d'un exemple d'application, ces exposés s'appuyant sur les figures jointes en annexe, qui représentent - figure I: schéma électrique du dispositif limiteur-:de tension selon l'invention; - figure 2: schéma électrique du dispositif limiteur de tension couplé à un inverseur logique; - figure 3: courbe des rapports d'excursions de tensions, avec et sans limiteur, en fonction de la tension de seuil du transistor; - figure 4: schéma d'une bascule RSTT, munie de deux limiteurs de tension selon l'invention. Les circuits logiques dits DCFL comprennent seulement un transistor à effet de champ, alimenté à partir d'une tension VDD par une résistance de charge. Dans ce type de logique, le transistor est obligatoirement normalement bloqué, à tension de seuil positive. La grille du transistor constitue l'entrée, et le point commun au drain -et à la résistance de charge constitue la sortie du circuit. Il est connu que les performances des circuits logiques DCFL classiques dépendent essentiellement -pour un type de transistor donné- du courant IG dans la charge: plus le courant est important, plus le circuit Ilogique fonctionne vite. Mais le courant Ic est limité par la condition de compatibilité VB Ron'IC VT dans laquelle: -VB = niveau bas logique, également appelé tension de déchet, - Ron = résistance du transistor à l'état passant (on), -VT = tension de seuil du transistor. Pour qu'une bascule logique à transistor normalement bloqué fonctionne, il est évident qu'il faut que le niveau bas logique VB soit inférieur à la tension de seuil VT qui débloque le transistor. Pour augmenter le courant de charge IC -ce qui augmente la vitesse du circuit logique- on peut augmenter la tension de seuil VT, ce que l'on sait faire au cours de la fabrication du transistor, par exemple par une plus faible épaisseur de canal sous la grille. Mais la résistance Ron augmente lorsque la tension de seuil VT croit, ce qui amène à des conditions contradictoires. Il est préférable de choisir un courant de charge IC qui soit inférieur à sa valeur d'optimisation, c'est-à-dire celle qui commu- nique la plus grande vitesse au circuit DCFL. De cette façon, la tension VB du niveau bas logique reste inférieure à la tension de seuil VT et, si l'on n'est pas obligé de choisir une tension de seuil élevée, pour des raisons technologiques par exemple, la résistance Ron peut être très faible. L'avantage est que le rendement de fabrication de circuits intégrés à faible tension de seui VT et faible courant de charge IC est bien meilleur. La perte admise sur la vitesse, en raison d'un courant de charge faible, est compensée par un gain sur le temps de commu- tation. Le temps de commutation tpd d'un circuit DCFL est, au premier ordre, donné par l'approximation t -C.AV pd- Ic dans laquelle: - C = capacité de la charge du transistor - AV = VH- VB = excursion des tensions de niveaux logiques haut (VH) et bas (VB) -IC = courant de charge Dans les circuits DCFL classiques: VH VD - 1 volt VD étant la tension de seuil de la diode Schottky qui forme une grille de transistor. Si le courant de charge IC doit être faible, on peut compenser la perte en vitesse du circuit DCFL par une réduction du temps de commutation tpd en réduisant l'excursion de tension AV. C'est l'objet de la présente invention que de proposer un circuit qui limite l'excursion de tension des niveaux logiques, repré- senté en figure 1. Le circuit limiteur de tension selon l'invention comporte-une charge 21 connectée en série avec un transistor 22. La charge 21 est soit une résistance linéaire, obtenue par exemple par un dép8t métallique ou une implantation, en surface de la pastille de circuit intégré, soit une charge saturable telle qu'un transistor à effet de champ sans grille. Le transistor 22 est à grille Schottky et norma- lement bloqué, la grille 11 du transistor est connectée au drain, en un point 12, et la source 10 du transistor est à la masse du circuit. La résistance de charge 21 est connectée entre le drain 12 et un point 13 d'une alimentation VDD. Le courant IC21 qui traverse la résistance de charge 21 se partage en un courant IT22 qui traverse le transistor 22 et un courant ID qui passe par la diode Schottky de la grille 11, et on peut écrire que: IT22 = gm22 (V12 - VT) Equation 1 ou: - gm22 - R- = transconductance du transistor 22 -V12 = tension rain-source du transistor Z574231 -VT = tension de seuil du transistor Si la tension V12 sur le drain est inférieure ou égale à la tension de seuil VD de la diode Schottky de grille V12. VD Equation 2 mais est cependant supérieure à la tension de seuil VT du transistor, alors il n'y a pas de courant ID qui passe par la grille Il ID = 0 Equation 3 et dans ce cas le courant IT22 qui traverse le transistor 22 est égal au courant IC21 qui traverse la charge 21 iT22 IC21 = gm22 (V12 VT) Equation 4 on en tire: Ic21 V 'C21 + V Equation 5 V12 - gm22 La tension V12 sur le drain, qui reste inférieure ou égale a la tension VD (équation 2) sera d'autant plus faible que le courant de charge IC21 est plus faible. Considérons maintenant, en figure 2, un inverseur logique constitué par un transistor 23, dont la source est à la masse. La grille 14 de ce transistor 23 est reliée au drain 12 du transistor 22 d'un premier circuit limiteur de la figure 1: la grille 14 reçoit donc la tension V12. Le drain 15 du transistor 23 est relié au drain 17 d'un transistor 25 d'un second circuit limiteur selon la figure 1. Les trois transistors 22, 23 et 25 étant intégrés simul- tanément, ainsi que les résistances de charge 21 et 24 des premier et second circuits limiteurs, on impose que les transistors ont même tension de seuil et que les résistances de charge sont identiques. Si le circuit n'est pas intégré mais réalisé en éléments discrets, cette condition reste valable. Le potentiel V12 étant appliqué sur la grille 14 du transistor 23, le courant IT23 dans ce transistor est: IT23 = gm23 (V2 -VT) Equation 6 la tension de seuil VT étant la même pour les transistors 22, 23 et 24. D'après la relation 4, on peut écrire: IC21 IT23 V12 - VT=. ... gim22 gin23 ou encore: IT23 gm23 gm23 T23 _I g2 = =tEquation 7 IC21 gm22 gm25 IC24 puisque les transistors 22 et 25 sont identiques et les résistances de charge 21 et 24 identiques. Pour que la résistance de charge 24 du second circuit limiteur soit compatible avec le transistor 23 -qu'elle complète pour former un inverseur- on impose la condition IT23max gm23 t 8 T3a = r2> 2.Equation 8 IC24 gm25 Cette condition peut se lire ainsi: on impose que, dans les conditions de fonctionnement de l'invention, le courant 'I24 dans la résistance de charge 24 est toujours inférieur ou égal à la moitié du courant de saturation IT23 dans le transistor 23. Dans ce cas, la tension de déchet ou tension de niveau bas logique VB du transistor 23, chargé par la résistance 24, est alors I VB =Ron23 1C24 gm23 C124 Equation 9 mais d'après la relation 6 1 V12 - VT gm23 1T23 don VB ( V12 ViT) B T23 Etant donné qu'on a imposé IT23max > 2 soit IC24 2 IC24 IT23max il s'ensuit que VB 4 1 ( La condition VB d VT de compatibilité des niveaux logiques devient V12 VT VT soit V12 4 3T Equation 11 2 VT 1otV2 VT Cette condition est facilement satisfaite en choisissant le courant IC24 assez faible. D'après l'équation 5, et parce que les transistors 22 et 25 et les charges 21 et 24 sont identiques, respectivement, V12 - m25 + VT 4 3VT IZ2 82gm25 IC24 4 2gm25 VT Equation 12 soit, à cause de la condition de l'équation 8 IC24 4' gm23 VT Equation 13 Le cas limite d'un circuit logique muni du limiteur d'excursion de tension est VB =VT soit V12 = 3VT et l'excursion /V des tensions de niveaux logiques est 4V = VH - VB = V12 - VB = 2VT Si l'on compare ce résultat avec celui d'un circuit logique connu, non muni d'un limiteur d'excursion de tensions, et dans lequel VB = VT et VH = VD l'excursion de tension est AV' = VD - VT Le rapport des excursions de tensions, sans et avec limiteur, est VD -V à V'= D- T V 2 VT La figure 3 représente la courbe de ce rapport des excursions de tension, en prenant, à titre d'application, VD = 1 volt. Lorsque la tension de seuil VT d'un transistor varie de + 0,1 volt à + 0,3 volt, le rapport AV'/AV varie de 4,5 à 1,6. Cette courbe et ces résultats montrent que le limiteur d'excursion de tensions selon l'invention est particulièrement intéressant pour les transistors à tension de seuil VT positive et voisine de 0 volt. Les circuits logiques DCFL munis du limiteur d'excursion de tensions selon l'invention ont des performances beaucoup plus élevées que ceux qui n'est sont pas munis. En effet, pour un transistor 23 faisant partie d'un circuit logique, le temps de montée tr est donné par tr = C2 V Le temps de desnte tf est donn24 par Le temps de descente tf est donné par =C. AV f iT23max - iC24 et le temps de commutation tpd = tr + t est proportionnel à C. Mv pd TT23max - 1C24 Ce temps de commutation est d'autant plus petit que AV est plus petit. Le cas qui vient d'être exposé correspond au cas limite o C24 = gm23-VT Equation 13 Si l'on choisit un courant de charge inférieur aux valeurs limites, c'est-à-dire IC24 diminution de performances liée à un courant de charge faible. Ainsi, la limitation des excursions de tensions logiques permet d'obtenir des circuits DCFL de performances très intéressantes, avec beaucoup moins de contraintes technologiques que celles qui sont connues pour augmenter la vitesse des circuits DCFL classiques. La réalisation de bascules synchronisables DCFL est une des applications les plus intéressantes du limiteur d'excursion de tensions selon l'invention. On sait que l'utilisation de transistors bigrilles permet de réaliser des bascules RSTT les plus rapides parmi toutes les bascules synchronisables. Les bascules RSTT sont des bascules RST fonctionnant avec deux horloges qui fournissent les signaux T et T elles sont aussi appelées bascules AND-NOR aux USA. A cause de la résistance plus élevée des deux grilles en série dans un transistor bigrille, pour une tension d'alimentation VDD donnée, la résistance Ron du transistor à l'état passant est sensi- blement deux fois du Ron d'un transistor monogrille, et le courant de charge 1C doit être sensiblement la moitié de celui qui traverse un transistor monogrille: ceci diminue les performances des circuits DCFL, avec transistors bigrilles. Cette diminution des courants de charge est compensée, avec le limiteur d'excursion selon l'invention, par la diminution de l'excur- sion logique, ce qui diminue, comme on l'a vu, le temps de basculement et donc augmente la vitesse du circuit logique. La figure 4 représente une bascule RSTT munie de limiteurs d'excursion de tensions selon l'invention. Sur cette figure, le rectangle 26 en ligne pointillée encadre une bascule RSTT classique, à un détail près: si cette bascule n'était pas munie de deux limiteurs selon l'invention, les transistors qui la composent seraient alimentés à partir d'une tension VDD à travers deux résistances 27 et 28 qui sont représentées en pointillés. Cette bascule a deux entrées R et S (Reset et Set), deux sorties Q et Q, et elle est commandée par deux horloges T et T. Sur ses deux sorties Q et Q sont adaptés deux circuits limiteurs d'excursion de tensions selon l'invention. Sur la sortie Q est monté un premier limiteur formé par une résistance de charge 21 et un transistor 22, connectés de telle façon que le point commun 12 à la résistance 21 et au transistor 22, en lequel existe une tension qui a été précédemment dénommée V12, est confondu avec la sortie Q de la bascule. De la même façon, sur la sortie Q est monté un. second limiteur, formé par une résistance 24 et un transistor 25, et le point commun 17 est confondu avec la sortie Q de la bascule. Les résistances 21 et 24 remplacent, respectivement, les résistances 27 et 28 d'alimentation de la bascule selon -l'art connu. Du fait que les sorties Q et Q sont connectées aux points 12 et 17, les niveaux de sorties sont limités au même titre qu'est limitée la tension V12 (ou V17). Les niveaux de sorties Q et Q sont compatibles avec les niveaux d'entrées R et S: l1 VQH 4 3VT VQB 4 VT c'est-à-dire que de telles bascules RSTT peuvent être montées en cascade, cependant que les signaux d'horloge T et T ont des niveaux normaux. Du point de vue de la réalisation d'une telle bascule, ou de tout autre circuit logique muni d'au moins un limiteur d'excursion de tension, il suffit d'ajouter les deux transistors 22 et 25, connectés sur les sorties Q et Q, et de calculer les résistances de charge 21 et 24 -ou 27 et 28 d'une bascule existante, ce qui revient au même- et les caractéristiques des transistors, en particulier leur trans- conductance gm et leur tension de seuil VT' pour qu'elles répondent à la condition: IC24 4 2gm25 VT équivalente à: IC214 2gm22 VT qui entraine la limitation d'excursions de tensions logiques: VQH 4 3VT VQH 4 VT Les réalisations concernent tous les circuits logiques, mais plus particulièrement ceux pour lesquels on recherche une grande vitesse, c'est-à-dire les circuits intégrés logiques sur GaAs ou matériaux III-V. 257423 1 REVENDICATIONS 1. Circuit limiteur d'excursion des tensions logiques dans les circuits logiques directement couplés, dits DCFL, caractérisé en ce qu'il comporte, connectés en série entre une source d'alimentation (VDD) et la masse, une résistance de charge (21) et un transistor à effet de champ (22) dont la source (10) est à la masse et dont la grille (11) est reliée au drain (12), qui constitue la sortie du circuit limiteur, la tension (V12) du point commun (12) entre la charge (21) et le drain du transistor (22) étant limitée si la résistance (21) est adaptée à la transconductance (gm) et à la tension de seuil (VT) du transistor, afin que le courant qui traverse la résistance de charge (1C21) soit inférieur ou égal à deux fois le produit de la transconduc- "C21 tance (gm22) par la tension de seuil (VT): IC21 4 2gm22-vT 2. Circuit limiteur d'excursion de tensions selon la revendi- cation 1, caractérisé en ce que le transistor (22) est un transistor de type normalement bloqué, à tension de seuil (VT) positive faible. 3. Circuit limiteur d'excursion de tensions selon la revendi- cation 1, caractérisé en ce que la résistance de charge (21) est une résistance linéaire ou une charge saturable. 4. Circuit limiteur d'excursion de tensions selon la revendi- cation 1, caractérisé en ce que, le niveau logique bas (VB) étant inférieur ou égal à la tension de seuil (VT) du transistor (condition de compatibilité entre circuits logiques), le niveau logique haut (VH = V12) est inférieur ou égal à trois fois la tension de seuil: VVH i3V1 5. Circuit logique directement couplé, de type DCFL (26) caractérisé en ce qu'il comporte, sur au moins une de ses sorties (Q), au moins un circuit limiteur d'excursion de tensions (21-22) selon l'une quelconque des revendications I à 4.