FR 2583168 A1 19861212 FR 8607936 A 19860603 2 83 168 CIRCUIT DE CALCUL DE VALEUR EFFICACE POUR, DES INTERRUPTEURS A CIRCUIT NUMERIQUE Un interrupteur à circuit numérique pouvant être complë- tement mis en oeuvre au moyen de techniques de circuits à la-rge intégration est décrit dans la demande de brevet français N 85/19 301. Ce circuit assure une mise en oeuvre numérique d'une détermination de surintensité et de retard temporel pour inter- rompre le courant dans un circuit par comparaison avec des valeurs de courant prédéterminées. Le circuit utilise un convertisseur analogique/numérique de détection de crête dans lequel le courant détecté composite du circuit est comparé à la sortie d'un conver- tisseur numérique/analogique et dans lequel une impulsion d'hor- loge fixe est comparée à la sortie de cette comparaison. Une valeur numérique I2t commandée par la valeur de crête du courant composite est utilisée comme mesure du courant dans le circuit protégé. Quand le courant de crête est détecté dans un circuit protégé dans des applications industrielles, il se produit des faux déclenchements provoqués par des formes d'onde de courant distordues dans lesquelles les 5iàme et 7ième harmoniques peuvent s'ajouter à la valeur de crête amenant la valeur de crête à dé- passer des valeurs de détection prédéterminées à long terme et à court terme entraînant un "déclenchement Fautif" avec une perte corrélative de productivité. Le circuit électrique doit être testé de façon indépendante pour s'assurer qu'aucun courant de défaut n'existe en fait avant que les disjoncteurs puissent être refermés et que l'équipement industriel puisse être rendu opérationnel.. Cette condition est particulièrement importante dans les systèmes de transmission et de distribution électriques utilisant une cor-. rection de facteur de puissance par addition de batteries de con- densateurs qui tendent à distordre les composantes de forme d'oQnde sinusoïdale. Quand des charges très inductives sont utilisées, par exemples des grands fours à induction, la forme d'onde détectée du courant devient distordue en harmoniques de sorte que la compo- sante du 7ième harmonique s'ajoute à la valeur du courant de crête provoquant un état de surintensité apparent bien que la valeur réelle du courant efficace soit bien en-dessous des limites ac- ceptées. Il a été déterminé que la distorsion de la forme d'onde du courant n'est pas un problème quand la valeur efficace du courant est détectée, plutôt que la valeur de crête comme cela est maintenant l'habitude dans la plupart des circuits de puissance in- dustriels. La détection de valeur efficace fournit également une évaluation plus réaliste de l'effet thermique réel sur les con- ducteurs de puissance qui sont protégés par l'équipement d'inter- tuption de circuit dans le circuit protégé. L'invention propose en conséquence un interrupteur à c7icuit numérique pour la protection d'un circuit dans lequel un calcul de valeur efficace est effectué sur une base continue en tant que mesure du courant composite circulant dans le circuit protégé. La protection numérique des surintensités est assurée en produisant une représentation en flux d'impulsions du courant ayant une fréquence proportionnelle au carré de l'amplitude du signal analogique du courant. La valeur élevée au carré du courant est intégrée pendant un intervalle prescrit et une valeur efficace est déterminée à partir de là. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en. relation avec les figures jointes parmi lesquelles: la figure 1 représente de façon schématique un circuit multiplieur de fréquences selon l'invention; la figure 2 représente des chronogrammes des impulsions de feéqoence produites dans le circuit de la figure 1; la figure 3 représente schématiquement un circuit d'élé- vati-a au carré de fréquences selon l'invention; la figure 4 représente schématiquement une variante de multiplieur de fréquences selon la présente invention; la figure 5 représente schématiquement une-variante de circuit d'élévation au carré de fréquences selon la présente in- oention; la figure 6 représente schématiquement un circuit de pro- tection à valeur efficace selon l'invention; la figure 7 représente schématiquement un circuit de calcul de puissances selon la présente invention; la figure 8 représente schématiquement un circuit de calcul de valeurs efficaces selon la présente invention; la figure 9 représente schématiquement un circuit de calcul de valeurs efficaces à 4 bits selon l'invention; et la figure 10 représente schématiquement un circuit de calcul de valeurs efficaces multiples selon l'invention. Un circuit multiplieur de fréquences 10 est représenté en figure 1 et comprend une ligne d'entrée 11 connectée à une source A à une première fréquence fA. La source peut comprendre un convertisseur tension/fréquence (V/F) par exemple du type qui con- vertit l'amplitude d'un signal analogique de courant ou de tension en une fréquence qui peut être traitée numériquement. Le signal d'entrée analogique, par exemple, pourrait commander la polari- sation d'une diode à capacité variable (varactor) utilisée en tant que composant de détermination de fréquence d'un circuit résonnant à l'intérieur d'un oscillateur de sorte que la fréquence d'oscil- lation dépend de la valeur du signal d'entrée. Un avantage du con- vertisseur tension-fréquence analogique/numérique est qu'il four- nit une représentation numérique de la valeur moyenne de l'entrée pendant l'intervalle de conversion. La ligne d'entrée à fréquence fA 11 est connectée à une première entrée d'une porte ET 12. Une source de fréquence séparée B est connectée par une ligne d'entrée 13 à un compteur diviseur par N 14 et la sortie du compteur est connectée à l'entrée de mise à 1 (SET) d'une bascule RS 15. L'en- trée de remise à 0 (RESET) est connectée à un temporisateur fixe 17, l'entrée de validation (ENABLE) du temporisateur est connectée à la sortie Q de la bascule et à l'autre entrée de la porte ET 12 par un conducteur 16. Le temporisateur est validé quand la bascule est à "1", c'est-à-dire que la sortie Q est à l'état "O". La ligne de sortie 18 fournit une fréquence f0 qui est une fonction du produit fA, fB comme cela est représenté en se référant maintenant aux chronogrammes de la figure 2. Ces schémas représentent un chro- nogramme pour un cycle unique représenté avec un axe temporel com- mun pour chacune des bornes décrites en relation avec le circuit multiplieur de fréquences 10. Chacune des impulsions représentées indique la présence (1) ou l'absence (0) d'un signal de tension, c'est-à-dire un état "haut" ou "bas" comme cela est indiqué. Le cycle commence quand le compteur binaire 14 termine son comptage. Une sortie haute met à "1" la bascule et un signal haut Q est alors appliqué à une entrée de la porte ET. L'une de ces entrées étant haute, la sortie de la porte ET sur la ligne 18 suivra l'état de son autre entrée et est fonction de la fréquence fA sur la ligne d'entrée 11. Quand la bascule est mise à "1", deux autres processus commencent. Le temporisateur fixe 17 est initialisé et le compteur binaire 14 démarre à partir de son comptage maximal. Après un incrément temporel t, le temporisateur remet à "0" la bas- cule et aucun signal n'apparaît sur la ligne de sortie 18 en prove- nance de la porte ET. La relation entre les états haut et bas de la ligne d'entrée pour fA est représentée en 19 par comparaison à l'entrée représentée par les impulsions de largeur d'impulsions croissantes de 1 à n pour la ligne d'entrée 13 pour fB comme cela est représenté en 20. L'état de la sortie Q de la bascule est re- présenté en 21 par comparaison avec l'état du temporisateur constant représenté en 22. Le retard temporel t est indiqué comme la durée pendant laquelle la sortie Q reste haute. L'état du compteur binaire 14 qui est représenté comme un compteur diviseur par N est représenté en 23 et l'état de la ligne de sortie 18 fournissant la fréquence f0 à partir de la porte ET 12 est représenté en 24. La relation mathématique entre le nombre d'impulsions p représentant la fréquence f0 sur la ligne de sortie 18 est donnée par l'expression p = t/(1/fa) = fat La bascule reste à "0", inhibant les impulsions jusqu'à ce que le cycle soit achevé par le compteur binaire 14. Le comp- teur binaire commence un nouveau cycle après que n impulsions soient reçues sur la ligne d'entrée 13 fournissant la fréquence fB. La durée du cycle total est donnée par l'expression T = n x (1/fb) = n/fb La fréquence de sortie f0 a une valeur sur le cycle four- nie par l'expression f0 = p/T En combinant les résultats ci-dessus, on obtient l'expression f0 = fat/(n/fb) = (t/n) fafb La figure 3 représente un circuit 26 d'élévation au carré de fréquence dans lequel la source de fréquence B décrite précédemment en figure 1 est éliminée et dans lequel le compteur binaire 14 est couplé à la ligne d'entrée 11 portant la fréquence unique fA. Des éléments similaires sont identifiés par des réfé- rences numériques communes et le circuit fonctionne de la façon précédemment décrite avec le résultat suivant. La durée totale du cycle est maintenant donnée par l'ex- pression T = n/fa qui devient par substitution fo = t x fa2 / n Un circuit multiplieur de fréquences simplifié 87 est représenté en figure 4, la source de fréquences A étant connectée par une entrée à un compteur diviseur par N 88 sur une ligne d'en- trée 11 et la source de fréquences B étant connectée par une ligne d'entrée 13 aux bornes d'horloge (CLK) d'une bascule DSQ 89 et d'une bascule DQ 90. Une fréquence d'horloge est fournie sur la ligne d'entrée 9 à l'entrée d'un compteur 91. La borne de préré- glage (PRESEST) du compteur diviseur par N et la borne de vali- dation (ENABLE) du compteur sont interconnectées par un conducteur 93 à la sortie Q de la bascule DQ 90. La sortie Q de la bascule DSQ 89 est connectée à l'entrée D de la bascule DQ et la sortie S de la bascule DSQ est connectée à la ligne de sortie 18 par un conducteur 92. Les données à m bits en provenance du compteur sont fournies à une entrée du compteur diviseur par N sur un conducteur multiple 94. Quand le compteur diviseur par N 88 égal "0" impulsions, le compteur est validé pendant une période de la fréquence d'en- trée fA. Pendant cette durée, le compteur accumule fCLK/fB impul- 258316e sions o fcLK est plus grand que la valeur maximale de fa ou fB. La durée t entre "0" impulsions est donnée par l'expression t = (fcLK/fB) (1/fA) = 1 /fouT en conséquence: fout = KfAXfB o K = 1/fcLK Un circuit simplifié 95 d'élévation au carré de fré- quences est représenté en figure 5 dans laquelle la source de fré- quence A est connectée à une entrée d'un compteur diviseur par N 88 par la ligne d'entrée 11. L'impulsion d'horloge fixe est con- nectée par la ligne d'entrée 9 à une entrée du compteur 91. La borne PRESET du compteur diviseur par N est interconnectée à l'en- trée de validation (ENABLE) du compteur par la ligne 96 et à la ligne de sortie 18 par une ligne 97. La sortie de données à m bits en provenance du compteur est envoyée vers le compteur diviseur par N par un conducteur 98. Le circuit d'élévation au carré de fréquences 95 fonc- tionne de façon analogue au circuit multiplieur de fréquence 87 susmentionné sauf que le compteur accumule maintenant fcLK/fA comp- tage pendant une période de la fréquence d'entrée fA quand le comp- teur diviseur par N 88 égale "0" impulsion. Le compteur diviseur par N est préréglé à la valeur du compteur (fCLK/fA> au niveau du front descendant de l'impulsion 0 et le compteur est effacé. La durée t entre 0 impulsions est maintenant donnée par l'expression t (fcLK/fA) (1/fA), et fo = 1 impulsion/(fcLK/f2A) secondes qui se simplifie en: fo: KfA2 o K = 1/fcLK Une application de la fonction d'élévation au carré de fréquences consiste en un circuit de traitement de courant com- prenant le convertisseur tension/fréquence 27 et le circuit d'élé- vation au carré de fréquence 26 dans le circuit de protection de surintensité efficace désigné de façon générale par la référence 57 en figure 6. Le circuit de protection trouve des applications dans un interrupteur numérique de circuit tel que décrit dans la demande de brevet français susmentionnée. Les circuits de fonction numérique I2t et de convertisseur analogique/numérique de détec- tion de crête dans l'interrupteur de circuit numérique dans le document mentionné sont remplacés par les circuits d'élévation au carré et de conversion tension/fréquence 26 et 27 pour fournir la fonction de traitement de courant. Les circuits de détection et de déclenchement 29 et 30 sont identiques à ceux décrits dans la de- mande de brevet français susmentionnée, dans laquelle trois transformateurs de détection de courant, respectivement insérés dans chacune des trois phases de puissance dans un circuit protégé, fournissent une valeur de courant continu à une résistance de charge fournissant une valeur de tension proportionnelle à la valeur absolue du courant détecté. Cette valeur de tension est fournie par une ligne d'entrée 85 à un convertisseur tension/fré- quence 27 qui produit une valeur de fréquence fI qui varie propor- tionnellement au courant détecté. Cette valeur est fournie par la ligne d'entrée 11 au circuit d'élévation au carré 26 qui contient les éléments décrits précédemment en figure 3 et dans lequel une fréquence de sortie f0 est obtenue avec une valeur proportionnelle à fI2 et qui est fournie par le conducteur 18 à un compteur four- nissant une moyenne 28 et par un conducteur 31 au circuit de dé- tection 29. Le circuit de détection répond à des valeurs prédéter- minées du courant détecté, telles qu'elles sont maintenant repré- sentées par fI2 tandis que le compteur de moyenne 28 fournit un retard temporel sur un conducteur 32, proportionnellement à la valeur inverse de la moyenne du carré du courant comme cela est in- diqué. Cette valeur est utilisée dans le circuit de déclenchement 30 pour déterminer les retards caractéristiques de long et court terme avant d'actionner le mécanisme de déclenchement. On notera que, dans la protection de valeur efficace, la racine carrée de la valeur moyenne est élevée au carré pour fournir le facteur tem- porel utilisé pour déterminer le produit du temps par la surinten- sité avant le déclenchement, c'est-à-dire I2t. Puisque ceci dé- finit le carré moyen, la sortie du compteur de moyenne 28 peut être utilisée directement comme cela est indiqué. Le circuit de détection 29 doit également effectuer la moyenne de la sortie de fréquence élevée au carré, c'est-à-dire fI2 pour déterminer la dé- tection sur la base du carré du réglage de détection de déclen- chement comme cela est décrit en détail dans la demande de brevet français ci-dessus mentionnée. Le circuit multiplieur de fréquences 10 de la figure 1 est utilisé dans le circuit de calcul de puissance 86 décrit en figure 7. La valeur de tension V du circuit est redressée dans un redresseur 33 et la tension continue est fournie à un convertis- seur tension/fréquence (V-F) 27A et un signal de polarité corres- pondant à la polarité du signal de tension d'entrée est appliqué à une première entrée d'une porte NON OU Exclusif 35. La valeur du courant dans le circuit protégé est redressée par un redresseur séparé 34 et la valeur du courant continu est fournie à un conver- tisseur tension/fréquence séparé 27B. A nouveau, un signal de pola- rité en réponse à la polarité du courant d'entrée est appliqué à l'autre entrée de la porte NON OU Exclusif 35. La représentation fréquentielle de la tension redressée fv du circuit fournie au mul- tiplieur de fréquences par un conducteur 36 et la représentation fréquentielle du courant redressé fI du circuit fournie au multi- plieur de fréquences par le conducteur 37 sont multipliées en con- tinu dans le multiplieur de fréquences pour fournir une fréquence de sortie f0 qui est proportionnelle au produit des deux fré- quences et est appliquée par le conducteur 18 à la borne CT d'un compteurdécompteur 39. Les signaux de polarité de tension et de courant sont multipliés l'un par l'autre dans la porte NON OU Ex- clusif 35 qui est utilisée comme détecteur en phase. Le signal en phase commande l'état du compteur-décompteur par une connexion, par un conducteur 38, à la borne de comptage/décomptage (U/D). La sortie de retenue C du compteur- décompteur fournit des impulsions de puissance directe moyenne sur un conducteur 40 et la sortie de retenue négative B fournit une indication d'une inversion de puis- sance sur un conducteur 41. Les valeurs efficaces du courant et de la tension d'un circuit peuvent avoir d'autres applications utiles dans le circuit protégé, par exemple une mesure. Le circuit de calcul de valeurs efficaces 57 représenté en figure 8 peut prendre la valeur de fré- quences f0, fournie par le circuit d'élévation au carré de fré- quence 26 de la figure 3 et fournir cette valeur en tant que repré- sentation fréquentielle du carré du courant du circuit fI2, sur la ligne d'entrée 18 et, par l'interconnexion d'un compteur diviseur par N 42, d'un compteur 44, d'une bascule à M + 1 bits 49 et d'un additonneur complet de m bits 50 fournir une valeur efficace à m bits sur une ligne de sortie multiple 56. Avant de décrire les détails du circuit de détermination de valeur efficace, il est utile de décrire les fonctions mathématiques qui y sont réalisées. Un procédé itératif connu pour calculer la racine carrée d'un nombre quelconque est donné par l'expression Ai + 1 = Ai/2 + X/2 Ai = 1/2(Ai + X/Ai) o i représente l'indice d'itération de l'expression série, Ai re- présente la dernière estimation de la valeur de la racine carrée et X représente le nombre qui est égal à la valeur au carré. La série converge très rapidement vers la valeur de la racine carrée avec une valeur initiale raisonnable de A. La valeur de racine car- rée moyenne d'un signal électrique sur une durée T prescrite est donnée par l'expression: RMS = (X2 AVG/T)1/2 O X2 AVG est égal à la valeur moyenne du carré du signal X et RMS est égal à la valeur de racine carrée moyenne. En se référant à nouveau au circuit RMS 57 de la figure 8, la fonction mathématique susmentionnée est mise en oeuvre numé- riquement de la façon suivante. Le signal d'entrée proportionnel en fréquence au carré d'un courant d'entrée I, par exemple au moyen du circuit d'élévation au carré de fréquence 26 de la figure 3, est appliqué par la ligne d'entrée 18 à l'entrée d'un compteur diviseur par N 42. Le facteur de division de ce compteur est une valeur numérique à m bits qui a trait à l'expression "Ai" décrite précédemment. La sortie du compteur diviseur par N est appliquée par le conducteur 43 à un compteur binaire simple 44. La sortie à m bits en provenance du compteur qui est appliquée à un addition- neur à m bits 50 par le conducteur 51, correspond au terme X/Ai. Le signal échantillon (SAMPLE) est une impulsion de synchroni- sation en provenance d'une horloge (non représentée) conçu pour mettre en oeuvre le calcul d'un signal de valeur efficace dont la période correspond à la durée prescrite T dans l'expression précé- dente du calcul de valeur efficace. L'impulsion de synchronisation SAMPLE sur la ligne d'entrée 45 est reliée à la borne PR du comp- teur diviseur par N 42 par un conducteur 46 et à une entrée d'une bascule à m+l bits 49 par un conducteur 47. L'impulsion de synchro- nisation SAMPLE est connectée à l'entrée d'effacement CLR du comp- teur 44 par le conducteur 48. Les données à m+l bits en provenance de l'additionneur complet à m bits 50 sont introduites dans la bas- cule à m+ l bits 49 par le conducteur 53. Les m bits de données les plus significatifs en provenance de la bascule à m+l bits sont appliqués à une première entrée du compteur diviseur par N 42 et le bit de données le moins significatif est appliqué à l'entrée de retenue (CI) de l'additionneur complet à m bits 50 par la ligne 52 et l'autre entrée de l'aditionneur complet à m bits 50 est fournie avec les m bits de données les plus significatifs sur les conduc- teurs 54 et 55. La ligne de sortie 56 qui relie les conducteurs 54 et 55 transmet la valeur binaire efficace résultante. Pour réaliser le calcul de valeurs moyennes, le circuit de valeur moyenne agit de la façon suivante. Par suite de la récep- tion de l'impulsion SAMPLE, le compteur 44 a été effacé et une nouvelle valeur Ai a été établie dans le compteur diviseur par N 42. Pendant une durée T, le compteur 44 accumule des impulsions à la vitesse suivante: fRMS = fI2: Ai Après la durée T, le compteur 44 a accumulé fi2 x T: AI comptages qui sont appliqués à une entrée de l'addi- tionneur complet à m bits 50 par le conducteur 51. Une autre entrée de l'additionneur complet à m bits reçoit la dernière esti- mation Ai. Par suite de la réception de l'impulsion SAMPLE, les deux entrées de l'additionneur complet à m bits et le bit de retenue en provenance du bit le moins significatif de la bascule à m+l bits 49 sont ajoutés et la sortie est le bit m + le bit de retenue, (m + 1), et est représentée par l'expression: Ai + fi2 x T: Ai Une nouvelle estimation de la valeur moyenne peut être obtenue en divisant cette expression par 2. En notation binaire, ceci est réalisé en décalant le dividende Ai + 1 d'une unité. Ceci est réalisé dans le circuit de valeur moyenne selon l'invention en utilisant le bit de retenue de l'additionneur m+1 en tant que bit il le plus significatif (MSB) de la nouvelle estimation et en uti- lisant les m-1 sorties les plus significatives des étages de l'additionneur complet à m bits. Le front descendant de l'impul- sion SAMPLE est utilisé pour mémoriser la nouvelle estimation RMS, effacer le compteur 44 et prédéterminer le compteur diviseur par N 42. Un circuit de calcul de valeur efficace à 4 bits 58 est représenté en figure 9 dans laquelle le compteur diviseur par N 42, le compteur 44, la bascule à m + 1 bits 49 et l'additionneur complet à m bits 50 du circuit de valeur moyenne 57 de la figure 6 sont remplacés respectivement par le compteur diviseur par N 59, le compteur à 4 bits 60, la bascule à 4 bits 65 et l'additionneur complet à 4 bits 83. La fréquence représentative du carré du courant (fp2) est connectée au compteur diviseur par N 59 au moyen d'une ligne d'entrée 18 et la sortie du compteur diviseur par N est connectée à une entrée du compteur 60 au moyen du conducteur 61. Les impulsions SAMPLE sont connectées à la broche 9 du comp- teur diviseur par N par un conducteur 63, à la borne de mémori- sation (LATCH) de la bascule 65 et à la borne d'effacement (CLEAR) du compteur décompteur 60 par un conducteur 62. Les bornes de sortie de bascule sont connectées aux broches 10, 11, 12 et 13 du diviseur par N par des conducteurs 64, 66, 67 et 68, respective- ment. Les bornes d'entrée de bascule sont connectées aux bornes de retenue et aux bornes de sortie A0 à A3 de l'additionneur complet à 4 bits 83 de la façon indiquée. L'entrée de retenue (CyIN) de l'additionneur complet à 4 bits est connectée à une sortie de la bascule 65 pour produire le bit de données le moins significatif (LSB) pour l'additionneur complet à 4 bits par le conducteur 84. Le bit de données le plus significatif (MSB) est fourni à partir du compteur 60 à l'additionneur complet à 4 bits 83 par le con- ducteur 69 et le bit de données le moins significatif est fourni à l'additionneur complet à 4 bits par le conducteur 72. Les bornes d'entrée restantes de l'additionneur complet à 4 bits sont inter- connectées aux bornes de sortie du compteur au moyen de conduc- teurs 73, 74. Les conducteurs 64, 66, 67 et 68 qui interconnectent la bascule 65 à l'additionneur complet à 4 bits comprennent la 2_583168 sortie efficace à 4 bits. Le bit le moins significatif (LSB) de la sortie de l'additionneur complet à 4 bits 83 est utilisé pour cal- culer le résultat suivant en effectuant une boucle vers l'entrée de retenue qui comprend l'étage additionneur le moins significatif pour effectuer une mise en boucle du bit de données rejetté. Dans des buts pratiques, il faut éviter toute "rotation complète" du compteur 60, c'està-dire dépasser le comptage maximal et revenir à 0. Des circuits sont requis ou bien pour maintenir le compteur à un comptage maximal ou bien pour placer toutes les entrées de l'additionneur complet à 4 bits à un maximum. La sélection du nombre de bits de résolution est liée au signal d'entrée maximal concerné et à la période P pour laquelle la valeur efficace est souhaitée. A titre de condition d'état stable, les expressions mathématiques suivantes s'appliquent: Ai+1 = (fI2 x T: Ai + Ai): 2 Pour l'additionneur complet à m bits 50 de la figure 9, une saturation prend place pour fI2 max comme on peut le voir à partir de l'expression suivante: AI = 2m-1 fi2max x T: (2m-1). Ceci se simplifie en: (2m-l)2 = fI2 max x T. La résolution réelle du circuit de valeur efficace à 4 bits 58 représenté en figure 9 est 2m-l o m = 4. Si la valeur efficace est souhaitée sur un cycle unique de 60 Hz pour lequel la période T est de 16,6 ms, le circuit d'élévation au carré de fré- quence 26 représenté en figure 3 pour une entrée analogique à pleine échelle doit être conçu pour une fréquence d'impulsions don- née par l'expression suivante: fi2max = (2m-l)2: T = 152: 0,1666 = 13500Hz. Puisque le circuit de valeur efficace ne modifie pas le signal d'entrée, plusieurs circuits de périodes variables peuvent être mis en parallèle pour mesurer des valeurs RMS sur des inter- valles de temps différents pour obtenir des résolutions encore plus élevées. La figure 10 représente un circuit de calcul de valeur efficace multiple 75 dans lequel un circuit de valeur efficace à 8 bits 78 est connecté en parallèle avec un circuit de valeur effi- cace à 11 bits 79, Une fréquence fI2 proportionnelle au carré du 2 5 83 1i68 courant du circuit est envoyée au circuit de valeur efficace à 8 bits 78 par une ligne 18 et au circuit de valeur efficace à 11 bits 79 par une ligne 77. Une impulsion SAMPLE ayant une fréquence de 60 Hz est envoyé au circuit de valeur efficace à 8 bits par un conducteur 76 et une impulsion supplémentaire SAMPLE ayant une période T d'une seconde est envoyée au circuit de valeur efficace à 11 bits par un conducteur 82. Un signal devaleur efficace à 7,5 bits apparaît sur le conducteur 80 et est mis à jour toutes les 16,6 secondes alors qu'un signal de valeur efficace à 10,4 bits apparaît sur le conducteur 81 et est mis à jour toutes les se- condes. L'expression mathématique dans ce circuit combiné est don- née par une fréquence de carré maximale fi2 de 2 MHz sur l'inter- valle de temps de 16,6 ms, c'est-à-dire un cycle à 60 Hz avec les résultats suivants: (2m - 1)2 - 22m = f2max T En résolvant pour m on obtient l'expression suivante: m = (1/2) [(ln(f12 max T)]/ln2 = [ln(2 x (106/60))]/2(0,693) La valeur de m est égale à 7,5 dans l'exemple donné et il en résulte une résolution de 0,5 %. Bien que cette résolution soit convenable dans des buts de contrôle, un intervalle d'une seconde pour T est plus acceptable dans des buts de mesure et la valeur m pour l'intervalle de temps d'une seconde est donnée par l'expres- sion suivante: m = (1/2) ln(2 x 106): 0,693) = 10,4, avec une résolution de 0,07 %. On peut montrer que l'utilisation d'un circuit multi- plieur de fréquence fournit une représentation efficace de valeurs analogiques de tension et de courant. L'utilisation du circuit con- vertisseur tension/fréquence selon l'invention en combinaison avec des multiplieurs de fréquence et des compteurs/décompteurs fournit un moyen d'indication précise de puissance et d'inversion de puis- sance. Le circuit de valeur efficace fournit effectivement le calcul de valeur efficace en combinaison avec une détection numé- rique de surintensité et une possibilité d'interruption. En dis- posant en cascade une pluralité de sous-circuits de valeur effi- cace, une résolution peut être obtenue avec une précision suffi- sante pour être utilisée pour des mesures quand des valeurs très précises de la tension et du courant du circuit sont requises. REVENDICATIONS 1. Circuit multiplieur de fréquence destiné à être uti- lisé dans un système de distribution de puissance protégé, caracté- risé en ce qu'il comprend: une porte logique (12) ayant une entrée pour une con- nexion à une première source de fréquence (A); un compteur binaire (14) ayant une entrée pour une con- nexion à une seconde source de fréquence (B); un temporisateur (17) fournissant une fréquence d'hor- loge fixe; et une bascule (15) interconnectant le compteur, le tempori- sateur et la porte logique pour fournir une fréquence de sortie qui est une fonction des première et seconde fréquences d'entrée. 2. Multiplieur de fréquence selon la revendication 1, caractérisé en ce que la porte logique (12) comprend une porte ET, une autre entrée de cette porte ET étant connectée à la sortie Q en provenance de la bascule (15). 3. Multiplieur de fréquence selon la revendication 1, caractérisé en ce que le compteur binaire (14) comprend un comp- teur diviseur par N, une sortie de ce compteur diviseur par N étant connectée à une entrée de mise à 1 (S) de la bascule (15). 4. Multiplieur de fréquence selon la revendication 2, caractérisé en ce que la sortie du temporisateur (17} est con- nectée à une entrée de remise à zéro (R) de la bascule (15) et en ce que la sortie Q de la bascule est connectée à une entrée de validation (EN) du temporisateur pour valider le temporisateur quand la bascule est mise à 1 et que la sortie Q est à l'état haut. 5. Multiplieur de fréquence selon la revendication 1, caractérisé en ce que les première et seconde sources de fréquence comprennent chacune un convertisseur tension/fréquence. 6. Circuit d'élévation au carré de fréquence destiné à être utilisé avec un système de distribution de puissance protégé, caractérisé en ce qu'il comprend: une porte logique (12) ayant une entrée pour être con- nectée à une source de fréquence (A) représentative d'un courant dans un circuit protégé; un compteur binaire (14) ayant une entrée connectée à la source de fréquence (A) et une sortie connectée à une entrée de mise à 1 (S) d'une bascule RS, une sortie Q de la bascule (15) étant connectée à une autre entrée de la porte logique (12); et un temporisateur (17) fournissant une fréquence d'hor- loge fixe, une sortie du temporisateur étant connectée à une entrée de remise à zéro R de la bascule et une entrée de vali- dation du temporisateur étant connectée à la sortie Q de la bas- cule et à l'autre entrée de la porte logique, d'o il résulte que la sortie de la porte logique (18) fournit un multiple de la fré- quence d'entrée. 7. Circuit d'élévation au carré de la fréquence selon la revendication 6, caractérisé en ce que la porte logique (12) com- prend une porte ET et en ce que le compteur binaire (14) comprend un compteur diviseur par N. 8. Circuit d'élévation au carré de fréquence selon la revendication 6, caractérisé en ce que la source de fréquence comprend un convertisseur tension/fréquence et en ce que cette tension provient du courant du circuit. 9. Circuit de traitement de courant pour un interrupteur de circuit numérique, caractérisé en ce qu'il comprend: un moyen de conversion tension/fréquence (27) par lequel le courant dans un circuit protégé est d'abord converti en une tension et dans lequel la tension est convertie en une fréquence d'entrée (fI), la fréquence d'entrée comprenant une pluralité d'im- pulsions proportionnelles au courant du circuit; un circuit (26) d'élévation au carré de fréquence com- prenant une porte ET (12) un compteur binaire diviseur par N (14) et un temporisateur numérique (17) interconnectés au moyen d'une bascule RS (15) , une entrée de la porte ET-(12) et une entrée du compteur diviseur par N étant connectées ensemble au convertisseur tension/fréquence, une entrée de mise à 1 (S) de la bascule étant connectée à une sortie du compteur diviseur par N, une sortie du temporisateur étant connectée à une entrée de remise à zéro R de la bascule et une sortie Q de cette bascule étant connectée à une entrée de validation du temporisateur et à une autre entrée de la porte ET pour fournir une fréquence de sortie (fo) en provenance de la porte ET proportionnelle à un multiple de la fréquence d'entrée; un circuit numérique de détection (29) pour déterminer à partir de la seconde fréquence quand le courant dans le circuit dépasse des valeurs de détection prédéterminées; et un circuit de déclenchement (30) connecté à la seconde fréquence par l'intermédiaire d'un compteur (28) dans lequel un in- crément temporel est produit de façon inversement proportionnelle à la seconde fréquence, ce circuit de déclenchement initialisant alors une opération de déclenchement quand le courant dans le circuit dépasse la valeur de détection pendant des durées prédéter- minées. 10. Circuit de détermination de puissance pour calculer la puissance électrique et la puissance électrique inverse dans un circuit de distribution de puissance, caractérisé en ce qu'il comprend: un premier convertisseur tension/fréquence (27A) con- necté à une source de tension redressée dans un système de distri- bution de puissance électrique pour produire une première fré- quence (fv) proportionnelle à la tension du système; un second convertisseur tension/fréquence (27B) connecté à une source de courant redressé dans le système de distribution de puissance électrique pour produire une seconde fréquence (fx) proportionnelle au courant dans le système; un multiplieur de fréquence (10) comprenant des première et seconde entrées connectées aux premier et second convertisseurs de fréquence pour produire une troisième fréquence (f0) sur une sortie de façon proportionnelle au produit des première et seconde fréquences; une porte logique (35) dont une entrée est connectée à un signal de polarité en provenance de la source de tension re- dressée et dont une autre entrée est connectée à un signal de pola- rité en provenance de la source de courant redressé pour fournir un signal sur une sortie (38) quand le courant et la tension dans le système sont en phase; et un compteur-décompteur (39) ayant une entrée de comptage (CT) connecté à la sortie du multiplieur de fréquence (10) pour re- cevoir la troisième fréquence et une entrée de comptage-décomptage (U/D) connectée à la sortie de la porte logique pour recevoir le signal de sortie de la porte logique et fournir un signal de sor- tie de retenue (C) représentatif de la puissance dans le système et un signal de sortie de retenue négative (B) représentatif de l'inverse de la puissance dans le système. 11. Circuit de détermination de puissance selon la reven- dication 10, caractérisé en ce que la porte logique (35) comprend une porte NON OU Exclusif. 12. Circuit de détermination de valeur efficace caracté- risé en ce qu'il comprend: un compteur diviseur par N (42) connecté à un multi- plieur de fréquence et recevant une première fréquence d'entrée fI2 proportionnelle à un multiple du courant circulant dans un circuit de puissance et une source de fréquence d'échantillonnage (SAMPLE) pour fournir une seconde fréquence d'entrée présentant un comptage prédéterminé à une entrée de précomptage PR et produire une fréquence de sortie inférieure à la première fréquence; un compteur (44) connecté au compteur diviseur par N (42) pour recevoir la seconde fréquence sur une première entrée et la fréquence d'échantillonnage sur une entree d'effacement (CLR), ce compteur (44) fournissant une représentation à m bits de la première fréquence sur une sortie (51); et une bascule à m+l bits (49) ayant une première entrée (47) connectée à la source de fréquence d'échantillonnage et une sortie connectée à une seconde entrée du compteur diviseur par N, une sortie de valeur moyenne (RMS) fournissant une représentation de valeur moyenne du courant du circuit et une entrée de retenue (CI) à un additionneur complet à m bits (50), une autre entrée de l'additionneur à m bits étant connectée à la sortie (51) du compteur (44) et une sortie de l'additionneur à m bits (50) étant connectée à une seconde entrée de la bascule à m+l bits (49). 13. Circuit de détermination de valeur efficace selon la revendication 12, caractérisé en ce que la fréquence de sortie est égale à la première fréquence d'entrée divisée par la valeur bi- naire à m bits résultant des m bits les plus significatifs de la bascule à m+l bits (49). 14. Circuit de détermination de valeur efficace selon la revendication 12, caractérisé en ce que la bascule à m+l bits (49) fournit m bits de données audit compteur diviseur par N (42) repré- sentatifs des m bits de données les plus significatifs et un bit de données à l'additionneur à m bits représentatif du bit de don- nées le moins significatif à un circuit de détermination de valeur efficace selon la revendication 12, caractérisé en ce que l'addi- tionneur à m bits (50) fournit m+l bits de données à la bascule à m+l bits (49). 15. Circuit de détermination de valeur efficace selon la revendication 12, caractérisé en ce que la bascule à m+l bits 49 fournit m bits de données à la sortie de valeur efficace de façon équivalente à la valeur efficace du courant du circuit. 17. Circuit de détermination de valeur efficace selon la revendication 12, caractérisé en ce qu'il comprend: un second compteur diviseur par N, un second compteur, une seconde bascule à m+l bits et un second additionneur complet à m bits électriquement connectés en parallèle, respectivement avec le compteur diviseur par N, le compteur, la bascule à m+l bits et l'additionneur complet à m bits, une troisième fréquence d'entrée (82) présentant un second comptage prédéterminé pour fournir un second bit de données et une seconde sortie de valeur efficace équivalente à la valeur efficace du courant du circuit. 18. Circuit de détermination de valeur efficace selon la revendication 17, caractérisé en ce que le premier additionneur complet à m bits comprend un additionneur complet à 8 bits et en ce que le second additionneur complet à m bits comprend un addi- -83168 tionneur complet à 11 bits, les premiers bits de données com- prenant 8 bits de données et la sortie de valeur efficace des seconds bits de données comprenant 11 bits de données au niveau de la seconde sortie (RMS). 19. Circuit-multiplieur de fréquence destiné à être uti- lisé dans un système de distribution de puissance protégé, carac- térisé en ce qu'il comprend: une paire de première et seconde bascules (89, 90) inter- connectées l'une à l'autre et à une première source de fréquence d'entrée (B); un compteur diviseur par N (88) connecté à la sortie de la seconde bascule et à une seconde source de fréquence d'entrée (A); et un compteur (91) connecté à la sortie de la seconde bas- cule (90) et à une source d'impulsions d'horloge fixe (fCLK), le- dit compteur diviseur par N (88) fournissant une fréquence de sor- tie qui est fonction des première et seconde fréquences d'entrée. 20. Circuit multiplieur de fréquence selon la revendi- cation 19, caractérisé en ce qu'une borne d'horloge de la première bascule (89) est connectée à une borne d'horloge de la seconde bascule (90) et à la source de première fréquence (B). 21. Circuit multiplieur de fréquence selon la revendi- cation 19, caractérisé en ce que la seconde bascule (90) est cons- tituée d'une bascule (DQ) et en ce que la borne (Q) de cette secon- de bascule est reliée à une borne de préétablissement (PRESET) du compteur diviseur par N et à une borne de validation (ENABLE) du- dit compteur (91). 22. Circuit multiplieur de fréquence selon la revendi- cation 19, caractérisé en ce que ledit compteur (91) fournit m bits de données au compteur diviseur par N (88). 23. Circuit multiplieur de fréquence selon la revendi- cation 19, caractérisé en ce que la première bascule (89) est cons- tituée d'une bascule (DSQ) et en ce que la borne de mise à 1 (S) de cette bascule (DSQ) est connectée à une sortie du compteur divi- seur par N (88). 24. Circuit d'élévation au carré de fréquence destiné à être utilisé dans un système de distribution d'alimentation pro- tégé, caractérisé en ce qu'il comprend: un compteur diviseur par N (88) ayant une entrée con- nectée à une source de fréquence d'entrée (fA); et un compteur (91) ayant une entrée connectée à une source d'impulsions d'horloge fixe (fCLK), une borne de préétablissement (PRE) du compteur diviseur par N (88) étant connectée à une borne de validation (ENABLE) dudit compteur (91), ledit compteur four- nissant une fréquence de sortie égale à un multiple de la fré- quence d'entrée. 25. Circuit d'élévation au carré de fréquence selon la revendication (24) caractérisé en ce qu'il comprend en outre un moyen de connexion entre ladite borne (PRESET) du compteur di- viseur par N et ladite borne (ENABLE) du compteur, et une sortie vers le compteur diviseur par N. 26. Circuit d'élévation au carré de fréquence selon la revendication 24, caractérisé en ce que le compteur (91) fournit m bits de données au compteur diviseur par N (88). 27. Circuit d'élévation au carré de fréquence selon la revendication 24, caractérisé en ce que la fréquence de sortie du compteur (91) est égale au carré de la fréquence d'entrée.