FR 2583920 A1 19861226 FR 8509486 A 19850621 Procédé de fabrication d'un circuit intégré et notamment d'une mémoire EPROM comportant deux composants distincts isolés électriquement La présente invention a pour objet un procédé de fabrication d'un circuit intégré comportant deux ty- pes de composants distincts isolés électriquement. Ce procédé permet la fabrication d'un circuit mémoire, no- tamment une mémoire EPROM, c'est-à-dire d'une mémoire électriquement programmable à lecture seulement ef- façable par un rayonnement ultraviolet. Une mémoire EPROM est un circuit intégré comn- portant une partie mémoire proprement dite formée de plusieurs cellules mémoires ou points mémoires réalisés avec un premier type de composant et des circuits pé- riphériques réalisés avec un deuxième type de compo- sant permettant de commander les cellules mémoires; la partie mémoire et les circuits périphériques sont réalisés sur un même substrat suivant des technologies différentes. Sur la figure 1, on a représenté, en coupe longitudinale, une partie d'une mémoire EPROM montrant une cellule mémoire et un circuit périphérique de com- mande. Le point mémoire portant la référence généra- le 2 est formé d'un transistor comprenant une source 4 et un drain 6 réalisés dans un substrat 8 en silicium monocristallin. La source 4 et le drain 6 présentent + des conductivités, par exemple de type n, différentes de celle du substrat 8, par exemple de type p. Ce tran- sistor 2 comprend de plus un isolant de grille 10, gé- néralement en oxyde de silicium, sur lequel sont empi- lées une première grille 12 et une seconde grille 14 empilées, généralement réalisées en silicium polycris- tallin dopé, ces deux grilles étant séparées par une fine couche d'isolant 16 généralement d'oxyde de sili- cium. Ce point mémoire 2 est isoLé éLectriquement, au moyen.d'un oxyde de champ 18, réaLisé généralement par oxydation-LocaLisée du substrat 8 en silicium (pro- cédé LOCOS), d'un circuit périphérique, portant La ré- férence générale 22. -Ce- circuit périphérique 22 est formé d'un transistor à technologie conventionneLLe, par exempLe nMOS. Ce transistor 22 comprend une source 24 et un drain 26, réalisés dans le. substrat:. ensilicium 8, ayant des conductivités différentes: de celLe du subs- + trat, par exempLe de type n pour un substrat du type p. Ce-transistor 22-comprend-de plus- une unique grille 28, réalisée généralement en silic. ium polycristaLin dopé, isolée du substrat par un isoLant 30 généraLement en oxyde de siticium. - - L'ensemble de la- structure, formé- du point mémoire 2 et du circuit périphérique 22, est recouvert d'une couche épaisse. d'oxyde de siticium 32, dans la- quelle sont réalisés des trous de contact électrique teLs que 35. Les connexions éLeçtriques entre Les dif- -férents points mémoires de la mémoire. EPRON et/ou les différents circuits périphériqu.es sont assurées par une couche conductrice 36, généralement en -aluminium, dépo- sée sur la couche d'oxyde de silicium 34 et gravée se- ton un motif désiré. Sur la figure 1, on a représenté, par exemple, une connexion entre la source du point mémoire 2 et le drain du-circuit de commande 22. Dans les circuits intégrés, et en particulier dans une mémoire EPROM, les différentes couches de ma- tériau constituant ces circuits ont une épaisseur bien précise. En particulier, l'épaisseur de- l'oxyde de grille 10 des points mémoires 2,.. L'épaisseur-de l'oxyde inter-grille 16 du point mémoire.--2.et l'épaisseur de L'oxyde de grille 30 du transistor de commande 22 ont une épaisseur différente bien précise. L'épaisseur de l'oxyde de griLle 10 est par exemple comprise entre 20 et 30 nm, l'épaisseur de l'oxyde inter- grille 16 est par exemple comprise entre 30 et 40 nm et L'épaisseur de l'oxyde de grille 30 est par exemple comprise entre 30 et 40 nm. Ces différentes épaisseurs d'oxyde posent un problème d'optimisation simultanée Lors de leur fa- brication. On va décrire, ci-dessous un procédé de fa- brication d'une mémoire EPROM, selon L'art antérieur, au niveau d'un point mémoire et d'un circuit périphéri- que, étant entendu que ce procédé permet de réaliser simultanément tous les points mémoires et tous Les cir- cuits périphériques de cette mémoire. Conformément à l'art antérieur, après forma- tion de l'oxyde d'isolement 18, on réalise l'oxyde de grille 10 du point mémoire 2, généralement par oxyda- tion thermique du substrat en silicium 8, puis on dépo- se une première couche de silicium polycristallin dopé dans laquelle on réalise par gravure la première grille 12 du point mémoire 2. On réalise ensuite, généralement par oxydation thermique du substrat 8 en silicium et simultanément, l'oxyde de grille 30 du circuit périphé- rique 22 et l'oxyde intergrille 16 du point mémoire 2. Pour obtenir un bon rapport d'épaisseur entre l'oxyde de grille 30 et l'oxyde intergrille 16, on es- saie de trouver des conditions d'oxydation thermique adéquates. Malheureusement, ces conditions sont géné- ralement difficiles à trouver et à mettre en oeuvre. Après la réalisation simultanée de l'oxyde de grille 30 et de l'oxyde intergrille 16, on dépose sur l'ensemble de la structure, une deuxième couche de si- licium polycristallin, puis on grave cette couche afin de réaliser la seconde grille 14 du point mémoire 2 et la grille 28 du circuit périphérique. L'ensemble de la structure est ensuite recouvert de La couche isolante & 32 que l'on grave pour former les trous de contact électrique. Ce problème d'optimisation simultanée de- différentes épaisseurs d'oxyde de silicium et de façon générale de couches d'isolant situées à un même niveau dans les circuits intégrés, se pose dans d'autres cir- cuits que Les mémoires EPROM et en particulier dans les circuits comportant un empilement de plusieurs grilles en silicium polycristallin tels que les mémoires EEPROM (mémoire à Lecture seule programmable et effaçable électriquement), SRAM (mémoire à accès aléatoire stati- que), DRAM (mémoire à accès aléatoire dynamique). La présente invention a justement pour objet un nouveau procédé de fabrication d'un circuit intégré comportant un empilement de deux grilles isolées élec- triquement, permettant de remédier à l'inconvénient ci- dessus. Ce procédé est basé sur la réalisation succes- sive et indépendante des différentes couches d'isolant situées à un même niveau, entrant dans la constitution de deux composants distincts du circuit intégré. De façon plus précise, L'invention a pour objet un procédé de fabrication, sur un substrat semi- conducteur, d'un circuit intégré comprenant au moins deux composants distincts isolés électriquement, un premier composant comportant un premier isolant surmon- té d'une première et d'une seconde grilles empiLées, séparées par un second isolant, et un second composant comportant un troisième isolant surmonté d'une troisiè- me grille, le premier, Le deuxième et le troisième isolants ayant des épaisseurs différentes et bien défi- nies, caractérisé en ce qu'il comprend les étapes sui- vantes: a) - réalisation sur -le substrat d'une couche de pre- mier isolant, b) - recouvrement de la couche de premier isolant d'une première couche conductrice dans laquelle sera réalisée la première grille, c) - réalisation sur la première couche conductrice d'une couche de second isolant, d) - réalisation d'une première gravure de-la couche de second isolant et de la première couche conductri- ce afin de ne garder du second isolant et du maté- riau conducteur que dans la région dans laquelle sera réalisé le premier composant, e) élimination de la région de la couche de premier isolant située à l'endroit o sera réalisé le se- cond composant, f) - réalisation d'une couche de troisième isolant dans ledit emplacement, g) - recouvrement de la structure obtenue d'une seconde couche conductrice, h) - réalisation de la seconde et de la troisième gril- les par gravure de la seconde couche conductri- ce, et i) - réalisation de la première grille à l'aide d'une seconde gravure de la couche de second isolant et de la première couche conductrice. La réalisation successive et indépendante, selon l'invention, du premier, du second et du troisiè- me isolants, permet une bonne maîtrise de leur épais- seur. Le procédé selon l'invention présente l'avantage d'être simple à mettre en oeuvre. Il s'applique avantageusement à la fabrica- tion d'une mémoire EPROM formée de plusieurs cellules de mémoire et de plusieurs circuits périphériques de commande isolés électriquement les uns des autres. De façon à conserver intacte l'épaisseur du second isolant, lors du dépôt de la couche de troisième isolant, on dépose de façon avantageuse sur la couche de second isolant une couche protectrice, par exemple en nitrure de silicium, et on réalise l'étape d) en gravant aussi cette couche de protection. Si cette cou- che protectrice est aussi un bon diélectrique, eLlte peut être conservée dans la suite du procédé et s'asso- cier au second isotant pour former une structure iso- Lante, intergritLe, bicouche. Dans le cas contraire, cette couche de protection est éliminée avant de réaLi- ser le dépôt de La seconde couche conductrice. SeLon un mode préféré de mise en oeuvre du procédé de L'invention, le substrat semiconducteur est du siticium monocristaLLin. De même, La première et/ou La seconde couches conductrices sont réaLisées en siLi- cium poLycristaLLin dopé. Par aiLLeurs, Le premier, Le second et/ou Le troisième isolants sont réalisés de préférence en oxyde de siLicium. Pour un substrat en siticium, on réaLise par exempLe Le premier isoLant et Le troisième isoLant par oxydation thermique du substrat. De même, pour une première couche conductrice en siLicium poLycristaL- Lin, on réaLise Le second isotant par oxydation thermi- que de cette couche conductrice. D'autres caractéristiques et avantages de L'invention ressortiront mieux de La description qui va suivre, donnée à titre illustratif et non Limitatif. La description est faite en référence aux fi- gures annexées dans lesquelles: - la figure 1, déjà décrite, représente sché- matiquement, en coupe longitudinale, un point mémoire et un circuit périphérique d'une mémoire EPROM, et - les figures 2 à 8 représentent schématique- ment, en coupe-Longitudinale, un exemple de fabrica- tion, seton L'invention, d'une mémoire EPROM. Le procédé de fabrication selon L'invention va être décrit au niveau d'un point mémoire et d'un circuit périphérique d'une mémoire EPROM, teLs que re- présentés sur La figure 1, mais bien entendu, ce procé- dé permet de fabriquer simultanément tous les points mémoires et circuits périphériques d'une telle mémoire. La première étape du procédé selon l'inven- tion, comme représenté sur la figure 2, consiste à réa- liser dans un substrat en silicium monocristalin 8, par exemple de type p, une oxydation localisée dudit substrat afin de former l'oxyde de champ 18 de la mé- moire EPROM selon la technologie LOCOS bien connue de l'homme de l'art. On recouvre ensuite la surface du substrat 8 d'une première couche isolante 110 de préférence en oxyde de silicium CSiO2) dans laquelle sera formé l'isolant de grille 10 (figure 1) d'un point mémoire 2 de la mémoire EPROM. Cette couche d'oxyde 110 est réa- lisée notamment par oxydation thermique du substrat. Une oxydation thermique effectuée par exemple à 950 C, pendant 30 mn, permet de former une couche d'oxyde de nm environ d'épaisseur. L'étape suivante du procédé consiste à recou- vrir L'ensemble de la structure obtenue par une premiè- re couche conductrice 112, dans laquelle sera réalisée la première grille 12 d'un point mémoire 2 (figure 1) de la mémoire EPROM. Cette couche 112 est réalisée de préférence en silicium polycristallin de type N, notam- ment dopé au phosphore; elle peut présenter une épais- seur de l'ordre de 400 nm. Cette couche 112 de silicium polycristallin peut être obtenue par exemple par un procédé de dépôt chimique en phase vapeur, à basse pression. On recouvre alors la couche conductrice 112 d'une seconde couche isolante 116, dans laquelle sera réalisé l'isolant intergrille 16 d'un point mémoire 2 (figure 1) de la mémoire. Cette couche isolante 116 est réalisée de préférence en oxyde de silicium (SiO2) et présente une épaisseur de 30 nm. Lorsque la couche con- ductrice 112 est réalisée en silicium polycristallin, La couche 116 en oxyde de silicium peut être obtenue par oxydation thermique du siLicium potycristaltin. Cette oxydation est réaLisée par exemple à 950 C, pen- dant 30 mn. La couche isolante 116 est ensuite recouverte d'une couche protectrice 117 permettant de conserver intacte L'épaisseur de La couche 116 de second isoLant lors du dépôt, notamment par oxydation thermique du substrat en silicium 8, de la couche de troisième iso- lant. Cette couche 117 est réalisée de préférence en nitrure de silicium (Si3N4). Cette couche de nitrure, présentant une épaisseur de L'ordre de 10 nm, peut être obtenue par exemple par un procédé de dépôt chimique en phase vapeur à basse pression. L'étape suivante du procédé consiste à réali- ser, seLon le procédé classique de la photolithogra- phie, un masque de résine 119. Ce masque 119 permet de ne masquer l'empilement des couches 117, 116 et 112 que dans la région dans laquelle sera réalisé le point mé- moire 2. Apres réalisation du masque 119, on élimine successivement, comme représenté sur la figure 3, Les parties de la couche protectrice 117, de la couche iso- Lante 116 et de la couche conductrice 112 non recouver- tes de résine. Ces gravures successives permettent de mettre à nu la région de la couche isolante 110 située à l'emplacement du circuit de commande 22 (figure 1) de la mémoire EPROR à réaliser. Ces gravures peuvent être effectuées de façon anisotrope par des procédés de gra- vure ionique réactive en utilisant comme agent d'atta- que de l'hexafluorure de soufre (SF6) pour une couche 117 en nitrure de silicium et une couche 112 en sili- cium polycristallin et du trifluorométhane (CHF3) ou du tétrafluorure de carbone (CF4) pour une couche 116 en oxyde de silicium. Après élimination du masque de résine 119 par attaque chimique, par exemple avec une solution d'acide nitrique fumant pour une résine photosensible positive, on élimine, comme représenté sur la figure 4, la région de la couche 110 mise à nu, se trouvant à l'emplacement de l'isolant de grille 30 (figure 1) à réaliser du cir- cuit périphérique 22 de la mémoire EPROM. Cette éLimi- nation de la couche 110 peut être réalisée par une at- taque chimique en utilisant de l'acide fluorhydrique pour une couche 110 en oxyde de silicium. Cette éLimi- nation permet de mettre à nu la partie du substrat 8 dans laquelle sera réalisé le circuit de commande 22 de la mémoire EPROM. L'étape suivante du procédé consiste à for- mer, comme représenté sur la figure 5, une couche d'isolant 130 sur la région du substrat mise à nu, cou- che isolante dans laquelle sera réalisé l'isolant de grille 30 (figure 1) du transistor de commande 22 de la mémoire EPROM. Cette couche d'isolant 130 est réalisée de préférence en oxyde de silicium et présente une épaisseur de l'ordre de 40 nm. Elle est obtenue de pré- férence par oxydation thermique du substrat en silicium mis à nu 8, la couche protectrice 117 gravée servant de masque à cette oxydation thermique. Cette oxydation peut être réalisée à 950 C, pendant 40 mn. Lorsque la première couche 112, dans laquelle on a réalisé la première grille 12 (figure 1) de la cellule mémoire 2 de la mémoire EPROM est en silicium polycristallin, cette étape d'oxydation thermique en- traîne la formation de flancs isolants 121 en oxyde de silicium dans la région de la cellule mémoire. L'étape suivante du procédé consiste à élimi- ner éventuellement la couche protectrice gravée 117 par exemple par attaque chimique en phase humide en utili- sant une solution d'acide orthophosphorique pour une couche en nitrure de silicium. On réalise ensuite, comme représenté sur La figure 6, le recouvrement de l'ensemble de La structure obtenue d'une deuxième couche conductrice 114 dans la- quelle sera réalisée la seconde grille 14 (figure 1) du point mémoire 2 et l'unique grille 28 du circuit péri- phérique 22 de la mémoire EPROM. Cette couche conductrice 114 est réalisée de préférence en silicium polycristallin, dopé au phospho- re et présente une épaisseur de l'ordre de 50 nm. Elle peut être réalisée par un procédé de dépôt chimique en phase vapeur à basse pression. L'étape suivante du procédé consiste à réali- ser, selon les procédés classiques de la photolithogra- phie, un masque de résine 123 représentant l'image de la première grille 12 ou de la seconde grille 14 du point mémoire 2 (figure 1) et l'image de la grille 28 du circuit de commande 22. Autrement dit, seules les régions de La couche conductrice 114 située à l'empla- cement des grilles des transistors 2 et 22 sont recou- vertes de résine. A travers ce masque 123, on effectue ensuite, comme représenté sur la figure 7, une gravure de la couche conductrice 114 afin d'éliminer les régions de cette couche 114 non masquée de résine et donc de réa- liser la seconde grille 14 du point mémoire et la gril- le 28 du circuit de commande. Cette gravure peut être réalisée de façon anisotrope par un procédé de gravure ionique réactive en utilisant comme agent d'attaque de l'hexafluorure de soufre pour une couche conductrice en silicium polycristallin. A L'aide du masque de résine 123, on réalise ensuite la première grille 12 autoalignée sous la deuxième grille 14 en effectuant, comme représenté sur la figure 8, une deuxième gravure des couches isolante 1 1 116 et conductrice 112 en vue d'éliminer les régions non masquées de ces couches. Pendant cette étape de gravure, le circuit périphérique 22 est protégé par un masque de résine pour éviter de graver le silicium mo- nocristallin. Ces gravures successives peuvent être effec- tuées de façon anisotrope par des procédés de gravure ionique réactive en utilisant comme agent d'attaque de l'hexafluorure de soufre pour une couche 112 en sili- cium polycristallin et du trifluorométhane pour la cou- che 116 en oxyde de silicium. On élimine ensuite, par attaque chimique le masque de résine 123 et la résine de protection du cir- cuit périphérique par exemple avec une solution d'acide nitrique pour une résine photosensible positive. La structure obtenue est alors celle représentée sur la figure 1. Les sources et drains du point mémoire 2 et du circuit périphérique 22 sont réalisés ensuite de façon classique, en implantant des ions notamment de phosphore ou d'arsenic dans le substrat 8 de type p, les grilles empilées 12 et 14 du point mémoire 2 et la grille 28 du circuit périphérique 22 servant de masque à cette implantation. L'isolation finale et les lignes d'intercon- nexion de la mémoire EPROM sont réalisées comme dans l'art antérieur. Le procédé selon l'invention a été décrit dans le cadre de la fabrication d'une mémoire EPROM, mais bien entendu, ce procédé est d'application beau- coup plus générale. En effet, il s'applique à tout cir- cuit intégré comportant deux types de composants dis- tincts isolés électriquement l'un de l'autre, l'un des composants comprenant un premier isolant surmonté'd'une première grille et d'une seconde grille empilées, sépa- rées L'une de L'autre par un second isolant, L'autre composant comprenant un troisième isoLant surmonté d'une troisième grilltte. Ces trois isotants'doivent pré- senter des épaisseurs différentes et bien définies. Dans L'exempLe de fabrication d'une mémoire EPRON décrite précédemment, iL est possible d'effectuer queLques modifications sans pour autant sortir du cadre de L'invention. En particulier, it est possible de mo- * difier La nature et L'épaisseur des différentes couches conductrices et isolantes du circuit intégré ainsi que Leur procédé de dépôt et de gravure. Par exempLe, Les couches' conductrices 112 et 114 peuvent aussi être réa- Lisées en un métaL réfractaire tet que Le moLybdène, Le tantaLe, Le titane ou te tungstène ou bien en un siLi- ciure de L'un de ces métaux. De même, Les couches iso- tantes d'oxyde de siticium peuvent être remplacées par des couches de nitrure de siticium. En ce qui concerne La couche protectrice 117, cetLLe-ci peut être réatisée en autre chose qu'en nitru- re de siticium dans La mesure o eLLe garde sa proprié- té de masquej Lors du dépôt de la couche 130 notamment par oxydation du substrat. De pLus, si cette couche de protection 117 comporte de bonnes quatités diéLectri- ques, eLLe peut être gardée et utiLisée comme diétec- trique entre Les deux gritLLes de chaque ceLttuLe mémoi- re, au Lieu d'être éLiminée après dépôt de La couche isotante 130. Dans ce cas, elltte s'associe au second isotant du point mémoire pour former une structure iso- tante bicouche, intergrittLLe, notamment en oxyde de si- Licium + nitrure de siLicium. Le procédé de fabrication seLon L'invention est facile à mettre en oeuvre. IL permet aisément d'optimiser Les épaisseurs des isoLants d'un circuit intégré situés notamment au même niveau dans Ledit cir- cuit. REVENDICATIONS 1. Procédé de fabrication, sur un substrat semiconducteur (8), d'un circuit intégré comprenant au moins deux types de composants distincts isolés éLec- triquement, un premier composant (2) comportant un pre- mier isolant (10) surmonté d'une première (12) et d'une seconde (14) grilles empilées, séparées par un second isolant (16), et un second composant (22) comportant un troisième isolant (30) surmonté d'une troisième grille (28), le premier (10), le second (16) et le troisième (30) isolants ayant des épaisseurs différentes et bien définies, caractérisé en ce qu'il comprend les étapes suivantes: a) - réalisation sur le substrat (8) d'une couche (110) de premier isolant, b) - recouvrement de la couche (110) de premier isolant d'une première couche conductrice (112) dans la- quelle sera réalisée la première grille (12), c) - réalisation sur la première couche conductrice (112) d'une couche (116) de second isolant, d) - réalisation d'une première gravure de la couche (116) de second isolant et de la première couche conductrice (112) afin de ne garder du second iso- lant et du matériau conducteur que dans la région dans laquelle sera réalisé le premier composant, e) - élimination de la région de la couche (110) de premier isolant située à l'endroit o sera réalisé le second composant, f) - réalisation d'une couche (130) de troisième iso- lant dans ledit emplacement, g) - recouvrement de la structure obtenue d'une seconde couche conductrice (114), h) - réalisation de la seconde (14) et de la troisième (28) grilles par gravure de la seconde couche con- ductrice (114), et i) - réalisation de la première grille (12) à l'aide d'une seconde gravure de la couche (116) de second isolant et de La première couche, conductri- ce (112). 2. Procédé de fabrication selon la revendica- tion 1, caractérisé en ce que L'on dépose sur la couche (116) de second isolant une couche protectrice (117) et en ce que l'on réalise L'étape d) en gravant aussi cet- te couche de protection (117). 3. Procédé de fabrication selon La revendica- tion 2, caractérisé en ce que L'on élimine la couche protectrice (117) gravée avant de réaLiser l'étape g). 4. Procédé de fabrication selon La revendica- tion 2, caractérisé en ce que l'on garde La couche protectrice (117). 5. Procédé de fabrication selon L'une quel- conque des revendications 2 à 4, caractérisé en ce que la couche protectrice (117) est une couche de nitrure de silicium. 6. Procédé de fabrication selon l'une quel- conque des revendications 1 à 5, caractérisé en ce que le substrat semiconducteur (8) est du silicium mono- cristallin. 7. Procédé de fabrication selon l'une quel- conque des revendications 1 à 6, caractérisé en ce que la première (112) et/ou la seconde (114) couches con- ductrices sont réalisées en silicium polycristallin. 8. Procédé de fabrication selon l'une quel- conque des revendications 1 à 7, caractérisé en ce que le premier (10), le second (16) et/ou le troisième (30) isolants sont réalisés en oxyde de silicium. 9. Procédé de fabrication selon La revendica- tion 8, caractérisé en ce que le substrat (8) étant en silicium, on réalise l'étape a) et/ou L'étape f) par oxydation thermique dudit substrat (8). 10. Procédé de fabrication selon la revendi- cation 8, caractérisé en ce que la première couche con- ductrice (112) étant en silicium, on réalise l'étape c) par oxydation thermique de ladite première couche con- ductrice (112). 11. Procédé de fabrication d'une mémoire EPROM comprenant plusieurs cellules mémoires et plu- sieurs circuits périphériques de commande isolés élec- triquement les uns des autres, caractérisé en ce qu'il est conforme à l'une quelconque des revendications pré- cédentes, les cellules mémoires (2) constituant lesdits premiers composants et les circuits périphériques (22) lesdits seconds composants.