FR 2564620 A1 19851122 FR 8507285 A 19850514 "Syste:In, a l'onctionnement lumnriCIue suri,'-!El11e-s6rie" La présente invention concerne un Système a fonctionnement numérique série-parallèle-série présen- tant au moins une fonction de stockage qui comporte un premier nombre n (n > 1) d'unités A fonctionnement numérique série-parallele-serie qui contiennent chacune un second nombre k (k > 1) d'éléments, parmi lesquels, dans chaque unité, un autre nombre r (l $ r tent un défaut, chaque unité à fonctionnement numérique présentant une entrée en série et une sortie en série pour une connexion à un bus, lequel bus contient au moins p (p >1) canaux en vue du transport en série d'un flux de données de bits numériques par chaque canal. Un tel système à fonctionnement numérique série-parallèle-série est connu d'après l'article de F.J. Aichelmann, Jr-, intitulé "1lultiplexed"partialgood chip scheme employing defective loops as selectors for all-good chips" et paru dans I.B.M. T.D.B., volume 22, n 1, juin 1979, pages 138 et 139. Le système à fonc- tionnement numérique serie-parallele-serie qui y est décrit est un système de mémoire à registre A décalage série-parallèle-série dans lequel chaque unité de mémoire contient au moins un élément de m6moire défec- tueux. Il est par conséquent impossible de stocker de l'information de manière fiable dans cet élément de mémoire défectueux. Pour pouvoir malgré tout stocker cette information de manière fiable, une unité de mémoire supplémentaire qui ne. contient que des éléments de mémoire en bon état est incorporée au système. Au cas ou un tel élément de mémoire défectueux est adressé, cette adresse est convertie en une adresse pour l'unité de mémoire supplémentaire pour ainsi extraire par lecture ou stocker de l'information dans cette unité de mémoire supplémentaire. Dans certaines circonstances et pour certaines applications, la totalité de la capacité du système n'est cependant pas nécessaire. Il en est, par exemple, ainsi lorsque les canaux du bus ne sont pas tous utilisés, comme dans le cas de la télévision numérique o seuls sept des huit canaux du bus sont utilisés. Il est possible aussi qu'il ne soit nécessaire d'exécuter des opérations que sur des mots qui sont transportés par certains canaux du bus ou que l'information présen- tée n'exige qu'une partie de la capacité du système. Il est possible aussi que; par exemple dans le cas de l'utilisation de mots à plusieurs bits, un manque de fiabilité dans le bit le moins significatif créé par un élément défectueux n'ait pas de conséquence défavorable pour la suite du traitement de ce mot. Pour ces types de circonstances et d'applications, il est possible de n'utiliser que des unités à fonctionnement numérique présentant un ou parfois même plus d'un élément défec- tueux qui sont moins onéreuses que des unités à fonc- tionnement numérique entièrement en bon état de fonc- tionnement. L'invention vise à réaliser un système à fonctionnement numérique série-parallèle-série, dans lequel soient utilisées - des unités compor- tant un ou plusieurs éléments présentant un défaut et dans lequel le flux de données à la sortie du système à fonctionnement numérique ne soit perturbé que dans une faible mesure par la présence de ces éléments présen- tant un défaut, la partie du flux de données qui a acquis un manque de fiabilité en raison de la présence de ces éléments présentant un défaut étant située à un emplacement déterminé avec précision sur le bus. Un système à fonctionnement série-parallèle- série conforme à l'invention est à cet effet carac- térisé en ce que chaque unité à fonctionnement numé- rique contient au moins (p-r) (1 p-r réglage du trafic de données étant prévu pour redis- tribuer le flux de données provenant du bus, par extraction successivement de chaque canal, dans les limites d'une période déterminée, chaque fois d'un certain nombre de bits, et pour guider, en coopération avec son unité à fonctionnement numérique respective, les bits provenant de (p-r) canaux différents le long des (p-r) éléments en bon état. et que la sortie en série de chaque unité à fonctionnement numérique est chaque fois connectée à un point de connexion en série de son système de réglage du trafic de données res- pectif, lequel système de réglage du trafic de données est, en outre, prévu pour redistribuer: le flux- de données présent à la dite sor-tie en série par une nouvelle disposition des bits présents à cette sortie en série selon un motif qui correspond a peu pres au motif des bits sur le bus. La redistribution du flux de données provenant du bus qui est réalisée au moyen des systèmes de réglage du trafic de données assure que les différents bits qui sont transportés par r canaux différents s0,rit guidés A travers r éléments défectueux, qui sont chaque fois répartis sur les diverses unités à fonctionnement numérique, mais que les bits qui sont transportés par les autres canaux.qn t guidés à travers (p-r) éé- ments en bon état pour chaque unité àA fonctionnement numérique. Les systèmes de réglage du trafic des données assurent, en outre, que le flux de données présent aux sorties en série des unités A fonction- nement numérique ç. réorganisé de telle manière que les bits qui sont guidés à travers des éléments défec- tueux soient guidés vers les mêmes canaux. De cette façon, le système est utilisable pour p-r canaux dont la position sur le bus est connue de manière précise. Une forme de réalisation préférée d'un système à fonctionnement sérieparallèle-série conforme à l'invention est caractérisée en ce que chaque système- de réglage du trafic de données contient un premier et un second soussystème de réglage du trafic de données, chaque fois pourvu d'un -point de connexion en série respectif et de p points de connexibn en parallèle respectifs, le point de connexion en série du premier sous-système de réglage du trafic de données étant connecté à l'entrée en série de son élément à fonction- nement numérique respectif et le point de connexion en série du second sous-système de réglage du trafic de données étant connecté à la sortie en- série de son élément à fonctionnement numérique respectif. L'utilisation d'un premier et d'un second sous-système de réglage du trafic de données rend optimal passage du flux de bits de données A travers le système à fonctionnement numérique, étant donné qu'à présent, le trafic de données à l'entrée en série et celui à la sortie en série de l'unité à fonctionnement numérique ont un accès au bus indépendamment l'un de l'autre. Une autre forme de réalisation préférée d'un système à fonctionnement numérique série-parallèle- série conforme à l'invention est caractérisée en ce que le premier et le second sous-système de réglage du trafic de données contiennent, respectivement, un premier et un second système de commutation à p posi- tions de commutation qui sont desservies successivement pour la formation d'une connexion entre un des points de connexion en parallèle et le point de connexion en série, les n unités à fonctionnement numérique étant disposées par rapport aux positions de commutation successives de leur premier système de commutation de telle manière que des bits provenant des mêmes r canaux sont toujours présentés aux éléments défectueux. Pour ce système, les éléments défectueux peuvent être situés en des endroits différents par rapport à l'ordre de succession dans lequel des bits de données leur sont présentés. Il est important, dans ce cas, de veiller à ce que les unités à fonctionnement numérique soient incorporées au système en étant mutuellement en accord avec les positions de commutation de leurs systèmes de commutation respectifs. Une autre forme de réalisation préférée d'un système à fonctionnement numérique série-parallèle- série conforme à l'invention est caractérisée en ce que la distribution du flux de données présenté à l'entrée en série de chaque unité à fonctionnement numérique peut être distribuée selon un ordre de succession bien déterminé sur les différents éléments de cette -unité, étant entendu que pour chaque unité à fonctionnement numérique, les (p-r) éléments en bon état sont chaque fois situés en un même endroit par rapport au dit ordre de succession, le premier et le second sous-système de réglage du trafic de données contenant, respectivement, un premier et un second système de commutation à p positions de commutation qui sont desservies succes- sivement pour la formation d'une connexion entre un des points de connexion en parallèle et le point de con- nexion en série,et qu'au moins un élément à retardement est connecté en série avec chaque unité à fonction- nement numérique pour retarder le flux de données entre le premier et, respectivement, le second système de commutation d'au moins une période comme mentionnée. A cet effet, il est bien entendu requis que les élé- ments défectueux soient toujours situés au même endroit 2564620- par rapport à l'ordre de succession dans lequel des bits de données leur sont présentés. Il n'y a cependant ici pas d'exigence d;une correspondance avec la posi- tion des systèmes de commutation. Il est favorable que le nombre d'éléments présentant un défaut par unité à fonctionnement numé- rique soit égal A un. Ceci n'affecte pratiquement pas la qualité d'utili- sation du système. L'invention est expliquée de manière plus détaillée avec référence aux figures annexées, dans lesquelles: la Fig. 1 montre un-premier exemple de réali- sation d'un système à fonctionnement numérique série- ' parallèle-série conforme A l'invention; la Fig. 2 montre un deuxième exemple de réalisation d'un système à fonctionnement numérique série-parallèle-série conforme à l'invention. La Fig. 1 montre un premier exemple de réali- sation d'un système à fonctionnement numérique série- parallèle-série conforme à l'invention. Dans ce premier exemple de réalisation, un système de mémoire à registre à décalage a été choisi comme système à fonctionnement- numérique. Ce--système de mémoire à registre à décalage est incorporé entre un premier bus de données 1 et un second bus de données 22 contenant chacun n canaux. Le premier et le second bus de données sont en substance les mêmes ou peuvent l'être, la distinction n'tétant ici faite que pour plus de clarté. Dans cet exemple de réalisation, n=4 canaux indiqués par A, B, C et D sont présents. Des bits de données sont transportés en série par chacun de ces canaux. Au premier bus 1 et au second bus 22 sont connectés, respectivement, quatre systèmes de commutation 2, 3, 4 et 5 et quatre systèmes de commutation 18, 19, 20 et - 2564620 7 PHN 11039 21. Ces systèmes de commutation sont, par exemple, formés à l'aide de circuits intégrés T.I. 74 LS 153 (T.I. = Texas Instruments). Chaque système de commutation présente quatre positions de commutation possibles (A, B, C et D), chaque position de commutation formant chaque fois une connexion avec un canal respectif. Le système de mémoire à registre à décalage contient, en outre, n unités de mémoire à fonctionnement numérique (10, 11, 12 et 13) qui sont en elles-mêmes des unités de mémoire série-parallèle-série. L'unité de mémoire présente une entrée qui est connectée, par l'intermé- diaire d'un élément de retardement 6 (par exemple T.I. 74 LS 164) au système de commutation 2 et une sortie qui est connectée, par l'intermédiaire d'un élément de retar- dement 14 au système de commutation 18. Le système de commutation et l'élément de retardement forment ensemble un sous-système de réglage du trafic de données. De manière analogue, les unités de mémoire 11, 12 et 13 sont connectées, par l'intermédiaire d'éléments de retardement 7, 8, 9 et 15, 16, 17 respectifs, à leurs systèmes de commutation respectifs. Chaque unité de mémoire contient k (k> 1) éléments de mémoire (I, II, III, IV) k étant choisi égal à 4 dans cet exemple de réalisation. De plus, chaque unité de mémoire contient un démultiplexeur (D) et un multiplexeur (M). Le démultiplexeur (D) répartit le flux de données entrant en série, en paralblèle sur les différents éléments de mémoire et le multiplexeur (M) réunit les bits de données aux sorties des différents éléments en un mot de données qui est ensuite sorti en série à la sortie en série de l'unité de mémoire. On suppose ici que la répartition du flux de données sur les différents éléments de mémoire d'une même unité de mémoire est identique pour toutes les unités de mémoire du système mém oire. Il est évident que l'invention n'est pas limitée à ce cas précis. Dans une unité - de -memoire qui contient plusieurs éléments de mémoire apparaît régulièrement l e phénomène consistant en ce que, à la suite dterreurs de fabrication, un ou plusieurs éléments de mémoire présentent un défaut et ne répondent donc pas aux spécifications requisesi Ceci ne signifie cependant pas nécessairement que la totalité de l'unité de mémoire soit de ce fait inutilisable. Des méthodes d'épreuve et de mesure connues permettent de déterminer quels sont les éléments de mémoire qui sont défectueux. Pour l'exemple de réalisation représenté à la Fig. 1, on suppose à présent que pour chaque unité de mémoire 10, 11, 12 et 13, on a déterminé que l'élé- ment de m6moire II est défectueux. Les éléments de mémoire sont, pour le reste, encore utilisables, mais l'information des bits de données qui sont guidés a travers les éléments de mémoire IIet sont présentés à la sortie en série des unités de mémoire est -devenue non fiable. Grâce à la coopération des systèmes de commutation et des éléments de retardement dans le système de mémoire a registre à décalage suivant la Fig. 1, on obtient à présent que sur le second bus de données 22 soit fourni un signal pour lequel, dans un canal seulement, dans le cas présent le canal B, une information non fiable soit débitée, tandis qu'aux autres canaux, l'information débitée est fiable. Les systèmes de commutation 2, 3, 4 et 5 sont commandés par un système de commande-(non représenté à la figure) qui assure que chaque fois que deux bits du flux de données sont passes par un canal a travers un système de commutation,,ce système de commutation est commuté vers une position suivante. Le système de commutation, qui présente quatre positions de commu- tation, débite ainsi après un tour complet, un mot de 8 bits à sa sortie. Ce mot de 8 bits contient 2 bits de chacun des quatre canaux, les différents bits des différents mots sont indiqués par des lettres minuscules ai, bi, ci, di (1 indiqué par une flèche. On suppose à présent, en outre, que les systèmes de commutation 2, 3, 4 et 5 ont une position initiale telle qu'indiqu6e à la Fig. 1. Dans cette position initiale, les bits al et a2 provenant du canal A sont transmis par le système de commutation 2 à l'élément de retardement 6. Le système de commutation 3 transmet, dans sa position initiale, les bits bl et b2 provenant du canal B à l'élément de retardement 7. De manière analogue, les systèmes de commutation 4 et 5 trans- mettent, dans leur position initiale, respectivement, les bits c1 et c2, à l'élément de retardement 8 et les bits dl et d2 a l'élément de retardement 9 (voir tableau). Ensuite, les systèmes de commutation 2, 3, 4 et 5 sont avancés d'une position. De ce fait, le système de commutation 2 transmet à présent les bits b3 et b4 provenant du canal B à l'élément de retardement 6. Les systèmes de commutation 3, 4, 5 respectifs transmettent les bits c3 et c4, d3 et d4, a3 et a4 à leurs éléments de retardement 7, 8, 9 respectifs. Cette procédure consistant chaque fois à transmettre deux bits d'un canal à un élément de retardement respectif et à ensuite avancer les systèmes de commutation d'une position est poursuivie pour les différentes positions du commutateur dans un système de commutation. Lorsque les commutateurs des systèmes de commutation 2, 3, 4 et 5 sont ramenés dans leur posi- tion initiale, ils ont effectué un tour complet, ce qui signifie que 8 bits de chaque canal ont été prélevés par le système. La commutation a cependant eu pour effet de répartir les différents bits des différents canaux sur les quatre systèmes de mémoire. Le tableau (inséré à la fin de la présente description) montre dans la première colonne des mots de données tels qu'ils sont présentés à l'entrée de leurs éléments de retardement respectifs. Dès qu'un bit provenant d'un canal est passé à travers un système de commutation, il est présenté à un élément de retardement. Les bits sont présentés à une fréquence de bits (fb) bien déterminée à une sortie de chaque système de commutation. Les éléments de retar- dement présentent un retard qui correspond à un multi- ple entier de la période de bits (Tb = 1/fb). Dans cet exemple de réalisation, les éléments de retardement présentent le retard indiqué ciaprès: retard 6: 0 x Tb retard 7: 2 x Tb retard 8: 4 x Tb retard 9: 6 x Tb La deuxième colonne du tableau montre des mots de données tels qu'ils sont fournis par leurs éléments de retardement respectifs. La première et la deuxième colonne du tableau donnent une vue instantanée, c'est- à-dire que, par exemple, le bit b1 est débité à la sortie du système de commutation 3 à peu près au même moment que celui o le bit a'7 est débité à la sortie de l'élément de retardement 7. L'indice ' adjoint aux bits signifie que ces bits proviennent du mot précé- dent. L'élément de retardement 6 présente un retard de 0xTb, ce qui revient à dire que les bits sont fournis directement à l'unité de mémoire 10. Dans une réalisation pratique du système, un tel élément de retardement 6 peut alors être omis. L'élément de retardement 7 présente un retard de 2xTb. De ce fait, le flux de données à la sortie de l'élément de retar- dement 7 présente un retard de deux bits par rapport au flux de données d'entrée. Ainsi, par exemple, lorsque le bit b1 est débité à la sortie du système de commu- tation 3, le bit a'7 est débité à la sortie de l'élé- ment de retardement 7. Les éléments de retardement 8 et 9 retardent le flux de données, respectivement, de 4 et de 6 bits, comme indiqué dans la première et la deuxième colonne du tableau. Les éléments de retar- dement 6, 7, 8 et 9 ont pour effet que le flux de 1 données de l'entrée des unités de mémoire 10, 11, 12 et 13 présente maintenant un motif uniforme dans le temps, comme le montre la deuxième colonne du tableau. Les mots de données tels que représentés dans la deuxième colonne du tableau sont alors présentés aux unités de mémoire 10, 11, 12 et 13 respectives. Dans l'unité de mémoire 10, sous l'action du démultiplexeur (D),les bits al et a2 sont guidés à travers l'élément de mémoire I, les bits b3 et b4, à travers l'élément de mémoire II et les bits c5 et c6, ainsi que d7 et d8, respectivement à travers l'élément de mémoire III et l'élément de mémoire IV. De manière analogue, le flux de données est guidé à travers les différents éléments de mémoire des autres unités de mémoire 11, 12 et 13. On suppose ici que les démultiplexeurs des différentes unités de mémoire sont synchrones pour la numérotation indiquée des éléments. Sous l'action des éléments de retardement 6, 7, 8 et 9 et des démultiplexeurs des différentes unités de mémoire, les différents bits du flux de données provenant du canal B du premier bus 1 sont chaque fois guidés vers l'élément de mémoire II. Comme déjà men- tionné, les éléments de mémoire II sont défectueux dans chacune des unités de mémoire.-Cela signifie qu'à la sortie des différentes unités de mémoire, de l'infor- mation non fiable est présente dans le flux de -données chaque fois à l'endroit des bits bi- Ceci est indiqué au moyen de tirets dans les mots de données tels qu'illustrés dans la troisième colonne du tableau. Il ressort ainsi de cette troisième colonne que le flux de données provenant du canal B est lésé et ne contient donc plus d'information fiable, suite à la présence des éléments de mémoire II défectueux. Toutefois, seul le flux de données provenant du canal B est devenu non fiable et les flux de données provenant des autres canaux contiennent encore toujours de l'information fiable. Vers l'extérieur, c'est-à-dire aux connexions d'un système tel que représenté à la Fig. 1, seul le flux de données passant par le canal B est devenu non fiable. Afin de ramener les différents bits sur le canal qui leur est attribué dans le second bus de donrées 22, il faut une certaine réorganisation du flux de données tel qu'il est présenté à - la sortie des unités de mémoire. Ceci est assuré, entre autres, par les éléments de retardement 14, 15, 16 et 17 et les systèmes de commutation 18, 19, 20 et 21. Les éléments de retardement 14, 15, 16 et 17, ainsi que les systèmes - de commutation 18, 19, 20 et 21 forment chaque fois un système de réglage du trafic de données. Dans cet exemple de réalisation, ces éléments de retardement présentent le retard indiqué ci-après: élément de retardement 14: 8 x Tb élément de retardement 15: 6 x Tb élément de retardement 16: 4 x Tb élément de retardement 17: 2 x Tb O Tb représente à nouveau la période de bits. Le flux de données débité à la sortie des éléments de retar- dement 14, 15, 16 et 17 est représenté à la quatrième colonne du tableau. Les systèmes de commutation 18, 19, 20 et 21 fonctionnent comme les systèmes de commutation 2, 3, 4 et 5 décrits précédemment et ce à la même vitesse de rotation. Au moyen des systèmes de commutation 18, 19, 20 et 21, les bits débités à la sortie des éléments de retardement 14, 15, 16 et 17 sont remis en place sur le canal qui leur est attribué, c'est-à- dire le canal dont ils provenaient. Le passage du flux de données à travers un système tel que représenté à la Fig. 1 a pour effet que le flux de données sortant (par le bus de données 22) présente en plus du retard interne résultant des unités de mémoire, un retard de 8 bits par rapport au flux de données entrant (par le bus de données 1) sous l'effet des éléments de retardement. Ceci ressort aussi du tableau. La Fig. 2 montre un deuxième exemple de r6alisation d'un système à fonctionnement numérique série-parallèle-série conforme à l'invention. Dans ce cas, on a également choisi un système de mémoire à registre à décalage série-parallèle-série comme système à fonctionnement numérique. Les parties identiques à celles du système de la Fig. 1 sont indiquées par les mêmes chiffres de r6f6rence. Dans le système représenté à la Fig. 2, l'élément de mémoire d6fectueux ne se trouve cependant pas toujours au même endroit par rapport à la rotation de démultiplexage de l'unité de mémoire. La rotation de démultiplexage est supposée être la même pour toutes les unités de mémoire. Grace à un choix approprié d'unités de mémoire présentant un élément de mémoire défectueux, les éléments de retar- dement (tels qu'indiqués à la Fig. 1) sont devenus superflus dans cet exemple de réalisation, de sorte qcue le système de réglage du trafic de données ne contient à présent qu'un système de commutation. Pour l'exemple de réalisation représenté à la Fig. 2, les éléments de mémoire défectueux sont situés aux endroits indiqués ci-après: unité de mémoire 10: élément de mémoire I unité de mémoire 11: élément de mémoire IV unité de mémoire 12: élément de mémoire III unité de mémoire 13: élément de mémoire II. Les flux de données tels qu'ils sont débités à la sortie des systèmes de commutation 2, 3, 4 et 5 sont représentés à la figure. Sous l'effet du démultiplexeur (D)del'unité de mémoire 10, les bits al a2 débités à la sortie du système de commutation 2 sont guidés vers l'élément de mémoire I défectueux. A- la sortie de l'élément de mémoire 10, les bits provenant de l'élé- ment de mémoire I contiendront donc de l'information non fiable. Etant donné que les autres éléments de mémoire sont en bon état, les bits b3 b4 c5 c6 d7 d8 contiennent de l'information fiable. Les bits a7 et a8 sont guidés vers l'élément de mémoire IV défectueux de l'unité de mémoire 11. De ce fait; à la sortie de l'unité de mémoire 11, il n'y aura plus d'information fiable à l'endroit des bits a7 et a8. De manière analogue, pour les unités de mémoire 12 et 13, les bits a5 et a6, ainsi que a3 et a4 sont guidés, respecti- vement, vers les éléments de mémoire III et II défec- tueux. Le flux de données dans le canal A du second bus - de données 22 contient donc de l'information non fiable, tandis que de l'information fiable est présente dans les autres canaux. Le passage du flux de données à travers le système représenté à la Fig. 2 n'entraîne aucun retard qui s'ajoute au retard interne résultant des unités de mémoire. I1 est évident que lCinvention n'est pas limitée à une application à des unités de mémoire à registre à décalage série-parallèle-série telle que représentée à la Fig. 1 ou 2. L'invention peut être appliquée pour tout système à fonctionnement- numérique série-parallèle-série et il est possible d'utiliser comme unités à fonctionnement numérique, aussi bien des microprocesseurs que des unités arithmétiques et logiques ou que toute autre unité à fonctionnement numérique série-parallèle-série. De plus, comme déjà mentionné, il n'est pas nécessaire que les différents éléments de l'unité à fonctionnement numérique soient toujours desservis dans le même ordre de succession sous l'action de leur démultiplexeur respectif. L'ordre de succession dans les diverses unités peut en principe être différent, puisque le guidage le long des éléments en:bon état et défectueux est réalisé par la coopération mutuelle du démultiplexeur de l'unité et de son système de réglage du trafic de données respectif. Des mémoires C.C.D. (Charge Coupled Device ou système à transfert de charge) ou à bulles sont des unités à fonctionnement numérique sérieparallèle-série dans lesquelles se présente régulièrement le phénomèned'éléments présentant un défaut. Pour de telles mémoires, l'application de l'invention offre dès lors une solution intéressante. A*Mot prsenot débité Mot présenté Mot débité A * Mot débité A a l'entrée à la sortie à l'entrée A la sortie 6 a oz2b3 b4 c5 c6d7 de a oza2 b3 b4 c5 c6d7 d8 14 a02 - - c5 c6d7 d8 oio 2- -_ c51 c6d71 de' 7 b b b2 C3 C4 d5 d6 ?7 oe 071a8 b1 b2 c3 c4 d5 d6 15 07?181- c3 C/ d5 d6 3 ci c41 dsdd61 0710 e 8 ci c2 d3 d4 05 06 b7 b8 051061 b7 bo cl c2 d3 d4 16 0561 - c c2 d3 d cl ci d31 d/l o0s061 - - 9 di d2 03 a, b5 b6 C7 ce 031041 b5! b61 c71 cl8t di dz 17 a31 o, _ - c71 c8' di d2 di d2z 03' 0o -- C? 71col A*, Elément de retardement, ,, ',:: : 0 > * " ' REVENDICATIONS: 1. Système à fonctionnement numérique série- parallèle-série présentant au moins une fonction de stockage qui comporte un premier nombre n (n>l) d'uni- tés à fonctionnement numérique série-parallèle-série qui contiennent un second nombre k (k> 1) d'éléments disposés en parallèle et parmi lesquels dans chaque unité un autre nombre r (1\ r 1, p> r) canaux en vue du transport en série par bit d'un flux de données par chaque canal, caracté- risé en ce que chaque unité à fonctionnement numérique contient au moins (p-r) (l\ unité à fonctionnement numérique est chaque fois connec- tée à un point de connexion en série d'un système de réglage du trafic de données respectif qui contient p points de connexion en parallèle pour la connexion à chaque fois un des p canaux du bus, ce système de ré- glage du trafic de données étant prévu pour redistri- buer le flux de données provenant du bus, par extrac- tion successivement de chaque canal, dans les limites d'une période déterminée, chaque fois d'un certain nombre de bits, et pour guider, en coopération avec son unité à fonctionnement numérique respective, les bits provenant de (p-r) canaux différents, le long des (p-r) éléments en bon état, et que la sortie en série de chaque unité à fonctionnement numérique est chaque fois connectée à un point de connexion en série de son système de réglage du trafic de données respectif, lequel système de réglage du trafic de données est, en outre, prévu pour redistribuer le flux de données présent à ladite sortie en série par une nouvelle disposition des bits présents à cette sortie en série selon un motif qui correspond au motif des bits sur le bus, et en ce que pour toutes les unités à fonctionnement série-parallèle-série du système sont sélectionnés toujours les mêmes (p-r) canaux. 2. Système à fonctionnement numérique série- parallèle-série suivant la revendication 1, caractérisé en ce que chaque-système de réglage du trafic de don- -10 nées contient un premier et un second sous-système de réglage du trafic de données chaque fois pourvu- d'un point de connexion en série respectif et. de p points de connexion en parallèle respectifs, le point de connexion en série du premier sous-système de réglage du trafic de données étant connecté à l'entrée en série de son élément à fonctionnement numérique res- pectif et le point de connexion en série du second sous- système de réglage du trafic de données étant connecté à la sortie en série de son élément à fonctionnement numérique respectif. 3. -Système à fonctionnement numérique série- parallèle-série suivant le revendication 2, caractérisé en ce que le premier et le second sous-système de réglage du trafic de données contiennent, respective- ment, un premier et un second système de commutation à p positions de commutation qui sont desservies succes- sivement pour la formation d'une connexion entre un des points de connexion en parallèle et le point de con- nexion en série, les n unités à fonctionnement numéri- \ que étant disposées par rapport aux positions de com- mutation successives de leur premier système de com- mutation de telle manière que des bits provenant des mêmes r canaux sont toujours présentés aux éléments défectueux. 4. Système à fonctionnement numérique série-parallèle-série suivant la revendication 2, caractérisé en ce que la distribution du flux de données-présenté à l'entrée en série de chaque unité à fonctionnement 25646Z2-0 numérique peut être distribuée selon- un ordre de succession bien déterminé sur les différents éléments de cette unité, étant entendu que pour chaque unité à fonctionnement numérique, les (p-r) éléments en bon état sont chaque fois situés en un même endroit par rapport au dit ordre de succession, le premier et le second sous-système de réglage du trafic de données contenant, respectivement, un premier et un second système de commutation à p positions de commutation qui sont desservies successivement pour la formation d'une connexion entre un des points de connexion en parallèle et le point de connexion en série, et qu'au moins un élément à retardement est connecté en série à chaque unité à fonctionnement numérique pour retarder le flux- de données entre le premier et, respectivement, le second système de commutation d'au moins une période comme mentionnée. 5.- Système à fonctionnement numérique série- parallèle-série suivant l'une quelconque des revendi- cations précédentes, caractérisé en ce que le nombre d'éléments présentant un défaut par unité à fonction-4 nement numérique est égal à un. 6.- Système à fonctionnement numérique série- parallèle-série suivant l'une quelconque des revendi- cations précédentes, caractérisé en ce que le système à fonctionnement numérique contient un système de mémoire à registre à décalage. 7.- Système à fonctionnement numérique série- parallèle-série suivant la revendication 6, caractérisé en ce ce la mémoire à registre à décalage est une mémoire du type C.C.D. (Charge Coupled Device ou système à transfert de charge).