FR 2564267 A1 19851115 FR 8407369 A 19840511 CIRCUIT DE SYNCHRONISATION DANS UN MULTIPLEXEUR DE SIGNAUX NUMERIQUES PLESIOCHRONES La présente invention concerne une synchronisation de signaux numériques plésiochrones reçus en un code bipolaire dans un multiplexeur numérique opérant par justification positive. Plus particulièrement, l'invention a trait à un circuit de synchronisation de l'un des signaux plésiochrones avec un signal d'horloge local en vue de transcoder et justifier le signal plésiochrone. Pour récupérer un signal de rythme correspondant au débit d'un signal plésiochrone, les circuits de synchronisation connus comprennent des composants analogiques tels que des filtres qui se prêtent mal à une intégration. Le but de la présente invention est de fournir un circuit de synchronisation dans lequel la récupération du signal de rythme est obtenue au moyen de circuits logiques permettant une intégration dans un circuit à microstructure logique. A cette fin, un circuit de synchronisation dans un multiplexeur multiplexant N signaux numériques plésiochrones ayant une fréquence de rythme nominale sensiblement inférieure à une fréquence de rythme prédéterminée h/2N en un signal résultant ayant une fréquence de rythme h/2, comprenant un oscillateur produisant un signal d'horloge local, des moyens recevant le signal d'horloge local et l'un desdits signaux plésiochrones en un code bipolaire pour régénérer un signal de rythme propre audit signal plésiochrone et ayant des instants significatifs synchrones avec des instants significatifs du signal d'horloge local, et des moyens de transcodage et de mémorisation recevant ledit signal plésiochrone en code bipolaire et ledit signal de rythme régénéré pour élever la fréquence de rythme du signal plésiochrone reçu à la fréquence de rythme prédéterminée afin de synchroniser par justification ledit signal plésiochrone en un signal justifié, est caractérisé en ce les moyens pour régénérer le signal de rythme comprennent des moyens logiques pour supprimer périodiquement une impulsion dans le -2-- signal d'horloge en fonction d'un déphasage entre le signal de rythme régénéré et le signal d'horloge afin de produire un signal d'horloge intermédiaire à impulsion périodiquement supprimée, et des moyens logiques pour diviser en fréquence par 2N le signal d'horloge intermédiaire en le signal de rythme régénéré. D'autres caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante d'une réalisation préférée de l'invention en référence aux dessins annexes correspondants, dans lesquels: - la Fig. 1 est un bloc-diagramme d'un multiplexeur multiplexant N = 4 signaux numériques plésiochrones, l'un des circuits de synchronisation dans le multiplexeur étant détaillé et - la Fig. 2 montre des formes d'onde de signaux utilisés pour récupérer un signal de rythme relatif à un signal plésiochrone. Selon une réalisation préférée, on se réfère à un multiplexage de N = 4 signaux composants numériques plésiochrones s1 à S4 ayant un débit nominal faible égal à do = 2048 kbit/s en un signal résultant numérique R ayant un débit nominal élevé égal à D0 = 8448 kbit/s. Par définition, les signaux composants ont des débits réels variant de part et d'autre du débit nominal faible dO dans des limites prédéterminées en raison d'une indépendance d'horloges respectives établissant les signaux composants. Avant de procéder au multiplexage, les signaux composants s1 à S4 sont transformés en des signaux composants dits justifiés s'I à S ayant un débit commun d'0 = D0/N = 2112 kbit/s dans des circuits de synchronisation respectivement. Le débit d'0 est sensiblement supérieur au débit d et est donné par la relation: d' = (1 + ú) dO o o ú est un nombre plus petit que l'unité et est choisi de manière que le débit d'0 soit toujours supérieur aux débits réels des signaux composants s1 à s4. La différence entre le débit d'0 et les débits réels des signaux composants est comblée par des bits de justification selon un procédé connu de multiplexage par justification positive. En pratique, la différence de débits permettant la synchronisation des signaux composants s1 à s4 se -3- traduit par une insertion systématique de bits d'indication de justification ainsi que par un mot de verrouillage de trame et, le cas échéant, de service ayant des emplacements prédéterminés respectifs dans une trame du signal résultant R. Pour un signal composant, un bit d'indication de justification est destiné à indiquer si un bit de justification occupant une position prédéterminée dans la trame est transmis ou remplacé par un bit d'information, en vue d'un démultiplexage ultérieur du signal résultant. Dans la Fig. 1, est représenté en détaii un circuit de synchronisation 11 relatif à l'un des signaux composants s1 à s4, tel que le signal s1, les autres circuits de synchronisation 12 à 14 relatifs aux signaux s2 à s4 étant identiques au circuit 11. Le signal composant numérique s1 est transmis en un code bipolaire à haute densité HDBn dans une ligne à paire symétrique 21. Il est rappelé qu'un signal numérique en code HDBn est un signal bipolaire dans lequel un "0" est codé comme un "0" et un bit "1" est codé alternativement comme une marque a de polarité positive ou une marque b de polarisation négative, comme montré dans une première ligne de la Fig. 2. n désigne un entier prédéterminé indiquant le nombre maximum de zéros consécutifs qui peuvent se trouver dans le signal bipolaire. Dans une suite de (n+l) zéros consécutifs du signal binaire initial, le dernier bit est remplacé d'une manière connue par une marque de violation de bipolarité. Généralement, le signal composant s1 est transmis en un code HDB3 par la ligne 21 à un convertisseur bipolaire-binaire 3 à travers un transformateur d'entrée 301. Deux sorties 31+ et 31 du convertisseur 3 appliquent respectivement deux signaux binaires HDB3+ et HDB3 - à deux entrées 40+ et 40 d'un transcodeur 4 et à deux entrées 50+ et 50 d'une porte OU 50 incluse dans un circuit de régénération de signal de rythme 5. Les signaux HDB3+ et HDB3 sont montrés dans des troisième et quatrième lignes de la Fig. 2. Le signal HDB3+ comprend des bits "1" qui correspondent aux marques positives a du signal codé s1, et des bits "0" qui correspondent aux marques négatives b et aux 4 - zéros du signal codé s1. Le signal HDB3 comprend des bits "1" qui correspondent aux marques négatives b du signal codé si, et des bits "0" qui correspondent aux marques positives a et aux zéros du signal codé sl. Une sortie 41 du transcodeur 4 transmet le signal restitué s1 en code binaire et à une fréquence de rythme moyenne f0 = 2048 kHz vers une entrée 60 d'une mémoire tampon 6. Le transcodage des signaux HDB3+ et HDB3 en le signal binaire dans le transcodeur 4 et l'écriture du signal binaire dans la mémoire 6 sont commandés par un signal de rythme H0 régénéré par le circuit 5 et propre au signal composant s1. Comme on le verra dans la suite, le signal de rythme H0 est synchronisé avec un signal d'horloge produit localement par un oscillateur 70 et ayant une fréquence égale au double de la fréquence de rythme h/2 = 8448 kHz du signal résultant R, soit h = 16 896 kHz. L'oscillateur 70 est inclus dans une base de temps 7 du multiplexeur qui établit tous les signaux d'horloge nécessaires à l'élévation du débit dO au débit d'0 et au multiplexage des signaux justifiés s' à S'. La base de temps 1 s4 7 comprend notamment un diviseur de fréquence par deux 71 et un diviseur de fréquence par quatre 72 reliés en série à une sortie 701 de l'oscillateur 70. Le premier diviseur de fréquence 71 délivre un signal d'horloge h/2 à la fréquence de 8448 kHz à une entrée d'horloge 80 commune aux étages d'un registre à décalage d'un convertisseur parallèle-série classique 8. Le second diviseur de fréquence 72 délivre un signal d'horloge h/8 à la fréquence de 2112 kHz à des entrées de commande de lecture 6L1 à 6L4 des mémoires tampons incluses respectivement dans les circuits de synchronisation 1 à 14. Le signal d'horloge h/8 est également appliqué à une entrée d'horloge 81 de portes ET incluses dans le convertisseur 8. Des autres entrées 821 à 824 des portes ET précitées reçoivent respectivement les signaux binaires justifiés s' à s4 transmis respectivement par des sorties 611 à 614 i14 des mémoires tampons dans les circuits de synchronisation 1 à 14. La mémoire tampon 6 est destinée à élever le débit initial dO au débit d'0 en insérant systématiquement des bits d'indication de justification et à la demande des bits de justification dans le signal binaire s à la sortie 41 du transcodeur 4. Les bits du signal s1 sont écrits dans la mémoire 6 sous la commande du signal H0 appliqué à une entrée d'écriture 6E de la mémoire 6. Les bits du signal justifié s' sont lus sous la commande du signal h/8. Le convertisseur parallèle-série 8 multiplexe bit à bit les N = 4 signaux composants justifiés s' à S'4 en le signal résultant R et insère à une fréquence de trame un mot de verrouillage de trame et de service typiquement de 12 bits. Par exemple, une trame comprend 848 bits et a une fréquence FT égale à 9,95 kHz et obtenue à partir d'un diviseur de fréquence par cinquante-trois 73 et d'un diviseur de fréquence par quatre 74 connectés en série avec le diviseur 72 dans la base de temps. Le circuit de régénération de signal de rythme 5 comprend, outre la porte OU 50, deux bascules du type D 51 et 52, une porte ET 53 et un diviseur de fréquence par huit 54 du genre compteur modulo 8. Des entrées d'horloge C1 et C2 des bascules 51 et 52 sont reliées à une sortie 501 de la porte OU 50 et à la sortie 701 de l'oscillateur 70 respectivement. Des entrées D1 et D2 des bascules 51 et 52 sont reliées à une sortie 541' du diviseur de fréquence 54 et à une sortie Q1 de la bascule 51 respectivement. Une sortie Q2 de la seconde bascule 52 est reliée à une entrée de remise à un ("preset") RAI de la première bascule 51 et une entrée 53E de la porte 53. La porte ET 53 possède une autre entrée 530 reliée à la sortie 701 de l'oscillateur 70, et une sortie 531 reliée à une entrée 540 du diviseur de fréquence 54. Une sortie 541 du diviseur de fréquence 54 transmet le signal de rythme régénéré H0 à une entrée d'horloge 40H du transcodeur 4 et à l'entrée de commande d'écriture 6E de la mémoire tampon 6. Comme montré dans une dernière ligne de la Fig. 2, le signal de rythme H0 présente des suites de crénaux ayant une fréquence égale à f0 = 2048 kHz et a une fréquence moyenne égale au débit réel du signal composant s1. Puisque par définition, les signaux - 6- composants sl à s4 sont plésiochrones, les signaux de rythme régénérés respectifs, tels que le signal de rythme H0 pour le signal s1, ont des fréquences moyennes différentes. Le signal de rythme H0 est également en synchronisme avec le signal d'horloge local h et offre des fronts montants déterminant des instants significatifs qui sont compris chacun entre des fronts montant et descendant d'une même impulsion d'un signal bipolaire HDB3 redressé produit par la sortie 501 de la porte 50 et montré dans une deuxième ligne de la Fig. 2. Le signal H0 est obtenu par une division de fréquence par 2N = 8 d'un signal d'horloge intermédiaire h0 délivré par la sortie 531 de la porte 53 et montré dans une avant-dernière ligne de la Fig. 2. Comparativement au signal d'horloge h établi par l'oscillateur local 70 et montré dans une septième ligne de la Fig. 2, le signal hO est composé I5 d'impulsions synchrones des impulsions du signal h et périodiquement d'une suppression d'une impulsion représentative d'un huitième de déphasage entre le signal d'écriture H0 et le signal de lecture h/8. La suppression d'une impulsion a donc lieu à une fréquence d'effacement 2112 / (8(2112-2048)) kHz, et est obtenue dans la porte ET 53 grâce à un signal d'effacement SE transmis par la sortie Q2 de la bascule 52 et montré dans une huitième ligne de la Fig. 2. Le signal d'effacement SE est produit à partir d'une comparaison de phase dans la première bascule 51 entre le signal redressé HDB3 et un signal de rythme H'0 transmis par la sortie 541' du diviseur de fréquence 54. Comme montré dans une cinquième ligne de la Fig. 2, le signal H'0 est un signal déphasé de 1/2 par rapport au signal H0, et donc offre des fronts montants sensiblement déphasés par rapport aux fronts montants du signal redressé HDB3. Un signal de comparaison de phase montré dans une sixième ligne de la Fig. 2 est fourni par la sortie Q1 de la bascule 51 afin qu'une seule impulsion du signal h soit effacée périodiquement. Le signal d'effacement SE sert également à remettre au repos la bascule 51 et donc à "1" le signal de comparaison de phase à la sortie Q1 de la bascule 51. A travers la porte ET 53 et le diviseur de fréquence 54, le signal d'effacement SE asservit le -7- signal H'0 afin que les fronts descendants du signal H'0 soient sensiblement en phase avec les fronts montants du signal redressé HDB3, à une période du signal d'horloge local h près. Il est à noter que le circuit de synchronisation selon l'invention fait appel à un signal d'horloge h ayant une fréquence égale au double de la fréquence d'horloge h/2 du signal R résultant du multiplexage. Ceci permet après division en fréquence par deux du signal h dans le diviseur 71 de calibrer correctement les bits du signal résultant. Par ailleurs, le rapport peu élevé et égal à 2N = 8 entre la fréquence du signal d'horloge local h et la fréquence du signal de rythme régénéré H0 n'est pas préjudiciable au bon fonctionnement du multiplexeur. En effet, le signal binaire sortant du transcodeur 4 et régénéré en fonction du signal H0 est traité dans la mémoire tampon 6 qui lit le signal binaire sous la commande du signal d'horloge h/8 obtenu directement à partir du signal d'horloge local h. La mémoire tampon absorbe les variations de phase du signal binaire régénéré. Ainsi, la fréquence d'horloge la plus élevée utilisée dans le circuit de synchronisation a une valeur qui n'excède pas une fréquence égale au double de la fréquence de rythme du signal résultant R et strictement nécessaire à un codage HDB3 du signal résultant R pour une transmission ultérieure. Plus généralement, la fréquence du signal d'horloge local peut être égale à Kh, o K est un entier égal ou supérieur à l'unité; dans ce cas, le diviseur de fréquence 71 opère une division de fréquence par 2K, et le diviseur de fréquence 54 opère une division de fréquence par 2NK. -8 - R E V E N D I C A T I 0 N S REVENDICATIONS 1 - Circuit de -synchronisation (11) dans un multiplexeur multiplexant N signaux numériques plésiochrones (s1 à sN) ayant une fréquence de rythme nominale (fo) sensiblement inférieure à une fréquence de rythme prédéterminée h/2N en un signal résultant ayant une fréquence de rythme h/2, comprenant un oscillateur (70) produisant un signal d'horloge local (h), des moyens (5) recevant le signal d'horloge local et l'un (s1) desdits signiaux plésiochrones en un code bipolaire pour régénérer un signal de rythme (H0) propre audit signal plésiochrone (s) et ayant des 0 instants significatifs (fronts montants) synchrones avec des instants significatifs du signal d'horloge local (h), et des moyens de transcodage et de mémorisation (4, 6) recevant ledit signal de rythme régénéré (Ho0) pour élever la fréquence de rythme nominale (fo) du signal plésiochrone reçu (s1) à la fréquence de rythme prédéterminée afin de synchroniser par justification ledit signal plésiochrone (sl) en un signal justifié (s'), caractérisé en ce que les moyens pour régénérer le signal de rythme (5) comprennent des moyens logiques (50, 51, 52, 53) pour supprimer périodiquement une impulsion dans le signal d'horloge local (h) en fonction d'un déphasage entre le signal de rythme régénéré (H0) et le signal d'horloge (h) afin de produire un signal d'horloge intermédiaire (h0) à impulsion périodiquement supprimée, et des moyens logiques (54) pour diviser en fréquence par 2N le signal d'horloge intermédiaire (h0) en le signal de rythme régénéré (H0). 2 - Circuit de synchronisation conforme à la revendication 1, caractérisé en ce que lesdits moyens logiques comprennent des moyens (3, 50) pour redresser ledit signal plésiochrone en code bipolaire (si) en un signal redressé, une première bascule du type D (51) ayant une entrée (D1) recevant un signal de rythme (H'0) déphasé de 7r/2 par rapport au signal de rythme régénéré (H0) et fourni par les moyens pour diviser en fréquence (54), et une entrée d'horloge (CI) recevant ledit signal redressé, une seconde bascule du type D (52) ayant une entrée (D2) reliée à une 9 9sortie (Q1) de la première bascule (51), une entrée d'horloge (C2) recevant le signal d'horloge local (h) et une sortie (Q2) reliée à une entrée de remise à "1" (RAI) de la première bascule (51), et une porte ET (52) ayant une entree (530) recevant le signal d'horloge local (h), une autre entrée (53E) reliée à la sortie (Q2) de la seconde bascule (52) et une sortie (531) appliquant ledit signal d'horloge intermédiaire (h0) à une entrée (540) des moyens pour diviser en fréquence (54). 3 - Circuit de synchronisation conforme à la revendication 1 ou 2, caractérisé en ce que le signal d'horloge local produit par l'oscillateur (70) a une fréquence égale à Kh, o K est un entier égal ou supérieur à l'unité, et en ce que les moyens pour diviser en fréquence (54) divisent en fréquence par 2NK. 4 - Circuit de synchronisation conforme à la revendication 3, caractérisé en ce qu'au moins un diviseur de fréquence par 2K (71) est connecté à une sortie (701) de l'oscillateur (70) en vue d'élaborer au moyen d'autres diviseurs de fréquence (72, 73, 74) des signaux d'horloge propres à commander des opérations de justification et de multiplexage des signaux plésiochrones (s1 à s4). - Circuit de synchronisation conforme à l'une quelconque des revendications 1 à 4, caractérisé en ce que le code bipolaire est un code bipolaire à haute densité HDBn.