FR 2568058 A1 19860124 FR 8511070 A 19850719 La présente invention concerne des transistors à effet de champ à grille isolée (IGFET) et, plus précisément, un procédé pour la fabrication d'IGFET à vitesse de réponse élevée dans des circuits intégrés de haute densité. Pour obtenir des densités d'intégration et des vitesses de réponse élevées, on doit réduire les dimensions, tant horizontales que verticales des IGFET ("Scaling Principle"). En particulier, il est nécessaire de diminuer la profondeur des jonctions de drain et de source dans le substrat. Mais dans les IGFET usuels disponibles dans le commerce, l'adoption de jonctions très minces entraîne des conséquences négatives. En effet, la résistance de couche des ré- gions actives de source et de drain augmente et la fiabilité des contacts entre ces régions et les électrodes correspondantes diminue. Pour éviter ces inconvénients, il a été proposé de réaliser des IGFET dont les régions actives de source et de drain sont for- mées sur la surface du substrat, plutôt qu'à l'intérieur de celui-ci. Une structure de ce type est décrite par exemple dans le brevet US n 1 477 083. Toutefois, les procédés pour l'obtention d'une telle structure, décrits dans le brevet précité, sont très compli- qués et ne sont pas compatibles avec les exigences de production industrielle. Le but de la présente invention est de réaliser un IGFET ayant des jonctions ultra-minces, de basses résistances de couche et une fiabilité élevée des contacts, au moyen d'un procédé qui soit simple à appliquer et qui se compose d'une suite d'opérations compatibles avec les procédés classiques de production industrielle. Ce but est atteint avec le procédé suivant l'invention pour la formation d'un transistor à effet de champ à grille isolée sur un substrat de silicium monocristallin d'un premier type de conductivité, comprenant l'opération consistant à former une multi- plicité de couches superposées, dont une première couche isolante formée sur le substrat et destinée à constituer le diélectrique de grille, une couche conductrice formée sur la première couche isolan- te et destinée à constituer l'électrode de grille du transistor et une seconde couche isolante formée sur la couche conductrice, ce procédé étant caractérisé par les opérations suivantes: formation d'une couche écran sur la seconde couche isolante, formation, sur la couche écran, d'un masque protecteur qui délimite unesurface de grille au-dessus d'une zone du substrat destinée à la fonction de canal du transistor, attaque sélective de la couche écran et de la multiplicité de couches superposées, jusqu'à découvrir le subs- trat sur les côtés de la zone de canal, formation de parois isolan- tes sur les bords de la couche conductrice découverts par la- dite attaque sélective, formation, sur les surfaces du substrat dé- couvertes par ladite attaque sélective, de régions épitaxiales d'un second type de conductivité, destinées à constituer les régions de source et de drain du transistor. Lorsque, avant la formation de la multiplicité de couches superposées, il est formé une couche isolante destinée à constituer le diélectrique de champ sur les côtés d'une zone du substrat des- tinée à recevoir le transistor, l'opération de formation des régions épitaxiales peut comprendre: le dépôt d'une couche de silicium sur les surfaces découvertes du diélectrique de champ et du substrat, de telle manière que les parties de cette couche déposées sur le diélectrique de champ soient de type polycristallin et que les parties déposées sur le substrat soient de type épitaxial et le dopage de ladite couche de silicium avec des impuretés du second type de conductivité. Le dopage avec des impuretés du second type de conductivité comprend alors avantageusement une opération d'implantation ioni- que du dopant dans la couche de silicium. Ladite opération de formation des régions épitaxiales peut aussi comprendre le dépôt d'une couche de silicium polycristallin sur les surfaces découvertes du diélectrique de champ et du substrat, la recristallisation des parties de la couche de silicium polycris- tallin situées au-dessus du substrat, de manière à obtenir lesdites régions épitaxiales, et le dopage des régions épitaxiales avec des impuretés du second type de conductivité. 3 2568058 Dans ce cas, le dopage avec des impuretés du second type de conductivité peut comprendre une opération d'implantation ionique du dopant dans les régions épitaxiales. Lorsque l'opération de formation de la première couche iso- lante comprend la croissance d'une couche de bioxyde de silicium sur la surface découverte du substrat, l'opération de formation de la couche conductrice comprend le dépôt, sur la première couche isolante, d'une couche de silicium polycristallin et le dopage de cette couche de silicium polycristallin, l'opération de formation de la seconde couche isolante comprend la croissance d'une couche de bioxyde de silicium sur la couche conductrice, le procédé suivant l'invention peut être caractérisé en ce que l'opération de formation de la couche écran comprend le dépôt d'une couche de nitrure de silicium sur la seconde couche isolante, l'opération d'attaque sé- lective comprend l'enlèvement des parties de la couche écran non protégées par le masque, de telle manière que la surface de grille du transistor recouverte de l'écran subsiste, la suppression du mas- que, l'enlèvement des parties non recouvertes d'écran de la multi- plicité de couches superposées, de telle manière que les portions de ces couches comprises dans la surface de grille soient délimitées, et en ce que l'opération de formation des parois isolantes comprend la croissance de bioxyde de silicium sur les bords de la portion de la couche conductrice comprise dans la surface de grille. Un mode particulier de mise en oeuvre du présent procédé est décrit ciaprès à titre d'exemple et, par conséquent, sans caractère restrictif, en référence aux dessins annexés,dont les figures 1 à 7 représentent en coupe une partie d'une tranche de silicium au cours de quelques phases du procédé suivant l'invention. La structure de départ, représentée sur la figure 1, est obtenue par des opérations connues et comprend un substrat 1 de silicium monocristallin de type P, ayant une basse concentration d'impuretés dopantes (aux alentours de 105 atomes/cm3) et une résistivité de l'ordre de 20Jx cm, dans lequel est définie une zone 3 destinée à recevoir 1'IGFET. En dehors de la zone 3, le substrat est recouvert d'une couche 2 de bioxyde de silicium (SiO2) qui constitue le diélectrique de champ. Sur cette structure, on effectue successivement les opéra- tions suivantes: - Oxydation thermique, à une température de l'ordre de 1000 C, de la surface découverte du substrat 1, avec formation d'une couche 4 o de bioxyde de silicium (figure 2) d'environ 350 A d'épaisseur, qui constitue le diélectrique de grille; - Dépôt, à partir de silane (SiH4), d'une couche 5 de silicium o polycristallin (figure 2) d'environ 5000 A d'épaisseur. Le dépôt est effectué par la technique CVD (Chemical Vapour Deposition = Dépôt en phase gazeuse par procédé chimique) à une température de l'ordre de 500 C; - Dopage de la couche 5 de silicium polycristallin par dépôt préa- lable d'oxychlorure de phosphore (POC13) à une température d'en- viron 920 C. La concentration d'impuretés dopantes (atomes de phos- phore) est de l'ordre de 1020 atomes/cm3; - Diffusion des impuretés dopantes dans la couche 5 de silicium polycristallin et croissance d'une couche 6 de bioxyde de silicium (figure 2) d'environ 1500 A d'épaisseur, par exposition à une at- - mosphère oxydante à une température d'environ 1000 C; - Dépôt d'une couche 7 de nitrure de silicium (Si3N4) (figure 2) d'environ 1500 A d'épaisseur, effectué par la technique CVD à une température de l'ordre de 500 C; Formation d'un masque 8 d'agent photorésistant (figure 2) qui protège une partie 9 de la couche 7 de nitrure de silicium. Ce masque délimite la zone de grille de l'IGFET, placée au-dessus d'une zone 30 du substrat destinée à la fonction de canal du transis- tor; - Enlèvement des parties non protégées de la couche 7 (figure 3) par attaque sélective (attaque humide à l'acide phosphorique ou attaque dans un plasma), de manière à délimiter la partie 9 de nitrure de silicium qui sert d'écran pour les parties des couches sous-jacentes comprises dans la zone de grille; - Suppression du masque 8 d'agent photorésistant; Délimitation de la partie 10 de bioxyde de silicium, de la partie ll de silicium polycristallin et de la partie 12 d'oxyde de grille (figure 3) par trois attaques sélectives successives (attaques humi- des ou attaques dans un plasma), par lesquelles sont enlevées les parties des couches 6, 5 et 4 qui ne sont pas protégées par la par- tie 9 de nitrure de silicium; - Oxydation thermique des surfaces de silicium ainsi découvertes. Cette oxydation est effectuée à une température relativement.basse, de l'ordre de 800 C, pour que la croissance de l'oxyde dépende de la concentration d'impuretés dopantes dans le silicium. Sur les bords de la partie ll de silicium polycristallin, o la concentration de 3 dopant est de l'ordre de 1020 atomes/cm, il croit des parois 13 o de bioxyde de silicium d'environ 1500 A d'épaisseur (figure 4) et sur la surface découverte du substrat 1, o la concentration de 3 dopant est de l'ordre de 1015 atomes/cm3 il croit une couche 14 o de bioxyde de silicium d'environ 350 A d'épaisseur (figure 4); - Attaque ionique réactive (RIE) du bioxyde de silicium formé par l'opération précédente. Cette attaque se produit en direction ver- ticale et élimine l'oxyde non protégé de la partie 9 de nitrure de silicium, ce qui fait que la couche 14 est enlevée jusqu'à ce que la surface sous-jacente du substrat 1 soit découverte, tandis que les parois 13 sont dans l'alignement des surfaces latérales de la partie 9. L'épaisseur de l'oxyde de champ 2 ne subit par contre pas de réduction significative. La partie ll de silicium polycris- tallin constitue l'électrode de grille de l'IGFET et elle est com- plètement entourée par le bioxyde de silicium 15 (figure 5); -Dépôt, à partir de tétrachlorure de silicium (SiCl4), d'une couche 16 de silicium (figure 6) d'environ 7000 A d'épaisseur. Le dépôt est effectué par la technique CVD, à une température d'envi- ron 1150 C. Les bandes 17 sur le diélectrique de champ 2 sont de type polycristallin, tandis que les régions 18 et 19 au-dessus du substrat sont de type épitaxial, avec la même orientation cristal- line du substrat et constituent respectivement les régions actives de source et de drain de l'IGFET. Elles croissent verticalement sur le substrat l, tandis qu'elles ne croissent pas sur le nitrure 9, ce qui fait que l'on obtient une structure auto-alignée. Les bandes 17 de silicium polycristallin sont utilisées comme éléments d'interconnexion avec d'autres composants (non représentés) du circuit intégré; - Implantation ionique d'un dopant de type N, par exemple d'arsenic (As) dans la couche 16 de silicium 16 (figure 6). L'implantation est à basse énergie, de l'ordre de 80 keV, de manière à avoir une o faible pénétration du dopant, qui descend jusqu'à environ 1000 A de profondeur. La dose de dopant implanté est très élevée, de l'ordre de 5 x 10 atomes/cm2, afin d'obtenir une conductivité élevée; - Exposition à une atmosphère oxydante, à une température de l'or- dre de 10000 C, pendant un temps suffisant pour permettre la diffu- o sion du dopant implanté jusqu'à une profondeur d'environ 5000 A et la croissance d'une couche 20 de bioxyde de silicium (figure 7) o d'une épaisseur de l'ordre de 4000 A sur la couche 16 de silicium. Aux opérations décrites ci-dessus font suite les opérations habituelles pour l'ouverture des fenêtres pour les contacts de grille, de source et de drain, pour la formation des électrodes correspondantes et enfin pour la passivation du dispositif. Dans le procédé suivant l'invention, le dopant est implan- té peu profondément dans les régions épitaxiales 18 et 19, de telle manière que les traitements thermiques suivants à température élevée ne provoquent pas la diffusion de ce dopant dans le substrat 1 et qu'en conséquence, les jonctions de drain et de source ne descendent pas au-dessous de l'interface oxyde de grille-substrat. Dans de telles circonstances, il n'y a pas de capacités de jonction latérales. L'absence de ces capacités permet d'obtenir des vitesses élevées de réponse du transistor. En outre, les zones appauvries, au lieu de s'étendre latéralement comme dans les IGFET usuels, s'étendent verticalement sous les régions actives, ce qui fait que la longueur efficace du transistor augmente et que le risque de tension de pénétration ou de perçage diminue. De façon compatible avec les exigences de planarité, on réalise des épaisseurs de source et de drain supérieures à celles qui peuvent être obtenues par les procédés usuels, avec, en consé- quence, une amélioration des résistances de couche correspondantes, dont les valeurs s'abaissent à un tiers environ des valeurs habi- tuelles. Pour ouvrir les fenêtres pour les contacts de source et de drain, on effectue une attaque sélective, de manière à enlever l'oxyde qui recouvre les régions de source et de drain. On sait que dans les procédés usuels, en raison des tolérances de mas- quage, il existe, pendant cette attaque, le risque qu'une partie de l'oxyde qui recouvre l'électrode de grille soit enlevée, ce qui fait qu'il peut y avoir des courts-circuits entre les régions de source et de drain et l'électrode de grille. Avec le procédé suivant l'invention, l'oxyde 15 qui entoure l'électrode de grille est pro- tégé par le nitrure de silicium 9, ce qui fait que le risque en question n'existe pas. Les bandes 17 de silicium polycristallin peuvent être uti- lisées pour réaliser les contacts avec les électrodes de source et de drain, ce qui fait que les dimensions horizontales des régions épitaxiales peuvent être réduites sans que cela entraîne une dimi- nution des surfaces des contacts et, par suite, de leur fiabilité. La dose élevée de dopant implantée dans la couche de silicium 16 se traduit en outre par une augmentation de la conductivité de ces contacts. Outre que les bandes 17 de silicium polycristallin peuvent servir d'interconnexions, elles peuvent être utilisées pour réali- ser par exemple des résistances ou des armatures de condensateur. Il va de soi que dans le cas o l'on veut éviter la formation des bandes de silicium polycristallin sur la couche d'oxyde de champ 2, il suffit de protéger cette couche par un masque de nitrure de sili- cium. Dans une variante du procédé suivant l'invention, les ré- gions actives de source et de drain peuvent être obtenues, non pas par croissance épitaxiale, mais par recristallisation du silicium polycristallin. Dans ce cas, il est déposé, sur la surface entière de la structure représentée sur la figure 5, une couche de silicium polycristallin d'environ 7000 A d'épaisseur.Le dépet est effectué par la technique CVD à une température de l'ordre de 500 C. Les régions épitaxiales de drain et de source sont obtenues en recris- tallisant, par la technique appelée "LASER annealing" (recuit au laser), les zones de la couche de silicium polycristalin en contact avec le silicium monocristallin du substrat. On effectue ensuite une attaque sélective pour éliminer le silicium polycristallin déposé sur la partie 9 de nitrure de silicium et on obtient encore la structure représentée sur la figure 6, sur laquelle on exécute les mêmes opérations du procédé décrit ci-dessus. Naturellement, outre celle qui a été décrite ci-dessus, on peut introduire de nombreuses autres modifications dans le procédé suivant l'invention, sans que l'on s'écarte pour autant du cadre de celle-ci. L'invention est en outre applicable à n'importe quel type de procédé MOS et CMOS. 8 2568058 R7i ATDITONI0OS 1. Procédé pour la formation d'un transistor à effet de champ à grille isolée sur un substrat de silicium monocristallin (1) d'un premier type de conductivité, comprenant l'opération con- sistant à former une multiplicité de couches superposées (4, 5, 6), dont une première couche isolante (4) formée sur le subs- trat et destinée à constituer le diélectrique de grille, une couche conductrice (5) formée sur la première couche isolante et destinée à constituer l'électrode de grille du transistor et une seconde couche isolante (6) formée sur la couche conductri- ce, ce procédé étant caractérisé par les opérations suivantes: formation d'une couche écran (7) sur la seconde couche isolante, formation, sur la couche écran, d'un masque protecteur (8) qui délimite une surface de grille au-dessus d'une zone (30) du substrat destinée à la fonction de canal du transistor, attaque sélective de la couche écran et de la multiplicité de couches superposées, jusqu'à découvrir le substrat sur les côtés de la zone de canal, formation de parois isolantes (13) sur les bords de la couche conductrice (5) découverts par ladite attaque sélective (11), formation, sur les surfaces du substrat décou- vertes par ladite attaque sélective, de régions épitaxiales (18, 19) d'un second type de conductivité, destinées à consti- tuer les régions de source et de drain du transistor. 2. Procédé selon la revendication 1 dans lequel, avant la for- mation de la multiplicité de couches superposées, ii est formé une couche isolante (2) destinée à constituer le diélectrique de champ sur les cOtés d'une zone (3) du substrat destinée à rece- voir le transistor, caractérisé en ce que l'opération de forma- tion des régions épitaxiales comprend: le dépôt d'une couche 3C de silicium (16) sur les surfaces découvertes du diélectrique de champ et du substrat, de telle manière que les parties de cette couche déposées sur le diélectrique de champ soient de type polycristallin (17) et que les parties déposées sur le substrat soient de type épitaxial (18, 19) et le dopage de ladite couche de silicium avec des impuretés du second type de conductivité. 3. Procédé selon la revendication 2, caractérisé en ce que le dopage avec des impuretés du second type de conductivité comprend une opération d'implantation ionique du dopant dans la couche de silicium (16). 4. Procédé selon la revendication 1 dans lequel il est formé, avant la formation de la multiplicité de couches superposées, une couche isolante (2) propre à constituer le diélectrique de champ sur les côtés d'une zone (3) du substrat destinée à rece- voir le transistor, caractérisé en ce que l'opération de forma- tion des régions épitaxiales comprend le dépôt d'une couche de silicium polycristallin sur les surfaces découvertes du diélec- trique de champ et du substrat, la recristallisation des parties de la couche de silicium polycristallin situées au-dessus du substrat, de manière à obtenir lesdites régions épitaxiales, et le dopage des régions épi-taxiales avec des impuretés du second 2C type de conductivité. r. Procédé selon la revendication 4, caractérisé en ce que le dopage avec des impuretés du second type de conductivité com- prend une opération d'implantation ionique du dopant dans les régions épitaxiales. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel l'opération de formation de la première couche iso- lante comprend la croissance d'une couche de bioxyde de silicium (4) sur la surface découverte du substrat, l'opération de forma- tion de la couche conductrice comprend le dépôt, sur la première couche isolante, d'une couche de silicium polycristal- lin (5) et le dopage de cette couche de silicium polycristallin, l'opération de formation de la seconde couche isolante comprend la croissance d'une couche de bioxyde de silicium (6) sur la couche conductrice, caractérisé en ce que l'opération de forma- tion de la couche écran comprend le dépôt d'une couche de nitrure de silicium (7) sur la seconde couche isolante, l'opé- ration d'attaque sélective comprend l'enlèvement des parties de la couche écran non protégées par le masque, de telle manière 1O 2568058 que la surface de grille (9) du transistor recouverte de l'écran subsiste, la suppression du masque, l'enlèvement des parties non recouvertes d'écran de la multiplicité de couches superposées, de telle manière que les portions de ces couches comprises dans la surface de grille soient délimitées, et en ce que l'opération de formation des parois isolantes comprend la croissance de bioxyde de silicium (13) sur les bords de la portion (11) de la couche conductrice comprise dans la surface de grille.