FR 2572234 A1 19860425 FR 8515574 A 19851021 La présente invention concerne un circuit logique à FET à couplage par condensateur et diode pour des circuits intégrés de type D-MESFET au GaAs. Historiquement, le problème le plus ardu dans la conception de circuits intégrés de MESFET à mode de déplé- tion au GaAs a été de réaliser la fonction de décalage de niveau nécessaire entre la tension de drain positive néces- saire au fonctionnement de ces circuits D-MESFET à canal N, et les tensions de grille négatives nécessaires pour bloquer d'autres D-MESFET. Au contraire, dans la logique à FET à couplage direct simple (DCFL), les entrées de grille des FET à mode d'enrichissement sont connectées directement aux sorties de drain. Le courant de sortie de porte transitoire disponible pour attaquer une charge caractéristique capaci- tive est donc, dans le fonctionnement en source de courant, fondamentalement égal au courant d'une charge active connec- tée à la tension d'alimentation positive, qui est égal au courant de l'alimentation continue, et dans le fonctionne- ment en récepteur de courant, ce courant de sortie transi- toire peut avoir plusieurs fois cette valeur. De façon géné- rale, aucune des structures publiées de circuits D-MESFET n'approche un rendement de la logique DCFL (défini par le rapport entre le courant de charge qu'il est possible d'ob- tenir et le courant d'alimentation), bien qu'elles soient supérieures en ce qui concerne la simplicité. D'autre part, les FET à mode d'enrichissement disponibles en GaAs (E- MESFET, E-JFET et E-HEMT) sont affectés par d'importants problèmes d'aptitude à la fabrication, centrés essentielle- ment sur leurs excursions de grille limitées ( eVLest ap- proximativement égal à 500 mV dans des circuits DCFL de type E-MESFET), et sur la commande de tension de seuil de grille corrélative que ces excursions nécessitent (OVp doit être inférieur ou égal à VL/20 pour obtenir un bon rendement de fabrication et de bonnes performances dans des circuits à haut niveau d'intégration et à très haut niveau d'intégra- tion, ce qui correspond approximativement à 25 mV en techno- logie=E-MESFET). La technologie D-MESFET utilise de plus grandes excursions de tension logique ( AVL est de façon ca- ractéristique approximativement égal à 1 V à 2 V dans des circuits logiques D-MESFET), ce qui fait que l'uniformité exigée, OVp, est approximativement égale à 50 à 100 mV sur une puce, ce qui est une valeur qu'on peut obtenir très ai- sément en fabrication avec la technologie de fabrication actuelle des circuits intégrés au GaAs. Bien que la facilité de fabrication et les vites- ses plus élevées des circuits intégrés D-MESFET au GaAs ren- dent ces circuits très intéressants, la réalisation de la fonction de décalage de tension dans la plupart des structu- res décrites de circuits D-MESFET a conduit à des compromis contraignants en ce qui concerne les performances et/ou le rendement énergétique. Dans la structure logique d'origine de FET avec une fonction de tampon (BFL) proposée par Hewlett-Packard (voir l'article de R. L. VanTuyl, C. A. Liechti, R. E. Lee, et E. Gowen, IEEE JSSC, SC-12, pages 485, 1977), le décalage était effectué dans un étage de sor- tie à drain commun séparé, ce qui donnait lieu à une possi- bilité maximale d'absorption de courant d'environ 60 % seu- lement du courant d'alimentation, et occasionnait une cer- taine perte de vitesse due au retard dans l'étage de sortie. Dans des travaux ultérieurs de Hewlett-Packard, utilisant des potes faiblement chargées, on a supprimé l'étage à drain commun en faveur d'une chaIne directe de 3 diodes con- duisant à un élément connecté à la tension d'alimentation négative (ayant environ la moitié de la largeur de la charge active connectée à la tension d'alimentation positive). Cet- te logique à FET "sans élément tampon", ou BLFL (voir l'ar- ticle de Barna, A. et C. A. Liechti, "Optimization of GaAs MESFET Logic Gates with Subnanosecond Propagation Delays", IEEE Journal of Solid-State Circuits, SC-14, août 1979) a permis d'obtenir de plus faibles retards pour des sortances faibles, mais le rendement en courant n'était toujours que d'environ 50 % (la sortie pouvait fournir ou absorber en- viron 50 % du courant d'alimentation), et le rendement éner- gétique était encore inférieur du fait que, comme dans la structure BFL, ce courant élevé circule vers -VEE et non vers Vss (la masse dans la structure BFL). Cette logique à FET "sans élément tampon" fait également apparaître un autre problème qui est celui de la soustraction de courant. Le courant de charge disponible est la différence entre un cou- rant élevé dirigé vers la borne d'alimentation positive et un courant élevé dirigé vers la borne d'alimentation négati- ve, ce qui fait que si le rapport entre les courants change (par exemple du fait de variations statistiques de paramè- tres ou de l'effet de grille arrière), le courant de charge disponible est fortement affecté. Ce problème est encore plus grave dans la logique a FET à diode Schottky;cou SDFL (voir le brevet des E.U.A. n 4 300 064 et la Référence 3, R. C. Eden, B. M. Welch, R. Zucca et S. I. Long, IEEE Tran. Electron Devices, ED-26, N 4, pages 299-317 (1979)ou SC-14, No 2 pages 221-239 (1979)) dans laquelle, du fait de l'uti- lisation d'une logique à diodes, la charge connectée à la tension d'alimentation négative est élevée, et est en fait variable en fonction de la sortance et de l'état logique d'autres entrées de porte dans les portes qui constituent la charge. Du point de vue du rendement en courant, la logique à FET à couplage par condensateur ou CCFL (voir la communi- cation de A. W. Livingstone et P. J. T. Mellor "Capacitor Coupling of GaAs Depletion Mode FET's" 1980 GaAs IC Sympo- sium Abstracts, communication N 10) est excellente (appro- ximativement identique à la logique DCFL), et permet le fonctionnement avec une seule alimentation, mais les portes en logique CCFL ne peuvent pas fonctionner en courant con- tinu, ce qui est habituellement inacceptable dans des ap- plications logiques. En outre, les circuits CCFL décrits utilisent des diodes Schottky polarisées en inverse qui sont fabriquées sur la couche n du canal des FET, pour les con- densateurs de couplage. A la polarisation inverse correspon- dant au fonctionnement normal de ces condensateurs consti- tués par des diodes, cette couche n- est pincée, ce qui fait que la structure de condensateur est très complexe et pré- sente une mauvaise utilisation de l'aire disponible. On a obtenu un fonctionnement quelque peu similaire, mais étendu au régime continu, en ajoutant un condensateur d'action vers l'aval à la structure de porte BFL, donnant ainsi la struc- ture dite FF-BFL (voir l'article de M. R. Namordi et W. A. White, IEEE Electron Device Letters, V.EDL-3, N 9, septem- bre 1982, pages 264-267), mais au prix d'un sacrifice impor- tant en ce qui concerne le rendement en courant et la com- plexité, à cause de l'étage de sortie à drain commun. L'invention concerne l'utilisation d'une structure de porte logique à couplage par condensateur et diode (CDFL) pour la conception de circuits logiques de type D-MESFET au GaAs, ce qui permet un fonctionnement depuis le régime con- tinu jusqu'à des vitesses très élevées avec un rendement en courant d'une valeur caractéristique de 90 % à 97 % (des portes en logique CDFL peuvent fournir environ 90 % à 97 % du courant d'alimentation et absorber un courant atteignant plusieurs fois cette valeur). De plus, cette structure n'exige pas la complication d'un étage de sortie à drain commun dans chaque porte. La structure CDFL est basée sur la reconnaissance du fait que dans une logique à FET, les courants de charge sont essentiellement capacitifs. Ceci si- gnifie que le meilleur élément de décalage de tension serait une petite batterie intégrée sur la puce entre les drains des D-MESFET au noeud logique à FET et la sortie de la porte. Dans le cas de charges capacitives pures, une telle batterie ne doit fournir aucune puissance continue résultante et, en fait, si les grilles des MESFET connectés à la sortie pas- sent occasionnellement dans l'état de conduction directe, la batterie se charge au lieu de se décharger. Dans la me- sure o on ne dispose pas à l'heure actuelle de telles bat- teries dans des circuits intégrés, il est souhaitable d'em- ployer un élément de remplacement approprié, ayant également des exigences minimales en ce qui concerne la puissance ou la complexité. L'invention a donc pour but de procurer un circuit de décalage de tension constante pour des circuits intégrés au GaAs qui améliore les rendements en ce qui con- cerne le courant de charge sans entraîner un retard notable du signal et qui ait une taille acceptable (c'est-à-dire qui ne réduise pas de façon excessive la densité de portes des circuits intégrés). L'invention a en outre pour but de pro- curer un certain nombre de techniques de circuit spécifiques pour des portes logiques D-MESFET, comprenant la fixation du drain à un niveau "haut" par diode Schottky et la fixation du drain à un niveau "bas" par diode à saturation, suscep- tibles d'améliorer encore davantage les retards logiques ou les vitesses de transition. En outre, l'invention a pour but de présenter des circuits d'entrée utilisant des techniques de fixation de niveau par diode Schottky et résistance fonc- tionnant en saturation, en association avec le décalage de niveau dans la logique CDFL, qui offrent à la fois une pro- tection contre une destruction par échauffement excessif en présence de signaux d'entrée logiques dépassant considéra- blement les niveaux normaux, et une commande précise de la tension de seuil d'entrée (même si la tension de blocage d'un MESFET est changée à cause de variations dans le pro- cessus de fabrication), de façon à assurer la compatibilité des signaux avec des circuits logiques à couplage d'émet- teurs (ECL) bipolaires au silicium de type classique. Un but supplémentaire est de présenter des techniques concer- nant des circuits de sortie utilisant une fixation au niveau "haut" par diode Schottky et une fixation au niveau "bas" par diode à saturation sur l'entrée de grille d'un disposi- tif de sortie à drain commun, permettant au circuit de con- server la possibilité de réaliser une fonction OU câblée, ainsi qu'une compatibilité bien définie des signaux de sortie avec la logique ECL sur une plage étendue de combinaisons de résistance de charge et de tension de terminaison. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, et en se référant aux dessins annexés sur lesquels: la figure 1 représente un circuit de décalage de tension en logique CDFL, la figure 2 représente un circuit de porte NON-OU caractéristique en logique CDFL, avec un circuit de décalage de niveau de sortie de type CDFL, et la figure 3 représente un circuit d'entrée/sortie CDFL compatible avec la logique ECL, pour un inverseur lo- gique. En considérant maintenant la figure 1, on note qu'un circuit logique à FET à couplage par condensateur et diode (CDFL) utilise la structure de décalage de niveau de la figure 1 à titre d'élément de remplacement suffisamment proche pour la batterie idéale mentionnée précédemment. Le circuit comprend un condensateur appelé DCAP, 10, qui est maintenu chargé à une tension pratiquement constante, VDECALAGE' par un très faible courant qui circule dans une chaîne formée par trois petites diodes Schottky 12, 14 et 16. Le faible courant de polarisation est fourni par un élément d'absorption de courant PD, 18, de très faible va- leur, connecté à une tension d'alimentation négative, VEE (VEE doit être plus négative que l'excursion logique de sortie la plus négative, avec un écart d'environ un volt ou plus, lorsqu'on utilise pour l'élément PD 18 des D-MESFET ayant une tension de blocage V = -1,0 V). De plus, ITD est p approximativement égal à IpOLARISATION On obtient un fonctionnement correct du circuit de décalage de niveau de la figure 1 lorsque la capacité du condensateur de décalage DCAP 10 est très supérieure à la capacité de charge 20 (de façon caractéristique 3 fois à fois CCHARGE). Dans ces conditions, la quasi-totalité du courant alternatif d'entrée circule vers la charge et le gain en tension en alternatif et en haute fréquence du cir- cuit de décalage, AVL/ AVIN = CDCAP/(CCHARGE + CDCAP); s'approche de l'unité (de 0,75 jusqu'à plus de 0,9) Bien qu'on puisse utiliser d'autres structures de condensateur (comme des condensateurs MIM (métal-isolant-métal) à per- mittivité élevée) pour réaliser le condensateur DCAP, on utilise dans les circuits presents une structure spéciale de diode Schottky polarisée en inverse ayant une valeur élevée du rapport C/A (capacité divisée par l'aire). On fabrique ce dispositif sur une couche implantée dopée de façon relative- ment forte (> 2 X 1017/cm2), ayant une épaisseur suffisante pour ne pas être pincée à la polarisation inverse correspon- dant au fonctionnement normal (VDECALAGE est d'environ 2,3 volts avec un circuit de décalage à 3 diodes). On peut éga- lement augmenter la capacité du condensateur DCAP, sans con- sommation supplémentaire de l'aire de la puce, en plaçant en parallèle sur la capacité de la diode la capacité MIM d'une électrode supplémentaire consistant en une couche de métal du second niveau, connectée à la cathode de la diode et s'étendant sur le métal de l'anode de la diode Schottky, mais en étant séparée par une couche diélectrique mince. On peut utiliser cette structure fondamentale de circuit de décalage de niveau 22 en un endroit quelconque dans des circuits dans lesquels un décalage de niveau est nécessaire; dans des circuits d'entrée/sortie (E/S) , sur des entrées de portes,sur des sorties de portes, etc. La figure 2 montre une structure de porte NON-OU simple à 3 entrées en logique CDFL, utilisant un circuit de décalage de niveau de sortie de type CDFL. Il est également possible de placer de façon équivalente les circuits de décalage de niveau CDFL à chaque entree de porte, de façon qu'il ne soit pas nécessaire d'attaquer les capacités de lignes d'in- terconnexion par l'intermédiaire du condensateur DCAP 29, ce qui permet de donner une aire plus faible au condensateur DCAP 29, mais ceci exige de réaliser un plus grand nombre de structures de décalage de niveau, du fait que le nombre d'entrées de porte est de façon caractéristique plusieurs fois supérieur au nombre de sorties de porte. Les trois D- MESFET 24, 26 et 28, connectés en parallèle, qu'on utilise pour réaliser la fonction NON-OU sur la figure 2, illustrent une configuration de porte CDFL. De façon générale, on peut utiliser diverses combinaisons série- parallèle de D-MESFET pour réaliser différentes fonctions logiques en CDFL, comme dans d'autres types de logique à FET. L'utilisation de FET à deux grilles ou de combinaisons série et parallèle de FET pour réaliser différentes fonctions logiques dans une porte logique à FET est familière à l'homme de l'art, de même que l'utilisation d'autres types de dispositifs de charge tels que des résistances fonctionnant en saturation, des FET sans grille, des résistances ou des combinaisons de ces éléments avec des FET, pour la charge connectée à la tension d'ali- mentation positive, 33, et/ou la charge connectée à la ten- sion d'alimentation négative, 35 (ou 18 sur la figure 1 ou 56, 58 ou 60 sur la figure 3). Ce circuit est représenté avec les potentiels d'alimentation habituels pour un fonc- tionnement compatible avec la logique ECL (VDDL =MASSE, VEE = -5,2 V comme pour les alimentations ECL classiques, avec en plus ici une alimentation VSS = -3,3 V). Dans un fonctionnement plus habituel d'un circuit intégré au GaAs, on aurait Vss = MASSE, VEE = -1,9 V (ou une valeur plus né- gative) et VDDL = +3,3 V (ou une valeur plus positive). Ce circuit, avec les dimensions particulières indiquées pour les FET, exige un courant d'alimentation maximal de (IDSS/ W.) X 16,5 micromètres (W = LARGEUR DE GRILLE), tandis qu'il peut fournir jusqu'à (IDSS/W) X (16,5-1,5 micromètres) = 15 nm, ce qui fait que le rendement en courant (pour le fonctionne- ment en source de courant) est de 15/16,5 = 91 %. Le rende- ment en courant en fonctionnement en élément d'absorption de courant, exprimé en pourcentage, peut être de plusieurs cen- taines (en fonction de la tension d'entrée maximale), même à partir d'une seule entree. La structure de porte NON-OU CDFL de la figure 2 illustre également une autre technique développée pour des circuits au GaAs, pour maintenir des performances de rapi- dité optimales sur une gamme étendue de tensions d'alimen- tation (VDDL-Vss = 3,3 à 7 volts), si on le désire. Dans des structures logiques à FET normales, l'excursion logique du côté haut est limitée par la tension d'alimentation positive (VDDL-Vss), par l'action de "limitation progressive" d'une charge active connectée à la tension d'alimentation positi- ve, PU, qui passe hors de l'état de saturation du drain. Lorsqu'on augmente (VDDL-Vss), l'excursion logique positive augmente jusqu'au point auquel les grilles Schottky des MESFET de charge passent dans un état de forte conduction. Cette dernière condition place les MESFET dans une région de fonctionnement dans laquelle le paramètre f. est extrê- mement mauvais (capacité de grille C très élevée, avec gs une mauvaise transconductance, gm), ce qui dégrade les per- formances au-delà de la dégradation qui est produite par l'excursion de tension logique excessive elle-même (le temps de transition de commutation d'une charge capacitive, C,, avec un courant de charge constant, IL, commutant sur une excursion de tension logique AVL, est approximativement t = CL MVL/IL). L'utilisation d'une diode de commutation Schottky facultative, 30, DLCH, réalisant une fixation de niveau logique à un niveau haut qui correspond à un poten- tiel de fixation VLCH, assure une limitation abrupte de l'excursion logique positive, indépendamment de VDDL-Vss, ce qui évite cette dégradation des performances sous l'effet d'une variation de la tension d'alimentation (c'est-à-dire une augmentation de AVL lorsque VDDL augmente). On peut obtenir le potentiel VLCH à partir d'une alimentation pas- sive (par exemple une diode Zener seule), du fait que cette alimentation ne fait qu'absorber du courant dirigé vers VSS. On peut établir sur la puce une alimentation comportant un régulateur de tension à absorption de courant, pour four- nir un potentiel de fixation de niveau nominal VLCH. Un point d'importance moindre mais offrant une certaine possibilité d'amélioration des performances, con- siste dans l'utilisation de l'entrée facultative VLCL 32 pour mieux commander les excursions logiques en fixant le niveau logique bas au moyen de la diode facultative 34. En plus de la diminution du retard par la diminution de AVL, ceci a pour effet de maintenir les MESFET hors de la région à très faible VDS (à Vgs élevée) dans laquelle le paramètre fC est mauvais. Cette ifxation de niveau exige cependant une alimentation active (source d'énergie) et elle augmente donc la dissipation de la porte. Ceci pourrait empêcher en pratique l'utilisation de VLCL, si cette utilisation était faite de façon simpliste, du fait que si les 3 MESFET d'en- trée 24, 26 et 28 dans la porte de la figure 2 étaient tous placés à l'état conducteur avec Vg = 0,8 V, le courant de gs drain total résultant pourrait, avec une fixation de niveau abrupte, atteindre 10 fois le courant de la charge active connectée à la tension d'alimentation positive (PU), IDD- On évite cette condition par l'utilisation d'une structure à diode Schottky spéciale 34 du type à saturation par la vitesse, pour la diode DLCL, qui passe dans un état de limi- tation de courant commandé lorsque le courant direct dépas- se un niveau spécifié. Ceci évite l'apparition d'un courant excessif pour VLcL lorsqu'un grand nombre de FET logiques branchés en parallèle sont simultanément & l'état conducteur (par exemple les FET 24, 26 et 28 sur la figure 2), mais assure toujours-un fonctionnement logique optimal en rame- nant très rapidement le niveau logique bas à sa valeur cor- recte lorsque certaines des entrées de la porte sont blo- quées. La diode à saturation par la vitesse qu'on utilise pour l'élément DLCL 34 (ainsi que pour l'élément DDCL 61 sur il la figure 3) est une structure de diode Schottky plane uti- + lisant la même couche implantée de type n (employant la même technologie que dans la Référence 3), que les diodes Schottky de fixation de niveau à la commutation (par exemple 30 sur la figure 2 et 40, 42 ou 62 sur la figure 3). Ces diodes à saturation sont cependant conçues en définissant avec soin la périphérie de l'anode de la diode (contact Schottky), afin de définir le courant direct maximal, et elles sont également conçues de façon que le courant qui circule dans les contacts en métal pour cette valeur du cou- rant de saturation direct ne dépasse pas la limite de migra- tion du métal pour le métal d'interconnexion utilisé (JMAx est approximativement égal à 1 X 106 A/cm pour l'or). Le courant direct de saturation de la diode à saturation par la vitesse, 34 ou 61, est fondamentalement proportionnel au pé- rimètre de l'anode de la diode (périmètre du contact Schottky qui est effectivement en contact avec la couche implantée de + type n), et la constante de proportionnalité est d'environ 1 mA de courant direct de saturation par micromètre de péri- mètre d'anode, pour les couches implantées caractéristiques + de type n ayant une résistance carrée d'environ 450 1 qu'on utilise pour les diodes de commutation Schottky dans les circuits intégrés au GaAs. Dans certaines applications, les modestes améliorations de vitesse que procure l'utilisation de VLCL ne justifient pas la complexité accrue qui résulte de l'établissement de l'entrée de potentiel de source d'ali- mentation supplémentaire, ainsi que la dissipation supplé- mentaire (bien que relativement faible) qui apparait sur la puce, ce qui fait qu'on peut supprimer la diode DLCL 34. Si cette diode est incorporée, on peut utiliser une connexion de mise hors fonction entre VLCL et VSS. Bien qu'on puisse utiliser une structure de porte fondamentale telle que la porte NON-OU CDFL représentée sur la figure 2 pour réaliser efficacement des fonctions logi- ques dans des circuits, une telle structure ne sera généra- lement pas utilisable pour des applications d'interface d'en- trée et de sortie d'une puce. Il est fréquemment exigé que des sorties de circuits intégrés numériques au GaAs attaquent des impédances de lignes de transmission avec des niveaux de signaux de ECL classiques, tandis que les entrées doivent être compatibles avec des signaux ECL et doivent également résister à la détérioration sous l'effet de signaux dépassant considérablement les niveaux normaux, sous l'effet de déchar- ges statiques, etc. La figure 3 montre une -structure d'inver- seur qui comporte à la fois les configurations d'entrée et de sortie CDFL. Le circuit inverseur 36 qui est représenté est inhabituel dans la mesure o des circuits d'entrée et de sor- tie incorporés sur la puce se trouvent dans le même étage (dans la plupart des puces, ces circuits sont séparés par un certain nombre d'étages logiques), mais les principes des circuits d'E/S sont les mêmes. Les entrées de signal sont protégées par un limi- teur de courant bidirectionnel SATR '(résistance à saturation ou D-MESFET sans grille), 38, et par une combinaison de dio- des de fixation de niveau DICH (diode de fixation au niveau haut à l'entrée) 40 et DICL (diode de fixation au niveau bas à l'entrée) 42, qui permettent d'appliquer des niveaux de signal alternatif en régime permanent allant jusqu'à environ volts crête à crête (+40 dBm), sans détérioration ou per- turbation du fonctionnement correct du circuit. Le dispositif SATR 38 présente une résistance faible de 30à 40 ohms pour des tensions appliquées faibles (normales), mais pour des tensions appliquées supérieures à environ +1 V, le dispositif passe en limitation de courant avec un Isat d'environ +10 mA. (Le dispositif SATR peut être fabriqué de la même manière qu'un D-MESFET dans la plupart des processus de fabrication de circuits intégrés au GaAs utilisant des D-MESFET, mais en supprimant l'électrode de grille Schottky qui se trouverait normalement au-dessus du canal n, entre les régions de sour- ce et de drain implantées de type n.) Ce limiteur de courant bidirectionnel consistant en un "FET sans grille" a été dé- crit dans des documents concernant les circuits intégrés au GaAs. Pour une protection d'entrée simple on peut utiliser des tensions de fixation de niveau prises par défaut ayant les valeurs suivantes: VIcH=VDDL=0,0V (MASSE) et VIcL=V s= -3,3V, ce qui limite les tensions de signal internes à une plage de sécurité (mais avec un dépassement des niveaux normaux) de +1,2 à -4,5 volts. On peut également utiliser commodément cette structure d'entrée pour générer des ten- sions de signaux internes "carrés", à partir de sources de signaux sinusoidaux non régulées. On effectue habituellement cette conversion en signaux carrés en appliquant VIcH=V ICL= -,3V (le seuil de signaux ECL), en utilisant de façon carac- téristique un condensateur de blocage dans la ligne de si- gnal d'entrée pour supprimer toute composante continue, et en appliquant ensuite un signal d'entrée sinusoïdal de 3 Vcc à 20 VC (+13 dBm à +30 dBm) , pour donner un signal c-c "carré" interne d'environ 2 V0c (-0,3 V à - 2, V), Avec des niveaux de signai d'entrée normaux de -0,8 V à -1,8 V, le dispositif SATR 38 n'a virtuellement aucun effet sur les performances, à cause de sa résistance faible (il introduit de façon caractéristique un retard de 5 ps). Le problème clé du point de vue de l'entrée est de maintenir la tension de seuil d'entrée appropriée de -1,3 V, Vth, pour un fonctionnement compatible avec des si- gnaux ECL, sur la plage de tensions de blocage des D-MESFET qu'on rencontre habituellement dans la fabrication des cir- cuits intégrés au GaAs (dépassant Vp = --1,0 + 0,2 V). La clé de la commande de la tension de seuil réside dans l'uti- lisation du fait que les variations à courte distance de V (variations de V mesurées à des distances inférieures à P P un écartement d'environ 1 mm) sont faibles contrairement aux variations d'une tranche à une autre qui sont les plus gran- des (avec de faibles gradations sur des tranches voisines)o Du fait que l'élément connecté à la tension d'alimentation positive (PU) 60 et le FET de commutation 44 ont des lar- geurs inégales, la tension de grille V -Vss au seuil est g ss différente de zéro (Vg -Vss est approximativement égale à 1d/2 g ss Vp(1-(Wpu/WFE1/), la tension de blocage du FET, Vp, qui est d'environ -1 V, étant supposée égale pour le FET 44 et pour les éléments PU 60 et PD 58. Par chance, cette tendance de V au seuil à devenir plus négative lorsque V devient g P plus négative, s'accompagne d'une augmentation correspondan- te de IpD, du fait du courant Idss accru du FET de polarisa- tion connecté à la tension d'alimentation négative, PD, 58. En considérant la résistance directe finie de la chaîne de diodes de décalage 46, 48 et 50, on note que cette augmenta- tion du courant de polarisation augmente la tension de déca- lage, VDECALAGE. Du fait que la tension de seuil d'entrée est donnée par V (au seuil) plus VDECALAGE' le résultat consiste en une certaine annulation entre ces deux termes. Dans les circuits CDFL, les diodes de décalage 46, 48 et 50, la résistance série et les niveaux de polarisation, détermi- nés par la taille de l'élément PD (connecté à la tension d'alimentation négative) 58, peuvent être choisis avec soin pour procurer une annulation complète au premier ordre de ces termes et donc, au premier ordre, une variation nulle de la tension de seuil d'entrée en présence d'une variation de V (en supposant à nouveau l'uniformité des FET à courte P distance, ce qui fait que la tension V est la même pour P * les FET 44, l'élément PU 60 et l'élément PD 58). En suppo- sant que les caractéristiques des FET correspondent à une loi quadratique (Ids = K'W (Vgs - Vp)2, en désignant par W la largeur d'un MESFET et par K' une constante liée au processus de fabrication des MESFET), et en supposant pour les diodes un modèle correspondant à une résistance série plus une diode logarithmique parfaite (VF = RSIF +.(nkT/q) loge(IF/Is), en désignant par IF le courant de polarisation direct), on réalise cette annulation au premier ordre en égalant la variation de V -Vss au seuil (c'est-à-dire la g ss valeur de V -V nécessaire pour rendre identiques les cou- g ss rants du FET 44 et de l'élément PU 60; voir la formule ci- dessus), avec la tension V égale (mais opposée) à la va- riation de la tension du circuit de décalage sous l'effet de Vp. La résistance dynamique totale, RD, pour un circuit de décalage à N diodes (N = 3 dans le mode de réalisation préféré) est RD = N (Rs + {nkT/q)/IF), en désignant par n le facteur de perfection de la diode et avec kT/q = 0, 02585V à T = 300 K. L'annulation au premier ordre est obtenue lors- que ID R = - (Vg -Vs), en désignant parIpD = I le cou- PD D 2 g ss PD f rant de polarisation nominal de la diode de décalage, et par Vg -Vss = Vp(l - (Wpu/WFET) /2) la tension de grille du FET au seuil. un peut réaliser l'équilibre en choisissant le rapport des dimensions entre le FET et l'élément PU, ou en modifiant soit le courant de polarisation (IpD) qui traverse le circuit de décalage (IDSS de lélément PD 58), soit la résistance série des diodes de décalage 46, 48 et 50, par une modification de leur configuration géométrique (ou par l'incorporation d'une résistance en série avec elles). On notera qu'en plaçant une résistance entre la source de l'élé- ment PD 58 et VEE, on peut modifier la variation de IpD en fonction de V. L'homme de l'art pourra établir des relations p similaires pour obtenir, par conception, l'indépendance de Vth vis-à-vis de V. Le courant d'entrée appliqué à la porte logique serait égal au courant de polarisation de la diode de déca- lage (d'une valeur caractéristique d'environ 0,2 mA), si la source de courant d'entrée 56 connectée à la tension d'ali- mentation positive n'était pas présente. Bien que ce niveau ne soit pas trop élevé, un courant de polarisation d'entrée inférieur est souhaitable pour de nombreuses applications, ce qui fait qu'on peut utiliser la source d'entrée 56 con- nectée à la tension d'alimentation positive pour annuler le courant de polarisation de la diode de décalage, de façon à donner un courant de polarisation d'entrée résultant infé- rieur à 100 microampères pour la porte logique. Bien que la conception assurant l'indépendance au premier ordre de la tension de seuil d'entrée de la porte par rapport aux variations de la tension de blocage du D- MESFET rende possible la fabrication de circuits compatibles avec des niveaux de signal ECL, il serait également souhai- table, au moins pour certaines applications, que la tension de seuil soit indépendante de la temperature. Le fait que la chute de tension directe d'une diode, à courant cons- tant, diminue de façon pratiquement linéaire en fonction de la température (coefficient de température négatif) fait apparaître à première vue les structures de décalage de type CDFL comme un choix marginal en ce qui concerne la stabilité en température. Cependant, la mobilité des électrons dans le GaAs varie en fonction inverse de la température absolue (Jn T 1), ce qui fait que la résistance ohmique de résis- tances implantées en GaAs est proportionnelle à la tempéra- ture absolue (coefficient de température positif). Par con- séquent, ici encore, en concevant soigneusement le disposi- tif et en choisissant soigneusement son point de fonctionne- ment, il est possible d'obtenir un niveau d'annulation im- portant entre les termes liés à la jonction (coefficient de température négatif) et ceux liés à la résistance (coeffi- cient de température positif), de façon à minimiser le coef- ficient de température de VDECALAGE. Bien entendu, certaines des technologies ECL avec lesquelles les composants en GaAs doivent être compatibles, ont elles-mêmes un coefficient de température notable. Il est évidemment impossible de faire en sorte que le coefficient de température d'un seul compo- sant corresponde à l'ensemble des coefficients de températu- re de niveau de signal, couvrant une plage étendue, de ces diverses familles logiques. L'entrée VAJUSTAGE 52 du circuit de la figure 3 apporte la solution à ce problème dans des applications critiques. Ce potentiel, pour lequel on prend normalement par défaut VEE, fait varier IpD (le courant de polarisation du circuit de décalage de niveau), et donc VDECALAGE' pour ajuster avec précision Vth. Pour une tension de seuil ECL (VBB) donnée, on peut utiliser un simple cir- cuit amplificateur opérationnel pour produire le potentiel VAJUSTAGE nécessaire pour que les seuils de portes en GaAs suivent la variation en température du seuil ECL (VBB). On pourrait incorporer sur la puce des circuits de réaction destinés à produire ce potentiel VAJUSTAGE à partir d'une entree de VBB externe, pour réaliser cette poursuite du seuil. Le principe de cette poursuite consiste à appliquer un potentiel, VBB, égal à la tension de seuil ECL, à une porte CDFL équivalente, ayant la même structure de circuit de décalage d'entrée et le mêe_ rapport Wpu/WFET, de façon que sa tension d'entrée soit identique à celle de l'entrée ou des entrées de la porte ou des portes CDFL actives. On utilise l'amplificateur opérationnel pour renvoyer un signal vers VAJUSTAGE de manière à stabiliser la sortie de cette porte à son seuil de sortie (cette configuration de contre- réaction apparaîtra de façon évidente à l'homme de l'art). L'utilisation de la forme envisagée ci-dessus, dans laquelle on utilise une résistance entre la source de l'élément PD 58 et VEE est plus commode pour réaliser une réaction sur la puce, dans la mesure o il n'est alors pas nécessaire que VAJUSTAGE devienne plus négatif que VEE, qui est habituelle- ment le potentiel le plus négatif disponible sur la puce. Les objectifs de conception pour les circuits de sortie CDFL comprennent la possibilité d'attaquer une gamme étendue de combinaisons de tension de terminaison (VTT) et d'impédances de sortie (RL), avec des niveaux de signal com- patibles ECL, en permettant de façon caractéristique la réa- lisation d'opérations logiques correspondant à la fonction OU câblée (connexion de sources), entre plusieurs portes en GaAs attaquant le même noeud. Le problème le plus important consiste ici en ce que des circuits ECL bipolaires au sili- cium sont sensibles à un dépassement du niveau normal pour des signaux logiques d'entrée à l'état haut, du fait que pour VIN > -0,6 ou -0,5 V, le transistor bipolaire d'entrée tend à passer en saturation, ce qui dégrade considérablement son temps de blocage à la suppression de l'état haut. D'autre part, si un circuit de sortie MESFET est suffisamment robuste pour pouvoir attaquer le point milieu d'une ligne de trans- mission à 50 ohms (chargée aux deux extrémités, ce qui fait qu'on a effectivement RL=25 ohms), le courant d'attaque de sortie nécessaire à l'état haut (environ -0,8 V) peut dépas- ser 50 mA, tandis qu'avec des lignes à impedance élevée (par exemple 100 ohms à -2VTT), il suffit d'environ 25 % de ce courant (environ 12 à 17 mA) . Du fait de cette impédance de sortie finie de la porte (environ 12,5 ohms), il y a une tendance à un dépassement des niveaux de sortie hautslors- qu'on utilise des combinaisons comportant des charges à fai- ble courant, ce qui dégrade de façon inacceptable les per- formances de circuits ECL. La figure 3 représente la configuration de sortie qu'on utilise pour résoudre ce problème. Le dispositif de sortie de base est un transistor à drain commun 54 de grande taille (la largeur de grille W est de façon caractéristique égale à environ 600 micromètres ou plus), dont le drain est connecté à une alimentation de type VDD de 0,0 V (ou posi- tive), qui est désignée par VDDO (distincte de VDDL pour éviter une interaction). Le signal d'attaque de grille qui est appliqué au FET à drain commun 54 peut aller d'une va- leur haute presque égale à VDDL jusqu'à une valeur basse lé- gèrement supérieure à VSS, qui est suffisante pour bloquer pratiquement tout le courant de sortie dans le FET à drain commun 54 à des niveaux de sortie caractéristiques de -2 V (en utilisant Vss = -3,3 V avec des MESFET pour lesquels V = 1,0 V), ce qui permet de réaliser une fonction OU câblée p en sortie. La taille du FET à drain commun 54 lui permet de fournir plus de 80 mA (70 mA en régime permanent) (en fonc- tion de V out VDDO, et VDDL); avec VDDO = VDDL = VDCH =0, un état de sortie haut apparait sous la forme d'une résistan- ce d'environ 12,5 ohms pour VDDO = OV. Ceci offre d'excellen- tes possibilités d'attaque d'une charge en sortie, mais si- gnifie qu'avec des impédances de charge iélevées, le niveau de tension de sortie à l'état haut, VOH, sera supérieur à la valeur optimale pour des circuits ECL (par exemple, avec RL= ohms pour VTT = -2 V, VOH est approximativement égal à -0,25 V). On peut utiliser le potentiel de fixation de ni- veau haut du circuit d'attaque, VDCH pour limiter de façon abrupte la tension d'attaque de grille positive appliquée au FET à drain commun 54 (au moment du début de la conduction directe de la diode Schottky DDCH 62) , ce qui élimine ce problème. Cette alimentation passive (qui absorbe de l'éner- gie) VDCH (de façon caractéristique de l'ordre de VDCH = -1,75 V), est sélectionnée en fonction de la combinaison particulière de la charge RL et de VTT qui est utilisée. Bien que l'utilisation du potentiel de fixation de niveau supérieur VDCH puisse être nécessaire pour mainte- nir la compatibilité de sortie avec les circuits ECL, ce n'est généralement pas le cas pour l'alimentation de fixa- tion de niveau inférieur VDCL, du fait que les circuits ECL bipolaires au silicium ne sont pas sensibles à un dé- passement du signal en direction négative. On peut utiliser l'alimentation VDCL facultative (réalisant une fixation au niveau bas et fonctionnant à partir du début de la conduc- tion directe de la diode à saturation par lakvitesse DDCL 61), pour permettre l'optimisation des performances, en par- ticulier avec des valeurs VTT négatives élevées (par exemple VTT = -3,3 V ou -5,2 V), d'une manière similaire au potentiel TT VLCL envisagé précédemment (figure 2). Comme avec VLCL, l'utilisation de l'alimentation VDCL augmentera légèrement la dissipation de puissance sur la puce, mais l'utilisation de la structure de diode Schottky à saturation par la vitesse de type spécial envisagée précédemment pour la diode DDCL 61 (figure 3) minimise cet effet. La structure de circuit logique à FET à couplage par condensateur et diode permet d'obtenir des rendements de courant de charge dans des circuits numériques utilisant des D-MESFET, qui approchent ceux de circuits à mode d'en- richissement. La structure est simple et directe et procure une excellente tolérance vis-à-vis des paramètres des dis- positifs sans dégradation notable du rendement de fabrica- tion ou des performances. Bien que l'aire nécessaire pour le condensateur de décalage (DCAP) augmente quelque peu l'aire d'une porte CDFL, la pénalité au niveau de l'aire est faible et les aires de circuit résultantes, bien que su- périeures à celles de la technologie SDFL, sont comparables à celles d'autres structures de circuits logiques à FET réalisées avec des D-MESFET (par exemple la structure BFL). La structure CDFL se prête également à la réalisation de structures d'E/S commandées par un seuil, comme les circuits d'E/S ECL envisages en relation avec la figure 3. Les performances obtenues avec des portes CDFL correspondent à une gamme de fonctionnement de l'ordre du continu jusqu'à 3 GHz, dans des circuits d'entrée, de logi- que et de sortie. Le circuit d'E/S de la figure 3 peut don- ner des retards logiques entre l'entrée et la sortie des- cendant jusqu'à 75 picosecondes, avec des niveaux entière- ment fixes, entre une entree sur une ligne à 50 ohms chargée, et le circuit de sortie attaquant une ligne à 50 ohms, en passant par les circuits d'entrée de protection et de déca- lage et par l'étage logique. Des bascules de type D à dé- clenchement sur des fronts de type classique, réalisées à l'aide de portes NON-OU et fabriquées par un processus de fabrication de circuits intégrés au GaAs avec une longueur de grille de 1 micromètre, de type classique, ont fonctionné avec des fréquences d'horloge de 3 GHz ou des fréquences de basculement de 3 GHz dans des configurations de diviseurs. On a également utilisé la structure de circuit CDFL, mais avec des niveaux d'alimentation modifiés, en association avec une architecture de bascule légèrement plus spéciale (uti- lisant des combinaisons de FET logiques de type série-paral- lèle et à double grille, pour obtenir des configurations de portes complémentaires ET/NON-OU et OU/NON-ET), afin d'obte- nir, en un seul diviseur d'entrée d'horloge (non complémen- taire), une fréquence de basculement maximale nominale de 4 GHz. En considérant le fait qu'un diviseur en GaAs, four- nissant des signaux de sortie rapides correspondant à des facteurs de division par 2, 4, 8, 16, 32, 64 et 128, dans un circuit à niveau d'intégration moyen, d'une complexité de portes, fonctionnant jusqu'à une cadence d'horloge de 3 GHz, dissipe seulement environ 600 mW (à l'exclusion de la puissance VTT consommée dans la charge, qui est de façon caractéristique de 25 à 40 mW pour chaque sortie utilisée, en fonction de VTT et de RL), il est clair que ces circuits intégrés au GaAs de type CDFL offrent des performances ex- ceptionnellesavec des exigences de puissance minimales. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de décalage de potentiel électrique fixe (22), destiné à transmettre un courant de signal al- ternatif, caractérisé en ce qu'il comprend des moyens de po- larisation (12, 14, 16) connectés en parallèle sur des moyens capacitifs (10), et en ce que la combinaison en pa- rallèle des moyens de polarisation (12, 14, 16) et des moyens capacitifs (10) est connectée en série avec des moyens d'absorption de courant (18), de façon à établir un décalage de tension défini entre une entrée et une sortie dans un circuit intégré à semiconducteur. 2. Dispositif selon la revendication 1, caractéri- sé en ce que le circuit intégré à semiconducteur est un dis- positif au GaAs. 3. Dispositif selon la revendication 1, caractéri- sé en ce que les moyens de polarisation comprennent au moins une diode Schottky (12, 14, 16) et les moyens capacitifs comprennent une diode Schottky (10) polarisée en inverse ayant une capacité élevée par unité d'aire. 4. Dispositif selon la revendication 1, caractéri- sé en ce que les moyens capacitifs consistent en une diode Schottky (10) polarisée en inverse à capacité élevée par unité d'aire, en parallèle sur un condensateur MIM formé par un contact métallique de type Schottky avec la diode, et par une électrode en métal de second niveau connectée à la ca- thode de la diode, ce condensateur MIM se trouvant au-dessus du contact en métal de type Schottky mais étant séparé de celui-ci par une mince couche isolante. 5. Dispositif selon la revendication 2, caractéri- sé en ce que les moyens d'absorption de courant (18) consis- tent en un transistor du type D-MESFET. 6.Dispositif selon la revendication 5, caractérisé en ce que les moyens d'absorption de courant consistent en un transistor D-MESFET (18) avec une résistance connectée à son conducteur de source. 7. Dispositif à tension fixe caractérisé en ce qu'il comprend des moyens de polarisation (12, 14, 16) con- nectés en parallèle sur des moyens capacitifs (10), et en ce que la combinaison en parallèle des moyens de polarisa- tion (12, 14, 16) et des moyens capacitifs (10) est connec- tée en série avec des moyens d'absorption de courant (18). 8. Dispositif selon la revendication 1, caracté- risé en ce que les moyens de polarisation (46, 48, 50) et les moyens capacitifs sont connectés à des moyens de fixa- tion de niveau (44, 42) et à une résistance à-saturation (381, pour protéger des circuits logiques contre des excur- sions de tension d'entrée élevées. 9. Dispositif de protection destiné à protéger une entrée d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend des moyens de fixation de niveau (40, 42) connectés à une résistance à saturation (38), pour pro- téger des circuits logiques contre des excursions de tension d'entrée élevées. o Dispositif de limitation d'une excursion de tension négativecaractérisé en ce qu'il comprend une- diode à saturation (34) connectée à une source de courant et à des moyens de commutation (24, 20, 28), dans le but de réduire une excursion de potentiel négative lorsque les moyens de com- mutation sont dans un mode conducteur. 11.o Dispositif de limitation d'une excursion de tension positive, caractérisé en ce qu'il comprend une diode Schottky (30) connectée à une source de courant et à des moyens de comnutation (24 20, 28), dans le but de réduire une excursion de potentiel positive lorsque les moyens de commutation sont dans un mode non conducteur. 12. Dispositif de limitation d'une excursion de tension de sortie d'un dispositif au GaAs, caractérisé en ce qu'il comprend une diode Schottky (62) connectée à une source de courant, des moyens de commutation (44) etdes moyens d'attaque de sortie (54), dans le but de limiter le niveau positif de la tension de sortie. 13. Dispositif de limitation d'une excursion de tension de sortie d'un dispositif au GaAs, caractérisé en ce qu'il comprend une diode à saturation (61) connectée à une source de courant, des moyens de commutation (44) et des moyens d'attaque de sortie (54), dans le but de limiter le niveau négatif de la tension de sortie.