FR 2565758 A1 19851213 FR 8409151 A 19840612 Unité terminale d'adaptation pour circuit numérique La présente invention a pour objet une unité terminale d'adapta- tion pour circuit numérique d'un standard différent de celui normalement prévu pour les circuits numériques associés à un autocommutateur tempo- rel qui pour cette adaptation est doté d'au moins une telle unité. De manière connue, il existe deux types d'équipement de multi- plexage MIC primaires définis par les avis G732 et G733 du CCITT et il est donc nécessaire de pouvoir raccorder les circuits numériques reliant les équipements répondant à l'un de ces deux standards avec les unités terminales des autocommutateurs temporels prévus pour des équipements répondant à l'autre. On rappelle que l'avis G732 concerne les liaisons multiplexes à 2048 kbits/s et trente-deux voies, alors que l'avis G733 concerne les liaisons à 1544 kbit/s et vingt-quatre voies, les unes et les autres ayant même durée de trame et même fréquence d'échantillonnage. La trame des liaisons selon l'avis G732 comporte trente voies pour des échantillons de huit bits, les échantillons des signaux de parole y sont codés en loi A, deux des trente-deux voies de chaque trame sont réservées, la voie zéro permet la transmission du verrouillage de trame, la voie seize assure la transmission de la signalisation, sauf en trame zéro réservée au verrouillage de multitrame. La multitrame composée de seize trames successives permet la transmission de quatre bits de signalisation pour chacune des trente voies de parole, huit bits par huit bits en voie seize des quinze der- nières trames. La trame des liaisons selon l'avis G733 comporte vingt-quatre voies pour des échantillons de huit bits ainsi qu'un bit supplémen- taire; les échantillons des signaux de parole sont codés en loi mu, ceux des trames six et douze de la multitrame de douze trames ne sont codés que sur sept bits, le huitième étant affecté à la transmission de la signalisation de la voie qui le comporte et étant classiquement appelé bit A pour les huitièmes bits de trame six et bit B pour ceux de trame douze. Le bit supplémentaire est exploité alternativement en synchroni- sation de trame toutes les deux trames et en synchronisation de super- trame ou alarme entre temps. -2- Une signalisation par voie sémaphore est envisageable avec les deux types de liaison évoqués ci-dessus. L'unité terminale d'adaptation selon l'invention est prévue pour permettre le raccordement à un autocommutateur temporel d'au moins un circuit numérique normalement non raccordable à cet autocommutateur en raison des différences de standardisation existant entre eux et ce notamment lorsque l'autocommutateur est du type décrit dans la demande de brevet français n 2 503 513 prévu originellement pour être relié à des circuits numériques selon l'avis G 732. De manière connue dans un tel autocommutateur, les unités termi- nales sont classiquement reliées à un réseau de connexion par des liai- sons multiplexes et elles sont pilotées par un pool d'unités de commande également reliées au réseau de connexion par des liaisons multiplexes pour permettre l'échange de messages entre les microprocesseurs des unités terminales et ceux des unités de commande. Le raccordement à l'autocommutateur, de circuits numériques n'ayant par le standard prévu, implique donc des modifications en vue d'une adaptation des signaux transmis o à transmettre par les circuits numériques non standardisés à partir ou à travers l'autocommutateur. Le but de la présente invention est donc une unité terminale d'adaptation qui soit identique aux autres unités terminales de l'auto- commutateur, lorsqu'elle est vue à partir des unités de commande de cet autocommutateur, qui traite le circuit numérique qu'elle raccorde selon les normes prévues pour ce circuit numérique, lorsqu'elle est vue à partir de l'extrémité de ce circuit à laquelle elle n'est pas reliée et qui assure les diverses opérations d'adaptation de manière autonome, sous le contr8le du microprocesseur qu'elle comporte classiquement et avec l'aide d'automates qui lui sont spécifiques. Cette unité terminale d'adaptation reprend pratiquement l'ossature de commande et de connexion décrite dans la demande de brevet français n 82 20407 relative à une unité terminale de brassage dotée évidemment d'équipements spécifiques différents. La présente invention propose donc une unité terminale d'adapta- tion destinée à assurer le raccordement à un autocommutateur temporel d'au moins un circuit numérique, d'un standard différent de celui norma- -3- lement prévu pour les circuits numériques raccordés à cet autocommuta- teur, qui la comporte parmi d'autres unités terminales dotées identi- quement d'un circuit de commande à microprocesseur et pilotées à travers le réseau de connexion de l'autocommutateur par un pool d'unités de commande, dotées de microprocesseurs et reliées au réseau de connexion par des liaisons multiplexes dites réseau, comme le sont les unités terminales qui comportent en ce but chacune une matrice de connexion spatiale reliée à des liaisons multiplexes réseau. Selon une caractéristique de l'invention, l'unité terminale d'adaptation comporte un dispositif d'émission, un dispositif de récep- tion et un dispositif de transfert qui sont pilotés par le microproces- seur du circuit de commande de l'unité via un bus, auquel ces dispositifs sont reliés, et qui sont connectés respectivement en premier lieu en extrémité d'une liaison multiplexe d'émission du circuit numérique, en ce qui concerne le dispositif d'émission, afin d'assurer l'émission d'échantillons combinant les bits d'information en provenance l'autocom- mutateur et les signalisations fournies sous forme adaptée via le micro- processeur de l'unité d'adaptation, en second en extrémité d'une liaison multiplexe de réception du circuit numérique, en ce qui concerne le dispositif de réception, afin d'assurer la séparation des bits d'infor- mation, à transmettre à travers l'autocommutateur et des signalisations à adapter, via le microprocesseur de l'unité d'adaptation pour exploi- tation par les unités de commande de l'autocommutateur et en troisième lieu à la matrice de connexion de l'unité d'adaptation par une liaison multiplexe bidirectionnelle, au dispositif d'émission et à celui de réception, en ce qui concerne le dispositif de transfert, afin d'assurer l'échange bidirectionnel des échantillons entre circuit numérique et autocommutateur après conversion et adaptation sous la commande du microprocesseur de l'unité. L'invention, ses caractéristiques et ses avantages sont précisés dans la description qui suit en liaison avec les figures ci-dessous répertoriées. La figure 1 montre un autocommutateur temporel connu dans lequel l'unité terminale selon l'invention vient s'incorporer. La figure 2 présente une unité terminale selon l'invention, qui -4- est spécialisée dans le raccordement entre liaisons multiplexes tempo- relles MIC les unes aux normes européennes, les autres aux normes améri- caines. Les figures 3A, 3B présentent le schéma d'un dispositif d'émission prévu dans l'unité terminale d'adaptation selon l'invention. Les figures 4A, 4B présentent le schéma d'un dispositif de récep- tion prévu dans l'unité terminale spécialisée selon l'invention. Les figures 5A, 5B, 5C présentent le schéma d'un dispositif de transfert intermédiaire prévu dans l'unité terminale d'adaptation selon l'invention. L'autocommutateur temporel à structure répartie présenté en figure 1 comporte classiquement un réseau de connexion temporelle RCX qui ici est formé de quatre plans indépendants RXA, RXB, RXC, RXD indivi- duellement commandés par des marqueurs référencés MQA à MQD. La commande de l'ensemble de l'autocommutateur est assurée par un pool comprenant deux ensembles d'unités de commande à microprocesseurs UC et UCP. Les unités de commande UCP, telles UCP1 et UCP2, assurent des fonctions de gestion. Les unités de commande UC, telles UC1 et UC2 pilo- tent des groupes UT d'unités terminales qui sont spécifiquement raccor- dées aux lignes d'abonnés, aux circuits numériques de communication ou aux circuits et auxiliaires de traitement de la signalisation. Les unités UC sont reliées entre elles, aux marqueurs MQ et aux unités de commande UCP, dites de gestion, par une liaison série rapide dupliquée RIT et via un distributeur DI. Elles sont aussi reliées au réseau de connexion RCX de même que les unités terminales, telle UT du groupe GUT 3. Une base de temps centrale BTC fournit des signaux d'horloge aux unités terminales UT et aux unités de commande UC par l'intermédiaire d'interfaces non figurées d'un répartiteur RR connecté aux entrées/sorties du réseau de connexion RCX. Les unités terminales, telle UT, et les unités de commande UC sont reliées au réseau de connexion RCX via le répartiteur RR par l'intermé- diaire de liaisons multiplex bidirectionnelles LR appelées liaisons réseau. Les liaisons réseau LR desservent classiquement chacune plusieurs unités terminales formant un groupe GUT, tel GUT1, ou plusieurs unités de commande formant un groupe tel GUC. Des liaisons de distribution dupliquées LBT, telle LBT1 pour le groupe GUC1, transmettent les signaux d'horloge de la base de temps centrale BTC aux unités de commande ou aux unités terminales des groupes qu'elles desservent. Un circuit de base de temps dupliqué CBT assure l'interface entre les unités terminales ou de commande d'un groupe et les liaisons réseau et de distribution de base de temps qui le desserve. Dans l'exemple présenté en figure 2, une liaison réseau LR, telle LR3 est détaillée, elle comporte quatre liaisons unitaires entran- tes LRE1 à LRE4 dirigées vers le réseau de connexion RCX non figuré et quatre liaisons unitaires sortantes LRS1 à LRS4, reliant ce réseau de connexion au circuit de base de temps CBT qui reçoit aussi les signaux d'horloge de la base de temps centrale via deux liaisons de distribu- tion LBT1 à LBT2 (figure 2). Le circuit de base de temps dupliqué CBT dessert séparément deux faisceaux constitués chacun d'une paire de liaisons unitaires entran- tes LRE, d'une paire de liaisons unitaires sortantes LRS et d'une liai- son de distribution LBT. Chaque circuit de base de temps CBT raccorde et synchronise un faisceau LT de quatre liaisons multiplexes internes LTE1 à LTE4, dirigées vers lui-même et quatre liaisons multiplexes internes LTS1 à LTS4, dirigées en sens inverse, respectivement aux quatre liai- sons unitaires entrantes LRE1 à LRE4 et aux quatre liaisons unitaires sortantes LRS1 à LRS4 que reçoit ce circuit CBT. Le circuit CBT, qui est par exemple du type décrit dans la demande de brevet français n 81 17643 assure aussi l'élaboration des signaux d'horloge, transmis sur des liaisons HS1, HS2 de distribution interne au groupe desservi, à partir des signaux reçus des liaisons de distribu- tion LBT1, à LBT2. Les liaisons terminales d'un faisceau LT desservant un groupe d'unités terminales, sont reliées à une matrice de connexion interne CX de chaque unité terminale, ainsi qu'il est montré à la figure 1 pour l'unité terminale d'adaptation UTA de circuit numérique selon l'inven- tion. Chaque unité terminale comporte aussi un dispositif de -6- commande CC, classique évoqué plus loin en liaison avec la figure 2. Une unité terminale d'adaptation de circuit numérique UTA comporte spécifiquement (figures 1 et 2): - un dispositif d'émission DE raccordé à une liaison multiplexe d'émis- sion MICE de circuit numérique CN qui est orientée vers l'autocommutateur évoqué ci-dessus, étant entendu que cet autocommutateur est prévu pour des liaisons multiplex ayant des normes de transmission différentes de celle régissant la transmission des échantillons sur la liaison d'émission MICE considérée; - un dispositif de réception DR qui raccorde l'autocommutateur à une liaison multiplexe de réception MICR de circuit numérique CN, la trans- mission sur cette liaison de réception étant régie par les mêmes normes que celles en vigueur sur la liaison d'émission MICE à laquelle elle est associée; - un dispositif de transfert DTR inséré entre le dispositif d'émis- sion DE et le dispositif de réception DR et relié comme eux au dispositif de commande CC par l'intermédiaire d'un bus commun BP. Dans l'exemple de réalisation présenté, des liaisons terminales entrantes et/ou sortantes relient les trois dispositifs d'émission DE de transfert DTR et de commande CC à la matrice de connexion CX pour leurs échanges avec les unités de commande UC de l'autocommutateur. Le dispositif de commande CC (figure 2) comporte un microproces- seur MP, une mémoire vive MV, une mémoire morte MM, un circuit PIC de gestion des interruptions pour le microprocesseur, un compteur de sur- veillance CRS et un circuit émetteur-récepteur ER. Le circuit émetteur-récepteur ER permet au microprocesseur MP de recevoir des mes- sages en procédure HDLC, via la matrice de connexion interne CX et les liaisons terminales LTE7, LTS7 qui lui sont affectées en ce but. La matrice de connexion CX est reliée au circuit de base de temps CBT du groupe par les liaisons multiplexes internes LTE2 à LTE4 et LTS1 à LTS4, au dispositif de transfert DTR par des liaisons multiplexes terminales LTE5, LTS5 de sens opposés, au dispositif d'émission DE par une liaison multiplexe terminale entrante LTE6, et au circuit émetteur récepteur par deux liaisons multiplexes LTE7, LTS7 de sens opposés, à l'intérieur de l'unité terminale UTN pour ces trois derniers dispo- -7- sitifs. De plus deux liaisons entrantes non représentées fournissent en permanence des signaux d'état l'une zéro, l'autre un pour les besoins des voies inactives ou donnant lieu à alarme. La commande de la matrice de connexion CX s'effectue classiquement par l'intermédiaire du microprocesseur MP et via un circuit de mar- quage CQ approprié, la matrice étant de type spatial dans l'exemple de réalisation proposé. Le dispositif d'émission DE comporte principalement un conforma- teur EM pour réaliser l'assemblage des signaux à émettre sur la trame de la liaison multiplexe d'émission MICE: Cette émission s'effectue par l'intermédiaire d'une interface d'adaptation INE, classique, assurant essentiellement une adaptation des niveaux des signaux transmis et un transcodage en code de transmission, dans le cas présent du code NRZ en code AMI. Le conformateur EM reçoit les données du dispositif de transfert DTR ainsi que la signalisation en mode sémaphore. Les informations de signalisation voie par voie et d'alarme sont fournies au conformateur EM par le microprocesseur MP via une inter- face IP1 et via un signaleur ESA dans le cas d'alarmes. Un circuit de test de signalisation TS permet de retourner la signalisation à émettre vers le microprocesseur MP, à des fins de véri- fication. Un circuit de test de voie TV relie la sortie du conformateur EM à la matrice de connexion CX, via la liaison multiplexe ÉTE6, pour permettre le test de la voie d'émission dans son ensemble, la liaison LTE6 étant alors connectée à l'une des liaisons LRE1 à 4 vers le réseau de connexion de l'autocommutateur, via une liaison LTE1 à LTE4 entre la matrice de connexion et le circuit de base de temps CBT du groupe. Le dispositif d'émission DE contient également un circuit de choix d'horloge CHS qui reçoit les liaisons de distribution interne HS1 et HS2, il sélectionne sous la commande du microprocesseur MP, les signaux d'horloge et de synchronisation HS fournis par l'une ou l'autre des liaisons de distribution pour les transmettre aux circuits de l'unité terminale à des fins d'utilisation. Le dispositif de réception DR, comporte principalement un récep- teur REC relié en sortie de la liaison multiplexe MICR du circuit numé- rique CN traité, via une interface réceptrice INR. Cette interface INR de type classique assure notamment, un transcodage de code de transmis- sion en code binaire d'exploitation, la récupération des signaux de l'horloge distante ayant présidé à l'émission sur la liaison multiplexe MICR et les changements de fréquence nécessaires à l'exploitation des signaux reçus. Le récepteur REC envoie les données reçues de la liaison multi- plexe MICR vers le dispositif de transfert DTR ainsi que la signali- sation reçue, lorsque cette signalisation est de type sémaphore. Par contre si la signalisation reçue est de type voie par voie, elle est transmise par le récepteur REC au microprocesseur MP, via un circuit de signalisation RS et une interface IP2, elle même reliée au bus commun BP desservant le microprocesseur MP. Un circuit de détection d'erreur DER inséré en sortie du récep- teur REC et en amont de l'interface IP2 permet de signaler les erreurs en réception au microprocesseur MP. Une liaison LTB établie entre le conformateur EM et le récep- teur REC, permet le test en boucle de l'ensemble d'émission et de récep- tion de l'unité terminale UT. Le dispositif de réception DR comporte aussi une horloge d'émis- sion HE destinée à fournir des signaux au dispositif d'émission DE à partir des signaux d'horloge HS dans un but qui sera évoqué plus loin. Le dispositif de transfert DTR effectue le changement -de format nécessaire à la transmission bidirectionnelle des signaux entre liaisons multiplexes LTE, LTS internes à l'autocommutateur et liaisons multi- plexes MICR, MICE du circuit numérique CN extérieur. En ce but le dispositif de transfert est piloté par une logique de contr8le LOG reliée au microprocesseur MP, via une interface IP3 et le bus BP. Dans le sens de transmission à partir de la liaison multiplexe interne LTE5 vers la liaison multiplexe MICE du circuit numérique CN, la liaison LTE5 aboutit à un- circuit de mémoire tampon partagée TP qui dessert en particulier un circuit de voie d'émission CVE. Ce circuit CVE -9. permet d'effectuer, des opérations annexes, sous la commande de la logique de contrôle LOG, telles que l'introduction des données de syn- chronisation dans la voie réservée à cet effet au cours des trames successives, la prise en compte des états de voie, c'est-à-dire voie active ou voie au repos, et la fixation du niveau des signaux à traiter. Dans le sens de transmission à partir de la liaison multiplex MICR vers la liaison multiplexe sortante LT55, la sortie SM du récepteur REC du dispositif de réception DR est également reliée au circuit de mémoire tampon partagée TP qui dessert aussi un circuit de voie de récep- tion CVR, dont la sortie alimente la liaison multiplexe interne LTS5 vers la matrice de connexion CX. Un circuit DGH de détection de glissement permet de produire une demande d'interruption à l'intention du microprocesseur MP en cas de glissement entre l'horloge locale régissant notamment l'unité termi- nale UT considérée et l'horloge distante récupérée à partir des signaux de la liaison multiplexe MICR par l'interface réceptrice INR. Cette demande est produite lorsque le glissement est tel qu'il exige soit un saut soit un doublement de trame en raison de son importance. Le microprocesseur MP avertit dans ce cas les unités de commande concernées de l'autocommutateur. Le circuit de mémoire tampon partagée TP est aussi relié en sortie du circuit de voie d'émission CVE, afin de permettre le test du dispo- sitif de réception DR par bouclage entre les parties émission et récep- tion. Le dispositif d'émission DE est représenté de manière détaillée sur les figures 3A, 3B. Le bus BP du microprocesseur MP est relié à l'interface IP1, il se décompose en un bus d'adresse BA, un bus de commande BK et un bus de données BD. L'interface IP1 comporte un décodeur DC1 relié par ses entrées aux bus d'adresse BA et de commande BK et par des sorties di à autant d'en- trées de sélection, d'écriture ou de lecture de différents éléments du dispositif d'émission DE. L'interface IP1 comporte aussi une pluralité de portes ET référen- cées P1 à P10 qui relient sélectivement le bus de données BD, en émission - 10- ou en réception via un bus interne BI, à quatre registres RC1 à RC4 physiquement situés dans cette interface mais fonctionnellement associés aux circuits qu'ils desservent sur les figures 3A et 3B pour les trois premiers d'entre eux RC1 à RC3. Les circuits de porte P1 à P10 sont individuellement reliés à des sorties du décodeur DC1 qui déclenche les échanges entre bus de données BD et registres RC1 à RC4 sous l'action du microprocesseur MP, de manière à pouvoir soit inscrire dans les quatre registres à des fins d'exécution par le dispositif d'émission, soit à lire les quatre regis- tres à des fins de test par le microprocesseur. Les signaux d'horloge nécessaires au fonctionnement du dispositif d'émission DE sont issus du circuit de choix CHS, constitué par un mul- tiplexeur qui reçoit les signaux HS1 et HS2, respectivement issus chacun d'une partie dupliquée différente du circuit de base de temps dupli- qué CBT desservant l'unité terminale UT dont fait partie le dispositif d'émission DE considéré. Le circuit de choix CHS sélectionne l'un ou l'autre des signaux HS1 ou HS2 sous l'action d'un bit transmis par une liaison LO à partir du registre RC4, appelé registre de commande, dans lequel ce bit est mémorisé. Dans l'exemple présenté, les signaux HS apparaissant en sortie du circuit de choix CHS comprennent notamment un signal de synchronisation de multitrame locale SMT, un signal de synchronisation de trame locale SY et deux signaux d'horloge W et 4M qui dans l'exemple d'appli- cation sont respectivement à 2,048 MHz et 4,096 MHz. Le conformateur EM est constitué autour d'un circuit assembleur CE de ce type standard qui est par exemple un circuit R8050 produit par ROCKWELL INTERNATIONAL. Ce circuit assembleur CE reçoit, en vue de transmission par la liaison multiplex MICE: - les échantillons de huit éléments binaires, fournis en parallèle par une liaison multifilaire LD issue du dispositif de transfert DTR; - le bit S de signalisation en mode sémaphore qui lui est fourni par le dispositif de transfert DTR via une liaison SS; - les bits A et B de signalisation en mode voie par voie, fournis par une mémoire de signaux de voie M1 et temporairement mémorisés dans des bas- - il - cules B1, B2. Le circuit assembleur CE reçoit également des ordres du registre de commande RC4 via une liaison multifilaire LE, des signaux de synchro- nisation SY et d'horloge HY émanant d'un circuit de synchronisation SCY et les signaux d'alarme du signaleur ESA que commande le microproces- seur MP, via le registre de commande RC4. Le circuit assembleur CE envoie des bits de données sur une liaison série LTB vers l'interface d'adaptation INE donnant accès à la liaison multiplexe MICE, vers le dispositif de réception DR à des fins de test en boucle et vers les circuits de test de signalisation TS et de voie TV via un registre à décalage RD1. Il envoie également des signaux d'horloge de canal ST vers le circuit de synchronisation SCY, vers le dispositif de transfert DTR, par une liaison STC et via un inverseur IO, et pour usage interne dans l'émetteur EM lui-même. Le circuit assembleur CE reçoit les bits A et B, c'est-à-dire les bits 8 des voies des trames six et douze successives, en provenance de la mémoire de signaux de voie M1, qui est adressée par un multiplexeur MX1 et qui contient en ce but trente-deux mots de deux bits. Le multiplexeur MX1 est relié, par un premier groupe d'entrées, aux sorties du registre RC3 qui est destiné à contenir d'une part un numéro de voie en cinq bits constituant une adresse d'écriture en mémoire M1, ainsi que d'autre part les bits A et B correspondants à cette voie qui sont chargés dans la mémoire M1, via un circuit de porte P15 de type ET. Le multiplexeur MXl est relié par un second groupe d'entrées aux sorties d'un compteur de voie CR2 commandé par les signaux d'horloge de canal ST produits par le circuit émetteur, il assure l'adressage en lecture de la mémoire de signaux de voie M1. L'adresse de voie fournie aux sorties du compteur de voie CR2 est également envoyée au dispositif de transfert DTR, via une liaison NVE, de même que le signal d'horloge de canal ST, complémenté via l'inver- seur IO, sur la liaison STC. La sortie de la mémoire de signaux de voie M1 est reliée aux entrées de données D des bascules BI, B2, via une porte P16 de type ET commandée à partir d'un registre tampon RE2, placé en sortie d'une - 12 - mémoire de phase MP1 de type PROM. La mémoire de phase MP1 commande le fonctionnement du dispositif d'émission DE et plus particulièrement le multiplexeur MX1, l'adressage de la mémoire de signaux de voie M1 et la transmission des bits A et B aux bascules B1 et B2, via la porte P16. A chaque lecture de la mémoire de phase MP1, le mot en lecture est chargé dans le registre tampon RE2, via une porte P18 multiple et de type ET qui est contr8lée par le signal d'horloge 4M. Une partie des données binaires contenues dans le registre RE2 est utilisée pour adresser en lecture la mémoire MP1 elle-même, chaque adresse de lecture est complétée par deux bits fournis respectivement par deux paires de bascules B5, B6 et B7, B8 qui contrôlent respecti- vement les cycles d'écriture et de lecture de signalisation en mémoire de signaux de voie M1. La bascule B5 est activée par un signal di issu du décodeur DC1, alors que la bascule B7 est activée par le signal d'horloge de canal ST, les bascules B6 et B8 étant activées par le signal d'horloge 4M. Les autres données binaires chargées dans le registre tampon RE2 ne sont pas utilisées pour l'adressage de la mémoire de phase MP1, elles assurent la remise à zéro des quatre bascules B5 à B8 via leurs entrées correspondantes R, l'adressage a du multiplexeur MX1, la validation v de la mémoire M1, l'activation C des bascules B1, B2 par leurs entrées d'horloge et l'accès par l'intermédiaire des portes P15 et P16 après inversion pour cette dernière.- Le circuit de synchronisation SCY reçoit des signaux d'horloge HT venant de l'horloge d'émission HE en vue des émissions sur la liaison multiplexe MICE et les signaux d'horloge de canal ST produits par le circuit assembleur CE, il génère des signaux d'horloge HY pour ce circuit assembleur CE, le registre à décalageoRD1 et le dispositif de réception DR, des signaux de déclenchement pour les circuits de test de signalisation TS et de voie TV et des signaux de synchronisation SYN pour le circuit assembleur CE. Le circuit de test de voie TV comporte un registre tampon RE1 inséré enle registre à décalage RD1, via le fil F1 et un registre à décalage RD2 donnant accès à la liaison multiplexe LTE6 et par consé- - 13 - quent à la matrice de connexion CX pour des tests de bon fonctionnement. * Une porte Pll de type ET est placée entre le registre RD1, auquel elle est reliée par le fil F1 et le registre tampon RE1 pour autoriser la transmission des données entre ces registres en fonction des signaux de déclenchement de l'agencement de synchronisation SCY. Une porte P12, multiple et de type ET, est placée entre le registre tampon RE1 et le registre à décalage RD2, elle assure le transfert en parallèle du contenu du premier dans le second et la sortie des données binaires du second sur la liaison LTE6 sous le contr8le de deux portes P13 et P14 de type ET recevant respectivement -les signaux W et SY pour la porte P13 reliée en entrée de la porte P12 et les signaux W et SY pour la porte P14 reliée en entrée de commande de décalage du registre RD2, ce registre étant de plus bouclé sur lui-même. Le circuit de test de signalisation TS comporte deux bascules B3 et B4 reliées en parallèle à la sortie du registre à décalage RD1, via le fil F1, et commandées par l'agencement de synchronisation SCY de manière à emmagasiner les bits A et B successivement produits par le circuit assembleur CE, afin de permettre leur lecture par le microprocesseur MP de l'unité terminale comportant ce circuit de test. En ce but les sorties des bascules B3 et B4 sont reliées à une porte P3, de type ET, reliée par sa sortie au bus de données BD et commandée par l'une des sorties di du décodeur DC1. Pour le test de la signalisation en émission, le registre RC1 mémorise le numéro de la voie dont la signalisation est testée, ce numéro étant fourni par le microprocesseur MP, via le bus de données BD auquel les entrées du registre RC1 sont reliées, via la porte multiple P4. Un comparateur CP reçoit, via une porte P17 de type OU, soit le numéro de la voie dont la signalisation est testée, soit le numéro d'une voie que l'on souhaite tester qui lui est fournie par le registre RC2 dans le cas de test en boucle par l'intermédiaire de la liaison LTE6. Le comparateur CP reçoit d'autre part le numéro de voie fourni par le compteur CR2, de manière à émettre un signal de reconnaissance en cas d'identité des adresses reçues par lui; ce signal de reconnaissance est transmis au circuit de synchronisation SCY qui l'exploite pour commander les bascu- les B3, B4 dans le cas o l'une des adresses provient du registre RC1 et - 14 - pour commander le chargement du registre RE1 via la porte P11 lorsque l'une des adresses provient du registre RC2. Le dispositif de réception DR présenté figures 4A, 4B comporte en premier lieu une interface IP2 analogue à l'interface IP1 et dont on a disjoint certains registres tels RL1, RL2, RL3, RC6 pour les Joindre aux circuits qu'ils desservent. L'interface IP2 comporte donc un décodeur DC2 relié par ses entrées au bus d'adresse BA et au bus de commande BK du microproces- seur MP et par ses sorties di à autant d'entrées de sélection, d'écriture ou de lecture de différents éléments du dispositif de réception DR. Elle comporte aussi une pluralité de portes P20 à P30 donnant accès au bus de données BD, via le bus interne BJ de l'interface IP2, ainsi que deux registres RC5, RC6 accessibles en lecture et en écriture et trois registres RL1 à RL3 accessibles seulement en lecture par le microprocesseur MP. Le récepteur REC est organisé autour d'un circuit de réception CR qui recherche la synchronisation de trame, effectue un contrôle d'erreurs et assure l'extraction de la signalisation transmise en mode sémaphore par la liaison multiplexe MICR. Le circuit mis en oeuvre est par exemple un circuit R8060 fabriqué par ROCKWELL INTERNATIONAL. Ce circuit de réception CR reçoit en entrée: - les signaux de données reçus de l'extérieur par l'interface INR placée en sortie de la liaison multiplexe MICR du circuit numérique desservi, ces signaux de données lui étant transmises à son entrée D par l'inter- médiaire d'un multiplexeur MX3 commandé par l'une des sorties du registre de commande RC5; - les signaux d'horloge distante récupérés par l'interface d'adapta- tion INR dont la sortie correspondante est reliée à une entrée d'un multiplexeur MX4 commandé identiquement au multiplexeur MX3 par le registre de commande RC5. Les secondes entrées des multiplexeurs MX3, MX4 sont susceptibles d'être reliées aux sorties LTB et HY du dispositif d'émission DE pour un fonctionnement en boucle à des fins de test. Le circuit de réception CR extrait-et fournit: - la signalisation sémaphore transmise sur la liaison multiplexe MICR de - 15 - manière à permettre sa mémorisation temporaire par l'intermédiaire d'une bascule B9 reliée à la sortie SSO correspondante du circuit de récep- tion - un signal d'horloge de voie HV qui commande la bascule B9 et un compteur de voie reçue CR3; - un signal de synchronisation de voie SV qui indique le début de trame et assure la remise à zéro du compteur de voie CR3; - une sortie parallèle des huit bits pour chacun des échantillons succes- sivement reçus voie par voie, cette sortie s'effectuant par l'intermé- diaire d'une liaison SM reliée au dispositif de transfert DTR; - des sorties d'alarme APS, AD, APP correspondant respectivement à une alarme pour perte de synchronisation de trame, une réception d'alarme distante, une alarme pour perte de porteuse correspondant à un état zéro permanent en réception; - une sortie SC de comptage des trames pour lesquelles la synchroni- sation est perdue, afin d'incrémenter un compteur d'erreurs CRE qui reçoit également les signaux APS d'alarmes pour perte de synchronisation de trame; - une sortie d'horloge SH, pour les signaux transmis par voie sémaphore, cette sortie étant reliée au dispositif de transfert DTR; - une sortie SG d'indication de présence de signalisation voie par voie dans une trame reçue; - une sortie EC de signaux d'écriture destinés au dispositif de trans- fert en cas de signaux d'indication de présence SG. Les trois sorties d'alarme APS, AD, APP sont reliées à un circuit d'alarme CAL apte à transmettre une information d'alarme AL au dispo- sitif de transfert DTR et une analyse détaillée des alarmes au regis- tre RL1 en vue de sa transmission au microprocesseur MP via une porte P24, multiple et de type ET, qui est contrôlée par l'une des sorties di du décodeur DC2. Une porte P29 de type OU permet l'envoi d'une demande d'interrup- tion au microprocesseur MP via une porte P30 de type ET et une liaison INT aboutissant au circuit de gestion d'interruption PIC associé au microprocesseur MP, cet envoi est déclenché en cas d'alarme transmise au registre RL1 en sortie duquel est placée la porte P29. -16 - De manière identique le compteur d'erreurs CRE est relié par ses sorties au registre RL3 via une porte P19 de type ET et par ce regis- tre RL3 au bus de données BD, via une porte P25 multiple et également de type ET. Le circuit de signalisation RS comporte une mémoire d'état de signalisation M2 destinée à contenir deux mots de trois bits par voie, l'un correspondant au bit de signalisation A reçu en cours des trames 6 l'autre au bit B reçu en cours de trame 12, les trois bits d'un même mot constituant un code d'état pour le filtrage de la signalisation. Les changements d'état en fonction du dernier bit de signalisation reçu pour une voie donnée sont réalisés par l'intermédiaire d'une mémoire de changement d'état MP2, du type à lecture seule, adressée, d'une part par le mot de sortie correspondant de la mémoire d'état de signalisation M2 qui est transmis en entrée d'adressage de mémoire MP2 via deux portes P31, P32 de type ET et un registre tampon RE3 et, d'autre part, par le bit de rang 8, correspondant à A ou B, qui est fourni sur le fil SM8 par le circuit de réception CR. La porte P32 est contr8ôlée par le signal de présence de signali- sation SG du circuit de réception CR, qui est mémorisé dans une bascule B10, ce signal SG n'étant présent que durant les trames 6 et 12. Le fonctionnement des mémoires M2 et MP2 est piloté par un séquen- ceur MP3, formé à l'aide d'une mémoire à lecture seule. Ce séquen- ceur MP3 est relié par ses sorties à un registre tampon de séquence RE4, via une porte P33 multiple et de type ET. Quatre bits du registre de séquence RE4 sont renvoyés aux entrées d'adressage du séquenceur MP3 qui sont aussi aptes à recevoir unbit de présence de signalisation fourni par la bascule B10 et un bit de commande de lecture fourni par une bascule Bll elle même commandée par l'une des sorties di du décodeur DC2, les deux bascules B10 et Bll étant pilotées par le signal d'horloge 4M. Les quatre autres bits en sortie du registre RE4 commande l'entrée de validation "v" de la mémoire d'état de signalisation M2, l'adressage des entrées d'un multiplexeur MX5 donnant accès aux entrées d'adressage de la mémoire M2, ainsi que les entrées des portes P31, P32 évoquées plus haut et d'une porte P34, multiple et de type ET, qui est placée en sortie de la mémoire de changement MP2 et qui est commandée en - 17 - inverse de la porte P31. Le multiplexeur MX5 permet d'adresser en lecture la mémoire d'état de signalisation M2 à partir d'une adresse comprenant d'une part le numéro de voie fourni par le microprocesseur de l'unité terminale, via la porte P26 et le registre tampon de sélection RC6, et d'autre part un bit fourni par le registre de séquence RE4, via un inverseur I1. Le multiplexeur MX5 permet également d'adresser en lecture et en écriture la mémoire d'état de signalisation M2 à partir d'une adresse comprenant d'une part un numéro de voie fourni par le compteur de voies CR3, commandé par les signaux d'horloge de voie HV et de synehro- nisation de voie SV produits par le circuit de réception CR, et d'autre part le signal de sortie de la bascule B9. La mémoire d'état de signalisation M2 fournit également l'état du huitième bit des voies des trames 6 et 12, c'est-à-dire les bits A et B, au registre tampon RL2 en vue du transfert simultané des bits A et B d'une même voie vers le microprocesseur de l'unité terminale via la porte P28 et le bus interne BJ. Le chargement dans le registre tampon de lecture RL2 de bits A, B dont le numéro de voie est dans le registre de sélection RC6, s'effectue en deux temps sous le contrôle du séquenceur MP3. En premier lieu le bit A est extrait d'une première partie de la mémoire d'état de signalisation M2 et il est stocké dans une bascule B12 dont la sortie est reliée à une entrée du registre de lecture RL2 par une porte P35 de type ET. En second lieu le bit B est extrait d'une seconde partie de la mémoire d'état de signalisation M2 et le transfert des bits A et B relatifs à une même voie s'effectue simultanément via la porte P35 pour le bit A et une porte P36 de type ET pour le bit B, l'une et l'autre étant contrôlées par le signal appliqué en entrée de l'inverseur I1 par le registre de séquence RE4. La sortie de l'inverseur I1 agit sur la bascule B12. Le registre de lecture RL2 et le registre de voies RC6 sont res- pectivement reliés au bus interne BJ par les portes P28 et P27 qui sont contrôlées par des sorties distinctes du décodeur DC2 et qui permettent la lecture des informations contenues dans ces deux registres par le - 18 - microprocesseur de l'unité terminale. En dernier lieu un circuit d'horloge HE qui reçoit le signal de synchronisation de trame SY émanant du dispositif d'émission DE et assure la génération de signaux de fréquence 3M qui correspond dans l'exemple choisi au double de la fréquence de transmission de 1,544 MHz soit donc 3, 988 MHz ainsi qu'à un signal d'horloge 6M de fréquence double. Ces signaux 3M et 6M sont produits au profit du dispositif d'émission DE et du dispositif transfert auxquels ils sont transmis via des liaisons symbolisées par la liaison HT. Le dispositif de transfert DTR présenté sur les figures 5A, 5B, 5C comporte en premier lieu une interface IP3 analogue aux interfaces IP1 et IP2, cette interface comporte un décodeur DC3 relié par ses entrées au bus d'adresse BA et au bus de commande BK du microprocesseur MP de l'unité terminale qui le comporte, il est relié par ses sorties di à des entrées de sélection, d'écriture ou de lecture de différents éléments du dispositif de transfert. L'interface IP3 comporte aussi une pluralité de portes P40 à P45 de type ET, ainsi que deux registres tampons RC7, RC8 Joints sur les figures aux agencements qu'ils desservent. Le circuit de mémoire tampon partagée TP est essentiellement orga- nisé autour d'une mémoire tampon commune M4 qui joue un triple rôle de tampon d'émission pour les informations à transmettre de la liaison multiplexe LTE5 vers le dispositif d'émission DE, via le circuit de voie d'émission CVE, de tampon de réception pour les informations à trans- mettre du dispositif de reception DR vers la liaison multiplexe LTS5, via le circuit de voie de réception CVR, et en dernier lieu de tampon de boucle entre circuit de voie d'émission CVE et circuit de voie de récep- tion CVR à des fins de test. L'ensemble de ces opérations est contrôlé par le microprocesseur de l'unité terminale qui comporte ce dispositif de transfert, ce micro- processeur est assisté par la logique de commande LOG qui régit les divers processus impliqués. En ce but, le registre tampon RC7, dit de voie, est prévu pour mémoriser le numéro de voie en cours de traitement qu'il reçoit via la porte P44 multiple. Le microprocesseur peut vérifier le contenu du - 19 - registre de voie RC7 dont les sorties sont connectées en ce but à un bus interne commun BG via une porte P43, le bus interne commun BG ayant accès au bus de données BD du microprocesseur via deux portes multiples inverses P40 et P41 contr8ôlées par les signaux di des sorties indivi- duelles correspondantes du décodeur DC3 de même que les portes P44 et P45. Le registre tampon RC8 mémorise les informations relatives à une voie que lui fournit le microprocesseur, via les bus BD et BG et les portes P41, P42, cette dernière étant activée par le décodeur DC3 de même manière que les trois autres portes évoquées ci-dessus. Les informa- tions relatives aux voies comprennent les indications d'atténuation tant pour le sens émission que pour le sens réception et une indication d'état actif ou de repos de la voie concernée, ces informations peuvent être retransmises pour vérification au microprocesseur à partir du registre d'informations RC8, via les portes P45 et P40 dument activées par le décodeur DC1. Les informations fournies par le registre d'informations RC8 sont transmises à une mémoire d'informations M3 dont les entrées de données sont reliées en sortie du registre, via des portes P46, P47 multiples. La mémoire d'informations M3 et la mémoire tampon commune M4 ont des entrées d'adressage communes qui sont au nombre de cinq dans la réalisation présentée, l'adressage commun est obtenu par l'intermédiaire de deux multiplexeurs MX6 et MX7 en série qui desservent également une sixième des huit entrées d'adressage de mémoire commune M4. Le multiplexeur MX6 est apte à recevoir les quatre adressages sui- vants: - Une adresse fournie via une liaison NVT par un compteur d'émission CR4 pour assurer l'écriture des données provenant sur la liaison multi- plexe LTE5 vers la mémoire commune M4, le compteur d'émission CR4 étant cadencé par le signal d'horloge W et déclenché par le signal de synchro- nisation de multitrame SMT fourni par le dispositif d'émission DE, le compteur étant prépositionné avant déclenchement; - Une adresse correspondant à un numéro de voie d'émission sur la liaison multiplexe MICE, qui lui est fourni par le compteur CR2 du dispositif d'émission DE via la liaison NVE, afin de lire en mémoire commune M4 ce - 20 - qui correspond au contenu du tampon d'émission pour cette voie; - Une adresse correspondant à un numéro de voie réception sur la liaison multiplexe MICR, qui lui est fourni par le compteur CR3 du dispositif de réception DR via la liaison NVR, afin d'écrire en mémoire commune M4 ce qui correspond au contenu du tampon de réception pour cette voie; - Une adresse fournie via une liaison NVS par un compteur de récep- tion CR5 en vue du transfert du contenu de la mémoire commune M4 pour la voie désignée vers la liaison multiplexe LTS5 à travers le circuit de voie de réception CVR, le compteur de réception CR5 étant cadencé et synchronisé de même manière que le compteur d'émission CR4, mais à partir d'une position initiale différente. Le multiplexeur MX7 est apte à recevoir soit l'adresse fournie par le multiplexeur MX6, soit une adresse fournie par le microprocesseur de l'unité terminale via le registre de voie RC7 et il est relié via une liaison multifilaire LAD aux entrées d'adressage concernées des mémoi- res M3, M4. Les multiplexeurs MX6 et MX7 sont commandés respectivement par des signaux JA et JB transmis sur des liaisons de même nom et produits par un automate comportant une mémoire de commande MP6, du type à lecture seule, dont les sorties sont reliées à un registre tampon d'ordres RE11 via une porte P62, multiple et de type ET. Une entrée de validation de la mémoire d'informations M3 est commandée par l'intermédiaire d'un bascule de validation B18 recevant à son entrée un signal de validation JS2 fourni par le registre d'ordres RE11, cette bascule étant elle même activée par le signal d'horloge HT que fournit le dispositif de réception DR. - Une porte P48 multiple et de type ET placée en sortie de la mémoire d'informations M3 relie cette dernière à un bus auxiliaire BV qui donne accès en boucle à la mémoire d'informations M3 via la porte P47, en parallèle avec le registre d'informations RC8. Les portes P47 et P48 sont contr8ôlées en inverse par un signal de validation JC1 et son complément à partir du registre d'ordres RE11. La mémoire de commande MP6 de type à lecture seule fournit ici, des mots de seize bits au registre d'ordres RE11, elle est adressée en ce but d'une part en boucle, via une liaison JE, par les cinq bits de poids fort - 21 - qu'elle fournit à ce registre d'ordres à chaque lecture et d'autre part par cinq bits issus d'un registre d'adressage RE10. Le registre d'adressage RE10 reçoit son contenu de différentes sources via une porte P63, multiple et de type ET, qui est activée par les signaux d'horloge HT produits par le dispositif d'émission DE, de même que la porte P62. L'automate réalise les cinq fonctions correspondant aux cinq modes d'adressage des mémoires M3 et M4 et conduisant aux cinq possibilités d'injection de données d'adresse dans le registre d'adressage RE10 via la porte P63. Dans le cas d'écriture en mémoire d'information M3, le micropro- cesseur de l'unité terminale active une sortie di du décodeur DC3 qui correspond à une entrée en une première position de bit dans le registre d'adressage RE10 via la porte P63. Dans le cas d'écriture en mémoire tampon commune M4 pour une adresse fournie par la liaison NYT par le compteur d'émission CR4, un décodeur d'émission DC4 commandé par le compteur CR4 agit en une seconde position de bit dans le registre d'adressage RE10, via la porte P63. A noter aussi que le décodeur DC4 fournit une indication VS de signalisation sémaphore au circuit de voie émission CVE, en mode de signalisation sémaphore, pour la voie 24 contenant la signalisation transmise par la liaison MICE. Dans le cas de lecture en mémoire tampon commune M4 pour une adresse fournie sur la liaison NVE par le compteur CR2 du dispositif d'émission DE, une commande d'entrée, en une troisième position de bit dans le registre d'adressage RE10, est donnée par une bascule B15 rece- vant le signal d'horloge STC du dispositif d'émission DE. Dans le cas d'écriture en mémoire tampon commune M4 pour une adresse fournie sur la liaison NVR par le compteur CR3 du dispositif de réception DR, une commande d'entrée en une quatrième portion de bit du registre d'adressage RE10 est donnée par une bascule B16 d'autorisation d'écriture, via une liaison ETR, lorsqu'est reçu un signal du dispositif de réception, via la liaison EC de commande d'écriture. Dans le cas de lecture en mémoire tampon commune M4 pour une adresse fournie par le compteur de réception CR5, le signal de lecture - 22 - est fourni, par un décodeur DC5 activé par ce compteur CR5, à une entrée et une cinquième position de bit du registre d'adressage RE10. Le circuit de mémoire tampon partagée TP est relié comme on l'a vu en figure 2 aux circuits de voie d'émission CVE et de réception CVR, au -5 récepteur REC et à la liaison multiplexe LTE5 de l'unité terminale qui le comporte. En ce but un bus d'échange BM relie le circuit de mémoire tampon TP et les deux circuits de voie CVE, CVR, il reçoit également les échantil- lons transmis par la liaison multiplexe LTE5. L'accès en mémoire tampon commune M4 à partir du bus BM s'effectue par l'intermédiaire d'une porte P48 contr8lée à partir du registre d'or- dre RE11 par l'intermédiaire d'un bit JM1 transmis par une liaison de même nom permettant le transfert du bit de poids de plus fort et du bit suivant en second. La sortie de mémoire tampon commune M4 s'effectue vers le bus d'échange BM par une porte P49 contr8ôlée par les compléments des bits transmis par la liaison JW1. Un registre tampon de boucle RE4, inséré entre deux portes P52 et P53, multiples et de type ET, respectivement reliées l'une en entrée et l'autre en sortie de bus d'échange EM, assure les transports entre posi- tions à l'intérieur de la mémoire tampon commune M4. Les portes P52 et P53 sont contrôlées chacune par un bit d'accès spécifique transmis à partir du registre d'ordres par une liaison JC1 pour la porte P53 et par une liaison JV3 pour la porte P52, cette dernière étant de plus contr8ôlée par un bit que lui fournit la mémoire d'information M3, via une liai- son K, pour chaque transfert. Un registre à décalage d'entrée RD3 est relié en extrémité de liaison multiplexe LTE5 de manière à recevoir les données au rythme des signaux d'horloge W qu'il reçoit du circuit de choix d'horloge CHS. Les sorties parallèles du registre d'entrée RD3 alimentent une porte P54, multiple et de type ET, que contr81e l'une des sorties du décodeur d'émission DC4 en vue d'une transmission, en parallèle échan- tillon par échantillon, des bits reçus. Un registre tampon, RE6 en série avec une porte P55, multiple et de type ET, permet un transfert échantillon par échantillon en direction du bus d'échange BM sous le contrô1e d'une bit JV2 fourni par le registre - 23 - d'ordres RE11, chaque échantillon issu du registre RE6 est alors transmis en zone tampon d'émission de la mémoire tampon commune M4. Ainsi qu'indiqué plus haut la mémoire tampon est adressée d'une part par les cinq bits de poids fort qui sont fournis par le multiplexeur MX7, transmis par la liaison LAD et également reçus par la mémoire d'informa- tions M3 pour son adressage. Deux bits supplémentaires de poids les plus forts du registre d'ordres sont également transmis en parallèle via une liaison JD à la mémoire tampon commune M4 pour son adressage. Une bascule B17 reçoit un bit JS1 fourni par le registre d'or- dres RE11, elle est actionnée par le signal d'horloge HT et elle contr8le l'entrée de validation v de la mémoire tampon commune M4. Les échantillons reçus par la mémoire tampon commune M4, en prove- nance de la liaison multiplexe LTE5, sont transmis au circuit de voie d'émission CVE, via le bus d'échange BM; ils sont reçus dans ce circuit de voie par une mémoire de voie d'émission MP4 en vue de leur envoi au dispositif d'émission DE. La mémoire de voie d'émission MP4 est de type à lecture seule elle assure une conversion des bits d'échantillons reçus de la liaison multi- plexe LTE5 en vue de leur transmission au circuit émetteur CE du dispo- sitif émetteur (figure 3A). Dans l'exemple de réalisation présenté chaque échantillon reçu composé de huit bits codés en loi p, tel que reçu de la liaison multiplexe LTE5 et mémorisé en zone tampon d'émission de mémoire tampon commune M4, est utilisé pour adresser la mémoire de voie d'émission MP4 au moyen de ses sept premiers bits. Trois bits supplémentaires d'adressage, qui correspondent au niveau d'atténuation prévu, sont fournis par la mémoire d'informations M3 via la porte P48 et une liaison BVE issue du bus auxiliaire BV. Pour chaque adressage la mémoire de voie d'émission MP4 fournit un échantillon de sept bits parallèles à une porte P50, multiple et de type ET, qui reçoit le bit d'échantillon reçu, non utilisé pour l'adressage. L'échantillon de huit bits obtenu est également transmis à une porte P59 qui est validée par un bit JC3 émanant du registre d'ordres RE11. La porte P59 a ses sorties reliées aux entrées parallèles d'un - 24 - registre tampon de transit RE8 qui fournit en parallèle les huit bits qu'il reçoit de la porte P59 à une porte P60 en vue de leur transmission à l'entrée de données du circuit d'émission CE (figure 3A) via la liai- son LD. La porte P60 est inhibée par un bit spécifique complémenté X fournit par un registre tampon de signalisation RE9 et correspondant à une indication de transmission de signalisation en mode sémaphore et non en mode voie par voie. Le registre RE9 reçoit donc l'indication ci-dessus sous forme d'un bit, ainsi que deux bits d'états à transmettre au circuit d'émission DE via la liaison SS. Ces bits d'état sont fournis par une porte P61 dont une entrée est connectée en sortie d'une bascule B14 dont elle reçoit le bit JC3 émanant du registres d'ordres RE11 et dont deux entrées supplé- mentaires sont reliées à deux sorties de bit, l'un d'état de blocage BVC l'autre d'état de disponibilité BVR, de la mémoire d'informations M3. La porte P50 en sortie de mémoire de voie d'émission MP4 est reliée à un registre tampon RE5, lui même relié au bus d'échange BM par une porte P51 contr8ôlée par un bit JV4du registre d'ordres RE11, afin de permettre un bouclage vers la mémoire tampon commune M4 et plus préci- sément vers la zone de bouclage émission vers réception. Le dispositif récepteur DR accède également au bus d'échanges BM donnant accès à la mémoire tampon, en ce but la sortie SM du circuit de réception CR (figure 4A) est reliée à une porte P70,- multiple et de type ET, cette porte est contrôlée par un bit JV3 du registre d'or- dres RE11 et par le complément du bit de disponibilité BVC. Les échantillons transférés en zone tampon de réception de la mémoire tampon commune M4 à partir de la porte P70 sont ensuite retransmis à la mémoire de voie de réception MP5, via le bus d'échan- ges BM, aux fins de transmission sur la liaison multiplexe LTS5. Cette mémoire de voie de réception MP5 est une mémoire à lecture seule de même type que, la mémoire MP4; comme elle, elle reçoit à ses entrées d'adressage sept des huits bits d'un échantillon codé émanant de la liaison multiplexe MICR, ainsi que trois bits supplémentaires qui correspondent au niveau d'atténuation prévu. Elle fournit un échantillon de sept bits auquel on associe le - 25 - huitième bit n'ayant pas participé à l'adressage, dans les mêmes condi- tions que précédemment. La mémoire de voie de réception MP5 est validée par le complément d'un signal binaire de poids faible SAL fourni à un inverseur 13 par le décodeur de réception DC5. Les sorties de la mémoire de voie de réception MP5 et le huitième bit sont fournis à une porte P56, multiple et de type ET, donnant accès à un registre tampon RE7. La porte P56 est validée par un bit JC2 issu du registre d'ordres RE11. Le registre RE7 alimente en parallèle un registre à décalage parallèlesérie RD4, via une porte P57 recevant également les signaux d'horloge W fournis par le circuit de choix CHS (figure 3B) et une auto- risation d'écriture VDL fournie par le décodeur de réception DC5. Le registre parallèle-série RD4 est lu bit par bit au rythme des signaux d'horloge W et en l'absence d'autorisation d'écriture VDL sous le contr8le d'une porte P58 recevant les signaux d'horloge W et le complément du signal VDL. Une bascule B13 placée en sortie du registre parallèle-série RD4 et actionnée par les signaux d'horloge W assure l'émission des bits d'échantillon sur la liaison multiplexe LTS5 à l'entrée de laquelle elle est reliée. Un registre tampon d'alarme RE12, relié en entrée de porte P56 en parallèle à la mémoire de voie de réception MP5 et via une porte P71, permet d'injecter des signalisations d'alarme en provenance du dispo- sitif de réception sur la liaison multiplexe LTS5. En ce but le registre d'alarme RE12 est relié par ses entrées à une porte P72 recevant les signaux AL, SSS et SH émanant du circuit de réception CR. Les portes P71, P72, multiples et de type ET, sont validées l'une par le bit SAL du décodeur de réception DC5 et l'autre par la sortie ETR de la bascule d'autorisation d'écriture B16 de la logique de commande LOG. Le glissement entre horloge locale et horloge distante doit être classiquement détecté et le dispositif de transfert DTR doit permettre soit un saut, soit une répétition de trame. En ce but la zone tampon de mémoire tampon commune M4 permet - 26 - d'enregistrer deux trames soit soixante quatre octets; les trames reçues via la liaison SM sont alternativement stockées dans deux demi-zones tampons de réception, la lecture s'effectuant dans l'une ou l'autre et le microprocesseur de l'unité terminale est averti par une interruption IN émise en sortie d'une bascule B20 du détecteur de glis- sement DGH. La détection proprement dite du glissement s'effectue par compa- raison entre l'adresse lue en sortie de compteur de réception CR5 et l'adresse NVR fournie par le compteur CR3 du dispositif de réception DR, ces deux adresses étant appliquées l'une au décodeur DC5 l'autre à un décodeur DC6. Le glissement de trame est détecté lorsque le début de trame indiqué par le compteur de réception CR5 entre dans une bande de garde de l'adresse NVR, constituée par exemple par les adresses des sept premiers octets et du dernier octet en zone tampon de réception. La sortie SCD du décodeur DC6 et une sortie du décodeur DC5 sont en ce but reliées à une porte P73 de type ET pour commander l'envoi d'une interruption IN au circuit de gestion d'interruption du microprocesseur. La bascule B20.est remise à zéro par un signal DL venant du regis- tre RC5 du dispositif de réception, lorsque le saut ou le doublement de *trame a été réalisé. - 27 - REVENDICATIONS 1/ Unité terminale d'adaptation destinée à assurer le raccordement à un autocommutateur temporel d'au moins un circuit numérique (CN) d'un stan- dard différent de celui normalement prévu pour les circuits numériques raccordés à cet autocommutateur qui la comporte, parmi d'autres unités terminales dotées identiquement d'un circuit de commande à micropro- cesseur et pilotées à travers le réseau de connexion de l'autocommu- tateur par un pool d'unités de commande (UC) qui sont également dotées de microprocesseurs et reliées au réseau de connexion par des liaisons multiplexes (LR) dites réseau, comme le sont les unités terminales qui comportent en ce but une matrice de connexion spatiale (CX), ladite unité terminale d'adaptation (UTA) étant caractérisée en ce qu'elle comporte un dispositif d'émission (DE), un dispositif de réception (DR) et un dispositif de transfert (DTR), pilotés par le microprocesseur (MP) du circuit de commande (CC) de l'unité via un bus (BP) duquel ils sont reliés et respectivement connectés en premier lieu en extrémité d'une liaison multiplexe d'émission (MICE) du circuit numérique (CN), en ce qui concerne le dispositif d'émission, afin d'assurer l'émission des échantillons combinant les bits d'information provenant de l'autocommu- tateur et les signalisations fournies sous forme adaptée via le micro- processeur (MP), en second lieu en extrémité d'une liaison multiplexe de réception (MICR) du circuit numérique (CN), en ce qui concerne le dispo- sitif de réception, afin d'assurer la séparation des bits d'information, à transmettre à travers l'autocommutateur, et des signalisations à adapter via le microprocesseur (MP) pour exploitation par les unités de commande (UC), et en troisième lieu à la matrice de connexion (CX) par une liaison multiplexe bidirectionnelle (LTES, LTS5), au dispositif d'émission et au dispositif de réception, en ce qui concerne le dispo- sitif de transfert, afin d'assurer l'échange bidirectionnel des échan- tillons entre circuit numérique et autocommutateur, après conversion et adaptation sous la commande du microprocesseur (MP) de l'unité (UTA). 2/ Unité terminale d'adaptation selon la revendication 1, caractérisée en ce que le dispositif de transfert (DTR) comporte un circuit de mémoire tampon partagée (TP) pour assurer bidirectionnellement l'adaptation en débit entre le circuit numérique (CN) et l'autocommutateur, ledit - 28 - circuit étant relié d'une part à un circuit de voie d'émission (CVE) d'autre part à un circuit de voie de réception (CVR), pour assurer les adaptations de code et de niveau en émission et en réception. 3/ Unité terminale d'adaptation selon la revendication 2, caractérisé en ce que le circuit de mémoire tampon partagée (TP) comporte une mémoiretampon commune (M4) pour les échantillons provenant de l'autocommutateur et pour ceux provenant du circuit numérique. 4/ Unité terminale d'adaptation selon la revendication 3, caractérisée en ce que le dispositif d'émission (DE) est relié par une liaison multi- plexe unidirectionnelle (LTE6) orientée vers la matrice de connexion (CX) de cette unité et par une liaison multiplexe (LTB) au dispositif de réception (DR) à des fins de test de l'unité par bouclage, via le dispositif de transfert. / Unité terminale d'adaptation selon les revendications 3 et 4, carac- térisée en ce que la mémoire tampon commune (M4) combine un tampon d'émission pour les échantillons à transmettre au circuit numérique, un tampon de réception pour les échantillons reçus du circuit numérique et un tampon de boucle pour le test de l'unité terminale d'adaptation par l'intermédiaire du microprocesseur (MP) de cette unité. 6/ Unité terminale d'adaptation selon la revendication 3 ou 5, caracté- risée en ce que la mémoire tampon (M4) est pilotée par le microprocesseur (MP) de l'unité, via une logique de contr8le (LOG) comprenant une mémoire de commande (MP6) de type à lecture seule assurant automati- quement l'adressage simultané de la mémoire tampon (M4) et d'une mémoire (M3) d'informations, relatives aux différentes voies temporelles, en liaison avec des compteurs de voie (CR2, CR3, CR4, CR5) des trois dispo- sitifs de l'unité ou avec le microprocesseur (MP). 7/ Unité terminale d'adaptation selon la revendication (1) caractérisée en ce que le dispositif de transfert (DTR) comporte un dispositif détec- teur de glissement (DGH) entre les signaux d'horloge locale issus d'une base de temps générale (BTC) de l'autocommutateur, et les signaux d'horloge distante récupérés par une interface (INR), du dispositif de réception, qui est connectée en extrémité de liaison multiplexe de réception (MICR), ledit dispositif détecteur comparant les signaux de sortie d'un compteur de voie (CR3), piloté par l'horloge distante dans le - 29 - dispositif de réception pour les voies reçues via la liaison multiplexe de réception, avec les signaux de sortie d'un compteur de récep- tion (CR5), piloté par les signaux d'horloge locaux correspondants de la base de temps générale dans le dispositif de transfert. 8/ Unité terminale d'adaptation selon la revendication 1, caractérisé en ce que le dispositif d'émission (DE) associe en premier lieu un confor- mateur (EM) d'échantillons apte à conformer les échantillons d'infor- mation convertis et la signalisation sémaphore qui lui sont fournis par le dispositif transfert, ainsi que la signalisation voie par voie qui lui est fournie par le microprocesseur (MP), en échantillons au standard en vigueur pour la liaison multiplexe d'émission (MICE) desservie, en second lieu un circuit de signalisation d'alarme (ESA), commandé par le microprocesseur (MP) et relié en entrée du conformateur (EM), en troi- sième lieu deux circuits de test (TV, TS) respectivement affectés au test des voies en émission et de la signalisation émise. 9/ Unité terminale d'adaptation selon la revendication 7, caractérisée en ce que le conformateur (EM) comporte d'une part un circuit assembleur (CE), pour la constitution des trames à transmettre sur la liaison multi- plexe d'émission (MICE), qui est relié en premier lieu au dispositif de transfert (DTR) dont il reçoit les bits d'information des échantillons reçus de l'autocommutateur et éventuellement les bits de signalisation sémaphore, qui est relié en second lieu à une mémoire de signaux de voie (M1) mémorisant les bits de signalisation voie par voie fournis à chaque changement d'état de signalisation par l'intermédiaire du micro- processeur (MP) de l'unité, et en ce que le conformateur (EM) comporte d'autre part une mémoire de phases (MP1) qui est partiellement bouclée sur elle-même, pour assurer le pilotage du conformateur en fonction d'ordres du microprocesseur de l'unité et d'une sortie d'horloge du circuit assembleur. 10/ Unité terminale d'adaptation selon la revendication 1, caractérisée en ce que le dispositif de réception (DR) associe un circuit de signali- sation (RS) à un récepteur (REC) qui, placé en extrémité de liaison multiplexe de réception (MICR), fournit séparément les bits des échan- tillons reçus, les bits de signalisation voie par voie et les bits de signalisation sémaphore, ledit circuit de signalisation assurant la - 30 - mémorisation des signalisations au profit du microprocesseur (MP) de l'unité, en vue de leur transfert aux unités de commande de l'autocommu- tateur. 11/ Unité terminale d'adaptation selon la revendication 10, caractérisée en ce que le circuit de signalisation (RS) comporte une mémoire (M2) des états de signalisation pour chaque voie reçue mémorisant chaque état sous forme d'un code pour permettre un filtrage et une mémoire de chan- gement d'état (MP2) de type à lecture seule, recevant en premier lieu le huitième bit de chaque échantillon reçu via la liaison multiplexe de réception (MICR) et en second lieu le contenu de la mémoire d'états de signalisation (M2) pour la voie correspondante, ladite mémoire d'états de signalisation (M2) étant pilotée par un séquenceur (MP3) constitué par une mémoire à lecture seule partiellement bouclée sur elle-même pour son adressage qui est complété par un signal d'indication de signali- sation fourni par le récepteur (REC) et par un signal de commande du microprocesseur (MP) de l'unité.