FR 2565751 A1 19851213 FR 8409063 A 19840608 "CIRCUIT D'INTERFACE DU TYPE ESCLAVE" L'invention concerne un circuit d'interface du type es- clave destiné à La commutation g'une pLuralitë de voies et comprenant des entrées logiques susceptibles de recevoir des si- gnaux de données et d'horloge fournies par un bus, un registre pour recevoir les signaux reçus du bus par les entrées logiques et une mémoire des données reçues par le registre. Un tel circuit est connu du brevet européen 51332 au nom de N.V. PHILIPS'GLOEILAMPENFABRIEKEN pu- blié le 11 avril 1984, sous la forme d'une station adres- sable notamment soit comme maître soit comme esclave, et qui est mise en oeuvre dans un système bus à deux fils, du type série. Dans un certain nombre d'applications et no- tamment en télévision, on met couramment en oeuvre un ou plusieurs circuits d'interface entre le récepteur et une prise de péritélévision. Les circuits généralement con- nus pour cette application réalisent des commutations de manière classique et ne peuvent être commandés à par- 2n tir d'un bus. L'invention se propose de réaliser un circuit d'interface qui puisse être commandé à partir d'un bus, notamment dc type précité, mais qui soit néanmoins uti- lisable, quant à au moins une partie de ses fonctions, dans un environnement o les commutations sont réali- sées de manière classique. Dans ce but, l'invention est caractérisée en ce qu'elle comporte - un premier décodeur commandant la commutation des voies à partir de signaux logiques stockés dans la mémoi- re. - une pluralité d'entrées d'adressage susceptibles d'être mises chacune à un niveau logique, de manière à générer une adresse affichée - un second décodeur identifiant si ladite adres- se affichée correspond à un premier état de fonctionne- ment du circuit, en ligne avec ledit bus ou à un second état, hors ligne à partir de signaux logiques de comman- de appliqués directement sur les entrées logiques - un bloc d'aiguillage dirigeant Les signaux dis- ponibles sur les entrées logiques soit sur ledit regis- tre si ladite adresse affichée correspond à un fonction- nement en ligne avec ledit bus premier état, soit sur le premier décodeur de manière à commander directement la commutation d'au moins une partie desdites voies à partir desdits signaux logiques de commande si ladite adresse affichée correspond à un fonctionnement hors ligne (second état). - un circuit de blocage comportant une première série de portes logiques inhibant le passage des signaux logiques stockés dans la mémoire vers ledit premier dé- codeur lorsque Le circuit est dans son second état de fonctionnement (hors ligne). Le circuit selon L'invention peut être rendu inactif grâce à une seconde série de portes Logiques inhibant Le passage des signaux logiques disponibles en sortie du premier décodeur vers les voies à commuter en présence d'un signal logique dit d'arrêt du circuit d'in- terf a ce. Le circuit peut être initialisé grâce à un gé- nérateur d'impulsion produisant, lors de La mise sous tension du circuit, une impulsion produisant l'initialisa- tion de la mémoire et d'au moins une partie du regis- tre. Selon un mode de réalisation préféré, le circuit est tel que, dans son premier état il fonctionne avec un bus série et il est caractérisé en ce que le registre est un registre à décalage recevant en série à une entrée si- tuée à une extrémité amont des informations logiques série fournies par le bus sous forme de cycles présentant chacun au moins une séquence et cadencées par un signal d'horloge fourni par le bus lorsque le circuit est dans son premier état, et produisant à. une sortie située à une extrémité aval un signal d'acceptation de fin de sé- quence introduit à l'entrée d'une première bascule de contrôle cadencée par ledit signal d'horloge et dont la sortie cadence une seconde bascule de contrôle dite poin- teur dont la sortie inversée est bouclée sur son entrée, en ce que la présence d'un niveau logique 1 à la sortie de la première bascule et à la sortie inver-sée du poin- teur autorise une initislisption dudit registre, npr exenole per la mise à I.'0tt 1 de se nremiAre -ascule et remise l zéro de ses autres basctles, en ce ou'il conforte un comparateur logique identi- fiant, dans une partie donnée d'une séquence d'adresse des informations logiques série fournies par le bus si ladite séquence d'adresse correspond à ladite adresse affichée, et produisant un signal logique d'identifica- tion, en ce qu'il comporte un circuit pour mémoriser le- dit signal d'identification, et en ce qu'il comporte une porte autorisant le chargement.dans la mémoire des don- nées du registre lorsque la sortie de la première bas- cule de contrôle et du pointeur sont à l'état logique 1, lorsqu'est présent un dit signal d'identification mémo- risé ainsi qu'un dit signal d'acceptation de fin de sé-. quence, lequel correspond de ce fait à la fin d'une sé- quence de données qui suit ladite séquence d'adresse. Selon un mode de réalisation, on initialise le registre entre la séquence d'adresse et la séquence de données, en produisant une mise à l'état 1 de la première bascule du registre et une remise à zéro de ses autres bascules lorsque la sortie de la première bascule de con- trôle est à l'état 1 et la sortie du pointeur à l'état zéro. Selon une variante avantageuse, le bus fournit, conformément à la procédure décrite dans le brevet européen précité, une information de départ et d'arrêt d'un cycle d'informations fournies par le bus à l'aide de relations logiques entre les signaux d'information et d'horloge. Le circuit comporte alors une troisième et une quatrième bascule de contrôle qui, lorsque le circuit d'interface est dans son premier état, reçoivent à leur entree le signal d'horloge et sont cadencées l'une par le signal d'informations et l'autre par son inverse de telle sorte que la sortie de la troisième bascule soit mise à l'état 1 par un premier type de coïncidence en- tre les signaux d'horloge et d'informations correspon- dant au départ d'un dit cycle, et la quatrième bascule soit mise à l'état 1 par un second type de coïncidence entre les signaux d'horloge et d'informations correspon- dant à la fin d'un cycle, la troisième bascule étant remise à zéro par l'inverse du signal d'horloge et la quatrième bascule par la sortie de la troisième, la sor- tie de la quatrième bascule étant agencée de manière à produire, lorsqu'elle se trouve à l'état logique 1, une initialisation du registre par mise à l'état 1 de sa première bascule et-remise à zéro de ses autres bascules. On peut avantageusement mettre à l'état logique 1 la quatrième bascule lorsque, après une séquence d'a- dresse aucune identification n'a été mémorisée. Pour ce faire, le circuit est agencé pour que la quatrième bas- cule ait sa sortie mise à l'état logique 1 lorsque le signal d'identification mémorisé est à l'état logique O et lorsque la première bascule a sa sortie à l'état lo- gique 1, ceci produisant en conséquence une initialisa- tion du registre. La quatrième bascule peut également avoir sa sortie mise à l'état logique 1 dans diverses configura- tions, notamment en présence d'une impulsion produite par le générateur d'impulsion ou bien lorsque la sortie des première et deuxième bascule et le signal d'horloge sont ensemble au niveau logique 1 (fin de cycle). Selon un mode de réalisation, Le circuit pour mémoriser le signal d'identification comporte deux por- tes ET inverseuses dont la sortie de l'une est bouclée sur une des entrées de L'autre et vice versa, l'autre entrée de la première des deux portes ET inverseuses recevant l'inverse du signal d'identification, mais seulement si le pointeur a sa sortie à l'état Logique O et si le signal d'horloge est à l'état logique 1, l'au- tre entrée de la seconde des deux portes ET inverseuses recevant le produit logique des inverses des sorties de la troisième et de la quatrième bascule de manière à per- mettre lors de chaque cycle la mémorisation du signal d'identification. Dans le but de dialoguer avec le bus en vue de l'acceptation d'une séquence de données qui suit une sé- quence d'adresse, le circuit comporte avantageusement une bascule d'acceptation cadencée par le signal d'horlo- ge et recevant à son entrée le produit logique du signal d'acceptation et du signal d'identification mémorisé, et produisant à la sortie en direction du bus un signal d'autorisation. Cette bascule d'acceptation peut égale- ment être remise à zéro par ladite impulsion. Ladite im- pulsion peut également remettre à zéro la première bas- cule de contrôle et mettre à l'état 1 la quatrième bas- cule de contrôle. Selon un mode de réalisation convenant au cas d'un bus série à deux fils, le circuit est caractérisé en ce qu'il comporte deux entrées logiques susceptibles d'être reliées dans le premier état du circuit, à un bus délivrant un signal d'information et un signal d'hor- loge, ence que la mémoire comporte une pluralité de bas- cules de mémoire, et en ce que la première série de portes logiques du circuit d'aiguillage comporte une troisième et une quatrième porte ET inverseuse dont une entrée est reliée respectivement à la sortie de deux desdites bas- cules de mémoire et l'autre entrée reçoit du second dé- codeur un signal de niveau logique 1 dans le premier état du circuit et O dans le second état, la sortie de la troisième et de la quatrième porte ET inverseuse étant reliée respectivement à une entrée d'un cinquième et d'une sixième porte ET inverseuse dont la sortie est reliée au premier décodeur, et en ce que l'autre entrée de la cinquième et de la sixième porte ET inverseuse re- çoit la sortie respectivement d'une huitième et d'une neuvième porte ET inverseuse validant les signaux dis- ponibles sur les entrées logiques lorsque le circuit est dans son second état. L'invention sera mieux comprise à la lecture de la description qui va suivre donnée à titre d'exem- ple non limitatif, en liaison avec les figures qui re- présentent: - la figure 1, un diagramme général d'un dis- positif selon l'invention; - la figure 2, un schéma du récepteur bus de la figure 1; -.la figure 3, un mode de réalisation de la logique d'aiguillage et de la mémoire de la figure 1. - la figure 4, un mode de réalisation du ré- cepteur bus de la figure 1; - et les figures 5a.et 5b, respectivement un cycle fourni par le bus et un diagramme temporel des principaux signaux de la figure 4. Selon la figure 1, le circuit d'interface comporte des entrées d'adressage S0, S1 S2 susceptible chacune d'être reliée par câblage soit à un potentiel donné, par exemple la tension d'alimenta- tion du circuit, soit à la masse de manière à-générer une adresse AO, A1 et A2 dont chaque bit est codé soit-O 0 soit 1. Une telle adresse peut être également générée à partir d'une logique multi-états et un décodage. L'adresse affichée, Ao, A1, A2 est introduite à l'entrée d'un décodeur de fonction FDEC produisant à sa sortie un signal logique d'état de fonctionnement CS qui dépend de l'état de fonctionnement du circuit auquel 2565751' correspond l'adresse affichée. Par exemple, on peut choisir que toutes les adresses sauf une (P. ex. 111) correspondent à un fonctionnement du cir- cuit d'interface en ligne avec un bus, (premier état), l'adresse restante (p.ex. 111) correspondant à un fonc- tionnement du circuit hors ligne (second état) à partir de signaux logiques appliqués directement à certaines de ses entrées. Le signal logique decommutation CS est appli- qué à un bloc d'aiguillage SBL qui reçoit également les signaux SDA et SCL correspondant aux niveaux logiques respectivement d'entrées L1 et L2. Si l'adresse affichée A0, A1, A2 correspond à un fonctionnement en ligne avec un bus, les signaux appliqués aux entrées L et L sont fournis par le bus, SDA étant alors un signal d'informations et SCL un signal d'horloge. Le bloc d'aiguillage SBL est commandé par le signal logique de commutation CS de manière à diriger les signaux SDA et SCL vers un récepteur bus RBUS destiné à réaliser certaines opérations logiques et notamment à vérifier si l'adresse affichée AO, A1, A2 correspond ou non à une adresse codée présente dans le signal envoyé par le bus. Le récepteur bus RBUS reçoit l'adresse affi- chée AO, A1, A2 de manière à effectuer cette vérification. Dans l'affirmative, et sous réserve d'autres opérations logiques, le récepteur bus RBUS émet un si- gnal d'acceptation ACK et autorise grâce à un signal de chargement LDA, le chargement de données transmises par le bus dans une mémoire M. La mémoire M commande une série de commutateurs COM par l'intermédiaire d'un décodeur de commutation CDEC. Dans la négative, c'est un autre terminal qui a été adressé et le récepteur bus n'est plus actif: aucun chargement en mémoire ne peut se produire. Si l'adresse affichée A0 A, A1,2 correspond à un fonctionnement hors ligne, les signaux appliqués aux entrées L1, L2 sont des signaux logiques de commande, que Le bloc de commutation SBL envoie directement au déco- deur de commutation CDEC. Ainsi, selon l'invention, on utilise les entrées L1 et L2 pour deux fonctions diffé- rentes. Ceci permet à un seul circuit d'interface, no- tamment un circuit intégré, de répondre par simple affi- chage d'une adresse AO) A1, A2 à toutes les utilisations possible d'une gamme de produits, dont les plus perfor- mants sont commandés par microprocesseur et bus, et les autres de manière classique. Le signal logique d'état de fonctionnement CS est également envoyé à un circuit de blocage BC verrouil- lant le passage des données de la mémoire M au décodeur de commutation CDEC lorsque l'adresse affichée A., A1, A2 correspond à un fonctionnement hors ligne. Selon la figure 2, le récepteur bus RBUS com- porte une logique bus BUSL, un registre REG et un con- trôleur de séquence d'adresse AIC. Le registre REG reçoit du bus le signal d'in- formations logiques SDA sous forme de cycles présentant chacun une séquence d'adresse et une séquence de données et un signal d'horloge SCL. Le circuit d'identification de séquence d'adres- se AIC reçoit des signaux sortants du registre REG ainsi que les signaux A., A1, A2 correpondant à l'adresse affi- chée. Il effectue une comparaison logique entre tous ces signaux d'une part pour identifier si l'adresse af- fichée A0, A1, A2 correspond à l'adresse envoyée par le bus et d'autre part pour reconnaître un drapeau toujours identique envoyé dans la séquence d'adresse d'un cycle, ceci ayant pour but de détecter des erreurs éventuelles de transmission des signaux. Le circuit d'identification de séquence d'adresse AIC produit à sa sortie un signal logique d'identification DVA, qui est reçu par la logi- que bus BUSL. La logique BUS BUSL reçoit également le signal d'informations logiques SDA et le signal d'horloge SCL, notamment pour reconnaître le début et la fin de chaque cycle. Il reçoit en outre un signal d'acceptation de fin de séquence ACN qui est produit par le registre REG lors- que l'ensemble des bits d'une séquence ont été reçus par le registre REG. La logique bus BUSL gère alors le circuit à par- tir de trois signaux logiques: a) un signal de remise à zéro RST1 du registre REG qui est produit au début de chaque séquence ou au cas o l'adresse n'est pas reconnue ou en cas de défaut' b.b) un signal d'autorisation ACK émis en direction du bus (entrée L1) confirmant l'acceptation'par la logique d'une séquence et autorisant l'envoi par le bus de la séquence suivante. c) un signal LDA ordonnant le chargement des données du registre REG dans la mémoire M. Lors de la mise sous tension du circuit d'inter- face, la tension d'alimentation V est avantageusement ap- pliquée à un générateur d'impulsion PG, lequel produit - une impulsion PON d'initialisation de la logique bus BUSL, du registre REG, ainsi que de la mémoire M. Selon la figure 3, la mémoire M comporte huit bascules M0 à M7 de type D, le circuit de blocage BC huit portes ET et ET inverseuses 80 à 87, le bloc d'aiquillaae SBL quatre portes ET inverseuses 72, 78, 88 et 89 et deux portes ET 28 et 58, le décodeur de fonction FDEC consis- te en une porte ET 79, et le décodeur de commutation CDEC se décompose en un décodeur CDEC 1 traitant les informations des mé- moires M1 et M2, et en une commande directe à partir des autres memoires M3 à M7. Le bloc de commutation COM consiste en neuf interrupteurs commandés I1 à I9. Plus spécifiquement, chacune des bascules M0 à M7 reçoit à son entrée D une sortie respectivement QR0 à QR7 du registre REG, celui-ci étant constituée par exemple comme on le verra à la fi- gure 4 par un registre à décalage comportant des bascules R0 à R7 recevant les informations logiques SDA en série. Chacune des bascules M0 à M7 reçoit à son entrée de cadencement CK l'inverse LDA du signal de chargement des données en mémoire. Quand LDA passe à l'état 1 au- torisant Le chargement, LDA passe à zéro, produisant un front descendant rendant actives Les entrées CK des bascules M0 à M7. En outre, les bascules M0 à M7 re- çoivent sur leur entrée de remise à zéro R l'impulsion PON produite lors de la mise sous tension. On a choisi arbitrairement que L'adresse affi- chée 111 (Ao= A1= A2= 1) correspondait à un fonctionne- ment hors ligne. Cette condition est détectée par la por- te ET 79 dont la sortie produit le signal logique d'état de fonctionnement CS dont La valeur est O pour les 7 adres- ses affichées correspondant au fonctionnement du circuit d'interface selon le premier état, en ligne avec le bus, et 1 pour l'adresse 111 correspondant au fonctionnement selon le second état, hors ligne. L'aiguillage est alors réalisé de la manière suivante: Le-signal CS, inversé par un inverseur 70 est appliqué à une des entrées de deux portes ET 58 et 28 dont l'autre entrée reçoit respectivement le signal SCL et le signal SDA fournis par-les entrées respectivement L2 et L1. Pour les 7 adresses affichées correspondant au premier état, les portes 58 et 28 laissent passer les signaux SCL et SDA en direction du récepteur bus RBUS. Le signaL CS inversé par t'inverseur 70 est également appliqué à une des entrées de chacune d'une série de por- tes ET 83 à 87 et ET inverseuses 80 à 82. L'autre entrée de portes 80 à 87 reçoit la sortie Q respectivement des bascules M0 à M7. Pour les 7 adresses affichées corres- pondant au premier état, les portes 80 à 87 valident le passage des informations en mémoire dans les bascules M0 à M7 vers la sortie des portes 80 à 87. La sortie res- pectivement des portes ET inverseuses 81 et 82 est reliée à une entrée respectivement de deux portes ET inverseuses 88 et 89 dont l'autre entrée est reliée à la sortie de deux portes ET inverseuses respectivement 78 et 72. La porte ET inverseuse 78 reçoit à une entrée le signal SCL fourni par L2 et à son autre entrée le signal d'état de fonctionnement CS, appliqué également à une des entrées de La porte ET inverseuse 72. L'autre entrée de cette dernière reçoit de L1 le signal SDA. Lorsque CS = 0 (premier état) les sorties des portes 72 et 78 sont à l'état 1 et valident le passage des informations de La sortie des portes 81 et 82 vers le décodeur CDEC1. Lorsque CS = 1 (second état), Les portes 28 et 58 sont bloquées, et les portes 72 et 78 laissent passer les signaux Logiques SCL et SDA correspondant cette fois à des niveaux logiques appliqués sur les entrées L1 et L2. Un 1 logique est présent à la sortie des portes 81 et 82 et valide le passage de SCL et SDA à travers les portes 88 et 89, de manière à attaquer directement le décodeur CDEC1. Neuf interrupteurs commandés I1 à I9 reçoivent la sortie de neuf portes ET 101 à 109,dont une entrée reçoit la sortie d'une porte ET inverseuse 90. L'autre en- trée des portes ET 101 à 104 reçoit une sortie du déco- deur CDEC1, et celle des portes ET 105 à 109, la sortie des portes 83 à 87. Lorsque la sortie de la porte ET inverseuse 90 est à l'état 1 (cas normal OFF = 0) les pdrtes 101 à 109 valident la commande des interrupteurs I1 à 19. Dans le premier état, M1 à M7 commandent les interrupteurs 11 à I9, et dans le second état, les niveaux logiques SCL et SDA appliqués directement aux deux entrées du décodeur CDEC1 commandent les interrupteurs 11 à I4, selon quatre configurations possibles par exemple la fermeture de l'un d'entre eux à la fois. Comme on l'expliquera dans la suite de la des- cription, on réserve la bascule M0 à la mémorisation d'un état de validation Do d'une commande d'arrêt OFF. La sortie de la porte ET inverseuse 80 est appliquée à une entrée de La porte ET inverseuse 90 dont l'autre entrée reçoit ladite commande OFF. Si Q(M) = O, la sortie de la por- te 80 est au niveau 1 et valide le passage de la comman- de d'arrêt OFF à travers la porte 90. La sortie des por- tes 101 à 109 est alors à O et désactive les interrupteurs I à 19. Comme l'autre entrée de la porte ET inverseuse reçoit le signal CS inversé par 70, si CS = O (premier état), la sortie de la porte 80 est déterminée par Q(M) et si CS = 1 (second état), le passage de la commande d'arrêt (OFF) est toujours validé. Selon la figure 4, le registre REG est un registre à dé- calage constitué de 9 bascules de type D RO...R8, chargeant sur un front descendant appliqué à leur entrée de cadencement CK. La sortie Q des registres R0 à R7 est relié à l'entrée D de la bascule suivante, respectivement R1 à R8. Chacune des bascules R0 à R8 est cadencée à son entrée CK par l'intermédiaire SCL du signal d'horloge SCL de ma- nière à fonctionner sur les fronts montants du signal d'horloge SCL. La bascule R0 est mise à l'état 1 (entrée 5) et les bascules R à R sont remises à zéro par un signal d'initialisa- tion RST1 disponible à la sortie d'une porte ET inverseu- se 63. Avant chaque cycle, le signal RST1 effectue une initialisation. D'o il résulte R.(Q) = 1. Ceci corres- * pond temporellement au bit de départ STA du cycle type représenté à la figure 5a. Le registre à décalage, caden- cé par SCL reçoit tous les bits de la séquence d'adresse A. Le positionnement correct de cette séquence dans le registre à décalage intervient lorsque le 1 logique in- troduit dans R0 lors de l'initialisation passe dans R8. Alors, le bit A est stocké dans R et ainsi de suite Alor, lebit 6 es tcdn 7etanidsue jusqu'à A0 qui est stocké dans R1. Le bit W est toujours égal à zéro. Les bits A2, A1 et A.0 de la séquence vont être comparés terme à terme aux bits de même nom de l'a- dresse affichée grâce à trois portes NON OU exclusives 10, 11 et 12. La porte 10 reçoit à ses entrées A0 et Q(R1), la porte 11, A1 et Q(R2) et la porte 12, A2 et Q(R3). Si l'adresse AO, A1, A2 envoyée dans la séquence A d'adresse est identique avec l'adresse affichée, cha- cune des portes 10, 11 et 12 produit en sortie un 1 lo- gique. Sur l'exemple de réalisation de la figure 4, on a également supposé que les bits A6, A5, A4, A3 consti- tuaient un drapeau d'identification toujours identique selon la séquence 1001. Par conséquent, l'identifica- tion complète d'une séquence d'adresse est réalisée par une porte ET multiple 15 produisant à sa sortie un si- gnal d'identification DVA et recevant à ses entrées les ssorties Q(R7) et Q(R4) et les sorties inversées P(R5) et P(R6) et avantageusement P(Ro) ainsi que les sôrties des portes 10, 11il et 12. Les portes 10, 11, 12 et 15 constituent le circuit d'identi- fication de séquence d'adresse AIC. D'autre part, la sor- tie Q(R8) produit un signal logique d'acceptation de fin de séquence ACN. Le signal W qui suit A0 dans la séquence d'adresse est par convention un zéro. La partie inférieure de la figure 4, encadrée par un trait mixte, constitue la logique bus BUSL. Elle comporte une première bascule de contrôle DC1 recevant à son entrée D le signal ACN disponible à la sortie Q de R8, et à son entrée de cadencement CK le signal d'horloge SCL, et une deuxième bascule de contrôle PNT dite pointeur dont la sortie inverseuse P est bouclée sur l'entrée D, son entree de cadencement CK étant reliée à la sortie Q de la première bascule DC1. Le pointeur PNT a pour fonction d'indiquer si on se trouve dans une sé- quence d'adresse ou de données d'un cycle. Une troisième STR et une quatrième STP bascule de contrôle ont pour fonction de gérer le départ et la fin d'un cycle. Le bus indique le départ d'un cycle (voir figure 5b) par une transition du niveau 1 au niveau 0 du signal SDA lorsque le signal d'horloge SCL est au niveau 1, et la fin d'un cycle par une transition du niveau 0 au niveau 1 du signal SDA lorsque le signal d'horloge SCL est au niveau 1. Par contre, les transitions porteuses d'information du signal SDA ont lieu lorsque le signal d'horloge SDA est au niveau logique 0. La quatrième bas- cule STP a pour fonction d'indiquer si le circuit est dans un état actif vis à vis du bus ou inactif. Dans ce dernier cas, sa sortie initialise le registre R. La troisième bascule STR reçoit à son entrée D le signal d'horloge SCL et est cadencée à son entrée de cadencement CK par le signal SDA de manière à détecter le départ d'un cycle, alors que la quatrième bascule STP reçoit à son entrée D Le signal d'horloge SCL et à son entrée de cadencement CK le signal SDA inversé à partir de SDA par un inverseur 28, de manière à détecter la fin d'un cycle. La sortie Q de la troisième bascule STR est appliquée à l'entrée R de remise à zéro du pointeur PNT et de la quatrième bascule STP. La troisième bascule STR est remise à zéro par L'inverse SCL du signal d'horloge SCL obtenu par l'inverseur 60 dont la sortie est reliée à l'entrée R de STR. Le signal d'autorisation DVA produit en sortie de la porte 15 est mémorisé par une bascule RS à deux portes ET inverseuses 66 et 67 bouclées l'une sur l'autre, c'est-à-dire que la sortie des portes 66 et 67 2L est reliée respectivement à une entrée des portes 67 et 66. Cette mémorisation est autorisée par une porte ET in- verseuse 65 et a lieu lorsque DVA = 1, SCL = 1 et PNT Q (sortie du pointeur) = O. Cette dernière condition indique que l'on est dans lapartie adresse d'un cycle et évite toute identification accidentelle dans une séquence de données. La porte ET inverseuse 65 reçoit donc à ses entrées les signaux DVA et SCL et la sortie inverseuse P du pointeur PNT, et sa sortie est reliée à l'autre entrée de la porte ET inverseuse 66. D'autre part, l'autre en- trée de la porte ET inverseuse 67 reçoit un signal STN disponible à la sortie d'une porte ET 70 dont les entrées sont reliées respectivement aux sorties inverseuses P des bascules de contrôle STR et STP. Tant que STN = 1, le signal DVA qui est fugitif, reste mémorisé sous forme du signal ADC à la sortie de la porte 66. Le retour de STN à l'état 0 équivaut à l'effacement de cette mémorisation. L'initialisation des bascules R0 à R8 est réalisée par le signal RST1 disponible à La sortie d'une porte ET in- verseuse 63 qui reçoit à une entrée le signal de sortie STN de la porte ET 70 (initialisation quand STRQ ou STPQ = 1), et à son entrée un signal RST2 disponible à La sortie d'une porte ET in- verseuse 44. Celle-ci reçoit à ses trois entrées le signal d'horloge SCL, la sortie Q de la première bas- cule de contrôle DC1, et la sortie inversée P du poin- teur PNT. Les bascules R0 à R8 sont initialisées lorsque la bascule STP mémorise un état inactif du circuit (STPP), ou bien entre une séquence d'adresses et une sé- quence de données (RST2), ainsi qu'en début de cycle (porte ET 70). Une bascule R9 génère à sa sortie P un signal logique d'autorisation inversé ACK, c'est-à-dire que l'acceptation correspond à un 0 logique. La bascule R est cadencée à son entrée d'autorisation de chargement CK par le signal d'horloge SCL et reçoit à son entrée D la sortie d'une porte ET 16 dont une entrée reçoit le signal d'acceptation de fin de séquence ACN, et l'autre le signal d'identification mémorisé ADC. Le chargement des bascules de mémoire M0 à M7 est obtenu par un signal de chargement inversé LDA appli- qué à leurs entrées d'autorisation de chargement CK. Le- dit charnement est obtenu par passage de LDA de l'état 1 à l'état O. Le signal LDA est obtenu à la sortie d'une porte ET inverseuse 33 dont les entrées reçoivent le si- gnal d'acceptation de fin de séquence ACN, le signal d'identification mémorisé ADC, et les sorties Q de la première bascule DC1 et du pointeur PNT. Le chargement est donc autorisé lorsqu'une fin de séquence de données a été détectée, alors que préalablement, une séquence d'adresse correspondant à celle affichée par le circuit a été identifiée. La quatrième bascule STP est mise à l'état 1 par la sortie d'une porte ET inverseuse 71 à quatre en- trées. Sa première entrée reçoit la sortie inversée P de STP (auto-entretien de l'état 1 de STP) et sa seconde en- trée L'inverse PON de l'impulsion PON produite lors de la mise sous tension. (mise à L'état 1 de STP à La mise sous tension). Sa troisième entrée reçoit La sortie d'une por- te ET inverseuse 69 dont les entrées sont SCL, la sortie Q de DC1, et la sortie Q du pointeur PNT (mise à L'état 1 de STP en fin de cycle, même en cas de défaillance du bus). Sa quatrième entrée reçoit la sortie d'une porte ET inverseuse 68 dont les entrées sont la sortie Q de DC1 et l'inverse ADC de ADC, disponible à la sortie de la porte ET inverseuse 67 (mise à l'état 1 de STP si à la fin d'une séquence d'adresse, aucun signal d'identifica- tion n'a été produit et mémorisé). On remarquera enfin que l'impulsion PON pro- duite lors de la mise sous tension du circuit, remet également à zéro (entrée R) la première bascule de con- trôLe DC1 et la bascule R9. En liaison avec les figures 5a et 5b, on va maintenant décrire le fonctionnement du circuit lors d'un cycle d'informations fourni par le bus, et correspondant à l'adresse affichée AJ, A1, A2 aux entrées SO, S1 et S2 du circuit. La condition de départ STA correspond à un front descendant de SDA avec SCL = 1. Ceci est détecté par STR dont La sortie STRQ passe à l'état I1 sur ledit front des- cendant de SDA, ce passage à l'état 1 ayant également pour effet de remettre à zéro la sortie STPQ de STP et de PNT et de faire ADC = O car STN = O et DVA = O. A ce moment, la sortie P de STP passe à l'état 1 (STPQ = O) et RST1 à l'état O également. Grâce à l'initialisation au préalable, la bascule R0 est à ce moment à l'état 1, et les bascules R1 à R8 à l'état 0. La sortie Q de STR est remise à zéro par le front descendant du coup d'hor- loge SCL de départ. Le bus envoie la séquence A d'adres- ses, jusqu'à ce que R8 reçoive par décalage le 1 logique - inscrit dans R0 lors de l'initialisation, ce qui entraîne ACN = 1 sur Le front montant du 8ième coup d'horloge. Le bit A6 est alors positionné dans R7 et ainsi de suite jusqu'à A. positionné dans R1, et W = 0 (par convention) dans RO. L'adresse envoyée par le bus correspondant avec celle affichée par le circuit, la porte ET 15 envoie un DVA = 1, lequel est autorisé par la porte 65, car la sor- tie P du pointeur PNT est à l'état 1, à partir du huitiè- me coup d'horloge SCL. ADC passe à l'état 1. Au coup d'horloge suivant, DVA passe de nouveau à 0, mais ADC reste au niveau 1 car les sorties P de STR et STP sont toutes deux aux niveau 1, donc STN = 1. La présence simultanée de ACN et ADC, détectée par la porte 16 produit à la sortie P de R9 le signal ACK sur le front descendant du 8ième coup d'horloge, celui-ci se trouvant effacé par le font descendant du 9ième coup d'horloge, car à ce moment la sortie de la porte 16 est à zéro:ACK est donc un signal identique à ACN, mais retardé d'un demi-coup d'horloge. Il est donc présent lorsque l'horloge est à son niveau haut du 9ième coup, donc dans l'espace prévu à cet effet entre la séquen- ce A d'adresse et la séquence D de données. La manière dont le système bus traite ce signal ACK est décrite dans le brevet européen précité. Le signal ACN met également à l'état 1 la bascule DC1 (DC1Q) sur le front descendant du huitième coup d'horloge. DC1Q repasse à 0 sur le front descendant du neuvième coup d'horloge, car ACN est repassé à 0 sur le front montant de ce même coup d'horloge. Ce front descendant de DC1Q fait passer la sortie du pointeur PNT à l'état 1 (PNT Q = 1). Le pointeur PNT mémorise ainsi que l'on va mainte- nant recevoir la séquence de données D du cycle. Pendant la durée du neuvième coup d'horloge SCL, on a SCL = 1, DC1Q = 1 et PNTQ = O, d'o RST1 = 1, ce qui entraîne l'initialisation du registre R, R0 étant à l'é- tat 1, et R1 à R8 à l'état O. L'arrivée de la séquence de données intervient donc avec ADC = 1 et PNT = 1. Comme pour la séquence A d'adresse, le 1 Lo- gique inscrit dans Ro, lors de l'initialisation est trans- féré par décalage jusqu'au registre R8 de manière à pro- duire un ACN = 1 sur Le front montant du 8ième coup d'hor- loge de la séquence D, ACN revenant à O sur le front mon- tant du coup d'horloge suivant. Le bit D7 est alors sto- cké en R7 et ainsi de suite jusqu'au D0 qui se trouve stocké dans RO' On a alors DC1Q = 1 sur le front descen- dant du huitième coup d'horloge de la séquence D, DC1Q revenant à O sur le front descendant du coup d'horloge suivant. Entre le font descendant du huitième coup d'hor- loge de la séquence D et le front ascendant suivant, on a simultanément DC1Q = PNTQ = ACN = ADC = 1, d'o LDA = 1 pendant la durée d'un demi-coup d'horloge. Le contenu de R0 à R7 est transféré en parallèle dans les bascules de mémoire M0 à M7. En particulier, M0 reçoit de R0 le bit Do, en principe un O permettant de valider la comman- de OFF à l'entrée de la porte 90 (figure 3). La position ouverte ou fermée des interrupteurs I à I est alors modifiée conformément au nouveau contenu des mémoires M0 à M7, si La commande OFF est inactive ou inhibée par Do. Comme pour la séquence d'adresse A, R9 produit un signal ACK = 1 entre le front descendant du huitième et celui du neuvième coup d'horloge de la séquence D. Le passage à zéro de DCIQ sur le front descendant du neuviè- me coup d'horloge de la séquence D entraîne la remise à zéro du pointeur (PNPQ = 0). En fin de cycle, le bus en- voie un signal d'arrêt constitué par un front SDA montant sur un signal d'horloge SCL au niveau 1, ce qui entraîne STPQ = 1, d'o STN = O, donc ADC = O, et RST1 = 1 (ini- tialisation du registre R). Un mode perfectionné du cir- cuit d'interface selon l'invention prévoit le cas o le bus serait défaillant quant à la production d'un tel si- gnal d'arrêt. Dans ce but, on met à profit le fait que, dans la phase terminale d'un cycle, on a transitoirement et de manière caractéristique DC1Q = PNTQ = 1. La porte 69 met alors à l'état 1 (STPQ = 1) la bascule STP sur le front ascendant du neuvième coup d'horloge de la séquence D. Le signal d'arrêt fourni par le bus consiste en un front montant sur le signal SDA, pendant que SCL = 1 sur le dixième coup d'horloge de la séquence D. Il est détecté par la bascule STP qui se met à l'état 1 (STPQ = 1), dans les variantes du circuit ne présentant pas de porte 69. Ceci est représenté en pointillé à la figure 5b, également en ce qui concerne les signaux ADC et RST1. L'invention ne se limite pas aux modes de réali- sation décrits ou représentés. Ainsi, on peut relier direc- tement la sortie inversée P de la bascule de contrôle STR à l'entrée correspondante de la porte ET-inverseuse 63, l'utilisation de la porte ET 70 présentant cependant l'a- vantage d'initialiser le registre REG en cas de présence intempestive d'une coïncidence correspondant au départ d'un cycle, alors qu'un tel cycle est en cours de déroule- ment. D'autre part, toutes les bascules de type D de la description ont été choisies du type se chargeant sur un front descendant appliqué à leur entrée de cadencement CK. Il va de soi que des bascules se chargeant sur un front ascendant pourraient également être mises en oeuvre. L'invention ne se limite pas aux modes de réalisation dé- crits ou représentés. Ainsi, on peut relier directement la sortie in- versée P de la bascule de contrôle STR à l'entrée correspondante de la porte ET inverseuse 63, l'utilisation de la porte ET 70 présentant cependant l'avantage d'initialiser le registre REG en cas de présence intempestive d'une coincidence correspondant au départ d'un cycle, alors qu'un tel cycle est en cours de déroulement. D'autre part, tou- tes les bascules de type D de la description ont été choisies du ty- pe se chargeant sur un front descendant appliqué à leur entrée de ca- dencement CK. Il va de soi que des bascules se chargeant sur un front ascendant pourraient également être mises en oeuvre. REVENDICATIONS: 1. Circuit d'interface du type esclave destiné à La commutation d'une pluralité de voies et comprenant des entrées logiques susceptibles de recevoir des signaux d'infor- mations et d'horloge fournies par un b.us, un registre (REG) pour recevoir les signaux (SDA, SCL) reçus du bus par les entrées logiques (L1, L2) et une mémoire. (M) des données reçues par le registre (REG) caractérisé en ce qu'il comporte: - un premier décodeur (CDEC) commandant la commuta- tion des voies à partir de signaux logiques stockés dans la mémoire (M) une pluralité d'entrées d'adressage (S., S1, S2) susceptibles d'être mises chacune à un niveau logique, de manière à générer une adresse affichée (Ao, A1, A2) - un second décodeur (FDEC) identifiant si ladite adresse affichée correspond à un premier état defonction- nement du circuit, en ligne avec ledit bus ou à un second état, hors ligne à partir designaux logiques de commande -appliqués directement sur les entrées logiques (LI., L) - un bloc d'aiguillage (SBL) dirigeant les signaux disponibles sur les entrées logiques (L1, L2) soit sur ledit registre (R) si ladite adresse affichée correspond à un fonctionnement en ligne avec ledit bus (premier état) soit sur le premier décodeur (CDEC) de manière à comman- der directement la commutation d'au moins une partie des- dites voies (Ii,.. I9)-à partir desdits signaux logiques de commande si ladite adresse affichée correspond à un fonctionnement hors ligne (second état). - un circuit de blocage (BC) comportant une première série de portes logiques (80, 87) inhibant le passage des signaux logiques stockés dans la mémoire vers ledit pre- mier décodeur (CDEC) lorsque le circuit est dans son se- cond état de fonctionnement (hors ligne). 2. Circuit d'interface selon la revendication 1, caractérisé en ce qu'il comporte une seconde série de portes logiques (101, 109) inhibant le passage des signaux 256 751 logiques disponibles en sortie du premier décodeur (CDEC) vers les voies à commuter en présence d'un signal logique dit d'arrêt du circuit d'interface (OFF). 3. Circuit d'interface selon une des revendications précédences caractérisé en ce qu'il comporte un générateur d'impulsion (PG) produisant, lors de la mise sous tension du circuit, une impulsion (PON) produisant l'initialisation de la mémoire (M) et d'au moins une partie du registre (REG). 4. Circuit d'interface selon une des revendications précédentes caractérisé en ce que ledit registre est un registre à décalage (Ro, R7) recevant en série à une en- trée située à une extrémité amont des informations logi- ques série (SDA) fournies par le bus sous forme de cycles présentant chacun au moins une séquence et cadencées par un signal d'horloge (SCL) fourni par le bus lorsque le circuit est dans son premier état,.et produisant à une sortie (QR8) située à une extrémité aval un signal d'ac- ceptation de fin de séquence (ACN) introduit à l'entrée (D) d'une première bascule de contrôle (DC1) cadencée (CK) par ledit signal d'horloge (SCL) et dont la sortie (Q) cadence (CK) une seconde bascule de contrôle dite pointeur (PNT) dont la sortie inversée (P) est bouclée sur son en- trée (D), en ce que La présence d'un niveau logique 1 à la sortie (Q) de la première bascule (DC1) et à la sortie (P) du pointeur (PNT) autorise une initialisation dudit regis- tre, par exemple car la mise à l'état 1 de se premiere bascuLé et re- mise à zéro d'e ses autrees bascules en ce qu'il compor- te un comparateur logique (10, 11, 12) identifiant, dans une partie donnée d'une séquence d'adresse des informa- tions logiques série fournies par le bus si ladite séquen- ce d'adresse correspond à ladite adresse affichée, et pro- duisant un signal logique 'd'identification (DVA), en ce qu'il comporte un circuit (66, 67) pour mémoriser ledit signal d'identification (DVA), et en ce qu'il comporte une porte ET (33) autorisant le chargement dans la mémoire (M) des données du registre (R) lorsque la sortie (Q) de la première bascule de contrôle CDC1) et du pointeur (PNT) sont à l'état logique 1, lorsqu'est présent un dit signal d'identification mémorisé (ADC) ainsi qu'un dit signal d'acceptation de fin de séquence (ACN), lequel correspond de ce fait à la fin d'une séquence de données qui suit ladite séquence d'adresse. 5. Circuit d'interface selon la revendication 4, caractérisé en ce qu'il est agencé de manière à produire ladite initialisation par nise à L'état I He la première haqcuijle (R) dl registre (R) et remise ?frn de ses autres bascules (R1... R8) lorsque la sortie de la première bascule de contrô- le (DC1) est à l'état 1 et la sortie (Q) du pointeur (PNT) à l'état zéro. 6. Circuit d'interface selon une des revendications 4 ou 5 caractérisé en ce qu'il comporte une troisième (STR) et une quatrième (STP) bascule de contrôle qui, lorsque le circuit d'interface est dans son premier état, recoivent à leur entrée (D) le signal d'horloge (SCL) et sont cadencées (CK) l'une par le signal d'informations (SDA) et l'autre par son inverse (SDA) de telle sorte que la sortie (Q) de la troisième bascule (STR) soit mise à l'état 1 par un premier type de coïncidence entre les si- gnaux d'horloge (SCL) et d'informations (SDA) correspon- dant au départ d'un dit cycle, et la quatrième bascule (STP) soit mise à l'état I par un second type de coinci- dence entre les signaux d'horloge (SCL) et d'informations (SDA) correspondant à la fin d'un cycle, La troisième bascule (STR) étant remise à zéro par l'inverse (SCL) du signal d'horloge (SCL) et la quatrième bascule (STP) par la sortie (Q) de la troisième (STR), la sortie (Q) de la quatrième bascule (STP) étant agencée de manière à pro- duire, lorsqu'elle se trouve à l'état logique 1, une mise à l'état 1 de la première bascule (R0) du registre (R) et la remise à zéro de ses autres bascules (R1...R8). 7. Circuit d'interface selon la revendication 6 caractérisé en ce q.ue La quatrième bascule (STP) a sa-sortie mise à l'état logique 1 lorsque le signal d'i- dentification mémorisé (ADC) est à l'état logique O et lorsque la première bascule (DC1) a sa sortie à l'état logique 1. 8. Circuit d'interface selon une des revendications 4 à 7 caractérisé en ce que le circuit pour mémoriser le signal d'identification (DVA) comporte deux portes ET in- verseuses (66, 67) dont la sortie de l'une est bouclée sur une des entrées de l'autre et vice versa, l'autre en- tree de la première des deux portes ET inverseuses (66) recevant l'inverse (DVA) du signal d'identification (DVA), mais seulement si le pointeur (PNT) a sa sortie à l'état logique O et si le signal d'horloge est à l'état logique 1, l'autre entrée de la seconde des deux portes ET in- verseuses (67) recevant le produit logique des inverses (P) des sorties (Q) de la troisième (STR) et de la qua- trième bascule (STP), de manière à permettre lors de cha- que cycle la mémorisation (ADC) du signal d'identifica- tion (DVA). 9. Circuit d'interface selon la revendication 3 en combinaison avec une des revendications 6 à 8 caracté- risé en ce que la quatrième bascule (STP) a également sa sortie (Q) mise à l'état logique 1 par ladite impulsion (PON), sa sortie étant par ailleurs auto-entretenue lors- qu'elle se trouve à l'état 1. 10. Circuit d'interface selon une des revendications 7 à 9, caractérisé en ce qu'il est agencé de manière que la quatrième bascule (STP) ait également sa sortie mise à l'état logique 1 lorsque la sortie des première (DC1) et deuxième (PNT) bascule et le signal d'horloge (SCL) sont ensemble au niveau logique 1. 11. Circuit d'interface selon une des revendications 4 à 10 caractérisé en ce qu'il comporte une bascule d'ac- ceptation (R9) cadencée par le signal d'horloge (SCL) et recevant à son entrée le produit logique du signal d'acceptation (ACN) et du signal d'identification mémo- risé (ADC), et produisant à sa sortie en direction du bus un signal d'autorisation (ACK). 12. Circuit d'interface seLon Les revendications 3 et 11 prises ensemble, caractérisé en ce qu'iL est agencé-de manière que ladite impulsion produise égaLement la remise à.zéro de la bascule d'acceptation (R9). 13. Circuit d'interface selon les revendications 3, 4 et 6 prises ensemble caractérisé en ce qu'il est agen- cé de manière que ladite impulsion produise également la remise à zéro de la première bascule de contrôle (DC1) et la mise à l'état 1 de la quatrième bascule de contrôle (STP). 14. Circuit d'interface selon une des revendications 6 à 13, caractérisé en ce qu'il est agencé de manière à produire une initialisation du registre (REG) lorsqu'au moins l'une des troisième (STR) et quatrième (STP) bascu- le de contrôle à sa sortie (Q) à l'état 1. 15. Circuit d'interface selon une des revendications précédentes caractérisé en ce qu'il comporte deux entrées logiques (L1, L2) susceptibles d'être reliées dans le pre- mier état du circuit, à un bus déLivrant un signal d'in- formation (SCL) et un signal d'horloge (SDA), et en ce que la mémoire (M) comporte une pluralité de bascules de mé- moire (Mo...M7), en ce que la première série de portes logiques (80...87) du circuit d'aiguillage (SBL) comporte une troisième et une quatrième porte ET inverseuse (81, 82) dont une entrée est reliée respectivement à la sortie d'une première et d'une deuxième dites bascules de mémoi- re (M1, M2) et l'autre entrée reçoit du second décodeur (FDEC) un signal (CS) de niveau logique 1 dans le premier état du circuit et 0 dans le second état, la sortie de la troisième et de la quatrième porte ET inverseuse étant reliée respectivement à une entrée d'une cinquième (88) et d'une sixième (89) porte ET inverseuse dont la sortie est reliée au premier décodeur (CDEC), et en ce que l'au- tre entrée de la cinquième (88) et de la sixième (89) por- te ET inverseuse reçoit la sortie respectivement d'une huitième (78) et d'une neuvième (72) porte ET inverseuse validant les signaux (SCL, DSA) disponibles sur les en- trées logiques (L1, L2) lorsque le circuit est dans son second état. 16 Circuit d'interface selon La revendication 2 en combinaison avec une des revendications 4 à 15, carac- térisé en ce que ladite première série de portes logiques (80...87) comporte une dixième porte ET inverseuse (80) dont une entrée est reliée respectivement à la sortie d'une troisième bascule de mémoire (Mo0) et l'autre entrée reçoit du second décodeur (FDEC) un signal (CS) de niveau logique 1 dans le premier état du circuit et O dans le second état, et dont la sortie est reliée à l'entrée d'une porte de validation d'arrêt (90) de telle sorte que le signal logique d'arrêt (OFF) est validé ou non seLon le contenu de la troisième bascule de mémoire (Mo) lorsque le circuit estdans son premier état et est toujours vali- dé dans le second état.