FR 2572850 A1 19860509 FR 8516362 A 19851105 "Dispositif d'un composant semi-conducteur notamment circuit intégré bipolaire, comportant des transistors du type npn et pnp, latéral et vertical." La présente invention concerne un composant semi-conducteur et en particulier un circuit intégré comportant des transistors de type npn et des transistors de type pnp. Selon l'art antérieur, on connaît un circuit intégré bipolaire constitué par un composant semi- conducteur de ce type. En général dans un circuit intégré bipolaire, on utilise principalement des transistors npn. Toutefois, on utilise également des transistors de type pnp en même temps que des transistors de type npn lors- qu'il est intéressant d'utiliser des transistors des deux types pour former un circuit. Les transistors pnp classi- ques sont répartis en transistors pnp de type latéral ayant une direction de conduction parallèle à la surface du support et les transistors pnp de type vertical ayant une direction de conduction perpendiculaire à la surface du support. Un circuit intégré, bipolaire, clas- sique ayant des transistors npn ainsi que des transistors pnp de type latéral et vertical se fabrique selon le pro- cédé représenté aux figures 1A-lC. Comme représenté à la figure 1A, on réalise des couches noyées 2 et 3 de type + n dans un support de silicium 1 de type p. Puis, on forme une couche épitaxiale 4 de silicium de type n sur le support de silicium 1 de type p. On réalise une région + de diffusion d'isolation 5 de type p dans la couche épitaxiale de silicium 4 pour atteindre le support de silicium 1 de type p. Comme représenté à la figure 1B, on forme une région de base 7 de type p pour un transistor npn, une région d'émetteur 8 de type p et une région d'électrode de collecteur 9 de type p pour un transistor vertical pnp ainsi qu'une région d'émetteur 10 de type p et une région d'électrode de collecteur 11 de type p pour un transistor pnp, latéral dans la couche épitaxiale de silicium 4. Selon la figure 1C. On forme une région + d'émetteur 12 de type n et une région d'électrode de collecteur 13 pour le transistor npn, une région d'élec- + trode de base 14 de type n pour le transistor vertical et une région d'électrode de base 15 de type n pour le transistor pnp latéral dans la couche épitaxiale 4 de silicium. Puis, on met les électrodes non représentées en contact avec les contacts avec les régions 7 à 15.pour terminer le circuit intégré bipolaire. Dans le circuit intégré bipolaire classique représenté à la figure 1C, la région d'émetteur 12, la région de base 7 et la région de collecteur 16 sont formées par la couche épitaxiale 4 de silicium entre la région de base 7 et la couche noyée 3 pour constituer le transistor npn 17. La région d'émetteur 8, la région de base 18 formée par la couche épitaxiale 4 de silicium en-dessous de la région d'émetteur 8 et la région de col- lecteur 19 formée par le support de silicium 1 de type p en-dessous de la région d'émetteur 9 forment un transis- tor pnp vertical 20. La région d'émetteur 10, la région de collecteur 11 et la région de base 21 formée par la couche épitaxiale 4 de silicium entre la région d'émet- te:lr 10 et la région de collecteur 11 constituent un transistor latéral pnp 22. I1 est à remarquer qu'il n'y a pas de couche noyée en-dessous du transistor pnp vertical pour obtenir un gain de courant continu hFE. Le circuit intégré bipolaire repré- senté à la figure 1C présente l'inconvenient suivant: pour avoir un circuit intégré bipolaire à basse tension travaillant à grande vitesse, il faut que l'épaisseur de la couche épitaxiale 4 de silicium soit réduite jusqu'a 1 ou 2 microns. Lorsqu'on a une telle couche mince, épi- taxiale de silicium, le gain hFE du transistor pnp laté- ral 22 diminue. Pour éviter cela, il faut que la largeur de base soit réduite. Lorsque la largeur de base est réduite jusqu'à environ 2 microns, on risque néanmoins le phénomène de perforation entre le collecteur et l'émetteur. De même lorsque la couche épitaxiale 4 de silicium est amincie, il se produit un phénomène de perforation dans la direction perpendiculaire, ce qui constitue un inconvenient. La présente invention a pour but de créer un composant semi-conducteur notamment un circuit intégré comportant des transistors de type npn et des transistors de type pnp, latéral et vertical, remédiant aux inconvénients des solutions connues. A cet effet, l'invention concerne un composant semi-conducteur comportant des transistors de type npn et de type pnp, caractérisé en ce que le transistor de type npn est réalisé dans une couche épita- xiale de type n réalisée sur un support semi-conducteur, ce transistor pnp étant réalisé dans une région semi- conductrice de type n réalisée dans la couche épitaxiale de type n, cette région semi-conductrice de type n ayant une concentration en impureté supérieure à celle de la couche épitaxiale de type n. La présente invention sera décrite de façon plus détaillée à l'aide des dessins annexés, dans lesquels: - les figures lA-lC sont des vues en coupe de différentes séquences de mise en oeuvre d'un procédé de fabrication d'un circuit intégré bipolaire. - les figures 2A-2D sont des vues en coupe séquentielle d'un procédé de fabrication d'un circuit intégré bipolaire selon un mode de réalisation de la présente invention. - la figure 3 est un graphique mon- trant la relation entre la fréquence de fonctionnement fT et le courant de collecteur IC d'un transitor latéral de type pnp avec comme paramètre la largeur de base W. - la figure 4 est un graphique mon- trant la relation entre le gain en courant continu hFE, la tension de claquage collecteur-émetteur VCEO et la largeur de base W d'un transistor latéral de type pnp; et - la figure 5 est un graphique mon- trant la relation entre la fréquence de fonctionnement fT et le courant de collecteur IC d'un transistor vertical de type pnp. DESCRIPTION DETAILLEE DU MODE DE REALISATION PREFERENTIEL DE L'INVENTION: On décrira ci-après à l'aide des des- sins annexés un circuit intégré bipolaire selon un mode de réalisation de l'invention. Aux figures 2A-2D, on utilise les mêmes références que celles utilisées aux figures lA-lC pour désigner les mêmes éléments dont la description ne sera pas reprise. La description ci-après concerne un procédé de fabrication d'un circuit intégré bipolaire. tomme représenté à la figure 2A, on diffuse à un degré élevé des impuretés de type n telles que de-l'arsenic (As) ou de l'antimoine (Sb) dans un sup- port de silicium 1 de type p pour former des couches 2 et 3 noyées de type n. On développe une couche épitaxiale 4 de silicium de type n, d'une épaisseur en général de 2 microns et d'une résistivité p égale à i Q cm (correspon- dant à une concentration en impureté égale à 5 x 1015 cm 3) sur le support de silicium i de type p. Puis, on forme un film 24 de silice SiO2 à la surface de la couche épitaxiale 4 de silicium. A la suite de cela, on introduit par implan- tation ionique sélective des impuretés de type n telles que As dans la couche épitaxiale de silicium 4 à travers le film 24 de silice SiO2 dans des conditions prédétermi- nées. Les impuretés ainsi implantées dans la couche épi- taxiale de silicium 4 sont représentées par des points creux. Comme représenté à la figure 2B, on attaque par voie chimique une partie prédéterminée du film 24 de silice SiO2 pour former des ouvertures 24a... 24d. Puis, on fait diffuser des impuretés de type p telles que du bore (B) dans la couche épitaxiale de silicium 4 à travers les ouvertures 24a... 24d pour former une région de diffusion 5 à isolation de type p atteignant le support 1 de silicium de type p. Dans le procédé de chauffage pour former la région de diffusion d'isolation , on fait diffuser les impuretés implantées dans la cou- che épitaxiale de silicium 4 jusqu'à une profondeur pré- déterminée et on active électriquement les impuretés. Il en résulte la formation de régions 26-28 de type n dans la couche épitaxiale 4 de silicium. Dans ces condi- tions, les régions 26 à 28 ont une concentration en impureté en général égale à 5 x 1016 cm-3, supérieure à celle de la couche épitaxiale de silicium 4 mais infé- rieure à celle de la région de base 7 de type p d'un transistor 17 de type npn (qui sera décrit ultérieurement). Comme représenté à la figure 2C, on forme une région de collecteur 11 de type p et une région d'émetteur 10 dans la région 26 de type n; une région d'émetteur de type p dans la région 27 de type n et une région de base 7 de type p dans la couche épitaxiale de silicium 4. En même temps, on forme une région d 'électrode de collecteur 9 de type p pour un transistor vertical pnp dans la couche 4. Puis, on forme une région de base graft 29 de type p dans la région de base 7 et des régions 30 et 31 de type p dans des régions d'émetteur 8 et 10 res- pective. Comme représenté à la figure 2D, on + forme des régions 15 et 14 d'électrode de base de type n et une région 13 d'électrode de collecteur de type n dans les régions 26 à 28 de type n. En même temps, après avoir réalisé une région d'émetteur 12 de type n dans la région de base 7, on forme des électrodes (non représen- tées) en contact avec les régions 9, 11 à 15 et 29 à 31, de façon à terminer un circuit intégré bipolaire. La relation entre la fréquence de fonctionnement fT et le courant de collecteur IC d'un transistor latéral 22 de type pnp dans le circuit intégré bipolaire de la figure 2D est représentée à la figure 3 en utilisant comme paramètre la largeur de base W. La relation entre le gain en courant continu hFE, la tension de claquage collecteur-émetteur VCEO et la largeur de base W du transistor latéral 22 de type pnp est représen- tée à la figure 4. Il découle clairement de la figure 4 que si l'on donne W = 2 microns, la tension VCEO du tran- sistor classique est inférieure à 5 V et il se produit un phénomène de poinçonnement. Cependant selon le transistor latéral 22 de type pnp de ce mode de réalisation, la ten- sion VCEO peut être tenue à un niveau si élevé d'environ 10 V, sans diminuer notablement le gain hFE. Pour cette raison, comme cela apparaît à la figure 3, on obtient une fréquence fT d'environ 50 à 60 MHz. La relation entre la fréquence fT -t le courant de collecteur IC du transistor vertical de type pnp du circuit intégré bipolaire de ce mode de ' 2572850 réalisation est donnée au graphique de la figure 5. Comme cela apparait à cette figure 5, on obtient seulement une fréquence fT de l'ordre de 20 MHz en utilisant une couche épitaxiale de silicium 4 ayant une épaisseur (5 microns ou plus) sans phénomène de perforation même dans un tran- sistor vertical de type pnp d'un circuit intégré bipolaire classique. Cependant, la fréquence fT du transistor ver- tical pnp de ce circuit intégré bipolaire de ce mode de réalisation peut arriver jusqu'à 100 MHz en utilisant une couche épitaxiale de silicium 4 ayant une épaisseur de 2 microns. De plus, on peut augmenter la tension VCEO jusqu'à 15 V et plus. Selon le mode de réalisation de la présente invention, même si l'épaisseur de la couche épi- taxiale de silicium 4 est aussi faible que 2 microns, les tensions VCEO du transistor latéral 22 de type pnp et du transistor vertical 20 de type pnp peuvent être main- tenues à un niveau.élevé, donnant une fréquence fT élevée sans péhnomène de perforation, par comparaison avec un circuit intégré conventionnel. On évite le phénomène de perforation pour la raison suivante. Les régions 26 et 27 de type n sont réalisées dans la couche épitaxiale de silicium 4 avec une concentration en impureté supérieure à celle de la couche et les transistors'latéraux et ver- ticaux 22 et 20 de type pnp sont réalisés respectivement dans les régions 26 et 27 de type n. C'est pourquoi, on peut diminuer la largeur de la couche d'appauvrissement à la jonction collecteur-base dans la région de base par une différence entre la concentration en impureté de la région 26 ou 27 et celle de la couche épitaxiale de sili- cium 4. La présente invention n'est pas limi- tée au mode de réalisation particulier décrit ci-dessus. Différentes variations et modifications peuvent être fai- tes dans le cadre de l'invention. Dans le mode de réalisation ci-dessus, la concentration en impureté des régions 26 à 28 de type n est à 5 x 1016 cm 3. Toutefois, on peut augmenter ou diminuer le cas échéant la concen- tration en impureté. Cependant pour éviter efficacement le phénomène de perforation, il est préférable que la plage de concentration en impureté soit comprise entre 1016 et 1017cm-3 R E V E N D I C A T I 0 N S 1 ) Dispositif d'un composant semi- conducteur comportant des transistors de type npn et de type pnp, caractérise en ce que le transistor (20, 22) de type npn est réalisé dans une couche épitaxiale (4) de type n réalisée sur un support semi-conducteur (1), ce transis- tor pnp étant réalisé dans une région semi-conductrice de type n (26-28) réalisée dans la couche épitaxiale (4) de type n, cette région semiconductrice (26-28) de type n ayant une concentration en impureté supérieure a celle de la couche épitaxiale (4) de type n. 2 ) Dispositif selon la revendication 1, caractérisé en ce qu'on réalise des transistors pnp de type latéral (20) et de type vertical (22). 30)dispositif selon l'une quelconque des revendications 1 et 2, caractérisé en ce que la con- centration en impureté de la région semi-conductrice (26- 28) de type n est comprise dans une plage définie par 16 - 3 17 - 3 106 cm et 10 7cm3. 4O)Dispositif selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la couche (4) épitaxiale de type n a une épaisseur qui ne dépasse pas 5 microns. o)Dispositif selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la couche épitaxiale (4) de type n a une épaisseur de 1 à 2 microns. )Dispositif selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la couche épitaxiale (4) de type n est une couche épitaxiale de sili- cium de type n. )Dispositif selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le compo- bant semi-conducteur est un circuit Intégré bipolaire.