FR 2570878 A1 19860328 FR 8513746 A 19850917 la présente invention concerne une structure d'un dispo- sitif électronique à semi-conducteur comprenant, plus particu- lièrement, au moins un circuit intégré et des composants de puissance intégrés de manière monolithique dans la même pla- quette (chip) de matière semi-conductrice. L'association, dans la même plaquette de silicium, de transistors de puissance à haute tension à flux de courant vertical de l'émetteur au collecteur et d'un circuit intégré de commande réalise un dispositif très compact et efficace à un coOt limité, qui permet de répondre aux exigences actuelles de l'industrie. Un dispositif de ce type, décrit dans la demande de brevet de la Demanderesse déposée en Italie le 21.8.1984 sous le numéro 6616/A/84, prévoit l'utilisation de jonctions planar à très haute tension de rupture (breakdown), permettant l'emploi du dispositif dans les applications de puissance à haute tension. La conformation à haute tension de jonctions planar P-N est réalisée avec un profil en gradins et une concentration d'impu- reté qui, de l'un des deux côtés de la jonction, décrolt du centre à la périphérie sur une étendue prédéterminée. Le dispositif ainsi réalisé ne peut toutefois pas fonc- tionner correctement à la commutation. En effet, du fait qu'il y a plusieurs régions de type opposé de conductivité à l'inté- rieur de la plaquette, il se forme des transistors bipolaires parasites. Ceux-ci ne donnent pas lieu à des inconvénients quand les jonctions planar à haute tension du dispositif sont polarisées en sens inverse, parce que, dans ce cas, les jonc- tions émetteur-base et collecteur-base des transistors parasi-- tes sont polarisées en sens inverse les unes et les autres. Par contre, ils sont nuisibles lorsque les transistors de puissance, commandés par le circuit intégré, sont mis dans l'état de saturation. Dans un tel cas, la formation d'éléments parasites, qui injectent du courant dans la région d'isolation, qui com- prend intérieurement le circuit intégré, provoque la polari- sation directe de la jonction P-N interne existant à la fron- tière du circuit intégré du dispositif avec la région environ- nante d'isolation, lorsqu'est dépassée la tension de seuil de 0,6 V de cette jonction: cela cause la perte de l'isolation électrique et, en conséquence, le mauvais fonctionnement et, à la limite, la destruction du circuit intégré du dispositif. Le but principal de la présente invention est d'utiliser une structure réalisée par le procédé planar, en adoptant les techniques usuelles de fabrication des circuits intégrés, et d'éliminer les inconvénients précités et d'autres qui seront mis en évidence au cours de la description. Ce but et d'autres sont atteints, d'après l'invention, par le fait que le circuit intégré de commande et le transistor pilote de la paire de Darlington sont disposés loin l'un de l'autre dans la plaquette et que le transistor final de puissance est disposé en position intermédiaire, en tant qu'élément de séparation. Entre les zones réservées au transistor final de puissance et au circuit intégré de commande, il est en outre prévu, d'après l'inven- tion, de petites régions à semi-conducteur fortement dopé qui interrompent la continuité horizontale de la région de collec- teur du dispositif et qui ont la fonction d'écrans. La struc- ture ainsi réalisée rend négligeables les effets nuisibles produits par les transistors parasites, permettant son bon fonctionnement. Une forme de réalisation de l'invention est décrite ci- après, à titre d'exemple et sans intention limitative, en référence aux dessins annexés. La fig. 1 est une vue en coupe, non à l'échelle, d'une partie d'une plaquette comprenant un dispositif intégré mono- lithique selon la technique connue. la fig. 2 est une vue en plan, non à l'échelle, qui montre sous forme schématique la disposition dans la plaquette d'un dispositif intégré monolithique réalisé suivant l'invention. La fig. 3 est une vue en coupe, non à l'échelle, d'une partie d'une plaquette comprenant le dispositif de la fig. 2. La fig. 4 reproduit le dispositif représenté sur la fig. 3 en mettant en évidence les transistors parasites à l'intérieur de la structure et elle représente le dispositif avec un écran moins complexe que celui des fig. 2 et 3. Les numéros et symboles sur les différentes figures ont été apposés suivant le principe qu'à des parties semblables correspondent des numéros et des symboles semblables. En considérant la fig. 1, on voit que les éléments du dispositif suivant la technique connue sont réalisés dans un 1C substrat 1 de silicium monocristallin. Sur celui-ci sont dépo- sées une première couche épitaxiale 2, puis une seconde couche épitaxiale 4, toutes deux de résistance élevée, avec des con- centrations d'impureté égales à 1.1014 atomes/cm3. Un circuit intégré de commande I^, dont est représenté un transistor NPN avec ses électrodes d'émetteur EL, de base 31 et de collecteur 1 est situé au voisinage du bord droit de la plaquette à l'intérieur d'une région d'isolation 3-5 (3 désigne la partie horizontale de la région d'isolation et 5 sa partie verticale) dans]a conformation à haute tension, région qui est reliée à 2C la masse de la configuration de circuit dans laquelle le dispositif est inséré. Du côté opposé, voisin du bord gauche de la plaquette, est situé un transistor de puissance T de type NPN, lui aussi dans la conformation à haute tension. Il est constitué par une région de collecteur, comprise dans les couches 1, 2, 4, avec une électrode de collecteur C, par une région de base 6 avec une électrode de base 3 et par une région d'émetteur 7 avec une électrode d'émetteur E. Les électrodes, indiquées par des hachures sur la figure, se trouvent toutes du même côté de la plaquette, à l'exception de l'électrode de collecteur C qui est située sur le côté opposé. Des pistes métalliques, non représentées sur la figure, situées sur la couche isolante 8 de la plaquette, relient la sortie du circuit de commande IC au transistor de puissance T. Toujours sur la fig. 1, sont mis en évidence, au moyen de lignes de tirets, des éléments parasites qui sont créés à l'intérieur de la structure et qui sont: Tp un transistor de type POP qui se manifeste entre T et IC et qui, pour préciser, a respectivement comme régions d'émetteur, de base et de collecteur les régions 6, 1-2-4 et 3-5. Tpiso un transistor de type,PN qui se manifeste dans la région d'isolation 3-5 et qui comprend intérieurement le circuit de commande IC, ayant respectivement, comme régions d'émetteur, de base et de collecteur, les régions 9, 3-5 et 1-2-4. Rpiso la résistance de la région d'isolation verticale 5 de IC. Lorsque le transistor de puissance T est amené, à partir 1C de l'état d'interdiction (OFF), à travailler en saturation (ON) et que sa jonction base-collecteur est donc polarisée en sens direct, le transistor parasite Tp se polarise en zone active et, en conséquence, même si son gain est inférieur à l'unité, il injecte dans la région d'isolation ou dans une extrémité de la résistance RpIso une quantité du courant de collecteur de T. Ce courant circule dans la Rpiso et dans la masse à laquelle est reliée l'autre extrémité supérieure de la résistance. Dès quun tel courant dépasse la valeur telle que son produit par la résistance Rpiso atteint ou dépasse la valeur de tension de 2C seuil de 0,6 V, la jonction base-émetteur de l'autre transistor TpISo se polarise en sens direct. Par conséquent, dans un tel cas, le courant qui, précédemment, passait exclusivement dans la RpiSO, est dérivé vers la région 9 et recueilli par le collec- teur du transistor de l'IC et, par conséquent, provoque la perte de l'isolation électrique de la région 3-5 qui entoure l'IC. C'est ce flux non désiré de courant qui provoque le mauvais fonctionnement du dispositif monolithique. On se trouve donc deyant un problème technique que l'invention résout en utilisant une paire de transistors de puissance à haute tension dans la configuration de Darlington, disposés dans la plaquette de telle manière que le transistor final de la paire soit en position intermédiaire entre le transistor pilote de la paire et le circuit intégré de commande. En considérant la fig. 2 et la fig. 3, on voit qu'au voisinage du bord gauche de la plaquette est situé le transistor pilote (driver) TD de type NPRI de la paire de Darliggton dans la conformation à haute tension. Ce transistor est constitué par une région de collecteur comprise dans les couches 1-2-4 avec une électrode de collecteur CD, par une région de base 10 avec une électrode de base BD et par une région d'émetteur 11 avec une électrode d'émetteur ED.Placé au milieu entre le TD et l'IC, on voit le transistor final TF de type NPN de ladite paire de Darlington dans la conformation à haute tension, transistor qui est constitué par la même région de collecteur 1-2-4 avec une électrode de collecteur CF qui coïncide avec l'électrode CD, par une région de base 12 avec une électrode de base B. et par une région d'émetteur 13 avec une électrode d'émetteur EF. L'électrode ED de TD est raccordée électrique- ment à l'électrode B de TF au moyen d'une piste métallique 14, indiquée par des hachures sur la fig. 3. Sur cette figure, on n'a pas indiqué la connexion qui existe entre la sortie de 11IC et l'entrée du transistor pilote TD de la paire de Dar- lington. Enfin, entre le TF et l'IC, est placé un écran complexe à semiconducteur, réalisé par la somme de trois écrans simples S1, S2, S3. Sur la fig. 4, qui représente le même dispositif que la fig. 3, à cette seule différence que l'écran situé entre l'IC et le TF se réduit au simple écran S1, on a mis en évidence, au moyen de lignes de tirets, des éléments parasites qui sont présents à l'intérieur de la structure suivant l'invention, à savoir: TPD un transistor de type P)2P qui se manifeste entre le TD et l'IC et qui a respectivement, comme régions d'émetteur, de base et de collecteur, les régions 10, 1-2-4 et 3-5. TpF un transistor de type PNP qui se manifeste entre le TF et l'IC et qui a respectivement, comme régions d'émetteur, de base et de collecteur, les régions 12, 1-2-4 et 3-5. 3C TpDF un transistor de type PrP qui se manifeste entre les transistors TD et TF de la paire de Darlington et qui a res- pectivement, comme régions d'émetteur, de base et de collec- teur, les régions 10, 1-2-4 et 12. TpiSC un transistor de type NPN qui se manifeste dans la région d'isolation 3-5 de l'IC et qui a respectivement, comme régions d'émetteur, de base et de collecteur, les régions 9, 3-5 et 1-2-4. RpIso la résistance de la région d'isolation verticale 5 de i'IC. :; aturellement, les éléments parasites TPISO et ApISO sont identiques à ceux de la fig. 1. Lorsque la paire de Darligton est amenée, à partir de l'état d'interdiction (OFF), à travailler en saturation (ON), on sait que, dans de telles conditions électriques de fonction- nement, le transistor final TF travaille, à la différence du transistor pilote TD, en régime de quasi saturation. Cela a pour conséquence que le transistor parasite TPF, qui se mani- 1C feste entre le TF et l'IC et qui était en interdiction, se met en conduction. la jonction émetteur-base de TpF est faiblement polarisée en sens direct dans le pire des cas et, en conséquen- ce, l'action d'injection de courant de collecteur de TF sur la Rpiso peut être résolument négligépar rapport à celle qui est due à TpD. Pour cette raison, l'invention utilise la paire de Darlington avec le transistor final TF en position intermé- diaire entre l'IT et TD. Afin d'éviter que surgisse une tension de polarisation directe de la jonction base-émetteur du transistor parasite TpISO, l'invention réduit le courant injecté vers la région d'isolation de l'IC, en réduisant au minimum le gain hFE du transistor parasite TPD qui se polarise en zone active à la suite de la commutation. L'invention parvient à ce résultat en rendant maximale la distance intercurrente entre les bords situés face à face de TD et de IC de telle manière que le gain de TpD soit C rectangle délimité par deux cotés opposés de la plaquette. En autre, avec une telle disposition, le transistor para- site TpDF, qui existe en tout cas à l'intérieur de la paire de Darlington, est utilisé, d'après l'invention, pour dériver vers TF une partie du courant de collecteur de TD qui, autre- ment, serait envoyé entièrement, par l'intermédiaire de TpD, sur la résistance RPISO. Enfin, l'invention réduit au minimum les effets indésirés et nuisibles, tant de TpD que de TpF, par l'interposition, entre TF et IC, d'écrans à semiconducteur qui sont essentielle- ment de deux types. Pour se référer aux fig. 2 et 3, un premier type d'écran est du type passif: plus précisément, celui qui est désigné par S1 et qui comprend deux régions N+ 15 et 16, ainsi que celui qui est désigné par S3, comprenant deux régions N+ 17 et 18 et équivalent à l'écran précédent S1. Les petites régions qui constituent l'écran S1 sont du même type de conductivité que la région de collecteur de la paire de Darlington par laquelle elles sont entourées, mais elles sont beaucoup plus dopées que celle-ci. Une première région 15 est située au contact de la couche isolante 8 de la plaquette et a une con- centration d'impureté de 5.1019 atomes/cm3 dans la zone de contact avec cette couche isolante. Une seconde région 16 est enterrée sous la précédente à l'interface des couches épitaxia- les 2, 4 et elle a une concentration d'impureté de 1.1019 atomes/ cm3 dans le noyau central. Cet écran passifS réduit le courant injecté par les transistors parasites TpD et TpF, tous deux de type PIP, dans la région d'isolation de iC: en effet, étant de type K.+ beaucoup plus dopé que la région N\ qui le contient, il réfléchit les lacunes et aussi, toujours à cause de la con- centration plus élevée d'impureté que l'écran introduit dans leur région de base, il réduit leur gain. Un second type d'écran S2, représenté sur les mêmes fig. 2 et 3 entre les deux écrans passifs S1 et S3, est du type actif. Il est constitué par une région P+ 19, de conductivité de type opposé à celui qui existe dans la région contiguë 1-2-4 de collecteur de la paire de Darlington et plus dopée que celle- ci, et il est relié par l'intermédiaire d'une électrode à la masse de la configuration de circuit dans laquelle le dispo- sitif est inséré. La région 19, dans la configuration à haute tension, est diffusée au-dessous de la couche isolante 8 de la plaquette avec une concentration d'impureté, au contact avec celle-ci et dans la zone centrale, de 5.1017 atomes/cm3 jusqu'à la profondeur voulue, par exemple dans toute l'épaisseur de la couche épitaxiale 4. Elle réduit le gain des transistors para- sites TpD et TpF, par le fait surtout qu'elle se comporte comme un écran actif, en ce sens qu'étant reliée à la masse du dispositif, elle recueille la quasi totalité du courant injecté par les transistors parasites et, en conséquence, en bloque la propagation vers la région d'isolation de l'IO. Eu égard au fait qu'il n'a été illustré et décrit qu'une seule forme d'exécution de la présente invention, il est évident qu'il peut y être apporté de nombreuses variantes et modifica- tions, sans que l'on s'écarte pour autant du cadre de l'invention. Par exemple, les transistors de la paire Darlington ne doivent pas nécessairement avoir l'un et l'autre la forme exacte d'un rectangle. Le transistor pilote de la paire de Darlington 1C peut être réalisé par une légère interdigitation avec le tran- sistor final. A titre d'autre exemple, l'écran résultant de matière semiconductrice, que l'invention place entre le transistor final de la paire de Darlington et le circuit intégré de commande peut être constitué, soit par des écrans simples des deux types déjà décrits, soit par des combinaisons, même répétées, de ceux-ci, selon les nécessités de projetage connues des spécia- listes. Des exemples d'écrans simples et combinés sont repré- sentés respectivement sur les fig. 4 et 3. REVENDICATIONS 1. Structure de dispositif intégré monolithique de puissance à semiconducteur, qui contient au moins deux transistors de puissance et un circuit intégré de commande, intégrés monoli- thiquement dans la même plaquette, comprenant un substrat (1-2-4) de matière semi-conductrice d'un premier type de con- ductivité (N), délimité par une surface supérieure recouverte en partie d'une couche isolante (8) et constituant la région de collecteur des transistors de puissance; au moins trois régions 1C (3-5; 10; 12) de matière semiconductrice d'un second type de conductivité (P) opposé au précédent, formées dans le substrat (1-2-4) à partir de la surface supérieure au-dessous de la couche isolante (8), de manière à réaliser des jonctions P-N; la première (3-5) de ces trois régions constituant la région d'isolation du circuit intégré, qui contient intérieurement les dispositifs élémentaires du circuit de commande du disposi- tif, la deuxième (10) et la troisième (12) régions constituant les régions de base des transistors de puissance; au moins une quatrième (11) et une cinquième (13) régions de matière semi- conductrice du premier type de conductivité (N), constituant les régions d'ématteur des transistors de puissance, formées à partir de la surface supérieure au-dessous de la couche iso- lante (8) respectivement dans la deuxième (10) et la troisième (12) régions de manière à réaliser des jonctions P-N; des moyens conducteurs qui établissent des contacts ohmiques avec le subs- trat et avec les régions de base et d'émetteur des transistors de puissance, caractérisée en ce qu'elle comprend deux transis- tors de puissance qui sont raccordés suivant la configuration de Darlington, le transistor final (TF) de la paire de Dar- lington étant placé en position intermédiaire entre le tran- sistor pilote (TD) de la paire de Darlington et le circuit 2S708 78 1 0 intégré de commande (IC), de telle manière que ces deux der- niers ne puissent pas "se voir" mutuellement. 2. Structure de dispositif selon la revendication 1, carac- térisée en ce qu'elle comprend au moins un écran (S1), placé entre le transistor final (TF) de la paire de-Darlington et le circuit intégré de commande (IC), constitué par deux régions au moins; celles-ci sont toutes deux du premier type de conduc- tivité (N), la première (15) d'entre elles s'étend dans le substrat (1-24), à partir de la surface supérieure, au-dessous de la couche isolante (8) et la seconde région (16) estnoyée dans le substrat au-dessous de la précédente, toutes deux étant essentiellement délimitées dans leur longueur par deux c8tés opposés de la plaquette, sans aucune connexion électrique avec l'extérieur du dispositif. 3. Structure de dispositif selon fmuequelconque des Rev. 1 ou 2, caractérisée en ce qu'elle comprend au moins un écran (S2) placé entre le transistor final (TF) de la paire de Darlington et le circuit intégré de commande (IC), constitué par une région (19) du second type de conductivité (P) qui s'étend dans le substrat (1-2-4) à partir de la surface supérieure au-dessous de la couche isolante (8), de manière à former une jonction P-N, essentiellement délimitée dans sa longueur par deux côtés opposés de la platine et susceptible d'être reliée, au moyen d'une électrode métallique, à la masse de la configuration de circuit dans laquelle le dispositif est inséré. 4. Structure de dispositif selon l'une quelconque des reven- dications 1 à 3, caractérisée en ce que le transistor final (TF) de la paire de Darlington est réalisé avec une géométrie horizontale en forme de rectangle, pratiquement délimitée par 3C deux cotés opposés de la plaquette. 5. Structure de dispositif selon l'une quelconque des reven- dications 1 à 3, caractérisée en ce que le transistor pilote (TD) de la paire de Darlington est réalisé avec une géométrie horizontale de forme partiellement ou totalement interdigitée avec celle du transistor final (TF). 6. Structure de dispositif selon l'une quelconque des reven- dications 1 à 5, caractérisée en ce que le circuit intégré de commande, les transistors de puissance et l'écran (S2) selon la revendication 3 contiennent chacun au moins une jonction P-.; à haute tension, réalisée au moyen d'un profil en gradins et avec une concentration d'impureté qui, de l'un des deux c8tés de la jonction, décroît du centre à la périphérie sur une étendue horizontale prédéterminée, de manière à rendre minimes les intensités moyennes du champ électrique superficiel pour une tension de rupture (breakdown) prédéterminée de la jonction.