FR 2568015 A1 19860124 FR 8411388 A 19840718 Système de test de la défaillance ou du bon fonctionnement d'un circuit à composants logiques La présente invention concerne un système de test de la défaillance ou du bon fonctionnement d'un circuit à composants logiques dans lequel n composants forment un ensemble de composants repérés de-1 à n de manière prédéterminée. Ces composants sont reliés entre eux pour que cet ensemble présente, sur une sortie, un état logique qui dépend de l'état de défaillance ou de bon fonctionnement de - l'ensemble et qui dépend de L'état de défaillance ou de bon fonctionnement de cha- cun des n composants de l'ensemble. Chacun des compo- sants de l'ensemble présente au moins une entrée de simulation qui est apte à recevoir un signal de simula- tion de la défaillance ou du bon fonctionnement de ce composant. Ce système de test peut permettre l'étude de circuits électroniques comprenant une pluralité de com- posants logiques, mais il peut permettre, par analogie, l'étude de la défaillance ou du bon fonctionnement d'un circuit hydraulique par exemple, dont un ou plusieurs composants peuvent être en état de défaillance ou de bon fonctionnement; dans ce cas, le circuit hydrauli- que est remplacé par un circuit électronique comprenant une pluralité de composants logiques dont le fonction- nement est équivalent, par analogie, à celui des compo- sants correspondants du circuit hydraulique. Généralement, un circuit constitué de compo- sants logiques présente une sortie dont l'état logique dépend de l'état de défaillance ou de bon fonctionne- ment de chacun de ses composants. Ce circuit peut être, comme on l'a mentionné plus haut, soit un circuit réel, soit un circuit simulant un circuit à étudier. Chacun des composants présente généralement une entrée qui est reliée à une sortie d'un autre composant du circuit et une autre entrée qui peut recevoir un signal de simula- tion de ta défaillance ou du bon fonctionnement de ce composant. Les systèmes qui permettent de tester des circuits de ce type sont généralement compliqués et coûteux, difficiltes à mettre en oeuvre; ils sont géné- ralement constitués par un calculateur qui est relié au circuit à tester par l'intermédiaire d'une interface spécifique à chaque circuit. Ce type de système néces- site un programme de traitement particulier à chaque circuit et il en résulte que les tests effectués peu- vent présenter une durée importante. Dans les tests de circuits constitués de com- posants logiques, l'homme de l'art a coutume d'utiliser un certain nombre de termes qui sont les suivants: - la coupe d'un circuit est l'ensemble de tous les re- pères des composants défaillants de ce circuit, tels que si tous ces composants sont défaillants, le ci- rcuit est défaillant, les autres composants de ce circuit, qui ne font pas partie de la coupe, étant en bon fonctionnement, - le lien d'un circuit est l'ensemble de tous les repè- res des composants en bon fonctionnement de ce cir- cuit, tels que si tous ces composants sont en bon fonctionnement, le circuit est en bon fontionnement, tous les autres composants du circuit qui ne font pas partie du lien étant défaillants, - l'ordre d'une coupe ou d'un lien est constitué par Le nombre de repères des composants respectivement dé- faillants ou -en bon fonctionnement qui décrivent la coupe ou le lien, - la coupe minimale est une coupe telle qu'il est im- possible de trouver une autre configuration, en sup- primant un ou plusieurs éléments défaillants parmi ceux dont les repères décrivent la coupe et qui per- mettraient de maintenir le circuit en état de défail- lance, - un lien minimaL est un lien tel qu'il est impossible de trouver une autre configuration, en supprimant un ou plusieurs composants en bon fonctionnement, parmi ceux dont les repères décrivent le lien et qui per- mettraient de maintenir le circuit en état de bon fonctionnement, - la coupe minimale par rapport à l'ordre précédent est une coupe telle qu'il n'est pas possible de trouver une autre configuration de cette coupe, en supprimant un seul composant défaillant, parmi ceux dont-les re- pères décrivent la coupe, tout en maintenant le cir- cuit en état de défaillance, - de la même manière, un lien minimal par rapport à l'ordre précédent est un lien tel qu'il n'est pas possible de trouver une autre configuration de ce lien en supprimant un seul composant en bon fonction- nement parmi ceux dont les repères décrivent le lien, tout en maintenant le circuit en état de bon fonc- tionnement. Lorsque tous les composants qui décrivent une coupe d'un circuit sont défaillants, le circuit est dé- faillant. On définit alors un état de défaillance cri- tique d'un circuit, un ou des composants critiques dans un état de défaillance critique, ainsi qu'une coupe critique. L'état de défaillance critique d'un circuit ou d'un système est un état de défaillance de ce cir- cuit ou système, tel qu'il existe au moins un composant décrivant une coupe de ce circuit ou système, qui, lorsqu'il est réparé remet le circuit en état de bon fonctionnement. Un composant critique d'un état de défaillan- ce critique est un composant qui décrit la coupe cor- respondante et qui, lorsqu'il est réparé permet de re- p meL!e Le cir.uit en etat de bon fonctionnement (ce composant étant Le seul à être réparé à un'instant don- né). IL est à remarquer qu'il peut donc y avoir plusieurs composants critiques pour une même coupe et qu'un état de défaillance qui correspond à une coupe ne contenant que des composants critiques permet de dédui- re que la coupe est minimale par rapport à l'ordre pré- cédent. Une coupe critique est une coupe qui corres- pond à un état de défaillance critique du circuit ou du système. On peut, de la même manière, définir un état de bon fonctionnement critique d'un système ou d'un circuit, un ou des composants critiques dans un état de défaillance critique, ainsi qu'un lien critique: - l'état de bon fonctionnement critique d'un circuit ou d'un système est un état de bon fonctionnement de ce circuit ou système, tel qu'il existe au moins un com- posant décrivant un lien de ce circuit ou système, qui, lorsqu'il est mis en état de défaillance met le circuit ou système en état de défaillance, - - un composant critique d'un état de bon fonctionnement critique d'un circuit ou système est donc un compo- sant qui décrit un lien de ce circuit ou système qui, lorsqu'il est mis en état de défaillance, permet de mettre le circuit en état de défaillance (ce compo- sant étant le seul à être mis en état de défaillance à un instant donné). Il est à remarquer qu'il peut y avoir plu- sieurs composants critiques pour un même lien et qu'un état de bon fonctionnement qui correspond à un lien ne contenant que des composants critiques, permet de dé- duire que le lien est minimal par rapport à l'ordre précédent. Un lien critique est un lien qui correspond à un état de bon fonctionnement critique du circuit ou du système. On peut enfin définir un circuit ou système non cohérent: c'est un circuit ou système dans LequeL on peut trouver des états de défaillance tels qu'en rajoutant un ou plusieurs composants en état de panne ou défaiLLance à ce circuit ou système, ceLuici est remis en état de bon fonctionnement. Le composant est alors qualifié de non cohérent. En plus des inconvénients mentionnés plus haut (coût, complexité, difficulté-de mise en oeuvre), les systèmes de test connus ne permettent pas, de façon simple, de déterminer si une coupe ou un lien est mini- mal par rapport à l'ordre précédent. Seul le système décrit dans la demande de brevet n 8104868 déposée le 11 mars 1981 au nom du même demandeur, permet de déter- miner si une coupe ou un lien est minimal par rapport à l'ordre précédent, dans le cas de systèmes très comple- xes. Ce système ainsi que les autres systèmes con- nus qui utilisent notamment des calculateurs, ne per- mettent toutefois pas de déterminer un état de défail- lance ou de bon fonctionnement critique pour les systè- mes complexes, si une coupe ou un lien est critique et quel est le ou les composants critiques dans cette cou- pe ou ce lien critique. Ces systèmes ne permettent pas non plus de déterminer si un circuit ou un système pour les systèmes complexes est non cohérent et quel est le ou les composants non cohérents. L'invention a pour but de remédier à ces in- convénients en réalisant un système permettant d'effec- tuer des tests de manière rapide, simple, peu coûteuse et efficace, sur des circuits pour lesquels on a déter- miné une coupe ou un Lien et pour lesquels on recherche alors si cette coupe ou ce lien est critique, et quel est ou quels sont, dans cette coupe ou ce lien, le ou les composants critiques. L'invention permet aussi de déterminer si un circuit ou système est non cohérent. L'invention a pour objet un système de test de la défaiLLance ou de bon fonctionnement d'un circuit à composants logiques, dans lequel n composants forment un ensemble de composants repérés de 1 à n de manière prédéterminée et reliés entre eux pour que cet ensemble présente sur une sortie, un état logique qui correspond à l'état de défaillance ou au bon fonctionnement de l'ensemble, et qui dépend de l'état de défaillance ou de bon fonctionnement de chacun des n composants de l'ensemble, chacun des n composants de l'ensemble pré- sentant au moins une entrée-de simulation apte à rece- voir un signal de simulation de la défailLance ou du bon fonctionnement de ce composant, comprenant: - un générateur dont les sorties sont respectivement reliées aux entrées de simulation des composants pour leur appliquer des signaux de simulation présentant un premier ou un second état logique permettant de mettre un ou plusieurs composants, respectivement en état de défaillance ou de bon fonctionnement, puis de remettre inversement et réciproquement ce ou ces com- posants, en état de bon fonctionnement ou de défail- lance, pour une ou plusieurs combinaisons parmi les n composants de l'ensemble, - des moyens de test reliés à la sortie de l'ensemble et capables de repérer le niveau logique du signal de sortie de L'ensemble, caractérisé en ce que les moyens de test comprennent: - un compteur ayant une entrée de chargement d'une va- leur prédéterminée correspondant aux nombres de com- posants à simuler dans le circuit testé, ce compteur ayant une autre entrée qui est reliée à la sortie du générateur fournissant un signal d'initialisation à l'initialisation du générateur, et une autre entrée qui est reliée à une sortie du générateur pour rece- voiruneimpulsiondecommande, cette impulsion commandant le décomptage de ce compteur, une sortie de ce compteur étant reliée à une entrée de commande d'arrêt du gé- nérateur pour arrêter ce générateur lorsque tous Les composants ont été simulés, - un autre compteur relié à une sortie du générateur pour recevoir un signal de remise à 0. à l'initial- isation du générateur et une autre entrée qui est reliée à la sortie du générateur qui fournit chaque impulsion de commande, cette impulsion commandant l'incrémentation du contenu du compteur, - des moyens de repérage du niveau logique du signat de sortie de l'ensemble, ces moyens de repérage étant reliés à la sortie de l'ensemble et à une sortie du générateur fournissant un signal de synchronisation pour chaque nouvelle combinaison de signaux de simu- lation, et à une sortie dudit autre compteur, pour repérer le numéro de tout composant pour Lequel le changement de niveau logique du signal de simulation qui lui est appliqué, provoque un changement de ni- veau du signal de sortie de l'ensemble. Selon une autre caractéristique, les moyens de repérage comprennent une porte ET ayant une entrée inversée reliée à la sortie de l'ensemble, et une autre entrée reliée à la sortie du générateur qui fournit ledit signal de synchronisation, et un moyen d'afficha- ge de numéro dont une entrée est reliée à la sortie de la porte ET et dont une autre entrée est reliée à la sortie dudit autre compteur. Selon une autre caractéristique, dans un en- semble de composants pour lesquels le générateur four- nit des signaux dont Le niveau logique correspond à la défaillance de ces composants et pour lesquels le si- gnal de sortie de l'ensemble présente un niveau logique correspondant à la défaillance de cet ensemble, ce gé- nérateur fournissant ensuite successivement à chaque composant un signaL dont te niveau logique correspond à son bon fonctionnement, les moyen-s d'affichage indi- quent le ou les numéros des composants dits critiques pour lesquels la simulation d'un bon fonctionnement provoque un changement du niveau du signal de sortie de l'ensemble, qui correspond alors au bon fonctionnement de l'ensemble. Selon une autre caractéristique, dans un en- semble de composants pour lesquels le générateur four- nit des signaux dont le niveau logique correspond au bon fonctionnement de ces composants et pour lesquels le signal de sortie de l'ensemble présente un niveau logique correspondant au bon fonctionnement de cet en- semble, ce générateur fournissant ensuite successive- ment à chaque composant un signal dont le niveau logi- que correspond à sa défaillance, les moyens d'affichage indiquent le ou les numéros des composants dits criti- ques pour lesquels la simulation d'une défaillance pro- voque un changement du niveau du signal de sortie de l'ensemble, qui correspond alors à la défaillance de l'ensemble. Selon une autre caractéristique, dans un en- semble de composants pour lesquels le générateur four- nit à certains des composants des signaux dont le ni- veau logique correspond à la défaillance de ces compo- sants et pour lesquels le signal de sortie de l'ensem- ble présente un niveau logique correspondant à la dé- faillance de cet ensemble, ce générateur fournissant ensuite à un ou d'autres composants de l'ensemble un signal dont le niveau logique correspond aussi à leur défaillance, les moyens d'affichage indiquent le ou les numéros de ce ou ces autres composants dits non cohé- rents pour lesquels la simulation d'une défaillance provoque un changement du niveau du signal de sortie de l'ensemble, qui correspond alors au bon fonctionnement de l'ensemble. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnés en référence aux dessins annexes dans lesquels: - la figure 1A représente schématiquement un circuit hydraulique dont on veut étudier l'état de dé- faillance ou de bon fonctionnement en cas de défaillan- ce ou de bon fonctionnement d'un ou de plusieurs de ses composants; cette figure permet de mieux comprendre les définitions d'une coupe et d'un lien. - la figure 1B représente schématiquement le circuit de la figure 1A dans lequel ont été rajoutés sur chacun des composants du circuit, des moyens per- mettant de simuler la défaillance ou le bon fonctionne- ment de chacun des composants, - la figure 2A est un circuit logique équiva- lent au circuit hydraulique de la figure 1B et permet- tant d'étudier les coupes de ce circuit, - la figure 28 est un circuit logique équiva- lent au circuit hydraulique de la figure 1B et permet- tant d'étudier les liens de ce circuit, - la figure 2C représente schématiquement un exemple de circuit non cohérent, - la figure 3 représente schématiquement le système conforme à l'invention et permettant d'étudier une coupe critique ou un lien critique, ainsi qu'un circuit ou système non cohérent, - la figure 4 représente schématiquement un autre mode de réalisation du système conforme à l'invention, réalisé sous forme modulaire. La figure 1A représente schématiquement un circuit hydraulique qui permet d'établir par exemple, la circulation entre un conduit amont 4 et un conduit aval 5, grâce à trois vannes pneumatiques, 1, 2, 3 dont l'ouverture ou la fermeture peut être commandée par la présence ou l'absence d'air comprimé dans les conduits de commande 6, 7, 8. Dans ce circuit, les vannes cons- tituent les seuls composants qui peuvent être, soit en état de défaillance, soit en état de bon fonctionne- ment. Le circuit hydraulique considéré est défaillant si le fluide n'est pas transmis dans le conduit aval 5. Lorsque seules les vannes 1 et 2 sont défaillantes, le fluide ne passe plus du conduit amont 4 vers le conduit aval 5; il en est de même lorsque les vannes 1 et 3 sont défaillantes. Il en résulte que l'ensemble des re- pères 1 et 2 constitue une coupe et que de la même façon, l'ensemble des repères 1 et 3 constitue aussi une coupe. Dans ce circuit, conformément aux défini- tions qui ont été données plus haut, la coupe consti- tuée par les repères 1 et 2 (portes ET1, ET2) est une coupe d'ordre 2; il en est de même pour la coupe 1,3. La coupe 1,2 est minimale car si on remet le composant i en bon fonctionnement, le système redevient en bon fonctionnement; il en est de même pour le composant 2. Ces composants sont, comme on le verra plus loin, des composants critiques. Par contre la coupe 1,3 n'est pas minimale car si l'on remet en bon fonctionnement le composant 1, le système reste défaillant. Lorsque seules les vannes 1 et 3 sont en bon fonctionnement, le fluide passe d'amont en aval, si bien que L'ensemble des repères 1 et 3 constitue un lien. Ce lien est d'ailleurs un lien minimal d'ordre 2 puisqu'il est impossible de trouver une autre configu- ration, en supprimant le bon fonctionnement d'une de ces deux vannes, qui permette de maintenir le circuit en état de bon fonctionnement. Les composants 1,3 sont, comme on le verra plus loin, des composants critiques. La figure lB représente schématiquement le circuit de la figure précédente dans lequel ont été rajoutés, pour chacune des vannes 1, 2,3, sur les con- duits de commande 6, 7, 8, de celles-ci, des moyens 9, , 11 qui permettent de simuler l'état de défaillance ou de bon fonctionnement de ces vannes. Un détecteur 12 de passage du fluide peut être disposé sur le conduit aval 5 pour indiquer par exemple, par un état logique 0, sur sa sortie 16, la défaillance du circuit hydrau- lique, lorsqu'un fluide fourni au conduit amont 4, ne se retrouve pas dans le conduit aval 5. Les moyens 9, , 11, qui permettent de simuler la défaillance des vannes qui leur correspondent, présentent respective- ment des entrées de commande 13, 14, 15. Ces moyens sont respectivement constitués, par exemple, par une vanne à commande électrique qui intervient sur la com- mande pneumatique de chacune des vannes 1, 2, 3 du cir- cuit. L'entrée de commande de chacune des vannes à com- mande électrique agit de manière que si une tension est appliquée sur cette entrée, cette vanne se ferme et coupe l'air comprimé qui arrive dans le conduit de com- mande de la vanne correspondante du circuit hydrauli- que. Cet arrêt d'arrivée de l'air comprimé simule la défaillance de la vanne correspondante dans le circuit. Cette défaillance étant simuLée, il suffit alors d'ob- server le signal de sortie du détecteur de passage de fluide 12 pour savoir si cette défaillance interrompt ou non le passage du fluide vers la sortie des circuits hydrauliques. La figure 2A représente un circuit logique équivalent au circuit hydraulique de la figure 1B; ce circuit équivalent permet d'étudier les coupes et no- tamment les coupes critiques du circuit hydraulique, c'est-à-dire sa réponse aux défaillances simulées. Dans ce circuit équivalent, la vanne 1 ainsi que la vanne 9 à commande électrique, qui permet de simuler la défail- lance de la vanne 1, sont remplacées par la porte ET1, une entrée directe 30 de cette porte est portée à un niveau logique 1, pour simuLer l'arrivée du fluide dans le conduit amont du circuit hydraulique et une entrée inversée de simulation 17 est portée à un état logique de niveau 1, pour simuler La défaillance de ce circuit. De la même manière, La porte ET2 est équivalente à la vanne 2 associée à La vanne de simulation 10, à comman- de électrique. Un état Logique de niveau 1 sur l'entrée 18 de cette porte simule le passage du fluide, tandis qu'un état logique de niveau 1, sur L'entrée inverse de simulation 19, simule la défaillance de cette porte. Enfin, la porte ET3 est équivalente à la vanne 3 et à La vanne de simulation 11, à commande électrique. L'entrée directe 20 de cette porte, portée à un état logique 1, simule le passage du fluide, tandis que l'entrée inver- se de simulation 21, portée à un état logique 1, simule la défaillance de cette porte. La porte OU1 est équiva- lente à la jonction entre les sorties des vannes I et 2. Ce circuit équivalent au circuit hydraulique de la figure lB, est considéré en état de défaillance lorsque la sortie 22 de la porte ET3 est à un niveau logique 0. On voit que grâce à ce circuit équivalent, il est pos- sible d'étudier les coupes du circuit hydraulique re- présenté sur la figure lB, de manière beaucoup plus simple. Les portes ET1 et ET2 par exemple sont équiva- lentes aux vannes I et 2 qui définissent une coupe. Cette coupe est critique puisqu'elle définit un état de défaillance critique: en effet, si la vanne 1 ou si la vanne 2 est remise en état de bon fonctionne- ment, le circuit hydraulique est remis en état de bon fonctionnement. La vanne 1 est donc un composant critique. Il en est de même de la vanne 2; cette coupe qui ne com- prend que des composants critiques est même minimale. La coupe constituée par les vannes 1 et 3 définit elle aussi un état de défaillance critique: en effet, le circuit est remis en état de bon fonctionne- ment si la vanne 3 est remise en état de bon fonction- nement. Cette vanne 3 est donc un composant critique. La vanne 1 par contre n'est pas un composant critique puisque sa remise en état de bon fonctionnement ne change rien à l'état de défaillance du circuit. On peut donc dire que la coupe constituée par les vannes 1 et 3 est une coupe critique puisqu'elle définit un état de défaillance critique, mais cette coupe n'est pas mini- male. La recherche des coupes critiques et compo- sants critiques de ces coupes peut donc être effectuée facilement à l'aide de circuits logiques équivalents, du type de celui de la figure 2A, en appliquant des * signaux de niveau logique 1 sur les entrées de simula- tion des portes correspondant aux composants dont on veut simuler la défaillance, et des signaux de niveau logique O sur les entrées de simulation des portes cor- respondant aux composants dont on veut simuler le bon fonctionnement ou la remise en état de bon fonctionne- ment momentanée. Le circuit de la figure 2B est un circuit logique équivalent au circuit hydraulique de la figure 1B et il permet d'étudier les liens de ce circuit. De la même manière que précédemment, les vannes 1, 2, 3 ainsi que leurs vannes de commande de simulation 9, 10, 11, à commande électrique sont respectivement rempla- cées par les portes ET4, ET5 et ET6. La porte OU2 re- présente la jonction entre les sorties des vannes 1 et 2. Comme précédemment, les portes ET4, ET5 et ET6 pré- sentent des entrées 23, 25, 27 qui, lorsqu'elles sont portées à un niveau logique 1, simulent le passage du fluide dans le circuit hydraulique. Les entrées de si- muLation 24, 26, 28 de ces portes permettent de simuler Le bon fonctionnement de chacune des vannes, Lorsqu'eL- les sont portées à un niveau logique 1. Lorsque le cir- cuit est en état de bon fonctionnement, la sortie 29 de la porte ET6 est à un niveau logique 1. Ainsi, ce cir- cuit logique équivalent au circuit hydraulique de la figure lB permet d'étudier les liens de ce circuit hy- draulique, c'est-à-dire son état de bon fonctionnement, en fonction de l'état de bon fonctionnement de chacun de ses composants. Dans le circuit de la figure 2B, les portes ET4 et ET6 sont équivalentes aux vannes 1 et 3 qui définissent un lien. Ce lien est critique puisqu'il dé- finit un état de bon fonctionnement critique: en effet, si La vanne 1 ou si la vanne 3 est mise en état de défaillance, Le circuit est mis en état de défail- lance, puisque la vanne 2 qui ne fait pas partie du lien est déjà en état de défaillance. La vanne I ou la vanne 3 est un composant critique du lien critique. Ce lien qui ne comporte que des composants critiques est même un lien minimaL. La recherche des liens critiques et des com- posants critiques de ces liens peut donc être effectuée facilement à l'aide de circuits logiques équivalents du type de celui de la figure 2B, en appliquant des si- gnaux de niveau logique I sur les entrées de simulation des portes correspondant aux composants du circuit ou système dont on veut simuler le bon fonctionnement, et des signaux de niveau logique 0 sur les entrées de si- mulation des portes correspondant aux composants dont on veut simuler la défaillance ou la remise en état de défaillance momentanée. Bien entendu, pour être confor- me avec la logique définie à la figure 2A, la sortie de porte ET6 doit être suivie d'un inverseur (non repré- senté) pour que le bon fonctionnement corresponde à un niveau logique 0. La figure 2C va permettre de mieux comprendre ce qu'est un système ou circuit "non cohérent'. Le cir- cuit Logique représenté sur cette figure peut être un circuit équivalent à un système ou circuit, hydraulique par exemple, ou de tout autre type. Ce circuit logique comprend les portes ET7, ET10, ET9, OU3, OU4. La porte ET7 comprend une entrée qui est portée en permanence à un niveau logique 1, tandis que son autre entrée inversée de simulation 101 peut être portée à un niveau logique 1 ou à un niveau logique 0 pour simuler la défaillance ou le bon fonc- tionnement du composant auquel cette porte correspond dans le circuit ou système à étudiera La porte ET10 comprend une entrée 102 qui est portée en permanence à un niveau logique 1, tandis que son autre entrée inversée de simulation 103 est portée à un niveau logique 1 ou à un niveau logique 0 pour simuler la défaillance ou le bon fonctionnement du com- posant auquel cette porte correspond dans le circuit ou système à étudier. Les sorties des portes ET7 et ET10 sont re- liées respectivement aux entrées de la porte ET9. La porte OU3 comprend une entrée 104 qui est reliée à la sortie de la porte ET9 et une autre entrée qui peut être portée à un niveau logique 1 ou à un niveau logique 0 pour simuler une panne ou défaillance du composant correspondant ou le bon fonctionnement de ce composant. Enfin, la porte OU4 comprend une entrée 106 qui est reliée à la sortie de la porte OU3, et une autre entrée 107 qui peut être portée à un niveau logi- que 1 ou à un niveau logique 0 pour simuler une défail- lance ou le bon fonctionnement du composant correspon- dant. Dans cet exemple de circuits de simulation, on peut montrer que si Le circuit est en état de dé- faillance (signal de niveau logique 0 sur la sortie 108 de la porte OU4) par suite de la défaillance simulée de certains composants, la mise en état de défaillance si- muLée de composants qui étaient en état de bon fonc- tionnement entraÂne La mise en état de bon fonctionne- ment du système. Si par exempLe, une défailtance est simulée par l'appLication d'un signal de niveau Logique 1 sur L'entrée 101 de La porte ET7, aLors que tous Les autres composants sont en état de bon fonctionnement (signaux de niveau logique 0 sur Leurs entrées 103, 105, 107 de simulation), la sortie 108 de La porte OU4 est au ni- veau Logique 0 indiquant une défaillance. Si L'on si- mule alors une défailLance par application d'un signal de niveau Logique 1 sur L'entrée 105 de La porte OU3 ou sur L'entrée 107 de La porte OU4, pour simuler un état de défaillance des composants correspondants, La sortie 108 de la porte OU4 passe au niveau logique 1 indiquant ainsi une remise en état de bon fonctionnement du sys- tème ou circuit simulé, ce qui est non cohérent. IL en est de même si une défailLance est si- mulée sur Les entrées 101 et 103 des portes ET7, ET10 par application d'un signal de niveau logique 1 sur ces entrées inversées, aLors que Les autres entrées 105 et 107 reçoivent des signaux de niveau logique 0 simulant un bon fonctionnement des composants correspondants: La sortie 108 de la porte OU4 est au niveau Logique 0 indiquant la défaillance du système simulé. Si on simule alors une défaillance des compo- sants correspondant à l'une des portes OU3 ou OU4, par application d'un signal de niveau logique 1 sur l'en- trée 105 ou sur l'entrée 107 de l'une ou l'autre de ces portes, le signal sur la sortie 108 passe au niveau logique 1 indiquant ainsi une remise en état de bon fonctionnement du circuit ou système simulé, ce qui est encore non cohérent. Dans ce dernier exemple, si la porte ET7 si- mule par exemple un composant numéroté 1 d'un système, et si la porte ET10 simule un composant numéroté 2, les portes OU3 et OU4 simulant des composants numérotés 3 et 4, respectivement, il est possible de dire que les composants 1,2 décrivent une coupe et que le composant 4 est non cohérent pour la coupe 1,2. Comme on le verra plus loin en détail, le système de test conforme à l'invention permet d'appli- quer sur chacune des entrées de simulation de défail- lance ou de bon fonctionnement des composants d'un cir- cuit de simulation, des signaux logiques de niveau 1 ou 0. Il permet aussi sur l'une de ses sorties, de véri- fier si dans le système simulé, il existe au moins une coupe ou un lien critique. Il permet également de repé- rer le ou les composants critiques de chaque coupe et chaque lien. Enfin, ce système de test permet d'indi- quer si un système ou un circuit est non cohérent et quel est le composant non cohérent dans une coupe de ce circuit. La figure 3 représente de manière schématique un système de test de la défaillance ou du bon fonc- tionnement d'un circuit C à n composants logiques, re- pérés de 1 à n, de manière prédéterminée. Le circuit C représenté en exemple sur cette figure est le même que celui de la figure 2A. Ce circuit est équivalent au circuit de la figure lB et permet d'étudier les coupes de ce circuit. Les composants qu'il permet de simuler sont constitués par les portes ET1, ET2 et ET3. Comme indiqué plus haut, l'entrée 30 de ce circuit est portée à un niveau logique 1 pour simuler le passage du fluide dans le circuit hydraulique correspondant. La sortie de ce circuit est représentée en 22, tandis que les en- trées de simulation des différents composants sont ré- férencées 17,19, 21. La présence d'un niveau logique 0 sur la sortie 22 de ce circuit indique la défaillance de celui-ci. Il est bien évident que dans l'exemple du circuit C représenté sur cette figure, le système de l'invention permet de tester des coupes et plus parti- culièrement des coupes critiques sur un circuit consti- tué de trois composants, mais qu'il pourrait permettre de tester des coupes critiques sur un circuit compor- tant un nombre n de composants, bien supérieur à 3. Il est bien évident aussi que d'autres compo- sants supposés non défaillants dans l'étude, peuvent être simulés dans le circuit C; c'est par exemple le cas de la porte OU1. Avec le circuit C, tel qu'il est décrit, plusieurs coupes peuvent être étudiées: par exemple la coupe simulant une défaillance sur les en- trées 17, 19, 21 ou encore la coupe simulant une dé- faillance sur les entrées 17, 19, ou encore la ceupe simulant une défaillance sur l'entrée 21, ou encore la coupe simulant une défaillance sur les entrées 17, 21, etc... Enfin, le système qui va être décrit dans son application au test des composants d'une coupe et plus particulièrement d'une coupe critique dans un circuit, tel que le circuit de la figure 2A, peut être appliqué de la même manière au test des composants d'un lien et plus particulièrement d'un lien critique dans un cir- cuit tel que le circuit de la figure 2B. Il peut aussi être appliqué à la détermina- tion des composants non cohérents dans une coupe ou un lien d'un circuit tel que le circuit de la figure 2C. Le système de test représenté sur la figure 4 comprend un générateur G de signaux logiques de niveau 0 ou 1 disponible sur des sorties QP1, QP2'... QPi,... QPn. i n Le système de test comprend aussi des moyens de test MT connectés à des entrées et des sorties du générateur G, pour tester le niveau logique du signal sur la sortie du circuit C t-esté, pour différentes con- figurations des signaux de niveau logique 1 ou 0 appli- qués sur les entrées de simulation du circuit C de si- mulation d'un circuit ou système. Ces différentes con- figurations permettent, comme on le verra plus loin en détail de déterminer les états de défaillance ou de bon fonctionnement critique d'un circuit, ainsi que sa non cohérence éventuelle. Les moyens de test MT comprennent une porte ET8 à sortie inversée, dont une entrée 32 inverse le niveau du signal logique provenant de la sortie 22 du circuit C. L'autre entrée 33, de la porte ET8 est re- liée à une sortie du générateur G et plus précisément à une sortie 34 de moyens de synchronisation SYN apparte- nant -à ce générateur et qui permettent d'appliquer à cette porte un signal impulsionnel de synchronisation SYNC, de niveau logique 1, à chaque fois qu'un signal de simulation est appliqué à un composant. Dans l'exemple d'application du système re- présenté sur la figure 3, à l'étude des coupes du cir- cuit C correspondant au circuit de la figure 2A, des sorties QP1, QP2, QP3 du générateur G sont reliées res- pectivement aux entrées de simulation 17, 19, 21 des portes ET1, ET2, ET3 du circuit C. Ce générateur, qui sera décrit plus loin en détail, permet d'appliquer à l'ensemble des composants, décrivant une coupe par exemple, des signaux logiques de niveau 1 simulant leur défaillance et des niveaux logique 0 simulant le bon fonctionnement des autres composants, puis successive- ment à chaque composant décrivant la coupe, un signal logique de niveau 0 simulant l'état de bon fonctionne- ment de ce composant suivi d'une remise au niveau logi- que 1, afin d'observer si en sortie du circuit, la re- mise en état de bon fonctionnement de l'un des compo- sants maintient ou non le circuit en état de défaillan- ce. Si au cours d'un test l'un des composants est remis en état de bon fonctionnement et que le circuit est lui aussi remis en état de bon fonctionnement, c'est que la coupe étudiée est une coupe critique, le composant considéré étant alors un composant critique, et que ce composant met le circuit en état de défail- lance critique. Si on étudie donc une coupe sur le circuit C, ou un circuit analogue, la défaillance de ce circuit se traduit par un signal de niveau logique 0 sur la sortie 22 du circuit C. Il en résulte qu'une coupe étudiée sur le circuit C est critique, pour un composant de cette coupe, si la sortie inversée de la porte ET8 est remise à un niveau logique 1, lorsque ce composant est remis en état de bon fonctionnement (niveau logique 0 appli- qué sur l'entrée de simulation de la porte correspon- dant au composant). Le composant considéré peut alors être qualifié de critique. C'est le cas par exemple des composants de la coupe correspondant aux portes ET1 et ET2. Chacun des deux composants de cette coupe est cri- tique; cette coupe est même minimale comme indiqué plus haut. Si par contre, lors de la simulation de l'un des composants du circuit C qui traduit le bon fonc- tionnement de ce composant (niveau logique 0 sur l'en- trée de simulation de la porte correspondante du cir- cuit C), la sortie 22 du circuit C reste au niveau logique 0 et la sortie de la porte ET8 passe au niveau logique 0 lors de l'application du signal SYNC, c'est que le composant considéré n'est pas critique pour la coupe choisie. En effet, la remise en état de bon fonc- tionnement de ce composant laisse le circuit en état de défaillance. Au cours des tests, le générateur G applique à l'ensemble des entrées de simulation des portes cor- respondant aux composants de la coupe, un niveau logi- que 1 simulant une défaillance, puis successivement, l'entrée de simulation de chaque composant est portée à un niveau logique 0 simulant l'état de- bon fonctionne- ment de ce composant, puis à un niveau logique 1 simu- lant à nouveau un état de défaillance; les entrées de simulation des autres composants correspondant à la coupe sont, pendant la durée de la simulation d'un com- posant, à un niveau logique 1 simulant la défaillance de ceux-ci. On peut de la même manière rechercher, par exemple dans le circuit C de la figure 2B, l'existence de liens critiques ainsi que les composants critiques dans ces liens. Dans cette application, les entrées de simu- lation 24, 26, 28 du circuit C de la figure 2B sont reliées respectivement aux sorties QP1, QP2, QP3 du gé- nérateur G, tandis que la sortie 29 de la porteET6 est reliée à L'entrée 32 de la porte ET8. Dans cet exemple, le fonctionnement est le suivant: on applique par exemple des signaux de niveau logique 1 traduisant le bon fonctionnement d'un composant sur les entrées de simulation 24, 28 des portes ET4,P ET6, dont les compo- sants correspondants constituent un lien, et un signal de niveau logique O sur l'entrée 26 de la porte ET5 (traduisant la défaillance du composant correspon- dant), qui ne fait pas partie du lien. La sortie 29 de la porte ET6 est alors au niveau logique 1, ce qui traduit l'état de bon fonctionnement du circuit ou sys- téme simulé. La sortie de la porte ET8 est alors au niveau logique 1 lorsque la porte ET8 reçoit l'impul- sion SYNC sur son entrée 33. Si on applique alors un niveau logique O sur l'entrée 24 de la porte ET4 pour traduire la défaillance du composant correspondant, la sortie 29 passe au niveau logique O (état de défaillan- ce du circuit); La sortie de La porte ET8 passe aussi au niveau logique 0 traduisant la défaillance du cir- cuit. Le composant simulé par La porte ET4 est donc un composant critique et le Lien considéré est lui aussi critique. Ce Lien est même minimal puisqu'on pourrait montrer que l'autre composant du lien, simuLé par La porte ET6, est lui aussi critique. Le circuit ou systè- me simulé présente donc des états de défailLance criti- que. Au cours des tests, le générateur G applique à l'ensemble des entrées de simulation des portes cor- respondant aux composants du lien, un signal de niveau logique 1, simulant leur bon fonctionnement, puis suc- cessivement, l'entrée de simulation de chaque composant est portée à un niveau logique O simulant l'état de défaillance de ce composant, puis à un niveau logique 1 simulant à nouveau un état de bon fonctionnement; les entrées de simulation des autres composants correspon- dant au lien sont, pendant la durée de la simulation d'un composant, à un niveau logique 1 simulant le bon fonctionnement de ceux-ci. On peut également rechercher de la même ma- nière, à l'aide du système de l'invention, si le cir- cuit ou système correspondant au circuit de la figure 2C par exemple, est non cohérent. Dans ce cas, les en- trées de simulation 101, 103, 105, 107 du circuit de simulation sont reliées respectivement aux sorties QP1, QP2, QP3, QP4 du générateur G et la sortie 108 de la porte OU4 est reliée à l'entrée 32 de la porte ET8. Dans cette application, le générateur G ap- plique par exemple sur les entrées 103, 105, 107 de simulation, des signaux de niveau logique O simulant le bon fonctionnement des composants correspondants, et un signal de niveau logique 1 sur l'entrée 101 simulant la défaillance du composant correspondant. La sortie 108 de la porte OU4 est au niveau logique 0 indiquant La défaillance du circuit ou système simuLé. La sortie de La porte ET8 des moyens de test est alors elle aussi au niveau O Lorsque L'entrée 33 de cette porte reçoit l'impulsion SYNC. Si Le générateur applique alors un signal de niveau logique 1 sur l'entrée 105 de la porte OU3 ou sur l'entrée 107 de la porte OU4 exprimant la défail- lance des composants correspondants, la sortie 108 de La porte OU et la sortie de la porte ET des moyens de Lapote O4 etl oted apreE8demonse test passent au niveau logique 1 exprimant la remise en état de bon fonctionnement du circUit ou système simu- lé. Ce circuit ou système est bien non cohérent puis- qu'étant défaillant, la mise en état de défaillance d'un composant qui était en état de bon fonctionnement provoque la remise du circuit en état de bon fonction- nement. Le composant du circuit simulé correspondant à la porte OU4 est un composant non cohérent. On verra plus loin en détail comment les moyens de test permet- tent de déterminer les coupes critiques, les liens cri- tiques, les composants critiques et la non cohérence, à partir des signaux fournis par la porte ET8. Le générateur G comprend un ensemble P dont au moins n bascules P1, P2, P3, Pi''... Pn permettent de mémoriser les états logiques de simulation des coinma posants du circuit ou système à étudier. Les sorties QP1, QP2,. QPi... QPn de ces bascules sont, comme on..DTD: l'a mentionné plus haut, respectivement reliées aux en- trées de simulation des composants du circuit C équiva- lent logique du circuit ou système à étudier. C'est ainsi que dans l'exemple considéré, les sorties QP1, QP2, QP3 sont respectivement reliées aux entrées de si- mulation 17, 19, 21 des composants du circuit C de la figure 2A. Dans ce cas et comme indiqué plus haut, c'est une coupe d'ordre 3 qui est étudiée. Comme on Le verra plus Loin en détaiL, Les états Logiques de simulation de défaiLLance ou de bon fonctionnement des composants du circuit C sont chargés dans ces bascuLes, à L'initialisation du système. Le générateur comprend aussi des moyens de commande MC dont Les sorties QL1, QL2, QL3,.. ., Qis..., QLn sont reliées à des entrées d'un ensemble Logique EL,, EL2 de sélection et de commande des bascuLes Pi, pour que Les sorties de ces bascuLes de mémorisation Pi, séLection- nées pour simuler les composants déterminés du circuit, présentent L'état Logique 1 pour simuler une défaillan- ce, puis pour que chaque sortie présente successivement L'état Logique inverse (zéro), simuLant le bon fonc- tionnement du composant correspondant ou réciproque- ment. Comme on le verra plus Loin en détail, ces changements d'état Logique sur Les sorties des bascules Pi sélectionnées, sont commandés par des signaux MA0, MA1, provenant des moyens de synchronisation SYN; ces signaux sont appLiqués respectivement aux ensembles Lo- giques EL1 et EL2. Les moyens de commande MC compren- nent un registre à décalage L ainsi que Les moyens de synchronisation SYN mentionnés plus haut. Le registre à décaLage L comporte au moins n bascuLes de commande L1, L2,..., Li,..., Ln qui sont reliées en série. Les sor- ties QL1,... QLi,..., QLn, de ces bascules constituent des sorties de commande de L'ensemble P de mémorisation d'états logiques de simulation. La première bascule L1 du registre à décalage L présente trois entrées reliées respectivement aux sorties R, Q, C, des moyens de syn- chronisation SYN; cette bascule reçoit aussi un signal RAZL de remise à zéro du contenu du registre à décala- ge, un signal QL0 présentant un état logique prédéter- miné qui est mémorisé, avant décalage, dans la bascule L1 du registre, et un signal CL d'horloge qui permet de commander les décalages dans le registre L du signal QL0 mémorisé initialement dans la bascule L1. Les en- trées de commande de l'ensemble logique EL1, EL2 de sélection sont respectivement reliées aux sorties de commande QL,..., QLi,..., QLn des bascules l,... Li,..., Ln. Les sorties de cet ensemble logique sont reliées à des entrées de commande PR1,..., PRi,..., PRn, CL1,..., CLi,..., CLn, des bascules de l'ensemble P. L'ensemble logique EL1, EL2 est constitué de manière que chaque bascule Pi sélectionnée dans l'ensemble de mémorisation P, pour appliquer un signal de simulation sur l'entrée de simulation d'un composant prédéterminé du circuit C corresponde à la présence d'un niveau logique prédéterminé (niveau 1) sur la sortie de com- mande QLi de la bascule Li correspondante. Cet ensemble logique présente en outre deux entrées supplémentaires de commande, aptes à recevoir respectivement les si- gnaux MAo, MA1, de commande de test, pour que la sortie de chaque bascule Pi sélectionnée présente successive- ment l'état logique de la bascule à l'initialisation (état logique 1), l'état logique inverse (état logique 0) de l'état initial, puis à nouveau l'état logique initial 1 de cette bascule. (Dans le cas de l'étude d'une coupe). Les moyens logiques de synchronisation SYN * produisent sur leurs sorties des signaux SYNC de com- mande de mémorisation des résultats de simulation, les signaux RAZL de remise à zéro du registre à décalage L, ainsi que les signaux QL0 et CL de mémorisation et de commande de décalage, appliques à la première bascule du registre L. Ces moyens de synchronisation produisent également sur une sortie, un signal INIT qui permet d'initialiser un compteur CPR des moyens de test MT, qui sera décrit ci-après. Le compteur CPR des moyens de test MT est chargé par une entrée CP, à l'initialisation, par une valeur correspondant à L'ordre de la coupe ou du lien (valeur égale à 3, si l'on considère par exemple La coupe constituée par exemple sur la figure 2A, par les portes ET1, ET2, ET3). Ce compteur présente une entrée qui est reliée à une sortie des moyens de synchronisation SYN pour recevoir un signal d'initiaLisation INIT, à l'initialisation du système. Le contenu de ce comp- teur décroît d'une unité pour chaque signal CL reçu sur une autre entrée reliée à une sortie C des moyens de synchronisation SYN. Une sortie de ce compteur est re- liée, comme on le verra plus loin en détail, à une entrée BL de commande d'arrêt des moyens de synchroni- sation SYN, pour arrêter le système lorsque tous les composants de la coupe ou du lien ont été simuLés. Enfin, la sortie 35 de la porte ET8 des moyens de test MT est reliée à une entrée de moyens 36 qui permettent d'indiquer qu'un composant d'une coupe ou d'un lien est critique. Ces moyens 36 peuvent être constitués par exemple, par un indicateur lumineux. Ils comportent aussi des entrées 50 reliées à des sorties d'un autre compteur CPL qui intervient, comme on le verra plus loin en détail, notamment pour commander Le balayage des entrées de simulation du circuit testé, par les signaux de niveaux logiques 0 ou 1. Ce compteur CPL qui fait aussi partie des moyens de test MT compor- te des entrées qui sont respectivement reliées aux sor- ties Q et C des moyens de synchronisation SYN, pour recevoir respectivement le signal RAZL de remise à zéro au début du test d'un circuit, et les signaux d'horlo- ge CL. L'ensemble logique de sélection et de comman- de comprend deux ensembles EL1, EL2 de porte ET présen- tant chacune une sortie inversée. Ces deux ensembles comprennent chacun respectivement un nombre de portes égal au nombre n de bascules Pi de l'ensemble P, ainsi qu'au nombre n de bascules Li du registre à décalage L. Chaque porte ET à sortie inversée du premier ensemble logique EL1 présente une entrée qui est reliée à une sortie de commande de la bascuLe Li correspondante et une autre entrée qui est retiée à La sortie M0 des moyens de synchronisation pour recevoir Le signal de commande de test MAO. C'est ainsi, par exempLe sur La figure, que L'entrée 38 de la première porte 39 de l'ensemble EL1 est reliée à la sortie QL1 du registre L, tandis que l'autre entrée 40 de cette porte reçoit le signal MA0 de commande de test, provenant des moyens de synchroni- sation SYN. Les sorties des portes de ce premier ensem- ble logique sont respectivement reliées, après inver- sion, à l'une des entrées de commande CL1,... CLito. CLn des bascules Pi de l'ensemble P. Les bascules de l'ensemble P sont chargées à l'initialisation du systè- me. Le signal MA0 de niveau logique 1 qui, après passa- ge dans chaque porte de l'ensemble EL1 devient un si- gnal de niveau logique 0 est appliqué successivement sur les entrées de commande CL1, CL2, CL3 des bascules de l'ensemble P et fait passer ces bascules à l'état logique 0, si leur état initial était au niveau 1. De même manière, chaque porte ET à sortie in- versée du deuxième ensemble logique EL2 présente une entrée qui est reliée à une sortie de commande de la bascule Li correspondante du registre à décalage L, et une autre entrée qui est reliée à la sortie M1 des moyens de synchronisation SYN, pour recevoir les si- gnaux MA1 de commande de test. Les sorties inversées de ces portes ET du deuxième ensemble logique sont-respec- tivement reliées aux autres entrées de commande PR1,..., PRi,..., PRn des bascules de l'ensemble P pour ramener ces bascules dans leur état initial (niveau lo- gique 1) au cours des tests, grâce aux signaux MA1 C'est ainsi par exemple que la première porte ET 41 de ce deuxième ensemble Logique présente une en- trée 42 qui est reliée à la première sortie QL1 de commande du registre à décalage L, et une autre entrée 43, qui reçoit un signal MA1 de niveau Logique 1 quand La bascule doit être ramenée dans son état Logique ini- tial, c'est-à-dire l'état Logique 1. Les bascules de mémorisation Pi de l'ensemble de mémorisation P d'état logique de simulation peuvent être par exemple les bascules de l'ensemble P du géné- rateur de signaux logiques combinés décrits dans La de- mande de brevet n 8 101 392 déposée le 26 janvier 1981 au nom du même demandeur. Dans ce cas, les bascules ont été initiale- ment chargées grâce à ce générateur de combinaison de manière qu'un agencement prédéterminé de certaines d'entre elles, correspondant à la coupe ou au Lien étu- dié, présente sur ses sorties des signaux logiques de niveau 1. Dans le système de test qui vient d'être dé- crit, des bascules successives de l'ensemble P corres- pondent à chacun des composants qui décrit la coupe ou le lien. Il est bien évident que d'autres bascules Pk peuvent être insérées entre les bascules Pi pour agir sur d'autres composants, non représentés, dont les re- pères ne correspondent pas à ceux de la coupe ou du lien étudié. Il est ainsi possible d'obtenir un ensemble P de bascules, ordonnées de 1 à n, dans lequel n repré- sente le nombre total des composants d'un circuit. Lors des simulations des différents compo- sants du circuit C dont on veut étudier une coupe par exemple, la sortie 22 de ce circuit est au niveau logi- que 0, si celui-ci est en défaillance. Au cours des simulations des divers compo- sants d'une coupe de circuit C, s'il apparaît que la mise en état de bon fonctionnement de l'un des compo- sants, par l'application d'un signal de niveau Logique 0 sur l'entrée de défaillance de ce composant, remet le circuit C en état de bon fonctionnement, la sortie de ce circuit passe au niveau logique 1. Au moment de l'application de l'impulsion SYNC, sur la porte ET8, il apparaît à la sortie de cette porte, un signal de ni- veau logique 1. Ce signal indique alors que la coupe étudiée est une coupe critique. Le système fonctionne de manière différente dans l'étude d'une coupe selon que les repères de com- posants en panne et donc les positions des niveaux lo- giques 1 sur les sorties de l'ensemble de mémorisation P, sont connus ou selon que ces repères ainsi que les positions de niveaux logiques 1 sur les sorties de l'ensemble de mémorisation P, sont inconnus. A l'ini- tialisation du système et dans les deux cas, les sor- ties du registre P de mémorisation des états logiques de simulation, qui sont reliées aux entrées de simula- tion des composants du circuit C de la figure 2A par exemple, sont à un niveau logique 1 pour tous les com- o posants correspondant à la coupe et à un niveau logique 0 pour tous les autres composants. Un état logique 0 est présent sur la sortie 22 du circuit C. La coupe représentée par ET1 et ET3 par exemple est critique; les simulations successives d'états de bon fonctionne- ment, sur chacune des entrées de simulation des compo- sants de la coupe doivent provoquer au moins une fois l'apparition d'un signal de niveau logique 1 sur la sortie 22 du circuit. Comme indiqué plus haut, dans cette coupe, le composant correspondant à la porte ET3 est un composant critique. En effet, la remise en état de bon fonction- nement de ce composant (niveau logique 0 sur l'entrée 21 de ET3) remet le circuit en état de bon fonctionne- ment. IL en résulte que le système de test de l'in- vention va opérer de La manière suivante, dans te cas du circuit C représenté en exempLe sur La figure et dans le cas o on étudie la coupe ET1, ET2, ET3, d'or- dre 3: les entrées de simulation 17, 19, 21 des portes ET1, ET2, ET3 étant initiaLement à un niveau Logique 1 simuLant La défaiLLance de ces composants, L'entrée 17 de la porte ET1 va être portée à un niveau Logique 0, simulant L'état de bon fonctionnement de cette porte, les autres entrées de simulation des deux autres portes restant à un niveau logique 1. La simulation de l'état de bon fonctionnement de la porte ET1 ne change rien sur La sortie 22 du circuit C, ni sur La sortie 35 de La porte ET8 qui reste à L'état Logique 0 au moment de L'impulsion SYNC. Le composant correspondant à La porte ET1 n'est donc pas critique. En effectuant Le même type de simulation pour La porte ET2, on s'aperçoit que le composant correspondant à cette porte n'est pas criti- que. Le seul composant critique dans la coupe considé- rée est celui qui correspond à la porte ET3. Les mêmes opérations pourraient être bien en- tendu effectuées sur un circuit représentant un lien, analogue par exemple au circuit de la figure 2B. Si les composants correspondant aux portes ET4 et ET6 consti- tuent un lien d'ordre 2 et que le composant correspon- dant à la porte ET5 est en défaillance (niveau logique 0 sur son entrée de simulation, on s'aperçoit que le circuit simuLé est mis en état de défaillance si l'un des composants correspondant à la porte ET4 ou à la porte ET6 est mis en défaillance (niveau logique 0 sur l'entrée de simulation de l'une de ces portes). Dans ces conditions, on peut dire que ces composants sont critiques pour le lien considéré: lorsque chacun de ces composants est mis en état de défaillance, la sor- tie de la oorte ET41 nas$- au niveau tonioue 0 au moment de l'im- pulsion SYNC, indiquant un état de défaillance. Le Lien est critique; il est même minimal. L'étude de la non cohérence d'un circuit se ferait de façon semblable, à l'aide par exemple du circuit de la- figure 2C. Cette étude a été décrite plus haut. Dans le mode de réalisation du système de l'invention, représenté sur la figure 3, on a supposé que les repères et donc les positions des bascules de l'ensemble P qui sont à un niveau 1, sont connus. Dans ce cas, à l'initialisation, le registre L est remis à zéro par un signal de remise à zéro appli- qué sur l'entrée RAZL du registre L, commandant ainsi la remise à zéro de toutes les bascules L. Un signal de mémorisation de niveau logique 1 est alors appliqué sur l'entrée de mémorisation QL0 du registre à décalage L, en même temps qu'une impulsion CL provoquant une mise à l'état logique 1 de la première bascule L1l tou- tes les autres bascules du registre à décalage L étant au niveau logique 0. Cette opération est celle qui per- met d'insérer un niveau logique 1 unique dans le regis- tre L (dans la bascule L1). Cette opération permet, par l'intermédiaire de la première bascule de l'ensemble logique EL1 et de la première bascule de l'ensemble logique EL2, de simuler le premier composant du circuit C en appliquant le signal MA0 sur l'entrée 40 de la porte 39 qui fait passer la sortie QP1 de la bascule P1 de l'ensemble P au niveau logique 0, simulant ainsi le bon fonctionnement du premier composant ET1, dans le cas d'une coupe. Si cette simulation de bon fonctionne- ment laisse apparaître sur la sortie 22 du circuit C un niveau logique 1 représentant le bon fonctionnement de ce circuit, c'est que la coupe est critique et que le composant simulé est lui-même un composant critique. Une autre impulsion de décalage est alors ap- pliquée à l'entrée CL du registre à décalage L, tandis que l'entrée QL0 est portée au niveau Logique 0. Cette nouvelle impulsion appliquée à L'entrée CL du registre à décalage propage le niveau 1 qui était contenu dans la bascule L1, dans La bascule L2 pour permettre La simulation du composant correspondant à la porte ET2, par l'intermédiaire de la bascule P2. IL est bien évident que ce niveau est propagé jusqu'à La bascule Li du registre à décalage L, pour permettre la simulation du composant de rang i, par l'intermédiaire de la bascule P.. Il est bien évident aussi que si les compo- sants de rang i décrivant une coupe ou un Lien ne cor- respondent pas à des bascules Pi successives, il faut propager Le niveau 1 dans le registre L en face du chacune des bascuLes P correspondant aux composants dé- crivant la coupe. Bien entendu aussi, après la simulation de bon fonctionnement du composant ET1, la bascule P1 de l'ensemble P est remise à l'état initial de niveau 1 grâce à l'application du signal MA1 sur la première porte de l'ensemble logique EL2, la bascule P1 ayant été mise à 0 par application du signal MA0 sur la pre- mière porte de l'ensemble logique EL1. L'application des signaux MA0 et MA1 est répétée un nombre de fois égal à celui des composants qui constituent la coupe ou le lien. Le fonctionnement des moyens de test MT va maintenant être expliqué de manière plus détaillée, pour l'étude des composants critiques d'une coupe ou d'un lien, ainsi que pour l'étude d'un système ou d'un circuit non cohérent: Dans le cas de la recherche du ou des compo- sants critiques d'une coupe, les moyens de test MT fonctionnent de la manière suivante: un niveau logique 1 est introduit, comme indiqué plus haut dans le regis- tre L. Ce niveau logique 1 est ensuite décalé de maniè- re b ce que La bascule L dont la sortie est au niveau logique, soit en face de l'une des bascules du registre P qui est reliée à l'entrée de simulation de la porte correspondant au premier composant décrivant la coupe par exemple. Ce niveau logique 1 permet de simuler une panne du composant correspondant. Ce niveau logique 1 est ensuite supprimé pour être remplacé par un niveau logique O simulant le bon fonctionnement du composant correspondant. Les moyens de synchronisation SYN four- nissent ensuite une impulsion SYNC. Si la sortie 35 de la porte ET8 est au niveau logique 1, c'est que le composant correspondant est un composant critique. Le numéro de ce composant critique peut être connu grâce au compteur CPL qui a été remis à zéro lorsque le re- gistre L a été lui-même remis à zéro par le signal RAZL, fourni sur la sortie Q des moyens de synchronisa- tion SYN. Le compteur CPL est incrémenté de une unité à chaque fois que l'on décale le niveau logique I dans le registre L en lui appliquant une impulsion CL provenant de la sortie C des moyens de synchronisation SYN. Les moyens d'indication 36 indiquent alors qu'il s'agit d'un composant critique et les informations fournies sur les entrées 50 de ces moyens 36, par le compteur CPL, indiquent le numéro du composant critique. Lors- qu'un composant vient d'être ainsi testé (qu'il soit critique ou non), ce composant est ensuite remis en état de défaillance (niveau logique 1 sur son entrée de simulation). On décale ensuite le niveau logique I dans le registre L de manière à ce qu'il soit en face de l'une des sorties de l'une des bascules du re- gistre P qui est reliée à une entrée de simulation du composant suivant de la coupe. Les moyens d'indication 36, le compteur CPR et le compteur CPL agissent alors de la manière indiquée plus haut si cet autre composant est lui-même critique. On continue ainsi jusqu'à la fin du balayage de toutes les entrées de simulation du cir- cuit C par des niveaux logiques 1, c'est-à-dire jusqu'à ce que la valeur chargée dans le compteur CPR à L'ini- tialisation (ordre de la coupe) soit atteint. Le comp- teur CPR arrête alors le balayage par un signal de sor- tie appliqué sur l'entrée BL des moyens de synchronisa- tion SYN. Un fonctionnement semblable pourrait être décrit pour l'étude du ou des composants critiques d'un lien. Dans le cas o le système de l'invention est utilisé pour déterminer les composants non cohérents d'un circuit, et plus particulièrement d'une coupe dé- terminée de ce circuit, son fonctionnement est le sui- vant: le fonctionnement est très analogue à celui qui intervient lorsque le système sert à déterminer des composants critiques, excepté que, dans le cas de la détermination des composants nQn cohérents, le registre L fournit sur l'une de ses sorties un signal de niveau logique 1, qui par décalage s'arrête en regard d'une bascule du registre P dont le signal de sortie est au niveau logique O (dans l'étude des composants criti- ques, ce signal de niveau logique 1 s'arrêtait, par décalage, en face d'une bascule du registre P dont le signal de sortie était au niveau logique 1). Le signal de niveau logique O fourni sur l'entrée de simulation d'une porte correspondant à un composant du circuit dont on étudie la coupe, met alors en panne le compo- sant correspondant puisque l'entrée de simulation passe au niveau logique 1. Une impulsion de synchronisation SYNC fournie par les moyens de synchronisation SYN est alors appliquée à la porte ET8. Si le signal sur la sortie 35 de cette porte passe alors au niveau logique 1, c'est que le composant considéré est non cohérent pour La coupe. Le numéro du composant peut être connu grâce au compteur CPL. On remet ensuite ce composant en état de bon fonctionnement et on procède au décalage du niveau 1 sur les sorties du registre L, jusqu'à la prochaine bascule du registre P dont la sortie est au niveau lo- gique O. On recommence ainsi jusqu'au balayage complet de toutes les sorties du registre P qui sont au niveau logique 0. Pour savoir si tous Les composants du circuit testé ont été balayés, on utilise le compteur CPR qui a été chargé par le nombre total de composants. Ce comp- teur est décrémenté de une unité à chaque fois qu'il reçoit une impulsion CL provenant de la sortie C des moyens de synchronisation SYN. Ces impulsions CL sont celles qui permettent aussi d'effectuer les décalages dans le registre L. La figure 4 représente schématiquement deux autres modes de réalisation d'un système conforme à l'invention. L'un de ces modes de réalisation concerne le cas o la position des bascules de l'ensemble de mémorisation P, qui sont à un niveau logique 1, est inconnue. Un autre mode de réalisation, qui est repré- senté sur la même figure, concerne le cas o la posi- tion des bascules de l'ensemble P, qui sont au niveau 1, étant inconnue, le système est construit sous forme modulaire. Les mêmes éléments portent les mêmes réfé- rences sur cette figure et sur la figure précédente. Dans le mode de réalisation qui est représen- té sur la partie gauche de la figure, le système de l'invention comprend comme précédemment, les bascules PI' P2'... Pn de l'ensemble de mémorisation P qui déli- vrent sur leurs sorties les signaux QP1, QP2,.., QPi,..., QPn Il comprend également l'ensemble logique EL1 et EL2 qui reçoit les signaux MA0 et MA1 qui per- mettent de commander les changements d'états logiques des sorties prédéterminées des bascules de l'ensemble P; il comprend également le registre à décalage L, formé des bascules L1, L2,... Li,... Ln qui reçoit res- pectivement sur ses entrées un signal de mémorisation QLo, des signaux de commande de décalage CL, et un si- gnal de remise à zéro RAZL. On a aussi représenté sur cette figure, Les moyens de synchronisation SYN qui commandent le regis- tre à décalage L, qui fournissent Les signaux MA0 et MA1 ainsi que les signaux SYNC et INIT. Le circuit de simulation C reçoit sur ses entrées E Les signaux de sorties prédéterminées provenant des bascules de L'en- semble P. Le compteur CPR fournit, comme on l'a men- tionné plus haut, le signal de blocage BL des moyens de synchronisation SYN. Enfin, les moyens indiquant que la coupe ou le lien est critique ou que le circuit ou système est non cohérent, sont représentés en 36. Dans ce mode de réalisation, le système fonc- tionne de la même manière que précédemment, sauf en ce qui concerne la sélection des bascules de l'ensemble P de mémorisation; cette sélection permet de simuler le circuit C, sur ses entrées E. En effet, si les bascules Pi correspondant aux composants décrivant une coupe par l exemple sont à un niveau 1 permettant de simuler les entrées du circuit C, et sont mélangées à des bascules Pk à un niveau 0, et si la position des bascules Pi de l'ensemble P est inconnue, il est nécessaire de gérer ce registre à décalage L d'une manière différente de celle qui a été décrite plus haut. Dans ce cas, l'ensemble logique de commande comprend en outre un troisième ensemble logique EL3 de porte ET; chacune de ces portes présente une entree qui est reliée à la sortie de commande de la bascule Li correspondante dans le registre à décalage L, et une autre entrée qui est reliée à la sortie de la bascule Pi correspondante, dans l'ensemble de mémorisation P. C'est ainsi par exemple qua la porte ET 45, de l'ensem- ble logique EL3 présente une entrée 46 qui est reliée à la sortie QL1 de la bascule L1 du registre à décalage L, et une entrée 47 qui est reliée à la sortie QP1 de la bascule P1 de l'ensemble P. Les sorties des portes de l'ensemble logique EL3 sont reliées aux entrées d'une porte OU 48, dont la sortie est reliée à une entrée 49 des moyens de synchronisation SYN, par l'intermédiaire d'un inverseur 50. La sortie de cet - inverseur applique à l'entrée 49 des moyens de syn- chronisation SYN, dans des conditions que l'on définira par la suite, un signal LECT. Dans ce mode de réalisation, le système fonc- tionne de la manière suivante: on propage toujours un niveau logique 1 unique dans le registre L. Pour re- chercher par exemple, si l'état logique de la bascule Pm de rang m compris entre 1 et n, est 1, on propage dans le registre L un niveau logique I jusqu'à la bas- cule Lm. La porte ET correspondante de l'ensemble logi- que EL3, dont les entrées sont reliées respectivement à la sortie QPm de la bascule Pm et à la sortie QLm de la bascule L du registre à décalage L, valide la trans- mission du niveau logique 1 de sortie de la bascule Pm vers le circuit SYN, grâce à un signal LECT apparais- sant alors sur la sortie de l'inverseur qui est reliée à l'entrée 49 des moyens de synchro- nisation SYN. Ces moyens de synchronisation déclenchent sur la réception du signal LECT la validation du signal MA0 puis celle du signal MA1, ces signaux sont appli- qués successivement sur les portes ET à sortie inver- sée, qui correspondent à la bascule Pm' dans l'ensemble logique EL1 et EL2. Initialement, les bascules Pi dont les sor- ties correspondent à la coupe ou au lien à étudier (pour en rechercher les composants éventuellement cri- tiques ou non cohérents) sont portées au niveau logique 1, par exemple à l'aide du générateur de signaux logi- ques combinés, décrit dans la demande de brevet préci- tée. Le compteur CPR est chargé avec l'ordre de la cou- pe, c'est-à-dire 3, dans l'exemple de coupe d'ordre 3 décrit plus haut, simulée par un circuit comprenant les portes ET1, ET2, ET3. Un niveau logique 1 est alors injecté sur l'entrée QL0 de la bascule L1 après que le registre à décalage L ait été remis à zéro par un si- gnal de remise à zéro appliqué sur son entrée RAZL. Si le signal LECT est au niveau logique 0, c'est que la bascule P1 correspondant à la bascule L1 du registre à décalage présente sur sa sortie QP1 un niveau logi- que 1. Dans le cas contraire, des impulsions CL sont appliquées sur l'entrée de commande de décalage, du re- gistre à décalage L; chacune de ces impulsions est suivie d'un test du signal LECT. Si à la suite d'un test, ce signal est au niveau 1, une nouvelle impulsion est envoyée sur l'entrée CL du registre à décala- ge, jusqu'à ce que le signal LECT soit au niveau logi- que 0, indiquant ainsi la présence d'un niveau logique 1 sur une sortie d'une bascule de l'ensemble de mémori- sation P qui correspond à la bascule qui est au niveau 1 dans le registre L. A chaque fois qu'un niveau logi- que 1 est trouvé sur une sortie QPi de l'ensemble de mémorisation P, les signaux MA et MA1 sont appliqués successivement sur les entrées des ensembles logiques EL1 et EL2. Toutes ces opérations sont répétées jusqu'à ce que le compteur CPR qui a été chargé initialement à la valeur de l'ordre de la coupe soit à zéro. En effet, lorsque ce compteur est à zéro, c'est que tous les composants de la coupe ou du lien ont été simulés. Les mêmes opérations seraient effec- * tuées dans Le cas d'un lien tel que celui qui est re- présenté en exemple sur la figure 28. Le compteur CPL intervient comme précédemment pour repérer un composant critique. Sur la figure 4, on a aussi représenté un autre mode de réalisation du système de l'invention; dans ce mode de réalisation, le système fonctionne de la même manière. Le système est ici réalisé sous forme modulaire et on n'a représenté sur cette figure que deux modules m1 et m2, mais il est évident qu'il serait possible d'associer un nombre plus important de modu- les. Les bascules de mémorisation Pi sont groupées en ensembles identiques P. P',... reliés en série, de sor- te que la dernière bascule Pn du premier module m1 soit reliée à l'entrée de la première bascule de l'ensemble P' du deuxième module m2. Les modules comprennent des registres à décalage L, L',... identiques. Le registre à décalage du premier module m1 comprend notamment les entrées de mémorisation, de remise à zéro, et de com- mande de décalage QL0, RAZL et CL, tandis que la sortie de commande QL de la dernière bascule du registre à n décalage L du premier module m1 est reliée à l'entrée de mémorisation Q'L0 du registre à décalage L' du modu- le suivant. Les modules m1 et m2 comprennent respecti- vement les premier, deuxième et troisième ensembles lo- giques EL1, des bascules de l'ensemble de mémorisation P' du second module m2 sont représentées en Q'P1 Q'P2..., Q'Pi... Q'Pn Les sorties de commande du - registre à décalage L' de ce second module sont repré- sentes en Q'LQ'L,..., Q'L; elles sont re- liées aux entrées des ensembles logiques E'L1, E'L2, E'L3. Les sorties du troisième ensemble logique E'L3 du deuxième module m2 sont reliées aux entrées d'une porte OU 51, dont la sortie est reliée à l'entrée de commande 49 des moyens de synchronisation SYN par l'intermédiai- re de l'ampLificateur-inverseur 52, comparable à L'am- pLificateur-inverseur 50 et par L'intermédiaire de la ligne BUS. Comme précédemment aussi, ta sortie de L'am- plificateur 52 fournit un signal LECT à chaque fois qu'un niveau 1 est trouvé sur une sortie Q'P. d'une bascuLe P! de l'ensembte P', gr ce à la présence d'un *1 niveau 1 sur La sortie correspondante Q'Li d'une bascu- Le L! du registre à décalage L'. En fait, cette construction modulaire permet de disposer d'un nombre important de signaux de simuta- tion, Lorsqu'un circuit ou système comportant un très grand nombre de composants est à étudier. Chacun des amplificateurs 50 et 52 est constitué par un transistor monté en coLLecteur ouvert (connu dans l'état de la technique et décrit dans La demande de brevet préci- tée). REVENDICATIONS 1. Système de test de la défaillance ou de bon fonctionnement d'un circuit (C) à composants logi- ques, dans lequel n composants forment un ensemble de composants repérés de 1 à n de manière prédéterminée et reliés entre eux pour que cet ensemble présente sur une sortie, un état logique qui correspond à l'état de dé- faillance ou au bon fonctionnement de l'ensemble, et qui dépend de L'état de défaillance ou de bon fonction- nement de chacun des n composants de l'ensemble, chacun des n composants de l'ensemble présentant au moins une entrée de simulation apte à recevoir un signal de simu- lation de la défaillance ou du bon fonctionnement de ce composant, comprenant: - un générateur (G) dont les sorties sont respective- ment reliées aux entrées de simulation des compo- sants, pour leur appliquer des signaux de simulation présentant un premier ou un second état logique per- mettant de mettre un ou plusieurs composants, respec- tivement en état de défaillance ou de bon fonctionne- ment, puis de remettre inversement et réciproquement ce ou ces composants, en état de bon fonctionnement ou de défaillance, pour une ou plusieurs combinaisons parmi les n composants de l'ensemble, - des moyens de test (MT) reliés à la sortie de l'en- semble et capables de repérer le niveau logique du signal de sortie de l'ensemble, caractérisé en ce que les moyens de test comprennent: - un compteur (CPR) ayant une entrée de chargement d'une valeur prédéterminée correspondant aux nombres de composants à simuler dans le circuit testé, ce compteur ayant une autre entrée qui est reliée à la sortie du générateur fournissant un signal d'initia- lisation (INIT) à l'initialisation du générateur, et une autre entrée qui est reliée a une sortie du géné- rateur pour recevoir une impulsion decommande (CL), cette impulsion commandant le décomptage de ce compteur, une sortie de ce compteur (CPR) étant reliée à une entrée de commande d'arrêt du générateur pour arrêter ce générateur Lorsque tous Les composants ont été si- mulés, - un autre compteur (CPL) relié à une sortie du généra- teur pour recevoir un signal (RAZL) de remise à 0, à l'initialisation du générateur et une autre entrée qui est reliée à la sortie du générateur qui fournit chaque impulsion de commande (CL), cette impulsion commandant l'incrémentation du contenu du compteur, -des moyens de repérage (ET8, 36) du niveau logique du signal de sortie de l'ensemble, ces moyens de repéra- ge étant reliés à la sortie de l'ensemble et à une sortie du générateur fournissant un signal de syn- chronisation (SYNC) pour chaque nouvelle combinaison de signaux de simulation, et à une sortie dudit autre compteur (CPL) pour repérer le numéro de tout compo- sant pour lequel le changement de niveau logique du signal de simulation qui lui est appliqué provoque un changement de niveau du signal de sortie de l'ensem- ble. 2. Système de test selon la revendication 1, caractérisé en ce que les moyens de repérage compren- nent une porte ET (ET8) ayant une entrée inversée (32) reliée à la sortie de l'ensemble, et une autre entrée reliée à la sortie du générateur qui fournit ledit si- gnal (SYNC) de synchronisation, et un moyen d'affichage (36) de numéros dont une entrée est reliée à la sortie de la porte ET (ET8) et dont une autre entrée est re- liée à la sortie dudit autre compteur (CPL). 3. Système de test selon la revendication 2, caractérisé en ce que dans un ensemble de composants pour lesquels le générateur (G) fournit des signaux dont Le niveau logique correspond à la défaillance de ces composants et pour lesquels le signal de sortie de l'ensemble présente un niveau logique correspondant à la défaillance de cet ensemble, ce générateur fournis- sant ensuite successivement à chaque composant un si- gnal dont le niveau logique correspond à son bon fonc- tionnement, les moyens d'affichage (36) indiquent le ou les numéros des composants dits critiques pour lesquels la simulation d'un bon fonctionnement provoque un chan- gement du niveau du signal de sortie de l'ensemble, qui correspond alors au bon fonctionnement de l'ensemble. 4. Système de test selon la revendication 2, caractérisé en ce que dans un ensemble de composants pour lesquels le générateur (G) fournit des signaux dont le niveau logique correspond au bon fonctionnement de ces composants et pour lesquels le signal de sortie de l'ensemble présente un niveau logique correspondant au bon fonctionnement de cet ensemble, ce générateur fournissant ensuite successivement à chaque composant un signal dont le niveau logique correspond à sa dé- faillance, les moyens d'affichage (36) indiquent le ou les numéros des composants dits critiques pour lesquels la simulation d'une défaillance provoque un changement du niveau du signal de sortie de l'ensemble qui corres- pond alors à la défaillance de l'ensemble. 5. Système de test, selon la revendication 2, caractérisé en ce que dans un ensemble de composants pour lesquels le générateur (G) fournit à certains des composants des signaux dont le niveau logique corres- pond à la défaillance de ces composants et pour les- quels le signal de sortie de l'ensemble présente un niveau logique correspondant à la défaillance de cet ensemble, ce générateur fournissant ensuite à un ou d'autres composants de l'ensemble un signal dont le ni- veau Logique correspond aussi à leur défaillance, les moyens d'affichage (36) indiquent Le ou Les numéros de ce ou ces autres composants dits non cohérents pour Lesquels la simulation d'une défaiLlance provoque un changement du niveau du signal de sortie de L'ensembLe qui correspond alors au bon fonctionnement de L'ensem- ble.