FR 2554954 A1 19850517 FR 8413162 A 19840824 La présente invention concerne un disposi- tif de mémoire à semiconducteurs, et plus particulièrement une technique qui est efficace lorsqu'elle est appliquée à une mé- moire dynamique à accès direct (DRAM). Chaque cellule d'une mémoire DRAM est cons- tituée par un condensateur de stockage ou de mémorisation et un transistor MISFET de commutation. Le condensateur de stocka- ge est constitué par un condensateur de type MIS. De façon concrète, il est constitué par un substrat semiconducteur, par une pellicule isolante qui est formée sur le substrat semiconducteur et par une électrode de condensateur qui est formée sur la pellicule isolante et à laquelle une tension prédéterminée est appliquée. Les charges présentes en une quantité correspondant à l'information "1" ou "0" sont stockées dans une couche d'inversion, qui est formée à l'intérieur du substrat semiconducteur au-dessous de l'électrode du condensa- teur, à laquelle est appliquée la tension prédéterminée. Pour intégrer la mémoire DRAM dans un sys- tème à haute densité d'intégration, il est efficace de donner une surface faible au condensateur, tout en maintenant sa capacité à une certaine valeur. Une mémoire DRAM, qui satisfait à cette exigence, est décrite dans la demande de brevet déposée au Japon n 50-53 883. Le condensateur de cette mémoire DRAM est constitué par une tranchée ou un sillon (également dénommée "gorge en U"), qui est formée de manière à s'étendre depuis une surface principale d'un substrat semiconducteur, vers l'intérieur de ce dernier, par une pellicule isolante qui est formée le long du sillon et par une électrode de condensateur qui est formée de manière à recouvrir la pellicule isolante. Cependant il est vrai que des charges sont stockées dans une couche d'appauvrissement et dans une couche d'inversion situées à l'intérieur du substrat semiconducteur. Conformément aux études effectuées par les auteurs de la présente invention, la mémoire DRAM constituée de cellules de mémoire du type stockant des charges dans une couche d'appauvrissement et dans une couche d'inversion, ne convient pas pour une intégration à haute densité. La cellule de mémoire de ce type ne permet pas d'exclure l'influence de porteurs minoritaires, apparais- sant par suite de l'action de particules " ou de porteurs minoritaires injectés à partir d'un élément de circuit péri- phérique, etc. Dans la mesure o les charges sont stockées dans la couche d'appauvrissement et dans la couche d'inversion, o10 la quantité des charges varie en raison des porteurs minori- taires. C'est pourquoi la surface occupée par le condensateur de stockage ne peut pas être rendue inférieure à une certaine valeur. Etant donné que l'influence des porteurs minoritaires augmente plus en un emplacement plus profond par rapport à la surface d'un substrat semiconducteur, le fait d'augmenter la profondeur d'une tranchée ou d'un sillon n'est pas très efficace. En outre, avec les cellules de mémoire du type spécifié, il est impossible de donner de faibles dimen- sions à une région isolante en vue d'isoler électriquement les cellules de mémoire voisines. La raison en est que, étant donné qu'il faut empêcher un couplage entre les couches d'ap- pauvrissement et les couches d'inversion des condensateurs des cellules de mémoire voisines, la distance entre les cel- lules de mémoire ne peut pas être rendue inférieure à une certaine valeur. Dans le cas de l'utilisation d'une pellicule d'oxyde de champ en tant que région isolante, il se pose éga- lement le problème de la formation d'un bec d'oiseau. Par - ailleurs la couche d'appauvrissement s'accouple plus facile- ment à la couche d'appauvrissement du sillon voisin dans la partie profonde de ce sillon que dans la partie de faible hauteur de ce sillon. C'est pour cette raison que la distance entre les sillons ne peut pas être rendue inférieure à une certaine valeur. Un but de la présente invention consiste à fournir une mémoire DRAM pouvant être intégrée conformément à une densité supérieure d'intégration. - Un autre but de la présente invention est d'empêcher la fuite de charges entre les condensateurs de stockage des cellules de mémoire voisines d'une mémoire DRAM. Un autre but de la présente invention con- siste à réduire le degré d'influence de porteurs minoritaires dans le condensateur de stockage de la cellule d'une mémoire DRAM. Un autre but de la présente invention est d'allonger le temps de rétention des données permis par les condensateurs de stockage d'une mémoire DRAM, de-manière à permettre d'accroître la vitesse de fonctionnement de cette mémoire. Les objectifs mentionnés ci-dessus ainsi que d'autres objectifs et de nouvelles caractéristiques de la présente invention ressortiront à l'évidence de la des- cription qui va suivre ainsi que des dessins annexés. On va expliquer ci-après les grandes lignes d'un aspect typique de performances obtenues grâce à la pré- sente invention. Une première électrode, qui est formée sur un substrat semiconducteur et qui constitue un condensateur de stockage est raccordée électriquement à une région semi- conductrice d'un transistor MISFET, et une région semiconduc- trice, qui possède le même type de conductivité que le substrat semiconducteur et une concentration en impuretés supérieure à ce dernier, est utilisée pour constituer une seconde électrode pour former le condensateur de stockage. Ce condensateur de stockage mémorise des charges servant d'informations, principalement dans une couche d'accumulation. La couche d'appauvrissement est rétrécie ou supprimée et une couche d'inversion ne peut pas se développer. Le degré d'in- fluence de porteurs minoritaires inutiles, attribués à des particules " ou à une injection à partir d'une partie péri- phique du circuit, est réduite, et des cellules de mémoire voisines sont isolées électriquement par la région semicon- ductrice. De façon plus précise, selon un premier as- pect de l'invention, il est prévu un dispositif de mémoire à semiconducteurs caractérisé en ce qu'il comporte des réseaux de cellules de mémoire, dans lesquels les cellules de mémoire sont disposées sous la forme d'une matrice et comprennent chacune un élément de commutation et un condensateur qui est formé sur une surface principale d'un substrat semiconduc- teur possédant un premier type de conductivité et qui est raccordé audit élément de commutation, que ledit condensateur comprend une première pellicule isolante, qui est formée sur la surface principale dudit substrat semiconducteur, une pre- mière électrode dont une partie-est raccordée électriquement audit élément de commutation et qui est formée sur ladite première pellicule isolante et est indépendante pour chacune des cellules de mémoire, et une première région semiconduc- trice destinée à constituer une seconde électrode et qui est formée dans ledit substrat semiconducteur au-desous de ladite première pellicule isolante et qui possède le premier type de conductivité et une concentration en impuretés supérieure à celle dudit substrat semiconducteur, et que la première région semiconductrice d'une cellule de mémoire est raccordée à la première région semiconductrice d'au moins l'une des cellules de mémoire, qui jouxte ladite cellule.de mémoire à l'intérieur du même réseau de cellules de mémoire par l'intermédiaire d'une seconde région semiconductrice qui est formée dans ledit substrat semiconducteur et qui possède le premier type de conductivité et une concentration en impure- tés supérieure à celle dudit substrat semiconducteur. Selon un autre aspect de la présente inven- tion, il est prévu un dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comporte des réseaux de cellules de mémoire, dans lesquels les cellules de mémoire sont disposées sous la forme d'une matrice et comprennent chacune un élément de commutation et un condensateur qui est formé sur une sur- face principale d'un substrat semiconducteur possédant un premier type de conductivité et qui est raccordé audit élé- ment de commutation, que ledit condensateur comprend une pre- mière pellicule isolante, qui est formée sur la surface prin- cipale dudit substrat semiconducteur, une première électrode dont une partie est raccordée électriquement audit élément de commutation et qui est formée sur ladite première pellicu- le isolante et est indépendante pour chacune des cellules de mémoire, et une première région semiconductrice destinée à constituer une seconde électrode qui est formée dans ledit substrat semiconducteur au-dessous de ladite première pelli- cule isolante et qui possède le premier type de conductivité et une concentration en impuretés supérieure à celle dudit substrat semiconducteur, ledit condensateur amenant une quan- tité de charges d'espaces d'au moins une couche d'appauvris- sement apparaissant à l'intérieur de ladite seconde région semiconductrice, dans des premier et second états conformé- ment à des premier et second potentiels qui sont appliqués à ladite première électrode. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: - la figure lest un schéma d'un circuit équivalent illustrant les parties essentielles du réseau de cellules d'une mémoire DRAM, permettant d'expliciter une forme de réalisation de la présente invention; - la figure 2A est une vue en plan des par- ties essentielles d'une cellule de mémoire DRAM d'une premiè- re forme de réalisation de la présente invention; - la figure 2B estune vue en coupe prise suivant la ligne II-II sur la figure 2A; - les figures 3A et 3B sont des graphiques permettant d'expliciter le principe de la présente invention; - les figures 4A, 5A, 6A, 7A et 8A sont des vues en plan des parties essentielles de la cellule de mémoire DRAM, au cours des phases opératoires de fabrication de cette mémoire DRAM illustrée sur les figures 2A et 2B; - les figures 4B, 5B, 6B, 7B et 8B sont des vues en coupe prises suivant des plans repérés respecti- vement sur les figures 4A, 5A, 6A, 7A et 8A; - la figure 5C est une vue en plan illus- trant la phase opératoire de fabrication d'un réseau de cel- lules de mémoire dans la mémoire DRAM des figures 2A et 2B; - la figure 9A est une vue en plan des par- ties essentielles d'une cellule de mémoire DRAM conforme à une seconde forme de réalisation de la présente invention; - la figure 9D est une vue en coupe prise suivant la ligne IX-IX-sur la figure 9A; - la figure 10 est une vue en plan des par- ties essentielles d'un réseau schématique de cellules de la mémoire DRAM représentée sur les figures 9A et 9B; - les figures 11A et 12A sont des vues en plan des parties essentielles de la cellule de mémoire DRAM lors des phases opératoires de fabrication de cette mémoire illustrées sur les figures 9A et 9B; - les figures 11B et 12B sont des vues en coupe prises suivant des plans de coupe indiqués respective- ment sur les figures 12A et 12A-; - les figures 13, 14, 15 sont des vues en plan des parties essentielles d'un réseau de cellules de mémoire lors des phases opératoires de fabrication d'une mé- moire DRAM conforme à une troisième forme de réalisation de la présente invention; - la figure 16A est une vue en plan des parties essentielles d'une cellule d'une mémoire DRAM confor- me à une quatrième forme de réalisation de la présente inven- tion; - la figure 16B est une vue coupe prise suivant la ligne XVI - XVI sur la figure 16A; - les figures 17A, 18A, 20A, 21A, 22A et 23A sont des vues en plan des parties essentielles de la cellule de mémoire au cours des différentes phases opératoi- res de la mémoire DRAM représentée sur les figures 16A et 16B; - les figures 17B, 18B, 20B, 21B, 22B et 23B sont des vues en coupe prisessuivant des plans de coupe repérés respectivement sur les figures 17A, 18A, 20A, 21A, 22A et 23 A; - la figure 19 est une vue en plan montrant un état intermédiaire lors du processus de fabrication de la mémoire DRAM représentée sur les figures 16A et 16B; - la figure 24A est une vue en plan des parties essentielles d'une cellule d'une mémoire DRAM confor- me à une cinquième forme de réalisation de la présente inven- tion; - la figure 24B est une vue en coupe prise suivant la ligne XXIV XXIV sur la figure 24A; - la figure 25 est une vue en plan des par- ties essentielles d'un réseau schématique d'une cellule de la mémoire DRAM représentée sur les figures 24A et 24B; et - les figures 26, 27 et 28 sont des vues en plan montrant les phases opératoires de fabrication d'une mémoire DRAM conforme à une sixième forme de réalisation de la présente invention. Ci-après on va-décrire les formes de réali- sation préférées de l'invention. La figure 1 est un schéma de circuit équi- valent illustrant les parties essentielles du réseau de cel- lules d'une mémoire DRAM, permettant d'expliciter une forme de réalisation de la présente invention. En se référant à la figure 1, on voit que les symboles SA1, SA2,.... désignent des amplificateurs de détection ou amplificateurs de lecture, dont chacun sert à amplifier la faible différence de potentiel existant entre une cellule de mémoire prédéterminée et une cellule fictive prédéterminée, qui sera décrite ultérieure- ment. Les symboles BL11 et BL12 désignent des lignes de trans- mission de bits, qui s'étendent suivant la direction des lignes à partir d'une extrémité latérale de l'amplificateur de lec- ture SA1. Les symboles BL1 et BL22 désignent des lignes de transmission de bits qui s'étendent suivant la direction des lignes à partir d'une extrémité latérale de l'amplificateur de lecture SA2. Ces lignes de transmission de bits BL servent à transmettre des charges en tant qu'information. Les symboles WL1 etWL2 désignent des lignes de transmission de mots qui s'étendent suivant la direction des colonnes. Ces lignes sont raccordées à des électrodes de commande prédéterminées qui constituent les transistors MISFET de commutation des cellu- les fictives qui seront décrites ultérieurement, et servent à placer ces transistors MISFET à l'état "conducteur" et à l'état "bloqué". Les symbolesWL et WL4 désignent des lignes de transmission de mots, qui s'étendent suivant la direction des colonnes. Ces lignes sont raccordées à des électrodes de commande prédéterminées qui constituent les transistors MISFET de commutation des cellules de mémoire qui seront décrites ultérieurement, et servent à placer ces transistors MISFET à l'état "conducteur" et à l'état "bloqué". Les symbo- les Mll M12, M21, M22.... désignent les cellules de mémoi- re, qui retiennent les charges servant d'information. La cellule de mémoire M l, M12, M21, M22,... est constituée par le transistor MISFET Q1' Q12' Q21' Q22'... dont une extrémité est raccordée à la ligne prédéterminée de trans- mission de bits BL et dont l'électrode de grille ou l'élec- trode de commande se trouve raccordée à la ligne de trans- mission de mots WL, et par une partie formant condensateur C11, C12, C21, C22,... dont une extrémité est raccordée à l'autre extrémité du transistor MISFET Q11' Q12' Q21' Q22' et dont l'autre extrémité est placée à un potentiel fixe VSS tel que le potentiel de masse (O V) ou un potentiel de pola- risation de l'arrière du substrat (- 2,5 à - 3 V). Les symbo- les D11, D12, D21, D22,... désignent les cellules fictives, qui maintiennent des charges permettant de décider s'il s'a- git d'un "1" ou d'un "0" qui constitue l'information des cellules de mémoire M. La cellule fictive D11, D12, D21, D22, est constituée par le transistor MISFET QD11' QD12' QD21' QD22'..' dont une extrémité est raccordée à la ligne prédé- terminée de transmission de bits BL et dont l'électrode de grille est raccordée à la ligne prédéterminée de transmission de mots WL, par une partie formant condensateur CD11 CD12, CD21, C22,... dont une extrémité est raccordée à l'autre extrémité du transistor MISFET QD11' QD12' QD21' Q22'... et dont l'autre extrémité est raccordée à la borne du potentiel fixe VSS, et par un transistor MISFET d'effacement CQ qui sert à effacer ou annihiler les charges stockées dans la par- tie formant condensateur CD11, CD12, CD21' CD22'.... Le symbole 0D désigne une borne qui est raccordée à l'électrode de grille du transistor MISFET d'effacement CQ. Ci-après on va décrire la structure pouvant être réalisée d'une première forme de réalisation de la pré- sente invention. La figure 2A est une vue en plan des par- ties essentielles d'une cellule de mémoire DRAM permettant d'expliciter la structure de la présente invention, tandis que la figure 2B est une vue en coupe prise suivant la ligne II - II sur la figure 2A. Sur tous les dessins de la présente forme de réalisation, les éléments possédant les mêmes fonc- tions sont désignés par des symboles ou références identiques, et on en répétera pas l'explication. Sur les figures 2A et 2B, la référence 1 désigne un substrat semiconducteur de type p, qui sert à réaliser une mémoire DRAM. La référence 2 désigne une pellicule d'oxy- de de champ qui est formée sur la partie de la surface prin- cipale du substrat semiconducteur 1 de manière à être située entre les cellules de mémoire prédéterminées et entre des éléments semiconducteurs constituant des circuits périphéri- ques (non représentés), par exemple un circuit de sélection d'adresses, un circuit de lecture et un circuit d'enregistre- ment, et qui sert à isoler électriquement ces éléments les uns par rapport aux autres. Les cellules de mémoire sont entourées et définies par les pellicules d'oxyde de champ 2 de telle sorte que la configuration ou structure d'un couple de cellules de mémoire peut être répétée suivant la direction dans laquelle une ligne de transmission de bits 15 devant être décrite ultérieurement s'étend (direction désignée ci-après sous le terme de "direction des lignes"). Les pellicules iso- lantes 2 sont repérées par des lignes formées de tirets. Il n'existe aucune pellicule isolante 2 entre les cellules de mémoire qui sont voisines les unes des autres suivant la di- rection des lignes. La référence 3 désigne une pellicule isolan- te qui est prévue sur la partie de la surface principale du substrat semiconducteur 1 dans au moins une zone prévue pour la formation d'un condensateur de stockage, et qui sert à réaliser le diélectrique du condensateur de stockage. Les charges, par exemple des trous, sont stockées par la première électrode du condensateur (désignée ci-après sous le terme de "première plaque conductrice") et par la seconde électrode du condensateur (désignée ci-après sous le terme de "seconde plaque conductrice"), qui sera décrit ultérieurement, avec interposition de la pellicule isolante 3 entre ces électrodes. La référence 4 désigne une région semicon- ductrice de type b+ utilisée en tant que seconde plaque con- ductrice et qui est prévue à la surface du substrat semicon- ducteur 1 dans la zone prévue pour la formation du condensa- teur de stockage, et qui est réalisée d'un seul tenant avec les condensateurs de stockage voisins suivant la direction des lignes. Cette région sert à constituer le condensateur de stockage C et simultanément à isoler électriquement les condensateurs de stockage voisins suivant la direction des + lignes. La région semiconductrice de type p 4 est disposée de manière que les charges des trous ou les charges d'une couche d'appauvrissement devant être stockées dans le conden- sateur, dans lequel la pellicule isolante 3 est interposée entre cette région 4 et la première plaque conductrice, peu- vent être obtenues en une quantité aussi grande que possible, ou bien qu'une tension de seuil supérieure à une tension qui est appliquée à la première plaque conductrice restant à décrire peut être prévue au voisinage de la surface du subs- trat semiconducteur 1. La région semiconductrice 4 sert égale- ment à supprimer l'extension de la couche d'appauvrissement qui est formée, lors de l'application de la tension à la première plaque conductrice de manière à s'étendre depuis la partie de la surface de dessous du substrat semiconducteur 1 vers l'intérieur de ce substrat semiconducteur. La région semiconductrice 4 peut posséder une concentration en impure- tés supérieure à celle du substrat semiconducteur 1. Il serait souhaitable que la région semiconductrice de type p 4 soit + située à distance d'une région semiconductrice de type n qui sera décrite ultérieurement. Ceci est destiné à éviter une réduction de la tension de claquage d'une jonction. La référence 5 désigne un trou de contact, qui sert au raccordement électrique de la première plaque conductrice 7, qui sera décrite ultérieurement, à une région semiconductrice 6 ou 12 d'un transistor MISFET Q. La région + semiconductrice de type n 6 est.formée dans la surface du substrat semiconducteur 1 correspondant au trou de contact 5, et sert à raccorder électriquement la première plaque conduc- trice, qui sera décrite ultérieurement, et une région semi- conductrice du transistor MISFET Q. La première plaquç conductrice 7 est dispo- sée sur la pellicule isolante 3 dans la zone de formation du condensateur de stockage, d'une manière indépendante pour chaque cellule de mémoire, de telle sorte qu'une partie de l'extrémité de cette plaque est raccordée électriquement par l'intermédiaire du trou de contact 5 et de la région semicon- ductrice 6 à une région semiconductrice du transistor MISFET Q devant être décrite ultérieurement. La première plaque conductrice 7 sert à construire le condensateur de stockage C. Elle est indiquée par une ligne mixte formée de traits séparés par deux points. Le condensateur de stockage C de la cellule de mémoire est constitué principalement par la pre- mière plaque conductrice 7, par la région semiconductrice 4 qui constitue la seconde plaque conductrice, et par la pelli- cule isolante 3. La référence 8 désigne une pellicule iso- lante qui est formée de manière à recouvrir la première pla- que conductrice 7 et qui sert à isoler électriquement la première plaque conductrice 7 et une ligne de transmission de mots 11 qui sera décrite ultérieurement. La référence 9 désigne une pellicule iso- lante qui est disposée sur la partie de la surface principale du substrat semiconducteur 1 dans la zone servant à la forma- tion des transistors MISFET, et qui sert principalement à réaliser une pellicule d'isolant de grille. La référence 10 représente une électrode de commande ou électrode de grille, qui est formée sur la pellicule isolante prédéterminée 3 et qui sert à réaliser le transistor MISFET Q. La ligne de transmission de mots(WL) 11 est disposée de manière à être raccordée électriquement aux électrodes de grille 10 des cellules de mémoire voisines suivant la direction des colonnes et à s'étendre suivant la direction des colonnes en étant réalisée d'un seul tenant avec les électrodes de grille 10. Cette ligne de transmis- sion de mots sert à placer à l'étatYconducteur" et à l'état "bloqué" (opération de commutation) des transistors MISFET devant être décrits ultérieurement (ci-après la direction, suivant laquelle la ligne de transmission de mots 11 s'étend, sera désignée sous le terme de direction des colonnes). Les références 12 désignent les régions + semiconductrices de type n, qui sont formées dans la surface du substrat semiconducteur 1 des deux côtés de l'électrode de grille 10 et qui servent de régions de source et de régions de drain servant à constituer le transistor MISFET Q. Le transistor de commutation (MISFET) Q est constitué par l'élec- trode de grille 10, par les régions semiconductrices 12 et par la pellicule isolante 9. L'une des régions semiconductrices 12 est raccordée électriquement à la région semiconductrice 6 et est raccordée électriquement à la première plaque conductrice 7, comme indiqué précédemment. La référence 13 désigne une pellicule iso- lante qui est.Dormée de manière à recouvrir l'ensemble de la surface et qui sert à isoler électriquement l'électrode de grille 10 ainsi que la ligne de transmission de mots (WL) 11 et une ligne de transmission de bits 15,devant être décrite ultérieurement. La référence 14 désigne un trou de contact, qui est prévu par élimination locale des pellicules isolantes 9 et 13 sur l'autre région semiconductrice 12 et qui sert au raccordement électrique de la région semiconductrice 12 à la ligne de transmission de bits devant être décrite ci-après. La ligne de transmission de bits (BL) 15 est disposée de manière à être électriquement raccordée à la région semiconductrice 12 par l'intermédiaire du trou de con- tact 14 et à s'étendre suivant la direction des lignes. Elle sert à transmettre une tension servant d'information. Ci-après on va décrire le principe de la mémoire DRA4 conforme à la présente invention et possédant la constitution indiquée ci-dessus. Les figures 3A et'3B sont des graphiques permettant d'expliciter le principe de la présente invention. Sur ces figures, l'axe des abscisses représente la valeur dé la tension Vp (V), qui est appliquée aux bornes des deux électrodes du condensateur de stockage de type MIS. L'axe des ordonnées représente la concentration de charges QscI/cm 23 par surface unité, les charges étant maintenues à la surface de la région semiconductrice inférieure du type p par la ten- sion appliquée aux bornes des électrodes du condensateur. Sur l'axe des ordonnées, on a pris une échelle logarithmique. Etant donné que, sur les figures 3A et 3B, on a pris à titre d'exemple le substrat semiconducteur en silicium de type p, les charges devant être induites dans la surface sont des charges négatives pour la tension présente entre les bornes du condensateur pour Vp > VFB et des charges positives pour Vp trous. La figure 3A illustre le cas o les trous, qui sont des charges d'espace dans la couche d'appauvrisse- ment, sont utilisés principalement en tant que charges qui sont stockés à titre d'information. Ceci correspond au cas + o la région semiconductrice de type p 4 représentée sur les figures 2A et 2B est incluse. On va tout d'abord expliciter le principe de la mémoire DRAM de l'art antérieur en référence à la figu- re 3A. Les courbes (a), (b) et (c) illustrent les relations entre la tension V et la concentration de charges P QSC au voisinage de la surface, dans la mémoire DRAM de l'art antérieur. Sur la figure h désigne une région d'accumulation, dans laquelle une couche d'accumulation est formée, k désigne une région d'appauvrissement, dans laquelle une région d'ap- pauvrissement est formée et m désigne une région d'inversion dans laquelle une couche d'inversion est formée. Sur la fi- gure les courbes (a), (b) et (c) désignent les nombres d'é- lectrons et d'impuretés formant accepteurs (les nombres des charges négatives) n et le nombre des trous p dans le cas o la tension de seuil (Vth) du voisinage de la surface du substrat semiconducteur dans le condensateur de stockage est amenée à environ - 0,2 V. La courbe (a) indique le nombre des trous P situés dans la région d'accumulation a, qui est ex- primé par p. ICox/q (Vp - VFB)I. (1). La courbe (c) indique le nombre des électrons et des impuretés formant accepteurs n dans la région d'inversion m, ce nombre étant exprimé par n Cox/q (Vp - Vth).. (2). Ici COX désigne l'épaisseur de la pellicule isolante qui est le diélectrique du condensateur. La courbe (b) indique le nombre des impure- tés formant accepteurs apparaissant dans l'état (état d'ap- pauvrissement profond), dans lequel aucune couche d'inversion n'est formée en dépit de la région d'inversion, ce nombre étant approximativement exprimé par QsC -Vp -VF. Lorsque, conformément à ce qui est indiqué ci-dessus, les concentra- * tions des charges de surface QSC dans les parties essentiel- les des courbes (a), (b) et (c) sont évaluées, la concentra- tion des charges négatives de surface pour la tension V = Vth il (Pith devient QIF = 1 x 101 L/cm2, et la concentration des char- ges négatives de surface pour la tension V = 0-devient QIO = 2,2 x 1011 [/cm2]. Dans le condensateur de stockage de la cellule de mémoire DRAM de l'art antérieur, les charges des- tinées à servir d'information étaient les électrons situés dans la région d'inversion m. De façon spécifique une tension. fixe, par exemple une tension d'environ 5 Vy, est appliquée. entre les électrodes du condensateur de manière à amener la région de fonctionnement dans la région d'inversion m. Ci- après la quantité de charges QIL dans le cas de la formation de la couche d'inversion par des charges introduites exté- rieurement (l'état de la courbe(c))et la quantité des char- ges QIH dans le cas de l'état d'appauvrissement profond sans l'apport extérieur de charges (l'état de la courbe(b)) sont établies en conformité avec l'information. A titre d'exemple, la quantité de charges QIL correspond à un signal "0" (à sa- voir "L")et à la quantité des charges QIH correspond à un signal "1"' (à savoir"H"). Ces signaux sont lus en utilisant la différence des quantités de charges dans les deux états, bQI = QIL - QIH = 5,3 x 102 [I/cm2J. Au contraire, dans le condensateur de stoc- kage de la cellule de mémoire DRAM de la présente invention, les charges destinées à servir d'information sont des char- ges d'espaces situées dans au moins une région d'appauvris- sement. C'est-à-dire que la mémoire DRAM conforme à la pré- sente invention est caractériseen ce que l'on utilise aucune couche d'inversion. Les courbes (d) et (e) illustrent les rela- tions entre la tension de l'électrode du condensateur (la tension de la première plaque conductrice) V et la concentra- p tion de charges QSC au voisinage de la surface de la région semiconductrice 4, dans la mémoire DRAM conforme à la présen- te invention. La courbe (d) se rapproche d'une courbe qui est obtenue en déplaçant la courbe (a) suivant la direction négative de la tension Vp (vers la gauche sur la figure). La courbe (e) désigne la quantité de charges d'espace qui apparaît dans la couche d'appauvrissement, mais pas dans l'état d'inversion. La tension de bande plate est réglée à VFBD = 1, 2(V), qui est à comparer à VFBI = - 0,9 (V) de l'art antérieur. Afin d'accroître la quantité des charges d'espace dans l'état d'appauvrissement grâce à une légère modification de la tension de bande plate, on forme la région semicon- + ductrice de type p 4. De façon concrète, la concentration d'impuretés est accrue à 1,5 x 1019 [/cm33 par rapport à la concentration d'impuretés du substrat de type p 1, qui est de 1,5 x 1015 [/cm3]. Par conséquent la quantité de charges devant être extraitesest accrue. Les gammes de tensions des- tinées à établir la région d'accumulation h, la région d'ap- pauvrissement k et la région d'inversion m varient de façon similaire. Comme cela a été décrit jusqu'à présent, les charges d'espace de la région d'appauvrissement peuvent être utilisées efficacement moyennant une modification de la relation Vp et QSC De façon plus spécifique, lorsque la pre- mière plaque conductrice 7, qui est l'électrode du condensa- teur, possède comme tension, qui lui est appliquée, Vp = 0 VJ ou 5 [V] conformément à l'information, la quantité de charges formant l'information devant être stockée varie conformément à la courbe (e). C'est-à-dire que la couche d'inversion n'est pas formée et que l'état d'appauvrissement profond est établi. Par conséquent la quantité de charges QDL pour Vp = 0 IV] ou la quantité de charges QDH pour Vp = 5 CV] est stockée. A titre d'exemple, la quantité de charges QDL correspond à un signal "0" et la quantité de charges QDH correspond à un signal "1". Lorsque la différence entre les deux quantités de charges, QD = QDH - Q DL 5,6 x 1012 [/cm2J est utilisée, l'information de 1 bit peut être mémorisée dans la cellule de mémoire. Cette quantité de charges est égale ou supérieure à celle de la cellule de mémoire de la mémoire RAM de l'art antérieur décrite précédemment. De cette manière, on obtient la quantité suffisante de charges sans utiliser la couche d'inversion. La figure 3B illustre le cas o des trous situés dans la région d'accumulation sont utilisés principa- lement en tant que charges qui sont stockées en tant qu'in- formation. Ceci correspond au cas de la formation d'une ré- + gion d'implantation d'ions de type p, très peu profonde, et pas au cas de la formation de-la région semiconductrice + de type p profonde comme sur les figures 2A et 2B. C'est-à- dire que ceci représente l'exemple d'un cas des ions de bore sont implantés à une faible profondeur de manière à agir apparemment en tant que charges de surface. Les mêmes éléments que sur la figure 3A sont désignés par des références ou sym- boles identiques et l'on n'en donnera pas la description. Les courbes (f) et (g) sont voisines des courbes qui sont obtenues respectivement en décalant les courbes (a) et (b) suivant la direction positive de la tension Vp (vers la droite sur la figure), et ce de valeurs fixes.De façon concrète, la tension de bande plate est accrue à VFBA = + 5,2 V par rapport à VFBI = - 0,9 V dans l'art anté- rieur. A cet effet, on augmente les charges de surface en im- plantant des ions de bore à une très faible profondeur. Les gammes des tensions Vp destinées à établir la région d'accumu- lation h, la région d'appauvrissement k et la région d'inver- sion m varient de façon similaire conformément à la variation de la tension de bande plate. Comme cela a été décrit jusqu'à-présent, les trous situés dans l'état accumulé peuvent être utilisés efficacement par modification de la relation entre Vp et QSC De façon plus spécifique, lorsque la première plaque conduc- trice 7 qui constitue l'électrode du condensateur à une ten- sion Vp = 0 V ou 5,2 [VJ, qui lui est appliquée, conformé- ment à l'information, la quantité de charges servant d'infor- mation devant être stockées varie conformément aux courbes (f) et (g). C'est-à-dire que la couche d'inversion n'est pas utilisée. La quantité de charges QAL est stockée pour Vp = 0 [V] et la quantité de charges QAH est stockée pour Vp = 5 V A titre d'exemple la quantité de charges QAL correspond à un signal "0" et la quantité de charges QAH correspond à un si- gnal "1". La différence entre les deux quantités de charges, QA - QAL QAH est supérieure à la quantité de charges ÈQI dans l'art antérieur. De cette manière on obtient la quan- tité suffisante de charges sans utiliser la couche d'inver- sion. La quantité de charges QAL est maintenue par les trous à l'état stocké, et la quantité de charges QAH est maintenue par les charges d'espace dans la région d'appauvrissement. Les charges de QAH ont un signe opposé à celui des charges de QAL, mais ceci n'entraîne aucun inconvénient, et la diffé- rence des quantités des charges est désignée par 6QA. En ou- tre, pour V = 5 EV], la quantité de charges QAH est mainte- nue par le trous dans l'tat stock, situ sur le ct gauch nue par les trous dans l'état stocké, situé sur le côté gauch, de VFBA sur la figure 3B. Les courbes (f) et (g) peuvent être commandées par la dose des ions d'impureté. Dans cet exemple, la dose est égale à celle utilisée dans le cas de la figure 3A. A côté des principes illustrés sur les fi- gures 3A et 3B, il est possible d'avoir une mémoire DRAM utilisant les deux principes en combinaison. Il est possible d'accroître la quantité des charges de surface selon une mé- thode quelconque et d'accroître simultanément la quantité de charges d'espace dans une couche d'appauvrissement. En outre le cas de l'utilisation d'un substrat semiconducteur de type n est semblable. Dans ce cas les charges devant servir d'in- formation sont des charges d'espace qui sont constituées par des électrons dans une couche d'accumulation ou des donneurs dans un état appauvri. On va maintenant décrire un procédé possi- ble de fabrication de la première forme de la présente inven- tion. Tout d'abord, afin de réaliser une mémoire DRAM, on prépare un substrat semiconducteur de type p 1 constitué par du silicium monocristallin (Si). Comme repré- senté sur les figures 4A et 4B, on recouvre partiellement le substrat semiconducteur 1 par une pellicule d'oxyde de champ épaisse 2 (pellicule de SiO2) servant à isoler électriquement des cellules de mémoire prédéterminées, qui sont voisines les unes des autres, ou bien des éléments semiconducteurs (non représentés) qui constituent un circuit périphérique, par exemple un circuit d'adressage, un circuit de lecture ou un circuit d'enregistrement. La pellicule d'oxyde de champ 2 peut être formée à l'aide de la technique bien connue selon laquelle on oxyde thermiquement et localement le sub- strat en silicium en utilisant une pellicule de nitrure de silicium en tant que masque. On peut disposer au-dessous de la pellicule d'oxyde de champ 2 une région de type p servant de dispositif d'arrêt de canal. Après les phases opératoires illustrées sur les figures 4A et 4B, on forme une pellicule isolante 3 sur l'ensemble de la surface afin de réaliser un condensateur de stockage. On utilise comme pellicule isolante 3 une pelli- cule de nitrure de silicium (Si3N4), que l'on forme au moyen du dépôt chimique en phase vapeur CVD et dont la constante diélectrique relative est aussi élevée que 7 - 8 et qui pos- sède une épaisseur égale par exemple à environ 15 nanomètres. Afin d'éliminer les contraintes entre la pellicule de nitrure de silicium et le substrat semiconducteur 1, on dispose une première pellicule de bioxyde de silicium (SiO2) possédant une épaisseur égale par exemple à environ 8 nanomètres au- dessous de la pellicule de nitrure de silicium. Afin d'élimi- ner les trous d'épingles de la pellicule de nitrure de sili- cium, on dépose une seconde pellicule de bioxyde de silicium possédant une épaisseur égale par exemple à environ 3 nano- mètres sur la pellicule de nitrure de silicium. On peut for- mer la première et la seconde pellicules de SiO2 en oxydant thermiquement les surfaces du substrat semiconducteur et de la pellicule de nitrure de silicium. Ensuite, comme illustré sur les figures 5A et 5B, on forme localement une région + semiconductrice de type p 4, destinée à constituer les se- condes plaques conductrices du condensateur de stockage, au voisinage de la surface du substrat semiconducteur 1 dans une zone prévue pour la formation des condensateurs de stoc- kage des cellules de mémoire, et ce en particulier d'une ma- nière unitaire avec les condensateurs de stockage voisins suivant la direction des lignes. Comme cela a été expliqué en référence aux figures 3A et 3B, on forme la région semi- conductrice 4 dans la zone prévue pour la formation des con- densateurs de stockage, afin de produire une quantité assez importante de charges de trous, ou une couche d'appauvrisse- ment, devant être stockée dans le condensateur de stockage et destinée à former une quantité assez importante d'infor- mation, ou bien en vue d'obtenir une tension de seuil (Vth) supérieure à une tension de fonctionnement qui est appliquée à une première plaque conductrice, qui sera décrite ultérieu- rement. A titre d'exemple on introduit à titre d'impuretés des ions de bore en une quantité de l'ordre de 5 x 1013 ato- mes/cm2 en utilisant l'implantation ionique et ce à un ni- veau d'énergie d'environ 30 keV. En vue de mettre en appli- cation le principe indiqué en référence à la figure 3A,il est possible de soumettre les impuretés introduites à une diffusion pénétrante ou de redistribution. Dans ce cas la profondeur de la région semiconductrice 4 est rendue égale à 0,3 micron environ. D'autre part, dans le cas de la mise en oeuvre du principe indiqué en référence à la figure 3B, on ne réalise pas la diffusion pénétrante ou de redistribu- tion. Dans ce cas il est souhaitable de réduire encore l'é- nergie d'implantation des ions ou d'introduire les impuretés dans une position très peu profonde du substrat à travers une autre pellicule isolante. Cette disposition est destinée à opérer de manière que les impuretés introduites par implanta- tions ioniques agissent apparamment sous la forme de charges 2 de surface. La figure 5C représente une partie de ré- seaux de cellules de mémoirequi sont formes avec les régions semiconductrices de type p 4. La pellicule d'oxyde de champ 2 est prévue pour réaliser l'isolation électrique entre les cellules de mémoire voisines les unes des autres suivant la direction des colonnes, à savoir suivant la direction dans laquelle une ligne de transmission de mots doit s'étendre (direction verticale sur la figure). La pellicule d'oxyde de champ 2 n'est pas disposée entre les cellules de mémoire voisines les unes des autres suivant la direction des lignes, à savoir suivant la direction suivant laquelle les lignes de transmission de bits doivent s'étendre (direction horizon- tale sur la figure). Dans un réseau de cellule de mémoire, la pellicule d'oxyde de champ 2 est prévue sous la forme d'une courroie sinueuse ou formant des méandres de l'une à l'autre de ses extrémités. La région semiconductrice 4 est prévue en tant que région commune aux deux condensateurs voisins l'un de l'autre suivant la direction des lignes. La région 20 est une région disposée de manière à entourer les réseaux de cellules de mémoire et servant d'anneaux de garde. Les impuretés de type n sont introduites plus tard dans la région 20 en même temps qu'intervient la formation du tran- sistor MISFET Q, en devant être ramenée pour former une ré- + gion de type n. Une coupe prise suivant la ligne du plan de coupe V-V sur la figure est représentée sur la figure 5B. On a omis la pellicule isolante 3. Apres les phases opératoires illustrées sur les figures 5A et 5B on élimine localement la pellicule isolante 3 afin de former un trou de contact 5, dans la par- tie de connexion électrique entre la première couche conduc- trice devant être formée lors d'une phase opératoire ultérieu- re et une région semiconductrice devant constituer le tran- sistor MISFET. Le trou de contact 5 est disposé de manière à être distant de la région semiconductrice 4. Ensuite on forme sur l'ensemble de la surface une pellicule de silicium poly- cristallin destiné à former les premières plaques conductri- ces, en utilisant un pocédé de dépôt chimique en phase vapeur CVD. La pellicule de silicium polycristallin peut posséder une épaisseur comprise entre environ 150 - 300 nanomètres à titre d'exemple. Afin de donner une faible résistivité à la pellicule de silicium polycristallin, on met en oeuvre comme traitement une diffusion d'ions _e phosphore ou d'ions d'ar- senic (As)à une dose égale à environ 5 x 1014 (atomes/cm2) au moyen d'une implantation ionique avec un niveau d'énergie d'environ 30 keV, à la suite de quoi on exécute un traitement thermique. Sous l'effet de ce traitement, les impuretés dif- fusent en pénétrant dans la partie je la surface du substrat semiconducteur 1, qui correspond au trou de contact 5, afin + de former la région semiconductrice de type n 6 constituant le transistor MISFET qui est formé au moyen de la phase opé- ratoire indiquée ultérieurement. La profondeur de la région semiconductrice 6 est égale à environ 0,2 micron. Ensuite on réalise une structuration locale de la pellicule de silicium polycristallin de manière à former la première plaque conduc- trice 7 qui est raccordée électriquement à la région semicon- ductrice 6 comme représenté sur les figures 6A et 6B. C'est ainsi que le condensateur de stockage C de cellules de mémoi- re est formé. Après les phases opératoires illustrées sur les figures 6A et 6B, en utilisant principalement la pellicu- le de nitrure de silicium de la pellicule isolante à nu 3 en tant que masque contre un traitement thermique, on forme par oxydation thermique une pellicule isolante 8 (pellicule de SiO2) qui recouvre la première plaque conductrice 7. On peut donner à cette pellicule de SiO2 8 une épaisseur égale par exemple à environ 200 - 300 nanomètres de telle sorte que la première plaque conductrice 7 et la ligne de transmission de mots devant être formée au cours d'une phase opératoire ulté- rieure peuvent être isolées électriquement. Ensuite on élimi- ne localement la pellicule isolante à nu 3, à la suite de quoi, comme représenté sur les figures 7A et 7B, on forme, dans la partie éliminée de la pellicule isolante 3, une pel- licule isolante 9 (pellicule de SiO2), servant principalement à réaliser une pellicule d'isolants de grille, par oxydation thermique de la surface à nu du-substrat semiconducteur 1. Cette pellicule isolante 9 possède une épaisseur égale par exemple à environ 20 nanomètres. Apres les phases opératoires illustrées sur les figures 7A et 7B, on forme une pellicule de silicium po- lycristallin sur l'ensemble de la surface de manière à former les électrodes de grille des transistors MISFET, les lignes de transmission de mots et les éléments semiconducteur du circuit périphérique. On soumet cette pellicule de silicium polycristallin au même traitement que précédemment, de manié- re à réduire sa résistivité. Ensuite on structure localement la pellicule de silicium polycristallin de manière à former l'électrode de grille 10, la-ligne de transmission de mots (WL) 11 et l'électrode de grille (non représentée) du tran- sistor MISFET du circuit périphérique. On raccorde électrique- ment l'électrode de grille 10 à l'électrode de grille 10 de l'autre des cellules de mémoire, voisine suivant la direction des colonnes, et on forme la ligne de transmission de mots 11 s'étendant suivant la direction des colonnes. En tant qu'électrode de grille 10 ou que ligne de transmission de mots (WL) 11, on peut également utiliser par exemple une cou- che d'un matériel réfractaire tel que du molybdène (Mo), du tungstène (W) ou du titane (Ti), une couche de n'importe quel siliciure, qui est le composé du métal réfractaire et du silicium, ou bien une structure à deux couches qui est constituée par une couche de silicium polycristallin et une couche de métal réfractaire ou bien une couche de siliciure d'un métal réfractaire recouvrant la première couche. Ensuite, dans la zone servant à la formation des transistors MISFET, en utilisant l'électrode de grille 10 en tant que masque con- tre l'introduction d'impuretés, on introduit des impuretés + de type n d'une manière auto-alignée afin de former la ré- gion de source et la région de drain du transistor MISFET au voisinage de la surface du substrat semiconducteur 1 à travers la pellicule isolante 9 située entre ces régions et l'électrode de grille. Les impuretés introduites sont soumi- ses à la diffusion de pénétration oude redistribution, ce qui + a pour effet que les régions semiconductrices de type n 12 destinées à servir de régions de source et de régions de drain sont formées comme représenté sur les figures 8A et 8B. La région semiconductrice 6 est raccordée électriquement à l'une des régions semiconductrices 12. Ainsi le transistor de commutation (MISFET) Q de la cellule de mémoire est formé. En outre, on peut utiliser des impuretés formées d'ions + d'arsenic en tant qu'impuretés de type n et l'on peut les introduire au moyen d'une implantation ionique de manière à ce qu'elles traversent la pellicule isolante 9. La profondeur + de la région de type n est aussi faible que 0,2 micron. Apres les phases opératoires illustrées sur les figures 8A et 8B, on forme une pellicule isolante 13 sur l'ensemble de la surface en vue de réaliser l'isolation élec- trique de l'électrode de grille 10 ainsi que de la ligne de transmission de mots (WL) 11 et de la ligne de transmission de bits devant être formée lors d'une phase opératoire ulté- rieure. Pour constituer cette pellicule isolante 13,il est possible d'utiliser une pellicule de verre au phosphosilicate (désigné sous le sigle PSG), qui soulage les ondulations de la surface et qui peut piéger des ions de sodium (Na) affec- tant le fonctionnement électrique de la mémoire DPRAM. Ulté- rieurement, afin de raccorder l'autre région semiconductrice 12 et la ligne de transmission de bits devant être formée dans une phase opératoire ultérieure, on élimine localement les pellicules isolantes 9 et 13 sur cette région semiconduc- trice 12 de manière à former un trou de contact 14. On forme la ligne de transmission de bits (BL) 15, qui est raccordée électriquement à la région semiconductrice 12 par l'intermé- diaire du trou de contact 14 et qui s'étend suivant la di- rection des lignes. On peut former cette ligne de transmis- sion de bits (BL) 15 par exemple en utilisant de l'aluminium (AI). L'état résultant est illustré sur les figures 2A et 2B. Ensuite on forme une pellicule de PSG et une pellicule de nitrure de silicium au moyen du dépôt plasmatique en phase vapeur, sous la forme d'une pellicule de passivation finale. La mémoire DRAM de la présente forme de réalisation est terminée avec la mise en oeuvre de cette série de phases opératoires de fabrication. Ci-après on va décrire le fonctionnement concret de la première forme de réalisation de la présente invention. On va expliquer le fonctionnement de la présente forme de réalisation en rapport avec le fonctionne- 26 2554954 ment d'une cellule de mémoire prédéterminée, en se référant aux figures 2A et 2B. Tout d'abord on va expliquer le cas de l'en- registrement d'une information dans la cellule de mémoire. On applique de façon sélective une tension à l'électrode de gril- le 10 constituant le transistor MISFET Q de la cellule de mémoire de manière à placer à l'état "conducteur" ce transis- tor MISFET Q. On applique une tension destinée à servir d'in- formation à la ligne de transmission (BL) 15, qui est raccor- dée électriquement à la région semiconductrice 12 par l'inter- médiaire du trou de contact 14. Ainsi la tension de la ligne de transmission de bits (BL) 15 correspondant à l'information est appliquée à la première plaque conductrice par l'intermé- diaire du transistor MISFET Q. La région semiconductrice 4 servant de seconde plaque conductrice est raccordée électri- quement au substrat semiconducteur 1 et est maintenue au po- tentiel fixe VSS tel qu'il a été prédéterminé. S'il existe une différence de potentiel entre le potentiel de la seconde plaque conductrice et la tension constituant l'iformation appliquée à la première plaque conductrice 7, des charges constituant l'information sont stockées dans la pellicule isolante 3 qui est la partie située entre les plaques conduc- trices, c'est-à-dire que ces charges sont enregistrées ou stockées dans le condensateur de stockage C de la cellule de mémoire, comme cela est indiqué-habituellement. Dans le cas du maintien de l'information dans la cellule de mémoire, le transistor MISFET Q peut être placé à l'état "bloqué", c'est-à-dire dans l'état dans lequel l'information a été enregistrée dans le condensateur de stoc- kage C de la cellule de mémoire. En-dehors de cela, lors de la lecture de l'information de la cellule de mémoire, on peut mettre en oeuvre l'opération inverse de l'opération d'enregistrement. Conformément à la présente invention, dans une mémoire DRAM dans laquelle un circuit série constitué par un condensateur de stockage et un transistor MISFET utili- sé en tant que cellule de mémoire, on forme une première pla- que conductrice, qui constitue le condensateur de stockage, sur un substrat semiconducteur et on la dispose afin qu'elle soit raccordéeélectriquement à une région semiconductrice du transistor MISFET, et on dispose une région semiconductrice, qui possède une concentration en impuretés supérieure à celle du substrat semiconducteur, en tant que seconde plaque con- ductrice qui constitue le condensateur de stockage moyennant l'interposition d'une pellicule isolante, ce qui a pour effet que les charges constituant l'information peuvent être stoc- kées dans le condensateur de stockage au moyen de trous. Par conséquent, il n'y a pas besoin d'utiliser des électrons stoc- kés dans une couche d'inversion, en tant que charges servant d'information, si bien que l'influence de porteurs minoritai- res inutiles attribuée à des particules C2 ou à l'injection de ces dernières à partir d'une partie périphérique du circuit peut être annihilée. En outre, étant donné qu'en ce qui concerne le condensateur de stockage il n'est pas nécessaire de pren- dre en considération le degré d'influence df à des porteurs minoritaires inutiles attribués à des particules ( ou à l'in- jection de telles particules à partir de la partie périphéri- que du circuit, il est possible de réduire la surface d'occu- pation de ce circuit. Ceci permet d'intégrer la mémoire DRAM * avec une densité d'intégration supérieure. En outre on peut isoler électriquement le condensateur de stockage par rapport à un autre condensateur de stockage qui est voisin du précédent suivant la direction des lignes, au moyen de la région semiconductrice constituant la seconde plaque conductrice, de telle sorte qu'une pellicu- le d'oxyde de champ présentant une grande surface d'occupa- tion devient inutile pour réaliser l'intégration de la mémoi- re DRAM avec une densité élevée d'intégration. On va décrire une seconde forme de réalisa- tion de la présente invention en référence aux figures 9A à 12B. La figure 9A est une vue en plan des par- ties essentielles d'une cellule de mémoire DRAM permettant d'expliciter la structure de la présente invention, tandis que la figure 9B est une vue en coupe prise suivant une ligne de plan de coupe IX - IX sur la figure 9A. Sur toutes les figures de la présente forme de réalisation, les éléments possédant les mêmes fonctions que dans la première forme de réalisation sont désignés par les mêmes symboles ou références et l'on n'en donnera pas une nouvelle explication. Sur les figures 9A et 9B, la référence 18 désigne une pellicule isolante qui est formée de manière A recouvrir au moins une première plaque conductrice 7 et qui sert à réaliser un condensateur de stockage. Le condensateur est constitué par la pellicule isolante 18 en association avec la première plaque conductrice 7 et une troisième élec- trode devant être décrite ultérieurement (désignée ci-après sous le terme de "troisième plaque conductrice"), et cette pellicule isolante 18 est apte à stocker des charges consti- tuant l'information. La pellicule isolante 18 est également apte à isoler électriquement les premières plaques conduc- trices 7 de cellules de mémoire voisines. La référence 16 désigne la troisième plaque conductrice qui est disposée sur la pellicule isolante 18 à l'extérieur d'une zone servant à former un transistor MISFET Q et qui sert à constituer le condensateur de stockage. On applique un potentiel fixe, par exemple le même potentiel que celui d'un substrat 1, à la troisième plaque conductrice 16. La troisième plaque conduc- trice 16 est prévu entant qu'électrode communeD l'ensemble d'un réseau de cellules de mémoire, dans lequel une pluralité de cellules de mémoire sont disposées sous la forme d'une matrice. La troisième plaque conductrice 16 est percée dans une partie prévue pour l'installation du transistor MISFET Q. Le condensateur de stockage de la cellule de mémoire est constitué principalement par un circuit parallèle, formé d'un condensateur C, qui est constitué par la première plaque con- ductrice 7, par une région semiconductrice 4 constituant une seconde plaque conductrice et par une pellicule isolante 3, et d'un condensateur C1 qui est constitué par la première plaque conductrice 7, par la troisième plaque conductrice 16 et par la pellicule isolante 18. La référence 19 désigne une pellicule isolante qui est disposée de manière à recouvrir la troisième plaque conductrice 16 et qui sert à isoler élec- triquement la troisième plaque conductrice 16 et d'une ligne de transmission de mots (WL) 11. Les régions semiconductrices 4 et 6 sont disposées de manière à être distantes l'une de l'autre. Lorsque l'on réalise des réseaux pratiques de cellules de mémoire moyennant l'utilisation de cellules de mémoire du type représenté sur les figures 9A et 9B, on obtient les réseaux représentés sur la figure 10. La figure 10 est une vue en plan des parties essentielles des réseaux schématiques des cellules de mémoire, permettant d'expliciter la seconde forme de réalisation de la présente invention. Sur la figure 10, afin d'obtenir une compréhension plus commode du dessin, on n'a pas représenté les pellicules isolantes devant Atre disposées entre les cou- ches conductrices respectives, les trous de contact et les régions semiconductrices 4. Les- formes et les relations de position des trous de contact 5, des régions semiconductrices 4 et d'autres régions ressortiront à l'évidence de la figure 9A Hormis en ce qui concerne la troisième plaque conductrice 16, la seconde forme de réalisation est tout à fait identique à la première forme de réalisation. On va maintenant décrire un procédé possi- ble de fabrication de la seconde forme de réalisation. Les figures 11A et 12A sont des vues en plan des parties essentielles d'une cellule de mémoire DRAM lors de phases opératoires respectives de fabrication permet- tant d'expliquer le procédé de fabrication selon la présente invention, tandis que les figures 11B et 12B sont des vues en coupe prises suivant les lignes de plan de coupe des figu- res 11A et 12A. Après la mise en oeuvre des phases opéra- toires de la première forme de réalisation illustrée sur les figures 6A et 6B, on forme une pellicule isolante 18 sur l'ensemble de la surface de manière à réaliser un condensa- teur de stockage. Tout comme dans le cas de la pellicule isolante précédente 3, on peut réaliser cette pellicule iso- lante 18 avec une pellicule de bioxyde de silicium, une pel- licule de nitrure de silicium et une autre pellicule de bioxy- de de silicium. Ensuite,on forme sur l'ensemble de la surface, en utilisant le procédé de dépôt chimique en phase vapeur, une pellicule de silicium polycristallin destinée à former une troisième plaque conductrice. La pellicule de silicium polycristallin peut posséder une épaisseur égale par exemple à-environ 300 nanomètres. Afin de donner une faible résisti- vité à cette pellicule de silicium polycristallin, on intro- duit du phosphore ou de l'arsenic au moyen de la même méthode que celle indiquée précédemment. Ultérieurement, on structure localement la pellicule de silicium polycristallin de manière à former la troisième plaque conductrice 16 commune à une pluralité de cellules de mémoire à l'extérieur d'une zone de formation de transistors MISFET, comme représenté sur les figures 11A et 11B. Le condensateur de stockage C1 de cellu- les de mémoire est ainsi formé. Après la mise en oeuvre des phases opératoires illustrées sur les figures 11A et 11B, en utilisant principalement la pellicule de nitrure de silicium de la pellicule isolante 18 à nu en tant que masque contre un traitement thermique, on oxyde thermiquement la couche de silicium polycristallin constituant la troisième plaque con- ductrice, de manière à former une pellicule isolante 19 (pellicule de SiO2) qui recouvre la troisième plaque conduc- trice 16. Ensuite on élimine localement la pellicule isolante à nu 18 et la pellicule isolante sousjacente 3. Comme dans la première forme de réalisation, on forme une pellicule d'isolant de grille 9 dans la zone o s'est produite l'éli- mination, comme représenté sur les figures 12A et 12B. Ensuite on forme une électrode de grille 10, une ligne de transmission de mots (WL) 11 et des régions semiconductrices 12. Après la mise en oeuvre des phases opératoi- res illustrées sur les figures 12A et 12B, on forme une pel- licule isolante 13, un trou de contact 14 et une ligne de transmission de bits (BL) 15 comme dans la première forme de réalisation. Alors la structure résultante est celle repré- sentée sur les figures 9A et 9B. Ensuite on forme une pelli- cule de PSG et une pellicule de nitrure de silicium en utili- sant le procédé de dépôt plasmatique en phase vapeur, pour constituer une pellicule finale de passivation. La réalisation de la mémoire DRAM de la présente invention est achevée avec la mise en oeuvre de cette série de phases opératoires de fabrication. Ci-après on va décrire le fonctionnement concret de cette seconde forme de réalisation. On va expliquer le fonctionnement de la présente forme de réalisation en rapport avec le fonctionne- ment d'une cellule de mémoire prédéterminée en référence aux figures 9A et 9B. Tout d'abord on va expliquer le cas de l'enregistrement d'une information dans la cellule de mémoire. On applique de façon sélective une tension à électrode de grille 10 constituant le transistor MISFET Q de la cellule de mémoire en vue de placer à l'état "conducteur" ce transis- tor MISFET Q. Une tension correspondant à l'information est appliquée à la ligne de transmission de bits (BL) 15, qui est raccordée électriquement à la région semiconductrice 12 par l'intermédiaire du trou de contact 14. Ainsi la tension de la ligne de transmission de bits (BL) 15 servant d'infor- mation est appliquée à la première plaque conductrice 7 par l'intermédiaire du transistor MISFET Q. La région semicon- ductrice 4 servant de seconde plaque conductrice est raccor- dée électriquement au substrat semiconducteur 1 et est main- tenue au potentiel fixe VSS, tel qu'il a été prédéterminé. De même la troisième plaque conductrice 16 est maintenue au potentiel fixe VSs à titre d'exemple. S'il existe une diffé- rence de potentiel entre les potentiels de la seconde pla- que conductrice et de la troisième plaque conductrice 16 égaux l'un à l'autre et la tension servant d'information appliquée à la première plaque conductrice 7, des charges servant d'information sont stockées dans la pellicule isolan- te 3 et dans la pellicule isolante 18, qui sont les parties intervenant entre les plaques conductrices, c'est-à-dire que lesdites charges sont enregistrées ou stockées dans le condensateur de stockage C etC1delacellule de mémoire, comme cela est indiqué habituellement. Dans le cas du maintien de l'information dans la cellule de mémoire, le transistor MISFET Q peut être placé à l'état "bloqué" dans l'état dans lequel l'information a été enregistrée dans le condensateur de stockage C et C1 de la cellule de mémoire. En outre, dans le cas de la lecture de l'information de la cellule de mémoire, il est possible de réaliser une opération inverse à l'opération d'enregistrement. Conformément à la présente invention, on obtient des effets semblables à ceux obtenus dans le cas de la première-forme de réalisation. En outre en déposant une troisième plaque conductrice sur une première plaque conductrice moyennant l'interposition d'une pellicule isolante, la quantité de charges devant être stockées par lapremière plaque conduc- trice et la seconde plaque conductrice et la quantité de charges devant être stockées par la première plaque conduc- trice et par la troisième plaque conductrice peuvent être 33 2554954 stockées dans un condensateur de stockage. Ainsi, lorsque l'on compare la seconde forme de réalisation à la première forme de réalisation, on voit qu'il est possible d'accroître, envi- ron au double, la quantité de charges de stockage du condensa- teur de stockage par surface unité, et que l'on peut réaliser l'intégration de la mémoire DRAM avec une densité d'intégra- tion supérieure. A ce sujet, lorsque le potentiel d'un sub- strat ou d'une région semiconductrice de type p 4 est un potentiel de polarisation de substrat VBB = - 3 V et que le potentiel d'une couche de silicium polycristallin 16 et le potentiel de masse Vss = 0 V, la quantité de charges stockées devient égale à environ 1,5 fois la quantité de charges stoc- kées en l'absence de la couche de silicium polycristallin 16. En outre, lorsque l'on dispose la troi- sième plaque conductrice-16 située au potentiel fixe sur la première plaque conductrice, une ligne de transmission de mots WL, à laquelle une tension de commande de grandeur variable est appliquée, ne peut pas affecter la première plaque conductrice 7, si bien que la quantité de charges devant être stockées dans le condensateur de stockage peut être stabilisée. Par conséquent les opérations d'enregistre- ment et de lecture de la mémoire DRAM peuvent être stabilisées, et il est possible d'accroître la fiabilité de la mémoire DRAM. Une troisième forme de réalisation est obtenue par le fait que, dans la seconde forme de réalisation, on ne forme absol.ment aucune pellicule d'oxyde de champ épaisse 2 isolant les cellules de mémoire. Les vues en plan et en coupe de la troisième forme de réalisation sont identi- ques à celles des figures 9A et 9B et à la figure 10B, dans laquelle la pellicule d'oxyde de champ 2 a été supprimée. C'est pour cette raison que l'on ne donnera aucune explication concernant les vues en plan et en coupe de la mémoire DRAM de la troisième forme de réalisation, et que l'on va décrire un procédé possible de fabrication de cette forme de réalisa- tion, en donnant une brève description de la structure de cette forme de réalisation. Les figures 13, 14 et 15 sont des vues en plan des parties essentielles des réseaux de cellules de mé- moire au niveau de différentes phases opératoires de fabrica- tion, permettant d'expliquer le procédé de fabrication de la présente forme de réalisation. Dans l'ensemble des dessins de cette forme de réalisation, les éléments possédant les mêmes fonctions que dans les première et seconde formes de réalisa- tion sont désignés par les mêmes références ou symboles et on n'en répétera pas l'explication. Tout d'abord, hormis dans une partie du réseau de cellules de mémoire, on recouvre partiellement un substrat semiconducteur 1 par une pellicule d'oxyde de champ de manière à isoler électriquement les éléments semiconduc- teurs (non représentés) d'un circuit périphérique. Comme dans les première et seconde formes de réalisation, on forme une pellicule isolante 3 sur l'ensemble de la surface. Ensuite on forme de façon sélective un masque 17 pour l'introduction d'impuretés, constitué par exemple par une pellicule de nitru- re de silicium, sur la pellicule isolante 3 dans une zone dans laquelle le transistor MISFET d'un élément de commutation doit être formé lors d'une phase opératoire ultérieure. On recouvre avec le masque 17 une zone située à l'extérieur du réseau de cellule de mémoire, à savoir une zone dans la- quelle on doit former le circuit-périphérique. Ultérieurementi en utilisant le masque 17, on introduit des impuretés de type p dans la partie du substrat semiconducteur 1, autre que le masque 17, de manière à former une région semiconductrice de type p 4 qui forme la seconde plaque conductrice d'un conden sateur de stockage et qui sert à isoler électriquement des cellules de mémoire voisines suivant les directions des lignes et des colonnes, comme cela est représenté sur la figure 13. C'est-à-dire que l'on forme la région semiconductrice de type + p 4 sur l'ensemble de la surface du réseau de cellules de mémoire, hormis dans la zone dans laquelle les transistors MISFET doivent être disposes. Après la mise en oeuvre des phases opératoi- res illustrées sur la figure 13, on élimine le masque 17, à la suite de quoi on élimine localement la pellicule isolante 3 de manière à former un trou de contact 5, dans la partie de connexion électrique entre une première plaque conductrice devant être formée dans une phase opératoire ultérieure et une région semiconductrice servant à réaliser le transistor MISFET. Le trou de contact 5 et la région semiconductrice 4 sont disposés de manière à être réciproquement distants. En- suite on forme sur l'ensemble de la surface une pellicule de silicium polycristallin destinée à devenir la première plaque conductrice et on implante dans cette pellicule des ions de As de manière à réduire sa résistivité et simultanément à former localement une région semiconductrice de type n+ 6. Ultérieurement, on structure localement la pellicule de sili- cium polycristallin de manière à former la première plaque conductrice 7 comme représenté sur la figure 14. Après les phases opératoires illustrées sur la figure 14, comme dans le cas de la seconde forme de réalisation, on forme une pellicule isolante 18 et une troi- sième plaque conductrice 16 de manière à réaliser un conden- sateur de stockage C1. Apres formation des-pellicules isolan- tes 19 et 9, on forme une électrode de grille 10 et une ligne de transmission de mots(WL) 11. En formant des régions semi- conductrices 12,on réalise le transistor MISFET Q. Après formation d'une pellicule isolante 13 et d'un trou de contact 14, on forme une ligne de transmission de bits (BL) 15 comme représenté sur la figure 15. Sur cette figure, on n'a pas représenté les pellicules isolantes devant être prévues entre les couches conductrices respectives, afin de permettre une meilleure compréhension du dessin. Comme dans la première forme de réalisation, il est possible de former les transistors MISFET Q de manière à achever la réalisation de la mémoire DRAM, sans former les condensateurs de stockage C1. Cette série de phases opératoires de fabri- cation permet d'achever la fabrication de la première forme de réalisation de la mémoire DRAM. Ensuite on forme une pel- licule de passivation finale comme dans la première ou la seconde forme de réalisation. Conformément à la présente forme de réali- sation, on obtient des effets semblables à ceux obtenus dans la seconde forme de réalisation. En outre, on peut isoler électriquement la cellule de la mémoire DRAM par rapport à d'autres cellules de mémoire voisines suivant les directions des lignes et des colonnes, à l'aide d'une région semiconductrice consti- tuant une seconde plaque conductrice destinée à former un condensateur de stockage. Par conséquent une pellicule d'oxy- de de champ dans un réseau de cellules de mémoire devient inutile et l'on peut réaliser l'intégration de la mémoire DRAM avec une densité d'intégration supérieure. On va décrire une quatrième forme de réa- lisation de la présente invention en référence aux figures 16A à 23B. Cette quatrième forme de réalisation est un exem- ple dans lequel une tranchée ou un sillon (gorge) est ajoutée à la première forme de réalisation en vue d'accroître la quantité de charges-qui peuvent être stockées dans un conden- sateur. Dans l'ensemble des dessins de la présente forme de réalisation, les éléments possédant les mêmes fonctions que dans la première forme de réalisation sont désignés par les mêmes symboles ou références et l'on n'en répétera pas l'ex- plication. Sur les figures W6A et 16B, la référence 2 désigne une pellicule d'oxyde de champ. Les cellules de mé- moire sont conformées au moyen des pellicules d'oxyde de champ 2 de manière que la structure ou configuration d'un couple des cellules de mémoire peut être répétée suivant la direction des lignes comme représenté sur la figure 19. A l'intérieur d'un réseau de cellules de mémoire, la pellicule d'oxyde de champ 2 est disposée principalement entre les cel- lules de mémoire voisines dans la direction des colonnes. Sa disposition est identique à celle prévue dans la première ou la seconde forme de réalisation. La référence 21 désigne une tranchée ou sillon (gorge), qui est ménagée dans un substrat semiconduc- teur 1 dans une zone servant à la formation d'un condensateur de stockage, et qui sert à réaliser ce condensateur de stoc- kage. Cette tranchée 21 accroît la quantité de charges ser- vant d'information par surface unité dans le condensateur de stockage. On dispose d'une région semiconductrice + de type p 4 servant de seconde plaque conductrice dans la surface principale du substrat semiconducteur 1 dans la zone prévue pour la formation des condensateurs de stockage, et dans la surface du substrat 1 à l'intérieur de la tranchée 21, et on la réalise d'un seul tenant avec les condensateurs de stockage voisins suivant la direction des lignes. La situa- tion de telles régions semiconductrices de type p 4 est représentée sur la figure 19. On va décrire ci-après un procédé de fabri- cation de la quatrième forme de réalisation de l'invention. Tout d'abord on forme une pellicule d'oxyde de champ 2 (pellicule de SiO2) et des régions semiconductri- + ces de type p 4 en utilisant le même procédé que celui de la première forme de réalisation représentée sur les figures 4A, 4B, 5A et 5B. Après la mise en oeuvre des phases opéra- toires illustrées sur les figures 9A et 5B, on forme une pellicule isolante 22A, une pellicule isolante 22B et une pellicule isolante 22C sur l'ensemble de la surface d'un substrat semiconducteur 1 de manière à former une tranchée ouun sillon et une seconde plaque conductrice. La pellicule isolante 22C forme un masque vis-à-vis de l'attaque chimique pour la formation de la tranchée, et l'on peut utiliser à titre d'exemple pour constituer cette pellicule une pellicule de bioxyde de silicium (SiO2). La pellicule isolante 22B est un masque vis-à-vis de l'introduction d'impuretés servant à la formation de la seconde plaque conductrice, et l'on peut utiliser à titre d'exemple pour constituer cette pellicule une pellicule de nitrure de silicium (SI3N4). La pellicule isolante 22A sert à supprimer les contraintes entre le sub- strat semiconducteur 1 et la pellicule de nitrure de silicium 22B, et il est possible d'utiliser à titre d'exemple pour cette pellicule une pellicule de bioxyde de silicium. On peut former la pellicule isolante 22A par oxydation thermique de la surface du substrat 1. On peut former les pellicules isolantes 22B, 22C en utilisant le dépôt chimique en phase vapeur CVD. On structure localement la pellicule isolante 22C dans une zone prévue pour la formation d'un condensateur de stockage, en vue de former un premier masque pour la réalisa- - tion de la tranchée. On met en oeuvre une attaque chimique anisotrope à sec en utilisant le premier masque, ce qui entraîne une élimination locale des pellicules isolantes 22B et 22C de manière à former un second masque à l'extérieux de la pellicule isolante 22B,et en outre on élimine locale- ment une partie prédéterminée du substrat semiconducteur 1 de manière à former la tranchée 21 comme représenté sur les figures 17A et 17B. La dimension en largeur W de la tranchée 21 peut être égale à environ 1 - 1, 5 micron et sa profondeur à partir de la surface du substrat semiconducteur 1 peut être égale à environ 2 - 4 microns. Après la mise en oeuvre des phases opéra- toires illustrées sur les figures 17A et 17B, on élimine la pellicule isolante 22C ayant servi de premier masque, et l'on met à nu la pellicule isolante 22B destinée à servir de second masque. En utilisant ce second masque, on introdui' des impuretés au voisinage de la surface du substrat semicon- ducteur 1 à nu à l'intérieur de--la tranchée 21, ce qui a pour + effet que la région semiconductrice de type p 4 destinée à former la seconde plaque conductrice est formée comme repré- senté sur les figures 18A et 18B. A titre d'exemple on forme la région semiconductrice 4 en introduisant des ions de bore (B) en une concentration égale à environ 1 x 1018 atomes/cm3 ou plus par diffusion thermique à environ 900 - 1000 C. Dans ce cas la profondeur de la région semiconductrice 4 comptée à partir de la surface du substrat semiconducteur 1, en direc- tion de l'intérieur, est égale à environ 0,3 micron. L'état des réseaux de cellules de mémoire après la formation des régions semiconductrices 4 est repré- senté sur la figure 19. Sur la figure 19 on n'a pas représen- té les pellicules isolantes 22A et 22B. Une coupe prise sui- vant la ligne de plan de coupe B - B sur la figure 19 est représentée sur la figure 18B. Après élimination des pellicules isolantes 22B et 22A, on forme la même pellicule isolante 3 que dans la première forme de réalisation en vue de réaliser le con- densateur de stockage, comme représenté sur les figures 20A et 20B. Après la mise en oeuvre de la phase opéra- toire illustrée sur les figures 20A et 20B, on forme un trou + de contact 5, une région semiconductrice de type n 6 et une première plaque conductrice 7, comme représenté sur les figures 21A et 21B, en utilisant le même procédé que celui illustré sur les figures 6A et 6B. La tranchée 21 peut être remplie avec du silicium polycristallin destiné à former la première plaque conductrice 7, de manière à rendre plane la surface de la tranchée. Après les phases ppératoires illustrées sur les figures 21A et 21B, en utilisant principalement la pellicule de nitrure de silicium de la pellicule isolante à nu 3 comme masque contre un traitement thermique, on forme par oxydation thermique une pellicule isolante 8 (pellicule de SiO2) qui recouvre la première plaque conductrice 7. On donne à la pellicule isolante 8 une épaisseur égale à environ - 300 nanomètres, de sorte que la première plaque conduc- trice 7 et une ligne de transmission de mots devant être for- mée au moyen d'une phase opératoire ultérieure peuvent être isolées électriquement. Ainsi, dans le cas o la partie de la tranchée 21 n'est pas comblée, il faut remplir l'intérieur de la gorge en utilisant un matériau de remplissage, par exemple une pellicule de silicium polycristallin ou une pel- licule isolante. Le silicium polycristallin doit être trans- formé en un isolant par oxydation. Ensuite on élimine loca- lement la pellicule isolante à nu 3, ce qui a pour effet que la même pellicule isolante 9 que dans la première forme de réalisation est formée comme représenté sur les figures 22A et-22B. Après la mise en oeuvre des phases opéra- toires illustrées sur les figures 22A et 22B, on forme un transistor MISFET Q et une ligne de transmission de mots WL comme représenté sur les figures 23A et 23B. Ce sont les mêmes éléments que ceux de la première forme de réalisation représentée sur les figures 8A et 8B. Ensuite on forme une pellicule isolante 13 et une ligne de transmission de bits BL, etc comme dans la première forme de réalisation. Alors on obtient la struc- ture résultante telle que représentée sur les figures 16A et 16B. Ensuite on forme une pellicule de PSG et une pellicule de nitrure de silicium au moyen du dépÈt chimique en phase vapeur CVD, pour constituer une pellicule de passivation finale. Cette série de peases opératoires de fa- * brication permet d'achever la réalisation de la présente forme de réalisation de la mémoire DRAM. Les opérations, qui interviennent dans le cas de l'enregistrement d'une information dans la cellule de mémoire de la quatrième forme de réalisation, du maintien de l'information et de la lecture de cette information, sont identiques à celles intervenant dans la première forme de réalisation. Conformément à la quatrième forme de réali- sation, on obtient les mêmes effets que dans le cas de la première forme de réalisation. En outre on peut empêcher la modification de la quantité de charges stockées imputable à des porteurs minoritaires, ainsi que le couplage de la zone d'appauvris- sement d'une tranchée avec celle d'une autre tranchée, dans les parties profondes desdites tranchées 21. Par conséquent on peut réaliser des tranchées 21 profondes. On peut égale- ment réduire la distance entre des tranchées voisines, à savoir la distance D1 indiquée sur la figure 17A. En outre, étant donné que toutes les ré- gions prévues pour la formation de condensateurs sont des régions semiconductrices de type p, il est possible de réduire la distance D2 entre une tranchée et une pellicule d'oxyde de champ, comme indiqué sur la figure 17A. On va décrire une cinquième forme de réa- lisation de la présente invention en référence aux figures 24A, 24B et 25. Etant donné que le procédé de fabrication de cette forme de réalisation est essentiellement semblable à celui mis en oeuvre dans le cas de la quatrième forme de - réalisation, on n'en donnera pas l'explication. La cinquième forme de réalisation est un exemple dans lequel la première plaque conductrice de la quatrième forme de réalisation est recouverte en supplément par une troisième plaque conductri- ce à laquelle un potentiel fixe est appliqué de manière à accroître et à stabiliser une capadcité. Dans les dessins de cette forme de réalisa- tion, les éléments possédant les mêmes fonctions que dans la quatrième forme de réalisation sont désignés par les mêmes symboles de référence et l'on n'en répétera pas l'explication Sur les figures 24A et 24B, la référence 18 désigne une pellicule isolante, d'une constitution semblable à la pellicule isolante précédente 3, qui est disposée de ma- nière à recouvrir au moins une première plaque conductrice 7 et qui sert à réaliser un condensateur de stockage C1. Cette pellicule isolante 18 mémorise des charges grâce à la premiè- re plaque conductrice 7 et à une troisième électrode qui sera décrite ultérieurement (désignée ci-après sous le terme de "troisième plaque conductrice"). Cette pellicule isolante isole électriquement les premières plaques conductrices 7 de cellules de mémoire voisines. La référence 16 désigne la troisième plaque conductrice servant à réaliser le conden- sateur de stockage et qui est disposée sur la pellicule iso- -15 lante 18 à l'extérieur d'une zone prévue pour la formation d'un transistor MISFET Q et qui est raccordée et réalisée d'un seul tenant avec la troisième plaque conductrice de l'autre cellule de mémoire située dans un réseau de cellules de mémoire identique. On applique un potentiel fixe, par exemple le même potentiel que celui d'un substrat, à cette troisième plaque conductrice 16. Le condensateur de stockage de la cellule de mémoire est constitué essentiellement par un circuit parallèle formé par un condensateur C qui est for- mé de la première plaque conductrice 7, d'une région semi- conductrice 4 formée d'une seconde plaque conductrice et de la pellicule isolante 3, et par un condensateur C1 qui est constitué par la première plaque conductrice 7, par la troi- sième plaque conductrice 16 et par la pellicule isolante 18. La référence 19 désigne une pellicule isolante qui est dis- posée de manière à recouvrir la troisième plaque conductrice 16 et qui sert à isoler électriquement la troisième plaque conductrice 16 et une ligne de transmission de mots (WL) 11. Lorsque l'on réalise les réseaux de cellu- les de mémoire pratiques en utilisant les cellules de mémoir telles que représentées sur les figures 24A et 24B, on obtie l'ensemble représenté sur la figure 25. Cette figure 25 est une vue en plan des parties essentielles des réseaux schématiques des cellules de mémoire, permettant d'expliciter la cinquième forme de réali- sation de la présente invention. Sur la figure 25, afin de rendre aisée la compréhension du dessin, on n'a pas représen- té les pellicules isolantes devant être disposées entre les couches conductrices respectives. Une figure obtenue en omettant les troi- sièmes plaques conductrices 16 sur la figure 25 est identique à la vue en plan de la quatrième forme de réalisation. Les opérations intervenant dans la cinquiè- me forme de réalisation sont les mêmes que celles intervenant dans la seconde forme de réalisation. Conformément à la cinquième forme de réa- lisation, on obtient des effets semblables à ceux de la se- conde ou de la quatrième formesde réalisation. On va décrire une sixième forme de réali- sation en référence aux figures 26, 27 et 28. La sixième forme de réalisation est un exemple dans lequel on a omis la pellicule d'oxyde de champ 2 de la cinquième forme de réa- lisation, isolé électriquement les cellules de mémoire voi- sines suivant la direction des colonnes, et dans laquelle absolument aucune pellicule d'oxyde de champ n'est disposée à l'intérieur du réseau de celiules de mémoire. Les figures 26 à 28 sont des vues en plan- des parties essentielles de réseaux de cellules de mémoire lors de différentes phases opératoires de fabrication, permet- tant d'expliciter le procédé de fabrication de la présente forme de réalisation. Dans l'ensemble des dessins de cette forme de réalisation, les éléments possédant les mêmes fonc- tions que dans le cas des troisième et quatrième formes de réalisation sont désignés par les mêmes symboles ouzéférences, et l'on n'en répétera pas l'explication. Tout d'abord, hormis dans une partie de réseaux de cellules de mémoire, on recouvre partiellement un substrat semiconducteur 1 par une pellicule d'oxyde de champ au moyen de l'oxydation thermique locale du substrat 1 afin d'isoler électriquement les éléments semiconducteurs (non re- présentés) d'un circuit périphérique. On forme une tranchée ou un sillon 21 et la pellicule isolante 3. Ensuite on forme une région semiconductrice de type p 4 dans l'ensemble de la surface du réseau de la cellule de mémoire hormis dans une zone recouverte par un masque 17, en utilisant le même procédé que celui illustré sur la figure 13. Après les phases opératoires illustrées sur la figure 26, on forme en utilisant le même procédé que sur la figure 14 un trou de contact 5, une région semiconductrice + de type n 6 et une première plaque conductrice 7. Une coupe de la figure 27 est identique à la figure 21B, sur-laquelle la pellicule d'oxyde de champ 2 est remplacée par la région + semiconductrice de type p 4. Après la mise en oeuvre des phases opéra- roires illustrées sur la figure 27, comme dans la troisième forme de réalisation, on forme une pellicule isolante 18 et une troisième plaque conductrice 16, de manière à réaliser un condensateur de stockage C1. Après formation des pellicu- les isolantes 19 et 9, on forme une électrode de grille 10 et une ligne de transmission de mots (WL) 11, et on forme des régions semiconductrices 12 de manière à réaliser ainsi un transistor MISFET Q. Après formation d'une pellicule isolante 13 et d'un trou de contact 14, on réalise une ligne de trans- mission de bits (BL) 15 comme représenté sur la figure 28. Sur cette figure 28, afin de rendre mieux compréhensible le dessin, on n'a pas représenté les pellicules isolantes devant être disposées entre les couches conductrices respectives. En outre une coupe de la figure 28 estidentique à la figure 24B, dans laquelle la pellicule d'oxyde de champ 2 est remplacée par la région semiconductrice de type p. Ensuite on effectue le traitement d'une pellicule protectrice, etc comme dans la première forme de réalisation. Dans la présente forme de réalisation, la + région semiconductrice de type p 4 et la région semiconduc- + trice de type n 6 n'ont pas besoin d'être disposées à distan- ce l'une de l'autre comme dans les autres formes de réalisa- tion. Les opérations intervenant dans la sixième forme de réalisation sont les mêmes que celles intervenant dans la seconde forme de réalisation. Conformément à la sixième forme de réalisa- tion, on obtient des effets similaires à ceux obtenus dans les troisième et quatrième formes de réalisation. Dans la présente forme de réalisation, il va sans dire que la formation de la troisième plaque conductri- ce 16 peut être parfaitement omise. Ceci est identique à la relation entre la troisième forme de réalisation et la premiè- re forme de réalisation. Les vues en plan et en coupe des cel- lules de la mémoire DRAM dans ce cas et les vues en coupe de cette dernière au cours des phases opératoires de fabrication sont contenues dans la description des troisième et quatrième formes de réalisation. La présente forme de réalisation entraîne les effets suivants: Un condensateur de stockage est constitué par une pellicule isolante qui est disposée à la surface d'un substrat semiconducteur, par une première plaque conductrice dont une partie d'extrémité est disposée sur la pellicule isolante et dont l'autre partie est disposée de manière à tre raccordée électriquement à une région semiconductrice d'un transistor MISFETetparune région semiconductrice destinée à servir de seconde plaque conductrice, qui est disposée dans une zone de surface prédéterminée du substrat semiconducteur. Ceci supprime le couplage entre les couches d'appauvrissement des condensateurs de stockage voisins, et la fuite des char- ges entre eux. Etant donné que la fuite des charges est éliminée, la durée de rétention des charges dans le conden- sateur de stockage est accrue et la fréquence des opérations de rafraîchissement ou régénération est réduite. Par consé- quent la vitesse de fonctionnement de la mémoire DRAM est accrue. Comme charges devant être stockées dans un condensateur de stockage, on utilise les charges situées dans une couche d'accumulation ou dans une couche d'appauvrissement étroite. Par conséquent il devient inutile d'utiliser des électrons qui sont stockés dans une couche d'appauvrissement étendue ou dans une couche d'inversion, de sorte que la mémoi- re DRAM n'est pas affectée par des porteurs minoritaires. Etant donné que le degré d'influence des porteurs minoritaires sur un condensateur de stockage n'a pas besoin d'être pris en compte, il est possible de réduire la surface d'occupation d'un condensateur de stockage. C'est pourquoi on réalise l'intégration de la mémoire DRAM avec une densité d'intégration supérieure. Etant donné que les charges peuvent être stockées entre une première plaque conductrice et une seconde plaque conductrice et entre la première plaque conductrice et une troisième plaque conductrice, la quantité de charges stockées dans un condensateur de stockage par surface unité augmente. Une cellule de mémoire est isolée électri- quement par rapport à une autre cellule de mémoire, qui en est voisine suivant la direction des lignes et/ou suivant la direction des colonnes, par une région semiconductrice qui forme une seconde plaque conductrice constituant un condensa- teur de stockage. Une région isolante constituée par une pel- licule isolante devient inutile et l'intégration de la mémoir4 DRAM peut être réalisée avec une densité d'intégration supé- rieure. La surface d'occupation d'une cellule de mémoire peut être notablement réduite et il est possible d'in- tégrer la mémoire DRAM avec une densité d'intégration encore supérieure. En disposant une troisième plaque conduc- trice placée à un potentiel fixe sur une première plaque conductrice, on élimine l'influence d'une ligne de transmis- sion de mots sur la première plaque conductrice, et on stabi- lise la quantité de charges devant être stockées dans un con- densateur de stockage. Les opérations d'enregistrement et de lecture de la mémoire DRAM sont également stabilisées. Etant donné qu'une région semiconductrice possédant un premier type de conductivité et constituant le condensateur d'une cellule de mémoire et une région semicon- ductrice possédant un second type de conductivité et raccordée au transistor MISFET de la cellule de mémoire sont disposées de manière àêtre distantes l'une de l'autre, la tension de claquage inverse d'une tension n'est pas altérée. Bien que, dans ce qui précède, l'invention ait été décrite concrètement en référence à certaines formes de réalisation, il va sans dire que la présente invention n'est pas limitée aux formes de réalisation indiquées précé- demment et qu'on peut y apporter différentes modifications sans sortir du cadre de l'invention. A titre d'exemple, on peut également réa- liser une région de puits de type p dans un substrat semicon- ducteur de type n et former les cellules d'une mémoire DRAM dans la région de puits. En outre il est possible d'utiliser un substrat semiconducteur de type n et d'employer une région semiconductrice de type n en tant que seconde plaque conduc- trice afin de stocker des charges d'information. En dehors de cela il est possible de former une région de puits de type n dans un substrat semiconducteur de type p et de réali- ser les cellules d'une mémoire DRAM à l'intérieur de la ré- gion de puits. Dans la quatrième, la cinquième ou la si- xième formes de réalisation, on peut tout à fait utiliser un procédé d'implantation ionique en tant que procédé de forma- tion d'une région semiconductrice qui forme une seconde plaque conductrice. Dans ce cas, l'implantation d'ions est effectuée dans l'état représenté sur la figure 18B. L'élément d'impure- tés implanté, par exemple du bore, est introduit dans le fond d'une tranchée 21. On peut diffuser le bore sous l'effet d'un recuit ultérieur de manière à former une région semiconduc- trice dans le fond de la tranchée 21 et on la fait crottre le long de la paroi latérale de la tranchée en direction de la surface du substrat. C'est pourquoi la région semiconductrice est formée également dans une partie de la paroi latérale de la tranchée. La région semiconductrice s'étendant le long de la paroi latérale n'atteint pas le voisinage de la surface du substrat (une région o se trouve formée une région semicon- ductrice 6 possédant le type de conductivité opposé). Avec cette disposition, on réduit à un certain degré la capacité d'une cellule de mémoire,mais on peut se passer d'une marge d'alignement de masque servant à disposer spatialement les régions semiconductrices 4 et 6 possédant les types de con- ductivité réciproquement opposés. REVENDICATIONS 1. Dispositif de mémoire à semiconduc- teurs, caractérisé en ce qu'il comporte des réseaux de cel- lules de mémoire (M11, M12, M21, M22,...), dans lesquels les cellules de mémoire sont disposées sous la forme d'une matrice et comprennent chacune un élément de commutation (Q) et un condensateur (C, C1) qui est formé sur une surface principale d'un substrat semiconducteur (1) possédant un premier type de conductivité et qui est raccordé audit élé- ment de commutation (Q), que ledit condensateur (C, C1) est constitué par une première pellicule isolante (3), qui est formée sur la surface principale dudit substrat semiconduc- teur (1), par une première électrode (7) dont une partie est raccordée électriquement audit élément de commutation (Q) et qui est formée sur ladite première pellicule isolante (3) et qui est indépendante pour chaque cellule de mémoire, et par une première région semiconductrice (4) destinée à former une seconde électrode, quioEt formée dans ledit subs- trat semiconducteur au-dessous de ladite première pellicule isolante (3) et qui possède le premier type de conductivité et une concentration en impuretés supérieure à celle dudit substrat semiconducteur (1), et que la première région semi- conductrice (4) d'une cellule de mémoire est raccordée à la première région semiconductrice (4) d'au moins l'une des cellules de mémoire, qui jouxte ladite cellule de mémoire à l'intérieur du même réseau de cellules de mémoire, par l'in- termédiaire d'une seconde région semiconductrice qui est formée dans ledit substrat semiconducteur et qui possède le premier type de conductivité et une concentration en impure- tés supérieure à celle dudit substrat semiconducteur. 2. Dispositif de mémoire à semiconduc- teurs selon la revendication 1, caractérisé en ce que ledit condensateur (C, C1) est formé grâce'à l'utilisation d'une tranchée (21) qui est formée par élimination dudit substrat semiconducteur (1) à partir de ladite surface principale de ce dernier, en direction de l'intérieur, et que ladite pre- mière région semiconductrice (7) est formée dans ladite sur- face principale dudit substrat semiconducteur et dans une surface de ladite tranchée. 3. Dispositif de mémoire à semiconduc- teurs selon la revendication 1, caractérisé en ce que la première région semiconductrice (7) d'une cellule de mémoire est raccordée à la première région semiconductrice (7) d'une cellule de mémoire, qui est voisine de ladite cellule de mé- moire à l'intérieur du même réseau de cellules de mémoire et qui est raccordée à une ligne de transmission de bits (15, BL) identique à celle de ladite cellule de mémoire et égale- ment à une ligne de transmission de mots (11, WL) voisine de ladite cellule de mémoire. 4. Dispositif de mémoire à semiconduc- teurs selon la revendication 1, caractérisé en ce que ledit condensateur (C, C1) comporte un premier condensateur (C) et un second condensateur (C1), qui est formé sur ledit premier condensateur, que ledit premier condensateur (C) est constitué par la première pellicule isolante (3) qui est formée sur la surface principale dudit substrat semiconduc- teur (1), par la première électrode (7) dont une partie est électriquement raccordée audit élément de commutation (Q) et qui est formée sur ladite première pellicule isolante et est indépendante pour chaque cellule de mémoire, et par la première région semiconductrice (4) servant de seconde élec- trode, qui est formée dans ledit substrat semiconducteur (1) au-dessous de ladite première pellicule isolante et qui pos- sède le premier type de conductivité et une concentration en impuretés supérieure à celle dudit substrat semiconducteur, et que ledit second condensateur (C1) est constitué par la première électrode (7), par une seconde pellicule isolante (18)qui est formée sur au moins ladite première électrode, et par une troisième électrode (16) qui est formée sur au moins ladite pellicule isolante. 5. Dispositif de mémoire à semiconduc- teurs selon la revendication 4, caractérisé en ce que ladite troisième électrode (16) est une électrode commune à toutes les cellules de mémoire du même réseau de cellulesde mémoire et est formée d'un seul tenant à l'intérieur du réseau de cellules de mémoire. 6. Dispositif de mémoire à semiconduc- teurs selon la revendication 5, caractérisé en ce que ladite seconde pellicule isolante (18) est formée au-dessous de l'ensemble de la troisième électrode. 7. Dispositif de mémoire à semiconduc- teurs selon la revendication 5, caractérisé en ce que ladi- te troisième électrode (16) est raccordée à un potentiel de masse dudit dispositif de mémoire à semiconducteurs. 8. Dispositif de mémoire à semiconduc- teurs selon la revendication 4, caractérisé en ce que ledit condensateur (C, C1) est formé grâce à l'utilisation d'une tranchée (21) qui est formée par élimination dudit substrat semiconducteur (1) à partir de ladite surface principale de ce dernier, en direction de l'intérieur, et que ladite pre- mière région semiconductrice (7) est formée dans ladite sur- face principale dudit substrat semiconducteur et dans une surface de ladite tranchée. 9. Dispositif de mémoire à semiconduc- teurs selon la revendication 4, caractérisé en ce que la première région semiconductrice (4) d'une cellule de mémoi- re est raccordée à la première région semiconductrice (7) d'une ce-lule de mémoire, qui estvoisine de ladite cellule de mémoire à l'intérieur du même réseau de cellules de mé- moire et qui est raccordée à une ligne de transmission de bits (15, BL) identique à celle de ladite cellule de mémoi- re et également à une ligne de transmission de mots (11,WL) voisine de ladite cellule de mémoire. 10. Dispositif de mémoire à semiconduc- teurs selon la revendication 1, caractérisé en ce que l'en- semble desdites premières régions semiconductrices (4) à l'intérieur du même réseau de cellules de mémoire sont rac- cordées les unes aux autres au moyen de ladite seconde ré- gion semiconductrice. 11. Dispositif de mémoire à semiconduc- teurs selon la revendication 10, caractérisé en ce que ledit condensateur (C, C1) est formé grâce à l'utilisation d'une tranchée (21) qui est formée par élimination dudit substrat semiconducteur (1) à partir de ladite surface principale de ce dernier, en direction de l'intérieur, et que ladite pre- mière région semiconductrice (7) est formée dans ladite sur- face principale dudit substrat semiconducteur et dans une surface de ladite tranchée. 12. Dispositif de mémoire à semiconduc- teurs selon la revendication 10, caractérisé en ce que ledit condensateur (C, C1) comporte un premier condensateur (C) et un second condensateur (C1), qui est formé sur ledit premier condensateur, que ledit premier condensateur (C) est constitué par la première pellicule isolante (3) qui est formée sur la surface principale dudit substrat semiconduc- teur(1), par la première électrode (7) dont une partie est électriquement raccordée audit-élément de commutation (Q) et qui est formée sur ladite première pellicule isolante et est indépendante pour chaque cellule de mémoire, et par la première région semiconductrice (4) servant de seconde élec- trode, qui est formée dans ledit substrat semiconducteur(1) au-dessous de ladite première pellicule isolante et qui pos- sède le premier type de conductivité et une concentration en impuretés supérieure à celle dudit substrat semiconducteur, et que ledit second condensateur (C1) est constitué par la première électrode (7), par une seconde pellicule isolante (18) qui est formée sur au moins ladite première électrode, et par une troisième électrode (16) cui est formée sur au moins ladite pellicule isolante. 13. Dispositif de mémoire à semiconduc- teurs selon la revendication 12, caractérisé en ce que la- dite troisième électrode (16) est une électrode commune à toutes les cellules de mémoire du même réseau de cellules de mémoire et est formée d'un seul tenant à l'intérieur du réseau de cellules de mémoire. 14. Dispositif de mémoire à semiconduc- teurs selon la revendication 12, caractérisé en ce que la- dite seconde pellicule isolante (18) est formée sous l'en- semble de la troisième électrode. 15. Dispositif de mémoire à semiconduc- teursselon la revendication 13, caractérisé en ce que ladite troisième électrode (16) est raccordée à un potentiel de masse dudit dispositif de mémoire à semiconducteurs. 16. Dispositif de mémoire à semiconduc- teurs selon la revendication 12, caractérisé en ce que ledit condensateur (C, C1) est formé grâce à l'utilisation d'une tranchée (21) qui est formée par élimination dudit substrat semiconducteur (1) à partir de ladite surface principale de ce dernier, en direction de l'intérieur, et que ladite pre- mière région semiconductrice (7) est formée dans ladite sur- face principale dudit substrat semiconducteur et dans une surface de ladite tranchée. 17. Dispositif de mémoire à semiconduc- teurs caractérisé en ce qu'il comporte des réseaux de cel- lules de mémoire (M11, M12, M21, M22,...), dans lesquels les cellules de mémoire sont disposées sous la forme d'une matrice et comprennent chacune un élément de commutation (Q) et un condensateur (C, C1) qui est formé sur une surface principale d'un substrat semiconducteur (1) possédant un premier type de conductivité et qui est raccordé audit élé- ment de commutation (Q), que ledit condensateur (C, C1) est constitué par une première pellicule isolante (3), qui est formée sur la surface principale dudAt substrat semiconduc- teur (1), par une première électrode (7) dont une partie est raccordée électriquement audit élément de commutation (Q) et qui est formée sur ladite première pellicule isolante (3) et qui est indépendante pour chaque cellule de mémoire, et par une première région semiconductrice (4) destinée à former une seconde électrode, qui est formée dans ledit subs- trat semiconducteur au-dessous de ladite première pellicule isolante (3) et qui possède le premier type de conductivité et une concentration en impuretés supérieure à celle dudit substrat semiconducteur (1), ledit condensateur amenant une quantité de charges d'espace d'au moins une couche d'appau- vrissement,apparaissant à l'intérieur de ladite seconde ré- gion semiconductrice, dans des premier et second états con- formément à des premier et second potentiels qui sont appli- qués à ladite première électrode. 18. Dispositif de mémoire à semiconduc- teurs selon la revendication 17, caractérisé en ce que ledit condensateur modifie la quantité de charges d'espace de la couche d'appauvrissement apparaissant dans ladite seconde région semiconductrice et une quantité de charges d'une cou- che d'accumulation à l'intérieur de ladite seconde région semiconductrice, en des premier et second états conformément à des premier et second potentiels qui sont appliqués à la- dite première électrode.