FR 2551286 A1 19850301 FR 8413229 A 19840824 La présente invention concerne des systèmes de télévision et, plus particulièrement, un dispositif de visualisation pour visualiser un signal de télévision couleur en un format de balayage progressif. Un système de télévision à balayage progressif a été proposé antérieurement, voir par exemple la demande de brevet britannique NO 2 111 343 déposée au nom de Sony. Dans le cas par exemple du système NTSC, les 525 lignes de l'image sont visualisées dans une trame, c'est-à-dire 10 en 1/60 ème de seconde, o des lignes alternées "réelles" et "interpolées" sont successivement visualisées à un multiple (par exemple deux) de la fréquence horizontale standard Pendant le 1/60 ème de seconde suivant 525 autres lignes sont visualisées pour compléter un temps d'image total de 1/30 ème de seconde Ces secondes 525 lignes sont en relation avec les premières 525 lignes de sorte que dans des trames successives, les lignes interpolées et réelles soient visualisées en haut de chacune d'elles. Ce format de balayage progressif résulte en l'élimination d'artefacts de "scintillement interligne" et "de séparation de ligne avec mouvement" qui existent dans les visualisations interlacées deux à un conventionnelles telles que le système NTSC L'effet subjectif du balayage progressif est une présentation d'image libre de scintillement, 25 "douce" ou "de repos" qui est plus plaisante au téléspectateur Le balayage progressif peut être appliqué également à d'autres systèmes interlacés tels que le système PAL 625/25. Pour accomplir un balayage progressif, un proces30 seur d'accélération est utilisé pour produire deux lignes horizontales du signal vidéo pendant la période d'une ligne horizontale du signal vidéo d'entrée de diffusion. Ce traitement d'accélération exige qu'une ligne du signal vidéo soit écrite dans une mémoire en temps réel à une fréquence suffisante pour échantillonner le signal vidéo d'entrée, c'est-à-dire à plus que la fréquence de Nyquist, et soit lue de la mémoire à un multiple de la fréquence d'échantillonnage d'entrée (généralement deux fois celleci) Un tel traitement exige des mémoires à vitesse extrêmement élevée qui sont capables de fonctionner à des vitesses d 9 chantillonnage élevées, par exemple, de 28 M Hz pour les signaux NTSC échantillonnés à quatre fois la fréquence de sous-porteuse couleur Il est souhaitable de prévoir des processeurs d'accélération peu chers qui sont capables de fonctionner à ces vitesses sans l'utilisation d'éléments à mémoire qui fonctionnent à des vitesses 10 extrêmement élevées Selon un aspect de la présente invention, un dispositif de visualisation pour produire une image de télévision couleur balayée progressivement comprend une source de signaux de télévision ayant une première séquence de données et représentant l'information de luminance et de chrominance d'une trame d'image balayée de façon interlacée Un moyen de compression dans le temps réduit la durée de chaque ligne des signaux de télévision d'un premier facteur prédéterminé formant les signaux de 20 télévision accélérés Le dispositif comporte également un moyen de visualisation, relié pour recevoir les signaux de télévision accélérés, pour visualiser ceux-ci par balayage progressif. Le moyen de compression dans le temps comprend 25 un moyen de séquence d'entrée, relié pour recevoir les signaux de télévision, pour produire un courant de données ayant une seconde séquence de données réagencée à partir de la première séquence de données Un moyen de stockage, relié pour recevoir le courant de données, est utilisé 30 pour stocker le courant de données dans la seconde séquence de données réagencée Un moyen de séquence de sortie est couplé pour recevoir le courant de données du moyen de stockage, lequel moyen de séquence de sorties restaure ou restitue le courant de données à la première 35 séquence de données et produit les signaux de télévision accélérés ayant la première séquence de données au moyen de visualisation. Dans un mode de réalisation de la présente invention, le moyen séquenceur d'entrée est agencé pour présenter à une première fréquence des paires d'éléments d'image successifs d'une ligne précitée simultanément au 5 moyen de stockage pour le stockage simultané, le moyen de stockage est agencé pour présenter simultanément lesdits éléments d'image de chaque paire au moyen séquenceur de sortie, et le moyen séquenceur de sortie est agencé pour choisir successivement les éléments d'image de chaque 10 paire à une seconde fréquence plus grande que ladite première fréquence. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description 15 explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: la figure 1 est un schéma-bloc d'un mode de 20 réalisation d'un récepteur de télévision à balayage progressif selon la présente invention, la figure 2 représente un schéma-bloc d'un mode de réalisation du processeur d'accélération de la figure 1, la figure 3 est un diagramme dans le temps expliquant les périodes des signaux à travers le processeur d'accélération, la figure 4 représente une exécution matérielle d'un mode de réalisation du séquenceur de temporisation de la figure 1, et la figure 5 montre d'autres détails d'un mode de réalisation des éléments de mémoire de la figure 2. Il est à noter que la présente invention va être décrite en référence à un signal de télévision couleur interlacé composite NTSC, cependant, il est évident pour 35 l'homme de l'art que d'autres systèmes de signaux de télévision couleur interlacés composites, tels que le PAL, tombent dans le cadre de la présente invention. En se référant à la figure 1, un signal de télévision couleur composite analogique à balayage interlacé est appliqué à la borne 1 d'une source (non représentée) La source du signal analogique peut être la sortie démodulée de l'étage de fréquence intermédiaire (IF) d'un récepteur de télévision standard Le signal composite est appliqué à une boucle verrouillée en phase 3 pour dériver des signaux de synchronisation et d'horloge pour temporiser les fonctionnements variés de l'agencement 10 de la figure 1 Un signal NTSC a une largeur de bande de 4,2 M Hz Les signaux de la boucle verrouillée en phase 3 qui peuvent comprendre, illustrativement, des multiples de la fréquence de sous-porteuse couleur de 3,58 M Hz et des signaux de synchronisation de ligne horizontale de 15 15,7 K Hz, sont appliqués au temporisateur de séquence 5 qui produit des signaux de temporisation aux fonctionnements variés de la figure 1 dans la séquence correcte et à la période correcte pour contrôler le fonctionnement de l'agencement Le séquenceur-5 produit au moins six signaux 20 de temporisation: le signal f H de fréquence de ligne horizontale (illustrativement de 15,734 Hz), le signal f H/2 de la fréquence de ligne horizontale divisée par deux, le signal de sous-porteuse couleur (sc) (illustrativement de 3,58 M Hz); le signal de deux fois la sous25 porteuse couleur ( 2 sc), le signal de quatre fois la sousporteuse couleur ( 4 sc) et le signal de huit fois la sousporteuse couleur (non montré). Simultanément, le signal composite de la borne 1 est appliqué à un convertisseur analogique-numérique 7 o 30 il est converti sous forme numérique sous le contrôle d'un signal d'horloge, par exemple, de quatre fois la sous-porteuse ( 4 sc), appliqué à la borne 9 du séquenceur 5. Le signal numérique du convertisseur 7 est une séquence de nombres à 8 bits représentatifs de la valeur analogique du 35 signal composite Le signal vidéo composite numérisé est appliqué à un séparateur 11 (illustrativement un filtre en peigne ayant une ligne à retard de 1-H ayant des sorties additive et soustractive) qui sépare le signal de luminance (Y) et le signal de chrominance (C) du signal composite et les applique au processeur d'accélération 13 et au filtre passe-bande 15 qui sont exécutés 5 respectivement par des techniques numériques Le processeur 13 comprend un interpolateur 17 et un bloc d'accélération 19 L'interpolateur 17 est un interpolateur à deux points produisant une estimation des lignes interstitielles en formant une moyenne de la valeur du signal du signal 10 de deux lignes adjacentes du signal vidéo d'entrée. L'interpolateur 17 produit une succession de lignes du signal vidéo interpolé et fait passer par les lignes le signal vidéo non modifié Le signal vidéo interpolé est la somme (comprenant un facteur de pondération pour former une valeur moyenne) de la ligne vidéo réelle (non modifiée) et d'une ligne vidéo retardée qui a été retardée d'une ligne horizontale La période pour une ligne horizontale est d'environ 63 microsecondes selon le NTSC. Le signal vidéo non modifié et interpolé est appliqué au 20 bloc d'accélération 19 o il est augmenté en vitesse par un facteur prédéterminé (généralement deux) C'est-à-dire, dans le bloc 19 le signal vidéo d'entrée est écrit en temps réel à la fréquence d'échantillonnage d'entrée et lu à deux fois la fréquence d'échantillonnage d'entrée. 25 Ce fonctionnement à fréquence double durant la lecture augmente la largeur de bande du signal d'un facteur de deux diminuant ainsi le temps des signaux d'entrée d'un demi En conséquence, chaque ligne du signal vidéo qui apparaît normalement en approximativement 63 microsecondes 30 et qui est écrite dans le processeur 19 en 63 microsecondes est lue du processeur 19 en environ 31,5 microsecondes. En général, le signal vidéo est entré à quatre fois la fréquence de sousporteuse couleur ( 4 sc) et lu à huit fois la fréquence de sous-porteuse ( 8 sc) La sortie du 35 processeur d'accélération 13 est un signal de luminance continu à deux fois la fréquence d'entrée ayant des lignes horizontales qui alternent entre des lignes non modifiées 2551286 i et interpolées Le fonctionnement du processeur 13 va maintenant être décrit plus en détail en référence à la figure 2. Dans l'agencement de la figure 1, l'information de chrominance n'est pas interpolée. On comprendra cependant que l'information de chrominance peut être interpolée Le signal de chrominance du filtre passe-bande 15 est appliqué au démodulateur 21. Le démodulateur 21 produit les signaux démodulés I et Q 10 auxprocesseursd'accélération 23 et 25, respectivement. Les processeurs 23 et 25 produisent des signaux compressés dans le temps I et Q compressés à un multiple (par exemple deux) de la fréquence d'entrée et répétés Les processeurs 23 et 25 peuvent être exécutés par la technique décrite'dans la demande de brevet US N de série 526 700 déposée le 26 Août 1983 De plus, ces processeurs peuvent être implantés par des techniques de multiplexage de la figure 2 Les signaux de fréquence double I et Q sont produits à la matrice 43 avec le signal de luminance à fréquence double à partir du processeur d'accélération 13. Les signaux séparés de fréquence double Y, I et Q sont matrices dans le circuit de matriçage 27 qui produit des signaux de fréquence double du rouge (R), du vert (V) et du bleu (B) Les signaux R, V et B qui sont numérisés 25 sont appliqués aux convertisseurs numérique -analogique 29, 31 et 33, respectivement, pour produire les signaux de sortie analogiques R, V et B Les signaux analogiques R, V et B à la sortie des convertisseurs 29, 31 et 33, qui sont de deux fois la largeur de bande des signaux de définition 30 standard, sont appliqués à une unité de visualisation 35 comprenant un tube-image actionné à, illustrativement, une fréquence de 31,5 K Hz pour balayer un total de 525 lignes par le processus à balayage progressif Ainsi, la largeur de bande du NTSC est augmentée de 4,2 à 8,4 M Hz. 35 Ainsi, l'agencement de la figure I produit et visualise 525 lignes d'un signal vidéo balayé progressivement ou non interlacé pour chaque trame de 262,5 lignes du signal vidéo d'entrée interlacé Une telle image approche plus précisément l'apparence d'une image à trame plane (une image n'ayant pas des lignes de balayage subjectivement visibles). L'agencement de la figure 1 produit une interpolation à deux points et une translation à fréquence double dans le canal de luminance plus une translation à fréquence double (aucune interpolation) dans le canal de chrominance Le signal de luminance alterne entre une ligne doublée en vitesse, interpolée et une ligne "réelle" doublée en vitesse Les composantes de chrominance démodulées sont individuellement doublées en vitesse et matricées avec la luminance à deux fois la fréquence pour former les signaux de composante de fréquence double 15 R, V et B pour produire une image dont la fréquence de balayage horizontal a été doublée (illustrativement, augmentée de 15,734 Hz à 31,468 Hz). En se référant à la figure 2, les détails du processeur d'accélération de la figure I va être décrit. 20 Aux figures, les éléments portant les mômes références à ceux de la figure 1 sont identiques Le signal de luminance du séparateur 11 de la figure 1 est appliqué à la borne 37 du processeur d'accélération 13 Le signal de luminance numérisé est appliqué à l'interpolateur 17 25 qui produit des lignes estimées interstitielles à la sortie 43 et des lignes non modifiées retardées à la sortie 45 pour application au bloc d'accélération de deux fois 19 L'interpolateur 17 comprend un élément à retard de 1-H 39 et un additionneur 41 L'interpolateur 17 est 30 un interpolateur à deux points pour produire une estimation de la ligne interstitielle en formant une moyenne de la valeur de signal du signal de deux lignes d'entrées adjacentes. Le signal vidéo interpolé est la somme (compor35 tant un facteur de pondération, par exemple d'un demi, pour former une valeur moyenne) de la ligne vidéo réelle et de la ligne vidéo retardée qui a été retardée par l'élément à retard de 1-H 39, c'est-à-dire retardé du temps d'une ligne horizontale. Le signal vidéo non modifié retardé est appliqué simultanément à l'élément à retard 47 et à un pôle d'un commutateur à levier 49 à deux pôles Le signal vidéo interpolé de l'additionneur 41 est appliqué par l'intermédiaire du conducteur 43 à un élément à retard 51 La sortie de l'élément à retard 51 est appliquée simultanément à l'élément à retard 53 et à l'autre pôle du commutateur 10 49 Les éléments à retard 47, 51 et 53 qui illustrativement peuvent être des bascules flip-flops ont un temps de retard égal au temps d'un échantillon vidéo à la fréquence de numérisation, par exemple, dans le système NTSC échantillonné à quatre fois la fréquence de sous15 porteuse, le retard par les éléments à retard 47, 51 et 53 serait approximativement de 70 ns Les sorties des éléments à retard 47 et 53 sont appliquées aux pôles respectifs du commutateur 55 à levier à double pôle Les sorties des commutateurs 49 et 55 sont appliquées respec20 tivement aux commutateurs 57 et 59 à levier à double pôle. Un pôle du commutateur 59 est appliqué à une ligne àretard de 1-H 61 et l'autre pôle à une ligne à retard de 1-H 63 De façon similaire, les pôles du commutateur 57 sont reliés aux lignes à retard de 1-H 65 et 67, respec25 tivement Illustrativement, les lignes à retard de 1-H 61-67 peuvent être exécutées en utilisant des dispositifs du type RAM ayant une largeur d'un échantillon et une longueur de 1,024 échantillons Pour le NTSC, qui a 910 échantillons par ligne horizontale, une ligne à retard de 1-H d'une longueur de 1,024 échantillons produit un stockage suffisant Les sorties des lignes à retard de 1-H 61 et 65 sont reliées aux pôles respectifs du commutateur à levier 69 à double pôle, tandis que les sorties des éléments à retard de 1-H 63 et 67 sont appliquées aux pôles respectifs du commutateur à levier 71 à double pôle Les sorties des commutateurs 69 et 71 sont appliquées aux pôles respectifs du commutateur à levier à double p O le 73 dont la sortie est à son tour appliquée au circuit de matriçage de la figure 1 Les commutateurs 49, 55, 57, 59, 69, 71 et 73 peuvent 8 tre exécutés par des circuits logiques rapides capables de fonctionner à des vitesses aussi élevées que 28 M Hz. Le fonctionnement du bloc d'accélération de deux fois 19 de la figure 2 va maintenant être décrit en référence au diagramme temporel de la figure 3 Les figures 3 a et 3 b montrent la séquence d'éléments d'image 10 (pixels) à la sortie et à l'entrée de l'élément à retard de 1-H 39, respectivement C'est-à-dire, pendant la période de t O t 1, des éléments d'image a 1 et b 1 des lignes a et b, respectivement une première trame de télévision balayée de manière interlacée sont présents 15 à la sortie et à l'entrée du retard 39, pendant la période t 1 t 2 e les éléments d'image a 2 et b 2 sont présents et pendant t 2 t 3 les éléments d'image a 3 et b 3 sont présents, et ainsi de suite Pendant la période t 909 à t 910 les éléments d'image a 910 et b 910 sont 20 présents La figure 3 c montre la séquence de sortie des éléments d'image pour la période t O t 910 pour une ligne horizontale sur le conducteur 43; c'est-à-dire la sortie de l'additionneur 41 C'est-à-dire, pour la période t O t 1, (a + b) 1 est présent à la sortie de 25 l'additionneur 41, pour la période t 1 t 2, (a + b)2 est présent et ainsi de suite Pendant la période t 909 t 910 (a + b)910 est présent Bien sûr, il est à noter qu'une fonction de pondération est accomplie dans l'additionneur 41 de sorte que la sortie de celui-ci est une addition pondérée des valeurs d'élément d'image des lignes vidéo a et b. On supposera que les retards de 1-H 67 et 63 sont remplis par des lignes non modifiées et interpolées prévues et sont en train d'être lus par les commutateurs 35 71 et 73 alors que la ligne retardée (a) et la ligne additionnée (a) et (b) sont en train d'être chargées dans le retards 61 et 65 à la fréquence d'entrée Les 2551286 - commutateurs 49 et 55 fonctionnent à la moitié de la fréquence d'échantillonnage, par exemple, dans le système NTSC à deux fois la fréquence de sous-porteuse couleur de sorte qu'ils restent ou demeurent à un pôle des commutateurs respectifs pour la période d'un échantillon d'élément d'image et demeurent à l'autre pôle pour la période d'un échantillon d'élément d'image successif Les commutateurs 57 et 59, par ailleurs, fonctionnent à une fréquence égale à la moitié de la fréquence 10 de ligne horizontale, par exemple, pour le NTSC, à 15,734/2 Hz On supposera également que, comme montré en figure 2, les commutateurs 55 et 49 sont positionnés pour faire passer l'information du retard 47 et du conducteur 45, respectivement, et que les commutateurs 59 et 57 sont 15 positionnés pour entrer des données aux retards de 1-H 61 et 65, respectivement On supposera également que le premier échantillon de la ligne vidéo (a), par exemple a 1, est à la sortie de l'élément à retard 47 et que le second échantillon, par exemple a 2 est à l'entrée. 20 Simultanément, la sortie de l'élément à retard 51 est l'échantillon (a + b)1 et l'entrée est (a + b)2 En se référant aux figures 3 d et 3 e qui représentent les entrées aux éléments à retard 61 et 65, respectivement, a 1 et a 2 sont entrés aux éléments à retard respectifs 25 61 et 65 pendant la période t 1 t 2 Pendant la période suivante, c'est-à-dire t 2 t 3, les commutateurs 55 et 49 sont commutés pour permettre aux échantillons (a + b)1 et (a + b)2 qui ont été décalés à la sortie et à l'entrée de l'élément à retard 53, respectivement, de 30 passer aux éléments à retard 61 et 65, respectivement. Ainsi, la séquence d'échantillons montrée aux figures 3 d et 3 e représente la séquence d'échantillons cadencée dans les éléments à retard de 1-H 61 et 65, respectivement. Selon cette séquence, la séquence d'éléments d'image d'entrée est altérée de manière que les éléments d'image séquentiels des lignes interpolées et retardées sont en train d'être stockés dans un format parallèle dans les éléments à retard 61 et 65 Les figures 3 f et 3 g montrent la séquence d'éléments d'image pour la période t 910 t 1820 pour la paire suivante de lignes à la sortie et à l'entrée de l'élément à retard de 1-H 39, respectivement La ligne vidéo (b) a été retardée d'une période de ligne et la ligne vidéo (c) est réelle ou actuelle L'information à cadencer dans l E retards 63 et 67 est la ligne retardée (b) et la ligne interpolée (b + c). Pendant la période t 911 t 1820, les commutateurs 59 10 et 57 sont commutés pour faire passer les échantillons d'élément d'image dans les retards 63 et 67, respectivement, dans la séquence comme montré aux figures 3 h et 3 i. Pendant la période t 910 t 1820, alors que les lignes à retard 63 et 67 sont en train d'être écrites, l'infor15 mation préalablement stockée dans les lignes à retard 61 et 65 est lue via les commutateurs 69 et 73 à la matrice de la figure 1 Les commutateurs 69 et 71 qui sont utilisés pour lire l'information des retards 61, 65, 63 et 67 sont actionnés à une fréquence d'échantillonnage 20 qui est égale à deux fois la fréquence d'entrée, par exemple, dans le système NTSC à quatre fois la fréquence de la sous-porteuse couleur Ainsi, les commutateurs 69 et 71 restent à chaque pôle pour une période de temps égale à la moitié d'un élément d'image d'entrée, approxi25 mativement de 35 ns Le commutateur 73 est commuté à la fréquence de la moitié de la fréquence de ligne horizontale pour faire passer deux lignes horizontales à la matrice dans la période qui est prise pour écrire une ligne horizontale Par exemple, dans le système NTSC, 30 le commutateur 73 resterait sur chaque pôle pour une période approximativement égale à 63 microsecondes La séquence de sortie des lignes à retard 61 et 65 via les commutateurs 69 et 73 à la matrice de la figure 1 est montrée par la séquence des figures 3 j et 3 k Comme on 35 le voit, la séquence d'origine a été restaurée ou restituée de manière que la ligne vidéo (a) est sortie des retards 61 et 65 dans la séquence dans laquelle elle était transmise d'origine et la ligne interpolée est restaurée à sa fréquence d'origine De plus, la commutation est accomplie de manière que deux échantillons d'élément d'image soient sortis pour une période équivalente à une période d'un échantillon d'image sur l'entrée. Dans exécution du bloc d'accélération 19 de la figure 2, les quatre retards de 1-H peuvent être prévus comme ayant une logique du type TTL pour produire une accélération de deux fois aux fréquences d'échantillonnage 10 du signal vidéo La séquence d'entrée dans toute paire de retards de 1-H est le premier échantillon d'une ligne retardée suivi par un premier échantillon de la ligne interpolée Simultanément, un second échantillon de la ligne retardée est chargé avec le premier échantillon de 15 la ligne retardée et le second échantillon de la ligne interpolée avec le premier échantillon de la ligne interpolée La séquence d'entrée exige que les dispositifs soient des dispositifs du type RAM qui peuvent être adressés de manière que la séquence d'entrée d'origine puisse être restituée à la sortie Ceci permet un dispositif de stockage qui peut fonctionner à seulement une vitesse, par exemple, d'adresse pas plus rapide que 70 ns, pour produire un courant de sortie qui est doublement aussi rapide, par exemple, à 35 ns La combinaison des 25 dispositifs de stockage et des commutateurs de sortie effectue ainsi une opération d'accélération puisque le commutateur de sortie reste à chaque pôle pour la période raccourcie alors que la donnée à chaque pôle est présente pour la période plus longue L'agencement ici décrit, en 30 général, permet un fonctionnement à vitesse élevée avec un nombre minimum de dispositifs qui ne sont pas nécessairement capables de fonctionner à la vitesse de sortie souhaitée. Il est à noter que la description par rapport à 35 la figure 2 a été faite pour une information de I bit. En général, pour un système à 8 bits, il y aurait huit processeurs d'accélération 13 dans la figure 1. Le fonctionnement du temporisateur de séquence 5 va maintenant être décrit en référence aux figures 4 et 5. En se référant à la figure 4, une description de l'agencement de commutation et de comptage utilisé pour adresser les éléments de mémoire sur l'entrée (écriture) et sortie (lecture) est effectuée Une première quantité de trois compteurs 101, 103 et 105 ont leurs entrées horloges reliées à la sortie de la boucle verrouillée en phase 3 de la figure 1 qui produit un signal d'horloge ayant une fréquence égale à la fréquence d'échantillonnage du signal vidéo d'entrée, c'est-à-dire quatre fois la fréquence de sous-porteuse couleur ( 4 sc) Une seconc quantité de trois compteurs 107, 109 et 111 ont également leurs entrées horloges reliées à ce signal d'horloge Dans l'agencement représenté en figure 4, les compteurs 101-111 15 sont implantés en utilisant des compteurs à quatre bits qui comptent en binaire de 0000 à 1111 Illustrativement, les compteurs 101-111 sont des SN 745163 qui sont fabriqués par Motorola, Texas Instruments et autres Les compteurs 101, 103 et 105 et les compteurs 107, 109 et 111 20 sont reliés, respectivement, en série pour permettre l'adressage de 1024 emplacements mémoires dans un élément de mémoire Il est à noter pour cette application qu'il y a 910 éléments d'image dans une ligne horizontale du signal de télévision Ainsi, les compteurs sont agencés 25 de manière qu'ils comptent en passant par 910 états Les compteurs 101, 103 et 105 comprennent la chaîne de comptage de sortie (lecture) 113 utilisée pour adresser les éléments de mémoire alors que les compteurs 107, 109 et 111 comprennent la chalne de comptage d'entrée (écri30 ture) 115 La sortie compteur de la chaîne de compteurs 113 est couplée aux commutateurs 117, 119 et 121 de manière que la borne 201 du bit le moins significatif (LSB) de la chaine de compteurs du compteur 113 soit couplée à la borne d'entrée 203 du bit le moins significatif du commutateur 117 et la borne 205 du bit le plus significatif (MSB) de la cha ne de compteur du compteur 113 soit reliée à la borne 207 du bit le plus significatif (MSB) du commutateur 121 Par ailleurs, le LSB + 1, la borne 209, de la chaîne de compteurs 115 est relié à une entrée LSB, la borne 211, du commutateur 117 et la borne de sortie MSB 213 de la chaîne de compteurs 115 est reliée à la borne d'entrée 215 MSB-1 du commutateur 121 La sortie LSB de la borne 217 de la chaîne de compteurs 115 est reliée à l'entrée MSB, borne 219, du commutateur 121 et produit la temporisation des fonctions variées, par exemple,des commutateurs 55 et 49 de la figure 2 et toute entrée exigeant un comptage à la fréquence de 2 sc Les commutateurs 117, 119 et 121 peuvent être exécutés en utilisant des multiplexeurs quadruples à deux entrées (illustrativement, de tels multiplexeurs peuvent être des dispositifs SN 545157 fabriqués par Motorola) La borne 221 du compteur 105 émet une impulsion une fois chaque 455 cycles d'horloge, c'està-dire à la fréquence de 31,5 K Hz ( 2 f H) Cette impulsion est utilisée pour charger la chaîne de compteurs 113-d'un nombre prédéterminé et produit un signal 2f H pour produire les impulsions de synchronisation horizontale à l'image de télévision de haute définition L'impulsion de la borne 221 ayant une polarité appropriée comme produite par l'inverseur 223 est entrée avec-la sortie de la borne 205 ayant une polarité appropriée produite par l'inverseur 225 et inversée dans la porte NAND 227 pour produire un courant d'impulsions à une fréquence f H (c'est-à-dire de 15,7 K Hz) La sortie de la porte NAND 227 est reliée aux entrées de charge des compteurs 107, 109 et 111 pour charger un comptage prédéterminé dans celle-ci La sortie des retenues pulsatoires RC du compteur 105 est reliée via l'inverseur 229 à l'entrée d'effacement CLR de tous les compteurs dans les chaînes 113 et 115 pour effacer les compteurs à une fréquence de f H/2 La borne 231 (compte 1820) de la chaîne de compteurs 113 via la porte NAND 123 produit une sortie de temporisation qui est égale au signal d'horloge d'entrée divisé par 1820, soit f H/2 La sortie de la porte NAND 123 est reliée aux entrées respectives RW des commutateurs 117, 119 et 121 pour effectuer soit une séquence d'écriture soit une séquence de lecture dans les éléments de mémoire, c'est-à-dire selon l'état de l'entrée à la borne RW soit le comptage de la chaine de compteurs 113 soit le comptage de la chaîne de comptage 115 sera émis aux éléments de mémoire de la figure 5. En fonctionnement, un signal d'effacement mattre 10 de la sortie RC du compteur 105 est inversé et entré pour effacer tous les compteurs La présence d'un état bas à la borne 221 chargera un compte prédéterminé dans la chaîne de compteurs 113 et chaque autre état bas à la borne 221 chargera un compte prédéterminé dans la chaîne 15 de compteurs 115 Le compte prédéterminé permet aux compteurs de compter 910 cycles qui représentent le nombre d'échantillons d'élément d'image dans une ligne de télévision horizontale comptant du compte prédéterminé au compte terminal Ainsi, chaque séquence de lignes horizon20 tales utilise un signal de charge pour préétablir les compteurs à la valeur prédéterminé, illustrativement, la chaîne de compteurs 113 est préétablie à 0101110001 et la chaîne de compteurs 115 est préétablie à 00101110001. Pour la séquence d'écriture, les commutateurs 117, 119 25 et 121 sont validés pour cadencer la sortie compteur de la chaîne de compteurs 115 aux éléments de mémoire et pour la séquence de lecture ils sont validés pour cadencerla sortie compteur de la chaîne de compteurs 113 aux éléments de mémoire Ainsi, les éléments de mémoire sont alternativement écrits et lus sous le contrôle des compteurs et des commutateurs de la figure 4 Un agencement de compteurs et de commutateurs exigerait deux quantités de chaînes de compteurs d'entrée et de sortie avec leur quantité de commutateurs respectifs Dans un autre agence35 ment, deux quantités de commutateurs peuvent être reliées à la sortie des quantités de chatnes de compteurs pour produire l'information d'adresse, c'est-à- dire, une quantité de compteurs et deux quantités de commutateurs, économisant ainsi une chaîne de compteurs d'entrée et de sortie Pour la simplicité, l'invention va être décrite en référence à un dernier agencement mais qui utilise un matériel plus économique. En se référant à la figure 5, une description de la manière d'écrire et lire la donnée d'élémentsd'image des éléments de mémoire va être faite Les éléments de mémoire 151, 153 sont reliés à une première quantité de 10 commutateurs qui produit une information d'adresse d'une quantité de compteurs selon l'agencement montré en figure 4 alors que les éléments de mémoire 155 et 157 sont reliés à une seconde quantité de commutateurs-compteurs qui peuvent être exécutés par l'agencement montré en 15 figure 4 Les éléments de mémoire 151, 153, 155 et 157 correspondent aux éléments à retard de 1-H 61, 65, 67 et 63, respectivement, de la figure 2 Cependant, plutôt que d'avoir 1024 éléments en longueur et une profondeur de un bit, ils ont 1024 éléments en longueur et une profondeur 20 de 8 bits En d'autres termes, les éléments de mémoire 151157 décrivent un système pour stocker un mot d'élément d'image à 8 bits Illustrativement, les éléments de mémoire 151- 157 peuvent être exécutés en utilisant deux dispositifs RAM statiques de 1024 x 4 bits, fabriqués par 25 Intel suivant le modèle N 2149 H-2 L'entrée de validation d'écriture des éléments de mémoire 151 et 153 est réalisée via la porte NAND 123 de la figure 4 alors que l'entrée de validation d'écriture des éléments de mémoire 155 et 157 est réalisée à partir de la même entrée ayant une polarité opposée via l'inverseur 159 Le courant de données d'entrée à 8 bits via les commutateurs 59 (c'est-à- dire, dans un agencement à 8 bits il y a huit commutateurs) de la figure 2 et le courant de données de sortie à 8 bits via les commutateurs 69 ( 8) de la figure 2 sont couplés à l'élément de mémoire 151; le courant de données d'entrée des commutateurs 57 ( 8) et le courant de données de sortie aux commutateurs 69 ( 8) sont reliés à l'élément de mémoire 153; le courant de données d'entrée des commutateurs 57 ( 8) et le courant de données de sortie aux commutateurs 71 ( 8) sont reliés à l'élément de mémoire 155; et le courant de données d'entrée des commutateurs 59 ( 8) et le courant de données de sortie aux commutateurs 71 ( 8) sont reliés à l'élément de mémoire 157. Le fonctionnement des figures 4 et 5 va être maintenant décrit en référence à la figure 3 La figure 3 d montre la séquence d'éléments d'image décrite dans l'élément de mémoire 151 pendant la période t 1 à t 911 comme déjà décrit ci-dessus Pendant cette même période, c'est-à-dire t 1 à t 911, la séquence d'éléments d'image, montrée en figure 3 d, est écrite dans l'élément de mémoire 153 Pendant cet intervalle de temps, l'entrée de 15 validation d'écriture des éléments de mémoire 151 et 153 est validée Simultanément, pendant l'intervalle de temps t 1 à t 911, l'information qui était préalablement stockée dans les éléments de mémoire 155 et 157 est lue via les commutateurs de sortie à deux fois la fréquence d'entrée. 20 Pendant l'intervalle de temps suivant, c'est-à- dire t 911 t 1820, les séquences d'éléments d'image montrées aux figures 3 h et 3 i sont lues dans les éléments de mémoire 155 et 157, respectivement Pendant cet intervalle de temps, l'entrée de validation d'écriture des éléments 25 de mémoire 155 et 157 est validée Pendant l'intervalle de temps t 911 à t 1821, les éléments de mémoire 151 et 153 sont lus via les commutateurs de la figure 2 à une fréquence de deux fois la fréquence d'entrée et montrés comme la séquence d'éléments d'image des figures 3 j et 3 k. 30 Pendant la séquence de lecture, l'entrée de validation d'écriture des éléments de mémoire 151 et 153 est inhibée et de façon correspondante, pendant une séquence de lecture des éléments de mémoire 155 et 157, leurs entrées de validation d'écriture respectives sont inhibées. Pendant l'intervalle de temps suivant, la séquence d'éléments d'image suivante via les commutateurs 55 et 59 est lue dans les éléments de mémoire 151 et 153 alors que la séquence d'éléments d'image comme montrée aux figures 3 j et 3 k est lue dans la séquence d'éléments d'image d'origine à deux fois la fréquence d'écriture. De plus, il est à noter que l'agencement ci-décrit d'interpolation à partir de deux lignes adjacentes du signal vidéo peut effectuer quelque perte de détail vertical sur des transitions d'une ligne à la suivante. Cette perte de détail vertical peut être rétablie à la manière décrite dans la demande de brevet US N de série 10 526 702 déposée le 26 Août 1983. Dans un agencement de l'invention, les sorties de l'une des chaines de compteurs de la figure 4 peuvent être utilisées pour cadencer l'élément de mémoire dans les interpolateurs de la figure 2. Alors que la présente invention a été décrite en référence à une simple interpolation à deux points, d'autres interpolations telles qu'une moyenne géométrique, une racine carrée, etc peuvent être utilisées comme cela est évident pour l'homme de l'art. 2551286 O R EV END I C AT I O N S 1. Dispositif de visualisation d'une image de télévision couleur balayée progressivement, comprenant: une entrée ( 45) recevant des signaux de télé5 vision, ayant une première séquence de données, représentant des lignes de l'information de luminance et de chrominance d'une trame d'image balayée de façon interlacée; un moyen de compression dans le temps ( 19) rédui10 sant la durée des lignes des signaux de télévision d'un premier facteur prédéterminé pour former des signaux de télévision accélérés; et un moyen de visualisation ( 35) couplé pour recevoir lesdits signaux de télévision accélérés pour les 15 visualiser par balayage progressif; caractérisé en ce que le moyen de compression dans le temps comprend: des moyens séquenceurs d'entrée ( 47, 51, 53, 55, 59, 57, 49) reliés à ladite entrée pour recevoir les signaux de télévision pour produire un courant de données 20 ayant une seconde séquence de données réagencée à partir de ladite première séquence de données; un moyen de stockage ( 61, 63, 65, 67) couplé pour recevoir ledit courant de données pour stocker celui-ci dans ladite seconde séquence de données réagencée; et un moyen séquenceur de sortie ( 69, 71, 73) couplé pour recevoir ledit courant de données du moyen de stockage pour restaurer le courant de données à ladite première séquence de données et pour produire les signaux de télévision accélérés ayant ladite première séquence 30 de données audit moyen de visualisation. 2. Dispositif selon la revendication 1, caractérisé en ce que le moyen séquenceur d'entrée ( 47, 49, 51) est agencé pour présenter à une première fréquence ( 2 sc) deux éléments d'image successifs d'une ligne précitée 35 simultanément au moyen de stockage ( 61, 65) pour le stockage simultané, le moyen de stockage ( 61, 65) est agencé pour présenter simultanément lesdits éléments d'image de chaque paire au moyen séquenceur de sortie ( 69, 73) et le moyen séquenceur de sortie est agencé pour choisir successivement les éléments d'image de chaque paire à une seconde fréquence plus élevée que ladite première fréquence 3. Dispositif selon la revendication 2, caractérisé en ce qu'il comprend de plus un moyen d'inter10 polation ( 17) pour produire à l'entrée précitée ( 45) des premiers signaux représentant les lignes de temps successives du signal de télévision, et pour produire à une autre entrée ( 43) des seconds signaux représentant une estimation des lignes apparaissant entre lesdites lignes 15 successives, et en ce que le moyen séquenceur d'entrée ( 47, 51, 53, 55, 49) est agencé pour présenter simultanément au moyen de stockage ( 61, 63, 65, 67) l'une successive des paires d'éléments d'image de ladite ligne successive successivement à la présentation simultanée de l'une successive des paires d'éléments d'image de ladite ligne estimée, en ce que le moyen de stockage ( 61, 63, 65, 67) est agencé pour présenter similairement les éléments d'image aux moyen séquenceur de sortie ( 69, 71, 73); et en ce que le moyen séquenceur de sortie ( 69, 71, 73) est 25 agencé pour choisir alternativement les éléments d'image de chaque paire à la seconde fréquence. 4. Dispositif selon la revendication 1, caractérisé en ce que le moyen d'interpolation ( 17) est couplé pour recevoir lesdits signaux de télévision pour 30 produire simultanément des lignes de premiers signaux représentant des lignes successives dans le temps et des seconds signaux représentant une estimation de parties d'image entre les lignes successives dans le temps dudit signal de télévision; et en ce que le moyen de compression 35 dans le temps ( 19) est couplé pour recevoir lesdites lignes des premiers et seconds signaux comme première séquence de données pour réduire la durée de chacune desdites lignes d'un premier facteur prédéterminé formant des signaux de télévision accélérés; et en ce que le moyen de compression dans le temps comprend: un premier trajet de signal ( 45) pour produire des lignes desdits premiers signaux; un second trajet de signal ( 47) pour produire des lignes desdits premiers signaux retardés à partir desdits signaux dans le premier trajet de signal d'une période égale à la période d'échantillonnage d'élémentsd'image; un troisième trajet de signal ( 51) pour produire des lignes desdits seconds signaux retardés à partir des signaux dans ledit premier trajet de signal d'une période égale à la période d'échantillonnage d'éléments d'image, un quatrième trajet de signal ( 53) pour produire 15 des lignes desdits seconds signaux retardés à partir des signaux dans ledit premier trajet de signal d'une période égale à deux fois la période d'échantillonnage d'éléments d'image; un premier moyen commutateur ( 55) couplé pour recevoir lesdits signaux des second et quatrième trajets du signal pour produire un premier courant de signaux alternant entre les signaux des second et quatrième trajets de signal; un second moyen commutateur ( 49) couplé pour recevoir lesdits signaux des premier et troisième trajets de signal pour produire un second courant de signaux alternant entre les signaux des premier et troisième trajets de signal; une première paire de moyens de stockage de 30 lignes ( 61, 63) agencéepour stocker, en alternance de ligne, ledit premier courant de signaux; une seconde paire de moyens de stockage de lignes ( 65, 67) agencée pour stocker, en alternance de ligne, ledit second courant de signaux; et un troisième moyen commutateur ( 69, 71, 73) couplé pour recevoir les signaux des première et seconde paires de stockage de lignes pour réagencer les signaux 25512 16 à partir desdites première et seconde paires de stockage de lignes pour rétablir ladite première séquence de données et pour produire lesdits signaux réagencés à la fréquence accélérée. 5 Dispositif selon la revendication 4, caractérisé en ce que chacune des première et seconde paires des moyens de stockage de lignes ( 61, 63), ( 65, 67) comprend un premier ( 61), ( 65) et second ( 63), ( 67) stockages de lignes et un moyen commutateur ( 59), ( 57) pour alterna10 tivement coupler les premier et second stockages pour recevoir son courant (premier ou second) de signaux, le moyen commutateur alternant à la moitié de la fréquence de ligne (f H/2). 6. Dispositif selon la revendication 4, caractérisé en ce que chacune des première et seconde paires de moyens de stockage de lignes ( 61, 63, 65, 67) comprend un premier ( 61, 65) et second ( 63, 67) stockages de lignes couplés au moyen de commutation (premier ou second) et un moyen ( 123, 159, WE) validant alternative20 ment les premier et second stockages pour stocker son courant de signaux (premier ou second), la validation des stockages apparaissant à la moitié de la fréquence de ligne (f H/2).