FR 2559972 A1 19850823 FR 8402572 A 19840221 AMPLIFICATEUR INTEGRE A ETAGE DE SORTIE REALISE EN TECHNOLOGIE CMOS La présente invention concerne J'étage de sortie d'un amplifi- cateur destiné a être réalisé sous forme de circuit intégré en technologie CMOS (Métal-Oxyde-Semiconducteur-Complémentaire). Pour adopter un compromis entre une bonne linéarité d'ampli- fication pour les petits signaux et une faible consommation de puissance de l'étage de sortie au repos (pour un signal nul à l'entrée), on est amené parfois à faire fonctionner l'étage de sortie d'un amplificateur en classe AB, c'est-à-dire d'une manière telle que le point de repos corresponde à une consommation de courant qui n'est pas nulle (ce qui serait le cas en classe B) mais qui est nettement plus faible que la moitié du courant maximum que peut fournir l'étage de sortie (alors qu'en classe A la consommation au repos serait supérieure à cette valeur). En classe B comme en classe AB, on utilise en principe deux transistors montés en "push-bull", c'est-a- dire que l'un fournit les courants positifs et l'autre absorbe les courant négatifs. Dans le brevet européen 0052 040, on a décrit un exemple d'étage de sortie fonctionnant en classe AB de manière tout-à-fait satisfaisante, mais qui a l'inconvénient de nécessiter pour son fonctionnement la présence d'un étage d'amplification différentielle de tension, avec deux types d'inconvénients: encombrement relati- vement important (plusieurs transistors sont nécessaires) et temps de réponse non optimal car incluant celui de l'étage différentiel. La présente invention propose un étage de sortie destiné à fonctionner en classe AB et à être réalisé en technologie CMOS, qui évite les inconvénients des circuits actuellement connus et notam- ment des deux inconvénients ci-dessous. Cet étage de sortie comporte une entrée, une sortie et deux bornes d'alimentation, ainsi qu'un premier et un second transistors MOS d'un premier type de canal, reliés en série entre les deux bornes d'alimentation, la sortie étant prélevée au point de jonction de la source du premier et du drain du second. La source et la grille du premier transistor sont reliées respectivement à la source et la grille d'un troisième transistor MOS de même type de canal dont le drain est relié à une première source de courant, la grille des premier et troisième transistors étant reliée à l'entrée de l'étage de sortie, un quatrième transistor MOS, de type de canal opposé, ayant sa source reliée au drain du troisième et son drain relié à une deuxième source de courant ainsi qu'à la grille du deuxième transistor. Ainsi, au lieu que la tension d'entrée de l'étage soit recopiée par un transistor suiveur et que la tension de sortie de l'étage soit asservie, par un amplificateur de tension différentielle, à la tension de sortie du transistor suiveur, on a ici un asservissement à partir du courant existant dans le premier transistor de l'ensemble push-pull: ce courant est recopié dans un transistor de recopie, et il est comparé à un courant d'une source de polarisation de la grille de l'autre transistor de l'ensemble push-pull, de sorte que les variations de courant dans le transistor de recopie, lequel est directement commandé par l'entrée de signal de l'étage, induisent des variations de courant modifiant le potentiel de polarisation du deuxième tran- sistor de l'ensemble push-pull. Le circuit est particulièrement simple et de plus il présente une grande rapidité de réponse aux variations du signal d'entrée car, pour les alternances positives, le signal d'entrée est directement appliqué à la grille d'un des transistors de l'ensemble push-pull, et pour les alternances négatives, ce signal induit immédiatement une variation de courant qui charge la grille de l'autre transistor de l'ensemble push-pull. D'autres caractéristiques et avantages de l'invention appa- raîtront à la lecture de la description détaillée qui suit et qui est faite en référence au dessin annexé qui représente l'étage de sortie selon l'invention. Sur la figure, deux bornes d'alimentation sont désignées par A et B, l'entrée de l'étage par E (recevant la sortie d'un préampli- ficateur de signal non représenté), la sortie de l'étage par 5, avec une charge de préférence capacitive L connectée entre la sortie et une borne M à un potentiel fixe intermédiaire entre celui de la borne A et celui de la borne B. Un transistor MOS NI et un transistor MOS N2, tous deux à canal N dans l'exemple représenté, forment un ensemble push-pull. Le drain du transistor NI est relié à la borne A, sa source est reliée au drain du transistor N2 et à la sortie S, et la source du transistor N2 est reliée à la borne B. Un transistor N3, à canal N, a sa grille reliée à l'entrée E et à la grille du transistor NI, et a sa source reliée à la source du transistor NI; son drain est relié à une source de courant constant ICI qui lui amène un courant tiré de la borne d'alimentation A; le drain du transistor N3 est également relié à la source d'un transistor MOS N4, à canal P, dont le drain est reliée à une source de courant constant IC2 qui dérive vers la borne B un courant constant. Le transistor P4 est à canal P et sa grille est alimentée par un potentiel de polarisation fixe Vpol intermédiaire entre les potentiels des bornes d'alimentation A et B. Enfin, la grille du transistor N2 est reliée au drain du transistor P4. Les courants dans les transistors NI, N2, N3, N4 ont été désignés par I, I2, 13, 14 respectivement; ceux des sources de courant ICI et IC2 sont désignés par les références de ces sources. Le courant de sortie dans la charge est IS et on a désigné par i un courant transitoire susceptible de circuler vers la grille du deuxième transistor N2 de l'ensemble push-pull. Le circuit fonctionne de la manière suivante: 1 / au repos, c'est-à-dire sans variation de tension à l'entrée E, le courant dans le transistor N3 est 13 = ICI - IC2, fixe et imposé par les sources de courant ICI et IC2. Le courant dans le transistor NI est Il = k3 = k (ICI - IC2), k étant un rapport fixé par les dimen- sions relatives des transistors NI et N3. Le potentiel de la sortie S au repos suit donc, avec un écart constant, le potentiel de l'entrée E, de manière que les courants 13 et I1 conservent les valeurs définies ci-dessus. Par le choix des valeurs des courants IC2 et ICI, par exemple avec ICI = 2IC2, et par le choix des géometries relatives des transistors NI et N3, on fixe donc à volonté le courant de repos I1 +]3 de l'étage. 2 / Lorsque la tension d'entrée croît, cette tension est instan- tanément transmise aux grilles des transistors NI et N3, augmentant la tension grille-source de ces transistors et augmentant donc simultanément et proportionnellement les courants I1 et B3. L'augmentation de I3 se traduit par une réduction du courant I4 qui résulte de la différence entre le courant ICI constant et le courant 13 qui augmente. Comme le courant I4 est tiré essen- tiellement par la source constante IC2, la seule possibilité de compensation de la réduction du courant I4 réside dans la circulation (transitoire) d'un courant issu de la grille du transistor N2 (courant i négatif). Autrement dit, une augmentation du courant 13, sous l'effet d'une croissance de la tension à l'entrée de l'étage, se traduit par une décharge de la grille du transistor N2 qui se comporte comme une capacité chargée. Cette décharge se traduit très rapidement par une chute de la tension grille-source de ce transistor, donc une chute du courant I2. On a donc simultanément augmentation des courants]3 et I1 et diminution du courant I2, d'o il résulte une augmentation du courant de sortie IS (avec IS = Il + 3 - I2) dans la charge. Ce courant se stabilise très rapidement dès que le potentiel de la sortie S a suffisamment augmenté pour rattraper (avec toujours le même écart constant) le potentiel de l'entrée, car alors les courants 13 et I1 reviennent à leur valeur de repos et le courant de compensation i devient nul et cesse de décharger la grille du transistor N2. 3 / Lorsque la tension d'entrée décroît, cette tension est instantanément transmise aux grilles des transistors NI et N3, diminuant leur tension grUille-source et diminuant simultanément et proportionnellement les courants Il et B. De la même manière que précédemment, cette diminution de 13 se traduit nécessairement par un courant de compensation tran- sitoire i, qui cette fois charge la grille du transistor N2 au lieu de la décharger. Il en résulte une augmentation du courant I2 qui, cumulée avec la diminution des courants I1 et 3, produit une diminution du courant de sortie IS (IS = I1 + 3 - I2) en même temps que le poten- tiel de sortie baisse pour tendre à suivre le potentiel d'entrée décroissant. Le circuit est tout particulièrement adapté au cas o la charge L est capacitive: l'étage de sortie ne présente pas de gain en tension mais est capable de produire un courant important en fonction du signal de tension appliqué. Pour éviter des rebondissements lorsque la tension d'entrée varie trop brutalement, on peut augmenter artificiellement le temps de réponse du transistor N2 en connectant une capacité de stabi- !isation entre sa grille et sa source ou sa grille et son drain. Plus le transistor N2 a une géométrie importante, plus il peut écouler un courant I2 important lors de la décroissance de la tension d'entrée: si I2 peut atteindre une valeur égale à deux fois la valeur de repos de Il + 13, le courant de sortie IS peut varier alors entre (I1l + 3) et -(I1 + 13). REVENDICATIONS 1. Amplificateur comprenant un étage de sortie fonctionnant en classe AB et réalisé en technologie MOS, cet étage de sortie comportant une entrée (E), une sortie (S), deux bornes d'alimentation (A et B), un premier et un second transistors MOS (NI et N2) d'un premier type de canal (N) en série entre les deux bornes d'alimen- tation, la sortie étant prélevée au point de jonction de la source du premier transistor (NI) et du drain du second (N2), caractérisé en ce que la source et la grille du premier transistor sont reliées respec- tivement à la source et la grille d'un troisième transistor MOS (N3) de même type de canal, dont le drain est relié à une première source de courant (ICI), les grilles des premier et troisième transistors étant reliées à l'entrée (E) de l'étage de sortie, un quatrième transistor MOS (P4), de type de canal opposé, ayant sa source reliée au drain du troisième transistor et son drain relié à une deuxième source de courant (IC2) ainsi qu'à la grille du deuxième transistor (N2). 2. Amplificateur selon la revendication 1, caractérisé en ce que la première source de courant (ICI) fournit un courant de l'ordre du double de la seconde (IC2).