FR 2556133 A1 19850607 FR 8418941 A 19841204 La présente invention a trait en général à la compensation du courant de fuite dans des circuits intégrés, et plus particulièrement à un procédé et une structure permettant la compensation du courant de fui- te de plusieurs dispositifs semiconducteurs isolés séparément dans un cir- cuit intégré par une jonction PN. La plupart des circuits intégrés bipolaires monolithiques actuel- lement fabriqués utilisent une isolation par jonction PN pour isoler ou séparer électriquement différents dispositifs semiconducteurs utilisés pour réaliser chaque circuit intégré. Par exemple, une zone commune du substrat est soumise à une polarisation inverse par rapport aux zones ou cuvettes (ou"tubs") du semiconducteur dans lesquelles les dispositifs ou composants semiconducteurs sont fabriqués. Les dispositifs semiconducteurs peuvent comprendre des transistors verticaux bipolaires, des transistors latéraux bipolaires, des diodes, ainsi que des transistors à effet de champ à jonction (JFET). Toutefois, l'un des problèmes qui se posent dans la fabrication de circuits intégrés est qu'un courant de fuite pénètre dans chaque cuvet- te à travers la jonction PN d'isolation à polarisation inverse. A la tem- pérature ambiante, cette fuite est relativement faible et n'influe guère de façon défavorable sur le fonctionnement du circuit. Toutefois, à de hautes températures ou en présence d'un rayonnement optique ou nucléaire, la fuite peut devenir suffisante pour compromettre partiellement ou tota- lement le fonctionnement du circuit. Même si un circuit intégré peut fonc- tionner correctement à la température ambiante, il peut tomber en panne à une température élevée par suite d'un accroissement du courant de fuite entre la cuvette et le substrat. Ainsi, du fait que les circuits intégrés doivent d'ordinaire pouvoir fonctionner sur une gamme assez étendue de températures, y compris la température ambiante, il est impératif de pou- voir contrôler ou compenser tout accroissement indésirable du courant de fuite qui serait dû à la présence d'une température supérieure ou à d'au- tres facteurs. Le courant de fuite du substrat est sensible à des facteurs tels que la superficie et la tension de la cuvette, en plus des facteurs température et rayonnement. Ce problème se pose de façon particulièrement intense dans le cas de circuits fonctionnant à de très faibles niveaux de tension, par exemple des amplificateurs opérationnels à haute impédance. Dans le passé, on a utilisé des dipositifs complémentaires pour compenser les effets dûs à la fuite parasite dans des circuits intégrés bipolaires isolés par une jonction PN. En général, les moyens techniques de compensation prévus exigeaient la présence d'au moins un dispositif -2 complémentaire pour chaque dispositif à compenser. Il en résultait un accroissement non seulement de la complexité du circuit intégré mais aussi de la place occupée par ces dispositifs complémentaires. Ainsi, il exis- tait une demande pour un moyen technique de compensation du courant de fuite qui soit capable non seulement de réduire la complexité et la surface occupée par les circuits, mais aussi d'assurer la compensation de plusieurs dispositifs dans un même circuit intégré, surtout lorsque ces multiples dispositifs utilisent des circuits à faible tension. Etant donné, par exemple, qu'il existe une fuite parasite vers le substrat sousjacent du semiconducteur, en provenance soit du collecteur d'un transistor ver- tical NPN, soit de la base d'un transistor latéral PNP, il fallait trou- ver une technique de compensation du courant de fuite pour ces dispositifs surtout lorsque le collecteur du transistor vertical NPN ou la base du transistor latéral PNP fonctionne à des niveaux relativement bas de cou- rant, ce qui se traduit ordinairement par une détérioration de ces dispo- sitifs du point de vue du rendement, par suite de la fuite dans le subs- trat. Conformément à un mode particulier de réalisation de l'invention, celle-ci a pour but de prévoir une structure et un procédé perfectionnés pour compenser le courant de fuite du substrat dans un circuit intégré. Un autre but de l'invention consiste à prévoir une compensation de courant de fuite dans plusieurs dispositifs semiconducteurs isolés en- tre eux et cela grftce à un dispositif unique de compensation. L'invention a par ailleurs pour but de prévoir une compensation du courant de fuite pour des dispositifs à isolation réciproque comportant des zones disparates de cuvettes, et cela en utilisant un dispositif uni- que de compensation. En outre, la présente invention a pour but de prévoir une compen- sation du courant de fuite du substrat pour plusieurs dispositifs de ty- pes différents en utilisant un dispositif uniquede compensation. Enfin, l'invention a pour but de prévoir une compensation de cou- rant de fuite de substrat pour un dispositif à circuit intégré en utili- sant un dispositif de compensation de plus petites dimensions. Conformément à un mode particulier de réalisation de la présente invention, il est prévu un procédé de compensation du courant de fuite entre la cuvette et le substrat dans un circuit intégré isolé par une jonction PN, dont au moins une région de la cuvette se trouve en contact avec une région de substrat, ce procédé comprenant les phases qui consis- tent à prévoir un dispositif à transistor à plusieurs collecteurs qui re- 2556 133 -3- lient un des collecteurs du transistor multi-collecteur à la région de cuvette à compenser, et à relier électriquement un autre collecteur du transistor multi-collecteur à la base de ce transistor multi-collecteur. La compensation du courant de fuite du substrat est assurée par le tran- sistor à collecteurs multiples qui comporte des collecteurs pouvant avoir des dimensions différentes, l'un de ces collecteurs étant couplé à la base du transistor à collecteurs multiples, tandis qu'un autre des- dits collecteurs est couplé à la région ou au dispositif de la cuvette que l'on doit compenser. Le transistor à collecteur multiples peut être installé dans une cuvette plus petite que la cuvette du dispositif à compenser. Conformément à un autre mode possible de réalisation de l'inven- tion, il est prévu une structure de circuit intégré isolée par une jonc- tion PN, laquelle comprend des première et seconde régions de cuvette isolées par une jonction PN en contact avec une région du substrat, un transistor ayant au moins un premier collecteur et un second collecteur, ainsi qu'une base située dans ladite première région de la cuvette; un moyen pour coupler électriquement le premier collecteur à la base du transistor, et un autre moyen pour coupler électriquement le second col- lecteur à la seconde région de la cuvette afin de permettre la compensa- tion de la fuite entre le substrat et la cuvette dans ladite seconde ré- gion de la cuvette. La compensation du courant de fuite du substrat est assurée par le transistor à collecteurs multiples ayant des collecteurs de différentes dimensions ainsi qu'un collecteur couplé à la base du transistor à collecteurs multiples et d'autres collecteurs couplés aux régions multiples de la cuvette ou du dispositif à compenser. La super- ficie de cuvette du dispositif de compensation à collecteurs multiples est de préférence inférieure à la superficie totale des dispositifs à compenser. Les dispositifs compensés peuvent également fonctionner à différents niveaux de tension. Ces différents buts, caractéristiques et avantages de l'invention ressortiront clairement au cours de la description plus détaillée qui suit de modes préférés de réalisation de l'invention, cette description se rapportant au dessin annexé, sur lequel: La FIGURE 1 est une représentation schématique d'un agencement de circuit de compensation de courant de fuite de substrat pour un mi- roir de courant; La FIGURE 2 est une représentation schématique d'une disposition de compensation de courant de fuite pour une variante de dispositifs à -4 - circuit intégré qui utilise un transistor unique à collecteurs multiples, et La FIGURE 3 montre un dispositif de compensation à collecteurs m multiples pour un amplificateur opérationnel comportant des dispositifs à différents miveaux de tension de collecteur. Si l'on se réfère tout d'abord à la Figure 1 du dessin, on y voit le schéma d'un miroir de courant de construction classique, lequel com- prend des transistors bipolaires PNP désignés en Q1' Q2 et Q3. Le courant d'entrée I1 établit une tension à travers la jonction base-émetteur du transistor Q2. Lorsque les transistors Q1 et Q2 sont accordés, le cou- rant de collecteur sortant du transistor Q1 doit être identique au cou- rant de collecteur sortant du transistor Q2' c'est-à-dire I0 = I1. Le transistor Q3 sert de tampon à la ligne de base Q1 - Q2 branchée élec- triquement, de telle sorte que les erreurs de courant de base ne s'a- joutent pas au courant d'entrée I1. Dans une application à faible courant donnée à titre d'exemple, I1 peut avoir une valeur de 500 nA. En supposant un béta Q1 - Q de 50, ce seront 10 nA qui sortiront des bases de chacun des transistors Q1 et Q2' Ce courant sera fourni par le transistor Q3 afin de conserver l'accord entre I0 et I1, ce qui permet le fonctionne- ment correct du miroir de courant. Les transistors Q1 et Q2 peuvent tre installés dans une cuvette commune T12 disposée dans un circuit intégré qui possède une fuite IS12 vers le substrat, à polarisation inverse, qui est en contact physique avec la cuvette commune T12 (ce substrat n'étant pas représenté ou désigné spécifiquement, par exemple, sous la cuvette T12). A mesure que la température de la zone T12 de la cuvette augmente, le courant de fuite IS12 augmente également. A une certaine température, le courant de fuite IS12 dépasse le courant nominal de polarisation 2OnA de la base des transistors Q1 et Q2.Au-dessus de cette température, le transistor Q3 sera bloqué et le transistor Q2 sera saturé, ce qui a pour conséquence que IO0 dépasse I1 et l'effet de miroir est supprimé. On expliquera maintenant comment le transistor PNP Q4 compense le courant de fuite IS12 du substrat. Le transistor Q4 est un transistor latéral PNP à deux collecteurs fabriqué dans sa propre cuvette T4 isolée par une jonction PN, laquelle est également en contact avec une région de substrat (non représentée en particulier, mais que l'on peut considé- rer comme étant la région qui se trouve, par exemple sous la cuvette T4). Si cette cuvette T4 a la même superficie que la cuvette T12, c'est la m8me quantité de courant de fuite que celle circulant à partir de la ré- gion de base combinée des transistors Q1 et Q2 qui circulera à partir de 5 - la région de base du transistor Q4, c'est-à-dire IS4 (qui est le courant de fuite du substrat qui circule à partir de la région de base du transis- tor Q4) = Os12 Si le béta du transistor Q4 est élevé, l'un de ses col- lecteurs sera relié à sa base, et par conséquent la presque totalité du courant de fuite du substrat IS4 circulera à partir de ce collecteur. Le second collecteur du transistor Q4 est utilisé pour réfléchir le courant IS4 vers la région commune de base des transistors Q1 et Q2, au cas ou les deux collecteurs du transistor Q4 auraient les mêmes dimensions. At- tendu que le courant,dans tout collecteur d'un dispositif à collecteurs multiplesest déterminé par sa dimension relative (ou rapport fractionné), la compensation pourrait être assurée, à titre d'alternative, en réalisant la cuvette T4 (et par conséquent le courant de fuite IS4) dans une di- mension égale à la moitié de celle de la cuvette T12 et en donnant au second collecteur du transistor Q4 deux fois la dimension du collecteur branché sur la base du transistor Q4. Ainsi, d'une manière générale, la surface occupée par le dispositif de compensation (soit le transistor Q4) pourrait être inférieure à celle du ou des dispositifs à compenser. Une source V+ de tension positive est branchée en commun sur chacune des régions émettrices des transistors Q1' Q2 et Q4, tandis qu'une source de tension négative est reliée au collecteur du transistor Q3. Si l'on se réfère maintenant à la Figure 2, on voit que pour plu- sieurs dispositifs Q2 à Q4 de types différents on doit compenser la fui- te du substrat. Dans cette variante de réalisation, Q2 par exemple peut 8tre un transistor vertical bipolaire NPN, Q3 un transistor latéral bi- polaire PNP, et Q4 un transistor à effet de champ par jonction à canal P. Ces dispositifs sont réalisés dans des cuvettes distinctes T2 à T4 qui peuvent en général avoir des surfaces différentes et par conséquent des courants de fuite de substrat également différents. T5 désigne une cuvet- te pouvant contenir un élément de type différent, par exemple une résis- tance dont la fuite du substrat serait critique. Sur cette Figure 2, Q1 est un transistor latéral PNP à collecteurs multiples, le nombre de ceuxci étant supérieur d'une unité à celui des cuvettes à compenser. La fuite de substrat de la cuvette T1 est appliquée au transistor A1 grâce à une connexion reliant la base du transistor Q1 au collecteur 1. Le courant qui circule dans chacun des autres collecteurs 2 à 5 du transis- tor Q1 se situe dans le rapport fractionnaire du collecteur intéressé et le rapport du collecteur 1. Les rapports respectifs sont choisis de fa- çon qu'ils soient identiques au rapport entre la superficie de la cuvette à compenser et la superficie de la cuvette T1. Ainsi, la surface de la - 6 - cuvette T1 peut être inférieure à la somme des surfaces des cuvettes T2 à T5, et elle est potentiellement inférieure à l'une quelconque de ces surfaces. La limite inférieure pour la surface de la cuvette T1 est dé- terminée par les tolérances et par la nécessité de prévoir une cuvette suffisamment grande pour recevoir la forme requise du transistor Q1 avec les contacts ou conducteurs de connexion du collecteur désiré. Par con- séquent, le conducteur respectif de connexion qui assure le couplage ou contact électrique entre le collecteur du transistor Q1 et la ou les re- gions désirées de la ou des cuvettes T2, etc., sert à assurer ou à per- mettre la présence de chaque dispositif couplé dans la ou les régions désirées de la cuvette dont on doit compenser les courants de fuite du substrat. Cependant, un autre mode possible de réalisation de la présente invention fait l'objet de la Figure 3 qui est une représentation schéma- tique d'une partie d'un amplificateur opérationnel congu pour une éven- tuelle incorporation à un circuit intégré. Dans ce circuit, les transis- tors PNP Q1, Q2 et Q4 fonctionnent à un niveau de tension et les transis- tors Q5, Q6 et Q8 fonctionnent à un niveau de tension différent. Le tran- sistor Q40 à collecteurs multiples possède un premier collecteur relié à sa base, ainsi que deux collecteurs supplémentaires dont l'un est relié aux bases communes des transistors Q1, Q2 et Q4, tandis que le second est relié aux bases communes des transistors Q5, Q6 et Q8 afin de com- penser le courant de fuite du substrat. En prévoyant un collecteur dis- tinct pour chaque niveau de tension de travail, on parvient à compenser de nombreux niveaux de tension (ainsi que le dispositif relié ou couplé à chaque niveau de tension). Les niveaux fractionnaires des collecteurs sont déterminés par les rapports de cuvettes indiqués plus haut; en plus, il peut être avantageux de régler les rapports entre les surfaces des cuvettes afin de compenser la variation lente du courant de fuite du substrat selon le niveau de la tension de travail. Une résistance R1 est branchée entre une source de tension V+ et le collecteur d'un tran- sistor NPN Q9 dont l'émetteur est relié à l'émetteur du transistor NPN Q10' Le collecteur de ce transistor Q10 est relié à la résistance R2 qui, comme la résistance R1, est reliée à la source de tension V+. Une source de courant d'une intensité de 240 pA est reliée à l'émetteur des tran- sistors Q9 et Q10 ainsi qu'à une source de tension d'alimentation V-. L'entrée du circuit (Figure 3) est reliée d'une part à la base du tran- sistor Q10 et au collecteur du transistor Q8' et d'autre part à la base du transistor Q9 et au collecteur du transistor Q5. Un transistor PNP -7- Q3 est relié par son émetteur à la connexion commune des bases des tran- sistors Q1' Q4 et Q2' sa base étant reliée au collecteur du transistor Q2 ainsi qu'à l'émetteur du transistor Q6' tandis que son collecteur est relié au collecteur d'un transistor PNP Q7' L'émetteur du transistor Q7 est relié à la connexion commune des bases des transistors Q5 Q8 et Q6' tandis que la base du transistor Q7 est reliée au collecteur du transistor Q6 ainsi qu'au collecteur d'un transistor NPN Q11' Le collecteur du tran- sistor Q7 est également relié à la source de tension d'alimentation V-. La base du transistor Qil est reliée à la source de courant de 240 pA tandis que l'émetteur de ce transistor Q11 est relié à la base d'un tran- sistor NPN Q12' Le collecteur du transistor Q12 est relié à la source d'alimentation de tension V+, tandis que l'émetteur du transistor Q12 est relié à une source de courant de 120 pA qui est également reliée à la source de tension d'alimentation V-. Bien que l'invention ait été partiellement représentée et dé- crite en se rapportant à des modes particuliers et préférés de réalisation, il est évident pour tout spécialiste dans l'art que les modifications et changements indiqués, peuvent être complétés par d'autres qui diffèrent tant par la forme que par le détail, sans s'écarter des principes de base de l'invention. REV E N D I CA T I ON S 1. Une structure de circuit intégré isolé par une jonction PN, comprenant des première et seconde régions de cuvettes isolées par des jonctions PN, en contact avec une région de substrat, caractérisée par le fait qu'elle comprend: a) un transistor (Q4) ayant au moins un premier collecteur et un second collecteur, ainsi qu'une base, située dans ladite première région de cuvette (T4),' b) un moyen (1) pour relier électriquement le premier col- lecteur à ladite base dudit transistor, et c) un autre moyen (2) pour relier électriquement le second collecteur à la seconde région de cuvette et permettre la compensation de la fuite entre le substrat et la cuvette dans ladite seconde région de cuvette (T12). 2. La structure de circuit intégré selon la Revendication 1, caractérisée par le fait que la surface de ladite seconde région de cu- vette (T12) est plus grande que la surface de ladite première région de cuvette (T4). 3. La structure de circuit intégré selon l'une ou l'autre des Revendications 1 et 2, caractérisée par le fait qu'elle comprend au moins un troisic-c collecteur pour ledit transistor ainsi qu'une troi- sième région de cuvett- (T3> isolée par une jonction PN, ainsi qu'un - 3 moyen électrique (3) pour relier ledit troisième collecteur à ladite troisième région de cuvette (T3) afin de permettre de compenser la fuite entre le substrat et la cuvette dans cette troisime région de cuvette (T3) . 4. La structure de circuit intégré selon la Revendication 3, caractérisée par le fait que la surface de ladite première région de cuvette (T1) est inférieure à la somme des surfaces des seconde et troi- sième régions de cuvette (T2, T3, T4, T5). 5. La structure de circuit intégré selon la Revendication 1, ca- ractérisée par le fait que le rapport fractionnaire de collecteurs entre ledit premier collecteur et ledit second collecteur est sensiblement le mLne que le rapport de surface entre la première région de cuvette et la seconde région de cuvette. 6. La structure de circuit intégré selon la Revendication 3, ca- ractérisée en outre par le fait qu'elle comporte un premier moyen conduc- teur pour relier électriquement la seconde région de cuvette à un premier -9- niveau de tension, ainsi qu'un second moyen conducteur pour relier élec- triquement la troisième région de cuvette à un second niveau de tension qui diffère dudit premier niveau de tension. 7. Une structure de circuit intégré isolée par une jonction PN selon la Revendication 1, caractérisée par le fait que ladite structure de circuit intégré isolée par une jonction PN comprend un amplificateur opérationnel. 8. Procédé pour compenser le courant de fuite entre la cuvette et le substrat dans un circuit intégré isolé par une jonction PN suivant l'une quelconque des Revendications 1 à 7, caractérisé par le fait qu'il comprend les phases qui consistent à: a) relier électriquement un collecteur dudit transistor à collecteurs multiples à la région de cuvette à compenser, et b) relier électriquement un autre collecteur dudit transistor à collecteurs multiples à la base de ce transistor. 9. Procédé selon la Revendication 8, caractérisé par le fait qu'il comprend en outre les phases qui consistent à: a) réaliser un transistor à collecteurs multiples comprenant une base et au moins un premier collecteur et un second collecteur dans ladite seconde région de cuvette, b) relier électriquement ledit premier collecteur dudit tran- sistor à la base de ce transistor, et c) relier électriquement ledit second collecteur dudit tran- sistor à ladite première région de cuvette pour permettre la compensation de la fuite entre le substrat et la cuvette dans ladite première région de cuvette. 10. Procédé selon la Revendication 8, caractérisé par le fait que l'on prévoit plus de deux collecteurs pour ledit transistor afin de per- mettre de réaliser une connexion électrique à partir de ce transistor pour compenser chacune des multiples régions de cuvette dans ladite structure de circuit intégré. 11. Procédé selon la Revendication 9, caractérisé en outre par le fait que l'on fait en sorte que le rapport fractionnaire de collecteurs entre lesdits premier et second collecteurs soit sensiblement le même que le rapport entre les surfaces desdites première et seconde régions de cu- vette.