FR 2555335 A1 19850524 FR 8417817 A 19841122 La présente invention se rapporte à un tableau de périphérique qui peut être branché dans une fente de tableau de périphérique dans un ordinateur individuel et connecté à un numériseur et qui peut fonctionner soit en mode graphique ou des signaux numériques en série de position de coordonnées du numériseur sont remis au format et appliqués à l'ordinateur individuel en tant que données en parallèle, en mode de traitement de reconnaissance de caractères o des signaux numériques en série de position de coordonnées du numériseur sont remis au format et traités pour déterminer le caractère ainsi représenté et des données en parallèle représentatives du caractère ainsi reconnu appliquées à l'ordinateur individuel ou bien dans les deux modes simultanément. Dans le brevet US n 3 399 401 au nom T.O. Ellis et autres est décrit un calculateur numérique et système d'entrée graphique employant un dispositif d'entrée graphique du type aiguille-traceur o la position d'une aiguille d'écriture par rapport à une surface "d'écriture" du traceur est donnée par des signaux numériques représenta- tifs des coordonnées de la position de l'aiguille sur la surface du traceur. Dans un mode de réalisation, la présente invention comprend un dispositif pour produire des signaux électriques numériques représentant des données graphiques générées à la main, comme l'écriture et le dessin. Dans le brevet US n 3 909 785 au nom de J.A. Howell, est décrit un dispositif qui reçoit des caractères formés à la main et génère des signaux de sortie indiquant les caractères, comprenant une surface de données ayant un certain nombre de régions définies de caractères, chaque région ayant un certain nombre de secteurs définis, un moyen pour produire des signaux numériques représentatifs de chacune d'une succession de coordonnéesde position qui sont traversées lors de l'introduction manuelle des caractères dans leddites régions de caractères un moyen de classification en secteur répondant auxdits signaux numériques pour produire un signal de secteur courant qui identifie le secteur dans lequel se trouvent les coordonnées courantes, un moyen formant mémoire pour stocker un certain nombre d'états de mémoire dont chacun est représentatif d'une séquence prédéterminée attendue de secteurs qui réfléchissent la formation partielle ou complète d'au moins un caractère particulier, ledit moyen formant mémoire produisant des signaux d'état indiquant l'un de ses états, un moyen pour coupler le signal de secteur courant en tant que moyen de couplage du signal de secteur courant pour former l'entrée dudit moyen formant mémoire; un moyen pour appliquer les signaux d'état de sortie précédents en tant qu'autre entrée dudit moyen formant mémoire, fonctionnant en réponse au signal de secteur courant et à son état précédent pour produire les signaux d'état qui représentent le dernier état; un moyen pour indiquer l'accomplissement d'un caractère formé à la main; et un moyen de sortie répondant à ladite indication d'accomplissement pour produire les signaux de sortie indicateurs de caractères selon le dernier état. Dans le brevet US n 4 318 096 au nom de D.D. Thornburg et autres, est révélé un dispositif d'entrée graphique à utiliser avec-un moyen d'indication d'emplacement pour présenter des données graphiques sur un affichage visuel commandé par calculateur. Le dispositif comprend une plume ayant un logement dans lequel est disposé un arbre conducteur de l'aiguille, une extrémité s'étendant au-delà du logement pour servir de pointe d'écriture. Un transducteur cylindrique de pression hors axe entoure une partie de l'arbre de l'aiguille dans le logement, à proximité de son extrémité d'écriture, pour produire un signal électrique variable de sortie proportionnel à la force variable hors axe appliquée à l'aiguille indépendamment de l'orientation en rotation de la plume. Un système de traitement et de commande d'affichage reçoit les signaux variables et modifie une caractéristique visuelle des données graphiques en réponse. Dans le brevet US n 4 262 281 au nom de D. Buckle et autres, est révélé un dispositif de reconnaissance d'écriture qui comprend une surface de transducteur répondant à une plume lqui y est placée pour représenter la position des coordonnées de la plume en tant que signal électrique et un moyen de traitement de données pour reconnaitre une écriture effectuée au moyen de la plume, le moyen de traitement de données comprenant une commande à base de microprocesseur commandant une mémoire de lecture/écriture, une mémoire morte non volatile mémorisant une routine de reconnaissance d'écriture pour stocker l'écriture reconnue dans la mémoire de lecture/écriture et une interface communiquant, à un système calculateur hôte une représentation du caractère reconnu. Un affichage visuel peut être prévu, relié à une interface d'affichage et une information d'entrée pour recevoir l'écriture reconnue vérifiée communiquée par le système calculateur hôte. La mémoire de lecture/écriture a un premier emplacement de mémorisation qui est couplé au transducteurstockant une représentation des signaux du transducteur, un second emplacement de mémorisation couplé à l'interface et stockant une représentation d'une écriture reconnue et un troisième emplacement de mémorisation couplé à l'interface d'affichage et stockant une image de l'affichage. Récemment, un type de calculateur appelé ordinateur individuel a été introduit sur le marché. L'une des caractéristiques principales d'un ordinateur individuel est qu'il contient un certain nombre de fentes de tableau de périphérique dans lesquelles peuvent être insérés des tableaux contenant des programmes et la logique associée nour permettre à l'ordinateur individuel d'accomplir des tâches spécifiques. Par exemple, le tableau peut contenir un circuit pour permettre à l'ordinateur individuel d'être utilisé pour des graphiques en couleur. La présente invention a pour but général un tableau de périphérique pouvant être branché dans une fente de tableau de périphérique dans un ordinateur individuel et connecté à un numériseur et qui contient un système de traitement de données pour accomplir un traitement de reconnaissance de caractères des signaux de données du numériseur et laisser passer les signaux de données des caractères reconnus vers l'ordinateur individuel ou bien laisser passer les signaux de données du numériseur correspondant à l'information graphique vers l'ordinateur individuel. En conséquence, la présente invention a pour objet un système de traitement de données pour accomplir un traitement de reconnaissance de caractères sur des signaux de données correspondant à une information de position de coordonnées d'un numériseur. La présente invention a pour autre objet un système tel que décrit cidessus mis en oeuvre sur un tableau de périphérique pouvant être branché dans une fente dans un ordinateur individuel et connecté à un numériseur. La présente invention a pour autre objet un nouvel agencement permettantà un groupe de huit dispositifs à mémoire de lecture/écriture de un bit de large de recevoir un processeur de 16 bits. Un tableau de périphérique pour un ordinateur personnel construit selon les enseignements de la présente invention pour une utilisation avec un numériseur et pouvant fonctionner soit en mode de reconnaissance de caractères, en mode graphique ou dans les deux modes simultanément, comprend un bus de données interne, un moyen logique d'interface du numériseur pour mettre le bus interne de données en interface avec le numériseur, un moyen connecteur d'interface du numériseur pour connecter le tableau au numériseur, un moyen formant mémoire morte couplé au bus de données interne pour y stocker un code comprenant un code de reconnaissance de caractères écrits à la main, un moyen formant mémoire de lecture/écriture couplé au bus de données interne pour y lire et/ou écrire les données, un moyen processeur couplé au bus de données interne et répondant aux instructions du moyen formant mémoire morte pour accomplir un traitement de reconnaissance de caractères sur les données dans ledit moyen formant mémoire de lecture/écriture, stocker les données représentatives des caractères reconnus dans ledit moyen formant mémoire de lecture/écriture et transmettre les données à l'ordinateur individuel, un moyen logique d'interface de l'ordinateur individuel pour mettre le bus de données interne en interface avec l'ordinateur individuel et un moyen connecteur d'interface d'ordinateur individuel pour connecter le tableau à l'ordinateur individuel. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaitront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiquesannexes donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention, et dans lesquels: - la figure 1 donne un schéma bloc d'un tableau de périphérique construit selon les enseignements de la présente invention, avec un numériseur et un ordinateur personnel; la figure 2 est un schéma de la section de processeur dans le tableau de périphérique de la figure 1; - la figure 3 est un schéma d'une partie de la section de commande et de décodage d'adresse et de la section de mémoire morte dans le tableau de périphérique de la figure 1; - la figure 4 est un schéma de l'autre partie de la section de commande et de décodage d'adresse et de la section de mémoire morte dans le tableau de périphérique de la figure 1; - la figure 5 est un schéma d'une partie de la section de mémoire de lecture/écriture dans le tableau de périphérique de la figure 1; - la figure 6 est un schéma de l'autre partie de la section de mémoire de lecture/écriture dans le tableau de périphérique montré sur la figure 1; - la figure 7 est un schéma du bus émetteur-récepteur, de la section de commande d'interface et de logique de décodage, du connecteur pour connecter le tableau à l'ordinateur individuel et de la PROM (mémoire morte programmable) d'amorçage dans le tableau de périphérique montré sur la figure 1 ainsi que la logique associée; - la figure 8 est un schéma d'une partie de la section de DART dans le tableau de périphérique montré sur la figure 1 ainsi que la logique associée; et - la figure 9 est un schéma de l'autre partie de la section de DART dans le tableau de périphérique de la figure 1 et la logique associée. En se référant maintenantaux dessins, la figure 1 donne un schéma bloc du circuit dans un tableau de périphérique 11 construit selon les enseignements de la présente invention. La figure 1 montre également un numériseur 13 et un ordinateur individuel 15. Le numériseur 13 peut être tout type de numériseur ou système numériseur qui émet un train de données numériques en série correspondant aux coordonnées de position traversées par une aiguille ou plume 16 pour former des caractères ou graphiques imprimés. L'ordinateurindividuel 15 peut être tout type d'ordinateur individuelayant une ou plusieurs fentes de tableau de périphérique o peuvent être insérés des tableaux de périphérique. Le numériseur 13 est connecté par un câble 17 a une fiche dans le connecteur 19. L'ordinateur personnel comprend un connecteur enfichable 21 dans une fente de tableau de périphérique qui est connecté à un bus de données 23 à 8 bits, un bus d'adresses 25 à 20 bits, a un bus de commande 27 et à un bus d'alimentation 29 qui sont à l'intérieur de l'ordinateur individuel 15. Le tableau 11 comprend un bus interne de données 31 à 16 bits. Une section de processeur 33, une section 35 de mémoire de lecture/écriture, une section de mémoire morte 37 et un premier DART 39 sont connectés au bus de données 31. La section de processeur 33 sert à exécuter les instructions se rapportant au fonctionnement général du tableau et se rapportant au traitement des données. La section 35 de mémoire de lecture/écriture laisse un espace de travail pour stocker et traiter les données et la section 27 de mémoire morte contient le code des opérations du tableau, comprenant le code pour accomplir le traitement de reconnaissance de caractères. Le code pour accomplir le traitement de reconnaissance de caractères peut être de tout type connu, les particularités du code employé ne faisant pas partie de la présente invention. Le DART 39 qui constitue une section logique d'inter- face du numériseur pour mettre le tableau 11 en interface avec un numériseur 13, fonctionne comme un convertisseur série-parallèle. Comme on peut le voir, le DART 39 comprend deux sections marquées A et B. La section A est couplée au bus 31 et la section B est connectée par une ligne 41 au moyen d'un cavalier 42 à un connecteur du type à plot 43' Le connecteur 43'est adapté à correspondre avec la fiche 19. Une section 45 de commande et de décodage d'adresse est couplée à la section de processeur 33 par des lignes 47. La section 29 de commande et de décodage d'adresses applique des signaux de commande à une section 35 de mémoire RAM (mémoire à accès aléatoire), une section 37 de mémoire ROM (mémoire morte) et un DART 39 par des lignes de commande 49, 51 et 53 respectivement. Le tableau 11 comprend également une seconde section 55 de DART ayant deux sections marquées par A et B, un bus émetteur-récepteur 57, une section 59 de commande d'interface et de décodage d'adresse, un second connecteur enfichable 61 et une PROM d'amorçage 63. Le DART 55 est connecté au DART 39 par trois lignes en série 59, 61 et 63 et une quatrième ligne en série 64 qui est connectée au cavalier 42. Le DART 55-reçoit les signaux de commande de la section 59 de commande d'interface et de décodage d'adresse par des lignes 56. Le DART 55, le bus émetteur-récepteur 57 et la section de PROM d'amorçage 63 sont également couplés à un bus 65. La section 57 de bus émetteur-récepteur forme un trajet pour l'écoulement des données entre la section 55 de DART et le bus de données 23. La section 63 de PROM d'amorçage contient les instructions pour l'ordinateur individuel 13, quiaident à l'initialisation du DART 55. Le connecteur 61 est adapté à correspondre au connecteur 21. Le tableau 11 peut soitfonctionneren mode de reconnaissance de caractères ou en mode graphique ou dans les deux modes simultanément, le mode particulier étant commandé par l'ordinateur individuel 15. En mode de reconnaissance de caractères, un train de données en série reçu du numériseur 13 est converti en un multiplet en parallèle par le DART 39 et est appliqué par le bus 31 à la section de processeur -33. Les données ainsi reçues sont alors stockées dans la section 35 de mémoire de lecture/écriture o elles sont traitées par une section de processeur 33 pour déterminer le caractère représenté. Le processeur convertit également le format binaire tassé des données reçues du numériseur 13 en un format ASCII. Les données correspondant au caractère sont temporairement stockées dans la section 35 de mémoire de lecture/écriture puis passent pas le bus 31, à travers les DART 39 et 55 au bus émetteur-récepteur 57 pour transmission au bus 23 de données de l'ordinateur individuel. Dans le mode de graphique, les données en série recues du numériseur 13 sont remises à un format ASCII puis appliquées au bus de données 23. Les figures 2 à 9 montrent un exemple d'une mise en oeuvre réelle du tableau 11 adapté à une utilisation avec un ordinateur individuel tel que l'ordinateur individuel IBM. En se référant maintenant à la figure 2, elle montre un schéma d'une section 33 de processeur. La section comprend une unité centrale de traitement ou CPU 33-1, un oscillateur à quartz 33- 2, un diviseur par deux 33-3, un inverseur 33-4 et une bascule ou flip-flop 33-5. Le CPU 33-1 peut être un modèle MOTOROLA n 68 000 et c'est la partie de processeur de la section 33. L'oscil- lateur à quartz 33-2 produit un signal de référence à 19,66kHz. Le signal à la sortie de l'oscillateur à quartz 33-2 est inversé par l'inverseur 33-4. Le signal inversé est appliqué par la ligne 33-5 au diviseur par deux 33-3 o sa fréquence est divisée par deux et par la ligne 33-6 à d'autres emplace- ments sur le tableau. La sortie du diviseur par deux 33-3 est appliquée au CPU 33-1 par la ligne 33-7 et aux autres parties du tableau par la ligne 33-6. La bascule 33-5, qui est connectée au CPU 33-1 par la ligne 33-9 est dans un état lorsque le tableau est émis sous tension puis change d'état lorsque le CPU 33-1 commence à exécuter les instructions. En se référant maintenant aux figures 3 et 4, elles illustrent un schéma de la section de commande et de décodage d'adresse 43 et de la section de mémoire morte 37. La section de mémoire morte 37 est formée de huit PRCM marquées 37-1 à 378 qui forment ensemble 256 x 103 multiplets (sur 8 bits de large) de mémoire. Le code pour commander le fonctionnement du tableau 11 et le code pour accomplir le traitement de reconnais- sance de caractères sont stockés dans les PROM. La section 43 de commande et de décodage d'adresse comprend un réseau logique programmable 43-1 ou PAL, une porte NON-OU 43- 2 à quatre entrées, une porte NON-OU 43-3 à quatre entrées un inverseur 43-4 et deux résistances 43-5 d'entraînement vers le hautet deux portes OU d'entrée 43-6. En se référant maintenant aux figures 5et 6, elles illustrent un schéma de la section 35 de mémoire de lecture/écriture. La section comprend deux mémoires intermédiaires d'adresses 35-1 et 35-2 qui servent éga- lement de multiplexeurs, un réseau logique programmable ou PAL 35-3, un groupe de huit DRAM (mémoire dynamique à accès aléatoire) marquées 35-4 à 35-11, un PAL 35-12 qui sert de compteur, une paire de multiplexeurs35-13 et -14 QUAD 2 à 1, une paire de mémoires intermédiaires de données 35-15 et 35-16, une paire de portes NON-OU 35-17 et 35-18, une porte OU 35-19, un inverseur 35-20, un inverseur 35-21, une porte NON-ET 35-22 et un inverseur 35-23. Les mémoires intermédiaires d'adresses 35-1 et 35-2 reçoivent des entrées du réseau logique programmable -3 qui sert de contrôleur des DRAM 35-4 à 35-11. Ainsi, en mettant en circuit la mémoire intermédiaire d'adresses 35-1 ou 35-2, soit une adresse de colonne ou une adresse de rangée est appliquée aux DRAM 35-4 à -11 ou bien un signal de régénération du compteur 35-12. Le réseau logique programmable PAL 35-3 commande un schéma de multiplexage qui valide les huit DRAM de 1 bit de large (en opposition à 16 DRAM de 1 bit de large) pour l'interface d'un bus de 16 bits de large (tel que le bus 31). Le schéma divise effectivement le bus de 16 bits en deux bus de 8 bits puis utilise deux emplacements séquentiels sur les 8 DRAM pour produire un mot de 16 bits. Plus particulièrement, lorsque la section 33 de processeur veut écrire un mot de données de 16 bits dans la section 35 de mémoire RAM, le PAL -3 prend séquentiellement l'un des deux bus à 8 bits, le charge dans une section 35 de la mémoire RAM, change l'adresse de la section 35 de mémoire RAM, prend l'autre bus de 8 bits et l'introduit dans l'emplacement séquen- tiel suivant. Lorsque la section 33 de processeur veut lire le même mot, elle passe à l'adresse appropriée dans la section de mémoire RAM 35, extrait un multiplet, le place sur le bus à 16 bits (sur "l'un des deux bus à 8 bits), prend l'emplacement séquentiel suivant et le place sur le bus à 16 bits (sur "l'autre" des bus à 8 bits) de façon qu'il ressemble à un mot de 16 bits. Par suite, la section 35 de mémoire RAV ressemble à ce qu'elle serait si elle avait 16 bits de large mme sice n'est qu'une RAIM à 8 bits de large. Chacun des multiplexeurs 35-13 et 35-14 prend deux groupes des quatre lignes de données d'entrée et émet l'un des groupes. Les portes NON-OU 3517 et35-18 servent de décodeurs, pour les mémoires intermédiaires de données -15 et 35-16. La porte OU 35-19 applique un signal de validation aux mémoires intermédiaires de données 35-15 et 35-16. En se référant maintenant à la figure 7, elle illustre un schéma du bus émetteur récepteur de données 57, de la section 59 de commande d'interface et de déco- dage d'adresse, du connecteur 61, de la PROM 63 d'amor- çage et du circuit logique associé. La section 59 de commande d'interface et d'adresse comprend un réseau logique programmable 59-1, une porte ET 59-2, une porte OU 59-3 et trois portes NON-OU 59-4 à 59-6. Le circuit logique associé comprend une porte NON-ET 101, un inver- seur 103, un registre à décalage 105, un inverseur 107, une porte NON-OU 109, un inverseur 111, une diode 113 et un transistor 115. Ces composants, avec le DART 55 défi- nissent ensemble la section d'interface logique de l'ordinateur individuel pour mettre le tableau 11 en inter- face avec le calculateur individuel 15. Le connecteur 61 est un connecteur du type enfichable qui relie le tableau 11 au calculateur individuel 15 par la fiche 21. Le bus émetteurrécepteur 57 est une mémoire intermédiaire de données pour la mise en mémoire tampon des données entre le bus interne de données 31 sur le tableau 11 et le bus de données 23 sur l'ordinateur indi- viduel 15. Le réseau logique programmable 59-1 décode les lignes d'adresse du bus 25 sur l'ordinateur individuel et alimente deux lignes de sélection 117 et 119. La ligne 117 applique une sélection d'adresses au DART 39. La ligne 119 applique un signal de validation de circuit à la PROM d'amorçage 63. Les portes ET 59-2 et 59-3 décodent certaines lignes d'adresse au connecteur 61 avant entrée dans le réseau logique programmable 59-1. Les portes 59-4 à 59-6 sont des portes qui décodent des signaux de valida- tion au bus 31 et au DART 39. La PROM d'amorçage 63 est une mémoire programmable sur laquelle on peut placer un code auquel peut avoir accès l'ordinateur individuel 15. Le registre à décalage 105 produit un signal "attente" pour l'ordinateur individuel 15. La porte 109 détecte la lecture d'entrée/sortie et l'écriture d'entrée/sortie eti par l'inverseur 107, applique un sens approprié de valida- tion de DART au registre à décalage 105. En se référant maintenant aux figures 8 et 9, elles illustrent un schéma de la section de DART, la section de DART comprenant DART 39, DART 55, le connecteur 43', le circuit logique associé et autres composants qui sont formés d'une paire de diodes de blocage 131 et 133, d'un inverseur 135, d'une mémoire intermédiaire 137, d'un groupe de résistances 139 d'entraînement vers le haut, d'un groupe de cavaliers 141, de deux compteurs 143 et 145, d'un décodeur 147 ayant deux sections appelés 147-1 et 147-2, d'un cavalier 149, d'un registre luminescent 151 et d'une diode électroluminescente 153. Les DART 39 et 55 qui sont agencés "dos à dos" forment une interface à 8 bits en parallèle entre le bus 23 à 8 bits en parallèle sur l'ordinateur individuel et le bus 31 à 8 bits en parallèle sur le tableau 11. 0 Le connecteur 43eest un connecteur du type à cavalier qui est adapté à correspondre au connecteur 19 relié au numériseur 13. Les broches 5, 9 et 15 sur le connecteur 19 sont couplées (par des lignes non représentées) au bus 29 d'alimentation sur l'ordinateur individuel 15 et appliquent du courant pour faire fonctionner le numériseur 13. Les données en série du numériseur 13 entrent dans le tableau 11il par la broche 3. L'inverseur 135 applique le signal, dans le sens approprié, à l'un des deux DART 39 et 55. Le cavalier 149 permet à l'utilisateur de configurer le système soit pour qu'il tire les données d numériseur du connecteur 19 ou pour qu'il laisse passer les données en série entre les deux DART d'un autre système de numé- risation qui peut être incorporé dans l'ordinateur indi- viduel 15. La mémoire intermédiaire 137 est une mémoire à 8 bits qui permet à la section de processeur 33 de lire les cavaliers 141 pour déterminer laquelle des deux confi- gurations l'ordinateur individuel 15 emploie. Le compteur 143 produit un signal ACK (caractère accusé de réception) et le compteur 145 divise l'horloge du système au débit (en BAUDS) approprié pour faire fonctionner les DART 39 et 55. Le décodeur 145 décode le signal de validation de la mémoire intermédiaire 137, applique du courant au registre luminescent 151 et valide le DART 39. Le registre 151 contient un bit qui met en circuit ou hors circuit la diode électrolumiscente 153. Le programme pour commander les DART 39 et 55 peut être trouvé dans le livre de Zilog intitulé Micro- processor Applications Reference Book, Volume 1, Juillet 1981, pages 2-47 à 2-69. Les personnalisations des réseaux logiques pro- grammables 35-3, 35-12, 43-1 et 59-1 sont comme suit: PAL 35-3 CLK/RFSH/DYNE/UDS/LDS/RESET RW RASEXT ECAS2 GND/OC /CAS3/RAS/XACK/ROWE/CAS/CAS2/LAT/WE VCC /CAS3 = CAS2 /RAS = /RESET * DYNE * /RASEXT * LDS + /RESET * DYNE * /RASEXT * UDS + RAS * DYNE /XACK = /CAS * CAS2 * UDS * LDS * /LAT + /CAS * CAS2 * /UDS * LDS + /CAS * CAS2 * UDS * LDS + XACK * RAS /ROWE /RAS /CAS = /RESET * /ROWE * /XACK * /CAS3 * RAS * DYNE /CAS2: CAS /LAT = LDS * /RESET * DYNE * /RAS + LAT * /CAS2 + LAT * CAS /WE = /RW * RAS * DYNE * /XACK * /CAS2 PAL 35-12 CLK N2 N3 N4 N5 N6 N7 NB N9 GND /OC /QA /QB /QC /QD /QE /QF /QG /QH VCC /QA = /QA /QB = /QB * QA + QB * /QA /QC = /QC * OB * QA + QC * /QB + QC * /QA /QD = /QD * QC * QB * QA + QD * /QC + QD * /QB + QD * /QA /QE = /QE * QD * QC * QB * QA + QE * /QD + QE * /QC + QE * /QB + QE * /QA /QF = /QF * QE * QD * QC * QB * QA + QF * /QE + QF * /QD + QF * /QC + QF * /QB + QF * /QA /QG = /QG * QF * QE * QD * QC * QB * QA + QG * /QF + QG * /QE + QG * /QD + QG * /QC + QG * /QB + QG * /QA /QII = /QH * QG * QF * QE * QD * QC * QB * QA + QH * /QF + QH * /QE + QH * /QD + QH * /QC + QH * /QB + QH * /QA PAL 43-1 XSACK ZERO /VPA A19 A18 A17 A16 A15 /AS GND /BRST /RFSH /ROM1 /68KRS /CBRST /ROM2 /DTACK /ROM3 /DYNE VCC /CBRST = AS * ZERO * /A19 * /A18 * /A17 * /A16 * /A15 /ROM1 = AS * ZERO * /A19 * /A18 * /A17 * A16 * A15 /ROM2 = AS * ZERO * /A19 * /A18 * A17 * /A16 * /A15 /ROM3 = AS * ZERO * /A19 * A18 * A17 * /A16 * A15 /68KRS = AS * ZERO * /A19 * A1R * A17 * /A16 * A15 /DYNE = AS * ZERO * /A19 * /A1B * /A17 * /A16 * /DTACK * BRST /RFSH = AS * A19 + AS * AiR + AS * A17 + AS * A16 + AS * ZERO /DTACK = AS * BRST + /VPA * CBRST * /BRST + /VPA * ROM1 + /VPA * ROM2 + /VPA * ROM3 + /VPA * XCASK PAL 59-1 A-17 /HIADD A16 A14 AEN A8 A6 A4 A2 GND LOADD A3 A5 A7 /DARTADD /PROMADD A9 A13 A15 VCC /DARTADD = A9 * AR *- /A7 * A6 * A5 * /A4 * A3 * A2 * /AEN /PROMADD = HIADD * A17 * /A16 * A15 * A14 * /A13 * LOADD * /AEN R E V E N D I C A T I ONS 1.- Tableau de périphérique pour un ordinateur individuel à utiliser avec un numériseur, ledit numériseur répondant à une plume ou une aiguille placée sur sa surface pour produire les positions coordonnées de ladite aiguille ou plume sous la forme de données numériques en série, ledit ordinateur individuel comprenant une fente de tableau de périphérique ayant un connecteur du type enfichable couplé à un canal d'entrée/sortie dudit ordina- teur individuel, ledit numériseur ayant un connecteur du type enfichable, caractérisé en ce que ledit tableau de périphérique comprend: a. un bus interne de données (31) b. un moyen logique (39) d'interface du numériseur pour mettre ledit bus (31) en interface avec le- dit numériseur (13), c. un moyen connecteur (43') d'interface du numéri- seur pour connecter ledit tableau de périphé- rique (11) auditconnecteur enfichable sur ledit numériseur (13), d. un moyen formant mémoire morte (37) couplé audit bus interne de données pour y stocker un code comprenant un code de reconnaissance de caractères écrits à la main, e. un moyen formant mémoire de lecture-écriture (35) couplé audit bus interne de données pour y lire et/ou écrire des données, f. un moyen processeur (33) couplé audit bus interne de données et répondant aux instructions dudit moyen formant mémoire morte pour accomplir un trai- tement de reconnaissance de caractères sur lesdites données dans ledit moyen formant mémoire de lecture écriture, et stocker les données représentatives de caractères reconnus dans le moyen formant mémoire d lecture-écriture et transmettre lesdites données représentatives des caractères reconnus audit ordinateur personnel, g. un moyen logique (55) d'interface de l'ordina- teur personnel pour mettre ledit bus interne de données en interface avec ledit bus d'entrée/ sortie dudit ordinateur, et h. un moyen connecteur (61) d'interface d'ordinateur personnel pour connecter ledit bus interne de données audit connecteur du type enfichable sur ledit ordinateur personnel. 2.-Tableau selon la revendication 1, caractérisé en ce que le moyen formant mémoire de lecture/écriture com- prend un groupe de mémoires à accès aléatoire. 3.- Tableau selon la revendication 2, caractérisé en ce que le groupe de mémoires à accès aléatoire est formé de mémoires dynamiques à accès aléatoire. 4.- Tableau selon la revendication 3, caractérisé en ce que le bus interne de données est un bus de données à 16 bits. 5.- Tableau selon la revendication 4, caractérisé en ce que le groupe de mémoires dynamiques à accès aléatoire se compose de 8 mémoires dynamiques à accès aléatoire de 1 bit de large et en ce que le moyen formant mémoire de lecture/écriture comprend de plus un moyen logique pour permettre aux 8 mémoires dynamiques de recevoir le bus de données de 16 bits. 6.- Tableau selon la revendication 5, caractérisé en ce que le moyen logique pour permettre aux 8 mémoires dynamiques de recevoir le bus de données de 16 bits com- prend un réseau logique programmable. 7.- Tableau selon la-revendication 6, caractérisé en ce que le tableau de périphérique comprend de plus un moyen de commande et de décodage d'adresse couplé au moyen processeur. 8.- Tableau selon la revendication 7, caractérisé en ce que le moyen logique d'interface du numériseur comprend un premier DART couplé audit numériseur et au- dit bus interne., 9.- Tableau selon la revendication 8, caractérisé en ce que le moyen logique d'interface de l'ordinateur individuel comprend un second DART, un bus émetteur- récepteur et une section de commande d'interface et de décodage d'adresse. 10.- Tableau selon la revendication 9, caractérisé en ce que le moyen connecteur d'interface du numériseur comprend un connecteur du type enfichable. 11.- Système de traitement de données à utiliser pour accomplir un traitement de reconnaissance de caractères sur un train de données en série et mettre un train de données en parallèle correspondant aux caractères reconnus, caractérisé en ce qu'il comprend: a. une mémoire (35) de lecture/écriture pour le stockage temporaire des signaux de données b. une mémoire morte (37) pour stocker un code pour le fonctionnement général du système, comprenant un code pour accomplir un traitement de reconnaissance de caractères, c. un processeur (33) pour le traitement des signaux reçus de données pour déterminer les caractères reconnus et stocker les signaux de données représen- tatives des caractères reconnus dans la mémoire de lecture/écriture, et d. un moyen récepteur-émetteur (57) pour convertir les signaux de données reçus en série à traiter et conver- tir les signaux de données en série en signaux de données en parallèle et transmettre les signaux de données traités en parallèle du système de traitement de données. 12.- Système de traitement de données, caractérisé en ce qu'il comprend: a. un processeur, b. un bus de données de 16 bits de large, c. une mémoire morte, d. une mémoire de lecture/écriture de 8 bits, et e. un moyen pour permettre à ladite mémoire de lecture/écriture de 8 bits de recevoir le bus de données de 16 bits.