FR 2560723 A1 19850906 FR 8403356 A 19840305 i INTEGRATEUR ANALOGIQUE NON RECURSIF La présente invention concerne un intégrateur analogique non récursif, notamment un intégrateur utilisant le transfert de charge pour réaliser l'intégration d'un signal analogique échantillonné sur M séquences. Les intégrateurs sont en général utilisés dans le traitement de signaux analogiques pouvant être définis comme une séquence répétitive et à variation lente soit pour diminuer l'énergie du signal émis soit pour extraire du bruit le signal reçu. En éffet, l'intégration de ces séquences répétitives permet d'améliorer le rapport signal/- bruit d'un facteur { si l'intégration porte sur M séquences. Ainsi 0 des intégrateurs peuvent être utilisés, par exemple, pour la détec- tion des raies d'un spectre recurrent en sortie d'un analyseur à onde accoustique de surface. Les intégrateurs employés pour ce type de traitement peuvent être des intégrateurs numériques ou analogiques, récursifs ou non- récursifs. Les intégrateurs numériques présentent l'inconvénient de nécessiter un temps de traitement très long. D'autre part, la fréquence d'échantillonnage analogique et la dynamique sont limi- tées par le convertisseur analogique-numérique d'entrée. Il existe aussi différents types d'intégrateurs analogiques récu- rsifs ou non-récursifs utilisant des dispositifs à transfert de charge. Comme représenté schématiquement sur la figure 1, les inté- grateurs analogiques récursifs sont en général constitués par un registre à décalage à transfert de charge I dont le signal de sortie S est rebouclé sur le signal d'entrée E auquel il vient s'ajouter dans le sommateuri. Toutefois, du fait de la détérioration de l'intégration due à l'inéfficacité de transfert dans le registre à transfert de charge 1, le nombre de rebouclage est limité. D'autre part, la génération thermique de charges dans le registre I entraîne une saturation rapide dudit registre et est un facteur d'instabilité dans la boucle. Comme représenté sur la figure 2, un intégrateur analogique non-récursif est constitué essentiellement par N registres à déca- lage à transfert de charge R1, R2,...RN, à entrée série et sorties parallèles, chaque registre comportant M étages pour intégrer les M échantillons de rang n (n variant entre 1 et N) du signal d'entrée, les N registres R1, R2,... RN étant montés entre un registre d'adres- sage d'entrée RA et un registre d'adressage de sortie RB adressant successivement, en commutant des portes analogiques G1,... GN et G'1,... G'N, les entrées ou les sorties des N registres à décalage R1, R2,... RN pour d'abord entrer dans les registres à décalage R1, R2, 10..R M 10... R M fois le signal d'entrée échantillonné E puis pour sortir un signal analogiqueS correspondant à la somme des signaux entrés. Toutefois, la génération thermique des registres à décalage du type à transfert de charge limite le temps d'intégration. La présente invention a pour but de remédier à ces incon- vénients en proposant un intégrateur analogique non récursif dans lequel la génération thermique au niveau des sites d'intégration est relativement faible, ce qui permet un temps d'intégration élevé. La présente invention a, en conséquence pour objet un inté- grateur analogique non récursif réalisant l'intégration d'un signal analogique échantillonné Vnm sur M séquences, caractérisé en ce qu'il comporte un démultiplexeur d'entrée série-parallèle pour envoyer successivement sur N moyens de stockage reliés en paral- lèle au démultiplexeur d'entrée, M fois le signal analogique échantil- lonné, chaque moyen de stockage réalisant pour les M séquences la sommation sous forme de charges de l'échantillon de rang corres- pondant au signal analogique Vn met en ce qu'il comporte un multiplexeur parallèle-série de sortie relié aux N moyens de sto- ckage pour délivrer en sortie, à la fin des M séquences, un signal analogique = 1 M V m m = 1, M n,m Selon un mode de réalisation préférentiel, les moyens de stockage sont constitués par des capacités MOS à potentiel flottant par rapport à un potentiel de référence, le démultiplexeur d'entrée par un registre à décalage a transfert de charge ou registre CCD (pour charge coupled device en langue anglaise) à entrée série et sorties parallèles et le multiplexeur de sortie par un registre CCD à entréesparallèles et sortie série. L'utilisation de deux registres CCD comme démultiplexeur d'entrée et multiplexeur de sortie permet d'avoir une fréquence de fonctionnement élevée pour l'intégrateur. En effet, le transfert des charges à l'intérieur du registre de sortie vers l'étage de lecture est réalisé pendant au moins une partie du cycle d'intégration suivant. D'autre part, la fréquence de transfert dans le registre de sortie peut être relativement lente par rapport à la fréquence de transfert dans le registre d'entrée. En effet, la relation entre ces deux fréquences doit être FB>,. lm FA dans laquelle: FB est la fréquence de transfert du registre de sortie FA est la fréquence de transfert du registre d'entrée, et M est le nombre de séquences. D'autre part, la charge transférable par un registre à décalage de type CCD étant limitée ( Y 10 électrons), de préférence, les moyens de stockage ou sites d'intégration sont constitués chacun par deux capacités MOS a potentiel flottant interconnectées par une porte analogique avec de plus entre les capacités et le registre à décalage de sortie un dispositif d'aiguillage permettant d'envoyer les charges soit vers le registre à décalage de sortie soit vers un moyen d'évacuation des charges. Selon un autre mode de réalisation, le multiplexeur de sortie peut être constitué par des portes analogiques connectées respec- tivement entre chaque moyen de stockage et l'étage de lecture, lesdites portes étant commandées successivement par une impulsion envoyée par un registre d'adressage. Dans ce cas, toutefois, il est nécessaire de réaliser la lecture de tous les moyens de stockage avant de recommencer l'intégration suivante au niveau desdits moyens de stockage. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description de différents modes de réalisation d'intégrateurs analogiques non récursifs conformes à la présente invention, faite avec référence aux dessins ci-annexés dans lesquels: - la figure 1, déjà décrite, est une vue schématique d'un intégrateur analogique récursif de l'art antérieur, - la figure 2, déjà décrite, est une vue schématique d'un intégrateur analogique non récursif de l'art antérieur, - la figure 3 est une vue schématique d'un intégrateur ana- logique non-récursif conforme à la présente invention, - la figure 4 est une vue schématique d'un autre mode de réalisation d'un intégrateur analogique non-récursif conforme à la présente invention, - la figure 5 est une vue en plan de dessus d'un mode de réalisation d'un intégrateur analogique non-récursif conforme à la présente invention, - les figures 6a à 6e sont respectivement une vue en coupe schématique par VI - VI de figure 5 et des schémas représentant l'évolution des potentiels de surface en fonction du temps, - les figures 7a et 7b sont des diagrammes des différentes tensions de commande appliquées sur l'intégrateur de la figure 5. Dans les figures, les mêmes éléments portent les mêmes références. Toutefois, pour des raisons de clarté, les cotes et proportions des divers éléments n'ont pas été respectées. Les figures 3 et 4 sont des schémas de principe de deux modes de réalisation d'un intégrateur analogique récursif conforme à la présente invention. Les intégrateurs décrits ci-après permettent de réaliser l'intégration sur M séquences, la résolution de chaque séquence se faisant sur N points pour une durée TA donnant ainsi un signal analogique d'entrée échantillonné Vn m avec m = rang de la séquence n = rang de l'échantillon dans la séquence 1 n$ N. L'intégrateur de la figure 3 comporte tout d'abord un étage 10 de conversion tension-charge présentant une capacité l/ce et transformant le signal analogique échantillonné Vn m en une quantité de charge Qn m. L'étage 10 est suivi d'un registre à décalage à transfert de charge A qui reçoit les N quantités de charge correspondant aux N échantillons d'une séquence. Le registre A est constitué par une série de N étages de transfert e1 à eN introduisant chacun un même retard-A qui est donné par la période du potentiel appliqué aux électrodes assurant le transfert de charge. Le retard 1'A est choisi tel que: N A= TA = la durée d'une séquence d'entrée. Après chaque durée TA, on a en sortie de chaque étage de rang n (avec 1N symbolisé par des carrés référencés r'A, le retard entre les dif- férents étages. Conformément à la présente invention, la sortie de chaque étage du registre à décalage A est connectée à des moyens de stockage des charges constitués par des capacités C1, C2, CN à potentiel flottant, dont le fonctionnement sera décrit de manière plus détaillée ci-après. Chaque capacité C1, C2,...cN réalise pour l'ensemble des M séquences la sommation des charges en sortie de l'étage correspondant du registre A. De ce fait, à la fin des M séquences, c'est-à-dire après une durée MTA correspondant à un cycle d'intégration, chaque capacité C n de rang n (avec n variant de 1 à N) contient une quantité de charge Qln = Qn, m Les capacités de stockage sont connectées à un étage de lecture unique par l'intermédiaire de portes analogiques Pl' P2' ' PN dont la fermeture est commandée par un registre d'adressage RDA qui envoie cycliquement à Ia fin d'un cycle d'intégration un niveau logique "1" sur chaque sortie, les autres sorties se trouvant à cet instant au niveau logique "O". Cela permet la lecture successive des quantités de charge En Qn m intégrées dans chaque capacité I12 N m 3 C, C,... C et l'obtention en sortie d'un signal échpntil!onné m Vn, m' Un inconvénient de cet intégrateur réside dans le fait que le transfert des charges du registre A dans les capacités C1, C2,... CN ne peut être réalisé que lorsque l'ensemble des capacités C, C2,... C a été lu. En conséquence, le temps de lecture de l'ensemble des capacités doit être inférieur à TA. La figure 4 représente un mode de réalisation préférentiel de la présente invention. Dans ce mode de réalisation, le démul- tiplexeur d'entrée est identique à celui de l'intégrateur de la figure 3. En conséquence, il ne sera pas redécrit. L'intégrateur de la figure 4 diffère de l'intégrateur de la figure 3 par le fait que le multi- plexeur de sortie est aussi constitué par un registre à décalage B à transfert de charge de type CCD. Ce registre à décalage à entrées parallèles et sortie série comporte N étages de transfert intro- duisant chacun un même retard rB qui est donné par la période du potentiel appliqué aux électrodes assurant le transfert de charge. Comme expliqué de manière plus détaillée ci-après, le retardtB est le plus souvent différent du retard tA. Chaque entrée du registre B est connectée à une des capacités C, C,2... CN par l'intermédiaire d'une grille de passage non-représentée. La sortie du registre B est connectée à un étage de conversion charge-tension 11 présentant une capacité CS. D'autre part, la charge transf érable par un registre CCD étant limitée, pour pouvoir intégrer une quantité importante de charge, les moyens de stockage C1y C2,... GN sont constitués chacun par deux capacités CI 12,... 2 CN et C21, C22 2N C1,1,. 1 eC2,2 ' 2 interconnectées dont les dimensions ont été choisies de manière à n'envoyer qu'une fraction 0{ des échantillons de charge Zh Qn, mp comme cela sera expliqué de manière plus détaillée ci-après. Avec l'intégrateur de la figure 4, après avoir intégré pendant la durée MTA, des échantillons de charge QIn = Eh Qn, m sur 1 2 N chaque capacité CG, C2,... CN, on transfert simultanément l'ensemble des échantillonsOl QIN dans les étages correspondants du registre à décalage B de sortie. Pendant le début d'une nouvelle intégration dans les capacités C, C2,... CN, le registre B de sortie transfert les échantillons de charges oC jm Qn( men série vers l'étage de conversion charge-tension qui donne un signal analogique de sortie échantillonné " V m n, m Dans ce cas le gain du système est donné par l'équation suivante V Ce ú Vnym =o(M -e Vn,m M S D'autre part, le temps d'intégration sur les M séquences étant MTA, la durée de la séquence de sortie doit être: TB4 MTA En conséquence, les retards élémentaires t B du registre de sortie B doivent être: B= TB/N MTA / N =M-A. Il résulte que la fréquence relative de transfert entre les registres d'entrée et de sortie doit satisfaire à l'équation suivante FB., FA F)M F On décrira maintenant avec référence aux figures 5 à 7, un mode de réalisation détaillé d'un intégrateur analogique non-récursif du type de l'intégrateur de la figure 4. Cet intégrateur a été réalisé sous forme intégrée en utilisant la technologie N MOS - CCD sur un substrat en silicium de type P. Il est évident pour l'homme de l'art que cet intégrateur peut être réalisé sur d'autres substrats tels qu'un substrat en silicum de type N, en arséniure de gallium ou similaire. De même, l'intégrateur peut être réalisé sur une zone N prévue dans le substrat P de manière à effectuer le transfert des charges en volume. De préférence, l'intégrateur est entièrement intégré sur une seule puce et même plusieurs intégrateurs identiques ou non peuvent être intégrés sur la même puce. Toutefois, on peut envisager un intégrateur conforme à la présente invention constitué de plusieurs parties connectées entre elles. Comme représenté sur la figure 5, le démultiplexeur d'entrée est constitué par un registre à décalage A de type CCD fonctionnant en biphasé. De façon connue, chaque étage du registre est constitué par deux couples d'électrodes comprenant chacun une électrode de g transfert et une électrode de stockage. Chaque couple d'électrodes est relié à un potentiel de commande 01IA et 02A alternatif et en opposition de phase. D'autre part, l'électrode de stockage du couple d'électrodes commandé par 02A est utilisée comme sortie et elle est référencée GA sur la figure ba. L'électrode GA de chaque étage du registre à décalage A est séparée du moyen de stockage des charges par une grille de passage Gp reliée à un potentiel 0p. p Les moyens de stockage ou sites d'intégration comprennent des diodes DA1, DA2,...DAN réalisées de manière connue par une diffusion de type N lorsque le substrat est de type P. Chaque diode DAn est reliée à une première capacité CGn réalisée selon la technologie MOS par le substrat, une couche d'isolant, de préférence en oxyde de silicium et une grille, de préférence en aluminium ou en silicium polycristallin. Les premières capacités Cl1, G2, C N sont 1 2 interconnectées par des transistors MOS TR 1, TR2,..- TR a des secondes capacités C21, C22,... C2N réalisées comme les premières capacités. La grille des transistors MOS TR est connectée à un potentiel OR pour bloquer ou rendre passant lesdits transistors. Les secondes capacités C.1, C22,... C2N sont connectées à des diodes DB DB 2, DBN réalisées par une diffusion de type N. Les diodes DBn sont reliées aux entrées du multiplexeur de sortie par l'intermédiaire d'un dispositif d'aiguillage. Le dispositif d'aiguillage est constitué pour chaque moyen de stockage ou site d'intégration par deux grilles adjacentes GL, G'L commandées par le même potentiel L, G'L se trouvant sur une surépaisseur d'oxyde pour obtenir des potentiels de canal sans charge étagés sous GL et CG'L, par une grille de passage intermédiaire Go reliée à un potentiel fixe VO, par deux grilles de transfert GT et GR prévues sur deux cotés de la grille Go0 et séparant la grille G0 respectivement du multiplexeur B et d'un drain d'évacuation DR constitué par une diffusion de type N. La grille CGT est reliée à un potentiel qT, la grille GR à un potentiel OR. Le multiplexeur B de sortie est constitué par un registre à décalage à transfert de charge de type CCD biphasé. Ce registre à une structure identique au registre A. Il est commandé par des potentiels de commande 1B et 02B en opposition de phase. D'autre part, l'électrode de stockage du couple d'électrodes commandé par 02B est utilisée comme entree. Elle est référencée GB sur la figure 6a. On décrira maintenant en se référant plus particulièrement aux figures 6b à 6e et aux figures 7a et 7b, le fonctionnement de l'intégrateur analogique non récursif des figures 5 et 5a. La figure 7a représente le diagramme fonction du temps des potentiels 02A, %, OR,' -L, (T et 02 appliqués sur les différentes grilles de l'intégrateur pendant un cycle d'intégration, à savoir pendant une durée MTAo On voit qu'après chaque durée TA' il y a transfert des charges du registre A dans les capacités de stockage. A la fin du temps d'intégration total, à savoir de la durée MTA, il y a transfert dans le registre à décalage B. La figure 7b représente de manière agrandie le diagramme fonction du temps des potentiels %, OR 0, et o Ce diagramme correspond à la partie entourée de tirets sur la figure 7a. De ce fait, on se référera plus particulièrement aux figures 6a à 6e et à la figure 7b pour expliquer le fonctionnement de l'intégrateur. Ainsi, pendant le temps tl, lorsque chaque séquence m a été entièrement introduite dans le registre CCD A et que les échan- ti!lons de rang n sont sur les électrodes de stockage GCA au niveau des capacités de stockage de même rang, le potentiel b passe au niveau haut. Comme représenté sur la figure 6b, la charge Qn, m sous GA est transférée vers le moyen de stockage et se répartit sur les capacités Cn et Cn interconnectées par le transistor TRn en régime triode, car le potentiel OR est à l'état haut. La somme des charges arrivant successivement après M sé- quences d'entrée sur les capacités Cin et C2n s'accompagne d'une variation de potentiell Vn à partir d'un potentiel initial VOn défini ci- après. En fin d'intégration, on a GV y= Q n_ _ /(Cn+ C n) (1) avec AVn = VDB (t1) Vn Pendant le temps t2, le potentiel 0p étant revenu à un niveau p bas pour permettre l'entrée d'une nouvelle séquence dans le registre A, le potentiel OR passe à un niveau bas. Simultanément le transistor TRn se bloque isolant la capacité 02n de la capacité Cln tandis que la grille GR passe à un potentiel bas isolant le canal sous la grille GO0 du drain DR. Ensuite, simultanément ou non, les potentiels (2 et OT passent au niveau haut. La grille GL définit un potentiel de canal sans charge correspondant au potentiel de référence Van et la grille GT permet le passage des charges de la capacité C2 vers l'étage GB correspondant du registre de sortie B. Pour cela, les potentiels au niveau haut sous GL, Go, GT et GB doivent être tels que = oLS figure bc. Les charges évacuées vers le registre B répondent à l'équation QLn = [VDB (1)- Vjn C2n (2) avec VDB (t1) = DA (tl) VD' Pendant le temps t3, le potentiel OT appliqué sur la grille GT passe à l'état bas isolant le registre B de sortie de la grille de passage GO. Ensuite le potentiel 4R passe à l'état haut permettant simul- tanément d'interconnecter les deux capacités Cln et C2net de ramener le canal sous la grille GR à un niveau haut pour intercon- necter les capacités avec le drain d'évacuation des charges DR. En effet, les potentiels au niveau haut sous GR, Go et GL étant choisis tels que v *= %LS vers le drain DR comme représenté sur la figure 6d. Cette quantité de charge correspond à QEn =VDB (t) - VJ cçn (3) Lorsque cette charge est évacuée, le potentiel des capacités Cn et C2n est défini par le potentiel du canal sans charge Vn sous la grille GL tel que Vn = L haut - VTn Ce potentiel de référence Von est fonction du seuil VTn du MOS induit de grille GLn. En fait, une dispersion des seuils VTn entre étages n ne modifie pas le rapport de charge QLn / Qn m En effet, pour un même étage, Von est le même aux temps t2 et t3, car il est défini par le même MOS induit de grille GL. En partant des équations (1), (2) et (3), on a m Qn, = (VD - V>n) (Cn + C2n) m QLn = (VD - V[ C2 QEn= (VD - n) cin La charge évacuée vers le registre de sortie est donc QLn m Qn, m r n avec So = 20 n 2 La charge éliminée par le drain DR est donc: QEn = (1 -) m Qn m Pendant le temps t4, le potentiel 0 passe à l'état bas séparant les capacités Cn et C2n du système d'aiguillage. Comme représenté sur la figure 6e, le potentiel des capacités C1n et C2n est à V X. Le système est prêt à réaliser l'intégration suivante. D'autre part, les charges thermiques générées sous la grille de passage GO sont évacuées vers le drain DR pendant tout le temps d'intégration des charges sur Cin et C2n puisque OR reste au niveau haut. Avec l'intégrateur décrit ci-dessus, le temps de fraction- nement et de transfert des charges vers le registre de sortie peut être relativement long vis à vis de la période d'échantillonnage d'entrée. Il peut durer le temps d'une séquence d'entrée. De même, comme déjà mentionné avec référence à la figure 4, la fréquence d'échantillonnage de sortie peut être M fois plus faible que celle d'entrée avec M = nombre de séquences intégrées. D'autre part, l'intégrateur peut avoir un temps d'intégration élevé, car la génération thermique sur les sites d'intégration est faible et due uniquement au courant de fuite des diodes DA et DB. Il est aussi possible de monter plusieurs intégrateurs du type ci-dessus en parallèle avec un multiplexage sur les entrées et les sorties. Cela permet de multiplier par p ( p, 2), la fréquence maximale de fonctionnement tout en multipliant par p, le nombre de points de résolution de chaque séquence. Il est évident pour l'homme de métier qu'un certain nombre de modifications peut être apporté aux intégrateurs décrits ci-dessus sans sortie du cadre de la présente invention. Par exemple, les registres CCD peuvent être à quatre phases de commande et non biphasés. REVENDICATIONS 1. Intégrateur analogique non-récursif réalisant l'intégration d'un signal analogique échantilloné Vn m sur M séquences, carac- térisé en ce qu'il comporte un démultiplexeur d'entrée (A) série parallèle pour envoyer successivement sur N moyens- de stockage (C, C2,... CN), reliés en parallèle au démultiplexeur d'entrée, M fois le signal analogique échantillonné, chaque moyen de stockage réalisant pour les M séquences la sommation sous forme de charge ( e Q) de l'échantillon de rang correspondant du signal ana- M n. m logique Vn, met en ce qu'il comporte un multiplexeur (B) parallèle- série de sortie relié aux N moyens de stockage pour délivrer en sortie, à la fin des M séquences, un signal analogique = 1,M V 2. Intégrateur selon la revendication 1, caractérisé en ce que le démultiplexeur d'entrée (A) est constitué par un registre à décalage à transfert de charge à entrée série et sorties parallèles à N étages dont chaque étage est connecté à un moyen de stockage (C, C2,...CN) par l'intermédiaire d'un commutateur {(O) qui est fermé après chaque séquence0 3. Intégrateur selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le multiplexeur de sortie (B) est constitué par un registre à décalage a transfert de charge a entrées parallèles et sortie série comportant N étages reliés chacun à un des moyens de stockage (C1, C2,...CN) par l'intermédiaire d'un commutateur (T fermé périodiquement après chaque période de M séquences. 4. Iniégrateur selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le multiplexeur de sortie est constitué par des portes analogiques (P1, P2,.ooPN) connectées respectivement entre chaque moyen de stockage (C 1, C, ç. CN) et l'étage de lecture, les portes étant commandées successivement par une impulsion envoyée par un registre d'adressage (RDA), 5. Intégrateur selon l'une quelconque des revendications 2 à 3, caractérisé en ce que les fréquences de transfert des registres à décalage (A) et (B) répondent à l'équation suivante F >t 1>M F.A dans laquelle: FB est la fréquence de transfert du registre à décalage (B) de sortie; FA est la fréquence de transfert du registre à décalage (A) d'entrée; M est le nombre de séquence. 6. Intégrateur selon l'une quelconque des revendications 1 à 5, caractérisé en ce que les moyens de stockage sont constitués par des capacités MOS (C1, C2,... CN) à potentiel flottant par rapport à un potentiel de référence (Von). 7. Intégrateur selon la revendication 6, caractérisé en ce que les capacités MOS (C, C,...C N) sont constituées de deux capa- cités (C, C1 2,... C1 N et Ch, C22,... C2N) interconnectées par un moyen de commutation (TR). 8. Intégrateur selon la revendication 7, caractérisé en ce qu'il comporte de plus entre les capacités de stockage et le multiplexeur de sortie, un dispositif d'aiguillage (GL, Go _GT et GR) pour connecter les capacités soit vers un drain d'évacuation (DR) soit vers le multiplexeur (B) de sortie. 9. Intégrateur selon la revendication 8, caractérisé en ce que le dispositif d'aiguillage est constitué par une grille de passage (Go0) portée à un potentiel fixe, prévue entre chaque moyen de stockage (C, C... CN) et l'étage d'entrée correspondant du multiplexeur de sortie (B), la grille de passage étant séparée des moyens de stockage, des drains d'évacuation et du multiplexeur de sortie par des grilles (G2, GR, et GT) portées à des potentiels variables. 10. Intégrateur selon la revendication 9 caractérisé en ce que les niveaux hauts des potentiels appliqués sur (GL, GR, Go et GT) ont les relations suivantes: VOLn = OLS VoS Z5 2560723 Von = OLS correspond au potentiel haut de canal dans charge sous GL V"; correspond au potentiel de canal sans charge sous Go OTS correspond au potentiel haut de canal sans charge sous GT 0RS correspond au potentiel haut de canal sans charge sous GR 0RS correspond au potentiel haut de canal sans charge sous GB du multiplexeur B. 11. Intégrateur selon la revendication 6 caractérisé en ce que le potentiel de référence des capacités de stockage est donné par le potentiel haut de canal sans charge sous la grille GL. 12. Intégrateur analogique non récursif constitué par p inté- grateurs selon l'une quelconque des revendications 1 à 11 avec p> 1 dont les entrées et les sorties sont multiplexées.