FR 2558633 A1 19850726 FR 8501002 A 19850124 La présente invention concerne un appareil d'emmagasi- nage de données. Un facteur limitant la vitesse de fonctionnement d'une mémoire de données est le temps mis pour envoyer l'adresse vouLue aux différentes puces d'emmagasinage à partir desqueLles la mémoire est conçue. Le but de l'invention est de proposer un moyen permettant de réduire cette durée. Selon l'invention, il est proposé un appareil d'emmagasi- nage de données comprenant plusieurs puces de mémoire et un bus d'adresse connecté en parallèle sur les entrées d'adresse de toutes les puces, o le bus d'adresse se termine, à chaque extrémité, par un circuit de terminaison qui supprime les réflexions de signaux sur le bus et effectue en outre des opérations de vérification sur l'adresse. Puisque les circuits de terminaison suppriment les réflexions de signaux, il n'est pas nécessaire de maintenir l'adresse sur le bus pendant une longue durée et, par conséquent, il est pos- sible-de réduire la durée de cycle de la mémoire. Puisque les circuits de terminaison font également fonction de circuits de véri- fication, ils représentent une utilisation économique de circuits logiques. Dans un montage selon l'invention, les puces de mémoire sont disposées en plusieurs groupes, chaque groupe ayant un bus d'adresse distinct connecté en parallèle sur les entrées d'adresse de toutes les puces de ce groupe, un signal d'adresse étant envoyé à tous les bus en parallèle, et chaque bus ayant à son extrémité un circuit de terminaison. De préférence, l'un des circuits de termi- naison associés à chaque bus compare l'adresse se trouvant sur ce bus avec l'adresse se trouvant sur le bus du groupe adjacent de puces de mémoire. Cette vérification peut s'effectuer de manière continue pendant le fonctionnement normal de la mémoire. L'autre des circuits de terminaison peut comparer l'adresse se trouvant sur le bus avec une valeur prédéterminée. Ceci peut être fait pendant des diagnostics, pour lesquels la valeur prédéterminée est utilisée pour adresser la mémoire. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur la figure unique, qui est un schéma de principe de l'appareil selon l'invention. Comme le montre la figure unique, la mémoire de données comprend seize modules de mémoire MO à M15. Chacun des modules contient neuf puces de mémoire à accès direct, ou mémoire vive (MEV), CO à C8. Chaque puce possède 16384 (16 K) emplacements de bit adres- sables un à un. La mémoire est organisée de façon à fournir une capacité d'emmagasinage totale de 64 K mots de données, chaque mot ayant trente-six bits (32 bits de données et 4 bits de parité). La mémoire est adressée par un signal d'adresse de 16 bits. Les deux bits les plus significatifs de l'adresse servent à sélectionner le groupe particulier de quatre modules dans lequel le mot de donnée voulu est placé. Les 14 bits restants sont envoyés à toutes les puces en parallèle, de façon à sélectionner un bit dans chaque puce. L'adresse de mémoire est obtenue à partir de l'une de deux sources possibles: une adresse de donnée DADD ou une adresse de code CADD, cette dernière étant utilisée en cas d'accès à un code (c'est-à-dire une instruction de programme) dans la mémoire. Les adresses des deux sources sont appliquées en parallèle à un groupe de quatre multiplexeurs MXO à MX3. Tous ces multiplexeurs travaillent en parallèle de sorte que, dans un premier état, ils sélectionnent tous DADD et, dans un deuxième état, ils sélectionnent tous CADD. On va maintenant décrire la manière dont les bits d'adresse sont envoyés aux puces. Le signal de sortie de chaque multiplexeur MXO à MX3 est ventilé à quatre des modules de mémoire. Les trajets de ventilation partant des multiplexeurs contiennent des résistances R de 20 ohmsservant à amortir les oscillations. On notera que chaque trajet représenté sur la figure unique est constitué en réalité de quatorze lignes de bit en parallèle, à raison d'une pour chaque bit d'adresse. A l'intérieur de chaque module, l'adresse A l'intérieur de chaque module, l'adresse est envoyée aux neuf puces CO à C8 par l'intermédiaire d'un bus d'adresse interne 10. Une extrémité de ce bus est terminée par un circuit comparateur 11, qui compare de manière continue l'adresse se trouvant sur ce bus avec l'adresse du bus du module adjacent, c'est-à-dire que l'adresse du module MO est comparée avec celle du module Ml, l'adresse du module M2 est comparée avec celle du module M3, et ainsi de suite. Les signaux de sortie de tous Les comparateurs 11 sont combinés dans une porte ET 12 afin de produire un signal de vérification générale. Il faut noter que, s'il n'y a pas de défail- Lance dans les circuits de distribution d'adresse, les adresses se trouvant sur tous Les bus 10 doivent être les mêmes et, par consé- quent, tous les comparateurs 11 doivent détecter l'égalité, de sorte que la porte ET 12 est validée. Cet essai est effectué pendant le fonctionnement normal de la mémoire. L'autre extrémité de chaque bus est terminée par un circuit 13 de vérification de configuration qui compare l'adresse se trouvant sur ce bus avec une configuration d'essai prédéterminée fixe, cette configuration étant la même pour tous les modules MO à M15. La configuration d'essai peut être par exemple une configuration ne comportant que des "uns". Les résultats obtenus de tous les cir- cuits 13 sont combinés dans une porte ET 14 afin de produire un signal de vérification générale. De temps à autre, on peut vérifier l'adressage des puces en appliquant une configuration d'essai prédéterminée à l'entrée d'adresse de la mémoire. Si cette adresse est correctement reçue par tous les bus 10, les circuits de vérification 13 détecteront tous l'égalité et, par conséquent, la porte ET 14 sera validée. Cet essai permet de détecter la défaillance de l'un des multiplexeurs MXO à. MX3, ce qui ne pourrait pas être fait à l'aide d'une vérification par comparaison dans les circuits 11. Les comparateurs 11 et Les circuits 13 de vérification de configuration sont tous construits à partir de circuits logiques transistor-transistor de Schottky (STTL) et constituent des termi- naisons pour les bus internes 10, lesquelles, avec les résistances R, suppriment les réflexions sur les bus. Cette élimination des réflexions permet aux bus d'adresse de fonctionner à un rythme plus élevé, ce qui diminue la durée de cycle de la mémoire. Par exemple, l'appareil -4 selon l'invention peut ramener la durée de cycle de La mémoire de nanosecondes à 60 nanosecondes. Il faut noter que, au lieu d'utiliser plusieurs multi- plexeurs MXO à MX3, comme cela est représenté, on peut utiliser un uniquemultiplexeur pour sélectionner l'adresse voulue,puis délivrer le signal de sortie de ce multiplexeur à plusieurs circuits de com- mande afin de ventiler l'adresse sur tous les modules. Toutefois, ceci introduirait un retard logique supplémentaire dans le trajet d'adressage. En utilisant plusieurs multiplexeurs comme cela est représenté, on élimine le besoin des circuits de commande et, par conséquent, on accroit la vitesse d'adressage. Bien entendu, -'homme de l'art sera en mesure d'imaginer, à partir de l'appareil dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. R EV EN D I C A T I 0 N S 1. Appareil d'emmagasinage de données comprenant plusieurs puces de mémoire et un bus d'adresse connecté en parallèle sur les entrées d'adresse des puces, caractérisé en ce que le bus (10) d'adresse est terminé, à chaque extrémité, par un circuit de termi- naison (11, 13) qui supprime les réflexions de signaux sur le bus et effectue également des opérations de vérification sur l'adresse. 2. Appareil selon La revendication 1, caractérisé en ce que les puces de mémoire (CO à C9) sont placées dans plusieurs groupes (MO à M15), chaque groupe possédant un bus d'adresse distinct (10) qui est connecté en parallèle sur Les entrées d'adresse de toutes les puces de ce groupe, un signal d'adresse étant envoyé à tous les bus en parallèle, et chaque bus comportant-à chaque extrémité un circuit de terminaison (11, 13). 3. Appareil selon la revendication 2, caractérisé en ce qu'un circuit de terminaison (11) de chaque bus (10) compare l'adresse se trouvant sur ce bus avec l'adresse se trouvant sur le bus associé au groupe adjacent. 4. Appareil selon la revendication 3, caractérisé en ce que l'autre circuit de terminaison (13) de chaque bus (10) compare l'adresse se trouvant sur ce bus avec une valeur prédéterminée. 5. Appareil selon l'une quelconque des revendications 2 à 4, caractérisé en ce que les signaux de sortie desdits circuits de terminaison (11, 13) sont combinés dans au moins une porte ET (12, 14) afin de produire un signal de vérification générale pour l'appareil. 6. Appareil selon l'une quelconque des revendications 2 à 5, caractérisé en ce qu'il comporte un premier et un deuxième trajet d'entrée d'adresse (DADD, CADD) et plusieurs multiplexeurs (MXO à MX3) possédant chacun une première et une deuxième entrée qui sont connectées respectivement au premier et au deuxième trajet d'entrée d'adresse, et chacun possédant une sortie qui est connectée à une pluralité respective desdits bus, les multiplexeurs étant commandés en parallèle de façon que chacun sélectionne le même trajet d'entrée d'adresse. 7. Appareil selon l'une quelconque des revendications 1 à 6, caractérisé en ce que chaque circuit de terminaison (11, 13) est conçu à partir de circuits logiques transistor-transistor de Schottky. 8. Appareil de traitement de données comportant un appareil d'emmagasinage de données selon l'une quelconque des revendications 1 à 7.