FR 2558010 A1 19850712 FR 8500223 A 19850109 la présente invention concerne les circuits intégrés de type MOS (Métal- Oxyde-Semiconducteur) et, plus précisément, un procédé pour la fabrication de paires de transistors MOS complémentaires (CMOS) à porte de silicium, ainsi qu'une structure qui peut être obtenue avec un tel procédé. Dans la fabrication des circuits intégrés CMOS à porte de silicium, on rencontre des difficultés à obtenir en même temps une basse tension de seuil et une petite distance entre les ré- gions actives de drain et de source dans les deux transistors du CMOS. L'une et l'autre de ces caractéristiques sont désirables pour chaque transistor, par le fait qu'elles permettent respec- tivement d'utiliser des basses tensions d'alimentation et d'ob- tenir de hautes densités d'intégration et des vitesses élevées de réponse. Pour faire comprendre les dispositions que l'on peut adop- ter pour réaliser des transistors à basse tension de seuil, on se réfèrera à la relation suivante, citée par exemple à la page 333 du livre "Physics and Technology of Semiconductor Devices" d'A.S. Grove, éditeur Wiley, qui exprime, en fonction de para- mètres caractéristiques, la tension de seuil d'un transistor MOS. \V2 Ks e7q Nl s 'S VT = VFB + 2sK Co Co Dans cette relation, le signe moins (-) s'applique à un transistor à canal P, le signe plus (+) à un transistor à canal N. La signification des symboles de référence utilisés est la suivante: VT = Tension de seuil VFB = Tension de bande plate os = Potentiel de surface du substrat Ks = Permittivité relative du silicium & s = Permittivité du vide q = Charge de l'électron N = Concentration de dopant dans la région qui reçoit le transistor Co = Capacité, par unité de surface, du diélectrique de porte. La tension de seuil VT est négative dans les transistors à canal P et elle est positive dans les transistors à canal N. Ia valeur-de la tension de seuil d'un transistor dépend des trois termes qui figurent dans le second membre de la relation donnée cidessus. Dans le transistor à canal N d'un dispositif CMOS usuel, les deux termes VFB et 0s ont des signes opposés (VFB est négatif et 0s est positif) et se compensent presque totalement, ce qui fait que la tension de seuil dépend-essentiel- lement du troisième terme, que l'on peut faire varier pour donner à VT la valeur voulue. Inversement, dans le transistor à canal P du CMOS, les termes VFB et 0s sont tous deux négatifs et le troi- sième terme, qui est positif, est précédé du signe moins, ce qui fait que les trois termes influent tous, de manière non négli- geable, sur la valeur de VT et que si l'on agit uniquement sur le troisième terme, la valeur absolue de VT ne peut pas descendre au-dessous de VFB + os|' Dans les dispositifs CMOS réalisés suivant la technique connue, pour abaisser la valeur de la tension de seuil des deux transistors, on diminue le troisième terme et, en particulier, on réduit la concentration N de dopant dans la région qui reçoit le transistor à canal N et dans celle qui reçoit le transistor à canal P. Dans le transistor à canal N, VT dépendant essentielle- ment du troisième terme, une petite réduction de la concentra- tion N de dopant est suffisante pour obtenir une réduction signi- ficative de la tension de seuil. Par contre, dans le transistor à canal P, il est nécessaire de réduire considérablement la con- centration N de dopant pour obtenir un abaissement sensible de VT, mais en procédant ainsi, on se heurte à un inconvénient. En effet, en réduisant fortement la concentration de dopant dans le substrat du transistor à canal P, il peut se produire, dans certaines conditions de polarisation de drain et de source, la formation d'un canal conducteur profond, mtme pour des tensions de porte inférieures à la tension de seuil (phénomène appelé "punch through"), ce qui fait que l'on perd la possibilité de contrôler le transistor. On évite cet inconvénient en augmen- tant la distance entre les régions de drain et de source du transistor à canal P. Mais cette disposition entraîne une aug- mentation de la longueur de ce transistor et, par suite, une diminution de la densité d'intégration et de la vitesse de réponse. Pour réduire la valeur de la tension de seuil du transistor à canal P d'un CMOS, sans tomber dans l'inconvénient évoqué ci- dessus, on peut agir sur la tension de bande plate VFB. Comme on l'a vu précédemment, VFB est négative et, pour diminuer sen- siblement la valeur de VT, il convient qu'elle soit positive. Comme le savent les spécialistes, la tension de bande plate est proportionnelle, en première approximation, à la différence entre l'énergie de Fermi du substrat qui reçoit le transistor et l'énergie de Fermi de l'électrode de porte. Dans un transistor à canal P, le substrat est de type N, ce qui fait que le niveau relatif de Fermi est déplacé vers la bande de conduction, c'est- à-dire vers des niveaux énergétiques élevés; lorsqu'un tel tran- sistor appartient à un CMOS à électrode de porte de silicium polycristallin, le silicium polycristallin est normalement de type N+, d'o il résulte que le niveau relatif de Fermi est encore plus voisin de la bande de conduction que celui du subs- trat. L'énergie de Fermi du substrat est donc inférieure à l'éner- gie de Fermi de l'électrode de porte et la tension de bande plate prend une valeur négative, typiquement de l'ordre de -250 mV. Pour lui faire prendre une valeur positive suffisam- ment élevée, par exemple de l'ordre de 750 mV, il faut déplacer le niveau de Fermi de l'électrode de porte vers la bande de valence, c'est-à-dire vers des niveaux énergétiques inférieurs à celui du substrat et, pour ce faire, on doit doper fortement le silicium polycristallin avec des impuretés de type P (P+). En adoptant, pour le transistor à canal P, une tension de bande plate positive, on obtient une tension de seuil de valeur suffisamment basse, même avec une concentration relativement élevée de dopant dans le substrat. Une telle solution est donc particulièrement avantageuse, en ce sens qu'elle permet d'obtenir un transistor à canal P qui a à la fois une basse tension de 25580 1 0 seuil et une petite distance entre les régions actives. Toutefois, lorsqu'on dope avec des impuretés de type P les électrodes de porte des transistors à canal P et avec des impure- tés de type N celles des transistors à canal N, on ne peut pas relier directement entre elles des électrodes de silicium poly- cristallin appartenant à des transistors complémentaires, comme par exemple les électrodes de porte d'un inverseur CMOS, car en unissant entre elles deux électrodes dopées avec des impuretés de types opposés, on aboutit à la formation d'une diode. On peut éviter cet inconvénient en raccordant entre elles les électro- des au moyen d'un niveau supérieur de métallisation, dont la réalisation présente toutefois, à son tour, l'inconvénient de nécessiter l'utilisation de surfaces relativement étendues et de rendre moins flexible le projetage des circuits, ce qui fait que, dans la pratique, un tel système n'est pas adopté et le silicium polycristallin des deux transistors du CMOS est dopé avec des impuretés d'un seul type de conductivité, plus précisé- ment de type N. En dopant une partie du silicium polycristallin du CMOS avec un élément accepteur, on obtiendrait également un autre avantage important, à savoir la possibilité de réaliser des contacts directs entre le silicium polycristallin et des régions du substrat, tant du type N que du type P, comme par exemple les régions actives de drain des deux transistors, tandis que dans les dispositifs de l'état connu de la technique, le silicium polycristallin étant entièrement de type N, cela n'est possible que pour les régions de type N. Une telle situation serait par- ticulièrement avantageuse, par le fait que les contacts directs permettent une économie d'espace et, par suite, une miniaturisa- tion plus poussée du dispositif par rapport aux contacts au moyen d'interconnexions métalliques. Le but de la présente invention est d'obtenir un circuit intégré CMOS avec des transistors ayant l'un et l'autre une basse tension de seuil et une petite distance entre les régions actives et, par suite, des densités d'intégration et des vitesses de réponse supérieures à celles que- l'on peut obtenir par un procédé connu, ainsi qu'avec des contacts directs sur les deux transistors, sans augmenter la complexité du procédé de fabri- cation. Ce but est atteint par un procédé prévoyant la formation d'une couche de siliciure métallique sur la couche de silicium polycristallin de porte et, pour chacun des transistors de la paire formant le CMOS, le dopage simultané des zones actives et du silicium polycristallin de porte. Dans la structure ainsi obtenue, les électrodes de porte sont faites de silicium poly- cristallin recouvert de siliciure métallique et l'électrode de porte du transistor à canal N est dopée avec des impuretés de type N, tandis que celle du transistor à canal P est dopée avec des impuretés de type P. Ce procédé et cette structure sont décrits ci-après à titre d'exemple et, par conséquent, sans intention restrictive en référence aux dessins annexés, dont les différentes figures représentent une partie d'une tranche de silicium dans diffé- rentes phases de transformation. Plus précisément, les fig. 1 à 6 sont des vues en coupe qui illustrent quelques phases d'un procédé connu pour la fabri- cation d'un inverseur CMOS. Les fig. 7 à 13 sont des vues en coupe qui se rapportent au procédé suivant l'invention. Les mêmes numéros et lettres de référence ont été utilisés pour les parties correspondantes sur les différentes figures. On a en outre indiqué par les lettres de référence N et P les dopages effectués respectivement avec des impuretés de type N et avec des impuretés de type P. Lorsque ces dopages sont effectués avec de fortes concentrations d'impuretés, les symboles de référence N et P sont suivis du signe plus (+). La structure représentée sur la fig. 1 est obtenue par des opérations connues des spécialistes et qui ne sont donc pas exposées dans la présente description. Elle comprend un substrat 1 de silicium monocristallin dopé avec des impuretés de type N, la région destinée à recevoir le transistor à canal P d'un CMOS étant indiquée par 2. Dans le substrat est formée une région 3 dopée avec des impuretés de type P (dite "puits P"), dans laquel- le on obtient le transistor à canal N du CMOS. Le silicium est recouvert d'une couche 4 de bioxyde de silicium, dont la partie plus épaisse constitue le diélectrique de champ et est située à la fois entre les régions 2 et 3 et à l'extérieur de ces ré- gions, et dont la partie plus mince constitue le diélectrique de porte et recouvre les régions 2 et 5. Dans la région 2, la concentration d'impuretés dopantes de type N est relativement basse (cette situation est indiquée sur la fig. 1 par une ligne de tirets), typiquement de l'ordre de 1,2. 1015 atomes/cm3, de manière à obtenir un transistor à canal P dont le seuil est bas (la tension de seuil est comprise entre -0,7 et -1 V); mais dans Des circonstances, la distance entre les régions actives du transistor doit être suffisamment grande (typiquement de l'ordre de 3,5/u), afin d'éviter que se manifeste le phénomène dit de punch-through, évoqué ci-dessus. La concentration d'impuretés de type P dans la région 3, destinée au transistor à canal N,est par contre assez élevée, de l'ordre de 1016 atomes/cm3, ce qui permet de maintenir une petite dis- tance drain-source dans ce transistor. Sur cette structure est formé un masque de vernis photo- sensible (agent photorésistant), désigné par 5 sur la fig. 2, qui recouvre presque complètement la couche d'oxyde 4 et n'en laisse découverte qu'une petite zone 6, située au-dessus de la région 3. L'oxyde de la zone 6, non protégé, est ensuite élimi- né par attaque chimique, de manière à découvrir le silicium sous-jacent et à rendre ainsi possible la réalisation ultérieure d'un contact direct sur le transistor à canal N qui sera formé dans la région 3. Le masque protecteur d'agent photorésistant est ensuite retiré et, par la technique usuelle dénommée CVD (Chemical Vapor Deposition), on forme une couche 7 de silicium polycris- tallin (fig. 3) qui est dopée, par le procédé connu de diffusion, avec des impuretés de type N, par exemple du phosphore, en con- centration très élevée (N+). Il est ensuite formé un masque 8 d'agent photorésistant sur certaines zones de la couche 7 de silicium polycristallin et les parties non protégées de cette couche sont enlevées par attaque chimique sélective, de telle manière que sur la couche 4 de bioxyde de silicium, les régions 2 et 3 soient surmontées respectivement des portions de silicium polycristallin 7A et 7C (fig. 4) et que sur le silicium de la région 3, qui a été 25580 10 découvert par l'ouverture de la fenêtre dans l'oxyde, on ait la portion de silicium polycristallin 7Bo Les portions 7A, 7C et 7B de silicium polycristallin constituent respectivement l'électro- de de porte du transistor à canal P, l'électrode de porte du transistor à canal N et l'électrode de drain du transistor à canal N. Le masque 8 est ensuite enlevé, il est formé un autre masque d'agent photorésistant 9 qui recouvre toute la surface de la région 2 et, de façon connue des spécialistes, un dopant de type N, par exemple de l'arsenic (As), est introduit dans le silicium de la région 3 par implantation ionique, avec une énergie suffi- sante et uniquement à travers le diélectrique de porte situé sur la région 3 et non recouvert de silicium polycristallin. la présence du dopant N est représentée par des lignes de tirets sur la fig. 5. Le masque 9 est alors enlevé, il est formé un autre masque d'agent photorésistant 10 qui recouvre toute la surface de la région 3 et un dopant de type P, par exemple du bore (B), est introduit dans le siliciun de la région 2 par implantation ioni- que, avec une énergie suffisante et uniquement à travers le diélectrique de porte situé sur la région 2 et non recouvert de silicium polycristallin. Puis le masque 10 est enlevé et la tranche est exposée à une température élevée (de l'ordre de 1000 C) pendant un temps suffisant pour permettre la diffusion ("drive-in") des dopants N et P, implantés précédemment, respectivement dans les régions 3 et 2 et pour former une couche 11 relativement épaisse de bioxyde de silicium (fig. 6). Cette exposition à une température élevée permet aussi une meilleure diffusion du dopant de type N présent dans le silicium polycristallin, en particulier dans la zone de contact direct, ce dopant diffusant dans le silicium de la région 3 en contact avec la portion de silicium polycristal- lin 7B. On obtient ainsi, dans la région 3, deux régions diffu- sées de type N 12 et 13, à forte concentration de dopant (N+), qui constituent respectivement les régions de drain et de source du transistor à canal N et, dans la région 2, deux régions dif- fusées de type P 14 et 15, à forte concentration de dopant (P+), qui constituent respectivement les régions de drain et de source du transistor à canal P. Dans la structure représentée sur la fig. 6, que l'on réa- lise par le procédé connu décrit ci-dessus, les deux transistors ont un seuil bas (compris respectivement entre -0,7 V et -1 V pour le transistor à canal P et entre 0,7 V et 1 V pour le tran- sistor à canal N),mais ce résultat est obtenu par l'adoption de dispositions différentes pour les deux transistors: plus préci- sément, pour le transistor à canal N, par dopage N+ du silicium polycristallin de l'électrode de porte, de manière à avoir, pour celui-ci, une VFB négative et, pour le transistor à canal P, par l'établissement d'une faible concentration d'impuretés de type N dans la région 2, dans laquelle il est formé. Mais de cette manière - comme on peut l'observer sur les dessins - la distance entre les régions de drain et de source du transistor à canal P ne peut pas être réduite comme la distance entre les régions de drain et de source du transistor à canal N (qui est de l'ordre de 2,5/u), ce qui entraîne évidemment des dimensions et des temps de réponse plus élevés pour le transistor à canal P. En outre, le silicium polycristallin étant dopé N+, on ne peut pas avoir des contacts directs entre le silicium polycristallin et les régions du substrat de type P, comme par exemple la région de drain (14) du transistor à canal P. On considèrera maintenant les dessins des fig. 7 à 13, qui illustrent les différentes phases du procédé amélioré suivant l'invention. La structure représentée sur la fig. 7 est semblable à celle de la fig. 1, en ce sens qu'elle comprend elle aussi un substrat 1 de silicium monocristallin dopé avec des impuretés de type N, dans lequel est définie une région 2 destinée à recevoir le transistor à canal P d'un CMOS et dans laquel est formée une région 3 dopée avec des impuretés de type P, à partir de laquelle on obtient le transistor à canal N du CMOS; là encore, on a une couche 4 de bioxyde de silicium qui recouvre le substrat 1 et dont la partie plus épaisse constitue le diélectrique de champ et la partie plus mince constitue le diélectrique de porte. Mais à la différence de ce qui se produit dans la structure de la fig. 1, dans la structure de la fig. 7 la concentration de dopant de type N dans la région 2 est relativement élevée, typiquement 9 2 52558010 de 4. 1015 à 5. 1015 atomes/cm3, situation que, comme on le sait, on peut obtenir, soit en utilisant un substrat qui présen- te déjà une forte concentration de dopant de type N, soit en utilisant un substrat à faible concentration de dopant de type N, dans lequel on augmente le dopage superficiel par implantation d'impuretés de type N. Cela permet de maintenir une petite distance entre les régions actives, même pour le transistor à canal P. Sur cette structure est formé un masque d'agent photorésis- tant 16 (fig. 8) qui recouvre presque complètement la couche d'oxyde 4 et n'en laisse découvertes que deux petites zones 17 et 18 situées respectivement sur les régions 3 et 2. L'oxyde des zones 17 et 18 non protégées est ensuite enlevé par attaque chimique, de manière à découvrir le silicium sous-jacent et rendre ainsi possible la réalisation subséquente de contacts directs sur les régions de drain des deux transistors du CMOS. Le masque protecteur 16 est alors enlevé, il- est formé une couche de silicium polycristallin 19 (fig. 9) par la technique de CVD et, sur cette couche, une couche 20 de siliciure de métal, notamment de tantale, par exemple par la technique appelée "sputtering" (pulvérisation cathodique). Puis il est formé un masque d'agent photorésistant 21 sur certaines zones de la couche de siliciure 20 et les parties non protégées de cette couche et celles de la couche de silicium polycristallin 19 qui leur sont sousjacentes sont enlevées, par exemple par attaque chimique sélective, de telle manière que, sur la couche 4 de bioxyde de silicium, les deux régions 2 et 3 soient sur- montées de bandes de silicium polycristallin et de siliciure, respectivement 19A, 20A et 19C, 20C (fig. 10) et que sur le silicium des régions 2 et 3 qui a été découvert par l'ouverture des deux fenêtres dans l'oxyde, on ait une bande de silicium polycristallin 19B et, au-dessus de celle-ci, une bande de sili- ciure 20B. Le masque 21 est alors enlevé et il est formé un autre masque d'agent photorésistant 22 (fig. 11) qui recouvre toute la surface de la région 2. Par une opération d'implantation ionique, il est introduit un dopant de type N, par exemple de l'arsenic (As), dans le silicium de la région 3 et dans le silicium polycristallin de la bande 19C et d'une partie de la bande 193. On utilise une énergie d'implantation comprise entre et 200 keV, ce qui permet au dopant de traverser les parties non protégées de l'oxyde de porte et les parties non protégées du siliciure (la bande 20C et une partie de la bande 20B), mais ne lui permet pas de pénétrer dans l'oxyde de porte situé au- dessous des bandes de silicium polycristallin 19C et 19B. Puis le masque 22 est enlevé et il est formé un autre mas- que d'agent photorésistant 23 (fig. 12) qui recouvre toute la surface de la région 3. Par une opération d'implantation ionique, un dopant de type P, par exemple du bore (B), est introduit dans le ailicium de la région 3 et dans la bande de silicium polycris- tallin 19A, ainsi que dans une partie de la bande 19B. On utilise une énergie d'implantation de l'ordre de 40 keV qui, de même que dans l'implantation de dopant N décrite ci-dessus, permet au dopant de traverser les parties non protégées de l'oxy- de de porte et les parties non protégées du siliciure (la bande A et une partie de la bande 203), mais ne lui permet pas de pénétrer dans l'oxyde de porte si-tué sous les bandes de silicium polycristallin 19A et 19B. Le masque 23 est alors enlevé et la tranche est exposée à une température élevée (de l'ordre de 1000 C) pendant un temps suffisant pour permettre la diffusion (drive-in) des dopants N et P implantés précédemment et pour former une couche 24 relati- vement épaisse de bioxyde de silicium (fig. 13). Plus précisé- ment, les dopants implantés dans les portions de silicium poly- cristallin 1932 et 1931 diffusent également dans les zones de silicium monocristallin qui leur sont sous-jacentes et avec lesquelles elles sont en contact. On obtient ainsi, dans la région 3, deux régions diffusées de type N, 25 et 26, à forte concentration de dopant (N+), qui constituent respectivement les régions de drain et de source du transistor à canal N et, dans la région 2, deux régions diffusées de type P, 27 et 28, de forte concentration de dopant (P+), qui constituent respecti- vement les régions de drain et de source du transistor à canal P. Dans la structure suivant l'invention, représentée sur la fig. 13, les électrodes de porte et de drain des deux transistors sont constituées par deux bandes superposées de silicium poly- 1i1 255801 0 cristallin et de siliciure. En effet, les électrodes de porte et de drain du transistor à canal N sont constituées respectivement par les bandes de silicium polycristallin fortement dopées N (N+) 19C et 1931, sur lesquelles se trouvent respectivement les bandes de siliciure 20C et 20B, et les électrodes de porte et de drain du transistor à canal P sont constituées respectivement par les bandes de silicium polycristallin fortement dopées P (P+) 19A et 19B2, sur lesquelles se trouvent les bandes de sili- ciure, respectivement 20A et 20B. Ainsi, dans la structure suivant l'invention, le silicium polycristallin de l'électrode de porte du transistor à canal P est dopé avec des impuretés de type P. De cette manière, on obtient, pour ce transistor, à la fois un seuil bas, puisque VFB est positive, et une petite distance entre les régions acti- ves 27 et 28, par le fait que l'on peut maintenir à un niveau élevé la concentration de dopant'de type N de la région 2 qui reçoit ce transistor. En outre, on peut obtenir des contacts directs entre le silicium polycristallin et le silicium mono- cristallin de type P; en particulier, dans la structure décrite ci-dessus, il est réalisé un contact direct sur la région de drain du transistor à canal P. Il convient également de noter que la diode qui se forme dans la bande de silicium polycristal- lin 193 qui est dopée en partie avec des impuretés de type N (19B1) et en partie avec des impuretés de type P (19B2), ne pose pas de problèmes, par le fait qu'elle est court-circuitée par la bande de siliciure 203 qui la surmonte. Dans la struc- ture suivant l'invention, il est donc possible de relier entre elles des électrodes de silicium polycristallin dopées avec des impuretés de types opposés, sans avoir recours à des ponts d'interconnexion en aluminium, nuisant à la compacité de la structure. Su égard au fait qu'il n'a été illustré et décrit qu'une forme d'exécution de la structure et du procédé suivant l'inven- tion, il va de soi que de nombreuses variantes et modifications peuvent y être introduites, sans que l'on s'écarte pour autant du cadre de l'invention. Par exemple, la diffusion pour la formation des éléments actifs des deux transistors du CMOS peut être exécutée en deux phases distinctes, l'une à la suite de 12 2558010 l'implantation d'impuretés de type N1, pour former les éléments actifs 19C, 19B1, 25 et 26 du transistor à canal N et l'autre à la suite de l'implantation d'impuretés de type P, pour former les éléments actifs 19A, 19B2, 27 et 28 du transistor à canal P. Ou encore on peut utiliser des méthodes de dopage différentes de l'implantation ionique, ainsi que des matières de masquage différentes de l'agent photorésistant. En outre, l'invention est applicable à n'importe quel type de procédé CMOS. En dehors du procédé dit "P-well" ci-dessus décrit, qui comprend la formation, dans un substrat de type N, d'une région diffusée de type P (3) destinée à recevoir le transistor à canal N du CMOS, l'invention est applicable par exemple aux procédés dits "N-well", "twin-tab"l' et épitaxial. Ces procédés comprennent respectivement la formation, dans un substrat de type P, d'une région diffusée de type N pour le transistor à canal P (procédé "1N-well"), la formation, dans un substrat de type N ou P, peu dopé, de deux régions diffusées de types N et P respectivement pour le transistor à canal P et pour le transistor à canal N (procédé "twin-tab") et la forma- tion d'un substrat épitaxial de type N sur un substrat de type N+ (ou P sur P+)(prôcédé épitaxial, généralement jumelé au procédé "twin-tab"). 13 2558010 REVENDICATIONS 1. Procédé pour former, sur un substrat de silicium monocris- tallin (1), une paire de transistors MOS complémentaires à basse tension de seuil, comprenant les opérations de formation, dans le substrat (1), de deux régions (2, 3), à savoir une première région (2) d'un premier type de conductivité (N) et une seconde région (3) d'un second type de conductivité (P), de formation d'une première couche très épaisse de matière isolante (4) qui constitue le diélectrique de champ et recouvre la partie du substrat comprise entre les deux régions, de formation d'une seconde couche très mince de matière isolante (4) qui constitue le diélectrique de porte et recouvre les deux régions, et de formation d'une couche de silicium polycristallin (19) sur les deux couches de matière isolante (4), ce procédé étant caracté- risé par les opérations suivantes: formation d'une couche de siliciure métallique (20) sur la couche de silicium polycristal- lin; attaque sélective de la couche de siliciure métallique (20) et de la couche sous-jacente de silicium polycristallin (19) pour former au moins les électrodes de porte (20A-C, 19A- C) des deux transistors de la paire; dopage, avec des impuretés du premier type de conductivité (N), du silicium monocristallin de la seconde région (3) pour former les régions actives (25, 26) d'un premier transistor de la paire, et au moins de la partie (19B1, 19C) de la couche de silicium polycristallin propre à constituer l'électrode de porte de ce premier transis- tor; dopage, avec des impuretés du second type de conductivité (P), du silicium monocristallin de la première région (2) pour former les régions actives (27, 28) du second transistor de la paire, et au moins de la partie (19A, 19B2) de la couche de silicium polycristallin propre à constituer l'électrode de porte de ce second transistor. 14 2558010 2. Procédé selon la revendication 1, caractérisé et ce que le dopage avec des impuretés du premier type de conductivité (N) et le dopage avec des impuretés du second type de conductivité (P) sont exécutés par implantation ionique avec des énergies telles que les ions traversent les parties découvertes de la seconde couche de matière isolante (4) et le siliciure métalli- oue (20A-C) qui recouvre le silicium polycristallin (19A-B1-B2- C). 3. Procédé selon la revendication 1, caractérisé en ce qu'avant la formation de la couche de silicium polycristallin (19), on effectue une attaque sélective de la seconde couche de matière isolante (4), de manière à découvrir une partie de l'une au moins des deux régions (2, 3), de telle sorte que la couche de silicium polycristallin (19) formée ensuite établisse un contact ohmique direct avec cette partie. 4. Structure à semi-conducteur d'une paire de transistors MOS complémentaires à basses tensions de seuil pour circuits inté- grés à densité élevée, comprenant un substrat de silicium mono- cristallin (1), une première région (2) d'un premier type de conductivité (N) formée dans le substrat (1) et comprenant deux régions (27, 28) d'un second type de conductivité (P) qui cons- tituent les régions actives d'un premier transistor de la paire, une seconde région (3) du second type de conductivité (P) formée dans le substrat (1) et comprenant deux régionB (25, 26) du premier type de conductivité (N) qui constituent les régions actives du second transistor de la paire, une première couche très épaisse de matière isolante (4) qui constitue 1* diélectri- que de champ et recouvre la partie du substrat comprise entre les deux régions, une seconde couche très mince de matière iso- lante (4) qui constitue le diélectrique de porte et recouvre au moins les parties de la première (2) et de la seconde (3) régions comprises entre les régions actives respectivement du premier (27, 28) et du second (25, 26) transistors, cette struc- ture étant caractérisée en ce qu'elle comprend des électrodes de silicium polycristallin (19A, 1932, 1931, 19C) recouvertes de siliciure métallique (20A, 20B, 20C), dont l'une au moins (19C, 19B1) est du premier type de conductivité (N) et ree, tre le diélectrique de porte (4) entre les régions actives (25, 26) du 2558010 second transistor et l'une au moins (19A, 19B2) est du second type de conductivité (P) et recouvre le diélectrique de porte (4) entre les régions actives (27, 28) du premier transistor. 5. Structure selon la revendication 4, caractérisée en ce que l'une au moins (19B1, 19B2) des électrodes de silicium poly- cristallin établit un contact ohmique direct avec une région (27, 25) du même type de conductivité qu'elle.